(57)【要約】【構成】ラッチ回路４２０ｂの出力によって処理回路がオン／オフされ、ラッチ回路４２０ｄの出力によって処理回路へのクロックの供給が制御される。ラッチ回路４２０ａに与えられる第０ビット値が０から１に更新されたときは、ラッチ回路４２０ｄの出力が０から１に更新された後に、ラッチ回路４２０ｂの出力が０から１に更新される。これによって、処理回路へのクロックの供給が開始された後に処理回路がオンされる。数値データが１から０に更新されたときは、ラッチ回路４２０ｂの出力が０から１に更新された後に、ラッチ回路４２０ｄの出力が０から１に更新される。これによって、処理回路がオフされた後に処理回路へのクロックの供給が停止される。【効果】ＣＰＵの制御プログラムを簡略化できる。【選択図】　図１
2004062732.tif 000002
【特許請求の範囲】
【請求項１】
処理回路のオン／オフと前記処理回路へのクロックの供給とを制御する制御装置において、
１および０のいずれか一方に相当する状態をとる状態データを第１タイミングでラッチして第１ラッチデータを出力する第１ラッチ手段、
前記第１ラッチデータを第２タイミングでラッチして第２ラッチデータを出力する第２ラッチ手段、
前記第１ラッチデータと前記第２ラッチデータとに論理和を施して論理和データを出力する論理和手段、および
前記論理和データを第３タイミングでラッチして第３ラッチデータを出力する第３ラッチ手段を備え、
前記第３タイミング，前記第２タイミングおよび前記第１タイミングをこの順で繰り返し発生させ、前記第２ラッチデータによって前記処理回路をオン／オフし、そして前記第３ラッチデータによって前記処理回路へのクロックの供給を制御するようにしたことを特徴とする、制御装置。
【請求項２】
前記処理回路に供給されるクロックに前記第３ラッチデータによってゲートをかけるゲート手段をさらに備える、請求項１記載の制御装置。
【請求項３】
請求項１または２に記載の制御装置を備える、電子機器。
【請求項４】
クロックに応答して動作するかつ必要に応じてオン／オフされる処理回路を備えるディジタルカメラにおいて、
１および０のいずれか一方に相当する状態をとる状態データを第１タイミングでラッチして第１ラッチデータを出力する第１ラッチ手段、
前記第１ラッチデータを第２タイミングでラッチして第２ラッチデータを出力する第２ラッチ手段、
前記第１ラッチデータと前記第２ラッチデータとに論理和を施して論理和データを出力する論理和手段、および
前記論理和データを第３タイミングでラッチして第３ラッチデータを出力する第３ラッチ手段を備え、
前記第３タイミング，前記第２タイミングおよび前記第１タイミングをこの順で繰り返し発生させ、前記第２ラッチデータによって前記処理回路をオン／オフし、そして前記第３ラッチデータによって前記処理回路へのクロックの供給を制御するようにしたことを特徴とする、ディジタルカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、制御装置に関し、特にたとえばディジタルカメラのような電子機器に適用され、処理回路のオン／オフと処理回路へのクロックの供給とを制御する、制御装置に関する。
【０００２】
【従来技術】
ディジタルカメラでは、シャッタボタンが操作される前は被写体のリアルタイム動画像がモニタに表示され、シャッタボタンが操作されると被写体の静止画像が圧縮状態で記録媒体に記録される。処理に用いられる回路はシャッタボタンの操作前後で変化するため、各々の回路のオン／オフを制御するイネーブル信号ならびに各々の回路へのクロックの供給を制御するクロックゲート信号は、シャッタボタンの操作に応答して変化させる必要がある。このため、従来のディジタルカメラでは、ＣＰＵが、イネーブル信号およびクロックゲート信号の両方を制御していた。
【０００３】
【発明が解決しようとする課題】
しかし、各々の回路が誤動作を起こさないためには、能動化しようとする回路についてはクロックゲート信号→イネーブル信号の順でレベルを変化させ、不能化しようとする回路についてはイネーブル信号→クロックゲート信号の順でレベルを変化させる必要がある。つまり、前者についてはクロックの供給を開始してから能動化を指示し、後者については不能化を指示してからクロックの供給を停止する必要がある。したがって、従来技術では、ＣＰＵの制御プログラムが複雑になるという問題があった。
【０００４】
それゆえに、この発明の主たる目的は、制御プログラムを簡略化できる、制御装置を提供することである。
【０００５】
この発明の他の目的は、制御プログラムを簡略化できる、ディジタルカメラを提供することである。
【０００６】
【課題を解決するための手段】
第１の発明は、処理回路のオン／オフと前記処理回路へのクロックの供給とを制御する制御装置において、１および０のいずれか一方に相当する状態をとる状態データを第１タイミングでラッチして第１ラッチデータを出力する第１ラッチ手段、第１ラッチデータを第２タイミングでラッチして第２ラッチデータを出力する第２ラッチ手段、第１ラッチデータと第２ラッチデータとに論理和を施して論理和データを出力する論理和手段、および論理和データを第３タイミングでラッチして第３ラッチデータを出力する第３ラッチ手段を備え、第３タイミング，第２タイミングおよび第１タイミングをこの順で繰り返し発生させ、第２ラッチデータによって処理回路をオン／オフし、そして第３ラッチデータによって処理回路へのクロックの供給を制御するようにしたことを特徴とする、制御装置である。
【０００７】
第２の発明は、クロックに応答して動作するかつ必要に応じてオン／オフされる処理回路を備えるディジタルカメラにおいて、１および０のいずれか一方に相当する状態をとる状態データを第１タイミングでラッチして第１ラッチデータを出力する第１ラッチ手段、第１ラッチデータを第２タイミングでラッチして第２ラッチデータを出力する第２ラッチ手段、第１ラッチデータと第２ラッチデータとに論理和を施して論理和データを出力する論理和手段、および論理和データを第３タイミングでラッチして第３ラッチデータを出力する第３ラッチ手段を備え、第３タイミング，第２タイミングおよび第１タイミングをこの順で繰り返し発生させ、第２ラッチデータによって処理回路をオン／オフし、そして第３ラッチデータによって処理回路へのクロックの供給を制御するようにしたことを特徴とする、ディジタルカメラである。
【０００８】
【作用】
第１ラッチ手段は、１および０のいずれか一方に相当する状態をとる状態データを第１タイミングでラッチして第１ラッチデータを出力し、第２ラッチ手段は、第１ラッチデータを第２タイミングでラッチして第２ラッチデータを出力する。また、論理和手段は、第１ラッチデータと第２ラッチデータとに論理和を施して論理和データを出力し、第３ラッチ手段は、論理和データを第３タイミングでラッチして第３ラッチデータを出力する。ここで、第３タイミング，第２タイミングおよび第１タイミングは、この順で繰り返し発生する。また、処理回路は第２ラッチデータによってオン／オフされ、処理回路へのクロックの供給は第３ラッチデータによって制御される。
【０００９】
したがって、状態データが０の状態から１の状態に更新されたときは、第１ラッチデータが０の状態から１の状態に更新された後の第３タイミングで第３ラッチデータが０の状態から１の状態に更新される。また、第３ラッチデータが０の状態から１の状態に更新された後の第２タイミングで第２ラッチデータが０の状態から１の状態に更新される。これによって、処理回路へのクロックの供給が開始された後に処理回路をオンすることができる。
【００１０】
状態データが１の状態から０の状態に更新されたときは、その後の第１タイミングから第２タイミングまでの期間、論理和データは１の状態を示す。第２ラッチデータは第２タイミングで１の状態から０の状態に更新され、第３ラッチデータは第２タイミングの後の第３タイミングで１の状態から０の状態に更新される。これによって、処理回路がオフされた後に処理回路へのクロックの供給を停止させることができる。
【００１１】
【発明の効果】
この発明によれば、論理和手段と複数のラッチ手段とによって処理回路のオン／オフタイミングおよび処理回路へのクロックの供給タイミングが制御されるため、ＣＰＵの制御プログラムを簡略化できる。
【００１２】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１３】
【実施例】
図１を参照して、この実施例のディジタルカメラ１０は、イメージセンサ１４を含む。イメージセンサ１４の受光面は、図２に示すようにＣｙ（シアン）、Ｙｅ（イエロー）、Ｍｇ（マゼンダ）およびＧ（グリーン）の色要素がモザイク状に配置された色フィルタ１４ａによって覆われ、被写体の光学像は、光学レンズ１２および色フィルタ１４ａを経てイメージセンサ１４の受光面に照射される。
【００１４】
電源ボタン４６の操作によって電源が投入されると、ＣＰＵ３８は、被写体のリアルタイム動画像（スルー画像）をＬＣＤモニタ３４に表示すべく、露光および間引き読み出しの繰り返しをＴＧ（Ｔｉｍｉｎｇ　Ｇｅｎｅｒａｔｏｒ）１６に命令する。ＴＧ１６は、垂直同期信号に応答してイメージセンサ１４に露光を施し、当該露光によって生成された生画像信号（電荷）を間引き方式で読み出す。イメージセンサ１４からは、低解像度生画像信号が出力される。
【００１５】
イメージセンサ１４から出力された低解像度生画像信号は、ＣＤＳ／ＡＧＣ回路１８によってノイズ除去およびレベル調整を施され、Ａ／Ｄ変換器２０によってディジタルデータである低解像度生画像データに変換される。スルー画像をモニタ３４に表示するとき、ＣＰＵ３８は、スイッチＳＷ１を端子Ｓ１と接続し、スイッチＳＷ２を端子Ｓ３と接続する。したがって、Ａ／Ｄ変換器２０から出力された低解像度生画像データは、スイッチＳＷ１を介して信号処理回路２２に与えられ、色分離やＹＵＶ変換などの信号処理によって低解像度ＹＵＶデータに変換される。
【００１６】
信号処理回路２２から出力された低解像度ＹＵＶデータは、スイッチＳＷ２を介してズーム回路２４に与えられる。ズーム回路２４には数１に示す水平ズーム倍率および垂直ズーム倍率が設定され、ＹＵＶデータの解像度はモニタ３４と同じ解像度まで低減される。なお、モニタ３４と同じ解像度のＹＵＶデータを表示用ＹＵＶデータと定義する。
【００１７】
【数１】
水平ズーム倍率＝モニタの水平画素数／低解像度ＹＵＶデータの水平画素数
垂直ズーム倍率＝モニタの垂直画素数／低解像度ＹＵＶデータの垂直画素数
図４を参照して、バッファコントロール回路２６は、データを一時的に格納するバッファ２６２ａ〜２６２ｆが個別に割り当てられたコントローラ２６１ａ〜２６１ｆを有する。ＳＤＲＡＭ３０へのデータ書き込みはコントローラ２６１ａ〜２６１ｃによって行われ、ＳＤＲＡＭ３０からのデータ読み出しはコントローラ２６１ｄ〜２６１ｆによって行われる。
【００１８】
図１に示すズーム回路２４から出力された表示用ＹＵＶデータは、コントローラ２６１ａおよびバッファ２６２ａを介してＳＤＲＡＭコントロール回路２８に与えられる。ＳＤＲＡＭ３０は図３に示す要領でマッピングされており、ＳＤＲＡＭコントロール回路２８は、与えられた表示用ＹＵＶデータを表示画像エリア３０ａに書き込む。
【００１９】
表示用画像エリア３０ａに格納された表示用ＹＵＶデータは、ＳＤＲＡＭコントロール回路２８によって読み出され、コントローラ２６１ｅおよびバッファ２６２ｅを経てビデオエンコーダ３２に出力される。ビデオエンコーダ３２では表示用ＹＵＶデータがコンポジット画像信号に変換され、変換されたコンポジット画像信号がＬＣＤモニタ３４に与えられる。この結果、スルー画像がモニタ画面に表示される。
【００２０】
シャッタボタン４８が操作されると、ＣＰＵ３８は、被写体像を記録媒体４０に記録すべく、１回の露光および１回の全画素読み出しをＴＧ１６に命令する。ＴＧ１６は、イメージセンサ１４に露光および全画素読み出しを施し、これによって高解像度生画像信号がイメージセンサ１４から出力される。イメージセンサ１４はインタレーススキャン型のイメージセンサであり、まず奇数フィールドの高解像度生画像信号が出力され、続いて偶数フィールドの高解像度生画像信号が出力される。
【００２１】
イメージセンサ１４から出力された１フレームの高解像度生画像信号は、ＣＤＳ／ＡＧＣ回路１８を通過し、Ａ／Ｄ変換器２０において高解像度生画像データに変換される。変換された高解像度生画像データは、バッファコントロール回路２６に直接入力され、コントローラ２６１ｂおよびバッファ２６２ｂを介してＳＤＲＡＭコントロール回路２８に与えられる。高解像度生画像データは、ＳＤＲＡＭコントロール回路２８によって図３に示す生画像エリア３０ｂに書き込まれる。
【００２２】
なお、シャッタボタン４８が操作されてから高解像度生画像データが生画像エリア３０ｂに取り込まれる間、ビデオエンコーダ３２はオフされ、モニタ３４には黒画像が表示される。
【００２３】
生画像エリア３０ｂに格納された高解像度生画像データは、ＳＤＲＡＭコントロール回路２８によって読み出される。奇数フィールドの高解像度生画像データおよび偶数フィールドの高解像度生画像データは１ラインずつ交互に読み出され、これによってインタレーススキャンデータがプログレッシブスキャンデータに変換される。変換された高解像度生画像データは、コントローラ２６１ｆおよびバッファ２６２ｆを介して図１に示す端子Ｓ２に出力される。
【００２４】
シャッタボタン４８が操作されると、スイッチＳＷ１が端子Ｓ２と接続される。コントローラ２６１ｆから出力された高解像度生画像データは、スイッチＳＷ１を介して信号処理回路２２に与えられる。信号処理回路２２は、与えられた高解像度生画像データに色分離やＹＵＶ変換などの信号処理を施し、これによって高解像度ＹＵＶデータが生成される。
【００２５】
生成された高解像度ＹＵＶデータはスイッチＳＷ２を介してズーム回路２４に与えられ、数２に示す水平ズーム倍率および垂直ズーム倍率に従う縮小ズームを施される。これによって、高解像度ＹＵＶデータが表示用ＹＵＶデータに変換される。
【００２６】
【数２】
水平ズーム倍率＝モニタの水平画素数／高解像度ＹＵＶデータの水平画素数
垂直ズーム倍率＝モニタの垂直画素数／高解像度ＹＵＶデータの垂直画素数
変換された表示用ＹＵＶデータは、図４に示すコントローラ２６１ａおよびバッファ２６２ａを介してＳＤＲＡＭコントロール回路２８に与えられ、ＳＤＲＡＭコントロール回路２８によってＳＤＲＡＭ３０の表示画像エリア３０ａに書き込まれる。表示画像エリア３０ａに格納された表示用ＹＵＶデータは、スルー画像出力時と同様の処理によってビデオエンコーダ３２に与えられる。この結果、被写体のフリーズ画像がモニタ３４に表示される。
【００２７】
フリーズ画像に対応する表示用ＹＵＶデータの表示画像エリア３０ａへの書き込みが完了すると、生画像エリア３０ｂに格納された高解像度生画像データがＳＤＲＡＭコントロール回路２８によって再度読み出される。このときも、奇数フィールドの高解像度生画像データと偶数フィールドの高解像度生画像データとが１ライン毎に交互に読み出される。読み出された高解像度生画像データは、上述と同じ要領で信号処理回路２２に与えられ、高解像度ＹＵＶデータに変換される。
【００２８】
ズーム回路２４の水平ズーム倍率および垂直ズーム倍率は、フリーズ画像に対応する表示用ＹＵＶデータが得られた後に“１．０”に設定される。このため、高解像度ＹＵＶデータは、ズーム処理を施されることなくズーム回路２４から出力される。なお、この時点でズーム回路２４から出力される高解像度ＹＵＶデータを記録用ＹＵＶデータと定義する。
【００２９】
記録用ＹＵＶデータは、図４に示すコントローラ２６１ａおよびバッファ２６２ａを通してＳＤＲＡＭコントロール回路２８に与えられ、ＳＤＲＡＭコントロール回路２８によって図３に示すＪＰＥＧワークエリア３０ｃに書き込まれる。ＪＰＥＧワークエリア３０ｃに格納された記録用ＹＵＶデータは、その後ＳＤＲＡＭコントロール回路２８によって読み出され、図４に示すコントローラ２６１ｄおよびバッファ２６２ｄを介してＪＰＥＧコーデック３６に与えられる。記録用ＹＵＶデータは、ＪＰＥＧコーデック３６によってＪＰＥＧ圧縮を施され、これによってＪＰＥＧデータが生成される。生成されたＪＰＥＧデータは、図４に示すコントローラ２６１ｃおよびバッファ２６２ｃを介してＳＤＲＡＭコントロール回路２８に与えられ、ＳＤＲＡＭコントロール回路２８によって図３に示す圧縮画像エリア３０ｄに書き込まれる。
【００３０】
ＪＰＥＧデータが圧縮画像エリア３０ｄに確保された後、ＣＰＵ３８は、ＳＤＲＡＭコントロール回路２８を通してＳＤＲＡＭ３０にアクセスし、ＪＰＥＧデータを圧縮画像エリア３０ｄから読み出す。ＣＰＵ３８はさらに、読み出されたＪＰＥＧデータを含む画像ファイルを作成し、作成した画像ファイルを記録媒体４０に記録する。
【００３１】
以上のように、信号処理に必要な回路は動作状態によって変化するため、動作状態に応じて各々の処理回路をオン／オフしなければならない。ただし、処理回路をオンした後にクロックの供給を開始したり、処理回路をオフする前にクロックの供給を停止したりすると、処理回路が誤動作を起こす可能性がある。その一方、処理回路のオン／オフおよび処理回路へのクロックの供給の両方をＣＰＵ３８によって制御しようとすると、制御プログラムが複雑化する。このため、この実施例では、処理回路のオン／オフに係る動作の一部をＣＰＵ３８によって制御し、処理回路のオン／オフに係る動作の他の一部とクロックの供給に係る動作とをシステムコントロール回路４２によって制御するようにしている。
【００３２】
具体的に説明すると、ＣＰＵ３８は、電源スイッチ４６やシャッタボタン４８の操作状態を判別し、処理回路をオン／オフするためのモード情報と後述するＳＷ制御信号とをシステムコントロール回路４２に与える。システムコントロール回路４２は、与えられたモード情報およびＳＷ制御信号に基づいて、各々の処理回路のオン／オフおよびクロックの供給開始／供給停止を行う。クロックの供給は、処理回路がオンされる前に開始され、処理回路がオフされた後に停止される。
【００３３】
図５を参照して、モード情報は１０ビットで表現される。第０ビットには信号処理回路２２が割り当てられ、第１ビットにはズーム回路２４が割り当てられ、第２ビットにはビデオエンコーダ３２が割り当てられ、そして第３ビットにはＪＰＥＧコーデック３６が割り当てられる。第４ビット〜第９ビットには、コントローラ２６１ａ〜２６１ｆがそれぞれ割り当てられる。ある処理回路をオンするとともに当該処理回路へのクロックの供給を開始するとき、当該処理回路に対応するビットは“１”となる。逆に、ある処理回路をオフするとともに当該処理回路へのクロックの供給を停止するとき、当該処理回路に対応するビットは“０”となる。
【００３４】
図６を参照して、スルー画像を出力するとき、モード情報は“０１０００１０１１１”を示す。これによって、信号処理回路２２，ズーム回路２４，ビデオエンコーダ３２，コントローラ２６１ａおよび２６１ｅはオンされる一方、ＪＰＥＧコーデック３６，コントローラ２６１ｂ〜２６１ｄおよび２６１ｆはオフされる。
【００３５】
シャッタボタン４８の操作に応答して生画像データをＳＤＲＡＭ３０に取り込むとき、モード情報は“００００１００００１”を示す。これによって、信号処理回路２２およびコントローラ２６１ｂはオンされる一方、ズーム回路２４，ビデオエンコーダ３２，ＪＰＥＧコーデック３６，コントローラ２６１ａおよび２６１ｃ〜２６１ｆはオフされる。
【００３６】
取り込まれた生画像データに基づいて表示用ＹＵＶデータおよび記録用ＹＵＶデータを生成するとき、モード情報は“１１０００１０１１１”を示す。これによって、信号処理回路２２，ズーム回路２４，ビデオエンコーダ３２，コントローラ２６１ａ，２６１ｅおよび２６１ｆはオンされる一方、ＪＰＥＧコーデック３６およびコントローラ２６１ｂ〜２６１ｄはオフされる。
【００３７】
記録用ＹＵＶデータにＪＰＥＧ圧縮を施すとき、モード情報は“０１１１００１１００”を示す。これによって、ビデオエンコーダ３２，ＪＰＥＧコーデック３６およびコントローラ２６１ｃ〜２６１ｅはオンされる一方、信号処理回路２２，ズーム回路２４，コントローラ２６１ａ，２６１ｂおよび２６１ｆはオフされる。
【００３８】
図７を参照して、システムコントロール回路４２は、モード情報の第０ビット値〜第９ビット値に個別に対応するコントローラ４２０〜４２９によって形成される。なお、図７では、紙面の都合上、コントローラ４２２〜４２８の図示を省略している。
モード情報の第０ビット値は、コントローラ４２０に与えられ、第１ラッチパルスの立ち上がりタイミングでラッチ回路４２０ａに設定される。ラッチ回路４２０ａから出力された第０ビット値は、第２ラッチパルスが立ち上がるタイミングでラッチ回路４２０ｂによってラッチされ、ラッチ回路４２０ｂでラッチされた第０ビット値は、端子５０を経て信号処理回路２２に出力される。ラッチ回路４２０ａおよび４２０ｂの各々から出力された第０ビット値は、ＯＲ回路４２０ｃによって論理和を施され、論理和された第０ビット値は、ラッチ回路４２０ｄに与えられる。
ラッチ回路４２０ｄは、入力された第０ビット値を第３ラッチパルスの立ち上がりタイミングでラッチし、ラッチした第０ビット値をＡＮＤ回路４２０ｅの一方入力端に与える。ＡＮＤ回路４２０ｅの他方入力端には、図１に示す発振器４４で発生したクロックが与えられる。ＡＮＤ回路４２０ｅは、第０ビット値が“１”を示すときクロックを端子Ｓ６０から信号処理回路２２に出力し、第０ビット値が“０”を示すときクロックの出力を中断する。
【００３９】
なお、第１ラッチパルスの立ち上がりタイミングは、第２ラッチパルスの立ち上がりタイミングおよび第３ラッチパルスの立ち上がりタイミングによって挟まれる。また、第２ラッチパルスの立ち上がりタイミングは、第３ラッチパルスの立ち上がりタイミングおよび第１ラッチパルスの立ち上がりタイミングによって挟まれる。さらに、第３ラッチパルスの立ち上がりタイミングは、第１ラッチパルスの立ち上がりタイミングおよび第２ラッチパルスの立ち上がりタイミングによって挟まれる。つまり、各々のパルスは、第３ラッチパルス→第２ラッチパルス→第１ラッチパルス→第３ラッチパルス→…の順で繰り返し立ち上がる。
【００４０】
ＣＰＵ３８から出力された第０ビット値が図８（Ａ）に示すタイミングで“０”から“１”に変化した場合、第１ラッチ回路４２０ａから出力される第０ビット値は、図８（Ｂ）に示す第１ラッチパルスに応答して図８（Ｃ）に示すタイミングで“０”から“１”に変化する。第１ラッチ回路４２０ａから出力された第０ビット値は、図８（Ｄ）に示す第２ラッチパルスに応答してラッチ回路４２０ｂによってラッチされる。ラッチ回路４２０ｂから出力される第０ビット値は、図８（Ｅ）に示すタイミングで“０”から“１”に変化する。端子Ｓ５０からはかかる第０ビット値が出力され、これによって信号処理回路２２がオンされる。
【００４１】
ＯＲ回路４２０ｃはラッチ回路４２０ａおよび４２０ｂからそれぞれ出力された第０ビット値に論理和を施すため、ＯＲ回路４２０ｃから出力される第０ビット値は図８（Ｆ）に示すタイミングで“０”から“１”に変化する。ＯＲ回路４２０ｃから出力された第０ビット値は、図８（Ｇ）に示す第３ラッチパルスに応答してラッチ回路４２０ｄでラッチされる。このため、ラッチ回路４２０ｄから出力される第０ビット値は、図８（Ｈ）に示すタイミングで“０”から“１”に変化する。ＡＮＤ回路４２０ｅはラッチ回路４２０ｄから出力された第０ビット値と発振器４４から出力されたクロックとに論理積を施すため、信号処理回路２２へのクロックの供給は図８（Ｉ）に示すタイミングで開始される。
【００４２】
第３ラッチパルスの立ち上がりタイミングは、第１ラッチパルスの立ち上がりタイミングと第２ラッチパルスの立ち上がりタイミングとによって挟まれる。このため、モードレジスタ４２０ａの出力が“１”に更新された後で、かつラッチ回路４２０ｂの出力が“１”に更新される前に、ラッチ回路４２０ｄから出力される第０ビット値が“１”に更新される。この結果、信号処理回路２２のオフ状態からオン状態への移行に先立って、信号処理回路２２へのクロックの供給が開始される。
【００４３】
ＣＰＵ３８から出力された第０ビット値が図９（Ａ）に示すタイミングで“１”から“０”に変化した場合、ラッチ回路４２０ａから出力される第０ビット値は、図９（Ｂ）に示す第１ラッチパルスに応答して図９（Ｃ）に示すタイミングで“１”から“０”に変化する。ラッチ回路４２０ａから出力された第０ビット値は、図９（Ｄ）に示す第２ラッチパルスに応答してラッチ回路４２０ｂによってラッチされる。ラッチ回路４２０ｂから出力される第０ビット値は、図９（Ｅ）に示すタイミングで“１”から“０”に変化する。端子Ｓ５０からは図９（Ｅ）に示す第０ビット値が出力され、これによって信号処理回路２２がオフされる。
【００４４】
ＯＲ回路４２０ｃはラッチ回路４２０ａおよび４２０ｂから出力された第０ビット値に論理和を施すため、ＯＲ回路４２０ｃから出力される第０ビット値は、図９（Ｆ）に示すタイミングで“１”から“０”に変化する。ＯＲ回路４２０ｃから出力された第０ビット値は、図９（Ｇ）に示す第３ラッチパルスに応答してラッチ回路４２０ｄでラッチされる。このため、ラッチ回路４２０ｄから出力される第０ビット値は、図９（Ｈ）に示すタイミングで“１”から“０”に変化する。ＡＮＤ回路４２０ｅは、ラッチ回路４２０ｄから出力された第０ビット値と発振器４４から出力されたクロックとに論理積を施すため、信号処理回路２２へのクロックの出力は、図９（Ｉ）に示すタイミングで中断される。
【００４５】
モード情報の第０ビット値が“１”から“０”に更新されたときは、ラッチ回路４２０ｂの出力が“１”から“０”に更新されると同時にＯＲ回路４２０ｃの出力が“１”から“０”更新される。したがって、ラッチ回路４２０ｄの出力は、ラッチ回路４２０ｂの出力が“１”から“０”に更新された後の第３ラッチパルスの立ち上がりタイミングで“１”から“０”に更新される。この結果、信号処理回路２２がオン状態からオフ状態に移行した後に、信号処理回路２２へのクロックの供給が停止される。
【００４６】
モード情報の第１ビット値〜第９ビット値は、コントローラ４２１〜４２９のラッチ回路４２１ａ〜４２９ａにそれぞれ与えられる。また、第１ラッチパルスは、ラッチ回路４２０ａ以外にラッチ回路４２１ａ〜４２９ａに与えられ、第２ラッチパルスは、ラッチ回路４２０ｂ以外にラッチ回路４２１ｂ〜４２９ｂに与えられる。さらに、第３ラッチパルスは、ラッチ回路４２０ｄ以外にラッチ回路４２１ｄ〜４２９ｄに与えられ、発振器４４から出力されたクロックは、ＡＮＤ回路４２０ｅ以外にＡＮＤ回路４２１ｅ〜４２９ｅに与えられる。さらにまた、コントローラ４２１〜４２９は、コントローラ４２０と同じ構成であり、上述と同様に動作する。したがって、コントローラ４２１〜４２９については詳しい説明を省略する。
【００４７】
なお、ラッチ回路４２０ｂ〜４２９ｂから出力される第０ビット値〜第９ビット値によって図５に示す１０個の処理回路が個別にオン／オフされることから、当該第０ビット値〜第９ビット値は、対応する処理回路のイネーブル信号と定義することができる。また、ラッチ回路４２０ｄ〜４２９ｄから出力される第０ビット値〜第９ビット値によって図５に示す１０個の処理回路へのクロックの供給／中断が制御されることから、当該第０ビット値〜第９ビット値は、対応する処理回路のクロックゲート信号と定義することができる。
【００４８】
以上の説明から分かるように、ラッチ回路および論理回路によって処理回路のオン／オフタイミングおよび処理回路へのクロックの供給タイミングを制御するようにしたため、ＣＰＵの制御プログラムを簡略化できる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例に適用される色フィルタの一例を示す図解図である。
【図３】図１実施例に適用されるＳＤＲＡＭのマッピング状態の一例を示す図解図である。
【図４】図１実施例に適用されるバッファコントロール回路の一例を示すブロック図である。
【図５】モード情報を形成する各々のビットに割り当てられる回路を示す図解図である。
【図６】図１実施例の複数の動作状態にそれぞれ対応するモード情報を示す図解図である。
【図７】図１実施例に適用されるシステムコントロール回路の一例を示すブロック図である。
【図８】図７に示すシステムコントロール回路の動作の一部を示すタイミング図である。
【図９】図７に示すシステムコントロール回路の動作の他の一部を示すタイミング図である。
【符号の説明】
１０…ディジタルカメラ
１４…イメージセンサ
２２…信号処理回路
２４…ズーム回路
２６…バッファコントロール回路
３２…ビデオエンコーダ
３６…ＪＰＥＧコーデック
３８…ＣＰＵ
４２…システムコントロール回路
４４…発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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