(57)【要約】【課題】信号間のスキューを排除することができる表示パネル駆動装置等を提供する。【解決手段】表示パネルの表示を制御する表示制御部１００Ａと、表示制御部１００Ａからの信号に基づいてプラズマディスプレイパネル３０を駆動する駆動部１００Ｂとを備え、表示制御部１００Ａおよび駆動部１００Ｂの間でデータ転送する。表示制御部１００Ａ内には複数のトランスミッタＴａ１〜ＴａｍおよびＴｂ１〜Ｔｂｎが、駆動部１００Ｂ内にはこれら複数のトランスミッタ各々と組み合わされる複数のレシーバＲａ１〜ＲａｍおよびＲｂ１〜Ｒｂｎが、それぞれ設けられる。表示パネル駆動装置１００は、クロック伝送ラインＬ１およびＬ２により伝送された共通クロックに基づいてレシーバＲａ１〜ＲａｍおよびＲｂ１〜Ｒｂｎ各々から出力される信号をラッチするラッチ回路Ｌｄ１〜ＬｄｍおよびＬｆ１〜Ｌｆｎを備える。【選択図】　　　図１
2004037939.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの表示を制御する表示制御部と、前記表示制御部からの信号に基づいて前記表示パネルを駆動する駆動部と、前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段と、を備えた表示パネル駆動装置において、
前記データ転送手段は、前記表示制御部内に複数のトランスミッタを備えるとともに、前記駆動部内に前記複数のトランスミッタ各々と組み合わされる複数のレシーバを備え、
前記トランスミッタ各々は、入力クロックに同期してｎ倍の周波数の第１クロックおよび前記入力クロックと同一周波数の第２クロックを発生する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される前記第１のクロックに基づいて駆動パルス生成制御データをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を、差動シリアル伝送方式に従った信号に変換して前記駆動部に向けて伝送ラインを介して転送する送信部と、を備え、
前記レシーバ各々は、前記伝送ラインを介して前記各トランスミッタから転送された前記駆動パルス生成制御データを受信する受信部と、前記第１のＰＬＬ回路から出力され送信される前記第１クロックに同期してｎ倍の周波数の第３クロックおよび前記第１クロックと同一周波数の第４クロックを発生する第２のＰＬＬ回路と、前記第２のＰＬＬ回路から出力される前記第３クロックに基づいて、受信された前記駆動パルス生成制御データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備え、
前記表示パネル駆動装置は、前記入力クロックを前記レシーバ各々に対する共通クロックとして伝送するクロック伝送手段と、前記クロック伝送手段により伝送された前記共通クロックに基づいて前記レシーバ各々から出力される信号をラッチする第１ラッチ回路と、を備えることを特徴とする表示パネル駆動装置。
【請求項２】
前記入力クロックでラッチされたゲート信号を前記駆動部に向けて伝送するゲート信号伝送手段と、前記ゲート信号伝送手段により伝送された前記ゲート信号に基づいて、前記第１ラッチ回路によりラッチされた信号をゲートするゲート回路と、を備えることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項３】
前記パラレル／シリアル変換器の前段に、前記駆動パルス生成制御データを前記入力クロックによりラッチする第２ラッチ回路を設け、前記シリアル／パラレル変換器と前記第１ラッチ回路の間に、前記シリアル／パラレル変換器から出力される信号を前記第４クロックでラッチする第３ラッチ回路を設けることを特徴とする請求項１に記載の表示パネル駆動装置。
【請求項４】
表示パネルの表示を制御する表示制御部と、前記表示制御部からの信号に基づいて前記表示パネルを駆動する駆動部と、前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段と、を備えた表示パネル駆動装置において、
前記データ転送手段は、前記表示制御部内に複数のトランスミッタを備えるとともに、前記駆動部内に前記複数のトランスミッタ各々と組み合わされる複数のレシーバを備え、
前記トランスミッタ各々は、入力クロックに同期してｎ倍の周波数の第１クロックおよび前記入力クロックと同一周波数の第２クロックを発生する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される前記第１のクロックに基づいて駆動パルス生成制御データをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を、差動シリアル伝送方式に従った信号に変換して前記駆動部に向けて伝送ラインを介して転送する送信部と、を備え、
前記レシーバ各々は、前記伝送ラインを介して前記各トランスミッタから転送された前記駆動パルス生成制御データを受信する受信部と、前記第１のＰＬＬ回路から出力され送信される前記第１クロックに同期してｎ倍の周波数の第３クロックおよび前記第１クロックと同一周波数の第４クロックを発生する第２のＰＬＬ回路と、前記第２のＰＬＬ回路から出力される前記第３クロックに基づいて、受信された前記駆動パルス生成制御データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備え、
前記表示パネル駆動装置は、前記入力クロックでラッチされたゲート信号を前記駆動部に向けて伝送するゲート信号伝送手段と、前記ゲート信号伝送手段により伝送された前記ゲート信号に基づいて、前記レシーバ各々から出力される信号をゲートするゲート回路と、を備えることを特徴とする表示パネル駆動装置。
【請求項５】
前記表示パネル駆動装置は、前記入力クロックを前記レシーバ各々に対する共通クロックとして伝送するクロック伝送手段と、前記クロック伝送手段により伝送された前記共通クロックに基づいて、前記ゲート回路から出力される信号をラッチするラッチ回路と、を備えることを特徴とする請求項４に記載の表示パネル駆動装置。
【請求項６】
表示パネルの表示を制御する表示制御装置において、
請求項１〜５のいずれか１項に記載の表示パネル駆動装置の前記表示制御部を備えることを特徴とする表示制御装置。
【請求項７】
表示パネルを駆動する駆動装置において、
請求項１〜５のいずれか１項に記載の表示パネル駆動装置の前記駆動部を備えることを特徴とする駆動装置。
【請求項８】
第１装置と第２装置との間でデータ転送するデータ転送方式において、
前記第１装置内に複数のトランスミッタを備えるとともに、前記第２装置内に前記複数のトランスミッタ各々と組み合わされる複数のレシーバを備え、
前記トランスミッタ各々は、入力クロックに同期してｎ倍の周波数の第１クロックおよび前記入力クロックと同一周波数の第２クロックを発生する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される前記第１のクロックに基づいてデータをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を差動シリアル伝送方式に従った信号に変換して前記第２装置に向けて伝送ラインを介して転送する送信部と、を備え、
前記レシーバ各々は、前記伝送ラインを介して各トランスミッタから転送された前記データを受信する受信部と、前記第１のＰＬＬ回路から出力され送信される前記第１クロックに同期してｎ倍の周波数の第３クロックおよび前記第１クロックと同一周波数の第４クロックを発生する第２のＰＬＬ回路と、前記第２のＰＬＬ回路から出力される前記第３クロックに基づいて、受信された前記データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備え、
前記データ転送方式は、前記入力クロックを前記レシーバ各々に対する共通クロックとして伝送するクロック伝送手段と、前記クロック伝送手段により伝送された前記共通クロックに基づいて前記レシーバ各々から出力される信号をラッチする第１ラッチ回路と、を備えることを特徴とするデータ転送方式。
【請求項９】
前記入力クロックでラッチされたゲート信号を前記第２装置に向けて伝送するゲート信号伝送手段と、前記ゲート信号伝送手段により伝送された前記ゲート信号に基づいて、前記第１ラッチ回路によりラッチされた信号をゲートするゲート回路と、を備えることを特徴とする請求項８に記載のデータ転送方式。
【請求項１０】
前記パラレル／シリアル変換器の前段に、前記データを前記入力クロックによりラッチする第２ラッチ回路を設け、前記シリアル／パラレル変換器と前記第１ラッチ回路の間に、前記シリアル／パラレル変換器から出力される信号を前記第４クロックでラッチする第３ラッチ回路を設けることを特徴とする請求項８に記載のデータ転送方式。
【請求項１１】
第１装置と第２装置との間でデータ転送するデータ転送方式において、
前記第１装置内に複数のトランスミッタを備えるとともに、前記第２装置内に前記複数のトランスミッタ各々と組み合わされる複数のレシーバを備え、
前記トランスミッタ各々は、入力クロックに同期してｎ倍の周波数の第１クロックおよび前記入力クロックと同一周波数の第２クロックを発生する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される前記第１のクロックに基づいてデータをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を差動シリアル伝送方式に従った信号に変換して前記第２装置に向けて伝送ラインを介して転送する送信部と、を備え、
前記レシーバ各々は、前記伝送ラインを介して各トランスミッタから転送された前記データを受信する受信部と、前記第１のＰＬＬ回路から出力され送信される前記第１クロックに同期してｎ倍の周波数の第３クロックおよび前記第１クロックと同一周波数の第４クロックを発生する第２のＰＬＬ回路と、前記第２のＰＬＬ回路から出力される前記第３クロックに基づいて、受信された前記データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備え、
前記データ転送方式は、前記入力クロックでラッチされたゲート信号を前記第２装置に向けて伝送するゲート信号伝送手段と、前記ゲート信号伝送手段により伝送された前記ゲート信号に基づいて、前記レシーバ各々から出力される信号をゲートするゲート回路と、を備えることを特徴とするデータ転送方式。
【請求項１２】
前記データ転送方式は、前記入力クロックを前記レシーバ各々に対する共通クロックとして伝送するクロック伝送手段と、前記クロック伝送手段により伝送された前記共通クロックに基づいて、前記ゲート回路から出力される信号をラッチするラッチ回路と、を備えることを特徴とする請求項１１に記載のデータ転送方式。
【請求項１３】
データを送信するデータ送信装置において、
請求項８〜１２のいずれか１項に記載のデータ転送方式を構成する前記第１の装置を備えることを特徴とするデータ送信装置。
【請求項１４】
データを受信するデータ受信装置において、
請求項８〜１２のいずれか１項に記載のデータ転送方式を構成する前記第２の装置を備えることを特徴とするデータ受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネルなどのマトリクス方式の表示パネルを駆動する表示パネル駆動装置等に関する。
【０００２】
【従来の技術】
特開平１１−９５７１３号公報には、表示装置内においてデジタルデータである画像データ等をライン上で伝送する表示パネル駆動装置が記載されている。ここでは、このデジタル信号をＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）で伝送する方式（差動シリアル伝送方式）が用いられており、ＬＶＤＳトランスミッタ／レシーバによりデジタル信号の送受信を行っている。ＬＶＤＳによる伝送方式は、２本の信号線を対称的に逆相で駆動し、２本の信号線の電位差を伝送する方式であるため、外部から混入するノイズが打ち消しあって信号に影響を与えにくい等の特長がある。
【０００３】
【発明が解決しようとする課題】
しかし、表示パネルの高精細化などに伴い、伝送信号数が増加し、あるいは転送先基板の数が複数となると、ＬＶＤＳトランスミッタ／レシーバが複数組必要となる。このような場合、各レシーバが受ける信号は互いに異なる経路を介して転送されるため、スキュー（タイミングずれ）が発生し、レシーバの後段に位置するドライバへの駆動パルス生成制御データの入力タイミングがずれて誤動作を発生させるおそれがある。
【０００４】
本発明は、信号間のスキューを排除することができる表示パネル駆動装置等を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１に記載の表示パネル駆動装置は、表示パネルの表示を制御する表示制御部と、前記表示制御部からの信号に基づいて前記表示パネルを駆動する駆動部と、前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段と、を備えた表示パネル駆動装置において、前記データ転送手段は、前記表示制御部内に複数のトランスミッタを備えるとともに、前記駆動部内に前記複数のトランスミッタ各々と組み合わされる複数のレシーバを備え、前記トランスミッタ各々は、入力クロックに同期してｎ倍の周波数の第１クロックおよび前記入力クロックと同一周波数の第２クロックを発生する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される前記第１のクロックに基づいて駆動パルス生成制御データをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を、差動シリアル伝送方式に従った信号に変換して前記駆動部に向けて伝送ラインを介して転送する送信部と、を備え、前記レシーバ各々は、前記伝送ラインを介して前記各トランスミッタから転送された前記駆動パルス生成制御データを受信する受信部と、前記第１のＰＬＬ回路から出力され送信される前記第１クロックに同期してｎ倍の周波数の第３クロックおよび前記第１クロックと同一周波数の第４クロックを発生する第２のＰＬＬ回路と、前記第２のＰＬＬ回路から出力される前記第３クロックに基づいて、受信された前記駆動パルス生成制御データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備え、前記表示パネル駆動装置は、前記入力クロックを前記レシーバ各々に対する共通クロックとして伝送するクロック伝送手段と、前記クロック伝送手段により伝送された前記共通クロックに基づいて前記レシーバ各々から出力される信号をラッチする第１ラッチ回路と、を備えることを特徴とする。
【０００６】
請求項４に記載の発明は、表示パネルの表示を制御する表示制御部と、前記表示制御部からの信号に基づいて前記表示パネルを駆動する駆動部と、前記表示制御部および前記駆動部の間でデータ転送するデータ転送手段と、を備えた表示パネル駆動装置において、前記データ転送手段は、前記表示制御部内に複数のトランスミッタを備えるとともに、前記駆動部内に前記複数のトランスミッタ各々と組み合わされる複数のレシーバを備え、前記トランスミッタ各々は、入力クロックに同期してｎ倍の周波数の第１クロックおよび前記入力クロックと同一周波数の第２クロックを発生する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される前記第１のクロックに基づいて駆動パルス生成制御データをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を、差動シリアル伝送方式に従った信号に変換して前記駆動部に向けて伝送ラインを介して転送する送信部と、を備え、前記レシーバ各々は、前記伝送ラインを介して前記各トランスミッタから転送された前記駆動パルス生成制御データを受信する受信部と、前記第１のＰＬＬ回路から出力され送信される前記第１クロックに同期してｎ倍の周波数の第３クロックおよび前記第１クロックと同一周波数の第４クロックを発生する第２のＰＬＬ回路と、前記第２のＰＬＬ回路から出力される前記第３クロックに基づいて、受信された前記駆動パルス生成制御データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備え、前記表示パネル駆動装置は、前記入力クロックでラッチされたゲート信号を前記駆動部に向けて伝送するゲート信号伝送手段と、前記ゲート信号伝送手段により伝送された前記ゲート信号に基づいて、前記レシーバ各々から出力される信号をゲートするゲート回路と、を備えることを特徴とする。
【０００７】
請求項８に記載のデータ転送方式は、第１装置と第２装置との間でデータ転送するデータ転送方式において、前記第１装置内に複数のトランスミッタを備えるとともに、前記第２装置内に前記複数のトランスミッタ各々と組み合わされる複数のレシーバを備え、前記トランスミッタ各々は、入力クロックに同期してｎ倍の周波数の第１クロックおよび前記入力クロックと同一周波数の第２クロックを発生する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される前記第１のクロックに基づいてデータをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を差動シリアル伝送方式に従った信号に変換して前記第２装置に向けて伝送ラインを介して転送する送信部と、を備え、前記レシーバ各々は、前記伝送ラインを介して各トランスミッタから転送された前記データを受信する受信部と、前記第１のＰＬＬ回路から出力され送信される前記第１クロックに同期してｎ倍の周波数の第３クロックおよび前記第１クロックと同一周波数の第４クロックを発生する第２のＰＬＬ回路と、前記第２のＰＬＬ回路から出力される前記第３クロックに基づいて、受信された前記データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備え、前記データ転送方式は、前記入力クロックを前記レシーバ各々に対する共通クロックとして伝送するクロック伝送手段と、前記クロック伝送手段により伝送された前記共通クロックに基づいて前記レシーバ各々から出力される信号をラッチする第１ラッチ回路と、を備えることを特徴とする。
【０００８】
請求項１１に記載の発明は、第１装置と第２装置との間でデータ転送するデータ転送方式において、前記第１装置内に複数のトランスミッタを備えるとともに、前記第２装置内に前記複数のトランスミッタ各々と組み合わされる複数のレシーバを備え、前記トランスミッタ各々は、入力クロックに同期してｎ倍の周波数の第１クロックおよび前記入力クロックと同一周波数の第２クロックを発生する第１のＰＬＬ回路と、前記第１のＰＬＬ回路から出力される前記第１のクロックに基づいてデータをパラレル／シリアル変換するパラレル／シリアル変換器と、前記パラレル／シリアル変換器によりシリアル変換された信号を差動シリアル伝送方式に従った信号に変換して前記第２装置に向けて伝送ラインを介して転送する送信部と、を備え、前記レシーバ各々は、前記伝送ラインを介して各トランスミッタから転送された前記データを受信する受信部と、前記第１のＰＬＬ回路から出力され送信される前記第１クロックに同期してｎ倍の周波数の第３クロックおよび前記第１クロックと同一周波数の第４クロックを発生する第２のＰＬＬ回路と、前記第２のＰＬＬ回路から出力される前記第３クロックに基づいて、受信された前記データをシリアル／パラレル変換するシリアル／パラレル変換器と、を備え、前記データ転送方式は、前記入力クロックでラッチされたゲート信号を前記第２装置に向けて伝送するゲート信号伝送手段と、前記ゲート信号伝送手段により伝送された前記ゲート信号に基づいて、前記レシーバ各々から出力される信号をゲートするゲート回路と、を備えることを特徴とする。
【０００９】
【発明の実施の形態】
以下、図１〜図３を参照して、本発明による表示パネル駆動装置の一実施形態について説明する。図１は本実施形態の表示パネル駆動装置を示すブロック図である。
【００１０】
図１に示すように、本実施形態の表示パネル駆動装置１００は、表示制御部１００Ａと、駆動部１００Ｂと、をツイストケーブル等からなる伝送ラインＬにより互いに接続して構成される。
【００１１】
図１に示すように、表示制御部１００Ａは、アドレスデータを逐次記憶するフレームメモリ１と、フレームメモリ１へのアドレスデータの書き込みおよびフレームメモリ１からのアドレスデータの読み出しを制御するメモリ制御部２と、装置各部を制御する制御部５と、フレームメモリ１から読み出されたアドレスデータを制御部５からの共通クロックに基づいてラッチするラッチ回路Ｌａ１，Ｌａ２，・・・Ｌａｍと、ラッチ回路Ｌａ１，Ｌａ２，・・・Ｌａｍでそれぞれラッチされた多ビットのパラレルデータであるアドレスデータをシリアル差動信号に変換するトランスミッタＴａ１，Ｔａ２，・・・Ｔａｍと、制御部５から出力されたゲート信号を制御部５からの共通クロックに基づいてラッチするラッチ回路６と、制御部５から出力された駆動パルス生成制御データを制御部５からの共通クロックに基づいてラッチするラッチ回路Ｌｂ１，Ｌｂ２，・・・Ｌｂｎと、ラッチ回路Ｌｂ１，Ｌｂ２，・・・Ｌｂｎでそれぞれラッチされた駆動パルス生成制御データをシリアル差動信号に変換するトランスミッタＴｂ１，Ｔｂ２，・・・Ｔｂｎと、制御部５から出力されたゲート信号を制御部５からの共通クロックに基づいてラッチするラッチ回路７と、を備える。
【００１２】
また、駆動部１００Ｂは、トランスミッタＴａ１，Ｔａ２，・・・Ｔａｍから伝送ラインＬを介して転送されたシリアル差動信号をそれぞれパラレルデータに変換するレシーバＲａ１，Ｒａ２，・・・Ｒａｍと、レシーバＲａ１，Ｒａ２，・・・Ｒａｍから出力されるパラレルデータをレシーバＲａ１，Ｒａ２，・・・Ｒａｍからのクロックに基づいてラッチするラッチ回路Ｌｃ１，Ｌｃ２，・・・Ｌｃｍと、ラッチ回路Ｌｃ１，Ｌｃ２，・・・Ｌｃｍから出力されるパラレルデータを制御部５からの共通クロックに基づいてラッチするラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍと、ラッチ回路６から出力されるゲート信号およびラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍから出力されるパラレルデータが入力されるアンド回路８，８，・・・と、アンド回路８，８，・・・からのアドレスデータがそれぞれ入力されるアドレスドライバＡＤ１，ＡＤ２，・・・ＡＤｍと、トランスミッタＴｂ１，Ｔｂ２，・・・Ｔｂｎから伝送ラインＬを介して転送されたシリアル差動信号をそれぞれパラレルデータに変換するレシーバＲｂ１，Ｒｂ２，・・・Ｒｂｎと、レシーバＲｂ１，Ｒｂ２，・・・Ｒｂｎから出力されるパラレルデータをレシーバＲｂ１，Ｒｂ２，・・・Ｒｂｎからのクロックに基づいてラッチするラッチ回路Ｌｅ１，Ｌｅ２，・・・Ｌｅｎと、ラッチ回路Ｌｅ１，Ｌｅ２，・・・Ｌｅｎから出力されるパラレルデータを制御部５からの共通クロックに基づいてラッチするラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｎと、ラッチ回路７から出力されるゲート信号およびラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｎから出力されるパラレルデータが入力されるアンド回路９，９，・・・と、アンド回路９，９，・・・からの駆動パルス生成制御データがそれぞれ入力されるサステインドライバＳＴ１，ＳＴ２，・・・ＳＴｎと、を備える。
【００１３】
図１に示すように、制御部５から出力された共通クロックは、伝送ラインＬに含まれるクロック伝送ラインＬ１およびクロック伝送ラインＬ２を介して伝送され、それぞれラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｎおよびラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｎに与えられる。また、ラッチ回路６およびラッチ回路７でラッチされたゲート信号は、それぞれゲート信号伝送ラインＬ３およびゲート信号伝送ラインＬ４を介して伝送され、アンド回路８およびアンド回路９に与えられる。
【００１４】
後述するように、上記ラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍは、共通クロックに基づいてアドレスデータを同時にラッチすることで、アドレスデータの出力タイミングを一致させるためのものである。また、上記アンド回路８，８，・・・はゲート信号に基づいてアドレスデータの出力タイミングを微調整するためのものである。
【００１５】
図１に示すように、トランスミッタＴａ１，Ｔａ２，・・・Ｔａｍは、制御部５からの共通クロックを受けて送信クロックを生成するＰＬＬ部１１と、ラッチ回路Ｌａ１，Ｌａ２，・・・ＬａｍによりラッチされたパラレルデータをＰＬＬ部１１からの、制御部５から入力された共通クロックのｎ倍の周波数のクロックに基づいてシリアル化するパラレル／シリアル変換部１２と、パラレル／シリアル変換部１２から出力されたシリアルデータを伝送ラインＬを介して差動シリアル送信する送信出力部１３と、をそれぞれ備える。また、トランスミッタＴｂ１，Ｔｂ２，・・・Ｔｂｍは、トランスミッタＴａ１，Ｔａ２，・・・Ｔａｍと同様の構成を備える。なお、図１では、トランスミッタＴａ１についてのみ構成を図示している。
【００１６】
レシーバＲａ１，Ｒａ２，・・・Ｒａｍは、伝送ラインを介して転送された差動シリアル信号を受信する受信部２１と、伝送ラインを介して転送された転送クロックを受けてクロックを生成するＰＬＬ部２２と、受信部２１から出力されるシリアル信号をＰＬＬ部２２からの、転送クロックのｎ倍の周波数のクロックに基づいてパラレルデータ化するシリアル／パラレル変換部２３と、をそれぞれ備える。また、レシーバＲｂ１，Ｒｂ２，・・・Ｒｂｍは、レシーバＲａ１，Ｒａ２，・・・Ｒａｍと同様の構成を備える。なお、図１では、レシーバＲａ１についてのみ構成を図示している。
【００１７】
トランスミッタＴａ１，Ｔａ２，・・・Ｔａｍ、トランスミッタＴｂ１，Ｔｂ２，・・・Ｔｂｍ、レシーバＲａ１，Ｒａ２，・・・ＲａｍおよびレシーバＲｂ１，Ｒｂ２，・・・Ｒｂｍについて、上記転送クロックおよびＰＬＬ部２２からラッチ回路Ｌｃ１，Ｌｃ２，・・・Ｌｃｍに与えられるクロックは、ともに、ＰＬＬ部１１に入力される共通クロックと同一周波数である。
【００１８】
プラズマディスプレイパネル３０には、列電極および行電極が設けられ、個々の列電極にはアドレスドライバＡＤ１，ＡＤ２，・・・ＡＤｍが、個々の行電極にはサステインドライバＳＴ１，ＳＴ２，・・・ＳＴｎが、それぞれ接続される。
【００１９】
次に、図２および図３を参照して、パネル駆動装置１００の動作について説明する。
【００２０】
図２は１フィールドの構成を示している。プラズマディスプレイパネル３０を駆動する期間としての１フィールドは、複数のサブフィールドＳＦ１〜ＳＦＮにより構成される。図２に示すように、各サブフィールドには、点灯させるセルを選択するアドレス期間と、そのアドレス期間において選択されたセルを所定時間点灯させ続けるサステイン期間とが設けられている。また、最初のサブフィールドであるＳＦ１の先頭部分には、前のフィールドでの点灯状態をリセットするためのリセット期間がさらに設けられている。このリセット期間では、すべてのセルを点灯セル（壁電荷が形成されているセル）に、または消灯セル（壁電荷が形成されていないセル）にリセットする。前者の場合には、後続のアドレス期間において所定のセルを消灯セルに切換え、後者の場合には、後続のアドレス期間において所定のセルを点灯セルに切換える。サステイン期間はサブフィールドＳＦ１〜ＳＦＮの順に段階的に長くされており、点灯させ続けるサブフィールドの個数を変化させることにより、所定の階調表示が可能とされている。
【００２１】
図３は各電極に供給される駆動パルスを示している。図３では、ｍ列の列電極を列電極Ｚ１〜Ｚｍとして、ｎ行（但し、ｎは偶数）の行電極を行電極Ｘ１〜Ｘｎ／２および行電極Ｙ１〜Ｙｎ／２として、それぞれ示している。列電極Ｚ１〜Ｚｍは、アドレスドライバＡＤ１，ＡＤ２，・・・ＡＤｍに、行電極Ｘ１〜Ｘｎ／２はサステインドライバＳＴ１，ＳＴ３，ＳＴ５，・・・ＳＴｎ−１に、行電極Ｘ１〜Ｘｎ／２はサステインドライバＳＴ２，ＳＴ４，ＳＴ６，・・・ＳＴｎに、それぞれ接続されている。
【００２２】
図３に示す各サブフィールドのアドレス期間では、１ラインごとにアドレス走査が行われる。すなわち、第１のラインを構成する行電極Ｙ１に走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第１のラインのセルに対応するアドレスデータに応じたデータパルスＤＰ１が印加され、次に第２のラインを構成する行電極Ｙ２に走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第２のセルに対応するアドレスデータに応じたデータパルスＤＰ２が印加される。第３のライン以下についても同様に走査パルスおよびデータパルスが同時に印加される。最後に、第ｎのラインを構成する行電極Ｙｎに走査パルスが印加されると同時に、列電極Ｚ１〜Ｚｍに第ｎのラインのセルに対応するアドレスデータに応じたデータパルスＤＰｎが印加される。上記のようにアドレス期間では、所定のセルを点灯セルから消灯セルに、または消灯セルから点灯セルに切換える。
【００２３】
このようにしてアドレス走査が終了すると、サブフィールドにおけるすべてのセルが、それぞれ点灯セルあるいは消灯セルのいずれかに設定されており、次のサステイン期間においてサステインパルスが印加されるごとに点灯セルのみ発光を繰り返す。図３に示すように、サステイン期間では行電極Ｘ１〜Ｘｎおよび行電極Ｙ１〜Ｙｎに対し、ＸサステインパルスおよびＹサステインパルスが、それぞれ所定のタイミングで繰り返し印加される。そして、最後のサブフィールドＳＦＮには、全セルを消灯セルに設定する消去期間が設けられている。
【００２４】
次に、プラズマディスプレイパネル３０の駆動に用いられるアドレスデータおよび駆動パルス生成制御データを扱う信号処理について説明する。
【００２５】
図１に示すように、フレームメモリ１から読み出されたアドレスデータは、ラッチ回路Ｌａ１，Ｌａ２，・・・Ｌａｍ、トランスミッタＴａ１，Ｔａ２，・・・Ｔａｍ、伝送ラインＬ、レシーバＲａ１，Ｒａ２，・・・Ｒａｍ、ラッチ回路Ｌｃ１，Ｌｃ２，・・・Ｌｃｍ、ラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍおよびアンド回路８，８，・・・を介して、アドレスドライバＡＤ１，ＡＤ２，・・・ＡＤｍに入力される。
【００２６】
また、制御部５から出力された駆動パルス生成制御データは、ラッチ回路Ｌｂ１，Ｌｂ２，・・・Ｌｂｎ、トランスミッタＴｂ１，Ｔｂ２，・・・Ｔｂｎ、伝送ラインＬ、レシーバＲｂ１，Ｒｂ２，・・・Ｒｂｎ、ラッチ回路Ｌｅ１，Ｌｅ２，・・・Ｌｅｎ、ラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｎおよびアンド回路９，９，・・・を介してサステインドライバＳＴ１，ＳＴ２，・・・ＳＴｎに入力される。
【００２７】
図１に示すように、表示パネル駆動装置１００では、アドレスデータがプラズマディスプレイパネル３０の列電極ごと、すなわち、アドレスドライバＡＤ１，ＡＤ２，・・・ＡＤｍ各々に対して異なる経路で伝送される。また、ラッチ回路Ｌｃ１，Ｌｃ２，・・・Ｌｃｍでは、各経路で伝送されたクロックに基づいて、アドレスデータがそれぞれラッチされる。このため、ラッチ回路Ｌｃ１，Ｌｃ２，・・・Ｌｃｍによりラッチされるアドレスデータは、伝送経路ごとにラッチのタイミングが異なる可能性がある。しかし、表示パネル駆動装置１００では、アドレスデータとは別経路により伝送された制御部５からの共通クロックに基づいて、ラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍにおいて改めてアドレスデータをラッチしている。また、ラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍにおいてラッチされたアドレスデータに対し、アンド回路８，８，・・・においてさらに共通のゲート信号に基づいて出力タイミングを微調整している。このため、表示パネル駆動装置１００では、アンド回路８，８，・・・から出力されアドレスドライバＡＤ１，ＡＤ２，・・・ＡＤｍに入力されるアドレスデータのタイミングずれを防止することができる。
【００２８】
また、表示パネル駆動装置１００では、駆動パルス生成制御データがプラズマディスプレイパネル３０の行電極ごと、すなわち、サステインドライバＳＴ１，ＳＴ２，・・・ＳＴｍ各々に対して異なる経路で伝送される。また、ラッチ回路Ｌｅ１，Ｌｅ２，・・・Ｌｅｎでは、各経路で伝送されたクロックに基づいて、駆動パルス生成制御データがそれぞれラッチされる。このため、ラッチ回路Ｌｅ１，Ｌｅ２，・・・Ｌｅｎによりラッチされる駆動パルス生成制御データは、伝送経路ごとにラッチのタイミングが異なる可能性がある。しかし、表示パネル駆動装置１００では、駆動パルス生成制御データとは別経路により伝送された制御部５からの共通クロックに基づいて、ラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｍにおいて改めて駆動パルス生成制御データをラッチしている。また、ラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｍにおいてラッチされた駆動パルス生成制御データに対し、アンド回路９，９，・・・においてさらに共通のゲート信号に基づいて出力タイミングを微調整している。このため、表示パネル駆動装置１００では、アンド回路９，９，・・・から出力されサステインドライバＳＴ１，ＳＴ２，・・・ＳＴｎに入力される駆動パルス生成制御データのタイミングずれを防止することができる。
【００２９】
以上説明したように、本実施形態の形態の表示パネル駆動装置１００では、別々の伝送経路で伝送され受信されたアドレスデータに対し、同一の共通クロックでラッチしているので、アドレスデータ間のスキューを排除できる。また、共通クロックでラッチされたアドレスデータに対し、さらに共通クロックでラッチされた共通のゲート信号によるゲート制御を実行しているため、アドレスデータ間のタイミングをさらに正確に合わせ込むことができる。
【００３０】
また、本実施形態の形態の表示パネル駆動装置１００では、別々の伝送経路で伝送され受信された駆動パルス生成制御データに対し、同一の共通クロックでラッチしているので、駆動パルス生成制御データ間のスキューを排除できる。また、共通クロックでラッチされた駆動パルス生成制御データに対し、さらに共通クロックでラッチされた共通のゲート信号によるゲート制御を実行しているため、駆動パルス生成制御データ間のタイミングをさらに正確に合わせ込むことができる。
【００３１】
なお、本実施形態では、ＬＶＤＳを用いた差動シリアル伝送方式を採用しているため、ノイズの影響を受けにくく、外部に対するノイズの輻射が減少する等の利点がある。
【００３２】
上記実施形態では、ラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍにおいてラッチされたアドレスデータに対し、アンド回路８，８，・・・においてさらに共通のゲート信号に基づいて出力タイミングを微調整している。また、ラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｍにおいてラッチされた駆動パルス生成制御データに対し、アンド回路９，９，・・・においてさらに共通のゲート信号に基づいて出力タイミングを微調整している。しかし、本発明の表示パネル駆動装置はこのような構成に限定されない。上記実施形態において、アンド回路８，８，・・・あるいはアンド回路９，９，・・・を省略し、ラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍあるいはラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｍによるラッチ動作のみにより信号のタイミングを合わせることもできる。また、ラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍあるいはラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｍを省略し、アンド回路８，８，・・・あるいはアンド回路９，９，・・・によるゲート動作のみで信号のタイミングを合わせることもできる。さらに、ラッチ回路Ｌｄ１，Ｌｄ２，・・・Ｌｄｍあるいはラッチ回路Ｌｆ１，Ｌｆ２，・・・Ｌｆｍとアンド回路８，８，・・・あるいはアンド回路９，９，・・・の位置を入れ替えた構成を採用することもできる。
【００３３】
すなわち、本発明による表示パネル装置は、▲１▼共通クロックにより動作するラッチ回路のみを用いた構成、▲２▼ゲート信号により動作するゲート回路のみを用いた構成、▲３▼共通クロックにより動作するラッチ回路を前段に、ゲート信号により動作するゲート回路を後段に、それぞれ設けた構成、▲４▼ゲート信号により動作するゲート回路を前段に、共通クロックにより動作するラッチ回路を後段に、それぞれ設けた構成、のいずれを採用することもできる。
【００３４】
上記実施形態では、表示パネルとしてプラズマディスプレイパネルを例示しているが、本発明は表示パネルとして液晶表示パネル、ＥＬ表示パネル等の各種パネルに対し適用できる。
【００３５】
また、上記実施形態では、プラズマディスプレイパネル３０を駆動する表示パネル駆動装置への適用について例示したが、本発明は表示パネル駆動装置への適用に限定されることなく、伝送ラインを介して装置間で信号を転送する場合に広く適用することができる。
【００３６】
なお、上記実施形態における「アドレスデータ」は、特許請求の範囲に記載された「駆動パルス生成制御データ」に含まれる。
【図面の簡単な説明】
【図１】本実施形態の表示パネル駆動装置を示すブロック図。
【図２】１フィールドの構成を示す図。
【図３】１サブフィールド内の駆動パルスを示す図。
【符号の説明】
８，９　アンド回路（ゲート回路）
１１　　ＰＬＬ回路（第１のＰＬＬ回路）
１２　　パラレル／シリアル変換器
１３　　送信出力部（送信部）
２１　　受信部
２２　　ＰＬＬ回路（第２のＰＬＬ回路）
２３　　シリアル／パラレル変換器
３０　　プラズマディスプレイパネル（表示パネル）
１００Ａ　表示制御部
１００Ｂ　駆動部
Ｌ　　　伝送ライン
Ｌ１，Ｌ２　クロック伝送ライン（クロック伝送手段）
Ｌ３，Ｌ４　ゲート信号伝送ライン（ゲート信号伝送手段）
Ｌａ１〜Ｌａｍ　ラッチ回路（第２ラッチ回路）
Ｌｂ１〜Ｌｂｎ　ラッチ回路（第２ラッチ回路）
Ｌｃ１〜Ｌｃｍ　ラッチ回路（第３ラッチ回路）
Ｌｆ１〜Ｌｆｎ　ラッチ回路（第３ラッチ回路）
Ｌｄ１〜Ｌｄｍ　ラッチ回路（第１ラッチ回路）
Ｌｆ１〜Ｌｆｎ　ラッチ回路（第１ラッチ回路）
Ｔａ１〜Ｔａｍ　トランスミッタ
Ｔｂ１〜Ｔｂｎ　トランスミッタ
Ｒａ１〜Ｒａｍ　レシーバ
Ｒｂ１〜Ｒｂｎ　レシーバ
【図１】
2004037939.tif 000003
【図２】
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【図３】
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