(57)【要約】【課題】ＳＯＩ基板に形成された１トランジスタ／１セル構造のメモリセルを持つ、高速読み出しが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、絶縁層により下地基板と分離された半導体層を有する素子基板と、前記素子基板の半導体層に配列形成された複数のメモリセルを有し、各メモリセルはフローティング状態のボディを持つＭＯＳトランジスタ構造を有し、そのボディの多数キャリア蓄積状態によりデータを記憶するメモリセルアレイと、前記メモリセルアレイの選択メモリセルのデータを読み出してデータラッチに格納し、その読み出しデータを出力回路に転送すると同時に前記選択メモリセルに書き戻しを行うセンスアンプ回路と、を有する。【選択図】  図１
2004335883.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層により下地基板と分離された半導体層を有する素子基板と、
前記素子基板の半導体層に配列形成された複数のメモリセルを有し、各メモリセルは電気的にフローティング状態のボディを持つＭＯＳトランジスタ構造を有し、そのボディの多数キャリア蓄積状態によりデータを記憶するメモリセルアレイと、
前記メモリセルアレイの選択メモリセルのデータを読み出してデータラッチに格納し、その読み出しデータを出力回路に転送すると共に前記選択メモリセルに書き戻しを行うセンスアンプ回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記センスアンプ回路による前記選択メモリセルの読み出し動作は、選択メモリセルをオンさせるゲート電圧及びドレイン電圧を印加してセル電流を検出するものであって、そのドレイン電圧は、前記メモリセルアレイのデータリフレッシュの周期に相当する時間読み出し状態を持続させてもデータが破壊しない第１のドレイン電圧より高く且つ、１回の読み出し動作でデータが破壊する第２のドレイン電圧以下の値に設定される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記選択メモリセルの読み出し時のドレイン電圧は、前記選択メモリセルのデータを読み出して前記データラッチに格納するまでに要する時間が、前記選択メモリセルの読み出し状態を持続させた場合にデータが破壊されるまでの時間を越えない電圧範囲内に設定される
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記センスアンプ回路による前記選択メモリセルの書き戻し動作の時間は、通常の書き込み動作の時間より短い
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記センスアンプ回路による前記選択メモリセルの書き戻し動作の時間は、データリフレッシュ時の書き戻し動作の時間より短い
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記センスアンプ回路のデータラッチに読み出されたデータを前記出力回路に転送するための第１の転送回路と、
前記データラッチに読み出されたデータを前記メモリセルアレイの選択メモリセルに書き戻すための、前記第１の転送回路と同時にオンになる期間を有する第２の転送回路とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記第２の転送回路は、通常の書き込み動作及びデータリフレッシュ動作において前記データラッチが保持するデータを前記メモリセルアレイに転送するためにも用いられる
ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記選択メモリセルへの書き戻し時に第２の転送回路がオンになる期間は、通常の書き込み時及びデータリフレッシュ動作時にオンになる期間より短い
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記センスアンプ回路は、前記データラッチに読み出されたデータを、それが二値データのうち読み出し時にディスターブを受けるデータである場合にのみ前記選択メモリセルに書き戻すための書き戻し回路を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
前記書き戻し回路は、書き込みデータを前記メモリセルアレイのビット線に転送するための転送線と書き戻し用電源線の間に直列接続されて、前記データラッチの一方のデータノードによりゲートが制御される第１のトランジスタと、書き戻しのための制御信号によりゲートが制御される第２のトランジスタを有する
ことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記センスアンプ回路は、
一方の入力端子をセルデータが転送されるセンスノード、他方の入力端子を参照電圧が与えられる参照ノードとするオペアンプと、
前記オペアンプの出力端子に接続されて読み出しデータを保持する前記データラッチと、
前記センスノードに接続された第１の電流源負荷と、
前記参照ノードに接続された第２の電流源負荷を含んで構成された、前記参照電圧を発生するための参照電圧発生回路とを有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１２】
前記参照電圧発生回路は、
第１及び第２の参照ビット線にそれぞれ接続されて異なる参照データが書かれる第１及び第２の参照セルと、
読み出し時に前記第１及び第２の参照ビット線を前記参照ノードに共通接続するための第１及び第２の転送ゲート及び、書き込み時に前記第１及び第２の参照ビット線にそれぞれ参照データ書き込み用の異なる電圧を供給するための第３及び第４の転送ゲートを有するスイッチ回路とを有し且つ、
前記第２の電流源負荷が前記第１の電流源負荷の２倍の電流駆動能力を持つ
ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記第１及び第２の参照セルは、前記選択メモリセルの書き戻し時に同時に、参照データが書き込まれる
ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
前記第３及び第４の転送ゲートを介してそれぞれ前記第１及び第２の参照ビット線に接続される、前記参照データ書き込み用の異なる電圧が与えられる第１及び第２の電源線を有する
ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１５】
前記第３及び第４の転送ゲートを介してそれぞれ前記第１及び第２の参照ビット線に接続される、前記第１及び第２の参照セルへの参照データ書き込みのための第１及び第２のデータ線を有する
ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１６】
前記センスアンプ回路は、読み出し時、前記センスノードに接続される前記メモリセルアレイのビット線の電圧をクランプするためのクランプ回路を有し、
前記参照電圧発生回路は、前記参照ノードと前記スイッチ回路の間に、読み出し時前記参照ノードに接続される前記第１及び第２の参照ビット線の電圧をクランプするダミークランプ回路を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ基板に形成された１トランジスタ／１セル構造のメモリセルを持つ半導体記憶装置に関する。
【０００２】
【従来の技術】
最近、従来のＤＲＡＭ代替を目的として、より単純なセル構造でダイナミック記憶を可能とした半導体メモリが提案されている（非特許文献１参照）。メモリセルは、ＳＯＩ基板に形成されたフローティングのボディ（チャネルボディ）を持つ一つのトランジスタにより構成される。このメモリセルは、ボディに過剰の多数キャリアが蓄積された状態を第１データ状態（例えば、データ“１”）、ボディから過剰の多数キャリアが放出された状態を第２データ状態（例えば、データ“０”）として、二値記憶を行う。
【０００３】
以下、このようなメモリセルを“ＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）”といい、ＦＢＣを用いた半導体メモリを“ＦＢＣメモリ”という。ＦＢＣメモリは、通常のＤＲＡＭのようにキャパシタを用いないから、メモリセルアレイの構造が単純であり、単位セル面積が小さく、従って高集積化が容易であるという長所を持つ。
【０００４】
ＦＢＣメモリのデータ“１”の書き込みには、メモリセルのドレイン近傍でのインパクトイオン化を利用する。即ち、メモリセルに大きなチャネル電流が流れるバイアス条件を与えて、インパクトイオン化により発生する多数キャリアをボディに蓄積する。データ“０”書き込みは、ドレインとボディの間のＰＮ接合を順バイアス状態として、ボディの多数キャリアをドレイン側に放出させることにより行われる。
【０００５】
ボディのキャリア蓄積状態の相違は、トランジスタのしきい値の相違として現れる。従ってある読み出し電圧をゲートに与えて、セル電流の有無又は大小を検出することにより、データ“０”，“１”をセンスすることができる。ボディの過剰の多数キャリアは、長時間放置すると、ソース，ドレインとの間のＰＮ接合を介して抜ける。従って、ＤＲＡＭと同様に一定周期でリフレッシュ動作を行うことが必要である。
【０００６】
ＦＢＣメモリの特性改善のために、メモリセルの主ゲートとは別に、ボディに容量結合する補助ゲートを設けることも提案されている（特許文献１及び特許文献２参照）。
【０００７】
【非特許文献１】
Ｔ．Ｏｈｓａｗａ  ｅｔ  ａｌ．，  ”Ｍｅｍｏｒｙ  Ｄｅｓｉｇｎ  Ｕｓｉｎｇ  Ｏｎｅ−Ｔｒａｎｓｉｓｔｏｒ  Ｇａｉｎ  Ｃｅｌｌ  ｏｎ  ＳＯＩ”，  ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ１５２−１５３，  ２００２
【０００８】
【特許文献１】
特開２００２−２４６５７１号公報
【特許文献２】
特開２００３−３１６９３号公報
【０００９】
【発明が解決しようとする課題】
ＦＢＣメモリは、従来のＤＲＡＭ代替を目的としているため、従来のＤＲＡＭと同等かそれ以上の高速性能が要求される。しかし、ＦＢＣメモリのデータ読み出し時のビット線レベルは、インパクトイオン化を抑えるためには低くしなければならず、大きなセル電流を流すこと、従って高いセンス感度を得ることが容易ではない。大きなセル電流を流すことができなければ、メモリセルのドレインに接続されるビット線の充放電に時間がかかり、高速読み出しができなくなる。
【００１０】
この発明は、ＳＯＩ基板に形成された１トランジスタ／１セル構造のメモリセルを持つ、高速読み出しが可能な半導体記憶装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、絶縁層により下地基板と分離された半導体層を有する素子基板と、前記素子基板の半導体層に配列形成された複数のメモリセルを有し、各メモリセルは電気的にフローティング状態のボディを持つＭＯＳトランジスタ構造を有し、そのボディの多数キャリア蓄積状態によりデータを記憶するメモリセルアレイと、前記メモリセルアレイの選択メモリセルのデータを読み出してデータラッチに格納し、その読み出しデータを出力回路に転送すると共に前記選択メモリセルに書き戻しを行うセンスアンプ回路と、を有することを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
最初に、この発明の実施の形態によるＦＢＣメモリのメモリセルアレイの構成を説明する。図７はメモリセルアレイの平面図であり、図８，図９及び図１０はそれぞれ、図７のＩ−Ｉ’，ＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’断面図を示している。
【００１３】
Ｐ型シリコン基板１０の表面にＮ＋型層１１が形成され、その表面はシリコン酸化膜等の絶縁層１２で覆われている。この絶縁層１２上に、これにより基板１０とは分離された活性層となるＰ型シリコン層１３が形成されている。この様なＳＯＩ基板のシリコン層１３に、ゲート電極１５と、Ｎ型ソース，ドレイン拡散層１６ａ，１６ｂとが形成されて、フローティングのボディを持つＮチャネルＭＯＳトランジスタからなるメモリセルＭＣが構成される。
【００１４】
シリコン層１３は、後に形成されるビット線（ＢＬ）１９と同様に、複数本のストライプ状にパターニングされ、その周囲は層間絶縁膜１４で埋められる。この様なストライプパターンの各シリコン層１３に、複数のメモリセルが隣接するもの同士でソース，ドレイン拡散層１６ａ，１６ｂを共有するように配列される。ゲート電極１５は、ビット線（ＢＬ）１９と交差する方向に並ぶ複数のメモリセルＭＣにまたがって連続するパターンとして形成されて、ワード線ＷＬとなる。メモリセルのソース拡散層１６ａは、ワード線と並行するソース線（ＳＬ）２１に共通接続される。セルアレイ上は層間絶縁膜１７で覆われ、この上にビット線１９が配設される。ビット線１９は、コンタクトプラグ１８を介して各メモリセルＭＣのドレイン拡散層１６ｂに接続される。
【００１５】
絶縁膜１２，１４には、各ビット線１９間のスペースに位置するように、多結晶シリコンのピラー２０が埋め込まれている。ピラー２０は、絶縁膜１２を貫通して、下端がＮ＋型シリコン層１１にコンタクトし、上端部は絶縁膜１４内に位置して、各メモリセルＭＣのボディ下端部に容量結合する。このピラー２０は、メモリセルのボディの電位を制御する補助ゲートの働きをする。例えば、シリコン層１１を介してピラー２０に負電圧を与えることにより、メモリセルＭＣのボディのホール蓄積状態（データ“１”状態）を長時間維持することが可能になる。
【００１６】
この様にして、図７に示すようにメモリセルＭＣがマトリクス配列されたメモリセルアレイが得られる。メモリセルＭＣは一つのトランジスタにより構成されるから、単位セル面積は図７に破線で示したように小さい。従って、高密度集積化が可能である。
【００１７】
次にＦＢＣメモリの動作原理を、図１２〜図１５を参照して説明する。ソース線ＳＬは、常時接地電位ＧＮＤである。データ“１”書き込みには、選択ワード線と選択ビット線に、これにより選択されるメモリセルが５極管領域（電流飽和領域）で動作する電圧を与える。例えば図１２に示すように、選択ワード線ＷＬに１．５Ｖ、選択ビット線ＢＬに１．５Ｖを与える。これにより選択メモリセルは５極管領域で動作し、チャネル電流が流れると同時に、ドレイン近傍でインパクトイオン化が生じる。インパクトイオン化の結果生成される多数キャリアであるホールは、ボディの下方に移動し、蓄積される。このボディの過剰ホール蓄積状態が、データ“１”である。
【００１８】
データ“０”書き込みには、メモリセルのドレインとボディ間のＰＮ接合の順バイアス電流を利用する。例えば図１３に示すように、選択ワード線ＷＬに１．５Ｖを与えた状態で、選択ビット線ＢＬに−１Ｖを与える。これにより選択メモリセルのボディのホールは、順バイアスされたＰＮ接合を介してビット線ＢＬに抜ける。こうして得られる、ボディに過剰ホールがない状態がデータ“０”である。
【００１９】
データ書き込み後、ワード線ＷＬに負の保持電圧（例えば−１．５Ｖ）を与え、ビット線を０Ｖとすることにより、データは保持される。データ読み出しは、メモリセルをインパクトイオン化が生じない程度のオン状態にバイアスして、セル電流を検出することにより、行われる。例えば図１４に示すように、選択ワード線ＷＬに１．５Ｖを与え、選択ビット線ＢＬに０．２Ｖを与える。これにより、メモリセルは３極管動作領域（線形領域）のオン状態になる。データ“０”，“１”に応じて異なるボディのホール蓄積状態は、バックバイアスの相違、従ってメモリセルのしきい値の相違となる。従ってメモリセルの電流特性は、図１５に示すようにデータ“０”，“１”で異なり、両者のセル電流の差ΔＩｄｓを検出することで、データ“０”，“１”が判別できる。
【００２０】
データ読み出し時は、インパクトイオン化が起こらない線形領域を利用することで、選択メモリセルでのデータ破壊が防止される。非選択メモリセルは、ワード線ＷＬを−１．５Ｖ，ビット線ＢＬを０Ｖに保持することで、データ破壊が生じない。
【００２１】
以上の動作説明は、ＦＢＣメモリの基本的な書き込み及び読み出し動作であるが、この実施の形態は、高速読み出しを目的としている。そのため実際のデータ読み出しには、（ｉ）上述の基本読み出し動作条件に比べて、よりインパクトイオン化が生じやすいバイアス条件を適用し、かつ（ｉｉ）読み出したデータを直ちに書き戻す、という読み出しスキームを用いる。この読み出し動作の詳細は、後に説明する。
【００２２】
図１６は、この実施の形態によるＦＢＣメモリのチップ１００の構成を示す。メモリセルアレイ１０１は好ましくは、複数のビット線の範囲毎にセルユニットを構成する。各セルユニットのビット線ＢＬは、ビット線セレクタ１０２により選択される。ＦＢＣメモリは、ＤＲＡＭ代替を目的としているので、ＤＲＡＭと同様に、カラムアドレスストローブ／ＣＡＳ，ロウアドレスストローブ／ＲＡＳにより制御されるアドレス多重化を利用する。ロウアドレス信号は、ロウアドレスバッファ１０６により取り出されて、プリデコーダ１０７を介してロウデコーダ１０５に供給される。ロウデコーダ１０５は、ロウアドレス信号に応じてメモリセルアレイ１０１のワード線ＷＬ選択を行う。カラムアドレス信号は、カラムアドレスバッファ１０８により取り出されて、ビット線セレクタ１０２に供給され、ビット線選択を行う。
【００２３】
ビット線セレクタ１０２により選択されたビット線ＢＬは、センスアンプ回路１０３に接続されている。センスアンプ回路１０３は転送回路１０４を介して、読み出しデータ線Ｑ，／Ｑ、書き込みデータ線Ｄと選択的に接続される。書き込みデータは、データ入力パッドＤｉｎから、入力バッファ１０９を介して書き込みデータ線Ｄに供給される。データ線Ｄの書き込みデータは、センスアンプ回路１０３を介し、ビット線セレクタ１０２により選択されたビット線ＢＬに与えられる。読み出しデータは、読み出しデータ線Ｑ，／Ｑを介し、出力回路を介してデータ出力パッドＤｏｕｔに出力される。出力回路は、出力バッファ１１０と、オフチップドライバ１１１から構成される。
メモリチップ１００にはこのほか、種々の制御信号を発生するコントローラ１１２、種々の内部電圧を発生する電圧発生回路１１３が設けられる。
【００２４】
次にこの実施の形態のＦＢＣメモリにおけるセンス回路系の具体的な構成を、図１を参照して説明する。センスアンプ回路１０３は、セルアレイ１０１のビット線から読み出しデータが転送されるセンスノードＮ１と、参照電圧ＶＳＡＲが与えられる参照ノードＮ２の間の差電圧を増幅するオペアンプ４１を有する。センスノードＮ１は、クランプ回路４４を介し、更にビット線セレクタ１０２を介してセルアレイ１０１のビット線ＢＬに接続される。センスノードＮ１は、ダイオード接続された負荷ＰＭＯＳトランジスタＭＰ１を介し、センスアンプ活性化用ＰＭＯＳトランジスタＭＰ３を介して電源端子Ｖｃｃに接続される。負荷ＰＭＯＳトランジスタＭＰ１に代わって抵抗素子を用いることもできる。参照ノードＮ２に与える参照電圧ＶＳＡＲは、センスノードＮ１に得られるデータ“１”，“０”の読み出し電圧の中間電圧値であり、参照電圧発生回路１２０により発生される。
【００２５】
クランプ回路４４は、読み出し時に選択メモリセルのドレインに与えられる電圧値を設定するために、ビット線ＢＬの電圧をクランプするためのもので、センスノードＮ１とビット線セレクタ１０２のノードＮ０と間に挿入されたクランプ用ＮＭＯＳトランジスタＭＮ１と、ビット線電圧を帰還してトランジスタＭＮ１のゲートを制御するオペアンプ４２により構成される。オペアンプ４２の参照入力端子には、参照電圧ＶＢＬＲが与えられ、これにより読み出し時のビット線ＢＬの電圧は、ＶＢＬＲに設定される。
【００２６】
オペアンプ４１の出力ノードＮ１１には、読み出しデータ及び書き込みデータを保持するためのデータラッチ４３が接続されている。データラッチ４３の二つのノードＮ１１，Ｎ１２によりゲートが制御されるＮＭＯＳトランジスタＭＮ３，ＭＮ４と、それらのドレインとデータ線Ｑ，／Ｑの間に挿入されたＮＭＯＳトランジスタＭＮ５，ＭＮ６は、読み出しデータを出力するための転送回路１０４ａを構成している。ＮＭＯＳトランジスタＭＮ５，ＭＮ６は、読み出しデータを出力するときに制御信号ＲＣＳによりゲートが駆動されてオンになる。
【００２７】
書き込み用データ線Ｄとビット線セレクタ１０２のノードＮ０の間に挿入されたＮＭＯＳトランジスタＭＮ７は、書き込みデータをセルアレイに転送するための転送回路１０４ｂを構成している。書き込みデータはこのＮＭＯＳトランジスタＭＮ７を介し、クランプ回路４４をバイパスする書き込みデータ転送線４６を介して、直接ビット線セレクタ１０２のノードＮ０に転送することも可能である。しかしこの実施の形態では、書き込みデータは一旦、ＮＭＯＳトランジスタＭＮ２を介してデータラッチ４３に格納される。
【００２８】
従って、データラッチ４３のノードＮ１１と書き込みデータ転送線４６の間に間に接続されたＮＭＯＳトランジスタＭＮ２は、書き込みデータをセルアレイ１０１に転送するための書き込みデータ転送用の転送回路１０４ｃを構成する。この転送回路１０４ｃは、この実施の形態においては、データラッチ４３に読み出されたデータをセルアレイ１０１の選択セルに書き戻すためにも用いられる。
【００２９】
センスアンプ回路１０３の参照電圧ＶＳＡＲは、読み出しデータ“１”，“０”のときにセンスノードＮ１に得られる電圧の中間値であることが必要である。そのためにこの実施の形態では、参照電圧発生回路１２０に、データ“１”を書き込む参照セルＲＭＣ１とデータ“０”を書き込む参照セルＲＭＣ０の二つが用いられる。参照電圧発生回路１２０は、この二つの参照セルＲＭＣ１，ＲＭＣ０のセル電流Ｉ１，Ｉ０を合成することにより参照電圧ＶＳＡＲを生成するように構成されている。
【００３０】
参照セルＲＭＣ１，ＲＭＣ０は、メモリセルＭＣと同じ構造を有し、同じワード線ＷＬにより同時に駆動される。参照セルＲＭＣ１，ＲＭＣ０がそれぞれ接続される参照ビット線ＲＢＬ１，ＲＢＬ０は、スイッチ回路１０２ａを介し、ダミークランプ回路４４ａを介して、参照ノードＮ２に接続される。スイッチ回路１０２ａは、データ読み出し時同時にオン駆動されて二つの参照ビット線ＲＢＬ１，ＲＢＬ０を参照ノードＮ２に共通接続するための、ダミーセレクトゲートとしての転送ゲートＳＷ１ａ，ＳＷ０ａを有する。
【００３１】
スイッチ回路は１０２ａはまた、参照セルＲＭＣ１，ＲＭＣ０に“１”，“０”の参照データを書き込むため転送ゲートＳＷ１ｂ，ＳＷ０ｂを有する。即ちこれらの転送ゲートＳＷ１ｂ，ＳＷ０ｂは、それぞれ参照データ書き込みに必要なビット線電圧１．５Ｖ，−１Ｖを出力する電源線Ｖｄ１，Ｖｄ０に接続されている。
【００３２】
ダミークランプ回路４４ａは、読み出し時に参照ビット線ＲＢＬ１，ＲＢＬ０の電圧をクランプするためのもので、クランプ回路４４と同様に構成される。参照ノードＮ２には二つのダイオード接続された負荷ＰＭＯＳトランジスタＭＰ２ａ，ＭＰ２ｂが接続される。これらの負荷ＰＭＯＳトランジスタＭＰ２ａ，ＭＰ２ｂは、負荷ＰＭＯＳトランジスタＭＰ１と同じサイズで、同じ電流駆動能力をもつ。二つの負荷ＰＭＯＳトランジスタＭＰ２ａ，ＭＰ２ｂに代わって、センスノードＮ１側の負荷ＰＭＯＳトランジスタＭＰ１の２倍の電流駆動能力を持つひとつの負荷ＰＭＯＳトランジスタを用いてもよい。
【００３３】
この様な参照電圧発生回路１２０を用いることにより、負荷ＰＭＯＳトランジスタＭＰ２ａ，ＭＰ２ｂには、二つの参照セルＲＭＣ１，ＲＭＣ０のセル電流を加算して１／２した電流が流れる。即ちセルアレイ１０１のあるメモリセルが選択されたとき、データ“１”，“０”に応じてセル電流Ｉｃｅｌｌ１，Ｉｃｅｌｌ２が流れるものとする。参照電圧発生回路１２０ではこのとき、参照セルＲＭＣ１，ＲＭＣ０が同時に選択され、これらにそれぞれセル電流Ｉ１，Ｉ０が流れる。これらのセル電流Ｉ１，Ｉ０により、参照ノードＮ２に接続された負荷ＰＭＯＳトランジスタＭＰ２ａ，ＭＰ２ｂにはそれぞれ、（Ｉ０＋Ｉ１）／２なる電流が流れる。これにより、参照ノードＮ２には、データ“１”，“０”の読み出し電圧の中間値の参照電圧ＶＳＡＲが得られる。
【００３４】
次に、この実施の形態によるＦＢＣメモリのデータ読み出し動作を説明する。まずその概要を説明すると、この実施の形態では、第１に、読み出し時のビット線電圧（即ちドレイン電圧）を従来よりも高くする。ビット線電圧を高くすれば、セル電流が増加するため、ビット線の充放電が高速に行われる。また、センスノードの電圧振幅が増大するため、センス感度が高くなる。一方、読み出し時のビット線電圧を高くすると、インパクトイオン化が起こり、“０”データが破壊される可能性が出る。しかし、ビット線電圧を“１”データを書くときのそれ（約１．５Ｖ）よりも低くすれば、インパクトイオン化によるホール生成量を抑えることができ、１回の読み出しではデータ破壊が生じないようにすることができる。
【００３５】
１回の読み出しではデータが破壊されなくても、読み出し動作を何回も繰り返すと、データ破壊が生じる。そこでこの実施の形態では、第２に、データを読み出す毎に、書き戻しを行う。即ち図１７に示すように、従来の読み出し動作でのビット線電圧Ｖａより高いビット線電圧Ｖｂで読み出しを行い（ＳＴＥＰ１）、次いでその読み出しデータを書き戻す（ＳＴＥＰ２）、という読み出しシーケンスを用いる。
【００３６】
但し、読み出し動作でディスターブを受けるのは、“０”データのセルのみであるから、データ書き戻しは、“０”データの場合のみ必要である。“０”データ書き込みは、セルのドレイン側ＰＮ接合を順バイアスして、ボディのホールを抜く。従ってインパクトイオン化によりホールを徐々にボディに蓄積する“１”書き込みに比べて、書き込み時間が短くて済む。しかもこの実施の形態では、読み出し時のドレイン電圧が従来より高いとはいえ、“１”書き込み時のそれより低い値に抑えることで、読み出し期間中に生成されるホールの量は少なく、“０”データからのしきい値のずれもわずかに抑えることができる。従って、書き戻しに要する時間は、通常の書き込み時間に比べて短くて済む。以上によりこの実施の形態による読み出しシーケンスによると、図１８に示したように、読み出し時間と書き戻し時間を加えた読み出しサイクル時間は、従来の読み出し時間より短くすることができる。
【００３７】
次のこの実施の形態での読み出し時のビット線電圧Ｖｂの設定法を具体的に説明する。
図１９は、データ“１”，“０”の読み出し時のセル電流Ｉｃｅｌｌとビット線電圧（ドレイン電圧）ＶＢＬの関係を示している。図１９に示すように、セル電流特性は、ビット線電圧ＶＢＬに応じて、３つの領域Ａ，Ｂ，Ｃに分けることができる。領域Ａは、ビット線電圧ＶＢＬが、インパクトイオン化が殆ど起こらない程度に低い。この範囲のビット線電圧を用いれば、セルデータをリフレッシュするまでに読み出し動作を繰り返しても、データが破壊されることはない。従来はこの様なビット線電圧を用いることが考えられていた。
【００３８】
領域Ｂは、領域Ａよりビット線電圧が高い。この領域Ｂは、インパクトイオン化がある程度起こるが、領域Ａに比べてセル電流が大きい。またデータ“１”，“０”のセル電流差ΔＩｂは、領域ＡのそれΔＩａよりも大きい。しかし、インパクトイオン化によるホール生成量は、データ“１”書き込み時のそれと比べて少ない。このため、１回の読み出し動作では“０”データの破壊は生じないが、リフレッシュサイクル内に複数回の読み出しを繰り返すと、“０”データ破壊が生じる。
【００３９】
領域Ｃは、ビット線電圧が領域Ｂより更に高い範囲であり、領域Ｂよりもインパクトイオン化によるホール生成量が大きい。従って、１回の読み出し動作で“０”データ破壊が生じる。セル電流及びデータ“１”，“０”のセル電流差は、領域Ｂと大差ない。
【００４０】
この実施の形態においては、領域Ｂのビット線電圧ＶＢＬを用いる。この様なビット線電圧を用いることによって、データ“１”，“０”のセル電流差が大きくなり、従ってセンス感度が高くなることは、次のように説明される。
読み出し時のワード線電圧をＶＷＬとすると、セルのしきい値がＶｔｈのときのセル電流Ｉｃｅｌｌは、次の式で表される。
【００４１】
【数１】
Ｉｃｅｌｌ＝β（ＶＷＬ−Ｖｔｈ−ＶＢＬ／２）ＶＢＬ
【００４２】
βは定数である。セルデータが“１”，“０”の場合のセルしきい値をそれぞれ、Ｖｔｈ１，Ｖｔｈ０とすると、両ケースのセル電流差ΔＩｃｅｌｌは、次のようになる。
【００４３】
【数２】
ΔＩｃｅｌｌ＝β（Ｖｔｈ０−Ｖｔｈ１）ＶＢＬ
【００４４】
数２から、読み出し時のビット線電圧ＶＢＬを高くすれば、それだけセル電流差ΔＩｃｅｌｌが大きくなり、センス感度が高くなることが分かる。
【００４５】
次に、図１９に示すように、領域Ａ，Ｂ，Ｃの境界のビット線電圧をＶａ，Ｖｂとして、この実施の形態ではビット線電圧として、Ｖｂ或いはそれ以下の値を用いる。このビット線電圧Ｖｂは、次のように決定される。
図２０は、読み出し時にセルデータをデータラッチに格納するまでに要する時間ｔＲと、読み出し状態を持続させたときにデータ破壊により読み出しができなくなるまでの時間ｔＤを、ビット線電圧ＶＢＬの関数として示したものである。ｔＲは、次のように表される。
【００４６】
【数３】
ｔＲ＝ＣＢＬΔＶＢＬ／Ｉｃｅｌｌ＋ｔｏｆｆｓｅｔ
【００４７】
ＣＢＬは、ビット線容量、ΔＶＢＬは、データセンスに必要なビット線電圧振幅であり、ｔｏｆｆｓｅｔは、読み出し時間に占めるセンス時間以外の寄与分（ワード線電圧遷移やデータ出力等）である。ｔＲは、セル電流が大きい程短くなる。セル電流は、線形領域（３極管領域）ではビット線電圧が高い程大きくなるが、飽和領域（５極管領域）になると、ビット線電圧依存性がなくなる。このためｔＲは、ビット線電圧を高くしても、ある値以下には下がらない。
【００４８】
一方、ｔＤは、読み出し状態を持続させた場合に、“０”データのしきい値が変化して、“１”データとの判別ができなくなるまでの時間である。しきい値がどの程度シフトしたら、データ判別不能になるかは、センスアンプ回路により決まる。そのしきい値のシフト量を、ΔＶｔｈ０と記す。“０”データのしきい値電圧がΔＶｔｈ０だけずれるのに要する時間ｔＤは、インパクトイオン化によるホールの生成量によって決まる。インパクトイオン化は、セルトランジスタが飽和領域に入ることで顕著になる。飽和領域に入ってからも、ビット線電圧を高くすれば更にホールの生成量は多くなる。
【００４９】
以上から、図２０に示すように、ｔＲとｔＤの曲線はある点で交差する。この実施の形態において、１回の読み出しでデータ破壊が生じないようにするためには、ｔＲがｔＤを越えないようなビット線電圧の範囲を用いることが必要である。即ち、ｔＲとｔＤの曲線の交差点のビット線電圧ＶＢＬが、この実施の形態で用いられる読み出しビット線電圧の上限値Ｖｂとなる。ｔＤがリフレッシュサイクル時間ｔＲＦとなるときのビット線電圧Ｖａが、従来の読み出しビット線電圧ということになる。
【００５０】
次に、図１に示すセンスアンプ回路に即して、読み出し動作を説明する。図４は、読み出し時の主要信号の動作波形を示している。読み出し動作は前述のように、２ステップＳＴＥＰ１，ＳＴＥＰ２で行われる。第１ステップＳＴＥＰ１では、センスアンプ活性化信号ＳＡＥＮ，ＳＡＥＮｎをそれぞれ、“Ｈ”，“Ｌ”、ラッチ信号ＬＴＣを“Ｈ”として、センスアンプ回路１０３が活性化される。ワード線ＷＬとビット線ＢＬにより選択されたセルのデータは、ビット線セレクタ１０２を介し、クランプ回路４４を介してセンスノードＮ１に転送される。
【００５１】
参照電圧発生回路１２０ではこのとき、スイッチ回路１０２ａ内の転送ゲートＳＷ０ａ，ＳＷ１ａがオン、ＳＷ０ｂ，ＳＷ１ｂがオフとされる。これにより、参照セルＲＭＣ１，ＲＭＣ０のデータが同時に読み出されて、センスアンプ回路１０３の参照ノードＮ２に、参照電圧ＶＳＡＲが与えられる。センスノードＮ１に得られる読み出し電圧と、参照ノードＮ２の参照電圧ＶＳＡＲとの比較によって、オペアンプ４１の出力の“Ｈ”，“Ｌ”が決まる。読み出しデータは、データラッチ４３に格納される。
【００５２】
この読み出し期間中、クランプ回路４４に与えられる参照電圧ＶＢＬＲは、ＶＢＬＲ＝Ｖｂに設定される。即ち、選択セルのビット線電圧は、Ｖｂに制御される。参照電圧発生回路１２０側も同様に、ダミークランプ回路４４ａには参照電圧ＶＢＬＲ＝Ｖｂが与えられ、参照セルＲＭＣ１，ＲＭＣ０が接続された参照ビット線電圧は、Ｖｂに制御される。
【００５３】
第２ステップＳＴＥＰ２では、読み出しデータの出力動作と同時に、書き戻しが行われる。即ち、読み出し転送回路１０４ａの制御信号ＲＣＳが“Ｈ”となり、データラッチ４３に読み出されたデータは、データ線Ｑ，／Ｑに転送され、出力バッファを介してチップ外部に出力される。制御信号ＲＣＳと同時に、書き込み転送回路１０４ｃの制御信号ＳＡＯＮが“Ｈ”となり、データラッチ４３のデータが転送回路１０４ｃを介してセルアレイに転送されて、書き戻しが行われる。具体的に、読み出しデータが“１”，“０”のとき、データラッチ４３のノードＮ１１はそれぞれ、“Ｌ”（例えば、−１Ｖ），“Ｈ”（例えば、１．５Ｖ）である。このノードＮ１１の電圧が選択ビット線に転送されて、データ“１”，“０”の書き込み動作が行われる（図１２及び図１３参照）。
【００５４】
データ書き戻しの時間（即ちＳＡＯＮ＝“Ｈ”の時間）τ１は、読み出しデータ出力の時間（即ち、ＲＣＳ＝“Ｈ”の時間）より短くてよく、また図５に示した通常のデータリフレッシュ動作における書き戻しの時間τ２より短くてよい。その理由は、次の通りである。データリフレッシュは、特に“１”データセルのホール蓄積量の減衰によるデータ消失を防止するために必要である。そのために、一定周期毎に十分な書き戻しを行う必要がある。これに対し、この実施の形態での書き戻しは、読み出し条件を加速した結果の“０”データのしきい値シフトを戻すことができれば、十分だからである。なおこの実施の形態では、読み出しデータが“１”の場合にも、第２ステップＳＴＥＰ２において書き戻しが行われる。しかし、“１”データは読み出しによるディスターブを受けないので、リフレッシュ時のような長い書き戻し時間を必要としない。
【００５５】
第２ステップＳＴＥＰ２では、参照セルＲＭＣ１，ＲＭＣ０の書き戻しも同時に行われる。このとき、スイッチ回路１０２ａでは、制御信号ＳＡＯＮと同期して、転送ゲートＳＷ０ｂ，ＳＷ１ｂがオン、転送ゲートＳＷ０ａ，ＳＷ１ａがオフとなり、参照セルＲＭＣ１，ＲＭＣ０にそれぞれ、“１”，“０”の書き戻しが行われる。この書き戻し時参照ビット線ＲＢＬに与えられる電圧１．５Ｖ，−１Ｖは、専用の電源線Ｖｄ１，Ｖｄ０から供給される。
【００５６】
以上のように、“１”，“０”データを参照セルＲＭＣ１，ＲＭＣ０に同時に書き込みできる機能があると、参照セルＲＭＣ１，ＲＭＣ０の同時リフレッシュも可能になる。また、参照セルＲＭＣ１，ＲＭＣ０のリフレッシュ動作をノーマルセルＭＣのリフレッシュと同時に実行することができる。従って、リフレッシュ動作に要する時間を短縮することが可能である。即ち、図１に示したスイッチ回路１０２ａを用いたリフレッシュ時間の短縮の方式は、上述した２ステップの読み出しによる読み出し時間の短縮の方式を採用しない場合にも、意味がある。
【００５７】
次にデータ書き込み動作を説明する。チップ外部から供給される書き込みデータは、書き込み用データ線Ｄから転送回路１０４ｂ，１０４ｃを介してセンスアンプ回路１０３のラッチ回路４３に一旦ロードされる。この書き込みデータは、転送回路１０４ｃ、転送線４６を介し、更にビット線セレクタ１０２を介してビット線ＢＬに与えられる。ビット線ＢＬに転送される電圧は、データ“１”，“０”に応じてそれぞれ、１．５Ｖ，−１Ｖである（図１２及び図１３参照）。但し、書き込みデータをラッチ回路４３にロードすることなく、データ線Ｄから直接セルアレイに転送して書き込みを行うこともできる。
参照セルＲＭＣ１，ＲＭＣ０へのデータ書き込みは、１．５Ｖ，−１Ｖの電源線Ｖｄ１，Ｖｄ０の電圧をスイッチ回路１０２ａを介して参照ビット線ＲＢＬ１，ＲＢＬ０に同時に転送して行われる。
【００５８】
以上説明したようにこの実施の形態では、読み出し時のビット線電圧を従来より高く設定した読み出したステップＳＴＥＰ１と、読み出し直後のデータの書き戻しステップＳＴＥＰ２とを含む読み出しシーケンスを用いる。これにより、ＦＢＣメモリの読み出し時間の短縮が図られる。また、高いビット線電圧を用いることで、センス感度が向上する。
【００５９】
センスアンプ回路系の他の構成例をいくつか説明する。図１では、参照セルＭＣ１，ＭＣ０に“１”，“０”データを書き込むために、固有の内部電源電圧が与えられる電源線Ｖｄ１，Ｖｄ０を用意している。これに対して図２は、参照セルＲＭＣ１，ＲＭＣ０にそれぞれ書き込みを行うための、外部端子につながる書き込み用データ線ＤＲ１，ＤＲ０を配置した例である。それ以外は、図１と変わらない。
【００６０】
この様なデータ線ＤＲ１，ＤＲ０を用意すれば、チップ外部からデータ線ＤＲ１，ＤＲ０に供給するデータを選択することによって、参照セルＲＭＣ１，ＲＭＣ０のデータを変更することができる。例えば、参照セルＲＭＣ１，ＲＭＣ０の“１”，“０”データを固定ではなく、リフレッシュサイクル毎に逆データとすることができる。これは、“１”データを書き続けることによるセルトランジスタの劣化が抑制されるため、有用となる。更にテスト工程でも、参照セルＲＭＣ１，ＲＭＣ０の書き込みデータを任意に選択できるため、テスト工程の柔軟性が増す。
【００６１】
図３は、更に他のセンスアンプ回路１０３の構成例である。図１及び図２のセンスアンプ回路では、制御信号ＳＡＯＮで制御される転送回路１０４ｃが通常のデータ書き込みにも読み出し時の書き戻しにも用いられる。従って、“１”データが読み出された場合にも、書き戻しが行われる。前述したように、“１”データの書き戻しは、必要がないというより、無駄なビット線の充放電動作を行うために、低消費電力化のためには好ましくない。
【００６２】
図３のセンスアンプ回路１０３はこの点を改善したもので、書き込みデータ転送回路１０４ｃとは別に、“０”データが読み出された場合のみ書き戻しを行うための書き戻し回路４５を備えている。書き戻し回路４５は、書き込みデータ転送線４６に接続されたＮＭＯＳトランジスタＭＮ８，ＭＮ９の直列回路により構成される。ＮＭＯＳトランジスタＭＮ９のソースは、“０”書き込み用のビット線電圧となる−１Ｖの電源線Ｖｄに接続され、ゲートは、書き戻し用の制御信号ＷＢにより駆動される。ＮＭＯＳトランジスタＭＮ８のゲートは、データラッチ４３のノードＮ１２により駆動される。
【００６３】
図３のセンスアンプ回路１０３を用いたときのデータ読み出し動作波形を図６に示す。第１ステップＳＴＥＰ１は、図４と同じである。第２ステップＳＴＥＰ２のデータ書き戻しでは、制御信号ＳＡＯＮを“Ｈ”にせず、書き戻し制御信号ＷＢを“Ｈ”にする。ステップＳＴＥＰ１で読み出したデータが“０”の場合、データラッチ４３のノードＮ１２は、“Ｈ”である。従ってこのとき、書き戻し回路４５のＮＭＯＳトランジスタＭＮ８，ＭＮ９が共にオンとなり、−１Ｖがビット線に転送される。これにより、“０”データの書き戻しが行われる。ステップＳＴＥＰ１での読み出しデータが“１”の場合、ＮＭＯＳトランジスタＭＮ８はオフを保ち、書き戻しは行われない。このときビット線電圧は、０≦ＶＢＬ≦Ｖｂの範囲に止まり、セルデータは保持される。
【００６４】
制御信号ＷＢを“Ｈ”にする書き戻しの時間τ１は、読み出しデータ出力のための制御信号ＲＣＳ＝“Ｈ”の時間より短くてよく、図５に示したリフレッシュ時の書き戻し時間τ２より短くてよく、図１及び図２のセンスアンプ回路を用いた場合と同じである。
【００６５】
この発明は、上記実施の形態に限られるものではない。例えば実施の形態では、メモリセルがＮＭＯＳトランジスタ構造の例を説明したが、ＰＭＯＳトランジスタ構造を用いることもできる。ＰＭＯＳトランジスタ構造のメモリセルの場合には、各回路要素のＰＭＯＳトランジスタ，ＮＭＯＳトランジスタを逆にすると同時に、電圧関係を実施の形態とは逆にすればよい。
その他この発明は、その趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【００６６】
【発明の効果】
この発明によれば、ＳＯＩ基板に形成された１トランジスタ／１セル構造のメモリセルを持つ、高速読み出し可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＦＢＣメモリのセンスアンプ回路の構成を示す図である。
【図２】センスアンプ回路の他の構成例を示す図である。
【図３】センスアンプ回路の他の構成例を示す図である。
【図４】図１のセンスアンプ回路による読み出し動作を説明するための波形図である。
【図５】リフレッシュ動作を説明するための波形図である。
【図６】図３のセンスアンプ回路による読み出し動作を説明するための波形図である。
【図７】メモリセルアレイのレイアウトを示す図である。
【図８】図７のＩ−Ｉ’断面図である。
【図９】図７のＩＩ−ＩＩ’断面図である。
【図１０】図７のＩＩＩ−ＩＩＩ’断面図である。
【図１１】メモリセルアレイの等価回路である。
【図１２】メモリセルのデータ“１”書き込みの原理を示す図である。
【図１３】メモリセルのデータ“０”書き込みの原理を示す図である。
【図１４】メモリセルの読み出し原理を示す図である。
【図１５】メモリセルの電流特性を示す図である。
【図１６】メモリチップの構成を示す図である。
【図１７】実施の形態の読み出し動作シーケンスを示す図である。
【図１８】実施の形態による読み出しサイクル時間を従来例と比較して示す図である。
【図１９】セル電流のビット線依存性を示す図である。
【図２０】セルの読み出しに要する時間及びデータ破壊に至る時間のビット線電圧依存性を示す図である。
【符号の説明】
１０…シリコン基板、１１…Ｎ＋型層、１２…絶縁層、１３…Ｐ型シリコン層、１４…層間絶縁膜、１５…ゲート電極（ワード線）、１６ａ，１６ｂ…ソース，ドレイン、１７…層間絶縁膜、１８…コンタクト、１９…ビット線、２０…Ｎ＋ポリシリコン・ピラー、２１…ソース線、１００…メモリチップ、１０１…メモリセルアレイ、１０２…ビット線セレクタ、１０３…センスアンプ回路、１０４（１０４ａ〜１０４ｃ）…転送回路、１０５…ロウデコーダ、１０６…ロウアドレスバッファ、１０７…プリデコーダ、１０８…カラムアドレスバッファ、１０９…データ入力バッファ、１１０…データ出力バッファ、１１１…オフチップドライバ、１１２…コントローラ、１１３…電圧発生回路、ＭＣ…メモリセル、４１，４２…オペアンプ、４３…データラッチ、４４…クランプ回路、４５…書き戻し回路、ＭＰ１，ＭＰ２ａ，ＭＰ２ｂ…負荷ＰＭＯＳトランジスタ、Ｎ１…センスノード、Ｎ２…参照ノード、１２０…参照電圧発生回路、４４ａ…ダミークランプ回路、１０２ａ…スイッチ回路。
【図１】
2004335883.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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