(57)【要約】【課題】この発明は、同時に同一アドレスの書き込み動作が発生した場合でも、ライトバッファー同士のショートによる極端な電流消費や、無駄な動作を省き消費電流の低減を目的とする。【解決手段】複数のメモリセルをマトリックス状に配置したメモリセルアレイ１０を有す、２つのアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う２ポートＳＲＡＭおいて、第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路４０と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路３５と、上記アドレス一致検出回路からのアドレス一致を示す信号と上記ライト一致検出回路からの同時書き込みを示す信号により、第１系統及び第２系統のライトバッファを非活性化する書き込み制御回路３１、３２と、を備える。【選択図】  図１
2004234809.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う半導体記憶装置において、
第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、上記アドレス一致検出回路からのアドレス一致を示す信号と上記ライト一致検出回路からの同時書き込みを示す信号により、第１系統及び第２系統のライトバッファを非活性化する手段と、を備えることを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う半導体記憶装置において、
第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、上記アドレス一致検出回路からのアドレス一致を示す信号と上記ライト一致検出回路からの同時書き込みを示す信号により、第１系統及び第２系統のワードラインを非活性化する手段と、を備えることを特徴とする半導体記憶装置。
【請求項３】
上記アドレス一致検出回路からのアドレス一致を示す信号と上記ライト一致検出回路からの同時書き込みを示す信号により、第１系統及び第２系統のワードラインを非活性化する手段を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う半導体記憶装置において、
第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、第１の書き込みデータと第２の書き込みデータが一致していることを検出するデータ一致検出回路と、上記アドレス一致信号と同時書き込み信号及びデータ一致信号により、１系統のみライトバッファを活性化しその他の系統のライトバッファを非活性化する信号発生回路と、を備え、上記信号発生回路からの信号により１系統のみ書き込み動作を行うことを特徴とする半導体記憶装置。
【請求項５】
複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う半導体記憶装置において、
第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、第１の書き込みデータと第２の書き込みデータが一致していることを検出するデータ一致検出回路と、上記アドレス一致信号と同時書き込み信号及びデータ一致信号により、１系統のみワードラインを活性化しその他のライト系統のワードラインを非活性化する信号発生回路と、を備え、上記信号発生回路からの信号により１系統のみ書き込み動作を行うことを特徴とする半導体記憶装置。
【請求項６】
上記アドレス一致信号と同時書き込み信号及びデータ一致信号により、１系統のみワードラインを活性化しその他のライト系統のワードラインを非活性化する信号発生回路を備え、その信号により１系統のみ書き込み動作を行うことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、複数の入出力ポートを有し、各入出力ポートから独立してアクセスすることが可能なマルチポート半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１０は、従来の２ポートスタティック型ランダムアクセスメモリ２００（以下、２ポートＳＲＡＭという）の構成を示す概略ブロック図である。
【０００３】
図１０を参照して、２ポートＳＲＡＭ２００は、メモリセルをマトリックス状に配置したメモリセルアレイ１０と、メモリセルアレイ１０に対する読み出し、書き込み動作を互いに独立し行うことができる入出力回路２１０及び２２０、メモリセルアレイ１０への読み出し、書き込み動作を行う読み出し／書き込み回路２０、制御回路３０とを備える。
【０００４】
制御回路３０は、ポートＡ用のクロック信号ＡＣＫ、ポートＡ用のライトイネーブル信号ＡＷＥＢ、ポートＡ用チップイネーブル信号ＡＣＥＢ、ポートＢ用のクロック信号ＢＣＫ、ポートＢ用のライトイネーブル信号ＢＷＥＢ、ポートＢ用チップイネーブル信号ＢＣＥＢとをそれぞれ受け取り、入出力回路２１０及び２２０のデコーダへ与える信号ＡＤＥＮ、ＢＥＤＮ、読み出し／書き込み回路２０へ与える信号ＡＷＥＮ、ＡＲＥＮ、ＢＷＥＮ、ＢＲＥを生成し、出力する。即ち、ポートＡ用のアクセス動作を指示する信号と、独立したもう一つのポートであるポートＢのアクセス動作を指示する信号を出力する。
【０００５】
クロック信号ＡＣＫ、ＢＣＫはＳＲＡＭの動作を制御するためのクロック信号である。ＡＷＥＮ、ＢＷＥＮは、書き込み制御信号であり、書き込み動作が指示されているときにＬレベル（Ｌアクティブ）とされ、読み出し動作が指示されている時にＨレベルとされる信号である。また、ＡＲＥＮ、ＢＲＥＮは、読み出し制御信号であり、読み出し動作が指示されているときにＬレベル（Ｌアクティブ）とされ、書き込み動作が指示されている時にＨレベルとされる信号である。
【０００６】
入出力回路２１０は、ポートＡから入力されたアドレス信号ＡＡＤ０〜ＡＡＤｎによって指定されるメモリセルに対してデータの書き込み若しくはデータの読み出しを行うための回路である。入出力回路２１０は、アドレス信号ＡＡＤ０〜ＡＡＤｎが入力されるアドレスバッファ２１１、行デコーダ回路２１１、列デコーダ回路２１３、入出力バッファ回路２１４を含む。
【０００７】
行デコーダ回路２１１は、アドレスバッファ２１１に入力されたアドレス信号により特定のメモリセルを選択するために特定のワード線を選択する。列デコーダ回路２１３は、アドレスバッファ２１１に入力されたアドレス信号により特定のメモリセルを選択するためのビット線を選択するための信号を読み出し／書き込み回路２０に与える。読み出し／書き込み回路２０は、アドレス信号に対応するビット線を通じて、読み出しデータ及び書き込みデータをメモリセルとの間で授受する。入出力バッファ回路２１４は、メモリセルから読み出されたデータ及びメモリセルへ書き込むデータを一時的に格納する。
【０００８】
入出力回路２２０は、ポートＢからの入力されたアドレス信号ＢＡＤ０〜ＢＡＤｎによって指定されるメモリセルに対してデータの書き込み若しくはデータの読み出しを行うための回路であり、その構成及び動作は入出力回路２１０と同様である。
【０００９】
メモリセルアレイ１０は、図１１に示すように、たすき掛け状に接続される例えばＣＭＯＳインバータ１０１及び１０２から構成されるメモリセル１０３と、メモリセル１０３に対して設けられるアクセストランジスタ１０５〜１０８を含む。
【００１０】
メモリセル１０３の各行に対応して、ワード線ＷＬＡとＷＬＢが設けられる。ワード線ＷＬＡは、アドレス信号ＡＡＤ０〜ＡＡＤｎに応答して動作する行デコーダ回路２１２によって、選択的に活性化される。同様に、ワード線ＷＬＢは、アドレス信号ＢＡＤ０〜ＢＡＤｎに応答して動作する行デコーダ回路２２２によって、選択的に活性化される。即ち、２ポートＳＲＡＭ２００のメモリセルの各行には、独立して２本のワード線が設けられ、それぞれのワード線は独立したアドレス信号によって駆動される。
【００１１】
ポートＡからメモリセル１０３にデータの読み出し或いは書き込む場合は、アクセストランジスタ１０５及び１０８により、ワード線ＷＬＡの活性化に応じてビット線ＡＢＬ、ＡＢＬＢに伝達され、データは読み出し／書き込み回路２０との間で授受が行われる。同様にポートＢからメモリセル１０３にデータの読み出し或いは書き込む場合は、アクセストランジスタ１０６及び１０７により、ワード線ＷＬＢの活性化に応じてビット線ＢＢＬ、ＢＢＬＢに伝達され、データは読み出し／書き込み回路２０との間で授受が行われる。
【００１２】
図１２に、ライトバッファ回路（書き込み回路）の一例を示す。ライトバッファ回路は、ビット線ＢＬ、ＢＬＢに相補の信号を与えるため、ビット線ＢＬにデータを２段のインバータ２０１、２０２を介して与え、ビット線ＢＬＢにデータを１段のインバータ２０３を介して与えている。
【００１３】
このような構成により、２ポートＳＲＡＭにおいては、ポートＡとポートＢのどちらを用いてアクセスを行うことも可能である。また、両方の入出力ポートから、異なるメモリセルへ同時にアクセスを行った場合においても、メモリセルへのアクセス互いに影響を受けることなくアクセスできる。
【００１４】
ところで、上記した２ポートＳＲＡＭの同時アクセスについて、同じアドレスに同時に読み出しと書き込みを行った場合には、読み出しを確保してからライト動作を行うように制御するように構成される。その制御方法としては、例えば、特許文献１や特許文献２に示される方法がある。また、同一アドレスを同時に読み出した場合、速度低下を無くすため、片方の系統のみアクセスを行い、読み出しデータを他方の出力にも供給する方法も提案されている（例えば、特許文献３参照）。
【００１５】
【特許文献１】
特開２００１−５２４８３号公報
【特許文献２】
特開２０００−２６８５７号公報
【特許文献３】
特開平１０−２１６８７号公報
【００１６】
【発明が解決しようとする課題】
通常２ポートＳＲＡＭは、同時に同じアドレスへの書き込みは禁止されているため、特別対応することはなかった。即ち、従来、同時に同じアドレスへの書き込み動作は保証せず（禁止）、使用者は同時書き込みを起こさないようにアクセスを心がけていたため、２ポートＳＲＡＭでの同時書き込みへの対応は回路的にはなされていない。
【００１７】
そのため、同時に書き込み動作した場合、メモリセルを通してライトバッファ同士の出力がぶつかり、異なるデータを書き込む場合は、電源とＧＮＤがショートしてしまい貫通電流が流れてしまうという問題が生じる。
【００１８】
また、同じデータを書き込む場合でも、通常どちらかの系統で書き込み動作を行えば、データは書き込めるが、書き込み動作をそれぞれが行いそれぞれの系統の回路動作が発生し消費電流が大きくなってしまうという問題が生じる。
【００１９】
同時書き込みが、使用者が予期せず発生した場合、極端な電流消費により、他の回路への影響がでたりバッテリー駆動などでの消費電流増大による、稼動可能時間の短縮などの影響が出てしまうという問題が生じる。
【００２０】
この発明は、上記した従来の問題点に鑑みなされたものにして、同時に同一アドレスの書き込み動作が発生した場合でも、ライトバッファー同士のショートによる極端な電流消費や、無駄な動作を省き消費電流の低減を目的とする。
【００２１】
【課題を解決するための手段】
この発明の第１の発明は、複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う半導体記憶装置において、第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、上記アドレス一致検出回路からのアドレス一致を示す信号と上記ライト一致検出回路からの同時書き込みを示す信号により、第１系統及び第２系統のライトバッファを非活性化する手段と、を備えることを特徴とする。
【００２２】
上記した構成によれば、メモリセルを通してライトバッファ同士のショートがなくなり、電流消費はなくなる。
【００２３】
また、この発明の第２の発明は、複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う半導体記憶装置において、第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、、上記アドレス一致検出回路からのアドレス一致を示す信号と上記ライト一致検出回路からの同時書き込みを示す信号により、第１系統及び第２系統のワードラインを非活性化する手段と、を備えることを特徴とする。
【００２４】
上記した構成によれば、ワードラインが立ち上がらないため、メモリセルを通してライトバッファ同士のショートがなくなり、電流消費はなくなる。
【００２５】
この発明の第３の発明は、上記第１の発明の構成に加え、更に、上記アドレス一致検出回路からのアドレス一致を示す信号と上記ライト一致検出回路からの同時書き込みを示す信号により、第１系統及び第２系統のワードラインを非活性化する手段を備えたことを特徴とする。
【００２６】
上記した構成によれば、ライトバッファがディスエーブルであり、ワードラインが立ち上がらないため、メモリセルを通してライトバッファ同士のショートがなくなりまた、デコーダ部分の消費電流、ビットラインの書き込み電流が無くなるため、電流消費はなくなる。
【００２７】
この発明の第４の発明は、複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う半導体記憶装置において、第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、第１の書き込みデータと第２の書き込みデータが一致していることを検出するデータ一致検出回路と、上記アドレス一致信号と同時書き込み信号及びデータ一致信号により、１系統のみライトバッファを活性化しその他の系統のライトバッファを非活性化する信号発生回路と、を備え、上記信号発生回路からの信号により１系統のみ書き込み動作を行うことを特徴とする。
【００２８】
上記した構成によれば、メモリセルを通してライトバッファ同士のショートがなくなり、電流消費はなくなる。そして、書き込みデータが同一なため、正しく書き込みが行われる。
【００２９】
この発明の第５の発明は、複数のメモリセルをマトリックス状に配置し、複数のアクセス系統を有し、それぞれ独立に、読み出し動作および書き込み動作を行う半導体記憶装置において、第１のアドレスと第２のアドレスが一致していることを検出するアドレス一致検出回路と、第１の系統と第２の系統が同時に書き込み状態であることを検出するライト一致検出回路と、第１の書き込みデータと第２の書き込みデータが一致していることを検出するデータ一致検出回路と、上記アドレス一致信号と同時書き込み信号及びデータ一致信号により、１系統のみワードラインを活性化しその他のライト系統のワードラインを非活性化する信号発生回路と、を備え、上記信号発生回路からの信号により１系統のみ書き込み動作を行うことを特徴とする。
【００３０】
上記した構成によれば、ワードラインが立ち上がらないため、メモリセルを通してライトバッファ同士のショートがなくなり、電流消費はなくなり、かつ、書き込みデータが同一なため、１系統より正しく書き込みが行われる。
【００３１】
この発明の第６の発明は、第４の発明の構成に加え、更に、上記アドレス一致信号と同時書き込み信号及びデータ一致信号により、１系統のみワードラインを活性化しその他のライト系統のワードラインを非活性化する信号発生回路を備え、その信号により１系統のみ書き込み動作を行うことを特徴とする。
【００３２】
上記した構成によれば、一方のポートのライトバッファがディスエーブルであり、一方のポートのワードラインが立ち上がらないため、メモリセルを通してライトバッファ同士のショートがなくなり、また、一方のポートのデコーダ部分の消費電流、一方のポートのビットラインの書き込み電流が無くなるため、電流消費はなくなる。
【００３３】
【発明の実施の形態】
以下、この発明の実施形態につき、図面を参照して説明する。図１は、この発明の第１の実施形態の２ポートＳＲＡＭの構成を示す概略ブロック図である。尚、図１０と同一部分には同一符号を付し、説明の重複を避けるためにここでは、その説明を割愛する。
【００３４】
図１に示すように、アドレスバッファ２１１及び２２１からのそれぞれのアドレス信号がアドレス一致検出回路４０に与えられ、ポートＡのアドレスとポートＢののアドレスが一致しているか否か検出する。このアドレス一致検出回路４０から一致信号ＡＤＡＧが制御回路３０に与えられる。
【００３５】
また、第１の系統（ポートＡの系統）と第２の系統（ポートＢの系統）が同時に書き込み状態であるか否か検出するライト検出回路３５を備え、ライト検出回路３５に、制御回路３０からポートＡ及びポートＢそれぞれの書き込み許可信号ＡＷＥＢ、ＢＷＥＢが与えられ、この書き込み許可信号により同時書き込みか否か判断され、そのライト一致信号ＷＥＡＧが制御回路３５に与えられる。
【００３６】
読み出し／書き込み回路２０のライトバッファの停止又は活性化を制御する書き込み制御回路３１及び３２が設けられ、この書き込み制御回路３１及び３２には、制御回路３０より書き込み信号ＡＷＥＮ、ＢＷＥＮ及び書き込み回路をディスエーブルにするための信号ＡＷＥＢＡＮ、ＢＷＥＢＡＮがそれぞれ与えられる。書き込み制御回路３１及び３２はこれら信号により、書き込みの許可或いは禁止を制御する信号ＡＥＮＷ、ＢＥＮＷを出力し、読み出し／書き込み回路２０に与える。
【００３７】
図２にアドレス一致回路４０の一例を示す、Ａ、ポートＢそれぞれのアドレス同士の排他的論理和回路（ＸＮＯＲ）４１−０〜４１−ｎで論値演算し、その結果を論理積回路（ＡＮＤ）４２で演算することにより、すべてのアドレスが一致した時のみ、一致信号ＡＤＡＧが“Ｈ”となる。
【００３８】
図３にライト一致回路の一例を示す。Ａ、ポートＢのそれぞれの書き込み信号ＡＷＥＢ、ＢＷＥＢ（Ｌアクティブ）がＮＯＲ素子３５０に与え、それぞれの書き込み信号ＡＷＥＢ、ＢＷＥＢが“Ｌ”になった時、同時書き込みであるのでＮＯＲ演算で、同時書き込み時に一致信号ＷＥＡＧが“Ｈ”となる。
【００３９】
上記した構成により、ポートＡ、ポートＢそれぞれのアドレスが一致した場合、アドレス検出回路４０からの一致信号ＡＤＡＧがアクティブとなる。
【００４０】
また、ポートＡ及びポートＢそれぞれの書き込み許可信号ＡＷＥＢ、ＢＷＥＢがそれぞれＬアクティブになった時、ライト一致回路３５より、ライト一致信号ＷＥＡＧがアクティブとなる。
【００４１】
この両信号により、同一アドレスに同時書き込みが行われる事が判るので、この信号により両ポートＡ、Ｂの書き込み制御回路３１、３２にディスエーブル信号を送出し（ＡＷＥＢＡＮ、ＢＷＥＢＡＮ）、書き込み制御回路３１、３２より書き込み信号ＡＥＮＷ、ＢＥＮＷ信号を非活性化し書き込みを禁止する。
【００４２】
これにより、メモリセルを通してライトバッファ同士のショートがなくなり、電流消費はなくなる。
【００４３】
次に、この発明の第２の実施形態につき図４に従い説明する。上記した第１の実施形態が、同時書き込みがあった場合に書き込みを禁止するように制御するのに対し、この第２の実施形態は、ワードラインを非活性化するように構成したものである。このため、両ポートＡ、Ｂのデコーダ２１２、２２２をデコーダ制御回路３３、３４からの信号により活性化、非活性化の制御を行うものである。
【００４４】
第１の実施形態と同様に、ポートＡ、ポートＢそれぞれのアドレスが一致した場合、アドレス検出回路４０からの一致信号ＡＤＡＧがアクティブとなる。
【００４５】
また、ポートＡ、Ｂそれぞれの書き込み許可信号ＡＷＥＢ、ＢＷＥＢがそれぞれＬアクティブになった時ライト一致回路３５より、ライト一致信号ＷＥＡＧがアクティブとなる。
【００４６】
この両信号により、同一アドレスに同時書き込みが行われる事が判るので、この信号によりＡ、Ｂ両ポートのデコーダ制御回路３３、３４にディスエーブル信号を送出し（ＡＤＥＢＡＮ、ＢＤＥＢＡＮ）、デコーダ制御回路３３、３４よりデコーダ活性化信号ＡＥＮＤ、ＢＥＮＤ信号を非活性化しデコーダ２１２、２２２を止め、ワードラインの立ち上がりを禁止する。
【００４７】
これにより、ワードラインが立ち上がらないため、メモリセルを通してライトバッファ同士のショートがなくなり、電流消費はなくなる。
【００４８】
次に、この発明の第３の実施形態につき図５に従い説明する。上記した第１の実施形態に更にワードラインを非活性化するように構成を追加したものである。
【００４９】
図５に示すように、ポートＡ、ポートＢそれぞれのアドレスが一致した場合、アドレス検出回路４０からの一致信号ＡＤＡＧがアクティブとなる。また、ポートＡ、ポートＢそれぞれの書き込み許可信号ＡＷＥＢ、ＢＷＥＢがそれぞれ“Ｌ”アクティブになった時、ライト一致回路３５からのライト一致信号ＷＥＡＧがアクティブとなる。
【００５０】
この両信号により、同一アドレスに同時書き込みが行われると事が判るので、この信号によりＡ、Ｂ両ポートのデコーダ制御回路３３、３４にディスエーブル信号を送出し（ＡＤＥＢＡＮ、ＢＤＥＢＡＮ）、デコーダ制御回路３３、３４よりデコーダ活性化信号ＡＥＮＤ、ＢＥＮＤ信号を非活性化しデコーダを止め、ワードラインの立ち上がりを禁止する。また、同信号によりＡ、Ｂ両ポートの書き込み回路にディスエーブル信号を送出し（ＡＷＥＢＡＮ、ＢＷＥＢＡＮ）、書き込み制御回路３１、３２より書き込み信号ＡＥＮＷ、ＢＥＮＷ信号を非活性化し書き込みを禁止する。
【００５１】
これにより、ライトバッファがディスエーブルであり、ワードラインが立ち上がらないため、メモリセルを通してライトバッファ同士のショートがなくなりまた、デコーダ部分の消費電流、ＢＬの書き込み電流が無くなるため、電流消費はなくなる。
【００５２】
次に、この発明の第４の実施形態を図６に示す。この第４の実施形態は、第１の系統と第２の系統が同時に書き込み状態である場合に、両書き込みデータが一致している場合には、１系統のみ書き込み動作を行うように構成したものである。なお、第１乃至第３の実施形態と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００５３】
この実施形態においては、第１の書き込みデータと第２の書き込みデータが一致していることを検出するデータ一致検出回路５０を有し、このデータ一致検出回路５０に、入出力バッファ回路２１４、２２４からのデータが与えられ、この検出回路５０からの出力が制御回路３０に与えられる。今検出回路５０にて両データを比較し、ポートＡ、ポートＢそれぞれの書き込みデータが一致した場合、一致信号ＤＩＡＧがアクティブとなる。
【００５４】
図７にデータ一致回路の一例を示す、Ａ、ポートＢそれぞれの書き込みデータ同士のＸＮＯＲ５１−０〜５１−ｎで論値演算し、その結果をＡＮＤ５２で演算することにより、すべての書き込みデータが一致した時のみ一致信号ＤＩＡＧが“Ｈ”となる。
【００５５】
この第４の実施形態においても、ポートＡ、ポートＢそれぞれのアドレスが一致した場合、アドレス検出回路４０により一致信号ＡＤＡＧがアクティブとなる。また、ポートＡ、Ｂそれぞれの書き込み許可信号ＡＷＥＢ、ＢＷＥＢがそれぞれＬアクティブになった時、ライト一致回路３５より、ライト一致信号ＷＥＡＧがアクティブとなる。
【００５６】
そして、上記したように、ポートＡ、ポートＢそれぞれの書き込みデータが一致した場合、データ一致検出回路５０からの一致信号ＤＩＡＧがアクティブとなる。
【００５７】
この３つの信号により、同一アドレスに同一データが同時に書き込みが行われる事が判るので、この信号によりポートＢの書き込み回路３４のみに（ライトバッファ）にディスエーブル信号を送出し（ＢＷＥＢＡＮ）、書き込み制御回路３４より書き込み信号ＢＥＮＷ信号を非活性化し書き込みを禁止する。
【００５８】
これにより、メモリセルを通してライトバッファ同士のショートがなくなり、電流消費はなくなる。そして、書き込みデータが同一なため、正しく書き込みが行われる。
【００５９】
なお、この第４の実施形態では、ポートＢのライトバッファをディスエーブルし、ポートＡで書き込みを行っているが、逆に、ポートＡのライトバッファをディスエーブルし、ポートＢで書き込みを行うように構成しても良い。
【００６０】
次に、この発明の第５の実施形態を図８に示す。この第５の実施形態は、アドレス一致信号と同時書き込み信号及びデータ一致信号により、１系統のみ書き込み動作を行うように構成したものである。なお、第１乃至第４の実施形態と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００６１】
図８に示すように、この第５の実施形態においも、ポートＡ、ポートＢそれぞれのアドレスが一致した場合、アドレス検出回路４０からの一致信号ＡＤＡＧがアクティブとなる。
また、ポートＡ、ポートＢそれぞれの書き込み許可信号ＡＷＥＢ、ＢＷＥＢがそれぞれ“Ｌ”アクティブになった時、ライト一致回路３５からのライト一致信号ＷＥＡＧがアクティブとなる。さらに、ポートＡ、ポートＢそれぞれの書き込みデータが一致した場合、データ一致検出回路５０からの一致信号ＤＩＡＧがアクティブとなる。
【００６２】
この３つの信号により、同一アドレスに同一データが同時書き込みが行われると事が判るので、この信号によりポートＢのデコーダ制御回路３４にディスエーブル信号を送出し（ＢＤＥＢＡＮ）、デコーダ制御回路３４よりデコーダ活性化信号ＢＥＮＤ信号を非活性化し、デコーダ２２２を止め、ワードラインの立ち上がりを禁止する。
【００６３】
これにより、ワードラインが立ち上がらないため、メモリセルを通してライトバッファ同士のショートがなくなり、電流消費はなくなり、かつ、書き込みデータが同一なため、ポートＡにより正しく書き込みが行われる。
【００６４】
この第５の実施形態では、ポートＢのデコーダ２２２をディスエーブルし、ポートＡで書き込みを行っているが逆に、ポートＡのデコーダ２１２をディスエーブルし、ポートＢで書き込みを行うように構成しても良い。
【００６５】
次に、この発明の第６の実施形態を図９に示す。この第６の実施形態は、アドレス一致信号と同時書き込み信号及びデータ一致信号により、１系統のみ書き込み動作を行うように構成したものである。なお、第１乃至第５の実施形態と同一部分には同一符号を付し、説明の重複を避けるために、ここではその説明を割愛する。
【００６６】
この第６の実施形態においても、ポートＡ、ポートＢそれぞれのアドレスが一致した場合、アドレス検出回路４０からの一致信号ＡＤＡＧがアクティブとなる。また、ポートＡ、ポートＢそれぞれの書き込み許可信号ＡＷＥＢ、ＢＷＥＢがそれぞれＬアクティブになった時ライト一致回路３５からのライト一致信号ＷＥＡＧがアクティブとなる。さらに、ポートＡ、ポートＢそれぞれの書き込みデータが一致した場合、データ一致検出回路５０からの一致信号ＤＩＡＧがアクティブとなる。
【００６７】
この３つの信号により、同一アドレスに同一データが同時書き込みが行われると事が判るので、この信号によりポートＢのデコーダ制御回路３４にディスエーブル信号を送出し（ＢＤＥＢＡＮ）、デコーダ制御回路３４よりデコーダ活性化信号ＢＥＮＤ信号を非活性化し、デコーダ２２２を止め、ワードラインの立ち上がりを禁止する。
【００６８】
また、同信号によりポートＢの書き込み回路３２にディスエーブル信号を送出し（ＢＷＥＢＡＮ）、書き込み制御回路３２より書き込み信号ＢＥＮＷ信号を非活性化し書き込みを禁止する。
【００６９】
一方、ポートＡのデコーダ制御回路３４にディスエーブル信号を送らず、デコーダ制御回路３４よりデコーダ活性化信号ＢＥＮＤ信号を活性化し、デコーダ２２２を動作させ、ワードラインを立ち上げ、ポートＡにより正しく書き込みが行われる。
【００７０】
これにより、ポートＢのライトバッファがディスエーブルであり、ポートＢのワードラインが立ち上がらないため、メモリセルを通してライトバッファ同士のショートがなくなり、また、ポートＢのデコーダ部分の消費電流、ポートＢのＢＬの書き込み電流が無くなるため、電流消費はなくなる。
【００７１】
この第６の実施形態では、ポートＢのデコーダ２２２をディスエーブルし、ポートＡで書き込みを行っているが逆に、ポートＡのデコーダ２１２をディスエーブルし、ポートＢで書き込みを行うように構成しても良い。
この実施例では、ポートＢのライトバッファ、デコーダをディスエーブルしポートＡで書き込みを行っているが逆に、ポートＡのライトバッファ、デコーダをディスエーブルしポートＢで書き込みを行っても良い。
【００７２】
上記した実施形態においては、２ポートＳＲＡＭの場合につき説明したが、同様の回路でマルチポートｎポートＳＲＡＭでも同様の回路構成を取ることにより、同様の効果を得ることが出来るのは明白である。
【００７３】
【発明の効果】
以上説明したように、この発明によれば、マルチポートＳＲＡＭにおいて、同時に同一アドレスへの異なるデータの書き込み時の急激な電流消費を無くすことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態の構成を示す概略ブロック図である。
【図２】アドレス一致回路の一例を示す回路図である。
【図３】ライト一致回路の一例を示す回路図である。
【図４】この発明の第２の実施形態の構成を示す概略ブロック図である。
【図５】この発明の第３の実施形態の構成を示す概略ブロック図である。
【図６】この発明の第４の実施形態の構成を示す概略ブロック図である。
【図７】データ一致回路の一例を示す回路図である。
【図８】この発明の第５の実施形態の構成を示す概略ブロック図である。
【図９】この発明の第６の実施形態の構成を示す概略ブロック図である。
【図１０】従来の２ポートＳＲＡＭの構成を示す概略ブロック図である。
【図１１】メモリセルの構成を示す回路図である。
【図１２】ライトバッファ回路の一例を示す回路図である。
【符号の説明】
１０  メモリセルアレイ
２０  読み出し／書き込み回路
３０  制御回路
３１、３２  書き込み制御回路
３５  ライト一致回路
４０  アドレス一致回路
２１０、２２０  入出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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