(57)【要約】【課題】微細ＭＩＳトランジスタのソース・ドレイン拡散層の浅接合化と低抵抗化積み上げ金属珪化膜構造とを、高信頼性を保持したまま実現させる。【解決手段】ソース・ドレイン拡散層（６，７）の表面領域の不純物（Ａｓ，Ｐ，Ｉｎ，Ｓｂ）の濃度を５×１０２１／ｃｍ３以上に設定する。或いは、ソース・ドレイン拡散層（６，７）の表面領域上に、ゲルマニウムを２０％以上含有するゲルマニウムと珪素の混合膜またはゲルマニウム膜を形成する。【選択図】図１
2004014815.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基体上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極の両側における上記半導体基体上に形成された第２導電型の一対の半導体領域を有する第２導電型の電界効果トランジスタを含む半導体装置の製造方法であって、
上記半導体領域の少なくとも一部の表面領域の第２導電型の不純物濃度を５×１０２１／ｃｍ３以上に設定する第１工程と、
上記不純物濃度設定がなされた表面領域を部分的に露出させる第２工程と、
露出された表面領域上に珪素膜を形成する第３工程と、
上記珪素膜上に高融点金属膜を形成する第４工程と、
熱処理により、上記高融点金属膜を珪化する第５工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
上記第１工程において、上記ゲート電極をマスクとして用いた上記半導体基体への第２導電型不純物のイオン注入と、注入された上記第２導電型不純物の活性化熱処理とを行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
上記第２導電型不純物は、砒素，リン，インジュウム，アンチモンのうちの何れかであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
上記第５工程において、上記珪素膜の全てを消費させることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
上記高融点金属膜は、Ｃｏ膜，Ｎｉ膜，Ｔｉ膜，Ｔａ膜，Ｗ膜，Ｍｏ膜のうちの何れかであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
第１導電型の半導体基体上に形成された第２導電型の一対の半導体領域と、上記半導体基体の上記各半導体領域によって挟まれた部分に対向する位置にゲート絶縁膜を介して形成されたゲート電極とを有する半導体装置の製造方法において、上記半導体領域の表面を部分的に露出させる第１工程と、
露出された上記半導体領域の表面上にゲルマニウムを２０％以上含有する半導体膜を形成する第２工程と、
上記半導体膜上に珪素膜を形成する第３工程と、
上記珪素膜上に高融点金属膜を形成する第４工程と、
熱処理により、上記高融点金属膜を珪化する第５工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
上記半導体膜は、ゲルマニウムと珪素の混合膜，ゲルマニウム膜の何れかであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
上記第５工程において、上記珪素膜の全てを消費させることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
上記高融点金属膜は、Ｃｏ膜，Ｎｉ膜，Ｔｉ膜，Ｔａ膜，Ｗ膜，Ｍｏ膜のうちの何れかであることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
上記第１工程の前に、上記ゲート電極をマスクとして用いた上記半導体基体への第２導電型不純物のイオン注入と、注入された上記第２導電型不純物の活性化熱処理とを行ない、上記半導体領域を形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
第１導電型の半導体基体の主表面に形成された第２導電型の電界効果トランジスタを有する半導体装置であって、
上記第１導電型の半導体基体上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記半導体基体内の主表面側に形成された第２導電型のソース／ドレイン領域と、
上記ソース／ドレイン領域上に形成された高融点金属珪化膜とを有し、
上記ソース／ドレイン領域の上記高融点金属珪化膜と接する部分における第２導電型不純物の濃度が、５×１０２１／ｃｍ３以上であることを特徴とする半導体装置。
【請求項１２】
上記第２導電型不純物は、砒素，リン，インジュウム，アンチモンのうちの何れかであることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
上記高融点金属珪化膜は、Ｃｏ珪化膜，Ｎｉ珪化膜，Ｔｉ珪化膜，Ｔａ珪化膜，Ｗ珪化膜，Ｍｏ珪化膜のうちの何れかであることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
半導体基板内に形成された第１導電型のウェル領域と、
上記ウェル領域内に形成された第２導電型のソース領域及びドレイン領域と、
上記ソース領域とドレイン領域の間の上記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
上記ソース領域又はドレイン領域上に形成されたゲルマニウムを２０％以上含有する半導体膜と、
上記半導体膜上に形成された高融点金属珪化膜とを有することを特徴とする半導体装置。
【請求項１５】
上記半導体膜は、ゲルマニウムと珪素の混合膜，ゲルマニウム膜の何れかであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
上記高融点金属珪化膜は、Ｃｏ珪化膜，Ｎｉ珪化膜，Ｔｉ珪化膜，Ｔａ珪化膜，Ｗ珪化膜，Ｍｏ珪化膜のうちの何れかであることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、特に超微細ＭＩＳ型電界効果トランジスタの漏洩電流低減化、大動作電流化、超高速動作化に係わる。
【０００２】
【従来の技術】
超高密度半導体装置を構成する絶縁ゲート型電界効果トランジスタ、特にＭＩＳ型電界効果トランジスタ（以降、単にＭＩＳと略記する）はスケーリング則に基づき微細化が進み、１５ｎｍ以下のゲート長を有する超微細ＭＩＳも発表されている。上記超微細ＭＩＳにおいてはゲート電極長の微細化、低電源電圧化に伴って、パンチスルー電流の低減化のためにソース拡散層、及びドレイン拡散層の浅接合化が推し進められている。拡散層の浅接合化に伴い、拡散層シート抵抗は急増するが、電極接続経路の低抵抗化のためにゲート側壁絶縁膜を不純物導入マスクとする深いソース、ドレイン拡散層を形成し、可能な限りの直列抵抗の低減を図っている。然しながらゲート長の微細化の進展に伴い、上記深いソース・ドレイン拡散層間のパンチスルー電流経路が無視できない状態となり、低消費電力化の阻害要因となってきている。深いソース、ドレイン拡散層に関する問題を解消するため、例えば特開２００１−１２７２９１（図２）等に開示されてある如く、ソース、ドレイン拡散層上にシリコン、又は金属珪化膜を積み上げる構造が提案されている。図２において選択エピタキシャル法によりソース、ドレイン拡散層領域１０６、１０７上に単結晶Ｓｉ層９１を積み上げ、ソース、ドレイン用不純物を注入してから金属珪化した領域９２を構成している。ここにおいて、ソース、ドレイン拡散層の一部は高濃度に不純物が添加されたゲート側壁絶縁膜５１からの拡散により形成している。上記公知例を含め、従来のソース・ドレイン拡散層上に積み上げ形成する金属珪化膜の膜厚は該単結晶Ｓｉ層９１の上部に堆積する高融点金属膜の膜厚を制御することにより決定される。珪化熱処理時間、又は熱処理温度による膜厚制御は極めて難しい。
尚、ソース、ドレイン拡散層上に金属珪化膜を積み上げる他の手法として特開２００１−３４５４４２等に開示されている如き、金属珪化膜、又は金属膜をスパッタ法などにより直接堆積する手法も考えられる。然しながら、物理的又は化学的堆積法に基づく金属珪化膜はシリコンと金属膜との熱反応に基づく金属珪化膜に比べて熱平衡的に安定な組成比とすることが困難であり、その後の熱処理工程等で組成比の変動、即ち抵抗値の変動、又は下地基板との更なる反応進行等の問題が生じるため２０ｎｍ以下の極浅接合深さのソース・ドレイン拡散層が要求される超微細ＭＩＳへの適用は相応しくない。
【０００３】
【発明が解決しようとする課題】
本発明の課題は２０ｎｍ以下の極浅接合深さのソース・ドレイン拡散層が要求される超微細ＭＩＳを高性能化、即ち低漏洩電流化、大電流動作化、低寄生容量化の全てを同時に実現することである。本発明の第一の課題は、現状ＭＩＳ構造においては浅接合ソース・ドレイン拡散層（通常イクステンションと称される）と共に併用されている深いソース・ドレイン拡散層の存在はゲート電極の微細化に伴い間隔が接近し、深いソース・ドレイン拡散層を直接経由するパンチスルー電流の存在、即ち漏洩電流の増大化が無視できなくなる状況を根本的に解消することである。パンチスルー電流の低減は基板不純物濃度を増大させることにより可能となるが、ゲート長６０ｎｍのＭＩＳにおいても最大基板濃度はすでに３ｘ１０１８／ｃｍ３に達しており、更なる高濃度化はツェナートンネル電流の増大と寄生接合容量の増大を招く。
本発明の第二の課題は上記深いソース・ドレイン拡散層の役割を半導体基板主表面上に積上げ構成した導電膜、特に金属珪化膜に果たさせる公知の製法における問題を解消することにある。具体的には極浅接合ソース・ドレイン拡散層上に選択的に残置させたＳｉ膜等の半導体膜を金属珪化膜に変換するに際して金属珪化膜の膜厚制御は厳密になされねば極浅接合を突き破って金属珪化膜が成長する恐れがあり、接合破壊の致命的不良となる恐れがある。本発明は金属膜とＳｉ膜間の珪化反応を金属膜の膜厚に依らず所望厚さの金属珪化膜に制御することにある。
本発明の他の課題は現在のＭＩＳ製造技術において広く用いられているイオン注入とその後の短時間高温熱処理工程に基づくソース・ドレイン浅接合形成技術ではＭＩＳの微細化スケーリング則で求められる浅接合化を推し進める上で限界に達しつつある現状を根本的に打破し、極浅接合にも拘らず、低抵抗の拡散層を実現することにある。より具体的にはイオン注入領域の熱拡散による接合深さの増大を招くことなく、極浅で、且つ横方向にも矩形不純物分布のソース・ドレイン拡散層を実現することにある。上記矩形不純物分布により不純物の固溶限界を上昇させ、活性化率を大幅に増加させる。低抵抗の矩形高濃度不純物拡散層を浅接合で実現させ、ソース・ドレイン直列抵抗の低下とパンチスルー抑制を同時に解決することが本発明の課題である。上記課題の解決において、ソース・ドレイン拡散層の低濃度領域の横方向拡がりはパンチスルーを生じさせるべく作用するため、ソース・ドレイン拡散層低濃度領域の横方向拡がりの最適化も本発明の課題である。即ち、微細ＭＩＳにおける短チャネル効果を抑制し、閾電圧値がゲート長の変化に対して変動幅が小さく、且つ低電源電圧でも大電流出力を可能にする高性能微細ＭＩＳを提供することにある。
【０００４】
【課題を解決するための手段】
上記課題を解決するために本発明においてはゲート電極を注入阻止マスクとして半導体基板主表面領域に形成する極浅ソース・ドレイン拡散層の形成において、５ｘ１０１５／ｃｍ２以上と従来に比べて５倍以上の高濃度のイオン注入を低加速エネルギーで実施し、最大不純物濃度として１ｘ１０２１／ｃｍ３以上の領域を形成する。高濃度不純物の注入方法としてはイオン注入に限定されず、他の手法例えばプラズマ注入法、化学気相堆積法、物理的堆積法等従来公知の手法に基づいても何ら問題ない。
上記値の不純物量を全て活性化するためには１２００℃以上の高温熱処理が好ましいが従来の秒単位の短時間熱処理、又は１秒以下のスパイク熱処理と称される超短時間熱処理による限り接合深さが深くなりすぎる問題がある。従って加熱時間が数十ｎ秒と極超短時間となるレーザー光照射を用いる。高濃度イオン注入は単結晶半導体基板を非晶質化するが、非晶質層のレーザー光に対する吸収係数が単結晶領域に比べて大きい特性を有しており非晶質層、即ち高濃度イオン注入のみを選択的に溶融液相化することができる。数十ｎ秒のレーザー光照射終了から数十ｎ秒以内に上記溶融液相領域は液相からの再固相化による結晶回復が完了する液相Ｓｉ領域における不純物の拡散速度は固相中に比べて８桁以上速いことが知られている。また、溶融液相化の時間が数十ｎｓ程度と極短時間の場合は溶融領域直下の基板領域の昇温は放熱との釣合いで不純物拡散の観点では無視できる状態を形成し得る。従って、液相からの再固相化領域の不純物は深さ方向にほぼ平坦な矩形濃度分布となり、溶融領域直下では熱処理前とほぼ同等の不純物分布が維持される。本発明における超微細ＭＩＳにおいては得られる接合深さを２０ｎｍ以下とすることが望ましい。上記非晶質化層のみを選択的に且つ瞬間的に溶融する手法として、ＸｅＣｌ、又はＫｒＦ等の気体励起パルスレーザーによるレーザー光照射を用いる。前者の波長は３０８ｎｍ、後者は２４８ｎｍである。ＹＡＧレーザーと称される１０６４ｎｍ波長の固体レーザーを用いても良い。従来短時間熱処理によるＰ＋Ｎ接合のシート抵抗は接合深さを３０ｎｍにおいても、１３００Ω／□であるのに対し、レーザー光照射によるイオン注入非晶質層の溶融及び再結晶化に基づくＰ＋Ｎ接合のシート抵抗は接合深さを２０ｎｍと５０％と浅くしても２００Ω／□と桁違いに低減でき、微細ＭＩＳの直列抵抗の低減、即ち大電流化に大きく寄与することが出来る。尚、高濃度（１ｘ１０２１／ｃｍ３以上）で且つ矩形分布を有する単結晶化された極浅ソース・ドレイン拡散層が実現できる手法であれば注入不純物の活性化熱処理はレーザー光照射に限定されず、他の熱処理手法に基づいても何ら問題ない。
本発明では極浅接合によるソース・ドレイン拡散層の形成の後、ゲート電極側壁に選択的に絶縁膜を残置し、単結晶ソース・ドレイン拡散層領域の主たる部分を露出させる。しかる後、露出された単結晶ソース・ドレイン拡散層領域上に選択的にＳｉ膜を残置させる。Ｓｉ膜厚は約３０ｎｍとした。Ｓｉ膜の選択残置の手法としては公知の選択エピタキシャル法に基づく単結晶Ｓｉ膜の成長、又は主表面上に全面に堆積させた非晶質Ｓｉ膜から堆積後に６００℃程度の低温熱処理による固相エピタキシャルに依ればよい。尚、公知の選択エピタキシャル法に基づく単結晶Ｓｉ膜の成長においてはゲート側壁絶縁膜や素子間絶縁膜との境界領域において結晶成長がなされない領域が存在する（ファセットと称される）が、本発明ではファセットが解消されなくとも後述の理由により何ら問題ない。上記低温熱処理による固相エピタキシャルは露出された単結晶ソース・ドレイン拡散層領域上を成長核として選択的に単結晶化、又は多結晶化が進行し、ゲート側壁絶縁膜等絶縁膜領域に接して単結晶化、多結晶化の進行が遅れ、非晶質が保持されている領域のＳｉ膜を熱燐酸等で選択的に除去することで実現できる。ソース・ドレイン拡散層領域上に選択的にＳｉ膜を残置させる他の手法としてはゲート電極等の突起領域を研磨阻止マスクとし、全面に堆積したＳｉ膜等の導電性半導体膜のうち、突起領域上の半導体膜を選択的に化学的機械的研磨により選択除去する手法に基づいても良い。上記Ｓｉ膜等の導電性半導体膜へは理由を後述するがソース、ドレイン拡散層を構成する不純物と同じ導電型の不純物を添加しても、又しなくても良い。不純物の添加は最大、５ｘ１０２０／ｃｍ３以下であることが望ましい。
ソース・ドレイン拡散層領域上に選択的にＳｉ膜等の導電性半導体膜を選択残置させた後、スパッタ法、又は化学気相反応等により高融点金属膜の全面堆積とその後の珪化熱処理を実施する。高融点金属膜としてはＣｏ、Ｎｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ等従来、金属珪化膜として用いられている材料であれば何でも良い。従来公知の金属珪化膜の製法においては所望膜厚の実現のためには堆積する高融点金属膜の膜厚を厳密に制御することが必須であった。所望膜厚以上の高融点金属膜を堆積した状態で珪化処理温度、又は処理時間で高融点金属膜の膜厚を制御することは下地Ｓｉ膜等の結晶性の影響、例えば結晶粒界の存在のために珪化反応速度が異なるため、事実上不可能である。超微細ＭＩＳにおいて、ソース・ドレイン領域上の金属珪化膜の膜厚として２５ｎｍ以上であることが望まれる。高融点金属膜、例えばＣｏの場合、厳密に膜厚を７ｎｍに制御しなければ上記２５ｎｍの膜厚は保証されない。深いソース・ドレイン拡散層を有しない超微細ＭＩＳにおいて、ソース・ドレイン拡散層上への積上げ構造が必須であることは前述したが、該構造における金属珪化膜の膜厚制御は極浅ソース・ドレイン接合深さと均質で均一膜厚の積上げＳｉ膜の各々の厚さ制御と密接に関連し、製造工程の特殊化・高価格化と製造歩留まりの大幅な低下をもたらす。
本発明においては所望の金属珪化膜膜厚を形成するのに必要な高融点金属膜膜厚以上の膜厚を堆積し、従来公知の珪化熱処理に従って製造工程を進めればよい。本発明は金属珪化反応に関して基板不純物の種類、及び不純物濃度依存性を評価する過程に見出した新規現象に基づく。金属珪化反応の基板不純物の種類、及び不純物濃度依存性は従来から知られており、１０２０／ｃｍ３以下の範囲では依存性がないことが知られていた。本発明は特に従来公知の短時間高温熱処理によるイオン注入層の活性化熱処理では固溶度限界の観点から実用的でなかった１ｘ１０２１／ｃｍ３以上の超高濃度不純物の活性化がレーザー光照射法により可能となった現状に基づき、上記依存性を超高濃度領域に関して再評価した結果、見出した新現象に基づく。
即ち、単結晶Ｓｉ基板主表面領域にイオン注入法により５ｋｅＶの加速エネルギーで０、１ｘ１０１４／ｃｍ２、１ｘ１０１５／ｃｍ２、２ｘ１０１５／ｃｍ２、５ｘ１０１５／ｃｍ２、１ｘ１０１６／ｃｍ２、２ｘ１０１６／ｃｍ２、５ｘ１０１６／ｃｍ２の各注入量でＡｓイオンを注入し、３０８ｎｍ波長のＸｅＣｌレーザー照射により注入領域の溶融と再結晶化を施した全試料に対して３０ｎｍ膜厚のＳｉ膜の選択形成とその表面に１０ｎｍ厚のＣｏ膜をスパッタ法により堆積した。しかる後５００℃で１分の短時間加熱処理を施し、選択形成Ｓｉ膜表面にコバルト珪化膜を形成させる処理を施してからアンモニウムと過酸化水素水の混合液により未反応のＣｏ膜を選択除去した。この状態より試料をへき開し、高分解能走査型電子顕微鏡（分解能は約１ｎｍ）により残置されたコバルト珪化膜の膜厚を測定した。その結果、注入量１ｘ１０１５／ｃｍ２以下の各試料におけるコバルト珪化膜の膜厚はほぼ３５ｎｍであったのに対し、注入量２ｘ１０１５／ｃｍ２の試料では約３２ｎｍ、５ｘ１０１５／ｃｍ２以上の注入量による試料では電子顕微鏡の分解能の範囲で３０ｎｍと選択形成Ｓｉ膜厚のままで、選択形成Ｓｉ膜下部の半導体基板領域に達したコバルト珪化膜の存在は確認できなかった。同様の実験をリン（Ｐ）、ボロン（Ｂ）、インジュウム（Ｉｎ）、アンチモニュウム（Ｓｂ）イオン注入に関しても検討評価した。Ｂイオン注入試料ではコバルト珪化膜の形成膜厚のＢ注入量依存性は殆ど存在せず、膜厚はほぼ３５ｎｍであった。Ｐ、Ｉｎ及びＳｂイオン注入試料における注入量依存性に関し、選択形成Ｓｉ膜下部の半導体基板領域におけるコバルト珪化膜の存在が確認できなくなる注入量はＰイオンで１ｘ１０１６／ｃｍ２以上、Ｉｎ及びＳｂイオンでは５ｘ１０１５／ｃｍ２以上からであった。
Ａｓイオン注入試料において、注入量５ｘ１０１５／ｃｍ２の試料における最大不純物濃度は二次イオン質量分析法による分析によれば約５ｘ１０２１／ｃｍ３であった。従って、上記の実験事実はＡｓ等の不純物が約５ｘ１０２１／ｃｍ３以上の極高濃度に存在する領域で金属の珪化反応が極端に阻害され、従来ソース・ドレイン拡散層に用いられている程度の高濃度層、１ｘ１０２１／ｃｍ３程度の領域までが濃度にほぼ依存せずに珪化反応が進むことを示している。上記新現象を極浅接合を有する超微細ＭＩＳの積上げソース・ドレイン構造に適用すれば、積上げ半導体膜部分のみを積上げ半導体膜の膜厚不均一性等の存在に無関係に選択的に金属珪化することが出来る。即ち、従来のソース・ドレイン積上げ構造において、選択エピタキシャル法に基づくファセットと称させる絶縁膜との境界領域における局所薄膜化に対して複雑な製造工程に基づき対策が取られてきたが、本発明に基づけば積上げ半導体層の膜厚不均一性は一切の補正を要することなく積上げ半導体層のみをほぼ完全に金属珪化することができ、大幅な製造工程の簡略化、微細化が可能となる。更に、２０ｎｍ以下と極浅接合のソース・ドレイン接合に対しては金属珪化反応が阻害されるため、金属、又は金属珪化物の接合突き抜けを完全に防止できるため、従来ＭＩＳで金属珪化物の接合突き抜け防止のために用いられていた深い接合を有するソース・ドレイン拡散層の形成を省略することができる。この意味するところは、所謂相補型ＭＩＳ（ＣＭＩＳと記する）の製造工程において、ＮチャネルＭＩＳ（ＮＭＩＳと記する）、並びにＰチャネルＭＩＳ（ＰＭＩＳと記する）の各々の深いソース・ドレイン拡散層を形成するための二度の領域確定マスク処理工程、及び二度のイオン注入工程を何れも省略できることである。従って、工程簡略化による製造原価の低減を図ることができる。併せて深いソース・ドレイン拡散層の省略により基板深部を介するパンチスルー電流、又はツェナートンネル電流に基づく漏洩電流成分を解消できるので低消費電力化を達成できる。また、ソース・ドレインの金属珪化により、直列抵抗の低減も併せて実現できるので大電流高速動作化も達成できる。本発明に基づく半導体装置の完成にはソース・ドレイン積上げ半導体層の選択的金属珪化処理を本質的に極めて緩やかな製造条件の基で実施した後、従来公知の手法に基づいて配線保護膜製造工程、配線接続孔製造工程、及び配線製造工程を実施すればよい。
半導体膜に対する金属珪化反応阻害現象を更に第二の手法を用いて微細ＭＩＳのソース・ドレイン積上げ構造に応用することもできる。半導体膜の金属珪化反応に関する珪化阻止不純物の検索実験において、前述の不純物以外にも更に検証を進めた結果、高濃度のゲルマニュウム（Ｇｅ）にも珪化阻止の作用を見出した。この実験結果に基づき、極浅接合ソース・ドレイン接合を有し、積上げソース・ドレイン金属珪化膜構造の超微細ＭＩＳを製造した。この第二の手法においては前述した極浅接合ソース・ドレイン接合形成において注入量としては従来構造と同様の不純物濃度、即ち１から２ｘ１０１５／ｃｍ２以下に設定した。但し所望により更に高濃度の注入量に設定しても何ら問題ない。続いて、注入不純物の活性化熱処理、ゲート側壁絶縁膜の形成を前述第一の手法に基づいて製造し、露出された単結晶ソース・ドレイン拡散層領域主表面部に化学気相反応により１０ｎｍ以下の膜厚でＧｅが添加されたＳｉ膜とＳｉ膜の積層膜を選択的に残置させた。ここにおいて、Ｇｅの添加割合を１０％刻みで１０％から１００％まで変化させた試料を各々製造した。上記積層半導体膜の選択形成方法は前述したスパッタ法等の物理堆積法に依っても何ら問題ない。上部Ｓｉ膜は約３０ｎｍに設定した。選択残置の積層半導体膜にソース・ドレインを構成する不純物を添加するためのイオン注入を注入量５ｘ１０１４／ｃｍ２の条件で実施し、しかる後上記選択残置の積層半導体膜を含む全面に１０ｎｍ厚さのＣｏ膜をスパッタ法により形成した。形成方法は化学気相反応等に基いても良い。尚、上記イオン注入は所望により省略できる。次に５００℃で１分の短時間加熱処理を施し、選択残置の積層半導体膜にコバルト珪化膜を形成させる処理を施してからアンモニウムと過酸化水素水の混合液により未反応のＣｏ膜を選択除去した。この状態より試料をへき開し、高分解能走査型電子顕微鏡により残置されたコバルト珪化膜の膜厚を測定した。その結果、Ｇｅの添加割合が１０％の試料におけるコバルト珪化膜の膜厚はほぼ３５ｎｍであったのに対し、Ｇｅの添加割合が２０％の試料では約３２ｎｍとＧｅ膜の金属珪化がほぼ阻害され、それ以上の添加割合による試料では電子顕微鏡の分解能の範囲でコバルト珪化膜の膜厚は堆積した上部Ｓｉ膜に一致して３０ｎｍであり、下部Ｇｅ添加Ｓｉ膜の珪化反応は確認できなかった。この事実は２０％以上のＧｅが添加されたＳｉＧｅ混晶膜は金属珪化反応を阻害する働きを有していることを示している。従ってＳｉＧｅ混晶膜を金属珪化阻止膜とし、その上部に配置した半導体膜のみを金属珪化し、下地半導体基板への金属珪化反応の影響を完全に除外することができる。従来のソース・ドレイン積上げ構造において、選択エピタキシャル法に起因するファセットと称させる絶縁膜との境界領域における局所薄膜化に対して複雑な製造工程に基づき対策が取られてきたが、本発明の第二の手法に基づけば積上げ半導体層の膜厚不均一性は一切の補正を要することなく積上げ半導体層のみをほぼ完全に金属珪化することができ、大幅な製造工程の簡略化、微細化が可能となる。更に、２０ｎｍ以下と極浅接合のソース・ドレイン接合に対しても金属珪化反応の悪影響が完全に阻害されるため、金属、又は金属珪化物の接合突き抜けを完全に防止できる。従って従来ＭＩＳで金属珪化物の接合突き抜け防止のために用いられていた深い接合を有するソース・ドレイン拡散層の形成を省略することができる。この意味するところは、所謂相補型ＭＩＳ（ＣＭＩＳと記する）の製造工程において、ＮチャネルＭＩＳ（ＮＭＩＳと記する）、並びにＰチャネルＭＩＳ（ＰＭＩＳと記する）の各々の深いソース・ドレイン拡散層を形成するための二度の領域確定マスク処理工程、及び二度のイオン注入工程を何れも省略できることである。従って、工程簡略化による製造原価の低減を図ることができる。併せて深いソース・ドレイン拡散層の省略により基板深部を介するパンチスルー電流、又はツェナートンネル電流に基づく漏洩電流成分を解消できるので低消費電力化を達成できる。また、ソース・ドレインの金属珪化により、直列抵抗の低減も併せて実現できるのでＭＩＳの大電流高速動作化も達成できる。本発明の第二の手法による半導体装置の完成にはソース・ドレイン積上げ半導体層の選択的金属珪化処理を本質的に極めて緩やかな製造条件の基で実施した後、従来公知の手法に基づいて配線保護膜製造工程、配線接続孔製造工程、及び配線製造工程を実施すればよい。
【０００５】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に以下の実施の形態において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものととする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをＰＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをＮＭＩＳと略す。なお、ＭＯＳ・ＦＥＴはそのゲート絶縁膜がシリコン酸化膜（ＳｉＯ２等）からなる構造のトランジスタであり、ＭＩＳの下位概念に含まれるものとする。以下、本発明の実施の形態を図面に基づいて詳細に説明する。各部の材質、導電型、及び製造条件等は本実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
＜実施の形態１＞
図１は本発明の第一の実施の形態による半導体装置を構成するＮＭＩＳの完成断面図、図３から図５はその製造工程順を示す断面図である。面方位（１００）、Ｐ導電型、直径２０ｃｍの単結晶Ｓｉよりなる半導体基板１に活性領域を画定する素子間分離絶縁領域２の形成、基板濃度調整用のＰ導電型イオンの注入と引き延ばし熱処理、及び閾電圧調整用イオン注入と活性化熱処理を従来公知の手法により施した。しかる後、熱酸化膜１．８ｎｍを形成した後、その表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を積層形成し、ゲート絶縁膜３とした。上記窒化膜はＳｉ熱酸化膜よりも比誘電率が大きく、Ｓｉ熱酸化膜と電気的等価な光学的膜厚は約２倍厚に対応する。続いてゲート絶縁膜３上にＰが高濃度に添加された多結晶Ｓｉ膜４を化学気相堆積法により１００ｎｍの膜厚で堆積した。しかる後、多結晶Ｓｉ膜４を電子線リソグラフ法を用いてパターニングし、５０ｎｍ長のゲート電極に加工した。この状態よりＡｓイオンを加速エネルギー２ｋｅＶ、注入量５ｘ１０１５／ｃｍ２の条件でゲート電極４を注入阻止マスクとするイオン注入を施した。上記条件によるイオン注入により不純物濃度で１ｘ１０１９／ｃｍ３以上の領域、半導体主表面から約１０ｎｍの深さまでは非晶質化された。イオン注入工程に続いて注入イオンの活性化熱処理を施し、極浅ソース拡散層６及びドレイン拡散層７とした。活性化処理はＸｅＣｌガスレーザー装置により波長３０８ｎｍ、パルス半値幅３０ｎ秒、エネルギー密度０．７５Ｊ／ｃｍ２の条件でレーザー光を照射した。照射は１ショットのみであるが、照射面積が３ｘ３ｍｍ２であるため全面照射においては、最大エネルギー密度の９５％以下の領域が互いに重畳するごとく実施した。上記レーザー光照射により非晶質層は瞬間的に溶融した後、再結晶化した。溶融過程で不純物のＢは溶融領域で５ｘ１０２１／ｃｍ３程度の均一濃度になるごとく再分布しその厚さは約１０ｎｍであることが二次イオン質量分析法による半導体基板内深さ方向の不純物分布測定より明らかになった。なお、上記活性化熱処理はレーザー光照射ではなく、所望により通常の短時間高温熱処理に依っても良い。さらに、上記レーザー照射もＸｅＣｌガスレーザー装置に依らず、他の気体レーザー、例えば波長２４８ｎｍによるＫｒＦガスレーザー装置や波長１０６４ｎｍのＹＡＧ固体レーザー装置に依っても何ら問題ない。波長１０６４ｎｍのＹＡＧレーザーによる活性化熱処理では、レーザー光を吸収させる補助膜を全面に被覆し、間接的にイオン注入層を活性化熱処理を施す構成となるが本質的な差異はない。　（図３）
図３の状態からプラズマ補助堆積法により４００℃の低温で２０ｎｍ厚のＳｉ酸化膜を全面に堆積してからゲート側壁部に選択的に残置するごとく異方性エッチングを施し、ゲート側壁絶縁膜５とした。この状態より遠距離スパッタ法により非晶質Ｓｉ膜８を最大膜厚３０ｎｍで全面に堆積した。上記遠距離スパッタ法により形成される堆積膜はスパッタ粒子の飛来方向とほぼ平行の領域（即ちゲート側壁領域）には飛来方向とほぼ垂直な領域（即ち単結晶Ｓｉ基板１の主表面）での堆積膜厚に対して１／１０以下の膜厚しか堆積されない。同様な堆積方法はコリメータ・スパッタ法、或いはイオン化蒸着法によっても実現でき、これらの手法を用いても同様の効果が得られる。（図４）
図４の状態から窒素雰囲気で６００℃、１００秒の熱処理を施した。上記熱処理によりた単結晶化されたソース・ドレイン拡散層主表面に接触する領域の非晶質Ｓｉ膜８が接触面から４０ｎｍの距離まで多結晶化され、ソース・ドレイン拡散層主表面に接触する全領域の非晶質Ｓｉ膜と側壁絶縁膜下部領域も多結晶Ｓｉ膜８５となった。上記結晶化は別途用意した同一条件で熱処理を施した実験試料の透過型電子顕微鏡による断面観察により容易に確認することができた。この状態から１６５℃に加熱された燐酸液により多結晶化されずに残置している非晶質Ｓｉ膜８を完全に除去した。上記条件では多結晶Ｓｉのエッチング速度は非晶質Ｓｉのエッチング速度の約１／１０であり、最終的に２６ｎｍ厚さの多結晶Ｓｉ膜８５が選択的に残置され、ゲート側壁絶縁膜５との境界領域において薄膜化することなく、むしろ盛り上がって残置された。（図５）
図５の状態よりスパッタリング法によりＣｏ膜を全面に１０ｎｍ厚で薄く堆積し、５００℃における６０秒の短時間アニールにより珪化を施した。続いて未反応Ｃｏ膜を塩酸と過酸化水素水混合液で除去し、Ｓｉ基板露出部およびゲート電極４上部に選択的にＣｏ珪化膜９を残置させた。形成されたＣｏ珪化膜９の膜厚は２６ｎｍと珪化前の選択残置多結晶Ｓｉ膜８５の膜厚とほぼ一致し、従来不純物濃度を有するソース・ドレイン拡散層への同一条件により形成されるＣｏ珪化膜の膜厚（約３５ｎｍ）と格段の差が見られた。上記の差異は従来のソース・ドレイン珪化では選択残置Ｓｉ膜と共に、ソース・ドレイン拡散層の一部にも珪化反応が進行し、本実施の形態に基く半導体装置ではソース・ドレイン拡散層６、７の珪化がほぼ完全に阻止された事を示している。この状態より８００℃における短時間熱処理によりＣｏ珪化膜９の低抵抗化を施した。次に厚いＳｉ酸化堆積膜を全面に形成した後、その表面を機械的化学的研摩により平坦化して表面保護絶縁膜１０とした。該表面保護絶縁膜の所望領域に開口を施してから配線金属の拡散障壁材としてのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その平坦化研摩により開口部分のみに選択的にＷ膜を残置した。その後、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングによりドレイン電極１２、及びソース電極１１を含む配線を形成し、主にＭＩＳにより構成される半導体装置を製造した（図１）。
上記製造工程を経て製造された本実施の形態に基づくゲート長５０ｎｍのＮＭＩＳの極浅ソース拡散層６及び極浅ドレイン拡散層７の接合深さは約１０ｎｍ、シート抵抗は１５０Ｗ／□と活性化処理を１０００℃、１秒なる従来の短時間高温熱処理に基づいた場合の値、接合深さ３０ｎｍでシート抵抗４００Ｗ／□、に比べて格段に浅接合化・低抵抗化が実現された。更に、Ｃｏ珪化膜のシート抵抗も１２Ｗ／□と十分に低抵抗化された。珪化膜の更なる低抵抗化は珪化すべき選択残置Ｓｉ膜の膜厚を厚く設定すれば良い。上記の拡散層抵抗の改善により電源電圧１Ｖの条件において、５０ｎｍのゲート長を有するＭＩＳによるチャネル幅１ｍｍ当たりのソース・ドレイン間電流は０．９２ｍＡ／ｍｍと同一寸法の従来ＭＩＳの値に比べて１割以上の改善し、且つゲート電圧０Ｖにおける漏洩電流は１ｎＡ／ｍｍと２桁の低下が達成された。閾電圧値のゲート長依存性も小さくなり更に微細ゲート電極長のＮＭＩＳも正常に動作し得ることが確認された。
上記製造工程を経て製造された本実施の形態に基づくＮＭＩＳにおいて、ソース・ドレイン拡散層が１０ｎｍの接合深さと従来構造における１／３に、且つシート抵抗値も約１／３に低減し、併せて極浅接合にもかかわらず、珪化材料の異常拡散等に伴う接合不良を伴うことなくソース・ドレインの珪化が実現できたことが大電流、低漏洩電流化実現の最大の要因と考えられる。即ち、本実施の形態に基くＮＭＩＳにおいては接合漏洩防止に従来用いられていた深い拡散層を本質的に必要とせず、且つ極浅接合化が実現できたのが最大の要因と考えられる。本実施の形態においては珪化膜としてＣｏ珪化膜を例として記載したが金属膜はＣｏに限定されず、他の高融点金属膜例えばＮｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ等従来、金属珪化膜として用いられている材料であれば何でも良い。
＜実施の形態２＞
図６から図８は本発明の第二の実施の形態による半導体装置を構成するＰＭＩＳの製造工程順を示す断面図、図９はその完成断面図である。面方位（１００）、Ｎ導電型、直径２０ｃｍの単結晶Ｓｉよりなる半導体基板２０に活性領域を画定する素子間分離絶縁領域２を従来公知の手法により形成後、３ｘ１０１８／ｃｍ３なる最大不純物濃度が半導体基板１の主表面から１０ｎｍの深さとなるごとくＳｂイオンを注入し、Ｎ導電型で急峻な埋め込みパンチスルーストッパ層２２を形成した。上記イオン注入により、半導体基板１の主表面におけるＳｂ濃度は二次イオン質量分析による感度以下の５ｘ１０１６／ｃｍ３以下であった。この状態より前記実施の形態１に従ってゲート絶縁膜３の形成、及びＢが高濃度に添加された多結晶Ｓｉ膜よりなるゲート電極４０の加工を施した。次にプラズマ補助堆積法により４００℃の低温で８ｎｍ厚のＳｉ酸化膜の形成とその後の異方性ドライエッチングによりゲート側壁部にのみ選択的に残置し、ゲート側壁絶縁膜５１とした。この状態よりゲート電極４０とゲート側壁絶縁膜５１を注入阻止マスクとして加速エネルギー２ｋｅＶ、注入量２ｘ１０１５／ｃｍ２の条件でＢＦ２のイオン注入を施し、ソース拡散層６１、ドレイン拡散層７１となるべきＰ導電型高濃度不純物層を形成した。（図６）
図６の状態よりプラズマ補助堆積法により４００℃の低温で３０ｎｍ厚のＳｉ酸化膜の堆積とその後の異方性ドライエッチングによりゲート側壁部にのみ選択的に残置し、第二のゲート側壁絶縁膜５とした。続いて、第二のゲート側壁絶縁膜５を注入阻止マスクとし、先に形成したＮ導電型で急峻な埋め込みパンチストッパ層２２の不純物分布を電気的に打ち消すべく、Ｐ導電型のＢＦ２をイオン注入し、真性領域２３を形成した。上記真性領域はソース拡散層６１、ドレイン拡散層７１のゲート電極近傍を除いた接合底面領域の全領域に形成される。即ち、Ｎ導電型で急峻な埋め込みパンチスルーストッパ層２２はゲート電極４０直下のチャネル形成領域の下部領域にのみ局在するごとく構成される。上記イオン注入工程の後、前記実施の形態１に記載したのと同一の条件でレーザー光照射を行い、イオン注入不純物の活性化と単結晶化を施した。続いて遠距離スパッタ法により半導体基板主表面上において２ｎｍの膜厚でＧｅ膜９５（図７には図示せず）を堆積し、引き続き同一装置内で３０ｎｍの膜厚のＳｉ膜を堆積して半導体積層膜８１を全面に形成した。上記半導体積層膜８１はいずれも非晶質状態である。また、遠距離スパッタ法に基づき堆積された半導体積層膜８１はスパッタ粒子の飛来方向と平行なゲート側壁絶縁膜５側面部分には垂直方向である半導体基板主表面部上に比べて約１／１０の膜厚しか堆積されない。（図７）
図７の状態より窒素雰囲気で６００℃、１００秒の熱処理を施した。上記熱処理により半導体基板主表面上で単結晶化されたソース拡散層６１、ドレイン拡散層７１と接触する領域の半導体積層膜８１は接触面から４０ｎｍの距離まで多結晶化され、ゲート側壁絶縁膜下部領域も一部多結晶化された。この状態から１６５℃に加熱された燐酸液により多結晶化されずに残置している非晶質Ｓｉ膜を完全に除去した。上記条件では多結晶Ｓｉのエッチング速度は非晶質Ｓｉのエッチング速度の約１／１０であり、最終的に２６ｎｍ厚さの多結晶Ｓｉ膜が選択的に残置され、ゲート側壁絶縁膜５との境界領域において薄膜化することなく、むしろ盛り上がって残置された。非晶質Ｓｉ膜下部に存在した下層の非晶質Ｇｅ膜９５は上記エッチング工程に続く水洗洗浄により完全に除去される。続いてスパッタリング法によりチタニュウム（Ｔｉ）膜を全面に１５ｎｍ厚で全面に堆積し、６５０℃、６０秒の条件で窒素雰囲気で加熱することによりＳｉ基板露出部、およびゲート電極４０上部に選択的にチタニュウム珪化膜８６を形成した。しかる後、未反応のＴｉ膜を過酸化水素水を含むエッチング液で除去し、その後、その低抵抗化のための熱処理を９００℃、１秒の条件で施した。形成されたチタニュウム珪化膜８６の膜厚は２６ｎｍと珪化前の選択残置された後の半導体積層膜８１における上部Ｓｉ膜の膜厚とほぼ一致し、従来不純物濃度を有するソース・ドレイン拡散層への同一条件により形成されるチタニュウム珪化膜の膜厚（約３５ｎｍ）と格段の差が見られた。上記の差異は従来のソース・ドレイン珪化では選択残置Ｓｉ膜と共に、ソース・ドレイン拡散層の一部にも珪化反応が進行するのに対し、本実施の形態に基く半導体装置ではソース・ドレイン拡散層６１、７１の珪化がわずか２ｎｍの膜厚からなるＧｅ膜９５によってほぼ完全に阻止された事を示している。（図８）
図８の状態から厚いＳｉ酸化堆積膜を全面に形成した後、その表面を機械的化学的研摩により平坦化して表面保護絶縁膜１０とした。該表面保護絶縁膜の所望領域に開口を施してから配線金属の拡散障壁材としてのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その平坦化研摩により開口部分のみに選択的にＷ膜を残置した。その後、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングによりドレイン電極１２、及びソース電極１１を含む配線を形成し、主にＭＩＳにより構成される半導体装置を製造した（図９）。
上記製造工程を経て製造された本実施の形態に基づくゲート長５０ｎｍのＰＭＩＳの極浅ソース拡散層６及び極浅ドレイン拡散層７の接合深さは約１０ｎｍ、シート抵抗は２５０Ｗ／□と活性化処理を１０００℃、１秒なる従来の短時間高温熱処理に基づいた場合の値、接合深さ３０ｎｍでシート抵抗１．９ｋＷ／□、に比べて格段に浅接合化・低抵抗化が実現された。更に、Ｔｉ珪化膜のシート抵抗も１０Ｗ／□と十分に低抵抗化された。珪化膜の更なる低抵抗化は珪化すべき選択残置Ｓｉ膜の膜厚を厚く設定すれば良い。上記の拡散層抵抗の改善により電源電圧１Ｖの条件において、５０ｎｍのゲート長を有するＰＭＩＳによるチャネル幅１ｍｍ当たりのソース・ドレイン間電流は０．３６ｍＡ／ｍｍと同一寸法の従来ＰＭＩＳの値に比べて１割以上の改善し、且つゲート電圧０Ｖにおける漏洩電流は１ｎＡ／ｍｍと２桁の低下が達成された。上記の大電流化は急峻な埋め込みパンチスルーストッパ層２２がゲート電極４０直下のチャネル形成領域の下部領域にのみ局在するごとく構成され、チャンネル領域における不純物濃度が１ｘ１０１７／ｃｍ３以下と極めて低濃度に保持されたため、不純物散乱による移動度の低下が十分に抑えられたためと考えられる。また、低漏洩電流特性は極浅接合ソース・ドレイン拡散層のパンチスルー電流経路が上記埋め込みパンチスルーストッパ層２２で十分に作用したためと考えられる。本実施の形態に基づくＰＭＩＳにおいては閾電圧値のゲート長依存性も小さくなり更に微細ゲート電極長のＰＭＩＳも正常に動作し得ることが確認された。更に、ソース・ドレイン接合のゲート電極近傍を除く大部分の領域が電気的に真性な領域に構成されたことにより寄生容量の低減も併せて実現でき、高速動作化の効果が得られた。
上記製造工程を経て製造された本実施の形態に基づくＰＭＩＳにおいて、ソース・ドレイン拡散層が１０ｎｍの接合深さと従来構造における１／３に、且つシート抵抗値も約１／８に低減し、併せて極浅接合にもかかわらず、珪化材料の異常拡散等に伴う接合不良を伴うことなくソース・ドレインの珪化が実現できたことが大電流、低漏洩電流化実現の最大の要因と考えられる。即ち、本実施の形態に基くＰＭＩＳにおいては接合漏洩防止に従来用いられていた深い拡散層を本質的に必要とせず、且つ極浅接合化が実現できたのが最大の要因と考えられる。
本実施の形態において、ソース、ドレイン拡散層の形成を薄いゲート側壁絶縁膜５１を導入端としたが、これは高濃度不純物注入により形成される非晶質領域をゲート電極直下から僅かに隔離するためである。即ち、本実施の形態においてはソース、ドレインを構成する不純物の活性化にレーザー光照射で非晶質領域を一旦溶融化し、不純物の固溶限界濃度を飛躍的に高めており、この溶融化領域とゲート電極端の間隔を制御することによりゲート電極とソース、又はドレイン間の短絡の可能性を防止するためである。薄いゲート側壁絶縁膜５１の膜厚が接合深さと同等、又はそれ以下が望ましく、厚過ぎれば電流の大幅な低下を招く。ゲート長が５０ｎｍ以下の超微細ＭＩＳにおいてはソース、ドレイン接合深さ以下、１０ｎｍ以下が望ましい。
本実施の形態においては珪化膜としてＴｉ珪化膜を例として記載したが金属膜はＴｉに限定されず、他の高融点金属膜例えばＮｉ、Ｃｏ、Ｔａ、Ｗ、Ｍｏ等従来、金属珪化膜として用いられている材料であれば何でも良い。また、本実施の形態において、２ｎｍ厚のＧｅ膜が下地基板のソース、ドレイン拡散層への珪化反応を阻止できたが、半導体積層膜８１の下層膜としてＧｅ膜９５の代わりにＧｅとＳｉの混合膜を用いて評価したが、Ｇｅの比率が２０％以上であれば同様な珪化阻止特性が確認された。従って、珪化阻止膜としてはＧｅとＳｉの混合膜であっても差し支えない。
実施の形態３
図１０と１１は本発明の第三の実施の形態による半導体装置を構成するＣＭＩＳの製造工程順を示す断面図、図１２はその完成断面図である。面方位（１００）、Ｐ導電型、直径２０ｃｍの単結晶Ｓｉよりなる半導体基板１にＰ基板濃度調整不純物注入（図示せず）とＮ導電型ウエル領域２００、及び活性領域を画定する素子間分離絶縁領域２の形成を公知のＣＭＩＳの製造工程に従って形成してから前記実施の形態２に準じてＮ導電型ウエル領域２００にはＳｂを、また、Ｐ導電型基板領域にはＩｎを３ｘ１０１８／ｃｍ３となる最大不純物濃度が半導体基板主表面から深さ１０ｎｍに位置し、半導体基板表面のチャネル領域においては１ｘ１０１７／ｃｍ３以下の不純物濃度となる如く各々イオン注入し、Ｎ導電型急峻な埋め込みパンチスルーストッパ領域２２、及びＰ導電型急峻な埋め込みパンチスルーストッパ領域２５を形成した。続いて、前記実施の形態１に従ってゲート絶縁膜３、高濃度Ｎ導電型ゲート電極４、高濃度Ｐ導電型ゲート電極４０を形成した。なお、ゲート電極への不純物添加は従来公知のイオン注入法に基づき、領域を確定して実施した。この状態より前記実施の形態２に従い薄いゲート側壁絶縁膜５１の選択残置を施してから薄いゲート側壁絶縁膜５１を導入阻止端としてＰ導電領域１には前記実施の形態１に従ってＡｓイオンを、またＮ導電領域２００にはＢＦ２とＩｎイオンを各々選択的に注入してＮ導電型高濃度ソース拡散層６５、ドレイン拡散層７５とＰ導電型高濃度ソース拡散層６１、ドレイン拡散層７１を形成した。各イオン注入条件は何れのイオンも加速エネルギー１ｋｅＶ、注入量５ｘ１０１５／ｃｍ２である。上記条件のイオン注入の結果、得られた最大不純物濃度は５ｘ１０２１／ｃｍ３以上であった。尚、上記イオン注入はＡｓイオンに代えてＰ又はＳｂイオンにより実施しても良い。上記の各高濃度イオン注入により注入領域の基板主表面近傍は全て非晶質化された。（図１０）
図１０の状態より前記実施の形態２に従って第二のゲート側壁絶縁膜５の選択残置した。次に該第二のゲート側壁絶縁膜５とゲート電極４および４０を注入阻止マスクとして急峻な埋め込みパンチストッパー不純物領域２５および２２を電気的に補償するためのイオン注入を施した。上記イオン注入はＰ導電型領域ではＮ導電型であるＳｂを、Ｐ導電型ウエル領域２００ではＰ導電型であるＩｎをそれぞれ最大不純物濃度深さが各々のパンチスルーストッパ最大不純物深さと一致するごとく設定し、電気的真性領域２６及び２３とした。この状態より前記実施の形態１に準じてレーザー光照射を行い注入イオンの活性化及び単結晶化を施した。上記Ｎ、及びＰ導電型極高濃度ソース、ドレイン拡散層７５、６５、６１、７１の接合深さはレーザー照射による溶融により決定され、何れも１０ｎｍであった。次に水素雰囲気においてとモノシラン（ＳｉＨ４）の化学気相反応により６００℃でＳｉ単結晶膜８２を露出されているＮ、及びＰ導電型極高濃度ソース、ドレイン拡散層７５、６５、６１、７１上、及びゲート電極４および４０上に最大３０ｎｍの厚さで選択的に結晶成長させた。ゲート電極４および４０上にもＳｉ膜８２は成長するが、ここでは多結晶であった。上記選択成長Ｓｉ単結晶膜８２にはゲート側壁絶縁膜５および素子間分離絶縁膜２と単結晶ソース、ドレイン拡散層境界領域において、結晶面（１１１）発生による所謂ファセットと称される現象により膜厚勾配が形成される。なお、上記選択成長Ｓｉ単結晶膜８２には化学気相反応時、または別途イオン注入の追加により下地ソース、ドレイン拡散層と同一導電型の不純物を珪化を阻害しない程度の高濃度、１から２ｘ１０２１／ｃｍ３以下の濃度で導入しても良い。イオン注入を用いる場合はファセット領域における注入深さを十分に考慮しなければならない。また、本実施の形態のごとく故意に不純物を添加しなくとも良い。（図１１）
図１１の状態より前記実施の形態１に従ってＣｏ膜の堆積、短時間アニールによる珪化を施した。続いて未反応Ｃｏ膜の除去により選択成長Ｓｉ単結晶膜８２は完全に選択的にＣｏ珪化膜９に変換された。形成されたＣｏ珪化膜９の膜厚は３０ｎｍと珪化前の選択成長Ｓｉ単結晶膜８２の形状及び膜厚とほぼ一致し、しかもファセットが形成されたゲート側壁絶縁膜５境界領域下部のソース、ドレイン拡散層にもＣｏ珪化膜９の侵食が観察されなかった。これは従来不純物濃度を有するソース・ドレイン拡散層への同一条件により形成されるＣｏ珪化膜の膜厚（約３５ｎｍ）、およびファセット領域でのＣｏ珪化膜の侵食が避けられなかった事実との間に格段の差が見られた。上記の差異は従来のソース・ドレイン珪化では選択成長Ｓｉ単結晶膜８５と共に、ソース・ドレイン拡散層の一部にも珪化反応が進行し、本実施の形態に基く半導体装置ではＡｓの極高濃度Ｎ導電型ソース・ドレイン拡散層７５、６５ばかりでなくＢとＩｎが極高濃度に添加された極高濃度Ｐ導電型ソース・ドレイン拡散層６１、７１の珪化もほぼ完全に阻止された事を示している。この状態より８００℃における短時間熱処理によりＣｏ珪化膜９５の低抵抗化を施した。次に厚いＳｉ酸化堆積膜を全面に形成した後、その表面を機械的化学的研摩により平坦化して表面保護絶縁膜１０とした。該表面保護絶縁膜の所望領域に開口を施してから配線金属の拡散障壁材としてのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その平坦化研摩により開口部分のみに選択的にＷ膜を残置した。その後、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングによりドレイン電極１２０、１２１及びソース電極１１０、１１１を含む配線を形成し、主にＣＭＩＳにより構成される半導体装置を製造した（図１２）。
上記製造工程を経て製造された本実施の形態に基づくゲート長５０ｎｍのＣＭＩＳの極浅ソース拡散層７５、６１及び極浅ドレイン拡散層６５、７１の接合はＮ導電型、Ｐ導電型によらず同一深さの約１０ｎｍで且つシート抵抗も極浅接合にもかかわらず従来に比べて格段の低下が実現できた。この事実よりＣＭＩＳの更なる微細化の設計が容易になった。更に、選択成長Ｓｉ膜のファセットの存在にもかかわらず珪化膜の下地極浅ソース・ドレイン拡散層への侵食を完全に阻止された状態で積み上げソース・ドレイン珪化が実現しシート抵抗も十分に低抵抗化された。珪化膜の更なる低抵抗化は珪化すべき選択成長Ｓｉ単結晶膜８２膜の膜厚を厚く設定すれば良い。上記の改善により前記実施の形態１および２と同様にＣＭＩＳにおいても大電流化、低漏洩電流化が実現できた。上記の大電流化は急峻な埋め込みパンチスルーストッパ層２５、２２がゲート電極４、４０直下のチャネル形成領域の下部領域にのみ局在するごとく構成され、チャンネル領域における不純物濃度が１ｘ１０１７／ｃｍ３以下と極めて低濃度に保持されたため、不純物散乱による移動度の低下が十分に抑えられたためと考えられる。また、低漏洩電流特性は極浅接合ソース・ドレイン拡散層のパンチスルー電流経路が上記埋め込みパンチスルーストッパ層２５、２２で十分に作用したためと考えられる。本実施の形態に基づくＣＭＩＳにおいては閾電圧値のゲート長依存性も小さくなり更に微細ゲート電極長のＣＭＩＳも正常に動作し得ることが確認された。更に、ソース・ドレイン接合の浅ゲート電極近傍を除く大部分の領域が電気的に真性な領域に構成されたことにより寄生容量の低減も併せて実現でき、高速動作化の効果が得られた。
＜実施の形態４＞
図１３と１４は本発明の第４の実施の形態による半導体装置を構成するＣＭＩＳの製造工程順を示す断面図、図１５はその完成断面図である。前記実施の形態３に従って図１０の状態まで製造工程を進めた。極浅ソース、ドレイン拡散層の形成に関するイオン注入条件に関して本実施の形態においては最大不純物濃度で２ｘ１０２１／ｃｍ３程度と従来構造と同程度の高濃度注入とした。また、本実施の形態においてはＰ導電型高濃度イオン注入において、Ｉｎのイオン注入は省略した。図１０の状態より前記実施の形態３に従って製造工程を進めたが、本実施の形態においては第二のゲート側壁絶縁膜５の選択残置の前に前記実施の形態３と同じ条件でレーザー光照射工程を実施し、注入イオンの活性化と注入領域の単結晶化を実施した。しかる後、前記実施の形態２に従って半導体積層膜８１を全面に堆積させた。本実施の形態においては下層膜としてＧｅ膜９５の代わりにＧｅの比率が２０％、Ｓｉの比率が８０％の混合膜を用いた。下層膜はＧｅの比率が２０％以上であれば珪化阻止膜として作用するのでＧｅ単独膜であっても差し支えない。（図１３）
図１３の状態より前記実施の形態２に基づいて半導体基板主表面上で単結晶化されたソース拡散層６１、７５、及びドレイン拡散層７１、６５と接触する領域の半導体積層膜８１を多結晶化し、多結晶化されずに残置している非晶質Ｓｉ膜と下層の非晶質Ｇｅ膜９５を完全に除去して選択残置多結晶Ｓｉ膜８５とした。続いて前記実施の形態１に従いＣｏ膜のスパッタリングとその後の熱処理と未反応Ｃｏ膜の除去によりソース・ドレイン拡散層６１，７５，７１，６５のＳｉ基板露出部、およびゲート電極４上部に選択的にＣｏ珪化膜９を残置させた。形成されたＣｏ珪化膜９の膜厚は２６ｎｍと珪化前の選択残置多結晶Ｓｉ膜８５の膜厚とほぼ一致し、従来不純物濃度を有するソース・ドレイン拡散層への同一条件により形成されるＣｏ珪化膜の膜厚（約３５ｎｍ）と格段の差が見られた。上記の差異は従来のソース・ドレイン珪化では選択残置Ｓｉ膜と共に、ソース・ドレイン拡散層の一部にも珪化反応が進行し、本実施の形態に基く半導体装置ではソース・ドレイン拡散層６１、７５、７１、６５の珪化がほぼ完全に阻止された事を示している。（図１４）
この状態より８００℃における短時間熱処理によりＣｏ珪化膜９の低抵抗化を施した。次に厚いＳｉ酸化堆積膜を全面に形成した後、その表面を機械的化学的研摩により平坦化して表面保護絶縁膜１０とした。該表面保護絶縁膜の所望領域に開口を施してから配線金属の拡散障壁材としてのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その平坦化研摩により開口部分のみに選択的にＷ膜を残置した。その後、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングによりドレイン電極１２０、１２１及びソース電極１１０、１１１を含む配線を形成し、主にＣＭＩＳにより構成される半導体装置を製造した（図１５）。
上記製造工程を経て製造された本実施の形態に基づくゲート長５０ｎｍのＣＭＩＳの極浅ソース拡散層７５、６１及び極浅ドレイン拡散層６５、７１の接合はＮ導電型、Ｐ導電型によらず同一深さの約１０ｎｍで且つシート抵抗も極浅接合にもかかわらず従来に比べて格段の低下が実現できた。この事実よりＣＭＩＳの更なる微細化の設計が容易になった。更に、ＳｉＧｅ珪化阻止膜９５の働きにより珪化膜の下地極浅ソース・ドレイン拡散層への侵食を完全に阻止された状態で積み上げソース・ドレイン珪化が実現しシート抵抗も十分に低抵抗化された。上記の改善により前記実施の形態３と同様にＣＭＩＳにおいても大電流化、低漏洩電流化が実現できた。上記の大電流化は急峻な埋め込みパンチスルーストッパ層２５、２２がゲート電極４、４０直下のチャネル形成領域の下部領域にのみ局在するごとく構成され、チャンネル領域における不純物濃度が１ｘ１０１７／ｃｍ３以下と極めて低濃度に保持されたため、不純物散乱による移動度の低下が十分に抑えられたためと考えられる。また、低漏洩電流特性は極浅接合ソース・ドレイン拡散層のパンチスルー電流経路が上記埋め込みパンチスルーストッパ層２５、２２で十分に作用したためと考えられる。本実施の形態に基づくＣＭＩＳにおいては閾電圧値のゲート長依存性も小さくなり更に微細ゲート電極長のＣＭＩＳも正常に動作し得ることが確認された。更に、ソース・ドレイン接合の浅ゲート電極近傍を除く大部分の領域が電気的に真性な領域に構成されたことにより寄生容量の低減も併せて実現でき、高速動作化の効果が得られた。
＜実施の形態５＞
図１６と１７は本発明の第４の実施の形態による半導体装置を構成するＮＭＩＳの製造工程順を示す断面図、図１８はその完成断面図である。本実施の形態においてはＮＭＩＳを製造する半導体基板として、ＳＯＩ（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）と称され、半導体装置が構成される領域が埋め込み酸化膜９９により支持基板１００から完全に分離された単結晶半導体薄膜１０１となる直径２０ｃｍの単結晶Ｓｉ基板を用いた。単結晶半導体薄膜１０１は面方位（１００）、Ｐ導電型であり、製造工程を開始する前の膜厚は１００ｎｍであったが最終的にＮＭＩＳの製造工程が完了した段階における膜厚は２０ｎｍとなるごとく単結晶半導体薄膜１０１の熱酸化とその除去により膜厚を制御した。なお、上記の単結晶半導体薄膜１０１としては通常単結晶Ｓｉが広く普及しているが上記は単結晶Ｓｉに限定する必要はなく、ＳｉとＧｅとの混晶である単結晶ＳｉＧｅ、単結晶Ｓｉと単結晶ＳｉＧｅの積層構造、又は単結晶Ｇｅであっても良い。本実施の形態では前記実施の形態１に従いＮＭＩＳを製造した。本実施の形態では極浅接合を有するソース拡散層６およびドレイン拡散層７は極高濃度Ａｓイオン注入において、非晶質化される深さは１０ｎｍまであり、埋め込み酸化膜９９には達しておらず、極浅接合を有するソース拡散層６およびドレイン拡散層７に対するレーザー光照射による不純物活性化および単結晶化熱処理において結晶成長核となる単結晶領域は非晶質下部に存在した状態が確保される。従って、ソース拡散層６およびドレイン拡散層７は多結晶ではなく、単結晶化が達成される。高濃度イオン注入による非晶質化が埋め込み酸化膜９９にまで到達した場合、結晶化核はイオン注入が阻止されるゲート電極４下部の単結晶領域のみとなり横方向成長となるため、２０ｎｍ厚の超薄膜での横方向結晶成長速度は極めて遅く、多結晶化が進行する。多結晶状態のソース、およびドレイン拡散層ではシート抵抗の大幅な上昇を招き、ＭＩＳの直列抵抗の増大となり大電流化が阻害され、好ましくない。即ち本実施の形態に基づくＮＭＩＳではソース、ドレイン直列抵抗の増大を抑止できる構成となっている。前記実施の形態１に従って選択残置多結晶Ｓｉ膜８５までを形成する。（図１６）
図１６の状態より前記実施の形態１に基づいて、Ｃｏ膜の全面堆積と選択残置多結晶Ｓｉ膜８５の珪化を施した。続いて未反応Ｃｏ膜を塩酸と過酸化水素水混合液で除去し、ソース拡散層６、ドレイン拡散層７露出部およびゲート電極４上部に選択的にＣｏ珪化膜９を残置させた。形成されたＣｏ珪化膜９はソース拡散層６、ドレイン拡散層内部にまでは侵食しておらず、従来不純物濃度を有するソース・ドレイン拡散層への侵食が避けられなかった状況とは格段の差が見られた。上記の差異は従来のソース・ドレイン珪化では選択残置多結晶Ｓｉ膜と共に、ソース・ドレイン拡散層の一部にも珪化反応が進行し、本実施の形態に基く半導体装置では極高濃度Ａｓの存在によりソース・ドレイン拡散層６、７の珪化がほぼ完全に阻止された事を示している。（図１７）
図１７の状態より８００℃における短時間熱処理によりＣｏ珪化膜９の低抵抗化を施した。次に厚いＳｉ酸化堆積膜を全面に形成した後、その表面を機械的化学的研摩により平坦化して表面保護絶縁膜１０とした。該表面保護絶縁膜の所望領域に開口を施してから配線金属の拡散障壁材としてのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その平坦化研摩により開口部分のみに選択的にＷ膜を残置した。その後、所望回路構成に従いアルミニュームを主材料とする金属膜の堆積とそのパターニングによりドレイン電極１２、及びソース電極１１を含む配線を形成し、主にＮＭＩＳにより構成される半導体装置を製造した。（図１８）
上記製造工程を経て製造された本実施の形態に基づくゲート長５０ｎｍのＮＭＩＳにおいては極薄膜ＳＯＩ基板上に単結晶性を維持したままの極浅接合ソース、ドレイン拡散層を有しており、且つ単結晶半導体薄膜１０１の膜厚がゲート電極長に比べて十分に薄く構成されている。これにより、本実施の形態に基づくＭＩＳにおいてはチャネル、およびチャンネル下部における基板不純物濃度を高濃度に設定せずとも単結晶半導体薄膜全体へのゲート電界が印加され、パンチスルー経路を十分に遮断することが可能となる。即ち、本実施の形態に基づけばパンチスルーストップ用不純物の導入が不要となり、ＭＩＳの大電流化、低寄生容量化、即ち高速動作化と製造工程低減化が達成される。パンチスルーストップ用不純物の導入が不要とするためには、単結晶半導体薄膜１０１は超薄膜であることが必要条件であり、超微細ＭＩＳにおいて、ゲート長以下、望むべきはゲート長の１／３以下の膜厚であることが望ましい。
【０００６】
【発明の効果】
本発明によれば超微細ＭＩＳにおいて、深いソース、ドレイン拡散層を必要とせず、ソース、ドレイン拡散層に関して単結晶半導体基板主表面下部では低抵抗・極浅接合拡散層のみで構成され、単結晶半導体基板主表面上部には低抵抗化に作用する金属珪化膜をソース、ドレイン拡散層上に選択的配置させた構造が実現できる。従って、深いソース、ドレイン拡散層に基づくパンチスルー漏洩電流やトンネル漏洩電流から本質的に解消され、超微細ＭＩＳにも係らず低漏洩電流化即ち、低消費電力化が達成できる。更に、深いソース、ドレイン拡散層製造に係るイオン注入工程とイオン注入領域確定に係るリソグラフ工程が不要となり、工程削減、不良歩留まりの低下と製造原価低減の効果がある。
本発明によればソース、ドレイン拡散層上積み上げ構成する金属珪化膜を珪化すべき選択残置する半導体膜と自己整合の関係で形成でき、下部に存在するソース、ドレイン極浅接合への侵食を自己整合的に防止できるので接合破壊等の不良を完全に解消することができる。更に、本発明に基づけば選択エピタキシャル法によりソース、ドレイン拡散層上に積み上げ形成された半導体層において、ファセットの発生とその珪化による金属珪化膜の基板侵食の従来課題を本質的に解消し、ファセット対策に関する余分な製法追加も省略する効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の完成断面図。
【図２】従来のＭＩＳトランジスタの断面図。
【図３】本発明の第１の実施の形態による半導体装置の製造工程順を示す断面図。
【図４】本発明の第１の実施の形態による半導体装置の製造工程順を示す断面図。
【図５】本発明の第１の実施の形態による半導体装置の製造工程順を示す断面図。
【図６】本発明の第２の実施の形態による半導体装置の完成断面図。
【図７】本発明の第２の実施の形態による半導体装置の製造工程順を示す断面図。
【図８】本発明の第２の実施の形態による半導体装置の製造工程順を示す断面図。
【図９】本発明の第２の実施の形態による半導体装置の完成断面図。
【図１０】本発明の第３の実施の形態による半導体装置の製造工程順を示す断面図。
【図１１】本発明の第３の実施の形態による半導体装置の製造工程順を示す断面図。
【図１２】本発明の第３の実施の形態による半導体装置の完成断面図。
【図１３】本発明の第４の実施の形態による半導体装置の製造工程順を示す断面図。
【図１４】本発明の第４の実施の形態による半導体装置の製造工程順を示す断面図。
【図１５】本発明の第４の実施の形態による半導体装置の完成断面図。
【図１６】本発明の第５の実施の形態による半導体装置の製造工程順を示す断面図。
【図１７】本発明の第５の実施の形態による半導体装置の製造工程順を示す断面図。
【図１８】本発明の第４５の実施の形態による半導体装置の完成断面図。
【符号の説明】
１…半導体基板、２…素子間分離絶縁膜、３…ゲート絶縁膜、４、４０…ゲート電極、５、５１…Ｓゲート側壁絶縁膜、６…極高濃度浅接合ソース拡散層、７…極高濃度浅接合ドレイン拡散層、８…非晶質半導体膜、８１…半導体積層膜、８２…選択エピタキシャル半導体膜、８５…多結晶半導体膜、９、８６…金属珪化膜、９５…珪素化阻止半導体膜、１０…表面保護絶縁膜、１１…ソ−ス電極、１２…ドレイン電極。
【図１】
2004014815.tif 000003
【図２】
2004014815.tif 000004
【図３】
2004014815.tif 000005
【図４】
2004014815.tif 000006
【図５】
2004014815.tif 000007
【図６】
2004014815.tif 000008
【図７】
2004014815.tif 000009
【図８】
2004014815.tif 000010
【図９】
2004014815.tif 000011
【図１０】
2004014815.tif 000012
【図１１】
2004014815.tif 000013
【図１２】
2004014815.tif 000014
【図１３】
2004014815.tif 000015
【図１４】
2004014815.tif 000016
【図１５】
2004014815.tif 000017
【図１６】
2004014815.tif 000018
【図１７】
2004014815.tif 000019
【図１８】
2004014815.tif 000020