(57)【要約】【課題】隣接する二つの複合素子間のクロストークを低減することが可能な小型の複合部品をを提供する。【解決手段】複合素子１５ａと１５ｂ、並びに、複合素子１５ｃと１５ｄはそれぞれ、積層体２の積層方向に積み重ねられている。複合素子１５ａ〜１５ｄのそれぞれは、バリスタ１１ａ〜１１ｄ，１２ａ〜１２ｄを内蔵したバリスタ部とインダクタ１３ａ〜１３ｄを内蔵したインダクタ部を、積層体２の積層方向に対して直交する方向に並設している。複合素子１５ａ〜１５ｄのそれぞれのバリスタ部は積層体２の積層方向に対して直交する方向において千鳥状に配置され、複合素子１５ａ〜１５ｄのそれぞれのインダクタ部は積層体２の積層方向に対して直交する方向において千鳥状に配置されている。【選択図】　図５
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【特許請求の範囲】
【請求項１】
第１のバリスタとインダクタからなる並列回路に、第２のバリスタが電気的に直列に接続して構成されている複合素子が、複数の絶縁層と複数の内部電極とを積み重ねて構成した積層体の積層方向に沿って少なくとも二つ内蔵されている複合部品であって、
前記積層体の積層方向に配設された二つの複合素子は、前記第１のバリスタと第２のバリスタを含むバリスタ部と前記インダクタを含むインダクタ部とが積層方向に対して直交する方向に並設されるとともに、一方の複合素子のバリスタ部と他方の複合素子のインダクタ部が積層方向に配設され、かつ、一方の複合素子のインダクタ部と他方の複合素子のバリスタ部が積層方向に配設されていることを特徴とする複合部品。
【請求項２】
前記複合素子の積層方向に直交する方向に、さらに複合素子が積層方向に少なくとも二つ配設されていることを特徴とする請求項１に記載の複合部品。
【請求項３】
前記複合素子のそれぞれのバリスタ部が前記積層体の積層方向に対して直交する方向において千鳥状に配置され、前記複合素子のそれぞれのインダクタ部が積層方向に対して直交する方向において千鳥状に配置されていることを特徴とする請求項１または請求項２に記載の複合部品。
【請求項４】
前記積層体の積層方向において、隣接する二つの前記複合素子が共通グランド内部パターンを挟んで配置されていることを特徴とする請求項１〜請求項３のいずれかに記載の複合部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複合部品、特に、バリスタとインダクタとで構成されている複合素子をアレイ状に配設している複合部品に関する。
【０００２】
【従来の技術】
従来より、信号ラインのサージ対策と高周波域のインピーダンスアップによる信号波形のなまりを抑制するための複合部品として、特開２００１−６０８３８号公報記載のものが知られている。この複合部品１０１は、図６に示すように、インダクタパターン１３１，１３２，１３３，１３４により形成されたインダクタ１０４と、バリスタパターン１３５，１３６，１３７により形成されたバリスタ１０２，１０３が内蔵されている。インダクタ１０４とバリスタ１０２，１０３は積層方向に積み重ねられ、バリスタ１０２とバリスタ１０３は積層方向に対して直交する方向に並設されている。なお、１１０，１１１はそれぞれ、入出力電極およびグランド電極である。
【０００３】
【発明が解決しようとする課題】
ところが、ハードディスク等の装置における高周波でかつ高品位（波形歪みがない）の信号を使用する複数本の高速信号ラインに、特開２００１−６０８３８号公報記載の複合部品を取り付ける場合、各信号ライン毎に接続する必要があり、プリント基板のパターンが複雑になる。
【０００４】
その対策として、特開２００１−６０８３８号公報記載の複合部品をアレイ化することが考えられるが、この複合部品を単純に並設しただけでは、得られる複合部品のプリント基板に占める実装面積が広くなり、近年の小型化の要求を満足しない。従って、積層体の積層方向に複合素子を積み重ねる構造を採用する必要がある。しかし、単に積み重ねただけでは、積層体の積層方向に隣接する二つの複合素子間のクロストークが増大し、回路の誤動作が発生し易いという問題がある。
【０００５】
そこで、本発明の目的は、隣接する二つの複合素子間のクロストークを低減することが可能な小型の複合部品を提供することにある。
【０００６】
【課題を解決するための手段】
以上の目的を達成するため、本発明に係る複合部品は、第１のバリスタとインダクタからなる並列回路に、第２のバリスタが電気的に直列に接続して構成されている複合素子が、複数の絶縁層と複数の内部電極とを積み重ねて構成した積層体の積層方向に沿って少なくとも二つ内蔵されており、積層体の積層方向に配設された二つの複合素子は、第１のバリスタと第２のバリスタを含むバリスタ部とインダクタを含むインダクタ部とが積層方向に対して直交する方向に並設されるとともに、一方の複合素子のバリスタ部と他方の複合素子のインダクタ部が積層方向に配設され、かつ、一方の複合素子のインダクタ部と他方の複合素子のバリスタ部が積層方向に配設されていることを特徴とする。
【０００７】
複合素子が三つ以上内蔵されているときには、複合素子の積層方向に直交する方向に、さらに複合素子が配設される。そして、複合素子のそれぞれのバリスタ部が積層体の積層方向に対して直交する方向において千鳥状に配置されたり、複合素子のそれぞれのインダクタ部が積層体の積層方向に対して直交する方向において千鳥状に配置されたりしている。
【０００８】
以上の構成により、積層体の積層方向に隣接する二つの複合素子のそれぞれのバリスタ部同士間の距離が長くなり、かつ、インダクタ部同士間の距離が長くなる。従って、バリスタ部同士間のクロストーク並びにインダクタ部同士間のクロストークが小さくなる。
【０００９】
さらに、積層体の積層方向において、隣接する二つの複合素子を共通グランド内部パターンを挟んで配置することにより、広面積の共通グランド内部パターンによって積層体の積層方向に隣接する二つの複合素子間の電磁気的カップリングが弱められ、複合素子間のクロストークがより一層抑えられる。
【００１０】
【発明の実施の形態】
以下、本発明に係る複合部品の一実施形態について添付図面を参照して説明する。
【００１１】
図１は、複合部品１の外観斜視図、図２はその電気等価回路図、図３および図４は複合部品１を構成する積層体２の分解斜視図である。なお、図３は積層体２の上半分の分解斜視図であり、図４は積層体２の下半分の分解斜視図である。積層状態を明確にするため、共通グランド内部パターン４７を両方の図面に表示している。
【００１２】
図１に示すように、複合部品１は、略直方体形状の積層体２を有している。積層体２の左右の端面にはグランド外部電極Ｇが形成され、手前側と奥側の側面にはそれぞれ入出力外部電極３，４，５，６が形成されている。
【００１３】
図２に示すように、入出力外部電極３，４，５，６のそれぞれとグランド外部電極Ｇとの間には、複合素子１５ａ，１５ｂ，１５ｃ，１５ｄが電気的に接続されている。複合素子１５ａ〜１５ｄのそれぞれは、第１のバリスタ１２ａ〜１２ｄとインダクタ１３ａ〜１３ｄからなる並列回路に、さらに、第２のバリスタ１１ａ〜１１ｄを電気的に直列に接続した回路構成を有している。
【００１４】
図３及び図４に示すように、複合部品１を構成する積層体２は、複合素子１５ａ〜１５ｄの共通グランド内部パターン４７を表面に設けた絶縁性シート３３と、バリスタパターン４１ａ〜４６ａ，４１ｂ〜４６ｂ，４１ｃ〜４６ｃ，４１ｄ〜４６ｄやインダクタパターン４８ａ〜５２ａ，４８ｂ〜５２ｂ，４８ｃ〜５２ｃ，４８ｄ〜５２ｄをそれぞれ表面に設けた絶縁性シート２１〜３２と、予め表面にパターンを設けない保護用絶縁性シート（図示せず）などにて構成されている。
【００１５】
図３に示すように、バリスタパターン４１ａ〜４６ａは、シート２１〜２６の左側の位置に形成されている。バリスタパターン４１ａ，４５ａは、その引出し部がシート２１，２５の手前側および奥側の辺にそれぞれ露出している。バリスタパターン４３ａは、その引出し部がシート２３の左右の辺にそれぞれ露出している。バリスタパターン４２ａ，４４ａ，４６ａは、シート２２〜２５にそれぞれの設けたビアホール８０を介して電気的に接続されている。バリスタパターン４２ａ，４４ａ，４６ａは、絶縁性シート２２，２３，２６を挟んで広面積の（グランド側）バリスタパターン４３ａや共通グランド内部パターン４７に対向し、第１のバリスタ１２ａを形成する。さらに、バリスタパターン４２ａ，４４ａ，４６ａは、絶縁性シート２１，２４，２５を挟んでバリスタパターン４１ａ，４５ａに対向し、第２のバリスタ１１ａを形成する。
【００１６】
また、バリスタパターン４１ａ〜４６ａの右側に並設するように設けられたインダクタパターン４８ａ〜５２ａはシート２２〜２６にそれぞれ設けたビアホール８０を介して電気的に直列に接続され、螺旋状インダクタ１３ａを構成している。インダクタ１３ａの一端はバリスタパターン４２ａに電気的に接続され、他端は共通グランド内部パターン４７に電気的に接続されている。これにより、インダクタ１３ａと第１のバリスタ１２ａにて並列回路を構成している。そして、この並列回路に第２のバリスタ１１ａが電気的に直列に接続され、複合素子１５ａとされる。
【００１７】
同様に、バリスタパターン４１ｃ〜４６ｃは、シート２１〜２６の中央部右寄りの位置に形成されている。そして、バリスタパターン４２ｃ，４４ｃ，４６ｃは、絶縁性シート２２，２３，２６を挟んで（グランド側）バリスタパターン４３ｃや共通グランド内部パターン４７に対向し、第１のバリスタ１２ｃを形成する。さらに、バリスタパターン４２ｃ，４４ｃ，４６ｃは、絶縁性シート２１，２４，２５を挟んでバリスタパターン４１ｃ，４５ｃに対向し、第２のバリスタ１１ｃを形成する。
【００１８】
また、バリスタパターン４１ｃ〜４６ｃの右側に並設するように設けられたインダクタパターン４８ｃ〜５２ｃは螺旋状インダクタ１３ｃを構成し、インダクタ１３ｃの一端はバリスタパターン４２ｃに接続され、他端は共通グランド内部パターン４７に接続されている。これにより、インダクタ１３ｃと第１のバリスタ１２ｃにて並列回路を構成している。そして、この並列回路に第２のバリスタ１１ｃが電気的に直列に接続され、複合素子１５ｃとされる。
【００１９】
次に、図４に示すように、共通グランド内部パターン４７の下側に積層されるバリスタパターン４１ｂ〜４６ｂは、シート２７〜３２の中央部左寄りの位置に形成されている。バリスタパターン４２ｂ，４４ｂ，４６ｂは、絶縁性シート３０，２９，３３を挟んで広面積の（グランド側）バリスタパターン４３ｂや共通グランド内部パターン４７に対向し、第１のバリスタ１２ｂを形成する。さらに、バリスタパターン４２ｂ，４４ｂ，４６ｂは、絶縁性シート３１，２８，２７を挟んでバリスタパターン４１ｂ，４５ｂに対向し、第２のバリスタ１１ｂを形成する。
【００２０】
また、バリスタパターン４１ｂ〜４６ｂの左側に並設するように設けられたインダクタパターン４８ｂ〜５２ｂはシート２７〜３０にそれぞれ設けたビアホール８０を介して電気的に直列に接続され、螺旋状インダクタ１３ｂを構成している。インダクタ１３ｂの一端はバリスタパターン４２ｂに電気的に接続され、他端は共通グランド内部パターン４７に電気的に接続されている。これにより、インダクタ１３ｂと第１のバリスタ１２ｂにて並列回路を構成している。そして、この並列回路に第２のバリスタ１１ｂが電気的に直列に接続され、複合素子１５ｂとされる。
【００２１】
同様に、バリスタパターン４１ｄ〜４６ｄは、シート２７〜３２の右側の位置に形成されている。そして、バリスタパターン４２ｄ，４４ｄ，４６ｄは、絶縁性シート３０，２９，３３を挟んで（グランド側）バリスタパターン４３ｄや共通グランド内部パターン４７に対向し、第１のバリスタ１２ｄを形成する。さらに、バリスタパターン４２ｄ，４４ｄ，４６ｄは、絶縁性シート３１，２８，２７を挟んでバリスタパターン４１ｄ，４５ｄに対向し、第２のバリスタ１１ｄを形成する。
【００２２】
また、バリスタパターン４１ｄ〜４６ｄの左側に並設するように設けられたインダクタパターン４８ｄ〜５２ｄは螺旋状インダクタ１３ｄを構成し、インダクタ１３ｄの一端はバリスタパターン４２ｄに接続され、他端は共通グランド内部パターン４７に接続されている。これにより、インダクタ１３ｄと第１のバリスタ１２ｄにて並列回路を構成している。そして、この並列回路に第２のバリスタ１１ｄが電気的に直列に接続され、複合素子１５ｄとされる。
【００２３】
絶縁性シート２１〜３３は、バリスタ特性を有する半導体セラミック材料（例えば、ＺｎＯセラミックを主成分とした材料）からなる四角形状のシートである。パターン４１ａ〜４６ｄ，４８ａ〜５２ｄ，４７は、Ｐｔ，Ａｇ，Ｐｄ，Ｃｕ，Ａｕ，Ａｇ−Ｐｄ等からなり、印刷等の方法により形成される。
【００２４】
以上の各絶縁性シート２１〜３３を図３および図４に示すように積層した後、さらに、その上下に保護用絶縁性シートを積層して圧着した後、一体的に焼成することにより、図１に示す積層体２を形成する。この積層体２内に配設されている共通グランド内部パターン４７やバリスタパターン４３ａ〜４３ｄはグランド外部電極Ｇ（図１参照）に電気的に接続されている。また、バリスタパターン４１ａ，４５ａ、４１ｂ，４５ｂ、４１ｃ，４５ｃ、４１ｄ，４５ｄはそれぞれ、入出力外部電極３，４，５，６（図１参照）に電気的に接続されている。
【００２５】
以上の構成からなる複合部品１に内蔵された複合素子１５ａ〜１５ｄのそれぞれは、外部電極３，４，５，６とグランド外部電極Ｇの間に、第１のバリスタ１２ａ，１２ｂ，１２ｃ，１２ｄおよび第２のバリスタ１１ａ，１１ｂ，１１ｃ，１１ｄが直列接続されているので、静電気（サージ電圧）印加時はこれらバリスタ１１ａ〜１１ｄ，１２ａ〜１２ｄによって静電気を吸収、除去することができる。通常、信号ラインとＧＮＤの間にインダクタを有すると、静電気の抑圧効果が不十分となる。しかし、本発明の場合は、インダクタ１３ａ〜１３ｄに並列に第１のバリスタ１２ａ〜１２ｄが接続されているので、第１のバリスタ１２ａ〜１２ｄは静電気印加時に低インピーダンスとなり、静電気による電流は第１のバリスタ１２ａ〜１２ｄに流れる。従って、静電気が十分に抑制される。
【００２６】
しかも、静電気が加わらない通常作動時は、一般に、バリスタはコンデンサ機能も有しているので、第１のバリスタ１２ａ〜１２ｄとインダクタ１３ａ〜１３ｄはＬＣ並列共振回路を形成し、バンドパスフィルタを構成する。バンドパスフィルタは高周波領域でのインピーダンスを高くすることが可能であり、複合部品１は高周波信号の波形の歪みを抑えることができる。
【００２７】
図５に示すように、複合素子１５ａと１５ｂ、並びに、複合素子１５ｃと１５ｄはそれぞれ、積層体２の積層方向に積み重ねられている。従って、複合素子１５ａ〜１５ｄを並設した場合と比較して、複合部品１のプリント基板に占める実装面積を略１／２に小さくできる。そして、複合素子１５ａ〜１５ｄのそれぞれは、バリスタ１１ａ〜１１ｄ，１２ａ〜１２ｄを内蔵したバリスタ部とインダクタ１３ａ〜１３ｄを内蔵したインダクタ部を、積層体２の積層方向に対して直交する方向に並設している。
【００２８】
さらに、積層体２の積層方向に積み重ねられた二つの複合素子１５ａと１５ｂのうち、複合素子１５ａのバリスタ部と複合素子１５ｂのインダクタ部とが積層体２の積層方向に積み重ねられ、複合素子１５ａのインダクタ部と複合素子１５ｂのバリスタ部とが積層体２の積層方向に積み重ねられている。同様に、積層体２の積層方向に積み重ねられた二つの複合素子１５ｃと１５ｄのうち、複合素子１５ｃのバリスタ部と複合素子１５ｄのインダクタ部とが積層体２の積層方向に積み重ねられ、複合素子１５ｃのインダクタ部と複合素子１５ｄのバリスタ部とが積層体２の積層方向に積み重ねられている。
【００２９】
従って、複合素子１５ａ〜１５ｄのそれぞれのバリスタ部は積層体２の積層方向に対して直交する方向において千鳥状に配置され、複合素子１５ａ〜１５ｄのそれぞれのインダクタ部は積層体２の積層方向に対して直交する方向において千鳥状に配置されている。
【００３０】
これにより、積層体２の積層方向に隣接する二つの複合素子１５ａと１５ｂのそれぞれのバリスタ部同士間の距離を長くとることができ、かつ、インダクタ部同士間の距離も長くとることができる。従って、バリスタ部同士間のクロストーク並びにインダクタ部同士間のクロストークを小さくすることができる。
【００３１】
さらに、積層体２の積層方向において隣接する二つの複合素子１５ａと１５ｂ、並びに、複合素子１５ｃと１５ｄは、それぞれ共通グランド内部パターン４７を挟んで配置されている。従って、広面積の共通グランド内部パターン４７によって複合素子１５ａと１５ｂ間並びに、１５ｃと１５ｄ間の電磁気的カップリングが弱められ、複合素子１５ａと１５ｂ間、並びに、１５ｃと１５ｄ間のクロストークをより一層抑えることができる。
【００３２】
また、各複合素子１５ａ〜１５ｄのそれぞれの接地端を、積層体２の左右の端面に設けたグランド外部電極Ｇに電気的に接続することができるので、複数信号ラインのサージ対策をする場合にプリント基板のパターン設計が容易になる。
【００３３】
なお、本発明に係る複合部品は前記実施形態に限定するものではなく、その要旨の範囲内で種々に変更することができる。前記実施形態の複合部品は、積層体内に四つの複合素子をアレイ状に配設した例であるが、四つ以外の複数の複合素子を内蔵したものであっても、同様の効果が得られる。
【００３４】
さらに、前記実施形態は、それぞれインダクタパターンやバリスタパターンが形成された絶縁性シートを積み重ねた後、一体的に焼成するものであるが、必ずしもこれに限定されない。絶縁性シートは予め焼成されたものを用いてもよい。また、以下に説明する製法によって複合部品を作成してもよい。印刷等の方法によりペースト状の絶縁材料にて絶縁層を形成した後、その絶縁層の表面にペースト状の導電性材料を塗布して任意のパターンを形成する。次に、ペースト状の絶縁材料を前記パターンの上から塗布してパターンが内蔵された絶縁層とする。同様にして、順に重ね塗りすることにより積層構造を有する複合部品が得られる。
【００３５】
【発明の効果】
以上の説明で明らかなように、本発明によれば、積層体の積層方向に隣接する二つの複合素子のそれぞれのバリスタ部同士間の距離が長くなり、かつ、インダクタ部同士間の距離が長くなる。従って、バリスタ部同士間のクロストーク並びにインダクタ部同士間のクロストークを小さくすることができる。
【００３６】
さらに、積層体の積層方向において、隣接する二つの複合素子を共通グランド内部パターンを挟んで配置することにより、広面積の共通グランド内部パターンによって積層体の積層方向に隣接する二つの複合素子間の電磁気的カップリングが弱められ、複合素子間のクロストークがより一層抑えられる。
【図面の簡単な説明】
【図１】本発明に係る複合部品の一実施形態を示す外観斜視図。
【図２】図１に示した複合部品の電気等価回路図。
【図３】図１に示した複合部品の積層体の上半分を示す分解斜視図。
【図４】図１に示した複合部品の積層体の下半分を示す分解斜視図。
【図５】図１に示した複合部品の模式断面図。
【図６】従来の複合部品の模式断面図。
【符号の説明】
１…複合部品
２…積層体
３〜６…入出力外部電極
１１ａ〜１１ｄ…第２のバリスタ
１２ａ〜１２ｄ…第１のバリスタ
１３ａ〜１３ｄ…インダクタ
１５ａ〜１５ｄ…複合素子
２１〜３３…絶縁性シート
４１ａ〜４６ａ，４１ｂ〜４６ｂ，４１ｃ〜４６ｃ，４１ｄ〜４６ｄ…バリスタパターン
４７…共通グランド内部パターン
４８ａ〜５２ａ，４８ｂ〜５２ｂ，４８ｃ〜５２ｃ，４８ｄ〜５２ｄ…インダクタパターン
Ｇ…グランド外部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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