(57)【要約】【課題】トレンチ素子分離の構造に起因した、逆狭チャネル効果等のトランジスタの異常特性を防止できる半導体装置の製造方法を提供する。【解決手段】基板１１上に第１酸化膜１２を形成する工程、第１酸化膜１２上に研磨停止膜１３を堆積する工程、トレンチ素子分離領域１の研磨停止膜１３と第１酸化膜１２と基板１１をエッチングしてトレンチを形成する工程、トレンチ内の基板表面に第２酸化膜１４を形成する工程、トレンチ内及び研磨停止膜１３上にトレンチ充填材料１５を堆積した後、トレンチ充填材料１５をトレンチ素子分離領域１のトレンチ充填材料１５の表面の高さが研磨停止膜１３の表面の高さと略同レベルになるように研磨し平坦化する工程、研磨停止膜１３を除去する工程、エッチング保護膜を堆積した後エッチバックしてトレンチ充填材料１５の側壁にサイドウォール状保護膜２１を形成する工程を有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
トレンチ素子分離領域を有する半導体装置の製造方法であって、
基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に研磨停止膜を堆積する工程と、
前記トレンチ素子分離領域の前記研磨停止膜と前記第１の酸化膜と前記基板のエッチングを行い前記基板にトレンチを形成する工程と、
前記トレンチ内の前記基板表面に第２の酸化膜を形成する工程と、
前記トレンチ内及び前記研磨停止膜上にトレンチ充填材料を堆積した後、前記トレンチ充填材料を、前記トレンチ素子分離領域の前記トレンチ充填材料の表面の高さが前記研磨停止膜の表面の高さと略同一レベルになるように研磨して平坦化する工程と、
前記研磨停止膜を除去する工程と、
エッチング保護膜を堆積して前記エッチング保護膜のエッチバックを行い、前記トレンチ充填材料の側壁にサイドウォール状保護膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチング保護膜は、シリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記研磨停止膜はシリコン窒化膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォール状保護膜は、後工程における前記トレンチ充填材料がエッチングされる処理によって前記トレンチ充填材料の上部端縁部での酸化膜の膜減りによる窪みが発生するのを防止可能に形成されることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくは、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来より、トレンチを用いて素子分離を行う素子分離方法、トレンチ素子分離構造を有する半導体装置が知られている（特許文献１〜４参照）。
【０００３】
以下、従来技術でのトレンチ素子分離形成の例を、図２（ａ）〜図２（ｅ）、及び図３を参照し説明する。図２（ａ）〜（ｅ）の夫々は、製造工程の各工程途中での半導体装置の概略断面図を示したもので、トランジスタ部２におけるゲート電極の幅方向での概略断面図を示したものである。図３は、図２（ｅ）のα部の拡大図である。
【０００４】
先ず、図２（ａ）に示すように、半導体基板上１１に薄い絶縁膜（パッド絶縁膜）１２を熱酸化により形成後、研磨停止膜としてＳｉＮ膜１３を堆積する。次に、フォトリソグラフィ技術を用いて、トランジスタ部２の素子分離領域１をパターニングし、続いてＳｉＮ膜１３，パッド絶縁膜１２，半導体基板１１をエッチングし、素子分離溝（トレンチ）を形成しトレンチ部１を形成する。
【０００５】
次に、図２（ｂ）に示すように、トレンチ部１の内壁に、熱酸化による薄い酸化膜１４を形成する。その後、ＣＶＤ法によりＣＶＤＳｉＯ２膜１５を堆積し、トレンチ部１をＣＶＤＳｉＯ２膜１５で充填する。
【０００６】
次に、図２（ｃ）に示すように、ＣＶＤＳｉＯ２膜１５を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により研磨し平坦化する。この際、ＣＭＰ法による研磨は、ＳｉＮ膜１３が露出した時点で終了させる。これにより、トレンチ部１にはＣＶＤＳｉＯ２膜１５が埋め込まれる。
【０００７】
次に、図２（ｄ）に示すように、ＳｉＮ膜をウエットエッチング法で除去し、続いてウエットエッチング法でパッド絶縁膜１２も除去する。次に、トランジスタ部２のゲート酸化膜を形成するための洗浄処理を行う。尚、この洗浄工程では、酸化膜をエッチングするフッ酸溶液による処理も含まれており、パッド絶縁膜１２や洗浄処理工程等のウエットエッチングによりＣＶＤＳｉＯ２膜１５は、図２（ｄ）の様な形状となる。つまり、ＣＶＤＳｉＯ２膜の上部と側壁部の両方からエッチングが進み、更には、トレンチ部１の側壁上部の熱酸化膜１４もエッチングされ、トレンチ部１の上端部の半導体基板１１表面が露出した状態となる。
【０００８】
次に、図２（ｅ）に示すように、熱酸化法によりゲート酸化膜１６を形成し、その後、ゲート電極となるポリシリコンをＣＶＤ法により堆積し、ポリシリコン膜内に不純物を拡散して低抵抗化し、フォトリソグラフィ技術を用いてポリシリコン膜３１，ゲート酸化膜１６をパターニングして、トランジスタ部２のゲート電極３を形成する。その後工程の図示は省略するが、一般的な手法・工程に準じた製造方法により、トランジスタ部２のソース・ドレイン領域や配線等が形成され半導体装置が作製される。
【０００９】
しかし、前述した半導体装置、及びその製造方法では、トランジスタ部２の正常な特性が得られないと言う問題が発生する可能性がある。これは、トランジスタのチャネル幅端部、図２（ｅ）のα部の様な構造に起因するものである。α部の詳細を図３に示す。
【００１０】
このように窪みが出来た状態でゲート酸化、及びゲート電極の形成を行うと、ＳＴＩエッジ部のシリコンコーナー部（β部）で電界集中が発生し、トランジスタの逆狭チャネル効果等の寄生効果が現れる。
【００１１】
【特許文献１】
特開２０００―２０８６１３号公報
【特許文献２】
特開平１１―８７４９０号公報
【特許文献３】
特開平８―３３０４１０号公報
【特許文献４】
特開２０００―３０６９８９号公報
【００１２】
【発明が解決しようとする課題】
上記従来のトレンチ素子分離を有する半導体装置のトランジスタ部の素子分離構造は、トランジスタ特性として不都合な逆狭チャネル等の異常特性を発生させるという問題がある。
【００１３】
本発明は、上記問題点に鑑みてなされたもので、その目的は、トレンチ素子分離の構造に起因した、逆狭チャネル効果等のトランジスタの異常特性を防止できる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体装置の製造方法は、トレンチ素子分離領域を有する半導体装置の製造方法であって、基板上に第１の酸化膜を形成する工程と、前記第１の酸化膜上に研磨停止膜を堆積する工程と、前記トレンチ素子分離領域の前記研磨停止膜と前記第１の酸化膜と前記基板のエッチングを行い前記基板にトレンチを形成する工程と、前記トレンチ内の前記基板表面に第２の酸化膜を形成する工程と、前記トレンチ内及び前記研磨停止膜上にトレンチ充填材料を堆積した後、前記トレンチ充填材料を、前記トレンチ素子分離領域の前記トレンチ充填材料の表面の高さが前記研磨停止膜の表面の高さと略同一レベルになるように研磨して平坦化する工程と、前記研磨停止膜を除去する工程と、エッチング保護膜を堆積して前記エッチング保護膜のエッチバックを行い、前記トレンチ充填材料の側壁にサイドウォール状保護膜を形成する工程と、を有することを特徴とする。
【００１５】
更に、前記エッチング保護膜は、シリコン酸化膜またはシリコン窒化膜であることを特徴とし、前記研磨停止膜はシリコン窒化膜であることを特徴とする。
【００１６】
また、前記サイドウォール状保護膜は、後工程における前記トレンチ充填材料がエッチングされる処理によって前記トレンチ充填材料の上部端縁部での酸化膜の膜減りによる窪みが発生するのを防止可能に形成されることを特徴とする。より具体的には、パッド酸化膜除去，犠牲酸化膜除去等の後工程処理によって前記トレンチ充填材料の上部端縁部での当該窪みの発生に対して、ウエットエッチングの始点を移動させるように前記サイドウォール状保護膜が形成されることを特徴とするものである。
【００１７】
上記特徴を備えた本発明に係る半導体装置の製造方法によれば、トレンチ上端部の窪みの発生を防止することが可能となる。これにより、トランジスタのゲート酸化膜とゲート電極が、トレンチ上端部の窪みにまで形成されることによる、トランジスタの逆狭チャネル効果等の異常特性発生を抑制することができる。
【００１８】
【発明の実施の形態】
本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。尚、図２に示す従来技術と共通する部分及び箇所には同じ符号を付して説明する。
【００１９】
図１（ａ）〜（ｇ）は、本発明方法の製造工程を説明するための各工程途中の半導体装置の断面図である。尚、各断面図は、トランジスタ部２におけるゲート電極の幅方向での概略断面図を示したものである。
【００２０】
本発明方法においては、図１（ａ）に示すように、例えば半導体基板上１１に薄い絶縁膜（パッド絶縁膜）１２を熱酸化により形成する（第１の酸化膜の形成）。その膜厚は例えば１０ｎｍ〜２０ｎｍである。次に、例えばＣＶＤ法によりパッド絶縁膜上に研磨停止膜としてＳｉＮ膜１３を堆積する。ＳｉＮ膜１３の膜厚は、例えば１５０ｎｍ〜２００ｎｍである。次に、フォトリソグラフィ技術を用いて、トランジスタ部２の素子分離領域１をパターニングし、続いて、素子分離領域１のＳｉＮ膜１３，パッド絶縁膜１２，半導体基板１１をエッチングし、素子分離溝（トレンチ）を形成しトレンチ部１を形成する。トレンチ溝の深さは、例えば３００ｎｍ〜４００ｎｍである。その後、レジストパターンを除去する。
【００２１】
次に、図１（ｂ）に示すように、トレンチ部１内の半導体基板１１表面と絶縁膜との界面安定化のために、例えば熱酸化による薄い酸化膜１４（第２の酸化膜）を形成する。第２の酸化膜１４の膜厚は、例えば１０ｎｍ〜２０ｎｍである。その後、例えば高密度プラズマＣＶＤ法によりＣＶＤＳｉＯ２膜（トレンチ充填材料）１５を堆積し、トレンチ部１をＣＶＤＳｉＯ２膜１５で充填するように堆積する。
【００２２】
次に、図１（ｃ）に示すように、ＣＶＤＳｉＯ２膜１５を、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により研磨し平坦化する。この際、ＣＭＰ法による研磨は、トランジスタ部２のＳｉＮ膜１３が露出した時点で終了させる。これにより、トレンチ部１にはＣＶＤＳｉＯ２膜１５が埋め込まれる。
【００２３】
次に、図１（ｄ）に示すように、トランジスタ部２のＳｉＮ膜１３をウエットエッチング法で除去する。これにより、トレンチ部１に充填されていたＣＶＤＳｉＯ２膜の表面位置は、半導体基板１１表面位置より上方になり、半導体基板１１表面位置からの膜厚は、エッチングされたＳｉＮ膜１３の膜厚とパッド絶縁膜１２の残り膜厚の和にほぼ等しい膜厚となる。この段階で、トランジスタ部２には、パッド絶縁膜１２の一部または全部がエッチングされずに残っている。
【００２４】
次に、図１（ｅ）に示すように、例えばプラズマＣＶＤ法によりＣＶＤＳｉＯ２膜またはＳｉＮ膜によるエッチング保護膜を１５０ｎｍ程度堆積し、このＣＶＤＳｉＯ２膜またはＳｉＮ膜のエッチング保護膜をエッチバックして、ＣＶＤＳｉＯ２膜１５の側壁にサイドウォール状のエッチング保護膜（サイドウォール状保護膜）２１を形成する。上記エッチバックにより、サイドウォール幅は、約１００ｎｍ程度となる。この時、パッド酸化膜１２を残し、半導体基板１１表面をエッチングしないようにする。
【００２５】
次に、図１（ｆ）に示すように、パッド絶縁膜１２をウエットエッチング法で除去する。次にトランジスタ部２のゲート酸化膜を形成するための洗浄処理を行う。尚、この洗浄工程では、酸化膜をエッチングするフッ酸溶液による処理も含まれており、パッド絶縁膜１２のエッチングや洗浄処理工程等のウエットエッチングによりＣＶＤＳｉＯ２膜１５は、図１（ｆ）に示すような形状となる。しかし、エッチング保護膜２１をサイドウォール状に形成することで、ウエットエッチングによる膜減りの始点が移動しており、従来例（図２（ｄ）参照）のような、トレンチ部１ＣＶＤＳｉＯ２膜１５の上端部の窪みの発生と半導体基板１１表面が露出した状態とはならない。
【００２６】
次に、図１（ｇ）に示すように、熱酸化法によりゲート酸化膜４〜５ｎｍ程度を形成し、その後、ゲート電極となるポリシリコンをＣＶＤ法により１５０ｎｍ〜２００ｎｍ堆積し、ポリシリコン膜内に不純物を拡散して低抵抗化し、フォトリソグラフィ技術を用いてポリシリコン膜３１，ゲート酸化膜１６をパターニングして、トランジスタ部２のゲート電極３を形成する。その後工程の図示は省略するが、一般的な手法・工程に準じた製造方法により、半導体装置が作製される。
【００２７】
以上、本発明方法の一実施の形態について具体的に説明したが、本発明は上記実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。例えば、上記実施形態において挙げた数値はあくまで一例に過ぎず必要に応じてこれと異なる数値を用いても良い。更に、例えば、上記実施形態においては、トレンチ部１の埋め込み酸化膜（ＣＶＤＳｉＯ２）１５の形成に高密度プラズマＣＶＤ法を用いたが、高密度プラズマＣＶＤ法以外の化学気相成長法を用いても良い。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、半導体基板に形成されたトレンチ素子分離領域の上端部が半導体基板上面より落ち込み、窪みが形成される状態を防止することができ、逆狭チャネル効果等のトランジスタの異常特性の発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の一実施形態の製造工程を示す各工程途中の半導体装置の断面図
【図２】従来技術による半導体装置の製造方法における製造工程を示す各工程途中の半導体装置の断面図
【図３】従来技術による半導体装置の製造方法を説明するための要部断面図
【符号の説明】
１      素子分離領域／トレンチ部、
２      トランジスタ部、
３      ゲート電極、
１１    半導体基板（基板）、
１２    パッド絶縁膜（第１の酸化膜）、
１３    ＳｉＮ膜（研磨停止膜）、
１４    熱酸化膜（第２の酸化膜）、
１５    ＣＶＤＳｉＯ２膜（トレンチ充填材料）、
１６    ゲート酸化膜、
２１    サイドウォール状保護膜（ＣＶＤＳｉＯ２）、
３１    ポリシリコン膜
【図１】
2004319556.tif 000003
【図２】
2004319556.tif 000004
【図３】
2004319556.tif 000005