(57)【要約】【課題】効率的なコントロール信号処理が可能な小型の磁気記録再生装置を提供する。【解決手段】この磁気記録再生装置では、電圧フォロア３５の消費電流が一時的に大きくなる消費電流過渡期だけコンデンサ１６から各種アンプに基準電圧ＡＭＰＶＲＥＦを供給し、それ以外の期間には電圧フォロア３５から各種アンプに基準電圧ＡＭＰＶＲＥＦを供給するように制御するため、スイッチ回路ＳＷ１およびＡＭＰＶＲＥＦ制御回路１１が設けられる。このため、コントロール信号の書換えモードにおいて、電圧フォロア３５に一時的に過大な負荷がかかるのが防止される。したがって、効率的なコントロール信号処理が可能な小型の磁気記録再生装置が実現できる。【選択図】        図８
2004335062.tif 000002
【特許請求の範囲】
【請求項１】
磁気記録媒体のコントロール信号を書換える書換モードを有する磁気記録再生装置であって、
その一方電極が第１の端子に接続され、その他方電極が接地された第１のコンデンサ、
その一方電極が第２の端子に接続され、その他方電極が接地された第２のコンデンサ、
第３および第４の端子間に接続され、前記コントロール信号の書込を行なうためのコントロールヘッド、
電源電位と接地電位の間の基準電位を出力する電圧フォロア、
前記第１の端子から前記基準電位を受けるアンプ、
前記書換モード時において、第１の期間に前記第３および第４の端子にそれぞれ前記接地電位および前記電源電位を与え、次いで前記第２の期間に前記第３および第４の端子にそれぞれ前記電源電位および前記接地電位を与える書込回路、
前記電圧フォロアの出力電位を前記第２の端子に与えて該第２の端子を前記基準電位に充電させた後、前記第１の期間は前記第２および第４の端子間を接続して信号の書込を無効化し、前記第２の期間は前記第２および前記第３の端子間を接続して信号の書込を有効化させる第１の切換回路、および
前記電圧フォロアの出力電位を前記第１の端子に与えて該第１の端子を前記基準電位に充電させ、前記第２の期間終了時を含む予め定められた時間だけ前記電圧フォロアの出力ノードと前記第１の端子との間を電気的に切離す第２の切換回路を備える、磁気記録再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は磁気記録再生装置に関し、特に、磁気記録媒体のコントロール信号を書換える書換モードを有する磁気記録再生装置に関する。
【０００２】
【従来の技術】
一般に、ＶＴＲ（Ｖｉｄｅｏ  Ｔａｐｅ  Ｒｅｃｏｒｄｅｒ）では、テープ再生時におけるテープ走行速度とビデオヘッドの回転位置との関係を、テープ記録時におけるそれらの関係に合わせるためにコントロール信号（ＣＴＬ信号：Ｃｏｎｔｒｏｌ  Ｔｒａｃｋ  Ｓｉｇｎａｌ）を用いる。
【０００３】
スイッチングノイズの影響を受けずにコントロール信号を正確に検出するために、コントロール信号を増幅する増幅回路の出力端子の直流レベルをコントロール信号の読出し時、書込み時に関わらず常に一定レベルにする方法が提案されている（たとえば、特許文献１参照）。
【０００４】
【特許文献１】
特開平１−２１１３０４号公報
【０００５】
【発明が解決しようとする課題】
従来の磁気記録再生装置では、１個の電圧フォロアで生成した基準電圧を増幅回路に供給するため、ビデオテープのコントロールトラックに記録されたコントロール信号を書換える（頭出し信号をコントロール信号上に再記録する場合など）ときに、電圧フォロアの消費電流が一時的に大きくなり、電圧フォロアに過大な負荷がかかるという問題があった。
【０００６】
この対策として、電圧フォロアの駆動能力を上げる方法や、電圧フォロアを複数個使用する方法を用いた場合、装置の小型化が妨げられてしまう。
【０００７】
それゆえに、この発明の主たる目的は、効率的なコントロール信号処理が可能な小型の磁気記録再生装置を提供することである。
【０００８】
【課題を解決するための手段】
この発明に係る磁気記録再生装置は、磁気記録媒体のコントロール信号を書換える書換モードを有する磁気記録再生装置であって、その一方電極が第１の端子に接続され、その他方電極が接地された第１のコンデンサと、その一方電極が第２の端子に接続され、その他方電極が接地された第２のコンデンサと、第３および第４の端子間に接続され、コントロール信号の書込を行なうためのコントロールヘッドと、電源電位と接地電位の間の基準電位を出力する電圧フォロアと、第１の端子から基準電位を受けるアンプと、書換モード時において、第１の期間に第３および第４の端子にそれぞれ接地電位および電源電位を与え、次いで第２の期間に第３および第４の端子にそれぞれ電源電位および接地電位を与える書込回路と、電圧フォロアの出力電位を第２の端子に与えて該第２の端子を基準電位に充電させた後、第１の期間は第２および第４の端子間を接続して信号の書込を無効化し、第２の期間は第２および第３の端子間を接続して信号の書込を有効化させる第１の切換回路と、電圧フォロアの出力電位を第１の端子に与えて該第１の端子を基準電位に充電させ、第２の期間終了時を含む予め定められた時間だけ前記電圧フォロアの出力ノードと第１の端子との間を電気的に切離す第２の切換回路とを備えたものである。
【０００９】
【発明の実施の形態】
図１は、この発明の一実施の形態による磁気記録再生装置の要部の構成を示すのブロック図である。図１において、コントロール信号処理回路３は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）１および制御レジスタ２によって制御され、サーボ系の基準信号を生成する。
【００１０】
ＣＰＵ１は、ビデオテープのコントロール信号ＣＴＬの書換えを指示する書換要求信号を生成し、制御レジスタ２およびコントロール信号処理回路３に出力する。制御レジスタ２は、ＣＰＵ１からの書換要求信号に応じて制御信号ＲＰＳＷ，ＳＷＥ，ＣＤＳＷ，ＲＣＴＬＥ，ＲＣＴＬ，ＲＣＴＬＮを生成し、コントロール信号処理回路３に出力する。コントロール信号処理回路３は、ＣＰＵ１からの書換要求信号および制御レジスタ２からの制御信号ＲＰＳＷ，ＳＷＥ，ＣＤＳＷ，ＲＣＴＬＥ，ＲＣＴＬ，ＲＣＴＬＮに基づいて、ビデオテープのコントロール信号ＣＴＬの読出しおよび書込みを行い、コントロール信号ＣＴＬに応じた制御信号ＣＴＬＲを出力する。サーボ系は、コントロール信号処理回路３からの制御信号ＣＴＬＲを基準信号として用い、テープ走行を制御する。
【００１１】
図２は、図１に示したコントロール信号処理回路３の構成を示す回路図である。図２において、このコントロール信号処理回路３は、ＡＭＰＶＲＥＦ制御回路１１、ＣＴＬブロック制御回路１２，基準電圧発生回路１３、ＣＴＬブロック１４、ＣＴＬアンプ１５、コンデンサ１６およびスイッチ回路ＳＷ１〜ＳＷ６を備える。
【００１２】
ＡＭＰＶＲＥＦ制御回路１１は、反転回路１７〜１９、ＮＡＮＤ回路２０およびＯＲ回路２１を含む。反転回路１７は書換要求信号を反転し、反転回路１８は制御信号ＣＴＬＲを反転し、反転回路１９は制御信号ＲＣＴＬを反転する。ＮＡＮＤ回路２０は、反転回路１８，１９の出力信号および制御信号ＳＷＥに応じた信号を出力する。ＯＲ回路２１は、反転回路１７の出力信号およびＮＡＮＤ回路２０の出力信号に応じた信号を出力する。
【００１３】
ＣＴＬブロック制御回路１２は、論理回路２２，２３、ＡＮＤ回路２４，２５および書込バッファ２６，２７を含む。論理回路２２は、制御信号ＳＷＥ、および制御信号ＲＣＴＬの反転信号に応じた信号を出力する。ＡＮＤ回路２４は、制御信号ＳＷＥ，ＲＣＴＬに応じた信号を出力する。論理回路２３は、制御信号ＲＣＴＬＮ、および制御信号ＲＣＴＬの反転信号に応じた信号を出力する。ＡＮＤ回路２５は、制御信号ＲＣＴＬＮ，ＲＣＴＬに応じた信号を出力する。書込みバッファ２６は、制御信号ＲＣＴＬＥが「Ｈ」レベルにされたことに応じて活性化され、論理回路２３からの信号をバッファリングして出力する。書込みバッファ２７は、制御信号ＲＣＴＬＥが「Ｈ」レベルにされたことに応じて活性化され、ＡＮＤ回路２５からの信号をバッファリングして出力する。
【００１４】
基準電圧発生回路１３は、抵抗素子３３，３４および電圧フォロア３５を含む。抵抗素子３３，３４は、電源電位ＶＣＣのラインと基準電位ＶＳＳのラインとの間に直列接続される。電圧フォロア３５は、その正入力端子が抵抗素子３３，３４の間のノードに接続されるとともに端子３０に接続され、その出力端子がその負入力端子に接続される。この電圧フォロア３５は、抵抗素子３３，３４によって電源電位ＶＣＣが分圧された電位（たとえば、ＶＣＣ／２）をその正入力端子が受け、基準電圧（たとえば、ＶＣＣ／２）を生成する。なお、この電圧フォロア３５の正入力端子が受ける電位は、端子３０に任意の電位を与えることによって任意の値に調節される。
【００１５】
ＣＴＬブロック１４は、ＣＴＬヘッド３６およびコンデンサ３７を含む。ＣＴＬヘッド３６は、コイル３８、コンデンサ３９および抵抗素子４０を含む。コイル３８、コンデンサ３９および抵抗素子４０は、ＣＴＬ−端子２８とＣＴＬ＋端子２９との間に並列接続される。このＣＴＬヘッド３６は、ビデオテープのコントロール信号ＣＴＬの読出しおよび書込みを行なう。コンデンサ３７は、Ｃ端子３２と基準電位ＶＳＳのラインとの間に接続される。
【００１６】
ＣＴＬアンプ１５は、ＣＴＬヘッド３６からのコントロール信号ＣＴＬを増幅し、サーボ系および反転回路１８に制御信号ＣＴＬＲを出力する。コンデンサ１６は、端子３１と基準電位ＶＳＳのラインとの間に接続され、電圧フォロア３５からの基準電圧をノイズ除去して安定化させる。
【００１７】
スイッチ回路ＳＷ１は、電圧フォロア３５の出力端子と端子３１との間に接続され、ＯＲ回路２１の出力信号が「Ｈ」レベルのときはオン状態になり、ＯＲ回路２１の出力信号が「Ｌ」レベルのときはオフ状態になる。また、端子３１はＣＴＬアンプ１５などの各種アンプに接続され、基準電圧ＡＭＰＶＲＥＦを与える。スイッチ回路ＳＷ２は、電圧フォロア３５の出力端子とＣ端子３２との間に接続され、制御信号ＣＤＳＷが「Ｈ」レベルのときはオン状態になり、制御信号ＣＤＳＷが「Ｌ」レベルのときはオフ状態になる。
【００１８】
スイッチ回路ＳＷ３は、Ｃ端子３２とＣＴＬ−端子２８との間に接続され、論理回路２２の出力信号が「Ｈ」レベルのときはオン状態になり、論理回路２２の出力信号が「Ｌ」レベルのときはオフ状態になる。スイッチ回路ＳＷ４は、Ｃ端子３２とＣＴＬ＋端子２９との間に接続され、ＡＮＤ回路２４の出力信号が「Ｈ」レベルのときはオン状態になり、ＡＮＤ回路２４の出力信号が「Ｌ」レベルのときはオフ状態になる。
【００１９】
スイッチ回路ＳＷ５は、制御信号ＲＰＳＷが「Ｈ」レベルのときはＣＴＬアンプ１５とＣＴＬ−端子２８とを接続し、制御信号ＲＰＳＷが「Ｌ」レベルのときはＣＴＬアンプ１５と端子３１とを接続する。スイッチ回路ＳＷ６は、制御信号ＲＰＳＷが「Ｈ」レベルのときはＣＴＬアンプ１５とＣＴＬ＋端子２９とを接続し、制御信号ＲＰＳＷが「Ｌ」レベルのときはＣＴＬアンプ１５と端子３１とを接続する。
【００２０】
図３は、図２に示したコントロール信号処理回路３の動作を説明するための書換要求信号、コントロール信号ＣＴＬ、制御信号ＣＴＬＲ，ＲＰＳＷ，ＳＷＥ，ＲＣＴＬＥ，ＲＣＴＬ，ＲＣＴＬＮ，ＣＤＳＷ、ＣＴＬ＋端子２９の電位、ＣＴＬ−端子２８の電位およびＣ端子３２の電位を示すタイミングチャートである。図３において、ある時刻に書換要求信号が「Ｈ」レベルに立上げられ、コントロール信号処理回路３が書換モードにされる。
【００２１】
時刻Ｔ１において、ＣＴＬヘッド３６がビデオテープからのコントロール信号ＣＴＬの正パルスを検出する。ＣＴＬアンプ１５は、ＣＴＬヘッド３６からのコントロール信号ＣＴＬの正パルスに応じて、制御信号ＣＴＬＲを「Ｈ」レベルに立上げる。図４は、時刻Ｔ１におけるコントロール信号処理回路３の動作を説明するための回路図である。図４において、ＡＭＰＶＲＥＦ制御回路１１は、「Ｈ」レベルの書換要求信号および制御信号ＣＴＬＲ、「Ｌ」レベルの制御信号ＳＷＥ，ＲＣＴＬに応じて「Ｈ」レベルの信号を出力している。スイッチ回路ＳＷ１は、ＡＭＰＶＲＥＦ制御回路１１からの「Ｈ」レベルの信号に応じてオン状態になっている。
【００２２】
ＣＴＬブロック制御回路１２は、「Ｌ」レベルの制御信号ＳＷＥ，ＲＣＴＬに応じて、スイッチ回路ＳＷ３，ＳＷ４に「Ｌ」レベルの信号を出力している。スイッチ回路ＳＷ３，ＳＷ４は、ＣＴＬブロック制御回路１２からの「Ｌ」レベルの信号に応じてオフ状態になっている。また、書込みバッファ２６，２７は、「Ｌ」レベルの制御信号ＲＣＴＬＥによって非活性にされている。
【００２３】
スイッチ回路ＳＷ２は、「Ｈ」レベルの制御信号ＣＤＳＷに応じてオン状態になっている。スイッチ回路ＳＷ５は、「Ｈ」レベルの制御信号ＲＰＳＷに応じてＣＴＬアンプ１５とＣＴＬ−端子２８とを接続し、スイッチ回路ＳＷ６は、「Ｈ」レベルの制御信号ＲＰＳＷに応じてＣＴＬアンプ１５とＣＴＬ＋端子２９とを接続している。コントロール信号処理回路３は、制御信号ＲＰＳＷが「Ｈ」レベルの期間は、ビデオテープからコントロール信号ＣＴＬを読出す読出モードにされる。
【００２４】
コンデンサ１６，３７は、電圧フォロア３５からの基準電圧ＶＣＣ／２によって充電され、端子３１およびＣ端子３２は電位ＶＣＣ／２にされている。ＣＴＬ−端子２８およびＣＴＬ＋端子２９は、ＣＴＬアンプ１５によって電位ＶＣＣ／２にされている。このとき、ＣＴＬヘッド３６によってビデオテープからコントロール信号ＣＴＬが読出されている。ＣＴＬアンプ１５は、検出されたコントロール信号ＣＴＬの正パルスに応じて、制御信号ＣＴＬＲを「Ｈ」レベルに立上げる。
【００２５】
図３に戻って、時刻Ｔ１から時刻Ｔ２までの間のある時刻に制御信号ＲＣＴＬが「Ｈ」レベルに立上げられる。このとき、ＡＭＰＶＲＥＦ制御回路１１およびＣＴＬブロック制御回路１２の出力信号は変わらず、コントロール信号処理回路３の動作状態は変わらない。
【００２６】
時刻Ｔ２において、制御信号ＲＰＳＷ，ＣＤＳＷが「Ｌ」レベルに立下げられる。図５は、時刻Ｔ２におけるコントロール信号処理回路３の動作を説明するための回路図である。図５のコントロール処理回路３の動作状態を参照して、図４のコントロール処理回路３の動作状態と異なる点は、スイッチ回路ＳＷ２がオフ状態になっている点と、スイッチ回路ＳＷ５，ＳＷ６が切換えられている点である。
【００２７】
スイッチ回路ＳＷ２は、制御信号ＣＤＳＷが「Ｌ」レベルに立下げられたことに応じてオフ状態になり、電圧フォロア３５の出力端子とＣ端子３２とを電気的に切離す。このとき、Ｃ端子３２の電位はＶＣＣ／２のまま変わらない。スイッチ回路ＳＷ５，ＳＷ６は、制御信号ＲＰＳＷが「Ｌ」レベルに立ち下げられたことに応じて切換えられ、ＣＴＬアンプ１５と端子３１とを接続する。このとき、ＣＴＬ−端子２８およびＣＴＬ＋端子２９の電位はＶＣＣ／２のまま変わらない。また、コントロール信号処理回路３は、制御信号ＲＰＳＷが「Ｌ」レベルの期間は、ビデオテープにコントロール信号ＣＴＬを書込む書込モードにされ、ＣＴＬアンプ１５は電圧フォロア３５で生成された基準電圧ＡＭＰＶＲＥＦを受ける。
【００２８】
図３に戻って、時刻Ｔ２から時刻Ｔ３までの間のある時刻に、制御信号ＳＷＥが「Ｈ」レベルに立上げられる。これに応じて、ＡＮＤ回路２４の出力信号が「Ｈ」レベルに立上げられる。スイッチ回路ＳＷ４は、ＡＮＤ回路２４からの「Ｈ」レベルの信号に応じてオン状態になり、Ｃ端子３２とＣＴＬ＋端子２９とを接続する。このとき、Ｃ端子３２の電位、ＣＴＬ−端子２８の電位およびＣＴＬ＋端子２９の電位はＶＣＣ／２のまま変わらない。
【００２９】
次に、制御信号ＲＣＴＬＥが「Ｈ」レベルに立上げられる。これに応じて、書込バッファ２６，２７が活性化される。書込バッファ２６は、論理回路２３からの「Ｌ」レベルの信号に応じて、ＣＴＬ−端子２８の電位を「Ｌ」レベルに立下げる。書込バッファ２７は、ＡＮＤ回路２５からの「Ｌ」レベルの信号に応じて、ＣＴＬ＋端子２９の電位を「Ｌ」レベルに立下げる。
【００３０】
時刻Ｔ３において、制御信号ＲＣＴＬＮが「Ｈ」レベルに立上げられる。図６は、時刻Ｔ３におけるコントロール信号処理回路３の動作を説明するための回路図である。
【００３１】
ＣＴＬブロック制御回路１２において、制御信号ＲＣＴＬＮが「Ｈ」レベルに立上げられても論理回路２３の出力信号は「Ｌ」レベルのまま変わらない。一方、制御信号ＲＣＴＬＮが「Ｈ」レベルに立上げられたことに応じて、ＡＮＤ回路２５の出力信号は「Ｈ」レベルに立上げられる。書込バッファ２６は、ＣＴＬ−端子２８の電位を「Ｌ」レベルに保持する。書込バッファ２７は、ＡＮＤ回路２５の出力信号が「Ｈ」レベルに立上げられたことに応じて、ＣＴＬ＋端子２９の電位を「Ｈ」レベルに立上げる。このとき、スイッチ回路ＳＷ４によってＣ端子３２とＣＴＬ＋端子２９とが接続されているため、ＣＴＬ＋端子２９の電位の立上がりはコンデンサ３７によって緩やかにされる。すなわち、ＣＴＬ＋端子２９およびＣ端子３２の電位は「Ｈ」レベルに緩やかに立上げられる。したがって、コイル３８をＣＴＬ＋端子２９からＣＴＬ−端子２８の方向へ電流が流れるが、ビデオテープへのコントロール信号の書込みは有効にならない。
【００３２】
時刻Ｔ４において、制御信号ＲＣＴＬが「Ｌ」レベルに立下げられる。図７は、時刻Ｔ４におけるコントロール信号処理回路３の動作を説明するための回路図である。図７のコントロール処理回路３の動作状態を参照して、図６のコントロール処理回路３の動作状態と異なる点は、スイッチ回路ＳＷ３がオン状態になり、スイッチ回路ＳＷ４がオフ状態になっている点と、書込バッファ２６の出力信号が「Ｈ」レベルにされ、書込バッファ２７の出力信号が「Ｌ」レベルにされている点である。
【００３３】
制御信号ＲＣＴＬが「Ｌ」レベルに立下げられたことに応じて、論理回路２２の出力信号が「Ｈ」レベルに立上げられる。スイッチ回路ＳＷ３は、論理回路２２からの「Ｈ」レベルの信号に応じてオン状態になり、Ｃ端子３２とＣＴＬ−端子２８とを接続する。また、制御信号ＲＣＴＬが「Ｌ」レベルに立下げられたことに応じて、ＡＮＤ回路２４の出力信号が「Ｌ」レベルに立下げられる。スイッチ回路ＳＷ４は、ＡＮＤ回路２４からの「Ｌ」レベルの信号に応じてオフ状態になり、Ｃ端子３２とＣＴＬ＋端子２９とを電気的に切離す。
【００３４】
また、制御信号ＲＣＴＬが「Ｌ」レベルに立下げられたことに応じて、論理回路２３の出力信号は「Ｈ」レベルに立上げられ、ＡＮＤ回路２５の出力信号は「Ｌ」レベルに立下げられる。書込バッファ２６は、論理回路２３からの信号が「Ｈ」レベルに立上げられたことに応じて、ＣＴＬ−端子２８の電位を「Ｈ」レベルに立上げる。このとき、コンデンサ３７は「Ｈ」レベルに充電されているためＣ端子３２の電位は「Ｈ」レベルのまま変わらず、ＣＴＬ−端子２８の電位の立上がりはコンデンサ３７によって緩やかにされない。書込バッファ２７は、ＡＮＤ回路２５からの信号が「Ｌ」レベルに立下げられたことに応じて、ＣＴＬ＋端子２９の電位を「Ｌ」レベルに立下げる。したがって、コイル３８を流れる電流がＣＴＬ−端子２８からＣＴＬ＋端子２９の方向へ切換えられ、ビデオテープのコントロール信号が書換えられる。なお、ＣＴＬ−端子２８およびＣＴＬ＋端子２９の電位のレンジは、ＣＴＬ信号のレンジ（たとえば、２０ｍＶ）に比べて非常に大きなレンジ（たとえば、５Ｖ）である。
【００３５】
時刻Ｔ４から時刻Ｔ５までの間のある時刻に、コントロール信号ＣＴＬの負パルスに応じて制御信号ＣＴＬＲが「Ｌ」レベルに立下げられる。なお、このときのコントロール信号処理回路３は書込モードであり、コントロール信号ＣＴＬの負パルスは図示しないＶＴＲ内部の回路によって生成される。このコントロール信号ＣＴＬの負パルスは、書換要求信号が「Ｌ」レベルのときにビデオテープから読出されたコントロール信号ＣＴＬと同じ周期で生成される。制御信号ＣＴＬＲが「Ｌ」レベルに立下げられたことに応じてＮＡＮＤ回路２０の出力信号が「Ｌ」レベルに立下げられるため、ＯＲ回路２１の出力信号が「Ｌ」レベルに立下げられる。スイッチ回路ＳＷ１は、ＯＲ回路２１からの信号が「Ｌ」レベルに立下げられたことに応じてオフ状態になり、電圧フォロア３５の出力端子と端子３１とを電気的に切離す。このため、コンデンサ１６が放電し、コンデンサ１６から各種アンプに基準電圧ＡＭＰＶＲＥＦが与えられる。すなわち、電圧フォロア３５の消費電流が大きくなる期間だけ、電圧フォロア３５から各種アンプに供給される基準電圧ＡＭＰＶＲＥＦを安定化させる役割をしていたコンデンサ１６を放電させることによって、コンデンサ１６を一時的に各種アンプへの基準電圧ＡＭＰＶＲＥＦ供給源として機能させる。
【００３６】
次に、制御信号ＲＣＴＬＮが「Ｌ」レベルに立下げられ、論理回路２３の出力信号が「Ｌ」レベルに立下げられる。書込バッファ２６は、論理回路２３からの信号が「Ｌ」レベルに立下げられたことに応じて、ＣＴＬ−端子２８の電位を「Ｌ」レベルに立下げる。このとき、スイッチ回路ＳＷ３によってＣ端子３２とＣＴＬ−端子２８とが接続されているため、ＣＴＬ−端子２８の電位の立下がりはコンデンサ３７によって緩やかにされる。したがって、コイル３８によるビデオテープへのコントロール信号の書込みは有効にならない。また、Ｃ端子３２は、電位ＶＣＣ／２に緩やかに立下げられる。次に、制御信号ＲＣＴＬＥが「Ｌ」レベルに立下げられたことに応じて、書込バッファ２６，２７が非活性にされる。
【００３７】
時刻Ｔ５において、制御信号ＣＤＳＷが「Ｈ」レベルに立上げられる。図８は、時刻Ｔ５におけるコントロール信号処理回路３の動作を説明するための回路図である。スイッチ回路ＳＷ２は、制御信号ＣＤＳＷが「Ｈ」レベルに立上げられたことに応じてオン状態になり、電圧フォロア３５の出力端子とＣ端子３２とを接続する。これに応じて、ＣＴＬ−端子２８およびＣＴＬ＋端子２９の電位がＶＣＣ／２に立上げられる。
【００３８】
図９は、時刻Ｔ５における従来の磁気記録再生装置のコントロール信号処理回路の動作を説明するための回路図である。図９において、電圧フォロア３５からの基準電圧は、ＣＴＬヘッド３６に供給されるとともに基準電圧ＡＭＰＶＲＥＦとして各種アンプに供給される。このため、従来の磁気記録再生装置のコントロール信号処理回路では、時刻Ｔ５のタイミングで電圧フォロア３５の消費電流が一時的に大きくなり、電圧フォロア３５に過大な負荷がかかっていた。
【００３９】
図３に戻って、時刻Ｔ５の少し後のある時刻において、制御信号ＳＷＥが「Ｌ」レベルに立下げられる。これに応じて、ＮＡＮＤ回路２０の出力信号は「Ｈ」レベルに立ち上げられるため、ＯＲ回路２１の出力信号は「Ｈ」レベルに立ち上げられる。これにより、スイッチ回路ＳＷ１はオン状態になる。すなわち、コンデンサ１６の放電が終わり、電圧フォロア３５によってコンデンサ１６が再び充電されるとともに、電圧フォロア３５からの基準電圧ＡＭＰＶＲＥＦが各種アンプに供給される。
【００４０】
また、制御信号ＳＷＥが「Ｌ」レベルに立下げられたことに応じて、論理回路２２の出力信号が「Ｌ」レベルに立ち下げられる。これに応じて、スイッチ回路ＳＷ３はオフ状態になり、Ｃ端子３２とＣＴＬ−端子２８とを電気的に切離す。次に、制御信号ＲＰＳＷが「Ｈ」レベルに立上げられる。これに応じて、スイッチ回路ＳＷ５はＣＴＬアンプ１５とＣＴＬ−端子２８とを接続し、スイッチ回路ＳＷ６はＣＴＬアンプ１５とＣＴＬ＋端子２９とを接続する。コントロール信号処理回路３は、制御信号ＲＰＳＷが「Ｈ」レベルにされたことに応じて、書込モードから読出モードに切換えられる。次に、コントロール信号ＣＴＬの正パルスが検出されると、制御信号ＣＴＬＲが「Ｈ」レベルに立上げられる。
【００４１】
図１０は、このコントロール信号処理回路３の動作をわかりやすく説明するためのブロック図である。ＡＭＰＶＲＥＦ制御回路１１は、時刻Ｔ５前後の制御信号ＣＴＬＲ，ＲＣＴＬが「Ｌ」レベル、かつ制御信号ＳＷＥが「Ｈ」レベルである期間だけ、コンデンサ１６から各種アンプに基準電圧ＡＭＰＶＲＥＦが供給されるように制御し、それ以外の期間には電圧フォロア３５から各種アンプに基準電圧ＡＭＰＶＲＥＦが供給されるように制御する。
【００４２】
以上のように、この実施の形態では、スイッチ回路ＳＷ１およびＡＭＰＶＲＥＦ制御回路１１を設けたことによって、ＶＴＲ書換モードで電圧フォロア３５に一時的に過大な負荷がかかるのが防止される。したがって、効率的なコントロール信号処理が可能な小型の磁気記録再生装置が実現できる。
【００４３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４４】
【発明の効果】
以上のように、この発明に係る磁気記録再生装置では、その一方電極が第１の端子に接続され、その他方電極が接地された第１のコンデンサと、その一方電極が第２の端子に接続され、その他方電極が接地された第２のコンデンサと、第３および第４の端子間に接続され、コントロール信号の書込を行なうためのコントロールヘッドと、電源電位と接地電位の間の基準電位を出力する電圧フォロアと、第１の端子から基準電位を受けるアンプと、書換モード時において、第１の期間に第３および第４の端子にそれぞれ接地電位および電源電位を与え、次いで第２の期間に第３および第４の端子にそれぞれ電源電位および接地電位を与える書込回路と、電圧フォロアの出力電位を第２の端子に与えて該第２の端子を基準電位に充電させた後、第１の期間は第２および第４の端子間を接続して信号の書込を無効化し、第２の期間は第２および第３の端子間を接続して信号の書込を有効化させる第１の切換回路と、電圧フォロアの出力電位を第１の端子に与えて該第１の端子を基準電位に充電させ、第２の期間終了時を含む予め定められた時間だけ前記電圧フォロアの出力ノードと第１の端子との間を電気的に切離す第２の切換回路とが設けられる。したがって、コントロール信号の書換えモードにおいて、アンプに基準電位を供給している電圧フォロアの消費電流が一時的に大きくなる消費電流過渡期に、第１のコンデンサからアンプに電源電圧が供給されるように電源電圧供給源を切換えることによって、電圧フォロアに一時的に過大な負荷がかかるのが防止される。すなわち、効率的なコントロール信号処理が可能な小型の磁気記録再生装置が実現できる。
【図面の簡単な説明】
【図１】この発明の一実施の形態による磁気記録再生装置の要部の構成を示すのブロック図である。
【図２】図１に示したコントロール信号処理回路の構成を示す回路図である。
【図３】図２に示したコントロール信号処理回路の動作を説明するためのタイミングチャートである。
【図４】図２に示した時刻Ｔ１におけるコントロール信号処理回路の動作を説明するための回路図である。
【図５】図３に示した時刻Ｔ２におけるコントロール信号処理回路の動作を説明するための回路図である。
【図６】図３に示した時刻Ｔ３におけるコントロール信号処理回路の動作を説明するための回路図である。
【図７】図３に示した時刻Ｔ４におけるコントロール信号処理回路の動作を説明するための回路図である。
【図８】図３に示した時刻Ｔ５におけるコントロール信号処理回路の動作を説明するための回路図である。
【図９】図３に示した時刻Ｔ５における従来の磁気記録再生装置のコントロール信号処理回路の動作を説明するための回路図である。
【図１０】図２に示したコントロール信号処理回路の動作をわかりやすく説明するためのブロック図である。
【符号の説明】
１  ＣＰＵ、２  制御レジスタ、３  コントロール信号処理回路、１１  ＡＭＰＶＲＥＦ制御回路、１２  ＣＴＬブロック制御回路、１３  基準電圧発生回路、１４  ＣＴＬブロック、１５  ＣＴＬアンプ、１６，３７，３９  コンデンサ、ＳＷ１〜ＳＷ６  スイッチ回路、１７〜１９  反転回路、２０  ＮＡＮＤ回路、２１  ＯＲ回路、２２，２３  論理回路、２４，２５  ＡＮＤ回路、２６，２７  書込バッファ、２８  ＣＴＬ−端子、２９  ＣＴＬ＋端子、３０，３１  端子、３２  Ｃ端子、３３，３４，４０  抵抗素子、３５  電圧フォロア、３６  ＣＴＬヘッド、３８  コイル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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