(57)【要約】【課題】サージ電圧による破壊を低い製造コストで防止でき、必要に応じて特性を変更できる半導体装置を提供することである。【解決手段】半導体装置は、第１ゲート電圧駆動型半導体素子２０と、第１ゲート電圧駆動型半導体素子のゲートに接続された第１ゲートパターン２６と、第２ゲート電圧駆動型半導体素子４１と、第２ゲート電圧駆動型半導体素子のゲートに接続された第２ゲートパターン３３と、から成る。【選択図】図１
2004319624.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、第１ゲート電圧駆動型半導体素子と、
前記第１ゲート電圧駆動型半導体素子のゲートに接続された第１ゲートパターンと、
第２ゲート電圧駆動型半導体素子と、
前記第２ゲート電圧駆動型半導体素子のゲートに接続された第２ゲートパターンと、
から成る複数のゲートパターンを有することを特徴とする半導体装置。
【請求項２】
前記第１ゲート電圧駆動型半導体素子の第１ゲート電圧と前記前記第２ゲート電圧駆動型半導体素子の第２ゲート電圧とは、異なるタイミングでオフされる請求項１に記載の半導体装置。
【請求項３】
前記第１ゲートパターン及び／又は前記第２ゲートパターンは、前記第１ゲート電圧のオフと、前記第２ゲート電圧のオフとのタイミングとをずらせるオフ時変更要素を含む請求項２に記載の半導体装置。
【請求項４】
前記第１ゲート電圧駆動型半導体素子の第１ゲート電圧と前記前記第２ゲート電圧駆動型半導体素子の第２ゲート電圧とは、電圧値が異なる請求項１に記載の半導体装置。
【請求項５】
前記第１ゲートパターン及び／又は前記第２ゲートパターンは、前記第１ゲート電圧の電圧値と前記第２ゲート電圧の電圧値とを異ならせる電圧値変更要素を含む請求項４に記載の半導体装置。
【請求項６】
前記第１ゲートパターンは第１ゲートパッドに接続され、前記第２ゲートパターンは第１ゲートパッドに接続されている請求項２又は４に記載の半導体装置。
【請求項７】
前記第１ゲートパターン及び前記第２ゲートパターンは１個の共通ゲートパッドに接続されている請求項２又は４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のゲート電圧駆動型半導体素子から成る半導体装置に関する。
【０００２】
【従来の技術】
ゲート電圧駆動型半導体素子の一つに絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）がある。例えばインバータにおいて、ゲート電圧の制御によりコレクタからエミッタヘ流れるコレクタ電流を制御し、電流の方向を切り換えるスイッチング素子として利用される。負荷の短絡等によりコレクタからエミッタに大電流が流れると、ＩＧＢＴが破壊するおそれがあるので、コレクタ電流を検出し、過電流が流れたときはゲート電圧を制御している。
【０００３】
例えば従来の半導体装置（特許文献１参照）では、図１６に示すように、トランジスタＴｒ１（ＩＧＢＴ）のエミッタセルを第１エミッタセルＥ１と第２エミッタセルＥ２に分離し、それぞれに電流検出端子Ｓ及び第２エミッタ端子Ｅが接続されている。電流検出端子Ｓと第２エミッタ端子Ｅとの間に電流検出抵抗Ｒｓの両端と、保護トランジスタＴｒ２のベース及びエミッタとが接続されている。トランジスタＴｒ１のゲート端子にはゲート抵抗Ｒｇが接続され、保護トランジスタＴｒ２のコレクタとＴｒ１のゲートとの間に、分割抵抗Ｒｄが接続されている。
【０００４】
負荷の短絡によりトランジスタＴｒ１のコレクタ電流が短絡電流の一部として流れた場合、短絡電流の一部は電流検出端子Ｓを介して電流検出抵抗Ｒｓにも流れる。電流検出抵抗Ｒｓの両端間の電圧が導通電圧を超えると保護トランジスタＴｒ２が導通し、ゲート端子Ｇに印加される入力電圧Ｖｉｎは、ゲート抵抗Ｒｇと分割抵抗Ｒｄとで分割される。その結果、トランジスタＴｒ１のゲート電圧が低下し、電流密度が下がり、ラッチアップ破壊から保護される。
【０００５】
【特許文献１】
特許第２８０６５０３号
【０００６】
【発明が解決しようとする課題】
このように、従来の半導体装置では、電流検出抵抗Ｒｓによる電圧降下を利用して保護トランジスタＴｒ２を駆動し、トランジスタＴｒ１のゲート電圧を制御する。但し、ゲート電圧を急速に下げるとトランジスタＴｒ１を流れる電流が急速に減少し、電流／時間に比例したサージ電圧が発生する。そこで、分割抵抗Ｒｄを外付けで追加し、ゲート電圧の急落を防止している。
【０００７】
しかし、分割抵抗Ｒｄを半導体装置に外付けしなければならず、取付け作業が必要で、部品コスト及び製造コストが高くなる。また、トランジスタＴｒ１及び保護トランジスタＴｒ２が同時に作動するので、スイッチング速度等の特性は一通りに決まる。この特性を変更するためには、分割抵抗Ｒｄの抵抗値を変更する必要がある。
【０００８】
本発明は上記事情に鑑みてなされたもので、負荷の短絡等に起因するサージ電圧による破壊を低い製造コストで防止でき、しかも必要に応じて特性を変更できる半導体装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
本願の発明者は、過電流及びサージ電圧について研究を重ねる内に、上記従来例の問題は、トランジスタＴｒ１及び保護トランジスタＴｒ２に共通の（１個の）分割抵抗Ｒｄを外付けし、共通の（１個の）ゲートパッド及びゲートパターンを通してゲート電圧を一括制御していることに起因するとの知見を得た。そこで、半導体装置を複数のゲート電圧駆動型半導体素子群で構成し、これに対応して各半導体素子群に接合する複数のゲートパターンを形成することを思い付いた。
【００１０】
本願の第１発明による半導体装置は、請求項１に記載したように、少なくとも、第１ゲート電圧駆動型半導体素子と、第１ゲート電圧駆動型半導体素子のゲートに接続された第１ゲートパターンと、第２ゲート電圧駆動型半導体素子と、第２ゲート電圧駆動型半導体素子のゲートに接続された第２ゲートパターンと、から成る複数のゲートパターンを有することを特徴とする。
【００１１】
この半導体装置では、複数のゲート電圧駆動型半導体素子群を異なる態様で、又は何れかを選択的に作動させることができる。これにより、例えば過電流が発生したときは一部のゲート電圧駆動型半導体素子のみを作動させ、その後別のゲート電圧駆動型半導体素子を作動させればゲート電圧の下降が緩やかになる。
【００１２】
加えて、何れかのゲートパターン中に抵抗等を挿入しその抵抗値等を変更することにより、半導体装置の特性（オン抵抗やスイッチング速度）を変化させることができる。換言すれば、単一の半導体装置に複数の特性を持たせることができる。
【００１３】
請求項２の記載の半導体装置は、請求項１において、第１ゲート電圧駆動型半導体素子の第１ゲート電圧と第２ゲート電圧駆動型半導体素子の第２ゲート電圧とは、異なるタイミングでオフされる。請求項３記載の半導体装置は、請求項２において、第１ゲートパターン及び／又は第２ゲートパターンは、第１ゲート電圧のオフと、第２ゲート電圧のオフとのタイミングとをずらせるオフ時変更要素を含む。
【００１４】
請求項４の記載の半導体装置は、請求項１において、第１ゲート電圧駆動型半導体素子の第１ゲート電圧と第２ゲート電圧駆動型半導体素子の第２ゲート電圧とは、電圧値が異なる。請求項５の記載の半導体装置は、請求項４において、第１ゲートパターン及び／又は第２ゲートパターンは、第１ゲート電圧の電圧値と第２ゲート電圧の電圧値とを異ならせる電圧値変更要素を含む。
【００１５】
請求項６の記載の半導体装置は、請求項２又は４において、第１ゲートパターンは第１ゲートパッドに接続され、第２ゲートパターンは第１ゲートパッドに接続されている。請求項７の記載の半導体装置は、請求項２又は４において、第１ゲートパターン及び第２ゲートパターンは１個の共通ゲートパッドに接続されている。
【００１６】
【発明の実施の形態】
＜ゲート電圧駆動型半導体素子＞
▲１▼本発明の半導体装置は少なくとも２個のゲート電圧駆動型半導体素子（以下、発明の実施の形態では「半導体素子」と略称する）を含む。よって、２個又は３個以上の半導体素子が半導体装置を構成する。「１個の」半導体素子とは、１個のゲートパターンに接触する多数のセルの集合体を意味する。半導体素子にはＩＧＢＴ及びＭＯＳＦＥＴが含まれ、何れでも、ゲート電圧の制御によりコレクタからエミッタに流れる電流が制御される。
▲２▼半導体装置は２つのタイプに大別できる。Ａタイプでは、複数の半導体素子群のゲート電圧を異なるタイミングでオフさせる。オフさせるタイミングのずれ量（時間差）は、電流の変化量に伴い発生するサージ電圧が半導体装置の耐電圧を超えないように決める。例えば、第１半導体素子を先に第２半導体素子を後にオフさせれば、第１半導体素子のオフ時の電流変化に伴うサージ電圧、及び第２半導体素子のオフ時の電流変化に伴うサージ電圧は、両者を同時に降下させる場合の電圧降下量に比べて半減する。
【００１７】
なお、例えば３個（第１，第２及び第３）の半導体素子は、それぞれ異なるタイミングでゲート電圧がオフされても良いし、何れか２個を同時にオフさせ残り１個をこれらとは異なるタイミングでオフさせても良い。４個以上の場合についても同様である。また、複数のゲート電圧値は同じでも異なっても良い。
▲３▼Ｂタイプでは、複数の半導体素子群のゲート電圧の電圧値が異なる。それぞれのゲート電圧値は、半導体装置のゲート電圧に対するコレクタ電流密度を考慮して決める。この場合、第１半導体素子の第１ゲート電圧のオフと、第２半導体素子の第２ゲート電圧のオフとのタイミングは同時でも、異なっても良い。
▲４▼なお、必要に応じて、Ａタイプ及びＢタイプの双方を採用することもできる。
＜ゲートパッド、ゲートパターン＞
▲１▼ゲートパッドは制御回路（コントロールＩＣ）からの制御信号の入口となり、半導体装置の表面の隅部又は角部に１個又は２個以上の複数個形成される。複数（例えば２個）のゲートパッドを形成し、各ゲートパッドからそれぞれゲートパターン（ゲート配線）が延びていても良い。また、１個のゲートパッドから複数（例えば２個）のゲートパターンが分岐していても良い。ゲートパターンはアルミニウムの蒸着等、汎用の材料及び方法で形成することができる。
▲２▼半導体装置が上記Ａタイプの場合、複数のゲートパターン（例えば第１ゲートパターン及び／又は第２ゲートパターン）は、複数の半導体素子間（例えば第１半導体素子と第２半導体素子との間）でゲート電圧オフのタイミングをずらせるオフ時変更要素を含むことができる。例えば、抵抗、コンデンサ又はコイルを何れかのゲートパターンに挿入するとオフ時がずれる（Ｃタイプ）。また、あるゲート電極の表面濃度と別のゲート電極の表面濃度とで濃淡の差をつけてオフ時をずらせることもできる（Ｄタイプ）。
【００１８】
必要に応じて、Ｃタイプ及びＤタイプの双方を採用することもできる。
▲３▼半導体装置が上記Ｂタイプの場合、複数のゲートパターン（例えば第１ゲートパターン及び／又は第２ゲートパターン）は、電圧値を異ならせる電圧値変更要素を含むことができる。具体的には、何れかのゲートパターン中に分割抵抗を挿入したり、双方向にダイオードを配置したり、又はツェナーダイオードを挿入すれば良い（Ｅタイプ）。また、制御回路から複数のゲートバッドに加える電圧値を異ならせても良い（Ｆタイプ）。
【００１９】
必要に応じて、ＥタイプとＦタイプの双方を採用することもできる。
▲４▼なお、上記Ａタイプ及びＢタイプを採用した場合、Ｃタイプ、Ｄタイプと、Ｅタイプ、Ｆタイプとの双方を採用することができる。
【００２０】
【実施例】
以下、本発明の実施例を添付図面を参照しつつ説明する。
＜第１実施例＞
この第１実施例ではゲート電圧をオフするタイミングを異ならせている。これは、次述する第２，第３及び第４実施例でも同様である。
（構成）
図１、図２及び図３に第１実施例の半導体装置（半導体チップ）を示す。図１は回路図、図２は半導体装置の表面に形成されたゲートパターンを示す平面図、図３は半導体装置の一部（第１ＩＧＢＴ）の断面図である。
【００２１】
図１及び図２に示すように、この半導体装置１０は第１ＩＧＢＴ２０と、第２ＩＧＢＴ４０と、第１ゲートパッド２５及び第１ゲートパターン２６と、第２ゲートパッド３２及び第２ゲートパターン３３とを含む。
【００２２】
詳述すると、図３に示すように、ｐ型層１１の上にｎ型層１２が積層され、ｎ型層１２の上にｐ型層１３が積層されている。半導体装置１０の表面側ではｐ型層１３からｎ型層１２にかけて所定の幅及び深さの複数のゲート埋込電極１６が絶縁層１７を介して埋め込まれ、長く延びている（図２参照）。ｐ型層１３にはゲート埋込電極１６の両側にｎ型領域１４が形成されている。ゲートＧ以外の領域で、ｐ型層１３とｎ型層１４とがエミッタＥ（図２では図示省略）を形成している。一方、裏面側にコレクタＣが形成されている。
【００２３】
こうして、多数の並列に接続されたＩＧＢＴセル２１により第１ＩＧＢＴ２０が構成される（図１参照）。同様に、第２ＩＧＢＴ４０は、多数の並列に接続されたＩＧＢＴセル４１から成る。
【００２４】
図２から明らかなように、半導体装置１０の表面の一端１８の第１隅部１８ａに第１ゲートパッド２５が形成され、これから第１ゲートパターン２６が延びている。第１ゲートパターン２６は一側部２７ａ及び他側部２７ｂと、一端部２８ａ及び他端部２８ｂと、一側部２７ａ及び他側部２７ｂからそれぞれ内向きに延びた複数（図２では３つ）の延長部２９ａ及び２９ｂとを含む。
【００２５】
半導体装置１０の第２隅部１８ｂの第２ゲートパッド３２から延びた第２ゲートパターン３３は全体的に第１ゲートパターン２６の内側に位置している。即ち、一側部２７ａ及び他側部２７ｂの内側に位置する一側部３４ａ及び他側部３４ｂと、上記一端部２８ａ及び他端部２８ｂの内側に位置する一端部３５ａ及び他端部３５ｂと、一側部３４ａ及び他側部３４ｂからそれぞれ延び上記延長部２９ａ及び」２９ｂを取り囲む複数（図２では３つ）のコ字形状の延長部３６ａ及び３６ｂとを含む。
【００２６】
図２に一部を示すように、第１ＩＧＢＴ２０の各セル２１のゲート埋込電極１６は、第１ゲートパターン２６の隣接する延長部２９ｂ間に延び、その両端で延長部２９ｂに接合されている（×印参照）。尚、第２ゲートパターン３３の延長部３６ｂには接合されていない。
【００２７】
第２ＩＧＢＴ４０の各セル４１のゲート埋込電極４３は  第２ゲートパターン３３の隣接する延長部３６ｂ間に延び、その両端で延長部３６ｂに接合されている（○印参照）。尚、第１ゲートパターン２６の延長部２９ｂには接合されていない。
（作用効果）
図１から図３及び図４を参照しつつ作用効果を説明する。図４（ａ）（ｂ）は、第１ゲートパッド２５に加える第１ゲート電圧Ｖ１及び第２ゲートパッド３２に加える第２ゲート電圧Ｖ２のオン及びオフと、経過時間との関係を示すグラフである。図４（ｃ）はコレクタ電流及び電圧と経過時間との関係を示す。
【００２８】
図４（ａ）（ｂ）において、半導体装置１０のオン時、第１ゲートパッド２５に第１ゲート電圧Ｖ１を加え、これと同時に第２ゲートパッド３２に第２電圧ゲートＶ２（ここでは第１電圧Ｖ１と等しい）を加える。すると、図４（ｃ）において、コレクタＣからエミッタＥに流れるコレクタ電流の電流値が上昇し、コレクタ−エミッタ間の電圧値が下降する。
【００２９】
一方、半導体装置１０のオフ時、図４（ａ）（ｂ）に示すように、制御回路により始めに第１ゲートパッド２５への第１ゲート電圧Ｖ１の印加を開放し、所定時間Δｔ経過後に第２ゲートパッド３２への第２ゲート電圧Ｖ２の印加を開放する。第１ゲート電圧Ｖ１の印加開放により、図４（ｃ）においてＩａで示すように電流値が所定値の半分程度下がり、Ｖａで示すように電圧値がコレクタ−エミッタ間の所定電圧Ｖｃｃの半分程度上がる。これに伴いサージ電圧Ｖｂが発生するが、その値は従来に比べておよそ半減する。
【００３０】
続いて、第２ゲート電圧Ｖ２の印加開放により、Ｉｂで示すように電流値がほぼゼロまで下がり、Ｖｃで示すように電圧値が所定値まで上がる。このときもサージ電圧Ｖｄが発生するが、その大きさは従来の半分程度である。
【００３１】
このように、第１ゲート電圧Ｖ１と第２ゲート電圧Ｖ２とで印加の開放時期をずらせたことにより電流値が二段階に下がり、電圧値が二段階に上がった。その結果、サージ電圧が第１ゲート電圧Ｖ１の解放時と第２ゲート電圧Ｖ２の解放時とに二分され、個々のサージ電圧Ｖｂ及びＶｄが半導体装置１０を破壊しない程度の大きさまで抑制される。
【００３２】
また、半導体装置に抵抗等を外付けすることが不要となり、その分製造工程が簡略化され、製造コストが低減できる。
＜第２実施例＞
この実施例では、半導体装置の表面に１個のゲートパッドのみ設け、これから延びた第１ゲートパターン及び第２ゲートパターンの一方のみに抵抗を設けている。詳述すると、図５及び図６において、ゲートパッド５０から延びた第２ゲートパターン５３中に抵抗５４が配置されているが、第１ゲートパターン５１には抵抗は配置されていない。なお、ゲートパッド５０が１個であるのでゲートパターン５１に接触する第１ＩＧＢＴ５６と第２ゲートパターン５３に接触する第２ＩＧＢＴへのゲート電圧の印加開放は同時に行う。
【００３３】
この実施例によれば、ゲート電圧を同時に開放しても、第２ゲートパターン５３のみに抵抗５４が配置されているので、第２電流の下降のタイミングは第１電流の下降のタイミングよりも少し遅れる特有の効果がある。その結果、第１実施例と同様、電流が二段階に下がり、２回に分散されるサージ電圧の電圧値が半減する。
＜第３実施例＞
図７及び図８に示す第３実施例は、第１実施例の長所と第２実施例の長所とを併せ持っている。第１ゲートパッド７１から第１ゲートパターン７２が延び、第１ＩＧＢＴ７８のゲートに接触している。第２ゲートパッド７３から第２ゲートパターン７４が延び、第２ＩＧＢＴ７９のゲートに接触している。
【００３４】
第１ゲートパッド７１への第ゲート電圧の印加開放と、第２ゲートパッド７３への第２ゲート電圧の印加開放とはタイミングをずらせる。また、第２ゲートパターン７４中には抵抗７６が配置されているが、第１ゲートパターン７２には抵抗は配置されていない。
【００３５】
この実施例に特有の効果として、第１に電流の二段階降下、即ちサージ電圧の２回分散がより確実になる。第２に、第１ＩＧＢＴ内に抵抗を設けることが不要となる。
【００３６】
尚、第２実施例及び第３実施例に共通の効果として、ゲートパターン５３，７４内に設ける抵抗５４，７６の抵抗値の変更すると、ゲート電圧のオフのタイミングの他、オン抵抗やスイッチング特性をも変更することができる。
＜抵抗の態様＞
上記第２実施例及び第３実施例における抵抗５４，７６には、以下の種々の態様が採用可能である。
▲１▼第１態様では、２つのＩＧＢＴのゲート電極と２つのゲートパターンとの間の接触面積の大きさを異ならせている。図９に示すように、第１ＩＧＢＴのゲート電極８１と第１ゲートパターン８２との接触部８３の接触面積Ｓ１は、第２ＩＧＢＴのゲート電極８５と第２ゲートパターン８６との接触部８７の接触面積Ｓ２よりも広い。
▲２▼第２態様では、２つのＩＧＢＴのゲート電極の表面濃度を異ならせている。図１０に示すように、第１ゲートパターン９１が接触する第１ＩＧＢＴのゲート電極９２の接触部９３の表面濃度を薄くし、第２ゲートパターン９４が接触する第２ＩＧＢＴのゲート電極９５の接触部９６の表面濃度を濃くしている。
▲３▼図１１に示す第３態様では、第２ＩＧＢＴのゲート電極１０１と第２ゲートパターン１０２との間に抵抗１０３を設けている。しかし、第１ＩＧＢＴのゲート電極１０５と第１ゲートパターン１０６との間には抵抗は設けていない。
▲４▼第４態様では、２つのゲートパッドと２つの外部端子との間に抵抗値が異なる抵抗を配置している。図１２に示すように、第１ゲートパッド１１０と第１外部端子１１１との間の第１抵抗１１２の抵抗値は、第２ゲートパッド１１４と第２外部端子１１５との間の第２抵抗１１６の抵抗値よりも大きくなっている。
＜第４実施例＞
第４実施例はＩＧＢＴのオフ後の放熱に工夫を凝らしている。図１３に示すように、第１ゲートパッド１２０から延びた第１ゲートパターン１２１は一側部１２２ａ及び他側部１２２ｂと、一端部１２３ａ及び他端部１２３ｂとを持ち、四角枠形状である。一方、第２ゲートパッド１２５から延びた第２ゲートパターン１２６は第１ゲートパターン１２１の内側に配置され一側部１２７ａ及び他側部１２７ｂと、一端部１２８ａ及び他端部１２８ｂとを持ち、四角枠形状である。
【００３７】
第１ＩＧＢＴの複数のゲート電極１３０の両端が第１ゲートパターン１２１の一端部１２３ａ及び他端部１２３ｂに接合されている（×印参照）。複数のゲート電極１３０の幅の合計（例えば１００μｍ）は、半導体装置の厚さ（例えば２００μｍ）よりも狭い。これは、第２ＩＧＢＴの複数のゲート電極１３３の両端と第２ゲートパターン１２６の一端部１２８ａ及び他端部１２８ｂとの接合（○印参照）に付いても同様である。
【００３８】
この実施例によれば、第１ゲートパッド１２０へのゲート電圧のオフと、第２ゲートパッド１２５へのゲート電圧のオフとの間に時間差を設けることにより、サージ電圧の発生を抑制できる。加えて、第１ＩＧＢＴのオフ後の半導体素子の放熱がスムーズである。第１ＩＧＢＴの複数のゲート電極１３０の幅の合計は半導体装置の厚さよりも小さいため、半導体装置の鉛直方向に流れる電流が半導体全面に広がりながら流れ、発熱が局部的でなく均一化されるからである。
＜第５実施例＞
第５実施例では、第１ＩＢＧＴと第２ＩＧＢＴとでゲート電圧値を異ならせている。これは、次述する第６実施例でも同様である。
【００３９】
詳述すると、図１４に示すように、第１ＩＢＧＴ１４０のゲート１４１と第２ＩＧＢＴ１４３のゲート１４４との間に第１分割抵抗１４６を挿入し、また第２ＩＧＢＴ１４３のゲート１４４とＧＮＤとの間に第２分割抵抗１４７を挿入している。例えば、第１分割抵抗１４６と第２分割抵抗１４７との抵抗値を等しくすると、第１ＩＢＧＴ１４０のゲート電圧Ｖに対して、第２ＩＧＢＴ１４３のゲート電圧はＶ／２になる。
【００４０】
その結果、第１ＩＢＧＴ１４０と第２ＩＧＢＴ１４３とでゲート電圧の印加開放のタイミングをずらせることにより、サージ電圧に対処することができる。加えて、第１ＩＢＧＴ１４０及び第２ＩＧＢＴ１４３の双方を作動させた場合、第１ＩＢＧＴ１４０のみ作動させた場合、及び第２ＩＧＢＴ１４３のみを作動させた場合でそれぞれ異なる特性が得られる。即ち、単一の半導体装置が３個の異なる特性を持つことができる。
＜第６実施例＞
第６実施例では、図１５に示すように、第２ＩＢＧＴ１５３のゲート１５４と制御回路（不図示）との間に双方向にダイオード１５６を配置している。但し、第ＩＧＢＴ１５０のゲート１５１と制御回路との間にはダイオードは配置していない。
【００４１】
その結果、第１に、半導体装置内部で異なるゲート電圧で駆動できる回路を内蔵することが可能となる。第２に、入出力の信号タイミングが時間差をもって制御できる駆動回路を内蔵する効果が得られる。
【００４２】
【発明の効果】
以上述べてきたように、本発明の半導体装置によれば、複数のゲート電圧駆動型半導体素子群を異なる態様で又は選択的に作動させることができる。これにより、安価な製造コストでサージ電圧を抑制したり、スイッチング速度を変更できる。
【００４３】
請求項２及び３の半導体装置によれば、過電流が発生したときは、一部のゲート電圧駆動型半導体素子と残りのゲート電圧駆動型半導体素子を時間差をもってオフさせることにより、ゲート電圧の上昇が緩やかになり、サージ電圧を抑制できる。
【００４４】
請求項４及び５の半導体装置によれば、何れかのゲートパターン中に挿入した抵抗の抵抗値等を変更することにより、単一の半導体装置に複数の特性を持たせることができる。請求項６及び７の半導体装置によれば、半導体素子に抵抗等を外付けすることなくサージ電圧の抑制等が実現でき、製造コストが低減する。
【図面の簡単な説明】
【図１】本発明の第１実施例（半導体装置）の回路図である。
【図２】第１実施例の表面を示す平面図である。
【図３】ＩＧＢＴの積層構造を示す断面図である。
【図４】（ａ）（ｂ）及び（ｃ）は第１実施例の作動説明図である。
【図５】本発明の第２実施例（半導体装置）の回路図である。
【図６】第２実施例の表面を示す平面図である。
【図７】本発明の第３実施例（半導体装置）の回路図である。
【図８】第３実施例の表面を示す平面図である。
【図９】抵抗の第１態様を示す斜視図である。
【図１０】抵抗の第２態様を示す斜視図である。
【図１１】抵抗の第３態様を示す斜視図である。
【図１２】抵抗の第４態様を示す平面説明図である。
【図１３】第４実施例の表面を示す平面図である。
【図１４】第５実施例の表面を示す回路図である。
【図１５】第６実施例の表面を示す回路図である。
【図１６】従来例を示す回路図である。
【符号の説明】
１１、１３：ｐ型層                  １２：ｎ型層
１４：ｎ型領域                      １６：埋込ゲート電極
２０：第１ＩＧＢＴ                  ２１：セル
２５：第１ゲートパッド              ２６：第１ゲートパッド
３２：第２ゲートパッド              ３３：第２ゲートパッド
４０：第２ＩＧＢＴ                  ４１：セル
【図１】
2004319624.tif 000003
【図２】
2004319624.tif 000004
【図３】
2004319624.tif 000005
【図４】
2004319624.tif 000006
【図５】
2004319624.tif 000007
【図６】
2004319624.tif 000008
【図７】
2004319624.tif 000009
【図８】
2004319624.tif 000010
【図９】
2004319624.tif 000011
【図１０】
2004319624.tif 000012
【図１１】
2004319624.tif 000013
【図１２】
2004319624.tif 000014
【図１３】
2004319624.tif 000015
【図１４】
2004319624.tif 000016
【図１５】
2004319624.tif 000017
【図１６】
2004319624.tif 000018