(57)【要約】【課題】アナログ回路とデジタル回路とが混載された基板で、デジタル信号によるアナログ信号への干渉によるＳ／Ｎ比の悪化を防止する。【解決手段】アナログ回路部とデジタル回路部を含む回路基板１０であり、デジタル回路部は、デジタル信号を出力するデジタル信号処理部１１とデジタル信号処理部１１に接続されるデジタル信号外部配線１０３を有し、デジタル信号処理部１１とデジタル信号外部配線１０３との間に、デジタル信号処理部１１から出力されるデジタル信号をデジタル信号外部配線１０３へ供給するか否かを制御するデジタル信号出力制御手段５、６を設ける。【効果】必要に応じてアナログ信号に対するデジタル信号の干渉を排除でき、配線パターンやデバイス配置の制約が少なくなって設計自由度が増し、コスト低減や基板の一層の小型化が可能になる。【選択図】　　　図２
2004080747.tif 000002
【特許請求の範囲】
【請求項１】
一つのアナログ回路部と一つのデジタル回路部を含む回路基板であって、前記デジタル回路部は、
少なくとも一つのデジタル信号を出力する少なくとも一つのデジタル信号処理部と、
前記少なくとも一つのデジタル信号処理部に接続される少なくとも一つのデジタル信号外部配線と
を有し、
前記少なくとも一つのデジタル信号処理部と前記少なくとも一つのデジタル信号外部配線との間に設けられ、前記少なくとも一つのデジタル信号処理部から出力される少なくとも一つのデジタル信号を前記少なくとも一つのデジタル信号外部配線へ供給するか否かを制御する、少なくとも一つのデジタル信号出力制御手段
を備えることを特徴とする回路基板。
【請求項２】
前記デジタル信号出力制御手段は、前記少なくとも一つのデジタル信号処理部における前記少なくとも一つのデジタル信号外部配線への信号出力機能を停止させるものであることを特徴とする請求項１記載の回路基板。
【請求項３】
前記デジタル信号出力制御手段は、前記少なくとも一つのデジタル信号処理部と前記少なくとも一つのデジタル信号外部配線との電気的な接続を断続可能な断続手段により構成されていることを特徴とする請求項１記載の回路基板。
【請求項４】
前記デジタル信号出力制御手段は、前記少なくとも一つのデジタル信号処理部から出力される前記少なくとも一つのデジタル信号を予め定められた一定電位の直流信号に交換するものであることを特徴とする請求項１記載の回路基板。
【請求項５】
前記少なくとも一つのデジタル信号処理部は、
前記アナログ回線部で処理されるアナログ信号を処理し出力する少なくとも一つのアナログ信号処理部と共に同一の半導体チップに搭載されていることを特徴とする請求項１〜４のいずれかに記載の回路基板。
【請求項６】
（ａ）少なくとも一つのデジタル信号を処理する少なくとも一つのデジタル信号処理部と、
（ｂ）前記少なくとも一つのデジタル信号処理部に接続され、前記デジタル信号処理部から出力される少なくとも一つのデジタル信号をオン／オフ制御する、少なくとも一つのスイッチ手段と、
（ｃ）前記少なくとも一つのスイッチ手段に接続される少なくとも一つのデジタル信号外部配線と、
（ｄ）前記少なくとも一つのデジタル信号処理部に接続され、少なくとも一つのアナログ信号を処理するアナログ信号処理部と、
（ｅ）前記アナログ信号処理部に接続され、前記少なくとも一つのアナログ信号が入出力される少なくとも一つのアナログ信号外部配線と
を有することを特徴とする回路基板。
【請求項７】
前記少なくとも一つのデジタル信号処理部と前記少なくとも一つのスイッチ手段と前記少なくとも一つのデジタル信号外部配線とが一つの集積回路に含まれることを特徴とする請求項６記載の回路基板。
【請求項８】
（ａ）情報記憶媒体を駆動する情報記憶媒体駆動手段と、
（ｂ）前記情報記憶媒体駆動手段に設けられ、前記情報記憶媒体を走査して情報信号の再生を行うピックアップ手段と、
（ｃ）前記ピックアップ手段に接続されるアナログ回路部と、
（ｄ）前記アナログ回路部に接続されるデジタル回路部と
よりなる情報記憶装置であり、
（ｅ）前記アナログ回路部と前記デジタル回路部は同一の回路基板上に配置され、
前記デジタル回路部は、
（ｆ）少なくとも一つのデジタル信号を処理し出力する少なくとも一つのデジタル信号処理部と、
（ｇ）前記少なくとも一つのデジタル信号処理部に接続され、前記少なくとも一つのデジタル信号処理部から出力される前記少なくとも一つのデジタル信号を予め定められた一定電位の直流信号に変換する、少なくとも一つ以上のデジタル信号出力制御手段と、
（ｈ）前記少なくとも一つ以上のデジタル信号出力制御手段に接続され、前記少なくとも一つのデジタル信号を伝送する少なくとも一つのデジタル信号外部配線と
を備えることを特徴とする情報記憶装置。
【請求項９】
（ａ）情報記憶媒体を駆動する情報記憶媒体駆動手段と、
（ｂ）前記情報記憶媒体駆動手段に設けられ、前記情報記憶媒体を走査して情報信号の再生を行うピックアップ手段と、
（ｃ）前記ピックアップ手段に接続されるアナログ回路部と、
（ｄ）前記アナログ回路部に接続されるデジタル回路部と
よりなる情報記憶装置であり、
（ｅ）前記アナログ回路部と前記デジタル回路部は同一の回路基板上に配置され、
前記デジタル回路部は、
（ｆ）少なくとも一つのデジタル信号を処理し出力する少なくとも一つのデジタル信号処理部と、
（ｇ）前記少なくとも一つのデジタル信号処理部に接続され、前記デジタル信号処理部から発生するデジタル信号出力をオン／オフ制御する少なくとも一つのスイッチ手段と、
（ｈ）前記少なくとも一つのスイッチ手段に接続され、前記少なくとも一つのデジタル信号を伝送する少なくとも一つのデジタル信号外部配線と
を備えることを特徴とする情報記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ回路部とデジタル回路部とが混載された回路基板および該基板を備えた情報記憶装置に関するものである。
【０００２】
【従来の技術】
最近では、電気機器の小型化により、該機器に使用される基板も益々小型化されており、一つの基板に機能が異なる回路部を複数設けたものも開発されている。上記のような基板の１種として、アナログ信号を扱うアナログ回路部と、デジタル信号を扱うデジタル回路部とを混載したものがあり、該基板はＦＤＤを駆動するプリント回路基板アセンブリ（以下ＰＣＢＡという）などに広く応用されている。
また、アナログ回路部とデジタル回路部とを混載する基板でも、益々小型化の要請は増しており、アナログ信号が流れる外部配線とデジタル信号が流れる外部配線とが同一基板面や異なる基板面で部分的にも近接する配線設計をせざるを得ない場合がしばしば発生する。
【０００３】
このようにアナログ回路部とデジタル回路部とが混載されたＰＣＢＡの一例について、図８に基づいて説明する。
該基板１００では、一面側にＬＳＩからなるＵＳＢＦＤＤコントローラ１０１と外部メモリ１０２とが搭載されており、該コントローラ１０１と外部メモリ１０２とは、外部配線１０３で接続されている。ＵＳＢＦＤＤコントローラ１０１では外部メモリ１０２を制御するデジタル信号が出力され、該デジタル信号は、外部配線１０３を通して外部メモリ１０２に流れ、リターン信号が外部配線１０３を通して該コントローラ１０１に流れる。また、基板１００の裏面側には、ＦＤＤ用ヘッド（図示しない）を駆動制御する駆動制御部１１０が設けられており、該駆動制御部１１０に接続された外部配線１１１は、基板１００の裏面側に配設され、基板１００の表面側の前記外部配線１０３と交差しつつ前記ＵＳＢＦＤＤコントローラ１０１側に伸長している。
【０００４】
さらに前記外部配線１１１は、スルーホール１１２を通して基板１００の表面側に設けた外部配線１０４に接続されており、該外部配線１０４は、前記ＵＳＢＦＤＤコントローラ１０１に接続されている。ＵＳＢＦＤＤコントローラ１０１では、前記駆動制御部１１０に対する制御信号としてアナログ信号が出力されており、該アナログ信号は、外部配線１０４からスルーホール１１２、外部配線１１１を通して駆動制御部１１０に流れている。上記基板１００では、図示するようにデジタル信号外部配線１０３とアナログ信号外部配線１１１とが異なる面において交差して配置されている
【０００５】
また、図９の基板２００は、上記基板１００における外部メモリ１０２を搭載していない点を除いて、共通する構成を有しており、上記と同様にデジタル信号外部配線１０３とアナログ信号外部配線１１１とが異なる面において交差している。
なお、この基板２００では、基板を製作する開発段階において、ＵＳＢＦＤＤコントローラ１０１にファームウェアを組みこんだり、デバッグを行う際に、必要に応じて前記外部配線１０３に外部メモリを接続しており、これらの作業を完了した後に、外部メモリを取り去り外部メモリを搭載しない基板として製品化される。また、必要に応じて前記外部配線１０３に外部メモリを接続して再度デバッグや検査を行う場合もあり、上記外部配線１０３は基板に配設したままにしておく。そして、外部配線１０３に外部メモリを接続していない場合にも、ＵＳＢＦＤＤコントローラ１０１からは外部配線１０３にデジタル信号が出力されている。
【０００６】
【発明が解決しようとする課題】
ところで基板を流れるアナログ信号は、連続的に変化しており、該変化において情報の伝達がなされるため、外部配線を通して所望のデバイスに忠実に送ることが必要となる。しかし、基板に設けたデジタル信号配線では、高周波のデジタル信号が流れており、該デジタル信号配線がアナログ信号配線に近接していると、上記デジタル信号による高周波成分がアナログ信号配線を流れるアナログ信号に影響し、アナログ信号にノイズを発生させて正確な情報伝達の支障になるおそれがある。特に上記のようにＦＤＤを制御する基板においては、デジタル信号がヘッド入力の様な高いインピーダンスの入力に影響した場合、Ｓ／Ｎ比を悪化させることがあり、さらに外部メモリが基板に搭載されていなくても、デジタル信号がデジタル信号外部配線に出力されることによりヘッドからの読み出し特性を悪化させることがある。
【０００７】
これらの問題を解決するため、アナログ信号配線とデジタル信号配線とが近接しないように配線パターンを形成したり、多層ＰＣＢ（３層以上）を使用し、これらの配線の別のレイヤーに分けて配線したり、デジタル系の配線を迂回させたりしてＳ／Ｎ比の悪化を避けている。
しかしながら、１層ＰＣＢや２層ＰＣＢにおいては、回路上の制約（実装部品の位置、実装部品のピン配列、配線幅等）から、高いインピーダンスを持つアナログ系配線とデジタル系配線を分離することが難しく、アナログ特性とのトレードオフを余儀なくされている。また、多層ＰＣＢでは基板コストがアップし、コスト上の制約から多層ＰＣＢを採用することが困難な場合もある。
【０００８】
本発明は、上記事情を背景としてなされたものであり、アナログ信号配線とデジタル信号配線とが近接して配設されている場合にもこれら配線を流れるデジタル信号がアナログ信号に干渉が及ぶのを防止してノイズの少ないアナログ信号の伝送を確実にする基板および情報記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため本発明の回路基板のうち、請求項１記載の発明は、一つのアナログ回路部と一つのデジタル回路部を含む回路基板であって、前記デジタル回路部は、
少なくとも一つのデジタル信号を出力する少なくとも一つのデジタル信号処理部と、
前記少なくとも一つのデジタル信号処理部に接続される少なくとも一つのデジタル信号外部配線と
を有し、
前記少なくとも一つのデジタル信号処理部と前記少なくとも一つのデジタル信号外部配線との間に設けられ、前記少なくとも一つのデジタル信号処理部から出力される少なくとも一つのデジタル信号を前記少なくとも一つのデジタル信号外部配線へ供給するか否かを制御する、少なくとも一つのデジタル信号出力制御手段を備えることを特徴とする。
【００１０】
請求項２記載の回路基板の発明は、請求項１記載の発明において、前記デジタル信号出力制御手段は、前記少なくとも一つのデジタル信号処理部における前記少なくとも一つのデジタル信号外部配線への信号出力機能を停止させるものであることを特徴とする。
【００１１】
請求項３記載の回路基板の発明は、請求項１記載の発明において、前記デジタル信号出力制御手段は、前記少なくとも一つのデジタル信号処理部と前記少なくとも一つのデジタル信号外部配線との電気的な接続を断続可能な断続手段により構成されていることを特徴とする。
【００１２】
請求項４記載の回路基板の発明は、請求項１記載の発明において、前記デジタル信号出力制御手段は、前記少なくとも一つのデジタル信号処理部から出力される前記少なくとも一つのデジタル信号を予め定められた一定電位の直流信号に交換するものであることを特徴とする。
【００１３】
請求項５記載の回路基板の発明は、請求項１〜４のいずれかに記載の発明において、前記少なくとも一つのデジタル信号処理部は、前記アナログ回線部で処理されるアナログ信号を処理し出力する少なくとも一つのアナログ信号処理部と共に同一の半導体チップに搭載されていることを特徴とする。
【００１４】
請求項６記載の回路基板の発明は、
（ａ）少なくとも一つのデジタル信号を処理する少なくとも一つのデジタル信号処理部と、
（ｂ）前記少なくとも一つのデジタル信号処理部に接続され、前記デジタル信号処理部から出力される少なくとも一つのデジタル信号をオン／オフ制御する、少なくとも一つのスイッチ手段と、
（ｃ）前記少なくとも一つのスイッチ手段に接続される少なくとも一つのデジタル信号外部配線と、
（ｄ）前記少なくとも一つのデジタル信号処理部に接続され、少なくとも一つのアナログ信号を処理するアナログ信号処理部と、
（ｅ）前記アナログ信号処理部に接続され、前記少なくとも一つのアナログ信号が入出力される少なくとも一つのアナログ信号外部配線と
を有することを特徴とする。
【００１５】
請求項７記載の回路基板の発明は、請求項６記載の発明において、前記少なくとも一つのデジタル信号処理部と前記少なくとも一つのスイッチ手段と前記少なくとも一つのデジタル信号外部配線とが一つの集積回路に含まれることを特徴とする。
【００１６】
請求項８記載の情報記憶装置の発明は、
（ａ）情報記憶媒体を駆動する情報記憶媒体駆動手段と、
（ｂ）前記情報記憶媒体駆動手段に設けられ、前記情報記憶媒体を走査して情報信号の再生を行うピックアップ手段と、
（ｃ）前記ピックアップ手段に接続されるアナログ回路部と、
（ｄ）前記アナログ回路部に接続されるデジタル回路部と
よりなる情報記憶装置であり、
（ｅ）前記アナログ回路部と前記デジタル回路部は同一の回路基板上に配置され、
前記デジタル回路部は、
（ｆ）少なくとも一つのデジタル信号を処理し出力する少なくとも一つのデジタル信号処理部と、
（ｇ）前記少なくとも一つのデジタル信号処理部に接続され、前記少なくとも一つのデジタル信号処理部から出力される前記少なくとも一つのデジタル信号を予め定められた一定電位の直流信号に変換する、少なくとも一つ以上のデジタル信号出力制御手段と、
（ｈ）前記少なくとも一つ以上のデジタル信号出力制御手段に接続され、前記少なくとも一つのデジタル信号を伝送する少なくとも一つのデジタル信号外部配線とを備えることを特徴とする。
【００１７】
請求項９記載の情報記憶装置の発明は、
（ａ）情報記憶媒体を駆動する情報記憶媒体駆動手段と、
（ｂ）前記情報記憶媒体駆動手段に設けられ、前記情報記憶媒体を走査して情報信号の再生を行うピックアップ手段と、
（ｃ）前記ピックアップ手段に接続されるアナログ回路部と、
（ｄ）前記アナログ回路部に接続されるデジタル回路部と
よりなる情報記憶装置であり、
（ｅ）前記アナログ回路部と前記デジタル回路部は同一の回路基板上に配置され、
前記デジタル回路部は、
（ｆ）少なくとも一つのデジタル信号を処理し出力する少なくとも一つのデジタル信号処理部と、
（ｇ）前記少なくとも一つのデジタル信号処理部に接続され、前記デジタル信号処理部から発生するデジタル信号出力をオン／オフ制御する少なくとも一つのスイッチ手段と、
（ｈ）前記少なくとも一つのスイッチ手段に接続され、前記少なくとも一つのデジタル信号を伝送する少なくとも一つのデジタル信号外部配線と
を備えることを特徴とする。
【００１８】
【作用】
すなわち本発明によれば、デジタル信号処理部からデジタル信号外部配線に出力されているデジタル信号出力を、デジタル信号出力制御手段により必要に応じて停止し、または信号出力値を定位にできるので、デジタル信号によるアナログ信号への干渉を防止して、デジタル信号によるノイズ影響のないアナログ信号を外部配線を通して伝送することができる。したがってデジタル信号外部配線とアナログ信号配線との近接を避けるための配線パターンが不要になり、設計の自由度が増す。さらには信号間の干渉が避けられるため、基板の小型化の障害となる要因の一つが解消し、基板のさらなる小型化を可能にし、また、一層または二層の基板の利用によりコストの低減を図ることもできる。
【００１９】
例えば、アナログ系に対するノイズを削減できることにより、ＦＤＤ、ＭＯ、ＣＤ、ＤＶＤ等の情報記憶装置の制御基板に用いる場合、ＦＤＤ等の情報記憶装置における読み取り精度が向上する。特に、デジタル系の信号は温度により信号のエッジが変化（低温で、エッジが鋭くなる傾向があるため、低温ほどノイズは多くなる）するため、温度変化によるＳ／Ｎの変化が減る。さらに、不要輻射が削減できる効果もある。
また、本発明の基板で外部配線へのデジタル信号の出力を必要とする場合には、上記デジタル信号出力制御手段による上記動作（デジタル信号出力の停止、またはデジタル信号出力値の定位化）を停止し、デジタル信号処理部からデジタル信号外部配線へデジタル信号を出力することができる。
【００２０】
なお本発明は、アナログ回路部とデジタル回路部とが混載され、これら回路部の一部としてそれぞれ外部配線を有する基板を対象とする。そして、該基板には、デジタル信号を処理し出力する少なくとも一つのデジタル信号処理部を備えている。
本発明は、高インピーダンスのアナログ回路を扱うＦＤＤコントロール用の基板に好適なものであるが、本発明として基板におけるアナログ信号およびデジタル信号の処理内容が限定されるものではなく、種々の電子機器等の基板を対象とすることができる。
【００２１】
また、本発明の基板としては、配線パターンが制約される一層または二層タイプへの適用が好適であるが、三層以上の多層基板への適用も可能である。
また、上記基板では、少なくとも一つのデジタル信号処理部を有しており、該デジタル信号処理部に基板上で延伸する外部配線が接続されている。該デジタル信号処理部は、通常はパッケージ化された半導体チップ（集積回路）で構成されており、該半導体チップでは、アナログ信号を処理するアナログ信号処理部を併せて具備するものでもよい。これら両信号処理部を備える半導体チップでは、アナログ回路部とデジタル回路部をブロック化する等して両信号の干渉を防止することができる。また、両処理部を備える場合、該半導体チップには、アナログ信号外部配線と、デジタル信号外部配線とがそれぞれ接続される。なお、本発明としては上記のように、デジタル信号処理部とアナログ信号処理部とが同一の半導体チップに搭載されているものの他、当然に、両者がそれぞれ異なる半導体チップに搭載されているものであってもよい。
【００２２】
本発明におけるデジタル信号出力制御手段は、結果としてデジタル信号処理部からデジタル信号外部配線にデジタル信号が出力されないように、または出力値が定位となるように制御可能なものであればよく、特にその構造が限定されるものではない。その一形態例としては、デジタル信号処理部でのデジタル信号出力機能を停止させるものが挙げられる。この作用は、例えばデジタル信号処理部に備えるデジタル信号発生部の機能を停止、制限することにより得られる。
なお、デジタル信号出力制御手段によりデジタル信号の出力が制御されるデジタル信号外部配線は、基板に配設されたものの全てでもよく、また一部であってもよい。要は、本発明は、主としてデジタル信号によるアナログ信号への悪影響を排除することを目的とするものであるから、このような悪影響の発生のおそれのあるデジタル信号外部配線に限定してデジタル信号出力を制御すれば本発明の目的達成が可能となる。さらに、デジタル信号出力制御手段によってデジタル信号外部配線での信号出力を制御する際には、デジタル信号外部配線の直前で制御を行ってもよく、また、該外部配線の途中で行うようにしてもよい。
【００２３】
また、本発明のデジタル信号出力制御手段の他の形態としては、デジタル信号処理部とデジタル信号外部配線との接続を断続する断続手段を挙げることができる。該断続手段としては機械的なスイッチやステートバッファ、スイッチング素子等により構成することができ、これらにより上記接続をＯＮ−ＯＦＦすることができる。また、上記ステートバッファやスイッチング素子等の制御は、機械的に行ってもよく、ソフトウェアにより行ってもよい。上記におけるスイッチング素子には、トランスファゲート、パストランジスタ等を用いることができる。
【００２４】
さらに、本発明のデジタル信号出力制御手段の他の形態としては、デジタル信号処理部からデジタル信号外部配線に出力される信号値を定位にするものが上げられる。これによりデジタル信号の出力の維持が必要な場合にも、アナログ信号への干渉を緩和してデジタル信号の出力を継続することができる。該動作は、デジタル信号処理部にデジタル信号出力部を有する場合には、該出力部での出力量を低減することにより達成できる。また、デジタル信号処理部内において、デジタル信号の伝送量を調整して外部配線に出力されるデジタル信号値を定位にすることもできる。
【００２５】
【発明の実施の形態】
（実施形態１）
以下に、本発明の一実施形態を図１および図２に基づき説明する。
この実施形態の基板１０は、前記図６で示した基板１００と同様のデバイス配置構成を有しており、片面側にＵＳＢＦＤＤコントローラ１１、外部メモリ１０２、デジタル信号外部配線１０３、アナログ信号外部配線１０４を有し、他面側に駆動制御部１１０、アナログ信号外部配線１１１を有し、アナログ信号外部配線１０４とアナログ信号外部配線１１１とがスルーホール１１２を通して接続されている。なお、従来基板と同様の構成については同一の符号を付して詳細な説明は省略する。
【００２６】
図２は、上記基板１０における回路構成の一部を示すブロック図であり、ＵＳＢＦＤＤコントローラ１１は、デジタル信号処理部およびアナログ信号処理部として、リード／ライト回路やステッピングモータドライブ、コントロール回路等を内蔵する半導体チップであり、図示しないホスト装置から入力される命令信号等に基づいてフロッピーディスクに対する情報の授受（外部メモリとのデータ授受を含む）や磁気ヘッドをフロッピーディスクの半径方向にトラッキングさせるステッピングモータの駆動といったＦＤＤ装置の動作全般を制御する。これら動作を達成するために、該ＵＳＢＦＤＤコントローラ１１は複数の機能を有し、アナログ回路部とデジタル回路部とが搭載されており、さらにデジタル信号処理部とアナログ信号処理部とが接続されている。なお、本発明としてはデジタル信号処理部とアナログ信号処理部とが接続されていないものであってもよい。
【００２７】
図２では、デジタル回路部の一部を構成するＣＰＵ１、ＲＯＭ２、ＲＡＭ３とがＵＳＢＦＤＤコントローラ１１に搭載されており、これらはアドレスバス４により接続されている。なお、上記ＲＯＭ２の一部はフラッシュＲＯＭにより構成され、該フラッシュＲＯＭに書き込まれたファームウェアにより制御されるＣＰＵ１によりＵＳＢＦＤＤコントローラ１１の上記動作が実行される。
これらＣＰＵ１、ＲＯＭ２、ＲＡＭ３およびファームウェアは、デジタル信号処理部およびアナログ信号処理部の一部として機能する。
【００２８】
また上記アドレスバス４は、３ステートバッファ５…５の入力側にそれぞれ接続されている。３ステートバッファ５のゲート制御側には、基板１０に設けられたディップスイッチ６が接続されており、該ディップスイッチ６の一の切替側は接地され、他の切替側にはＵＳＢＦＤＤコントローラ１１からエネーブル信号（図ではＥＮＢＬ信号と表示）が入力されるように構成されている。そして上記３ステートバッファ５…５の出力側は、前記デジタル信号外部配線１０３に接続されている。上記３ステートバッファ５とディップスイッチ６とにより、オン／オフ制御が可能なスイッチ手段すなわち本発明のデジタル信号出力制御手段が構成されている。
【００２９】
次に、上記基板１０における動作について説明する。
アナログ信号の忠実な伝送を重視し、デジタル信号外部配線１０３へのデジタル信号出力を遮断する場合、ディップスイッチ６を操作して切替を接地される側にして、３ステートバッファ５のゲート制御側にエネーブル信号が加わらないようにして３ステートバッファ５をディスエーブル状態にする。すると、アドレスバス４からのデジタル信号は、３ステートバッファ５からは出力されず、したがってデジタル信号外部配線１０３とデジタル信号処理部との電気的な接続が解かれ、デジタル信号外部配線１０３へのデジタル信号の出力は停止される。これにより、アナログ信号外部配線１０４を通してアナログ信号外部配線１１１を流れるアナログ信号にデジタル信号が干渉してノイズを発生させるのを防止する。一方、デジタル信号外部配線１０３へのデジタル信号の出力が必要とされる場合、例えば外部メモリ１０２を利用してデジタル信号処理部と外部メモリとの間でデータの授受を行うような場合には、ディップスイッチ６を操作して切替をＥＮＢＬ側にする。するとエネーブル信号が３ステートバッファ５のゲート制御側に入力され、３ステートバッファ５はエネーブル状態になり、デジタル信号外部配線１０３とデジタル信号処理部とが電気的に接続され、３ステートバッファ５を介してアドレスバス４とデジタル信号外部配線１０３との間でデジタル信号の授受が可能になる。
【００３０】
なお、上記実施形態では、外部メモリ１０２が搭載されている状態でデジタル信号処理部とデジタル信号外部配線１０３との接続を断続する場合について説明したが、例えばデバッグ時等に外部メモリ１０２を搭載しておき、上記ディップスイッチ６の操作によりデジタル信号がデジタル信号外部配線１０３に出力されるようにし、その後、外部メモリ１０２を基板１０から取り外すとともに、ディップスイッチ６によりデジタル信号がデジタル信号外部配線１０３に出力されないようにするものであってもよい。この基板では、検査等の目的でデジタル信号の出力が必要な場合には、上記ディップスイッチ６の操作によりデジタル信号をデジタル信号外部配線に出力させることができる。
【００３１】
（実施形態２）
次に、図３は、デジタル信号処理部とデジタル信号外部配線との電気的な接続をソフトウェア的に制御可能とした他の実施形態を示すものである。なお、この基板２０には、ＵＳＢＦＤＤコントローラ２１を備えており、その他では、上記実施形態１と同様の構成により、外部メモリ１０２、デジタル信号外部配線１０３を備え、さらに図示しないアナログ信号外部配線、駆動制御部、アナログ信号外部配線、スルーホールを備えている。
この基板２０のＵＳＢＦＤＤコントローラ２１では、上記実施形態と同様にＣＰＵ１、ＲＯＭ２、ＲＡＭ３等からなるデジタル信号処理部およびアナログ信号処理部と、３ステートバッファ５…５とが搭載されており、さらにデジタル信号処理部の一部としてＩ／Ｏ部７を備えている。該Ｉ／Ｏ部７は、デジタル信号処理部間に接続されるアドレスバス４に接続されているとともに、出力信号線８の一端が接続され、該出力信号線８の他端は、３ステートバッファ５のゲート制御側に接続されている。この実施形態の３ステートバッファ５は、上記実施形態と同様にアドレスバス４が入力側に接続され、出力側にはデジタル信号外部配線１０３が接続され、デジタル信号外部配線１０３は、外部メモリ１０２に接続されている。
【００３２】
この実施形態では、ＣＰＵ１とＲＯＭ２に書き込まれたファームウェアとによりＩ／Ｏ部７が制御可能となっており、該制御により出力信号線８へエネーブル信号とディスエネーブル信号とを選択的に出力することができる。したがってこの実施形態では、ＣＰＵ１とファームウェアとＩ／Ｏ部７と３ステートバッファ５…５とによりデジタル信号出力制御手段が構成されている。
【００３３】
上記のファームウェアの処理手順によりＣＰＵ１が動作し、Ｉ／Ｏ部７から出力信号線８に与えられる信号を切り替えて３ステートバッファ５…５の動作を制御し、デジタル信号処理部とデジタル信号外部配線１０３との接続を断続制御する。具体的には、出力信号線８からエネーブル信号が出力されると、３ステートバッファ５はエネーブル状態になり、アドレスバス４とデジタル信号外部配線１０３とが接続状態になる。一方、出力信号線８からディスエネーブル信号が出力されると、３ステートバッファ５はディスエネーブル状態になり、アドレスバス４とデジタル信号外部配線１０３とが接続が解かれた状態になる。
【００３４】
上記制御では、例えばファームウェアの手順に従ってＵＳＢＦＤＤコントロール２１での動作がアナログ制御に移行する前に、出力信号線８にディスエネーブル信号が出力されるようにしてデジタル信号外部配線１０３へのデジタル信号の出力を停止させることができる。これによりアナログ制御に移行した際には、デジタル信号によってアナログ信号にノイズが発生するのを防止することができる。一方、アナログ制御が終了した場合やデジタル制御が必要な場合には、出力信号線８にエネーブル信号が出力されるようにしてデジタル信号外部配線１０３へデジタル信号を出力させることができる。
すなわち、上記のようにコントローラに内蔵するプログラムコードを、アナログ系とそれ以外に分けてプログラムコードを配置することにより制御を容易にし、かつアナログ特性と外部バス制御のトレードオフを解消することができる。
【００３５】
（実施形態３）
図４は、さらに他の実施形態における基板３０の一部をブロック図で示すものであり、該基板３０ではＵＳＢＦＤＤコントローラ３１を備えている。このＵＳＢＦＤＤコントローラ３１は、実施形態２で示すＵＳＢＦＤＤコントローラ２１における３ステートバッファ５の出力側に、それぞれプルアップ抵抗３２が接続された変更例であり、その他の構成は、図２の実施形態と同様である。すなわち、外部メモリ１０２、デジタル信号外部配線１０３を備え、さらに図示しないアナログ信号外部配線、駆動制御部、アナログ信号外部配線、スルーホールを備えている。
この実施形態３では、実施形態２と同様に制御手順により３ステートバッファ５がディスエネーブル状態になると、上記プルアップ抵抗３２により３ステートバッファ５の出力側はＨレベルに固定され、実施形態１及び２と同じ効果が得られる。
【００３６】
（実施形態４）
上記各実施形態では、デジタル信号処理部とデジタル信号外部配線との電気的な接続の断続に、３ステートバッファを用いたが、本発明としては該接続の断続は他の構成により行うことも当然に可能である。図５に示す、この実施形態４の基板４０では、ＵＳＢＦＤＤコントローラ４１を備えており、該ＵＳＢＦＤＤコントローラ４１では、上記実施形態２と同様に図示しないＣＰＵ、ＲＯＭ、ＲＡＭ等のデジタル信号処理部およびアナログ信号処理部、アドレスバス４を備えている。なお、この実施形態４においても、上記各実施形態と同様に、さらに図示しないアナログ信号外部配線、駆動制御部、スルーホールを備えている。
そして上記ＵＳＢＦＤＤコントローラ４１では、アドレスバス４に入力側の一方が接続されたアンド回路４２…４２を備えており、該アンド回路４２の入力側の他方には制御信号出力線４３が接続されている。制御信号出力線４３における制御信号は、図示しないＣＰＵおよび該ＣＰＵを動作させるファームウェアにより制御されている。また、アンド回路４２の出力側にデジタル信号外部配線１０３が接続されている。
この実施形態４では、制御信号出力線４３による制御信号によりアンド回路４２の導通、非導通を制御してデジタル信号処理部とデジタル信号外部配線１０３との接続を制御しており、図示しないＣＰＵ、該ＣＰＵを動作させるファームウェア、アンド回路４２によって本発明のデジタル信号出力制御手段が構成されている。
【００３７】
（実施形態５）
上記各実施形態では、ＵＳＢＦＤＤコントローラ内部にデジタル信号出力制御手段を設け、デジタル信号外部配線の直前でデジタル信号の出力制御を行うものとしたが、この実施形態では、ＵＳＢＦＤＤコントローラの外部にデジタル信号出力制御手段を設けて、デジタル信号出力制御手段から先に存在するデジタル信号外部配線に対して、デジタル信号の出力制御を可能としたものである。
【００３８】
すなわち、図６に示すこの実施形態５の基板５０では、ＵＳＢＦＤＤコントローラ５１を備えており、該ＵＳＢＦＤＤコントローラ５１では、上記各実施形態と同様に図示しないＣＰＵ、ＲＯＭ、ＲＡＭ等のデジタル回路部（デジタル信号処理部）５２およびアナログ回路部（アナログ信号処理部）５３、アドレスバス４を備えており、アナログ信号処理部５３には、アナログ信号外部配線１０４が接続されている。また、この実施形態５においても上記各実施形態と同様に、さらに図示しない駆動制御部、スルーホールを備えている。
【００３９】
上記アドレスバス４は、ＵＳＢＦＤＤコントローラ５１外部に設けた第２デジタル信号外部配線１０３ｂに接続されており、該第２デジタル信号外部配線１０３ｂの他端側には、出力制御インターフェース５５の一方側が接続されている。該インターフェース５５は、前記実施形態２で示した３ステートバッファ５が各アドレスに対応して搭載されており、実施形態２と同様の動作をなす。また、出力制御インターフェース５５の他方側には、第１デジタル信号外部配線１０３ａが接続されており、該第１デジタル信号外部配線１０３ａの他端側には、前記実施形態２と同様に外部メモリ１０２が接続されている。
この実施形態においても、出力制御位置が異なる他は、実施形態２と同様にデジタル信号出力をオン／オフ制御することができる。すなわち、第１のデジタル信号外部配線１０３ａ近傍にアナログ信号外部配線１０４を敷設した基板構成であっても、出力制御インターフェース５５からアドレス信号を遮断することによって、ノイズの影響を軽減できる。
【００４０】
なお、上記各実施形態では、デジタル信号外部配線が外部メモリに接続されることを前提に説明したが、デジタル信号外部配線に接続されるデバイス等が外部メモリに限定されるものではなく、デジタル信号外部配線は、その他のデジタル信号用のデバイスやインターフェース等に接続されるものやこれらに接続されるように用意されたものであってもよい。
【００４１】
なお、上記各実施形態のデジタル信号出力制御手段では、デジタル信号処理部から出力されるデジタル信号をデジタル信号外部配線へ供給するか否かの制御をデジタル信号処理部とデジタル信号外部配線との間の電気的な接続の断続によって行うものとしたが、本発明としては、その他の手段によって上記制御を行うものであってもよい。
例えば、上記デジタル信号処理部にデジタル信号を発生させる手段を備えるものでは、該発生手段をデジタル信号出力制御手段により制御してデジタル信号出力を停止可能にする。これによりデジタル信号処理部から出力されるデジタル信号をデジタル信号外部配線へ供給するか否かの制御を行うことができる。また、この他に、デジタル信号処理部からのデジタル信号を、交流分を含まない一定電位の直流に変換することでデジタル信号外部配線へのデジタル信号の供給を停止することもできる。これらの制御は、例えば、前記したＵＳＢＦＤＤコントローラに備えるＣＰＵ１とＲＯＭ２に書き込まれたファームウェアの実行により行うことができる。
【００４２】
（実施形態６）
次に、本発明の回路基板を備える情報記憶装置の一実施形態を図７に基づいて説明する。
なお、この実施形態では、情報記憶装置としてＦＤＤが示されており、該ＦＤＤには、上記したＵＳＢＦＤＤコントローラ２１を有する回路基板６０を備えている。なお、ＵＳＢＦＤＤコントローラ２１の構成は、上記説明と同様であり、その詳細は省略する。
ＦＤＤは、回路基板６０に接続されて駆動されるスピンドルモータ７１を有しており、該スピンドルモータ７１の回転軸にはターンテーブル７０が固着されている。すなわち、ターンテーブル７０はスピンドルモータ７１によって回転駆動されるように構成されており、該スピンドルモータ７１には、該モータ７１の駆動制御を行う駆動制御回路７２が接続されている。
また、上記ターンテーブル７０に装着されたＦＤ８０の記録面との間でデータの書き込みおよび読み出しを行うピックアップ手段７５（この実施形態では磁気ヘッド）を有している。該ピックアップ手段７５には、データの書き込みを行うためのライト回路と、データの読み出しを行うためのリード回路とを備えたリードライト回路７６が接続されている。
また、該ピックアップ手段７５を、ターンテーブル７０に装着されたＦＤ８０の径方向に移動させるステッピングモータ７７を有しており、該ステッピングモータ７７には、該モータ７７の駆動制御を行う駆動制御回路７８が接続されている。
【００４３】
さらに回路基板６０には、コンピュータ等からなる外部のホスト（上位機種）９０にＵＳＢケーブルにより接続するＵＳＢインターフェース６１を有しており、該ＵＳＢインターフェース６１と前記ＵＳＢＦＤＤコントローラ２１とがデジタル信号外部配線１０５により接続されている。また、ＵＳＢＦＤＤコントローラ２１には、外部メモリ１０２を接続可能としたデジタル信号外部配線１０３が接続されている。この実施形態６では、ＵＳＢＦＤＤコントローラ２１内に設けられている、スイッチ手段である３ステートバッファ５は、上記デジタル信号外部配線１０３のオン／オフ制御を行うように構成されている。なお、外部配線の配線パターンによっては、オン／オフ制御対象を上記デジタル信号外部配線１０５とすることも可能であり、両デジタル信号外部配線１０３、１０５をオン／オフ制御の対象とすることもできる。
【００４４】
ＵＳＢＦＤＤコントローラ２１と上記駆動制御回路７２、７８およびリードライト回路７６とは、アナログ信号外部配線１０４によって接続されており、該アナログ信号外部配線１０４と前記デジタル信号外部配線１０３とが一部で近接する配線パターンとなっている。
【００４５】
上記ＦＤＤの動作について以下に説明する。
ＦＤ８０がターンテーブル７０に装着されると、データの書き込み、読み出し時にはスピンドルモータ７１によって回転される。該回転は、駆動制御回路７２によって与えられる信号により行われる。
また、ピックアップ手段７５は、ステッピングモータ７７によってＦＤ８０の所定のアドレスに位置するように径方向に移動しつつシーク動作や読み書き動作がなされる。該移動は、駆動制御回路７８によって与えられる信号により行われる。上記駆動制御回路７２、７８に対する信号は、ＵＳＢＦＤＤコントローラ２１内のアナログ回路部（図示しない）で発生され、アナログ信号外部配線１０４を通して与えられている。
また、上記ピックアップ手段７５においては、書き込みに対しては、リードライト回路７６においてピックアップ手段７５に対応する書き込み信号が生成され、読み出しに際してはリードライト回路７６においてピックアップ手段７５から得た信号に基づいて読み出しデータを生成する。上記信号及びデータは、ＵＳＢＦＤＤコントローラ２１のアナログ回路部との間でアナログ信号外部配線１０４を通して授受される。
【００４６】
ＵＳＢＦＤＤコントローラ２１は、ＵＳＢインタフェース６１を介してホスト９０から供給される周知のモータオン信号、モータ制御信号、書き込み用データ等に基づいてデジタル信号処理およびアナログ信号処理を行う。また、読み出しデータをＵＳＢインターフェース６１を介してホスト９０へと転送する。
【００４７】
なお、上記ＦＤＤの動作に際しては、基板６０に装着したメモリ１０２との間でデータを授受するためのデジタル信号外部配線１０３には、メモリ１０２が装着されていない場合にもデジタル信号が出力されており、上記アナログ信号外部配線１０４を流れるアナログ信号に干渉するおそれがある。このため、少なくともアナログ信号外部配線１０４にアナログ信号が流れる際には、前記実施形態で説明したように３ステートバッファ５を制御して、デジタル信号外部配線１０３にはデジタル信号が出力されないように制御する。これにより、上記モータ制御信号や読み書きデータの伝送が確実になされ、データの読み取りおよび書き込み精度が向上する。
【００４８】
【発明の効果】
以上説明したように、本発明の回路基板によれば、一つのアナログ回路部と一つのデジタル回路部を含む回路基板であって、前記デジタル回路部は、少なくとも一つのデジタル信号を出力する少なくとも一つのデジタル信号処理部と、前記少なくとも一つのデジタル信号処理部に接続される少なくとも一つのデジタル信号外部配線とを有し、前記少なくとも一つのデジタル信号処理部と前記少なくとも一つのデジタル信号外部配線との間に設けられ、前記少なくとも一つのデジタル信号処理部から出力される少なくとも一つのデジタル信号を前記少なくとも一つのデジタル信号外部配線へ供給するか否かを制御する、少なくとも一つのデジタル信号出力制御手段を備えるので、必要に応じてアナログ信号に対するデジタル信号の干渉を排除することができ、したがって配線パターンやデバイス配置の制約が少なくなって設計の自由度が増し、コストの低減や基板の一層の小型化が可能になる。
【００４９】
また、本発明の情報記憶装置によれば、記憶装置制御基板として上記回路基板を備えているので、アナログ信号を雑音少なく確実に伝送することができ、データの読み書き精度が向上する。
【図面の簡単な説明】
【図１】本発明の一実施形態における基板を示す斜視図である。
【図２】同じく、基板の一部を示すブロック図である。
【図３】本発明の他の実施形態における基板の一部を示すブロック図である。
【図４】さらに他の実施形態における基板の一部を示すブロック図である。
【図５】さらに他の実施形態における基板の一部を示すブロック図である。
【図６】さらに他の実施形態における基板の一部を示すブロック図である。
【図７】本発明の回路基板を備える情報記憶装置の一実施形態を示すブロック図である。
【図８】従来の、外部メモリを搭載したＰＣＢＡ基板を示す斜視図である。
【図９】同じく従来の、外部メモリを搭載しないＰＣＢＡ基板を示す斜視図である。
【符号の説明】
１　　ＣＰＵ
２　　ＲＯＭ
３　　ＲＡＭ
４　　アドレスバス
５　　３ステートバッファ
６　　ディップスイッチ
７　　Ｉ／Ｏ部
８　　出力信号線
１０　　基板
１１　　ＵＳＢＦＤＤコントローラ
２０　　基板
２１　　ＵＳＢＦＤＤコントローラ
３０　　基板
３１　　ＵＳＢＦＤＤコントローラ
３２　　プルアップ抵抗
４０　　基板
４１　　ＵＳＢＦＤＤコントローラ
４２　　アンド回路
４３　　制御信号出力線
５０　　基板
５１　　ＵＳＢＦＤＤコントローラ
５２　　デジタル回路部
５３　　アナログ回路部
５４　　アナログ信号外部配線
５５　　出力制御インターフェース
６０　　回路基板
６１　　ＵＳＢインターフェース
７０　　ＦＤ回転装置
７１　　スピンドルモータ
７２　　駆動制御回路
７５　　ピックアップ手段
７６　　リードライト回路
７７　　ステッピングモータ
８０　　ＦＤ
９０　　ホスト
１００　　基板
１０１　　ＵＳＢＦＤＤコントローラ
１０２　　外部メモリ
１０３　　デジタル信号外部配線
１０３ａ　第１デジタル信号外部配線
１０３ｂ　第２デジタル信号外部配線
１０４　　アナログ信号外部配線
１０５　　デジタル信号外部配線
１１０　　駆動制御部
１１１　　アナログ信号外部配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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