(57)【要約】【課題】ＰＬＬ回路を用いたループネットワークにおいて、受信再生クロックの抽出時間を短くして中継し前記ループネットワークの安定に必要な時間を大幅に短縮することが可能なＰＬＬ回路を提供すること。【解決手段】外部入力信号である受信クロックと出力信号である受信再生クロックとの位相を比較して前記受信クロックと前記受信再生クロックとの位相差に相当する制御電圧を出力する位相比較回路と、該位相比較回路から出力される制御電圧に応じて前記受信再生クロックの周波数を変化する電圧制御発振回路とを具備して成るＰＬＬ回路において、前記位相比較回路と前記電圧制御発振回路との間に出力抑制回路を挿入して、前記外部入力信号がないときに該出力抑制回路で生成した電圧を前記電圧制御発振回路に印加して前記制御電圧の変動範囲を制限するように構成した。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
外部入力信号である受信クロックと出力信号である受信再生クロックとの位相を比較して前記受信クロックと前記受信再生クロックとの位相差に相当する制御電圧を出力する位相比較回路と、該位相比較回路から出力される制御電圧に応じて前記受信再生クロックの周波数を変化させる電圧制御発振回路とを具備して成るＰＬＬ回路において、前記位相比較回路と前記電圧制御発振回路との間に出力抑制回路を挿入して、前記外部入力信号がないときに該出力抑制回路で生成した電圧を前記電圧制御発振回路に印加して前記制御電圧の変動範囲を制限するように構成して成ることを特徴とするＰＬＬ回路。
【請求項２】
出力抑制回路は、ツェナーダイオードと抵抗器とから構成して成ることを特徴とする請求項１記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ループネットワークにおけるＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ：フェイズロックトループ）回路に関するものである。
【０００２】
【従来の技術】
従来技術の実施例を以下、図面に基づいて詳述する。
【０００３】
図４は、ループネットワークのシステム構成図である。１５は親局、２１は子局１、２２は子局２、２ｎは子局ｎ、１６は親局のＰＬＬ回路、３１は子局１のＰＬＬ回路、３２は子局２のＰＬＬ回路、３ｎは子局ｎのＰＬＬ回路、１８は親局の発振回路、１７は親局のインタフェース部、４１は子局１のインタフェース部、４２は子局２のインタフェース部、４ｎは子局ｎのインタフェース部、１９は伝送路である。
【０００４】
親局１５と子局１（２１）、子局２（２２）、子局ｎ（２ｎ）が伝送路１９を介してループ状に接続されている。子局１（２１）は、伝送路１９を介して親局１５の親局の発振回路１８から送出されたクロック信号（単に、クロックという場合もある）を受信すると、子局１のＰＬＬ回路３１で受信再生クロックを抽出して子局１のインタフェース部４１に出力すると同時に、子局２（２２）にクロック信号を中継する。図４内、破線でそのことを示した。
【０００５】
同様に、子局２（２２）は、子局１（２１）から送出されたクロック信号を受信すると、子局２のＰＬＬ回路３２で受信再生クロックを抽出して子局２のインタフェース部４２に出力すると同時に、次の子局にクロック信号を中継する。このようにして、子局ｎ（２ｎ）までクロック信号を中継し、最後に子局ｎ（２ｎ）から親局１５へとクロック信号を順次中継することで、ループネットワークは親局１５のクロック信号に同期し、各インタフェース部は各種情報を伝達することが可能になる。
【０００６】
図５は、従来のＰＬＬ回路の構成図である。１１は位相比較回路、１２はアンプ回路、１３は電圧制御発振回路、１４は分周回路である。ＰＬＬ回路は、少なくとも位相比較回路１１と電圧制御発振回路１３とを具備して成る。
【０００７】
電圧制御発振回路１３は、アンプ回路１２を介して位相比較回路１１から出力される制御電圧に応じて、周波数が変化された受信再生クロックを出力する。この受信再生クロックは、分周回路１４を介して位相比較回路１１にフィードバックされる。
【０００８】
位相比較回路１１は、受信クロック（親局或いは子局が受信したクロック信号）を検出すると、電圧制御発振回路１３から出力された受信再生クロックとの位相を比較して、それらの位相差に応じた制御電圧を出力する。受信クロックと受信再生クロックの位相が一致して同期すると、ＰＬＬ回路は安定する。
【０００９】
図６は、図５のＰＬＬ回路の制御電圧に関して、応答時間の説明図である。横軸はクロック受信後の時間ｔ、縦軸は制御電圧Ｖである。受信再生クロックを精度良く抽出するためには、制御電圧Ｖが特定の電圧Ｖ１になるまで待つ必要がある。この電圧Ｖ１をＰＬＬ回路が安定する電圧と呼び、この時間ｔ１を応答時問と呼ぶ。当然、この応答時間ｔ１は短ければ短い程良い。
【００１０】
【発明が解決しようとする課題】
従来のＰＬＬ回路には、以下に説明する問題点があった。
【００１１】
ループネットワークではクロック信号を親局から子局へと順次中継していくため、中継された受信再生クロックの位相差は、中継数（子局の数）に伴って徐々に増加する。位相差が許容値を越えると親局のクロックに同期することができなくなる。従って、多段中継を可能にするためには、受信クロックと受信再生クロックとを短時間に同期させる必要がある。
【００１２】
従来のＰＬＬ回路では時定数が大きいために、ＰＬＬ回路が安定して受信再生クロックを精度よく抽出し次の子局に中継するまでの時間が長く、その結果としてループネットワークが安定する（インタフェース部の通信が可能になる）までに時間がかかるといった欠点があった。つまり、図６の時間ｔ１が長いということである。
【００１３】
従って本発明の目的は、前記した従来技術の欠点を解消し、ＰＬＬ回路を用いたループネットワークにおいて、受信再生クロックの抽出時間を短くして中継し前記ループネットワークの安定に必要な時間を大幅に短縮することが可能なＰＬＬ回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は上記の目的を実現するため、外部入力信号である受信クロックと出力信号である受信再生クロックとの位相を比較して前記受信クロックと前記受信再生クロックとの位相差に相当する制御電圧を出力する位相比較回路と、該位相比較回路から出力される制御電圧に応じて前記受信再生クロックの周波数を変化させる電圧制御発振回路とを具備して成るＰＬＬ回路において、前記位相比較回路と前記電圧制御発振回路との間に出力抑制回路を挿入して、前記外部入力信号がないときに該出力抑制回路で生成した電圧を前記電圧制御発振回路に印加して前記制御電圧の変動範囲を制限するように構成した。
【００１５】
出力抑制回路は、ツェナーダイオードと抵抗器とから構成しても良い。
【００１６】
【発明の実施の形態】
発明の実施の形態を、以下図面に基づいて詳述する。
【００１７】
図１は、本発明のＰＬＬ回路の一実施例を示した構成図である。１は位相比較回路、２はアンプ回路、３は出力抑制回路、４は電圧制御発振回路である。ＰＬＬ回路は、少なくとも位相比較回路１と、出力抑制回路３と、電圧制御発振回路４とを具備して成る。
【００１８】
電圧制御発振回路４は、アンプ回路２と出力抑制回路３とを介して入力される位相比較回路１からの制御電圧に応じて周波数が変化された受信再生クロックを出力し、位相比較回路１にフィードバックする。位相比較回路１は、受信クロック（受信したクロック信号）を検出すると、電圧制御発振回路４から出力された受信再生クロックとの位相を比較して、それらの位相差に応じた制御電圧を出力する。受信クロックと受信再生クロックの位相が一致して同期すると、ＰＬＬ回路は安定する。
【００１９】
図２は、図１の出力制御回路の回路図である。５はツェナーダイオード、６は抵抗器である。受信クロックと受信再生クロックの位相が一致して同期するときの制御電圧をＶ１とする。この電圧Ｖ１をツェナーダイオード５の一端に印加しておく。そして、アンプ回路２を通して位相比較回路１からの種々の制御電圧Ｖが抵抗器６の一端に印加されるが、この出力抑制回路３からの出力、すなわち電圧制御発振回路４に入力される電圧は、Ｖ＞Ｖ１の時にはＶ、Ｖ＜Ｖ１の時にはＶ２となるように構成されている。但し、Ｖ２はＶ１に近い電圧、すなわちＰＬＬ回路が安定する電圧に近い電圧とする。
【００２０】
従って、図１に示すＰＬＬ回路は、外部入力信号が無いとき（受信クロックを待ち受けている状態のとき）には、電圧制御発振回路４に外部入力信号（受信クロック）と出力信号（受信再生クロック）との位相が一致し得る電圧Ｖ１に近い電圧Ｖ２を印加しておくことにより、制御電圧Ｖの変動範囲を小さく制限することができ、短い時間で同期することが可能である。すなわち、受信クロックを検出すると短時間で受信再生クロックを抽出して中継することが可能である。
【００２１】
図３は、図１のＰＬＬ回路の制御電圧に関して、応答時間の説明図である。横軸はクロック受信後の時間ｔ、縦軸は制御電圧Ｖである。実線は本発明のＰＬＬ回路、破線は従来のＰＬＬ回路についてである。前述したように、受信クロックを待ち受けている状態では、出力抑制回路３が電圧制御発振回路４にＰＬＬ回路を安定とする電圧Ｖ１に近い電圧Ｖ２を印加して、ＰＬＬ回路は常に安定に近い状態（準安定状態）になっている。
【００２２】
従って、受信クロックを検出した時、電圧Ｖ１に近い電圧Ｖ２から収束させていくことができ、且つ電圧Ｖ２を下回った制御電圧Ｖの変動範囲をカットすることができるので、ＰＬＬ回路が安定し受信再生クロックを抽出するまでの時間、すなわち応答時間ｔ２は、従来技術による応答時間ｔ１に比べて大幅に短くすることができる。
【００２３】
以上要するに本発明の要旨は、親局からのクロック信号を受信していない状態では、出力抑制回路で生成した電圧を電圧制御発振回路に印加して位相比較回路から出力される制御電圧の変動範囲が小さくなるように制限し、ＰＬＬ回路を常に安定に近い状態に維持したことにある。これによって、親局からの受信クロックを検出した時に、受信再生クロックを短時間で抽出しＰＬＬ回路の安定に必要な時間を大幅に短縮した。
【００２４】
また、親局と子局がループ上に接続されたループネットワークには、障害を回避してループネットワークを再構成するためのループバック機能が付加されているが、本発明の技術を用いることで、受信クロックが一旦途絶えてからループネットワークを再構成するまでの時間を短くすることができ、障害回避機能をも向上することができた。
【００２５】
なお、図２の出力抑制回路では１つのツェナーダイオードを用いたが、もう一つのツェナーダイオードをグランド側に付けることにより、制御電圧ＶがＶ＞Ｖ１の時にＶ３となるように構成しても良い。但し、Ｖ３はＰＬＬ回路が安定する電圧Ｖ１に近い電圧とする（但し、Ｖ３＞Ｖ１）。このようにして、制御電圧Ｖの変動範囲を更に小さく制限することが可能である。
【００２６】
以上、本発明ではループネットワークにおけるＰＬＬ回路について述べたが、本発明で開示した技術は従属同期方式における多重伝送装置にも適用することができる。
【００２７】
【発明の効果】
本発明によれば、受信再生クロックを短時間で抽出して中継しループネットワークの安定に必要な時間を大幅に短縮することが可能になる。更に、ループネットワークの障害回避機能も向上することが可能になる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の一実施例を示した構成図である。
【図２】図１の出力抑制回路の回路図である。
【図３】図１のＰＬＬ回路の制御電圧に関して、応答時間の説明図である。
【図４】ループネットワークのシステム構成図である。
【図５】従来のＰＬＬ回路の構成図である。
【図６】図５のＰＬＬ回路の制御電圧に関して、応答時間の説明図である。
【符号の説明】
１　位相比較回路
２　アンプ回路
３　出力抑制回路
４　電圧制御発振回路
５　ツェナーダイオード
６　抵抗器
１１　位相比較回路
１２　アンプ回路
１３　電圧制御発振回路
１４　分周回路
１５　親局
１６　親局のＰＬＬ回路
１７　親局のインタフェース部
１８　親局の発振回路
１９　伝送路
２１　子局１
２２　子局２
２ｎ　子局ｎ
３１　子局１のＰＬＬ回路
３２　子局２のＰＬＬ回路
３ｎ　子局ｎのＰＬＬ回路
４１　子局１のインタフェース部
４２　子局２のインタフェース部
４ｎ　子局ｎのインタフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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