(57)【要約】【課題】高耐圧でかつオン抵抗が低くかつ素子特性が劣化しにくい半導体装置を得る。【解決手段】半導体装置を、ｎ型基板１と、ｎ型基板１上に形成されたｎ型ドリフト層２、ｎ型第１および第２半導体層３，４と、所定の間隔で離間した複数のｐ型ベース領域５と、各ベース領域５内に形成されたｎ型ソース領域６と、各ソース領域６の一部の表面上に設けられたソース電極１０と、各ソース領域６の一部の表面およびソース領域６間の第２半導体層４表面にゲート絶縁膜を介して設けられたゲート電極８と、で構成し、第１および第２半導体層３，４がエピタキシャル成長によって形成された結晶層であり、ドリフト層２の不純物濃度Ｎ１，第１半導体層３の不純物濃度Ｎ２および第２半導体層４の不純物濃度Ｎ３が、Ｎ３＜Ｎ１＜Ｎ２の関係を有することとした。【選択図】        図１
2004319815.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層上に形成された第１導電型の半導体層と、
前記半導体層中に設けられ所定の間隔で離間した複数の第２導電型のベース領域と、
前記各ベース領域内にそれぞれ選択的に形成された第１導電型のソース領域と、前記各ソース領域の一部の表面上にそれぞれ設けられたソース電極と、
前記各ソース領域の一部の表面および前記ソース領域間の前記半導体層の表面にゲート絶縁膜を介して設けられたゲート電極と、を備え、
前記半導体層がエピタキシャル成長によって形成された結晶層であり、かつ前記ドリフト層の不純物濃度Ｎ１と前記半導体層の不純物濃度ＮＳが、ＮＳ＜Ｎ１の関係を有することを特徴とする半導体装置。
【請求項２】
前記第１導電型の半導体層が、前記半導体基板側の第１導電型の第１半導体層および表面側の第１導電型の第２半導体層の２層で構成され、前記ドリフト層の不純物濃度Ｎ１，前記第１半導体層の不純物濃度Ｎ２および前記第２半導体層の不純物濃度Ｎ３が、Ｎ３＜Ｎ１＜Ｎ２の関係を有することを特徴とする半導体装置。
【請求項３】
前記半導体層中で一端を前記ベース領域に接しながら前記複数のベース領域を取り囲む部位に第２導電型のガードリング領域が設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体層上で前記複数のベース領域を取り囲む部位に第１導電型の第３半導体層が設けられ、前記第３半導体層中および前記半導体層の一部に一端を前記ベース領域に接するように第２導電型のガードリング領域が設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記ドリフト層の不純物濃度Ｎ１が２．０×１０１５ｃｍ−３以上５．０×１０１６ｃｍ−３以下の範囲、前記第１半導体層の不純物濃度Ｎ２が１．２Ｎ１以上３．０Ｎ１以下の範囲、前記第２半導体層の不純物濃度Ｎ３が０．３Ｎ１以上０．７Ｎ１以下の範囲であることを特徴とする請求項２記載の半導体装置。
【請求項６】
前記ベース領域を介して対向する前記ゲート電極直下の第２半導体層と前記ソース領域との間の距離をＬｃｈ、前記ゲート電極直下の前記第２半導体層のゲート長方向における幅を２Ｌｄとした場合に、Ｌｄ／Ｌｃｈが０．５以上３．０以下であることを特徴とする請求項２記載の半導体装置。
【請求項７】
前記ドリフト層を耐圧層とするショットキーダイオード領域を前記同一半導体基板上に具備することを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に高耐圧でかつオン抵抗が低くかつ素子特性の劣化が生じにくい半導体装置に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の一種である縦型ＭＯＳＦＥＴでは、例えば、特許文献１でで開示されるように、デプレッション領域をドリフト層と同様にエピタキシャル成長で形成し、ベース領域およびソース領域をイオン注入で形成していた（特許文献１中の図１）。あるいは、ベース領域をドリフト層と同様にエピタキシャル成長で形成し、デプレッション領域およびソース領域をイオン注入で形成していた（特許文献１中の図６）。
【０００３】
【特許文献１】
特許公報第３２０６７２７号
【０００４】
【発明が解決しようとする課題】
従来の縦型ＭＯＳＦＥＴにおけるデプレッション領域の長さとドーピング濃度に関しては、デプレッション領域の長さに応じてオン抵抗を増加させないためのドーピング濃度の下限および素子耐圧を確保するための上限が存在する。特に、素子寸法の微細化を図った素子構造では、デプレッション領域のドーピング高不純物濃度化による低オン抵抗化、素子耐圧が低下しないためのチャネル領域下の低不純物濃度化が必須であった。しかしながら、特許文献１中の図１における素子構造では、ドリフト層とデプレッション領域が単一のエピタキシャル結晶層で形成されており、同一のドーピング濃度では必要な素子特性に対する最適設計が困難であるという問題があった。
【０００５】
一方、特許文献１中の図６における素子構成によれば、ドリフト層とデプレッション領域とはドーピングによって不純物濃度をそれぞれ独立に設定できるものの、ゲート電極下の高電界が印加されるデプレッション領域はエピタキシャル結晶成長したｐ型ベース領域に対して高不純物濃度のｎ型不純物をイオン注入する手段によって形成されるため、イオン注入の際、デプレッション領域に導入される結晶欠陥によって素子特性の劣化が生じる問題があった。
【０００６】
この発明は、上記のような問題点を解決するためになされたものであり、高素子耐圧・低オン抵抗でかつ素子特性の劣化が生じにくい半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、第１導電型の半導体基板と、上記半導体基板上に形成された第１導電型のドリフト層と、上記ドリフト層上に形成された第１導電型の半導体層と、上記半導体層中に設けられ所定の間隔で離間した複数の第２導電型のベース領域と、上記各ベース領域内にそれぞれ選択的に形成された第１導電型のソース領域と、上記各ソース領域の一部の表面上にそれぞれ設けられたソース電極と、上記各ソース領域の一部の表面および上記ソース領域間の上記半導体層の表面にゲート絶縁膜を介して設けられたゲート電極と、を備え、上記半導体層がエピタキシャル成長によって形成された結晶層であり、かつ上記ドリフト層の不純物濃度Ｎ１と上記半導体層の不純物濃度ＮＳが、ＮＳ＜Ｎ１の関係を有することとした。
【０００８】
【発明の実施の形態】
実施の形態１．
本発明の実施の形態１による半導体装置の断面図を図１に示す。ｎ型半導体基板（第１導電型の半導体基板）１上に、層厚３〜３０μｍのｎ型ドリフト層（第１導電型のドリフト層）２、層厚０．３〜１．０μｍでｎ型ドリフト層２よりもｎ型不純物が高濃度にドーピングされたｎ型第１半導体層（第１導電型の第１半導体層）３、層厚０．３〜１．０μｍでｎ型ドリフト層２およびｎ型第１半導体層３よりもｎ型不純物が低濃度にドーピングされたｎ型第２半導体層（第１導電型の第２半導体層）４、が順次エピタキシャル成長によって形成されている。なお、以下、ｎ型第１半導体層３とｎ型第２半導体層４を併せてｎ型半導体層（第１導電型の半導体層）と称する。
【０００９】
所定の間隔に離間された層厚０．５〜１．５μｍの２つのｐ型ベース領域（第２導電型のベース領域）５がｎ型半導体層中に選択的に形成され、さらに、層厚０．２〜０．４μｍのｎ型ソース領域（第１導電型のソース領域）６が各ｐ型ベース領域５中にそれぞれ選択的に形成されている。ｐ型ベース領域５におけるｎ型半導体基板１側のｐｎ接合界面は、ｎ型ドリフト層２あるいはｎ型第２半導体層４と接する界面もしくはｎ型第１半導体層３中に形成されている。ｎ型ソース領域６とｐ型ベース領域５とｎ型第２半導体層４とからなるウエハ表面にゲート絶縁膜７、ゲート電極８、絶縁膜９で構成されたゲート構造が設けられている。
【００１０】
また、各ｎ型ソース領域６の表面上の一部に各ソース電極１０、ｎ型半導体基板１の裏面側にドレーン電極１１がそれぞれ設けられている。半導体装置におけるＭＯＳＦＥＴ部の周囲領域、すなわち、２つのｐ型ベース領域５を取り囲む領域のｎ型半導体層中には、一端が各ｐ型ベース領域５に接するようにしてｐ型ガードリング領域１２が設けられている。かかるｐ型ガードリング領域１２はウエハ表面に対して水平方向のｐｎ接合がｎ型第１半導体層３とｎ型第２半導体層４との界面近傍になるように設けられている。
【００１１】
以下、本実施の形態の半導体装置の動作について説明する。ゲート電極８にゲート電圧を印加するとゲート電極８直下のｐ型ベース領域５の表面近傍にチャネルが誘起され、ｎ型ソース領域６とｎ型第２半導体層４間が電気的に導通する。これによって、ソース電極１０からｐ型ソース領域６、ｎ型ベース領域５の表面近傍のチャネル領域、ｎ型第２半導体層４、ｎ型第１半導体層３、ｎ型ドリフト層２、ｎ型半導体基板１、を経てドレーン電極１１へと流れる電流経路ができる。かかる電流は、ゲート電極８に印加されるゲート電圧によって制御され、例えばスイッチング動作等が可能となる。なお、ゲート電極８直下のｎ型第２半導体層４やｎ型第１半導体層３にはデプレッション領域が形成される。
【００１２】
次に、上述の各層の不純物濃度について説明する。本実施の形態の半導体装置では、ｎ型ドリフト層２の不純物濃度をＮ１，ｎ型第１半導体層３の不純物濃度をＮ２、ｎ型第２半導体層４の不純物濃度をＮ３とすると、
Ｎ３＜Ｎ１＜Ｎ２                                （１）
の関係を有する。このような構成では、ゲート電極８直下のデプレッション領域に相当するｎ型第２半導体層４の不純物濃度はｎ型ドリフト層２より低濃度であるため、ゲート電圧印加の際に空乏領域が層厚方向に深く伸長する結果、素子耐圧は従来の素子構造に比べて格段に向上する。一方、ｎ型ドリフト層２とｎ型第２半導体層４との間に設けられたｎ型第１半導体層３の不純物濃度はｎ型ドリフト層２より高濃度であるため、かかる領域の抵抗が従来に比べて減少する結果、オン抵抗の実効的な低減が実現できる。
【００１３】
以下に、各層毎の好適な不純物濃度を具体的に説明する。ｎ型ドリフト層２の不純物濃度Ｎ１は２．０×１０１５ｃｍ−３以上５．０×１０１６ｃｍ−３以下の範囲、ｎ型第１半導体層３はｎ型ドリフト層２の不純物濃度Ｎ１に対して１．２〜３．０倍、つまり１．２Ｎ１以上３．０Ｎ１以下の範囲の不純物濃度、ｎ型第２半導体層４はｎ型ドリフト層２の不純物濃度Ｎ１に対して０．３〜０．７倍、つまり０．３Ｎ１以上０．７Ｎ１以下の範囲が好適である。なお、かかる各不純物濃度の範囲内では、上述した（１）式を満足している。また、ｐ型ベース領域５は５．０×１０１７ｃｍ−３以上２．０×１０１８ｃｍ−３以下の範囲の不純物濃度、ｎ型ソース領域６は１．０×１０１９ｃｍ−３以上の不純物濃度がそれぞれ好適である。
【００１４】
本実施の形態の素子構造では、チャネル領域長、つまり、ｐ型ベース領域５を介して対向するゲート電極８直下のｎ型第２半導体層４とｎ型ソース領域６との間の距離Ｌｃｈは、１〜３μｍが好適である。また、デプレッション領域の幅、つまり、ゲート電極８直下のｎ型第２半導体層４のゲート長方向における幅２Ｌｄは２〜７μｍが好適である。もっともＬｃｈ，ＬｄはＭＯＳＦＥＴ部全体の寸法に依存するので、より普遍的には、Ｌｄ／Ｌｃｈが０．５〜３．０の場合に前述の優れた素子特性が得られる。
【００１５】
以上、本実施の形態の素子構造では、ＭＯＳＦＥＴ部におけるデプレッション領域の形成において、ｎ型ドリフト層２より高不純物濃度のｎ型第１半導体層３を導入することにより層厚方向の実効的な抵抗成分が減少するため動作時のオン抵抗の低減が可能となる一方、ゲート電極８直下に低不純物濃度のｎ型第２半導体層４を導入したため、従来の素子構造に比べて空乏領域は層厚方向に一層伸長するようになるので、素子耐圧の低下を効果的に防止できる。さらに、ゲート電極８直下でデプレッション領域に相当する部分はエピタキシャル成長によって形成されたｎ型第２半導体層４で構成されているため、かかる領域をイオン注入によって形成した従来の素子構造に比べて結晶欠陥密度が顕著に低減されるので、素子特性の劣化も格段に改善される。
【００１６】
また、素子周囲部分においてはガードリング領域１２の層厚方向のｐｎ接合が高不純物濃度のｎ型第１半導体層３中に、ウエハ表面に対して水平方向のｐｎ接合がｎ型第１半導体層３とｎ型第２半導体層４との界面近傍にそれぞれ形成され、それぞれの方向において不純物の濃度勾配が緩やかになるため、ｐ型ベース領域５の端部で生じる電界集中がガードリング領域１２に伸びる形で緩和され、終端構造として有効に機能するので、リーク電流の小さい優れた半導体装置が得られる。
【００１７】
実施の形態２．
本発明の実施の形態２による半導体装置の断面図を図２に示す。実施の形態１の半導体装置との構造上の相違は、実施の形態１の素子構造ではｎ型第１半導体層３とｎ型第２半導体層４の２つで構成されていた半導体層が、単一のｎ型半導体層４ａとなっている点である。ｎ型半導体層４ａの不純物濃度Ｎｓはｎ型ドリフト層２の不純物濃度Ｎ１よりも低不純物濃度のドーピングに設定されている。すなわち、
Ｎｓ＜Ｎ１                                    （２）
の関係が成立する。
【００１８】
実施の形態１の半導体装置ではオン抵抗を低減するためにｎ型ドリフト層２よりも高不純物濃度にドーピングされたｎ型第１半導体層３を導入したが、本実施の形態の半導体装置ではｎ型ドリフト層２の不純物濃度Ｎ１でもオン抵抗への影響が少ない場合に対応したものである。このような素子構成によれば、ゲート電極８直下のデプレッション領域の形成において、低不純物濃度であるｎ型半導体層４ａを導入したことで、実用上充分な素子耐圧を確保することができる。
【００１９】
実施の形態３．
本発明の実施の形態３による半導体装置の断面図を図３に示す。実施の形態２の半導体装置との構造上の相違は、実施の形態２のｎ型半導体層４ａに代えてｎ型ドリフト層２より不純物濃度の高いｎ型半導体層３ａを設け、ＭＯＳＦＥＴ部の周辺部分のｎ型半導体層３ａ上にさらにｎ型第３半導体層（第１導電型の第３半導体層）１３を形成し、また、ガードリング領域１２ａがｎ型第３半導体層１３を貫通してｎ型半導体層３ａ中にその一端をベース領域５に接するように形成されている点にある。なお、ｎ型第３半導体層１３の不純物濃度はｎ型ドリフト層２およびｎ型半導体層３ａよりも低濃度に設定されている。
【００２０】
実施の形態２の素子構造では素子耐圧を確保するためにｎ型ドリフト層２よりも低不純物濃度にドーピングされたｎ型半導体層４ａをＭＯＳＦＥＴ部に導入したが、本実施の形態の素子構造ではｎ型ドリフト層２よりも高不純物濃度でドーピングされたｎ型半導体層３ａの不純物濃度設定でも、素子耐圧への影響が少ない場合に対応する。このような素子構成によれば、ｎ型ドリフト層２より高不純物濃度であるｎ型半導体層３ａを導入することにより、ｎ型半導体層３ａ中へのデプレッション領域形成時におけるオン抵抗が低減できる。
【００２１】
本実施の形態の素子構造では、ＭＯＳＦＥＴ部の周囲部分のガードリング領域１２ａにおけるウエハ表面に対して水平方向のｐｎ接合は高不純物濃度のｎ型半導体層３ａ内に形成される一方、層厚方向のｐｎ接合は低不純物濃度であるｎ型第３半導体層１３内でベース領域５に接している面と対向する端部に主に形成されるため、ｐ型ベース領域５の端部での電界集中がガードリング領域１２ａに伸びる形で緩和され、終端構造として有効に機能するので、リーク電流が小さい優れた半導体装置が得られる。
【００２２】
実施の形態４．
本発明の実施の形態４による半導体装置の断面図を図４に示す。実施の形態４の半導体装置では実施の形態１で示したＭＯＳＦＥＴ部に隣接して、ｎ型第２半導体層４上にベース領域５とも接続された形でアノード電極１４が形成され、ドレーン電極１１をカソード電極としたショットキダイオード領域がオンチップ化されている。かかる素子構造では、ショットキダイオード領域でもアノード電極１４は低不純物濃度化されたｎ型第２半導体層４と接している結果、ショットキダイオードの逆方向リーク電流を低減することができる。
【００２３】
本実施の形態の半導体装置では、実施の形態１で示した優れた特性を具備するＭＯＳＦＥＴ部に併せて、逆方向リーク電流の小さいショットキダイオードも同一半導体基板上でオンチップ化されているので、より高機能の半導体装置を得ることができる。
【００２４】
なお、上述の各実施の形態では、ｎ型の導電型を第１導電型、ｐ型の導電型を第２導電型としたが、逆の導電型の場合でも同様の効果を発揮する。
【００２５】
また、上述の各実施の形態では、半導体装置を構成する結晶材料については特に言及しなかったが、具体的な結晶材料としては、例えばシリコン（Ｓｉ）や炭化珪素（ＳｉＣ）が挙げられる。
【００２６】
【発明の効果】
本発明に係る半導体装置では、第１導電型の半導体基板と、上記半導体基板上に形成された第１導電型のドリフト層と、上記ドリフト層上に形成された第１導電型の半導体層と、上記半導体層中に設けられ所定の間隔で離間した複数の第２導電型のベース領域と、上記各ベース領域内にそれぞれ選択的に形成された第１導電型のソース領域と、上記各ソース領域の一部の表面上にそれぞれ設けられたソース電極と、上記各ソース領域の一部の表面および上記ソース領域間の上記半導体層の表面にゲート絶縁膜を介して設けられたゲート電極と、を備え、上記半導体層がエピタキシャル成長によって形成された結晶層であり、かつ上記ドリフト層の不純物濃度Ｎ１と上記半導体層の不純物濃度ＮＳが、ＮＳ＜Ｎ１の関係を有することとしたので、実用上充分な素子耐圧を有し、かつ素子特性の劣化が生じにくい半導体装置を容易に得られる。
【図面の簡単な説明】
【図１】実施の形態１による半導体装置の断面図である。
【図２】実施の形態２による半導体装置の断面図である。
【図３】実施の形態３による半導体装置の断面図である。
【図４】実施の形態４による半導体装置の断面図である。
【符号の説明】
１  ｎ型半導体基板（第１導電型の半導体基板）、  ２  ｎ型ドリフト層（第１導電型のドリフト層）、  ３  ｎ型第１半導体層（第１導電型の第１半導体層）、  ３ａ  ｎ型半導体層（第１導電型の半導体層）、  ４  ｎ型第２半導体層（第１導電型の第２半導体層）、  ４ａ  ｎ型半導体層（第１導電型の半導体層）、  ５  ｐ型ベース領域（第２導電型のベース領域）、  ６  ｎ型ソース領域（第１導電型のソース領域）、  ７  ゲート絶縁膜、  ８  ゲート電極、  ９  絶縁膜、  １０  ソース電極、  １１  ドレーン電極、  １２、１２ａ  ｐ型ガードリング領域、  １３  ｎ型第３半導体層（第１導電型の第３半導体層）、  １４  アノード電極。
【図１】
2004319815.tif 000003
【図２】
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【図３】
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【図４】
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