(57)【要約】【課題】柔軟冗長置換方式において共通不良があっても複数のワード線を同時に活性化することができる半導体装置を実現する。【解決手段】本発明の半導体装置は、セルアレイ１１ａ〜ｄと、論理アドレスを受信して各セルアレイ１１ａ〜ｄ内のワード線を選択する行デコーダ１７ａ〜ｄと、冗長セルアレイ１４と、冗長セルアレイ１４内の冗長ワード線を選択する行冗長回路１６と、不良セル１９ａが読み出される場合に、置換される冗長ワード線１５ａを選択し、冗長セルから読み出された内容によって不良セル１９ａを救済する救済手段とを有し、論理アドレスを受信した時、少なくとも１つの行デコーダ１７ａは、セルアレイ１１ａ内のある物理アドレスのワード線１２ａを選択し、残りの行デコーダ１７ｂ〜ｄは、それとは異なる物理アドレスのワード線１２ｂ〜ｄを選択することを特徴としている。【選択図】  図１
2004342220.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが格子状に配置され、同じ記憶容量を有する複数の正規セルブロックと、
前記複数の正規セルブロックに対応して設けられ、共通の読み出しアドレスを受信して前記各正規セルブロック内の複数の駆動線の１つを選択する複数のメモリセル選択手段と、
前記メモリセルに含まれる不良メモリセルを救済するために置換される複数の冗長メモリセルが格子状に配置された冗長セルブロックと、
前記共通の読み出しアドレスを受信して前記冗長セルブロック内の複数の駆動線の１つを選択する冗長メモリセル選択手段と、
前記不良メモリセルが読み出される場合に、その読み出しアドレスに基づいて前記冗長メモリセル選択手段によって前記冗長セルブロック内の置換される前記冗長メモリセルの駆動線を選択し、当該冗長メモリセルから読み出された内容によって前記不良メモリセルを救済する救済手段を有し、
前記不良メモリセルの前記読み出しアドレスを受信した時、
少なくとも１つの前記正規セルブロックの前記メモリセル選択手段は、前記読み出しアドレスに基づいて当該正規セルブロック内の駆動線の１つを選択し、
残りの前記正規セルブロックの前記メモリセル選択手段は、前記読み出しアドレスに基づいて前記残りの正規セルブロック内で前記駆動線とは異なる位置にある駆動線を選択することを特徴とする半導体装置。
【請求項２】
複数のメモリセルが格子状に配置され、同じ記憶容量を有する２ｎ個の正規セルブロックと、
前記２ｎ個の正規セルブロックに対応して設けられ、共通の読み出しアドレスを受信して前記各正規セルブロック内の複数の駆動線の１つを選択する２ｎ個のメモリセル選択手段と、
前記メモリセルに含まれる不良メモリセルを救済するために置換される複数の冗長メモリセルが格子状に配置され、同じ記憶容量を有する２ｍ個（ｎ＞ｍ＞０）の冗長セルブロックと、
前記２ｍ個の冗長セルブロックに対応して設けられ、前記共通の読み出しアドレスを受信して前記各冗長セルブロック内の複数の駆動線の１つを選択する２ｍ個の冗長メモリセル選択手段と、
前記不良メモリセルが読み出される場合に、その読み出しアドレスに基づいて前記２ｍ個の冗長メモリセル選択手段によって前記２ｍ個の冗長セルブロック内の置換される前記冗長メモリセルの駆動線を選択し、当該冗長メモリセルから読み出された内容によって前記不良メモリセルを救済する救済手段を有し、
前記不良メモリセルの前記読み出しアドレスを受信した時、
前記２ｎ個の正規セルブロックの内の２ｍ個の前記メモリセル選択手段は、前記読み出しアドレスに基づいて当該２ｍ個の正規セルブロック内で同じ位置にある駆動線を選択し、
残りの２ｎ−２ｍ個の前記正規セルブロックの前記メモリセル選択手段は、前記読み出しアドレスに基づいて前記残りの２ｎ−２ｍ個の正規セルブロック内で前記駆動線とは異なる位置にある駆動線を選択することを特徴とする半導体装置。
【請求項３】
前記メモリセル選択手段は、アドレスデコーダおよび前記正規セルブロックの行又は列の前記駆動線からなることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記メモリセル選択手段は、前記読み出しアドレスによって指定される論理アドレスを前記正規セルブロック内での位置を指定する物理アドレスに変換するものであることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記メモリセル選択手段は、前記論理アドレスをあらかじめ定められた変換手順に従ってそれぞれ互いに異なる前記物理アドレスに変換することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の正規セルブロックは、それぞれ複数のサブブロックに分割されて構成され、
前記正規セルブロックの前記メモリセル選択手段は、前記読み出しアドレスの所定のビットからなるサブアドレスが当該正規セルブロック内で前記サブブロックの内の１つを指定するように構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記サブアドレスは、前記読み出しアドレスの複数の上位ビットよりなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記メモリセル選択手段は、２（ｎ−ｍ）組のグループが、受信した前記論理アドレスをあらかじめ定められた変換手順に従ってそれぞれ互いに異なる２（ｎ−ｍ）個の前記物理アドレスに変換することを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記変換手順は、前記論理アドレスのうち所定のビットを反転することを特徴とする請求項５または請求項８に記載の半導体装置。
【請求項１０】
前記変換手順は、前記反転するビットを前記論理アドレスの最上位ビットから順に選択することを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルの障害救済に柔軟冗長置換方式を使用する半導体装置に関する。特に、多数のセルアレイからなるギガビット級の大規模メモリ部を有するメモリ混載ロジックＩＣおよび汎用メモリＩＣに適用される。
【０００２】
【従来の技術】
大規模なメモリ部を有する従来の半導体装置では、製造工程でのダストやレジスト崩れ、半導体基板表面近傍の結晶欠陥などに起因するメモリセル障害を救済するため、複数の冗長なメモリセル（以下、冗長セルという。）を搭載し、障害のあるメモリセル（以下、不良セルという。）をこれら冗長セルで置き換えて使用するための冗長置換手段を必要とする。特に、近年、半導体プロセスの微細化が大幅に進展し、最少加工寸法が０．１μｍ前後となり、冗長置換方式による不良セルの救済技術はますます重要になっている。
【０００３】
この救済手段として従来からＤＲＡＭでは、ブロック内冗長置換方式または柔軟冗長置換方式が広く用いられている（例えば、特許文献１参照。）。この内、ブロック内冗長置換方式は、本来のメモリセル（以下、正規セルという。）に障害がある場合に、これを各セルアレイ内に複数配置された冗長セルと置き換える救済方法である。
【０００４】
一方、柔軟冗長置換方式は、ある程度まとまった数の冗長セルを１つの冗長セルアレイとして配置し、複数のセルアレイ（以下、正規セルアレイという。）にまたがって不良セルを置き換えられるようにした救済方法である。上記したいずれの方式においても、救済はワード線（行選択線ともいう。）または列選択線ごとに行われる。
【０００５】
また、ブロック内冗長置換方式では、製造時のダストやレジスト崩れなどが原因で１つのセルアレイに多数の不良セルが集中した場合（以下、これをハード障害という。）、そのセルアレイ内の冗長セルでは救済できなくなる可能性がある。これは冗長セルが各正規セルアレイに分散され、各正規セルアレイ内には比較的少数しか配置されないためである。
【０００６】
これに対し、柔軟冗長置換方式では、より多くの冗長セルを冗長セルアレイに集中配置するので、装置全体の冗長セル数がブロック内冗長置換方式と同じであれば、ハード障害に対してより多くの不良セルを救済することができる。
【０００７】
これらを考察すると、ギガビット級のメモリ容量を持つ半導体装置では、最少加工寸法が０．１μｍ程度となり、ハード障害での不良セル数も飛躍的に増大しているので、不良セル救済率の点で柔軟冗長置換方式が優れている。
【０００８】
図６は、従来の半導体装置の柔軟冗長置換方式を示すイメージ図である。ここでは、行アドレスに対する冗長セルの置換方法とそれにかかわるブロックレイアウトを示した。また、簡単のため、１つの冗長セルアレイ１０４と、それに対応する４つの正規セルアレイ１０１ａ〜１０１ｄからなる行ドメイン１０３を示した。
【０００９】
従来の柔軟冗長置換方式を用いた半導体装置は、正規セルを格子状に配置した正規セルアレイ１０１ａ〜１０１ｄ、一連の正規セルを行方向（以下、図示した縦方向を行方向とする。）に選択するための正規ワード線（図６には各正規セルアレイ１０１ａ〜１０１ｄから左端の１本を選択ワード線１０２ａ〜１０２ｄとして示した。）、複数の正規セルアレイ１０１ａ〜１０１ｄで構成される行ドメイン１０３、冗長セルを格子状に配置した冗長セルアレイ１０４、および一連の冗長セルを行方向に選択するための冗長ワード線（図６には選択冗長ワード線１０５として１本を示した。）を有している。
【００１０】
行ドメイン１０３を構成する正規セルアレイ１０１ａ〜１０１ｄは、列方向（以下、図示した横方向を列方向とする。）に互いに隣接して配置され、冗長セルアレイ１０４は行ドメイン１０３の列方向に独立して配置されている。
【００１１】
正規セルアレイ１０１ａ〜１０１ｄは、例えば、５１２行ｘ２０４８列の格子状に配置された１Ｍビットの正規セルを有している。
【００１２】
正規ワード線（例えば、１０２ａ〜１０２ｄ）は、行方向に一連の正規セルを選択することができる。
【００１３】
冗長セルアレイ１０４は、例えば、３２行ｘ２０４８列の格子状に配置された６４Ｋビットの冗長セルを有している。
【００１４】
冗長ワード線（例えば、１０５）は、正規ワード線と同様に、１本で行方向に一連の冗長セルを選択することができる。
【００１５】
行ドメイン１０３は、正規セルに不良があった場合に、それを冗長セルアレイ１０４の冗長セルと置き換えて救済することのできる仮想的な領域である。冗長ワード線（例えば、１０５）をすべて使いきってしまわない限り、この行ドメイン１０３のどの正規セルアレイ１０１ａ〜１０１ｄであっても不良セルを冗長セルで置き換えることができる。
【００１６】
ここでは、一例として、４つの正規セルアレイ１０１ａ〜１０１ｄからなる行ドメイン１０３を示した。
【００１７】
上述した構成の従来の半導体装置では、例えば、正規セル１０６ａに障害があり（以下、これを不良セル１０６ａという。）、この不良セル１０６ａを選択する行アドレスが入力された場合、正規ワード線１０２ａ（以下、これを選択ワード線１０２ａという。）は活性化されず、替わりに冗長ワード線１０５（以下、これを選択冗長ワード線１０５という。）が活性化され、置換された冗長セルに対してデータアクセスが行われる。
【００１８】
これを実現するために、柔軟冗長置換方式では、３２本の冗長ワード線それぞれに置き換えるべき正規ワード線の行アドレス（以下、これを不良アドレスという。）をあらかじめ設定しておく必要がある。行ドメイン１０３は４つの正規セルアレイ１０１ａ〜１０１ｄを含んでいるので、不良アドレスを特定するために各冗長ワード線に１１ビットを記憶しておけば、行ドメイン１０３内の任意の正規ワード線を任意の冗長ワード線で置き換えることができる。
【００１９】
このようにして、独立した冗長セルアレイ１０４を用いた柔軟冗長置換方式は、従来の半導体装置のハード障害を効率的に救済することができる。しかしながら、従来の半導体装置は、上述したように、行ドメイン１０３に対して１つの冗長セルアレイ１０４しか持たず、例えば、行ドメイン１０３内の複数のセルアレイで同時に正規ワード線がアクセスされるマルチローリフレッシュ機能などを容易に実装することができなかった。
【００２０】
マルチローリフレッシュ機能とは、リフレッシュ動作の効率を上げるために、行ドメイン１０３内の複数の正規ワード線を同時に活性化しリフレッシュ動作を行うものである。ここでは、一例として、行ドメイン１０３内の各正規セルアレイ１０１ａ〜１０１ｄでそれぞれに選択ワード線１０２ａ〜１０２ｄを活性化する場合を図６に示した。正規セルアレイ１０１ａ〜１０１ｄはそれぞれ独立したセンスアンプ部を持っているので、正規ワード線や正規セルに全く障害がなければ、このような動作をさせることに問題はない。
【００２１】
しかし、同時に活性化される複数の選択ワード線１０２ａ〜１０２ｄにそれぞれ不良セル１０６ａ〜１０６ｄがある場合には、冗長ワード線での救済ができなくなるという問題が発生する。これは、冗長セルアレイ１０４が１つのセンスアンプ部しか持たず、同時に複数の冗長ワード線を活性化することはできないためである。
【００２２】
通常のデータアクセス時は、選択ワード線１０２ａ〜１０２ｄが同時に活性化されることはなく、不良セル１０６ａ〜１０６ｄは、それぞれ別々の冗長ワード線で置き換えることができる。
【００２３】
しかし、マルチローリフレッシュ機能を実装する場合は、選択ワード線１０２ａ〜１０２ｄを同時に活性化する必要があるため、図６に示したように、不良セル１０６ａを持った選択ワード線１０２ａが選択冗長ワード線１０５で置換されるよう設定されていると、他の不良セル１０６ｂ〜１０６ｄを持った選択ワード線１０２ｂ〜１０２ｄの救済は不可能となる。
【００２４】
特に、セルアレイの端部は、レイアウトパターンの周期性が変化するため製造時にレジスト崩れなどを起こしやすく、不良セル１０６ａ〜１０６ｄが共通して発生する（以下、このように複数の正規セルアレイ１０１ａ〜１０１ｄで同じ位置にある正規ワード線がメモリセル障害を持つことを共通不良という。）場合が多くある。
【００２５】
さらに、半導体装置に搭載する正規セルアレイ１０１ａ〜１０１ｄの数が増加すると、この共通不良が半導体装置の歩留りに影響するほどの極めて高い確率で発生するようになる。近年の微細化の進展で半導体装置に搭載するメモリ容量が飛躍的に増加し、これに伴って搭載する正規セルアレイ１０１ａ〜１０１ｄの増加傾向もますます顕著になっている。
【００２６】
このような問題を回避するために、行ドメイン１０３を分割することが考えられるが、その場合には、行ドメイン１０３の分割に応じて冗長セルアレイ１０４も分割してその数を増やさなければならない。このため、行ドメイン１０３の分割は、チップ面積の増加を招くばかりでなく、ハード障害の救済率低下をも招き、結果的にはブロック内冗長置換方式に対するメリットを失ってしまうという本質的な欠点を持っている。
【００２７】
また、特許文献１に記載されている可変ドメイン冗長置換方式を採用し、通常アクセス時とマルチローリフレッシュ時で行ドメイン１０３のサイズとその数を変更するという方法も考えられるが、可変ドメイン冗長置換方式は、システムが非常に複雑で実装が困難であるうえ、大幅なチップ面積の増加を無視できないという欠点がある。
【００２８】
【特許文献１】
特開平１１−９６７９９号公報（第６頁、図１、図２）
【００２９】
【発明が解決しようとする課題】
上述のごとく、従来の半導体装置は、柔軟冗長置換方式において１つの冗長セルアレイ内で複数の冗長ワード線を同時に活性化することができないため、行ドメイン内の各正規セルアレイに共通不良がある場合、行ドメイン内で複数の正規ワード線を活性化することができず、マルチリフレッシュ機能などを容易に実装することができないという問題があった。
【００３０】
本発明は、上記問題点を解決するためになされたもので、柔軟冗長方式において共通不良があってもドメイン内で複数の選択線を同時に活性化することができる半導体装置を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明の一態様によれば、複数のメモリセルが格子状に配置され、同じ記憶容量を有する複数の正規セルブロックと、前記複数の正規セルブロックに対応して設けられ、共通の読み出しアドレスを受信して前記各正規セルブロック内の複数の駆動線の１つを選択する複数のメモリセル選択手段と、前記メモリセルに含まれる不良メモリセルを救済するために置換される複数の冗長メモリセルが格子状に配置された冗長セルブロックと、前記共通の読み出しアドレスを受信して前記冗長セルブロック内の複数の駆動線の１つを選択する冗長メモリセル選択手段と、前記不良メモリセルが読み出される場合に、その読み出しアドレスに基づいて前記冗長メモリセル選択手段によって前記冗長セルブロック内の置換される前記冗長メモリセルの駆動線を選択し、当該冗長メモリセルから読み出された内容によって前記不良メモリセルを救済する救済手段と、を有し、前記不良メモリセルの前記読み出しアドレスを受信した時、少なくとも１つの前記正規セルブロックの前記メモリセル選択手段は、前記読み出しアドレスに基づいて当該正規セルブロック内の駆動線の１つを選択し、残りの前記正規セルブロックの前記メモリセル選択手段は、前記読み出しアドレスに基づいて前記残りの正規セルブロック内で前記駆動線とは異なる位置にある駆動線を選択することを特徴とする半導体装置が提供される。
【００３２】
【発明の実施の形態】
以下、図面を参照しながら本発明に係わる半導体装置の実施の形態（以下、実施形態という。）を説明する。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置を示すイメージ図である。ここでは、行アドレスに対する冗長セルの置換方法を説明するため、４つの正規セルアレイ１１ａ〜１１ｄからなる行ドメイン１３、それに対応する１つの冗長セルアレイ１４、およびそれらに関連した回路ブロックをレイアウトイメージとして示した。
【００３４】
また、一例として、本発明をマルチローリフレッシュ機能に適用した場合のワード線（行選択線ともいう。）の活性化方法およびその冗長置換方法の流れを示した。
【００３５】
本発明の第１の実施形態に係わる半導体装置は、正規セルを格子状に配置した正規セルアレイ１１ａ〜１１ｄ、一連の正規セルを行方向（以下、図示した縦方向を行方向という。）に選択するための正規ワード線（図１には、正規セルアレイ１１ａ〜１１ｄから各１本を選択ワード線１２ａ〜１２ｄとして示した。）、正規セルアレイ１１ａ〜１１ｄで構成される行ドメイン１３、冗長セルを格子状に配置した冗長セルアレイ１４、一連の冗長セルを行方向に選択するための冗長ワード線（図１には、選択冗長ワード線１５ａとして１本を示した。）、冗長ワード線を選択的に活性化する行冗長回路１６、正規ワード線を選択的に活性化する行デコーダ１７ａ〜１７ｄ、および行デコーダ１７ａ〜１７ｄと行冗長回路１６に行アドレスを供給するアドレスバス１８を有している。
【００３６】
行ドメイン１３を構成する正規セルアレイ１１ａ〜１１ｄは、列方向（以下、図示した横方向を列方向という。）に互いに隣接して配置されている。そして、冗長セルアレイ１４は行ドメイン１３の列方向に独立して配置されている。また、正規セルアレイ１１ａ〜１１ｄのそれぞれに対応して行デコーダ１７ａ〜１７ｄが行ドメイン１３の行方向に配置されている。さらに、行冗長回路１６が冗長セルアレイ１４の行方向に配置されている。行デコーダ１７ａ〜１７ｄおよび行冗長回路１６にはアドレスバス１８が接続されている。
【００３７】
正規セルアレイ１１ａ〜１１ｄは、それぞれ、５１２行ｘ２０４８列の格子状に配置された１Ｍビットの正規セルを有している。
【００３８】
ここでいうセルアレイとは、行方向は１本の正規ワード線（例えば、１２ａ〜１２ｄ）または冗長ワード線（例えば、１５ａ）で選択される範囲で規定され、列方向は、後述するセンスアンプ部２４（図２を参照）およびセンスアンプ部２４を共有するデータ線２３ａ、２３ｂ（図２を参照）で選択される範囲で規定される矩形領域を指している。
【００３９】
正規ワード線は、正規セルアレイ１１ａ〜１１ｄにそれぞれ５１２本、行ドメイン１３全体で５１２行×４＝２０４８本が配置され、それらの線は行デコーダ１７ａ〜１７ｄに接続されている。この行デコーダ１７ａ〜１７ｄにより正規ワード線が選択的に活性化され、行方向に２０４８個の一連の正規セルを選択することができる。図１には、マルチローリフレッシュ時にそれぞれの正規セルアレイ１１ａ〜１１ｄで活性化される１本を選択ワード線１２ａ〜１２ｄとして示した。
【００４０】
行ドメイン１３は、正規セルに障害があった場合（以下、これを不良セル１９ａ〜１９ｄという。）に、それを冗長セルアレイ１４の冗長セルと置き換えて救済することのできる仮想的な領域である。冗長ワード線（例えば、１５ａ）をすべて使いきってしまわない限り、この行ドメイン１３のどの正規セルアレイ１１ａ〜１１ｄであっても不良セルを冗長セルで置き換えることができる。
【００４１】
ここでは、一例として、４つの正規セルアレイ１１ａ〜１１ｄからなる行ドメイン１３を示した。
【００４２】
冗長セルアレイ１４は、３２行ｘ２０４８列の格子状に配置された６４Ｋビットの冗長セルを有している。冗長セルそのものはその構造や性能において正規セルと同等である。
【００４３】
冗長セルアレイ１４には、３２本の冗長ワード線が配置され、それらの線は行冗長回路１６に接続されている。
【００４４】
冗長ワード線は、正規ワード線と同様に、１本で行方向に２０４８個の一連の冗長セルを選択することができる。図１にはこのうち１本を選択冗長ワード線１５ａとして示した。
【００４５】
行冗長回路１６は、不良セル１９ａ〜１９ｄの行アドレス（以下、これを不良アドレスという。）が入力された時に、後述するように、あらかじめ設定された情報に基づいて１本の冗長ワード線を選択的に活性化する。
【００４６】
行デコーダ１７ａ〜１７ｄは、アドレスバス１８から行アドレスを受信し、正規ワード線を選択的に活性化する。マルチローリフレッシュ時は正規セルアレイ１１ａ〜１１ｄのそれぞれで１本を活性化すればよいが、通常のアクセス時には、行ドメイン１３にある２０４８本の正規ワード線の中から１本を選択して活性化する必要がある。このため、行デコーダ１７ａ〜１７ｄには１１ビットの行アドレスが供給されている。
【００４７】
ところで、アドレスバス１８により行デコーダ１７ａ〜１７ｄに供給される行アドレス（以下、論理行アドレスという。）は、正規ワード線の物理的な順序に基づいて決められた物理行アドレスとは必ずしも一致していない。
【００４８】
次に、論理行アドレスと物理行アドレスについて説明する。
【００４９】
図２は、図１に示した行ドメイン１３の中から正規セルアレイ１１ａだけを取り出して、その詳細を示すイメージ図である。
【００５０】
正規セルアレイ１１ａは、２５６行ｘ２０４８列の正規セルを有する２つのサブアレイ２１ａと２１ｂ、それぞれのサブアレイ２１ａ、２１ｂに２５６本ずつが配置された正規ワード線、一連の正規セルをサブアレイ２１ａ、２１ｂの列方向に選択するためのデータ線２３ａと２３ｂ、およびデータ線２３ａ、２３ｂにより共有されるセンスアンプを行方向に２０４８個配置したセンスアンプ部２４を有している。
【００５１】
サブアレイ２１ａ、２１ｂは、センスアンプ部２４を挟んで列方向に隣接して配置され、２５６本の正規ワード線（以下、左アレイワード線２２ａおよび右アレイワード線２２ｂという。）と２０４８本のデータ線２３ａ、２３ｂを有している。
【００５２】
左アレイワード線２２ａおよび右アレイワード線２２ｂは、ほぼ等間隔で平行に配置され、その一端は行デコーダ１７ａに接続されている。
【００５３】
そして、左アレイワード線２２ａおよび右アレイワード線２２ｂには左から順番に物理行アドレスが割り付けられている。すなわち、図２の表に示したように、左アレイワード線２２ａには左からａｒ＝［０］〜［２５５］が割り付けられ、右アレイワード線２２ｂには左からａｒ＝［２５６］〜［５１１］が割り付けられている。正規セルアレイ１１ａには５１２本の正規ワード線があるので、正規セルアレイ１１ａの物理行アドレスはａｒ０〜ａｒ８の９ビットで表現される。ここで、ａｒ０は最下位ビット、ａｒ８は最上位ビットである。
【００５４】
以下、物理行アドレスを１０進数で表わす場合は、ａｒ＝［５１２］のように表記する。また、物理行アドレスの各ビットを２進数で表わす場合は、ａｒ０（０ビット目）＝“０”のように表記する。
【００５５】
正規セルアレイ１１ｂ〜１１ｄについても、正規セルアレイ１１ａと同様に、９ビット（ａｒ０〜ａｒ８）で物理行アドレス［０］〜［５１２］がそれぞれ左から順に割り付けられている。そして、行ドメイン１３全体での物理行アドレスを表わすにはａｒ０〜ａｒ１０の１１ビット（アドレスバス１８のバス幅）が用いられる。
【００５６】
つまり、正規セルアレイ１１ｂの左端がａｒ＝［５１２］、右端がａｒ＝［１０２３］、正規セルアレイ１１ｃの左端がａｒ＝［１０２４］、右端がａｒ＝［１５３５］、正規セルアレイ１１ｄの左端がａｒ＝［１５３６］、右端がａｒ＝［２０４７］となる。
【００５７】
以下、正規セルアレイ１１ａ〜１１ｄでの物理行アドレスと行ドメイン１３全体での物理行アドレスを区別する必要がある場合には、前者のａｒ０〜ａｒ８をアレイ物理行アドレス、後者のａｒ０〜ａｒ１０をドメイン物理行アドレスという。
【００５８】
このように、正規ワード線にはその物理的な位置関係に基づいて物理行アドレスが割り付けられているが、データのアクセス時に半導体装置外部から入力される論理行アドレスはこの物理行アドレスとは異なる値となっている。この論理行アドレスと物理行アドレスの対応をアドレスマッピングという。
【００５９】
第１の実施形態に係わるアドレスマッピングをビット毎に分解した論理表を図１の下側に示した。ここでは、繁雑さを避けるため、１１ビットの論理行アドレスＡＲ０〜ＡＲ１０のうち上位４ビットＡＲ７〜ＡＲ１０を示した。
【００６０】
その論理行アドレスの下位７ビット（ＡＲ０〜ＡＲ６）は、物理行アドレスの対応するビットと同じ値であるので省略されている。また、物理行アドレスの表記と同様に、論理行アドレスを１０進数で表わす場合は、ＡＲ＝［５１２］のように、論理行アドレスをビットごとに２進数で表わす場合は、ＡＲ７（８ビット目）＝“０”、ＡＲ８（９ビット目）＝“１”のように表記する。
【００６１】
図１に示した選択ワード線１２ａ〜１２ｄは、マルチローリフレッシュで行デコーダ１７ａ〜１７ｄにＡＲ７＝“０”、ＡＲ８＝“０”が入力された場合に活性化される４本の正規ワード線を示している。マルチローリフレッシュでは、行ドメイン１３で４本の正規ワード線を同時に活性化するため、ＡＲ９（１０ビット目）およびＡＲ１０（１１ビット目）の値は無視される。
【００６２】
選択ワード線１２ａ〜１２ｄのドメイン物理行アドレスが、例えば、選択ワード線１２ａがａｒ＝［０］、選択ワード線１２ｂがａｒ＝［７６８］、選択ワード線１２ｃがａｒ＝［１１５２］、選択ワード線１２ｄがａｒ＝［１９２０］であるとする。
【００６３】
すると、これらをａｒ０〜ａｒ８のアレイ物理行アドレスで見ると、選択ワード線１２ａがａｒ＝［０］、選択ワード線１２ｂがａｒ＝［２５６］、選択ワード線１２ｃがａｒ＝［１２８］、選択ワード線１２ｄがａｒ＝［３８４］である。
【００６４】
一方、対応する論理行アドレスは、図１の論理表から、選択ワード線１２ａがＡＲ＝［０］、選択ワード線１２ｂがＡＲ＝［５１２］、選択ワード線１２ｃがＡＲ＝［１０２４］、選択ワード線１２ｄがＡＲ＝［１５３６］である。これらをＡＲ９およびＡＲ１０を除いたＡＲ０〜ＡＲ８で見ると、いずれもＡＲ＝［０］である。
【００６５】
すなわち、マルチローリフレッシュ時には、１つの論理行アドレスＡＲ＝［０］に対して、行デコーダ１７ａ〜１７ｄ毎に異なる値のアレイ物理行アドレスにある正規ワード線が活性化されている。
【００６６】
これをアドレスマッピングとしてまとめると、図１の論理表に示すように、正規セルアレイ１１ａではＡＲ７＝ａｒ７、ＡＲ８＝ａｒ８、正規セルアレイ１１ｂではＡＲ７＝ａｒ７、ＡＲ８＝／ａｒ８（以下、“／”は反転信号を意味する。）、正規セルアレイ１１ｃではＡＲ７＝／ａｒ７、ＡＲ８＝ａｒ８、正規セルアレイ１１ｄではＡＲ７＝／ａｒ７、ＡＲ８＝／ａｒ８となる。
【００６７】
つまり、ＡＲ７とＡＲ８のアドレスマッピングが行デコーダ１７ａ〜１７ｄ毎に異なっている。
【００６８】
このようにアドレスマッピングを行デコーダ１７ａ〜１７ｄ毎に変えることで、製造時のレジスト崩れなどが原因で正規セルアレイ１１ａ〜１１ｄの特定の位置、つまり、アレイ物理行アドレスが同じである位置に不良セル１９ａ〜１９ｄが集中した場合（以下、このような障害を共通不良という。）でも、後述するように、これらをすべて救済し、かつ、マルチローリフレッシュ機能を容易に実装することができるようになる。
【００６９】
図１のアドレスマッピングは、行デコーダ１７ａ〜１７ｄの回路構成によって具体的に実装されている。行デコーダ１７ａ〜１７ｄのレイアウトは、デコード回路のレイアウト上をアドレスバス１８の配線層が列方向に貫通するように配置されている。
【００７０】
デコード回路は、各正規ワード線を駆動する論理回路で、そのレイアウトは行デコーダ１７ａ〜１７ｄの列方向に繰り返し配置されている。これらのデコード回路とアドレスバス１８配線とのコンタクトの取り方を変えることで図１のアドレスマッピングを容易に実現している。すなわち、正規セルアレイ１１ｃおよび１１ｄでは、２つのサブアレイのＡＲ７と／ＡＲ７を入れ換えてデコード回路に入力し、さらに、正規セルアレイ１１ｂおよび１１ｄでは、２つのサブアレイのＡＲ８と／ＡＲ８を入れ換えてデコード回路に入力している。
【００７１】
次に、上述したアドレスマッピングを持つ行ドメイン１３で、共通不良に対する行冗長回路１６の不良アドレス設定方法について説明する。
【００７２】
今、不良セル１９ａ〜１９ｄ、つまり、ドメイン物理行アドレスａｒ＝［０］、ａｒ＝［５１２］、ａｒ＝［１０２４］、およびａｒ＝［１５３６］に共通不良があるとする。これらのアレイ物理行アドレス（ａｒ０〜ａｒ８）は、いずれもａｒ＝［０］である。
【００７３】
一方、不良セル１９ａ、つまりドメイン物理行アドレスａｒ＝［０］の論理行アドレスは、図１の論理表からＡＲ７＝“０“、ＡＲ８＝“０”、ＡＲ９＝“０”、ＡＲ１０＝“０”であるので、ＡＲ＝［０］である。
【００７４】
同様に、不良セル１９ｂ、つまりドメイン物理行アドレスａｒ＝［５１２］の論理行アドレスは、図１の論理表からＡＲ７＝“０“、ＡＲ８＝“１”、ＡＲ９＝“１”、ＡＲ１０＝“０”であるので、ＡＲ＝［７６８］である。
【００７５】
さらに同様に、不良セル１９ｃ、つまりドメイン物理行アドレスａｒ＝［１０２４］の論理行アドレスは、図１の論理表からＡＲ７＝“１“、ＡＲ８＝“０”、ＡＲ９＝“０”、ＡＲ１０＝“１”であるので、ＡＲ＝［１１５２］である。
【００７６】
さらに同様に、不良セル１９ｄ、つまりドメイン物理行アドレスａｒ＝［１５３６］の論理行アドレスは、図１の論理表からＡＲ７＝“１“、ＡＲ８＝“１”、ＡＲ９＝“１”、ＡＲ１０＝“１”であるので、ＡＲ＝［１９２０］である。
【００７７】
したがって、冗長セルアレイ１４の選択冗長ワード線１５ａにあらかじめ不良アドレスＡＲ＝［０］を設定しておけば、図１に示したように、不良セル１９ａを救済することができる。
【００７８】
同様に、他の冗長ワード線（他の冗長ワード線の詳細は、図３で説明。）に不良アドレスＡＲ＝［７６８］、［１１５２］、および［１９２０］をさらに設定しておくことで、不良セル１９ａ〜１９ｄをすべて救済することができる。
【００７９】
ところで、マルチローリフレッシュ時に同時に活性化される選択ワード線１２ａ〜１２ｄの正規セルアレイ１１ａ〜１１ｄでのアレイ物理行アドレスは、上述したように、それぞれ異なっているので、不良セル１９ａ〜１９ｄが同時に選択されることはない。すなわち、共通不良があっても、マルチローリフレッシュ機能を容易に実装することができる。
【００８０】
次に、この冗長置換方法についてさらに詳しく説明する。図３は、上述した冗長置換方法を示すイメージ図である。ここでは、一例として、図１と同様に、マルチローリフレッシュ時に行ドメイン１３で同時に４本の正規ワード線が活性化される場合を示した。また、正規セルアレイ１１ａ〜１１ｄのそれぞれ左端、つまり、アレイ物理行アドレスａｒ＝［０］に配置された正規ワード線が共通不良である不良セル１９ａ〜１９ｄを含んでいるとする。
【００８１】
図３（ａ）は、論理行アドレスＡＲ７、ＡＲ８に（“０”，“０”）が入力された場合の冗長置換を示したイメージ図である。同様に、図３（ｂ）は、論理行アドレスＡＲ７、ＡＲ８に（“０”，“１”）が入力された場合の冗長置換、図３（ｃ）は、論理行アドレスＡＲ７、ＡＲ８に（“１”，“０”）が入力された場合の冗長置換、図３（ｄ）は、論理行アドレスＡＲ７、ＡＲ８に（“１”，“１”）が入力された場合の冗長置換をそれぞれ示している。
【００８２】
すなわち、図３（ａ）の場合では、図１で説明したように、論理行アドレスとしてＡＲ＝［０］、つまり、ＡＲ０〜ＡＲ８に［０］が入力され、正規セルアレイ１１ａにあるアレイ物理行アドレスａｒ＝［０］の選択ワード線１２ａが選択冗長ワード線１５ａで置換され、不良セル１９ａが救済されている。
【００８３】
このとき、正規セルアレイ１１ｂではアレイ物理行アドレスａｒ＝［２５６］の選択ワード線１２ｂ、正規セルアレイ１１ｃではアレイ物理行アドレスａｒ＝［１２８］の選択ワード線１２ｃ、正規セルアレイ１１ｄではアレイ物理行アドレスａｒ＝［３８４］の選択ワード線１２ｄがそれぞれ活性化され、したがって、不良セル１９ｂ〜１９ｄは選択されず、これらを不良セル１９ａと同時に救済する必要はない。
【００８４】
次に、図３（ｂ）の場合では、論理行アドレスとしてＡＲ０〜ＡＲ８に［２５６］が入力され、正規セルアレイ１１ｂにあるアレイ物理行アドレスａｒ＝［０］の選択ワード線１２ｆが選択冗長ワード線１５ｂで置換され、不良セル１９ｂが救済されている。
【００８５】
このとき、正規セルアレイ１１ａではアレイ物理行アドレスａｒ＝［２５６］の選択ワード線１２ｅ、正規セルアレイ１１ｃではアレイ物理行アドレスａｒ＝［３８４］の選択ワード線１２ｇ、正規セルアレイ１１ｄではアレイ物理行アドレスａｒ＝［１２８］の選択ワード線１２ｈがそれぞれ活性化され、したがって、不良セル１９ａ、１９ｃ、および１９ｄは選択されず、これらを不良セル１９ｂと同時に救済する必要はない。
【００８６】
次に、図３（ｃ）の場合では、論理行アドレスとしてＡＲ０〜ＡＲ８に［１２８］が入力され、正規セルアレイ１１ｃにあるアレイ物理行アドレスａｒ＝［０］の選択ワード線１２ｋが選択冗長ワード線１５ｃで置換され、不良セル１９ｃが救済されている。
【００８７】
このとき、正規セルアレイ１１ａではアレイ物理行アドレスａｒ＝［１２８］の選択ワード線１２ｉ、正規セルアレイ１１ｂではアレイ物理行アドレスａｒ＝［３８４］の選択ワード線１２ｊ、正規セルアレイ１１ｄではアレイ物理行アドレスａｒ＝［２５６］の選択ワード線１２ｍがそれぞれ活性化され、したがって、不良セル１９ａ、１９ｂ、および１９ｄは選択されず、これらを不良セル１９ｃと同時に救済する必要はない。
【００８８】
次に、図３（ｄ）の場合では、論理行アドレスとしてＡＲ０〜ＡＲ８に［３８４］が入力され、正規セルアレイ１１ｄにあるアレイ物理行アドレスａｒ＝［０］の選択ワード線１２ｒが選択冗長ワード線１５ｄで置換され、不良セル１９ｄが救済されている。
【００８９】
このとき、正規セルアレイ１１ａではアレイ物理行アドレスａｒ＝［３８４］の選択ワード線１２ｎ、正規セルアレイ１１ｂではアレイ物理行アドレスａｒ＝［１２８］の選択ワード線１２ｐ、正規セルアレイ１１ｃではアレイ物理行アドレスａｒ＝［２５６］の選択ワード線１２ｑがそれぞれ活性化され、したがって、不良セル１９ａ〜１９ｃは選択されず、これらを不良セル１９ｄと同時に救済する必要はない。
【００９０】
このように、図１のアドレスマッピングを用いることで、共通不良があっても、それらをすべて救済したうえで、かつ、マルチローリフレッシュ機能を容易に実装することができる。
【００９１】
上記第１の実施形態によれば、行デコーダ１７ａ〜１７ｄ毎にアドレスマッピングを変えることで、行ドメイン１３を分割することなく共通不良を救済することができる。したがって、共通不良に対する救済率を容易に向上させることができ、マルチローリフレッシュなどの高い機能を持った半導体装置を実現することができる。
【００９２】
さらに、デコード回路とアドレスバス１８のコンタクトの取り方を工夫することでアドレスマッピングを変更するので、特別な回路の追加などを必要とせず、チップ面積の増加もほとんどない。
【００９３】
上述した第１の実施形態では、アドレスマッピングの変更は、アレイ物理行アドレスの最上位ビットからの２ビット、つまり、ａｒ７およびａｒ８としたが、本発明はこれに限られるものではなく、原理的にはａｒ０〜ａｒ８のうちどの２ビットを用いてもよい。
【００９４】
また、行デコーダ１７ａ〜１７ｄでのコンタクトの取り方で、アドレスマッピングの変更を実装するとしたが、本発明はこれに限られるものではない。例えば、特定ビットのアドレス信号を行デコーダ１７ａ〜１７ｄごとにインバータなどで反転して入力することによって実装することもできる。
【００９５】
さらに、行ドメイン１３には４つの正規セルアレイ１１ａ〜１１ｄが含まれるとしたが、本発明はこれに限られるものではない。行ドメイン１３に含める正規セルアレイ１１ａ〜１１ｄの数は目標とする救済率に基づいて決定され、また、装置全体で必要なメモリ容量は冗長セルアレイ１４と行ドメイン１３のセットを複数搭載することで確保される。
【００９６】
さらに、上述の第１の実施形態は、一例として、マルチローリフレッシュ機能に適用されるとしたが、本発明はこれに限られるものではなく、通常アクセス時に行ドメイン１３で同時に複数の正規ワード線を活性化する場合、例えば、複数のページ長をオプションとして持つ可変ページ長機能を実装する場合などにも適用することができる。
【００９７】
さらに、上述の第１の実施形態は、行アドレスに対する冗長セルの置換方法としたが、本発明はこれに限られるものではなく、列アドレスに対する冗長セルの置換にも適用することができる。
【００９８】
（第２の実施形態）
本発明の第２の実施形態は、マルチローリフレッシュ時だけでなく、通常アクセス時にも必要に応じて行ドメイン４３で同時に複数の正規ワード線を活性化する場合、例えば、複数のページ長をオプションとして持つ可変ページ長機能を実装する場合に有効に適用される。
【００９９】
図４は本発明の第２の実施形態に係わる半導体装置を示すイメージ図である。ここでは、第１の実施形態と同様に、行ドメイン４３、冗長セルアレイ４４ａと４４ｂ、およびそれらに関連した回路ブロックをレイアウトイメージとして示した。
【０１００】
また、一例として、本発明をマルチローリフレッシュ機能に適用した場合のワード線（行選択線ともいう。）の活性化方法およびその冗長置換方法を示した。
【０１０１】
本発明の第２の実施形態に係わる半導体装置は、正規セルを格子状に配置した正規セルアレイ４１ａ〜４１ｄ、一連の正規セルを行方向に選択するための正規ワード線（図４には正規セルアレイ４１ａ〜４１ｄから各１本を選択ワード線４２ａ〜４２ｄとして示した。）、正規セルアレイ４１ａ〜４１ｄで構成される行ドメイン４３、冗長セルを格子状に配置した冗長セルアレイ４４ａと４４ｂ、一連の冗長セルを行方向に選択するための冗長ワード線（図４には冗長セルアレイ４４ａ、４４ｂから各１本を選択冗長ワード線４５ａ、４５ｂとして示した。）、冗長ワード線を選択的に活性化する行冗長回路４６ａと４６ｂ、正規ワード線を選択的に活性化する行デコーダ４７ａ〜４７ｄ、および行デコーダ４７ａ〜４７ｄと行冗長回路４６ａ、４６ｂに行アドレスを供給するアドレスバス４８を有している。
【０１０２】
行ドメイン４３を構成する正規セルアレイ４１ａ〜４１ｄは、列方向に互いに隣接して配置され、冗長セルアレイ４４ａ、４４ｂは行ドメイン４３の列方向に独立して配置されている。また、正規セルアレイ４１ａ〜４１ｄのそれぞれに対応して行デコーダ４７ａ〜４７ｄが行ドメイン４３の行方向に配置され、行冗長回路４６ａ、４６ｂが冗長セルアレイ４４ａ、４４ｂの行方向にそれぞれ配置されている。行デコーダ４７ａ〜４７ｄおよび行冗長回路４６ａ、４６ｂにはアドレスバス４８が接続されている。
【０１０３】
正規セルアレイ４１ａ〜４１ｄ、正規ワード線、行ドメイン４３、アドレスバス４８の構成および機能は、第１の実施形態と同様なので説明は省略する。第１の実施形態と異なるのは、行ドメイン４３に対応する冗長セルアレイ４４ａ、４４ｂおよび行冗長回路４６ａ、４６ｂが２セットあることと、２つの冗長セルアレイ４４ａ、４４ｂとしたことによって行デコーダ４７ａ〜４７ｄでのアドレスマッピング方法が異なることである。
【０１０４】
冗長セルアレイ４４ａおよび４４ｂは、それぞれ１６行ｘ２０４８列の格子状に配置された３２Ｋビットの冗長セルを有している。冗長セルそのものはその構造や性能において正規セルと同等である。
【０１０５】
冗長セルアレイ４４ａおよび４４ｂには、それぞれ１６本の冗長ワード線が配置され、それらの線は行冗長回路４６ａ、４６ｂに接続されている。
【０１０６】
冗長ワード線は、正規ワード線と同様に、１本で行方向に２０４８個の一連の冗長セルを選択することができる。図４には冗長セルアレイ４４ａ、４４ｂから各１本を選択冗長ワード線４５ａ、４５ｂとして示した。
【０１０７】
行冗長回路４６ａおよび４６ｂは、不良セル４９ａ〜４９ｄの行アドレスが入力された時に、後述するように、あらかじめ設定された情報に基づいてそれぞれ１本の冗長ワード線を選択的に活性化する。
【０１０８】
第２の実施形態では、第１の実施形態と異なり、冗長セルアレイ４４ａ、４４ｂからの各１本、つまり２本の選択冗長ワード線４５ａ、４５ｂを同時に活性化することができる。行冗長回路４６ａおよび４６ｂは、行ドメイン４３の任意の正規ワード線をそれぞれの選択冗長ワード線４５ａ、４５ｂで置き換えることができるように構成されている。
【０１０９】
行デコーダ４７ａ〜４７ｄは、第１の実施形態と同様に、マルチローリフレッシュ時は正規セルアレイ４１ａ〜４１ｄでそれぞれ１本の正規ワード線を活性化し、通常のアクセス時は行ドメイン４３にある２０４８本の正規ワード線の中から１本を選択して活性化する。したがって、１１ビットの論理行アドレスが、アドレスバス４８から行デコーダ４７ａ〜４７ｄおよび行冗長回路４６ａ、４６ｂに供給されている。
【０１１０】
また、第１の実施形態と同様に、各正規セルアレイ４１ａ〜４１ｄにある正規ワード線にはアレイ物理行アドレスが割り付けられ、行ドメイン４３全体ではドメイン物理行アドレスが左から順に割り付けられている。第１の実施形態との違いは、行デコーダ４７ａ〜４７ｄでのアドレスマッピングの方法である。
【０１１１】
物理行アドレスと論理行アドレスのアドレスマッピングを、第１の実施形態と同様に、図４の下側に論理表で示した。
【０１１２】
第２の実施形態では、第１の実施形態とは異なり、ＡＲ８のアドレスマッピングが正規セルアレイ４１ｃおよび４１ｄで反転している。すなわち、正規セルアレイ４１ａおよび４１ｂではＡＲ７＝ａｒ７、ＡＲ８＝ａｒ８、正規セルアレイ４１ｃおよび４１ｄではＡＲ７＝ａｒ７、ＡＲ８＝／ａｒ８である。
【０１１３】
アドレスマッピングを変えるビットがＡＲ８だけになっているのは、同時に活性化できる選択冗長ワード線４５ａ〜４５ｄが２本あり、２つの不良セル４９ａ、４９ｂを同時に救済することが可能なためである。
【０１１４】
マルチローリフレッシュで行デコーダ４７ａ〜４７ｄにＡＲ７＝“０”、ＡＲ８＝“０”が入力された場合の選択ワード線４２ａ〜４２ｈを図４に示した。
【０１１５】
これらのアレイ物理行アドレスは、選択ワード線４２ａおよび選択ワード線４２ｂがａｒ＝［０］、選択ワード線４２ｃおよび選択ワード線４２ｄがａｒ＝［２５６］である。一方、対応する論理行アドレスは、図４の論理表から、選択ワード線４２ａがＡＲ＝［０］、選択ワード線４２ｂがＡＲ＝［５１２］、選択ワード線４２ｃがＡＲ＝［１０２４］、選択ワード線４２ｄがＡＲ＝［１５３６］である。これらをＡＲ９およびＡＲ１０を除いたＡＲ０〜ＡＲ８で見ると、いずれもＡＲ＝［０］である。
【０１１６】
すなわち、マルチローリフレッシュ時には、１つの論理行アドレスＡＲ＝［０］に対して、行デコーダ４７ａ〜４７ｄの２つのグループ（図４では、４７ａと４７ｂ、４７ｃと４７ｄ）ごとに異なる値のアレイ物理行アドレスにある正規ワード線が活性化されている。
【０１１７】
図４のアドレスマッピングを実装する具体的な手段は第１の実施形態と同様なので、説明は省略する。
【０１１８】
次に、上述したアドレスマッピングを持つ行ドメイン４３で、共通不良に対する行冗長回路４６ａ、４６ｂの不良アドレス設定方法について説明する。
【０１１９】
今、不良セル４９ａ〜４９ｄ、つまり、物理行アドレスａｒ＝［０］、ａｒ＝［５１２］、ａｒ＝［１０２４］、およびａｒ＝［１５３６］に共通不良があるとする。これらのアレイ物理行アドレスは、いずれもａｒ＝［０］である。
【０１２０】
一方、不良セル４９ａ、つまりドメイン物理行アドレスａｒ＝［０］の論理行アドレスは、図４の論理表からＡＲ７＝“０“、ＡＲ８＝“０”、ＡＲ９＝“０”、ＡＲ１０＝“０”であるので、ＡＲ＝［０］である。
【０１２１】
同様に、不良セル４９ｂ、つまりドメイン物理行アドレスａｒ＝［５１２］の論理行アドレスは、図４の論理表からＡＲ７＝“０“、ＡＲ８＝“０”、ＡＲ９＝“１”、ＡＲ１０＝“０”であるので、ＡＲ＝［５１２］である。
【０１２２】
さらに同様に、不良セル４９ｃ、つまりドメイン物理行アドレスａｒ＝［１０２４］の論理行アドレスは、図４の論理表からＡＲ７＝“０“、ＡＲ８＝“１”、ＡＲ９＝“０”、ＡＲ１０＝“１”であるので、ＡＲ＝［１２８０］である。
【０１２３】
さらに同様に、不良セル４９ｄ、つまりドメイン物理行アドレスａｒ＝［１５３６］の論理行アドレスは、図４の論理表からＡＲ７＝“０“、ＡＲ８＝“１”、ＡＲ９＝“１”、ＡＲ１０＝“１”であるので、ＡＲ＝［１７９２］である。
【０１２４】
このとき、例えば、選択冗長ワード線４５ａにあらかじめ不良アドレスＡＲ＝［０］を設定し、さらに、選択冗長ワード線４５ｂに不良アドレスＡＲ＝［５１２］を設定しておけば、図４に示したように、不良セル４９ａおよび４９ｂを同時に救済することができる。
【０１２５】
同様に、冗長セルアレイ４４ａ、４４ｂそれぞれの他の冗長ワード線に不良アドレスＡＲ＝［１２８０］および［１７９２］をさらに設定しておくことで、共通不良セル４９ａ〜４９ｄをすべて救済することができる。
【０１２６】
第２の実施形態の特徴は、冗長セルを２つの冗長セルアレイ４４ａ、４４ｂに分散配置して、行ドメイン４３にある２本の正規ワード線を同時に置き換えられるようにしたことである。そして、その結果として、アドレスマッピングを変更する行アドレスが、第１の実施形態の２ビット（ａｒ７およびａｒ８）、から１ビット（ａｒ８）になっていることである。
【０１２７】
ここで重要なことは、第１の実施形態と異なり、第２の実施形態では、不良セル４９ａおよび４９ｂ、または、４９ｃおよび４９ｄを同じ冗長セルアレイ４４ａまたは４４ｂの冗長ワード線で救済することはできないという点である。これは、２つの正規セルアレイ４１ａおよび４１ｂ、または、４１ｃおよび４１ｄで、ＡＲ７とＡＲ８のアドレスマッピングが同じになっているためである。
【０１２８】
しかし、この制約が冗長置換の救済率に影響することはほとんどない。第２の実施形態でも行ドメイン４３は分割されておらず、共通不良でなければ、冗長セルアレイ４４ａ、４４ｂどちらの冗長ワード線でも行ドメイン４３にある任意の正規ワード線を置き換えることができるからである。
【０１２９】
次に、この冗長置換方法についてさらに詳しく説明する。図５は、第２の実施形態に係わる冗長置換方法を示すイメージ図である。ここでは、一例として、図４と同様に、マルチローリフレッシュ時に行ドメイン４３にある４本の正規ワード線が同時に活性化される場合を示した。また、正規セルアレイ４１ａ〜４１ｄのそれぞれ左端、つまり、アレイ物理行アドレスａｒ＝［０］に配置された正規ワード線が共通不良である不良セル４９ａ〜４９ｄを含んでいるとする。
【０１３０】
図５（ａ）は、論理行アドレスＡＲ７、ＡＲ８に（“０”，“０”）が入力された場合の冗長置換を示したイメージ図である。同様に、図５（ｂ）は、論理行アドレスＡＲ７、ＡＲ８に（“０”，“１”）が入力された場合の冗長置換を示している。
【０１３１】
すなわち、図５（ａ）の場合では、図４で説明したように、論理行アドレスとしてＡＲ＝［０］、つまり、ＡＲ０〜ＡＲ８に［０］が入力され、正規セルアレイ４１ａにあるアレイ物理行アドレスａｒ＝［０］の選択ワード線４２ａが選択冗長ワード線４５ａで置換され、不良セル４９ａが救済されている。同時に、正規セルアレイ４１ｂではアレイ物理行アドレスａｒ＝［０］の選択ワード線４２ｂが選択冗長ワード線４５ｂで置換され、不良セル４９ｂが救済されている。
【０１３２】
このとき、正規セルアレイ４１ｃではアレイ物理行アドレスａｒ＝［２５６］の選択ワード線４２ｃ、正規セルアレイ４１ｄではアレイ物理行アドレスａｒ＝［２５６］の選択ワード線４２ｄがそれぞれ活性化され、したがって、不良セル４９ｃおよび４９ｄは選択されず、これらを不良セル４９ａ、４９ｂと同時に救済する必要はない。
【０１３３】
次に、図５（ｂ）の場合では、論理行アドレスとしてＡＲ０〜ＡＲ８に［２５６］が入力され、正規セルアレイ４１ｃにあるアレイ物理行アドレスａｒ＝［０］の選択ワード線４２ｇが選択冗長ワード線４５ｃで置換され、不良セル４９ｃが救済されている。同時に、正規セルアレイ４１ｄではアレイ物理行アドレスａｒ＝［０］の選択ワード線４２ｈが選択冗長ワード線４５ｄで置換され、不良セル４９ｄが救済されている。
【０１３４】
このとき、正規セルアレイ４１ａではアレイ物理行アドレスａｒ＝［２５６］の選択ワード線４２ｅ、正規セルアレイ４１ｂではアレイ物理行アドレスａｒ＝［２５６］の選択ワード線４２ｆがそれぞれ活性化され、したがって、不良セル４９ａおよび４９ｂは選択されず、これらを不良セル４９ｃ、４９ｄと同時に救済する必要はない。
【０１３５】
このように、図４のアドレスマッピングを用いることで、共通不良があっても、マルチローリフレッシュ機能を容易に実装することができる。
【０１３６】
上記第２の実施形態によれば、行デコーダ４７ａ〜４７ｄを２つのグループに分け、グループごとにアドレスマッピングを変えることで、行ドメイン４３を分割することなくグループ間にまたがった共通不良を救済することができる。したがって、共通不良に対する救済率を容易に向上させることができ、マルチローリフレッシュなどの高い機能を持った半導体装置を実現することができる。
【０１３７】
さらに、デコード回路とアドレスバス４８のコンタクトの取り方を工夫することでアドレスマッピングを変更するので、特別な回路の追加などを必要とせず、チップ面積の増加もほとんどない。
【０１３８】
上述の第２の実施形態では、アドレスマッピングの変更は、アレイ物理行アドレスの最上位ビット、つまりａｒ８としたが、本発明はこれに限られるものではなく、原理的にはＡＲ０〜ＡＲ８のうちどのビットを用いてもよい。
【０１３９】
さらに、行デコーダ４７ａと４７ｂ、および行デコーダ４７ｃと４７ｄをグループにしてアドレスマッピングの変更を行うとしたが、本発明はこれに限られるものではなく、アドレスマッピングの変更に用いる行アドレスに基づいて行デコーダ４７ａ〜４７ｄをグルー化すればよい。
【０１４０】
また、アドレスマッピングの変更は、第１の実施形態と同様に、行デコーダ４７ａ〜４７ｄのグループごとにインバータなどを用いて実装することもできる。
【０１４１】
さらに、行ドメイン４３には４つの正規セルアレイ４１ａ〜４１ｄが含まれるとしたが、第１の実施形態と同様に、本発明はこれに限られるものではない。
【０１４２】
さらに、冗長セルアレイ４４ａ、４４ｂは２つであるとしたが、本発明はこれに限られるものではない。例えば、行ドメイン４３に２ｎ個の正規セルアレイ４１ａ〜４１ｄが含まれていれば、２ｍ（ｍ＜ｎ）個の冗長セルアレイ４４ａ、４４ｂに対して同様のアドレスマッピングが適用できる。その場合、行デコーダ４７ａ〜４７ｄを２（ｎ−ｍ）個のグループに分け、（ｎ−ｍ）ビットの行アドレスでアドレスマッピングの変更を行えばよい。
【０１４３】
さらに、第１の実施形態と同様に、上述の第２の実施形態はマルチローリフレッシュ機能以外にも適用することができる。
【０１４４】
さらに、第１の実施形態と同様に、上述の第２の実施形態は列アドレスの冗長置換にも適用することができる。
【０１４５】
【発明の効果】
以上説明したように本発明によれば、デコーダでのアドレスマッピングを変えることでドメインを分割することなく共通不良を救済でき、ドメイン内で複数の選択線を同時に活性化できるので、マルチローリフレッシュなどの高い機能を持った半導体装置を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体装置を示すイメージ図。
【図２】本発明の第１の実施形態に係わる半導体装置の正規セルアレイの詳細を示すイメージ図。
【図３】本発明の第１の実施形態に係わる半導体装置の冗長置換方法を示すイメージ図。
【図４】本発明の第２の実施形態に係わる半導体装置を示すイメージ図。
【図５】本発明の第２の実施形態に係わる半導体装置の冗長置換方法を示すイメージ図。
【図６】従来の半導体装置の柔軟冗長置換方式を示すイメージ図。
【符号の説明】
１１ａ〜１１ｄ、４１ａ〜４１ｄ  正規セルアレイ
１２ａ〜１２ｒ、４２ａ〜４２ｈ  選択ワード線
１３、４３  行ドメイン
１４、４４ａ、４４ｂ  冗長セルアレイ
１５ａ〜１５ｄ、４５ａ〜４５ｄ  選択冗長ワード線
１６、４６ａ、４６ｂ  行冗長回路
１７ａ〜１７ｄ、４７ａ〜４７ｄ  行デコーダ
１８、４８  アドレスバス
１９ａ〜１９ｄ、４９ａ〜４９ｄ  不良セル
２１ａ、２１ｂ  サブアレイ
２２ａ  左アレイワード線
２２ｂ  右アレイワード線
２３ａ、２３ｂ  データ線
２４  センスアンプ部
【図１】
2004342220.tif 000003
【図２】
2004342220.tif 000004
【図３】
2004342220.tif 000005
【図４】
2004342220.tif 000006
【図５】
2004342220.tif 000007
【図６】
2004342220.tif 000008