(57)【要約】【課題】半導体基板に注入する不純物の濃度を調整することなく電気特性が制御された半導体装置、およびその半導体装置の製造方法であって製造工程が複雑化することがない半導体装置の製造方法を提供する。【解決手段】半導体装置は、主表面１ａを有するシリコン基板１と、シリコン基板１の主表面１ａ上にゲート絶縁膜２を介在させて形成されるゲート電極３と、ゲート電極３の両側に位置するシリコン基板１の主表面１ａに形成される不純物領域５ａと、ゲート電極３の側壁３ａに接触するように形成されるスペーサ６と、スペーサ６に接触して、シリコン基板１の主表面１ａ上に設けられるサブスペーサ７と、サブスペーサ７の両側に位置するシリコン基板１の主表面１ａに形成されるシリサイド領域１１とを備える。【選択図】　　　　図１
2004072039.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上にゲート絶縁膜を介在させて形成されるゲート電極と、
前記ゲート電極の両側に位置する前記半導体基板の前記主表面に形成される不純物領域と、
前記ゲート電極の側壁に接触するように形成される第１の側壁絶縁膜と、
前記第１の側壁絶縁膜に接触して、前記ゲート電極からの距離が前記ゲート電極から前記第１の側壁絶縁膜までの距離よりも大きい位置で、前記半導体基板の前記主表面上に設けられる第２の側壁絶縁膜と、
前記第２の側壁絶縁膜の両側に位置する前記半導体基板の前記主表面に形成されるシリサイド領域とを備える、半導体装置。
【請求項２】
前記第２の側壁絶縁膜は、前記半導体基板のメモリセル領域に形成される、請求項１に記載の半導体装置。
【請求項３】
半導体基板の主表面上に、ゲート絶縁膜を介在させてゲート電極を形成する工程と、
前記ゲート電極の両側に位置する前記半導体基板の主表面に、不純物領域を形成する工程と、
前記ゲート電極の側壁に接触する第１の側壁絶縁膜を形成する工程と、
前記半導体基板の主表面および前記第１の側壁絶縁膜を覆うように絶縁膜を形成する工程と、
前記絶縁膜の一部分をエッチングするとともに前記絶縁膜の他の部分を残存させることにより、前記第１の側壁絶縁膜に接触して、前記ゲート電極からの距離が前記ゲート電極から前記第１の側壁絶縁膜までの距離よりも大きい位置で、前記半導体基板の主表面上に第２の側壁絶縁膜を形成する工程と、
前記半導体基板の主表面と前記第２の側壁絶縁膜とを覆うように金属膜を形成する工程と、
前記金属膜に熱処理を施し、前記第２の側壁絶縁膜の両側に位置する前記半導体基板の主表面にシリサイド領域を形成する工程とを備える、半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程は、前記半導体基板の主表面上の第１、第２および第３の領域に前記絶縁膜を形成する工程を含み、
前記第２の側壁絶縁膜を形成する工程は、前記第３の領域の前記絶縁膜に第１のマスク膜を形成する工程と、前記第１のマスク膜をマスクとして前記絶縁膜の一部分を異方性エッチングするとともに前記絶縁膜の他の部分を残存させることにより、前記第１および第２の領域に前記第２の側壁絶縁膜を形成する工程とを含み、さらに、
前記シリサイド領域を形成する工程の前に、前記第２および第３の領域を覆う第２のマスク膜を形成する工程と、前記第２のマスク膜をマスクとして前記第２の側壁絶縁膜に等方性エッチングを行ない、前記第１の領域の前記第２の側壁絶縁膜を除去する工程とを備える、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜を形成する工程は、前記半導体基板の主表面上の第１、第２および第３の領域に前記絶縁膜を形成する工程を含み、
前記第２の側壁絶縁膜を形成する工程は、前記第２および第３の領域の前記絶縁膜に第３のマスク膜を形成する工程と、前記第３のマスク膜をマスクとして前記絶縁膜に等方性エッチングを行ない、前記第１の領域の前記絶縁膜を除去する工程と、等方性エッチングの後、前記第３の領域を覆う第４のマスク膜を形成する工程と、前記第４のマスク膜をマスクとして前記絶縁膜の一部分を異方性エッチングするとともに前記絶縁膜の他の部分を残存させることにより、前記第２の領域に前記第２の側壁絶縁膜を形成する工程とを含む、請求項３に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜を形成する工程は、所定のエッチャントを用いた場合に前記第１の側壁絶縁膜よりエッチングされやすい前記絶縁膜を形成する工程を含み、前記第２の側壁絶縁膜を形成する工程は、前記所定のエッチャントを用いて前記絶縁膜の一部分をエッチングする工程を含む、請求項３から５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般的には半導体装置および半導体装置の製造方法に関し、より特定的には、半導体基板の主表面にシリサイド領域が形成された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路に集積化する半導体素子に望まれる特性は、同一ではない。たとえばＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ−ａｃｃｅｓｓ　ｍｅｍｏｒｙ）などの半導体記憶装置において、情報を記憶するためのメモリセル領域、およびメモリセル領域以外の領域である周辺回路領域のそれぞれに含まれるトランジスタを比較してみると、トランジスタに求められる要件は異なってくる。
【０００３】
一般的に、トランジスタの閾値電圧が低ければ低いほど、チャネル長が短ければ短いほど高速動作が可能となる。しかし、閾値電圧があまり低いと、オフ状態でのリーク電流が増大するという問題が発生する。半導体記憶装置のメモリセル領域では、記憶保持の必要性からリーク電流を抑制しなければならない。このため、メモリセル領域に含まれるトランジスタの閾値電圧は比較的高めに設定される。
【０００４】
これに対して、周辺回路領域においてもリーク電流を抑制することによってトランジスタの消費電力を低減させることが可能であるが、メモリセル領域ほど厳しくは要求されない。
【０００５】
たとえば、周辺回路領域に含まれて、半導体メモリの読み出し操作時にメモリセルからビット線に取り出された微小な信号を増幅し、後に続く回路へ伝達するセンスアンプ回路は通常フリップフロップ回路によって構成されている。センスアンプ回路を構成するトランジスタは閾値電圧が低いほど検出増幅の感度を増大させることができる。また、センスアンプ回路では待機時にトランジスタに電圧が供給されない。このため、センスアンプ回路は、メモリセルと比較してリーク電流の抑制に対する要求は緩く、メモリセルのたとえば１００倍程度までリーク電流を許容できる。
【０００６】
以上のような理由から、周辺回路領域ではトランジスタの閾値電圧を比較的低く設定し、トランジスタの高速動作を実現している。
【０００７】
また、近年のロジックデバイスにおいては、ソース／ドレイン領域の寄生抵抗およびゲート電極の配線抵抗を低減させるため、ソース／ドレイン領域およびゲート電極の表面に選択的かつ自己整合的にシリサイド領域を形成するサリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ−ａｌｉｇｎｅｄ　ｓｉｌｉｃｉｄｅ）という技術が用いられている。図３２から図４０は、サリサイド技術を用いた半導体装置の製造方法の工程を示す断面図である。
【０００８】
図３２を参照して、シリコン基板１０１には、本製造工程によってシリサイド領域を形成する領域１００１と、シリサイド領域を形成しない領域１００２とが規定されている。
【０００９】
シリサイド領域を形成しない領域１００２において、シリコン基板１０１の主表面１０１ａに所定の間隔を隔てて複数の素子分離領域１２２を形成する。シリコン基板１０１の主表面１０１ａ上に熱酸化法によりゲート酸化膜１２１を膜厚数ｎｍで形成する。その上からドープしていないポリシリコンなどからなる導電膜を膜厚百数十ｎｍで堆積し、その導電膜を所定形状にエッチングしてシリサイド領域を形成する領域１００１にゲート電極１０３を形成する。
【００１０】
図３３を参照して、ゲート電極１０３をマスクとして、シリコン基板１０１の主表面１０１ａにリンまたはヒ素などの不純物を注入し、ｎ型の不純物領域１０５ａを形成する。
【００１１】
図３４を参照して、シリコン基板１０１の主表面１０１ａおよびゲート電極１０３を覆うように、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）などを原料としたシリコン酸化膜１２６を堆積する。
【００１２】
図３５を参照して、シリコン酸化膜１２６にエッチングを行ない、ゲート電極１０３の側壁１０３ａに接触するように酸化膜スペーサ１０６を形成する。その後、酸化膜スペーサ１０６をマスクとして、シリコン基板１０１の主表面１０１ａおよびゲート電極１０３にヒ素を注入するとともに、シリコン基板１０１の主表面１０１ａにｎ型の不純物領域１０５ｂを形成する。不純物領域１０５ａおよび１０５ｂにより不純物領域１０５が形成され、シリサイド領域を形成する領域１００１では、不純物領域１０５がソース／ドレイン領域となる。
【００１３】
図３６を参照して、シリコン基板１０１の主表面１０１ａ、ゲート電極１０３および酸化膜スペーサ１０６を覆うようにシリコン酸化膜１２８を形成する。シリコン酸化膜１２８の上に、シリサイド領域を形成しない領域１００２を覆うマスクパターンを有するレジスト膜１３０を形成する。
【００１４】
図３７を参照して、レジスト膜１３０をマスクとしてシリコン酸化膜１２８にエッチングを行ない、シリサイド領域を形成する領域１００１におけるシリコン基板１０１の主表面１０１ａを露出させる。シリサイド領域を形成しない領域１００２には、シリサイドプロテクション膜となるシリコン酸化膜１３２が残存する。その後、レジスト膜１３０を除去する。
【００１５】
図３８を参照して、シリコン基板１０１の主表面１０１ａ、ゲート電極１０３および酸化膜スペーサ１０６を覆うように、コバルト（Ｃｏ）またはチタン（Ｔｉ）などからなる金属膜１３６を膜厚２５ｎｍで堆積する。
【００１６】
図３９を参照して、ランプアニール法を用いて、金属膜１３６に６９０℃で１０秒間の熱処理を施す。金属膜１３６に接触するシリコン基板１０１の主表面１０１ａおよびゲート電極１０３の頂面と、金属膜１３６とが高温で反応し、シリコン基板１０１の主表面１０１ａにはシリサイド領域１１１が、ゲート電極１０３の頂面にはシリサイド領域１１３がそれぞれ形成される。この際、シリコン酸化膜１３２がシリサイドプロテクション膜としての役割を果たすため、シリサイド領域を形成しない領域１００２においてシリコン酸化膜１３２に覆われた部分にはシリサイド領域１１１が形成されない。
【００１７】
図４０を参照して、金属膜１３６を過酸化水素水系のウェットエッチングにより除去する。この後、さらにランプアニール法を用いて、８９０℃で１０秒間の熱処理を施すことによって、ソース／ドレイン領域のシリサイド領域１１１の低抵抗化を図ることができる。
【００１８】
【発明が解決しようとする課題】
１つの半導体集積回路の中であっても、領域によって異なる電気特性を有するトランジスタを形成しなければならない状況にあって、従来技術ではトランジスタのチャネル部に注入する不純物の濃度によって、トランジスタの閾値電圧を制御していた。
【００１９】
つまり、ｎ型トランジスタであればホウ素（Ｂ）などのｐ型不純物の濃度、ｐ型トランジスタであればリン（Ｐ）などのｎ型不純物の濃度を調整することによってトランジスタの閾値電圧を制御することができる。より具体的には、トランジスタの閾値電圧を上げる場合には、これらの不純物濃度を大きくし、逆にトランジスタの閾値電圧を下げる場合には、これらの不純物濃度を小さくする。
【００２０】
しかし、このように注入する不純物の濃度によって閾値電圧を制御しようとすると、異なる電気特性を有するトランジスタを形成する領域ごとに条件を変えて不純物注入工程を行なわなければならない。このため、半導体装置の製造工程が複雑化し、製造コストが増大するという問題が発生する。
【００２１】
そこで、この発明の目的は、上記の課題を解決することであり、半導体基板に注入する不純物の濃度を調整することなく電気特性が制御された半導体装置、およびその半導体装置の製造方法であって製造工程が複雑化することがない半導体装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】
この発明に従った半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上にゲート絶縁膜を介在させて形成されるゲート電極と、ゲート電極の両側に位置する半導体基板の主表面に形成される不純物領域と、ゲート電極の側壁に接触するように形成される第１の側壁絶縁膜と、第１の側壁絶縁膜に接触して、半導体基板の主表面上に設けられる第２の側壁絶縁膜と、第２の側壁絶縁膜の両側に位置する半導体基板の主表面に形成されるシリサイド領域とを備える。第２の側壁絶縁膜は、ゲート電極からの距離がゲート電極から第１の側壁絶縁膜までの距離よりも大きい位置で設けられている。
【００２３】
このように構成された半導体装置によれば、ゲート電極のサイドウォールとしての第１の側壁絶縁膜とは別に、第１の側壁絶縁膜と隣接して第２の側壁絶縁膜が設けられている。本発明の発明者等は、この第２の側壁絶縁膜の存在が半導体装置の電気特性に大きな影響を与えることを知見し、この発明を完成させるに至った。すなわち、本発明では、第２の側壁絶縁膜を設けてその第２の側壁絶縁膜の両側に位置する半導体基板の主表面にシリサイド領域を形成することにより、第２の側壁絶縁膜を設けていない半導体装置と比較して、大きい閾値電圧を得ることができる。これにより、半導体基板に注入する不純物の濃度を調整することなく、半導体装置の電気特性を制御することができる。
【００２４】
また好ましくは、第２の側壁絶縁膜は、半導体基板のメモリセル領域に形成される。このように構成された半導体装置によれば、半導体基板のメモリセル領域において第２の側壁絶縁膜を設けることによって、メモリセル領域の半導体装置の閾値電圧を大きくすることができる。一般的に、メモリセル領域では、記憶保持の必要性からリーク電流を厳しく抑制しなければならなく、半導体装置の閾値電圧が比較的高めに設定される。これに対して、周辺回路領域では半導体装置の高速動作性を向上させるため、メモリセル領域と比較して閾値電圧が低く設定される。したがって、本発明によれば、半導体基板に注入する不純物の濃度を周辺回路領域において最適な閾値電圧に合わせて設定することができる。その後、メモリセル領域において第２の側壁絶縁膜を設けることにより、半導体装置の閾値電圧をメモリセル領域において大きくすることができる。これにより、半導体基板に注入する不純物の濃度を調整することなく、それぞれの領域に適した電気特性を有する半導体装置が得られる。
【００２５】
この発明に従った半導体装置の製造方法は、半導体基板の主表面上に、ゲート絶縁膜を介在させてゲート電極を形成する工程と、ゲート電極の両側に位置する半導体基板の主表面に、不純物領域を形成する工程と、ゲート電極の側壁に接触する第１の側壁絶縁膜を形成する工程と、半導体基板の主表面および第１の側壁絶縁膜を覆うように絶縁膜を形成する工程と、絶縁膜の一部分をエッチングするとともに絶縁膜の他の部分を残存させることにより、第１の側壁絶縁膜に接触して、ゲート電極からの距離がゲート電極から第１の側壁絶縁膜までの距離よりも大きい位置で、半導体基板の主表面上に第２の側壁絶縁膜を形成する工程と、半導体基板の主表面と第２の側壁絶縁膜とを覆うように金属膜を形成する工程と、金属膜に熱処理を施し、第２の側壁絶縁膜の両側に位置する半導体基板の主表面にシリサイド領域を形成する工程とを備える。
【００２６】
このように構成された半導体装置の製造方法によれば、第１の側壁絶縁膜に接触するように第２の側壁絶縁膜を設けることによって、半導体装置の電気特性を制御することができるので、ゲート電極を形成する工程の前に電気特性が異なる領域ごとに条件を変えて半導体基板に不純物を注入する必要がない。たとえば、必要とされる閾値電圧が最も低くなる領域に合わせて不純物濃度を調整し、その濃度で半導体基板の全領域に不純物を注入する。その後、所定領域に第２の側壁絶縁膜を設けることによって、その所定領域の半導体装置の閾値電圧を大きくすることができる。これにより、半導体装置の製造工程を複雑化させることなく、半導体装置の電気特性を制御することができる。
【００２７】
また好ましくは、絶縁膜を形成する工程は、半導体基板の主表面上の第１、第２および第３の領域に絶縁膜を形成する工程を含む。第２の側壁絶縁膜を形成する工程は、第３の領域の絶縁膜に第１のマスク膜を形成する工程と、第１のマスク膜をマスクとして絶縁膜の一部分を異方性エッチングするとともに絶縁膜の他の部分を残存させることにより、第１および第２の領域に第２の側壁絶縁膜を形成する工程とを含む。シリサイド領域を形成する工程の前に、第２および第３の領域を覆う第２のマスク膜を形成する工程と、第２のマスク膜をマスクとして第２の側壁絶縁膜に等方性エッチングを行ない、第１の領域の第２の側壁絶縁膜を除去する工程とをさらに備える。
【００２８】
このように構成された半導体装置の製造方法によれば、半導体基板上に形成する絶縁膜に所定のエッチング処理を施すことによって、第１の領域には、第２の側壁絶縁膜を有さないゲート電極が、第２の領域には、第２の側壁絶縁膜を有するゲート電極が、第３の領域には、半導体基板の主表面にシリサイド領域が形成されるのを防止するための絶縁膜がそれぞれ形成される。その後の工程により、第１および第２の領域における半導体基板の主表面には、シリサイド領域が形成されるが、第３の領域では上述の絶縁膜がシリサイドプロテクション膜としての役割を果たし、シリサイド領域が形成されない。このように、たとえば高精度抵抗素子が形成される領域などシリサイド領域の形成が不要である領域に、シリサイドプロテクション膜としての絶縁膜を残存させる工程と同時に、所定領域に第２の側壁絶縁膜を形成する工程を進行させることによって、製造工程を複雑化させることなく、異なる電気特性を有する半導体装置を作り分けることができる。
【００２９】
また、絶縁膜を残存させて第２の側壁絶縁膜を形成する場合には異方性エッチングを用い、絶縁膜を完全に除去する場合には等方性エッチングを用いている。異方性エッチングでは、垂直方向のエッチングの進行が水平方向のエッチングの進行よりも速い。これに対して、等方性エッチングでは、エッチングの進行速度に方向性を示さない。このように異方性および等方性エッチングを使い分けることによって、第２の側壁絶縁膜を所定形状に形成したり、不要な絶縁膜を完全に除去したりできる。
【００３０】
また好ましくは、絶縁膜を形成する工程は、半導体基板の主表面上の第１、第２および第３の領域に絶縁膜を形成する工程を含む。第２の側壁絶縁膜を形成する工程は、第２および第３の領域の絶縁膜に第３のマスク膜を形成する工程と、第３のマスク膜をマスクとして絶縁膜に等方性エッチングを行ない、第１の領域の絶縁膜を除去する工程と、等方性エッチングの後、第３の領域を覆う第４のマスク膜を形成する工程と、第４のマスク膜をマスクとして絶縁膜の一部分を異方性エッチングするとともに絶縁膜の他の部分を残存させることにより第２の領域に第２の側壁絶縁膜を形成する工程とを含む。
【００３１】
このように構成された半導体装置の製造方法によれば、半導体基板上に形成する絶縁膜に所定のエッチング処理を施すことによって、第１の領域には、第２の側壁絶縁膜を有さないゲート電極が、第２の領域には、第２の側壁絶縁膜を有するゲート電極が、第３の領域には、半導体基板の主表面にシリサイド領域が形成されるのを防止するための絶縁膜がそれぞれ形成される。その後の工程により、第１および第２の領域における半導体基板の主表面には、シリサイド領域が形成されるが、第３の領域では上述の絶縁膜がシリサイドプロテクション膜としての役割を果たし、シリサイド領域が形成されない。このように、たとえば高精度抵抗素子が形成される領域などシリサイド領域の形成が不要である領域に、シリサイドプロテクション膜としての絶縁膜を残存させる工程と同時に、所定領域に第２の側壁絶縁膜を形成する工程を進行させることによって、製造工程を複雑化させることなく、異なる電気特性を有する半導体装置を作り分けることができる。
【００３２】
また、異方性および等方性エッチングを使い分けているため、不要な絶縁膜を完全に除去したり、絶縁膜を残存させて第２の側壁絶縁膜を所定形状に形成したりできる。
【００３３】
また好ましくは、絶縁膜を形成する工程は、所定のエッチャントを用いた場合に第１の側壁絶縁膜よりエッチングされやすい絶縁膜を形成する工程を含む。第２の側壁絶縁膜を形成する工程は、所定のエッチャントを用いて絶縁膜の一部分をエッチングする工程を含む。このように構成された半導体装置の製造方法によれば、所定のエッチャントを用いて絶縁膜をエッチングし第２の側壁絶縁膜を形成する工程において、第１の側壁絶縁膜も同時にエッチングされることを抑制できる。
【００３４】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００３５】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１を参照して、この発明の実施の形態１に従った半導体装置は、主表面１ａを有する半導体基板としてのシリコン基板１と、シリコン基板１の主表面１ａ上にゲート絶縁膜２を介在させて形成されるゲート電極３と、ゲート電極３の両側に位置するシリコン基板１の主表面１ａに形成されるソース／ドレイン領域としての不純物領域５ａと、ゲート電極３の側壁３ａに接触するように形成される第１の側壁絶縁膜としてのスペーサ６と、スペーサ６に接触して、シリコン基板１の主表面１ａ上に設けられるサブスペーサ７と、サブスペーサ７の両側に位置するシリコン基板１の主表面１ａに形成されるシリサイド領域１１とを備える。サブスペーサ７は、ゲート電極３からの距離がゲート電極３からスペーサ６までの距離よりも大きい位置で設けられている。サブスペーサ７は、シリコン基板１のメモリセル領域５０２に形成される。
【００３６】
シリコン基板１には、メモリセル以外の領域である周辺回路領域５０１と、メモリセル領域５０２とが規定されている。シリコン基板１上には、シリコン酸化膜からなるゲート絶縁膜２を介してゲート電極３が形成されている。ゲート電極３は、ドープしていないポリシリコンなどからなる導電膜により形成されている。ゲート電極３の両側に位置するシリコン基板１の主表面１ａには、ｎ型の不純物領域５ａが相対的に浅く形成されている。
【００３７】
ゲート電極３の両側の側壁３ａにはそれぞれ、シリコン酸化膜からなるスペーサ６が形成されている。スペーサ６は、ゲート電極３の側壁３ａの上端から下端に渡って接触しており、ゲート電極３の頂面とスペーサ６の上端の高さとが一致している。スペーサ６は、シリコン基板１の主表面１ａ上であってゲート電極３の側壁３ａが位置する部分から所定距離に渡ってシリコン基板１の主表面１ａと接触し、その後ゲート電極３の側壁３ａの上端に向って弧状に延びて形成されている。
【００３８】
スペーサ６の両側にほぼ位置するシリコン基板１の主表面１ａには、ｎ型の不純物領域５ｂが相対的に深く形成されている。不純物領域５ａおよび５ｂにより、ソース／ドレイン領域としての不純物領域５を構成している。
【００３９】
シリコン基板１のメモリセル領域５０２では、スペーサ６に隣接してサブスペーサ７が形成されている。サブスペーサ７は、スペーサ６が弧状に延びている部分のほぼ中程からシリコン基板１の主表面１ａまでスペーサ６に接触している。サブスペーサ７は、シリコン基板１の主表面１ａ上であってスペーサ６の弧状に延びている部分が位置する部分から所定距離に渡ってシリコン基板１の主表面１ａと接触し、その後スペーサ６が弧状に延びている部分のほぼ中程に向かって弧状に延びて形成されている。サブスペーサ７は、スペーサ６が弧状に延びている部分からサブスペーサ７の弧状に延びている部分までの水平距離が、シリコン基板１の主表面１ａから離れるに従って小さくなるように形成されている。ゲート電極３を挟んで両側にサブスペーサ７が形成されている。
【００４０】
周辺回路領域５０１ではスペーサ６の両側に位置するシリコン基板１の主表面１ａに、メモリセル領域５０２ではサブスペーサ７の両側に位置するシリコン基板１の主表面１ａにそれぞれ、シリコンと、コバルト（Ｃｏ）またはチタン（Ｔｉ）などの高融点金属との反応によって得られるシリサイド領域１１が形成されている。ゲート電極３の頂面には、同様に得られるシリサイド領域１３が形成されている。このように、ゲート電極３の頂面と、ソース／ドレイン領域としての不純物領域５の表面に金属シリサイドを形成することによって、ゲート電極３における配線抵抗およびソース／ドレイン領域における抵抗を抑制することができる。
【００４１】
このように構成された半導体装置によれば、メモリセル領域５０２では、ゲート電極３の側壁３ａに形成されたスペーサ６と隣接してサブスペーサ７を設け、そのサブスペーサ７の両側に位置するシリコン基板１の主表面１ａにシリサイド領域１１を形成しているため、サブスペーサ７を設けていない周辺回路領域５０１と比較して大きい閾値電圧を有するトランジスタを得ることができる。したがって、シリコン基板１の主表面１ａに注入する不純物の濃度を調整することなく、シリコン基板１の主表面１ａ上に設ける側壁絶縁膜によりトランジスタの閾値電圧を制御することができる。これにより、半導体装置の視覚で認識できる物理的な構造上の違いにより、トランジスタの電気特性を操作することができる。
【００４２】
次に、図１で示す半導体装置の製造方法について説明する。図２から図１３は、図１に示す半導体装置の製造方法の工程を示す断面図である。
【００４３】
図２を参照して、シリコン基板１には、周辺回路領域５０１と、メモリセル領域５０２と、周辺回路領域であって特に高精度抵抗素子を形成する高精度抵抗領域５０３とが規定されている。高精度抵抗とは、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｅｄ　ＩＣ）またはシステムＬＳＩのアナログ回路などに主として用いられる、シート抵抗値が大きく制御性に優れた抵抗素子をいう。
【００４４】
高精度抵抗領域５０３において、シリコン基板１の主表面１ａに所定の間隔を隔てて複数の素子分離領域２２を形成する。シリコン基板１の主表面１ａ上に熱酸化法によりシリコン酸化膜からなるゲート絶縁膜２１を膜厚数ｎｍで形成する。その上からドープしていないポリシリコンなどからなる導電膜を膜厚百数十ｎｍで堆積する。その導電膜を所定形状にエッチングして、周辺回路領域５０１およびメモリセル領域５０２においてゲート電極３を形成する。
【００４５】
図３を参照して、ゲート電極３をマスクとして、シリコン基板１の主表面１ａにリンまたはヒ素などの不純物を注入し、ｎ型の不純物領域５ａを形成する。高精度抵抗領域５０３では、シリコン基板１の主表面１ａであって素子分離領域２２が形成されていない箇所に、不純物領域５ａが形成される。
【００４６】
図４を参照して、シリコン基板１の主表面１ａおよびゲート電極３を覆うように、ＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）などを原料としたシリコン酸化膜２６を堆積する。
【００４７】
図５を参照して、シリコン酸化膜２６にエッチングを行ない、ゲート電極３の側壁３ａに接触するようにスペーサ６を形成する。その後、スペーサ６をマスクとして、シリコン基板１の主表面１ａおよびゲート電極３にヒ素を注入するとともに、シリコン基板１の主表面１ａにｎ型の不純物領域５ｂを形成する。不純物領域５ａおよび５ｂにより不純物領域５が形成され、周辺回路領域５０１およびメモリセル領域５０２では、不純物領域５がソース／ドレイン領域となる。
【００４８】
図６を参照して、シリコン基板１の主表面１ａ、ゲート電極３およびスペーサ６を覆うようにシリコン酸化膜２８を形成する。
【００４９】
図７を参照して、シリコン酸化膜２８の上に、所定のマスクパターンを有するレジスト膜３０を形成する。レジスト膜３０には、周辺回路領域５０１およびメモリセル領域５０２のシリコン酸化膜２８を露出させる開口部が設けられている。
【００５０】
図８を参照して、レジスト膜３０をマスクとしてシリコン酸化膜２８に異方性エッチングを行なう。周辺回路領域５０１およびメモリセル領域５０２において、スペーサ６に接触するようにシリコン酸化膜が残存し、サブスペーサ７が形成される。高精度抵抗領域５０３において、レジスト膜３０の下に位置するシリコン酸化膜３２が残存する。その後、レジスト膜３０を除去する。
【００５１】
図９を参照して、シリコン基板１上に、所定のマスクパターンを有するレジスト膜３５を形成する。レジスト膜３５には、周辺回路領域５０１を露出させる開口部が設けられている。
【００５２】
図１０を参照して、レジスト膜３５をマスクとしてシリコン酸化膜であるサブスペーサ７に等方性エッチングを行ない、周辺回路領域５０１に形成されたサブスペーサ７を完全に除去する。その後、レジスト膜３５を除去する。これまでの工程により、周辺回路領域５０１では、スペーサ６のみが設けられたゲート電極３が、メモリセル領域５０２では、スペーサ６およびサブスペーサ７が設けられたゲート電極３が、高精度抵抗領域５０３では、シリコン基板１の主表面１ａを覆うシリコン酸化膜３２がそれぞれ形成される。
【００５３】
図１１を参照して、周辺回路領域５０１では、シリコン基板１の主表面１ａ、ゲート電極３およびスペーサ６を覆い、メモリセル領域５０２ではこれらに加えてサブスペーサ７を覆い、高精度抵抗領域５０３では、シリコン基板１の主表面１ａおよびシリコン酸化膜３２を覆う、コバルト（Ｃｏ）またはチタン（Ｔｉ）などからなる金属膜３６を膜厚２５ｎｍで堆積する。
【００５４】
図１２を参照して、ランプアニール法を用いて、金属膜３６に６９０℃で１０秒間の熱処理を施す。周辺回路領域５０１およびメモリセル領域５０２では、金属膜３６に接触するシリコン基板１の主表面１ａおよびゲート電極３の頂面と、金属膜３６とが高温で反応し、シリコン基板１の不純物領域１０５にはシリサイド領域１１が、ゲート電極１０３の頂面にはシリサイド領域１３がそれぞれ形成される。また、高精度抵抗領域５０３では、シリコン酸化膜３２がシリサイドプロテクション膜としての役割を果たすため、シリコン酸化膜３２で覆われたシリコン基板１の主表面１ａにはシリサイド領域１１が形成されない。
【００５５】
図１３を参照して、金属膜３６を過酸化水素水系のウェットエッチングにより除去する。この後、さらにランプアニール法を用いて、８９０℃で１０秒間の熱処理を施しシリサイド領域１１の低抵抗化を図る。
【００５６】
その後、高精度抵抗領域５０３においてシリコン酸化膜３２が除去される。シリコン基板１の主表面１ａには、複数の素子分離領域２２に挟まれてシリサイド領域が形成されない不純物領域５が形成され、高精度抵抗素子を形成するために用いられる。
【００５７】
この発明の実施の形態１に従った半導体装置の製造方法は、半導体基板としてのシリコン基板１の主表面１ａ上に、ゲート絶縁膜２を介在させてゲート電極３を形成する工程と、ゲート電極３の両側に位置するシリコン基板１の主表面１ａに、不純物領域５ａを形成する工程と、ゲート電極３の側壁３ａに接触する第１の側壁絶縁膜としてのスペーサ６を形成する工程と、シリコン基板１の主表面１ａおよびスペーサ６を覆うように絶縁膜としてのシリコン酸化膜２８を形成する工程と、シリコン酸化膜２８の一部分をエッチングするとともにシリコン酸化膜２８の他の部分を残存させることにより、スペーサ６に接触して、ゲート電極３からの距離がゲート電極３からスペーサ６までの距離よりも大きい位置で、シリコン基板１の主表面１ａ上に第２の側壁絶縁膜としてのサブスペーサ７を形成する工程と、シリコン基板１の主表面１ａとサブスペーサ７とを覆うように金属膜３６を形成する工程と、金属膜３６に熱処理を施し、サブスペーサ７の両側に位置するシリコン基板１の主表面１ａにシリサイド領域１１を形成する工程とを備える。
【００５８】
シリコン酸化膜２８を形成する工程は、シリコン基板１の主表面１ａ上の、第１の領域としての周辺回路領域５０１、第２の領域としてのメモリセル領域５０２および第３の領域としての高精度抵抗領域５０３にシリコン酸化膜２８を形成する工程を含む。サブスペーサ７を形成する工程は、高精度抵抗領域５０３のシリコン酸化膜２８に第１のマスク膜としてのレジスト膜３０を形成する工程と、レジスト膜３０をマスクとしてシリコン酸化膜２８の一部分を異方性エッチングするとともにシリコン酸化膜２８の他の部分を残存させることにより、周辺回路領域５０１およびメモリセル領域５０２にサブスペーサ７を形成する工程とを含む。シリサイド領域１１を形成する工程の前に、メモリセル領域５０２および高精度抵抗領域５０３を覆う第２のマスク膜としてのレジスト膜３５を形成する工程と、レジスト膜３５をマスクとしてサブスペーサ７に等方性エッチングを行ない、周辺回路領域５０１のサブスペーサ７を除去する工程とを備える。
【００５９】
このように構成された半導体装置の製造方法によれば、メモリセル領域５０２ではゲート電極３の両側に位置するスペーサ６に接触するサブスペーサ７を設けているので、サブスペーサ７を設けていない周辺回路領域５０１のトランジスタと比較して高い閾値電圧のトランジスタを得ることができる。このため、ゲート電極３をシリコン基板１の主表面１ａ上に形成する工程の前に、周辺回路領域およびメモリセル領域に形成されるトランジスタのそれぞれの閾値電圧に合わせて濃度を調整した不純物をシリコン基板１に注入する必要がない。また、シリサイド領域の形成の必要がない高精度抵抗領域５０３において、シリサイドプロテクション膜としての役割を果たすシリコン酸化膜３２を形成する工程と同時に、メモリセル領域５０２において上述のサブスペーサ７を形成する工程を進めている。これにより、製造工程を複雑化させることなく電気特性が異なるトランジスタを得るとともに、所定位置にシリサイド領域を形成することによりゲート電極３における配線抵抗およびソース／ドレイン領域における抵抗を低減させることができる。さらに、シリコン酸化膜２８に行なうエッチングにおいて、等方性エッチングおよび異方性エッチングを使い分けているため、所定形状のサブスペーサ７を形成したり、シリコン酸化膜２８を残存させないで完全に除去したりできる。
【００６０】
ゲート長Ｌｄ＝０．１２（μｍ）、ゲート幅Ｗｄ＝１０（μｍ）のゲート電極を有するトランジスタにおいて、上述のシリコン酸化膜２８を形成しこのシリコン酸化膜２８にドライエッチング（異方性エッチング）およびウェットエッチング（等方性エッチング）をそれぞれ行なった。その結果得られるサブスペーサ７が形成されたトランジスタと、サブスペーサ７が形成されなかったトランジスタとの閾値電圧をそれぞれ測定した。サブスペーサ７が形成されたトランジスタでは、閾値電圧が６３６．６（ｍＶ）となり、サブスペーサ７が形成されなかったトランジスタでは、閾値電圧が６２７．６（ｍＶ）となった。同様に、ゲート長Ｌｄ＝０．１３（μｍ）、ゲート幅Ｗｄ＝１０（μｍ）のゲート電極を有するトランジスタにおいて閾値電圧を測定したところ、サブスペーサ７が形成されたトランジスタでは、閾値電圧が６５０．５（ｍＶ）となり、サブスペーサ７が形成されなかったトランジスタでは、閾値電圧が６３７．１（ｍＶ）となった。このように、サブスペーサ７が形成されたトランジスタと形成されなかったトランジスタとを比較して、サブスペーサ７が形成されたトランジスタの方が、閾値電圧が大きくなった。
【００６１】
（実施の形態２）
図１４から図１７は、この発明の実施の形態２における半導体装置の製造方法の工程を示す断面図である。実施の形態２における半導体装置の製造方法では、実施の形態１における半導体装置の製造方法の図２から図５に示す工程の後に、図１４から図１７に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１１から図１３に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００６２】
図１４を参照して、シリコン基板１の主表面１ａ、ゲート電極３およびスペーサ６を覆うようにシリコン窒化膜４５を形成する。シリコン窒化膜４５の上に、所定のマスクパターンを有するレジスト膜４１を形成する。レジスト膜４１には、周辺回路領域５０１のシリコン窒化膜４５を露出させる開口部が設けられている。
【００６３】
図１５を参照して、レジスト膜４１をマスクとしてシリコン窒化膜４５に等方性エッチングを行なう。周辺回路領域５０１において、シリコン窒化膜４５が完全に除去される。その後、レジスト膜４１を除去する。
【００６４】
図１６を参照して、シリコン窒化膜４５の上に、所定のマスクパターンを有するレジスト膜４２を形成する。レジスト膜４２には、周辺回路領域５０１およびメモリセル領域５０２を露出させる開口部が設けられている。なお、このときレジスト膜４２に、メモリセル領域５０２のみを露出させる開口部を設けてもよい。
【００６５】
図１７を参照して、レジスト膜４２をマスクとしてシリコン窒化膜４５に異方性エッチングを行なう。メモリセル領域５０２において、スペーサ６に接触するようにシリコン窒化膜が残存し、サブスペーサ７が形成される。高精度抵抗領域５０３において、レジスト膜４２の下に位置するシリコン窒化膜４３が残存する。レジスト膜４２を除去する。その後、実施の形態１における図１１に示す工程へと続く。
【００６６】
この発明の実施の形態２に従った半導体装置の製造方法において、絶縁膜としてのシリコン窒化膜４５を形成する工程は、シリコン基板１の主表面１ａ上の、第１の領域としての周辺回路領域５０１、第２の領域としてのメモリセル領域５０２および第３の領域としての高精度抵抗領域５０３に、シリコン窒化膜４５を形成する工程を含む。サブスペーサ７を形成する工程は、メモリセル領域５０２および高精度抵抗領域５０３のシリコン窒化膜４５に第３のマスク膜としてのレジスト膜４１を形成する工程と、レジスト膜４１をマスクとしてシリコン窒化膜４５に等方性エッチングを行ない、周辺回路領域５０１のシリコン窒化膜４５を除去する工程と、等方性エッチングの後、高精度抵抗領域５０３を覆う第４のマスク膜としてのレジスト膜４２を形成する工程と、レジスト膜４２をマスクとしてシリコン窒化膜４５の一部分を異方性エッチングするとともにシリコン窒化膜４５の他の部分を残存させることにより、メモリセル領域５０２にサブスペーサ７を形成する工程とを含む。
【００６７】
シリコン窒化膜４５を形成する工程は、所定のエッチャントを用いた場合にシリコン酸化膜であるスペーサ６よりエッチングされやすいシリコン窒化膜４５を形成する工程を含む。サブスペーサ７を形成する工程は、所定のエッチャントを用いてシリコン窒化膜４５をエッチングする工程を含む。
【００６８】
このように構成された半導体装置の製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、サブスペーサ７を形成するたの絶縁膜として用いたシリコン窒化膜４５は、スペーサ６を形成するシリコン酸化膜に対して一定以上のエッチング選択比を有するので、シリコン窒化膜４５をエッチングして、サブスペーサ７またはシリサイドプロテクション膜としてのシリコン窒化膜４３を形成する際に、スペーサ６がエッチングされるのを抑制することができる。これにより、ゲート端子、ソース端子およびドレイン端子の物理的な距離マージンを大きくすることができる。この３端子がトランジスタのＯＦＦ時に隔離できると、オフリーク電流（たとえば、ｎ型ＭＯＳトランジスタのＯＦＦ時を想定した場合、ドレイン端子には正バイアスが印加され、ソースおよびゲート端子はグランドされる。この時にソースとドレインとの間を流れる電流のこと。）を低減させることができる。
【００６９】
（実施の形態３）
図１８から図２０は、この発明の実施の形態３における半導体装置の製造方法の工程を示す断面図である。実施の形態３における半導体装置の製造方法では、実施の形態１における半導体装置の製造方法の図２から図６に示す工程の後に、図１８から図２０に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００７０】
図１８を参照して、シリコン酸化膜２８の上に、所定のマスクパターンを有するレジスト膜５１を形成する。レジスト膜５１には、メモリセル領域５０２のシリコン酸化膜２８を露出させる開口部が設けられている。レジスト膜５１をマスクとして大電流注入器などにより、シリコン酸化膜２８にリン（Ｐ）またはホウ素（Ｂ）などのイオンを矢印５２に示す方向から注入する。これにより、メモリセル領域５０２においてシリコン酸化膜２８は、シリコン酸化膜２８に対して一定以上のエッチング選択比を有するシリコン酸化膜５５に変わる。その後、レジスト膜５１を除去する。
【００７１】
図１９を参照して、シリコン酸化膜２８の上に、所定のマスクパターンを有するレジスト膜５４を形成する。レジスト膜５４には、周辺回路領域５０１およびメモリセル領域５０２のシリコン酸化膜２８および５５を露出させる開口部が設けられている。
【００７２】
図２０を参照して、レジスト膜５４をマスクとしてシリコン酸化膜２８および５５に異方性エッチングを行なう。このとき、シリコン酸化膜２８の方がシリコン酸化膜５５よりもエッチングされやすいエッチャントを用いてエッチングを行なう。結果、周辺回路領域５０１には、スペーサ６およびサブスペーサ７ａが設けられたゲート電極３が、メモリセル領域５０２では、スペーサ６、およびサブスペーサ７ａよりも大きいサブスペーサ７ｂが設けられたゲート電極３が、高精度抵抗領域５０３では、シリコン基板１の主表面１ａを覆うシリコン酸化膜３２がそれぞれ形成される。
【００７３】
その後、実施の形態１における図１１から図１３に示すシリサイド化のための工程を行ない、周辺回路領域５０１およびメモリセル領域５０２において、ゲート電極３の頂面にシリサイド領域１３を形成する。同様の工程により、周辺回路領域５０１では、サブスペーサ７ａの両側に位置するシリコン基板１の主表面１ａに、メモリセル領域５０２では、サブスペーサ７ｂの両側に位置するシリコン基板１の主表面１ａにそれぞれシリサイド領域１１を形成する。
【００７４】
このように構成された半導体装置の製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。
【００７５】
（実施の形態４）
図２１から図２６は、この発明の実施の形態４における半導体装置の製造方法の工程を示す断面図である。実施の形態４における半導体装置の製造方法では、実施の形態１における半導体装置の製造方法の図２から図１０に示す工程の後に、図２１から図２６に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００７６】
図２１を参照して、実施の形態１における図２から図１０に示す工程を行なうことにより、周辺回路領域５０１には、スペーサ６を備えるゲート電極３が、メモリセル領域５０２には、スペーサ６およびサブスペーサ７を備えるゲート電極３が形成されている。
【００７７】
図２２を参照して、周辺回路領域５０１では、シリコン基板１の主表面１ａ、ゲート電極３およびスペーサ６を覆い、メモリセル領域５０２ではこれらに加えてサブスペーサ７を覆うシリコン酸化膜６１を形成する。
【００７８】
図２３を参照して、シリコン酸化膜６１に異方性エッチングを行なう。周辺回路領域５０１において、スペーサ６に接触するようにシリコン酸化膜が残存しサブスペーサ６２が形成される。メモリセル領域５０２において、サブスペーサ７に接触するようにシリコン酸化膜が残存しサブスペーサ６３が形成される。
【００７９】
図２４を参照して、シリコン基板１上に、所定のマスクパターンを有するレジスト膜６５を形成する。レジスト膜６５には、周辺回路領域５０１を露出させる開口部が設けられている。
【００８０】
図２５を参照して、レジスト膜６５をマスクとして、シリコン酸化膜であるサブスペーサ６２に等方性エッチングを行ない、周辺回路領域５０１に形成されたサブスペーサ６２を完全に除去する。その後、レジスト膜６５を除去する。この結果、周辺回路領域５０１では、スペーサ６のみが設けられたゲート電極３が、メモリセル領域５０２では、スペーサ６、サブスペーサ７およびサブスペーサ６３が設けられたゲート電極３が形成される。
【００８１】
図２６を参照して、実施の形態１における図１１から図１３に示すシリサイド化のための工程を行ない、ゲート電極３の頂面にシリサイド領域１３を形成する。同様の工程により、周辺回路領域５０１では、スペーサ６の両側に位置するシリコン基板１の主表面１ａに、メモリセル領域５０２では、サブスペーサ６３の両側に位置するシリコン基板１の主表面１ａにそれぞれシリサイド領域１１を形成する。
【００８２】
このように構成された半導体装置の製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。
【００８３】
（実施の形態５）
図２７から図３１は、この発明の実施の形態５における半導体装置の製造方法の工程を示す断面図である。実施の形態５における半導体装置の製造方法では、実施の形態１における半導体装置の製造方法の図２から図５に示す工程の後に、図２７から図３１に示す工程が続く。以下において、重複する製造工程の説明および高精度抵抗領域５０３の説明を省略する。なお、図２７から図３１は、シリコン基板１の周辺回路領域５０１およびメモリセル領域５０２を示す断面図である。
【００８４】
図２７を参照して、シリコン基板１の主表面１ａ、ゲート電極３およびスペーサ６を覆うようにシリコン酸化膜７１を形成する。このとき、実施の形態１の図６に示すシリコン酸化膜２８と比較して、膜厚を大きくしてシリコン酸化膜７１を形成する。
【００８５】
図２８を参照して、シリコン酸化膜７１の上に、所定のマスクパターンを有するレジスト膜７２を形成する。レジスト膜７２には、周辺回路領域５０１のシリコン酸化膜７１を露出させる開口部が設けられている。
【００８６】
図２９を参照して、レジスト膜７２をマスクとしてシリコン酸化膜７１にエッチングを行なう。この際、周辺回路領域５０１において、なおゲート電極３を覆う程度にシリコン酸化膜７１を残存させる。その後、レジスト膜７２を除去する。
【００８７】
図３０を参照して、シリコン酸化膜７１に異方性エッチングを行なう。結果、周辺回路領域５０１では、スペーサ６およびサブスペーサ７４が設けられたゲート電極３が、メモリセル領域５０２では、スペーサ６、およびサブスペーサ７４よりも大きいサブスペーサ７５が設けられたゲート電極３が形成される。
【００８８】
図３１を参照して、実施の形態１における図１１から図１３に示すシリサイド化のための工程を行ない、ゲート電極３の頂面にシリサイド領域１３を形成する。同様の工程により、周辺回路領域５０１では、サブスペーサ７４の両側に位置するシリコン基板１の主表面１ａに、メモリセル領域５０２では、サブスペーサ７５の両側に位置するシリコン基板１の主表面１ａにそれぞれシリサイド領域１１を形成する。
【００８９】
このように構成された半導体装置の製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。
【００９０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９１】
【発明の効果】
以上説明したように、この発明に従えば、半導体基板に注入する不純物の濃度を調整することなく電気特性が制御された半導体装置、およびその半導体装置の製造方法であって製造工程が複雑化することがない半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】図１に示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】図１に示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】図１に示す半導体装置の製造方法の第４工程を示す断面図である。
【図６】図１に示す半導体装置の製造方法の第５工程を示す断面図である。
【図７】図１に示す半導体装置の製造方法の第６工程を示す断面図である。
【図８】図１に示す半導体装置の製造方法の第７工程を示す断面図である。
【図９】図１に示す半導体装置の製造方法の第８工程を示す断面図である。
【図１０】図１に示す半導体装置の製造方法の第９工程を示す断面図である。
【図１１】図１に示す半導体装置の製造方法の第１０工程を示す断面図である。
【図１２】図１に示す半導体装置の製造方法の第１１工程を示す断面図である。
【図１３】図１に示す半導体装置の製造方法の第１２工程を示す断面図である。
【図１４】この発明の実施の形態２における半導体装置の製造方法の第１工程を示す断面図である。
【図１５】同実施の形態における半導体装置の製造方法の第２工程を示す断面図である。
【図１６】同実施の形態における半導体装置の製造方法の第３工程を示す断面図である。
【図１７】同実施の形態における半導体装置の製造方法の第４工程を示す断面図である。
【図１８】この発明の実施の形態３における半導体装置の製造方法の第１工程を示す断面図である。
【図１９】同実施の形態における半導体装置の製造方法の第２工程を示す断面図である。
【図２０】同実施の形態における半導体装置の製造方法の第３工程を示す断面図である。
【図２１】この発明の実施の形態４における半導体装置の製造方法の第１工程を示す断面図である。
【図２２】同実施の形態における半導体装置の製造方法の第２工程を示す断面図である。
【図２３】同実施の形態における半導体装置の製造方法の第３工程を示す断面図である。
【図２４】同実施の形態における半導体装置の製造方法の第４工程を示す断面図である。
【図２５】同実施の形態における半導体装置の製造方法の第５工程を示す断面図である。
【図２６】同実施の形態における半導体装置の製造方法の第６工程を示す断面図である。
【図２７】この発明の実施の形態５における半導体装置の製造方法の第１工程を示す断面図である。
【図２８】同実施の形態における半導体装置の製造方法の第２工程を示す断面図である。
【図２９】同実施の形態における半導体装置の製造方法の第３工程を示す断面図である。
【図３０】同実施の形態における半導体装置の製造方法の第４工程を示す断面図である。
【図３１】同実施の形態における半導体装置の製造方法の第５工程を示す断面図である。
【図３２】サリサイド技術を用いた半導体装置の製造方法の第１工程を示す断面図である。
【図３３】サリサイド技術を用いた半導体装置の製造方法の第２工程を示す断面図である。
【図３４】サリサイド技術を用いた半導体装置の製造方法の第３工程を示す断面図である。
【図３５】サリサイド技術を用いた半導体装置の製造方法の第４工程を示す断面図である。
【図３６】サリサイド技術を用いた半導体装置の製造方法の第５工程を示す断面図である。
【図３７】サリサイド技術を用いた半導体装置の製造方法の第６工程を示す断面図である。
【図３８】サリサイド技術を用いた半導体装置の製造方法の第７工程を示す断面図である。
【図３９】サリサイド技術を用いた半導体装置の製造方法の第８工程を示す断面図である。
【図４０】サリサイド技術を用いた半導体装置の製造方法の第９工程を示す断面図である。
【符号の説明】
１　シリコン基板、１ａ　主表面、２　ゲート絶縁膜、３　ゲート電極、５，５ａ，５ｂ　不純物領域、６　スペーサ、７　サブスペーサ、１１　シリサイド領域、２８　シリコン酸化膜、３０，３５，４１，４２　レジスト膜、３６　金属膜、４５　シリコン窒化膜、５０１　周辺回路領域、５０２　メモリセル領域、５０３　高精度抵抗領域。
【図１】
2004072039.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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