(57)【要約】【課題】  システムを正常に動作させるための設定や条件の解析を非常に困難にすることが可能な機密保護回路と半導体集積回路装置並びに情報処理システムの提供。【解決手段】  機密保護回路は、パルス入力端子５６と、チャージポンプ回路５１と、基準電圧発生回路５４と、比較回路５３と、ラッチ回路５５と、鍵情報出力端子５７とを備える。比較回路５３が基準電圧発生回路５４から出力される基準電圧とチャージポンプ回路５１から出力される電圧とを比較し、かつ、一致した時に禁止状態を解除するための一致検出信号を出力する。ラッチ回路５５が比較回路５３から出力された比較結果から得られるディジタル値を保持すると共に、出力する。鍵情報出力端子５７がそのディジタル値を次段に伝える。【選択図】        図１０
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【特許請求の範囲】
【請求項１】
第１の定電流源から得られる電流の電流値によって定まる発振周波数のパルスを発生するリングオシレータ型発振回路と、第２の定電流源から得られる電流の電流値によって定まる時間のみパルスを通過させるパルス通過回路と、前記パルス通過回路を通過したパルスの数を計測するカウンタ回路と、予め定められた所定の値を保持するデータ保持部と、前記カウンタ回路で計測したパルス数の値と前記データ保持部に保持した所定の値とを比較し、かつ、一致した時に禁止状態を解除するための一致検出信号を出力する比較回路とを備えたことを特徴とする機密保護回路。
【請求項２】
定電流源から得られる電流の電流値によって定まる発振周波数のパルスを発生するリングオシレータ型発振回路と、前記定電流源から得られる電流の電流値によって定まる時間のみパルスを通過させるパルス通過回路と、前記パルス通過回路を通過したパルスの数を計測するカウンタ回路と、予め定められた所定の値を保持するデータ保持部と、前記カウンタ回路で計測したパルス数の値と前記データ保持部に保持した所定の値とを比較し、かつ、一致した時に禁止状態を解除するための一致検出信号を出力する比較回路とを備えたことを特徴とする機密保護回路。
【請求項３】
ある特定のパルスを入力するためのパルス入力端子と、前記パルス入力端子から入力されるパルス幅によって定まる電圧を出力するチャージポンプ回路と、暗号鍵の一部となる基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路から出力される基準電圧と前記チャージポンプ回路から出力される電圧とを比較し、かつ、一致した時に禁止状態を解除するための一致検出信号を出力する比較回路と、前記比較回路から出力された比較結果から得られるディジタル値を保持すると共に、出力するラッチ回路と、そのディジタル値を次段に伝えるための鍵情報出力端子とを備えたことを特徴とする機密保護回路。
【請求項４】
ある特定のパルスを入力するためのパルス入力端子と、前記パルス入力端子から入力されるパルス幅によって定まる電圧を出力するチャージポンプ回路と、暗号鍵の一部となる基準電圧を入力する基準電圧入力端子と、前記基準電圧入力端子から入力される基準電圧と前記チャージポンプ回路から出力される電圧とを比較し、かつ、一致した時に禁止状態を解除するための一致検出信号を出力する比較回路と、前記比較回路から出力された比較結果から得られるディジタル値を保持すると共に、出力するラッチ回路と、そのディジタル値を次段に伝えるための鍵情報出力端子とを備えたことを特徴とする機密保護回路。
【請求項５】
予め定められた仕様に従った動作を意図的に禁止する正常動作禁止手段を備える半導体集積回路装置において、
請求項１乃至４のいずれかに記載の機密保護回路を内蔵し、かつ、上記一致検出信号が非活性状態の時、前記正常動作禁止手段を活性化することを特徴とする半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置を用いたことを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機密保護回路と半導体集積回路装置並びに情報処理システムに関し、特に、特定使用者のみが利用を許される機密性の高い情報を保持するＩＣカードに採用される半導体集積回路装置や、プログラム内蔵のマイクロコンピュータ、又は特定用途向けＩＣ（ＡＳＩＣ；Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）のような半導体集積回路装置において、各々が格納あるいはそれ自身が有する個人情報、プログラムデータ、回路情報等の機密保護技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
従来の機密保護技術は、一般的に、鍵となる鍵データの照合によって行われていることが多く、外部からのデータと鍵データとなる内部のデータとの比較を行い、その内容の一致／不一致により、判断するものが主流である。
【０００３】
例えば、特許文献１に示されるように、外部のデータ入力と、内部にリード・オンリー・メモリ（ＲＯＭ）を備え、値を逐次比較し、全データの一致が確認された時に、一定の禁止状態（以下、本来の仕様通りの動作を意図的に禁止する状態を「禁止状態」と称する。）を解除する信号を出力するというものが一般的である。
【０００４】
また、近年では、特許文献２に示されるとおり、ＩＣカード製造後、１回に限り書き込みを許容された内部不揮発性メモリに暗号鍵を書き込み、当該暗号鍵が外部質問器から与えられ一致した場合のみ特定データを読み出すことが可能となる方法が開示されている。
【特許文献１】特開平４−１６８７００号公報
【特許文献２】特開平１０−２１４２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の従来技術では、２つの論理値（ディジタル値）が一致した場合に禁止状態を解除するため、考え得る論理値を与え続けることにより、いずれ期待値となる鍵データと一致するデータを解読することができる。
【０００６】
通常、容易に鍵データが解析されないように、より高度な機密保護機能を実装するが、それを実現するために鍵データ格納のための大容量のメモリ、乱数発生回路、及びデータ入力端子を複数必要とするため、回路規模が大きくなる。
【０００７】
このように、論理値と鍵データの一致検出では、鍵データの情報量、例えば、データのビット数を増やすことにより、確かに解読は難しくなるが、データ量と共に回路規模も増大する。
【０００８】
さらに、メモリへのデータ書き込み及び、読み出しを実施する場合に、中央処理装置（ＣＰＵ；Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）が必要となり、システム設計者は、不正なデータの書き込みや読み出しから保護するために中央処理装置を制御する特別な知識が必要となる。
【０００９】
また、論理データを利用した暗号鍵では、“０”及び“１”の組み合わせによって決定されるものであり、その論理コードのみを特定することができれば解読できるものである。
【００１０】
そこで、本発明は、上記従来技術の問題点に鑑みなされたものであって、回路規模の増大を抑制しながら、システム設計者が定めた使用方法以外の方法でその機器を動作させようとする行為からシステムが保持あるいは自身が備える機密情報を保護する手段を提供すると共に、システムの正規の使用者にとっては、その保護回路設計のために、複雑な設定方法の理解を必要とせず、さらにその仕様を理解しない第３者にとっては、システムを正常に動作させるための設定や条件の解析を非常に困難にすることが可能な機密保護回路と半導体集積回路装置並びに情報処理システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路装置は、上記課題を解決するために、システムの設計仕様で定まる所定の電流値に設定した定電流源（例えば、抵抗素子など）から得られる電流を元に、その電流値によって発振する周波数が定まるパルスを発生するリングオシレータ型発振回路と、同様にシステムの設計仕様で定まる所定の電流値に設定した定電流源から得られる電流を元に、その電流値によってパルスを通過させる時間（入力されるパルス信号の通過を許可する期間）を制御可能なパルス通過回路と、通過したパルスの数を計測するカウンタ回路と、禁止状態を解除するための特定の値を保持するデータ格納部と、上述のカウンタ回路で計測された結果とデータ格納部に設定された禁止状態を解除するための特定の値とを比較し、かつ、一致した時に禁止状態を解除するための一致検出信号を出力する比較回路を備え、カウンタ回路で計測された結果とデータ格納部に設定された禁止状態を解除するための所定の値とが一致した時に禁止状態を解除のための一致検出信号を出力することを特徴としている。
【００１２】
このように生成された信号は、例えば、半導体集積回路装置の外部とデータの送受信を行う入出力回路にデータの出入りを制御するゲート手段を設け、そのゲート手段を開閉する制御信号などに利用される。
【００１３】
すなわち、禁止状態の解除信号が出力される条件が満たされない限り、本発明による半導体集積回路装置からデータを読み出しあるいは書き込みを行うことを禁止することが可能となり、半導体集積回路装置内部に格納される機密情報が漏洩したり、改竄されることを防止することができる。
【００１４】
上記手段によれば、まず、発振回路は、そのために用意された定電流源に流れる電流値によって定まる所定の発振周波数のパルスを発生する。
【００１５】
一方、パルス通過回路は、そのために用意されたパルス通過回路用の定電流源に流れる電流値によって定まる時間に通過する幅のパルスを生成し、発振回路から入力されるパルスをパルス通過回路で発生する所定の幅のパルス期間だけ通過するよう処理することにより、ある所定の数のパルスを通過させる。
【００１６】
この特定の数のパルスを次段のカウンタ回路でカウントし、このカウント値とデータ保持部に格納される期待値となる鍵データとを比較し、一致した場合のみ、禁止状態の解除信号を出力することが可能となる。
【００１７】
このように、２つの定電流源に流れる電流値及び、入力するパルス幅という、連続的な要素（アナログ要素）で決定される値を内部で発生し、この値と鍵データとを比較するため、外部で容易に生成可能な論理コードを試行錯誤的に入力することで鍵データと比較し、一致する解を得る組み合わせを見つけ出す従来の解読方法に比べて解読するための条件設定が非常に複雑困難になっている。
【００１８】
本発明の半導体集積回路装置は、上記課題を解決するために、ある特定のパルスを入力するためのパルス入力端子と、そこから入力されるパルス幅によって定まる電圧を出力するチャージポンプ回路と、暗号鍵となる基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路から出力される基準電圧と前記チャージポンプ回路から出力される電圧とを比較し、かつ、一致した時に禁止状態を解除するための一致検出信号を出力する比較回路と、前記比較回路から出力された比較結果から得られるディジタル値を保持すると共に、出力するラッチ回路と、そのディジタル値を次段に伝えるための鍵情報出力端子とを備え、入力されたパルス幅に応じた電圧と、暗号鍵となる基準電圧とを比較し、一致した時に禁止状態を解除のための一致検出信号を出力することを特徴としている。
【００１９】
このように生成された信号は、例えば、半導体集積回路装置の外部とデータの送受信を行う入出力回路にデータの出入りを制御するゲート手段を設け、そのゲート手段を開閉する制御信号や、半導体集積回路装置の外部から供給されるか、または、半導体集積回路装置の内部で生成されるクロック信号を内部回路に伝達する前段にそのクロック信号の通過を制御するゲート手段を設け、そのゲート手段を開閉する制御信号などに利用される。
【００２０】
すなわち、禁止状態の解除信号が出力される条件が満たされない限り、本発明による半導体集積回路装置からデータを読み出しや書き込みを行うこと禁止したり、クロック信号の供給路を断つことが可能となり、半導体集積回路装置内部に格納される機密情報の漏洩、改竄を防止したり、システム設計者が定めた使用方法以外の方法でその機器を動作させようとする行為を防止することができる。
【００２１】
上記手段によれば、まずチャージポンプ回路は、入力されるパルスの“１”又は“０”の時間の幅により決定されるある特定の電圧値を出力する。
【００２２】
これは、チャージポンプ回路の電流源の回路定数により決定されるものであり、これがまず第１の暗号鍵となる。
【００２３】
この電圧値と、基準電圧発生回路もしくは、基準電圧供給端子より供給される第２の暗号鍵となる基準電圧とを比較し、一致した場合のみ、禁止状態の解除信号を出力することが可能となる。
【００２４】
このように入力パルスの幅という、連続的な要素（アナログ要素）で決定される電圧値を内部で発生し、この値と、第２の暗号鍵となるアナログ要素の基準電圧値とを比較するため、外部で生成可能な論理コードを試行錯誤的に入力することで暗号鍵データと比較し、一致する解を得る組み合わせを見つけ出す従来の解読方法に比べて解読するための条件設定が非常に困難になっている。
【発明の効果】
【００２５】
以上に述べたように、本発明によれば、回路規模の増大を抑制しながら、システム設計者が定めた使用方法以外の方法でその機器を動作させようとする行為からシステムが保持あるいは自身が備える機密情報を保護する手段を提供するとともに、システムの正規の使用者にとっては、その保護回路設計のために、複雑な設定方法の理解を必要とせず、さらにその仕様を理解しない第３者にとっては、システムを正常に動作させるための設定や条件の解析を非常に困難にすることが可能な機密保護回路と半導体集積回路装置並びに情報処理システムを得ることができる。
【発明を実施するための最良の形態】
【００２６】
本発明を実施するための最良の形態を説明する。
【実施例１】
【００２７】
本発明の機密保護回路と半導体集積回路装置の実施の形態１について、図１乃至図９に基づいて説明する。
【００２８】
実施の形態１の機密保護回路を説明する。
【００２９】
本実施の形態１の機密保護回路のブロック図を図１に示す。
【００３０】
機密保護回路１は、発振器２、パルス通過回路３、カウンタ回路４、データ保持部５、及び比較回路６から構成される。
【００３１】
発振器２は、定電流源と接続される発振器用電流源端子９を有しており、定電流源から得られる電流の電流値によって決定された周波数のパルス信号２０を出力する。
【００３２】
パルス通過回路３は、定電流源と接続されるパルス通過回路用電流源端子１０を有しており、入力パルス７及び発振器２からのパルス信号２０を受入れ、そして、定電流源から得られる電流の電流値を用いて、パルスをある所定の幅に加工した通過パルスを生成するための条件を決定し、決定された時間のみパルス信号２０を通過させて通過クロック１７を出力する。
【００３３】
なお、入力パルス７は通過パルスを生成する基準となる信号であり、通過パルスのパルス幅はパルス通過回路用電流源端子１０から供給される電流値によって制御されるために、予め定められる所定の周波数を有しておれば良く、その生成手段（図示せず）は特定の発振手段に限定されるものではない。
【００３４】
入力パルス７から通過パルスを生成する手段は後に詳述する。
【００３５】
発振器２及びパルス通過回路３の定電流源を接続した例を、図２に示す。
【００３６】
ここで、発振器２には、発振器用電流源端子９を通じて電流源Ｒ１をグランドとの間に接続している。
【００３７】
また、パルス通過回路３に対しては、パルス通過回路用電流源端子１０を通じ、電流源Ｒ２をグランドとの間に接続する。
【００３８】
この定電流源については、他の例として、図３に示すとおり、抵抗素子を使用する事が可能である。
【００３９】
また、端子数に制限がある場合など、発振器用電流源端子９とパルス通過回路用電流源端子１０を共通にし、１つの電流源としても良い。
【００４０】
電流源を独立に２つ設けた場合は、電流源としての抵抗素子の組み合わせが多くなり、発振器２の出力であるパルス信号２０の周波数及び入力パルス７を基本に生成される通過パルスのパルス幅を独立して設定可能となるため、システム設計時に、これらパルスから生成される通過クロック１７の仕様に幅を持たせられる。
【００４１】
それに対し、電流源を１つとした場合、部品点数を減らすことが可能であり、低コストの一対策として有効である。
【００４２】
カウンタ回路４は、パルス通過回路３から得られた通過クロック１７を受入れ、受取ったパルスの個数をカウントし、カウンタ出力１８として出力する。
【００４３】
このカウンタ回路４は、パルス通過回路３からの通過クロック１７の最初のパルスの立ち上がりエッヂを利用してカウンタを初期化し、以後のパルスエッヂにてパルス個数をカウントすれば良い。
【００４４】
初期化用の信号の一例を具体的に説明すると、通過パルスが活性状態で、かつ最初のパルス信号２０が立ち上がった時にカウンタ出力１８の立ち上がりを検出してパルスを出力する回路を設け、その出力をカウンタ回路４へのリセット信号とすることができる。
【００４５】
しかし、このリセット方法に限定されるものではない。
【００４６】
データ保持部５は、入力されてきたカウンタ出力１８との一致をみる比較の対象となる鍵データを保持し、その鍵データ出力１９を出力する。
【００４７】
比較回路６は、入力されてきたカウンタ出力１８及びデータ保持部５が保持する鍵データ出力１９を受取り、両出力１８、１９が一致するか比較し、比較結果となる判定信号８を出力する。
【００４８】
まず、発振器２は、公知の技術であるいわゆるリングオシレータ型発振回路を採用しており、その構造の一例を図７に示す。
【００４９】
ここで、発振器２の動作を図７で説明すると、電源電圧ＶＤＤがＰチャネル型トランジスタＰ１３（以下、「Ｐ」で表記される素子はＰチャネル型トランジスタとする。）とＯＵＴＳＩＤＥ＿Ｒ端子を介して外部に接続した抵抗素子Ｒ１に接続され、この経路に電流が流れることにより、ＯＵＴＳＩＤＥ＿Ｒ端子の電位が確定する。
【００５０】
これにより、Ｐ１１のゲート電位が確定するので、Ｎチャネル型トランジスタＮ１１（以下、「Ｎ」で表記される素子はＮチャネル型トランジスタとする。）のドレイン電圧であるバイアス電圧ＶＢＮが確定する。
【００５１】
次に、確定したバイアス電圧ＶＢＮにより、Ｎ１２のゲート電位が確定し、結果Ｐ１２のドレイン電圧であるバイアス電圧ＶＢＰが確定する。
【００５２】
これにより、ＳＴＡＲＴから始まる３段インバータとＮＭＯＳのソースとドレインを接続して構成した、ＮＭＯＳ容量素子ＮＣ１〜ＮＣ３により、既知のリングオシレータ回路のとおり、発振を得ることが可能となる。
【００５３】
このように、ＯＵＴＳＩＤＥ＿Ｒ端子に流れる電流に依存してバイアス電圧ＶＢＮ及びＶＢＰが決まる。
【００５４】
さらに、バイアス電圧ＶＢＮ及びＶＢＰに依存して、Ｐ１とＮ１〜Ｐ３とＮ３で構成されるインバータ回路の電源側に接続されるＰ７〜Ｐ９及びインバータ回路のグランド側に接続されるＮ７〜Ｎ９の抵抗値が決まる。
【００５５】
さらに、各インバータ回路の信号遅延時間はＰ７〜Ｐ９及びＮ７〜Ｎ９の抵抗値とＮＭＯＳ容量素子ＮＣ１〜ＮＣ３の容量値に依存する。
【００５６】
すなわち、図７のリングオシレータ型発振回路は各インバータの信号遅延時間に依存するため、ＯＵＴＳＩＤＥ＿Ｒに流れる電流値によって定まる。
【００５７】
なお、Ｐ４とＮ４〜Ｐ６とＮ６からなるインバータ回路は発振出力信号をＣＫＯＵＴ端子から外部へ駆動するためのバッファとして設けられている。
【００５８】
発振器２は、発振器用電流源端子９から得る電流値によって、決定される周波数のパルス信号を定電流源から電流が得られている限り継続的に出力する。
【００５９】
次に、パルス通過回路３の構造であるが、発振器２と同様、公知の技術であるいわゆるリングオシレータ型発振回路の構成を応用した遅延回路で実現可能であり、その構造の一例を図６に示す。
【００６０】
実際には、発振器２とは異なり、３段目のインバータ回路の出力から１段目のインバータ回路の入力への信号のフィードバックは無いため発振する事は無く、ＯＵＴＳＩＤＥ＿Ｒを流れる電流値によって決まる遅延時間分、端子ＰＬＳＩＮから入力された信号が遅延して端子ＰＬＳＯＵＴへ出力される。
【００６１】
ここでは、端子ＰＬＳＩＮに入力パルス７が接続されるため、入力パルス７を遅延させる目的に本回路構成をとっている。
【００６２】
これ以外の回路構成は、先に説明した発振器２と同じであり、説明を省く。
【００６３】
本発明におけるパルス通過回路３の一例を図４に示す。
【００６４】
パルス通過回路３は、図６に示したリングオシレータ型発振回路を応用した遅延回路１１と、ＮＯＲ素子１２及び１３と、インバータ素子１４から構成される。
【００６５】
ＮＯＲ素子１２及び１３は、一般的な２入力のＮＯＲゲートであり、何れかの入力が論理“Ｈ”であれば、出力は、論理“Ｌ”になる。
【００６６】
インバータ素子１４は、一般的なインバータであり、入力の論理を反転する動作を示す。
【００６７】
ここで、まず、入力パルス７を受けた遅延回路１１が定電流値によって定まる遅延時間で、ＮＯＲ素子１２に伝播する。
【００６８】
ＮＯＲ素子１２は、入力パルス７と遅延回路１１から伝播された入力パルス７の遅延信号とを入力し、その結果をインバータ素子１４に伝播する。
【００６９】
次に、入力パルス７から生成された遅延出力１６と、発振器２から伝播されたパルス信号２０をＮＯＲ素子１３で処理し、通過クロック１７を生成する。
【００７０】
この動作を示すタイミングチャートを図５に示す。
【００７１】
ここで、ＮＯＲ素子１２に着目すると、ＮＯＲ素子１２の一方の入力には入力パルス７が入力され、他方の入力には入力パルス信号が遅延回路１１によって時間τだけ遅延した信号が入力される。
【００７２】
従って、ＮＯＲ素子１２の出力は両入力信号が共に論理“Ｌ”の期間のみ論理“Ｈ”が出力される。
【００７３】
遅延出力１６は、ＮＯＲ素子１２の出力をインバータ素子１４で反転した信号であるので、入力パルス７の立ち下がりから時間τだけ遅延して立ち下がる図５に示すようなパルスが得られる。
【００７４】
次に、ＮＯＲ素子１３に着目すると、一方の入力にはパルス信号２０が入力され、他方の入力には遅延出力１６が入力される。
【００７５】
従って、ＮＯＲ素子１３の出力からは遅延出力１６が論理“Ｌ”の期間のみパルス信号２０の反転信号が出力され、これが通過クロック１７となる。
【００７６】
なお、この例では、図４に示す論理回路を利用したため、得られる通過クロックは、論理が反転される。
【００７７】
しかしながら、これは回路構成に依存するものであり、通過クロックの論理は、クロック１５に対し、論理が如何なるものであっても、本発明の動作に影響はない。
【００７８】
これによれば、結果、通過クロック１７は、パルス信号２０とは論理が反転されたパルス信号となっており、かつ、入力パルス７から生成された遅延出力１６が論理“Ｌ”の期間分のパルス数が通過できる事となる。
【００７９】
次に、上述のパルス通過回路３を通過した通過クロック１７をカウンタ回路４が受け、パルスの数を計測する。
【００８０】
例えば、８ビットの幅とし、通過クロック１７が１７９個パルスを通過させたとすれば、カウンタ出力１８の値は、２進数表記で“１０１１００１１”となる。
【００８１】
最後に、データ保持部５からの鍵データ出力１９と、カウンタ出力１８との結果比較は、比較回路６によって行われる。
【００８２】
ここで、一実施例として、図８に比較回路６の一例を示す。
【００８３】
上述の８ビット構成で説明すると、データ保持部５からの鍵データ出力１９と、カウンタ出力１８とを各ビット毎に比較するためのものであり、各ビット（Ｄ０〜Ｄ７）１対１に対応する８個のビット比較回路２１を備えている。
【００８４】
各ビット比較回路２１は、ＡＮＤゲートＧ１、ＮＯＲゲートＧ２及び、これらのゲートＧ１，Ｇ２の出力に接続されたＯＲゲートＧ３から構成される。
【００８５】
例えば、カウンタ出力１８及び、鍵データ出力１９の第１位のビットＤ０がお互いに等しい場合には、図８の最上部のビット比較回路２１のＯＲゲートＧ３から“１”が出力され、異なる場合には“０”が出力される。
【００８６】
各ビットの比較回路の出力は、ＮＡＮＤゲートＧ４の入力に接続されており、このＮＡＮＤゲートＧ４の出力が８ビット、すなわちＤ０〜Ｄ７についての比較結果を示す判定信号８となる。
【００８７】
Ｄ０〜Ｄ７の全てについてカウンタ出力１８と、鍵データ出力１９とが一致している場合はＮＡＮＤゲートＧ４の入力は全て“１”であり、したがって、判定信号８は、“０”となる。
【００８８】
この判定信号８は、所定のレベルを保持する信号であり、システムレベルでは、この論理レベル“０”を利用して、上述したデータ送受信を制御する門の開閉に利用することができる。
【００８９】
なお、判定信号８の利用はこれに限らず、他にも外部からの読み出し要求に対して読み出すべきデータをスクランブルし、無効なデータに変換する回路を設け、その活性化信号として用いたり、回路上正常な動作を阻止するダミー回路を設け、その活性化信号として用いる等、機密保護したい情報が不正に得られないような手段に対する活性化制御信号として広範な応用に用いることができる。
【００９０】
データ保持部５であるが、これは、鍵データを保持する目的であり、既知の技術として一般的な、リード・オンリー・メモリ（ＲＯＭ）や、書き込み可能なフラッシュメモリや、レジスタ、ランダム・アクセス・メモリ（ＲＡＭ）などが利用可能である。
【００９１】
ここでは、書き込みのための外部信号端子削減のためＲＯＭを利用した構成を想定しており、鍵データ出力１９は、動作中、常時に比較回路６にデータを出力する。
【００９２】
ここで、鍵データ出力１９のビット幅は、上述のカウンタ回路４と揃えておく。
【００９３】
次に、本発明による機密保護回路を搭載した半導体集積回路とその応用例を説明する。
【００９４】
半導体集積回路装置単体としては、システム機器の基板から半導体集積回路装置を剥離してその内部に格納される個人情報等の機密データを不正に読み出す行為を考える。
【００９５】
システム機器の基板に搭載されている状態では、基板側に図３に示すＲ１及びＲ２に相当する抵抗器が接続されるため、システム機器は正常に動作する。
【００９６】
しかしながら、半導体集積回路装置を剥離すると、抵抗Ｒ１及びＲ２は切断され、半導体集積回路装置側の接続端子は開放状態の高抵抗に変化し、これにより発振器２の発振周波数及びパルス通過回路３の通過パルス幅が共に変化するため通過クロック１７及びカウンタ出力１８も所定のパルス数を出力しないため、データ保持部５に格納された鍵データとは一致することはない。
【００９７】
これにより、判定信号８は仕様外の条件で動作していることを示し、例えば、判定信号８により、半導体集積回路装置の入出力回路を動作しないようにすれば、不正な手段により機密情報が漏洩することを防止できる。
【００９８】
さらに、本発明による半導体集積回路装置を用いた典型的な応用例として下記を対象とする情報処理システムが挙げられる。
【００９９】
ＩＣカードの個人確認
ドアロック
ゲームソフトのコピー防止
ここでは、ゲームソフトのコピー防止への応用例について具体的に示す。
【０１００】
本発明を利用すれば、図９に示す如く、ゲームデータを処理するゲーム機本体とゲームデータをメモリに保存し、カセットやＩＣカードなどに組み込み、ゲーム機本体から分離されたゲーム機を実現するにあたり、機密保護の設定を理解した正当なシステム設計者により提供されたゲーム機本体と、カセットやＩＣカードとの組み合わせで無い限り、正常にゲームソフトが動作できないような構成を実現可能となる。
【０１０１】
ゲーム機本体３０は、図９に示すように、パルス生成回路３１と、制御部３２と、コントロール回路３３と、発振器用抵抗３４と、パルス通過回路用抵抗３５とを備えている。
【０１０２】
また、機密保護回路１を備えたゲーム端末４０は、門４２と、データ４３とを有している。
【０１０３】
図９の一実施例では、まず、ゲーム機本体３０とゲームソフトを内蔵したカセットもしくはＩＣカード（以下、「ゲーム端末」と称す。）とを、各端子Ｐ１〜Ｐ４、各端子Ｐ１´〜Ｐ４´の接続部にて接続することを示している。
【０１０４】
また、ゲーム端末４０に示す各機能ブロックは、１つの半導体集積回路装置に集積されているものとする。
【０１０５】
発振器２への電流源として、電流通過端子Ｐ１と電流通過端子Ｐ１´を通じて発振器用抵抗３４が接続される。
【０１０６】
また、同様に電流通過端子Ｐ２と電流通過端子Ｐ２´を通じ、パルス通過回路３へは、パルス通過回路用抵抗３５が接続される。
【０１０７】
これら、発振器用抵抗３４とパルス通過回路用抵抗３５は、あらかじめ判定信号４１が門４２を開くための信号を出力されるための条件を備えた周波数及び遅延を得られる抵抗値としておく。
【０１０８】
この状態で解除信号通過端子Ｐ３と解除信号通過端子Ｐ３´を通じて、ゲーム機本体３０の内部に設けたパルス生成回路３１から判定信号４１が門４２を開くための信号を出力するのに必要な所定のパルス幅をゲーム機本体３０の内部に存在する制御部３２（例えば、マイコンＣＰＵなど）から制御され、ゲーム端末４０へ伝播する。
【０１０９】
この３つの条件を満たすことで、判定信号４１が門４２を開くための所定の信号を出力し、ゲーム機本体３０に対して、ゲーム端末４０の中のデータ４３が伝播されてユーザは、正常にゲームをプレイできることとなる。
【０１１０】
従って、ゲーム機本体３０からゲーム端末４０を分離した状態、あるいはさらにゲーム端末４０から半導体集積回路装置を分離した状態で、半導体集積回路装置内部に格納されるゲームソフト（プログラム）を読み出し、コピーしようとしても正常なデータ４３を読み出すことができず、プログラムデータを保護することが可能となる。
【０１１１】
これによれば、ゲーム機本体３０を解体し、回路構成を目視したとしても、ゲーム機本体３０に抵抗素子として抵抗３４，３５が２つ存在するが、これが、鍵データを生成する構成要素となっていることを判定することは困難であり、かつ、制御部３２とパルス生成回路３１によって生成されるパルスの幅も同様に鍵データを生成する構成要素となっていることを認識することも困難であり、より、安全性の高い秘密保持システムが実現できる。
【０１１２】
本発明の利用の一実施例として、本体とソフト分離したゲーム機システムをあげたが、所定の判定信号４１を利用するシステムは、これに限られたものではない。
【０１１３】
本発明による機密保護回路は、以上のように、定電流源から得られる電流を元に、その電流値によって発振する周波数が可変するリングオシレータ型発振回路と、定電流源から得られる電流を元に、その電流値によって通過させるパルス幅が可変可能なパルス通過回路と、通過したパルスの数を計測するカウンタ回路と、禁止状態を解除するための特定の値を保持するデータ保持部と、上述のカウンタ回路で計測された結果とデータ保持部に設定された禁止状態を解除するための特定の値とを比較する比較回路とを備え、カウンタ回路で計測された結果とデータ保持部に設定された禁止状態を解除するための特定の値とが一致した時に禁止状態解除のための信号を出力することを特徴とする半導体集積回路において、２つの電流源により得られる電流値と、入力するパルスの幅との組み合わせにより、アナログ的な手段で機密保護用データを生成することから、鍵データを得る組み合わせを見つけにくい、小規模回路にて実現できた、機密保護回路を提供することが可能である。
【０１１４】
また、本発明による機密保護回路を半導体集積回路装置に用いることにより、システムから半導体集積回路装置を剥離する等の不正な方法で内部情報を得ようとしても正常なデータあるいは動作を防止することができるため、半導体集積回路装置が有する機密情報を確実に保護することが可能となる。
【０１１５】
さらに、本発明による半導体集積回路装置をゲーム機に代表される情報機器あるいはシステムに用いることにより、本発明の機密保護の機能を考慮した構成部品を用いない限り正常な動作を行うことができないため、不正な模倣品の作成を確実に防止することが可能となる。
【実施例２】
【０１１６】
本発明の機密保護回路と半導体集積回路装置の実施の形態２について、図１０乃至図１９に基づいて説明する。
【０１１７】
実施の形態２の機密保護回路を説明する。
【０１１８】
本実施の形態２の機密保護回路のブロック図を図１０に示す。
【０１１９】
機密保護回路５０は、チャージポンプ回路５１、ラッチ制御回路５２、比較回路５３、基準電圧発生回路５４、ラッチ回路５５、パルス入力端子５６、及び鍵情報出力端子５７から構成される。
【０１２０】
チャージポンプ回路５１は、パルス入力端子５６から入力される入力端子を有しており、外部からパルス信号１２０を受け取り、そのパルス幅に応じた出力電圧としてチャージポンプ出力５８を出力する。
【０１２１】
これは、一般的に知られているＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路などに用いられる手段であり、周波数を調整するパルス信号をアナログ信号に変換する手段（図示せず）は、特定の回路構成に限定されるものではない。
【０１２２】
その一般的な手段については後に詳述する。
【０１２３】
基準電圧発生回路５４は、暗号鍵となる基準電圧５９を生成する手段であり、一般的には抵抗素子やＭＯＳ素子などを用いて一定電圧を発生する。
【０１２４】
ここでは、一定時間以上、安定した電圧値を生成できる手段であり、特定の回路構成に限定するものではない。
【０１２５】
この基準電圧発生回路５４については、他の例として、図１１に示すとおり、電圧供給端子６９を設け、半導体集積回路装置の外部から電圧値を供給することが可能である。
【０１２６】
この場合、電圧値が外部から制御可能となり、基準電圧値を可変にする手段とすることで、より解読を困難にする一対策として有効である。
【０１２７】
それに対し、基準電圧発生回路５４を半導体集積回路装置の内部に設置することにより、システムとして、部品点数を減らすことが可能であり、低コストの一対策として有効である。
【０１２８】
比較回路５３は、チャージポンプ回路５１から得られたチャージポンプ出力５８と、基準電圧発生回路５４もしくは、外部から供給された暗号鍵となる基準電圧５９との間の電位差を比較し、その大小関係に応じたディジタル値を比較結果出力６０として出力する。
【０１２９】
これは、例えば、Ａ／Ｄコンバータもしくは電圧レベル検出などの手段として使われるコンパレータが適当な手段であり、その構成として増幅器を用いることが一般的である。
【０１３０】
ラッチ回路５５は、比較回路５３から得られた比較結果出力６０が、電位差ゼロ近傍にてディジタルの“１”または“０”ではない中間状態を取り、誤動作を引き起こす。
【０１３１】
このような中間状態を取らないようにラッチ回路５５を備える。
【０１３２】
また、一度判定された比較結果が何らかの原因により、変化した場合でも一度比較した結果を保持する手段としてもこのラッチ回路５５を備える。
【０１３３】
ラッチ制御回路５２は、前述のラッチ回路５５の値を保持するタイミング信号を生成する手段であり、パルス入力端子５６から入力されるパルス信号１２０を利用して生成する。
【０１３４】
単純な構成例を示せば、図１３に示すとおり、パルス信号１２０を反転した信号を生成する構成が考えられ、ラッチ回路５５は、そのラッチ制御信号６１の立ち上がりエッジ１３０を利用する。
【０１３５】
この一実施例では、ラッチ回路５５は、ラッチ制御信号６１の立ち上がりエッジ１３０を利用するものとしているが、しかし、この方法に限定されるものではない。
【０１３６】
本発明におけるチャージポンプ回路５１の動作原理の一例を図１２に示す。
【０１３７】
ここでは、一般的な電流出力型であるが、この他に電圧出力型という手段もある。
【０１３８】
ようするに、ここでは、パルス入力を電圧値（アナログ値）に変換できれば良く、その生成手段（図示せず）は特定の回路に限定されるものではない。
【０１３９】
図１２では、２つの電流源６２，６３と、パルス入力により、ＯＮ／ＯＦＦする２つのアナログスイッチ６４，６５と、そのアナログスイッチ６４，６５のＯＮ／ＯＦＦを制御するための２つのスイッチ制御パルス入力端子６６，６７と、１つの電流入出力端子６８とを備える。
【０１４０】
例えば、アナログスイッチ６４は、スイッチ制御パルス入力端子６６からのパルス入力が“１”の時、ＯＮ状態となり、パルス入力が“０”の時、ＯＦＦ状態となるものであり、アナログスイッチ６５は、その反転動作とする。
【０１４１】
ここで、スイッチ制御パルス入力端子６６に図１３に示すようなパルスが入力された場合、その“１”の期間、アナログスイッチ６４がＯＮ状態になり、ＯＮの期間中、電流源６２が有効となる。
【０１４２】
この時、スイッチ制御パルス入力端子６７は、アナログスイッチ６５をＯＦＦ状態になるよう制御する。
【０１４３】
また、スイッチ制御パルス入力端子６７に図１３に示すようなパルスが入力された場合、その“１”の期間、アナログスイッチ６５がＯＮ状態になり、ＯＮの期間中、電流源６３が有効となる。
【０１４４】
実際には、電流入出力端子６８には、キャパシタ（図示せず）が接続され、結果的にある特定の電圧値が得られる。
【０１４５】
なお、この例は、ＰＬＬ回路などに利用される手段であり、２つのパルス入力により、電圧値を上昇させたり、下降させたりする構造となっているが、本発明においては、上昇させるか、下降させるかの一方向の動作で実現可能であるため、１つのパルスを利用する構造で良い。
【０１４６】
本発明の一実施例の動作について、図１３のタイミングチャートで示す。
【０１４７】
まず、チャージポンプ回路５１にパルス信号１２０が入力される。
【０１４８】
チャージポンプ回路５１は、パルス信号１２０の論理“１”の期間中、チャージポンプ出力５８の電圧値を上昇する。
【０１４９】
パルス信号１２０が論理“１”から論理“０”になった時点で、比較回路５３は、チャージポンプ出力５８と基準電圧５９とを比較し、比較結果出力６０が確定する。
【０１５０】
チャージポンプ出力５８のＡ点の電圧値と、基準電圧５９のＢ点とが一致していれば、比較結果出力６０は、論理“１”を出力する。
【０１５１】
この動作と並行して、ラッチ制御回路５２は、パルス信号１２０を利用し、ラッチ制御信号６１を生成する。
【０１５２】
このラッチ制御信号６１の立ち上がりエッジ１３０を受け、Ｃ点の比較結果出力６０をラッチ回路５５が保持する。
【０１５３】
鍵情報出力端子信号１７０は、Ｄ点の論理“１”の時、鍵情報出力端子５７を通過する。
【０１５４】
次に、本発明による機密保護回路を搭載した、その応用例を説明する。
【０１５５】
図１４において、前述の機密保護回路５０と、データ通過端子７３と、データ通過門７０と、入出力されるデータを利用するデータ利用回路７１とを備えている。
【０１５６】
機密保護回路５０から出力される鍵情報出力端子信号１７０は、データ通過門７０に接続され、暗号鍵が解除されると、データバス７４から内部データバス７５の間をデータが通過できるようになる。
【０１５７】
ここで、データ通過門７０の一実施例として図１６に４ビット構成の手段を示す。
【０１５８】
ＧＡ０〜ＧＡ３は、双方向スイッチであり、鍵情報出力端子信号１７０が論理“１”の時、データ線ＤＸ０〜ＤＸ３とデータ線ＤＹ０〜ＤＹ３との間をデータが通過可能になる。
【０１５９】
また、データ利用回路７１とは、既知の技術として、リード・オンリー・メモリ（ＲＯＭ）や、ランダム・アクセス・メモリ（ＲＡＭ）、フラッシュメモリなどが利用可能であるが、特定の回路手段に限定されるものではない。
【０１６０】
図１５では、単一信号の例である、クロック供給の制御に利用した本発明の一実施例を示している。
【０１６１】
前述の機密保護回路５０と、外部クロック入力端子７８と、クロック通過門７６と、入力されるクロックを利用するクロック利用回路７７とを備えている。
【０１６２】
機密保護回路５０から出力される鍵情報出力端子信号１７０は、クロック通過門７６に接続され、暗号鍵が解除されると、外部クロック入力端子７８から通過クロック７９の間を信号が通過できるようになる。
【０１６３】
ここで、クロック通過門７６の一実施例として図１７に構成の手段を示す。
【０１６４】
ここでの、ＡＮＤ１は、一般的なＡＮＤ素子であり、鍵情報出力端子信号１７０が論理“１”の時、外部クロック入力端子７８から通過クロック７９へ通過可能となる。
【０１６５】
クロック利用回路７７は、マイクロプロセッサなどのクロック信号に同期して動作する回路であり、特定の回路手段に限定されるものではない。
【０１６６】
さらに、本発明による半導体集積回路装置を用いた典型的な応用例として下記を対象とする情報処理システムが挙げられる。
【０１６７】
ＩＣカードの個人認証
ゲームソフトのコピー防止
システム動作始動鍵
ここでは、ゲームソフトのコピー防止への応用例について具体的に示す。
【０１６８】
本発明を利用すれば、図１８に示す如く、ゲームデータを処理するゲーム機本体とゲームデータをメモリに保存し、カセットやＩＣカードなどに組み込み、ゲーム機本体から分離されたゲーム機を実現するにあたり、機密保護の設定を理解した正当なシステム設計者により提供されたゲーム機本体と、カセットやＩＣカードとの組み合わせでない限り、正常にゲームソフトが動作できないような構成を実現可能となる。
【０１６９】
ゲーム機本体８０は、図１８に示すように、コントロール回路８１と、制御部８２と、パルス発生回路８３とを備えている。
【０１７０】
また、機密保護回路５０を備えたゲーム端末９０は、門９１と、データ９２とを有している。
【０１７１】
図１８の一実施例では、まず、ゲーム機本体８０とゲームソフトを内蔵したカセットもしくはＩＣカード（以下、ゲーム端末と称す。）とを、データ通過端子Ｐ３〜解除信号通過端子Ｐ４、データ通過端子Ｐ３´〜解除信号通過端子Ｐ４´の接続部にて接続することを示している。
【０１７２】
また、ゲーム端末９０に示す各機能ブロックは、１つの半導体集積回路装置に集積されているものとする。
【０１７３】
解除信号通過端子Ｐ３と解除信号通過端子Ｐ３´を通じて、ゲーム機本体８０の内部に設けたパルス発生回路８３から暗号鍵解除信号８４が門９１を開くための信号を出力するのに必要な所定のパルス幅をゲーム機本体８０の内部に存在する制御部８２（例えば、マイコンＣＰＵなど）から制御され、ゲーム端末９０へ伝播する。
【０１７４】
これにより、暗号鍵解除信号８４が門９１を開くための所定の信号を出力し、ゲーム機本体８０に対して、ゲーム端末９０の中のデータ９２がデータ通過端末Ｐ４，Ｐ４´の接続部を通じて伝播されてユーザは、正常にゲームをプレイできることとなる。
【０１７５】
従って、ゲーム機本体８０からゲーム端末９０を分離した状態、あるいは、さらにゲーム端末９０から半導体集積回路装置を分離した状態で、半導体集積回路装置内部に格納されるゲームソフト（プログラム）を読み出し、コピーしようとしても正常なデータを読み出すことができず、プログラムデータを保護することが可能となる。
【０１７６】
これによれば、ゲーム機本体８０を解体し、回路構成を目視したとしても、どの部分が暗号鍵データを生成する構成要素となっているか判定することは困難であり、より安全性の高い秘密保持システムが実現できる。
【０１７７】
さらにここでは、ドアロックなどに応用ができる、システム動作始動鍵への応用例について具体的に示す。
【０１７８】
本発明を利用すれば、図１９に示す如く、システムを動作させるために必要なクロック信号を生成する鍵端末と、そのクロックを利用して動作するシステム回路で、鍵端末から分離された制御システムを実現するにあたり、機密保護の設定を理解した正当なシステム設計者により提供された鍵端末と制御システムとの組み合わせでない限り、正常にシステムが動作できないような構成を実現可能となる。
【０１７９】
鍵端末１００は、図１９に示すように、クロック発生回路１０１と、制御部１０２と、パルス発生回路１０３とを備えている。
【０１８０】
また、機密保護回路５０を備えた制御システム本体１１０は、門１１１と、システム制御回路１１２とを有している。
【０１８１】
図１９の一実施例では、まず、鍵端末１００とシステム制御回路１１２を内蔵した制御システム本体１１０とを、クロック通過端子Ｐ５〜解除信号通過端子Ｐ６、クロック通過端子Ｐ５´〜解除信号通過端子Ｐ６´の接続部にて接続することを示している。
【０１８２】
また、制御システム本体１１０に示す各機能ブロックは、１つの半導体集積回路装置に集積されているものとする。
【０１８３】
解除信号通過端子Ｐ６と解除信号通過端子Ｐ６´を通じて、鍵端末１００の内部に設けたパルス発生回路１０３から暗号鍵解除信号１０４が門１１１を開くための信号を出力するのに必要な所定のパルス幅を鍵端末１００の内部に存在する制御部１０２（例えば、マイコンＣＰＵなど）から制御され、制御システム本体１１０へ伝播する。
【０１８４】
これにより、暗号鍵解除信号１０４が門１１１を開くための所定の信号を出力し、制御システム本体１１０に対して、鍵端末１００から伝播されるクロック信号１０５をクロック通過端子Ｐ５，Ｐ５´の接続部を通じて伝播されてユーザは、正常にシステムを起動できることとなる。
【０１８５】
従って、例えば、本発明をドアロックに利用した場合、鍵端末１００から制御システム本体１１０を分離した状態、あるいは、さらに制御システム本体１１０から半導体集積回路装置を分離した状態で、システムを動作させようとしてもクロック信号を伝播できず、制御システム本体１１０を動作させ、ドアロック状態を解除しようとする不正なアクセスから保護することが可能となる。
【０１８６】
これによれば、鍵端末１００を解体し、回路構成を目視したとしても、どの部分が暗号鍵データを生成する構成要素となっているか判定することは困難であり、より、安全性の高い秘密保持システムが実現できる。
【０１８７】
本発明の一実施例として、ゲーム機及び、不正アクセス禁止システムの２つのシステムを挙げたが、所定の鍵情報出力端子信号１７０を利用するシステムは、これに限られたものではない。
【０１８８】
本発明による機密保護回路は、以上のように、ある特定のパルスを入力するためのパルス入力端子と、前記パルス入力端子から入力されるパルス幅によって定まる電圧を出力するチャージポンプ回路と、暗号鍵の一部となる基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路から出力される基準電圧と前記チャージポンプ回路から出力される電圧とを比較し、かつ、一致した時に禁止状態を解除するための一致検出信号を出力する比較回路と、前記比較回路から出力された比較結果から得られるディジタル値を保持すると共に、出力するラッチ回路と、そのディジタル値を次段に伝えるための鍵情報出力端子とを備え、入力されたパルス幅に応じた電圧と、暗号鍵となる基準電圧とを比較し、一致した時に禁止状態を解除のための信号を出力することを特徴とする半導体集積回路装置において、入力パルス幅という連続信号要素（アナログ要素）と、基準電圧（アナログ要素）との組み合わせにより、アナログ的な手段で機密保護用データを生成することから、鍵データを得る組み合わせを見つけにくい、小規模回路にて実現できた、機密保護回路を提供することが可能である。
【０１８９】
また、本発明による機密保護回路を半導体集積回路装置に用いることにより、システムから半導体集積回路装置を剥離する等の不正な方法で内部情報を得ようとしても正常なデータあるいは動作を防止することができるため、半導体集積回路装置が有する機密情報を保護することが可能となる。
【０１９０】
さらに、本発明による半導体集積回路装置をゲーム機に代表される情報機器あるいはシステムに用いることにより、本発明の機密保護の機能を考慮した構成部品を用いない限り正常な動作を行うことができないため、不正な模倣品の作成を確実に防止することが可能となる。
【図面の簡単な説明】
【０１９１】
【図１】本発明に係る実施の形態１の機密保護回路の構成を表わすブロック図。
【図２】本発明に係る実施の形態１の機密保護回路の構成を表わすブロック図であり、特に、電流源の接続例を示した図。
【図３】本発明に係る実施の形態１の機密保護回路の構成を表わすブロック図であり、電流源を抵抗素子で構成した実施例の図。
【図４】本発明に係る実施の形態１の機密保護回路のパルス通過回路の一例を示す回路図。
【図５】本発明に係る実施の形態１の機密保護回路のパルス通過回路の一例の動作を表わすタイミングチャート。
【図６】本発明に係る実施の形態１の機密保護回路のパルス通過回路の一例の遅延回路のトランジスタ回路図。
【図７】本発明に係る実施の形態１の機密保護回路の発振器の例のトランジスタ回路図。
【図８】本発明に係る実施の形態１の機密保護回路の比較回路の一例の回路図。
【図９】本発明に係る実施の形態１の機密保護回路を利用したシステムの一例の回路図。
【図１０】本発明に係る実施の形態２の機密保護回路の構成を表わすブロック図。
【図１１】本発明に係る実施の形態２の機密保護回路の構成を表わすブロック図で、特に、電圧源の接続例を示した図。
【図１２】本発明に係る実施の形態２の機密保護回路のチャージポンプ回路の原理図。
【図１３】本発明に係る実施の形態２の機密保護回路の動作例を示すタイミングチャート。
【図１４】本発明に係る実施の形態２の機密保護回路の一応用例を示すブロック図。
【図１５】本発明に係る実施の形態２の機密保護回路の一応用例を示すブロック図。
【図１６】本発明に係る実施の形態２の機密保護回路を利用した一応用例の門の回路例。
【図１７】本発明に係る実施の形態２の機密保護回路を利用した一応用例の門の回路例。
【図１８】本発明に係る実施の形態２の機密保護回路を利用したシステムの第一例の回路図。
【図１９】本発明に係る実施の形態２の機密保護回路を利用したシステムの第二例の回路図。
【符号の説明】
【０１９２】
１  機密保護回路
２  発振器（リングオシレータ型発振回路）
３  パルス通過回路
４  カウンタ回路
５  データ保持部
６  比較回路
７  入力パルス
８  判定信号
９  発振器用電流源端子
１０  パルス通過回路用電流源端子
１１  遅延回路
１２，１３  ＮＯＲ素子
１４  インバータ素子
１６  遅延出力
１７  通過クロック
１８  カウンタ出力
１９  鍵データ出力
２０  パルス信号
２１  ビット比較回路
３０  ゲーム機本体
３１  パルス生成回路
３２  制御部
３３  コントロール回路
３４  発振器用抵抗
３５  パルス通過回路用抵抗
４０  ゲーム端末
４１  判定信号
４２  門
４３  データ
５０  機密保護回路
５１  チャージポンプ回路
５２  ラッチ制御回路
５３  比較回路
５４  基準電圧発生回路
５５  ラッチ回路
５６  パルス入力端子
５７  鍵情報出力端子
５８  チャージポンプ出力
５９  基準電圧
６０  比較結果出力
６１  ラッチ制御信号
６２  電流源
６３  電流源
６４  アナログスイッチ
６５  アナログスイッチ
６６  スイッチ制御パルス入力端子
６７  スイッチ制御パルス入力端子
６８  電流入出力端子
６９  電圧供給端子
７０  データ通過門
７１  データ利用回路
７３  データ通過端子
７４  データバス
７５  内部データバス
７６  クロック通過門
７７  クロック利用回路
７８  外部クロック入力端子
７９  通過クロック
８０  ゲーム機本体
８１  コントロール回路
８２  制御部
８３  パルス発生回路
８４  暗号鍵解除信号
９０  ゲーム端末
９１  門
９２  データ
１００  鍵端末
１０１  クロック発生回路
１０２  制御部
１０３  パルス発生回路
１０４  暗号鍵解除信号
１０５  クロック信号
１１０  制御システム本体
１１１  門
１１２  システム制御回路
１２０  パルス信号
１３０  立ち上がりエッジ
１７０  鍵情報出力端子信号
ＧＡ０〜ＧＡ３  双方向スイッチ
ＤＸ０〜ＤＸ３  データ線
ＤＹ０〜ＤＹ３  データ線
ＡＮＤ１  ＡＮＤ素子
Ｐ１，Ｐ１´  電流通過端子
Ｐ２，Ｐ２´  電流通過端子
Ｐ３，Ｐ３´  解除信号通過端子
Ｐ４，Ｐ４´  データ通過端子
Ｐ５，Ｐ５´  クロック通過端子
Ｐ６，Ｐ６´  解除信号通過端子
【図１】
2004157987.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2004157987.tif 000015
【図１４】
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【図１５】
2004157987.tif 000017
【図１６】
2004157987.tif 000018
【図１７】
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【図１８】
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【図１９】
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