(57)【要約】【課題】入力された複数チャンネルのパケット列を多重化処理して多重パケット列を生成し出力する際に、出力バッファを使用せず、１つの記憶手段のみで任意のディジタルデータの入力と多重化処理と伝送路の規格に準拠した伝送レートでの出力処理ができ、データ転送効率を向上することができるデータ多重化方法及びデータ多重化装置を提供することを目的とする。【解決手段】あらかじめ定めた時間単位（Ｔ）で多重化順序を生成し、かつ多重化順序を格納するメモリにおけるパケット列の格納状態を示すフラグにより、あらかじめ定めた時間単位（Ｔ）で多重化を行うパケット列の総数を制御する。さらに、チャンネルバッファのアドレスを、あらかじめ定めたブロック単位で制御し、かつ多重化処理済みのブロックを一定時間の間、次に入力されるパケット列で上書きされないようにチャンネルバッファのアドレスを制御する。【選択図】　図１
2004080484.tif 000002
【特許請求の範囲】
【請求項１】
ディジタルデータを含む複数チャンネルのパケット列を入力し、前記複数チャンネルのパケット列を多重して多重パケット列を生成し出力するデータ多重化方法において、
前記複数チャンネルのパケット列を多重して多重パケット列を生成するためのパケット列の多重化順序を生成するステップと、前記生成されたパケット列の多重化順序を格納するメモリと、前記多重化順序を格納するメモリにおいてパケット列の格納状態を示すフラグを生成するステップとを有し、
前記パケット列の多重順序を生成するステップは、あらかじめ定めた時間単位で多重化順序を生成し、かつ前記多重化順序を格納するメモリにおけるパケット列の格納状態を示すフラグにより、あらかじめ定めた時間単位で多重化を行うパケット列の総数を制御することを特徴とするデータ多重化方法。
【請求項２】
前記多重化順序を格納するメモリにおけるパケット列の格納状態を示すフラグは、パケット列の格納数が一定以下であることを示すＡｌｍｏｓｔ　Ｅｍｐｔｙフラグとパケット列の格納数が一定以上であることを示すＡｌｍｏｓｔ　Ｆｕｌｌフラグを有することを特徴とする請求項１記載のデータ多重化方法。
【請求項３】
前記Ａｌｍｏｓｔ　Ｅｍｐｔｙフラグがアサートされた場合、前記あらかじめ定めた時間単位において、多重化を行うパケット列の総数を一定の数だけ増やすことを特徴とする請求項２に記載のデータ多重化方法。
【請求項４】
前記Ａｌｍｏｓｔ　Ｆｕｌｌフラグがアサートされた場合、前記あらかじめ定めた時間単位において、多重化を行うパケット列の総数を一定の数だけ減らすことを特徴とする請求項２に記載のデータ多重化方法。
【請求項５】
ディジタルデータを含む複数チャンネルのパケット列を入力し、前記複数チャンネルのパケット列を多重して多重パケット列を生成し出力するデータ多重化方法において、
前記複数チャンネルのパケット列をチャンネル単位で格納するメモリと、前記メモリのアドレスを制御するステップとを有し、
前記メモリのアドレスは、あらかじめ定めたブロック単位で制御し、かつ多重化処理済みのブロックが次に入力されるパケット列で上書きされないように前記メモリのアドレスを制御することを特徴とするデータ多重化方法。
【請求項６】
前記メモリは、シンクロナスダイナミックラムであることを特徴とする請求項５に記載のデータ多重化方法。
【請求項７】
前記ディジタルデータは、映像信号、又は音声信号を含むことを特徴とする請求項１、２、３、４、５、６に記載のデータ多重化方法。
【請求項８】
ディジタルデータを含む複数チャンネルのパケット列を入力し、前記複数チャンネルのパケット列を多重して多重パケット列を生成し出力するデータ多重化装置において、
前記複数チャンネルのパケット列を多重して多重パケット列を生成するためのパケット列の多重化順序をあらかじめ定めた時間単位で生成するパケット列多重化順序生成手段と、前記パケット列多重化順序生成手段により生成されたパケット列の多重化順序を格納するパケット列多重化順序格納手段と、前記パケット列多重化順序格納手段においてパケット列の格納状態を示すフラグを生成するパケット列多重化順序格納状態フラグ生成手段と、前記パケット列多重化順序格納状態フラグ生成手段により生成されたパケット列の格納状態を示すフラグによりあらかじめ定めた時間単位で多重化を行うパケット列の総数を制御するパケット列多重化総数制御手段とを具備することを特徴とするデータ多重化装置。
【請求項９】
前記パケット列多重化順序格納状態フラグ生成手段により生成されたパケット列の格納状態を示すフラグは、パケット列の格納数が一定以下であることを示すＡｌｍｏｓｔ　Ｅｍｐｔｙフラグとパケット列の格納数が一定以上であることを示すＡｌｍｏｓｔ　Ｆｕｌｌフラグを有することを特徴とする請求項８記載のデータ多重化装置。
【請求項１０】
前記Ａｌｍｏｓｔ　Ｅｍｐｔｙフラグがアサートされた場合、前記パケット列多重化総数制御手段において、あらかじめ定めた時間単位で多重化を行うパケット列の総数を一定の数だけ増やすことを特徴とする請求項９に記載のデータ多重化装置。
【請求項１１】
前記Ａｌｍｏｓｔ　Ｆｕｌｌフラグがアサートされた場合、前記パケット列多重化総数制御手段において、あらかじめ定めた時間単位で多重化を行うパケット列の総数を一定の数だけ減らすことを特徴とする請求項９に記載のデータ多重化装置。
【請求項１２】
ディジタルデータを含む複数チャンネルのパケット列を入力し、前記複数チャンネルのパケット列を多重して多重パケット列を生成し出力するデータ多重化装置において、
前記複数チャンネルのパケット列をチャンネル単位で格納するパケット列格納手段と、
前記パケット列格納手段のアドレスをあらかじめ定めたブロック単位で制御し、かつ多重化処理済みのブロックが次に入力されるパケット列で上書きされないように前記パケット列格納手段のアドレスを制御するアドレス制御手段とを具備することを特徴とするデータ多重化装置。
【請求項１３】
前記パケット列格納手段は、シンクロナスダイナミックラムであることを特徴とする請求項１２に記載のデータ多重化装置。
【請求項１４】
前記ディジタルデータは、映像信号、又は音声信号を含むことを特徴とする請求項８、９、１０、１１、１２、１３に記載のデータ多重化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、映像、音声、又はその他のディジタルデータを多重して伝送、又は蓄積する際のデータ多重化方法及びデータ多重化装置に関するものである。
【０００２】
【従来の技術】
近年、ディジタル技術の進歩により、映像、音声、又はその他のディジタルデータによる衛星放送、ＣＡＴＶ、ビデオオンデマンド等のサービスが実用化されつつある。
【０００３】
ディジタルデータを伝送する際には、これら複数のディジタルデータをいかに多重するかが重要な問題である。複数のディジタルデータを多重化する方式としてＩＳＯ／ＩＥＣの国際規格であるＭＰＥＧ２多重化方式がある。
【０００４】
ＭＰＥＧ２の多重化方式に関しては、蓄積メディア等への記録に適したＭＰＥＧ２−ＰＳ（プログラムストリーム）方式と、放送等の伝送に適したＭＰＥＧ２−ＴＳ（トランスポートストリーム）方式とがある。ＭＰＥＧ２−ＴＳに関しては、複数のプログラム番組を同時に一本のストリームに多重して伝送できる構成になっている。本発明の実施の形態においては、ＭＰＥＧ２−ＴＳ方式のディジタルデータを多重化するデータ多重化方法、及びデータ多重化装置を例示する。
【０００５】
以下、図面を参照しながらＭＰＥＧ２−ＴＳについて説明する。
【０００６】
図４は、ＭＰＥＧ２−ＴＳフォーマットの概略図である。映像、音声、またはその他のディジタルデータはそれぞれ符号化され、１８８バイト毎のＴＳパケットを構成する。
【０００７】
ＴＳパケットのヘッダ部には、ＰＩＤ（Ｐａｃｋｅｔ　Ｉｄｅｎｔｉｆｉｅｒ）と呼ばれるパケット固有の識別子が付加されている。ＰＩＤは、同じプログラム番組の映像のＴＳパケット同士であれば、同じＰＩＤが付加されている。
【０００８】
音声、又はその他のディジタルデータのＴＳパケットのＰＩＤに関しても同様に、同じプログラム番組の音声のＴＳパケット同士であれば、同じＰＩＤが付加され、同じプログラム番組のその他のデータのＴＳパケット同士であれば、同じＰＩＤが付加されている。ＴＳパケットのヘッダ部の後には、映像、音声、またはその他のデータ、あるいはアダプテーションフィールドがある。アダプテーションフィールドには、多重化の際の補助情報が存在する。
【０００９】
図５は、複数のプログラム番組を同時に多重して伝送する際の各ストリームのＰＩＤの関係を示した図である。
【００１０】
各プログラム番組毎に決まっている映像、音声等のストリームのＰＩＤは、ＰＭＴと呼ばれるテーブルに書かれている。ＰＭＴには、一本のプログラム番組についての情報が書かれており、一本のＴＳの中には、プログラム番組分のＰＭＴが存在する。
【００１１】
さらに、各プログラム番組のＰＭＴのＰＩＤが書かれているテーブルをＰＡＴと呼ぶ。ＰＡＴは、一本のＴＳ中に一系統のみ存在する。なお、ＰＡＴのＰＩＤは、“０ｘ００００”（１６進数）に決められている。
【００１２】
図６は、受信側でこれらのＰＡＴ、ＰＭＴを用いて、複数のプログラム番組から好みのプログラム番組の映像、音声等のストリームを再生する手順を示したフローチャートである。
【００１３】
最初に、入力されたＴＳからＰＩＤ＝０ｘ００００であるＰＡＴのＴＳパケットを検出する（ｓｔｅｐ１）。ＰＡＴには、複数のプログラム番組のＰＭＴのＰＩＤが書かれている。
【００１４】
ＰＡＴのＴＳパケットを検出したら、そのＰＡＴから希望するプログラム番組に対応するＰＭＴのＰＩＤを抽出する（ｓｔｅｐ２）。希望するプログラム番組に対応するＰＭＴのＴＳパケットを検出したら（ｓｔｅｐ３）、そのＰＭＴから希望したプログラム番組に含まれる映像、音声等のストリームのＰＩＤを抽出する（ｓｔｅｐ４）。
【００１５】
ここで抽出した映像、音声等のストリームのＰＩＤを用いて、受信データの中から、該当するＰＩＤを持つＴＳパケットを検出して、順次各復号器に送り（ｓｔｅｐ５）、映像、音声等のデータを復号することにより、希望のプログラム番組を再生することができる。
【００１６】
以上、説明したように、ＭＰＥＧ２−ＴＳ方式では、複数のプログラム番組を一本のストリームに多重して伝送することが可能なフォーマットになっている（例えば、ＩＳＯ／ＩＥＣ　１３８１８−１，　”Ｉｎｆｏｒｍａｔｉｏｎ　Ｔｅｃｈｎｏｌｏｇｙ　−　Ｇｅｎｅｒｉｃ　Ｃｏｄｉｎｇ　ｏｆ　Ｍｏｖｉｎｇ　Ｐｉｃｔｕｒｅｓ　ａｎｄ　Ａｓｓｏｃｉａｔｅｄ　Ａｕｄｉｏ　：　Ｐａｒｔ　１　−　Ｓｙｓｔｅｍｓ”，　Ｎｏｖ．１９９４）。
【００１７】
次に、図面を参照しながらＭＰＥＧ２−ＴＳ多重化装置について説明する。
【００１８】
図７は、従来のＭＰＥＧ２−ＴＳ多重化装置のブロック図である。図７において、７１はチャンネルバッファ、７２は第１のアドレス制御手段、７３はローカルＣＰＵ、７４は出力バッファ、７５は第２のアドレス制御手段である。
【００１９】
チャンネルバッファ７１では、入力される複数チャンネルのＭＰＥＧ２−ＴＳパケット列（ディジタルデータ）を受信する。第１のアドレス制御手段７２では、パケット列を受信する際に、各チャンネル毎にチャンネルバッファ７１のメモリのアドレスを生成して、当該パケット列をチャンネル別に、チャンネルバッファ７１のメモリに格納する。
【００２０】
ローカルＣＰＵ７３では、多重化に伴う、時間軸情報、ＰＩＤの書き換えを行い、多重化出力順を決定する。多重化出力順に従い、第１のアドレス制御手段７２では、入力した複数チャンネルのパケット列を一本のＭＰＥＧ２−ＴＳに多重されたパケット列となるように、チャンネルバッファ７１のメモリから順に読み出し、出力バッファ７４へ転送する。さらに第１のアドレス制御手段７２は、チャンネルバッファ７１からパケット列を読み出すと同時に、第２のアドレス制御手段７５へ、チャンネルバッファ７１から読み出したパケット列の有効区間を示すデータイネーブル信号（ＤＡＴＡＥＮ）を送出する。
【００２１】
データイネーブル信号を受信した第２のアドレス制御手段７５では、直ちに出力バッファ７４のメモリアドレスを生成して、チャンネルバッファ７１から転送されてくるパケット列を出力バッファ７４のメモリへ格納する。出力バッファ７４へのパケット列の入力が正常に行われている間、第２のアドレス制御手段７５は、入力可能な状態であることを示すレディ信号（ＲＥＡＤＹ）を第１のアドレス制御手段７２へ送信する。
【００２２】
レディ信号を受信した第１のアドレス制御手段７２は、チャンネルバッファ７１から出力バッファ７４へのパケット列の転送が正常に行われていることを知る。
【００２３】
また、第２のアドレス制御手段７５では、出力バッファ７４のメモリに格納された、一本のＭＰＥＧ２−ＴＳに多重されたパケット列を固定レートで出力する。
【００２４】
通常、一本に多重化されたＭＰＥＧ２−ＴＳのパケット列は、伝送路の規格に準拠した伝送レート（あらかじめ定められた固定レート）で出力する必要がある。しかしながら、データ多重化装置内部の動作周波数が、出力の伝送レートと同期していることは無く、そのためのクロックのジッタ吸収が必要である。出力バッファ７４は、データ多重化装置内部の動作周波数と、出力の伝送レートとのジッタ吸収をする役割を持っている。
【００２５】
上記、複数チャンネルのＭＰＥＧ２−ＴＳパケット列を受信するチャンネルバッファ用メモリ、及び出力バッファ用メモリとしては、記憶容量が大きく、高速転送できることが要求される。
【００２６】
これらのメモリにスタティックラム（以下、ＳＲＡＭと記す）を用いた場合は、高速転送可能であるが、記憶容量が少ないという問題がある。また、ダイナミックラム（以下、ＤＲＡＭと記す）を用いた場合は、記憶容量は大きいが、高速転送できないという問題がある。
【００２７】
それに対し、シンクロナスダイナミックラム（以下、ＳＤＲＡＭと記す）を用いた場合、記憶容量も大きく、高速転送が可能であるため、最近では、高速書き込み、高速読み出しを行う各種装置のメモリとして、ＳＤＲＡＭが用いられている。
【００２８】
図８は、ＳＤＲＡＭの構成図である。ここでは一例として、１６Ｍビット（５１２Ｋワード×１６ビット×２バンク）のＳＤＲＡＭの動作について説明する。
【００２９】
このＳＤＲＡＭは、５１２Ｋのワード長を持ち、入出力のデータバス幅は１６ビットで、Ａ及びＢの２つのバンクを持っている。行アドレスは１１ビット（２０４８行）、列アドレスは８ビット（２５６列）であり、１つのバンクに対し、５１２Ｋのワード長を持つ。
【００３０】
データバス幅が３２ビットの場合は、この１６ビット幅のＳＤＲＡＭを２個並列に接続して使用する。
【００３１】
図９は、ＳＤＲＡＭのリード（読み出し）タイミングチャートである。図９のＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの各信号は、Ｌｏｗアクティブである。
【００３２】
クロック（ＣＬＫ）信号は、ＳＤＲＡＭへのデータ書き込み、及び読み出し時の同期クロックである。また、ＳＤＲＡＭからデータの読み出しを行う際は、ライト・イネーブル（ＷＥ）信号は、Ｈｉｇｈのままである。
【００３３】
読み出しを行う際は、まず最初に、ＳＤＲＡＭのチップセレクト（ＣＳ）信号をアクティブにする。
【００３４】
次に、バンク及び行アドレスを指定するアクティブコマンドを発行する。一般に、ＳＤＲＡＭは複数のアドレス設定方式を適用可能であるが、特に高速読み出しを行う場合は、図９に示す様に、バンクと行アドレス（Ｒｏｗアドレス）を初期設定し、その後、１クロックごとに、列アドレス（Ｃｏｌｕｍｎアドレス）が自動的に１つずつ繰り上がるアドレス設定方式を採用する。このようにＳＤＲＡＭでは、指定したバンクの行アドレスにおいて連続する列アドレスデータは、クロックに同期して連続して、高速読み出しが可能である。なお、連続してリードできるバースト長は、列アドレスが８ビット（２５６列）の場合、最大２５６ワードである。
【００３５】
１行分のデータを読み終えるまで、行アドレスは一定に保たれる。このアドレス設定方式は、行アドレスと列アドレスをランダムに設定する方式よりも、高速読み出しが可能である。
【００３６】
チップセレクト（ＣＳ）信号をアクティブにした後、バンクと行アドレスを設定する。アドレス信号（ＡＤＤ［１１：０］）にバンクと行アドレスデータを同時に設定し、ロウ・アドレス・ストローブ（ＲＡＳ）信号をアクティブにして、ＳＤＲＡＭ内部にバンクと行アドレスを取り込む。次に、アドレス信号（ＡＤＤ［１１：０］）に列アドレスデータを設定し、コラム・アドレス・ストローブ（ＣＡＳ）信号をアクティブにして、ＳＤＲＡＭ内部に列アドレスの初期値を取り込む。列アドレスは２５６列しかないため、アドレス信号の上位４ビットは無視される。
【００３７】
コラム・アドレス・ストローブ（ＣＡＳ）信号は、ＳＤＲＡＭからデータを読み出している間、アクティブ状態に保たれる。コラム・アドレス・ストローブ（ＣＡＳ）信号がアクティブ状態の間、１クロックごとに（クロックに同期して）、列アドレスが１つずつインクリメントされる（繰り上がる）。
【００３８】
以上のアドレス制御により、バンク、行アドレス、及び列アドレスによって指定されるアドレスに格納されているデータが、ＳＤＲＡＭのデータ信号（ＤＡＴＡ［３１：０］）から出力される。
【００３９】
ただし、列アドレスを設定した直後にデータが出力されるわけでは無く、ＣＡＳレーテンシが経過してからデータが出力される。通常、ＣＡＳレーテンシは、２クロックか３クロックである。すなわち、ＳＤＲＡＭからデータを読み出す場合、アクティブコマンドの設定、列アドレスの設定、ＣＡＳレーテンシがあるため、チップセレクト（ＣＳ）信号をアクティブにしてから最初のデータが出力されるまで、最小でも４クロック程度必要となる。
【００４０】
１行分のデータの読み出しが完了し、続いて次の行をリードする場合には、バンク及び行アドレスを指定するアクティブコマンドを再度、発行し、上記のプロセスを繰り返す必要がある。
【００４１】
図１０は、ＳＤＲＡＭのライト（書き込み）タイミングチャートである。図１０のＣＳ、ＲＡＳ、ＣＡＳ、ＷＥの各信号は、Ｌｏｗアクティブである。
【００４２】
クロック（ＣＬＫ）信号は、ＳＤＲＡＭへのデータ書き込み、及び読み出し時の同期クロックである。
【００４３】
書き込み行う際は、まず最初に、ＳＤＲＡＭのチップセレクト（ＣＳ）信号をアクティブにする。
【００４４】
次に、バンク及び行アドレスを指定するアクティブコマンドを発行する。一般に、ＳＤＲＡＭは複数のアドレス設定方式を適用可能であるが、特に高速書き込みを行う場合は、図１０に示す様に、バンクと行アドレス（Ｒｏｗアドレス）を初期設定し、その後、１クロックごとに、列アドレス（Ｃｏｌｕｍｎアドレス）が自動的に１つずつ繰り上がるアドレス設定方式を採用する。このようにＳＤＲＡＭでは、指定したバンクの行アドレスにおいて連続する列アドレスデータは、クロックに同期して連続して、高速書き込みが可能である。なお、連続してライトできるバースト長は、列アドレスが８ビット（２５６列）の場合、最大２５６ワードである。
【００４５】
１行分のデータを書き終えるまで、行アドレスは一定に保たれる。このアドレス設定方式は、行アドレスと列アドレスをランダムに設定する方式よりも、高速書き込みが可能である。
【００４６】
チップセレクト（ＣＳ）信号をアクティブにした後、バンクと行アドレスを設定する。アドレス信号（ＡＤＤ［１１：０］）にバンクと行アドレスデータを同時に設定し、ロウ・アドレス・ストローブ（ＲＡＳ）信号をアクティブにして、ＳＤＲＡＭ内部にバンクと行アドレスを取り込む。次に、アドレス信号（ＡＤＤ［１１：０］）に列アドレスデータを設定し、コラム・アドレス・ストローブ（ＣＡＳ）信号をアクティブにして、ＳＤＲＡＭ内部に列アドレスの初期値を取り込む。列アドレスは２５６列しかないため、アドレス信号の上位４ビットは無視される。
【００４７】
コラム・アドレス・ストローブ（ＣＡＳ）信号は、ＳＤＲＡＭへデータの書き込みをしている間、アクティブ状態に保たれる。コラム・アドレス・ストローブ（ＣＡＳ）信号がアクティブ状態の間、１クロックごとに（クロックに同期して）、列アドレスが１つずつインクリメントされる（繰り上がる）。
【００４８】
また、コラム・アドレス・ストローブ（ＣＡＳ）信号をアクティブにすると同時に、ライト・イネーブル（ＷＥ）信号をアクティブにする。
【００４９】
以上のアドレス制御により、ライト・イネーブル（ＷＥ）信号がアクティブ状態の時、バンク、行アドレス、及び列アドレスによって指定されるアドレスに、ＳＤＲＡＭのデータ信号（ＤＡＴＡ［３１：０］）へ入力されるデータが書き込まれる。
【００５０】
ライトの場合はリードの場合と違って、ＣＡＳレーテンシに関係無く、列アドレスを設定するのと同時にデータが書き込まれる。すなわち、ＳＤＲＡＭへデータを書き込む場合、チップセレクト（ＣＳ）信号をアクティブにしてから最初のデータを書き込むまでに、アクティブコマンドの設定、列アドレスの設定で２クロックとなる。
【００５１】
１行分のデータの書き込みが完了し、続いて次の行へライトする場合には、バンク及び行アドレスを指定するアクティブコマンドを再度、発行し、上記のプロセスを繰り返す必要がある。
【００５２】
【発明が解決しようとする課題】
しかし、以上の様にデータ入力とデータ多重化処理用にチャンネルバッファを用い、さらに、一本に多重化されたパケット列を伝送路の規格に準拠した伝送レートで出力するために出力バッファを用いた構成にした場合、メモリの使用個数が増大し、データ多重化装置のコストがアップしてしまうという問題があった。
【００５３】
また、チャンネルバッファと出力バッファをＳＤＲＡＭで実現した場合、チャンネルバッファから出力バッファへデータ転送する際に、アクティブコマンドの設定、列アドレスの設定をしなければならず、これらの設定に一定の時間がかかる。また、チャンネルバッファからデータを読み出す際にＣＡＳレーテンシによる遅延が生じる。
【００５４】
そのため、出力バッファがチャンネルバッファからのデータ転送以外（伝送路へのデータ出力等）で使用されていた場合（レディ信号（ＲＥＡＤＹ）の示す状態が入力可能でない場合）、チャンネルバッファは出力バッファの状態（レディ信号（ＲＥＡＤＹ）の状態）を監視し、データ転送可能状態になってから、アクティブコマンドの再設定、列アドレスの再設定をして、データ転送を再開しなければならず、データ転送効率が悪くなるという問題があった。
【００５５】
本発明は、上記問題点を解決し、入力された複数チャンネルのパケット列を多重化処理して多重パケット列を生成し出力する際に、出力バッファを使用せず、チャンネルバッファのみで、データの入力と多重化処理と伝送路の規格に準拠した伝送レートでの出力処理を行うことができ、かつチャンネルバッファのみで、データ多重化装置内部の動作周波数と出力の伝送レートとのジッタ吸収を行うことができ、かつ出力バッファのメモリを削除することができ、データ多重化装置のコストダウンを行うことができ、かつデータ転送効率を向上することができるデータ多重化方法及びデータ多重化装置を提供することを目的とする。
【００５６】
【課題を解決するための手段】
上記問題点を解決するために、本発明の請求項１のデータ多重化方法は、複数チャンネルのパケット列を多重して多重パケット列を生成するためのパケット列の多重化順序を生成するステップと、生成されたパケット列の多重化順序を格納するメモリと、多重化順序を格納するメモリにおいてパケット列の格納状態を示すフラグを生成するステップとを有し、パケット列の多重順序を生成するステップは、あらかじめ定めた時間単位で多重化順序を生成し、かつ多重化順序を格納するメモリにおけるパケット列の格納状態を示すフラグにより、あらかじめ定めた時間単位で多重化を行うパケット列の総数を制御する様にしたものである。
【００５７】
さらに、本発明の請求項２のデータ多重化方法は、多重化順序を格納するメモリにおけるパケット列の格納状態を示すフラグが、パケット列の格納数が一定以下であることを示すＡｌｍｏｓｔ　Ｅｍｐｔｙフラグとパケット列の格納数が一定以上であることを示すＡｌｍｏｓｔ　Ｆｕｌｌフラグを有する様にしたものである。
【００５８】
さらに、本発明の請求項３のデータ多重化方法は、Ａｌｍｏｓｔ　Ｅｍｐｔｙフラグがアサートされた場合、あらかじめ定めた時間単位において、多重化を行うパケット列の総数を一定の数だけ増やす様にしたものである。
【００５９】
さらに、本発明の請求項４のデータ多重化方法は、Ａｌｍｏｓｔ　Ｆｕｌｌフラグがアサートされた場合、あらかじめ定めた時間単位において、多重化を行うパケット列の総数を一定の数だけ減らす様にしたものである。
【００６０】
さらに、本発明の請求項５のデータ多重化方法は、複数チャンネルのパケット列をチャンネル単位で格納するメモリと、メモリのアドレスを制御するステップとを有し、メモリのアドレスは、あらかじめ定めたブロック単位で制御し、かつ多重化処理済みのブロックが次に入力されるパケット列で上書きされないようにメモリのアドレスを制御する様にしたものである。
【００６１】
さらに、本発明の請求項８のデータ多重化装置は、複数チャンネルのパケット列を多重して多重パケット列を生成するためのパケット列の多重化順序を、あらかじめ定めた時間単位で生成するパケット列多重化順序生成手段と、パケット列多重化順序生成手段により生成されたパケット列の多重化順序を格納するパケット列多重化順序格納手段と、パケット列多重化順序格納手段においてパケット列の格納状態を示すフラグを生成するパケット列多重化順序格納状態フラグ生成手段と、パケット列多重化順序格納状態フラグ生成手段により生成されたパケット列の格納状態を示すフラグによりあらかじめ定めた時間単位で多重化を行うパケット列の総数を制御するパケット列多重化総数制御手段とを具備する様にしたものである。
【００６２】
さらに、本発明の請求項９のデータ多重化装置は、パケット列多重化順序格納状態フラグ生成手段により生成されたパケット列の格納状態を示すフラグが、パケット列の格納数が一定以下であることを示すＡｌｍｏｓｔ　Ｅｍｐｔｙフラグとパケット列の格納数が一定以上であることを示すＡｌｍｏｓｔ　Ｆｕｌｌフラグを有する様にしたものである。
【００６３】
さらに、本発明の請求項１０のデータ多重化装置は、Ａｌｍｏｓｔ　Ｅｍｐｔｙフラグがアサートされた場合、パケット列多重化総数制御手段において、あらかじめ定めた時間単位で多重化を行うパケット列の総数を一定の数だけ増やす様にしたものである。
【００６４】
さらに、本発明の請求項１１のデータ多重化装置は、Ａｌｍｏｓｔ　Ｆｕｌｌフラグがアサートされた場合、パケット列多重化総数制御手段において、あらかじめ定めた時間単位で多重化を行うパケット列の総数を一定の数だけ減らす様にしたものである。
【００６５】
さらに、本発明の請求項１２のデータ多重化装置は、複数チャンネルのパケット列をチャンネル単位で格納するパケット列格納手段と、パケット列格納手段のアドレスをあらかじめ定めたブロック単位で制御し、かつ多重化処理済みのブロックが次に入力されるパケット列で上書きされないようにパケット列格納手段のアドレスを制御するアドレス制御手段とを具備する様にしたものである。
【００６６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００６７】
（実施の形態）
図１は、本発明の実施の形態を示すデータ多重化装置を説明するための装置のブロック図である。
【００６８】
本実施の形態のデータ多重化装置は、複数チャンネルのＭＰＥＧ２−ＴＳパケット列を受信し、１本の多重化されたＭＰＥＧ２−ＴＳパケット列を出力するものである。
【００６９】
図１において、１１はチャンネルバッファ、１２はアドレス制御手段、１３はパケット列多重化順序生成手段、１４はパケット列多重化順序格納手段、１５はパケット列多重化順序格納状態フラグ生成手段、１６はパケット列多重化総数制御手段、１７はパケット列出力手段、１８はローカルＣＰＵである。
【００７０】
本実施の形態において、チャンネルバッファ１１は、請求項に記載されたパケット列格納手段であることを示す。従って、本発明のパケット列格納手段が、チャンネルバッファ１１に限定されることを意味しない。
【００７１】
チャンネルバッファ１１では、入力される複数チャンネルのＭＰＥＧ２−ＴＳパケット列（ディジタルデータ）を受信し、チャンネル毎に格納する。本発明では、記憶容量が大きく、かつ高速転送が可能なＳＤＲＡＭでチャンネルバッファ１１を構成している。
【００７２】
ＳＤＲＡＭ等のＤＲＡＭは、一般的に、ＳＲＡＭに較べてディジタルデータの入力又は出力の際にアドレス設定に必要な時間が多いが、本発明の様に、複数チャンネルのデータを多重化するデータ多重化装置、又はデータ多重方法においては、高速大容量のメモリを必要とするため、特に、本発明の適用効果が大きい。しかし、本発明の適用の対象はＳＤＲＡＭ、又はＤＲＡＭに限定されるものではなく、いかなるメモリを用いたデータ多重化装置にも適用可能である。
【００７３】
又、請求項１及びその従属請求項、並びに請求項５及びその従属請求項、並びに請求項８及びその従属請求項、並びに請求項１２及びその従属請求項に記載の発明は、メモリそのものの遅延の有無を問題にしておらず、任意のメモリを使用するデータ多重化装置、又はデータ多重化方法等について適用可能である。
【００７４】
パケット列多重化順序生成手段１３では、入力された複数チャンネルのパケット列を、各チャンネル毎の伝送レートに応じて、多重して一本の多重パケット列を生成するためのパケット列の多重化順序を生成する。
【００７５】
多重化処理は、通常、あらかじめ定めた時間単位（Ｔ）で行われる。本実施の形態では、Ｔ＝１００ｍｓ単位で多重化処理を行う場合を想定する。また、一本に多重化されたＭＰＥＧ２−ＴＳのパケット列は、伝送路の規格に準拠した伝送レート（あらかじめ定められた固定レート）で出力される。本実施の形態では、出力伝送レートを３８．１Ｍｂｐｓとする。
【００７６】
また、データ多重化装置内部の動作周波数は、３０ＭＨｚとする。パケット列多重化順序生成手段１３は、３０ＭＨｚのクロックに同期して多重化順序を生成する。
【００７７】
図２は、本発明の実施の形態を示すパケット列多重化順序格納手段を説明するための概念図である。
【００７８】
パケット列多重化順序格納手段１４では、パケット列多重化順序生成手段１３により生成されたパケット列の多重化順序を格納する。パケット列多重化順序格納手段１４はメモリで構成される。チャンネルバッファ１１に格納されている複数チャンネルのＭＰＥＧ２−ＴＳパケット列の多重化順序を生成し格納する際には、ＭＰＥＧ２−ＴＳのパケット（１パケット＝１８８ｂｙｔｅ）を全て格納するのではなく、パケットが格納されているチャンネルバッファ１１のパケットの先頭アドレス（３２ｂｉｔ）のみ格納する。そうすることで、パケット列多重化順序格納手段１４のメモリ容量を削減できる。
【００７９】
また、パケット列多重化順序格納手段１４のメモリは、ある一定の大きさの容量を持たなければならない。本実施の形態では、多重化処理をＴ＝１００ｍｓ単位で行うため、最低でも１００ｍｓ分のパケット列の多重化順序を格納しなければならない。出力伝送レートが３８．１Ｍｂｐｓなので、１００ｍｓ分のデータ量は、３．８１Ｍｂｉｔ（＝４７６２５０ｂｙｔｅ）である。ＭＰＥＧ２−ＴＳの１パケット当りの大きさは、１８８ｂｙｔｅであるため、１００ｍｓ分のパケット数は、約２５３４パケットとなる。
【００８０】
しかし、パケット列多重化順序格納手段１４のメモリ容量を１００ｍｓ分（２５３４パケット分）にしてしまうと、データ多重化装置の動作クロック３０ＭＨｚと出力伝送レート３８．１Ｍｂｐｓが非同期であるため、パケット列多重化順序格納手段１４のメモリがオーバーフロー、又はアンダーフローを起こしてしまい、多重化処理が破綻してしまう。
【００８１】
そこで、パケット列多重化順序格納手段１４のメモリは、１００ｍｓ＋αから２００ｍｓ＋αの間でバッファ制御されるのが望ましい。すなわち、パケット列多重化順序格納手段１４のメモリの容量は、３００ｍｓ分程度必要である。本実施の形態では、メモリの容量を８１９２パケット分（約３２３ｍｓ分）とする。すなわち、１パケット分に必要な容量は３２ｂｉｔなので、メモリの総容量は２５６Ｋｂｉｔとなる。なお、本メモリは、ＳＤＲＡＭ、ＤＲＡＭ、ＳＲＡＭ等、どのメモリで実現しても構わない。
【００８２】
図２では、３本のチャンネルのデータを多重化する際の、パケット列多重化順序格納手段の様子を示している。チャンネルＡは、１．５Ｍｂｐｓのデータ、チャンネルＢは、３Ｍｂｐｓのデータ、チャンネルＣは、４Ｍｂｐｓのデータである。パケット列多重化順序格納手段は、８１９２パケット分の先頭アドレス（１パケット当り、３２ｂｉｔ）を格納できる。
【００８３】
多重化処理単位Ｔ＝１００ｍｓで多重化すべきパケットの総数は、伝送レート３８．１Ｍｂｐｓで約２５３４パケットである。チャンネルＡは１．５Ｍｂｐｓであるので、１００ｍｓで１００パケットを多重処理する。チャンネルＢは３Ｍｂｐｓであるので、１００ｍｓで２００パケットを多重処理する。チャンネルＣは４Ｍｂｐｓであるので、１００ｍｓで２６６パケットを多重処理する。１００ｍｓで多重するパケットの総数は２５３４パケットなので、残りの１９６８パケットは、ＮＵＬＬパケット（無効パケット）を多重してトータル２５３４パケットとする。
【００８４】
それぞれのチャンネルのパケットの多重位置は、パケット列多重化順序生成手段により出現間隔が均等になるように多重される。チャンネルＡは、２５３４パケット中、１００パケットが存在するので、パケット列多重化順序格納手段において、約２５パケット毎に出現する。同様に、チャンネルＢは、約１３パケット毎に出現する。同様にチャンネルＣは、約１０パケット毎に出現する。
【００８５】
以下、図１の説明に戻る。
【００８６】
パケット列多重化順序格納状態フラグ生成手段１５では、パケット列多重化順序格納手段１４においてパケット列の格納状態を示すフラグを生成する。上述した通り、パケット列多重化順序格納手段１４のメモリは、１００ｍｓ＋αから２００ｍｓ＋αの間でバッファ制御されるのが望ましい。よって、本実施の形態では、図２に示す通り、１００ｍｓ＋αの位置に、Ａｌｍｏｓｔ　Ｅｍｐｔｙフラグを設定する。さらに、２００ｍｓ＋αの位置に、Ａｌｍｏｓｔ　Ｆｕｌｌフラグを設定する。１００ｍｓ分が約２５３４パケットなので、Ａｌｍｏｓｔ　Ｅｍｐｔｙフラグは、２５６０パケット分の位置に設定する。また、Ａｌｍｏｓｔ　Ｆｕｌｌフラグ５１２０パケット分の位置に設定する。
【００８７】
パケット列多重化総数制御手段１６では、パケット列多重化順序格納状態フラグ生成手段１５により生成されたパケット列の格納状態を示すフラグにより、あらかじめ定めた時間単位（Ｔ＝１００ｍｓ）で多重化を行うパケット列の総数を制御する。
【００８８】
本実施の形態では、１００ｍｓ分のパケット数は、約２５３４パケットであるため、通常、１００ｍｓで多重化するパケットの総数は、２５３４パケットとなる。しかし、上述した通り、毎回、２５３４パケット分のパケット列を生成していると、データ多重化装置の動作クロック３０ＭＨｚと出力伝送レート３８．１Ｍｂｐｓが非同期であるため、パケット列多重化順序格納手段１４のメモリが、いつかオーバーフロー、又はアンダーフローを起こしてしまい、多重化処理が破綻してしまう。
【００８９】
そこで、パケット列多重化順序格納状態フラグ生成手段１５により生成されたＡｌｍｏｓｔ　Ｅｍｐｔｙフラグ、及びＡｌｍｏｓｔ　Ｆｕｌｌフラグを用いてバッファ制御を行う。パケット列多重化総数制御手段１６では、１００ｍｓ単位で多重化するパケット列の総数を制御する。総数を決定する際に、パケット列多重化順序格納状態フラグ生成手段１５により生成したフラグを参照し、Ａｌｍｏｓｔ　Ｅｍｐｔｙフラグがイネーブルであれば、前の１００ｍｓでのパケット列の総数から一定の数だけパケット列の数を増やして、次の１００ｍｓのパケット列の総数とする。Ａｌｍｏｓｔ　Ｆｕｌｌフラグがイネーブルであれば、前の１００ｍｓでのパケット列の総数から一定の数だけパケット列の数を減らして、次の１００ｍｓのパケット列の総数とする。
【００９０】
例えば、前回の１００ｍｓのパケット列の総数が、２５３４パケットであって、Ａｌｍｏｓｔ　Ｅｍｐｔｙフラグがイネーブルであれば、次の１００ｍｓのパケット列の総数を、前回より１パケット増やして、２５３５パケットとする。
【００９１】
逆に、前回の１００ｍｓのパケット列の総数が、２５３４パケットであって、Ａｌｍｏｓｔ　Ｆｕｌｌフラグがイネーブルであれば、次の１００ｍｓのパケット列の総数を、前回より１パケット減らして、２５３３パケットとする。
【００９２】
以上の様に、パケット列多重化総数制御手段１６で求められた次の１００ｍｓのパケット列の総数に従い、パケット列多重化順序生成手段１３では、次の１００ｍｓの多重化順序を生成する。
【００９３】
パケット列出力手段１７では、パケット列多重化順序格納手段１４に格納された一本に多重されたパケット列を、伝送路の規格に準拠した伝送レート（固定レート＝３８．１Ｍｂｐｓ）で出力する。パケット列多重化順序格納手段１４には、ＭＰＥＧ２−ＴＳパケット（１８８ｂｙｔｅ）の先頭アドレス（３２ｂｉｔ）が格納されている。パケット列出力手段１７では、このアドレスに従い、順番にチャンネルバッファ１１からパケット列を取り出して、伝送レート３８．１Ｍｂｐｓに従って伝送路へデータ出力を行う。
【００９４】
ローカルＣＰＵ１８では、多重化に伴う、時間軸情報、ＰＩＤの書き換えをチャンネルバッファ１１のメモリ上で行う。
【００９５】
アドレス制御手段１２では、チャンネルバッファ１１のアドレス制御を行う。データ多重化装置にデータを入力する際には、チャンネルバッファ１１に入力できるだけの空き領域がないと入力できない。なぜならば、空き領域がないと、すでに入力されているデータの上に次の入力データを上書きしてしまうからである。すなわち、チャンネルバッファ１１の各チャンネルの空き状態を監視しながら、データを多重化装置へデータを入力しなければいけない。
【００９６】
すなわち、データ多重化装置への複数チャンネルのデータの入力は、一定の伝送レート（垂れ流し状態）で入力できない。チャンネルバッファ１１に蓄積されているデータが、多重化処理されてデータ多重化装置から出力されていなければ、チャンネルバッファ１１に空き領域ができていないため、次のデータを入力できないからである。
【００９７】
よって、本実施の形態のデータ多重化装置では、チャンネルバッファ１１に空き領域ができてから、次のデータの入力を行う構成となっている。本実施の形態では、ブロック単位でデータ多重化装置へのデータ入力を行う。１ブロックのサイズは、１２８Ｋｂｙｔｅとする。すなわち、アドレス制御手段１２では、多重化処理済みのブロックを一定時間の間、次に入力されるパケット列で上書きされないように、チャンネルバッファ１１のアドレスを制御する。
【００９８】
図３は、本発明の実施の形態を示すチャンネルバッファを説明するための概念図である。
【００９９】
図３は、チャンネルバッファ１１内にある複数チャンネルのバッファの内、１チャンネル分のバッファの構成を示している。本実施の形態では、１２８Ｋｂｙｔｅのブロック単位でチャンネルバッファへデータ入力を行う。１つのチャンネルに対して、８つのブロックを持っており、３つの状態に分けることができる。１つ目は、データ入力中のブロックである。２つ目は、多重化処理中のブロックである。３つ目は、伝送路へ固定レート＝３８．１Ｍｂｐｓで出力中のブロックである。
【０１００】
データ入力中のブロックに関しては、１００ｍｓ単位で１ブロック以上は発生しない。１ブロックのサイズは１２８Ｋｂｙｔｅ（＝１Ｍｂｉｔ）なので、本実施の形態のデータ多重化装置では、１チャンネル当りのデータのレートは、最大１０ＭｂｐｓのＭＰＥＧ２−ＴＳまで対応可能である。なお、１ブロック当り（１２８Ｋｂｙｔｅ）に入っているデータ量は、データ入力が１００ｍｓ単位で１ブロック以下なので、最低でも１００ｍｓ分以上のデータ量となる。
【０１０１】
多重化処理中のブロックに関しては、１００ｍｓ単位での多重化処理なので、最低でも１ブロック分あれば良い。本実施の形態では、３ブロック分確保する。
【０１０２】
伝送路へ固定レート＝３８．１Ｍｂｐｓで出力中のブロックに関しては、本実施の形態では、最低でも４ブロック分必要である。パケット列多重化順序格納手段１４に格納されるパケット列は、ジッタ吸収のためパケット列多重化順序格納状態フラグ生成手段１５により生成されたフラグを用いて、格納しているパケット列の数を制御している。
【０１０３】
パケット列多重化順序格納手段１４に格納できる最大のパケット数は、８１９２パケット（約３２３ｍｓ分）なので、多重化処理後、伝送路へデータが出力されるまで、最大３２３ｍｓかかることになる。すなわち、チャンネルバッファ１１では、多重化処理後、最大３２３ｍｓ分のデータを、保持しておかなければならない。１ブロックで１００ｍｓ分以上のデータ量であるので、４ブロック分のデータを保持しておく必要がある。そうすることで、多重化処理済みのブロックを、次に入力されるパケット列で上書きされることがなくなる。
【０１０４】
以上の様に、本実施の形態によれば、パケット列多重化順序格納状態フラグ生成手段により生成されたフラグを用いて、パケット列多重化総数制御手段でパケット列の総数を制御するので、データ多重化装置の動作クロック３０ＭＨｚと出力伝送レート３８．１Ｍｂｐｓが非同期であっても、パケット列多重化順序格納手段のメモリが、オーバーフロー、又はアンダーフローを起こすことがなく、多重化処理を破綻することなく正常に行うことができる。
【０１０５】
さらに、アドレス制御手段により、チャンネルバッファのアドレスを、あらかじめ定めたブロック単位で制御し、かつ多重化処理済みのブロックを一定時間の間、次に入力されるパケット列で上書きされないようにチャンネルバッファのアドレスを制御する様にしたので、出力バッファを使用せず、チャンネルバッファのみで、データの入力と多重化処理と伝送路の規格に準拠した伝送レートでの出力処理を行うことができる。
【０１０６】
さらに、従来、データ多重化装置の動作クロック３０ＭＨｚと出力伝送レート３８．１Ｍｂｐｓが非同期であるためのジッタの吸収は、出力バッファを用いて行っていたが、本実施の形態によれば、上述した通り、出力バッファを必要とせず、チャンネルバッファのみでジッタ吸収を行うことが可能となり、出力バッファのメモリを削除することができるので、データ多重化装置のコストダウンを行うことができる。
【０１０７】
さらに、従来はチャンネルバッファと出力バッファの２つの記憶手段を介してデータ多重化装置を構成していたが、本実施の形態によれば、チャンネルバッファの１つの記憶手段のみでデータ多重化装置を実現できるため、データ転送にかかる時間を削減でき、データ転送効率を向上することができる。
【０１０８】
以上、実施の形態で説明したように、入力された複数チャンネルのパケット列をチャンネルバッファに格納し多重化処理して多重パケット列を生成し出力する際に、あらかじめ定めた時間単位（Ｔ）で多重化順序を生成し、かつ多重化順序を格納するメモリにおけるパケット列の格納状態を示すフラグにより、あらかじめ定めた時間単位（Ｔ）で多重化を行うパケット列の総数を制御し、かつチャンネルバッファのアドレスは、あらかじめ定めたブロック単位で制御し、かつ多重化処理済みのブロックを一定時間の間、次に入力されるパケット列で上書きされないようにチャンネルバッファのアドレスを制御する様にしたので、出力バッファを使用せず、チャンネルバッファのみで、データの入力と多重化処理と伝送路の規格に準拠した伝送レートでの出力処理を行うことができ、かつチャンネルバッファのみで、データ多重化装置内部の動作周波数と出力の伝送レートとのジッタ吸収を行うことができ、かつ出力バッファのメモリを削除することができ、データ多重化装置のコストダウンを行うことができ、かつデータ転送効率を向上することができる。
【０１０９】
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【０１１０】
本発明を適用可能なデータ多重化装置は、ＭＰＥＧ２−ＴＳパケット列を多重化するデータ多重化装置に限らない。又、映像信号又は音声信号のデータ多重化装置にも限らない。本発明は、１つの記憶手段のみで、任意のディジタルデータを多重化し、伝送路の規格に準拠した伝送レート出力するデータ多重化装置又はデータ多重化方法に適用可能である。
【０１１１】
特に、映像信号、音声信号、又はその他の連続するディジタルデータを多重化するデータ多重化装置、又はデータ多重化方法において有効である。これらのデータは、メモリの最大出力レート又は最大入力レートに近い高速大容量のデータ伝送が必要な場合が多く、データ伝送効率を出来る限り上げることが必要だからである。
【０１１２】
又、データ伝送の最終端末である受信装置（例えば、テレビやステレオ装置）のバッファに蓄えられているディジタルデータが空になると、映像や音声が途切れると言う不都合を生じるため、当該最終端末において、時間軸上の信号の連続性を維持することが求められる。従って、一定以上のデータ伝送の遅延が許されない。そのため、映像信号等のデータ多重化装置等におけるデータ伝送の遅延を出来るだけ小さくし、データ伝送効率の高いシステムを実現することが求められる。かかる点からも、映像信号、音声信号、又はその他のディジタルデータを多重化するデータ多重化装置又はデータ多重化方法に対して、本発明の適用効果が大きい。
【０１１３】
【発明の効果】
以上、詳細に説明したように、本発明によれば、入力された複数チャンネルのパケット列をチャンネルバッファに格納し多重化処理して多重パケット列を生成し出力する際に、あらかじめ定めた時間単位（Ｔ）で多重化順序を生成し、かつ多重化順序を格納するメモリにおけるパケット列の格納状態を示すフラグにより、あらかじめ定めた時間単位（Ｔ）で多重化を行うパケット列の総数を制御し、かつチャンネルバッファのアドレスは、あらかじめ定めたブロック単位で制御し、かつ多重化処理済みのブロックを一定時間の間、次に入力されるパケット列で上書きされないようにチャンネルバッファのアドレスを制御する様にしたので、出力バッファを使用せず、チャンネルバッファのみで、データの入力と多重化処理と伝送路の規格に準拠した伝送レートでの出力処理を行うことができ、かつチャンネルバッファのみで、データ多重化装置内部の動作周波数と出力の伝送レートとのジッタ吸収を行うことができ、かつ出力バッファのメモリを削除することができ、データ多重化装置のコストダウンを行うことができ、かつデータ転送効率を向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すデータ多重化装置のブロック図
【図２】本発明の実施の形態を示すパケット列多重化順序格納手段の概念図
【図３】本発明の実施の形態を示すチャンネルバッファの概念図
【図４】ＭＰＥＧ２−ＴＳフォーマットの概略図
【図５】複数のプログラム番組を同時に多重して伝送する際の各ストリームのＰＩＤの関係を示した図
【図６】複数のプログラム番組から好みのプログラム番組の映像、音声等のストリームを再生する手順を示したフローチャート
【図７】従来のＭＰＥＧ２−ＴＳ多重化装置のブロック図
【図８】ＳＤＲＡＭの構成図
【図９】ＳＤＲＡＭのリードタイミングチャート
【図１０】ＳＤＲＡＭのライトタイミングチャート
【符号の説明】
１１　チャンネルバッファ
１２　アドレス制御手段
１３　パケット列多重化順序生成手段
１４　パケット列多重化順序格納手段
１５　パケット列多重化順序格納状態フラグ生成手段
１６　パケット列多重化総数制御手段
１７　パケット列出力手段
１８　ローカルＣＰＵ
７１　チャンネルバッファ
７２　第１のアドレス制御手段
７３　ローカルＣＰＵ
７４　出力バッファ
７５　第２のアドレス制御手段
【図１】
2004080484.tif 000003
【図２】
2004080484.tif 000004
【図３】
2004080484.tif 000005
【図４】
2004080484.tif 000006
【図５】
2004080484.tif 000007
【図６】
2004080484.tif 000008
【図７】
2004080484.tif 000009
【図８】
2004080484.tif 000010
【図９】
2004080484.tif 000011
【図１０】
2004080484.tif 000012