(57)【要約】【課題】容量値が小さく、抵抗値が高いため、所望のノイズや電圧降下削減効果が得られない。また、スタンダードセルよりも高さの高い容量セルを用いた場合、スタンダードセルベース設計では自動配置が困難であり、スタンダードセルへの電源供給を阻害するため、ＴＡＴと面積増大を生じる。【解決手段】高さがスタンダードセル１０１よりも高くされた高い容量セル１０２と、高い容量セル１０２と同じ高さで、その電源・接地配線と同じ位置に電源・接地配線をもち、内部にスタンダードセルを配置接続するためのセル配置領域１０４および接続用配線をもつカバーセル１０３とを用意する。チップの所要の領域に高い容量セルの高さ基準のセル列を生成し、前記セル列に高い容量セル１０２とカバーセル１０３を配置し、カバーセル１０３の内部にスタンダードセル１０１を配置する。【選択図】  図１
2004335902.tif 000002
【特許請求の範囲】
【請求項１】
高さがスタンダードセルよりも高くされた高い容量セルと、前記高い容量セルと同じ高さで、その電源・接地配線と同じ位置に電源・接地配線をもち、内部にスタンダードセルを配置接続するためのセル配置領域および接続用配線をもつカバーセルとを用意し、
チップの所要の領域に前記高い容量セルの高さ基準のセル列を生成し、
前記セル列に前記高い容量セルと前記カバーセルを配置し、
前記カバーセルの内部に前記スタンダードセルを配置することを特徴とする半導体集積回路の設計方法。
【請求項２】
高さがスタンダードセルの高さの整数倍で、その電源・接地配線が前記スタンダードセルの電源・接地配線の高さの整数倍の位置に交互に配された整数倍高さの容量セルを用意し、
チップの所要の領域に前記整数倍の高さ基準のセル列を生成し、
前記セル列に前記スタンダードセルおよび前記整数倍高さの容量セルを配置することを特徴とする半導体集積回路の設計方法。
【請求項３】
隣接する複数のセル列につき、前記容量セルの高さに応じてセル列どうしを密着させることを特徴とする請求項２に記載の半導体集積回路の設計方法。
【請求項４】
高さがスタンダードセルと同じ容量セルを複数種類用意し、
チップの所要の領域に前記スタンダードセルの高さの整数倍の高さ基準のセル列を生成し、
前記セル列に前記スタンダードセルおよび前記同一高さ容量セルを配置し、
前記容量セルを隣接セルに応じて、前記複数種類の容量セルのうちの適当な容量セルと置換し、隣接する容量セルどうしを結合することを特徴とする半導体集積回路の設計方法。
【請求項５】
セル列の空き領域にスタンダードセルと同じ高さをもつ容量セルまたはダミー容量セルを配置し、配置した前記容量セルまたは前記ダミー容量セルの隣接するセルと構成容量形式に応じて、予め準備された容量素子を挿入し、挿入した容量素子により隣接する容量セルまたはダミー容量セルどうしを結合することを特徴とする半導体集積回路の設計方法。
【請求項６】
プロセスによって決まる面積率に応じて挿入可能な容量セルの個数を求め、
前記求めた個数の容量セルまたはダミー容量セルの塊の状態で配置することを特徴とする請求項４または請求項５に記載の半導体集積回路の設計方法。
【請求項７】
前記容量セルとして、ゲート酸化膜下容量方式の容量セルを用いることを特徴とする請求項１から請求項６までのいずれかに記載の半導体集積回路の設計方法。
【請求項８】
前記容量セルとして、平行平板容量方式の容量セルを用いることを特徴とする請求項１から請求項６までのいずれかに記載の半導体集積回路の設計方法。
【請求項９】
前記平行平板容量方式の容量セルは、電源配線または接地配線をスタンダードセルの高さの整数倍の位置に複数もち、前記複数の電源配線または接地配線と誘電膜とが１箇所のみでコンタクトを介して接続されていることを特徴とする請求項８に記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源配線と接地配線間にノイズ低減のための容量セルを配置した構成の半導体集積回路の設計方法に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路は、一般的に階層設計方法、または、フラット設計方法の何れかの方法で設計されている。
【０００３】
図１８は、従来の一般的な階層設計方法による半導体集積回路の構成を示す図である。この半導体集積回路は、論理回路がスタンダードセルを用いて配置配線されるソフトマクロ１８０１、ＲＯＭ，ＲＡＭ，ハードＩＰ等の所望の機能が予め形成されたハードマクロ１８０２、外部との入出力を行うＩ／Ｏセル１８０３、配線等に使用されるマクロ間領域１８０４で構成されている。
【０００４】
図１９は、図１８におけるソフトマクロ１８０１の一般的な内部の構成を示す図である。図１９において、１０１はＡＮＤ、ＯＲ、ＮＯＴといった基本的な論理やフリップフロップやラッチ等のスタンダードセルである。スタンダードセルは、単位高さの整数倍の一定高さで単位幅の整数倍の幅をもつ。１０９１はスタンダードセル１０１を配置するための領域としてのセル列である。セル列１０９１はスタンダードセル１０１と同じ高さで単位幅の整数倍の幅をもつ。１００９はセル列間領域、１８０２はハードマクロである。図において、太い斜線のハッチングは第１配線層の電源配線、接地配線を示し、平行線のハッチングは第２配線層の電源配線、接地配線を示し、黒の塗りつぶしはコンタクトを示している。スタンダードセル１０１にインバータを示す記号を使用しているが、スタンダードセルはインバータに限るものではない。
【０００５】
従来の半導体集積回路の階層設計方法は、次のように行われる。
【０００６】
（１）論理回路の接続情報に従って、チップサイズ、チップ形状、Ｉ／Ｏセルの配置と、ソフトマクロ１８０１、ハードマクロ１８０２の配置位置を決定し、ソフトマクロ１８０１の大きさ、形状、外部端子位置と外部端子の配線層を決定する。
【０００７】
（２）次に、決定したソフトマクロ１８０１に従って、ソフトマクロ１８０１の内部にセル列１９０１を作成する。スタンダードセル１０１とは高さの異なるハードマクロ１８０２については、予めマニュアルで配置する。
【０００８】
（３）次に、ハードマクロ１８０２と重なっていないセル列１９０１に、論理回路の接続情報やタイミング制約に従って、コンピュータを用いてスタンダードセル１０１の配置配線を行い、ソフトマクロ１８０１をそれぞれ作成する。セル列間領域１９０２は、セル列と同じ幅で単位高さの整数倍の一定高さをもつ。あるいは、配線混雑度が高い場所と低い場所で、セル列と同じ幅で単位高さの整数倍の異なる高さをもつ。
【０００９】
（４）最後に、作成されたソフトマクロ１８０１、ハードマクロ１８０２の配置位置を調整して配置位置を決定し、ソフトマクロ１８０１、ハードマクロ１８０２とＩ／Ｏセル間を配線する。
【００１０】
図２０は、従来の一般的なフラット設計方法による半導体集積回路の構成を示す図である。この半導体集積回路は、ハードマクロ１８０２、Ｉ／Ｏセル１８０３、セル列１９０１、セル列間領域１９０２で構成されている。
【００１１】
従来の半導体集積回路のフラット設計方法は、次のように行われる。論理回路の接続情報に従って、チップサイズ、チップ形状、Ｉ／Ｏセルの配置位置を決定する。スタンダードセル１０１とは高さの異なるハードマクロ１８０２については、予めマニュアルで配置する。チップサイズとチップ形状に基づいて、セル列１９０１を作成し、ハードマクロ１８０２と重なっていないセル列１９０１に、論理回路の接続情報やタイミング制約に従って、コンピュータを用いてスタンダードセルを配置配線する。
【００１２】
ところで、近年のプロセス微細化、ＬＳＩの大規模・高速化に伴って、急峻な回路動作による電流量の変動によるノイズや電圧降下が生じやすくなっている。これらは、電源・接地の配線を通して、半導体集積回路自身、周辺回路や他の装置に悪影響を与えるため、無視できなくなっている。そこで、ノイズや電圧降下を改善するために、電源と接地の間にバイパスコンデンサと呼ばれる容量素子を取り付けている。
【００１３】
例えば、特許文献１においては、次のような対策が提案されている。内部に平行平板のバイパスコンデンサをもつ容量セルを用いる。この容量セルはスタンダードセルと同じ高さをもっている。この容量セルを、セル列において、スタンダードセルが配置されていない空き領域に配置する。さらに、セルの１／ｎの高さをもつ容量をセル列間に埋め尽くす。以上により、面積とＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）の増加を控えつつ、ノイズを低減する。
【００１４】
【特許文献１】
特開平１０−２８４６０５号公報（第５〜９頁、第１５図〜第３２図）
【００１５】
【発明が解決しようとする課題】
特許文献１に記載のスタンダードセル形式の容量セルを使用する方法では、セル高さに制限があり、セル内部の電源・接地配線間に構成できる容量が小さく、抵抗値も大きい。すなわち、スタンダードセル形式の容量セルを並べるだけでは、バイパスコンデンサによるノイズ・電圧降下の低減効果を所望通りには十分に得られない。
【００１６】
また、スタンダードセルと同じ高さの容量セルで大きな容量を確保するには、極端に横方向に長いセル形状となってしまう。そのため、容量セルを挿入できるスペースが確保できない場合には、挿入することができず、適切に対応できない。
【００１７】
そこで、高さがスタンダードセルよりも高くされた容量セルを使用することが考えられる。この場合、容量値、抵抗値を下げることはできる。しかし、スタンダードセルとは高さが異なる容量セルを用いるとなると、スタンダードセルの自動配置アルゴリズムでセル列の空き領域に容量セルとスタンダードセルとを自動的に整列配置することが困難になる。また、電源・接地配線の位置も異なるため、スタンダードセルと容量セルへの電源・接地の配線をそれぞれ用意しなければならない。これらのことが原因で、ＴＡＴと面積を増大させてしまうという課題がある。
【００１８】
本発明は、上記課題を鑑みてなされたものであり、半導体集積回路の面積とＴＡＴの増大とを招くことなく、ノイズや電圧降下を削減できるようにすることを目的とする。
【００１９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００２０】
第１の解決手段として、本発明による半導体集積回路の設計方法は、（１）高さがスタンダードセルよりも高くされた“高い容量セル”と、前記高い容量セルと同じ高さで、その電源・接地配線と同じ位置に電源・接地配線をもち、内部にスタンダードセルを配置接続するためのセル配置領域および接続用配線をもつカバーセルとを用意し、（２）チップの所要の領域に前記高い容量セルの高さ基準のセル列を生成し、（３）前記セル列に前記高い容量セルと前記カバーセルを配置し、（４）前記カバーセルの内部にスタンダードセルを配置する。前記の高い容量セルは、バイパスコンデンサとして効果が得られる容量値や抵抗値をもつ。前記セル列の生成領域は、マクロ間領域のソフトマクロ、ハードマクロやスタンダードセルが配置されていない領域や、あるいはチップ全体の領域である。
【００２１】
上記構成による作用は次のとおりである。高さがスタンダードセルよりも高くされた容量セル（本明細書では、“高い容量セル”と称する）を用いるので、スタンダードセルサイズの容量セルと比べて、容量値増加・抵抗値減少を図ることができる。高い容量セルはスタンダードセルと高さが異なるが、スタンダードセルに対してはカバーセルを用意し、カバーセル内にスタンダードセルを配置することにより、自動配置アルゴリズムによる整列配置が可能となる。したがって、半導体集積回路の面積とＴＡＴを増大させることなく、バイパスコンデンサ（高い容量セル）によるノイズ・電圧降下の低減効果を向上させることができる。
【００２２】
第２の解決手段として、本発明による半導体集積回路の設計方法は、高さがスタンダードセルの高さの整数倍で、その電源・接地配線が前記スタンダードセルの電源・接地配線の高さの整数倍の位置に交互に配された整数倍高さの容量セルを用意し、チップの所要の領域に前記整数倍の高さ基準のセル列を生成し、前記セル列に前記スタンダードセルおよび前記整数倍高さの容量セルを配置するものである。この場合、カバーセルは用いない。
【００２３】
容量セルの高さをスタンダードセルの高さの整数倍することで、スタンダードセルの高さの整数倍の高さ基準のセル列に、従来の自動配置アルゴリズムによって容量セルを配置することが可能となり、ＴＡＴの増大を防ぐことができる。上述のカバーセルを用いる方法ではスタンダードセルの配置に制約を与えるが、本解決手段ではスタンダードセルの配置位置の自由度が高く、バイパスコンデンサの効果を得ながら、さらにタイミング収束や論理変更によるＴＡＴの増大を防ぐことができる。また、上述のカバーセルを用いる方法ではソフトマクロの内部で使用すると面積増大となることからマクロ間領域でしか使用できないが、本解決手段ではソフトマクロの内部でも使用することができる。
【００２４】
上記において、スタンダードセル高さ基準のセル列が複数ある場合には、隣接する複数のセル列につき、前記容量セルの高さに応じてセル列どうしを密着させるものとする。従来では、配線混雑度、チップ面積、論理回路を構成する素子数によって、隣接するセル列どうし間に離間領域を設けているが、第２の解決手段はセル列を密着させることが前提であるので、セル列間領域が存在する場合には、容量セル高さに応じてセル列を密着させ、セル列間領域の位置と高さを変更した状態で、スタンダードセルおよび容量セルの配置を行う。
【００２５】
第３の解決手段として、本発明による半導体集積回路の設計方法は、高さがスタンダードセルと同じ容量セルを複数種類用意し、チップの所要の領域に前記スタンダードセルの高さの整数倍の高さ基準のセル列を生成し、前記セル列に前記スタンダードセルおよび前記同一高さ容量セルを配置し、前記容量セルを隣接セルに応じて、前記複数種類の容量セルのうちの適当な容量セルと置換し、隣接する容量セルどうしを結合するものである。
【００２６】
この構成による作用は次のとおりである。容量セルは、セル単体としてはプロセスによって決まる設計ルールを満足しないが、隣接する容量セルどうしが結合することによって、より大きな容量やより小さな抵抗をもつ容量セルを生成し、かつ、設計ルールも満足できるようになる。
【００２７】
第４の解決手段として、本発明による半導体集積回路の設計方法は、セル列の空き領域にスタンダードセルと同じ高さをもつ容量セルまたはダミー容量セルを配置し、配置した前記容量セルまたは前記ダミー容量セルの隣接するセルと構成容量形式に応じて、予め準備された容量素子を挿入し、挿入した容量素子により隣接する容量セルまたはダミー容量セルどうしを結合するものである。
【００２８】
この構成による作用は次のとおりである。セル列間領域が存在する場合でも、容量セルの隣接状態に応じてセル列間領域を容量素子によって埋めることが可能であり、さらに大きな容量や小さい抵抗の容量セルまたはダミー容量セルを生成することができる。そして、容量素子の挿入は、容量セルやダミー容量セルの隣接状態とセル列の方向に応じてパターン化でき、コンピュータを用いて自動的に挿入可能であり、僅かなＴＡＴの増加で処理できる。
【００２９】
上記の第３または第４の解決手段において好ましい態様は、プロセスによって決まる面積率に応じて挿入可能な容量セルの個数を求め、前記求めた個数の容量セルまたはダミー容量セルの塊の状態で配置することである。
【００３０】
これによる作用は次のとおりである。隣接状態に応じて容量セルやダミー容量セルを結合する方法では、セル列に広い空き領域が存在する場合に多くのセルが結合するため、面積率の上限を超えることがある。そこで、プロセスによって決まる面積率と結合による面積増を加味して挿入できる容量セルまたはダミー容量セルの個数を求め、その個数の容量セルまたはダミー容量セルの塊の状態で配置する。これにより、広い空き領域が存在する場合であっても、面積率の上限を超えない状態での配置が可能となる。
【００３１】
なお、上記において、前記容量セルとしては、ゲート酸化膜下容量方式の容量セルを用いてもよいし、あるいは、平行平板容量方式の容量セルを用いてもよい。後者の場合、前記平行平板容量方式の容量セルは、電源配線または接地配線をスタンダードセルの高さの整数倍の位置に複数もち、前記複数の電源配線または接地配線と誘電膜とが１箇所のみでコンタクトを介して接続されているものでもよい。
【００３２】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の設計方法の実施の形態を図面に基づいて説明する。
【００３３】
（実施の形態１）
本発明の実施の形態１における半導体集積回路の設計方法を図１、図２を用いて説明する。
【００３４】
図１は容量セルおよびカバーセルの特徴を示す図である。図１（ａ）はスタンダードセル１０１を示す。図１（ｂ）はスタンダードセル１０１よりも高さの高い第１の容量セル１０２を示す。図１（ｃ）は第１の容量セル１０２と同じ高さの第１のカバーセル１０３を示す。この第１のカバーセル１０３は、内部にセル配置領域１０４を有している。図１（ｄ）は第１の容量セル１０２よりもさらに高さの高い第２の容量セル１０５を示す。図１（ｅ）および図１（ｆ）は第２の容量セル１０５と同じ高さの第２のカバーセル１０６，１０７を示す。図において、左下がりの太い斜線のハッチングは第１配線層の電源配線を示し、右下がりの太い斜線のハッチングは第１配線層の接地配線を示し、縦方向の平行線のハッチングは第２配線層の電源配線を示し、横方向の平行線のハッチングは第２配線層の接地配線を示し、黒の塗りつぶしはコンタクトを示している。なお、第１の容量セル１０２、第２の容量セル１０５の容量を構成する構造は、本発明の特徴と直接関係しないため、容量を示す記号を用いて簡略化する。
【００３５】
図１（ｃ）に示すように、第１のカバーセル１０３は、第１の容量セル１０２と同じ高さで、第１の容量セル１０２の電源・接地配線と同じ位置に電源・接地配線をもち、内部にスタンダードセル１０１を配置するためのセル配置領域１０４をもっている。セル配置領域１０４は、スタンダードセル１０１の電源・接地配線と接続するための電源・接地配線をもっている。
【００３６】
図１（ｅ），（ｆ）に示すように、第２のカバーセル１０６，１０７は、第２の容量セル１０５と同じ高さで、第２の容量セル１０５の電源・接地配線と同じ位置に電源・接地配線をもち、内部にスタンダードセル１０１を配置するためのセル配置領域１０４を複数列もっている。セル配置領域１０４は、スタンダードセル１０１の電源・接地配線と接続するための電源・接地配線をもっている。
【００３７】
図１（ｅ）に示す第２のカバーセル１０６は、第１配線層だけで複数列のセル配置領域１０４への電源・接地配線を構成しており、電源・接地が片側接続となっている。これに対して、図１（ｆ）に示すカバーセル１０７は、第２配線層を用いて、両側接続でセル配置領域１０４へ電源・接地配線を構成している。第２のカバーセル１０６は、片側電源供給、かつ、第１配線層以下の層だけで構成しているため、セル列に配置できるセル数がカバーセル１０７に比べて少なくなるが、配線時に第２配線層を有効に使うことができる。
【００３８】
ここでの説明では、第１の容量セル１０２が、予め用意されたバイパスコンデンサとして効果が得られる容量値や抵抗値をもつものであるとする。そして、ソフトマクロ、ハードマクロ、スタンダードセルが配置されていないマクロ間領域に、第１の容量セル１０２の高さ基準のセル列を生成するものとする。また、マクロ間のタイミングを収束させるためのリピータとして、あるいは後の論理変更に対応するためのボーナスセルとして、マクロ間にスタンダードセル１０１を配置することとする。このために、図２に例示するように、第１の容量セル１０２の高さ基準のセル列に、第１のカバーセル１０３を予め配置する。次いで、第１の容量セル１０２の高さ基準のセル列の空き領域に、第１の容量セル１０２を配置する。そして、第１のカバーセル１０３の内部のセル配置領域１０４に、リピータセルやボーナスセルとしてのスタンダードセル１０１を配置する。以上の方法によって配置を行った結果の一部が図２に示されている。
【００３９】
第１の容量セル１０２と同じ高さのセル列を用いることで、従来と同様の自動配置アルゴリズムを用いても、第１の容量セル１０２と第１のカバーセル１０３を配置することが可能となり、ＴＡＴの増大を防ぐことができる。
【００４０】
階層設計方法では、マクロ間に配置されるスタンダードセルは少ないので、第１のカバーセル１０３を用いることで、バイパスコンデンサの効果を得ながら、タイミング収束や論理変更によるＴＡＴの増大を防ぐことができる。
【００４１】
また、近年の微細化プロセスでは、多層配線を用いることが多く、第１配線層の配線が余り使用されない傾向が見られ、本実施の形態の第１の容量セル１０２や第１のカバーセル１０３は、第１配線層以下の層で構成されていることから、面積増加の影響も小さい。
【００４２】
なお、容量セルとカバーセルの幅は、スタンダードセルと同様に、単位幅の整数倍の幅で複数個用意してもよい。カバーセル内部のセル配置領域が１列と２列のカバーセルを示したが、容量セルの高さに応じて、カバーセル内部にさらに多くのセル配置領域をもっていてもよい。また、カバーセルの詳細な構造は、図１に示した以外の構造でもよい。
【００４３】
半導体装置を製造する際に正常にパターンを生成するために、例えば１００μｍ×１００μｍに３０％以上６５％未満というような指定面積当たりの各層の面積率がプロセス毎に決められており、バイパスコンデンサとして効果の得られる容量値や抵抗値に加えて、面積率を満足するように予め容量セルを作成してもよい。
【００４４】
（第２の実施の形態）
本発明の実施の形態２における半導体集積回路の設計方法を図３〜図６を用いて説明する。
【００４５】
図３は電源・接地の配線を交互にもつ代表的な容量セルの特徴を示す。図４、図５も同様である。これらの容量セルは、バイパスコンデンサとして効果が得られる容量値と抵抗値を有している。これらの容量セルは、スタンダードセルの整数倍の高さをもち、かつ、スタンダードセルの高さの整数倍の位置に電源・接地の配線を交互にもっている。
【００４６】
図３に示す容量セルは、ゲート酸化膜下に容量をもつ方式の容量セルである。その高さは、スタンダードセルの２倍となっている。
【００４７】
図３（ｂ）に示す容量セル４０１と図３（ｅ）に示す容量セル４０３とは、トランジスタのゲートと電源・接地配線との接続方法が異なっている。
【００４８】
図３（ｃ）は、図３（ｂ）の容量セル４０１において、スタンダードセル１０１の高さの整数倍の位置に存在する電源・接地配線の図示を省略することにより、中央部にあるゲート酸化膜下の容量が大きな容量を形成していることを分かり易くしている。図３（ｆ）は、図３（ｅ）の容量セル４０３において同様の関係となっている。図３（ｄ）に示す容量セル４０２と図３（ｇ）に示す容量セル４０４とは、トランジスタのゲートと電源・接地配線との接続方法が異なっている別の例を示す。
【００４９】
図３（ｂ）の容量セル４０１と図３（ｄ）の容量セル４０２との関係は、電源・接地配線の順番を変えることで、大きな容量を電源・接地配線側の何れに設けるかを選択できるようにしている。図３（ｅ）の容量セル４０３と図３（ｇ）の容量セル４０４との関係も同様である。
【００５０】
図４は、平行平板の容量をもつ方式の容量セルを示す。この容量セルの高さは、スタンダードセルの２倍となっている。
【００５１】
図４（ｂ）に示す容量セル５０１については、その断面構造として２種類のものが考えられる。図４（ｃ），（ｄ）に示す容量セル５０１ａと、図４（ｅ），（ｆ）に示す容量セル５０１ｂとである。図４（ｃ），（ｅ）はそれぞれ容量セル５０１を縦方向に切断した場合の断面図である。図４（ｄ），（ｆ）はそれぞれ図４（ｂ）において容量セル５０１の丸をつけた部分を横方向に切断した場合の断面図である。
【００５２】
容量セル５０１ａ，５０１ｂは、電源配線に繋がる第１の誘電体層が上位に、接地配線に繋がる第２の誘電体層が下位にあり、両誘電体層の間に平行平板容量が形成されている。容量セル５０１ａの場合は、接地配線が第２の誘電体層とだけ接続しているのに対して、容量セル５０１ｂの場合は、さらにシリコン基板とも接続している。第１の誘電体層と接地配線および第２の誘電体層とは、もちろん電気的にショートしていない。
【００５３】
図４（ｇ）に示す容量セル５０２は、電源配線に繋がる第１の誘電体層が下位に、接地配線に繋がる第２の誘電体層が上位にあり、両誘電体層の間に平行平板容量が形成されている。容量セル５０２の断面構造も２種類のものが考えられる。図４（ｈ）に示す容量セル５０２ａと、図４（ｉ）に示す容量セル５０２ｂとである。図４（ｈ），（ｉ）はそれぞれ容量セル５０２を縦方向に切断した場合の断面図である。容量セル５０２ａは、電源配線が第１の誘電体層とだけ接続しているのに対して、容量セル５０２ｂは、さらにシリコン基板とも接続している。
【００５４】
図４（ｊ）に示す容量セル５０３は、電源配線に繋がる第１の誘電体層と接地配線に繋がるシリコン基板との間に平行平板容量が形成されている。図４（ｋ）は容量セル５０３を縦方向に切断した場合の断面図、図４（ｌ）は容量セル５０３の丸の部分を横方向に切断した場合の断面図である。
【００５５】
図４（ｍ），（ｎ）に示す容量セル５０４は、電源・接地配線の位置が容量セル５０３とは逆に構成されている。すなわち、電源配線に繋がるシリコン基板と接地配線に繋がる第１の誘電体層との間に平行平板容量が形成されている。
【００５６】
図５は、スタンダードセルの３倍高さの平行平板方式の容量セルを示す。
【００５７】
図５（ｂ）に示す容量セル６０１は、電源配線に繋がる第１の誘電体層が上位に、接地配線に繋がる第２の誘電体層が下位にあり、両誘電体層の間に平行平板容量が形成されている。図５（ｃ）は容量セル６０１を縦方向に切断した場合の断面図である。
【００５８】
図５（ｄ）に示す容量セル６０２は、上記とは逆に、電源配線に繋がる第１の誘電体層が下位に、接地配線に繋がる第２の誘電体層が上位にあり、両誘電体層の間に平行平板容量が形成されている。容量セル６０２の断面構造については２種類のものが考えられる。図５（ｅ）に示す容量セル６０２ａと図５（ｆ）に示す容量セル６０２ｂとである。図５（ｅ），（ｆ）はそれぞれ容量セル６０２を縦方向に切断した場合の断面図である。容量セル６０２ａの場合は、接地配線が第２の誘電体層とだけ接続しているのに対して、容量セル６０２ｂの場合は、さらにシリコン基板とも接続している。
【００５９】
図５（ｇ）に示す容量セル６０３は、電源配線に繋がる第１の誘電体層と接地配線に繋がるシリコン基板との間に平行平板容量が形成されている。図５（ｈ）は容量セル６０３を縦方向に切断した場合の断面図である。
【００６０】
図５（ｉ）に示す容量セル６０４は、上記とは逆に、接地配線に繋がる第１の誘電体層と電源配線に繋がるシリコン基板との間に平行平板容量が形成されている。図５（ｊ）は容量セル６０４を縦方向に切断した場合の断面図である。
【００６１】
ここでの説明では、容量セル６０１が、予め用意されたバイパスコンデンサとして効果が得られる容量値や抵抗値をもつものであるとする。図６に示すように、ハードマクロやスタンダードセルが配置されていない領域に、スタンダードセル１０１の高さ基準のセル列を密着させて生成する。生成したセル列の空き領域に、論理回路の接続情報やタイミング制約に従って、スタンダードセル１０１を配置する。その後、セル列の空き領域に容量セル６０１を配置する。
【００６２】
容量セル６０１の高さをスタンダードセル１０１の高さの整数倍することで、スタンダードセル１０１のセル列に、従来の自動配置アルゴリズムによって容量セル６０１を配置することが可能となり、ＴＡＴの増大を防ぐことができる。
【００６３】
上述の実施の形態１の方法に比べて、スタンダードセル１０１の配置位置の自由度が高いので、バイパスコンデンサの効果を得ながら、さらにタイミング収束や論理変更よるＴＡＴの増大を防ぐことができる。
【００６４】
また、上述の実施の形態１の方法は、スタンダードセル１０１の配置に制約を与えるため、ソフトマクロの内部で使用すると面積増大となるため、マクロ間領域でしか使用できないが、本実施の形態２の方法は、ソフトマクロの内部でも使用できる。
【００６５】
なお、本実施の形態２において、スタンダードセルの高さの２倍と３倍の容量セルを用いて説明を行ったが、さらに高さの高い容量セルを用いてもよい。平行平板の容量とゲート酸化膜下の容量によるバイパスコンデンサを容量セルに用いたが、他の構造で容量を形成してもよい。ただし、論理回路の接続を行う配線時に面積増大を防ぐために、容量は第１配線層以下の層で形成されることが望ましい。また、容量セルの幅は、スタンダードセル同様に単位幅の整数倍の幅で複数個用意してもよい。
【００６６】
容量セルを配置する際に、容量セルを多く配置するために、タイミング制約を満足する範囲内や配線混雑度を悪化させない範囲内でスタンダードセルを微小移動させて、縦方向に空き領域を生成してもよい。
【００６７】
半導体装置を製造する際に正常にパターンを生成するために、例えば１００μｍ×１００μｍに３０％以上６５％未満というような指定面積当たりの各層の面積率がプロセス毎に決められており、バイパスコンデンサとして効果の得られる容量値や抵抗値に加えて、面積率を満足するように予め容量セルを作成してもよい。
【００６８】
（実施の形態３）
本発明の実施の形態３における半導体集積回路の設計方法を図７を用いて説明する。
【００６９】
ここでの説明では、容量セル６０１が、予め用意されたバイパスコンデンサとして効果が得られる容量値や抵抗値をもつものであるとする。
【００７０】
容量セル６０１の断面構造として大きく３種類のものが考えられる。図７（ｃ）に示す容量セル６０１ａは、第１の誘電体層が２つの電源配線に接続されている。図７（ｄ）に示す容量セル６０１ｂは、第１の誘電体層は上側の電源配線だけに接続されている。図７（ｅ）に示す容量セル６０１ｃは、第１の誘電体層は下側の電源配線だけに接続されている。図７（ｃ）〜（ｅ）は、それぞれ容量セル６０１を縦方向に切断した場合の断面図である。
【００７１】
バイパスコンデンサについては、フリップフロップ、クロックバッファ、高駆動能力スタンダードセルに対して、大きな容量の容量セルを配置することが望ましい。そこで、容量セル６０１を配置する際に、容量セル６０１の周辺のスタンダードセルが配置されたセル列に、直接大きな容量の容量セルが繋がるように電源・接地配線と接続する場所を切り替えたセルを使い分けることで、バイパスコンデンサを効果的に活用することができる。
【００７２】
なお、本実施の形態３では、容量セル６０１を用いて説明したが、他の平行平板構造で容量が形成されたセルでも、スタンダードセルの高さの位置に電源・接地配線が交互に構成されているものであれば、同様の効果を得ることができる。また、スタンダードセルの３倍高さの容量セルを用いて説明したが、他の高さの容量セルでもよい。
【００７３】
半導体装置を製造する際に正常にパターンを生成するために、例えば１００μｍ×１００μｍに３０％以上６５％未満というような指定面積当たりの各層の面積率がプロセス毎に決められており、バイパスコンデンサとして効果の得られる容量値や抵抗値に加えて、面積率を満足するように予め容量セルを作成してもよい。
【００７４】
（実施の形態４）
本発明の実施の形態４における半導体集積回路の設計方法を図８を用いて説明する。
【００７５】
従来の設計方法では、セル列間領域１９０２は、配線混雑度やチップ面積と論理回路を構成する素子数によって、セル列と同じ幅で、単位高さの整数倍の一定高さになったり、あるいは、配線混雑度が高い場所と低い場所とで、セル列と同じ幅で単位高さの整数倍の異なる高さになったりする場合がある。上記の実施の形態２，３の容量セルの場合には、セル列を密着させることが前提条件であるので、セル列間領域が生じていると配置することができない。そこで、セル列間領域が存在する場合には、容量セル高さに応じてセル列を密着させた後、スタンダードセルの配置および容量セルの配置を行う。
【００７６】
図８（ａ）は、従来のセル列１９０１とセル列間領域１９０２を示す。
【００７７】
これに対して、図８（ｂ）に示すように、スタンダードセル高さの３倍の高さをもつ容量セルを使用する場合には、３つのセル列１９０１を密着させる。また、図８（ｃ）に示すように、スタンダードセル高さの２倍の高さをもつ容量セルと３倍の高さをもつ容量セルとを混在して使用する場合には、２つのセル列１９０１を密着させるとともに、３つのセル列１９０１を密着させる。
【００７８】
（実施の形態５）
本発明の実施の形態５における半導体集積回路の設計方法を図９および図１０を用いて説明する。
【００７９】
図９は、スタンダードセル１０１と同じセル高さで、ゲート酸化膜下容量方式によりバイパスコンデンサを形成する容量セルを示す。図９（ｂ）は従来の容量セルを示す。本実施の形態では、図９（ｃ）〜（ｒ）に示す各種構造の容量セル１００２〜１０１８が用いられる。
【００８０】
図１０は、スタンダードセル１０１と同じセル高さで、平行平板容量方式によりバイパスコンデンサを形成する容量セルを示す。図１０（ｕ）は従来の容量セルを示す。本実施の形態では、図１０（ｂ）〜（ｙ）に示す各種構造の容量セル１１０２〜１１１８が用いられる。
【００８１】
図１０（ｕ）は、図１０（ｔ）に示すスタンダードセル１０１と同じセル高さで、平行平板の容量によりバイパスコンデンサを形成する容量セル１１０１を示す。図１０（ｇ）に示す容量セル１１２０は、図１０（ｂ）〜（ｆ）の容量セル１１０２，１１０３，１１０４，１１０６，１１０７を縦方向に切断した場合の断面図である。図１０（ａ）に示す容量セル１１２２は、容量セル１１０２，１１０３，１１０６，１１０７に丸を付けた付近を横方向に切断した場合の断面図である。図１０（ｌ），（ｍ）に示す容量セル１１２３，１１２４は、図１０（ｈ）〜（ｋ）に示す容量セル１１０８，１１０９，１１１０，１１１１を縦方向に切断した場合の断面図である。図１０（ｌ）と（ｍ）との違いは、第１の誘電体層が電源配線と繋がっているか繋がっていないかである。図１０（ｓ）に示す容量セル１１２５は、図１０（ｎ）〜（ｒ）に示す容量セル１１１２，１１１３，１１１４，１１１５，１１１６を縦方向に切断した場合の断面図である。図１０（ｘ）に示す容量セル１１２６は、図１０（ｕ）〜（ｗ）に示す容量セル１１０１，１１１７，１１１８を縦方向に切断した場合の断面図である。図１０（ｚ）に示す容量セル１１２７は、図１０（ｙ）に示す容量セル１１０５を縦方向に切断した場合の断面図を示す。
【００８２】
ハードマクロやスタンダードセルが配置されていない領域にスタンダードセル高さ基準のセル列を生成する。生成したセル列の空き領域に論理回路の接続情報やタイミング制約に従って、スタンダードセル１０１を配置する。その後、セル列の空き領域に容量セル１００１または容量セル１１０１を配置する。
【００８３】
スタンダードセルと同じ高さをもつ容量セル１００１または容量セル１１０１の隣接状態を調べ、隣接状態に応じて容量セル１００１〜１０１８、または、容量セル１１０１〜１１１８の容量セルと各々置換して、容量セル同士を合体させ、より大きな容量やより小さい抵抗値の容量セルを生成する。
【００８４】
容量セル１００２〜１０１８、または、容量セル１１０２〜１１１８は、セル単体としては、プロセスによって決まる設計ルールを満足しないセルであるが、容量セル同士が結合することによって、より大きな容量やより小さな抵抗をもつ容量セルを生成すると共に、プロセスによって決まる設計ルールも満足する。
【００８５】
図１１は、従来の方法により、スタンダードセル１０１ならびにこれと同じセル高さをもつ図９のゲート酸化膜下方式の容量セル１００１を配置した結果を示す。
【００８６】
図１２は、図１１の配置に対して、本実施の形態における容量セルの置換えを行った結果を示す。容量セルと隣接するセルの位置関係によって、図９の各容量セルが使用されていることが分かる。図１１、図１２では、容量セル同士の結合を分かり易くするために、スタンダードセルの上下の辺の電源・接地配線を省略している。
【００８７】
図１３は、従来の方法により、スタンダードセル１０１ならびにこれと同じセル高さをもつ図１０の平行平板方式の容量セル１１０１を配置した結果を示す。
【００８８】
図１４は、図１３の配置に対して、本実施の形態における容量セルの置換えを行った結果を示す。容量セルと隣接するセルの位置関係によって、図１０の各容量セルが使用されていることが分かる。図１３、図１４では、容量セル同士の結合を分かり易くするために、スタンダードセルの上下の辺の電源・接地配線を省略している。
【００８９】
本実施の形態によれば、非矩形形状のセル列の空き領域であっても、より大きな容量やより小さい抵抗の容量セルを生成することができる。容量セルの置換えは、容量セルの隣接状態とセル列の回転方向によってパターン化できるので、コンピュータを用いて自動的に置換え可能であり、僅かなＴＡＴの増加で処理できる。
【００９０】
なお、本実施の形態５において、１種類の幅の容量セルを用いたが、単位幅の整数倍の幅をもつ複数の容量セルを用いてもよい。また、結合した後の容量値や抵抗値に上限を設けて、容量セルの結合数に制限を設けてもよい。
【００９１】
（実施の形態６）
本発明の実施の形態６における半導体集積回路の設計方法を図１５を用いて説明する。
【００９２】
図１５（ａ）に示す容量セル１００１は、スタンダードセルと同じセル高さで、ゲート酸化膜下の容量によりバイパスコンデンサを形成する。図１５（ｂ）〜（ｈ）に示す容量素子１７０１〜１７０７は、ゲート酸化膜下容量を形成するために必要なものであり、容量素子１７０１〜１７０６は、各容量セルの上下方向の隣接状態に応じて挿入され、容量素子１７０７は、各容量セルの左右方向の隣接状態に応じて挿入される。
【００９３】
図１５（ｉ）はダミー容量セル１７２２を示す。このダミー容量セル１７２２は、スタンダードセルと同じセル高さで、平行平板の容量によりバイパスコンデンサを形成する。図１５（ｋ），（ｍ），（ｏ），（ｑ），（ｓ），（ｕ）に示す容量素子１７０８，１７１０，１７１２，１７１４，１７１６，１７１８は、平行平板容量を形成するために必要なものであり、容量素子１７０８，１７１０，１７１２，１７１４は、各容量セルの上下方向の隣接状態に応じて挿入され、容量素子１７１６，１７１８は、各容量セルの左右方向の隣接状態に応じて挿入される。図１５（ｌ）は容量素子１７０８を縦方向に切断した場合の断面図であり、同様に図１５（ｎ）は容量素子１７１０を、図１５（ｐ）は容量素子１７１２を、図１５（ｒ）は容量素子１７１４を、図１５（ｔ）は容量素子１７１６を、図１５（ｖ）は容量素子１７１８をそれぞれ縦方向に切断した場合の断面図である。
【００９４】
図１５（ｗ）に示す容量セル１７２０は、接地配線が第２の誘電体層に接続された形式のものである。図１５（ｘ）は容量セル１７２０を縦方向に切断した場合の断面図である。
【００９５】
図１６（ａ）は、従来の方法により、スタンダードセル１０１ならびにこれと同じセル高さをもつ容量セル１００１を配置した結果を示す。
【００９６】
図１６（ａ）に対して、容量セル１００１の隣接状態に応じて、容量素子を挿入した結果を図１６（ｂ）に示す。容量セル１００１が左右方向で隣接している個所には、容量素子１７０７が挿入され、容量セル１００１が上下方向で隣接している個所には、容量素子１７０１，１７０２が挿入されている。
【００９７】
図１６（ｃ）は、従来の方法により、スタンダードセル１０１ならびにこれと同じセル高さをもつダミー容量セル１７２２を配置した結果を示す。
【００９８】
図１６（ｃ）に対して、ダミー容量セル１７２２の隣接状態に応じて、容量素子を挿入した結果を図１６（ｄ）に示す。ダミー容量セル１７２２が左右方向で隣接している個所には、ダミー容量セルのセル列内での回転方向に応じて容量素子１７１６，１７１８が挿入され、ダミー容量セル１７２２が上下方向で隣接している個所には、容量素子１７１０と１７１２が挿入されている。
【００９９】
本実施の形態によれば、セル列間領域１９０２が存在する場合でも、容量セルの隣接状態に応じてセル列間領域１９０２を容量素子によって埋めることが可能であり、さらに大きな容量や小さい抵抗の容量セルを生成することができる。容量素子の挿入は、容量セルやダミー容量セルの隣接状態とセル列の回転方向によってパターン化できるので、コンピュータを用いて自動的に置き換え可能であり、僅かなＴＡＴの増加で処理できる。
【０１００】
なお、本実施の形態において、１種類の幅の容量セルを用いたが、単位幅の整数倍の幅をもつ複数の容量セルを用いてもよい。また、結合した後の容量値や抵抗値に上限を設けて、容量セルの結合数に制限を設けてもよい。
【０１０１】
（実施の形態７）
半導体装置を製造する際に正常にパターンを生成するために、例えば１００μｍ×１００μｍに３０％以上６５％未満というように、指定面積当たりの各層の面積率がプロセス毎に決められている。上述の実施の形態５や実施の形態６のように容量セルの隣接状態に応じて容量セルを結合する方法では、セル列１９０１に広い空き領域が存在する場合、大量の容量セルが結合するため、面積率の上限を超えることがある。
【０１０２】
そこで、セル列１９０１に広い空き領域が存在する場合、プロセスによって決まる面積の領域内部に容量セルを構成する各層の面積率を抽出し、面積率と結合による面積増を加味して挿入できる容量セルの個数を求める。
【０１０３】
次に、バイパスコンデンサとして効果が得られる容量値や抵抗値を実現するために必要な容量セルについて、上記で求めた個数の容量セルを一塊とする。これが図１７に示す容量セルの塊１７３０である。容量セルの塊１７３０をセル列１９０１の広い空き領域に配置する。
【０１０４】
全ての容量セルを配置した後、上述の実施の形態５または実施の形態６の方法に従って容量セルの結合を行う。
【０１０５】
本実施の形態によれば、広い空き領域が存在する場合であっても、面積率の上限を超えない状態での配置が可能となる。
【０１０６】
【発明の効果】
以上のように本発明によれば、スタンダードセルの自動配置アルゴリズムを用いながら、スタンダードセルサイズの容量セルよりも大きな容量や小さい抵抗値の容量セルまたはダミー容量セルや容量素子を狭いスペースにおいても配置できるため、半導体集積回路の面積増加やＴＡＴ増大を招くことなく、ノイズや電圧降下による悪影響を効果的に抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の設計方法での容量セルおよびカバーセルの特徴を示す図
【図２】本発明の実施の形態１における半導体集積回路の設計方法での配置結果を示す図
【図３】本発明の実施の形態２における半導体集積回路の設計方法でのスタンダードセルの２倍高さのゲート酸化膜下容量方式の容量セルを示す図
【図４】本発明の実施の形態２における半導体集積回路の設計方法でのスタンダードセルの２倍高さの平行平板容量方式の容量セルを示す図
【図５】本発明の実施の形態２における半導体集積回路の設計方法でのスタンダードセルの３倍高さの平行平板容量方式の容量セルを示す図
【図６】本発明の実施の形態２における半導体集積回路の設計方法での配置結果を示す図
【図７】本発明の実施の形態３における半導体集積回路の設計方法でのスタンダードセルの３倍高さの平行平板容量方式の容量セルを示す図
【図８】本発明の実施の形態４における半導体集積回路の設計方法でのセル列とセル列間領域を示す図
【図９】本発明の実施の形態５における半導体集積回路の設計方法でのスタンダードセルと同じセル高さのゲート酸化膜下容量方式の容量セルと置換する際に用いる容量セル群を示す図
【図１０】本発明の実施の形態５における半導体集積回路の設計方法でのスタンダードセルと同じセル高さの平行平板容量方式の容量セルと置換する際に用いる容量セル群を示す図
【図１１】従来の方法でスタンダードセルならびにスタンダードセルと同じセル高さをもつゲート酸化膜下容量方式の容量セルを配置した結果を示す図
【図１２】図１１の配置結果に対して本発明の実施の形態５における半導体集積回路の設計方法でゲート酸化膜下容量方式の容量セルの置換を行った結果を示す図
【図１３】従来の方法でスタンダードセルならびにスタンダードセルと同じセル高さをもつ平行平板容量方式の容量セルを配置した結果を示す図
【図１４】図１３の配置結果に対して本発明の実施の形態５における半導体集積回路の設計方法で平行平板容量方式の容量セルの置換を行った結果を示す図
【図１５】本発明の実施の形態６における半導体集積回路の設計方法での容量セル、ダミー容量セルと容量素子を示す図
【図１６】本発明の実施の形態６における半導体集積回路の設計方法での配置結果を示す図
【図１７】本発明の実施の形態７における半導体集積回路の設計方法での配置結果を示す図
【図１８】従来の一般的な階層設計方法による半導体集積回路の構成を示す図
【図１９】従来の一般的なソフトマクロ内部の構成を示す図
【図２０】従来の一般的なフラット設計方法による半導体集積回路の構成を示す図
【符号の説明】
１０１  スタンダードセル
１０２  スタンダードセルより高さの高い第１の容量セル
１０３  第１の容量セルと同じ高さのカバーセル
１０４  カバーセル内部のセル配置領域
１０５  第１の容量セルよりもさらに高さの高い容量セル
１０６，１０７  第２の容量セルと同じ高さのカバーセル
４０１，４０２，４０３，４０４  スタンダードセルの２倍高さのゲート酸化膜下容量方式の容量セル
５０１，５０２，５０３  スタンダードセルの２倍高さの平行平板容量方式の容量セル
６０１，６０２，６０３，６０４  スタンダードセルの３倍高さの平行平板容量方式の容量セル
１００１  スタンダードセルと同じセル高さのゲート酸化膜下容量方式の容量セル
１００２〜１０１８  置換する際に用いられるゲート酸化膜下容量方式の容量セル
１１０１  スタンダードセルと同じセル高さの平行平板容量方式の容量セル
１１０２〜１１１８  置換する際に用いられる平行平板容量方式の容量セル
１７０１〜１７０７  ゲート酸化膜下容量方式の容量セルを形成するための容量素子
１７０８，１７１０，１７１２，１７１４，１７１６，１７１８  平行平板容量方式の容量セルを形成するの容量素子
１７２２  ダミー容量セル
１８０１  ソフトマクロ
１８０２  ハードマクロ
１８０３  Ｉ／Ｏセル
１８０４  マクロ間領域
１９０１  セル列
１９０２  セル列間領域
【図１】
2004335902.tif 000003
【図２】
2004335902.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004335902.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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