(57)【要約】【課題】コンタクトホールを容易且つ確実に効率よく形成することができる半導体装置の製造方法及び半導体装置を提供する。【解決手段】水素バリア膜７に、配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース電極及びドレイン電極とを接続する第一のコンタクトホールＨ１を通すための除去領域７Ａを形成し、この除去領域７Ａの内側に、第一のコンタクトホールＨ１を形成する。【選択図】        図１
2004335537.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に、半導体素子を形成する工程と、
前記半導体素子が形成された前記半導体層の上面全体に、第一の層間絶縁層を形成する工程と、
前記第一の層間絶縁層の上面に、強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタが形成された第一の層間絶縁層の上面全体に、強誘電体劣化防止膜を形成する工程と、
前記強誘電体劣化防止膜のうち、少なくとも前記半導体素子へ接続される第一のコンタクトホール形成予定部位を含む領域を除去する工程と、
前記第一のコンタクトホール形成予定部位が除去された後の前記強誘電体劣化防止膜の上面全体に、第二の層間絶縁層を形成する工程と、
前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記半導体素子に接続される第一のコンタクトホールを形成するとともに、前記第二の層間絶縁層に、前記強誘電体キャパシタに接続される第二のコンタクトホールを形成する工程と、
前記第一のコンタクトホール及び前記第二のコンタクトホールが形成された前記第二の層間絶縁層上に、配線層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記強誘電体劣化防止膜のうち、前記第一のコンタクトホール形成予定部位を含む最小限の領域のみを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記強誘電体劣化防止膜のうち、前記強誘電体キャパシタの上面及び側面を除いた全ての領域を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体素子として、ＭＩＳトランジスタを形成することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第一のコンタクトホールを、前記ＭＩＳトランジスタのゲート電極、ソース電極、及びドレイン電極のそれぞれに接続するように複数形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体層に形成された半導体素子と、
前記半導体層上に第一の層間絶縁層を介して形成され、強誘電体劣化防止膜で被覆された強誘電体キャパシタと、
前記第一の層間絶縁層上に第二の層間絶縁層を介して形成され、前記半導体素子と前記強誘電体キャパシタとにそれぞれ接続される配線層と、を備えた半導体装置において、
前記強誘電体劣化防止膜は、前記配線層と前記半導体素子とを接続するコンタクトホールを通すための除去領域を有し、前記コンタクトホールは、前記除去領域の内側に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法及び半導体装置に関し、特に、コンタクトホールを容易且つ確実に形成するために有効な技術に関するものである。
【０００２】
【従来の技術】
従来、強誘電体キャパシタを備えた半導体装置として、半導体基板上に、ＭＯＳトランジスタと、強誘電体キャパシタとからなる不揮発性メモリが知られている（例えば、特許文献１参照）。
図４は、従来の半導体装置の一構成例を示す断面図である。
【０００３】
図４に示すように、ＭＯＳトランジスタＴは、シリコン基板１０上にゲート絶縁膜２０を介して形成されたゲート電極３０と、このゲート電極３０の両側を挟んだシリコン基板１０内に形成されたソース電極４０Ａ及びドレイン電極４０Ｂと、から構成されている。
強誘電体キャパシタＣは、ＭＯＳトランジスタＴが形成された後のシリコン基板１０の上面全体に積層された第一の層間絶縁層５０の上面に形成されており、この第一の層間絶縁層５０の上面に順次積層された下部電極６０Ａと、強誘電体膜６０Ｂと、上部電極６０Ｃとから構成されている。また、強誘電体キャパシタＣの上面及び側面は、強誘電体膜６０Ｂを構成するＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３  、チタン酸ジルコン酸鉛）などの劣化を防止するために、酸化アルミニウムなどからなる水素バリア膜（強誘電体劣化防止膜）７０で被覆されている。
【０００４】
そして、強誘電体キャパシタＣが形成された後の第一の層間絶縁層５０の上面全体に積層された第二の層間絶縁層８０上には配線層９０が形成されており、この配線層９０は、第一の層間絶縁層５０及び第二の層間絶縁層８０に形成された第一のコンタクトホールＨ１を介してＭＯＳトランジスタＴに接続されているとともに、第二の層間絶縁層８０に形成された第二のコンタクトホールＨ２を介して強誘電体キャパシタＣに接続されている。
【０００５】
【特許文献１】
特開２０００−１１４４７０号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述した特許文献１に記載の半導体装置において、強誘電体膜６０Ｂの劣化防止のために形成される水素バリア膜７０は、本来の目的である強誘電体キャパシタＣの上面及び側面以外に残存していても完成後の半導体装置の特性に何ら影響を与えるものではない。このため、水素バリア膜７０は、強誘電体キャパシタＣの上面及び側面のみならず、第一の層間絶縁層５０の全上面に形成された状態で、さらにその上面に第二の層間絶縁層８０が形成されている。
【０００７】
しかしながら、水素バリア膜７０を構成する酸化アルミニウム膜と、第一及び第二の層間絶縁層５０、８０を構成するシリコン酸化膜とは、エッチングレートが大幅に異なるため、第二の層間絶縁層８０と、水素バリア膜７０と、第一の層間絶縁層５０とを順次エッチングし、第一のコンタクトホールＨ１を形成する工程において、この第一のコンタクトホールＨ１を確実に開口するのが困難であるとともに、作業効率が良好ではないという不具合があった。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、コンタクトホールを容易且つ確実に効率よく形成することができる半導体装置の製造方法及び半導体装置を提供することを課題としている。
【０００９】
【課題を解決するための手段】
このような課題を解決するために、本発明の半導体装置の製造方法は、半導体層に、半導体素子を形成する工程と、前記半導体素子が形成された前記半導体層の上面全体に、第一の層間絶縁層を形成する工程と、前記第一の層間絶縁層の上面に、強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタが形成された第一の層間絶縁層の上面全体に、強誘電体劣化防止膜を形成する工程と、前記強誘電体劣化防止膜のうち、少なくとも前記半導体素子へ接続される第一のコンタクトホール形成予定部位を含む領域を除去する工程と、前記第一のコンタクトホール形成予定部位が除去された後の前記強誘電体劣化防止膜の上面全体に、第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記半導体素子に接続される第一のコンタクトホールを形成するとともに、前記第二の層間絶縁層に、前記強誘電体キャパシタに接続される第二のコンタクトホールを形成する工程と、前記第一のコンタクトホール及び前記第二のコンタクトホールが形成された前記第二の層間絶縁層上に、配線層を形成する工程と、を含むことを特徴とするものである。
【００１０】
ここで、本発明の半導体装置の製造方法において、前記強誘電体劣化防止膜のうち、前記第一のコンタクトホール形成予定部位を含む最小限の領域のみを除去するようにしてもよい。
また、本発明の半導体装置の製造方法において、前記強誘電体劣化防止膜のうち、前記強誘電体キャパシタの上面及び側面を除いた全ての領域を除去するようにしてもよい。
【００１１】
さらに、本発明の半導体装置の製造方法において、前記半導体素子として、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｏｃｔｏｒ）トランジスタを形成するようにしてもよい。このＭＩＳトランジスタとしては、例えば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｇｅｎ  Ｓｅｍｉｃｏｎｄｏｃｔｏｒ）トランジスタや、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどが挙げられる。
【００１２】
このとき、前記第一のコンタクトホールを、前記ＭＩＳトランジスタのゲート電極、ソース電極、及びドレイン電極のそれぞれに接続するように複数形成するようにしてもよい。
本発明の半導体装置は、半導体層に形成された半導体素子と、前記半導体層上に第一の層間絶縁層を介して形成され、強誘電体劣化防止膜で被覆された強誘電体キャパシタと、前記第一の層間絶縁層上に第二の層間絶縁層を介して形成され、前記半導体素子と前記強誘電体キャパシタとにそれぞれ接続される配線層と、を備えた半導体装置において、前記強誘電体劣化防止膜は、前記配線層と前記半導体素子とを接続するコンタクトホールを通すための除去領域を有し、前記コンタクトホールは、前記除去領域の内側に形成されていることを特徴とするものである。
【００１３】
なお、本発明における半導体層とは、半導体基板の上面をそのまま利用するようにしてもよいし、或いは、ガラス基板などの絶縁性基板の上面に形成されるようにしてもよい。
このように、本発明の半導体装置の製造方法によれば、第一及び第二の層間絶縁層よりもエッチングレートが小さく、エッチングに時間を要する強誘電体劣化防止膜に、配線層と半導体素子とを接続するコンタクトホールを通すための除去領域を形成し、この除去領域の内側にコンタクトホールを形成するようにしたことによって、コンタクトホールを容易且つ確実に形成することができるとともに、コンタクトホール形成工程における作業効率を向上させることが可能となる。
【００１４】
また、本発明の半導体装置によれば、コンタクトホールが容易且つ確実に形成できるため、デバイスの信頼性を向上させることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は、本発明の一形態を示すものであり、本発明は本実施形態に限定されるものではない。
図１は、本発明の半導体装置の一構成例を示し、（ａ）は断面図、（ｂ）は強誘電体劣化防止膜の形成状態を示す説明図である。
【００１６】
本実施形態における半導体装置は、図１に示すように、シリコン基板１上に、強誘電体キャパシタＣと、ＭＯＳトランジスタ（半導体素子）Ｔと、を備えている。
強誘電体キャパシタＣは、シリコン基板１上に形成された第一の層間絶縁層５上に形成されており、この第一の層間絶縁層５の上面に下部電極６Ａ、強誘電体膜６Ｂ、上部電極６Ｃがこの順で積層された三層構造を有している。そして、この強誘電体キャパシタの上面及び側面は、水素バリア膜（強誘電体劣化防止膜）７で被覆されている。
【００１７】
この強誘電体キャパシタＣの直上には、第二の層間絶縁層８及び配線層９がこの順で積層されており、第二の層間絶縁層８には、強誘電体キャパシタＣの上部電極６Ｃに接続される第二のコンタクトホールＨ２が形成されている。そして、この第二のコンタクトホールＨ２を介して、強誘電体キャパシタＣと配線層９とが接続されるようになっている。
【００１８】
ＭＯＳトランジスタＴは、シリコン基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、このゲート電極３の両側を挟んだシリコン基板１内に形成されたソース電極４Ａ及びドレイン電極４Ｂと、から構成されている。
このＭＯＳトランジスタＴの直上には、第一の層間絶縁層５、水素バリア膜７、第二の層間絶縁層８、及び配線層９がこの順で積層されており、水素バリア膜７のうち、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれに接続される第一のコンタクトホール形成予定部位を含む最小限の領域７Ａが除去されている。そして、この領域７Ａ内の第一の層間絶縁層５及び第二の層間絶縁層８における第一のコンタクトホール形成予定部位に、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれと接続される複数の第一のコンタクトホールＨ１が形成され、配線層９と接続されるようになっている。
【００１９】
次に、本実施形態における半導体装置の一製造工程について説明する。
図２は、本発明の半導体装置の一製造工程を示す断面図である。
まず、図２（ａ）に示すように、シリコン基板１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ法を用いて、ゲート電極３となる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３を形成する。
【００２０】
次いで、このゲート電極３をイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３の両側におけるシリコン基板１内に、ソース電極４Ａとドレイン電極４Ｂとを形成する。ここで、シリコン基板１上に、ＭＯＳトランジスタＴを完成する。
次いで、図２（ｂ）に示すように、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、リンガラスなどからなる第一の層間絶縁層５を厚さ８００ｎｍとなるように形成する。そして、この第一の層間絶縁層５の上面に、公知のスパッタ法を用いて、下部電極６Ａとなる白金などの金属膜と、強誘電体膜６ＢとなるＰＺＴなどの強誘電体と、上部電極６Ｃとなる白金などの金属膜と、をこの順でそれぞれ２００ｎｍ程度の厚みに成膜する。
【００２１】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層５の上面に、所望の強誘電体キャパシタＣを形成する。そして、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のスパッタ法を用いて、アルミナ（酸化アルミニウム）などの水素バリア膜７を厚さ５０ｎｍとなるように成膜する。
【００２２】
次いで、図２（ｃ）及び図１（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、水素バリア膜７のうち、ＭＯＳトランジスタＴに接続される第一のコンタクトホール形成予定部位を含む最小限の領域（本実施形態においては、第一のコンタクトホール形成予定部位よりも一回り大きな領域）７Ａの水素バリア膜７を除去する。つまり、水素バリア膜７は、強誘電体キャパシタＣの上面及び側面と、第一のコンタクトホール形成予定部位をふくむ最小限の領域７Ａ以外とに形成された状態となる。
【００２３】
次いで、図２（ｄ）に示すように、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などからなる第二の層間絶縁層８を厚さ１５００ｎｍとなるように成膜する。そして、この第二の層間絶縁層８の上面全体に、公知のＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化処理を施す。
【００２４】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８のうち、強誘電体キャパシタＣの上部電極６Ｃに接続される第二のコンタクトホールＨ２を形成する。
次いで、同様に、第二の層間絶縁層８のうち、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂの上面にそれぞれ接続される第一のコンタクトホールＨ１を複数形成する。
【００２５】
次いで、第一のコンタクトホールＨ１及び第二のコンタクトホールＨ２が形成された第二の層間絶縁層８の上面に、公知のスパッタ法を用いて、Ｔｉなどからなる第一の金属膜（厚さ１５ｎｍ程度）と、ＴｉＮなどからなる第二の金属膜（厚さ１００ｎｍ程度）と、Ａｌ−Ｃｕ合金などからなる第三の金属膜（厚さ６００ｎｍ程度）と、ＴｉＮなどからなる第四の金属膜（厚さ４０ｎｍ程度）とを順次積層してなる配線層９用の金属膜を成膜すると同時に、この金属膜で第一のコンタクトホールＨ１及び第二のコンタクトホールＨ２を埋め込む。そして、図１（ａ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８の上面に、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣと接続される所望の配線層９を形成する。
【００２６】
そして、本実施形態における半導体装置は、ＭＯＳトランジスタＴのゲート電極３がワード線と接続され、同様に、ドレイン電極４Ｂはビット線と、ソース電極４Ａは強誘電体キャパシタＣの上部電極６Ｃと、強誘電体キャパシタＣの下部電極６Ａはプレート線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体装置を完成させる。
【００２７】
このように、本実施形態における半導体装置の製造方法によれば、配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれとを接続する第一のコンタクトホールの形成予定部位を含む最小限の領域７Ａにおける水素バリア膜７を除去するようにしたことによって、第一のコンタクトホールＨ１は、第二の層間絶縁層８及び第一の層間絶縁層５をエッチングすることで形成することができる。よって、第一のコンタクトホールＨ１の形成に要する作業効率を向上させることができるとともに、第一のコンタクトホールＨ１を確実に開口することができるため、デバイスの信頼性を向上させることが可能となる。
【００２８】
なお、本実施形態における半導体装置においては、水素バリア膜７のうち、ＭＯＳトランジスタＴに接続される第一のコンタクトホール形成予定部位を含む最小限の領域７Ａを除去するようにしたが、少なくとも第一のコンタクトホール形成予定部位を含む領域の水素バリア膜７を除去するのであればこれに限らない。例えば、図３に示すように、水素バリア膜７のうち、強誘電体キャパシタＣの上面及び側面以外の全ての領域７Ｂを除去するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の半導体装置の一構成例を示し、（ａ）は断面図、（ｂ）は強誘電体劣化防止膜の一形成状況を示す説明図である。
【図２】本発明の半導体装置の一製造工程を示す断面図である。
【図３】本発明の半導体装置において、強誘電体劣化防止膜の他の形成状況を示す説明図である。
【図４】従来の半導体装置の一構成例を示す断面図である。
【符号の説明】１、１０…シリコン基板。２、２０…ゲート絶縁膜。３、３０…ゲート電極。４Ａ、４０…ソース電極。４Ｂ、４０Ｂ…ドレイン電極。５、５０…第一の層間絶縁層。６Ａ、６０Ａ…下部電極。６Ｂ、６０Ｂ…強誘電体膜。６Ｃ、６０Ｃ…上部電極。７、７０…水素バリア膜（強誘電体劣化防止膜）。７Ａ、７Ｂ…水素バリア膜の除去領域。８、８０…第二の層間絶縁層。９、９０…配線層。Ｃ…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｈ１…第一のコンタクトホール。２Ｈ…第二のコンタクトホール。
【図１】
2004335537.tif 000003
【図２】
2004335537.tif 000004
【図３】
2004335537.tif 000005
【図４】
2004335537.tif 000006