(57)【要約】      （修正有）【課題】Ａ／Ｄ変換器、第１等化器、位相周波数制御器、電圧制御発振器で構成するデジタルＰＬＬに直列に第２等化器を設け、第２等化器で厳密に等化することで前者での等化を緩やかに行える再生信号波形処理装置を提供。【解決手段】再生信号波形処理装置は、再生信号を再生クロック信号の間隔でサンプリングしてデジタル再生信号を生成するＡ／Ｄ変換器と、その再生信号を等化する第１等化器と、それに直列接続した第２等化器と、第１等化器で等化されたデジタル再生信号と再生クロック信号との周波数の位相誤差を検出する位相周波数制御手段と、その指令に基づき発振周波数を変化させる可変周波数発振手段と、を備え、Ａ／Ｄ変換器と第１等化器と位相周波数制御手段と可変周波数発振手段とによる帰還ループがデジタル再生信号と再生クロック信号の周波数位相同期するようにＰＬＬとして動作する。【選択図】    図１
2004234738.tif 000002
【特許請求の範囲】
【請求項１】
再生信号を所定の発振周波数によって生成された再生クロック信号の間隔でサンプリングしてデジタル再生信号を生成するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で生成されたデジタル再生信号を等化する第１等化器と、
前記第１等化器で等化されたデジタル再生信号と前記再生クロック信号との周波数の位相誤差を検出し、前記再生クロック信号と前記デジタル再生信号との位相周波数誤差情報に基づく制御信号を出力する位相周波数制御手段と、
前記位相周波数制御手段の指令に基づき前記発振周波数を変化させる可変周波数発振手段と、による帰還ループが、前記デジタル再生信号と前記再生クロック信号の周波数位相同期するＰＬＬとして動作する同期回路であって、
前記第１等化器に、該第１等化器と直列接続した第２等化器を備えたことを特徴とする再生信号波形処理装置。
【請求項２】
前記第２等化器は、ＬＭＳアルゴリズムなどの自動等化機能を有する適応等化器で構成することを特徴とする請求項１に記載の再生信号波形処理装置。
【請求項３】
前記第１等化器は、位相ロックループ内の無駄時間要素を減らすためのＩＩＲフィルタで構成することを特徴とする請求項１に記載の再生信号波形処理装置。
【請求項４】
前記位相周波数制御手段は、前記第１等化器のデジタル再生信号と前記再生クロック信号との周波数の位相誤差の検出が容易となるように等化するためのＦＩＲフィルタを備えたことを特徴とする請求項１に記載の再生信号波形処理装置。
【請求項５】
前記帰還ループの動作クロックが、前記第２等化器のクロックに対して逓倍で動作することを特徴とする請求項１に記載の再生信号波形処理装置。
【請求項６】
前記第１等化器と第２等化器の間に、第１及び第２等化器の動作クロックの違いを吸収するデシメーションフィルタを備えると共に、前記帰還ループ内の再生クロック信号を分周し、前記第２等化器に供給する再生クロック信号を生成する分周器を備えることを特徴とする請求項１に記載の再生信号波形処理装置。
【請求項７】
再生信号を所定の発振周波数によって生成された再生クロック信号の間隔でサンプリングするサンプリング手段と、
前記サンプリング手段により得られるデジタル再生信号を等化する第１等化手段と、
前記第１等化手段で等化されたデジタル再生信号と前記再生クロック信号との周波数の位相誤差を検出し、前記再生クロック信号と前記デジタル再生信号との位相周波数誤差情報に基づく制御信号を出力する位相周波数制御手段と、
前記位相周波数制御手段の指令に基づき前記発振周波数を変化させる発振手段と、による帰還ループが、前記デジタル再生信号と前記再生クロック信号の周波数位相同期するＰＬＬとして動作する同期回路であって、
前記第１等化手段に、該第１等化手段と直列接続した第２等化手段を備えたことを特徴とする再生信号波形処理装置。
【請求項８】
前記第２等化手段は、ＬＭＳアルゴリズムなどの自動等化機能を有する適応等化器で構成することを特徴とする請求項７に記載の再生信号波形処理装置。
【請求項９】
前記第１等化手段は、位相ロックループ内の無駄時間要素を減らすためのＩＩＲフィルタで構成することを特徴とする請求項７に記載の再生信号波形処理装置。
【請求項１０】
前記位相周波数制御手段は、前記第１等化手段のデジタル再生信号と前記再生クロック信号との周波数の位相誤差の検出が容易となるように等化するためのＦＩＲフィルタを備えたことを特徴とする請求項７に記載の再生信号波形処理装置。
【請求項１１】
前記帰還ループの動作クロックが、前記第２等化手段のクロックに対して逓倍で動作することを特徴とする請求項７に記載の再生信号波形処理装置。
【請求項１２】
前記第１等化手段と第２等化手段の間に、前記第１及び第２等化手段の動作クロックの違いを吸収するデシメーションフィルタを備えると共に、前記帰還ループ内の再生クロック信号を分周し、前記第２等化手段に供給する再生クロック信号を生成する分周器を備えることを特徴とする請求項７に記載の再生信号波形処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、再生信号波形処理装置に関し、特に磁気メディア等の記録媒体から再生された信号を波形等化して再生デジタルデータを抽出する再生波形処理装置に関する。
【０００２】
【従来の技術】
従来技術におけるデジタルデータを記録再生する磁気記録再生装置では、再生された信号を等化し、その後にビタビ復号器などで弁別することでデータを抽出する。
この方式では、再生データに正確に同期して復号をサンプリングすることと、再生データを弁別しやすいように波形等化することが必要である。
【０００３】
図７は、磁気記録再生装置における従来の再生波形処理装置のブロック図であり、その構成は、再生信号１００を増幅する再生アンプ１０１と、再生アンプで再生された再生信号を等化する等化器１０２と、等化器１０２で等化された信号をデジタル信号の再生データ１０７にするＡ／Ｄ変換器（ＡＤＣ）１０３と、Ａ／Ｄ変換器（ＡＤＣ）１０３で変換された再生データ１０７をビタビ復号するビタビ復号器１０４と、等化器１０２で等化された信号をＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）するＰＬＬ回路１０５とから大略構成されている。この中で、等化器１０２、Ａ／Ｄ変換器（ＡＤＣ）１０３、ＰＬＬ１０５で再生波形処理装置１０６を構成する。
【０００４】
このような構成において、ヘッドから再生された再生信号１００は再生アンプ１０１によって増幅され、等化器１０２によって波形等化される。再生データ１０７はビタビ復号器１０４によって弁別される。ＰＬＬ１０５は、等化器１０２によって波形等化された再生信号から再生クロック信号１０８を生成し、Ａ／Ｄ変換器１０３及びビタビ復号器１０４に供給する。Ａ／Ｄ変換器１０３は、等化後の再生信号を再生クロック信号１０８によりサンプリングすることで離散化された再生データ１０７を抽出する。
【０００５】
又、再生クロック信号１０８はビタビ復号器１０４及びシステム後段の同期信号として使用される。ビタビ復号器１０４は、再生データ１０７を最尤復号し、磁気記録されているデジタル情報を弁別し、データ１０９として出力する。
ここで、再生波形処理装置１０６は、再生信号１００の波形等化と、クロック抽出及びサンプリングにより等化並びに離散化された再生データ１０７を得るための装置である。
【０００６】
ところで、図７の例では、再生信号を等化する等化器１０２及び再生クロック抽出用のＰＬＬ１０５がアナログ回路により構成される。しかし、等化及びクロック抽出の高精度化、無調整化、ＬＳＩへの高集積化、信号処理ＩＣとのチップ（Ｃｈｉｐ）統合による低消費電力化、低コスト化などの観点から、等化器、ＰＬＬをデジタル化することが望ましい。
【０００７】
そこで、等化器、イコライザをデジタル化した場合の磁気記録再生装置における再生波形処理装置の例を図８に示す。
【０００８】
図８において、図７と同様の機能を有するものには同一符号を記し、図７との違いのみ述べる。
【０００９】
Ａ／Ｄ変換器（ＡＤＣ）１０３は、再生アンプ１０１により増幅された再生信号１００を、電圧制御発振器（ＶＣＯ）２０３によって生成される再生クロック信号１０８によりサンプリングすることで離散化された再生データ１０７を抽出する。
等化器２０１は、Ａ／Ｄ変換器１０３デジタル化された信号を等化して再生データ１０７を出力する。位相周波数制御器２０２は等化後の再生データ１０７からデジタル処理により位相及び周波数誤差情報を検出し、それに基づき電圧制御発振器（ＶＣＯ）２０３の発振周期を制御する。電圧制御発振器（ＶＣＯ）２０３は位相周波数制御器２０２の出力に基づき発振周期を変化させ再生クロック信号１０８を得る。再生クロック信号１０８はＡ／Ｄ変換器（ＡＤＣ）１０３以外にも、等化器２０１、ビタビ復号器１０４、位相周波数制御器２０２及びシステム後段の同期信号として使用される。図７のアナログＰＬＬ１０５に相当するのは、Ａ／Ｄ変換器（ＡＤＣ）１０３、等化器２０１、位相周波数検出器２０２、電圧制御発振器（ＶＣＯ）２０３からなる帰還ループであり、再生クロック信号１０８は再生信号１００に正確に同期して発振することが可能となる。
【００１０】
図８のデジタル方式の再生波形処理装置１０６においては、等化器２０１の等化特性が、抽出されるデータのエラーレートに重大な影響を与える。従って、デジタル方式の等化器２０１は、再生信号１００に含まれる等化誤差を正確に等化する必要がある。
【００１１】
一方、図８のデジタル方式の波形処理装置において等化器２０１をデジタル方式により実現する場合は、クロック単位で遅延が発生する。この遅延はＰＬＬにとってむだ時間要素となり、制御系の位相余裕を減少させるためＰＬＬのループゲインを制約する。即ち、高速引き込みを実現しようとゲインを高く設定すると、ＰＬＬの制御フィードバックのむだ時間要素が大きい系では位相余裕が削減され、系が不安定になるという問題がある。
【００１２】
ここで、例えば、磁気テープを用いてヘリカルスキャンによる記録再生を行う磁気記録再生装置に再生波形処理装置を適用することを考える。図８において等化器２０１の備えるべき等化特性は、例えば、ＤＣ  ＣＵＴのためのＬＰＦ特性と電磁変換特性の逆特性とナイキストフィルタ特性である。
【００１３】
この特性を実現する等化器として、低域減少、積分等化、高域強調、ナイキスト周波数付近を減衰させるＩＩＲフィルタで構成することが考えられる。しかし、これらのフィルタ特性を目標特性に厳密に合わせるためには系が複雑になり、デジタル処理量の増加によりむだ時間要素も多くなる。また、ヘリカルスキャン方式の磁気記録再生装置では、テープ、磁気記録再生ヘッド、ロータリートランスなどの構成要素に製造上避けられないバラツキをも等化する必要がある。上記構成の等化器ではパラメータが多いため系の自由度は大きいが、最適な等化を行うためのパラメータ設定をすることが非常に困難である。
【００１４】
又、図８において、等化器２０１をトランスバーサルフィルタで構成する場合を考える。この場合、周波数特性の等化はＬＭＳアルゴリズムなどの自動等化方式により適応的に等化させることにより構成要素の製造バラツキに対応することが可能である。
【００１５】
【特許文献１】
特開平７−３０２４６７号公報  （第３頁〜第４頁  第１図）
【００１６】
【発明が解決しようとする課題】
しかしながら、従来技術で説明した帰還ループにおいてはＰＬＬループと干渉するため、適応的な位相等化を実現することが出来ない。また、十分な波形等化性能を得るためにはトランスバーサルフィルタのタップ数を増やす必要がある。
特に、ヘリカルスキャン方式の磁気記録再生装置では、低周波数のトラッキングサーボ信号を再生信号から抽出してトラッキングサーボを行う場合がある。このトラッキングサーボ信号は民生用ＤＶＣ（Ｄｅｇｉｔａｌ  Ｖｉｄｅｏ  Ｃａｍｅｒａ）の場合で４６５ｋＨｚ、６９７ｋＨｚであるため、積分等化の低域強調特性をトラッキングサーボ信号付近まで伸ばすことを考えるとかなり多くのタップを必要とする。このためトランスバーサルフィルタで等化器を構成する場合、ＰＬＬのむだ時間要素が大きくなるためループゲインを高く出来ず、広い周波数引き込み性能や高応答性を確保することが難しいという問題がある。
【００１７】
従って、周波数引き込み範囲が広く、高速引き込み可能なデジタル方式のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を含み、波形等化特性に優れたデジタル方式の再生波形等化装置を比較的小さな回路規模で実現することに解決しなければならない課題を有する。
【００１８】
【課題を解決するための手段】
上記課題を達成するために、本発明に係る再生波形処理装置は、次に示す構成にすることである。
【００１９】
（１）再生波形処理装置は、再生信号を所定の発振周波数によって生成された再生クロック信号の間隔でサンプリングしてデジタル再生信号を生成するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器で生成されたデジタル再生信号を等化する第１等化器と、前記第１等化器で等化されたデジタル再生信号と前記再生クロック信号との周波数の位相誤差を検出し、前記再生クロック信号と前記デジタル再生信号との位相周波数誤差情報に基づく制御信号を出力する位相周波数制御手段と、前記位相周波数制御手段の指令に基づき前記発振周波数を変化させる可変周波数発振手段と、による帰還ループが、前記デジタル再生信号と前記再生クロック信号の周波数位相同期するＰＬＬとして動作する同期回路であって、該第１等化器と直列接続した第２等化器を備えたことである。
（２）又、前記第２等化器は、ＬＭＳアルゴリズムなどの自動等化機能を有する適応等化器で構成することを特徴とする（１）に記載の再生信号波形処理装置。
（３）前記第１等化器は、位相ロックループ内の無駄時間要素を減らすためのＩＩＲフィルタで構成することを特徴とする（１）に記載の再生信号波形処理装置。
（４）前記位相周波数制御手段は、前記第１等化器のデジタル再生信号と前記再生クロック信号との周波数の位相誤差の検出が容易となるように等化するためのＦＩＲフィルタを備えたことを特徴とする（１）に記載の再生信号波形処理装置。
（５）前記帰還ループの動作クロックが、前記第２等化器のクロックに対して逓倍で動作することを特徴とする（１）に記載の再生信号波形処理装置。
（６）前記第１等化器と第２等化器の間に、第１及び第２等化器の動作クロックの違いを吸収するデシメーションフィルタを備えると共に、前記帰還ループ内の再生クロック信号を分周し、前記第２等化器に供給する再生クロック信号を生成する分周器を備えることを特徴とする（１）に記載の再生信号波形処理装置。
【００２０】
（７）再生信号波形処理装置は、再生信号を所定の発振周波数によって生成された再生クロック信号の間隔でサンプリングするサンプリング手段と、前記サンプリング手段により得られるデジタル再生信号を等化する第１等化手段と、前記第１等化手段で等化されたデジタル再生信号と前記再生クロック信号との周波数の位相誤差を検出し、前記再生クロック信号と前記デジタル再生信号との位相周波数誤差情報に基づく制御信号を出力する位相周波数制御手段と、前記位相周波数制御手段の指令に基づき前記発振周波数を変化させる発振手段と、による帰還ループが、前記デジタル再生信号と前記再生クロック信号の周波数位相同期するＰＬＬとして動作する同期回路であって、該第１等化手段と直列接続した第２等化手段を備えたことである。
（８）前記第２等化手段は、ＬＭＳアルゴリズムなどの自動等化機能を有する適応等化器で構成することを特徴とする（７）に記載の再生信号波形処理装置。
（９）前記第１等化手段は、位相ロックループ内の無駄時間要素を減らすためのＩＩＲフィルタで構成することを特徴とする（７）に記載の再生信号波形処理装置。
（１０）前記位相周波数制御手段は、前記第１等化手段のデジタル再生信号と前記再生クロック信号との周波数の位相誤差の検出が容易となるように等化するためのＦＩＲフィルタを備えたことを特徴とする（７）に記載の再生信号波形処理装置。
（１１）前記帰還ループの動作クロックが、前記第２等化手段のクロックに対して逓倍で動作することを特徴とする（７）に記載の再生信号波形処理装置。
（１２）前記第１等化手段と第２等化手段の間に、前記第１及び第２等化手段の動作クロックの違いを吸収するデシメーションフィルタを備えると共に、前記帰還ループ内の再生クロック信号を分周し、前記第２等化手段に供給する再生クロック信号を生成する分周器を備えることを特徴とする（７）に記載の再生信号波形処理装置。
【００２１】
このように、ＰＬＬとして動作する帰還ループがＡ／Ｄ変換器と第１等化器と位相周波数制御手段と可変周波数発振手段とから構成し、尚且つ直列に接続した第２等化器で第１等化器の残留等化誤差を吸収するようにしたことで、第１等化器は厳密な等化をする必要がなくなるため、第１等化器のむだ時間要素を減らし、ＰＬＬの高応答性が実現できる。一方、第１等化器の等化誤差は第２等化器により等化することで、必要とする波形等化特性を実現することが可能になる。
【００２２】
【発明の実施の形態】
次に、本願発明に係る再生信号波形処理装置の種々の実施形態について、図面を参照して、以下説明する。
【００２３】
本願発明の第１実施形態の再生信号波形処理装置は、図１に示すように、磁気メディアから再生ヘッドを通して得られる再生信号１００を増幅する再生アンプ１０１と、再生アンプ１０１で増幅された信号をサンプリングして再生デジタルデータを生成するＡ／Ｄ変換器（ＡＤＣ）１０３と、Ａ／Ｄ変換器（ＡＤＣ）１０３で得られたデジタルデータを等化する第１等化器３０１と、第１等化器３０１で生成された等化データ３０３を入力して等化する、第１等化器３０１に直列接続した第２等化器３０２と、第２等化器３０２で生成された再生データ１０７をビタビ復号してデータ１０９を出力するビタビ復号器１０４と、第１等化器３０１で生成された等化データ３０３を入力すると共に、再生クロック信号１０８を入力して位相周波数誤差情報を検出しそれに基づく制御信号を出力する位相周波数制御器２０２と、位相周波数制御器２０２で生成された制御信号に基づき発振周期を変化させ、且つ再生クロック信号１０８を出力する電圧制御発振器（ＶＣＯ）２０３とから構成されている。そして、電圧制御発振器２０３から出力される再生クロック信号１０８はＡ／Ｄ変換器１０３、第１等化器３０１、第２等化器３０２、ビタビ復号器１０４、位相周波数制御器２０２に入力され、後段のシステムの同期用クロック信号となる。
この中で、Ａ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２、電圧制御発振器２０３の帰還ループでＰＬＬを構成し、更に、この帰還ループに第１等化器３０１に直列接続した第２等化器３０２で再生波形処理装置１０６を構成する。
【００２４】
このような構成からなる再生信号波形処理装置は、磁気メディアから再生ヘッドを通して得られる再生信号１００は、再生アンプ１０１を通してＡ／Ｄ変換器１０３に入力され、このＡ／Ｄ変換器１０３の出力は第１等化器３０１に入力される。第１等化器３０１の出力である等化データ３０３は第２等化器３０２と位相周波数制御器２０２とに入力される。位相周波数制御器２０２の出力は電圧制御発振器２０３に入力される。電圧制御発振器２０３は再生クロック信号１０８を出力する。第２等化器３０２の出力である再生データ１０７はビタビ復号器１０４によって弁別され、データ１０９を出力する。
【００２５】
このように、磁気メディアから再生ヘッドを通して再生される再生信号１００は、再生アンプ１０１により増幅され、離散化手段であるＡ／Ｄ変換器１０３によりサンプリングされ、再生デジタルデータを得る。第１等化器３０１はＡ／Ｄ変換器１０３により得られるデジタル信号をデジタル処理し等化データ３０３を出力し、等化データ３０３は第２等化器３０２と位相周波数制御器２０２とに供給される。位相周波数制御器２０２は等化データ３０３と、後述する手段で生成される再生クロック信号１０８との位相周波数誤差情報を検出しそれに基づく制御信号を出力する。発振手段である電圧制御発振器２０３は位相周波数制御器２０２からもたらされる制御情報に基づき発振周期を変化させ、再生クロック信号１０８を出力する。
【００２６】
ここで、Ａ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２、電圧制御発振器２０３からなる帰還ループにより、再生信号１００と再生クロック１０８との位相同期ループ（ＰＬＬ）が形成される。
【００２７】
一方、第２等化器３０２は等化データ３０３に残留する等化誤差を等化して再生データ１０７として出力する。ビタビ復号器１０４は第２等化器３０２によって等化された再生データ１０７からビタビ復号によりデータ１０９を得る。
【００２８】
このように、ＰＬＬの構成要素である第１等化器３０１と、第２等化器３０２を分離することにより、第１等化器３０１は、第２等化器３０２による厳密な等化を期待できるため、厳密な等化特性を実現する必要性から開放される。
又、第１等化器３０１が備えるべき特性は、Ａ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２２、電圧制御発振器２０３で構成される位相同期ループ（ＰＬＬ）を構成する必要十分な等化特性を実現するだけとなるため、簡便でむだ時間要素の少ない等化器の設計が可能となる。
これにより、位相同期ループの総合的なむだ時間が減り、ループゲインを高く設定できるため、広い周波数引き込みレンジと高い周波数追従性能を得ることが出来る。
更に、第２等化器３０２により第１等化器３０１の残留等化誤差を無くせるため、エラーレートを低くすることが出来る。
又、第２等化器にとっては、残留等化誤差分を等化するだけでよいので回路規模を小さくすることが可能となる。
【００２９】
次に、本願発明に係る第２実施形態の再生信号波形処理装置について、図２を参照して説明する。
【００３０】
本願発明の第２実施形態の再生信号波形処理装置は、上記説明した第１実施形態の第２等化器３０２をトランスバーサルフィルタで構成したものであり、その構成は、図２に示すように、磁気メディアから再生ヘッドを通して得られる再生信号１００を増幅する再生アンプ１０１と、再生アンプ１０１で増幅された信号をサンプリングして再生デジタルデータを生成するＡ／Ｄ変換器（ＡＤＣ）１０３と、Ａ／Ｄ変換器（ＡＤＣ）１０３で得られたデジタルデータを等化する第１等化器３０１と、第１等化器３０１で生成された等化データ３０３を入力して等化する、第１等化器３０１に直列接続したトランスバーサルフィルタ３０２Ａ（第２等化器に相当する）と、トランスバーサルフィルタ３０２Ａで生成された再生データ１０７をビタビ復号してデータ１０９を出力するビタビ復号器１０４と、第１等化器３０１で生成された等化データ３０３を入力すると共に、再生クロック信号１０８を入力して位相周波数誤差情報を検出しそれに基づく制御信号を出力する位相周波数制御器２０２と、位相周波数制御器２０２で生成された制御信号に基づき発振周期を変化させ、且つ再生クロック信号１０８を出力する電圧制御発振器（ＶＣＯ）２０３とから構成されている。そして、電圧制御発振器２０３から出力される再生クロック信号１０８はＡ／Ｄ変換器１０３、第１等化器３０１、第２等化器３０２、ビタビ復号器１０４、位相周波数制御器２０２に入力され、後段のシステムの同期用クロック信号となる。
この中で、Ａ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２、電圧制御発振器２０３の帰還ループでＰＬＬを構成し、更に、この帰還ループに第１等化器３０１に直列接続したトランスバーサルフィルタ３０２Ａで再生波形処理装置１０６を構成する。
【００３１】
トランスバーサルフィルタ３０２Ａは、第１等化器３０１による残留等化誤差を等化するもので、例えば、ＬＭＳ方式で自動的かつ適応的に等化するようにした構成になっている。
【００３２】
このような構成からなる再生信号波形処理装置は、磁気メディアから再生ヘッドを通して再生される再生信号１００は、再生アンプ１０１により増幅され、離散化手段であるＡ／Ｄ変換器１０３によりサンプリングされ、再生デジタルデータを得る。第１等化器３０１はＡ／Ｄ変換器１０３により得られるデジタル信号をデジタル処理し等化データ３０３を出力し、等化データ３０３はトランスバーサルフィルタ３０２Ａと位相周波数制御器２０２とに供給される。位相周波数制御器２０２は等化データ３０３と、後述する手段で生成される再生クロック信号１０８との位相周波数誤差情報を検出しそれに基づく制御信号を出力する。発振手段である電圧制御発振器２０３は位相周波数制御器２０２からもたらされる制御情報に基づき発振周期を変化させ、再生クロック信号１０８を出力する。
【００３３】
ここで、Ａ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２、電圧制御発振器２０３からなる帰還ループにより、再生信号１００と再生クロック信号１０８との位相同期ループ（ＰＬＬ）が形成される。
【００３４】
一方、トランスバーサルフィルタ３０２Ａは等化データ３０３に残留する等化誤差を等化して再生データ１０７として出力する。ビタビ復号器１０４はトランスバーサルフィルタ３０２Ａによって等化された再生データ１０７からビタビ復号によりデータ１０９を得る。
【００３５】
このように、第１等化器３０１と第２等化器に相当するトランスバーサルフィルタ３０２Ａを分離し、このトランスバーサルフィルタ３０２Ａを、例えば、ＬＭＳ理論に基づく自動等化機能を有するトランスバーサルフィルタで構成することにより、位相同期ループよりトランスバーサルフィルタ３０２Ａを分離できるため、位相同期ループと第２等化器に相当するトランスバーサルフィルタ３０２Ａの位相等化特性とが干渉する事を無くすことができる。これにより再生波形処理装置１０６の等化特性を最適にすることが可能となり、エラーレートを低くすることが可能となるうえ、テープ、ヘッドなどの製造上のバラツキや経年変化に対応するための調整個所を必要としない再生波形処理装置を実現できる。
また、第２等化器に相当するトランスバーサルフィルタ３０２Ａにとっては、残留等化誤差分を等化するだけでよいので低域まで等化する必要が無くなり、タップを少なくすることが出来るため、回路規模を小さくすることが可能となる。
【００３６】
次に、本願発明に係る第３実施形態の再生信号波形処理装置について、図３を参照して説明する。
【００３７】
本願発明の第３実施形態の再生波形処理装置は、上記説明した第２実施形態の第１等化器３０１を簡便なＩＩＲ方式のデジタルフィルタで構成したものであり、その構成は、図３に示すように、磁気メディアから再生ヘッドを通して得られる再生信号１００を増幅する再生アンプ１０１と、再生アンプ１０１で増幅された信号をサンプリングして再生デジタルデータを生成するＡ／Ｄ変換器（ＡＤＣ）１０３と、Ａ／Ｄ変換器（ＡＤＣ）１０３で得られたデジタルデータを等化するデジタルフィルタ（第１等化器に相当する）３０１Ａと、デジタルフィルタ３０１Ａで生成された等化データ３０３を入力して等化する、デジタルフィルタ３０１Ａに直列接続したトランスバーサルフィルタ３０２Ａ（第２等化器に相当する）と、トランスバーサルフィルタ３０２Ａで生成された再生データ１０７をビタビ復号してデータ１０９を出力するビタビ復号器１０４と、デジタルフィルタ３０１Ａで生成された等化データを入力すると共に、再生クロック信号１０８を入力して位相周波数誤差情報を検出しそれに基づく制御信号を出力する位相周波数制御器２０２と、位相周波数制御器２０２で生成された制御信号に基づき発振周期を変化させ、且つ再生クロック信号１０８を出力する電圧制御発振器（ＶＣＯ）２０３とから構成されている。そして、電圧制御発振器２０３から出力される再生クロック信号１０８はＡ／Ｄ変換器１０３、デジタルフィルタ３０１Ａ、トランスバーサルフィルタ３０２Ａ、ビタビ復号器１０４、位相周波数制御器２０２に入力され、後段のシステムの同期用クロック信号となる。
この中で、Ａ／Ｄ変換器１０３、デジタルフィルタ３０１Ａ、位相周波数制御器２０２、電圧制御発振器２０３の帰還ループでＰＬＬを構成し、更に、この帰還ループに、デジタルフィルタ３０１Ａに直列接続したトランスバーサルフィルタ３０２Ａで再生波形処理装置１０６を構成する。
【００３８】
第１等化器に相当するデジタルフィルタ３０１Ａは、所謂、ＩＩＲ方式のフィルタであり、ＩＩＲ型で構成される積分等化器、高域を強調する微分等化器、位相を等化する位相等化器、ナイキスト周波数付近を減衰させる高域遮断フィルタ、直流成分の除去を目的とする低域遮断フィルタで゛構成されている。
【００３９】
第２等化器に相当するトランスバーサルフィルタ３０２Ａは、デジタルフィルタ３０１Ａによる残留等化誤差を等化するもので、例えば、ＬＭＳ方式で自動的かつ適応的に等化するようにした構成になっている。
【００４０】
このように、ＰＬＬを構成する第１等化器に相当するデジタルフィルタ３０１Ａは、ＩＩＲ型で構成される積分等化器、高域を強調する微分等化器、位相を等化する位相等化器、ナイキスト周波数付近を減衰させる高域遮断フィルタ、直流成分の除去を目的とする低域遮断フィルタにより構成することで、むだ時間要素を減らす事が出来る。これにより位相同期ループの総合的なむだ時間が減り、ループゲインを高く設定できるため、広い周波数引き込みレンジと高い周波数追従性能を得ることが出来る。
【００４１】
次に、本願発明に係る第４実施形態の再生信号波形処理装置について、図４を参照して説明する。
【００４２】
本願発明の第４実施形態の再生信号波形処理装置は、上記説明した第１実施形態の第１等化器３０１の出力を第３等化器４０１により、位相周波数制御器２０２にとって都合の良い波形特性に等化するようにしたものであり、その構成は、図４に示すように、磁気メディアから再生ヘッドを通して得られる再生信号１００を増幅する再生アンプ１０１と、再生アンプ１０１で増幅された信号をサンプリングして再生デジタルデータを生成するＡ／Ｄ変換器（ＡＤＣ）１０３と、Ａ／Ｄ変換器（ＡＤＣ）１０３で得られたデジタルデータを等化する第１等化器３０１と、第１等化器３０１で生成された等化データ３０３を入力して等化する、第１等化器３０１に直列接続した第２等化器３０２と、第２等化器３０２で生成された再生データ１０７をビタビ復号してデータ１０９を出力するビタビ復号器１０４と、第１等化器３０１で生成された等化データ３０３を入力して等化する第３等化器４０１と、この第３等化器４０１からの等化データ３０４を入力すると共に、再生クロック信号１０８を入力して位相周波数誤差情報を検出しそれに基づく制御信号を出力する位相周波数制御器２０２と、位相周波数制御器２０２で生成された制御信号に基づき発振周期を変化させ、且つ再生クロック信号１０８を出力する電圧制御発振器（ＶＣＯ）２０３とから構成されている。そして、電圧制御発振器２０３から出力される再生クロック信号１０８はＡ／Ｄ変換器１０３、第１等化器３０１、第２等化器３０２、ビタビ復号器１０４、位相周波数制御器２０２に入力され、後段のシステムの同期用クロック信号となる。
この中で、Ａ／Ｄ変換器１０３、第１等化器３０１、第３等化器４０１、位相周波数制御器２０２、電圧制御発振器２０３の帰還ループでＰＬＬを構成し、更に、この帰還ループに、第１等化器３０１に直列接続した第２等化器３０２で再生波形処理装置１０６を構成する。
【００４３】
このような構成からなる再生信号波形処理装置は、磁気メディアから再生ヘッドを通して得られる再生信号１００は、再生アンプ１０１を通してＡ／Ｄ変換器１０３に入力され、このＡ／Ｄ変換器１０３の出力は第１等化器３０１に入力される。第１等化器３０１の出力である等化データ３０３は第２等化器３０２と第３等化器４０１に入力される。第３等化器４０１からの等化データ３０４が位相周波数制御器２０２に入力され、その出力は電圧制御発振器２０３に入力される。電圧制御発振器２０３は再生クロック信号１０８を出力する。第２等化器３０２の出力である再生データ１０７はビタビ復号器１０４によって弁別され、データ１０９を出力する。
【００４４】
このように、磁気メディアから再生ヘッドを通して再生される再生信号１００は、再生アンプ１０１により増幅され、離散化手段であるＡ／Ｄ変換器１０３によりサンプリングされ、再生デジタルデータを得る。第１等化器３０１はＡ／Ｄ変換器１０３により得られるデジタル信号をデジタル処理し等化データ３０３を出力し、等化データ３０３は第２等化器３０２と第３等化器４０１に供給され、第３等化器４０１からの等化データ３０４が位相周波数制御器２０２に供給される。位相周波数制御器２０２は等化データ３０４と、後述する手段で生成される再生クロック１０８との位相周波数誤差情報を検出しそれに基づく制御信号を出力する。発振手段である電圧制御発振器２０３は位相周波数制御器２０２からもたらされる制御情報に基づき発振周期を変化させ、再生クロック１０８を出力する。
【００４５】
ここで、Ａ／Ｄ変換器１０３、第１等化器３０１、第３等化器４０１、位相周波数制御器２０２、電圧制御発振器２０３からなる帰還ループにより、再生信号１００と再生クロック１０８との位相同期ループ（ＰＬＬ）が形成される。
【００４６】
一方、第２等化器３０２は等化データ３０３に残留する等化誤差を等化して再生データ１０７として出力する。ビタビ復号器１０４は第２等化器３０２によって等化された再生データ１０７からビタビ復号によりデータ１０９を得る。
【００４７】
このように、第３等化器４０１により周波数制御器２０２に入力する信号の周波数、位相特性を変化させることが出来るようにしたことで、位相周波数制御器２０２にとって誤差検出しやすい特性を積極的に作ることが可能となる。これにより、テープ、ヘッドなどの特性ばらつき及び特性変化で生じるバラツキに対する許容範囲を大きくすることが可能となる。
【００４８】
次に、本願発明に係る第５実施形態の再生信号波形処理装置について、図５を参照して説明する。
【００４９】
本願発明の第５実施形態の再生信号波形処理装置は、上記説明した第１実施形態の第１等化器３０１の出力である等化データ３０３を第１デシメーションフィルタ５０１を通して第２等化器３０２に入力する点と、再生クロック信号１０８を第２デシメーションフィルタ５０２を通して第２等化器３０２及びビタビ復号器１０４、後段のシステムに供給するようにしたものであり、その構成は、図５に示すように、磁気メディアから再生ヘッドを通して得られる再生信号１００を増幅する再生アンプ１０１と、再生アンプ１０１で増幅された信号をサンプリングして再生デジタルデータを生成するＡ／Ｄ変換器（ＡＤＣ）１０３と、Ａ／Ｄ変換器（ＡＤＣ）１０３で得られたデジタルデータを等化する第１等化器３０１と、第１等化器３０１で生成された等化データ３０３を入力して等化する、第１等化器３０１に直列接続した第１デシメーションフィルタ５０１及び第２等化器３０２と、第２等化器３０２で生成された再生データ１０７をビタビ復号したデータ１０９を出力するビタビ復号器１０４と、第１等化器３０１からの等化データ３０３を入力すると共に、再生クロック信号１０８Ａを入力して位相周波数誤差情報を検出しそれに基づく制御信号を出力する位相周波数制御器２０２と、位相周波数制御器２０２で生成された制御信号に基づき発振周期を変化させ、且つ再生クロック信号１０８Ａを出力する電圧制御発振器（ＶＣＯ）２０３とから構成されている。  そして、電圧制御発振器２０３から出力される再生クロック信号１０８ＡはＡ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２に供給され、第２デシメーションフィルタ５０２を介して第２等化器３０２及びビタビ復号器１０４に再生クロック信号１０８Ｂが供給され、後段のシステムの同期用クロック信号となる。
この中で、Ａ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２、電圧制御発振器２０３の帰還ループでＰＬＬを構成し、更に、この帰還ループに第１等化器３０１に第１デシメーションフィルタ５０１を介して直列接続した第２等化器３０２、及び再生クロック信号１０８Ａのラインに接続した第２デシメ−ションフィルタ５０２で再生波形処理装置１０６を構成する。
【００５０】
第１デシメーションフィルタ５０１は、第１及び第２等化器３０１、３０２の動作クロックの違いを吸収するものであり、これによって、ＰＬＬを構成する第１等化器３０１側のクロックを高速にしても、その影響は第２等化器３０２に影響を与えない。
【００５１】
第２デシメーションフィルタ５０２は、再生クロック信号１０８Ａ、１０８ＢをＰＬＬ側と、第２等化器３０２側のクロックの違いを許容するもので、ＰＬＬブロック内の再生クロック信号１０８Ａを分周し、第２等化器３０２及びビタビ復号器に供給する再生クロック信号１０８Ｂを生成する分周器の機能を有する。
【００５２】
このような構成からなる再生信号波形処理装置は、磁気メディアから再生ヘッドを通して得られる再生信号１００は、再生アンプ１０１を通してＡ／Ｄ変換器１０３に入力され、このＡ／Ｄ変換器１０３の出力は第１等化器３０１に入力される。第１等化器３０１の出力である等化データ３０３は第１デシメーションフィルタ５０１と位相周波数制御器２０２に入力され、その出力は電圧制御発振器２０３に入力される。電圧制御発振器２０３は再生クロック信号１０８Ａを出力する。この再生クロック信号１０８Ａは第２デシメーションフィルタ５０２で分周して再生クロック信号１０Ｂを生成して第２等化器３０２及びビタビ復号器１０４に入力し、再生データ１０７はビタビ復号器１０４によって弁別され、データ１０９を出力する。
【００５３】
このように、磁気メディアから再生ヘッドを通して再生される再生信号１００は、再生アンプ１０１により増幅され、離散化手段であるＡ／Ｄ変換器１０３によりサンプリングされ、再生デジタルデータを得る。第１等化器３０１はＡ／Ｄ変換器１０３により得られるデジタル信号をデジタル処理し等化データ３０３を出力し、等化データ３０３は第１デシメーションフィルタ５０１と位相周波数制御器２０２とに供給される。位相周波数制御器２０２は等化データ３０３と、後述する手段で生成される再生クロック信号１０８Ａとの位相周波数誤差情報を検出しそれに基づく制御信号を出力する。発振手段である電圧制御発振器２０３は位相周波数制御器２０２からもたらされる制御情報に基づき発振周期を変化させ、再生クロック信号１０８Ａを出力する。
この再生クロック信号１０８Ａは、第２デシメーションフィルタ５０２により分周されて再生クロック信号１０８Ｂを作成して、この再生クロック信号１０８Ｂを第２等化器３０２及びビタビ復号器１０４に供給する。
【００５４】
ここで、Ａ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２、電圧制御発振器２０３からなる帰還ループにより、再生信号１００と再生クロック信号１０８Ａとの位相同期ループ（ＰＬＬ）が形成される。
【００５５】
一方、第２等化器３０２は第１デシメーションフィルタ５０１でクロックを吸収して等化データ３０３に残留する等化誤差を等化して再生データ１０７として出力する。ビタビ復号器１０４は第２等化器３０２によって等化された再生データ１０７からビタビ復号によりデータ１０９を得る。
【００５６】
このように、第１及び第２デシメーションフィルタ５０１、５０１を備えた構成にすることで、ＰＬＬ側でのクロック速度と、第２等化器３０２側でのクロック速度を変えることができ、これは周波数同期ループ（ＰＬＬ）の動作クロックを早めること、即ち、帰還ループの動作クロックを第２等化器３０２側での動作クロックに対して逓倍で動作させることができる。これによりループゲインを上げることが出来るため、広い周波数引き込みレンジと高い周波数追従性能を得ることが出来るのである。
【００５７】
次に、本願発明に係る第６実施形態の再生波形処理装置について、図６を参照して説明する。
【００５８】
本願発明の第６実施形態の再生信号波形処理装置は、上記説明した第１実施形態の第１等化器３０１の出力である等化データ３０３を第１デシメーションフィルタ５０１をとおして第２等化器３０２に入力する点と、再生クロック信号１０８Ａを第２デシメーションフィルタ５０２を通して再生クロック信号１０８Ａとして、第２等化器３０２及びビタビ復号器１０４、後段のシステムに供給するようにした点、第１等化器３０１と位相周波数制御器２０２の間に第３等化器を備えたものであり、その構成は、図５に示すように、磁気メディアから再生ヘッドを通して得られる再生信号１００を増幅する再生アンプ１０１と、再生アンプ１０１で増幅された信号をサンプリングして再生デジタルデータを生成するＡ／Ｄ変換器（ＡＤＣ）１０３と、Ａ／Ｄ変換器（ＡＤＣ）１０３で得られたデジタルデータを等化する第１等化器３０１と、第１等化器３０１で生成された等化データ３０３を入力して等化する、第１等化器３０１に直列接続した第１デシメーションフィルタ５０１及び第２等化器３０２と、第２等化器３０２で生成された再生データ１０７をビタビ復号してデータ１０９を出力するビタビ復号器１０４と、第１等化器３０１からの等化データ３０３を入力する第３等化器４０１と、第３等化器４０１からの等化データ３０４と共に、再生クロック信号１０８Ａを入力して位相周波数誤差情報を検出しそれに基づく制御信号を出力する位相周波数制御器２０２と、位相周波数制御器２０２で生成された制御信号に基づき発振周期を変化させ、且つ再生クロック信号１０８を出力する電圧制御発振器（ＶＣＯ）２０３とから構成されている。そして、電圧制御発振器２０３から出力される再生クロック信号１０８ＡはＡ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２、第２デシメーションフィルタ５０２を介して再生クロック信号１０８Ｂとなり、この再生クロック信号１０８Ｂが第２等化器３０２及びビタビ復号器１０４に入力され、後段のシステムの同期用クロック信号となる。
【００５９】
第１デシメーションフィルタ５０１は、第１及び第２等化器３０１、３０２の動作クロックの違いを吸収するものであり、これによって、ＰＬＬを構成する第１等化器３０１側のクロックを高速にしても、その影響は第２等化器３０２に影響を与えない。
【００６０】
第２デシメーションフィルタ５０２は、再生クロック信号をＰＬＬ側と、第２等化器３０２側のクロックの違いを許容するもので、ＰＬＬブロック内の再生クロック信号１０８Ａを分周し、第２等化器３０２及びビタビ復号器に供給する再生クロック信号１０８Ｂを生成する分周器の機能を有する。
【００６１】
第３等化器４０１は、位相周波数制御器２０２に入力する信号の周波数、位相特性を変化させることが出来るようにしたことで、位相周波数制御器２０２にとって誤差検出しやすい特性を積極的に作ることが可能となる。これにより、テープ、ヘッドなどの特性ばらつき及び特性変化で生じるバラツキに対する許容範囲を大きくすることが可能となる。
【００６２】
このような構成からなる再生信号波形処理装置において、磁気メディアから再生ヘッドを通して得られる再生信号１００は、再生アンプ１０１を通してＡ／Ｄ変換器１０３に入力され、このＡ／Ｄ変換器１０３の出力は第１等化器３０１に入力される。第１等化器３０１の出力である等化データ３０３は第１デシメーションフィルタ５０１と位相周波数制御器２０２に入力され、その出力は電圧制御発振器２０３に入力される。電圧制御発振器２０３は再生クロック信号１０８Ａを出力する。この再生クロック信号１０８Ａは第２デシメーションフィルタ５０２で分周して再生クロック信号１０Ｂを生成して第２等化器３０２及びビタビ復号器１０４に入力する。そして、出力である再生データ１０７はビタビ復号器１０４によって弁別され、データ１０９を出力する。
【００６３】
このように、磁気メディアから再生ヘッドを通して再生される再生信号１００は、再生アンプにより増幅され、離散化手段であるＡ／Ｄ変換器１０３によりサンプリングされ、再生デジタルデータを得る。第１等化器３０１はＡ／Ｄ変換器１０３により得られるデジタル信号をデジタル処理し等化データ３０３を出力し、等化データ３０３は第１デシメーションフィルタ５０１と位相周波数制御器２０２に供給される。位相周波数制御器２０２は等化データ３０３と、後述する手段で生成される再生クロック信号１０８Ａとの位相周波数誤差情報を検出しそれに基づく制御信号を出力する。発振手段である電圧制御発振器２０３は位相周波数制御器２０２からもたらされる制御情報に基づき発振周期を変化させ、再生クロック信号１０８Ａを出力する。
この再生クロック信号１０８Ａは、第２デシメーションフィルタ５０２により分周されて再生クロック信号１０８Ｂを作成して、この再生クロック１０８Ｂを第２等化器３０２及びビタビ復号器１０４に供給する。
【００６４】
ここで、Ａ／Ｄ変換器１０３、第１等化器３０１、位相周波数制御器２０２、電圧制御発振器２０３からなる帰還ループにより、再生信号１００と再生クロック１０８との位相同期ループ（ＰＬＬ）が形成される。
【００６５】
一方、第２等化器３０２は第１デシメーションフィルタ５０１でクロックを吸収して等化データ３０３に残留する等化誤差を等化して再生データ１０７として出力する。ビタビ復号器１０４は第２等化器３０２によって等化された再生データ１０７からビタビ復号によりデータ１０９を得る。
【００６６】
このように、周波数同期ループの動作クロックを早めることができる。これによりループゲインを上げることが出来るため、広い周波数引き込みレンジと高い周波数追従性能を得ることが出来るのである。
【００６７】
【発明の効果】
上記説明したように、本発明に係る再生波形処理装置は、ＰＬＬの構成要素である第１等化器と、第２等化器を分離することにより、第１等化器は、第２等化器で厳密な等化ができるため、厳密な等化特性を実現する必要性から開放される。そのため、第１等化器が備えるべき特性は、Ａ／Ｄ変換器、第１等化器、位相周波数制御器、電圧制御発振器で構成される位相同期ループ（ＰＬＬ）を構成する必要十分な等化特性を実現するだけとなるため、簡便でむだ時間要素の少ない等化器の設計ができるという効果がある。
【００６８】
又、これにより、位相同期ループの総合的なむだ時間が減り、ループゲインを高く設定できるため、広い周波数引き込みレンジと高い周波数追従性能を得ることが出来る。
【００６９】
更に、第２等化器により第１等化器の残留等化誤差を無くせるため、エラーレートを低くすることが出来る。
また、第２等化器にとっては、残留等化誤差分を等化するだけでよいので回路規模を小さくできる。
【００７０】
第１等化器と第２等化器を分離し、第２等化器を、例えば、ＬＭＳ理論に基づく自動等化機能を有するトランスバーサルフィルタで構成することにより、位相同期ループより第２等化器を分離できるため、位相同期ループと第２等化器の位相等化特性とが干渉する事を無くすことができ、より再生波形処理装置の等化特性を最適にすることが可能となり、エラーレートを低くすることが可能となるうえ、テープ、ヘッドなどの製造上のバラツキや経年変化に対応するための調整個所を必要としない再生波形処理装置を実現できる。
又、第２等化器にとっては、残留等化誤差分を等化するだけでよいので低域まで等化する必要が無くなり、タップを少なくすることが出来るため、回路規模を小さくすることが可能となる。
【００７１】
第１等化器をＩＩＲ型で構成される積分等化器、高域を強調する微分等化器、位相を等化する位相等化器、ナイキスト周波数付近を減衰させる高域遮断フィルタ、直流成分の除去を目的とする低域遮断フィルタにより構成することで、むだ時間要素を減らす事が出来る。これにより位相同期ループの総合的なむだ時間が減り、ループゲインを高く設定できるため、広い周波数引き込みレンジと高い周波数追従性能を得ることが出来る。
【００７２】
第３等化器により周波数制御器に入力する信号の周波数、位相特性を変化させることが出来る。これにより、位相周波数制御器にとって誤差検出しやすい特性を積極的に作ることが可能となる。これにより、テープ、ヘッドなどの特性ばらつき及び特性変化で生じるバラツキに対する許容範囲を大きくすることが可能となる。
【００７３】
第１等化器と第２等化器との間にデシメーションフィルタを挿入し、且つ第１等化機と第２等化器との再生クロックラインにデシメーションフィルタを挿入したことで、ＰＬＬを構成する第１等化器の周波数同期ループの動作クロックを早めることができ、これによりループゲインを上げることが出来るため、広い周波数引き込みレンジと高い周波数追従性能を得ることが出来る。
【図面の簡単な説明】
【図１】本発明に係る第１実施形態の再生波形処理装置のブロック図である。
【図２】本発明に係る第２実施形態の再生波形処理装置のブロック図である。
【図３】本発明に係る第３実施形態の再生波形処理装置のブロック図である。
【図４】本発明に係る第４実施形態の再生波形処理装置のブロック図である。
【図５】本発明に係る第５実施形態の再生波形処理装置のブロック図である。
【図６】本発明に係る第６実施形態の再生波形処理装置のブロック図である。
【図７】従来技術におけるアナログＰＬＬ回路のブロック図である。
【図８】従来技術におけるデジタルＰＬＬ回路のブロック図である。
【符号の説明】
１００；再生信号、１０１；増幅器、１０３；Ａ／Ｄ変換器、１０４；ビタビ復号器、１０６；再生波形処理装置、１０７；再生データ、１０８；再生クロック、１０８Ａ；再生クロック、１０８Ｂ；再生クロック、１０９；データ、２０２；位相周波数制御器、２０３；電圧制御発振器、３０１；第１等化器、３０１Ａ；デジタルフィルタ、３０２；第２等化器、３０２Ａ；トランスパーサルフィルタ、３０３；等化データ、３０４；等化データ、４０１；第３等化器、５０１；第１デシメーションフィルタ、５０２；第２デシメーションフィルタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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