(57)【要約】【課題】ゲート絶縁膜の薄膜化に拘わらず、ゲート電極の空乏化を助長することなく効果的にｐＭＯＳＦＥＴにおけるボロンのゲート絶縁膜突き抜けを抑制することができるデュアルゲート型ＣＭＯＳ構造の半導体装置を提供する。【解決手段】半導体基板１上にｐ型ポリシリコンゲート電極２１を有するｐＭＯＳＦＥＴ２２とｎ型ポリシリコンゲート電極２３を有するｎＭＯＳＦＥＴ２４を備えたデュアルゲート型ＣＭＯＳ構造の半導体装置であって、ｐ型ポリシリコンゲート電極２１中のフッ素濃度が１０１７ｃｍ−３以下であって，ｐＭＯＳＦＥＴ２２のソース領域及びドレイン領域２５のフッ素濃度が１０１９ｃｍ−３以上である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にｐ型ポリシリコンゲート電極を有するｐＭＯＳＦＥＴとｎ型ポリシリコンゲート電極を有するｎＭＯＳＦＥＴを備えたデュアルゲート型ＣＭＯＳ構造の半導体装置であって、
前記ｐ型ポリシリコンゲート電極中のフッ素濃度が１０１７ｃｍ−３以下であって、前記ｐＭＯＳＦＥＴのソース領域及びドレイン領域のフッ素濃度が１０１９ｃｍ−３以上であることを特徴とする半導体装置。
【請求項２】
ｐ型ポリシリコンゲート電極を有するｐＭＯＳＦＥＴを形成するための工程として、
半導体基板上にゲート絶縁膜とポリシリコン膜とシリコン酸化膜を順番に形成する工程と、
ｐＭＯＳＦＥＴ領域における前記ポリシリコン膜中にボロンをイオン注入する工程と、
前記ゲート絶縁膜、前記ポリシリコン膜、及び、前記シリコン酸化膜をゲート電極パターンに加工する工程と、
前記ゲート電極パターンに加工された前記ゲート絶縁膜、前記ポリシリコン膜、及び、前記シリコン酸化膜をマスクとして、ｐＭＯＳＦＥＴのソース領域とドレイン領域にＢＦ２を用いてｐ型不純物をイオン注入する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
ｎＭＯＳＦＥＴのソース領域とドレイン領域形成のためのイオン注入直前に、前記ゲート電極パターンに加工された前記ゲート絶縁膜、前記ポリシリコン膜、及び、前記シリコン酸化膜から前記シリコン酸化膜を除去し、ｐＭＯＳＦＥＴ領域側をレジストでマスクし、前記ｎＭＯＳＦＥＴのソース領域とドレイン領域にｎ型不純物の注入を行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板上に前記ゲート絶縁膜と前記ポリシリコン膜と前記シリコン酸化膜を形成する工程の前に、Ｎウェルを形成する工程を有することを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板上に前記ゲート絶縁膜と前記ポリシリコン膜と前記シリコン酸化膜を形成する工程の後に、Ｎウェルを形成する工程を有し、
前記ｐＭＯＳＦＥＴ領域における前記ポリシリコン膜中にボロンをイオン注入する工程と、前記Ｎウェルを形成する工程とを、同じレジストマスクを用いて行うことを特徴とする請求項２または３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上にｐ型ポリシリコンゲート電極を有するｐＭＯＳＦＥＴとｎ型ポリシリコンゲート電極を有するｎＭＯＳＦＥＴを備えたデュアルゲート型ＣＭＯＳ構造の半導体装置、及び、その製造方法に関し、更に詳細には、デュアルゲート型ＣＭＯＳＦＥＴにおけるゲート電極空乏化を防止し、且つ、ゲート電極中不純物イオンのゲート絶縁膜突き抜け現象を抑制することにより、十分なドライブ能力を有し、且つ、閾値電圧バラツキの小さいＭＯＳＦＥＴを有する半導体装置、及び、その製造方法に関する。
【０００２】
【従来の技術】
半導体技術の発展によって微細化が進みサブミクロン以下やハーフミクロン以下のプロセスが適用されることによりＭＯＳＦＥＴの短チャネル効果を抑制することが困難になっているが、この解決策として、デュアルゲート型ＣＭＯＳＦＥＴが一般に用いられている。デュアルゲート型ＣＭＯＳＦＥＴではｎＭＯＳＦＥＴのゲート電極としてｎ型ポリシリコンを、ｐＭＯＳＦＥＴのゲート電極としてｐ型ポリシリコンを用いる。
【０００３】
デュアルゲート型ＣＭＯＳＦＥＴにおいては、ソース領域とドレイン領域を形成するためのイオン注入を利用してゲート電極中に不純物を導入する。ｐＭＯＳＦＥＴではソース・ドレインの浅い接合を形成するために通常ＢＦ２を用いるが、ＢＦ２はポリシリコンゲート電極へも同時に注入される。しかしながら、ＢＦ２中のフッ素の作用によりゲートポリシリコン中でボロンが増速拡散しやすくなり、後の熱処理時にボロンがゲート絶縁膜を突き抜けて基板のチャンネル領域に到達する現象が起きる。このボロンのゲート絶縁膜突き抜けによってチャンネル領域の不純物濃度が変化し、結果的にｐＭＯＳＦＥＴの閾値電圧が変動し、更にその拡散の不均一性によって閾値電圧バラツキが大きくなるという問題が生じる。
【０００４】
このボロンのゲート絶縁膜突き抜け現象を抑制する方法として、例えば、下記の特許文献１で提案されているように、ゲート絶縁膜の窒化やゲート電極への窒素イオン打ち込み等の方法があるが、ゲート絶縁膜の膜厚が４．７ｎｍ以下ではこの方法によるボロンのゲート絶縁膜突き抜けの抑制が難しいとの報告が、下記の非特許文献１にある。また、ゲート電極材料を下記の特許文献２で提案されているようにポリシリコンからアモルファスシリコンに替えたり、下記の特許文献１で提案されているように大粒径ポリシリコンを用いたりする等の方法でボロンのゲート絶縁膜突き抜けを抑制することは可能であるが、何れもゲート電極の空乏化が起こり易くなりトランジスタ性能の低下を招くという問題が生じる。また、ソース領域及びドレイン領域形成のための不純物イオン注入をＢＦ２ではなくボロンで行うと、注入エネルギの問題から浅い接合を形成することが困難となり、また短チャネル効果の抑制ができずオフ電流（サブスレッシュホールド電流）の増加を招く。
【０００５】
【特許文献１】
特開２０００−１７４１３６号公報
【特許文献２】
特開平１０−１８９７６３号公報
【非特許文献１】
”Ｎｉｔｒｏｇｅｎ  Ｃｏｎｃｅｎｔｒａｔｉｏｎ  Ｏｐｔｉｍｉｚａｔｉｏｎ  ｆｏｒ  Ｄｏｗｎ−ｓｃａｌｅｓ  ＣＭＯＳＦＥＴ  ｗｉｔｈ  Ｎ２Ｏ−ｂａｓｅｄ  Ｏｘｙｎｉｔｒｉｄｅ  Ｐｒｏｃｅｓｓ，  Ｓｙｍｐ．  ｏｎ  ＶＬＳＩＴｅｃｈ．，ｐ２２０，  １９９８”
【０００６】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたもので、その目的は、ゲート絶縁膜の薄膜化に拘わらず、ゲート電極の空乏化を助長することなく効果的にｐＭＯＳＦＥＴにおけるボロンのゲート絶縁膜突き抜けを抑制することができるデュアルゲート型ＣＭＯＳ構造の半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
この目的を達成するための本発明に係る半導体装置は、半導体基板上にｐ型ポリシリコンゲート電極を有するｐＭＯＳＦＥＴとｎ型ポリシリコンゲート電極を有するｎＭＯＳＦＥＴを備えたデュアルゲート型ＣＭＯＳ構造の半導体装置であって、前記ｐ型ポリシリコンゲート電極中のフッ素濃度が１０１７ｃｍ−３以下であって，前記ｐＭＯＳＦＥＴのソース領域及びドレイン領域のフッ素濃度が１０１９ｃｍ−３以上であることを特徴とする。
【０００８】
ここで、１０１７ｃｍ−３以下とは、ウェル濃度より低い濃度を示すものであり、ポリシリコン中のフッ素濃度が十分に低いことを示している。一方１０１９ｃｍ−３以上とは、従来のソース・ドレイン領域の不純物濃度とフッ素濃度とが同等であることを示している。
【０００９】
上記特徴の本発明に係る半導体装置によれば、ポリシリコン中でボロンの増速拡散を引き起こす原因であるフッ素のゲート電極中濃度が十分低いので、ボロンのゲート絶縁膜突き抜けを抑制することができる。またｐＭＯＳＦＥＴのソース領域及びドレイン領域には十分にＢＦ２が注入されるため、短チャネル特性が良好な浅い接合が形成される。これらの結果として、ゲート絶縁膜の薄膜化に拘わらず、短チャネル効果の抑制された高性能のＣＭＯＳ半導体装置を得ることができる。
【００１０】
この目的を達成するための本発明に係る半導体装置の製造方法は、ｐ型ポリシリコンゲート電極を有するｐＭＯＳＦＥＴを形成するための工程として、半導体基板上にゲート絶縁膜とポリシリコン膜とシリコン酸化膜を順番に形成する工程と、ｐＭＯＳＦＥＴ領域における前記ポリシリコン膜中にボロンをイオン注入する工程と、前記ゲート絶縁膜、前記ポリシリコン膜、及び、前記シリコン酸化膜をゲート電極パターンに加工する工程と、前記ゲート電極パターンに加工された前記ゲート絶縁膜、前記ポリシリコン膜、及び、前記シリコン酸化膜をマスクとして、ｐＭＯＳＦＥＴのソース領域とドレイン領域にＢＦ２を用いてｐ型不純物をイオン注入する工程と、を有することを特徴とする。
【００１１】
上記特徴の本発明に係る半導体装置の製造方法によれば、ｐＭＯＳＦＥＴのソース領域及びドレイン領域形成のためのＢＦ２注入時にポリシリコンゲート電極上にシリコン酸化膜を有することによって、ｐＭＯＳＦＥＴゲート電極へのＢＦ２注入によるフッ素導入を阻止することができ、ｐＭＯＳＦＥＴのｐ型ポリシリコンゲート電極中のフッ素濃度をウェル濃度より低い濃度レベルに抑制することができる。このため、ポリシリコン中でボロンの増速拡散を引き起こす原因であるフッ素のゲート電極中濃度が十分低いので、ボロンのゲート絶縁膜突き抜けを抑制することができる。またｐＭＯＳＦＥＴのソース領域及びドレイン領域には十分にＢＦ２が注入されるため、短チャネル特性が良好な浅い接合が形成される。これらの結果として、ゲート絶縁膜の薄膜化に拘わらず、短チャネル効果の抑制された高性能のＣＭＯＳ半導体装置を製造することができる。
【００１２】
更に、本発明に係る半導体装置の製造方法において、ｎＭＯＳＦＥＴのソース領域とドレイン領域形成のためのイオン注入直前に、前記ゲート電極パターンに加工された前記ゲート絶縁膜、前記ポリシリコン膜、及び、前記シリコン酸化膜から前記シリコン酸化膜を除去し、ｐＭＯＳＦＥＴ領域側をレジストでマスクし、前記ｎＭＯＳＦＥＴのソース領域とドレイン領域にｎ型不純物の注入を行うことが好ましい。この結果、ｎＭＯＳＦＥＴのゲート電極にはソース・ドレイン形成のためのイオン注入時に十分な不純物が注入される。これにより、デュアルゲート型ＣＭＯＳ構造であるにも拘わらず、ｎＭＯＳＦＥＴにおけるゲートの空乏化を、従来のｐＭＯＳＦＥＴのゲート電極がｎ型ポリシリコンであるシングルゲート型ＣＭＯＳ構造と同程度に、効果的に抑制できる。
【００１３】
更に、本発明に係る半導体装置の製造方法において、前記半導体基板上に前記ゲート絶縁膜と前記ポリシリコン膜と前記シリコン酸化膜を形成する工程の前に、Ｎウェルを形成する工程を有することが好ましい。或いは、前記半導体基板上に前記ゲート絶縁膜と前記ポリシリコン膜と前記シリコン酸化膜を形成する工程の後に、Ｎウェルを形成する工程を有し、前記ｐＭＯＳＦＥＴ領域における前記ポリシリコン膜中にボロンをイオン注入する工程と、前記Ｎウェルを形成する工程とを、同じレジストマスクを用いて行うことが好ましい。特に、後者の方法によれば、前記ｐＭＯＳＦＥＴ領域における前記ポリシリコン膜中にボロンをイオン注入する工程と、前記Ｎウェルを形成する工程とを、同じレジストマスクを用いて行うので、レジストマスクを形成する工程を１回節減することができる。
【００１４】
【発明の実施の形態】
本発明に係る半導体装置とその製造方法（以下、適宜「本発明装置」及び「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。
【００１５】
図１は、本発明装置２０のトランジスタ構造を模式的に示す断面図である。図１に示すように、本発明装置２０は、半導体基板１上にｐ型ポリシリコンゲート電極２１を有するｐＭＯＳＦＥＴ２２とｎ型ポリシリコンゲート電極２３を有するｎＭＯＳＦＥＴ２４を備えたデュアルゲート型ＣＭＯＳ構造で形成され、ｐＭＯＳＦＥＴ２２のｐ型ポリシリコンゲート電極２１中のフッ素濃度が１０１７ｃｍ−３以下であって、ｐＭＯＳＦＥＴ２２のソース・ドレイン領域２５のフッ素濃度が１０１９ｃｍ−３以上であることを特徴としている。
【００１６】
ボロンのゲート絶縁膜突き抜けの原因がフッ素の作用によるものであることから、ポリシリコン中のフッ素濃度を下げることによりボロンの増速拡散を抑制することができる。またソース領域およびドレイン領域にはＢＦ２が注入されるため、短チャネル特性が良好なｐＭＯＳＦＥＴを得ることができる。
【００１７】
図２は、ｐ型ポリシリコンゲート電極中のフッ素濃度が５×１０１９ｃｍ−３程度の場合と１０１７ｃｍ−３以下の場合の２通りにつき、ｐＭＯＳＦＥＴの閾値電圧及びそのバラツキを調べた結果である。ｐ型ポリシリコンゲート電極中のフッ素濃度が５×１０１９ｃｍ−３程度の場合、ボロンのゲート酸化膜突き抜け現象により基板濃度が低下するため、閾値電圧の絶対値が低下してそのバラツキも大きくなる。一方、ｐ型ポリシリコンゲート電極中のフッ素濃度が１０１７ｃｍ−３以下の場合は、閾値電圧のバラツキは小さく安定していることが分かる。
【００１８】
図３は、ｐＭＯＳＦＥＴのソース・ドレイン領域形成にボロンを用いた場合とＢＦ２を用いた場合の短チャネル特性を示したものである。但し、両イオンの注入深さは同等である。ＢＦ２を用いた場合はボロンを用いた場合より短チャネル特性は良好であることが分かる。
【００１９】
次に、本発明方法の第１の実施形態を、図４〜図６を参照して説明する。図４〜図６は、第１の実施形態に係るデュアルゲート型ＣＭＯＳ構造の半導体装置の製造方法を工程順に示した半導体装置の断面図である。
【００２０】
先ず、図４（ａ）に示すように、シリコン基板１の一主面に活性領域を分離するための素子分離酸化膜２を形成した後、イオン注入によりＮウェル３及びＰウェル４を形成する。次に、図４（ｂ）に示すように、シリコン基板１を酸化することで、例えば３ｎｍのゲート酸化膜５を形成し、次に、ポリシリコン膜６を化学気相成長（ＣＶＤ）法により例えば１８０ｎｍの膜厚で成膜し、引き続き、シリコン酸化膜７を例えば５０ｎｍの膜厚で成膜する。
【００２１】
次に、図４（ｃ）に示すように、ｎＭＯＳＦＥＴ形成領域を覆うレジストマスク８を形成し、ｐＭＯＳＦＥＴ領域にボロンを例えば注入エネルギ２０ｋｅｖ、注入量２×１０１５ｃｍ−２の条件でイオン注入する。次に、図４（ｄ）に示すように、レジストマスク８を除去した後、ゲート酸化膜５とポリシリコン膜６とシリコン酸化膜７をパターンニングしてゲート電極９を形成する。
【００２２】
次に、図５（ｅ）に示すように、ｎＭＯＳＦＥＴ形成領域を覆うレジストマスク１０を形成し、ｐＭＯＳＦＥＴ領域に選択的に例えばＢＦ２を注入エネルギ１０ｋｅＶ、注入量１．２×１０１４ｃｍ−２の条件でイオン注入することでＬＤＤＰ−領域１１を形成する。引き続き、図５（ｆ）に示すように、ｐＭＯＳＦＥＴ形成領域を覆うレジストマスク１２を形成し、ｎＭＯＳＦＥＴ領域に選択的に例えばＡｓを注入エネルギ１０ｋｅＶ、注入量１．０×１０１４ｃｍ−２の条件でイオン注入することでＬＤＤＮ−領域１３を形成する。次に、図５（ｇ）に示すように、サイドウォールスペーサ１４をシリコン窒化膜で形成する。
【００２３】
次に、図５（ｈ）に示すように、ｎＭＯＳＦＥＴ形成領域を覆うレジストマスク１５を形成し、ｐＭＯＳＦＥＴ領域に選択的に例えばＢＦ２を注入エネルギ３０ｋｅＶ、注入量２×１０１５ｃｍ−２の条件でイオン注入することでソース・ドレインＰ＋領域１６を形成する。次に、図６（ｉ）に示すように、レジストマスク１５を除去するとともに、ゲート電極上のシリコン酸化膜１７をウェットエッチングで除去した後、図６（ｊ）に示すように、ｐＭＯＳＦＥＴ形成領域を覆うレジストマスク１８を形成し、ｎＭＯＳＦＥＴ領域に選択的に例えばＡｓを注入エネルギ５０ｋｅＶ、注入量３×１０１５ｃｍ−２の条件でイオン注入することでソース・ドレインＮ＋領域１９を形成する。そして、図６（ｋ）に示すように、レジストマスク１８を除去した後、高温アニ−ルを、例えば１０２０℃で１０秒間、施すことにより基板及びゲート電極中に注入された不純物イオンを活性化させる。これ以降は、公知の技術により配線や保護膜等を形成して半導体装置を完成させる。
【００２４】
次に、本発明方法の第２の実施形態を、図７〜図９を参照して説明する。図７〜図９は、第２の実施形態に係るデュアルゲート型ＣＭＯＳ構造の半導体装置の製造方法を工程順に示した半導体装置の断面図である。尚、図７〜図９において、第１の実施形態の図４〜図６と同じ部分及び箇所には同じ符号を付して説明する。
【００２５】
第１の実施形態では、Ｎウェル３の形成後に、ゲート酸化膜５、ポリシリコン膜６、及び、シリコン酸化膜７を形成していたが、第２の実施形態では、ゲート酸化膜５、ポリシリコン膜６、及び、シリコン酸化膜７を形成した後、Ｎウェル形成用のレジストマスク８を、Ｎウェル３の注入とポリシリコン膜６へのボロン注入の両方のイオン注入において兼用している。
【００２６】
先ず、図７（ａ）に示すように、シリコン基板１の一主面に活性領域を分離するための素子分離酸化膜２を形成する。次に、図７（ｂ）に示すように、シリコン基板１を酸化することで、例えば３ｎｍのゲート酸化膜５を形成し、次に、ポリシリコン膜６を化学気相成長（ＣＶＤ）法により例えば１８０ｎｍの膜厚で成膜し、引き続き、シリコン酸化膜７を例えば５０ｎｍの膜厚で成膜する。
【００２７】
次に、図７（ｃ）に示すように、ｎＭＯＳＦＥＴ形成領域を覆うレジストマスク８を形成してイオン注入によりＮウェル３を形成し、連続的に同じレジストマスク８を用いてｐＭＯＳＦＥＴ領域のポリシリコン膜６中にボロンを例えば注入エネルギ２０ｋｅｖ、注入量２×１０１５ｃｍ−２の条件でイオン注入する。次に、図７（ｄ）に示すように、レジストマスク８を除去した後、ｐＭＯＳＦＥＴ形成領域を覆うレジストマスクを形成してイオン注入によりＰウェル４を形成する。
【００２８】
次に、図８（ｅ）に示すように、ゲート酸化膜５とポリシリコン膜６とシリコン酸化膜７をパターンニングしてゲート電極９を形成する。次に、図８（ｆ）に示すように、ｎＭＯＳＦＥＴ形成領域を覆うレジストマスク１０を形成し、ｐＭＯＳＦＥＴ領域に選択的に例えばＢＦ２を注入エネルギ１０ｋｅＶ、注入量１．２×１０１４ｃｍ−２の条件でイオン注入することでＬＤＤＰ−領域１１を形成する。引き続き、図８（ｇ）に示すように、ｐＭＯＳＦＥＴ形成領域を覆うレジストマスク１２を形成し、ｎＭＯＳＦＥＴ領域に選択的に例えばＡｓを注入エネルギ１０ｋｅＶ、注入量１．０×１０１４ｃｍ−２の条件でイオン注入することでＬＤＤＮ−領域１３を形成する。次に、図８（ｈ）に示すように、サイドウォールスペーサ１４をシリコン窒化膜で形成する。
【００２９】
次に、図９（ｉ）に示すように、ｎＭＯＳＦＥＴ形成領域を覆うレジストマスク１５を形成し、ｐＭＯＳＦＥＴ領域に選択的に例えばＢＦ２を注入エネルギ３０ｋｅＶ、注入量２×１０１５ｃｍ−２の条件でイオン注入することでソース・ドレインＰ＋領域１６を形成する。次に、図９（ｊ）に示すように、レジストマスク１５を除去するとともに、ゲート電極上のシリコン酸化膜１７をウェットエッチングで除去した後、図９（ｋ）に示すように、ｐＭＯＳＦＥＴ形成領域を覆うレジストマスク１８を形成し、ｎＭＯＳＦＥＴ領域に選択的に例えばＡｓを注入エネルギ５０ｋｅＶ、注入量３×１０１５ｃｍ−２の条件でイオン注入することでソース・ドレインＮ＋領域１９を形成する。そして、図９（ｌ）に示すように、レジストマスク１８を除去した後、高温アニ−ルを、例えば１０２０℃で１０秒間、施すことにより基板及びゲート電極中に注入された不純物イオンを活性化させる。これ以降は、公知の技術により配線や保護膜等を形成して半導体装置を完成させる。
【００３０】
本発明方法の第２の実施形態によれば、ｐＭＯＳＦＥＴのポリシリコンゲート電極へのボロン注入工程をＮウェル形成と同じレジストマスクを用いて連続的に行うことができ、本発明方法の第１の実施形態に比べて、レジストマスクを形成する工程が一回節減できる。
【００３１】
尚、本発明方法を具体的に実施するにあたり、本発明方法の技術的思想の範囲内において、上記第１及び第２の実施形態に例示した製造工程及び製造条件は適宜変更して実施できる。例えば、上記各実施形態では、各ＭＯＳＦＥＴのソース領域とドレイン領域の形成において、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を用いたが、これは好適な一例を示したもので、ＬＤＤの使用に限定されるものではない。
【００３２】
【発明の効果】
以上詳細に説明したように、本発明に係る半導体装置及びその製造方法によれば、ｐＭＯＳＦＥＴのソース・ドレインＰ＋領域形成時にポリシリコンゲート電極上にシリコン酸化膜が形成されていることにより、ｐＭＯＳＦＥＴのゲート電極へのフッ素導入を阻止する。ポリシリコンゲート電極中でボロンの増速拡散を引き起こす原因であるフッ素の濃度が低いためにボロンのゲート絶縁膜突き抜けを抑制することができ、バラツキの少ない安定した閾値電圧を得ることができる。ｐＭＯＳＦＥＴソース・ドレイン領域形成にはＢＦ２を用いており、短チャネル特性も良好である。また、前記ゲート電極上のシリコン酸化膜はｎＭＯＳＦＥＴのソース・ドレインＮ＋領域形成前に除去されるので、ｎＭＯＳＦＥＴのゲート電極には十分な量の不純物が導入されｎＭＯＳＦＥＴのゲート空乏化を抑制できる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施の形態のトランジスタ構造を模式的に示す断面図
【図２】ｐ型ポリシリコンゲート電極中のフッ素濃度の違いによるｐＭＯＳＦＥＴの閾値電圧及びそのバラツキを示す特性図
【図３】ｐＭＯＳＦＥＴのソース・ドレイン領域形成にボロンを用いた場合とＢＦ２を用いた場合の短チャネル特性を示す特性図
【図４】本発明に係る半導体装置の製造方法の第１の実施形態の処理過程を工程順に説明するための工程途中における半導体装置の要部を示す断面図
【図５】本発明に係る半導体装置の製造方法の第１の実施形態の処理過程を工程順に説明するための工程途中における半導体装置の要部を示す断面図
【図６】本発明に係る半導体装置の製造方法の第１の実施形態の処理過程を工程順に説明するための工程途中における半導体装置の要部を示す断面図
【図７】本発明に係る半導体装置の製造方法の第２の実施形態の処理過程を工程順に説明するための工程途中における半導体装置の要部を示す断面図
【図８】本発明に係る半導体装置の製造方法の第２の実施形態の処理過程を工程順に説明するための工程途中における半導体装置の要部を示す断面図
【図９】本発明に係る半導体装置の製造方法の第２の実施形態の処理過程を工程順に説明するための工程途中における半導体装置の要部を示す断面図
【符号の説明】
１  ：  半導体基板（シリコン基板）
２  ：  素子分離酸化膜
３  ：  Ｎウェル
４  ：  Ｐウェル
５  ：  ゲート酸化膜
６  ：  ポリシリコン膜
７  ：  シリコン酸化膜
８  ：  レジストマスク
９  ：  ゲート電極
１０：  レジストマスク
１１：  ＬＤＤＰ−領域
１２：  レジストマスク
１３：  ＬＤＤＮ−領域
１４：  サイドウォールスペーサ
１５：  レジストマスク
１６：  ソース・ドレインＰ＋領域
１７：  シリコン酸化膜
１８：  レジストマスク
１９：  ソース・ドレインＮ＋領域
２０：  本発明に係る半導体装置
２１：  ｐ型ポリシリコンゲート電極
２２：  ｐＭＯＳＦＥＴ
２３：  ｎ型ポリシリコンゲート電極
２４：  ｎＭＯＳＦＥＴ
２５：  ｐＭＯＳＦＥＴのソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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