(57)【要約】【課題】差動型の分布増幅器において、広い周波数帯域で高利得を得ること。【解決手段】第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子を入力側伝送線路１に接続し、ドレイン端子を第１の後段ソース接地ＭＯＳＦＥＴ５２のゲート端子に接続し、第１の後段ソース接地ＭＯＳＦＥＴ５２のドレイン端子を出力側伝送線路３に接続し、ダーリントン増幅器を構成する。第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子を入力側伝送線路２に接続し、ドレイン端子を第２の後段ソース接地ＭＯＳＦＥＴ５４のゲート端子に接続し、第２の後段ソース接地ＭＯＳＦＥＴ５４のドレイン端子を出力側伝送線路４に接続し、ダーリントン増幅器を構成する。このようなダーリントン増幅器を、差動型の分布増幅器の入力側伝送線路１，２と出力側伝送線路３，４との間に接続される各増幅器素子４１，４２として用いる。【選択図】　　　　図１
2004072638.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力側伝送線路および第２の入力側伝送線路と、
第１の出力側伝送線路および第２の出力側伝送線路と、
前記第１の入力側伝送線路により伝送されてきた信号を入力とする第１の初段トランジスタと、
前記第１の初段トランジスタの出力信号を入力とし、前記第１の出力側伝送線路に増幅信号を出力する第１の後段トランジスタと、
前記第２の入力側伝送線路により伝送されてきた信号を入力とする第２の初段トランジスタと、
前記第２の初段トランジスタの出力信号を入力とし、前記第２の出力側伝送線路に増幅信号を出力する第２の後段トランジスタと、
を具備することを特徴とする分布増幅器。
【請求項２】
前記第１の初段トランジスタの負荷抵抗に直列に接続された第１のインダクタと、
前記第２の初段トランジスタの負荷抵抗に直列に接続された第２のインダクタと、
をさらに具備することを特徴とする請求項１に記載の分布増幅器。
【請求項３】
前記第１の初段トランジスタの出力端子と、前記第１の後段トランジスタの入力端子との間に接続された第３のインダクタと、
前記第２の初段トランジスタの出力端子と、前記第２の後段トランジスタの入力端子との間に接続された第４のインダクタと、
をさらに具備することを特徴とする請求項１または２に記載の分布増幅器。
【請求項４】
前記第１の後段トランジスタにカスコード接続された第５のトランジスタと、
前記第２の後段トランジスタにカスコード接続された第６のトランジスタと、をさらに具備することを特徴とする請求項１〜３のいずれか一つに記載の分布増幅器。
【請求項５】
前記第１の後段トランジスタおよび前記第２の後段トランジスタは、デュアルゲートトランジスタであることを特徴とする請求項１〜３のいずれか一つに記載の分布増幅器。
【請求項６】
前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間、および前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、それぞれコンデンサが接続されていることを特徴とする請求項１〜５のいずれか一つに記載の分布増幅器。
【請求項７】
前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間に、前記第１の入力側伝送線路により伝送されてきた信号がゲート端子に入力され、かつソース端子から出力される信号を前記第１の初段トランジスタの入力端子に供給するドレイン接地の第７のトランジスタと、
前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、前記第２の入力側伝送線路により伝送されてきた信号がゲート端子に入力され、かつソース端子から出力される信号を前記第２の初段トランジスタの入力端子に供給するドレイン接地の第８のトランジスタと、
をさらに具備し、
前記第７のトランジスタおよび前記第８のトランジスタの各ゲート幅は、前記第１の初段トランジスタ、前記第１の後段トランジスタ、前記第２の初段トランジスタおよび前記第２の後段トランジスタの各ゲート幅よりも小さいことを特徴とする請求項１〜６のいずれか一つに記載の分布増幅器。
【請求項８】
前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間に、前記第１の入力側伝送線路により伝送されてきた信号がソース端子に入力され、かつドレイン端子から出力される信号を前記第１の初段トランジスタの入力端子に供給するゲート接地の第９のトランジスタと、
前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、前記第２の入力側伝送線路により伝送されてきた信号がソース端子に入力され、かつドレイン端子から出力される信号を前記第２の初段トランジスタの入力端子に供給するゲート接地の第１０のトランジスタと、
をさらに具備することを特徴とする請求項１〜６のいずれか一つに記載の分布増幅器。
【請求項９】
前記第１の初段トランジスタ、前記第１の後段トランジスタ、前記第２の初段トランジスタおよび前記第２の後段トランジスタは、バイポーラトランジスタであることを特徴とする請求項１に記載の分布増幅器。
【請求項１０】
入力側伝送線路と、
出力側伝送線路と、
前記入力側伝送線路により伝送されてきた信号を入力とする初段トランジスタと、
前記初段トランジスタの出力信号を入力とし、前記出力側伝送線路に増幅信号を出力する後段トランジスタと、
を具備することを特徴とする分布増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、分布増幅器に関し、特に光通信システムにおけるベースバンド増幅器などに使用される差動型の分布増幅器に関する。
【０００２】
光通信システムを構成するディジタル回路の中には、差動信号を扱う回路がある。このようなディジタル回路への入力信号のレベルを一定以上にするため、ディジタル回路の前段に増幅器が配置されることがある。ところで、光通信システムにおいて用いられるベースバンド増幅器には、数十ｋＨｚ〜数十ＧＨｚと非常に広い周波数帯域において一定の利得を保つという性能が求められる。このため、ベースバンド増幅器は、集中定数型の増幅器ではなく、分布増幅器により構成される。
【０００３】
【従来の技術】
図１９は、従来の差動型分布増幅器の構成を示す回路図である。図１９に示すように、差動信号が入力される一対の入力側伝送線路１，２、一対の出力側伝送線路３，４、および増幅器素子として差動対をなす複数対のソース接地トランジスタ２１，２２，２３，２４が設けられている（図１９には、２対のみ示されている）。
【０００４】
ソース接地トランジスタ２１，２２，２３，２４の各対において、一方のトランジスタ２１，２３のゲート端子およびドレイン端子は、それぞれ一方の入力側伝送線路（以下、入力側（＋）伝送線路とする）１および一方の出力側伝送線路（以下、出力側（＋）伝送線路とする）３に接続されている。また、他方のトランジスタ２２，２４のゲート端子およびドレイン端子は、それぞれ他方の入力側伝送線路（以下、入力側（−）伝送線路とする）２および他方の出力側伝送線路（以下、出力側（−）伝送線路とする）４に接続されている。
【０００５】
図１９において、Ｌ１１は、入力側（＋）伝送線路１の、その入力端子１１と、これに最も近い一段目のソース接地トランジスタ２１との間のインダクタ成分である。Ｌ１２およびＬ１３は、入力側（＋）伝送線路１の、２段目以降の隣り合うソース接地トランジスタ間のインダクタ成分である。Ｌ１４は、入力側（＋）伝送線路１の、それに接続された終端抵抗１２と、これに最も近い最終段のソース接地トランジスタ２３との間のインダクタ成分である。
【０００６】
同様に、Ｌ２１、Ｌ２２、Ｌ２３およびＬ２４は、入力側（−）伝送線路２の、入力端子１３と終端抵抗１４との間のインダクタ成分である。また、Ｌ３１、Ｌ３２、Ｌ３３およびＬ３４は、出力側（＋）伝送線路３の、終端抵抗１５と出力端子１６との間のインダクタ成分である。Ｌ４１、Ｌ４２、Ｌ４３およびＬ４４は、出力側（−）伝送線路４の、終端抵抗１７と出力端子１８との間のインダクタ成分である。
【０００７】
一般に、分布増幅器は、集中定数型の増幅器に比べて利得が小さいので、十分な利得を得るためには、増幅器素子であるトランジスタの段数を増やす必要がある。あるいは、図２０に示すように、分布型増幅器３１の前段や後段に集中定数型増幅器３２，３３を設ける必要がある（たとえば特願平９−５０３４８５号など）。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の分布増幅器において、増幅器素子の段数を増やしても、いずれ利得が飽和してしまうため、十分な利得が得られないという問題点がある。また、集中定数型増幅器と組み合わせた場合には、集中定数型増幅器の高周波領域における周波数帯域が分布増幅器よりも狭いため、増幅器全体の帯域が制限されてしまうという問題点がある。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、広い周波数帯域において高利得が得られる差動型の分布増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、差動型の分布増幅器の各増幅器素子として、トランジスタをダーリントン接続した構成のダーリントン増幅器を用いることを特徴とする。この発明によれば、各増幅器素子をダーリントン増幅器で構成したため、単純なソース接地トランジスタや、トランジスタをカスコード接続したものを増幅器素子に用いたものに比べて、増幅器素子一段当たりの利得が増加するので、ＭＡＧ（Ｍａｘｉｍｕｍ　Ａｖａｉｌａｂｌｅ　Ｇａｉｎ）の値が大きくなり、大きな利得を引き出すことが可能となる。ここで、ＭＡＧとは、「入出力ともインピーダンス整合を取った場合にＦＥＴに入力する電力に対する負荷インピーダンスに出力する電力の比」（「新ミリ波技術」、オーム社、Ｐ１７２より）で定義される。
【００１１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１６は、本発明の実施の形態にかかる差動型分布増幅器の構成を示す回路図である。図１６に示すように、一対の入力側伝送線路１，２と一対の出力側伝送線路３，４との間に並列に接続される複数（図１６には、２個のみ示されている）の差動型増幅器素子４１，４２として、ダーリントン増幅器が用いられている。
【００１２】
図１６では、入力側（＋）伝送線路１、入力側（−）伝送線路２、出力側（＋）伝送線路３および出力側（−）伝送線路４は、それぞれＬ１１〜Ｌ１４、Ｌ２１〜Ｌ２４、Ｌ３１〜Ｌ３４およびＬ４１〜Ｌ４４のインダクタによって表されているが、それぞれ物理的な線路によって構成されていてもよい。伝送線路の長さもしくは特性インピーダンスを適切に選択することによって、任意のインダクタを得ることができる。また、出力側（＋）伝送線路３および出力側（−）伝送線路４には、それぞれＤＣカット用のコンデンサ１９，２０が接続されているが、これらのコンデンサ１９，２０は必須ではない。その他の構成は、図１９に示す従来構成と同様であるため、図１９と同一の符号を付して説明を省略する。
【００１３】
（差動型増幅器素子４１，４２の第１の構成例）
図１は、差動型増幅器素子４１，４２の構成の第１の例を示す回路図である。この第１の構成は、入力側（＋）伝送線路１に接続される入力端子４３にゲート端子が接続された第１の初段ソース接地ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）５１と、第１の初段ソース接地ＭＯＳＦＥＴ５１のドレイン端子にゲート端子が接続された（すなわち、ダーリントン接続された）第１の後段ソース接地ＭＯＳＦＥＴ５２とからなるダーリントン増幅器を有する。第１の後段ソース接地ＭＯＳＦＥＴ５２のドレイン端子は、出力側（＋）伝送線路３に接続される出力端子４５に接続されている。
【００１４】
また、入力側（−）伝送線路２に接続される入力端子４４にゲート端子が接続された第２の初段ソース接地ＭＯＳＦＥＴ５３と、第２の初段ソース接地ＭＯＳＦＥＴ５３のドレイン端子にゲート端子が接続（ダーリントン接続）された第２の後段ソース接地ＭＯＳＦＥＴ５４とからなるダーリントン増幅器を有する。第２の後段ソース接地ＭＯＳＦＥＴ５４のドレイン端子は、出力側（−）伝送線路４に接続される出力端子４６に接続されている。
【００１５】
第１の初段ソース接地ＭＯＳＦＥＴ５１のソース端子および第２の初段ソース接地ＭＯＳＦＥＴ５３のソース端子は、第１の定電流源５５のプラス側端子に接続されている。第１の定電流源５５のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。第１の初段ソース接地ＭＯＳＦＥＴ５１のドレイン端子および第２の初段ソース接地ＭＯＳＦＥＴ５３のドレイン端子には、それぞれ第１の負荷抵抗５７および第２の負荷抵抗５８を介してバイアス電源５９が接続されており、それぞれドレインバイアスが印加される。
【００１６】
第１の後段ソース接地ＭＯＳＦＥＴ５２のソース端子および第２の後段ソース接地ＭＯＳＦＥＴ５４のソース端子は、第２の定電流源５６のプラス側端子に接続されている。第２の定電流源５６のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。
【００１７】
図２に、上述した第１の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、それぞれ単相の場合のＭＡＧを比較した特性図の一例を示す。図２より明らかなように、ダーリントン増幅器のほうが、広い周波数範囲にわたってＭＡＧの値が大きくなっている。これは、単相の場合に限らず、差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２としてダーリントン増幅器を用いて分布増幅器を構成したほうが、広い帯域を保ったまま大きな利得を得ることができる。
【００１８】
（差動型増幅器素子４１，４２の第２の構成例）
図３は、差動型増幅器素子４１，４２の構成の第２の例を示す回路図である。この第２の構成は、図１に示す第１の構成において、第１の負荷抵抗５７および第２の負荷抵抗５８に、それぞれ第１のインダクタ６０および第２のインダクタ６１を直列に接続した構成となっている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００１９】
図１に示す第１の構成では、第１の後段ソース接地ＭＯＳＦＥＴ５２および第２の後段ソース接地ＭＯＳＦＥＴ５４の各ゲート端子における入力容量の影響によって、高周波領域においてインピーダンスが小さくなり、増幅度が低下してしまう。それに対して、図３に示す第２の構成では、第１および第２のインダクタ６０，６１を追加したことにより、高周波領域における増幅度の低下が抑制されている。
【００２０】
図４に、上述した第２の構成のダーリントン増幅器の単相の構成についてＭＡＧの特性図の一例を示す。比較のため、従来の単純なソース接地ＦＥＴよりなる単相の増幅器のＭＡＧのグラフも示す。図２と比べて、図４のほうが、高周波領域において初段ソース接地ＭＯＳＦＥＴの利得が大きくなっている。差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２として第２の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなるので、帯域をより広げることができる。なお、追加した第１および第２のインダクタ６０，６１を、伝送線路を長く引き伸ばすことによって構成することもできる。
【００２１】
（差動型増幅器素子４１，４２の第３の構成例）
図５は、差動型増幅器素子４１，４２の構成の第３の例を示す回路図である。この第３の構成は、図１に示す第１の構成において、第１の初段ソース接地ＭＯＳＦＥＴ５１のドレイン端子と第１の後段ソース接地ＭＯＳＦＥＴ５２のゲート端子との間、および第２の初段ソース接地ＭＯＳＦＥＴ５３のドレイン端子と第２の後段ソース接地ＭＯＳＦＥＴ５４のゲート端子との間に、それぞれ第３のインダクタ６２および第４のインダクタ６３を接続した構成となっている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００２２】
第３のインダクタ６２および第４のインダクタ６３は、高周波領域において、第１の後段ソース接地ＭＯＳＦＥＴ５２および第２の後段ソース接地ＭＯＳＦＥＴ５４の各ゲート端子における入力容量の影響を低減するように働く。したがって、高周波領域において、第１の初段ソース接地ＭＯＳＦＥＴ５１のドレイン端子から見た第１の後段ソース接地ＭＯＳＦＥＴ５２のゲート端子のインピーダンス、および第２の初段ソース接地ＭＯＳＦＥＴ５３のドレイン端子から見た第２の後段ソース接地ＭＯＳＦＥＴ５４のゲート端子のインピーダンスが、大きく見えることになり、高周波における利得低下が抑制される。
【００２３】
図６に、上述した第３の構成のダーリントン増幅器の単相の構成についてＭＡＧの特性図を示す。比較のため、従来の単純なソース接地ＦＥＴよりなる単相の増幅器のＭＡＧのグラフも示す。図２と比べて、図６では、４０ＧＨｚ付近まで利得が大きくなっている。差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２として第３の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなる。なお、追加した第３および第４のインダクタ６２，６３を、伝送線路を長く引き伸ばすことによって構成することもできる。
【００２４】
（差動型増幅器素子４１，４２の第４の構成例）
図７は、差動型増幅器素子４１，４２の構成の第４の例を示す回路図である。この第４の構成は、図１に示す第１の構成において、第１の後段ソース接地ＭＯＳＦＥＴ５２のドレイン端子と出力端子４５との間に、第１の後段ソース接地ＭＯＳＦＥＴ５２に対してカスコード接続した第１のゲート接地ＭＯＳＦＥＴ６４を設け、また、第２の後段ソース接地ＭＯＳＦＥＴ５４のドレイン端子と出力端子４６との間に、第２の後段ソース接地ＭＯＳＦＥＴ５４に対してカスコード接続した第２のゲート接地ＭＯＳＦＥＴ６５を設けた構成となっている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００２５】
第１のゲート接地ＭＯＳＦＥＴ６４のゲート端子は、接地コンデンサ６６を介して接地されている。また、第１のゲート接地ＭＯＳＦＥＴ６４のゲート端子には、ゲートバイアスが印加されている。同様に、第２のゲート接地ＭＯＳＦＥＴ６５のゲート端子は、接地コンデンサ６７を介して接地されている。また、第２のゲート接地ＭＯＳＦＥＴ６５のゲート端子には、ゲートバイアスが印加されている。
【００２６】
図８に、上述した第４の構成のダーリントン増幅器の単相の構成についてＭＡＧの特性図を示す。比較のため、従来の単純なソース接地ＦＥＴよりなる単相の増幅器のＭＡＧのグラフも示す。図２と比べて、図８では、十分に大きな利得が得られている。これは、カスコード増幅器が、トランジスタのミラー容量を減らすことができるからである。差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２として第４の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなる。
【００２７】
（差動型増幅器素子４１，４２の第５の構成例）
図９は、差動型増幅器素子４１，４２の構成の第５の例を示す回路図である。この第５の構成は、図７に示す第４の構成において、上述した第２の構成（図３参照）と同様に、第１の負荷抵抗５７および第２の負荷抵抗５８に、それぞれ第１のインダクタ６０および第２のインダクタ６１を直列に接続した構成となっている。その他の構成は図７に示す第４の構成と同じであるので、同一の符号を付して説明を省略する。この第５の構成でも、カスコード増幅器によりトランジスタのミラー容量が減るので、差動型増幅器素子４１，４２として第５の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなる。
【００２８】
（差動型増幅器素子４１，４２の第６の構成例）
図１０は、差動型増幅器素子４１，４２の構成の第６の例を示す回路図である。この第６の構成は、図７に示す第４の構成において、カスコード接続された第１の後段ソース接地ＭＯＳＦＥＴ５２および第１のゲート接地ＭＯＳＦＥＴ６４の代わりに、第１のデュアルゲートトランジスタ６８を用い、また、カスコード接続された第２の後段ソース接地ＭＯＳＦＥＴ５４および第２のゲート接地ＭＯＳＦＥＴ６５の代わりに、第２のデュアルゲートトランジスタ６９を用いた構成となっている。その他の構成は図７に示す第４の構成と同じであるので、同一の符号を付して説明を省略する。この第６の構成でも、デュアルゲートトランジスタ６８，６９によりミラー容量が小さくなるので、差動型増幅器素子４１，４２として第６の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなる。
【００２９】
（差動型増幅器素子４１，４２の第７の構成例）
図１１は、差動型増幅器素子４１，４２の構成の第７の例を示す回路図である。この第７の構成は、図１に示す第１の構成において、帯域を広げるために、第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子と入力端子４３との間、および第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子と入力端子４４との間に、それぞれコンデンサ７０およびコンデンサ７１を接続した構成となっている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００３０】
図１２に、上述した第７の構成のダーリントン増幅器の単相の構成についてＭＡＧの特性図を示す。比較のため、従来の単純なソース接地ＦＥＴよりなる単相の増幅器のＭＡＧのグラフも示す。コンデンサ７０，７１が接続されていることによって、入力側伝送線路１，２から見た第１の初段ソース接地ＭＯＳＦＥＴ５１および第２の初段ソース接地ＭＯＳＦＥＴ５３の入力容量が小さくなり、広帯域化が可能となる。差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２として第７の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、利得および帯域を向上させることができる。
【００３１】
（差動型増幅器素子４１，４２の第８の構成例）
図１３は、差動型増幅器素子４１，４２の構成の第８の例を示す回路図である。この第８の構成は、図１に示す第１の構成において、入力端子４３と第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子との間、および入力端子４４と第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子との間に、それぞれソースフォロアとなる第１のドレイン接地ＭＯＳＦＥＴ７２および第２のドレイン接地ＭＯＳＦＥＴ７３が設けられた構成となっている。
【００３２】
第１のドレイン接地ＭＯＳＦＥＴ７２のゲート端子、ドレイン端子およびソース端子は、それぞれ入力端子４３、正電源７４および第３の定電流源７５のプラス側端子に接続されている。第３の定電流源７５のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。同様に、第２のドレイン接地ＭＯＳＦＥＴ７３のゲート端子、ドレイン端子およびソース端子は、それぞれ入力端子４４、正電源７６および第４の定電流源７７のプラス側端子に接続されている。第４の定電流源７７のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００３３】
第１のドレイン接地ＭＯＳＦＥＴ７２および第２のドレイン接地ＭＯＳＦＥＴ７３の各ゲート幅は、第１の初段ソース接地ＭＯＳＦＥＴ５１および第１の後段ソース接地ＭＯＳＦＥＴ５２の各ゲート幅、並びに第２の初段ソース接地ＭＯＳＦＥＴ５３および第２の後段ソース接地ＭＯＳＦＥＴ５４の各ゲート幅よりも小さくなっている。これによって、入力側伝送線路１，２から見た第１の初段ソース接地ＭＯＳＦＥＴ５１および第２の初段ソース接地ＭＯＳＦＥＴ５３の入力容量が小さくなり、広帯域化が可能となる。したがって、差動型増幅器素子４１，４２として第８の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、利得および帯域を向上させることができる。
【００３４】
（差動型増幅器素子４１，４２の第９の構成例）
図１４は、差動型増幅器素子４１，４２の構成の第９の例を示す回路図である。この第９の構成は、図１に示す第１の構成において、入力端子４３と第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子との間、および入力端子４４と第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子との間に、第３のゲート接地ＭＯＳＦＥＴ７８および第４のゲート接地ＭＯＳＦＥＴ７９が設けられた構成となっている。
【００３５】
第３のゲート接地ＭＯＳＦＥＴ７８のゲート端子は、接地コンデンサ８０を介して接地されている。また、第３のゲート接地ＭＯＳＦＥＴ７８のゲート端子には、ゲートバイアスが印加されている。第３のゲート接地ＭＯＳＦＥＴ７８のソース端子は入力端子４３に接続されており、ドレイン端子は第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子と第５の定電流源８１に接続されている。同様に、第４のゲート接地ＭＯＳＦＥＴ７９のゲート端子は、接地コンデンサ８２を介して接地されている。また、第４のゲート接地ＭＯＳＦＥＴ７９のゲート端子には、ゲートバイアスが印加されている。第４のゲート接地ＭＯＳＦＥＴ７９のソース端子は入力端子４４に接続されており、ドレイン端子は第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子と第６の定電流源８３に接続されている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００３６】
ゲート接地ＭＯＳＦＥＴ７８，７９の動作抵抗は、高周波領域では負性抵抗となるため、高周波での利得が増加する。したがって、差動型増幅器素子４１，４２として第９の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、利得および帯域を向上させることができる。
【００３７】
（差動型増幅器素子４１，４２の第１０の構成例）
上述した第１〜第９の構成では、差動型増幅器素子４１，４２をＦＥＴで構成したが、たとえばバイポーラトランジスタを用いて構成してもよい。バイポーラトランジスタを用いた構成とする場合には、ＦＥＴのドレイン端子、ゲート端子およびソース端子は、それぞれバイポーラトランジスタのコレクタ端子、ベース端子およびエミッタ端子に相当する。図１５に、差動型増幅器素子４１，４２の第１０の構成例として、バイポーラトランジスタを用いた例を示す。
【００３８】
第１の初段バイポーラトランジスタ９１のベース端子、エミッタ端子およびコレクタ端子は、それぞれ入力端子４３、第１の後段バイポーラトランジスタ９２のベース端子および出力端子４５に接続されている。第１の後段バイポーラトランジスタ９２のエミッタ端子およびコレクタ端子は、それぞれ定電流源５５のプラス側端子および出力端子４５に接続されている。定電流源５５のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。
【００３９】
同様に、第２の初段バイポーラトランジスタ９３のベース端子、エミッタ端子およびコレクタ端子は、それぞれ入力端子４４、第２の後段バイポーラトランジスタ９４のベース端子および出力端子４６に接続されている。第２の後段バイポーラトランジスタ９４のエミッタ端子およびコレクタ端子は、それぞれ定電流源５５のプラス側端子および出力端子４６に接続されている。このようなバイポーラトランジスタで構成された差動型増幅器素子４１，４２を用いて分布増幅器を構成した場合にも、広帯域化が可能である。
【００４０】
なお、ＦＥＴやバイポーラトランジスタに限らず、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）やＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などを用いて差動型増幅器素子４１，４２を構成しても同様の効果が得られる。
【００４１】
上述した実施の形態によれば、差動型分布増幅器の差動型増幅器素子４１，４２をダーリントン増幅器で構成したため、単純なソース接地トランジスタや、トランジスタをカスコード接続したものを増幅器素子に用いたものに比べて、増幅器素子一段当たりの利得が増加し、分布増幅器全体の利得が上昇する。したがって、広い周波数帯域において高利得が得られる差動型の分布増幅器が得られる。
【００４２】
また、単相型の分布増幅器においても、増幅器素子として上述した各構成のダーリントン増幅器の単相分を用いることにより、広い周波数帯域において高利得が得られるという効果が得られる。一例として、図７に示す構成のダーリントン増幅器の単相分を増幅器素子として用いた分布増幅器（実施例）と、カスコード増幅器を増幅器素子として用いた分布増幅器（従来例）とで、利得や帯域を比較したシミュレーション結果を図１７および図１８に示す。図１７は、利得を同じにして帯域を比較したものであり、同図より、実施例のほうが従来例よりも帯域が広がっていることがわかる。また、図１８は、帯域を同じにして利得を比較したものであり、同図より、実施例のほうが従来例よりも利得が高いことがわかる。
【００４３】
以上において本発明は、上述した実施の形態に限らず、種々変更可能であり、入力側伝送線路と出力側伝送線路との間に並列に接続された複数の増幅器素子がダーリントン増幅器で構成されていればよい。
【００４４】
（付記１）第１の入力側伝送線路および第２の入力側伝送線路と、
第１の出力側伝送線路および第２の出力側伝送線路と、
前記第１の入力側伝送線路により伝送されてきた信号を入力とする第１の初段トランジスタと、
前記第１の初段トランジスタの出力信号を入力とし、前記第１の出力側伝送線路に増幅信号を出力する第１の後段トランジスタと、
前記第２の入力側伝送線路により伝送されてきた信号を入力とする第２の初段トランジスタと、
前記第２の初段トランジスタの出力信号を入力とし、前記第２の出力側伝送線路に増幅信号を出力する第２の後段トランジスタと、
を具備することを特徴とする分布増幅器。
【００４５】
（付記２）前記第１の初段トランジスタの負荷抵抗に直列に接続された第１のインダクタと、
前記第２の初段トランジスタの負荷抵抗に直列に接続された第２のインダクタと、
をさらに具備することを特徴とする付記１に記載の分布増幅器。
【００４６】
（付記３）前記第１の初段トランジスタの出力端子と、前記第１の後段トランジスタの入力端子との間に接続された第３のインダクタと、
前記第２の初段トランジスタの出力端子と、前記第２の後段トランジスタの入力端子との間に接続された第４のインダクタと、
をさらに具備することを特徴とする付記１または２に記載の分布増幅器。
【００４７】
（付記４）前記第１の後段トランジスタにカスコード接続された第５のトランジスタと、
前記第２の後段トランジスタにカスコード接続された第６のトランジスタと、をさらに具備することを特徴とする付記１〜３のいずれか一つに記載の分布増幅器。
【００４８】
（付記５）前記第１の後段トランジスタおよび前記第２の後段トランジスタは、デュアルゲートトランジスタであることを特徴とする付記１〜３のいずれか一つに記載の分布増幅器。
【００４９】
（付記６）前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間、および前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、それぞれコンデンサが接続されていることを特徴とする付記１〜５のいずれか一つに記載の分布増幅器。
【００５０】
（付記７）前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間に、前記第１の入力側伝送線路により伝送されてきた信号がゲート端子に入力され、かつソース端子から出力される信号を前記第１の初段トランジスタの入力端子に供給するドレイン接地の第７のトランジスタと、
前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、前記第２の入力側伝送線路により伝送されてきた信号がゲート端子に入力され、かつソース端子から出力される信号を前記第２の初段トランジスタの入力端子に供給するドレイン接地の第８のトランジスタと、
をさらに具備し、
前記第７のトランジスタおよび前記第８のトランジスタの各ゲート幅は、前記第１の初段トランジスタ、前記第１の後段トランジスタ、前記第２の初段トランジスタおよび前記第２の後段トランジスタの各ゲート幅よりも小さいことを特徴とする付記１〜６のいずれか一つに記載の分布増幅器。
【００５１】
（付記８）前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間に、前記第１の入力側伝送線路により伝送されてきた信号がソース端子に入力され、かつドレイン端子から出力される信号を前記第１の初段トランジスタの入力端子に供給するゲート接地の第９のトランジスタと、
前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、前記第２の入力側伝送線路により伝送されてきた信号がソース端子に入力され、かつドレイン端子から出力される信号を前記第２の初段トランジスタの入力端子に供給するゲート接地の第１０のトランジスタと、
をさらに具備することを特徴とする付記１〜６のいずれか一つに記載の分布増幅器。
【００５２】
（付記９）前記第１の初段トランジスタ、前記第１の後段トランジスタ、前記第２の初段トランジスタおよび前記第２の後段トランジスタは、バイポーラトランジスタであることを特徴とする付記１に記載の分布増幅器。
【００５３】
（付記１０）入力側伝送線路と、
出力側伝送線路と、
前記入力側伝送線路により伝送されてきた信号を入力とする初段トランジスタと、
前記初段トランジスタの出力信号を入力とし、前記出力側伝送線路に増幅信号を出力する後段トランジスタと、
を具備することを特徴とする分布増幅器。
【００５４】
（付記１１）前記初段トランジスタの負荷抵抗にインダクタが直列に接続されていることを特徴とする付記１０に記載の分布増幅器。
【００５５】
（付記１２）前記初段トランジスタの出力端子と前記後段トランジスタの入力端子との間にインダクタが接続されていることを特徴とする付記１０または１１に記載の分布増幅器。
【００５６】
（付記１３）前記後段トランジスタにトランジスタがカスコード接続されていることを特徴とする付記１０〜１２のいずれか一つに記載の分布増幅器。
【００５７】
（付記１４）前記後段トランジスタはデュアルゲートトランジスタであることを特徴とする付記１０〜１２のいずれか一つに記載の分布増幅器。
【００５８】
（付記１５）前記初段トランジスタの入力端子と前記入力側伝送線路との間にコンデンサが接続されていることを特徴とする付記１０〜１４のいずれか一つに記載の分布増幅器。
【００５９】
（付記１６）前記初段トランジスタの入力端子と前記入力側伝送線路との間に、前記入力側伝送線路により伝送されてきた信号がゲート端子に入力され、かつソース端子から出力される信号を前記初段トランジスタの入力端子に供給するドレイン接地トランジスタが接続されており、該ドレイン接地トランジスタの各ゲート幅は、前記初段トランジスタおよび前記後段トランジスタの各ゲート幅よりも小さいことを特徴とする付記１０〜１５のいずれか一つに記載の分布増幅器。
【００６０】
（付記１７）前記初段トランジスタの入力端子と前記入力側伝送線路との間に、前記入力側伝送線路により伝送されてきた信号がソース端子に入力され、かつドレイン端子から出力される信号を前記初段トランジスタの入力端子に供給するゲート接地トランジスタが接続されていることを特徴とする付記１０〜１５のいずれか一つに記載の分布増幅器。
【００６１】
（付記１８）前記初段トランジスタおよび前記後段トランジスタはバイポーラトランジスタであることを特徴とする付記１０に記載の分布増幅器。
【００６２】
【発明の効果】
本発明によれば、差動型分布増幅器の各増幅器素子をダーリントン増幅器で構成したため、単純なソース接地トランジスタや、トランジスタをカスコード接続したものを増幅器素子に用いたものに比べて、増幅器素子一段当たりの利得が増加し、分布増幅器全体の利得が上昇する。したがって、広い周波数帯域において高利得が得られる差動型の分布増幅器が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第１の例を示す回路図である。
【図２】図１に示す第１の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図３】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第２の例を示す回路図である。
【図４】図３に示す第２の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図５】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第３の例を示す回路図である。
【図６】図５に示す第３の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図７】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第４の例を示す回路図である。
【図８】図７に示す第４の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図９】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第５の例を示す回路図である。
【図１０】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第６の例を示す回路図である。
【図１１】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第７の例を示す回路図である。
【図１２】図１１に示す第７の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図１３】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第８の例を示す回路図である。
【図１４】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第９の例を示す回路図である。
【図１５】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第１０の例を示す回路図である。
【図１６】本発明の実施の形態にかかる差動型分布増幅器の構成を示す回路図である。
【図１７】ダーリントン増幅器を用いた分布増幅器（実施例）と、カスコード増幅器を用いた分布増幅器（従来例）とで、同じ利得での帯域を比較したシミュレーション結果を示す図である。
【図１８】ダーリントン増幅器を用いた分布増幅器（実施例）と、カスコード増幅器を用いた分布増幅器（従来例）とで、同じ帯域での利得を比較したシミュレーション結果を示す図である。
【図１９】従来の差動型分布増幅器の構成を示す回路図である。
【図２０】従来の差動型分布増幅器と集中定数型増幅器とを組み合わせた増幅器を示す図である。
【符号の説明】
１　第１の入力側伝送線路（入力側（＋）伝送線路）
２　第２の入力側伝送線路（入力側（−）伝送線路）
３　第１の出力側伝送線路（出力側（＋）伝送線路）
４　第２の出力側伝送線路（出力側（−）伝送線路）
５１　第１の初段トランジスタ（第１の初段ソース接地ＭＯＳＦＥＴ）
５２　第１の後段トランジスタ（第１の後段ソース接地ＭＯＳＦＥＴ）
５３　第２の初段トランジスタ（第２の初段ソース接地ＭＯＳＦＥＴ）
５４　第２の後段トランジスタ（第２の後段ソース接地ＭＯＳＦＥＴ）
５７，５８　負荷抵抗
６０　第１のインダクタ
６１　第２のインダクタ
６２　第３のインダクタ
６３　第４のインダクタ
６４　第５のトランジスタ（第１のゲート接地ＭＯＳＦＥＴ）
６５　第６のトランジスタ（第２のゲート接地ＭＯＳＦＥＴ）
６８，６９　デュアルゲートトランジスタ
７０，７１　コンデンサ
７２　第７のトランジスタ（第１のドレイン接地ＭＯＳＦＥＴ）
７３　第８のトランジスタ（第２のドレイン接地ＭＯＳＦＥＴ）
７８　第９のトランジスタ（第３のゲート接地ＭＯＳＦＥＴ）
７９　第１０のトランジスタ（第４のゲート接地ＭＯＳＦＥＴ）
【図１】
2004072638.tif 000003
【図２】
2004072638.tif 000004
【図３】
2004072638.tif 000005
【図４】
2004072638.tif 000006
【図５】
2004072638.tif 000007
【図６】
2004072638.tif 000008
【図７】
2004072638.tif 000009
【図８】
2004072638.tif 000010
【図９】
2004072638.tif 000011
【図１０】
2004072638.tif 000012
【図１１】
2004072638.tif 000013
【図１２】
2004072638.tif 000014
【図１３】
2004072638.tif 000015
【図１４】
2004072638.tif 000016
【図１５】
2004072638.tif 000017
【図１６】
2004072638.tif 000018
【図１７】
2004072638.tif 000019
【図１８】
2004072638.tif 000020
【図１９】
2004072638.tif 000021
【図２０】
2004072638.tif 000022