(57)【要約】【課題】データ検索時に検索データとの一致比較動作を実行する機能を備えた不揮発性記憶装置を提供する。【解決手段】データ検索時にメモリセル行に不揮発的に書込まれた蓄積情報と検索情報との一致比較動作を実行する電流検出回路を設ける。当該電流検出回路は、蓄積情報が格納されたメモリセル行の各メモリセルに対応する各ビット線に流れるデータ読出電流と検索情報が格納された各検索メモリセルに対応する各ビット線に流れるデータ読出電流とを比較する。【選択図】　　　　図６
2004086934.tif 000002
【特許請求の範囲】
【請求項１】
各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する、行列状に配置された複数のメモリセルと、
メモリセル行にそれぞれ対応して設けられる複数のワード線とを備え、
前記複数のメモリセルのうちの所定のメモリセル行に属するメモリセルは、検索情報を有し、その他のメモリセル行に属するメモリセルは蓄積情報を有し、
データ検索時に、前記所定のメモリセル行から読出された前記検索情報と、データ検索対象に指定された前記その他のメモリセル行のうちの１つから読出された前記蓄積情報との一致比較動作を実行するための一致比較回路とをさらに備える、不揮発性記憶装置。
【請求項２】
各前記メモリセルは、前記蓄積情報および前記検索情報のいずれか一方を構成する１ビットデータを記憶する、請求項１記載の不揮発性記憶装置。
【請求項３】
前記一致比較回路は、前記データ検索時に、前記所定のメモリセル行に対応するワード線の活性化に応答して前記所定のメモリセル行に属するメモリセルにそれぞれ生じる通過電流と、前記その他のメモリセル行に対応するワード線の活性化に応答して前記その他のメモリセル行に属するメモリセルにそれぞれ生じる通過電流とを比較する、請求項１記載の不揮発性記憶装置。
【請求項４】
前記複数のメモリセルは、複数のメモリブロックに分割され、
前記複数のメモリブロックのうちの１つのメモリブロックに記憶された前記検索情報の前記データ検索対象となる前記蓄積情報は、前記複数のメモリブロックの他の１つのメモリブロックに記憶される、請求項１記載の不揮発性記憶装置。
【請求項５】
各前記メモリブロックは、前記所定のメモリセル行と、前記その他のメモリセル行と、メモリセル列にそれぞれ対応して設けられる複数のビット線とを含み、
前記一致比較回路は、前記１つのメモリブロックに含まれる前記所定のメモリセル行に対応するワード線の活性化に応答して前記１つのメモリブロックに含まれる前記複数のビット線に生じる通過電流と、前記他の１つのメモリブロックの選択されたワード線の活性化に応答して前記他の１つのメモリブロックに含まれる前記複数のビット線に生じる通過電流とを比較する、請求項４記載の不揮発性記憶装置。
【請求項６】
前記一致比較回路は、前記複数のビット線にそれぞれ対応して設けられる複数の電流比較回路と、判定結果を出力するための判定回路とを有し、
各前記電流比較回路は、前記１つのメモリブロックに含まれる前記検索情報に基づく各前記ビット線の通過電流と、前記他の１つのメモリブロックに含まれる前記蓄積情報に基づく各前記ビット線の通過電流とを比較し、
前記判定回路は、各前記電流比較回路の比較結果に基づいて前記蓄積情報と前記検索情報との前記判定結果を出力する、請求項５記載の不揮発性記憶装置。
【請求項７】
前記不揮発性記憶装置は、前記データ検索時に前記一致比較回路において、前記１つのメモリブロックに含まれる前記複数のビット線の一部と、前記他の１つのメモリブロックに含まれる前記複数のビット線の一部との通過電流の比較を停止させるためのマスク回路をさらに備え、
前記マスク回路は、前記所定のメモリセル行に属するメモリセルのうち前記検索情報を構成する１ビットデータを記憶したメモリセル以外のメモリセルに対応するビット線と、比較対象となる前記その他のメモリセル行に属するメモリセルに対応するビット線との前記通過電流の比較を停止する、請求項５記載の不揮発性記憶装置。
【請求項８】
前記検索情報を有する各前記メモリセルに対応する各前記ビット線に対応して設けられ、対応するビット線を流れる通過電流と所定電流との差を増幅した第１の電圧信号を前記一致比較回路に対して出力するための第１のセンスアンプと、
前記蓄積情報を有する各前記メモリセルに対応する各前記ビット線に対応して設けられ、対応するビット線を流れる通過電流と前記所定電流との差を増幅した第２の電圧信号を前記一致比較回路に対して出力するための第２のセンスアンプとを備え、
前記一致比較回路は、前記第１および第２のセンスアンプからそれぞれ出力された第１および第２の電圧信号に基づいて前記検索情報と前記蓄積情報との一致を判定する、請求項５記載の不揮発性記憶装置。
【請求項９】
前記一致比較回路は、
電流線と、
前記電流線への第１の電流量を供給する電流供給源と、
前記第１の電流量が通過するための電流線と、
各前記ビット線毎に設けられ、前記１つのメモリブロックに含まれる前記検索情報に基づく各前記ビット線の通過電流と、前記他の１つのメモリブロックに含まれる前記蓄積情報に基づく各前記ビット線の通過電流との比較に応じて前記第１の電流量から第２の電流量を引き抜く電流抽出回路と、
前記電流線の終端部に設けられ、前記電流線を流れる電流量と所定電流量との比較に応じて判定結果を出力する判定回路とを含む、請求項５記載の不揮発性記憶装置。
【請求項１０】
各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する行列状に配置された複数のメモリセルを有するメモリブロックと、
データ検索時に外部から入力された検索情報の一致比較動作を実行するための一致比較回路とを備え、
前記一致比較回路は、一時的に記憶するための記憶部を含み、
前記データ検索時に前記メモリブロックに予め記憶されている蓄積情報を前記記憶部に転送するための制御回路をさらに備え、
前記一致比較回路は、前記記憶部に転送された前記蓄積情報と、前記検索情報との前記一致比較動作を実行する、不揮発性記憶装置。
【請求項１１】
行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、
メモリセル行にそれぞれ対応して設けられる複数のワード線と、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
前記メモリセル行および前記メモリセル列を選択するための選択回路と、
前記選択回路によって選択された前記メモリセル行および前記メモリセル列の一方に属するメモリセル群に対して連続的にデータ書込およびデータ読出のいずれか一方を実行する制御回路とを備える、不揮発性記憶装置。
【請求項１２】
前記制御回路は、前記メモリセル群のそれぞれに対して１ビットずつの前記データ書込および前記データ読出のいずれか一方を実行する、請求項１１記載の不揮発性記憶装置。
【請求項１３】
行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、
メモリセル行にそれぞれ対応して設けられる複数のワード線と、
メモリセル列にそれぞれ対応して設けられる複数のビット線と、
データ書込およびデータ読出のそれぞれを複数のサイクルに分割して、各前記サイクルをパイプライン処理によって実行する制御回路とを備える、不揮発性記憶装置。
【請求項１４】
前記メモリセル行および前記メモリセル列を選択するための情報を一時的に保持するためのアドレスラッチ回路をさらに備え、
前記アドレスラッチ回路は、各前記サイクルに同期して動作する、請求項１３記載の不揮発性記憶装置。
【請求項１５】
前記選択メモリセルおよびデータ出力ノードの間で伝達されるデータを一時的に保持するデータラッチ回路を含み、
前記データラッチ回路は、各前記サイクルに同期して動作する、請求項１３記載の不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性記憶装置に関し、より特定的には、与えられた検索データと記憶データとの一致比較動作を実行するデータ検索機能を有する不揮発性記憶装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　ＭａｇｎｅｔｉｃＴｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，　ＴＡ７．２，　Ｆｅｂ．　２０００．、　“Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３，　Ｆｅｂ．　２０００．　、および“Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６，　Ｆｅｂ．　２００１．等の技術文献に開示されている。
【０００４】
図２１は、磁気トンネル接合を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図２１を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース線ＳＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＬおよびビット線ＢＬの間に電気的に結合される。
【０００７】
図２２は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図２２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図２３は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００１２】
図２３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図２３に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図２３に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１６】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
図２４は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２４を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤへプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１８】
この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００１９】
なお、データ読出時においても、トンネル磁気抵抗素子ＴＭＲにデータ読出電流が流れるが、データ読出電流Ｉｓは、一般的に上述したデータ書込電流と比較して１〜２桁程度小さくなるように設計される。したがって、データ読出時におけるデータ読出電流Ｉｓの影響によって、ＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。すなわち非破壊的なデータ読出が可能である。
【００２０】
図２５は、半導体基板上に作製されたＭＴＪメモリセルの構造図である。
図２５を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域である不純物領域３１０および３２０と、ゲート３３０とを有する。不純物領域３１０は、コンタクトホール３４１に形成される金属膜を介してソース線ＳＬと電気的に結合される。
【００２１】
ライトディジット線ＷＤＬは、ソース線ＳＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップ３５０およびコンタクトホール３４０に形成された金属膜を介して、アクセストランジスタＡＴＲの不純物領域３２０と電気的に結合される。ストラップ３５０は、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。
【００２２】
データ書込電流およびデータ読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるライトディジット線ＷＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２３】
このように、ＭＲＡＭデバイスは、半導体基板上に集積配置されたＭＴＪメモリセルによって、不揮発的なデータ記憶を実行できる。すなわち各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換え可能な磁化方向に応じて、その電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２４】
また、異なるタイプの不揮発性メモリセルとして、ＯＵＭ（Ｏｖｏｎｉｃ　Ｕｎｉｆｉｅｄ　Ｍｅｍｏｒｉｅｓ）セルも着目されつつある。ＯＵＭの概要については、たとえば「不揮発性メモリー最前線：フラッシュからＯＵＭへ米Ｉｎｔｅｌが描く将来像」，日経マイクロデバイス２００２年３月号，ＰＰ６５−７８に開示されている。当該ＯＵＭセルは、薄膜のカルコゲナイド層および発熱素子によって構成される。当該カルコゲナイドは、データ書込電流が通過する発熱素子からの加熱パターンに応じて、アモルファス化または結晶化される。カルコゲナイド層の電気抵抗は、アモルファス状態および結晶状態でそれぞれ異なるので、アモルファス化および結晶化するための２通りの加熱パターンにそれぞれ対応する、データ書込電流の２通りの供給パターンを書込データのレベルに応じて設定することによって、ＯＵＭセルでの不揮発的なデータ記憶が実行される。
【００２５】
以上説明したように、ＭＴＪメモリセルおよびＯＵＭセルには、電流供給を伴ったデータ書込が実行され、かつ、記憶データに応じて電気抵抗が変化するという共通点が存在する。
【００２６】
【発明が解決しようとする課題】
メモリデバイスの主要なアプリケーションの一つとして、検索データを入力してこれと記憶データとが一致するか否かの一致比較動作を実行する連想メモリが存在する。現状では、このような連想メモリには、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成のクロスカップルラッチを基本としたＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セルが使用されている。しかし、ＳＲＡＭセルは、メモリセル１個当りの面積が大きい、あるいは電源を受けるとデータ消失する揮発性メモリであるといった問題点を有しており、その使用は必ずしも便利ではない。
【００２７】
これに対して、現在一般的に用いられている不揮発性記憶装置である、ＥＥＰＯＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ／Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ））やフラッシュメモリ（Ｒ）を連想メモリに適用することも可能であるが、ＥＥＰＲＯＭやフラッシュメモリ（Ｒ）は、データ書込動作（プログラム動作）に比較的時間を要するという問題があった。
【００２８】
この発明の目的は、このような問題点を解決するためになされたものであって、上述したＭＴＪメモリセルやＯＵＭセルといった新しい方式の不揮発性メモリによって、連想メモリのいわゆる一致比較動作を高速に実行する不揮発性記憶装置を提供することである。
【００２９】
【課題を解決するための手段】
本発明のある局面に従う不揮発性記憶装置は、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する、行列状に配置された複数のメモリセルと、メモリセル行にそれぞれ対応して設けられる複数のワード線とを備え、複数のメモリセルのうちの所定のメモリセル行に属するメモリセルは、検索情報を有し、その他のメモリセル行に属するメモリセルは蓄積情報を有し、データ検索時に、所定のメモリセル行から読出された検索情報と、データ検索対象に指定されたその他のメモリセル行のうちの１つから読出された蓄積情報との一致比較動作を実行するための一致比較回路とをさらに備える。
【００３０】
好ましくは、各メモリセルは、蓄積情報および検索情報のいずれか一方を構成する１ビットデータを記憶する。
【００３１】
好ましくは、一致比較回路は、データ検索時に、所定のメモリセル行に対応するワード線の活性化に応答して所定のメモリセル行に属するメモリセルにそれぞれ生じる通過電流と、その他のメモリセル行に対応するワード線の活性化に応答してその他のメモリセル行に属するメモリセルにそれぞれ生じる通過電流とを比較する。
【００３２】
好ましくは、複数のメモリセルは、複数のメモリブロックに分割され、複数のメモリブロックのうちの１つのメモリブロックに記憶された検索情報のデータ検索対象となる蓄積情報は、複数のメモリブロックの他の１つのメモリブロックに記憶される。
【００３３】
特に、各メモリブロックは、所定のメモリセル行と、その他のメモリセル行と、メモリセル列にそれぞれ対応して設けられる複数のビット線とを含み、一致比較回路は、１つのメモリブロックに含まれる所定のメモリセル行に対応するワード線の活性化に応答して１つのメモリブロックに含まれる複数のビット線に生じる通過電流と、他の１つのメモリブロックの選択されたワード線の活性化に応答して他の１つのメモリブロックに含まれる複数のビット線に生じる通過電流とを比較する。
【００３４】
特に、一致比較回路は、複数のビット線にそれぞれ対応して設けられる複数の電流比較回路と、判定結果を出力するための判定回路とを有し、各電流比較回路は、１つのメモリブロックに含まれる検索情報に基づく各ビット線の通過電流と、他の１つのメモリブロックに含まれる蓄積情報に基づく各ビット線の通過電流とを比較し、判定回路は、各電流比較回路の比較結果に基づいて蓄積情報と検索情報との判定結果を出力する。
【００３５】
特に、不揮発性記憶装置は、データ検索時に一致比較回路において、１つのメモリブロックに含まれる複数のビット線の一部と、他の１つのメモリブロックに含まれる複数のビット線の一部との通過電流の比較を停止させるためのマスク回路をさらに備え、マスク回路は、所定のメモリセル行に属するメモリセルのうち検索情報を構成する１ビットデータを記憶したメモリセル以外のメモリセルに対応するビット線と、比較対象となるその他のメモリセル行に属するメモリセルに対応するビット線との通過電流の比較を停止する。
【００３６】
特に、検索情報を有する各メモリセルに対応する各ビット線に対応して設けられ、対応するビット線を流れる通過電流と所定電流との差を増幅した第１の電圧信号を一致比較回路に対して出力するための第１のセンスアンプと、蓄積情報を有する各メモリセルに対応する各ビット線に対応して設けられ、対応するビット線を流れる通過電流と所定電流との差を増幅した第２の電圧信号を一致比較回路に対して出力するための第２のセンスアンプとを備え、一致比較回路は、第１および第２のセンスアンプからそれぞれ出力された第１および第２の電圧信号に基づいて検索情報と蓄積情報との一致を判定する。
【００３７】
一致比較回路は、電流線と、電流線への第１の電流量を供給する電流供給源と、第１の電流量が通過するための電流線と、各ビット線毎に設けられ、１つのメモリブロックに含まれる検索情報に基づく各ビット線の通過電流と、他の１つのメモリブロックに含まれる蓄積情報に基づく各ビット線の通過電流との比較に応じて第１の電流量から第２の電流量を引き抜く電流抽出回路と、電流線の終端部に設けられ、電流線を流れる電流量と所定電流量との比較に応じて判定結果を出力する判定回路とを含む。
【００３８】
本発明の別の局面に従う不揮発性記憶装置は、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する行列状に配置された複数のメモリセルを有するメモリブロックと、データ検索時に外部から入力された検索情報の一致比較動作を実行するための一致比較回路とを備え、一致比較回路は、一時的に記憶するための記憶部を含み、データ検索時にメモリブロックに予め記憶されている蓄積情報を記憶部に転送するための制御回路をさらに備え、一致比較回路は、記憶部に転送された蓄積情報と、検索情報との一致比較動作を実行する。
【００３９】
本発明のさらに別の局面に従う不揮発性記憶装置は、行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、メモリセル行にそれぞれ対応して設けられる複数のワード線と、メモリセル列にそれぞれ対応して設けられる複数のビット線と、メモリセル行およびメモリセル列を選択するための選択回路と、選択回路によって選択されたメモリセル行およびメモリセル列の一方に属するメモリセル群に対して連続的にデータ書込およびデータ読出のいずれか一方を実行する制御回路とを備える。
【００４０】
好ましくは、制御回路は、メモリセル群のそれぞれに対して１ビットずつのデータ書込およびデータ読出のいずれか一方を実行する。
【００４１】
本発明のさらに別の局面に従う不揮発性記憶装置は、行列状に配置され、各々の電気抵抗がデータ書込電流によって不揮発的に書込まれた記憶データに応じて変化する複数のメモリセルと、メモリセル行にそれぞれ対応して設けられる複数のワード線と、メモリセル列にそれぞれ対応して設けられる複数のビット線と、データ書込およびデータ読出のそれぞれを複数のサイクルに分割して、各サイクルをパイプライン処理によって実行する制御回路とを備える。
【００４２】
好ましくは、メモリセル行およびメモリセル列を選択するための情報を一時的に保持するためのアドレスラッチ回路をさらに備え、アドレスラッチ回路は、各サイクルに同期して動作する。
【００４３】
好ましくは、選択メモリセルおよびデータ出力ノードの間で伝達されるデータを一時的に保持するデータラッチ回路を含み、データラッチ回路は、各サイクルに同期して動作する。
【００４４】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００４５】
（実施の形態１）
図１は、本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４６】
なお、以下の説明で明らかなように、本願発明の適用は、ＭＴＪメモリセルを備えたＭＲＡＭデバイスに限定されるものではなく、データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備える不揮発性記憶装置に共通に適用することができる。
【００４７】
図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリブロック１０ａおよび１０ｂとを備える。
【００４８】
ここで、メモリブロック１０ａおよび１０ｂの各々に行列状に配置された複数のトンネル磁気抵抗素子ＴＭＲの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。また、本例においてはクロック信号ＣＬＫに同期して種々の動作が実行される場合について説明する。なお、当該クロック信号ＣＬＫは、コントロール回路５内において生成され、各内部回路に出力されるものとする。
【００４９】
トンネル磁気抵抗素子ＴＭＲの構成およびデータ記憶原理は、図２１〜図２５で説明したのと同様であるので詳細な説明は繰り返さない。各トンネル磁気抵抗素子ＴＭＲは、「Ｈ」レベル（“１”）および「Ｌ」レベル（“０”）の一方を記憶データとして記憶し、記憶データのレベルに応じて電気抵抗が変化する。
【００５０】
図１においては、メモリブロック１０ａおよび１０ｂそれぞれに代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬ、ビット線ＢＬおよびソース線ＳＬの配置が示される。ワード線ＷＬおよびライトディジット線ＷＤＬは、行方向に沿って配置される。ビット線ＢＬおよびソース線ＳＬは、列方向に沿って配置される。
【００５１】
また、ＭＲＡＭデバイス１は、行選択回路２０，２５と、読出／書込制御回路３０〜３３と、列選択回路４０と、データ制御回路４１とをさらに備える。
【００５２】
行選択回路２０，２５は、ロウアドレスＲＡに基づいて選択的にアクセス対象となるメモリブロック１０ａおよび１０ｂにおける行選択を実行する。また、列選択回路４０は、コラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリブロック１０ａおよび１０ｂの列選択を実行する。
【００５３】
また、読出／書込制御回路３０および３１は、メモリブロック１０ａにおけるデータ読出、データ書込動作およびデータ検索動作を制御する。また、同様にして読出／書込制御回路３２および３３は、メモリブロック１０ｂにおけるデータ読出、データ書込動作およびデータ検索動作を制御する。具体的には、データ書込時には、選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のライトディジット線ＷＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のビット線ＢＬとに対して、行方向および列方向のデータ書込電流がそれぞれ流される。また、データ読出時においては、選択メモリセルに対応するワード線ＷＬが活性化されて、データ読出電流が選択メモリセルおよび対応するビット線ＢＬを通過する。データ検索動作時においては、選択メモリセル行に対応するワード線ＷＬが活性化されて、データ検索電流（データ読出電流に相当）が選択メモリセル行の複数の選択メモリセルおよびそれぞれ対応するビット線を通過する。
【００５４】
データ制御回路４１は、入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、内部回路に伝達もしくは外部に出力する。
【００５５】
なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（電源電圧Ｖｃｃ１，Ｖｃｃ２）および低電圧状態（接地電圧ＧＮＤ）を、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００５６】
図２は、メモリブロック１０ａおよび１０ｂの周辺回路の概念図である。
図２を参照して、行選択回路２０は、メモリブロック１０ａに対応して設けられるアドレスラッチ回路１５ａと、行デコーダ６１と、ワード／ディジット線ドライバＷＤｒ１ａと、メモリブロック１０ｂに対応して設けられるアドレスラッチ回路１５ｂと、行デコーダ６３と、ワード／ディジット線ドライバＷＤｒ１ｂとを含む。同様に行選択回路２５は、メモリブロック１０ａに対応して設けられるアドレスラッチ回路１４ａと、行デコーダ６０と、ワード／ディジット線ドライバＷＤｒ０ａと、メモリブロック１０ｂに対応して設けられるアドレスラッチ回路１４ｂと、行デコーダ６２と、ワード／ディジット線ドライバＷＤｒ０ｂとを含む。
【００５７】
アドレスラッチ回路１４ａ，１５ａ，１４ｂ，１５ｂは、ロウアドレスＲＡを一時的に保持し、保持するロウアドレスＲＡを行デコーダ６０〜６３にそれぞれクロック信号ＣＬＫに同期したタイミングにおいて出力する。行デコーダ６０，６１は、アドレスラッチ回路１４ａ，１５ａにラッチされたロウアドレスＲＡをデコードして、デコード結果を図示しない内部のラッチ回路で保持し、ワード／ディジット線ドライバＷＤｒ０ａ，ＷＤｒ１ａに伝達する。同様に行デコーダ６２，６３は、アドレスラッチ回路１４ｂ，１５ｂにラッチされたロウアドレスＲＡをデコードして、デコード結果をワード／ディジット線ドライバＷＤｒ０ｂ，ＷＤｒ１ｂに伝達する。
【００５８】
ワード／ディジット線ドライバＷＤｒ０ａ，ＷＤｒ１ａは、行デコーダ６０，６１のデコード結果に基づいてメモリブロック１０ａのワード線ＷＬおよびライトディジット線ＷＤＬを活性化する。また、ワード／ディジット線ドライバＷＤｒ０ｂ，ＷＤｒ１ｂは、行デコーダ６２，６３のデコード結果に基づいてメモリブロック１０ｂのワード線ＷＬおよびライトディジット線ＷＤＬを活性化する。
【００５９】
列選択回路４０は、アドレスラッチ回路１６と、列デコーダ４５と、後述するデータ検索動作時においてメモリブロック１０ａ，１０ｂのビット線ＢＬに対して後述するマスク制御を実行するためのマスク制御回路５５と、検索データと記憶データとの一致比較動作を実行するための電流検出回路５０とを含む。
【００６０】
アドレスラッチ回路１６は、コラムアドレスＣＡを一時的に保持し、保持するロウアドレスＣＡを列デコーダ４５にそれぞれクロック信号ＣＬＫに同期したタイミングにおいて出力する。
【００６１】
列デコーダ４５は、アドレスラッチ回路１６にラッチされたコラムアドレスＣＡをデコードしてデコード結果を図示しない内部のラッチ回路で保持し、保持されたコラムアドレスＣＡに基づいてメモリブロック１０ａ，１０ｂにおける列選択すなわちビット線選択を実行する。
【００６２】
また、データ制御回路４１は、データ読出時に読出／書込制御回路３１および３２から読出されたデータを読出データＤＯＵＴとして外部に出力するためのデータ読出回路７５と、データ書込時に入力データＤＩＮに基づくデータ書込制御信号ＷＤＴａ，ＷＤＴｂを読出／書込制御回路３０〜３３に対して出力するためのライトドライバ制御回路７６と、データ検索動作時に電流検出回路５０から出力された検索結果の指標となる基準電流を設定するための重み付け設定回路６５と、データ検索動作時に電流検出回路５０からの検索結果を重み付け設定回路６５により設定された基準電流に基づいてその比較判定結果ＣＭＰを生成する重み付け検出回路７０とを含む。また、読出データＤＯＵＴは、データ読出回路７５からのデータ出力ノードＮｆから出力されるものとする。
【００６３】
図３は、メモリブロック１０ａに対する周辺回路を詳細に示す回路図である。図３を参照して、メモリブロック１０ａには、ＭＴＪメモリセルＭＣが行列状に配置される。ここでは、メモリブロック１０ａにおいて、４行４列の行列状に配置されたメモリセルＭＣが一例として示されている。既に説明したように、メモリセル行にそれぞれ対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬおよびソース線ＳＬが配置される。ＭＴＪメモリセルＭＣの各々は、図２１で説明したのと同様の構成を有し、対応するビット線ＢＬおよびソース線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。
【００６４】
トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、データ読出前においては、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、「Ｈ」レベル（“１”）および「Ｌ」レベル（“０”）のいずれかのデータを記憶するために、所定の方向に沿って磁化されて、その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設定される。
【００６５】
ソース線ＳＬは、接地電圧ＧＮＤと結合される。これにより、各アクセストランジスタＡＴＲのソース電圧は、読出／書込制御回路３０において接地電圧ＧＮＤと電気的に結合される。この結果、対応するワード線ＷＬが「Ｈ」レベルに活性化される選択行において、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接続される。
【００６６】
さらに、メモリブロック１０ａは、検索セル行ＲＬを形成するように配置された複数の検索セルＲＭＣをさらに含む。検索セルＲＭＣは、データ検索時における検索対象の選択メモリセルとして設けられる。検索セルＲＭＣの各々は、ＭＴＪメモリセルＭＣと同様の構成および特性を有する。したがって、検索セルＲＭＣは、有効ビットとして作用するＭＴＪメモリセルＭＣに加えて、１行分余分に設けたＭＴＪメモリセルによって構成できる。
【００６７】
このように、検索セルＲＭＣをＭＴＪメモリセルＭＣと同様の構成および形状とすることによって、検索セルを作製するための特別の設計や製造工程が不要となる。したがって、製造工程の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことなく、検索セルを製造することができる。特に、メモリブロック１０ａ内での構造の連続性を確保できるので、また、ＭＴＪメモリセルＭＣおよび検索セルＲＭＣの製造特性の安定化にも寄与できる。
【００６８】
検索セルＲＭＣは、ＭＴＪメモリセルＭＣとメモリセル列を共有するように配置される。また、検索セル行ＲＬに対応して検索ワード線ＲＷＬおよび検索ライトディジット線ＲＷＤＬが配置される。
【００６９】
したがって、検索セルＲＭＣの各々は、対応するビット線ＢＬおよびソース線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。各検索セルＲＭＣにおいて、アクセストランジスタＡＴＲのゲートは検索ワード線ＲＷＬと接続される。なお、ここでは、メモリブロック１０ａの構成について上記において説明したがメモリブロック１０ｂについても同様の構成である。
【００７０】
行選択回路２０および２５は、メモリセル行ごとに配置された、ワード線ドライバ８０およびライトディジット線ドライバ８５を有する。図示しないが、各ワード線ドライバ８０は、電源電圧Ｖｃｃ２および接地電圧ＧＮＤの供給を受け、各ライトディジット線ドライバ８５は、電源電圧Ｖｃｃ１および接地電圧ＧＮＤの供給を受ける。なお、電源電圧Ｖｃｃ１は、電源電圧Ｖｃｃ２よりも高い、すなわち、｜（Ｖｃｃ１−ＧＮＤ）｜＞｜（Ｖｃｃ２−ＧＮＤ）｜である。
【００７１】
各ワード線ドライバ８０は、各ワード線ＷＬの一端側に設けられ、行デコーダ６０および６１からのメモリセル行のデコード結果に基づいて対応するワード線ＷＬの活性化を制御する。具体的には、ワード線ＷＬは、ワード線ドライバ８０によって、活性化時には電源電圧Ｖｃｃ２（「Ｈ」レベル）と接続され、非活性化時には接地電圧ＧＮＤと接続される。
【００７２】
各ライトディジット線ドライバ８５は、各ライトディジット線ＷＤＬの一端側に設けられ、行デコーダ６０および６１からのメモリセル行のデコード結果に基づいて対応するライトディジット線ＷＤＬの活性化を制御する。具体的には、ライトディジット線ＷＤＬは、ライトディジット線ドライバ８５によって、活性化時には電源電圧Ｖｃｃ１（「Ｈ」レベル）と接続され、非活性化時には接地電圧ＧＮＤと接続される。
【００７３】
行デコーダ６０および６１は、ロウアドレスＲＡに応じてメモリセル行を選択した場合には、対応するライトディジット線ＷＤＬを「Ｈ」レベル（電源電圧Ｖｃｃ１）に設定する。それ以外のライトディジット線ＷＤＬは、「Ｌ」レベル（接地電圧ＧＮＤ）に設定する。
【００７４】
また、ライトディジット線ＷＤＬの他端側は、接地電圧ＧＮＤと接続されている。したがって、データ書込時において、活性化されたライトディジット線ＷＤＬには、ライトディジット線ドライバ８５から接地電圧ＧＮＤへ向かう方向にデータ書込電流Ｉｐが流される。
【００７５】
一方、データ読出時においては、ワード線ドライバ８０は、対応するメモリセル行のデコード結果に基づいて、対応するワード線ＷＬを活性化する。これに応答して、選択行に対応するアクセストランジスタＡＴＲがターンオンして、ビット線ＢＬおよびソース線ＳＬの間に、磁気トンネル接合部ＭＴＪが電気的に結合される。このようにして、メモリブロック１０ａにおける行選択動作が実行される。
【００７６】
同様の構成は、各メモリセル行のワード線ＷＬおよびライトディジット線ＷＤＬに対応して同様に設けられる。なお、図３に示されるように、ワード線ドライバ８０およびライトディジット線ドライバ８５は、各メモリセル行ごとに、千鳥状に配置される。すなわち、ワード線ドライバ８０およびライトディジット線ドライバ８５は、ワード線ＷＬおよびライトディジット線ＷＤＬの一端側、およびワード線ＷＬおよびライトディジット線ＷＤＬの他端側に、１行ごとに交互配置される。これにより、行選択回路２０，２５を小面積で効率的に配置できる。
【００７７】
データ制御回路４１は、ライトドライバ制御回路７６を含む。ライトドライバ制御回路７６は、コントロール回路５からの動作指示に応答して動作する。ライトドライバ制御回路７６は、動作時に、入力データＤＩＮ、および列デコーダ４５からの列選択結果に応じて、メモリセル列ごとにデータ書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。
【００７８】
読出／書込制御回路３０は、さらに、メモリセル列ごとに配置されたライトドライバＷＤＶａを含む。同様に、読出／書込制御回路３１は、メモリセル列ごとに設けられたライトドライバＷＤＶｂを含む。各メモリセル列において、ライトドライバＷＤＶａは、対応するデータ書込制御信号ＷＤＴａに応じて、対応するビット線ＢＬの一端側を、電源電圧Ｖｃｃ１および接地電圧ＧＮＤのいずれかで駆動する。同様に、ライトドライバＷＤＶｂは、対応するデータ書込制御信号ＷＤＴｂに応じて、対応するビット線ＢＬの他端側を、電源電圧Ｖｃｃ１および接地電圧ＧＮＤのいずれかで駆動する。
【００７９】
データ書込時において、選択列に対応するデータ書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データのレベルに応じて、「Ｈ」レベルおよび「Ｌ」レベルの一方ずつに設定される。たとえば、「Ｈ」レベル（“１”）のデータを書込む場合には、ライトドライバＷＤＶａからＷＤＶｂへ向かう方向にデータ書込電流＋Ｉｗを流すために、データ書込制御信号ＷＤＴａが「Ｈ」レベルに設定され、ＷＤＴｂが「Ｌ」レベルに設定される。反対に、「Ｌ」レベル（“０”）のデータを書込む場合には、ライトドライバＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−Ｉｗを流すために、データ書込制御信号ＷＤＴｂが「Ｈ」レベルに設定され、ＷＤＴａは「Ｌ」レベルに設定される。以下においては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉｗを総称して、データ書込電流±Ｉｗとも表記する。
【００８０】
非選択列においては、データ書込制御信号ＷＤＴａおよびＷＤＴｂの各々は、「Ｌ」レベルに設定される。
【００８１】
したがって、対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗがそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗの方向に応じた書込データが磁気的に書込まれる。同様の構成は、各メモリセル列のビット線ＢＬに対応して同様に設けられる。
【００８２】
読出／書込制御回路３１は、さらに、選択メモリセルの電気抵抗に応じた電圧を伝達するためのデータ線ＤＩＯａと、データ線ＤＩＯａおよび各ビット線ＢＬの間に設けられたコラム選択ゲートＲＣＳＧとを含む。コラム選択ゲートＲＣＳＧのゲートには、対応するメモリセル列の選択状態を示すリードコラム選択線ＲＣＳＬが結合される。各リードコラム選択線ＲＣＳＬは、対応するメモリセル列が選択された場合に「Ｈ」レベルに活性化される。同様の構成は、各メモリセル列に対応して設けられる。すなわち、データ線ＤＩＯａはメモリブロック１０ａ内のビット線ＢＬによって共有される。
【００８３】
このような構成とすることにより、選択メモリセルは、データ読出時において、選択列のビット線ＢＬおよび対応するコラム選択ゲートＲＣＳＧを介してデータ線ＤＩＯａと電気的に結合される。
【００８４】
また、データ制御回路４１は、データ読出回路７５をさらに含む。
データ読出回路７５は、データ線ＤＩＯａと電気的に結合され、データ読出時に図示しない内部のセンスアンプで読出データを増幅して外部に出力する。具体的には、データ読出時において選択メモリセルの記憶データに応じたデータ線ＤＩＯａの電圧レベルと所定の基準電圧レベルとの差を増幅することにより「Ｈ」レベルもしくは「Ｌ」レベルの状態のいずれか一方に読出データＤＯＵＴを遷移させてデータ出力ノードＮｆから出力することができる。
【００８５】
図４は、アドレスラッチ回路１４ａの概念図である。
図４を参照して、アドレスラッチ回路１４ａは、並列に設けられた複数のラッチ回路１４０を有する。ラッチ回路１４０は、各々１ビットのロウアドレスＲＡをコントロール回路５からの制御信号およびクロック信号ＣＬＫに同期して保持し、行デコーダ６０に出力する。他のアドレスラッチ回路１４ｂ，１５ａ，１５ｂについても同様に、入力されたロウアドレスＲＡの入力をコントロール回路５からの制御信号およびクロック信号ＣＬＫに同期して保持し、行デコーダ６２，６１，６３にそれぞれ出力する。なお、列デコーダ４５に対応して設けられたアドレスラッチ回路１６も同様の構成であり、入力されたコラムアドレスＣＡをコントロール回路５からの制御信号およびクロック信号ＣＬＫに同期して保持し、列デコーダ４５に出力する。
【００８６】
図５は、データ読出動作におけるデータラッチ回路の概念図である。なお、当該データラッチ回路は、データ読出回路７５内において、読出データＤＯＵＴを増幅して出力するための図示しないセンスアンプからの入力を受ける。
【００８７】
図５を参照して、スイッチ回路１５０は、図示しないセンスアンプによって増幅された読出データＤＯＵＴの入力をクロック信号ＣＬＫに同期してラッチ回路１４５、１４６に対して切替えて出力する。ラッチ回路１４５および１４６は、クロック信号ＣＬＫに同期してスイッチ回路１５０を介して入力される読出データＤＯＵＴを選択的に保持する。スイッチ回路１５５は、クロック信号ＣＬＫに同期してラッチ回路１４５、１４６を選択的に切換えて読出データＤＯＵＴを外部に出力する。
【００８８】
なお、ここでは、データ読出回路７５内において読出データＤＯＵＴを出力する場合のデータラッチ回路について説明したが、ライトドライバ制御回路７６内においても同様のデータラッチ回路が内蔵されている。具体的には、入力（書込）データＤＩＮが入力された場合において、クロック信号ＣＬＫに同期してデータラッチ回路で書込データＤＩＮを保持し、クロック信号ＣＬＫに同期してスイッチ回路において選択的に切替えて出力することが可能である。
【００８９】
次に、本発明の実施の形態１に従うＭＲＡＭデバイスにおけるデータ検索動作について以下において説明する。
【００９０】
一例として、本発明のデータ検索動作は、たとえばメモリブロック１０ａを蓄積データ側とし、メモリブロック１０ｂの検索行に書込まれたデータを検索データとして、同一列のデータが一致するかどうかの一致比較動作を実行する。なお、メモリブロック１０ａ側には予め蓄積データがメモリセル行毎に記憶されているものとする。また、メモリブロック１０ｂの検索行に対しても検索データが記憶（入力）されているものとする。
【００９１】
図６は、データ検索動作を実行する回路群の概念図である。
図６を参照して、当該回路群は、電流検出回路５０と、重み付け検出回路７０と、重み付け設定回路６５とを備える。
【００９２】
電流検出回路５０は、一定の電流を検知線Ｓ０およびＳ１に供給する電流供給源９０と、各列毎に設けられ、検索データと蓄積データのデータレベルの比較をするための電流比較ユニットＣＭＵと、検知線Ｓ０およびＳ１に流れる電流量を共に加算した電流Ｉｄｔを生成する電流加算回路１３５とを含む。
【００９３】
重み付け設定回路６５は、複数ビットの制御信号ＣＴの入力に応じて当該入力されたビット情報を保持するためのラッチ回路１２０と保持されたビット情報に応じて基準電流を調整するためのデコード信号を生成する重み付けデコーダ１２５と、ノードＮｐに電流を並列に供給することが可能な複数の電流源ユニットＩｄｒＵとを含む。電流源ユニットＩｄｒＵは、電流源ＣｕｓとトランジスタＰＴとを有する。トランジスタＰＴは、重み付けデコーダ１２５からのデコード信号に応答してノードＮｐに対応する電流源Ｃｕｓからの電流を供給する。従って、重み付けデコーダ１２５からのデコード信号に応じてノードＮｐに供給する電流を調整することが可能である。
【００９４】
トランジスタ１３０は、ノードＮｐと接地電圧ＧＮＤとの間に配置されそのゲートはノードＮｐと電気的に結合される。トランジスタ１３１は、接地電圧ＧＮＤとノードＮｑとの間に配置されそのゲートはノードＮｐと電気的に結合される。これにより、トランジスタ１３０および１３１によってカレントミラー回路が形成され、トランジスタ１３０を通過する電流量と同様の電流量がトランジスタ１３１を介して基準電流ＩｒｅｆとしてノードＮｑに流れる。
【００９５】
重み付け検出回路７０は、電流加算回路１３５から出力された電流Ｉｄｔおよび重み付け設定回路６５により設定された基準電流Ｉｒｅｆの比較に応じて比較判定結果ＣＭＰを出力する。具体的には、基準電流Ｉｒｅｆに対して電流検出回路５０からの電流Ｉｄｔが大きいか否かを比較する。たとえば、比較判定結果ＣＭＰを電流Ｉｄｔが基準電流Ｉｒｅｆ以上であれば「Ｈ」レベル、電流Ｉｄｔが基準電流未満であれば「Ｌ」レベルとして示すことも可能である。
【００９６】
図７は、本発明の実施の形態１に従う電流検出回路５０を構成する電流比較ユニットＣＭＵの回路構成図である。
【００９７】
図７を参照して、電流比較ユニットＣＭＵはトランジスタ１００〜１１５を含む。トランジスタ１００は、電源電圧Ｖｃｃ１とノードＮ０との間に配置され、そのゲートはノードＮ０と電気的に結合される。トランジスタ１０１は電源電圧Ｖｃｃ１とノードＮ１との間に配置され、そのゲートはノードＮ０と電気的に結合される。トランジスタ１０２はノードＮ３と電源電圧Ｖｃｃ１との間に配置され、そのゲートはノードＮ２と電気的に結合される。トランジスタ１０３は、電源電圧Ｖｃｃ１とノードＮ２との間に配置され、そのゲートはノードＮ２と電気的に結合される。トランジスタ１０４および１０５は、ノードＮ０と接地電圧ＧＮＤとの間に直列に接続され、それぞれのゲートはビット線ＢＬ０およびマスク制御回路５５からの選択線ＭＳＫと電気的に結合される。トランジスタ１０６および１０７は、ノードＮ３と接地電圧ＧＮＤとの間に直列に接続され、それぞれのゲートはビット線ＢＬ０およびマスク制御回路５５からの選択線ＭＳＫと電気的に結合される。トランジスタ１０８は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ３と電気的に結合される。トランジスタ１０９は、検知線Ｓ０と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ３と電気的に結合される。
【００９８】
トランジスタ１１０は、検知線Ｓ１と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ１と電気的に結合される。トランジスタ１１１は、ノードＮ１と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ１と電気的に結合される。トランジスタ１１２および１１３は、ノードＮ１と接地電圧ＧＮＤとの間に配置され、それぞれのゲートはビット線ＢＬＲおよびマスク制御回路５５からの選択線ＭＳＫと電気的に結合される。トランジスタ１１４および１１５は、ノードＮ２と接地電圧ＧＮＤとの間に配置され、それぞれのゲートはビット線ＢＬＲとマスク制御回路５５からの選択線ＭＳＫと電気的に結合される。尚、本例においてはデータ蓄積側のビット線をビット線ＢＬ０とし、検索データ側のビット線をビット線ＢＬＲとして標記する。
【００９９】
なお、ここでは電流比較ユニットＣＭＵについてその１つについて説明したが他の電流比較ユニットについても同様の構成であるのでその説明は繰返さない。
【０１００】
図８は、電流検出回路５０においてデータ検索動作を示す概念図である。
図８を参照して、一例としてここではメモリブロック１０ａに予め蓄積されている１ビットの蓄積データとメモリブロック１０ｂの検索行に記憶された１ビットの検索データとを比較した場合の回路動作について説明する。なお、ここではマスク制御回路５５からの選択線ＭＳＫは、「Ｈ」レベルに設定されているものとする。以下の例においても同様である。
【０１０１】
検索データ側のビット線ＢＬＲがたとえば「Ｌ」レベルであり蓄積データ側のメモリブロック１０ａの選択行のビット線ＢＬ０が「Ｌ」レベルであるとする。トランジスタ１００および１０１はカレントミラーを構成し、トランジスタ１０４に入力されるビット線ＢＬ０の電圧レベルに応答して、トランジスタ１１０および１１１を流れる通過電流量が定まる。これと同様に、トランジスタ１０２および１０３はカレントミラーを構成し、トランジスタ１１４に入力されるビット線ＢＬＲの電圧レベルに応答して、トランジスタ１０８および１０９を流れる通過電流量が定まる。
【０１０２】
そうすると、トランジスタ１０４のゲートの電圧レベルは、「Ｌ」レベルであるため、トランジスタ１１０および１１１で構成されるカレントミラーに流れる電流はゼロ電流となる。すなわち、トランジスタ１１０を介して電流供給源９０から接地電圧ＧＮＤに流れる電流経路は形成されない。一方、トランジスタ１１４のゲートの電圧レベルは、「Ｌ」レベルであるため、トランジスタ１０８および１０９で構成されるカレントミラーに流れる電流はゼロ電流となる。すなわち、トランジスタ１０９を介して電流供給源９０から接地電圧ＧＮＤに流れる電流経路は形成されない。
【０１０３】
したがって、この場合において、検知線Ｓ０およびＳ１を通過する電流供給源９０からの所定の電流量は当該電流比較ユニットＣＭＵを通過する場合には変動しない。
【０１０４】
図９は、電流検出回路５０において別のデータ検索動作を示す概念図である。図９を参照して、ビット線ＢＬ０の電圧レベルが「Ｈ」レベルであり、ビット線ＢＬＲが「Ｌ」レベルである場合について説明する。この場合には、トランジスタ１０４のゲートの電圧レベルは、「Ｈ」レベルであるため、トランジスタ１１０および１１１で構成されるカレントミラーに流れる電流は大電流となる。すなわち、電流供給源９０からトランジスタ１１０を介して接地電圧ＧＮＤへ電流経路が形成される。一方、トランジスタ１１４のゲートの電圧レベルは、「Ｌ」レベルであるため、トランジスタ１０８および１０９で構成されるカレントミラーに流れる電流はゼロ電流となる。すなわち、トランジスタ１０９を介して電流供給源９０から接地電圧ＧＮＤに流れる電流経路は形成されない。
【０１０５】
したがって、この場合において、検知線Ｓ０およびＳ１を通過する電流供給源９０からの所定の電流量は当該電流比較ユニットＣＭＵを通過した場合には検知線Ｓ１に関してカレントミラーにより流れる大電流分減少した値に変動する。
【０１０６】
図１０は、電流検出回路５０においてさらに別のデータ検索動作を示す概念図である。
【０１０７】
図１０を参照して、ビット線ＢＬ０の電圧レベルが「Ｈ」レベルであり、ビット線ＢＬＲが「Ｈ」レベルである場合について説明する。この場合には、トランジスタ１０４のゲートの電圧レベルは、「Ｈ」レベルであるため、トランジスタ１１０および１１１で構成されるカレントミラーに流れる電流は大電流が流れようとする。しかし、ビット線ＢＬＲの電圧レベルが「Ｈ」レベルに応答して、トランジスタ１１２および１１３がオンする。すなわち、ノードＮ１は、トランジスタ１１２および１１３を介して接地電圧ＧＮＤにプルダウンされる。したがって、トランジスタ１１０はオフとなり、電流供給源９０からトランジスタ１１０を介して接地電圧ＧＮＤへの電流経路は形成されない。
【０１０８】
一方、トランジスタ１１４のゲートの電圧レベルは、「Ｈ」レベルであるため、トランジスタ１０８および１０９で構成されるカレントミラーに流れる電流は大電流が流れようとする。しかし、ビット線ＢＬ０の電圧レベルが「Ｈ」レベルに応答して、トランジスタ１０６および１０７がオンする。すなわち、ノードＮ３は、トランジスタ１０６および１０７を介して接地電圧ＧＮＤにプルダウンされる。したがって、トランジスタ１０９はオフとなり、電流供給源９０からトランジスタ１０９を介して接地電圧ＧＮＤへの電流経路は形成されない。
【０１０９】
したがって、この場合において、検知線Ｓ０およびＳ１を通過する電流供給源９０からの所定の電流量は当該電流比較ユニットＣＭＵを通過する場合に変動しない。
【０１１０】
これに従い、データ蓄積側のメモリブロック１０ａに対応する選択行のビット線ＢＬ０と検索データ側のビット線ＢＬＲとを電流比較ユニットＣＭＵで比較した場合、一致した場合は、電流比較ユニットＣＭＵにおいて、検知線Ｓ０およびＳ１に対して接地電圧ＧＮＤへ流れる電流経路は形成されない。一方、不一致である場合には、電流比較ユニットＣＭＵにおいて、検知線Ｓ０およびＳ１に対して接地電圧ＧＮＤへ流れる電流経路が形成される。言換えれば、一致した場合には、検知線Ｓ０，Ｓ１から電流が引き抜かれずそのまま維持され、不一致である場合には検知線Ｓ０，Ｓ１から電流が引き抜かれる。これに伴い、選択行における全てのビット（同一列）において検索データと蓄積データとが一致した場合には、電流供給源９０から検知線Ｓ０およびＳ１に流れる電流量は全く変動せず電流加算回路１３５に流れ込む。
【０１１１】
一方、不一致であるビットが少なくとも１つでもある場合には、対応するビットにおいて電流経路ができるため結果として電流加算回路１３５に流れ込む電流量は最初の所定の電流量から減少した値となる。
【０１１２】
これに基づき、重み付け比較回路において基準電流Ｉｒｅｆとの比較に応じて検索データと選択行に記憶されている蓄積データとの一致度（ヒット率）を検出することが可能となる。具体的には、基準電流Ｉｒｅｆよりも電流加算回路１３５からの出力電流Ｉｄｔが大きい場合には一致度が高く、一方、出力電流Ｉｄｔが小さい場合には一致度が低いことになる。
【０１１３】
当該データ検索動作を蓄積データ側のメモリブロック１０ａのメモリセル行毎に順番に実行することにより一致度の高いメモリセル行を判定することができる。
【０１１４】
また、マスク制御回路５５は、データ検索動作においてマスク制御を行なう。具体的には、検索行を構成する検索セルについて書込まれなかった検索セルに対応する列（ビット）に対してはマスクをかける。すなわち、対応する選択線ＭＳＫを「Ｌ」レベルに設定する。これに伴い「Ｌ」レベルに設定された選択線ＭＳＫに対応する電流比較ユニットＣＭＵは非活性状態となる。それゆえ、不必要なビットに対するデータ検索動作を実行することなく検索データと同一のビットに対してのみデータ検索動作を実行することができるためデータ検索動作を高速化させることができるとともに、動作に要する消費電力を低減することが可能である。
【０１１５】
なお、本例においては、メモリブロック１０ａを蓄積データ側のメモリブロックとし、メモリブロック１０ｂの検索行に検索データを入力（データ書込）してデータ検索動作を実行する場合について説明したがこれに限られず、メモリブロック１０ｂを蓄積データ側のメモリブロックとし、メモリブロック１０ａの検索行に検索データを入力して同様のデータ検索動作を実行することも可能である。また、メモリブロック１０ａおよび１０ｂの検索行それぞれに同じ検索データを入力して、メモリブロック１０ａおよび１０ｂを共に蓄積データ側のメモリブロックとして同様のデータ検索動作を実行することも可能である。
【０１１６】
図１１は、本発明の実施の形態１に従うＭＲＡＭデバイスのデータ読出、データ書込、データ検索動作等の動作波形図である。
【０１１７】
図１１を参照して、クロック信号ＣＬＫは、所定周期でＨレベル（活性状態）および非活性状態（Ｌレベル）を繰返す。クロック信号ＣＬＫの活性化エッジは、それぞれ時刻Ｔ１０〜Ｔ１７，…で示される。
【０１１８】
まず、選択セルへのデータ書込動作について説明する。
時刻Ｔ１０において、チップセレクト信号ＣＳおよびライトコマンドＷＴが入力されると、クロック活性化エッジである時刻Ｔ１０において、書込制御信号ＷＴＥが「Ｈ」レベルに設定される。当該書込制御信号ＷＴＥは、コントロール回路５によって生成される。
【０１１９】
時刻Ｔ１０において、書込制御信号ＷＴＥおよびクロック信号ＣＬＫに応答して、ロウアドレスおよびコラムアドレスがアドレスラッチ回路１４ａ，１５ａ，１４ｂ，１５ｂおよび１６でラッチされる。
【０１２０】
時刻Ｔ１０におけるアドレスラッチ内容に基づいて、行選択および列選択が実行される。具体的には、図２に示した行デコーダ６０〜６３および列デコーダ４５におけるデコード処理が実行される。また、選択メモリブロックおよび非選択メモリブロックの判別は、時刻Ｔ１０にラッチされたアドレス情報に基づいて実行される。さらに、入力データＤＩＮの書込データが、データ書込のために、ライトドライバ制御回路７６内のデータラッチ回路に転送されてラッチされる。また、ライトドライバ制御回路７６は、データラッチ回路にラッチされた書込データに基づいて、最初のデータ書込のためのデータ書込制御信号ＷＤＴａ，ＷＤＴｂを生成する。このように、データ書込電流を供給するための準備動作が実行される。
【０１２１】
次のクロック信号ＣＬＫの立上りである時刻Ｔ１１には時刻Ｔ１０でラッチされたロウアドレスに対応するライトディジット線ＷＤＬが活性化される。また、コラムアドレスに対応する選択ビット線ＢＬにそれぞれ対応するライトドライバＷＤＶａ，ＷＤＶｂに対して、データ書込制御信号ＷＤＴａ，ＷＤＴｂがそれぞれ伝達される。
【０１２２】
この結果、選択ライトディジット線ＷＤＬおよび選択ビット線ＢＬには、書込データＤＩＮを書込むためのデータ書込電流が流される。これにより、選択セルに対してデータ書込が実行される。
【０１２３】
次に選択セルのデータ読出動作について説明する。
時刻Ｔ１２において、チップセレクト信号ＣＳおよびリードコマンドＲＤが入力されると、クロック活性化エッジである時刻Ｔ１２において、読出制御信号ＲＡＤが「Ｈ」レベルに設定される。当該読出制御信号ＲＡＤは、コントロール回路５によって生成される。
【０１２４】
時刻Ｔ１２において、読出制御信号ＲＡＤおよびクロック信号ＣＬＫに応答して、上述したのと同様にロウアドレスおよびコラムアドレスがアドレスラッチ回路１４ａ，１５ａ，１４ｂ，１５ｂおよび１６にラッチされる。
【０１２５】
また、上述したのと同様に時刻Ｔ１２において、アドレスラッチ内容に基づいて、行選択および列選択が実行される。具体的には、図２に示した行デコーダ６０〜６３および列デコーダ４５におけるデコード処理が実行される。
【０１２６】
さらに、図示しないプリチャージ回路は、データ読出動作前に所定電圧にプリチャージしていた各ビット線ＢＬに対するプリチャージ動作を終了する。
【０１２７】
次のクロック信号ＣＬＫの立上り時である時刻Ｔ１３においては、時刻Ｔ１２でラッチされたロウアドレスに対応するワード線ＷＬが活性化される。また、コラムアドレスＣＡに対応するビット線ＢＬのリードコラム選択線が活性化される。この結果、選択ビット線ＢＬには、選択メモリセルの記憶データＲｍａｘまたはＲｍｉｎに応じた電圧（電流）が発生する。
【０１２８】
これに伴い、データ読出回路７５において読出データＤＯＵＴは、時刻Ｔ１３から所定期間経過後において、センスアンプによって有効な振幅まで増幅され、データラッチ回路においてラッチされ出力される。これにより選択セルに対するデータ読出が実行される。
【０１２９】
次に、検索セルへのデータ書込動作について説明する。
時刻Ｔ１４において、チップセレクト信号ＣＳおよびライトコマンドＷＴが入力されると、クロック活性化エッジである時刻Ｔ１４において、書込制御信号ＷＴＥが「Ｈ」レベルに設定される。これに伴い、時刻Ｔ１０および時刻Ｔ１１において説明したのと同様の動作が実行される。具体的にはラッチされたアドレス情報に基づいてデコード処理により行および列選択が実行される。すなわち、時刻Ｔ１５において、検索ライトディジット線ＲＷＤＬおよび検索ビット線ＲＢＬには、書込データＤＩＮを書込むためのデータ書込電流が流される。これにより、検索セルに対してデータ書込が実行される。
【０１３０】
次に、データ検索動作について説明する。
データ検索動作において、クロック信号ＣＬＫの活性化エッジである時刻Ｔ１６において、チップセレクト信号ＣＳ，リードコマンドＲＤおよびライトコマンドＷＴの活性化に応答して検索制御信号ＣＰが「Ｈ」レベルに設定される。当該検索制御信号ＣＰは、コントロール回路５によって生成される。
【０１３１】
時刻Ｔ１６において、検索制御信号ＣＰおよびクロック信号ＣＬＫに応答して、上述したのと同様にロウアドレスおよびコラムアドレスがアドレスラッチ回路１４ａ，１５ａ，１４ｂ，１５ｂおよび１６にラッチされる。
【０１３２】
また、上述したのと同様にアドレスラッチ内容に基づいて、行選択および列選択が実行される。具体的には、図２に示した行デコーダ６０〜６３および列デコーダ４５におけるデコード処理が実行される。
【０１３３】
さらに、図示しないプリチャージ回路は、データ検索動作前に所定電圧にプリチャージしていた各ビット線ＢＬに対するプリチャージ動作を終了する。
【０１３４】
次のクロック信号ＣＬＫの立上り時である時刻Ｔ１７においては、時刻Ｔ１６でラッチされたロウアドレスに対応して、データ蓄積側のワード線ＷＬおよび検索データ側の検索ワード線ＲＷＬが活性化される。これに伴い、データ蓄積側のワード線ＷＬが活性化した選択行における各ビット線ＢＬおよび検索データ側の検索ワード線ＲＷＬが活性化した検索行における各ビット線ＢＬＲにデータ検索電流（データ読出電流に相当）が流れる。この結果、各選択ビット線ＢＬ，ＢＬＲには、選択メモリセルの記憶データＲｍａｘまたはＲｍｉｎに応じた電圧（電流）が発生し、各メモリセル列毎に配置された電流比較ユニットＣＭＵに伝達される。
【０１３５】
これに伴い、電流検出回路５０において上述した一致比較動作が実行される。具体的には重み付け検出回路７０において、検知線Ｓ０およびＳ１を流れる合計の電流量Ｉｄｔと基準電流Ｉｒｅｆとが比較され比較判定結果ＣＭＰが出力される。たとえば、基準電流Ｉｒｅｆよりも検知線Ｓ０およびＳ１を流れる合計の電流量Ｉｄｔが多い場合には、選択行における蓄積データを検索データとの一致度が高いと判定することができる。これにより、検索セルに対してデータ検索を実行することができる。
【０１３６】
本実施例においては、以下に説明するように、複数ビットのデータ読出動作は、クロック信号ＣＬＫの各サイクルに対応して複数のステージ（段階）に分割されて、パイプライン処理で実行される。
【０１３７】
図１２は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する動作波形図である。
【０１３８】
図１２を参照して、上述したようにクロック信号ＣＬＫは、所定周期でＨレベル（活性状態）および非活性状態（Ｌレベル）を繰返す。クロック信号ＣＬＫの活性化エッジは、それぞれ時刻Ｔ１〜Ｔ６，…で示され、対応するクロック信号周期は、サイクル１６０〜１６４，…で示される。時刻Ｔ１において、上述したようにチップセレクト信号ＣＳおよびリードコマンドＲＤが入力されると、クロック活性化エッジである時刻Ｔ１〜Ｔ４において、読出制御信号ＲＡＤが「Ｈ」レベルに設定される。
【０１３９】
また、読出制御信号ＲＡＤおよびクロック信号ＣＬＫに応答して、ロウアドレスＲＡ０およびコラムアドレスＣＡ０がアドレスラッチ回路１４ａ，１５ａ，１４ｂ，１５ｂおよび列デコーダ４５内にラッチされる。
【０１４０】
サイクル１６０においては、上述したように行デコーダ６０〜６３および列デコーダ４５におけるデコード処理が実行される。
【０１４１】
さらに、図示しないプリチャージ回路は、データ読出動作前に所定電圧にプリチャージしていた各ビット線ＢＬに対するプリチャージ動作を終了する。また、選択メモリブロックおよび非選択メモリブロックの判別は、時刻Ｔ１にラッチされたアドレス情報に基づいて実行される。
【０１４２】
次のサイクル１６１（時刻Ｔ２〜Ｔ３）においては、時刻Ｔ１において行デコーダおよび列デコーダでデコード処理したデータがラッチされ、ロウアドレスＲＡ０に対応するワード線ＷＬが活性化される。また、コラムアドレスＣＡ０に対応するビット線ＢＬ０のリードコラム選択線ＲＣＳＬが活性化される。この結果、選択メモリブロック１０ａの選択ビット線ＢＬ０には、選択メモリセルの記憶データＲｍａｘまたはＲｍｉｎに応じた電圧（電流）が発生する。
【０１４３】
これに伴いデータ読出回路７５において読出データは、サイクル１６１の途中において、有効な振幅まで増幅され、ラッチ回路１４５でのラッチデータＬＤ０は、この時点から有効となる。
【０１４４】
また、パイプライン処理に従うデータ読出動作時には、ロウアドレスＲＡが固定される（ＲＡ＝ＲＡ０）一方で、コラムアドレスＣＡは、各サイクルごとにバースト的に更新される。図１２においては、このようなバースト動作の最初の４回分が示され、コラムアドレスＣＡ０〜ＣＡ３に対応するデータ読出が代表的に図示される。
【０１４５】
サイクル１６１が開始される時刻Ｔ２では、新たなコラムアドレスＣＡ１が、アドレスラッチ回路１４ａ，１５ａにラッチされ、サイクル１６１において、コラムアドレスＣＡ１に対応する列選択処理が実行される。
【０１４６】
ラッチ回路１４５にラッチされた有効なラッチデータＬＤ０は、次のクロック活性化エッジ（時刻Ｔ３）に応答して、スイッチ回路１５５に転送される。したがって、次のサイクル１６２（時刻Ｔ３〜Ｔ４）において、スイッチ回路１５５は、コラムアドレスＣＡ０およびロウアドレスＲＡ０に対応する読出データＤＯＵＴ（ＬＤ０）を出力する。
【０１４７】
このように、データ読出動作は、サイクル１６０〜１６２にそれぞれ相当する第１〜第３のステージに分割されてパイプライン処理される。第１のステージ（サイクル１６０）においては、実質的なアレイ動作は実行されす、アドレス情報の取込みおよびラッチ、デコード処理が実行される。第２のステージ（サイクル１６１）においては、選択ワード線が活性化されて、ビット線電圧（電流）が選択メモリセルの記憶データに応じて変化し、当該ビット線電圧（電流）に基づいたデータ読出回路７５での増幅動作が実行される。さらに、第３のステージ（サイクル１６２）において、第１のステージで取込まれたアドレス情報に対応する読出データが出力される。
【０１４８】
サイクル１６２においては、コラムアドレスＣＡ０に対応する上記第３ステージの処理と並行して、コラムアドレスＣＡ２に対応する上記第１ステージの処理およびコラムアドレスＣＡ１に対応する上記第２ステージの処理が実行される。すなわち、サイクル１６２では、コラムアドレスＣＡ１に対応するビット線が選択される。また、サイクル１６２が開始される時刻Ｔ３では、新たなコラムアドレスＣＡ２が、アドレスラッチ回路１４ａ，１５ａにラッチされ、サイクル１６２において、コラムアドレスＣＡ２に対応する列選択処理が実行される。
【０１４９】
サイクル１６３以降においても、同様のパイプライン処理が実行されるので、サイクル１６３および１６４において、コラムアドレスＣＡ２およびＣＡ３にそれぞれ対応するビット線ＢＬ２およびＢＬ３がそれぞれ選択されて、サイクル１６１および１６２でそれぞれ取込まれたコラムアドレスＣＡ２およびＣＡ３に対応する読出データＤＯＵＴ（ＬＤ２，ＬＤ３）がそれぞれ出力される。また、読出データＤＯＵＴは、ラッチ回路１４５および１４６でクロック信号ＣＬＫに同期して交互にラッチして出力する。
【０１５０】
上記において説明したように、連続的に読出データを列方向（ビット線）に沿って効率的に出力することができる。したがって、選択行におけるデータ読出動作を高速にすることができるためデータ検索動作の比較判定結果ＣＭＰに基づいて蓄積データが格納されている所定メモリセル行のデータ読出を高速に実行することが可能となる。
【０１５１】
また、データ読出動作を複数のステージに分割してパイプライン処理化しているので、クロック信号ＣＬＫに応答した高周波化処理によって、データ読出を高速化できる。
【０１５２】
また、上記においては、列方向に沿って、連続的に読出データを出力する構成について説明したが行方向（ワード線）に沿って連続的に読出データを出力することも可能である。具体的には、コラムアドレスを固定する一方で、ロウアドレスを各サイクルごとにバースト的に更新することにより実現することが可能である。
【０１５３】
また、以下に説明するように、複数ビットのデータ書込動作も、クロック信号ＣＬＫの各サイクルに対応して複数のステージ（段階）に分割されて、パイプライン処理で実行される。
【０１５４】
図１３は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ書込動作を説明する動作波形図である。
【０１５５】
図１３を参照して、クロック信号ＣＬＫの活性化エッジは、図１２と同様に、時刻Ｔ１〜Ｔ６，…でそれぞれ示され、対応するクロック信号周期も、サイクル１６０〜１６４，…でそれぞれ示される。時刻Ｔ１において、上述したようにチップセレクト信号ＣＳおよびライトコマンドＷＴが入力されると、書込制御信号ＷＴＥが「Ｈ」レベルに設定される。
【０１５６】
図１３では、最初の４回のデータ書込について、代表的に図示する。
また、書込制御信号ＷＴＥおよびクロック信号ＣＬＫに応答して、ロウアドレスＲＡ１およびコラムアドレスＣＡ０がアドレスラッチ回路１４ａ，１５ａおよびアドレスラッチ回路１６にそれぞれラッチされる。
【０１５７】
サイクル１６０においては、行デコーダ６０〜６３や列デコーダ４５におけるデコード処理が実行される。さらに、入力データＤＩＮの書込データが、最初のデータ書込のために、図５に示したデータラッチ回路に転送されてラッチされる。
【０１５８】
サイクル１６０においては、ライトドライバ制御回路７６は、データラッチ回路にラッチされた書込データに基づいて、最初のデータ書込のためのデータ書込制御信号ＷＤＴａ，ＷＤＴｂを生成する。このように、次のサイクル１６１で実際にデータ書込電流を供給するための準備動作が実行される。
【０１５９】
次のサイクル１６１（時刻Ｔ２〜Ｔ３）においては、時刻Ｔ１において行デコーダおよび列デコーダでデコード処理したデータがラッチされ、ロウアドレスＲＡ１に対応するライトディジット線ＷＤＬが活性化される。また、選択メモリブロック１０ａにおいて、コラムアドレスＣＡに対応する選択ビット線ＢＬ０にそれぞれ対応するライトドライバＷＤＶａ，ＷＤＶｂに対して、データ書込制御信号ＷＤＴａ，ＷＤＴｂがそれぞれ伝達される。
【０１６０】
この結果、選択メモリブロック１０ａの選択ライトディジット線（１本）および選択ビット線ＢＬ０には、書込データを書込むためのデータ書込電流が流される。これにより、最初のデータ書込が実行される。
【０１６１】
また、データ書込動作時にも、ロウアドレスＲＡが固定される（ＲＡ＝ＲＡ０）一方で、コラムアドレスＣＡは、各サイクルごとにバースト的に更新される。したがって、サイクル１６１が開始される時刻Ｔ２では、新たなコラムアドレスＣＡ１が、アドレスラッチ回路１４ａ，１５ａにラッチされ、サイクル１６１において、コラムアドレスＣＡ１に対応する列選択処理が実行される。さらに、時刻Ｔ２では、入力データＤＩＮの次の書込データが、データラッチ回路に転送されてラッチされる。
【０１６２】
このように、１回のデータ書込動作は、複数のデータ書込に分割されて、入力データＤＩＮの一部ビットずつが各データ書込で連続的に書込まれる。データ書込は、サイクル１６０〜１６１にそれぞれ相当する第１および第２のステージに分割されてパイプライン処理される。第１のステージ（サイクル１６０）においては、実質的なアレイ動作は実行されす、アドレス情報の取込み、入力データの転送およびデータ書込電流供給準備が実行される。第２のステージ（サイクル１６１）においては、活性化された選択ワード線および選択ビット線に対応するライトドライバ回路によって、実際にデータ書込電流が供給される。
【０１６３】
サイクル１６１においては、コラムアドレスＣＡ０に対応する上記第２ステージの処理と並行して、次のコラムアドレスＣＡ１に対応する上記第１ステージの処理が実行される。
【０１６４】
サイクル１６２以降においても、同様のパイプライン処理が実行されるので、サイクル１６２および１６３において、コラムアドレスＣＡ２およびＣＡ３がそれぞれ取込まれ、書込データがデータラッチ回路へ転送されてラッチされる。また、サイクル１６２においては書込データに対応するデータ書込電流の供給準備が実行され、サイクル１６３においては次の書込データに対応するデータ書込電流の供給準備が実行される。
【０１６５】
この結果、サイクル１６２〜１６４において、コラムアドレスＣＡ１〜ＣＡ３にそれぞれ対応する選択ビット線ＢＬ１〜ＢＬ３がそれぞれ選択されて、サイクル１６１〜１６３でそれぞれ取込まれたコラムアドレスＣＡ１〜ＣＡ３に対応する書込データがそれぞれ書込まれる。
【０１６６】
上記において説明したように、連続的に書込データを列方向（ビット線）に沿って効率的に入力することができる。したがって、選択行におけるデータ書込動作を高速にすることができるためデータ検索動作に用いられる蓄積データを各メモリセル行に格納する際に高速に当該データ書込動作を実行することが可能となる。
【０１６７】
さらに、データ書込動作を複数のステージに分割してパイプライン処理化しているので、クロック信号ＣＬＫに応答した高周波化処理によって、データ書込を高速化できる。
【０１６８】
また、上記においては、列方向に沿って、連続的に読出データを出力する構成について説明したが行方向（ワード線）に沿って連続的に読出データを出力することも可能である。具体的には、コラムアドレスを固定する一方で、ロウアドレスを各サイクルごとにバースト的に更新することにより実現することが可能である。
【０１６９】
（実施の形態１の変形例）
本発明の実施の形態１の変形例は、他のＭＲＡＭデバイスの構成について説明する。
【０１７０】
図１４は、本発明の実施の形態１の変形例に従うメモリブロック１０ａおよび１０ｂの周辺回路の概念図である。
【０１７１】
図１４を参照して、本発明の実施の形態１の変形例に従うメモリブロック１０ａおよびメモリブロック１０ｂの周辺回路は、図２のメモリブロック１０ａ，１０ｂの周辺回路の回路構成と比較して、列選択回路４０を列選択回路４０ａに置換した点と、読出／書込制御回路３１，３２を読出／書込制御回路３１＃，３２＃に置換した点と、データ制御回路４１をデータ制御回路４１＃に置換した点とが異なる。その他の点は図２で示される実施の形態１に従う周辺回路の回路群の構成と同様の構成であるのでその説明は繰返さない。
【０１７２】
列選択回路４０ａは、列選択回路４０と比較して、メモリブロック１０ａからのデータを増幅するためのセンスアンプ帯ＳＡＧと、メモリブロック１０ｂからのデータを増幅するためのセンスアンプ帯ＳＡＧＲとをさらに備えた点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１７３】
また、データ制御回路４１＃は、データ制御回路４１と比較して、データ読出回路７５をデータ読出回路７５＃に置換した点が異なる。具体的には、データ読出回路７５は、内部でデータを増幅する図示しないセンスアンプを有していたが、データ読出回路７５＃は、外部のセンスアンプ帯ＳＡＧあるいはＳＡＧＲからの増幅されたデータを伝達される点で異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１７４】
図１５は、本発明の実施の形態１の変形例に従うメモリブロック１０ａおよびその周辺回路を詳細に説明する回路構成図である。
【０１７５】
図１５を参照して、本発明の実施の形態１の変形例に従う当該回路構成図は、図３と比較して、読出／書込制御回路３１を読出／書込制御回路３１＃に置換した点と、読出／書込制御回路３１＃と電流検出回路５０との間にセンスアンプ帯ＳＡＧをさらに設けた点が異なる。その他の点は図４で示される回路群と同様の構成であるのでその詳細な説明は繰り返さない。
【０１７６】
読出／書込制御回路３１＃は、読出／書込制御回路３１と比較して、各列毎に設けられていたコラム選択ゲートＲＣＳＧおよびデータ線ＤＩＯａを削除した点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１７７】
センスアンプ帯ＳＡＧは、複数のビット線ＢＬにそれぞれ対応して設けられた複数のセンスアンプＳＡと、各列毎に設けられ、対応するビット線ＢＬとデータ線ＤＩＯａとの間を電気的に結合するためのコラム選択ゲートＲＣＳＧと、コラム選択ゲートＲＣＳＧと電気的に結合されるデータ線ＤＩＯａとを含む。
【０１７８】
センスアンプＳＡは、対応するビット線ＢＬの通過電流と所定の基準電流（Ｉｒ）との差を増幅して「Ｈ」レベルおよび「Ｌ」レベルのいずれか一方のデータ信号（電圧信号）を出力する。一例として、データ読出時にメモリセルの記憶データに応じてビット線ＢＬに対してデータ読出電流Ｉ０，Ｉ１（Ｉ０＞Ｉ１）が流れるとする。センスアンプＳＡは、基準電流Ｉｒをデータ読出電流Ｉ０，Ｉ１の中間の電流値に設定することにより基準電流Ｉｒとの差を増幅して「Ｈ」レベルもしくは「Ｌ」レベルのデータ信号を出力する。
【０１７９】
本構成とすることにより、電流検出回路５０には各列において、センスアンプＳＡにより増幅された信号が入力される。具体的には、各列毎に設けられた図７に示された電流比較ユニットＣＭＵのトランジスタ１０４，１０６，１１２，１１４にセンスアンプＳＡにより増幅された信号が入力される。
【０１８０】
本発明の実施の形態１の変形例に従うＭＲＡＭデバイスの構成により、センスアンプＳＡを介することによりデータ検索動作時において記憶データに応じたビット線ＢＬを通過するデータ検索電流（データ読出電流に相当）を増幅したデータレベル（電圧信号）が電流検出回路に入力される。
【０１８１】
これに伴い、電流検出回路５０における電流比較ユニットＣＭＵにおける一致比較動作の動作マージンを実施の形態１よりも確保することが可能となる。すなわち、精度よくデータ検索動作を実行することが可能となる。
【０１８２】
（実施の形態２）
上記の実施の形態１においてはＭＴＪメモリセルを用いてデータ検索動作を実行する構成について説明した。本発明の実施の形態２においては、上述したＭＴＪメモリセルをデータ検索動作におけるバックアップ用の記憶素子として用いる構成について説明する。
【０１８３】
図１６は、本発明の実施の形態２に従うＭＲＡＭデバイス２の全体構成図である。
【０１８４】
図１６を参照して、本発明の実施の形態２に従うＭＲＡＭデバイスは、図１に示すＭＲＡＭデバイス１と比較して、メモリブロック１０ｂをメモリブロック１０ｃに置換した点と、メモリブロック１０ｂに対応して設けられていた読出／書込制御回路３２および３３を削除した点と、メモリブロック１０ａをメモリブロック１０ａ＃に置換した点と、行選択回路２０，２５を行選択回路２０＃および２５＃に置換した点と、列選択回路４０を列選択回路４０＃に置換した点と、データ制御回路４１をデータ制御回路４１ａに置換した点とが異なる。その他の点は同様の構成であるのでその説明を繰返さない。
【０１８５】
図１７は、本発明の実施の形態２に従うメモリブロック１０ａ＃およびメモリブロック１０ｃの周辺回路の回路構成を示す図である。
【０１８６】
図１７を参照して、メモリブロック１０ａ＃は、行列状に配置されたＭＴＪメモリセルを有する。メモリブロック１０ａ＃は、メモリブロック１０ａと比較して、検索データを書込むために用いていた検索行を削除した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。
【０１８７】
また、メモリブロック１０ｃは、行毎に設けられ、データ検索機能を有するメモリセルＭＣ＃で構成されるメモリセル行ＲＣＡＭを複数有する。
【０１８８】
また、行選択回路２０＃および２５＃は、メモリブロック１０ｂに対応して設けられていた行デコーダ６２，６３、ワード／ディジット線ドライバＷＤｒ０ｂ，ＷＤｒ１ｂおよびアドレスラッチ回路１４ｂ，１５ｂを削除した点が異なる。また、行選択回路２５＃は、ワード／ディジット線ドライバＷＤｒ０ａをワード／ディジット線ドライバＷＤｒ０ａ＃に置換した点と、メモリブロック１０ｃに対応して行デコーダ６４と、アドレスラッチ回路１４ｃとを設けた点がさらに異なる。また、行選択回路２０＃は、ワード／ディジット線ドライバＷＤｒ０ｂをワード／ディジット線ドライバＷＤｒ０ｂ＃に置換した点がさらに異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１８９】
ここで、ワード／ディジット線ドライバＷＤＲ０ａ＃およびＷＤＲ０ｂ＃に置換したのは上述したようにメモリブロックにおける検索行を削除することにより検索行用のワード線およびライトディジット線を駆動するために用いていたドライバを削除したからである。
【０１９０】
アドレスラッチ回路１４ｃは、上述した図４に示されるアドレスラッチ回路１４ａと同様の構成であるのでその詳細な説明は繰り返さない。行デコーダ６４は、アドレスラッチ回路１４ａでラッチされたアドレス情報に基づいてメモリブロック１０ｃにおける行選択を実行する。
【０１９１】
また、列選択回路４０＃は、列選択回路４０と比較して列デコーダ４５を列デコーダ４５＃に置換した点と、転送回路９５をさらに備えた点と、電流検出回路５０およびマスク制御回路５５を削除した点とが異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１９２】
列デコーダ４５＃は、メモリブロック１０ａ＃および１０ｃに対応して共通に設けられ、それぞれのメモリブロック１０ａ＃および１０ｃにおける列選択を実行する。
【０１９３】
転送回路９５は、メモリブロック１０ａ＃から読出されるデータをメモリブロック１０ｃに転送するとともにデータ検索動作時において、検索データＤＤＩＮをメモリブロック１０ｃに入力する。また、データ読出動作時において読出データをデータ読出回路７５に伝達する。
【０１９４】
データ制御回路４１ａは、データ制御回路４１と比較して、重み付け検出回路７０と、重み付け設定回路６５を削除した点と、新たに検索データ入力回路７７を設けた点が異なる。その他の点は同様であるのでその詳細な説明は繰り返さない。
【０１９５】
検索データ入力回路７７は、データ検索動作時において、外部から入力される検索データＤＤＩＮを転送回路９５に出力する。
【０１９６】
メモリブロック１０ｃは、行列状に配置されたメモリセルＭＣ＃を有し、各メモリセル行に対応してワード線ＷＬ、検索選択線ＭＥＱおよびマッチ線ＭＬが配置されている。また、各メモリセル列に対応して、相補のビット線対ＢＬ，／ＢＬが配置されている。したがって、メモリセル行ＲＣＡＭにおいて、各メモリセルＭＣ＃は、ワード線ＷＬ、検索選択線ＭＥＱおよびマッチ線ＭＬとを共有した構成となっている。
【０１９７】
図１８は、メモリセル行ＲＣＡＭを構成するメモリセルＭＣ＃の構成図である。以下に説明するようにメモリセルＭＣ＃は、保持するデータと検索データとの一致比較動作を実行する機能を有している。
【０１９８】
図１８を参照して、メモリセルＭＣ＃は、トランジスタＴｒ１〜Ｔｒ１０を含む。トランジスタＴｒ１は電源電圧Ｖｃｃ１とノードＮ６との間に接続され、そのゲートはノードＮ７と電気的に結合される。トランジスタＴｒ２は電源電圧Ｖｃｃ１とノードＮ７との間に配置され、そのゲートはノードＮ６と電気的に結合される。トランジスタＴｒ３はビット線ＢＬとノードＮ６との間に配置され、そのゲートはワード線ＷＬと電気的に結合される。トランジスタＴｒ４はノードＮ６と接地電圧ＧＮＤとの間に配置され、そのゲートはノードＮ７と電気的に結合される。トランジスタＴｒ５およびＴｒ６は、ビット線ＢＬとノードＮ５との間に直列に接続され、それぞれのゲートは検索選択線ＭＥＱおよびマッチ線ＭＬと電気的に結合される。トランジスタＴｒ７およびＴｒ８は、ノードＮ８とビット線／ＢＬとの間に配置され、それぞれのゲートはノードＮ６および検索選択線ＭＥＱと電気的に結合される。ここでは、１つのメモリセルＭＣ＃についてのみ説明したが他のメモリセルＭＣ＃についても同様である。尚、本明細書において「／」の記号は、反転、否定、相補等を示すものとする。
【０１９９】
以下において、このメモリセルＭＣ＃の基本的な動作について説明する。
通常動作時には検索選択線ＭＥＱを「Ｌ」レベルに設定する。これに伴い、いわゆるＳＲＡＭセルへの通常のデータ書込およびデータ読出動作を実行することができる。
【０２００】
ＳＲＡＭセルのデータ書込およびデータ読出動作については一般的であるのでその詳細な説明は省略する。
【０２０１】
一方、データ検索動作時は、すべてのワード線ＷＬを「Ｌ」レベルに設定する。また、検索選択線ＭＥＱとマッチ線ＭＬを「Ｈ」レベルにして、検索を行なうビット線対ＢＬ，／ＢＬにデータを入力する。検索を行なわないビットに対応するビット線対ＢＬ，／ＢＬは共に「Ｈ」レベルに保つ。
【０２０２】
一例として記憶データが“１”である場合のデータ検索時のメモリセルＭＣ＃の動作について説明する。この場合において、記憶ノードＮ６は「Ｈ」レベル、記憶ノードＮ７は「Ｌ」レベルであるとする。また、検索データ“１”に対応してビット線対ＢＬ，／ＢＬにそれぞれ「Ｈ」レベルおよび「Ｌ」レベルが入力されるものとする。
【０２０３】
そうすると、検索選択線ＭＥＱが「Ｈ」レベルであるため、トランジスタＴｒ５およびＴｒ８はオン状態である。また、また、記憶ノードＮ６は、「Ｈ」レベルであるためトランジスタＴｒ６もオン状態である。したがって、トランジスタＴｒ５およびＴｒ６を介してビット線ＢＬと記憶ノードＮ６とが電気的に結合される。この場合には、ビット線ＢＬの電圧レベルは「Ｈ」レベルであり、記憶ノードＮ６も「Ｈ」レベルであるため検索データと記憶データのビットが同一であり、マッチ線ＭＬの電圧レベルは「Ｈ」レベルのままである。
【０２０４】
一方、検索データ“０”に対応してビット線対ＢＬ，／ＢＬにそれぞれ「Ｌ」レベルおよび「Ｈ」レベルが入力される場合について考える。
【０２０５】
この場合には、ビット線ＢＬと記憶ノードＮ６とが電気的に結合された場合にビット線ＢＬが「Ｌ」レベルであるためにマッチ線ＭＬは「Ｈ」レベルから「Ｌ」レベルに引き落とされる。従って、検索データと記憶データのビットが不一致である場合には、マッチ線の電圧レベルは「Ｌ」レベルとなる。
【０２０６】
これに伴い、メモリセルＭＣ＃で実行される一致比較動作により記憶データと検索データとが一致するか否かを判別することができる。
【０２０７】
本発明の実施の形態２に従うＭＲＡＭデバイス２のデータ検索動作について説明する。
【０２０８】
データ検索動作の対象となる蓄積データは予めメモリブロック１０ａ＃に蓄積されているものとする。なお、メモリブロック１０ａ＃に格納されている蓄積データに対するデータ書込およびデータ読出動作については上記の実施の形態１で説明したのと同様であるのでその説明は繰り返さない。
【０２０９】
外部からのコマンドＣＭＤに応じたコントロール回路５の指示により転送回路９５は、データ検索動作前においてメモリブロック１０ａ＃に格納されている蓄積データを行単位でメモリブロック１０ｃのメモリセル行ＲＣＡＭに転送する。
【０２１０】
具体的には、一例としてメモリブロック１０ａ＃の各メモリセル行から１ビットずつデータを読出してラッチし、メモリブロック１０ｃの各メモリセル行ＲＣＡＭの対応するビット（同一列）にデータ書込を実行することにより転送することができる。
【０２１１】
これに従い、転送回路９５は、メモリブロック１０ａ＃の蓄積データをメモリブロック１０ｃに対して転送する。
【０２１２】
次に、データ検索動作時において、検索データＤＤＩＮが外部から入力され、検索データ入力回路７７は、当該検索データＤＤＩＮを転送回路９５に出力する。
【０２１３】
転送回路９５は、データ検索動作時において、検索データ入力回路７７からの検索データＤＤＩＮをメモリブロック１０ｃに転送する。具体的には、各列に対応するビット線ＢＬ，／ＢＬに検索データのビットに対応するデータを入力する。
【０２１４】
これに伴い、メモリブロック１０ｃにおける各メモリセル行ＲＣＡＭは、上述した一致比較動作を実行する。
【０２１５】
すなわち、各メモリセル行ＲＣＡＭにおいて、検索データの全てのビットが一致した場合にのみマッチ線ＭＬが「Ｈ」レベルに保たれることになる。一方、検索データのビットのうち１つでも一致しない場合にはマッチ線ＭＬは「Ｌ」レベルとなる。
【０２１６】
すなわち、各メモリセル行に対応して設けられる各マッチ線ＭＬの電圧レベルを判定することにより入力された検索データＤＤＩＮとメモリブロック１０ｃに転送された蓄積データとの一致度を判定することができる。
【０２１７】
すなわち、本実施の形態２のＭＲＡＭデバイスの構成によれば蓄積データを不揮発性のＭＴＪメモリセルＭＣで構成されるメモリブロック１０ａ＃に記憶し、データ検索動作を従来用いられてきたＳＲＡＭセルを用いて実行する。
【０２１８】
これに伴い、電源電圧の供給が停止した場合においても蓄積データを不揮発的にメモリブロック１０ａ＃において保持することができるため安定的にデータ検索動作を実行することができる。
【０２１９】
尚、本例においては、メモリブロック１０ｃにおいてデータ検索動作を実行する場合について説明したが、当該メモリブロック１０ｃをキャッシュ用のアドレス記憶部や、冗長判定回路のアドレス比較部などにも用いることができる。
【０２２０】
また、本例においては、メモリブロック１０ａ＃の蓄積データをメモリブロック１０ｃに転送して一致比較動作を実行する方式について説明したが、当該転送は、全ての蓄積データのみならず一部の蓄積データのみを転送することも可能である。具体的にはメモリブロック１０ｃの容量を小さくして一部ずつ転送することができる。これに伴い、一致比較機能を有するＳＲＡＭセルで構成されるメモリブロック１０ｃの面積を縮小することも可能である。
【０２２１】
（実施の形態３）
実施の形態３においては実施の形態１および実施の形態２に示した不揮発性記憶装置において、ＭＴＪメモリセルに代えて適用することが可能なＯＵＭセルの構成について説明する。
【０２２２】
図１９は、ＯＵＭセルによって形成された実施の形態３に従うメモリブロックの構成を示す回路図である。
【０２２３】
図１９を参照して、メモリブロック１０＃は、行列状に配置されたＯＵＭセル２００を有する。ＯＵＭセル２００の行にそれぞれ対応してワード線ＷＬが配置され、ＯＵＭセルの列にそれぞれ対応してビット線ＢＬが配置される。各ＯＵＭセル２００は、対応するビット線および接地電圧ＧＮＤの間に直列に接続された、相変化素子であるカルコゲナイド層２１０とスイッチングトランジスタ２２０とを有する。スイッチングトランジスタ２２０のゲートはワード線ＷＬと接続され、ドレイン側はカルコゲナイド層２１０と接続され、ソース側は接地電圧ＧＮＤと接続されている。
【０２２４】
図２０は、ＯＵＭセルの構造を示す断面図である。
図２０を参照して、スイッチングトランジスタ２２０は、ｐ型領域２２１上に形成されたｎ型領域２２２と、ｎ型領域２２２内に形成されたｐ型領域２２３とを有する。スイッチングトランジスタ２２０は、ｐ型領域２２１、ｎ型領域２２２およびｐ型領域２２３によるｐｎｐ型の縦型寄生バイポーラトランジスタで形成される。
【０２２５】
ｎ型領域２２２は、図１９に示したワード線ＷＬに相当する。また、カルコゲナイド層２１０およびスイッチングトランジスタ２２０の間には、通過電流によって発熱する加熱素子２３０が設けられる。データ書込時には、スイッチングトランジスタ２２０がターンオンされるとともに、ビット線ＢＬからカルコゲナイド層２１０および加熱素子２３０を通過するデータ書込電流が流される。当該データ書込電流の供給パターン（たとえば供給期間および供給電流量）に応じて、カルコゲナイド層２１０は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層２１０は、アモルファス状態時および結晶状態時のそれぞれにおいて、その電気抵抗が変化する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
【０２２６】
したがって、データ読出時には、スイッチングトランジスタ２２０をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層２１０に通過させることによって、電気抵抗差に基づいてＭＴＪセルと同様のデータ読出を実行することができる。
【０２２７】
したがって、読出／書込制御回路に含まれるライトドライバの構成をＯＵＭセルに適合するものに変更すれば、図１９に示したＯＵＭセルによるメモリブロック１０＃を、図１に示したＭＲＡＭデバイス１におけるＭＴＪメモリセルＭＣと置換しても、同様の周辺回路構成に従って、同様のデータ読出およびデータ書込ならびにデータ検索動作を実行することが可能である。したがって、ＯＵＭセルを備えた不揮発性記憶装置においても、上記の実施の形態１および２と同様の効果を得ることができる。
【０２２８】
なお、本実施の形態においては、選択的にアクセス対象となる２個のメモリブロックを備えるＭＲＡＭデバイス（不揮発性記憶装置）の構成を代表的に説明するが、本願発明の適用はこのような構成に限定されない。すなわち、３以上の任意の複数個のメモリブロックを備える構成や、メモリブロックの選択を伴わない、メモリブロックが１個の構成においても同様の周辺回路構成が適用できる。
【０２２９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２３０】
【発明の効果】
請求項１〜４記載の不揮発性記憶装置は、データ検索時にメモリセル行に不揮発的に書込まれた蓄積情報と検索情報との一致比較動作を実行する一致比較回路を設ける。したがって、電源電圧の供給を停止した場合においても蓄積情報を有するメモリセルの記憶データは不揮発的に記憶されているため失われず安定的に一致比較動作を実行することができる。
【０２３１】
請求項５，６記載の不揮発性記憶装置は、一致比較回路において検索情報を有する各メモリセルに対応する各ビット線と、蓄積情報を有する各メモリセルに対応する各ビット線とを流れる通過電流を比較する。これに伴い、検索情報に対応する各ビット線と蓄積情報に対応する各ビット線を流れる通過電流を並列に比較することができるため高速な一致比較動作を実行することができる。
【０２３２】
請求項７記載の不揮発性記憶装置は、検索情報を記憶しないメモリセルに対応するビット線と、比較対象となる蓄積情報を有するメモリセルの各ビット線との比較を停止するマスク回路をさらに設ける。これに伴い、無用な一致比較動作を省き、回路の動作処理にともなう消費電力を削減することができる。
【０２３３】
請求項８記載の不揮発性記憶装置は、検索情報を有する各メモリセルに対応する各ビット線毎に検索データ信号を出力する第１のセンスアンプと、蓄積情報を有する各メモリセルに対応する各ビット線毎に蓄積データ信号を出力する第２のセンスアンプとをさらに設ける。これに伴い、一致比較回路の一致比較動作において、検索データ信号と蓄積データ信号との比較動作を実行するため通過電流の比較よりも一致比較動作における動作マージンを確保することができ、高速な一致比較動作を実行することができる。
【０２３４】
請求項９記載の不揮発性記憶装置は、ビット線を流れる通過電流との比較に応じて電流線から電流を引き抜く電流抽出回路と、終端部に流れる電流量を検出する検出回路を設ける。これにより、検出回路による電流量の検出により一致の程度を判定することができ、精度の高い一致比較を実行することができる。
【０２３５】
請求項１０記載の不揮発性記憶装置は、不揮発的な記憶データを保持する複数のメモリセルを有するメモリブロックと、データ検索時に検索データと蓄積情報との一致比較動作を実行する一致比較回路とを備える。また、一致比較回路は、蓄積情報を一時的に記憶する記憶部を有し、メモリブロックから記憶部に蓄積情報を転送する制御回路を設ける。これに伴い、メモリブロックに蓄積情報を記憶することにより、電源電圧の供給を停止した場合においてもメモリセルの記憶データは不揮発的に記憶されているため安定的に一致比較回路において一致比較動作を実行することができる。
【０２３６】
請求項１１，１２記載の不揮発性記憶装置は、メモリセル行もしくはメモリセル列に対して連続的にデータ書込およびデータ読出の一方を実行するための制御回路を設ける。これに伴い、高速なデータ読出およびデータ書込を実行することができる。
【０２３７】
請求項１３〜１５記載の不揮発性記憶装置は、データ読出およびデータ書込を複数のステージに分割してパイプライン処理する制御回路を設ける。これに伴い、データ読出およびデータ書込をさらに高速化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリブロック１０ａおよび１０ｂの周辺回路の概念図である。
【図３】メモリブロック１０ａに対する周辺回路を詳細に示す回路図である。
【図４】アドレスラッチ回路１４ａの概念図である。
【図５】データ読出動作におけるデータラッチ回路の概念図である。
【図６】データ検索動作を実行する回路群の概念図である。
【図７】電流比較ユニットＣＭＵの回路構成図である。
【図８】電流検出回路５０においてデータ検索動作を示す概念図である。
【図９】電流検出回路５０において別のデータ検索動作を示す概念図である。
【図１０】電流検出回路５０においてさらに別のデータ検索動作を示す概念図である。
【図１１】本発明の実施の形態１に従うＭＲＡＭデバイスのデータ読出、データ書込、データ検索動作等の動作波形図である。
【図１２】実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作を説明する動作波形図である。
【図１３】実施の形態１に従うＭＲＡＭデバイスにおけるデータ書込動作を説明する動作波形図である。
【図１４】本発明の実施の形態１の変形例に従うメモリブロック１０ａおよび１０ｂの周辺回路の概念図である。
【図１５】本発明の実施の形態１の変形例に従うメモリブロック１０ａおよびその周辺回路を詳細に説明する回路構成図である。
【図１６】本発明の実施の形態２に従うＭＲＡＭデバイス２の全体構成図である。
【図１７】本発明の実施の形態２に従うメモリブロック１０ａ＃およびメモリブロック１０ｃの周辺回路の回路構成を示す図である。
【図１８】メモリセル行ＲＣＡＭを構成するメモリセルＭＣ＃の構成図である。
【図１９】ＯＵＭセルによって形成された実施の形態３に従うメモリブロックの構成を示す回路図である。
【図２０】ＯＵＭセルの構造を示す断面図である。
【図２１】磁気トンネル接合を有するメモリセルの構成を示す概略図である。
【図２２】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２３】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図２４】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図２５】半導体基板上に作製されたＭＴＪメモリセルの構造図である。
【符号の説明】
１，２　ＭＲＡＭデバイス、５　コントロール回路、１０ａ〜１０ｃ，１０ａ＃　メモリブロック、２０，２０＃，２５，２５＃　行選択回路、３０〜３３　読出／書込制御回路、４０，４０＃　列選択回路、４１，４１＃　データ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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