(57)【要約】【課題】並列ｐｎ層を有し、耐圧とオン抵抗とのトレードオフ関係を大幅に改善する超接合半導体素子において、アバランシェ耐量の向上を図る。【解決手段】並列ｐｎ構造のｎ型ドリフト領域１とｐ型仕切り領域２との、領域幅或いは不純物濃度を制御して、表面側におけるｐ型仕切り領域２の不純物量を隣接するｎ型ドリフト領域１の不純物量より多くし、裏面側におけるｐ型仕切り領域２の不純物量を隣接するｎ型ドリフト領域１の不純物量より少なくする。これにより、並列ｐｎ構造部での電界分布が改善されて、アバランシェ降伏時の動作抵抗が正性抵抗となり、アバランシェ破壊耐量を向上させることが可能となる。【選択図】　　　　図１
2004072068.tif 000002
【特許請求の範囲】
【請求項１】
第１と第２の主面と、第１と第２の主面にそれぞれ設けられた主電極と、第１と第２の主面間に第１導電型低抵抗層と、第１導電型領域と第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、第１主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より高く、第２主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より低いことを特徴とする半導体素子。
【請求項２】
第１主面側における前記第２導電型領域の不純物濃度が第２主面側における前記第２導電型領域の不純物濃度より高く、且つ前記第１導電型領域の不純物濃度が深さ方向に均−であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２導電型領域の不純物濃度が、第１主面側から第２主面側に向かい一定距離進むごとに、減少していることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第２導電型領域の不純物濃度が厚さ方向に均−であり、且つ第１主面側における前記第１導電型領域の不純物濃度が第２主面側における前記第１導電型領域の不純物濃度より低くなることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第１導電型領域の不純物濃度が、第１主面側から第２主面側に向かい一定距離進むごとに、増加していることを特徴とする請求項４に記載の半導体素子。
【請求項６】
第１と第２の主面と、第１と第２の主面にそれぞれ設けられた主電極と、第１と第２の主面間に第１導電型低抵抗層と、第１導電型領域と、第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、第１主面側における前記第２導電型領域の領域幅が隣接する第１導電型領域の領域幅より広く、且つ、不純物濃度が等しいことを特徴とする半導体素子。
【請求項７】
第１と第２の主面と、第１と第２の主面にそれぞれ設けられた主電極と、第１と第２の主面間に第１導電型低抵抗層と、第１導電型領域と第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、第１主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より高く、且つ、領域幅が等しいことを特徴とする半導体素子。
【請求項８】
第１と第２の主面と、第１と第２の主面にそれぞれ設けられた主電極と、第１と第２の主面間に第１導電型低抵抗層と、第１導電型領域と、第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、第１主面側における前記第２導電型領域の領域幅が隣接する第１導電型領域の領域幅より広く、且つ、不純物濃度が等しく、並列ｐｎ層の長さをｃ（μｍ）とし、単位並列ｐｎ層の最小ピッチをＴ（μｍ）とし、第２導電型領域の第１主面側に対するテーパー角をθ（°：ｄｅｇｒｅｅ）とし、ｃ／（Ｔ／２）で表されるアスペクト比ｘとしたとき、
【数１】
2004072068.tif 000003
とし、
【数２】
2004072068.tif 000004
となるように、ｃとθとｘとＴを決めることで、テーパー角が９０°の場合のブレークダウン電圧に対して７０％以上のブレークダウン電圧とすることを特徴とする半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第１導電型領域と、第２導電型領域とを交互に配置した並列ｐｎ構造部を備える半導体素子に関し、高耐圧且つ大電流容量のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型パイポーラトランジスタ）等に適用可能である。
【０００２】
【従来の技術】
一般に半導体素子は、半導体基板の片面に少なくとも二つの主電極をもつ横型半導体素子と、両面に電極をもつ縦型半導体素子とに大別される。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が拡がる方向とが同じである。
例えば、通常のプレーナ型のｎチヤネル縦型ＭＯＳＦＥＴの場合、例えば高抵抗のｎ型ドリフト領域の部分は、単一導電型でほぼ均一な不純物濃度であり、ＭＯＳＦＥＴがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める。
【０００３】
この高抵抗のｎ型ドリフト領域の厚さを薄くすることは、電流経路を短くしてドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗を下げる効果に繋がる。しかし、オフ状態の時、耐圧を担うｐｎ接合から進行するドレインーベース間空乏層の広がる幅が狭くなり、シリコンの臨界電界強度に早く達するため、耐圧が低下してしまう。
従って高耐圧の半導体素子では、ｎ型ドリフト領域が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。すなわちオン抵抗と耐圧との間にトレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴ、パイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域を交互に配置した並列ｐｎ構造で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体素子が、特許文献１、特許文献２、特許文献３等に開示されている。また、トレンチにエピタキシャル成長層を形成し、深さ方向に均一な拡散層を形成する方法については特許文献４等に開示されている。しかし、この文献では、トレンチ側壁をテーパー角を付けて形成する内容については説明されていない。
【０００５】
通常のプレーナ型のｎチヤネル縦型ＭＯＳＦＥＴとの構造上の違いは、ドリフト部が一様・単一の導電型でなく、例えば縦形層状のｎ型ドリフト領域と縦形層状のｐ型の仕切領域を交互に繰り返して接合した並列ｐｎ構造部となっている点である。
並列ｐｎ構造部の不純物濃度が高くても、オフ状態では並列ｐｎ構造部の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。なお、本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列ｐｎ層からなるドリフト部を備える半導体素子を超接合半導体素子と称することとする。
【０００６】
【特許文献１】
特開２００１−２９８１９０号公報
【特許文献２】
特開２０００−２８６４１７号公報
【特許文献３】
特開２００１−３１３３９１号公報
【特許文献４】
特開２００１−１９６５７３号公報
【０００７】
【発明が解決しようとする課題】
図２２は従来のｎチャネル型超接合ＭＯＳＦＥＴの主要部の断面図である。
ｎ＋　ドレイン領域７の上にｎ型ドリフト領域１とｐ型仕切り領域２とを交互に配置した並列ｐｎ層があり、そのｐ型仕切り領域２の上にｐベース領域３が形成され、そのｐベース領域３の表面層に選択的にｎ＋　ソース領域６とｐ＋　コンタクト領域４とが形成されている。ｎ型ドリフト領域１およびｐ型仕切り領域２はともに縦型層状であり紙面に垂直方向に延びている。
ｎ型ドリフト領域１の上方には不純物濃度の高い表面ｎ型ドリフト領域５が形成されている。表面ｎ型ドリフト領域５とｎ＋　ソース領域６とに挟まれたｐベース領域３の表面上にはゲート絶縁膜８を介してゲート電極９が設けられている。ｎ＋　ソース領域６とｐ＋　コンタクト領域４との表面に共通に接触してソース電極１１が設けられ、ｎ＋　ドレイン領域７の裏面に接してドレイン電極１２が設けられている。１０はゲート電極９とソース電極１１とを絶縁するための絶縁膜である。
【０００８】
ｎ型ドリフト領域１およびｐ型仕切り領域２の形状は他の形状とすることもできる。
図２２に示す超接合半導体素子において、耐圧を確保しつつ低オン抵抗を得るためには、ｎ型ドリフト領域１とｐ型仕切り領域２の総不純物量を概ね同じ（それぞれの領域幅が同じ場合は不純物濃度を概ね同じ）にし、深さ方向の不純物濃度が概ね均−となるようにする必要がある。
図２３（ａ）、（ｂ）は、それぞれ図２２のＡ−Ａ’　線、Ｂ−Ｂ’　線に沿った断面の不純物プロフィル図である。ｎ型ドリフト領域１とｐ型仕切り領域２との不純物濃度がほぼ等しいことがわかる。
【０００９】
しかし、上記のような超接合半導体素子は、アバランシェ降伏時の動作抵抗が負性抵抗となるため、アバランシェ電流による局部集中が起こりやすく、十分なアバランシェ耐量を確保することができない問題がある。
図２４（ａ）、（ｂ）は、それぞれ図２２のＡ−Ａ’　線、Ｂ−Ｂ’　線に沿った断面における電界強度分布図である。パラメータは電流密度である。
図２３に示したような深さ方向の不純物濃度が均−である超接合ＭＯＳＦＥＴの場合、アバランシエ降伏時の電界分布は、１０ｍＡ／ｃｍ２　で表面側のｐ型ベース領域３とｎ型ドリフト領域１との間のｐｎ接合と裏面側のｎ＋　型ドレイン領域７とｐ型仕切り領域２との間のｐｎ接合で最大となるが、その部分を除くと深さ方向にフラットとなる。電界が０の部分は無いのでｐｎ構造部は全て空乏化していると考えられる。
【００１０】
しかし、アバランシェ降伏電流が増加し（５０ｍＡ／ｃｍ２　、１０００ｍＡ／ｃｍ２　）、アバランシェによって発生する可動キャリアが増加すると、表面側に蓄積する正孔と裏面側に蓄積する電子によって表面側と裏面側のｐｎ接合の電界は強められ、電界分布は凹状に移行することになる。凹状の底部は低電流時のフラットな電界より低いので、大電流におけるアバランシェ降伏電圧は低電流でのアバランシェ降伏電圧より低くなり、動作抵抗は負性抵抗を示すことになる。この負性抵抗のため、アバランシェ降伏時は電流集中を起こしやすく、アバランシェ耐量向上を難しくさせている。
【００１１】
図２５（ａ）、（ｂ）、図２６（ａ）、（ｂ）は、それぞれｎ型ドリフト領域１とｐ型仕切り領域２との総不純物量のバランスをｎ＝ｐからｎ＞ｐ、ｎ＜ｐに約９％　崩した場合の電界強度分布図である。パラメーターは電流密度である。
ｎ＝ｐの場合と同様であり、電流が増す程中間部の電界強度は低くなっている。
図２７はシミュレーションで求めたアバランシェ降伏時の電流電圧特性図である。
ｎ＝ｐは、各領域の総不純物量が同じ場合であり、ｎ＞ｐやｐ＞ｎは総不純物量のバランスを約９％崩した場合である。
【００１２】
ｎ＝ｐやｐ＞ｎの場合は負性抵抗となっていることがわかる。ｎ＞ｐの場合においては、動作抵抗は正性抵抗を示すが、耐圧の低下が問題となってしまう。
また、各領域の不純物量バランスを崩して耐圧を確保した場合に、ｎ型ドリフト領域１とｐ型仕切り領域２と総不純物量のバラツキを数％以内に抑えなければならず、良品率良く生産するのが困難である。
このような問題に鑑み本発明の目的は、耐圧とオン抵抗とのトレードオフ関係を大幅に改善する超接合半導体素子において、アバランシェ耐量を向上させ、かつ耐圧低下が少なく、しかも耐圧バラツキの少ない超接合半導体素子を提供することにある。
【００１３】
【課題を解決するための手段】
前記の目的を達成するために、第１と第２の主面と、第１と第２の主面にそれぞれ設けられた主電極と、第１と第２の主面間に第１導電型低抵抗層と、複数の第１導電型領域と複数の第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、第１主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より高く、第２主面側における前記第２導電型領域の不純物濃度が隣接する第１導電型領域の不純物濃度より低い構成とする。
【００１４】
また、第１主面側における第２導電型領域の不純物濃度を隣接する第１導電型領域の不純物濃度より高くすることにより、第１主面側の電界を低減することが出来るので、アバランシェ降伏時の動作抵抗が正性抵抗となり、電流集中によるアバランシェ破壊耐量を向上させることができる。
また、第１主面側における前記第２導電型領域の不純物濃度が第２主面側における前記第２導電型領域の不純物濃度より高く、且つ前記第１導電型領域の不純物濃度が深さ方向に概ね均−であることとする。
望ましくは、前記第２導電型領域の不純物濃度が第１主面側から第２主面側に向かい次第に減少し、隣接する第１導電型領域の不純物濃度が第１主面から第２主面に向かい概ね均一であるものとする。または、前記第２導電型領域の不純物濃度が、第１主面側から第２主面側に向かいほぼ一定距離進むごとに、減少していてもよい。
【００１５】
或いは、前記第２導電型領域の不純物濃度が厚さ方向に概ね均−であり、且つ第１主面側における前記第１導電型領域の不純物濃度が第２主面側における前記第１導電型領域の不純物濃度より低くなっていても良いし、或いは、前記第１導電型領域の不純物濃度が第１主面側から第２主面側に向かい次第に増加していても良い。前記第１導電型領域の不純物濃度が、第１主面側から第２主面側に向かいほぼ一定距離進むごとに、増加していてもよい。
また、第２導電型領域（あるいは第１導電型領域）の不純物濃度が第１主面側（第２主面側）から第２主面側（第１主面側）に向かい増加するようにすることにより、各領域の不純物濃度バランスを崩すことになり、アバランシェ降伏時の動作抵抗を正性抵抗とし、アバランシェ降伏時の電流集中を緩和することができる。
【００１６】
また、第１主面側における各領域の領域幅を異ならせるときは、各領域の不純物濃度を等しくし、不純物濃度を異ならせるときは、各領域幅を等しくすればよい。
また、第１と第２の主面と、第１と第２の主面にそれぞれ設けられた主電極と、第１と第２の主面間に第１導電型低抵抗層と、第１導電型領域と、第２導電型領域とを交互に配置した並列ｐｎ層とを備える半導体素子において、第１主面側における前記第２導電型領域の領域幅が隣接する第１導電型領域の領域幅より広く、且つ、不純物濃度が等しく、並列ｐｎ層の長さをｃ（μｍ）とし、単位並列ｐｎ層の最小ピッチをＴ（μｍ）とし、第２導電型領域の第１主面側に対するテーパー角をθ（°：ｄｅｇｒｅｅ）とし、ｃ／（Ｔ／２）で表されるアスペクト比ｘとしたとき、
【００１７】
【数１】
７０≦（−１１．２７＋０．１２３６θ）（ｘ−（−１１２．７＋１．２９２θ））２　＋（１４６１００−４９１３θ＋５５．１２θ２　−０．２０６２θ３　）
とし、
【００１８】
【数２】
Ｔ／２＞ｃ／ｔａｎθ
となるように、ｃとθとｘとＴを決めることで、テーパー角が９０°の場合のブレークダウン電圧に対して７０％以上のブレークダウン電圧とする構成とする。尚、ブレークダウン電圧はアバランシェ降伏時の電圧のことである。
【００１９】
【発明の実施の形態】
〔実施例１〕
図１は本発明にかかる縦型超接合ＭＯＳＦＥＴの実施例１の主要部断面図である。主要部の周囲に主に耐圧を担う耐圧構造部が設けられるが、その部分も例えば特開２００１−２９８１９０号公報と同様の並列ｐｎ層とし、あるいは更にフィールドプレート構造等の通常の耐圧構造を設ければ良いので省略する。
ｎ＋　ドレイン領域７の上にｎ型ドリフト領域１とｐ型仕切り領域２とを交互に配置した並列ｐｎ構造部があり、そのｐ型仕切り領域２の上にｐベース領域３が形成され、そのｐベース領域３の表面層に選択的にｎ＋　ソース領域６とｐ＋　コンタクト領域４とが形成されている。ｎ型ドリフト領域１の上方には不純物濃度の高い表面ｎ型ドリフト領域５が形成されている。表面ｎ型ドリフト領域５とｎ＋　ソース領域６とに挟まれたｐベース領域３の表面上にはゲート絶縁膜８を介してゲート電極９が設けられている。ｎ＋　ソース領域６とｐ＋　コンタクト領域４との表面に共通に接触してソース電極１１が設けられ、ｎ＋　ドレイン領域７の裏面に接してドレイン電極１２が設けられている。１０はゲート電極９とソース電極１１とを絶縁するための絶縁膜である。
【００２０】
ｎ型ドリフト領域１およびｐ型仕切り領域２は例えば縦型層状であり紙面に垂直方向に延びている。
図２２の従来の縦型超接合ＭＯＳＦＥＴとの違いは、表面側でｐ型仕切り領域２の幅がｎ型ドリフト領域１の幅より広く（Ｗｐｔ＞　Ｗｎｔ）、ｐ型仕切り領域の領域幅が表面から裏面に向かい深さ方向に減少していて、裏面側ではｐ型仕切り領域２の幅がｎ型ドリフト領域１の幅より狭く（Ｗｎｔ＞　Ｗｐｔ）なっている点である。
ｐ型仕切り領域２の不純物濃度とｎ型ドリフト領域１の不純物濃度は概ね同じであり、表面側ではｐ型不純物量がｎ型不純物量より多く、裏面側ではｎ型不純物量がｐ型不純物量より多くなっている。
【００２１】
なお、本実施例は６００Ｖクラスであり、各部の寸法及び不純物濃度等は次のような値をとる。
ｎドリフト領域の厚さ４２．０μｍ、ｐ型仕切り領域２の最表面側と最裏面側における幅５．０μｍ及び３．０μｍ（ｎ型ドリフト領域１の幅はｐ型仕切り領域２とは逆）、並列ｐｎ層のピッチ８．０μｍ、ｐ型仕切り領域２とｎ型ドリフト領域１の不純物濃度２．５×１０１５ｃｍ−３、ｐウェル領域３の拡散深さ３．０μｍ、表面不純物濃度３．０×１０１７ｃｍ−３、ｎ＋　ソース領域６の拡散深さ１．０μｍ、表面不純物濃度３．０×１０２０ｃｍ−３、表面ｎ型ドリフト領域５の拡散深さ２．０μｍ、表面不純物濃度２，０×１０１６ｃｍ−３、ｎ＋　ドレイン領域７の不純物濃度２．０×１０１８ｍ−３、厚さ２００μｍである。
【００２２】
図２（ａ）、（ｂ）は、それぞれ図１のＣ−Ｃ’　線、Ｄ−Ｄ’　線に沿った断面における電界強度分布図である。パラメーターは電流密度である。
図１の超接合ＭＯＳＦＥＴの場合、ｐ型仕切り領域２の領域幅が、表面から裏面に向かうに従って狭くなっているため（不純物濃度は各領域で同じ、ｎ＝ｐ）、アバランシェ降伏時の電界分布は、表面側のｐ型ベース領域３とｎ型ドリフト領域１の間のｐｎ接合と裏面側のｎ＋　ドレイン領域７とｐ型仕切り領域２との間のｐｎ接合で最大となるがその電界を除き、表面側と裏面側とで深さ方向に中間部で高い凸型の分布となる。
【００２３】
この凸型の面積がおよそ降伏電圧となるため、ｎ型ドリフト領域１、ｐ型仕切り領域２の領域幅が均一の場合に比較して低電流でのアバランシェ降伏電圧は低くなってしまう。しかし、アバランシェ降伏電流が増し、電子、正孔からなる可動電荷が増えると、表面側に集められる正孔は表面のｐｎ接合の電界を強めるように作用し、裏面側に集められる電子は裏面のｐｎ接合の電界を強めるように作用するため、深さ方向の電界分布は凸型からフラットな分布へと移行する。
それ故、この状態までアバランシェ降伏時の動作抵抗は正性抵抗を示すことになる。更にアバランシェ降伏電流が増し、可動電荷（電子、正孔）が増えると、表面側のｐｎ接合と裏面側のｐｎ接合の電界は可動電荷によって更に強められ、電界はフラットな分布から凹型の分布へと移行する。
【００２４】
この状態では、凹型の底部がフラットな分布より下がるため、アバランシェ降伏時の動作抵抗は負性抵抗を示すことになる。従って、動作抵抗が負性抵抗となるまで、アバランシェ電流は正性抵抗により分散されるので、アバランシェ耐量を向上させることができる。負性抵抗の時のように熱暴走から破壊に至ることが無くなる。
このように、動作抵抗を正性抵抗とするためには、電界分布が表面側と裏面側で電界を緩和された凸型となる不純物量分布にすればよく、必ずしも一様に減少する領域幅を有する必要はない。
【００２５】
図３（ａ）、（ｂ）、図４（ａ）、（ｂ）、それぞれｎ型ドリフト領域１とｐ型仕切り領域２との総不純物量のバランスをｎ＞ｐ、ｎ＜ｐに約９％崩した場合の電界強度分布図である。パラメータは電流密度である。ｎ＝ｐの場合と傾向は同じであり、深さ方向に中間部で高い凸型の分布となる。電流が増すとフラットな分布になって、正性抵抗を示すことを示唆している。特にｎ＜ｐの場合は、表面側（図の左側）での電界強度分布の低下が大きく、アバランシェ降伏電流の増加に伴いフラットになっている。
図５はシミュレーションで求めたアバランシェ降伏時の電流電圧特性図である。
【００２６】
ｎ＝ｐが各領域の総不純物量が同じ場合であり、ｎ＞ｐ、ｐ＞ｎは総不純物量のバランスを９％変えた場合である。ｎ＝ｐの場合でも、５００Ａ／ｃｍ２　の範囲において動作抵抗は正性抵抗を示している。また、総不純物量のバランスを崩した場合においても動作抵抗は正性抵抗を示している。特にｎ＜ｐの場合に正性抵抗が顕著である。
図１のＭＯＳＦＥＴの構造は、これまでの超接合半導体素子と同様に、エピタキシャル成長、選択エッチング、イオン注入と熱処理等の工程により製造できる。
【００２７】
ｎ型ドリフト領域１およびｐ型仕切り領域は縦型層状としたが、いずれかの領域が平面的に正方格子、三方格子、六方格子の格子点上に配置され、他方がそれを取り囲む形状であっても良い。以後の例についても同様である。
〔実施例２〕
図６は本発明にかかる縦型超接合ＭＯＳＦＥＴの実施例２の主要部断面図である。
実施例１の図１と異なるのは、ｐ型仕切り領域２の領域幅が表面から裏面に向かい周期的に狭くなっている点である。ｐ型仕切り領域２の総不純物量とｎ型ドリフト領域１の総不純物量はほぼ同じとしている。
【００２８】
周期的に変化する層の厚さは６μｍであり、領域幅は深さ方向に進む程０．３μｍずつ狭くなっている。表面側におけるｐ型仕切り領域２の領域幅が隣接するｎ型ドリフト領域１に対し広く、裏面側が狭くなっていれば、実施例１と同様な効果が得られる。
図７は実施例２のアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。
総不純物量が同じｎ＝ｐの場合でも、アバランシェ電流が５００Ａ／ｃｍ２　以下の範囲において正性抵抗が確保されている。ｎ＞ｐ、ｎ＜ｐの場合も実施例１とほぼ同様の特性となっている。
〔実施例３〕
図８は本発明にかかる縦型超接合ＭＯＳＦＥＴの実施例３の主要部断面図である。
【００２９】
実施例１の図１と異なるのは、ｐ型仕切り領域２の領域幅が表面から所定領域だけ広くなっている点である（Ｗｐｔ＞　Ｗｎｔ）。裏面側ではｐ型仕切り領域２とｎ型ドリフト領域１の領域幅が同じである（Ｗｐｔ＝Ｗｎｔ）。例えば、ｐ型仕切り領域２の領域幅が広い領域は表面から１３μｍの範囲で、その領域幅は５μｍである。
なお、不純物濃度はｐ型仕切り領域２及びｎ型ドリフト領域１とも同じで、深さ方向においても均一としている。
この場合、アバランシェ降伏時の電界分布は実施例１と異なり、表面側だけで並列ｐｎ層の不純物量バランスが崩れているだけなので、電界分布は表面側のｐｎ接合付近で低く、裏面側ではフラットな分布となる。アバランシェ降伏電流が増加するに伴い、アバランシェによって発生した正孔が表面側の電界を強めるため、電界はフラットな分布に近づく。従って、動作抵抗は正性抵抗となり、電流集中によるアバランシェ破壊を抑制することが可能となる。
【００３０】
図９は本実施例３のアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。総不純物量が同じｎ＝ｐの場合でも、約５００Ａ／ｃｍ２　まで正性抵抗が確保されている。平均的な領域幅がｐ型仕切り領域２の方が大きいので、ｎ＜ｐの場合、不純物量バランスの崩れが大きく、低電流でのアバランシェ降伏電圧が低い。
〔実施例４〕
図１０は本発明にかかる縦型超接合ＭＯＳＦＥＴの実施例４の主要部断面図であり、ｐ型仕切り領域２の不純物濃度が深さ方向に濃度勾配を有する場合である。
【００３１】
図１１（ａ）、（ｂ）は図１０のＥ−Ｅ’　断面、Ｆ−Ｆ’　断面の不純物濃度プロファイル図である。
ｐ型仕切り領域２の不純物濃度は、表面から裏面に向かい低くなる濃度勾配となっている。一方、ｎ型ドリフト領域１の不純物濃度は深さ方向に均−である。ｐ型仕切り領域２の総不純物量とｎ型ドリフト領域１の総不純物量とは概ね同じとしている。それ故、表面側ではｐ型不純物量がｎ型不純物量より多く、裏面側ではｎ型不純物量がｐ型不純物量より多くなっている。
なお、本実施例は６００Ｖクラスであり、各部の寸法及び不純物濃度等は実施例１とほぼ同等である。ｎ型ドリフト領域１及びｐ型仕切り領域２の幅８．０μｍ（並列ｐｎ層のピッチ１６．０μｍ）。ｎ型ドリフト領域１の不純物濃度２．５×１０１５ｃｍ−３、ｐ型仕切り領域２の不純物濃度（深さ方向の中心）２．５×１０１５ｃｍ−３、不純物濃度勾配は中心の不純物濃度に対し±５０％である。
【００３２】
本実施例４の超接合ＭＯＳＦＥＴの場合、ｐ型仕切り領域２の不純物濃度が表面から裏面に向かい低くなるように形成されているため、アバランシェ降伏時の電界分布は、表面側のｐ型ベース領域３とｎ型ドリフト領域１との間のｐｎ接合と裏面側のｎ＋　ドレイン領域７とｐ型仕切り領域２との間のｐｎ接合で最大となるがその電界を除き、深さ方向に凸型の分布となる。この凸型の面積がおよそ降伏電圧となるため、ｐ型仕切り領域２の不純物濃度が均一の場合に比較してアバランシェ降伏電圧は低くなってしまう。
しかし、アバランシェ降伏電流が増し、電子、正孔からなる可動電荷が増えると、表面側に集められる正孔は表面のｐｎ接合の電界を強めるように作用し、裏面側に集められる電子は裏面のｐｎ接合の電界を強めるように作用するため、深さ方向の電界分布は凸型からフラットな分布へと移行する。それ故、この状態までアバランシェ降伏時の動作抵抗は正性抵抗を示すことになる。
【００３３】
更にアバランシェ降伏電流が増し、可動電荷が増えると、表面側のｐｎ接合と裏面側のｐｎ接合の電界は可動電荷によって更に強められ、電界はフラットな分布から凹型の分布へと移行する。この状態では、凹型の底部がフラットな分布より下がるため、アバランシェ降伏時の動作抵抗は負性抵抗を示すことになる。
従って、動作抵抗が負性抵抗となるまで、アバランシェ電流は正性抵抗により分散されため、アバランシェ耐量は向上することになる。
このように、動作抵抗を正性抵抗とするためには、電界分布が凸型（表面側と裏面側で電界を緩和する）となる不純物濃度分布にすればよく、一様な不純物濃度勾配を有する必要はない。
【００３４】
図１２はシミュレーションで求めたアバランシェ降伏時の電流電圧特性図である。
ｎ＝ｐが各領域の総不純物量が同じ場合であり、ｎ＞ｐ、ｎ＜ｐは総不純物量のバランスを約９％変えた場合である。ｎ＝ｐの場合でも、５００Ａ／ｃｍ２　以下の範囲において動作抵抗は正性抵抗を示している。また、総不純物量のバランスを崩した場合においても動作抵抗は正性抵抗を示している。
図１３は、耐圧の総不純物量バランス依存性を示した特性図である。総不純物量バランスが取れている条件では（０％）、ｐ型仕切り領域２が均−の場合（従来構造）に比べ耐圧は低下するものの、総不純物量のバラツキに関しては改善されている。ｐ型仕切り領域２に不純物濃度勾配を有する構造では、総不純物量のバラツキに関して鈍感であり、良品率を向上させるのに有利であることがわかる。
〔実施例５〕
主要部断面図が図１０と同じ縦型超接合ＭＯＳＦＥＴにおいて、図１０のＥ−Ｅ’　断面、Ｆ−Ｆ’　断面の不純物濃度プロファイルを図１４（ａ）、（ｂ）のようにｎ型ドリフト領域１の不純物濃度を深さ方向に変化させることもできる。
【００３５】
ｎ型ドリフト領域１の不純物濃度が表面から裏面に向かい高くなる濃度勾配となっている。
この点を除き、動作原理はｐ型仕切り領域２に不純物濃度勾配を持たせた場合と同じである。
図１５はｎ型ドリフト領域１に不純物濃度勾配を持たせた構造でのアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。この場合においても、６００Ａ／ｃｍ２　以下の範囲で正性抵抗が得られる。
〔実施例６〕
図１６は本発明にかかる縦型超接合ＭＯＳＦＥＴの実施例６の主要部断面図であり、ｐ型仕切り領域２の不純物濃度が深さ方向に周期的に変化している場合である。
【００３６】
図１７（ａ）、（ｂ）は図１６のＧ−Ｇ’　断面、Ｈ−Ｈ’　断面の不純物濃度プロファイル図である。
実施例４と異なるのは、ｐ型仕切り領域２の不純物濃度が表面から裏面に向かい周期的に低くなっている点である。周期的に変化する層の厚さは７μｍであり、不純物濃度の勾配は深さ方向の中心に対し±５０％　としている。ｐ型仕切り領域２の総不純物量とｎ型ドリフト領域１の総不純物量とは概ね同じとしている。
ｐ型仕切り領域２の不純物濃度が表面側で高く、裏面側が低くなっていれば、実施例４と同様な効果が得られる。
【００３７】
図１８は実施例６のアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。総不純物量が同じ（ｎ＝ｐ）場合でも、６００Ａ／ｃｍ２　以下の範囲で正性抵抗が得られる。
なお、周期的に変わる不純物濃度にピークを有していてもよく、ｐ型仕切り領域２とは逆にｎ型ドリフト領域１が周期的な不純物濃度勾配を有していても同様の効果が得られる。
〔実施例７〕
図１９は、本発明にかかる縦型超接合ＭＯＳＦＥＴの実施例７の主要部断面図であり、ｐ型仕切り領域２の不純物濃度が表面から所定領域だけ高くなっている場合である。
【００３８】
図２０（ａ）、（ｂ）は図１９のＩ−Ｉ’　断面、Ｊ−Ｊ’　断面の不純物濃度プロファイル図である。不純物濃度の高い領域は表面から１３μｍの領域で、不純物濃度はこの領域以外のｐ型仕切り領域２の１５０％であり、不純物濃度の高い領域以外の不純物濃度は隣接するｎ型ドリフト領域１の不純物濃度と同じ２．５×１０１５／ｃｍ３　である。
実施例６と異なり、不純物濃度が高くなっている領域は、表面からの所定領域のみで、裏面側ではｐ型仕切り領域２とｎ型ドリフト領域１の不純物濃度が同じ不純物濃度となっている。なお、この場合、アバランシェ降伏時の電界分布は実施例６と異なり、表面側の並列ｐｎ層の不純物濃度バランスが崩れているだけなので、電界分布は表面側のｐｎ接合付近で低く、裏面側はフラットな分布となる。
【００３９】
アバランシェ降伏電流が増加するに伴い、アバランシェによって発生した、正孔が表面側の電界を強めるため、電界はフラットな分布に近づく。従って、動作抵抗は正性抵抗となり、電流集中によるアバランシェ破壊を抑制することが可能となる。
図２１は実施例７のアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。総不純物量が同じ（ｎ＝ｐ）場合でも、６００Ａ／ｃｍ２　以下の範囲で正性抵抗が得られる。
なお、本実施例はＭＯＳＦＥＴで記載されているが、ＩＧＢＴ、ショットキーダイオード、ＦＷＤ、バイポーラトランジスタ等でも同様な効果が得られる。
【００４０】
つぎに、前記の図１に示した並列ｐｎ層はｎ型ドリフト領域１とｐ型仕切り領域２で構成され、以下で定義されるテーパー角およびアスペクト比と耐圧およびオン抵抗の関係について説明する。このテーパー角は、トレンチ内にエピタキシャル成長で均一な半導体層（ｐ型仕切り領域２）を形成するときに役立つ。
図２８は、アスペクト比およびテーパー角の定義について説明する図であり、同図（ａ）は図１に示した並列ｐｎ層の部分拡大図で、同図（ｂ）は同図（ａ）の単位並列ｐｎ層の幅を半分にした図である。
並列ｐｎ層２０はｐ層（ｐ型仕切り領域２）、ｎ層（ｎ型ドリフト領域１）で構成される単位並列ｐｎ層２１が繰り返し並んだ構造となっている。その単位並列ｐｎ層２１の繰り返しのピッチは単位並列ｐｎ層２１の幅となる。この単位並列ｐｎ層２１のｐ層側およびｎ層側をそれぞれ半分にした図を図２８−図２（ｂ）に示す。単位並列ｐｎ層２１のｐ層側およびｎ層側をそれぞれ半分にして合わせた幅をＳＪピッチとしてｓで表すこととする。
【００４１】
表面側でのｐ型仕切り領域の幅をａ（＝Ｗｐｔ：単位はμｍ）、ｎ型ドリフト領域の幅をｂ（＝Ｗｎｔ：単位はμｍ））、裏面側のｐ型仕切り領域の幅をｂ（＝Ｗｐｂ）、ｎ型ドリフト領域の幅をａ（＝Ｗｎｂ）、単位並列ｐｎ層の長さ（以下、ＳＪ長さと呼ぶ。ＳＪとは超接合のこと）をｃ（単位はμｍ）とするとき、テーパー角θ（単位は°：ｄｅｇｒｅｅ）、アスペクト比ｘを次のように定義する。
【００４２】
【数５】
アスペクト比ｘ＝ｃ／（ａ＋ｂ）
【００４３】
【数６】
テーパー角θ＝ｔａｎ−　（ｃ／（ａ−ｂ））
以下に説明するアスペクト比ｘ、テーパー角θについてはこの式で求められる数値であるものとする。ただし、テーパー角θが９０°の場合には適用されないものとする。
尚、前記の単位並列ｐｎ層の長さｃはｎ＋　ソース領域５とｎ＋　ドレイン領域７の間の間隔に等しい。
【００４４】
図２９は、図１に示した縦型超接合半導体素子を６００Ｖクラスに適用した場合の耐圧（ＢＶｄｓ）、オン抵抗（ＲｏｎＡ）およびＳＪピッチ（ＳＪＰｉｔｃｈ）の関係を示し、同図（ａ）は耐圧とＳＪピッチの関係、同図（ｂ）はオン抵抗と耐圧の関係を示す図である。ｃ＝４０μｍとした場合である。尚、ＢＶｄｓはブレークダウン電圧である。また、ＳＪピッチｓはａ＋ｂに相当する。従って、単位並列ｐｎ層２１の繰り返しピッチ（単位並列ｐｎ層のピッチ）は２ｓとなる。
図２９（ａ）からわかるように、テーパー角θが９０°では耐圧の低下はほとんどないのにもかかわらず、テーパー角θが９０°より小さくなるのに伴って、耐圧が低下していることがわかる。これは、テーパー角θが小さくなると、表面側と底面側の中間位置での電界強度が高くなり耐圧が低下する。また、ＳＪピッチｓが狭くなるほど、その低下が大きくなっていることがわかる。これは、ＳＪピッチｓが狭くなるほど、中間位置での電界強度が高くなるためである。
【００４５】
しかしながら、図２９（ｂ）のオン抵抗と耐圧のトレードオフからわかるようにオン抵抗はほとんど変わっていない。これは、テーパー角θおよびＳＪピッチｓが変化しても、ｎ型ドリフト領域１の平均の総断面積が変化しないためである。しかし、テーパー角θとＳＪピッチｓが小さくなるとＪＦＥＴ効果でオン抵抗は増大する。ＳＪピッチｓを極端に小さくすると表面側でｎ型ドリフト領域１が消滅して、チャネルからのキャリアの掃き出し口がなくなりデバイスを構成できなくなる。そのためＳＪピッチｓを極端に小さくする場合はＳＪ長さｃも小さくするかテーパー角θを大きく選ぶ必要がある。
【００４６】
前記のことから、耐圧を十分に確保するためには、テーパー角θとＳＪピッチｓの関係を明らかにする必要がある。但し、ＳＪ長さｃを固定すると、アスペクト比ｘはＳＪピッチｓに逆比例する。
図３０、図３１は、図１に示した縦型超接合半導体素子をそれぞれ２００Ｖクラス、１００Ｖクラスに適用した場合の耐圧（ＢＶｄｓ）、オン抵抗（ＲｏｎＡ）およびＳＪピッチ（ＳＪＰｉｔｃｈ）の関係を示し、同図（ａ）は耐圧とＳＪピッチの関係、同図（ｂ）はオン抵抗と耐圧の関係を示す図である。
図２９と同様に、テーパー角θが小さくなるほど、また、ＳＪピッチｓが狭くなるほど耐圧の低下は顕著になっていることがわかる。なお、図３０、図３１においてＳＪ長さｃはそれぞれ１０μｍ、５μｍである。
【００４７】
図３２は、図２９、図３０、図３１に示した耐圧を規格化した耐圧（ＢＶｄｓ／ＢＶｄｓ（９０°））とアスペクト比の関係をテーパー角をパラメータとして示した図で、同図（ａ）は全体図、同図（ｂ）は同図（ａ）の規格化した耐圧が７０％以上を示す領域を拡大した拡大図である。この図３２は、図２９、図３０、図３１に示した各耐圧クラスについて、すべてを含んでいる。尚、規格化した耐圧（ＢＶｄｓ／ＢＶｄｓ（９０°））とは、テーパー角θが９０°のときのブレークダウン電圧で規格化したブレークダウン電圧のことであり、パーセント（％）で示す。
【００４８】
図３２からほぼテーパー角θが同じであれば、耐圧クラスには関係なく、規格化した耐圧（ＢＶｄｓ／ＢＶｄｓ（９０°））とアスペクト比ｘとの関係が同じであることがわかる。特に図３２（ｂ）で示したように規格化した耐圧が７０％以上となる領域では良い一致を示していることがわかる。
図３２（ｂ）に示した関係から、規格化した耐圧（ＢＶｄｓ／ＢＶｄｓ（９０°））とテーパー角θの関係を２次近似のフィッティング（２次方程式での数式化）を行なった。各テーパー角θでの規格化した耐圧とアスペクト比の近似式は次のようになる。
θ＝８９°では
【００４９】
【数７】
ｙ＝−０．２７５６ｘ２　＋１．２６２ｘ＋９９．５５
θ＝８８°では
【００５０】
【数８】
ｙ＝−０．４０１４ｘ２　＋０．６４６７ｘ＋１０１．７
θ＝８７°では
【００５１】
【数９】
ｙ＝−０．５２２７ｘ２　＋０．３０７０ｘ＋１０４．５
ここで、ｙは各テーパー角θでの規格化した耐圧（ＢＶｄｓ／ＢＶｄｓ（９０°））であり、単位はパーセント（％）である。またｘはアスペクト比である。
これらの関係式をもとに、各次数の係数の近似式を求め、すべてのテーパー角θに適用可能な関係式（規格化した耐圧（％）とアスペクト比の関係式）を求めると、次のようになる。
【００５２】
【数１０】
ｙ＝（−１１．２７＋０．１２３６θ）（ｘ−（−１１２．７＋１．２９２θ））２　＋（１４６１００−４９１３θ＋５５．１２θ２　−０．２０６２θ３　）
ここで、ｙは各テーパー角での耐圧を９０°での耐圧で規格化した数値であり、単位はパーセントである。また、ｘはアスペクト比で、θはテーパー角であり、単位は度である。
この計算式から得られるテーパー角θが８７°、８８°、８９°での結果を図３３（ｃ）、（ｂ）、（ａ）にそれぞれ曲線（実線）で示す。また、同図（ｄ）には同図（ａ）、（ｂ）、（ｃ）を合わせて示す。
【００５３】
図３３から、規格化した耐圧が７０％以上の場合に、ほぼすべてのテーパー角θで上記の３つの近似式が適用できる。
また、最小のＳＪピッチをＷ（単位はμｍ）とすると、最小のＳＪピッチＷとＳＪ長さｃとテーパー角θとの関係は、
【００５４】
【数１１】
Ｗ＝ｃ／ｔａｎθ
となる。しかし、このＷの値では、前記したように、チャネルからのキャリアの掃き出し口がないため、デバイスを動作させるためにはＷ＞ｃ／ｔａｎθとする必要がある。つまり、最小の単位並列ｐｎ層ピッチＴ（単位はμｍ）は２Ｗ（＝２ｃ／ｔａｎθ）となる。
図３４は、テーパー角θを８９．９°、８９．５°、８９°、８８．５°、８８°、８７．５°、８７°、８６．５°、８６°、８５．５°、８５°とした場合の規格化した耐圧とアスペクト比の関係を示す図である。
【００５５】
例えば、テーパー角θが８９．５°以上で８９．９°以下の場合、アスペクト比ｘをおよそ１７以下形成すれば、規格化した耐圧は７０％以上で得られることとなる。
同様に、８７°以上８７．５°以下の場合ではアスペクト比をおよそ９以下にすれば、規格化した耐圧は７０％以上で得られる。さらに、８５°以上８５．５°以下の場合ではアスペクト比をおよそ５．５以下にすれば規格化した耐圧は７０％以上で得られる。当然、その他のテーパー角についても同様に計算式で求めたアスペクト比以下とすることで規格化した耐圧は７０％以上で得られる。
【００５６】
従って、前記のことをまとめると次のようになる。
前記の規格化した耐圧ＢＶｄｓ／ＢＶｄｓ（９０°）を７０％以上に確保するためには、
【００５７】
【数１２】
７０≦（−１１．２７＋０．１２３６θ）（ｘ−（−１１２．７＋１．２９２θ））２　＋（１４６１００−４９１３θ＋５５．１２θ２　−０．２０６２θ３　）・・・・（１）
とし、
【００５８】
【数１３】
Ｗ＞ｃ／ｔａｎθ・・・・（２）
となるよいうに、ｃとθとｘとＷを決めるとよい。この（２）式は半導体素子を製作するときの条件となる。勿論、前記したように、単位並列ｐｎ層の最小のピッチＴは２Ｗとなる。
尚、（１）式、（２）式は、単位並列ｐｎ層２０を構成するｐ型仕切り領域２とｎ型ドリフト領域１が回転対称で、それぞれの体積が互いに等しい場合を基に導きだしたが、異なっている場合でも構わない。つまり、（１）式、（２）式を満たすと、前記の規格化した耐圧ＢＶｄｓ／ＢＶｄｓ（９０°）を７０％以上に確保することができる半導体素子を製作できる。また、ｐ型仕切り領域２とｎ型ドリフト領域１が互いにチャージバランスがとれていることが望ましい。
【００５９】
【発明の効果】
以上説明したように本発明によれば、並列ｐｎ構造の第１導電型ドリフト領域と第２導電型仕切り領域との、領域幅或いは不純物濃度を制御して、第１主面側における第２導電型領域の不純物量を隣接する第１導電型ドリフト領域の不純物量より多くし、第２主面側における第２導電型領域の不純物量を隣接する第１導電型ドリフト領域の不純物量より少なくすることにより、並列ｐｎ構造部での電界分布が改善されて、アバランシェ降伏時の動作抵抗が正性抵抗となり、アバランシェ破壊耐量を向上させることが可能となる。
【００６０】
さらに、総不純物量バラツキに対する耐庄の低下を抑制することができるので、生産性の高い（良品率の高い）超接合半導体素子を提供することが可能となる。
また、並列ｐｎ構造のＳＪ長さ、テーパー角、アスペクト比およびＳＪピッチを所定の値に設定することで、テーパー角９０°の耐圧に対して７０％以上の耐圧（規格化した耐圧）を得ることができる。
【図面の簡単な説明】
【図１】本発明実施例１の超接合ＭＯＳＦＥＴの主要部断面図
【図２】（ａ）、（ｂ）はそれぞれ図１のＣ−Ｃ’　、Ｄ−Ｄ’　断面における電界分布図（ｎ＝ｐのとき）
【図３】（ａ）、（ｂ）はそれぞれ図１のＣ−Ｃ’　、Ｄ−Ｄ’　断面における電界分布図（ｎ＞ｐのとき）
【図４】（ａ）、（ｂ）はそれぞれ図１のＣ−Ｃ’　、Ｄ−Ｄ’　断面における電界分布図（ｎ＜ｐのとき）
【図５】本発明実施例１の超接合ＭＯＳＦＥＴのアバランシェ電流電圧特性図
【図６】本発明実施例２の超接合ＭＯＳＦＥＴの主要部断面図
【図７】本発明実施例２の超接合ＭＯＳＦＥＴのアバランシェ電流電圧特性図
【図８】本発明実施例３の超接合ＭＯＳＦＥＴの主要部断面図
【図９】本発明実施例３の超接合ＭＯＳＦＥＴのアバランシェ電流電圧特性図
【図１０】本発明実施例４、５の超接合ＭＯＳＦＥＴの主要部断面図
【図１１】（ａ）、（ｂ）はそれぞれ実施例４の超接合ＭＯＳＦＥＴのＥ−Ｅ’　、Ｆ−Ｆ’　断面における不純物プロフィル図
【図１２】本発明実施例４の超接合ＭＯＳＦＥＴのアバランシェ電流電圧特性図
【図１３】本発明実施例４の総不純物量バランス依存性を示す特性図
【図１４】（ａ）、（ｂ）はそれぞれ実施例５の超接合ＭＯＳＦＥＴのＣ−Ｃ’　、Ｄ−Ｄ’　断面における不純物プロフィル図
【図１５】本発明実施例５の超接合ＭＯＳＦＥＴのアバランシェ電流電圧特性図
【図１６】本発明実施例６の超接合ＭＯＳＦＥＴの主要部断面図
【図１７】（ａ）、（ｂ）はそれぞれ実施例６の超接合ＭＯＳＦＥＴののＧ−Ｇ’　、Ｈ−Ｈ’　断面における不純物プロフィル図
【図１８】本発明実施例６の超接合ＭＯＳＦＥＴのアバランシェ電流電圧特性図
【図１９】本発明実施例７の超接合ＭＯＳＦＥＴの主要部断面図
【図２０】（ａ）、（ｂ）はそれぞれ実施例７の超接合ＭＯＳＦＥＴののＩ−Ｉ’　、Ｊ−Ｊ’　断面における不純物プロフィル図
【図２１】本発明実施例７の超接合ＭＯＳＦＥＴのアバランシェ電流電圧特性図
【図２２】従来の超接合ＭＯＳＦＥＴの主要部断面図
【図２３】（ａ）、（ｂ）はそれぞれ従来の超接合ＭＯＳＦＥＴののＡ−Ａ’　、Ｂ−Ｂ’　断面における不純物プロフィル図
【図２４】（ａ）、（ｂ）はそれぞれ図２２のＡ−Ａ’　、Ｂ−Ｂ’　断面における電界分布図（ｎ＝ｐのとき）
【図２５】（ａ）、（ｂ）はそれぞれ図２２のＡ−Ａ’　、Ｂ−Ｂ’　断面における電界分布図（ｎ＞ｐのとき）
【図２６】（ａ）、（ｂ）はそれぞれ図２２のＡ−Ａ’　、Ｂ−Ｂ’　断面における電界分布図（ｎ＜ｐのとき）
【図２７】従来の超接合ＭＯＳＦＥＴのアバランシェ電流電圧特性図
【図２８】アスペクト比およびテーパー角の定義について説明する図であり、（ａ）は図１に示した並列ｐｎ層の部分拡大図で、（ｂ）は（ａ）の単位並列ｐｎ層の幅の半分を示す図
【図２９】図１に示した縦型超接合半導体素子を６００Ｖクラスに適用した場合の耐圧（ＢＶｄｓ）、オン抵抗（ＲｏｎＡ）およびＳＪピッチ（ＳＪＰｉｔｃｈ）の関係を示し、（ａ）は耐圧とＳＪピッチの関係、（ｂ）はオン抵抗と耐圧の関係を示す図
【図３０】図１に示した縦型超接合半導体素子を２００Ｖクラスに適用した場合のの耐圧（ＢＶｄｓ）、オン抵抗（ＲｏｎＡ）およびＳＪピッチ（ＳＪＰｉｔｃｈ）の関係を示し、（ａ）は耐圧とＳＪピッチの関係、（ｂ）はオン抵抗と耐圧の関係を示す図
【図３１】図１に示した縦型超接合半導体素子を１００クラスに適用した場合のの耐圧（ＢＶｄｓ）、オン抵抗（ＲｏｎＡ）およびＳＪピッチ（ＳＪＰｉｔｃｈ）の関係を示し、同図（ａ）は耐圧とＳＪピッチの関係、同図（ｂ）はオン抵抗と耐圧の関係を示す図
【図３２】図２９、図３０、図３１に示した耐圧を規格化した耐圧（ＢＶｄｓ／ＢＶｄｓ（９０°））とアスペクト比の関係をテーパー角をパラメータとして示した図で、（ａ）は全体図、（ｂ）は（ａ）の規格化した耐圧が７０％以上を示す領域を拡大した拡大図
【図３３】規格化した耐圧とアスペクト比の関係を近似式で示す図で、（ａ）はテーパー角θが８９°の場合、（ｂ）はテーパー角θが８８°の場合、（ｃ）はテーパー角θが８７°の場合、（ｄ）はすべてのテーパー角θの場合の図
【図３４】テーパー角θが８５°〜８９．９°とした場合の規格化した耐圧とアスペクト比の関係を示す図である。
【符号の説明】
１　　　ｎ型ドリフト領域
２　　　ｐ型仕切り領域
３　　　ｐベース領域
４　　　ｐ＋　コンタクト領域
５　　　表面ｎ型ドリフト領域
６　　　ｎ＋　ソース領域
７　　　ｎ＋　ドレイン領域
８　　　ゲート絶縁膜
９　　　ゲート電極
１０　　　絶縁膜
１１　　　ソース電極
１２　　　ドレイン電極
２０　　　並列ｐｎ層
２１　　　単位並列ｐｎ層
ａ　　　ｐ型仕切り領域の表面側の幅／ｎ型ドリフト領域の底面側の幅
ｂ　　　ｐ型仕切り領域の裏面側の幅／ｎ型ドリフト領域の表面側の幅
ｃ　　　ＳＪ長さ
ｓ　　　ＳＪピッチ
Ｗ　　　最小のＳＪピッチ
Ｔ　　　最小の単位並列ｐｎ層ピッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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