(57)【要約】【課題】デュアルポートＤＲＡＭにおいて隣接するビット線間でのクロストークノイズを防止する。【解決手段】メモリセルアレイ回路１１０のデュアルポートＤＲＡＭセルは２つのポートを有し、各ポートにビット線が接続されている。ビット線はオープンビット構成を成してセンスアンプに接続されている。アクセス回路１５０Ａは一のポートを介して又アクセス回路１５０Ｂは他のポートを介してメモリセルにアクセスする。アクセス回路１５０Ａのアクセスに伴ってアクセス対象セルに接続されたビット線の電位がセンスアンプによって増幅される。この増幅の期間に対応してアクセス回路１５０Ａは制御信号ＷＬＯＮＡを出力する。アクセス回路１５０Ｂは制御信号ＷＬＯＮＡを受信し、アクセス回路１５０Ｂがアクセス時に利用するビット線であって増幅期間中にあるビット線の隣のビット線の電位を上記増幅期間中変化させないように動作する。【選択図】　　　　図１
2004086970.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位回路と、
前記複数の単位回路に接続された周辺回路と、を備え、
前記複数の単位回路はそれぞれ、
複数の第１及び第２センスアンプと、
オープンビット線構成を成すように前記複数の第１及び第２センスアンプにそれぞれ接続された複数の第１及び第２ビット線と、
対を成す第１及び第２ビット線間に直列接続された第１及び第２アクセストランジスタと、前記第１及び第２アクセストランジスタに接続されたキャパシタと、をそれぞれ有する複数のランダムアクセスメモリセルと、を含み、
前記複数の単位回路において前記複数の第１ビット線と前記複数の第２ビット線とは交互に配列されており、
前記周辺回路は、
前記複数のランダムアクセスメモリセルに対するデータの読み出し及び書き込みを前記複数の第１ビット線を介して実施可能に構成された第１アクセス回路と、
前記複数のランダムアクセスメモリセルに対するデータの読み出し及び／又は書き込みを前記複数の第２ビット線を介して実施可能に構成された第２アクセス回路と、を含み、
前記第１又は第２アクセス回路は、
第１又は第２センスアンプが第１又は第２ビット線の電位を増幅する増幅期間に対応して制御信号を出力するように構成された制御信号発生回路を含み、
前記第２又は第１アクセス回路は、前記制御信号を受信し、前記増幅期間中にある前記第１又は第２ビット線とランダムアクセスメモリセルを介して接続された第２又は第１ビット線の電位を前記増幅期間中変化させないように動作する、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、
前記第２又は第１アクセス回路は、
前記制御信号を受信し、前記第２又は第１アクセス回路の動作タイミングを遅延させるように構成されたタイミング遅延回路を含む、
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置であって、
前記複数の単位回路はそれぞれ、
複数の第１及び第２アクセストランジスタのゲートにそれぞれ接続された複数の第１及び第２ワード線を更に含み、
前記タイミング遅延回路は、
前記増幅期間中にある前記第１又は第２ビット線が接続されている前記ランダムアクセスメモリセルに接続された第２又は第１ワード線の電位が変化し始めるタイミングを遅延させるように構成されている、
半導体記憶装置。
【請求項４】
複数の単位回路と、
前記複数の単位回路に接続された周辺回路と、を備え、
前記複数の単位回路はそれぞれ、
第１乃至第４ビット線と、
前記第１乃至第４ビット線に接続された第１及び第２ランダムアクセスメモリセルと、を含み、
前記第１及び第２ランダムアクセスメモリセルは互いに相補のデータを保持する第１及び第２メモリセルをそれぞれ含んでおり、前記第１及び第２メモリセルは、直列接続された２個のアクセストランジスタと、前記２個のアクセストランジスタに接続されたキャパシタと、をそれぞれ有しており、
前記第１ランダムアクセスメモリセルにおいて前記第１メモリセルの前記２個のアクセストランジスタは前記第１及び第２ビット線間に直列接続されていると共に前記第２メモリセルの前記２個のアクセストランジスタは前記第３及び第４ビット線間に直列接続されており、
前記第２ランダムアクセスメモリセルにおいて前記第１メモリセルの前記２個のアクセストランジスタは前記第３及び第２ビット線間に直列接続されていると共に前記第２メモリセルの前記２個のアクセストランジスタは前記第１及び第４ビット線間に直列接続されており、
前記周辺回路は、
前記第１及び第２ランダムアクセスメモリセルに対するデータの読み出し及び書き込みを前記第１及び第３ビット線を介して実施可能に構成された第１アクセス回路と、
前記第１及び第２ランダムアクセスメモリセルに対するデータの読み出し及び／又は書き込みを前記第２及び第４ビット線を介して、前記第１アクセス回路とは独立して実施可能に構成された第２アクセス回路と、を含み、
前記第１アクセス回路は、
前記第１又は第２ランダムアクセスメモリセルのいずれかについての前記データを反転するデータ反転器を含む、
半導体記憶装置。
【請求項５】
複数の単位回路と、
前記複数の単位回路に接続された周辺回路と、を備える半導体記憶装置であって、
前記複数の単位回路はそれぞれ、
第１及び第２ポート、並びに、前記第１及び第２ポートを介したアクセスをそれぞれ制御する第１及び第２制御端子を有するランダムアクセスメモリセルと、
前記第１及び第２ポートにそれぞれ接続された第１及び第２ビット線と、
前記第１及び第２制御端子にそれぞれ接続された第１及び第２ワード線を有するワード線群と、を含み、
複数のワード線群は前記複数の単位回路間で共通に接続されており、
前記周辺回路は、
各ランダムアクセスメモリセルに対するデータの読み出し及び書き込みを前記第１ビット線を介して実施可能に構成された第１アクセス回路と、
前記各ランダムアクセスメモリセルに対するデータの読み出し及び／又は書き込みを前記第２ビット線を介して実施可能に構成された第２アクセス回路と、
複数のランダムアクセスメモリセルのうちで前記第１及び第２アクセス回路がアクセスの対象とするアクセス対象セルの情報を取得し、前記アクセス対象セルが同一のワード線群に接続されているか否かを判定する判定回路と、を含み、
前記半導体記憶装置は、
前記第１アクセス回路による前記データの前記書き込み時に、前記判定回路による判定結果に基づいて制御される第１書き込み支援回路を含み、
前記半導体記憶装置は、前記第２アクセス回路が前記書き込みを実施可能に構成されている場合には、
前記第２アクセス回路による前記データの前記書き込み時に、前記判定回路による判定結果に基づいて制御される第２書き込み支援回路を更に含む、
半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置であって、
前記第２書き込み支援回路は、
前記第１ビット線に接続された第１センスアンプを含み、
前記第１書き込み支援回路は、
前記第２ビット線に接続されており、前記第１センスアンプとは独立して活性化可能に設けられた第２センスアンプを含み、
前記アクセス対象セルが前記同一のワード線群に接続されている場合、前記第１又は第２アクセス回路による前記書き込み時に、前記アクセス対象セルに接続された前記第２又は第１センスアンプが非活性化される、
半導体記憶装置。
【請求項７】
請求項５に記載の半導体記憶装置であって、
前記第１書き込み支援回路は、
前記第２ビット線から分岐した第１信号線と、
前記第１信号線上に設けられた第１スイッチング素子と、を含み、
前記第２書き込み支援回路は、
前記第１ビット線から分岐した第２信号線と、
前記第１信号線上に設けられた第２スイッチング素子と、を含み、
前記アクセス対象セルが前記同一のワード線群に接続されている場合、前記第１又は第２スイッチング素子の制御により、前記第１又は第２アクセス回路は前記第１又は第２ビット線のみならず前記第１又は第２信号線をも介して前記書き込みを行う、
半導体記憶装置。
【請求項８】
複数の単位回路と、
前記複数の単位回路に接続された周辺回路と、を備える半導体記憶装置であって、
前記複数の単位回路はそれぞれ、
第１及び第２ポート、並びに、前記第１及び第２ポートを介したアクセスをそれぞれ制御する第１及び第２制御端子を有するランダムアクセスメモリセルと、
前記第１及び第２ポートにそれぞれ接続された第１及び第２ビット線と、
前記第１及び第２制御端子にそれぞれ接続された第１及び第２ワード線を有するワード線群と、を含み、
前記周辺回路は、
各ランダムアクセスメモリセルに対するデータの読み出し及び書き込みを前記第１ビット線を介して実施可能に構成された第１アクセス回路と、
前記各ランダムアクセスメモリセルに対するデータの読み出し及び／又は書き込みを前記第２ビット線を介して実施可能に構成された第２アクセス回路と、を含み、
前記複数の単位回路は少なくとも１個の単位回路をそれぞれ含むように複数のブロックに分割されており、前記複数のブロック間で前記ワード線群は共通に接続されておらず、
前記半導体記憶装置は、
前記複数のブロックにそれぞれ設けられた複数の選択回路を更に備え、
前記複数の選択回路はそれぞれ、前記第１又は第２アクセス回路がアクセスの対象とするアクセス対象セルが対応のブロック内に在る場合にのみ選択的に、前記対応のブロック内の前記少なくとも１個の単位回路の前記第１又は第２ワード線を活性化するように構成されている、
半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、互いに独立にアクセス可能な複数のアクセスポートを有するランダムアクセスメモリセルを含んだ半導体記憶装置に関し、詳細には隣接するビット線間でのクロストークノイズによる不具合を、或いは書き込み対象のメモリセルでのデータの衝突による不具合を防止するための技術に関する。更に本発明は、上述の半導体記憶装置のビット線がツイストしている場合であってもデータの極性が、アクセスするポートに依存するのを解消するための技術に関する。
【０００２】
【従来の技術】
各々独立して読み出し（Ｒｅａｄ）動作及び書き込み（Ｗｒｉｔｅ）動作が可能な２つの入出力端子（ポート）を持つ半導体メモリセル（以下「メモリセル」又は「セル」とも呼ぶ）はデュアルポートメモリセル等と呼ばれ、その一例としてデュアルポートＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセル６００を図２４の回路図を参照しつつ説明する。
【０００３】
デュアルポートＳＲＡＭセル６００では、アクセストランジスタ６０１，６０１Ｚを介してビット線ＢＬ０，ＺＢＬ０にデータを入出力可能であると共に、アクセストランジスタ６０２，６０２Ｚを介してビット線ＢＬ１，ＺＢＬ１にデータを入出力可能である。なお、アクセストランジスタ６０１，６０１Ｚのゲートはワード線ＷＬ０に接続されており、アクセストランジスタ６０２，６０２Ｚのゲートはワード線ＷＬ１に接続されている。
【０００４】
しかし、図２４に示すようにデュアルポートＳＲＡＭセル６００は１ビットあたり８個のトランジスタが必要なので、大容量化には不利である。このため、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）セルを利用した、デュアルポートＳＲＡＭ６００よりも小さいデュアルポートＤＲＡＭが提案されている。
【０００５】
図２５にデュアルポートＤＲＡＭセル１０の回路図を示す。デュアルポートＤＲＡＭセル１０は基本的に、１個のトランジスタと１個のキャパシタとで構成される一般的なＤＲＡＭセル（すなわちシングルポートＤＲＡＭセル）を２個組み合わせた構成を有する。具体的には２個のキャパシタ１３，１４はストレージノード（電荷保持端子）ＳＮ同士が接続されて共通化され、２個のトランジスタ１１，１２と１個のキャパシタ１３（又は１４）とでデュアルポートＤＲＡＭセル１０が構成される。キャパシタ１３（又は１４）のストレージノードＳＮはトランジスタ１１，１２を介してビット線ＢＬ０，ＢＬ１にそれぞれ接続されており、トランジスタ１１，１２のゲートはワード線ＷＬ０，ＷＬ１にそれぞれ接続されている。なお、図２５中の符号”ＣＰ”はキャパシタ１３，１４のセルプレートを示す。デュアルポートＤＲＡＭ１０は２個のトランジスタ１１，１２に対応の２系統のポートＡ，Ｂを有し、これら２系統のポートＡ，Ｂへは各々独立してアクセス可能である。
【０００６】
【発明が解決しようとする課題】
デュアルポートＤＲＡＭセル１０は、２つのポートＡ，Ｂへ独立してアクセス可能であるため、次のような問題点を有している。すなわち、一方のポートＡ又はＢのビット線ＢＬ０又はＢＬ１に読み出された微小電圧がセンスアンプで増幅される前に他方のポートＢ又はＡのビット線ＢＬ１又はＢＬ０の電位が例えば書き込み動作により変化した場合、デュアルポートＤＲＡＭセル１０はビット線ＢＬ０，ＢＬ１間のクロストークノイズを受け、当該セル１０のデータが破壊されてしまう。
【０００７】
このようなデータの破壊を、デュアルポートＤＲＡＭセル１０を利用した従来の第１のデュアルポートＤＲＡＭ７００を参照して説明する。図２６に示すように、デュアルポートＤＲＡＭ７００において、メモリセルアレイ回路は複数のデュアルポートＤＲＡＭセル１０及びセンスアンプ３０Ａ，３０Ｂを含み、メモリセルアレイ回路の動作に関する周辺回路は行デコーダないしは行アドレス選択手段７５１Ａ，７５１Ｂ及び列デコーダないしは列アドレス選択手段７５２Ａ，７５２Ｂとを含んでいる。行デコーダ７５１Ａ及び列デコーダ７５２ＡはポートＡ側からアクセスするデュアルポートＤＲＡＭセル１０を選択し、選択されたデュアルポートＤＲＡＭ１０のデータ電圧はポートＡ用のセンスアンプ３０Ａで増幅される。同様に、行デコーダ７５１Ｂ及び列デコーダ７５２ＢはポートＢ側からアクセスするデュアルポートＤＲＡＭセル１０を選択し、選択されたデュアルポートＤＲＡＭ１０のデータ電圧はポートＢ用のセンスアンプ３０Ｂで増幅される。
【０００８】
デュアルポートＤＲＡＭ７００では、トランジスタ１１に接続されたビット線ＢＬ１１を介してデータの読み出し及び書き込みを行うことが可能であると共に、これとは独立してトランジスタ１２に接続されたビット線ＢＬ１２からデータの読み出し及び書き込みを行うことが可能である。
【０００９】
図２６のデュアルポートＤＲＡＭ７００はいわゆるオープンビット線（Ｏｐｅｎ　Ｂｉｔ　Ｌｉｎｅ）の構成を有している。すなわち、図２６に示すように、ポートＡ用のセンスアンプ３０Ａに接続されている２本のビット線ＢＬ１１は互いに逆方向に延在しており、それぞれデュアルポートＤＲＡＭセル１０のポートＡに接続されている。このとき、一方のビット線ＢＬ１１に接続されたセル１０は他方のビット線ＢＬ１１に接続されたセル１０と当該センスアンプ３０Ａを介して反対側に在る。ポートＢ用のセンスアンプ３０Ｂに接続された２本のビット線ＢＬ１２についても同様である。
【００１０】
このような構成のデュアルポートＤＲＡＭ７００では隣接するビット線ＢＬ１１，ＢＬ１２間でノイズを生じやすい。ポートＡ，Ｂ用のビット線ＢＬ１１，ＢＬ１２は各々独立して活性化可能である。このため、図２７のタイミングチャートに示すように、ポートＡ用のトランジスタ１１に接続されたワード線ＷＬ１１の活性化によってビット線ＢＬ１１にデータが読み出された後から当該データがセンスアンプ３０Ａで増幅されるまでの期間ＴＡに、隣接するビット線ＢＬ１２の電位が変動した場合、ビット線ＢＬ１１に出力された電位差ΔＶ（上述の読み出されたデータに対応する）はクロストークノイズにより破壊されてしまう。
【００１１】
このようなデータ破壊を避けるために図２８に示す構成を有する従来の第２のデュアルポートＤＲＡＭ８００が提案されている。当該デュアルポートＤＲＡＭ８００の各デュアルポートＤＲＡＭセル２０は上述のセル１０（図２６参照）の２個を含み（２個のセル１０は互いに相補のデータを保持する）、当該２個のセル２０は対を成すワード線ＷＬ１１，ＷＬ１２に繋がっている。すなわち、デュアルポートＤＲＡＭセル２０は４個のトランジスタ１１，１１，１２，１２及び２個のキャパシタ１３で構成されている。また、デュアルポートＤＲＡＭ８００は、行デコーダ８５１Ａ，８５１Ｂ及び列デコーダ８５２Ａ，８５２Ｂを図２６のＤＲＡＭ７００と同様に含んでおり、更に入出力回路８５４Ａ，８５４Ｂを含んでいる。
【００１２】
そして、２個のトランジスタ１１のポートＡに接続されたビット線ＢＬ１，ＢＬ３を介して読み出し及び書き込みが可能であると共に、２個のトランジスタ２１２のポートＢに接続されたビット線ＢＬ２，ＢＬ４を介して読み出し及び書き込みが可能である。
【００１３】
図２８のデュアルポートＤＲＡＭ８００はいわゆる折り返しビット線（ＦｏｌｄｅｄＢｉｔ　Ｌｉｎｅ）の構成を有している。すなわち、図２８に示すように、ポートＡ用のセンスアンプ３０Ａに接続されている相補のビット線ＢＬ１，ＢＬ３は同じ方向に延在しており、ポートＢ用のセンスアンプ３０Ｂに接続された相補のビット線ＢＬ２，ＢＬ４についても同様である。このため、ワード線ＷＬ１１，ＷＬ１２等がビット線ＢＬ１〜ＢＬ４に与えるノイズ等は相補のビット線対により相殺される。また、図２８に示すようにビット線ＢＬ１，ＢＬ３をツイストして列を入れ替えることにより、図２６のデュアルポートＤＲＡＭ７００において生じうる隣接ビット線間のノイズが相殺される。
【００１４】
しかし、ビット線ＢＬ１，ＢＬ３をツイストすることにより次のような問題が発生する。まず、１行目及び２行目のセル２０では、ワード線ＷＬ１１が活性化されるとビット線ＢＬ１，ＢＬ３にデータが出力され、ワード線ＷＬ１２が活性化されるとビット線ＢＬ２，ＢＬ４にデータが出力される。また、３行目及び４行目のセル２０において、ワード線ＷＬ１１が活性化されるとビット線ＢＬ３，ＢＬ１にデータが出力され、ワード線ＷＬ１２が活性化されるとビット線ＢＬ２，ＢＬ４にデータが出力される。このとき、上述のようにデュアルポートＤＲＡＭ２０を成す２個のセル１０は互いに相補のデータを保持するので、１行目及び２行目のセル２０に関してはビット線ＢＬ１，ＢＬ２は同じ極性を有するのに対して、３行目及び４行目のセル２０に関してはビット線ＢＬ１，ＢＬ２は異なる極性を有する。ビット線ＢＬ３，ＢＬ４についても同様である。具体的には、例えば３行目のセル２０に”０”が記憶されている場合、ビット線ＢＬ２にはポートＢを介して”０”が出力されるのに対して、ビット線ＢＬ１にはポートＡを介して”１”が出力される。このように、単一のセル２０に対していずれのポートＡ又はＢにアクセスするかによって、得られるデータが異なってしまう。つまり、ビット線ＢＬ１，ＢＬ３がツイストした行アドレスを境界にしてポートＡ，Ｂ間でデータが一致する領域と一致しない領域とが存在するという問題が発生する。
【００１５】
また、図２８のデュアルポートＤＲＡＭ８００における１つのセル２０の面積は図２６の１つのセル１０の２倍になるので、ＤＲＡＭ８００にはＤＲＡＭ７００よりも集積度が低くなってしまうという問題がある。
【００１６】
更に、デュアルポートＤＲＡＭ８００では単一のワード線ＷＬ１１，ＷＬ１２に同じ行アドレスを有する複数のセル２０が接続されているので、２本のワード線ＷＬ１１，ＷＬ１２を同時に活性化した場合、メモリセル２０を介してポートＡ，Ｂ間でデータが衝突するという問題点がある。かかる点はデュアルポートＤＲＡＭ７００でも発生しうる。このような問題点を図２８のＤＲＡＭ８００を一例に挙げて説明する。
【００１７】
図２８のＤＲＡＭ８００において、ポートＡ，Ｂの双方を介して読み出し動作を行う場合であれば、例えば２行目のワード線ＷＬ１１，ＷＬ１２を同時に活性化してもセル２０のデータないしはデータ信号は問題なく所望のセンスアンプ３０Ａ，３０Ｂで増幅される。
【００１８】
しかし、一方又は双方のポートＡ，Ｂが書き込み動作を行う場合に問題が発生する。例えば２行目の２個のセル２０が共に”０”を保持しており、一方のセル２０のポートＡを介してデータを読み出すと同時に他方のセル２０のポートＢを介してデータ”１”を書き込む場合を考える。
【００１９】
この場合、２行目のワード線ＷＬ１１，ＷＬ１２が同時に活性化されると、上記一方のセル２０ではポートＡのみならずアクセス対象ではないポートＢも開き、同様に上記他方のセル２０においてもアクセス対象でないポートＡが開く。このため、各セル２０に対してセンスアンプ３０Ａ，３０Ｂの双方でデータ”０”が増幅される。その後、入出力回路８５４Ｂによって上記他方のセル２０のセンスアンプ３０Ｂに”１”が書き込まれる。すなわち、上記他方のセル２０に関してはポートＡ用のセンスアンプ３０Ａは”０”を保持する一方で、ポートＢ用のセンスアンプ３０Ｂは”１”を保持することになる。このとき、セル２０を介してポートＡ，Ｂ用のセンスアンプ３０Ａ，３０Ｂが接続されているので、両センスアンプ３０Ａ，３０Ｂのデータが衝突し、書き込み動作が正常に行われないという問題が発生する。
【００２０】
本発明はかかる点に鑑みてなされたものであり、隣接するビット線間でのクロストークノイズによる不具合を、或いは書き込み対象のメモリセルでのデータの衝突による不具合を防止しうる半導体記憶装置を提供することを第１の目的とする。
【００２１】
更に、本発明は、ビット線がツイストした構成を有していてもデータの極性がアクセスするポートに依存しない半導体記憶装置を提供することを第２の目的とする。
【００２２】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、複数の単位回路と、前記複数の単位回路に接続された周辺回路と、を備え、前記複数の単位回路はそれぞれ、複数の第１及び第２センスアンプと、オープンビット線構成を成すように前記複数の第１及び第２センスアンプにそれぞれ接続された複数の第１及び第２ビット線と、対を成す第１及び第２ビット線間に直列接続された第１及び第２アクセストランジスタと、前記第１及び第２アクセストランジスタに接続されたキャパシタと、をそれぞれ有する複数のランダムアクセスメモリセルと、を含み、前記複数の単位回路において前記複数の第１ビット線と前記複数の第２ビット線とは交互に配列されており、前記周辺回路は、前記複数のランダムアクセスメモリセルに対するデータの読み出し及び書き込みを前記複数の第１ビット線を介して実施可能に構成された第１アクセス回路と、前記複数のランダムアクセスメモリセルに対するデータの読み出し及び／又は書き込みを前記複数の第２ビット線を介して実施可能に構成された第２アクセス回路と、を含み、前記第１又は第２アクセス回路は、第１又は第２センスアンプが第１又は第２ビット線の電位を増幅する増幅期間に対応して制御信号を出力するように構成された制御信号発生回路を含み、前記第２又は第１アクセス回路は、前記制御信号を受信し、前記増幅期間中にある前記第１又は第２ビット線とランダムアクセスメモリセルを介して接続された第２又は第１ビット線の電位を前記増幅期間中変化させないように動作する。
【００２３】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、前記第２又は第１アクセス回路は、前記制御信号を受信し、前記第２又は第１アクセス回路の動作タイミングを遅延させるように構成されたタイミング遅延回路を含む。
【００２４】
請求項３に記載の半導体記憶装置は、請求項２に記載の半導体記憶装置であって、前記複数の単位回路はそれぞれ、複数の第１及び第２アクセストランジスタのゲートにそれぞれ接続された複数の第１及び第２ワード線を更に含み、前記タイミング遅延回路は、前記増幅期間中にある前記第１又は第２ビット線が接続されている前記ランダムアクセスメモリセルに接続された第２又は第１ワード線の電位が変化し始めるタイミングを遅延させるように構成されている。
【００２５】
請求項４に記載の半導体記憶装置は、複数の単位回路と、前記複数の単位回路に接続された周辺回路と、を備え、前記複数の単位回路はそれぞれ、第１乃至第４ビット線と、前記第１乃至第４ビット線に接続された第１及び第２ランダムアクセスメモリセルと、を含み、前記第１及び第２ランダムアクセスメモリセルは互いに相補のデータを保持する第１及び第２メモリセルをそれぞれ含んでおり、前記第１及び第２メモリセルは、直列接続された２個のアクセストランジスタと、前記２個のアクセストランジスタに接続されたキャパシタと、をそれぞれ有しており、前記第１ランダムアクセスメモリセルにおいて前記第１メモリセルの前記２個のアクセストランジスタは前記第１及び第２ビット線間に直列接続されていると共に前記第２メモリセルの前記２個のアクセストランジスタは前記第３及び第４ビット線間に直列接続されており、前記第２ランダムアクセスメモリセルにおいて前記第１メモリセルの前記２個のアクセストランジスタは前記第３及び第２ビット線間に直列接続されていると共に前記第２メモリセルの前記２個のアクセストランジスタは前記第１及び第４ビット線間に直列接続されており、前記周辺回路は、前記第１及び第２ランダムアクセスメモリセルに対するデータの読み出し及び書き込みを前記第１及び第３ビット線を介して実施可能に構成された第１アクセス回路と、前記第１及び第２ランダムアクセスメモリセルに対するデータの読み出し及び／又は書き込みを前記第２及び第４ビット線を介して、前記第１アクセス回路とは独立して実施可能に構成された第２アクセス回路と、を含み、前記第１アクセス回路は、前記第１又は第２ランダムアクセスメモリセルのいずれかについての前記データを反転するデータ反転器を含む。
【００２６】
請求項５に記載の半導体記憶装置は、複数の単位回路と、前記複数の単位回路に接続された周辺回路と、を備える半導体記憶装置であって、前記複数の単位回路はそれぞれ、第１及び第２ポート、並びに、前記第１及び第２ポートを介したアクセスをそれぞれ制御する第１及び第２制御端子を有するランダムアクセスメモリセルと、前記第１及び第２ポートにそれぞれ接続された第１及び第２ビット線と、前記第１及び第２制御端子にそれぞれ接続された第１及び第２ワード線を有するワード線群と、を含み、複数のワード線群は前記複数の単位回路間で共通に接続されており、前記周辺回路は、各ランダムアクセスメモリセルに対するデータの読み出し及び書き込みを前記第１ビット線を介して実施可能に構成された第１アクセス回路と、前記各ランダムアクセスメモリセルに対するデータの読み出し及び／又は書き込みを前記第２ビット線を介して実施可能に構成された第２アクセス回路と、複数のランダムアクセスメモリセルのうちで前記第１及び第２アクセス回路がアクセスの対象とするアクセス対象セルの情報を取得し、前記アクセス対象セルが同一のワード線群に接続されているか否かを判定する判定回路と、を含み、前記半導体記憶装置は、前記第１アクセス回路による前記データの前記書き込み時に、前記判定回路による判定結果に基づいて制御される第１書き込み支援回路を含み、前記半導体記憶装置は、前記第２アクセス回路が前記書き込みを実施可能に構成されている場合には、前記第２アクセス回路による前記データの前記書き込み時に、前記判定回路による判定結果に基づいて制御される第２書き込み支援回路を更に含む。
【００２７】
請求項６に記載の半導体記憶装置は、請求項５に記載の半導体記憶装置であって、前記第２書き込み支援回路は、前記第１ビット線に接続された第１センスアンプを含み、前記第１書き込み支援回路は、前記第２ビット線に接続されており、前記第１センスアンプとは独立して活性化可能に設けられた第２センスアンプを含み、前記アクセス対象セルが前記同一のワード線群に接続されている場合、前記第１又は第２アクセス回路による前記書き込み時に、前記アクセス対象セルに接続された前記第２又は第１センスアンプが非活性化される。
【００２８】
請求項７に記載の半導体記憶装置は、請求項５に記載の半導体記憶装置であって、前記第１書き込み支援回路は、前記第２ビット線から分岐した第１信号線と、前記第１信号線上に設けられた第１スイッチング素子と、を含み、前記第２書き込み支援回路は、前記第１ビット線から分岐した第２信号線と、前記第１信号線上に設けられた第２スイッチング素子と、を含み、前記アクセス対象セルが前記同一のワード線群に接続されている場合、前記第１又は第２スイッチング素子の制御により、前記第１又は第２アクセス回路は前記第１又は第２ビット線のみならず前記第１又は第２信号線をも介して前記書き込みを行う。
【００２９】
請求項８に記載の半導体記憶装置は、複数の単位回路と、前記複数の単位回路に接続された周辺回路と、を備える半導体記憶装置であって、前記複数の単位回路はそれぞれ、第１及び第２ポート、並びに、前記第１及び第２ポートを介したアクセスをそれぞれ制御する第１及び第２制御端子を有するランダムアクセスメモリセルと、前記第１及び第２ポートにそれぞれ接続された第１及び第２ビット線と、前記第１及び第２制御端子にそれぞれ接続された第１及び第２ワード線を有するワード線群と、を含み、前記周辺回路は、各ランダムアクセスメモリセルに対するデータの読み出し及び書き込みを前記第１ビット線を介して実施可能に構成された第１アクセス回路と、前記各ランダムアクセスメモリセルに対するデータの読み出し及び／又は書き込みを前記第２ビット線を介して実施可能に構成された第２アクセス回路と、を含み、前記複数の単位回路は少なくとも１個の単位回路をそれぞれ含むように複数のブロックに分割されており、前記複数のブロック間で前記ワード線群は共通に接続されておらず、前記半導体記憶装置は、前記複数のブロックにそれぞれ設けられた複数の選択回路を更に備え、前記複数の選択回路はそれぞれ、前記第１又は第２アクセス回路がアクセスの対象とするアクセス対象セルが対応のブロック内に在る場合にのみ選択的に、前記対応のブロック内の前記少なくとも１個の単位回路の前記第１又は第２ワード線を活性化するように構成されている。
【００３０】
【発明の実施の形態】
＜実施の形態１＞
図１に実施の形態１に係る半導体記憶装置としてのデュアルポートＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）１００を説明するためのブロック図を示す。また、図２にデュアルポートＤＲＡＭ１００のメモリセルアレイ回路１１０を説明するための回路図を示し、図３にメモリセルアレイ回路１１０の単位列回路（以下「単位回路」とも呼ぶ）１１０Ｕを説明するための回路図を示す。
【００３１】
図１に示すように、デュアルポートＤＲＡＭ１００は、メモリセルアレイ回路１１０と、当該メモリセルアレイ回路１１０に接続された周辺回路１５０と、に大別される。周辺回路１５０は２個のアクセス回路１５０Ａ，１５０Ｂを含んでおり、両アクセス回路１５０Ａ，１５０Ｂのいずれもがメモリセルアレイ回路１１０中の単一のデュアルポートＤＲＡＭセル１０（図３参照）へアクセス可能である。
【００３２】
図２に示すようにメモリセルアレイ回路１１０は一例として４つの単位回路１１０Ｕを含んでおり、図３を参照しつつ単位回路１１０Ｕを説明する。
【００３３】
単位回路１１０Ｕは、デュアルポートＤＲＡＭセル（以下単に「セル」とも呼ぶ）１０と、センスアンプ３０Ａ，３０Ｂと、ビット線ＢＬ１１，ＺＢＬ１１，ＢＬ１２，ＺＢＬ１２と、ワード線群ＷＬ（ワード線ＷＬ１１，ＷＬ１２を含む）と、を含んでいる。なお、図中ではセンスアンプを「ＳＡ」と表記している。
【００３４】
デュアルポートＤＲＡＭセル１０はＭＯＳＦＥＴから成る２個のアクセストランジスタ１１，１２とキャパシタ１３とで構成されている。具体的には、各アクセストランジスタ１１，１２の一端（ソース）とキャパシタ１３の一端（電荷保持端子（ストレージノード））が互いに接続されている。そして、アクセストランジスタ１１，１２の他端（以下「入出力端子Ａ，Ｂ」又は「ポートＡ，Ｂ」とも呼ぶ）は対を成すビット線ＢＬ１１，ＢＬ１２又は対を成すビット線ＺＢＬ１１，ＺＢＬ１２にそれぞれ接続されており、このとき２個のアクセストランジスタ１１，１２は対を成すビット線ＢＬ１１，ＢＬ１２間に又は対を成すビット線ＺＢＬ１１，ＺＢＬ１２間に直列接続されている。そして、アクセストランジスタ１１，１２のゲートはワード線ＷＬ１１，ＷＬ１２にそれぞれ接続されている。
【００３５】
単位回路１１０Ｕでは、相補のビット線ＢＬ１１，ＺＢＬ１１はセンスアンプ３０Ａに接続されており、相補のビット線ＢＬ１２，ＺＢＬ１２はセンスアンプ３０Ｂに接続されている。各センスアンプ３０Ａには２本のビット線ＢＬ１１，ＺＢＬ１１がオープンビット線（Ｏｐｅｎ　Ｂｉｔ　Ｌｉｎｅ）構成を成すように接続されている。すなわち、２本のビット線ＢＬ１１，ＺＢＬ１１はセンスアンプ３０Ａを介して互いに逆方向に延在している。同様に、センスアンプ３０Ｂ及びビット線ＢＬ１２，ＺＢＬ１２もオープンビット線構成を成すように接続されている。このような接続形態に起因してセンスアンプ３０Ａ，３０Ｂは交互に並んでいる。また、メモリセルアレイ回路１１０においてビット線ＢＬ１１，ＢＬ１２及びビット線ＺＢＬ１１，ＺＢＬ１２は単位回路１１０Ｕの配列方向に交互に並んでいる。
【００３６】
なお、図３にはビット線対ＢＬ１１，ＢＬ１２間に及びビット線対ＺＢＬ１１，ＺＢＬ１２間に２個のデュアルポートＤＲＡＭセル１０が接続される場合を図示しているが、１個又は３個以上のデュアルポートＤＲＡＭセル１０を接続しても構わない。
【００３７】
なお、以下の説明において、例えばセンスアンプ３０Ａ，３０Ｂや後述のワード線活性化信号ＷＬＡ，ＷＬＢのように、同様の要素には基本的に同じ符号を用い、アクセス回路Ａ及びポートＡに関する要素には符号の末尾に”Ａ”を付し、アクセス回路Ｂ及びポートＢに関する要素には符号の末尾に”Ｂ”を付すことにする。
【００３８】
デュアルポートＤＲＡＭセル１０では、アクセストランジスタ１１，１２を介してすなわちポートＡ，Ｂを介してキャパシタ１３の充電及び放電が行われ、これによりデータの書き込み及び読み出しが行われる。アクセストランジスタ１１，１２のオン／オフ制御はワード線活性化信号ＷＬＡ，ＷＬＢをワード線ＷＬ１１，ＷＬ１２に与えることにより行われ、ワード線活性化信号ＷＬＡ，ＷＬＢを独立に与えることによってポートＡ，Ｂを介したデータの読み出し及び書き込みを独立して実施可能である。
【００３９】
データの読み出し動作の場合、ポートＡを介してビット線ＢＬ１１，ＺＢＬ１１に与えられた信号ないしは電位ＢＬＡ，ＺＢＬＡはセンスアンプ３０Ａで増幅され、信号ないしはデータＩＯＡ，ＺＩＯＡとしてアクセス回路１５０Ａへ読み出される。同様に、ポートＢを介してビット線ＢＬ１２，ＺＢＬ１２に与えられた信号ないしは電位ＢＬＢ，ＺＢＬＢはセンスアンプ３０Ｂで増幅され、信号ないしはデータＩＯＢ，ＺＩＯＢとしてアクセス回路１５０Ｂへ読み出される。
【００４０】
逆に、データの書き込み動作の場合、信号ないしはデータＩＯＡ，ＺＩＯＡをセンスアンプ３０Ａに書き込むことにより、ビット線ＢＬ１１，ＺＢＬ１１及びポートＡを介してデュアルポートＤＲＡＭセル１０にデータが書き込まれる。同様に、信号ないしはデータＩＯＢ，ＺＩＯＢをセンスアンプ３０Ｂに書き込むことにより、ビット線ＢＬ１２，ＺＢＬ１２及びポートＢを介してデュアルポートＤＲＡＭセル１０にデータが書き込まれる。
【００４１】
なお、センスアンプ３０Ａはセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡにより活性化され、同様にセンスアンプ３０Ｂはセンスアンプ活性化信号ＳＥＢ，ＺＳＥＢにより活性化される。また、センスアンプ３０Ａを介したビット線ＢＬ１１，ＺＢＬ１１と信号ＩＯＡ，ＺＩＯＡの信号線ないしはデータ線との間の接続は列選択信号ＣＳＬＡによって制御され、同様にセンスアンプ３０Ｂを介したビット線ＢＬ１２，ＺＢＬ１２と信号ＩＯＢ，ＺＩＯＢの信号線との間の接続は列選択信号ＣＳＬＢによって制御される。なお、列選択信号ＣＳＬＡは単位回路１１０Ｕ内の複数のセンスアンプ３０Ａに共通に（同時に）与えられ、列選択信号ＣＳＬＢについても同様である。
【００４２】
図２に示すようにメモリセルアレイ回路１１０において、単位回路１１０Ｕ間で対応するデュアルポートＤＲＡＭセル１０のワード線ＷＬ１１，ＷＬ１２は互いに接続されており、これらのデュアルポートＤＲＡＭセル１０にはワード線活性化信号ＷＬＡ，ＷＬＢが共通に与えられる。なお、各単位回路１１０Ｕ毎のワード線ＷＬ１１，ＷＬ１２が共通に接続される（一体化する）ことによってメモリセルアレイ回路１１０全体における長いワード線ＷＬ１１，ＷＬ１２を形成している、と捉えることができる。
【００４３】
このとき、同じワード線ＷＬ１１，ＷＬ１２ないしは同じワード線群ＷＬに接続された複数のデュアルポートＤＲＡＭセル１０は同じ行アドレスを有し、各単位回路１１０Ｕ中の複数のデュアルポートＤＲＡＭセル１０は同じ列アドレスを有している。つまり、各デュアルポートＤＲＡＭセル１０は行アドレスと列アドレスとの組み合わせで以て特定され、ワード線活性化信号ＷＬＡ又はＷＬＢと列選択信号ＣＳＬＡ又はＣＳＬＢとの組み合わせによりアクセス可能に選択される。
【００４４】
なお、複数の単位回路１１０Ｕ間で対応するセンスアンプ３０Ａにはセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡが共通に与えられ、センスアンプ活性化信号ＳＥＢ，ＺＳＥＢについても同様である。また、対応するセンスアンプ３０Ａ間で信号ＩＯＡ，ＺＩＯＡの信号線を共有しており、信号ＩＯＢ，ＺＩＯＢの信号線についても同様である。
【００４５】
図１に戻り、アクセス回路１５０Ａは行デコーダないしは行アドレス選択手段１５１Ａ、列デコーダないしは列アドレス選択手段１５２Ａ、及び、制御回路１５３Ａを含んでいる。なお、制御回路１５３Ａはクロック信号ないしは同期信号ＣＬＫＡを受信し、各種動作に利用する。
【００４６】
アクセス回路１５０Ａによる読み出し動作の場合、読み出し命令ＲｅＡ及びアクセス対象の（すなわち読み出し対象の）デュアルポートＤＲＡＭセル１０のアドレス信号ＡｄＡが制御回路１５３Ａに入力される。これにより、制御回路１５３Ａはセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡを生成してメモリセルアレイ回路１１０に出力し、行アドレス信号ＲａＡ及びワード線活性化信号ＲＤＥＡを生成して行デコーダ１５１Ａに出力し、列アドレス信号ＣａＡ及び列選択線活性化信号ＣＤＥＡを生成して列デコーダ１５２Ａに出力する。また、行デコーダ１５１Ａはワード線活性化信号ＷＬＡを生成してメモリセルアレイ回路１１０へ出力し、列デコーダ１５２Ａは列選択信号ＣＳＬＡを生成してメモリセルアレイ回路１１０へ出力する。デュアルポートＤＲＡＭセル１０から読み出されたデータＩＯＡ，ＺＩＯＡは制御回路１５３Ａを介してデータＱＡとして出力される。
【００４７】
他方、アクセス回路１５０Ａによる書き込み動作の場合、書き込み命令ＷｅＡ、アクセス対象の（すなわち書き込み対象の）デュアルポートＤＲＡＭセル１０のアドレス信号ＡｄＡ、及び、書き込むデータＱＡが制御回路１５３Ａに入力される。読み出し動作と同様に、制御回路１５３Ａはセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡをメモリセルアレイ回路１１０に出力し、行アドレス信号ＲａＡ及びワード線活性化信号ＲＤＥＡを行デコーダ１５１Ａに出力し、列アドレス信号ＣａＡ及び列選択線活性化信号ＣＤＥＡを列デコーダ１５２Ａに出力する。更に、制御回路１５３ＡはデータＱＡからデータＩＯＡ，ＺＩＯＡを生成してメモリセルアレイ回路１１０に出力する。また、行デコーダ１５１Ａ及び列デコーダ１５２Ａはワード線活性化信号ＷＬＡ及び列選択信号ＣＳＬＡをメモリセルアレイ回路１１０へ出力する。これにより、書き込み対象のデュアルポートＤＲＡＭセル１０にデータが書き込まれる。
【００４８】
また、アクセス回路１５０Ｂは行デコーダ１５１Ｂ、列デコーダ１５２Ｂ、及び、制御回路１５３Ｂを含んでおり、上述のアクセス回路１５０Ａと同様に動作する。
【００４９】
このような構成により、アクセス回路１５０Ａは複数のデュアルポートＤＲＡＭセル１０のうちの所望のデュアルポートＤＲＡＭセル１０に対するデータの読み出し及び書き込みを、対応するビット線ＢＬ１１又はＺＢＬ１１を介して実施可能であり、同様にアクセス回路１５０Ｂは所望のデュアルポートＤＲＡＭセル１０に対するデータの読み出し及び書き込みを、対応するビット線ＢＬ１２又はＺＢＬ１２を介して実施可能である。アクセス回路１５０Ａ，１５０Ｂは基本的には互いに独立して動作可能であるが、図４に示すタイミングチャートに従って動作する。
【００５０】
図４において、期間ＴＡ中は、アクセス回路１５０ＡがアクセスしているデュアルポートＤＲＡＭセル１０に接続されたビット線ＢＬ１１，ＺＢＬ１１の電位ないしは信号ＢＬＡ，ＺＢＬＡが、対応のセンスアンプ３０Ａによって増幅される期間である。具体的には、増幅期間ＴＡはワード線活性化信号ＷＬＡの立ち上がりからビット線ＢＬ１１，ＺＢＬ１１の電位ＢＬＡ，ＺＢＬＡの変化が終了するまでの間の期間である。デュアルポートＤＲＡＭ１００では増幅期間ＴＡの間或いはセンス開始期間ＴＡα（増幅期間ＴＡ＋当該期間ＴＡ直前の期間α）の間（従って少なくとも増幅期間ＴＡの間）、アクセス回路１５０Ｂは、アクセス回路１５０ＡがアクセスしているデュアルポートＤＲＡＭセル１０に接続されたビット線ＢＬ１２，ＺＢＬ１２の電位ないしは信号ＢＬＢ，ＺＢＬＢを変化させないように構成されている。
【００５１】
ここで、既述の図２７に示すようにビット線ＢＬ１２，ＺＢＬ１２の電位ＢＬＢ，ＺＢＬＢが変化するのは、センス開始期間と書き込み時にビット線ＢＬ１２，ＺＢＬ１２の電位が反転する期間との合計として与えられる期間ＴＢ１、及び、ビット線ＢＬ１２，ＺＢＬ１２のイコライズ期間ＴＢ２である。期間ＴＢ１はワード線活性化信号ＷＬＢの立ち上がり開始と共に始まり、期間ＴＢ２はワード線活性化信号ＷＬＢの立ち下がり開始と共に始まる。
【００５２】
そこで、アクセス回路１５０Ｂはワード線活性化信号ＷＬＢの立ち上がり開始及び立ち下がり開始のタイミングを遅らせることによって期間ＴＡ又はＴＡαが期間ＴＢ１，ＴＢ２と重ならないようにし、これにより期間ＴＡ又はＴＡα中にビット線ＢＬ１２，ＺＢＬ１２の電位ＢＬＢ，ＺＢＬＢが変化するのを回避している。具体的には、期間ＴＡ又はＴＡα中、電位増幅中のビット線ＢＬ１１，ＺＢＬ１１に隣接するビット線ＢＬ１２，ＺＢＬ１２に接続されたデュアルポートＤＲＡＭセル１０に対してはワード線活性化信号ＷＬＢを変化させないように、アクセス回路１５０Ｂは動作する。
【００５３】
このとき、列選択信号ＣＳＬＢやセンスアンプ３０Ｂの活性化信号ＳＥＢ，ＺＳＥＢはワード線活性化信号ＷＬＢのタイミングを基準にして生成されるので、ワード線活性化信号ＷＬＢの遅延に伴って列選択信号ＣＳＬＢやセンスアンプ活性化信号ＳＥＢ，ＺＳＥＢも遅延させることができる。
【００５４】
同様に、アクセス回路１５０Ａも、アクセス回路１５０Ｂについての増幅期間ＴＢの間或いはセンス開始期間ＴＢαの間、電位増幅中のビット線ＢＬ１２，ＺＢＬ１２に隣接するビット線ＢＬ１１，ＺＢＬ１１に接続されたデュアルポートＤＲＡＭセル１０に対しては活性化信号ＷＬＡを変化させないように動作する。
【００５５】
アクセス回路１５０Ａのこのような動作は図５に一例として示す制御信号発生回路１５４及びタイミング遅延回路１５５によって実現され、アクセス回路１５０Ｂについても同様の回路が適用される。なお、制御信号発生回路１５４及びタイミング遅延回路１５５はアクセス回路１５０Ａの制御回路１５３Ａ内に設けられている。
【００５６】
まず、制御信号発生回路１５４では、センスアンプ活性化信号ＳＥＡの反転信号を遅延させた信号と後述の信号ＷＬＥＡとをＮＡＮＤ回路１５４１によってＮＡＮＤ演算（否定論理積演算）を行い、演算結果を制御信号ＷＬＯＮＡとして出力する。同様にして、アクセス回路１５０Ｂの制御回路１５３Ｂにおいて制御信号ＷＬＯＮＢが生成される。制御信号ＷＬＯＮＡ，ＷＬＯＮＢは、図１に示すようにアクセス回路１５０Ｂ，１５０Ａの制御回路１５３Ｂ，１５３Ａへそれぞれ送信され、図５に示すように制御回路１５３Ｂ，１５３Ａ内のタイミング遅延回路１５５へそれぞれ入力される。
【００５７】
タイミング遅延回路１５５において、ＮＡＮＤフリップフロップ１５５１の出力とＮＡＮＤフリップフロップ１５５４の入力との間に、複数のＮＯＴ回路ないしはインバータから成る遅延回路１５５２及びＮＡＮＤ回路１５５３がこの順序で接続されている。後段のフリップフロップ１５５４の出力信号がタイミング遅延されたワード線活性化信号ＲＤＥＡにあたる。なお、上述のようにワード線活性化信号ＲＤＥＡに基づいて行デコーダ１５１Ａがワード線活性化信号ＷＬＡを生成する（図１参照）。ワード線活性化信号ＲＤＥＡは遅延回路１５５５によって遅延された後、ワード線活性化信号ＺＲＤＥＡ（制御回路１５０Ａ内で生成される）と共に前段のフリップフロップ１５５１へ入力される。なお、両信号ＲＤＥＡ，ＺＲＤＥＡは常に相補ではない。
【００５８】
ＮＡＮＤ回路１５５３には遅延回路１５５２の出力信号及び制御信号ＷＬＯＮＢが入力される。これにより、制御信号ＷＬＯＮＢが”０”の期間中、すなわちセンス開始期間ＴＢα中は、ワード線活性化信号ＲＤＥＡが、従ってワード線活性化信号ＷＬＡが変化しない（図４参照）。
【００５９】
上記遅延回路１５５５は、ワード線活性化信号ＲＤＥＡと、当該信号ＲＤＥＡをＮＯＴ回路で遅延させた信号ＲＤＥＡと、をＮＡＮＤ回路を介して出力する。この遅延回路１５５５は読み出し及び書き込み動作時に必要なワード線ＷＬの活性化期間を決定するものである。
【００６０】
前段のフリップフロップ１５５１の出力が上記信号ＷＬＥＡであり、上述のように制御信号発生回路１５４へ入力される。このとき、制御信号発生回路１５４では信号ＷＬＥＡの入力から制御信号ＷＬＯＮＡの生成までの間にはＮＡＮＤ回路１５４しか無いが、タイミング遅延回路１５５では信号ＷＬＥＡの入力からワード線活性化信号ＲＤＥＡの生成までの間には回路１５５２，１５５３，１５５４がある。また、ワード線活性化信号ＲＤＥＡからワード線活性化信号ＷＬＡを得るにはさらに何段かの回路が存在する。このため、図４に示すように制御信号ＷＬＯＮＡ，ＷＬＯＮＢが遷移した後にワード線活性化信号ＷＬＡ，ＷＬＢが遷移し、両者の遷移タイミングのずれ時間が上記期間αに対応する。すなわち、期間αは信号ＷＬＥＡ，ＷＬＥＢが入力された回路以降の回路段数によって調整可能である。
【００６１】
このようにタイミング遅延回路１５５はアクセス回路１５０Ａ，１５０Ｂの動作タイミングを、より具体的には増幅期間ＴＡ，ＴＢ中にあるビット線ＢＬ１１，ＺＢＬ１１，ＢＬ１２，ＺＢＬ１２が接続されているデュアルポートＤＲＡＭセル１０に接続されたワード線ＷＬ１２，ＷＬ１１の電位ＷＬＢ，ＷＬＡが変化し始めるタイミングを遅延させる。これにより、上記電位ＷＬＢ，ＷＬＡを増幅期間ＴＡ，ＴＢ中或いはセンス開始期間ＴＡα，ＴＢα中変化させないようにすることができる。
【００６２】
このため、デュアルポートＤＲＡＭ１００では、ビット線ＢＬ１１，ＢＬ１２が互いに交互に配列されると共にオープンビット構成を成していても、隣接するビット線ＢＬ１１，ＢＬ１２間でのクロストークノイズを防止することができ、その結果、クロストークノイズによるデータの破壊を無くすことができる。
【００６３】
ところで、期間ＴＡ又はＴＡαと期間ＴＢ又はＴＢαとが同時に開始することも考えられ、このとき制御信号ＷＬＯＮＡ，ＷＬＯＮＢの双方が同時に”０”になる。例えば制御回路１５３Ｂの制御信号発生回路１５４を図６に例示する制御信号発生回路１５４Ｂに変えることによりそのようなケースに対処可能である。すなわち、制御信号発生回路１５４Ｂによれば制御信号ＷＬＯＮＡに基づく処理を制御信号ＷＬＯＮＢのそれよりも優先させた動作が可能になる。
【００６４】
制御信号発生回路１５４Ｂは図５の制御信号発生回路１５４に回路１５４２を付加されて成る。当該回路１５４２では、まず、ＮＯＲ回路１５４３によって制御信号ＷＬＯＮＡ，ＷＬＯＮＢのＮＯＲ演算（否定論理和演算）を行うと共に、ＮＯＲ回路１５４４によってワード線活性化信号ＲＤＥＡ，ＲＤＥＢのＮＯＲ演算を行う。そして、ＮＯＲ回路１５４３の演算結果を遅延させた信号とＮＯＲ回路１５４４の出力信号とをＮＡＮＤ回路１５４５によってＮＡＮＤ演算する。制御信号発生回路１５４ＢではＮＡＮＤ回路１５４５の演算結果と、信号ＷＬＥＢと、センスアンプ活性化信号ＳＥＢの遅延反転信号と、がＮＡＮＤ回路１５４１に入力される。なお、制御信号発生回路１５４Ｂに替えて当該回路１５４Ｂと同様の回路を制御回路１５３Ａに設けても構わない。
【００６５】
＜実施の形態２＞
図７に実施の形態２に係る半導体記憶装置としてのデュアルポートＤＲＡＭ２００を説明するための回路図を示す。図７に示すようにデュアルポートＤＲＡＭ２００は、メモリセルアレイ回路２１０と、当該メモリセルアレイ回路２１０に接続された周辺回路２５０と、に大別される。周辺回路２５０は２個のアクセス回路２５０Ａ，２５０Ｂを含んでおり、両アクセス回路２５０Ａ，２５０Ｂのいずれもがメモリセルアレイ回路２１０中の単一のデュアルポートＤＲＡＭセル２０へアクセス可能である。
【００６６】
図７に示すようにメモリセルアレイ回路２１０は一例として２個の単位回路２１０Ｕを含んでおり、図８を参照しつつ単位回路２１０Ｕを説明する。
【００６７】
単位回路２１０Ｕは、デュアルポートＤＲＡＭセル２０と、センスアンプ３０Ａ，３０Ｂと、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と、ワード線群ＷＬと、を含んでいる。
【００６８】
デュアルポートＤＲＡＭセル２０は２個のメモリセル１０Ｐ，１０Ｑを含んでおり、互いに相補のデータを保持する。メモリセル１０Ｐ，１０Ｑはそれぞれ既述のデュアルポートＤＲＡＭセル１０（図３参照）と同様の構成を有している。すなわち、各メモリセル１０Ｐ，１０Ｑは互いに一端が接続された２個のアクセストランジスタ１１，１２及びキャパシタ１３で構成されている。そして、２個のアクセストランジスタ１１のゲートは共にワード線ＷＬ１１に接続されている一方、２個のアクセストランジスタ１２のゲートは共にワード線ＷＬ１２に接続されている。
【００６９】
図８では２つのデュアルポートＤＲＡＭセル２０を例示しているが、デュアルポートＤＲＡＭセル２０はビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４との接続形態によって２つのブロックに大別される。まず、一のブロックに属するデュアルポートＤＲＡＭセル２０（以下「デュアルポートＤＲＡＭセル２１」とも呼ぶ）では、メモリセル１０Ｐの２個のアクセストランジスタ１１，１２はビット線ＢＬ１，ＢＬ２間に直列接続されていると共に、メモリセル１０Ｑの２個のアクセストランジスタ１１，１２はビットＢＬ３，ＢＬ４間に直列接続されている。これに対して、他のブロックに属するデュアルポートＤＲＡＭセル２０（以下「デュアルポートＤＲＡＭセル２２」とも呼ぶ）では、メモリセル１０Ｐの２個のアクセストランジスタ１１，１２はビット線ＢＬ３，ＢＬ２間に直列接続されていると共に、メモリセル１０Ｑの２個のアクセストランジスタ１１，１２はビットＢＬ１，ＢＬ４間に直列接続されている。このため、図８に示すように、ビット線ＢＬ１，ＢＬ３は（立体）交差するないしはツイストすることになる。
【００７０】
そして、ビット線ＢＬ１，ＢＬ３はいわゆる折り返しビット線（Ｆｏｌｄｅｄ　Ｂｉｔ　Ｌｉｎｅ）の構成を成すようにセンスアンプ３０Ａに接続されている。すなわち、対を成すビット線ＢＬ１，ＢＬ３はセンスアンプ３０Ａに対して同じ方向に延在している。同様に、ビット線ＢＬ２，ＢＬ４も折り返しビット線の構成を成すようにセンスアンプ３０Ｂに接続されている。
【００７１】
センスアンプ３０Ａはビット線ＢＬ１，ＢＬ３に対して相補のデータＢＬＡ，ＺＢＬＡをそれぞれ入出力し、これによりメモリセル１０Ｐ，１０ＱのポートＡを介してデータＢＬＡ，ＺＢＬＡの書き込み及び読み出しを行う。同様に、センスアンプ３０Ｂはビット線ＢＬ２，ＢＬ４及びメモリセル１０Ｐ，１０ＱのポートＢを介してデータＢＬＢ，ＺＢＬＢの書き込み及び読み出しを行う。更に、センスアンプ３０Ａは相補の入出力データＩＯＡ，ＺＩＯＡの信号線に接続されており、センスアンプ３０Ｂは相補の入出力データＩＯＢ，ＺＩＯＢの信号線に接続されている。なお、複数の単位回路２１０Ｕ間で対応するセンスアンプ３０Ａ，３０Ｂに繋がる、データＩＯＡ，ＺＩＯＡ，ＩＯＢ，ＺＩＯＢの信号線は互いに接続されている。
【００７２】
図８にはデュアルポートＤＲＡＭセル２０，２１が２個ずつの場合を図示しているが、デュアルポートＤＲＡＭセル２０，２１は１個又は３個以上であっても構わない。
【００７３】
図７に戻り、アクセス回路２５０Ａは行デコーダ２５１Ａ、列デコーダ２５２Ａ、入出力回路（図中では「Ｉ／Ｏ」と表記）２５４Ａ、及び、データ反転器２５５を含んでいる。
【００７４】
行デコーダ２５１Ａはワード線ＷＬ１１に接続されており、アクセス対象のデュアルポートＤＲＡＭセル２０のアドレスＡｄＡを受信して所定のワード線ＷＬ１１にワード線活性化信号ＷＬＡを印加する。なお、複数の単位回路２１０Ｕ間で対応するデュアルポートＤＲＡＭセル２０にはワード線活性化信号ＷＬＡ，ＷＬＢが共通に与えられるようにワード線ＷＬ１１，ＷＬ１２が共通に接続されている。列デコーダ２５２Ａはセンスアンプ３０Ａに接続されており、アクセス対象のデュアルポートＤＲＡＭセル２０のアドレスＡｄＡを受信して所定のセンスアンプ３０Ａに列選択信号ＣＳＬＡを出力する。これにより、アクセス回路２５０Ａは、ビット線ＢＬ１，ＢＬ３を介してデュアルポートＤＲＡＭセル２０に対するデータの読み出し及び書き込みを実施する。
【００７５】
入出力回路２５４ＡはデータＩＯＡ，ＺＩＯＡの信号線に接続されている一方で、読み出し命令ＲｅＡ及び書き込み命令ＷｅＡの端子及びデータ反転器２５５の一の入出力端子に接続されている。
【００７６】
データ反転器２５５はデータＱＡ用の他の入出力端子と、アクセス対象のデュアルポートＤＲＡＭセル２０のアドレスＡｄＡを受信する端子と、を更に有している。データ反転器２５５は、書き込むデータＱＡ（の”０”／”１”ないしは”Ｈｉｇｈ”／”Ｌｏｗ”）をアドレスＡｄＡに応じて反転して入出力回路２５４Ａへ出力する一方で、入出力回路２５４Ａを介して読み出されたデータをアドレスＡｄＡに応じて反転して読み出しデータＱＡとして出力する。より具体的には、上述の一のブロックに属するデュアルポートＤＲＡＭセル２１のデータは反転することなく出力し、これに対して上述の他のブロックに属するデュアルポートＤＲＡＭセル２２のデータは反転して出力する。
【００７７】
このため、ランダムアクセスメモリセル２０，２１間でビット線ＢＬ１とビット線ＢＬ３との接続形態が異なる（ツイストしている）構成において、いずれのアクセス回路２５０Ａ，２５０Ｂでアクセスしてもデータ（の極性）を一致させることができる。すなわち、従来のデュアルポートＤＲＡＭ８００（図２８参照）とは異なり、デュアルポートＤＲＡＭ２００によれば、入出力データの極性がアクセスするポートに依存しない。
【００７８】
ここで、図９にデータ反転器２５５の具体例を示す。データ反転器２５５において、入出力制御回路２５５３，２５５４間に入力用（又は書き込み用）回路２５５１及び出力用（又は読み出し用）回路２５５２が並列に設けられている。そして、いずれの回路２５５１，２５５２も入力データを反転させずに出力する経路及び入力データを反転させて出力する経路を有しており、両経路上にそれぞれセレクタないしはアナログスイッチが設けられている。これら２個のセレクタはアドレスＡｄＡに応じて択一的にオンする。
【００７９】
例えば図７において４行のデュアルポートＤＲＡＭセル２０に対して紙面上方から行アドレス”００”，”０１”，”１０”，”１１”と付与した場合、行アドレス”０１”，”１０”間でビット線ＢＬ１，ＢＬ３がツイストしている。このとき、データの反転の要否は行アドレスの上位１ビットで判定可能なので、図９のデータ反転器２５５では行アドレスの上位１ビットをアドレス信号ＡｄＡとして用いる。すなわち、アドレス信号ＡｄＡ及びこれの反転信号を相補的に２個のセレクタの制御信号として用いることにより、当該２個のセレクタを択一的にオンすることができる。
【００８０】
なお、データ反転器２５５は、入力されたデータ及びアドレスＡｄＡの排他的論理和演算を行って出力する回路に相当する。
【００８１】
図７に戻り、アクセス回路２５０Ｂは行デコーダ２５１Ｂ、列デコーダ２５２Ｂ、及び、入出力回路２５４Ｂを含んでいる。
【００８２】
行デコーダ２５２Ｂはワード線ＷＬ１２に接続されており、アクセス対象のデュアルポートＤＲＡＭセル２０のアドレスＡｄＢを受信して所定のワード線ＷＬ１２にワード線活性化信号ＷＬＢを印加する。列デコーダ２５２Ｂはセンスアンプ３０Ｂに接続されており、アクセス対象のデュアルポートＤＲＡＭセル２０のアドレスＡｄＢを受信して所定のセンスアンプ３０Ｂに列選択信号ＣＳＬＢを出力する。これにより、アクセス回路２５０Ｂは、ビット線ＢＬ２，ＢＬ４を介してデュアルポートＤＲＡＭセル２０に対するデータの読み出し及び書き込みを実施する。
【００８３】
入出力回路２５４ＢはデータＩＯＢ，ＺＩＯＢの信号線に接続されている一方で、読み出し命令ＲｅＢ、書き込み命令ＷｅＢ、及び、入出力データＱＢの端子に接続されている。
【００８４】
＜実施の形態３＞
図１０に実施の形態３に係る半導体記憶装置としてのデュアルポートＤＲＡＭ３００を説明するためのブロック図を示す。また、図１１及び図１２にデュアルポートＤＲＡＭ３００のメモリセルアレイ回路３１０を説明するための回路図を示す。なお、図１１及び図１２は分割線Ｌ３１０を介して連続する。
【００８５】
図１０に示すように、デュアルポートＤＲＡＭ３００は、メモリセルアレイ回路３１０と、当該メモリセルアレイ回路３１０に接続された周辺回路３５０と、に大別される。周辺回路３５０は２個のアクセス回路３５０Ａ，３５０Ｂ及び行アドレス比較器（ないしは判定回路）３５４を含んでおり、上記２個のアクセス回路３５０Ａ，３５０Ｂのいずれもがメモリセルアレイ回路３１０中の単一のデュアルポートＤＲＡＭセル２０（図１１参照）へアクセス可能である。
【００８６】
まず、図１１及び図１２を参照してメモリセルアレイ回路３１０を説明する。図１１及び図１２に示すようにメモリセルアレイ回路３１０は一例として４個の単位回路３１０Ｕを含んでいる。単位回路３１０Ｕは、デュアルポートＤＲＡＭセル２０と、センスアンプ３０Ａ，３０Ｂと、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と、ワード線群ＷＬ（ワード線ＷＬ１１，ＷＬ１２を含む）と、列選択回路４０Ａ，４０Ｂと、書き込み支援回路５０Ａ，５０Ｂとを含んでいる。なお、以下の説明ではデュアルポートＤＲＡＭセル２０については既述の図８をも参照する。
【００８７】
単位回路３１０Ｕでは、デュアルポートＤＲＡＭセル２０の一のメモリセル１０Ｐが有するアクセストランジスタ１１，１２はビット線ＢＬ１，ＢＬ２間に直列接続されており、他のメモリセル１０Ｑが有するアクセストランジスタ１１，１２はビット線ＢＬ３，ＢＬ４間に直列接続されている。そして、デュアルポートＤＲＡＭセル２０の２個のアクセストランジスタ１１のゲート（ないしは制御端子）は共にワード線群ＷＬの一のワード線ＷＬ１１に接続されており、２個のアクセストランジスタ１２のゲートは共に上記ワード線群ＷＬの他のワード線ＷＬ１２に接続されている。なお、単位回路３１０Ｕでは全てのデュアルポートＤＲＡＭセル２０が同様にビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続されている。
【００８８】
なお、図１１及び図１２には各単位回路３１０Ｕが２個のデュアルポートＤＲＡＭセル２０を含む場合を例示しており、必要に応じて各デュアルポートＤＲＡＭセル２０用のワード線活性化信号ＷＬＡを末尾に＜０＞又は＜１＞を付すことにより区別することにする。また、例えばＷＬＡ＜０＞及びＷＬＡ＜１＞をまとめてＷＬＡ＜１：０＞と表記する。その他の符号にも同様の表記方法を用いる。
【００８９】
なお、各単位回路３１０Ｕを１個又は３個以上のデュアルポートＤＲＡＭセル２０を含むように構成することも可能である。
【００９０】
そして、ビット線ＢＬ１，ＢＬ３がいわゆる折り返しビット線の構成を成すようにセンスアンプ３０Ａに接続されており、同様に、ビット線ＢＬ２，ＢＬ４も折り返しビット線の構成を成すようにセンスアンプ３０Ｂに接続されている。図１１及び図１２にはフリップフロップ回路で構成したセンスアンプ３０Ａ，３０Ｂを例示しており、当該フリップフロップは電源電位ＶＳＳ，ＶＤＤ（＞ＶＳＳ）間に接続されている。なお、センスアンプ３０Ａはセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡにより電源電位ＶＳＳ，ＶＤＤへの接続が制御され、センスアンプ３０Ｂはセンスアンプ活性化信号ＳＥＢ，ＺＳＥＢにより電源電位ＶＳＳ，ＶＤＤへの接続が制御される。
【００９１】
このようにセンスアンプ３０Ａ，３０Ｂをフリップフロップで構成することにより、ビット線ＢＬ１，ＢＬ３上のデータＢＬＡ，ＺＢＬＡは相補の関係にあり、ビット線ＢＬ２，ＢＬ４上のデータＢＬＢ，ＺＢＬＢは相補の関係にある。
【００９２】
ここで、メモリセル１０Ｐ，１０Ｑの両ポートＡを総称して「第１ポート」と呼び、メモリセル１０Ｐ，１０Ｑの両ポートＢを総称して「第２ポート」と呼び、メモリセル１０Ｐ，１０Ｑの両アクセストランジスタ１１のゲートを総称して「第１制御端子」と呼び、メモリセル１０Ｐ，１０Ｑの両アクセストランジスタ１２のゲートを総称して「第２制御端子」と呼ぶとき、デュアルポートＤＲＡＭセル２０は第１及び第２ポート、並びに、第１及び第２ポートを介したアクセスをそれぞれ制御する第１及び第２制御端子を有する。
【００９３】
さらに、ビット線ＢＬ１，ＢＬ３を総称して「第１ビット線」と呼び、ビット線ＢＬ２，ＢＬ４を総称して「第２ビット線」と呼ぶとき、第１及び第２ビット線は第１及び第２ポートにそれぞれ接続されている。また、デュアルポートＤＲＡＭセル２０の上記第１及び第２制御端子は（第１及び第２）ワード線ＷＬ１１，ＷＬ１２にそれぞれ接続されている。そして、上記第１及び第２ビット線に（第１及び第２）センスアンプ３０Ａ，３０Ｂがそれぞれ接続されている。
【００９４】
単位回路１１０Ｕでは、ビット線ＢＬ１，ＢＬ３上にスイッチング素子としてのＭＯＳＦＥＴがそれぞれ設けられており、これら２個のＭＯＳＦＥＴのゲートには列選択信号ＣＳＬＡが共通に与えられる。すなわち、これら２個のＭＯＳＦＥＴはアクセス回路３５０Ａがビット線ＢＬ１，ＢＬ３を介してポートＡへアクセスするのを制御する列選択回路４０Ａを構成する。同様に、ビット線ＢＬ２，ＢＬ４上にはスイッチング素子としてのＭＯＳＦＥＴがそれぞれ設けられており、これら２個のＭＯＳＦＥＴはアクセス回路３５０Ｂがビット線ＢＬ２，ＢＬ４を介してポートＢへアクセスするのを制御する列選択回路４０Ｂを構成する。この列選択回路４０Ｂを成す２個のＭＯＳＦＥＴのゲートには列選択信号ＣＳＬＢが共通に与えられる。
【００９５】
そして、ビット線ＢＬ２，ＢＬ４においてセンスアンプ３０Ｂと列選択回路４０Ｂとの間の経路途中から信号線５２Ａ，５４Ａが分岐しており、当該信号線５２Ａ，５４Ａはビット線ＢＬ２，ＢＬ４と信号ＩＯＡ，ＺＩＯＡの信号線とに繋がっている。信号線５２Ａ，５４Ａ上には例えばＭＯＳＦＥＴから成るスイッチング素子５７Ａ，５９Ａがそれぞれ設けられており、これら２個のＭＯＳＦＥＴのゲートには列選択信号ＳＳＬＢが共通に与えられる。このとき、信号線５２Ａ，５４Ａ（総称して「第１信号線」）と、スイッチング素子５７Ａ，５９Ａ（総称して「第１スイッチング素子」）とで以て、アクセス回路３５０Ａ用の書き込み支援回路５０Ａが構成される。
【００９６】
他方、ビット線ＢＬ１，ＢＬ３においてセンスアンプ３０Ａと列選択回路４０Ａとの間の経路途中から信号線５１Ｂ，５３Ｂが分岐しており、当該信号線５１Ｂ，５３Ｂはビット線ＢＬ１，ＢＬ３と信号ＩＯＢ，ＺＩＯＢの信号線とに繋がっている。信号線５１Ｂ，５３Ｂ上には例えばＭＯＳＦＥＴから成るスイッチング素子５６Ｂ，５８Ｂがそれぞれ設けられており、これら２個のＭＯＳＦＥＴのゲートには列選択信号ＳＳＬＡが共通に与えられる。このとき、信号線５１Ｂ，５３Ｂ（総称して「第２信号線」）と、スイッチング素子５６Ｂ，５８Ｂ（総称して「第２スイッチング素子」）とで以て、アクセス回路３５０Ｂ用の書き込み支援回路５０Ｂが構成される。
【００９７】
このとき、書き込み支援回路５０Ａによればアクセス回路３５０Ａはビット線ＢＬ２，ＢＬ４を介してデュアルポートＤＲＡＭセル２０へアクセス可能であり、同様に書き込み支援回路５０Ｂによればアクセス回路３５０Ｂはビット線ＢＬ１，ＢＬ３を介してデュアルポートＤＲＡＭセル２０へアクセス可能である。
【００９８】
図１１及び図１２に示すようにメモリセルアレイ回路３１０は２つのブロックに分けられており、各ブロックには一例として２個の単位回路３１０Ｕが含まれている。そして、メモリセルアレイ回路３１０は、単一のブロック内の列選択回路４０Ａ，４０Ｂにはそれぞれ別々の列選択信号ＣＳＬＡ＜０＞，ＣＳＬＡ＜１＞，ＣＳＬＢ＜０＞，ＣＳＬＢ＜１＞が与えられるように構成されている。同様に単一のブロック内の書き込み支援回路５０Ａ，５０Ｂにもそれぞれ別々の列選択信号ＳＳＬＢ＜０＞，ＳＳＬＢ＜１＞，ＳＳＬＡ＜０＞，ＳＳＬＡ＜１＞が与えられるようにメモリセルアレイ回路３１０は構成されている。このため、単一のブロックに属する回路４０Ａ，４０Ｂ，５０Ａ，５０Ｂは互いに独立に活性化可能（制御可能）に構成されている。なお、異なるブロック間では列選択信号ＣＳＬＡ，ＣＳＬＢ，ＳＳＬＡ，ＳＳＬＢの共有（重複）は許されている。
【００９９】
なお、（ブロック分けに関わりなく）単位回路３１０Ｕ間で対応するデュアルポートＤＲＡＭセル２０のワード線ＷＬ１１，ＷＬ１２は共通に接続されており、単位回路３１０Ｕ間でセンスアンプ３０Ａにはセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡが共通に与えられ、センスアンプ３０Ｂについても同様である。また、信号ＩＯＡ，ＺＩＯＡ，ＩＯＢ，ＺＩＯＢの信号線は各ブロック毎に設けられている。
【０１００】
図１０に戻り、アクセス回路３５０Ａは行デコーダ３５１Ａ、列デコーダ３５２Ａ、及び、制御回路３５３Ａを含んでおり、アクセス回路３５０Ｂは行デコーダ３５１Ｂ、列デコーダ３５２Ｂ、及び、制御回路３５３Ｂを含んでいる。なお、デュアルポートＤＲＡＭ３００における各種信号の生成及び入出力は基本的には既述のデュアルポートＤＲＡＭ１００におけるそれと同様であるが、構成の相違に起因してデュアルポートＤＲＡＭ３００は特有の動作を行う。
【０１０１】
特に、デュアルポートＤＲＡＭ３００の周辺回路３５０は行アドレス比較器（ないしは判定回路）３５４を含んでおり、アクセス回路３５０Ａ，３５０Ｂは行アドレス比較器３５４が出力する行アドレス比較結果信号Ｈｉｔを利用して書き込み動作を行う。
【０１０２】
詳細には、行アドレス比較器３５４は、アクセス回路３５０Ａ，３５０Ｂがアクセスの対象とするデュアルポートＤＲＡＭセル２０の情報（具体的には行アドレス信号ＲａＡ，ＲａＢ）を取得し、両行アドレス（信号）ＲａＡ，ＲａＢを比較する。換言すれば、アクセス対象の２個のデュアルポートＤＲＡＭセル２０が同一のワード線群ＷＬに接続されているか否かを判定する。そして、行アドレス比較器３５４は比較結果を行アドレス比較結果信号Ｈｉｔとしてアクセス回路３５０Ａ，３５０Ｂ、より具体的には列デコーダ３５２Ａ，３５２Ｂへ出力する。例えば両行アドレスＲａＡ，ＲａＢが等しい場合には”１”（又は”Ｈｉｇｈ”）を信号Ｈｉｔとして出力し、そうでない場合には”０”（又は”Ｌｏｗ”）を信号Ｈｉｔとして出力する。
【０１０３】
そして、行アドレス比較器３５４が２個のアクセス対象セル２０は同じ行アドレスを有する、すなわち両アクセス対象セル２０が同一のワード線群ＷＬに接続されていると判定した場合、アクセス回路３５０Ａは、アクセス対象セル２０へのデータの書き込み時に、書き込み支援回路５０Ａのスイッチング素子５７Ａ，５９Ａをオンにすることにより（このオン制御はアクセス回路３５０Ｂによる）、ビット線ＢＬ１，ＢＬ３のみならず信号線５２Ａ，５４Ａをも介して書き込みを行う。同様にそのような場合、アクセス回路３５０Ｂも、ビット線ＢＬ２，ＢＬ４のみならず信号線５１Ｂ，５３Ｂをも介して書き込みを行う。
【０１０４】
アクセス回路３５０Ａ，３５０Ｂのこのような書き込み動作は列選択信号ＣＳＬ，ＳＳＬによって実現される。ここでは、図１３のタイミングチャートを参照しつつ、例えばアクセス回路３５０Ａが、ワード線活性化信号ＷＬＡ＜０＞，ＷＬＢ＜０＞が印加されるワード線群ＷＬに接続された一のデュアルポートＤＲＡＭセル２０にデータを書き込むと同時に、アクセス回路３５０Ｂが上記ワード線群ＷＬに接続された他のデュアルポートＤＲＡＭセル２０からデータを読み出す場合を例に挙げる。
【０１０５】
この場合、ワード線ＷＬ１１，ＷＬ１２にはワード線活性化信号ＷＬＡ＜０＞，ＷＬＢ＜０＞が同時に印加されて、上記一のデュアルポートＤＲＡＭセル２０のデータが対応のセンスアンプ３０Ａで増幅されると共に上記他のデュアルポートＤＲＡＭセル２０のデータが対応のセンスアンプ３０Ｂで増幅される。ここで、メモリセルアレイ回路３１０の上述の構成によれば、上記２個のデュアルポートＤＲＡＭセル２０に繋がる各センスアンプ３０Ａにはセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡが共通に（同時に）与えられ、各センスアンプ３０Ｂについても同様である。このため、上記センスアンプ３０Ａ，３０Ｂと対を成すセンスアンプ３０Ｂ，３０Ａも活性化しており、当該センスアンプ３０Ｂ，３０ＡにもデュアルポートＤＲＡＭセル２０のデータが入力される。
【０１０６】
その後、列選択信号ＣＳＬＢ＜１＞によって上記他のデュアルポートＤＲＡＭセル２０のデータが列選択回路４０Ｂ及びビット線ＢＬ２，ＢＬ４を介してデータＩＯＢ，ＺＩＯＢとして外部へ読み出される。他方、列選択信号ＣＳＬＡ＜０＞によって、上記一のデュアルポートＤＲＡＭセル２０のデータが列選択回路４０Ａ及びビット線ＢＬ１，ＢＬ３を介してセンスアンプ３０Ａに書き込まれる。
【０１０７】
このとき、書き込むデータがその直前に読み出され保持していたデータと異なる場合、単位回路３１０Ｕ内で対を成すセンスアンプ３０Ａ，３０ＢのデータがデュアルポートＤＲＡＭセル２０を介して衝突してしまう（正常に書き込み動作が行えなえず相補の関係が崩れてしまう）。
【０１０８】
そこでデュアルポートＤＲＡＭ３００では図１３の期間Ｔに示すように、列選択信号ＣＳＬＡ＜０＞によって列選択回路４０Ａを活性化すると同時に、列選択信号ＳＳＬＢ＜０＞によって書き込み支援回路５０Ａを活性化する。そして、アクセス回路３５０Ａは、列選択回路４０Ａ及びビット線ＢＬ１，ＢＬ３を介してセンスアンプ３０Ａにデータを書き込むと同時に、書き込み支援回路５０Ａ（換言すれば信号線５２Ａ，５４Ａ）及びビット線ＢＬ２，ＢＬ４を介してセンスアンプ３０Ｂにも同じデータを書き込む。このようにポートＡ，Ｂの両方から書き込みを行うことにより書き込み対象セル２０を介したデータの衝突を防止することができる。
【０１０９】
アクセス回路３５０Ｂが書き込みを行う場合にも、両アクセス対象セル２０が同一のワード線群ＷＬに接続されていれば、書き込み支援回路５０Ｂを利用することにより、信号線５１Ｂ，５３Ｂ及びビット線ＢＬ１，ＢＬ３を介して書き込みを行う。
【０１１０】
かかる例に変えて両アクセス回路３５０Ａ，３５０Ｂが書き込みを行う場合についても同様の動作が実施される。
【０１１１】
図１４に列選択信号ＣＳＬＡ，ＳＳＬＡの発生回路３５５の一例を示す。信号発生回路３５５は、ＡＮＤ回路３５５１によって列アドレス信号ＣａＡと列選択線活性化信号ＣＤＥＡとの論理積を演算し、その演算結果を列選択信号ＣＳＬＡとして出力する。一方、信号発生回路３５５は、ＡＮＤ回路３５５２によって、列選択信号ＣＤＥＡ，ＣＤＥＢと、書き込み命令ＷｅＢと、行アドレス比較結果信号Ｈｉｔと、の論理積を演算する。そして、その演算結果と列アドレス信号ＣａＢとの論理積をＡＮＤ回路３５５３によって演算し、演算結果を列選択信号ＳＳＬＡとして出力する。このような列選択信号ＣＳＬＡ，ＳＳＬＡ用の信号発生回路３５５は列デコーダ３５２Ａ内に設けられている。同様に、列デコーダ３５２Ｂ内に設けられた信号発生回路３５５により、列選択信号ＣＳＬＢ，ＳＳＬＢが生成可能である。
【０１１２】
＜実施の形態４＞
図１５に実施の形態４に係る半導体記憶装置としてのデュアルポートＤＲＡＭ４００を説明するためのブロック図を示す。また、図１６及び図１７にデュアルポートＤＲＡＭ４００のメモリセルアレイ回路４１０を説明するための回路図を示す。なお、図１６及び図１７は分割線Ｌ４１０を介して連続する。
【０１１３】
図１５に示すように、デュアルポートＤＲＡＭ４００は、メモリセルアレイ回路４１０と、当該メモリセルアレイ回路４１０に接続された周辺回路４５０と、に大別される。周辺回路４５０は２個のアクセス回路４５０Ａ，４５０Ｂ及び行アドレス比較器（ないしは判定回路）４５４を含んでおり、上記２個のアクセス回路４５０Ａ，４５０Ｂのいずれもがメモリセルアレイ回路４１０中の単一のデュアルポートＤＲＡＭセル２０（図１６参照）へアクセス可能である。
【０１１４】
図１６及び図１７に示すメモリセルアレイ回路４１０及びこれの単位回路４１０Ｕは基本的には既述の図１１及び図１２のメモリセルアレイ回路３１０及び単位回路３１０Ｕから書き込み支援回路５０Ａ，５０Ｂを取り除いた構成を有している。
【０１１５】
メモリセルアレイ回路４１０は２つのブロックに分けられており、各ブロックには一例として２個の単位回路４１０Ｕが含まれている。そして、既述のメモリセルアレイ回路３１０とは異なり、メモリセルアレイ回路４１０は、単一のブロック内の各センスアンプ３０Ａに別々のセンスアンプ活性化信号ＳＥＡ＜０＞，ＺＳＥＡ＜０＞，ＳＥＡ＜１＞，ＺＳＥＡ＜１＞が与えられるように構成されている。同様に単一のブロック内の各センスアンプ３０Ｂにも別々のセンスアンプ活性化信号ＳＥＢ＜０＞，ＺＳＥＢ＜０＞，ＳＥＢ＜１＞，ＺＳＥＢ＜１＞が与えられるようにメモリセルアレイ回路４１０は構成されている。このため、単一のブロックに属するセンスアンプ３０Ａ，３０Ｂは互いに独立に活性化可能（制御可能）に構成されている。なお、異なるブロック間ではセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡ，ＳＥＢ，ＺＳＥＢの共有（重複）は許されている。
【０１１６】
図１５に戻り、アクセス回路４５０Ａは行デコーダ４５１Ａ、列デコーダ４５２Ａ、及び、制御回路４５３Ａを含んでおり、アクセス回路４５０Ｂは行デコーダ４５１Ｂ、列デコーダ４５２Ｂ、及び、制御回路４５３Ｂを含んでいる。なお、デュアルポートＤＲＡＭ４００における各種信号の生成及び入出力は基本的には既述のデュアルポートＤＲＡＭ１００におけるそれと同様であるが、構成の相違に起因してデュアルポートＤＲＡＭ４００は特有の動作を行う。
【０１１７】
特に、デュアルポートＤＲＡＭ４００の周辺回路４５０は行アドレス比較器（ないしは判定回路）４５４を含んでおり、アクセス回路４５０Ａ，４５０Ｂは行アドレス比較器４５４が出力する行アドレス比較結果信号Ｈｉｔを利用して書き込み動作を行う。
【０１１８】
詳細には、行アドレス比較器４５４は、既述の行アドレス比較器３５４（図１０参照）と同様に、行アドレス信号ＲａＡ，ＲａＢの比較によって、アクセス対象の２個のデュアルポートＤＲＡＭセル２０が同一のワード線群ＷＬに接続されているか否かを判定する。そして、行アドレス比較器４５４は比較結果を行アドレス比較結果信号Ｈｉｔとしてアクセス回路４５０Ａ，４５０Ｂ、より具体的には制御回路４５３Ａ，４５３Ｂへ出力する。
【０１１９】
そして、行アドレス比較器４５４が２個のアクセス対象セル２０は同じ行アドレスを有する、すなわち両アクセス対象セル２０が同一のワード線群ＷＬに接続されていると判定した場合、アクセス回路４５０Ａがアクセス対象セル２０への書き込みを実施する際に、アクセス回路４５０Ｂは書き込み対象セル２０に接続されたセンスアンプ３０Ｂ（ないしは書き込み支援回路）を非活性化する。すなわち、書き込み対象セル２０に接続されてはいるがアクセス回路４５０Ａが書き込み動作に利用しないビット線ＢＬ２，ＢＬ４に接続されたセンスアンプ３０Ｂをアクセス回路４５０Ｂが非活性化する。同様に上述の場合、アクセス回路４５０Ｂによる書き込み時に、書き込み対象セル２０に接続されたセンスアンプ３０Ａ（ないしは書き込み支援回路）をアクセス回路４５０Ａが非活性化する。
【０１２０】
アクセス回路４５０Ａ，４５０Ｂのこのような動作はセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡ，ＳＥＢ，ＺＳＥＢによって実現される。ここでは、上述の実施の形態３と同様に、例えばアクセス回路４５０Ａが、ワード線活性化信号ＷＬＡ＜０＞，ＷＬＢ＜０＞が与えられるワード線群ＷＬ（すなわちワード線ＷＬ１１，ＷＬ１２）に接続された一のデュアルポートＤＲＡＭセル２０にデータを書き込むと同時に、アクセス回路４５０Ｂが上記ワード線群ＷＬに接続されている他のデュアルポートＤＲＡＭセル２０からデータを読み出す場合を例に挙げる。
【０１２１】
この場合、実施の形態３で述べたように、書き込み前後のデータが異なる場合、センスアンプ３０Ａ，３０Ｂのデータが書き込み対象セル２０を介して衝突してしまう。
【０１２２】
そこでデュアルポートＤＲＡＭ４００では、制御回路４５３Ｂが、センスアンプ活性化信号ＳＥＢ＜０＞，ＺＳＥＢ＜０＞を非活性にすることにより、書き込み対象である上記一のデュアルポートＤＲＡＭセル２０のポートＢに接続されたセンスアンプ３０Ｂを非活性にする。これにより書き込み対象セル２０を介したデータの衝突を防止することができる。
【０１２３】
なお、このように書き込み時にアクセスしない側のポートに接続されたセンスアンプを非活性化するという動作は、アクセス回路４５０Ｂが書き込みを行う場合にも、又、両アクセス回路４５０Ａ，４５０Ｂが書き込みを行う場合にも適用される。
【０１２４】
センスアンプ活性化信号ＳＥＡ，ＺＳＥＡの発生回路４５５の一例を図１８に示す。信号発生回路４５５はＡＮＤ回路４５５１によってセンスアンプ活性化信号ＳＥＭＢ（制御回路４５３Ｂ内で生成される）と、書き込み命令ＷｅＢと、行アドレス比較結果信号Ｈｉｔと、の論理積を演算する。そして、信号発生回路４５５はＮＡＮＤ回路４５５２によって、ＡＮＤ回路４５５１での演算結果と、列アドレス信号ＣａＢ＜０＞とのＮＡＮＤ演算を行う。更に、信号発生回路４５５はＡＮＤ回路４５５３によって、ＮＡＮＤ演算結果とセンスアンプ活性化信号ＳＥＭＡ（制御回路４５３Ａ内で生成される）との論理積を演算し、演算結果をセンスアンプ活性化信号ＳＥＡ＜０＞として出力する一方で、当該演算結果をＮＯＴ回路４５５４によって反転してセンスアンプ活性化信号ＺＳＥＡ＜０＞として出力する。同様のセンスアンプ活性化信号発生回路４５５によって、センスアンプ活性化信号ＳＥＡ＜１＞，ＺＳＥＡ＜１＞，ＳＥＢ＜０：１＞，ＺＳＥＢ＜０：１＞を生成可能である。なお、センスアンプ活性化信号ＳＥＡ，ＺＳＥＡ用及びセンスアンプ活性化信号ＳＥＢ，ＺＳＥＢ用の信号発生回路４５５は制御回路４５３Ａ及び制御回路４５３Ｂ内にそれぞれ設けられている。
【０１２５】
＜実施の形態５＞
図１９に実施の形態５に係る半導体記憶装置としてのデュアルポートＤＲＡＭ５００を説明するためのブロック図を示す。また、図２０及び図２１にデュアルポートＤＲＡＭ５００のメモリセルアレイ回路５１０を説明するための回路図を示す。なお、図２０及び図２１は分割線Ｌ５１０を介して連続する。
【０１２６】
図１９に示すように、デュアルポートＤＲＡＭ５００は、メモリセルアレイ回路５１０と、当該メモリセルアレイ回路５１０に接続された周辺回路５５０と、に大別される。周辺回路５５０は２個のアクセス回路５５０Ａ，５５０Ｂを含んでおり、当該２個のアクセス回路５５０Ａ，５５０Ｂのいずれもがメモリセルアレイ回路５１０中の単一のデュアルポートＤＲＡＭセル２０（図２０参照）へアクセス可能である。なお、デュアルポートＤＲＡＭ５００における各種信号の生成及び入出力は基本的には既述のデュアルポートＤＲＡＭ１００におけるそれと同様であるが、構成の相違に起因してデュアルポートＤＲＡＭ５００は特有の動作を行う。
【０１２７】
図２０及び図２１に示すメモリセルアレイ回路５１０の単位回路５１０Ｕは基本的には既述の図１６及び図１７の単位回路４１０Ｕと同様の構成を有している。
【０１２８】
そして、メモリセルアレイ回路５１０は２つのブロックに分けられており、各ブロックには２個の単位回路５１０Ｕ及び１個の行選択回路５５５が含まれる。そして、既述のメモリセルアレイ回路４１０とは異なり、単一のブロック内のセンスアンプ３０Ａにはセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡが共通に与えられ、センスアンプ３０Ｂについても同様である。また、単一のブロック内の列選択回路４０Ａは列選択信号ＣＳＬＡによって共通に制御され、列選択回路４０Ｂについても同様である。但し、各ブロック間ではセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡ，ＳＥＢ，ＺＳＥＢ及び列選択信号ＣＳＬＡ，ＣＳＬＢは別々に設けられている。
【０１２９】
更に、メモリセルアレイ回路５１０では、単一のブロックに属する複数の単位回路５１０Ｕ間で対応するデュアルポートＤＲＡＭセル２０のワード線ＷＬ１１，ＷＬ１２（すなわちワード線群ＷＬ）は共通に接続されている一方で、各ブロック間ではワード線群ＷＬは互いに繋がっていない。
【０１３０】
しかも、各ブロックにおいて各ワード線群ＷＬ（すなわちワード線ＷＬ１１，ＷＬ１２）は行選択回路５５５に接続されている。行選択回路５５５はアクセス回路５５０Ａのアクセス対象セル２０が、当該行選択回路５５５が属するブロック内に存在する場合のみ選択的に、アクセス対象セル２０のワード線ＷＬ１１にワード線活性化信号ＷＬａを与えるように構成されている。また、行選択回路５５５は、ブロック内にアクセス回路５５０Ｂのアクセス対象セル２０が在る場合、アクセス対象セル２０のワード線ＷＬ１２にワード線活性化信号ＷＬｂを与えるように構成されている。
【０１３１】
従って、デュアルポートＤＲＡＭ５００によればブロック毎にワード線群ＷＬを活性化可能なので、アクセス回路５５０Ａ，５５０Ｂが異なるブロックに属するデュアルポートＤＲＡＭセル２０にそれぞれアクセスする場合、実施の形態３で述べたようなデータの衝突が起こらない。
【０１３２】
具体的には、図２０及び図２１に示すように行選択回路５５５は各ワード線ＷＬ１１にそれぞれ接続されたＡＮＤ回路５５５Ａ及び各ワード線ＷＬ１２にそれぞれ接続されたＡＮＤ回路５５５Ｂを含んでいる。
【０１３３】
ＡＮＤ回路５５５Ａは、ワード線活性化信号ＷＬＡと相補の関係にあるワード線活性化信号ＺＷＬＡの反転信号と、行選択回路活性化信号ＳＤＡと、行選択回路活性化信号ＺＳＤＡの反転信号と、の論理積を演算し、演算結果をワード線活性化信号ＷＬａとしてワード線ＷＬ１１に出力する。なお、行選択回路活性化信号ＳＤＡ，ＺＳＤＡは互いに相補の関係にある。
【０１３４】
同様に、ＡＮＤ回路５５５Ｂは、ワード線活性化信号ＷＬＢと相補の関係にあるワード線活性化信号ＺＷＬＢの反転信号と、行選択回路活性化信号ＳＤＢと、行選択回路活性化信号ＺＳＤＢの反転信号と、の論理積を演算し、演算結果をワード線活性化信号ＷＬｂとしてワード線ＷＬ１２に出力する。なお、行選択回路活性化信号ＳＤＢ，ＺＳＤＢは互いに相補の関係にある。
【０１３５】
上述の行選択回路活性化信号ＳＤＡ，ＺＳＤＡは図２２に示す一例の信号発生回路５５６によって生成される。具体的には、信号発生回路５５６は、ＡＮＤ回路５５６１によってワード線活性化信号ＲＤＥＡと列アドレス信号ＣａＡ＜０＞との論理積を演算し、その演算結果を行選択回路活性化信号ＳＤＡ＜０＞として出力すると共に、上記演算結果をＮＯＴ回路５５６２によって反転して行選択回路活性化信号ＺＳＤＡ＜０＞として出力する。同様の信号発生回路５５６により、行選択回路活性化信号ＳＤＡ＜１＞，ＺＳＤＡ＜１＞が生成可能である。なお、行選択回路活性化信号ＳＤＡ＜０：１＞，ＺＳＤＡ＜０：１＞用の信号発生回路５５６は行デコーダ５５１Ａ内に設けられている。また、行デコーダ２５１Ｂ内に設けられた同様の信号発生回路５５６により、行選択回路活性化信号ＳＤＢ＜０：１＞，ＺＳＤＢ＜０：１＞が生成可能である。
【０１３６】
また、上述のセンスアンプ活性化信号ＳＥＡ，ＺＳＥＡは図２３に示す一例の信号発生回路５５７によって生成される。具体的には、信号発生回路５５７は、ＡＮＤ回路５５７１によってセンスアンプ活性化信号ＳＥＭＡ＜０＞（制御回路５５３Ａ内で生成される）と列アドレス信号ＣａＡ＜０＞との論理積を演算し、その演算結果をセンスアンプ活性化信号ＳＥＡ＜０＞として出力すると共に、上記演算結果をＮＯＴ回路５５７２によって反転してセンスアンプ活性化信号ＺＳＥＡ＜０＞として出力する。同様の信号発生回路５５７により、センスアンプ活性化信号ＳＥＡ＜１＞，ＺＳＥＡ＜１＞，ＳＥＢ＜０：１＞，ＺＳＥＢ＜０：１＞が生成可能である。なお、センスアンプ活性化信号ＳＥＡ＜０：１＞，ＺＳＥＡ＜０：１＞用の信号発生回路５５７は制御回路５５３Ａ内に設けられており、センスアンプ活性化信号ＳＥＢ＜０：１＞，ＺＳＥＢ＜０：１＞用の信号発生回路５５７は制御回路５５３Ｂ内に設けられている。
【０１３７】
さて、各ブロックに１個又は３個以上の単位回路５１０Ｕを含まれるようにメモリセルアレイ回路５１０を構成することも可能である。このとき、各ブロックが単一の単位回路５１０Ｕ及び選択回路５５５を含む場合、すなわち各単位回路５１０Ｕ毎に選択回路５５５を設ける場合には、メモリセルアレイ回路５１０の全体においてデータの衝突を回避することができる。一般にはデュアルポートメモリでは同一アドレスのメモリセルへ同時にアクセスすることを禁止しているので、各ブロックが単一の単位回路５１０Ｕを含む場合、同じ行アドレスのワード線群ＷＬが同時に活性化されても列アドレスは異なることになる。一方、各ブロックに複数の単位回路５１０Ｕを含ませることにより、選択回路５５５を減らしてメモリセルアレイ回路５１０を小型化することができる。
【０１３８】
＜実施の形態３〜５の変形例＞
ところで、デュアルポートＤＲＡＭ１００（図２及び図３参照）において、メモリセル１０は第１及び第２ポートＡ，Ｂを有し、又、第１及び第２制御端子としてアクセストランジスタ１１，１２のゲートを有している。また、デュアルポートＤＲＡＭセル１０の上記第１及び第２制御端子は第１及び第２ワード線ＷＬ１１，ＷＬ１２にそれぞれ接続されている。さらに、例えば第１及び第２ビット線ＢＬ１１，ＢＬ１２が第１及び第２ポートＡ，Ｂにそれぞれ接続されている。そして、上記第１及び第２ビット線ＢＬ１１，ＢＬ１２に第１及び第２センスアンプ３０Ａ，３０Ｂがそれぞれ接続されている。
【０１３９】
また、デュアルポートＤＲＡＭ２００（図７及び図８参照）ではビット線ＢＬ１，ＢＬ３がツイストしているが、両ビット線ＢＬ１，ＢＬ３を総称した「第１ビット線」は第１ポートＡ及び第１センスアンプ３０Ａに接続されている。
【０１４０】
このとき、デュアルポートＤＲＡＭ１００，２００では単位回路１１０Ｕ，２１０Ｕ間でワード線群が共通に接続されているので、上述の行アドレス比較器３５４（図１０参照）及び書き込み支援回路５０Ａ，５０Ｂ（図１１参照）をデュアルポートＤＲＡＭセル１００，２００（図２及び図７参照）に適用することが可能である。同様に、デュアルポートＤＲＡＭ３００における書き込みに利用しないビット線に接続されたセンスアンプ３０Ａ又は３０Ｂを非活性化するという動作も、デュアルポートＤＲＡＭセル１００，２００に適用可能である。
【０１４１】
また、複数の単位回路１１０Ｕ，２１０ＵをデュアルポートＤＲＡＭ５００と同様にブロック分けすることにより、上述の行選択回路５５５（図２０参照）をデュアルポートＤＲＡＭセル１００，２００に適用できる。
【０１４２】
＜実施の形態１〜５の変形例＞
なお、例えばアクセス回路１５０Ｂを読み出し専用又は書き込み専用として用いても構わない。このとき、読み出し専用の場合、例えば書き込み支援回路５０Ｂ（図１１参照）は設けなくても構わない。
【０１４３】
また、上述の単位回路１１０Ｕ，２１０Ｕ，３１０Ｕ，４１０Ｕ，５１０Ｕ中のデュアルポートＤＲＡＭセル１０又は２０の数、及び、デュアルポートＤＲＡＭ１００，２００，３００，４００，５００中の単位回路１１０Ｕ，２１０Ｕ，３１０Ｕ，４１０Ｕ，５１０Ｕの数は、上述の説明及び図示の数に限られないことは言うまでもない。
【０１４４】
更に、実施の形態１〜５ではデュアルポートＤＲＡＭセル１０，２０が２つのポートＡ，Ｂを有する場合、つまりデュアルポートの場合を説明したが、デュアルポートＤＲＡＭ１００，２００，３００，４００，５００を変形して、３個以上のポートを有するＤＲＡＭセルが適用された半導体記憶装置を構成することは可能である。このとき、そのように変形した半導体記憶装置はデュアルポートＤＲＡＭ１００，２００，３００，４００，５００の構成を少なくとも１つ含んでいる。
【０１４５】
【発明の効果】
請求項１に係る発明によれば、第２又は第１アクセス回路は、増幅期間中にある第１又は第２ビット線とランダムアクセスメモリセルを介して接続された第２又は第１ビット線の電位を増幅期間中変化させないように動作する。このため、第１及び第２ビット線は互いに交互に配列されると共にオープンビット構成を成していても、隣接するビット線間でのクロストークノイズを防止することができ、その結果、クロストークノイズによるデータの破壊を無くすことができる。
【０１４６】
請求項２に係る発明によれば、タイミング遅延回路によって、増幅期間中にある第１又は第２ビット線とランダムアクセスメモリセルを介して接続された第２又は第１ビット線の電位を増幅期間中変化させないようにすることができる。
【０１４７】
請求項３に係る発明によれば、ワード線の電位が変化し始めた後にビット線の電位が変化し始めるので、タイミング遅延回路によって、増幅期間中にある第１又は第２ビット線とランダムアクセスメモリセルを介して接続された第２又は第１ビット線の電位を増幅期間中変化させないようにすることができる。
【０１４８】
請求項４に係る発明によれば、データ反転器は第１又は第２ランダムアクセスメモリセルのいずれかについてのデータを反転する。このため、第１及び第２ランダムアクセスメモリセル間で第１ビット線と第３ビット線との接続形態が異なる（ツイストしている）構成において、いずれのアクセス回路でアクセスしてもデータ（の極性）を一致させることができる。
【０１４９】
請求項５に係る発明によれば、アクセス対象セルが同一のワード線群に接続されている場合に書き込み支援回路を利用することにより、書き込みを行う方のアクセス対象セル（書き込み対象セル）でのデータの衝突を防止することが可能になる。
【０１５０】
請求項６に係る発明によれば、第１又は第２アクセス回路がアクセス時に利用しない第２又は第１ビット線に接続された第２又は第１センスアンプを非活性にした状態でデータの書き込みが行われる。このため、第１及び第２センスアンプに書き込まれたデータがアクセス対象セル（書き込み対象セル）を介して衝突する（書き込み前後でデータが異なる場合に生じる）のを防止することができる。
【０１５１】
請求項７に係る発明によれば、第１又は第２アクセス回路は第１又は第２ビット線のみならず第１又は第２信号線をも介して書き込みを行うので、アクセス対象セル（書き込み対象セル）を介したデータの衝突（書き込み前後でデータが異なる場合に生じる）を防止することができる。
【０１５２】
請求項８に係る発明によれば、複数のブロック間でワード線群は共通に接続されておらず、各ブロックごとに選択回路が設けられている。このため、第１及び第２アクセス回路が別々のブロック内のランダムアクセスメモリセルにアクセスする場合には、単一のブロック内で第１及び第２ワード線が同時に活性化されることがない。従って、第１又は第２アクセス回路が書き込みを行ってもアクセス対象セル（書き込み対象セル）を介したデータの衝突（書き込み前後でデータが異なる場合に生じる）を防止することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体記憶装置を説明するためのブロック図である。
【図２】実施の形態１に係る半導体記憶装置のメモリセルアレイ回路を説明するための回路図である。
【図３】実施の形態１に係る半導体記憶装置の単位列回路を説明するための回路図である。
【図４】実施の形態１に係る半導体記憶装置の動作を説明するためのタイミングチャートである。
【図５】実施の形態１に係る半導体記憶装置の制御信号発生回路及びタイミング遅延回路を説明するための回路図である。
【図６】実施の形態１に係る半導体記憶装置の他の制御信号発生回路を説明するための回路図である。
【図７】実施の形態２に係る半導体記憶装置を説明するための回路図である。
【図８】実施の形態２に係る半導体記憶装置の単位列回路を説明するための回路図である。
【図９】実施の形態２に係る半導体記憶装置のデータ反転器を説明するための回路図である。
【図１０】実施の形態３に係る半導体記憶装置を説明するためのブロック図である。
【図１１】実施の形態３に係る半導体記憶装置のメモリセルアレイ回路を説明するための回路図である。
【図１２】実施の形態３に係る半導体記憶装置のメモリセルアレイ回路を説明するための回路図である。
【図１３】実施の形態３に係る半導体記憶装置の動作を説明するためのタイミングチャートである。
【図１４】実施の形態３に係る半導体記憶装置の列選択信号発生回路を説明するための回路図である。
【図１５】実施の形態４に係る半導体記憶装置を説明するためのブロック図である。
【図１６】実施の形態４に係る半導体記憶装置のメモリセルアレイ回路を説明するための回路図である。
【図１７】実施の形態４に係る半導体記憶装置のメモリセルアレイ回路を説明するための回路図である。
【図１８】実施の形態４に係る半導体記憶装置のセンスアンプ活性化信号発生回路を説明するためのブロック図である。
【図１９】実施の形態５に係る半導体記憶装置を説明するためのブロック図である。
【図２０】実施の形態５に係る半導体記憶装置のメモリセルアレイ回路を説明するための回路図である。
【図２１】実施の形態５に係る半導体記憶装置のメモリセルアレイ回路を説明するための回路図である。
【図２２】実施の形態５に係る半導体記憶装置の行選択回路活性化信号発生回路を説明するための回路図である。
【図２３】実施の形態５に係る半導体記憶装置のセンスアンプ活性化信号発生回路を説明するための回路図である。
【図２４】デュアルポートＳＲＡＭセルを説明するための回路図である。
【図２５】デュアルポートＤＲＡＭセルを説明するための回路図である。
【図２６】従来の第１のデュアルポートＤＲＡＭを説明するための回路図である。
【図２７】従来の第１のデュアルポートＤＲＡＭの動作を説明するためのタイミングチャートである。
【図２８】従来の第２のデュアルポートＤＲＡＭを説明するための回路図である。
【符号の説明】
１０，２０〜２２　デュアルポートランダムアクセスメモリセル、１０Ｐ，１０Ｑ　デュアルポートランダムアクセスメモリセル（メモリセル）、１１，１２アクセストランジスタ、１３　キャパシタ、３０Ａ，３０Ｂ　センスアンプ（書き込み支援回路）、５０Ａ，５０Ｂ　書き込み支援回路、５１Ｂ，５２Ａ，５３Ｂ，５４Ａ　信号線、５６Ｂ，５７Ａ，５８Ｂ，５９Ａ　スイッチング素子、１００，２００，３００，４００，５００　デュアルポートランダムアクセスメモリ（半導体記憶装置）、１１０Ｕ，２１０Ｕ，３１０Ｕ，４１０Ｕ，５１０Ｕ単位回路、１５０，２５０，３５０，４５０，５５０　周辺回路、１５０Ａ，１５０Ｂ，２５０Ａ，２５０Ｂ，３５０Ａ，３５０Ｂ，４５０Ａ，４５０Ｂ，５５０Ａ，５５０Ｂ　アクセス回路、１５４，１５４Ｂ　制御信号発生回路、１５５　タイミング遅延回路、２５５　データ反転器、３５４，４５４　行アドレス比較器（判定回路）、５５５　行選択回路、ＢＬ１〜ＢＬ４，ＢＬ１１，ＢＬ１２，ＺＢＬ１１，ＺＢＬ１２　ビット線、ＢＬＡ，ＢＬＢ，ＺＢＬＡ，ＺＢＬＢ信号（電位）、ＴＡ，ＴＢ　増幅期間、ＷＬＯＮＡ，ＷＬＯＮＢ　制御信号、ＷＬ１１，ＷＬ１２　ワード線、ＷＬ　ワード線群、ＷＬＡ，ＷＬＢ　ワード線活性化信号（電位）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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