(57)【要約】【課題】接地電位にショートするような不良ワード線をリダンダンシ救済した場合に不良ワード線による電源リーク電流を抑制し、ロウリダンダンシ救済を効率よく確実に行い、歩留まりの向上を図る。【解決手段】ＴＣ並列ユニット直列接続型強誘電体メモリのようにスタンドバイ時およびアクティブ時の非選択状態においてワード線を電源電位に保つワード線駆動方式を採用した半導体記憶装置において、接地電位にショートする不良ワード線をリダンダンシ救済した場合に不良ワード線に対する電源供給を停止する。【選択図】    図１
2004326986.tif 000002
【特許請求の範囲】
【請求項１】
スタンドバイ時およびアクティブ時の非選択状態においてワード線を電源電位に保つワード線駆動方式を採用した半導体記憶装置であって、接地電位にショートする不良ワード線をリダンダンシ救済した場合に前記不良ワード線に対する電源供給を停止することを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルが配列されたメモリセルアレイと、
複数のスペアメモリセルが配列されたスペアメモリセルアレイと、
前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、
前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、
ロウアドレスをプリデコードした信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成するリダンダンシフューズ回路と、
前記リダンダンシフューズ回路に記憶された不良アドレスデータを所望のタイミングで読み出してラッチするフューズデータラッチ回路と、
前記フューズデータラッチ回路にラッチされた不良アドレスデータを所定のタイミングでデコードするデコーダ回路と、
前記デコーダ回路のデコード出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段
とを具備することを特徴とする半導体記憶装置。
【請求項３】
複数のメモリセルが配列されたメモリセルアレイと、
複数のスペアメモリセルが配列されたスペアメモリセルアレイと、
前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、
前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、
ロウアドレスバッファの出力信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、このフューズ素子に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能および前記記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する機能を有するリダンダンシフューズ回路と、
前記リダンダンシフューズ回路にラッチされた不良アドレスデータを所定のタイミングでデコードするデコーダ回路と、
前記デコーダ回路のデコード出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段と、
とを具備することを特徴とする半導体記憶装置。
【請求項４】
複数のメモリセルが配列されたメモリセルアレイと、
複数のスペアメモリセルが配列されたスペアメモリセルアレイと、
前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、
前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、
ロウアドレスをプリデコードした信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する複数のリダンダンシフューズ回路と、
前記複数のリダンダンシフューズ回路に記憶された不良アドレスデータをそれぞれ所望のタイミングで読み出してそれぞれラッチする複数のフューズデータラッチ回路と、
前記複数のフューズデータラッチ回路にラッチされた不良アドレスデータを順次選択する切換回路と、
前記切換回路により選択された不良アドレスデータを所定のタイミングでデコードしてその結果をラッチするデコーダ回路と、
前記デコーダ回路のラッチ出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段
とを具備することを特徴とする半導体記憶装置。
【請求項５】
複数のメモリセルが配列されたメモリセルアレイと、
複数のスペアメモリセルが配列されたスペアメモリセルアレイと、
前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、
前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、
ロウアドレスバッファの出力信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、このフューズ素子に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能および前記記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する機能を有する複数のリダンダンシフューズ回路と、
前記複数のリダンダンシフューズ回路にラッチされた不良アドレスデータを順次選択する切換回路と、
前記切換回路により選択された不良アドレスデータを所定のタイミングでデコードしてその結果をラッチするデコーダ回路と、
前記デコーダ回路のラッチ出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段
とを具備することを特徴とする半導体記憶装置。
【請求項６】
前記リダンダンシフューズ回路に記憶された不良アドレスデータを読み出すタイミングは、電源投入直後であることを特徴とする請求項２乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記リダンダンシフューズ回路に記憶された不良アドレスデータを読み出すタイミングは、外部からのコマンド入力に基づいて決定されることを特徴とする請求項２乃至５のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記ロウデコーダ電源供給停止手段は、前記ロウデコーダの電源供給経路に直列に挿入されたＰＭＯＳトランジスタを用いたスイッチ回路である
ことを特徴とする請求項２乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記メモリセルは、セルトランジスタＴ  のソース・ドレイン間に強誘電体キャパシタＣ  を並列接続したＴＣ並列接続セルユニットを複数直列に接続したＴＣ並列ユニット直列接続型強誘電体メモリセルであり、
前記ロウデコーダは、前記ＴＣ並列ユニット直列接続型強誘電体メモリセルを単位として置換される
ことを特徴とする請求項２乃至８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記ロウデコーダの出力に応じて前記メモリセルの選択／非選択を行うワード線は、スタンドバイ時およびアクティブ時の非選択状態において電源電位を保つように駆動されることを特徴とする請求項２乃至８のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に不良救済用のリダンダンシ回路に関するもので、強誘電体メモリなどに使用されるものである。
【０００２】
【従来の技術】
半導体メモリデバイスでは、メモリセルアレイと不良救済用のスペアセルアレイとを持ち、セルアレイ内で不良が発生した場合にスペアセルに置き換えて救済している。
【０００３】
半導体メモリデバイスの１つに、セルトランジスタＴ  のソース・ドレイン間に強誘電体キャパシタＣを並列接続したＴＣ並列接続セルユニットを複数直列に接続した強誘電体メモリセル（以下、ＴＣ並列ユニット直列接続型セルと称する）のアレイを有する強誘電体メモリ（ＴＣ並列ユニット直列接続型強誘電体メモリ）がある。
【０００４】
図２２は、従来のＴＣ並列ユニット直列接続型強誘電体メモリにおいて、不良ワード線をスペアワード線に置き換える部分を概略的に示すブロック図である。
【０００５】
図中、ロウデコーダＲＤｉ（ｉ＝１，２，３，…，ｎ）は、メモリセルアレイ（図示せず）中の各行のＴＣ並列ユニット直列接続型セルを対応して駆動するものであり、スペアロウデコーダＳＲＤ１，ＳＲＤ２は、スペアメモリセルアレイ（図示せず）中の各行のＴＣ並列ユニット直列接続型セルを対応して駆動するものである。
【０００６】
上記ＴＣ並列ユニット直列接続型セルを構成する直列接続されたＴＣ並列接続セルユニットの数が例えば８個である場合、ロウデコーダＲＤｉ（ｉ＝１，２，３，…，ｎ）によりそれぞれ対応して８本のワード線（ＷＬ１，  …ＷＬ８）、（ＷＬ９，  …ＷＬ１６）、…を駆動し、スペアロウデコーダＳＲＤ１，ＳＲＤ２によりそれぞれ対応して８本のスペアワード線（ＳＷＬ１，…ＳＷＬ８）、（ＳＷＬ９，…ＳＷＬ１６）を駆動する。
【０００７】
上記構成により、８本のワード線単位で置換救済が可能である。ここでは、ロウデコーダＲＤ３に不良ワード線がある場合、ＲＤ３をスペアロウデコーダＳＲＤ１に置き換える様子を示している。
【０００８】
図２３は、図２２中のロウデコーダＲＤｉ（ｉ＝１，２，３，…，ｎ）のうちの１個分を取り出して示す回路図である。
【０００９】
このロウデコード回路は、ＴＣ並列ユニット直列接続型セルを構成する８個のセルユニットの各セルトランジスタのゲートに対応して接続されているワード線ＷＬｉ（ｉ＝０  〜７）に対応して駆動信号を供給するように、８個のナンドゲートＮＡｉ（ｉ＝０〜７）で構成されている。
【００１０】
各ナンドゲートＮＡｉは、ＰＭＯＳトランジスタのソースにワード線の電源電圧Ｖｐｐが接続されており、対応してワード線選択信号ＷＬＳｉとセルユニット制御信号ＳＥＬＵＮＩＴが入力し、対応するワード線ＷＬｉに駆動信号を出力する。
【００１１】
待機動作（スタンドバイ）時は、上記セルユニット制御信号ＳＥＬＵＮＩＴが“Ｌ”レベル（接地電位）になり、ナンドゲートＮＡｉの全てが非選択状態であり、ワード線ＷＬｉの全てが“Ｈ”レベル（ロウデコーダ電源電圧Ｖｐｐ）になる。
【００１２】
アクティブ動作時は、セルユニット制御信号ＳＥＬＵＮＩＴが“Ｈ”レベルになり、ワード線選択信号ＷＬＳｉ（ｉ＝０〜７）のうちで“Ｈ”レベルの選択信号が入力する特定のナンドゲートＮＡｉが選択状態になり、“Ｌ”レベルの非選択信号が入力する残りのナンドゲートＮＡｉは非選択状態になる。よって、ワード線ＷＬｉのうちで選択ワード線のみ“Ｌ”レベルになり、残りの非選択ワード線は“Ｈ”レベルになる。
【００１３】
上記したようにＴＣ並列ユニット直列接続型強誘電体メモリにおいては、待機動作時には、全てのワード線ＷＬｉが“Ｈ”レベルに保たれ、アクティブ動作時には、非選択ワード線が“Ｈ”レベルに保たれている。
【００１４】
このことは、リダンダンシセルアレイのワード線に置き換えられた不良ワード線は非選択状態として扱われるので、常に不良ワード線に電源電圧Ｖｐｐが印加されている。よって、ワード線が接地電位にショートしている不良では、リダンダンシセルに置き換えても、不良個所での電源リーク（Ｖｐｐリーク）が残ったままの状態となる。
【００１５】
したがって、電源リーク不良がワード線リーク不良に起因するようなデバイスにおいては、リダンダンシ置き換えしてもそのリーク源を絶つことができず、リダンダンシ救済ができない結果となる。
【００１６】
【発明が解決しようとする課題】
上記したように従来のＴＣ並列ユニット直列接続型強誘電体メモリのように、ワード線リーク不良に起因して電源リーク不良が発生するようなデバイスにおいては、ロウリダンダンシの置き換え後もワード線不良による電源リークを絶つことができず、リダンダンシ救済ができない結果となり、ロウリダンダンシの救済効率が低下するという問題があった。
【００１７】
本発明は上記の問題点を解決すべくなされたもので、ロウリダンダンシ置き換え後における不良ワード線による電源リークを抑制することができ、ロウリダンダンシ救済を効率よく確実に行うことができ、歩留まりの向上に寄与することができ、ＴＣ並列ユニット直列接続型強誘電体メモリなどに適用して効果的な半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の第１の半導体記憶装置は、スタンドバイ時およびアクティブ時の非選択状態においてワード線を電源電位に保つワード線駆動方式を採用した半導体記憶装置であって、接地電位にショートする不良ワード線をリダンダンシ救済した場合に前記不良ワード線に対する電源供給を停止することを特徴とする。
【００１９】
本発明の第２の半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、複数のスペアメモリセルが配列されたスペアメモリセルアレイと、前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、ロウアドレスをプリデコードした信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成するリダンダンシフューズ回路と、前記リダンダンシフューズ回路に記憶された不良アドレスデータを所望のタイミングで読み出してラッチするフューズデータラッチ回路と、前記フューズデータラッチ回路にラッチされた不良アドレスデータを所定のタイミングでデコードするデコーダ回路と、前記デコーダ回路のデコード出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段とを具備することを特徴とする。
【００２０】
本発明の第３の半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、複数のスペアメモリセルが配列されたスペアメモリセルアレイと、前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、ロウアドレスバッファの出力信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、このフューズ素子に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能および前記記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する機能を有するリダンダンシフューズ回路と、前記リダンダンシフューズ回路にラッチされた不良アドレスデータを所定のタイミングでデコードするデコーダ回路と、前記デコーダ回路のデコード出力に基づいて前記不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段とを具備することを特徴とする。
【００２１】
本発明の第４の半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、複数のスペアメモリセルが配列されたスペアメモリセルアレイと、前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、ロウアドレスをプリデコードした信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する複数のリダンダンシフューズ回路と、前記複数のリダンダンシフューズ回路に記憶された不良アドレスデータをそれぞれ所望のタイミングで読み出してそれぞれラッチする複数のフューズデータラッチ回路と、前記複数のフューズデータラッチ回路にラッチされた不良アドレスデータを順次選択する切換回路と、前記切換回路により選択された不良アドレスデータを所定のタイミングでデコードしてその結果をラッチするデコーダ回路と、前記デコーダ回路のラッチ出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段とを具備することを特徴とする。
【００２２】
本発明の第５の半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイと、複数のスペアメモリセルが配列されたスペアメモリセルアレイと、前記メモリセルアレイのロウ選択を行う複数のロウデコーダと、前記スペアメモリセルアレイのロウ選択を行う複数のスペアロウデコーダと、ロウアドレスバッファの出力信号が入力し、前記メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子を備え、このフューズ素子に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能および前記記憶した不良アドレスに対応する信号が入力した場合を検知して前記不良メモリセルを前記スペアメモリセルに置換制御するための信号を生成する機能を有する複数のリダンダンシフューズ回路と、前記複数のリダンダンシフューズ回路にラッチされた不良アドレスデータを順次選択する切換回路と、前記切換回路により選択された不良アドレスデータを所定のタイミングでデコードしてその結果をラッチするデコーダ回路と、前記デコーダ回路のラッチ出力に基づいて不良メモリセルに対応する前記ロウデコーダヘの電源の供給を止めるロウデコーダ電源供給停止手段とを具備することを特徴とする。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図である。本例では、ＴＣ並列ユニット直列接続型セルを構成するセルユニット数が例えば８である場合を説明する。
【００２５】
１１はＴＣ並列ユニット直列接続型セルのアレイを有するメモリセルアレイ（Ｍｅｍｏｒｙ  ｃｅｌｌ  Ａｒｒａｙ）、１２はスペア用のＴＣ並列ユニット直列接続型セルのアレイを有するリダンダンシセルアレイ（Ｒｅｄｕｎｄａｎｃｙ  Ｍｅｍｏｒｙ  ｃｅｌｌ  Ａｒｒａｙ）である。
【００２６】
前記メモリセルアレイ１１中のＴＣ並列ユニット直列接続型セルに対応する８本のワード線をそれぞれ駆動し、メモリセルを選択するためにロウデコーダＲＤｉ（ｉ＝１，２，３，…，ｎ）  １３１  〜１３ｎが設けられている。例えばワード線が２５６本で構成されるセルアレイ１１には、ロウデコーダＲＤｉが３２個設けられている。
【００２７】
前記リダンダンシセルアレイ１２中のスペア用のＴＣ並列ユニット直列接続型セルに対応する８本のスペアワード線をそれぞれ駆動し、スペア用のメモリセルを選択するために第１のスペアロウデコーダ（ＳＲＤ１）１４１および第２のスペアロウデコーダ（ＳＲＤ２）１４２が設けられている。
【００２８】
そして、第１のスペアロウデコーダ１４１に対応して、第１のリダンダンシフューズ回路（Ｒｅｄｕｎｄａｎｃｙ  Ｆｕｓｅ  １）１５１と第１のフューズデータラッチ回路（Ｌａｔｃｈ）１６１の１組が設けられ、第２のスペアロウデコーダ１４２に対応して、第２のリダンダンシフューズ回路（Ｒｅｄｕｎｄａｎｃｙ  Ｆｕｓｅ  ２）１５２と第２のフューズデータラッチ回路（Ｌａｔｃｈ）１６２の１組が設けられている。
【００２９】
上記２個のリダンダンシフューズ回路１５１，１５２のそれぞれは、ロウアドレスをプリデコードしたプリデコード信号ＸＡｉ（ｉ＝１，２，…，ｍ、ここで、ｍ＜ｎ）、フューズ回路イネーブル信号ＦＥＮＢおよびコントロール回路（Ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）１７からのフューズデータ読み出し信号ＦＲＥＤが入力し、メモリセルアレイ１１内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子（図示せず）を備えている。そして、記憶した不良アドレスに対応するプリデコード信号が入力した場合を検知して不良メモリセルをスペアメモリセルに置換制御するための置換制御信号ＲＳＰ１またはＲＳＰ２を生成する機能を有する。
【００３０】
前記２個のフューズデータラッチ回路１６１，１６２のそれぞれは、電源投入時にパワーオンリセット回路（図示せず）から内部回路を初期化するためのパワーオンリセット信号ＰＯＲを受けて初期化された後、リダンダンシフューズ回路１５１，１５２に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能を有する。そして、それぞれのラッチ出力であるｍビットの信号ＳＸＡｉ１、ＳＸＡｉ２を対応して第１のアドレスバス１８１、第２のアドレスバス１８２へ出力する。
【００３１】
本例のリダンダンシ方式は、不良メモリセルが検知された場合に当該不良セルが属するＴＣ並列ユニット直列接続型セルに対応するロウデコーダを単位（８本のワード線を単位）として、スペア用のＴＣ並列ユニット直列接続型セルに対応するスペアロウデコーダ１４１，１４２のうちのどちらかに置換する。つまり、２個のスペアロウデコーダ１４１，１４２によりロウデコーダ１３１〜１３ｎのうちの２つのロウデコーダまでを置き換えることができる。
【００３２】
この場合、ロウデコーダ１３１〜１３ｎ毎に、その電源電圧Ｖｐｐの供給経路にスイッチ回路ＳＷｉ（ｉ＝１〜ｎ）１９１〜１９ｎが挿入されており、このフューズデータラッチ回路１６１，１６２の出力信号ＳＸＡｉ１，ＳＸＡｉ２をデコードしてスイッチ回路１９１〜１９ｎを制御するためのデコード信号ＦＧＡＴＥｉ（ｉ＝１〜ｎ）を出力するスイッチ選択用のデコーダ回路ＤＥＣｉ（ｉ＝１〜ｎ）２１１〜２１ｎが設けられている。
【００３３】
このデコーダ回路２１１〜２１ｎは、置換されたロウデコーダ（不良のロウデコーダ）に対応して接続されているスイッチ回路１９１〜１９ｎを選択してオフ状態に制御する。
【００３４】
なお、前記２個のスペアロウデコーダ１４１，１４２にもその電源電圧Ｖｐｐの供給経路にスペアスイッチ回路（ＳＷｓ１，ＳＷｓ２）２０１，２０２が挿入されているが、このスペアスイッチ回路２０１，２０２はオン状態に設定されている。
【００３５】
前記コントロール回路１７は、前記パワーオンリセット信号ＰＯＲを受けて、前記フューズデータ読み出し信号ＦＲＥＤのほかに、デコーダ回路２１１〜２１ｎの動作を制御するための制御信号ＳＧＥＮＢを生成する。
【００３６】
ここで、図１のメモリにおいて不良ロウをリダンダンシロウに置き換える動作例について、図２１に示すブロック図を参照して簡単に説明する。
【００３７】
図２１に示すように、ロウデコーダ１３１〜１３ｎのうちの例えば１３３に不良ワード線がある場合、このロウデコーダ１３３を例えばスペアロウデコーダ１４１に置き換えると同時に、このロウデコーダ１３３の電源供給経路のスイッチ回路１９３をオフにしている。これにより、ロウリダンダンシ置き換え後における不良ワード線による電源リークを抑制することができる。
【００３８】
以下、図１中の各部の具体的な回路例と動作例を説明する。
【００３９】
図２は、図１中のリダンダンシフューズ回路１５１，１５２とフューズデータラッチ回路１６１，１６２のうち１組（１５１，１６１）を代表的に取り出して示す回路図である。
【００４０】
リダンダンシフューズ回路１５１は、フューズデータ読み出し信号ＦＲＥＤが活性化（“Ｈ”レベル）する動作時にプリデコード信号ＸＡｉ（ｉ＝１  〜ｍ）に基づいてフューズデータ（リダンダンシアドレス）を読み出すように構成されている。
【００４１】
即ち、Ｖｄｄ電源ノードと接地ノードとの間には、前記信号ＦＥＮＢがゲートに入力するプリチャージ用のＰＭＯＳトランジスタＰ１と前記コントロール回路１７から前記信号ＦＲＥＤがゲートに入力するＮＭＯＳトランジスタＮ２が直列に接続されている。上記２つのトランジスタの接続ノードＣ（Ｎｏｄｅ  Ｃ）には、フューズ素子Ｆｉ（ｉ＝１〜ｍ）の各一端が接続され、この各フューズ素子Ｆｉ（ｉ＝１〜ｍ）に対応して、それぞれのゲートに対応してプリデコード信号ＸＡｉ（ｉ＝１〜ｍ）が入力するＮＭＯＳトランジスタＮ２が直列に接続されている。つまり、フューズ素子Ｆｉ（ｉ＝１〜ｍ）の各１個と１個のＮＭＯＳトランジスタＮ２が直列に接続された直列回路が並列接続されており、前記信号ＦＥＮＢをインバータ回路ＩＶにより反転した信号が与えられる。
【００４２】
前記ノードＣの電位は２段のインバータ回路ＩＶ１，ＩＶ２を介して出力信号ＲＳＰｉとして取り出されるものであり、１段目のインバータ回路ＩＶ１の出力信号は、上記ノードＣとＶｄｄ電源ノードとの間に接続されているプルアップ用のＰＭＯＳトランジスタＰ２のゲートにフイードバックされることにより、１段目のインバータ回路ＩＶ１とプルアップ用のＰＭＯＳトランジスタＰ２はキーパー回路を構成している。
【００４３】
さらに、前記各直列回路には、フューズ素子Ｆｉ（ｉ＝１〜ｍ）の一端の接続先を２系統に分けるように相補的に制御される２つのスイッチ回路Ｓ１，Ｓ２が接続されている。即ち、フューズ素子Ｆｉ（ｉ＝１〜ｍ）と前記プリデコード信号ＸＡｉ（ｉ＝１〜ｍ）がゲートに入力するＮＭＯＳトランジスタＮ２との間に第１のスイッチ回路Ｓ１が挿入されており、上記フューズ素子Ｆｉ（ｉ＝１〜ｍ）と第１のスイッチ回路Ｓ１との接続ノードに第２のスイッチ回路Ｓ２の一端が接続されている。
【００４４】
上記第１のスイッチ回路Ｓ１は、前記信号ＦＲＥＤおよびそれをインバータ回路ＩＶにより反転した信号が対応してゲートに入力するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを並列接続したＣＭＯＳトランスファゲートからなる。前記第２のスイッチ回路Ｓ２は、前記信号ＦＲＥＤおよびその反転信号が対応してゲートに入力するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを並列接続したＣＭＯＳトランスファゲートからなる。
【００４５】
一方、フューズデータラッチ回路１６１は、前記リダンダンシフューズ回路１５１のｍ個の第２のスイッチ回路Ｓ２の各他端に対応して接続されているｍ個のラッチ回路ＬＡからなる。この各ラッチ回路ＬＡは、２つのインバータ回路ＩＶが逆並列接続されたラッチ回路部の入力ノードが前記リダンダンシフューズ回路１５１の対応する第２のスイッチ回路Ｓ２に接続され、上記ラッチ回路部の出力ノードと接地ノードとの間にパワーオンリセット信号ＰＯＲ  がゲートに入力するＮＭＯＳトランジスタＮ３が接続されており、上記ラッチ回路部の出力がインバータ回路ＩＶ３を介して出力信号ＳＸＡｉ（ｉ＝１〜ｍ）となる。
【００４６】
ここで、図２中のリダンダンシフューズ回路１５１とフューズデータラッチ回路１６１の動作を説明する。
【００４７】
リダンダンシ使用時は、フューズ素子Ｆｉのうちで置き換えアドレスに対応するフューズ素子を溶断しておく。例えばプリデコード信号ＸＡ１，ＸＡ２，ＸＡ３，…，ＸＡｎが対応して“Ｌ”，“Ｈ”，“Ｌ”，…，“Ｌ”の場合に置き換えるものとすれば、プリデコード信号ＸＡ２に対応するフューズ素子Ｆ２のみ溶断しておく。
【００４８】
電源投入時にパワーオンリセット信号ＰＯＲが“Ｈ”になった時、フューズデータラッチ回路１６１の各ラッチ回路ＬＡは初期化され、それぞれの出力信号ＳＸＡｉ（ｉ＝１〜ｍ）が“Ｈ”レベルになる。
【００４９】
フューズデータ読み出し時に、前記信号ＦＲＥＤが“Ｈ”レベルになると、第２のスイッチ回路Ｓ２がオン状態になって、各ラッチ回路ＬＡの入力ノードは第２のスイッチ回路Ｓ２および対応するフューズ素子Ｆｉ（ｉ＝１〜ｍ）を介して前記ノードＣに接続される。この時、前記信号ＦＲＥＤの“Ｈ”レベルでＮＭＯＳトランジスタＮ１がオン状態になっており、ノードＣは接地電位になっている。
【００５０】
この場合、溶断されているフューズ素子（本例ではＦ２）に接続されているラッチ回路ＬＡの入力ノードはフローティング状態であり、このラッチ回路ＬＡの出力信号ＳＸＡ２は“Ｈ”レベルのままに保たれる。
【００５１】
これに対して、溶断されていないフューズ素子、例えばＦ１に接続されているラッチ回路ＬＡの入力ノードはフューズ素子Ｆ１を介して接地電位になっており、このラッチ回路ＬＡの出力信号ＳＸＡ１は“Ｌ”レベルになる。
【００５２】
なお、通常動作時には、前記信号ＦＲＥＤが“Ｌ”レベルになり、第１のスイッチ回路Ｓ１がオン状態になって、フューズ素子Ｆｉ（ｉ＝１〜ｍ）はプリデコード信号ＸＡｉ（ｉ＝１〜ｍ）が入力するＮＭＯＳトランジスタＮ２に接続される。また、前記信号ＦＲＥＤの“Ｌ”レベルでＮＭＯＳトランジスタＮ１がオフ状態になっている。ノードＣは、スタンドバイ時は信号ＦＲＥＤが“Ｌ”レベルとなり、Ｖｄｄにプリチャージされる。アクティブ時は、入力信号ＸＡｉの組み合わせで“Ｈ”レベルを保つか、“Ｌ”レベルに落とすかが決定される。つまり、溶断されているフューズ素子（本例ではＦ２）に対応するプリデコード信号ＸＡ２が“Ｈ”になるアドレスが選択されると、ノードＣはＶｄｄのままであり、出力信号ＲＳＰｉは“Ｈ”レベルになり、メモリセルアレイの対応する不良ロウをディセーブル状態とし、スペアロウを選択して置換する。
【００５３】
これに対して、溶断されていないフューズ素子（例えばＦ１）に対応するプリデコード信号ＸＡ１が“Ｈ”になるアドレスが選択されると、ノードＣは接地電位になり、出力信号ＲＳＰｉは“Ｌ”レベルになり、置換は行われない。この状態では、初期状態としてノードＣはＶｄｄに設定されているが、ＰＭＯＳトランジスタＰ１はオフ状態であるが、インバータ回路ＩＶ１の出力が“Ｌ”であり、ＰＭＯＳトランジスタＰ２がオン状態で、ノードＣはＶｄｄが保たれる状態となる。しかし、トランジスタの能力は、ＰＭＯＳトランジスタＰ２に比べ、プリデコード信号ＸＡｉが入力するＮＭＯＳトランジスタＮ２の方が大きく、ノードＣは接地電位まで落とされる。一度ノードＣが“Ｌ”レベルになると、ＰＭＯＳトランジスタＰ２のゲートは“Ｈ”レベルとなり、ＰＭＯＳトランジスタＰ２はオフ状態となる。
【００５４】
なお、フューズ素子Ｆｉ（ｉ＝１〜ｍ）の全てが溶断されていない状態（リダンダンシ未使用状態）では、ノードＣは接地電位になり、出力信号ＲＳＰｉは“Ｌ”レベルになり、置換は行われない。
【００５５】
図３は、図１中のコントロール回路１７の一例を示す回路図である。
【００５６】
このコントロール回路は、前記パワーオンリセット信号ＰＯＲ  を受けて、前記リダンダンシフューズ回路１５１，１５２のフューズデータ読み出し信号ＦＲＥＤおよびスイッチ選択用のデコーダ回路２１ｉ（ｉ＝１  〜ｎ）の動作タイミング（図１中のスイッチ回路１９ｉ  を選択するタイミング）を制御するための制御信号ＳＧＥＮＢ  を生成する。
【００５７】
図４は、図１中のスイッチ回路ＳＷｉ（ｉ＝１，２，３，…，ｎ）１９１〜１９ｎおよびロウデコーダＲＤｉ（ｉ＝１，２，…，ｎ）１３１〜１３ｎの１組（１９１，２１１）を代表的に取り出して示す回路図である。
【００５８】
スイッチ回路１９１は、１個のＰＭＯＳトランジスタＴＰで構成され、そのゲートに対応するスイッチ選択用のデコーダ回路２２１の出力信号ＦＧＡＴＥｉが入力する。上記ＦＧＡＴＥｉ入力が“Ｌ”レベルの時、ＰＭＯＳトランジスタＴＰはオン状態になり、対応するロウデコーダ１３１にロウデコーダ電源電圧Ｖｐｐが供給される。これに対して、前記ＦＧＡＴＥｉ入力が“Ｈ”レベルの時、ＰＭＯＳトランジスタＴＰはオフ状態になり、対応するロウデコーダ１３１に電源電圧Ｖｐｐが供給されない。
【００５９】
ロウデコーダ回路１３１は、図２３を参照して前述した従来例のロウデコーダ回路と同じ構成であり、ＴＣ並列ユニット直列接続型セルを構成する８個のセルユニットの各セルトランジスタのゲートに対応して接続されているワード線ＷＬｉ（ｉ＝０〜７）に対応して駆動信号を供給するように、８個のナンドゲートＮＡＮＤで構成されている。
【００６０】
各ナンドゲートＮＡＮＤは、ＰＭＯＳトランジスタのソース側に対応するスイッチ回路１９１を介してロウデコーダ電源が接続されており、対応してワード線選択信号ＷＬＳｉとセルユニット制御信号ＳＥＬＵＮＩＴが入力し、対応するワード線ＷＬｉに駆動信号を出力する。
【００６１】
上記信号ＳＥＬＵＮＩＴが“Ｌ”レベルの時は、全てのナンドゲートＮＡＮＤが非選択状態であり、全てのワード線ＷＬｉが“Ｈ”レベル（＝Ｖｐｐ）になる。前記信号ＳＥＬＵＮＩＴが“Ｈ”レベルの時、ワード線選択信号ＷＬＳｉ（ｉ＝０〜７）のうちで“Ｈ”レベルになる選択信号が入力するナンドゲートＮＡＮＤが選択状態になり、“Ｌ”レベルになる残りの非選択信号が入力するナンドゲートＮＡＮＤは非選択状態になる。
【００６２】
よって、ワード線ＷＬｉ（ｉ＝０〜７）のうちで選択ワード線のみ“Ｌ”レベル（接地電位）になり、残りの非選択ワード線は“Ｈ”レベル（＝Ｖｐｐ）になる。
【００６３】
したがって、図１中のスペアロウデコーダに置き換えられたロウデコーダ１３ｉに接続されているスイッチ回路１９ｉは、ＦＧＡＴＥｉ入力が“Ｈ”レベルに設定されると、対応するロウデコーダ１３ｉへの電源の供給を止めることが可能になる。
【００６４】
図５は、図１中のスイッチ選択用のデコーダ回路２１１〜２１ｎを取り出して示す回路図である。
【００６５】
このデコーダ回路は、フューズデータラッチ回路１６１，１６２から第１のアドレスバス１８１、第２のアドレスバス１８２を介して供給される信号ＳＸＡｉ１，ＳＸＡｉ２（それぞれｎビット）およびコントロール回路１７から出力される制御信号ＳＧＥＮＢが入力するｎ個のノアゲートＮＯＲと、これらｎ個のノアゲートＮＯＲの各出力をそれぞれ反転させるｎ個のインバータ回路ＩＶと、これらｎ個のインバータ回路ＩＶの出力と制御信号ＳＧＥＮＢ  とが入力するｎ個のナンドゲートＮＡと、このｎ個のナンドゲートＮＡの各出力をそれぞれ反転させるｎ個のインバータ回路ＩＶとにより構成されている。
【００６６】
上記制御信号ＳＧＥＮＢは、リダンダンシフューズデータの読み出し時の不安定な状態によるデコーダ回路の誤動作を防止し、安定に動作させるためのタイミングを決定するものである。
【００６７】
図６は、図１〜図５に示したメモリにおける置換動作例として、リダンダンシフューズ回路１５１およびフューズデータラッチ回路１６１の１組による置換動作例を示すタイミング波形図である。
【００６８】
外部電源の投入時（電源電圧Ｖｄｄの立ち上がり時）に、パワーオンリセット信号ＰＯＲが立上り、フューズデータラッチ回路１６１が初期化され、その出力信号ＳＸＡｉ１の全てのビットがＶｄｄと連動して立ち上がる。
【００６９】
パワーオンリセット信号ＰＯＲの立下り後、一定時間後にフューズデータ読み出し信号ＦＲＥＤが“Ｈ”になり、フューズデータの読み出しが行われる。この際、フューズ素子が溶断されているか否かにしたがって、フューズデータラッチ回路１６１の出力信号ＳＸＡ１の各ビットが“Ｈ”レベルを保つか、または、“Ｌ”に落ちるかが決定する。
【００７０】
本例では、リダンダンシ置き換えアドレスがプリデコード信号ＸＡ１，ＸＡ２，ＸＡ３，…，ＸＡｍのレベルが対応して“Ｌ”，“Ｈ”，“Ｌ”，…，“Ｌ”であり、フューズデータラッチ回路１６１の出力信号ＳＸＡ１，ＳＸＡ２，ＳＸＡ３，…，ＳＸＡｍのレベルが対応して“Ｌ”，“Ｈ”，“Ｌ”，…，“Ｌ”となる場合を示している。
【００７１】
その後、一定時間後に制御信号ＳＧＥＮＢ  が立ち上がると、スイッチ選択用のデコーダ回路２１１〜２１ｎのデコード出力信号ＦＧＡＴＥｉのレベルが対応して例えば“Ｌ”，“Ｈ”，“Ｌ”，…，“Ｌ”となる。なお、制御信号ＳＧＥＮＢが“Ｈ”レベルになった後に信号ＦＲＥＤが“Ｌ”レベルになるが、この信号ＦＲＥＤのパルス幅、および、この信号ＦＲＥＤが“Ｈ”レベルになってから制御信号ＳＧＥＮＢが“Ｈ”レベルになるまでの一定時間は、図３中に示したコントロール回路１７中の遅延回路で設定されている。
【００７２】
そして、信号ＦＧＡＴＥｉがスイッチ回路１９１〜１９ｎのＰＭＯＳトランジスタのゲートに入力し、置換されているロウデコーダ１３２に対応するスイッチ回路１９２のみオフ状態となり、このロウデコーダ１９２にはＶｐｐが供給されない。
【００７３】
即ち、電源投入時にリダンダンシフューズを読み出し、リダンダンシで置き換えされたロウデコーダの電源供給経路のスイッチ回路をオフすることによって、不良ロウからリークする電源電流を止めることができる。
【００７４】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図である。
【００７５】
このメモリは、図１を参照して前述したメモリと比べて、ほぼ同様の構成であるが、フューズデータラッチ回路１６１，１６２が省略され、リダンダンシフューズ回路１５１，１５２に代えてラッチ付きリダンダンシフューズ回路１５ａ１，１５ａ２が用いられている点と、スイッチ選択用のデコーダ回路２１ａ１〜２１ａｎの構成とが異なる。
【００７６】
２組のスペアロウデコーダ１４１，１４２に対応して設けられている２個のラッチ付きリダンダンシフューズ回路１５ａ１，１５ａ２のそれぞれは、ロウアドレスバッファ（図示せず）の出力である相補的なｍビットのロウアドレスＡｉ，ＢＡｉ（ｉ＝１〜ｍ）がプリデコードされないでそのまま直接に入力し、メモリセルアレイ内の不良メモリセルを含む不良ロウに対応する不良アドレスを記憶するフューズ素子と、リダンダンシ使用か、未使用かを記憶するフューズ素子とを備えている。そして、このフューズ素子に記憶された不良アドレスデータを所望のタイミングで読み出してラッチする機能と、記憶した不良アドレスに対応する信号が通常動作時に入力した場合を検知して不良メモリセルをスペアメモリセルに置換制御するための信号ＨＡｉ１とＨＲＤ１、ＨＡｉ２とＨＲＤ２を生成する機能を有する。そして、ラッチ出力として、ｍビットの相補信号ＳＡｉ１、ＳＢＡｉ１とＳＨＲＤ１をリダンダンシフューズデータとして第１のアドレスバス１８１へ出力し、ｍビットの相補信号ＳＡｉ２、ＳＢＡｉ２とＳＨＲＤ２を第２のアドレスバス１８２へ出力する。
【００７７】
図８（ａ）は、図７中のラッチ付きリダンダンシフューズ回路１５ａ１，１５ａ２のうちの１個分を代表的に取り出して一例を示すブロック図である。
【００７８】
１つのスペアロウデコーダを選択するための１つのラッチ付きリダンダンシフューズ回路は、相補的なｍビットのロウアドレスＡｉ，ＢＡｉ（ｉ＝１〜ｍ）がプリデコードされないでそのまま直接に入力するｍ個のラッチ付きリダンダンシフューズ回路（Ｆｕｓｅ  ｃｉｒｃｕｉｔ  ｗｉｔｈ  ｌａｔｃｈ）ＦＣＬＡと、リダンダンシの使用／未使用を決めるための信号ＨＲＤを生成する１個のラッチ付きリダンダンシフューズ回路ＦＣＬＡからなる。
【００７９】
上記ラッチ付きリダンダンシフューズ回路ＦＣＬＡは、電源投入時に、それぞれの内部のフューズ素子の状態をラッチし、リダンダンシアドレスを決定するための相補的なｍビットの信号ＳＡｉ，ＳＢＡｉ（ｉ＝１〜ｍ）およびリダンダンシ選択アドレス信号ＨＡｉ（ｉ＝１〜ｍ）を生成するように構成されている。
【００８０】
図８（ｂ）は、図８（ａ）中のラッチ付きリダンダンシフューズ回路ＦＣＬＡの１個分を代表的に取り出してその一例を示す回路図である。
【００８１】
このラッチ付きリダンダンシフューズ回路は、従来例のリダンダンシフューズ回路に対して、リダンダンシアドレスを決定するための相補的なｍビットの信号ＳＡｉ，ＳＢＡｉを取り出すために二段のインバータ回路ＩＶ５，ＩＶ６が付加されたものである。
【００８２】
即ち、電源ノードと接地ノードとの間に、プリチャージ信号ＢＦＰＣＨがゲートに入力する充電用のＰＭＯＳトランジスタＰ３、フューズデータ読み出し信号ＦＲＥＤがゲートに入力する読み出し用のＮＭＯＳトランジスタＮ１、レーザ溶断型のフューズ素子Ｆが直列に接続されている。上記ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ１の接続ノードａ（Ｎｏｄｅ  ａ）に二段のインバータ回路ＩＶ３，ＩＶ４の入力ノードが接続されており、この二段のインバータ回路ＩＶ３，ＩＶ４の各段の出力は２個のＣＭＯＳトランスファゲートＴＧ１，ＴＧ２に対して相補的な制御入力となる。この２個のＣＭＯＳトランスファゲートＴＧ１，ＴＧ２の各一端に対応して相補的なアドレスビットＡｉ，ＢＡｉが入力し、各他端は共通に接続されて信号ＨＡｉを出力する。
【００８３】
さらに、電源ノードと接地ノードとの間に、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ５、Ｎ４が直列に接続され、上記ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４の各ゲートは共通に接続され、残りのＮＭＯＳトランジスタＮ５のゲートに前記プリチャージ信号ＢＦＰＣＨが入力する。
【００８４】
ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４のゲート共通接続ノードは、二段のインバータ回路ＩＶ３，ＩＶ４のうちの１段目のインバータ回路ＩＶ３の出力ノードｂ（Ｎｏｄｅ  ｂ）に接続されており、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ５の接続ノードは、１段目のインバータ回路ＩＶ３の入力ノードａに帰還接続されている。
【００８５】
そして、上記１段目のインバータ回路ＩＶ３の出力ノードｂに二段のインバータ回路ＩＶ５，ＩＶ６の入力ノードが接続されており、相補信号ＳＡｉ，ＳＢＡｉが取り出される。
【００８６】
図９は、図７中のスイッチ選択用デコーダ回路２１ａ１〜２１ａｎの一例を示す回路図である。
【００８７】
このデコーダ回路は、ラッチ付きリダンダンシフューズ回路１５ａ１から第１のアドレスバス１８１を介して供給されるｎビットの相補信号（ＳＡｉ１、ＳＢＡｉ１）をデコードするｎ個の第１のナンドゲートＮＡ１と、ラッチ付きリダンダンシフューズ回路１５ａ２から第２のアドレスバス１８２を介して供給されるｎビットの相補信号（ＳＡｉ２、ＳＢＡｉ２）をデコードするｎ個の第２のナンドゲートＮＡ２と、上記２つのナンドゲートＮＡ１，ＮＡ２の各対応するビットの出力が入力するｎ個のナンドゲートＮＡ３と、各ナンドゲートＮＡ３の出力を反転するｎ個のインバータ回路ＩＶと、上記ｎ個のインバータ回路ＩＶの出力および前記コントロール回路１７から出力される制御信号ＳＧＥＮＢがインバータ回路ＩＶにより反転された信号ＳＧＥＮが入力し、それぞれ対応してスイッチゲート信号ＦＧＡＴＥｉを出力するｎ個のノアゲートＮＯＲにより構成されている。
【００８８】
上記制御信号ＳＧＥＮＢは、フューズデータの読み出し時の不安定な状態によるデコーダ回路の誤動作を防止し、安定に動作させるためのタイミングを決定するものである。
【００８９】
図１０は、図７〜図９に示したメモリにおける置換動作例として、ラッチ付きリダンダンシフューズ回路１５ａ１の置換動作例を代表的に示す波形図である。
【００９０】
外部電源（電源電圧Ｖｄｄ）の投入後、パワーオンリセット信号ＰＯＲが立ち下がるまでのしばらくの間はプリチャージ信号ＢＦＰＣＨが“Ｌ”レベルであり、ラッチ付きリダンダンシフューズ回路１５ａ１内のノードａはプリチャージ信号ＢＦＰＣＨが“Ｈ”レベルになるまでの期間に電源電位Ｖｄｄまで充電される。上記プリチャージが終了した後、フューズデータ読み出し信号ＦＲＥＤが“Ｈ”レベルになると、フューズデータが読み出され、ノードａ、ｂ間のラッチ回路でラッチされる。
【００９１】
この時、フューズ素子Ｆが溶断されていない状態では、ノードａは接地電位に落とされるので、一方のＣＭＯＳトランスファゲートＴＧ２がオンになってＢＡｉが出力信号ＨＡｉになり、二段のインバータ回路ＩＶ５，ＩＶ６から出力する相補信号ＳＡｉ，ＳＢＡｉは対応して“Ｌ”，“Ｈ”になる。
【００９２】
一方、フューズ素子Ｆ  が溶断されている状態では、ノードａは“Ｈ”レベルに保たれ、他方のＣＭＯＳトランスファゲートＴＧ１がオンになってＡｉが出力信号ＨＡｉになり、二段のインバータ回路ＩＶ５，ＩＶ６から出力する相補信号ＳＡｉ，ＳＢＡｉは対応して“Ｈ”，“Ｌ”になる。
【００９３】
即ち、電源投入時に、ラッチ付きリダンダンシフューズ回路１５ａ１内のフューズ素子Ｆ  の溶断の有無に応じてフューズデータの読み出しおよびラッチが行われ、通常のリダンダンシ選択アドレスＨＡｉとして、ＡｉまたはＢＡｉが接続される。
【００９４】
さらに、上記ラッチデータに応じてアドレス信号ＳＡｉ、ＳＢＡｉを出力し、これをスイッチ選択用のデコーダ回路２１ａ１〜２１ａｎでデコードし、ロウデコーダ１３ｉの電源供給経路に挿入されているスイッチ回路１９ｉを制御する。
【００９５】
上述した動作により、前述した第１の実施形態と同様に、不良ロウアドレスに対応するロウデコーダ回路の電源供給経路に挿入されているスイッチ回路をオフ状態に制御することによって、不良ロウからリークする電源電流を止めることができる。
【００９６】
＜第３の実施形態＞
図１１は、本発明の第３の実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図である。
【００９７】
このメモリは、図１を参照して前述したメモリと比べて、ほぼ同様の構成であるが、２個のフューズデータラッチ回路１６１，１６２の各出力が切換回路（Ｃｏｎｖ）２３により切り換え（順次）選択されて１つのアドレスバス１８を介してスイッチ選択用のラッチ付きデコーダ回路２４ｉに供給される点、コントロール回路１７ａの出力信号が異なる。
【００９８】
上記コントロール回路１７ａは、フューズデータ読み出し信号ＦＲＥＤのほかに、２個のフューズデータラッチ回路１６１，１６２の各出力信号を選択してアドレスバス１８に接続する期間を示すタイミング制御信号ＳＴＬＡ、２個のフューズデータラッチ回路１６１，１６２の各出力信号を切換回路２３で切り換え選択するタイミングを制御する信号ＳＴＥＰｌ、ＳＴＥＰ２を出力する。
【００９９】
図１２は、図１１中の切換回路２３のうちの１ビット分を代表的に取り出して一例を示す回路図である。
【０１００】
この切換回路は、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタを並列に組み合わせた２つのトランスファゲートＴＧの各一端に対応して前記２個のフューズデータラッチ回路１６１，１６２からそれぞれ出力するｍビットの信号ＳＸＡｉ１およびＳＸＡｉ２が入力し、上記２つのトランスファゲートＴＧの各他端が共通に接続されているノードからｍビットの各アドレス信号ＳＸＡｉが出力される。上記２つのトランスファゲートＴＧの一方は、信号ＳＴＥＰ１とそれをインバータ回路ＩＶで反転させた信号によりスイッチ制御され、他方のトランスファゲートは、信号ＳＴＥＰ２とそれをインバータ回路ＩＶで反転させた信号によりスイッチ制御される。また、各アドレス信号ＳＸＡｉの出力ノードと接地電位との間にはＮＭＯＳトランジスタＮ１０が挿入されており、このＮＭＯＳトランジスタＮ１０のゲートには、信号ＳＴＥＰ１、ＳＴＥＰ２が入力するノアゲートＮＯＲの出力が入力する。
【０１０１】
信号ＳＴＥＰ１、ＳＴＥＰ２のどちらも“Ｌ”レベルのときは、ＮＭＯＳトランジスタＮ１０がオン状態となり、アドレス信号ＳＸＡｉの出力ノードは接地レベルに落とされている。信号ＳＴＥＰ１、ＳＴＥＰ２の少なくとも一方が“Ｈ”レベルのときは、ＮＭＯＳトランジスタＮ１０はオフ状態となる。そして、ＳＴＥＰ１が“Ｈ”、ＳＴＥＰ２が“Ｌ”の時は、ＳＸＡｉとしてＳＸＡｉ１が出力され、上記とは逆に、ＳＴＥＰ１が“Ｌ”、ＳＴＥＰ２が“Ｈ”の時は、ＳＸＡｉとしてＳＸＡｉ２が出力される。即ち、信号ＳＴＥＰ１，ＳＴＥＰ２によって、ＳＸＡｉ１またはＳＸＡｉ２がＳＸＡｉとなって出力される。
【０１０２】
図１３は、図１１中のスイッチ選択用のラッチ付きデコーダ回路２４ｉの一部分取り出して一例を示す回路図である。
【０１０３】
このデコーダ回路は、フューズデータラッチ回路１６１から第１のアドレスバス１８１を介して供給されるｎビットの信号ＳＸＡｉおよびコントロール回路１７から出力される制御信号ＳＧＥＮＢが入力するｎ個のナンドゲートＮＡと、これらｎ個のナンドゲートＮＡの各出力をそれぞれ反転させるｎ個のインバータ回路ＩＶと、これらｎ個のインバータ回路ＩＶの出力をラッチするラッチ回路ＬＴより構成されている。
【０１０４】
各ラッチ回路ＬＴは、それぞれ２個のノアゲートが交差接続されてなり、パワーオンリセット信号ＰＯＲにより初期化され、インバータ回路ＩＶから出力される信号が対応して入力し、図１１中のスイッチ回路１９ｉを制御するための信号ＦＧＡＴＥｉを出力する。
【０１０５】
図１４は、図１１中のコントロール回路１７ａの一例を示す回路図である。
【０１０６】
このコントロール回路は、後述する図１５に示すタイミング図のように、パワーオンリセット信号ＰＯＲを入力として、フューズデータ読み出し信号ＦＲＥＤ、リダンダンシフューズデータ選択期間を示すタイミング制御信号ＳＴＬＡ、一方のリダンダンシフューズデータを選択するタイミングを制御する信号ＳＴＥＰｌ、他方のリダンダンシフューズデータを選択するタイミングを制御する信号ＳＴＥＰ２、図１１中のスイッチ選択用のラッチ付きデコーダ回路２４ｉのデコード動作のタイミングを制御するＳＧＥＮＢをそれぞれ出力するように論理構成されている。
【０１０７】
図１５は、図１１〜図１４に示したメモリにおける置換動作例として、リダンダンシフューズ回路１５１、フューズデータラッチ回路１６１の１組および切換回路２３による置換動作例を示す波形図である。
【０１０８】
外部電源（電源電圧Ｖｄｄ）の投入後、第１の実施形態の動作と同様に、周辺回路を初期化するパワーオンリセット信号ＰＯＲが立上り、フューズデータラッチ回路１６１が初期化され、出力信号ＳＸＡｉ１の全てがＶｄｄと連動して立ち上がる。また、上記パワーオンリセット信号ＰＯＲにより、スイッチ選択用のラッチ付きデコーダ回路２４ｉのラッチ回路部も初期化される。
【０１０９】
パワーオンリセット信号ＰＯＲが立下った後、一定時間後にフューズデータ読み出し信号ＦＲＥＤが一定時間“Ｈ”になり、リダンダンシフューズ回路１５１からリダンダンシフューズデータの読み出しが行われ、フューズ素子が溶断されているか否かにしたがって、対応するフューズデータラッチ回路１６１の出力信号ＳＸＡｉ１のビット信号が“Ｈ”レベルを保つか、または、“Ｌ”に落ちるかが決定される。
【０１１０】
この場合、本実施例ではスイッチ選択用のラッチ付きデコーダ回路２４ｉに入力するアドレスバス１８を共有化しているので、２個のフューズデータラッチ回路１６１，１６２の各出力信号ＳＸＡｉ１，ＳＸＡｉ２を一度にスイッチ選択用のラッチ付きデコーダ回路２４ｉに送ることができない。
【０１１１】
そこで、信号ＦＲＥＤによりリダンダンシフューズデータを読み出した後、タイミング制御信号ＳＴＬＡが活性状態の期間内に、アドレスバス１８を共有化している２個のフューズデータラッチ回路１６１，１６２の各出力信号ＳＸＡｉ１，ＳＸＡｉ２を順番に読み出し、スイッチ選択用のラッチ付きデコーダ回路２４ｉでデコードし、ラッチする。
【０１１２】
即ち、信号ＳＴＬＡが“Ｈ”の期間内に、例えば信号ＳＴＥＰ１が“Ｈ”の時には、第１のリダンダンシフューズデータラッチ回路１６１の出力信号ＳＸＡｉ１を選択してアドレスバス１８に信号ＳＸＡｉとして出力する。この信号ＳＸＡｉは、制御信号ＳＧＥＮＢが“Ｈ”の時にラッチ付きデコーダ回路２４ｉでデコードされてラッチされる。つまり、信号ＳＴＥＰ１とＳＴＥＰ２を順次動作させて２つのリダンダンシ回路の情報を順次アドレスバス１８に伝える。このラッチ出力であるゲート信号ＦＧＡＴＥｉのうちの特定の信号が“Ｈ”になり、リダンダンシ置き換えがなされた特定のロウデコーダの電源供給経路に挿入されているスイッチ回路がオフになる。
【０１１３】
上述した第３の実施形態によれば、前述した第１の実施形態および第２の実施形態と同様に、不良ロウアドレスに対応するロウデコーダ回路の電源供給経路に挿入されているスイッチ回路をオフ状態に制御することによって、不良ロウからリークする電源電流を止めることができる。
【０１１４】
しかも、スイッチ選択用のラッチ付きデコーダ回路２４ｉの入力側のアドレスバス１８を共有化することができ、配線の面積を削減することが可能になる。このアドレスバス１８の共有化による配線面積削減効果は、スペアロウ、フューズデータラッチ回路の数が多いほど顕著になる。
【０１１５】
＜第４の実施形態＞
図１６は、本発明の第４の実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図である。
【０１１６】
このメモリは、図７を参照して前述したメモリと比べて、ほぼ同様の構成であるが、２組のラッチ付きフューズデータラッチ回路１５ａ１，１５ａ２の各出力が切換回路２３により切り換え選択されて１つのアドレスバス１８を介してスイッチ選択用のラッチ付きデコーダ回路２４ｉに供給される点、コントロール回路１７ａの出力信号が異なる。
【０１１７】
上記コントロール回路１７ａは、フューズデータ読み出し信号ＦＲＥＤのほかに、２個のラッチ付きフューズデータラッチ回路１５ａ１，１５ａ２の各出力信号を選択してアドレスバス１８に接続する期間を示すタイミング制御信号ＳＴＬＡ、２個のラッチ付きフューズデータラッチ回路１５ａ１，１５ａ２の各出力信号を切換回路２３で切り換え選択するタイミングを制御する信号ＳＴＥＰｌ、ＳＴＥＰ２を出力する。
【０１１８】
図１７は、図１６中の切換回路２３のうちの１ビット分を代表的に取り出して一例を示す回路図である。ここでは、図示の簡略化のため、１つの相補信号に対する２個の切換回路のうちの１個のみ示している。
【０１１９】
この切換回路は、図１２を参照して前述した図１１中の切換回路２３と同様に、２つの相補信号（ＳＴＥＰ１とその反転信号）、（ＳＴＥＰ２とその反転信号）により対応してスイッチ制御される２つのトランスファゲートＴＧの各一端に対応して２個のラッチ付きフューズデータラッチ回路１５ａ１，１５ａ２からそれぞれ出力するｍビットの相補信号ＳＡｉ１／ＳＢＡｉ１、ＳＨＲＤ１およびＳＡｉ２／ＳＢＡｉ２、ＳＨＲＤ２が入力し、上記２つのトランスファゲートＴＧの各他端が共通に接続されているノードからｍビットのアドレス信号ＳＡｉ／ＡＢＡｉ、ＳＨＲＤｉが出力される。また、アドレス信号ＳＡｉ／ＳＢＡｉ／ＳＨＲＤｉの出力ノードと接地電位との間にはＮＭＯＳトランジスタＮ１０が挿入されており、このＮＭＯＳトランジスタＮ１０のゲートには、信号ＳＴＥＰ１、ＳＴＥＰ２が入力するノアゲートＮＯＲの出力が入力する。
【０１２０】
信号ＳＴＥＰ１、ＳＴＥＰ２のどちらも“Ｌ”レベルのときは、ＮＭＯＳトランジスタＮ１０がオン状態となり、アドレス信号の出力ノードは接地レベルに落とされている。
【０１２１】
信号ＳＴＥＰ１が“Ｈ”、ＳＴＥＰ２  が“Ｌ”の時は、ＳＡｉ／ＳＢＡｉ／ＳＨＲＤｉとしてＳＡｉ１／ＳＢＡｉ１／ＳＨＲＤ１が出力され、上記とは逆に、ＳＴＥＰ１が“Ｌ”、ＳＴＥＰ２が“Ｈ”の時は、ＳＡｉ／ＳＢＡｉ／ＳＨＲＤｉとしてＳＡｉ２／ＳＢＡｉ２／ＳＨＲＤ２が出力される。即ち、ＳＴＥＰ１，ＳＴＥＰ２によって、ＳＡｉ１／ＳＢＡｉ１／ＳＨＲＤ１またはＳＡｉ２／ＳＢＡｉ２／ＳＨＲＤ２がＳＡｉ／ＳＢＡｉ／ＳＨＲＤｉとして出力される。
【０１２２】
図１８は、図１６中のスイッチ選択用のラッチ付きデコーダ回路２４ｉの一例を示す回路図である。
【０１２３】
このラッチ付きデコーダ回路２４ｉは、切替回路２３からアドレスバス１８を介して供給されるｍビットの信号ＳＡｉ、ＳＸＡｉをデコードするｎ個のナンドゲートＮＡと、信号ＳＧＥＮＢを反転するインバータ回路ＩＶと、上記ｎ個の各ナンドゲートＮＡの出力とインバータ回路ＩＶの出力とが入力するｎ個のノアゲートＮＯＲと、これらｎ個のノアゲートＮＯＲの出力をラッチするｎ個のラッチ回路ＬＴとから構成されている。そして、上記ｎ個の各ナンドゲートＮＡには信号ＳＨＲＤが入力する。
【０１２４】
各ラッチ回路ＬＴは、それぞれ２個のノアゲートが交差接続されてなり、パワーオンリセット信号ＰＯＲにより初期化され、前記ノアゲートＮＯＲから出力される信号が対応して入力し、図１１中のスイッチ回路１９ｉを制御するための信号ＦＧＡＴＥｉを出力する。
【０１２５】
上記制御信号ＳＧＥＮＢは、フューズデータ読み出し時の不安定な状態によるデコーダ回路誤動作を防止し、安定に動作させるためのタイミングを決定するものである。
【０１２６】
図１９は、図１６中のコントロール回路１７ａの一例を示す回路図である。
【０１２７】
このコントロール回路は、後述する図２０に示すタイミング図のように、パワーオンリセット信号ＰＯＲを入力として、プリチャージ信号ＢＦＰＣＨ、フューズデータ読み出し信号ＦＲＥＤ、リダンダンシフューズデータ選択期間を示すタイミング制御信号ＳＴＬＡ、第１のリダンダンシフューズデータを選択するタイミングを制御する信号ＳＴＥＰｌ、第２のリダンダンシフューズデータを選択するタイミングを制御する信号ＳＴＥＰ２、スイッチ選択用のデコーダ回路２４ｉのデコード動作のタイミングを制御するＳＧＥＮＢをそれぞれ出力するように論理構成されている。
【０１２８】
図２０は、図１６〜図１９に示したメモリにおける置換動作例として、代表的に、ラッチ付きリダンダンシフューズ回路１５ａ１、切換回路２３およびラッチ付きデコーダ回路２４ｉによる置換動作例を示す波形図である。
【０１２９】
外部電源（電源電圧Ｖｄｄ）の投入後、第１の実施形態の動作と同様に、周辺回路を初期化するパワーオンリセット信号ＰＯＲが立上り、スイッチ選択用のデコード回路２４ｉのラッチ回路部が初期化され、その出力信号ＦＧＡＴＥｉの全てが“Ｌ”になる。
【０１３０】
そして、第２の実施形態の動作と同様に、しばらくの間はプリチャージ信号ＢＦＰＣＨが“Ｌ”レベルであり、ラッチ付きリダンダンシフューズ回路１５ａ１のノードａはプリチャージ信号ＢＦＰＣＨが“Ｈ”レベルになるまでの期間に電源電位Ｖｄｄまで充電される。
【０１３１】
パワーオンリセット信号ＰＯＲが立下った後で上記プリチャージが終了した後、フューズデータ読み出し信号ＦＲＥＤが一定時間“Ｈ”レベルになると、ラッチ付きリダンダンシフューズ回路１５ａ１からフューズデータが読み出され、ノードａ、ｂ間のラッチ回路でラッチされる。
【０１３２】
この時、フューズ素子Ｆが溶断されているか否かにしたがって、２個のラッチ付きリダンダンシフューズ回路１５ａ１，１５ａ２の出力信号ＳＡｉ１／ＳＢＡｉ１とＳＡｉ２／ＳＢＡｉ２が決定される。
【０１３３】
この場合、本実施例ではスイッチ選択用のラッチ付きデコーダ回路２４ｉの入力側のアドレスバス１８を共有化しているので、２個のラッチ付きリダンダンシフューズ回路１５ａ１，１５ａ２からそれぞれ出力する相補信号ＳＡｉ１／ＳＢＡｉ１とＳＡｉ２／ＳＢＡｉ２を一度にスイッチ選択用のラッチ付きデコーダ回路２４ｉに送ることができない。
【０１３４】
そこで、信号ＦＲＥＤによりフューズデータを読み出した後、タイミング制御信号ＳＴＬＡが活性状態の期間内に、２個のラッチ付きリダンダンシフューズ回路１５ａ１，１５ａ２の各出力信号（ＳＡｉ１／ＳＢＡｉ１），（ＳＡｉ２／ＳＢＡｉ２）を順番に選択して共有しているアドレスバス１８に出力し、スイッチ選択用のラッチ付きデコーダ回路２４ｉでデコードし、ラッチする。
【０１３５】
即ち、信号ＳＴＬＡが“Ｈ”の期間内に、例え信号ばＳＴＥＰ１が“Ｈ”の時には、一方のラッチ付きリダンダンシフューズ回路１５ａ１の出力信号ＳＡｉ１／ＳＢＡｉ１／ＳＨＲＤ１を選択してアドレスバス１８へＳＡｉ／ＳＢＡｉ／ＳＨＲＤｉとして出力する。この信号ＳＡｉ／ＳＢＡｉ／ＳＨＲＤｉは、スイッチ選択用のデコーダ回路２４ｉで制御信号ＳＧＥＮＢが“Ｈ”の時にデコードされてラッチされ、ラッチ出力であるゲート信号ＦＧＡＴＥｉのうちの特定の信号が“Ｈ”になる。これにより、リダンダンシ置き換えされたロウデコーダ１３ｉの電源供給経路に挿入されているスイッチ回路１９ｉがオフになる。
【０１３６】
上述した第４の実施形態によれば、前述した第１〜第３の実施形態と同様に、不良ロウアドレスに対応するロウデコーダ回路の電源供給経路に挿入されているスイッチ回路をオフ状態に制御することによって、不良ロウからリークする電源電流を止めることができる。
【０１３７】
しかも、前述した第３の実施形態と同様に、スイッチ選択用のラッチ付きデコーダ回路２４ｉの入力側のアドレスバス１８を共有化することができ、配線の面積を削減することが可能になる。このアドレスバス１８の共有化による配線面積削減効果は、スペアロウ、フューズデータラッチ回路の数が多いほど顕著になる。
【０１３８】
なお、上記各実施形態では、フューズ素子Ｆとしてレーザ溶断タイプを用いた場合を示したが、これに限らず、不揮発性メモリセル、不揮発性アンチフューズ等を用いたフューズ回路にも本発明を適用することが可能である。
【０１３９】
また、本発明は、上記各実施形態のようなＴＣ並列ユニット直列接続型強誘電体メモリに限らず、スタンドバイ時あるいはアクティブ時の非選択状態においてワード線を電源電位に保つワード線駆動方式を採用している半導体記憶装置に適用することが可能である。
【０１４０】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、接地電位にショートするような不良ワード線をリダンダンシ救済した場合に不良ワード線による電源リーク電流を抑制することができ、ロウリダンダンシ救済を効率よく確実に行うことができ、歩留まりの向上に寄与することができるので、ＴＣ並列ユニット直列接続型強誘電体メモリなどに適用して効果的である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図。
【図２】図１中のリダンダンシフューズ回路とフューズデータラッチ回路の１組を代表的に取り出して示す回路図。
【図３】図１中のコントロール回路の一例を示す回路図。
【図４】図１中のスイッチ回路およびロウデコーダの１組を代表的に取り出して示す回路図。
【図５】図１中のスイッチ選択用のデコーダ回路を取り出して示す回路図。
【図６】図１のメモリにおける置換動作例を示すタイミング波形図。
【図７】本発明の第２の実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図。
【図８】図７中のラッチ付きリダンダンシフューズ回路のうちの１個分を代表的に取り出して一例を示すブロック図およびそのうちの１個分の一例を示す回路図。
【図９】図７中のスイッチ選択用デコーダ回路の一例を示す回路図。
【図１０】図７に示したメモリにおける置換動作例を示す波形図。
【図１１】本発明の第３の実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図。
【図１２】図１１中の切換回路のうちの１ビット分を代表的に取り出して一例を示す回路図。
【図１３】図１１中のスイッチ選択用デコーダ回路とラッチ回路のうちの１個分を代表的に取り出して一例を示す回路図。
【図１４】図１１中のコントロール回路の一例を示す回路図。
【図１５】図１１のメモリにおける置換動作例を示す波形図。
【図１６】本発明の第４の実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリの構成を概略的に示すブロック図。
【図１７】図１６中の切換回路のうちの１ビット分を代表的に取り出して一例を示す回路図。
【図１８】図１６中のスイッチ選択用のデコーダ回路およびラッチ回路の一例を示す回路図。
【図１９】図１６中のコントロール回路の一例を示す回路図。
【図２０】図１６のメモリにおける置換動作例を示す波形図。
【図２１】図１のメモリにおいて不良ロウをリダンダンシロウに置き換える動作例を概略的に示すブロック図。
【図２２】従来のＴＣ並列ユニット直列接続型強誘電体メモリにおいて不良ワード線をスペアワード線に置き換える部分を概略的に示すブロック図。
【図２３】図２２中のロウデコーダのうちの１個分を取り出して示す回路図。
【符号の説明】
１１…メモリセルアレイ、１２…リダンダンシセルアレイ、１３１  〜１３ｎ  …ロウデコーダ、１４１，１４２  …スペアロウデコーダ、１５１，１５２  …リダンダンシフューズ回路、１６１，１６２  …フューズデータラッチ回路、１７…コントロール回路、１８１，１８２  …アドレスバス、１９１  〜１９ｎ  …スイッチ回路、２０１，２０２  …スペアスイッチ回路、２１１  〜２１ｎ  …スイッチ回路選択用のデコーダ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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