(57)【要約】【課題】メモリブロックの切替え動作の高速化及びその切替え動作に係る消費電流の低減を図ることのできるシフト冗長回路を提供すること。【解決手段】シフト制御回路１６には、メモリブロックＢＬＫ１の第１の欠陥アドレスに対応した第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  を生成する第１のシフト制御回路９１ａと、メモリブロックＢＬＫ２の第２の欠陥アドレスに対応した第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  を生成する第２のシフト制御回路９１ｂとが備えられている。各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え時、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御するシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３は、予め状態が確定されている第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  及び低電位電源（接地電位にクランプする）のうち何れかに選択される。【選択図】      図１
2004265468.tif 000002
【特許請求の範囲】
【請求項１】
複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、
欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、
前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成し、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め生成されている前記シフト信号を選択し、
その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を前記冗長選択線の配置方向にシフトさせることを特徴とするシフト冗長回路の制御方法。
【請求項２】
複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、
セット信号を入力して欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、
前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成して保持し、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め保持されている前記シフト信号を選択し、
その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を前記冗長選択線の配置方向にシフトさせることを特徴とするシフト冗長回路の制御方法。
【請求項３】
前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように、前記シフト信号のレベルを所定の電源電位にクランプすることを特徴とする請求項１又は２記載のシフト冗長回路の制御方法。
【請求項４】
前記メモリブロック選択信号を前記欠陥救済するメモリブロック数に対応して生成することを特徴とする請求項１乃至３の何れか一項記載のシフト冗長回路の制御方法。
【請求項５】
複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路であって、
欠陥個所を示す欠陥アドレスと前記冗長選択線を選択するための冗長選択信号とに基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成するシフト制御回路と、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応した前記シフト制御回路により予め生成されているシフト信号を選択するシフト信号選択回路と、
前記シフト信号選択回路から出力されるシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を切替えて該複数のデコード選択線を前記複数の選択線及び前記冗長選択線にシフト接続するスイッチ回路と
を備えることを特徴とするシフト冗長回路。
【請求項６】
前記シフト制御回路は欠陥救済するメモリブロック数に対応して複数設けられていることを特徴とする請求項５記載のシフト冗長回路。
【請求項７】
複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路であって、
欠陥個所を示す欠陥アドレスと前記冗長選択線を選択するための冗長選択信号とに基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を生成するシフト制御回路と、
セット信号に基づいて、前記シフト制御回路により生成されるシフト信号を欠陥救済するメモリブロック毎に出力するシフト情報選択回路と、
前記シフト情報選択回路の出力をラッチするシフト情報ラッチ回路と、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して前記シフト情報ラッチ回路に予めラッチされているシフト信号を選択するシフト信号選択回路と、
前記シフト信号選択回路から出力されるシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を切替えて該複数のデコード選択線を前記複数の選択線及び前記冗長選択線にシフト接続するスイッチ回路と
を備えることを特徴とするシフト冗長回路。
【請求項８】
前記欠陥アドレスを前記欠陥救済するメモリブロック毎に保持する欠陥アドレス保持回路と、前記冗長選択信号を前記欠陥救済するメモリブロック毎に保持する冗長選択信号発生回路とを備えることを特徴とする請求項５乃至７の何れか一項記載のシフト冗長回路。
【請求項９】
前記シフト信号選択回路は、前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように前記シフト信号のレベルを所定の電源電位にクランプする手段を備えていることを特徴とする請求項５乃至８の何れか一項記載のシフト冗長回路の制御方法。
【請求項１０】
請求項５乃至９の何れか一項記載のシフト冗長回路を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シフト冗長回路、その制御方法及び半導体記憶装置に関する。
近年の半導体記憶装置は、微細化、大容量化、省電力化の要求が益々大きくなっている。微細化、大容量化に伴いメモリ内に欠陥が発生し易くなり、生産性の低下、即ち歩留まりの低下が問題となっている。これら欠陥を救済し半導体記憶装置の歩留まりの低下を抑えるための冗長装置の役割が益々大きくなっている。
【０００２】
【従来の技術】
従来、半導体記憶装置に備える冗長装置として、例えば特許文献１に示すシフト冗長回路がある。
【０００３】
図１６は、そのシフト冗長回路の動作原理を説明するためのブロック図である。このシフト冗長回路２３０は、欠陥アドレス保持回路２３１、ヒューズ信号発生回路２３２、冗長選択用ヒューズ回路２３３、ヒューズ信号増幅回路２３４、ヒューズデコーダ回路２３５、シフト制御回路２３６、アドレスデコーダ２３７及び選択ドライバ２３８を含む。
【０００４】
同図において、メモリセルアレイＡＲは、例えば４つのメモリブロックＢＬＫ０〜ＢＬＫ３で構成され、各メモリブロックＢＬＫ０〜ＢＬＫ３は、ブロックアドレス信号ｒａ０  ，ｒａ１  により選択される。このメモリセルアレイＡＲに対して、各メモリブロックＢＬＫ０〜ＢＬＫ３に共通な４本のコラム選択線ｃｌ０  〜ｃｌ３  と１本の冗長コラム選択線ｒｃｌ  とが設けられている。また、４本のコラム選択線ｃｌ０  〜ｃｌ３  に対して４本のプリコラム選択線ｐｃｌ０〜ｐｃｌ３が設けられている。
【０００５】
プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、アドレスデコーダ２３７によって、コラムアドレス信号ｃａ０  ，ｃａ１  により選択される。そして、各プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、選択ドライバ２３８に設けられた選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  によって、コラム選択線ｃｌ０  〜ｃｌ３  と、各コラム選択線ｃｌ０  〜ｃｌ３  に隣接するビット位置の冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ２  との間で切替え接続されるようになっている。
【０００６】
詳しくは、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  には、後述するシフト制御回路２３６から、それぞれ対応するシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３が入力されるようになっている。これにより、各プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、それぞれ対応するシフト信号ｓｃｌ０〜ｓｃｌ３を入力する選択線スイッチＳＷ０  〜ＳＷ３  によって、コラム選択線ｃｌ０  〜ｃｌ３  と、冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ２  との間で切替え接続される。
【０００７】
尚、本例では、選択線スイッチＳＷ０  〜ＳＷ３  にそれぞれＬレベルのシフト信号ｓｃｌ０〜ｓｃｌ３が入力される場合は、各プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、コラム選択線ｃｌ０  〜ｃｌ３  に接続されるようになっている。また、選択線スイッチＳＷ０  〜ＳＷ３  にそれぞれＨレベルのシフト信号ｓｃｌ０〜ｓｃｌ３が入力される場合は、各プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ２  に接続されるようになっている。
【０００８】
そして、プリコラム選択線ｐｃｌ０が冗長コラム選択線ｒｃｌ  に接続されない場合には、Ｌレベルのシフト信号ｓｃｌｊを入力する選択線スイッチＲＳＷ  によって、冗長コラム選択線ｒｃｌ  は、低電位電源Ｖｓｓ（例えば接地電位）にクランプされるようになっている。
【０００９】
欠陥アドレス保持回路２３１には、各メモリブロックＢＬＫ０〜ＢＬＫ３のメモリセルに欠陥がある場合、そのメモリセルを選択するアドレスを欠陥アドレスとして保持する複数のヒューズ回路（図示略）が備えられている。
【００１０】
例えば、図１６に示すように、メモリブロックＢＬＫ１に第１の欠陥を持つメモリセルが存在し、メモリブロックＢＬＫ２に第２の欠陥を持つメモリセルが存在している場合、欠陥アドレス保持回路２３１には、第１の欠陥に対応する第１の欠陥アドレスと、第２の欠陥に対応する第２の欠陥アドレスとが保持される。具体的には、欠陥アドレス保持回路２３１は、第１の欠陥アドレスを示すアドレス信号ｆａ０  ，ｆａ１  と、第２の欠陥アドレスを示すアドレス信号ｆｂ０  ，ｆｂ１  とを出力する。
【００１１】
この欠陥アドレス保持回路２３１から出力される各アドレス信号ｆａ０  ，ｆａ１  ，ｆｂ０  ，ｆｂ１  はヒューズ信号発生回路２３２によって相補化され、それぞれヒューズ信号ｆａ０ｘ，ｆａ０ｚ，ｆａ１ｘ，ｆａ１ｚ，ｆｂ０ｘ，ｆｂ０ｚ，ｆｂ１ｘ，ｆｂ１ｚとして生成される。
【００１２】
冗長選択用ヒューズ回路２３３は、図示しないメモリブロック選択回路からのメモリブロック選択信号ｂａ０  ，ｂａ１  に応答して、メモリブロックＢＬＫ１，メモリブロックＢＬＫ２の各選択時に、それぞれ第１の欠陥，第２の欠陥に対する冗長救済を行うための冗長選択信号ｆａｊ  ，ｆｂｊ  を出力する。
【００１３】
この冗長選択用ヒューズ回路２３３から出力される各冗長選択信号ｆａｊ  ，ｆｂｊ  はヒューズ信号増幅回路２３４によって増幅され、それぞれヒューズ信号ｃｆａｊ，ｃｆｂｊとして生成される。
【００１４】
ヒューズデコーダ回路２３５は、ヒューズ信号発生回路２３２から出力されるヒューズ信号ｆａ０ｘ，ｆａ０ｚ，ｆａ１ｘ，ｆａ１ｚ，ｆｂ０ｘ，ｆｂ０ｚ，ｆｂ１ｘ，ｆｂ１ｚ及びヒューズ信号増幅回路２３４から出力されるヒューズ信号ｃｆａｊ，ｃｆｂｊをデコードしてそれぞれデコード信号ｃｆｊ  ，ｃｆ０  〜ｃｆ３  を生成する。
【００１５】
シフト制御回路２３６は、そのヒューズデコーダ回路２３５から出力されるデコード信号ｃｆｊ  ，ｃｆ０  〜ｃｆ３  に基づいて、各選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御するシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３を生成する。
【００１６】
次に、上記のように構成されたシフト冗長回路２３０の動作を説明する。
メモリブロックＢＬＫ０が選択される時、このメモリブロックＢＬＫ０には欠陥が無いため、メモリブロック選択信号ｂａ０  ，ｂａ１  はともにＬレベルとなり、冗長選択信号ｆａｊ  ，ｆｂｊ  はともにＬレベルとなる。
【００１７】
このとき、シフト制御回路２３６は、ヒューズデコーダ回路２３５から出力されるデコード信号ｃｆｊ  ，ｃｆ０  〜ｃｆ３  に応答して、それぞれＬレベルのシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３を生成する。
【００１８】
従って、プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、選択線スイッチＳＷ０  〜ＳＷ３  によってそれぞれコラム選択線ｃｌ０  〜ｃｌ３  に接続され、冗長コラム選択線ｒｃｌ  は、選択線スイッチＲＳＷ  によって接地電位にクランプされる。
【００１９】
メモリブロックＢＬＫ１が選択される時、このメモリブロックＢＬＫ１には第１の欠陥が存在するため、メモリブロック選択信号ｂａ０  はＨレベル、メモリブロック選択信号ｂａ１  はＬレベルとなる。よって、冗長選択信号ｆａｊ  はＨレベル、冗長選択信号ｆｂｊ  はＬレベルとなる。
【００２０】
このとき、シフト制御回路２３６は、ヒューズデコーダ回路２３５から出力されるデコード信号ｃｆｊ  ，ｃｆ０  〜ｃｆ３  に応答して、それぞれＨレベルのシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ２とＬレベルのシフト信号ｓｃｌ３を生成する。
【００２１】
従って、プリコラム選択線ｐｃｌ０〜ｐｃｌ２は、選択線スイッチＳＷ０  〜ＳＷ２  によってそれぞれ冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ１  に接続され、プリコラム選択線ｐｃｌ３は、選択線スイッチＳＷ３  によってコラム選択線ｃｌ３  に接続される。即ち、コラム選択線ｃｌ２  は選択されない（プリコラム選択線ｐｃｌ２，ｐｃｌ３の何れにも接続されない）。
【００２２】
メモリブロックＢＬＫ２が選択される時、このメモリブロックＢＬＫ２には第２の欠陥が存在するため、メモリブロック選択信号ｂａ０  はＬレベル、メモリブロック選択信号ｂａ１  はＨレベルとなる。よって、冗長選択信号ｆａｊ  はＬレベル、冗長選択信号ｆｂｊ  はＨレベルとなる。
【００２３】
このとき、シフト制御回路２３６は、ヒューズデコーダ回路２３５から出力されるデコード信号ｃｆｊ  ，ｃｆ０  〜ｃｆ３  に応答して、それぞれＨレベルのシフト信号ｓｃｌｊ，ｓｃｌ０，ｓｃｌ１とそれぞれＬレベルのシフト信号ｓｃｌ２，ｓｃｌ３を生成する。
【００２４】
従って、プリコラム選択線ｐｃｌ０，ｐｃｌ１は、選択線スイッチＳＷ０  ，ＳＷ１  によってそれぞれ冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  に接続され、プリコラム選択線ｐｃｌ２，ｐｃｌ３は、選択線スイッチＳＷ２  ，ＳＷ３  によってそれぞれコラム選択線ｃｌ２  ，ｃｌ３  に接続される。即ち、コラム選択線ｃｌ１  は選択されない（プリコラム選択線ｐｃｌ１，ｐｃｌ２の何れにも接続されない）。
【００２５】
メモリブロックＢＬＫ３が選択される時、このメモリブロックＢＬＫ３には欠陥が無いため、上述したメモリブロックＢＬＫ０の選択時と同様、シフト制御回路２３６は、それぞれＬレベルのシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３を生成する。従って、プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、選択線スイッチＳＷ０  〜ＳＷ３  によってそれぞれコラム選択線ｃｌ０  〜ｃｌ３  に接続され、冗長コラム選択線ｒｃｌ  は、選択線スイッチＲＳＷ  によって接地電位にクランプされる。
【００２６】
このように、シフト冗長回路２３０では、メモリブロック選択信号ｂａ０  ，ｂａ１  に基づいて生成される冗長選択信号ｆａｊ  ，ｆｂｊ  によってシフト制御回路２３６が動作し、それにより生成されるシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３によって選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  が切替え制御される。
【００２７】
その結果、メモリブロックＢＬＫ１の選択時には、プリコラム選択線ｐｃｌ０〜ｐｃｌ２の接続先が、コラム選択線ｃｌ０  〜ｃｌ２  からそれらの隣接ビット位置の冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  ，ｃｌ１  に順次シフトして切替えられ、それによって欠陥の無いメモリブロックＢＬＫ１が実現されるようになっている。
【００２８】
また、メモリブロックＢＬＫ２の選択時には、プリコラム選択線ｐｃｌ０，ｐｃｌ１の接続先が、コラム選択線ｃｌ０  ，ｃｌ１  からそれらの隣接ビット位置の冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  に順次シフトして切替えられ、それにより欠陥の無いメモリブロックＢＬＫ２が実現されるようになっている。
【００２９】
【特許文献１】
特開２０００−１００１９１号公報（第７０図）
【００３０】
【発明が解決しようとする課題】
ところで、上記のような従来構成では、選択するメモリブロックＢＬＫ０〜ＢＬＫ３を切替える毎にシフト制御回路２３６を動作させてシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３の状態を変更し、それらに基づいて選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  の切替えを行う。このため、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  の切替えが遅くなり、結果としてメモリブロックＢＬＫ０〜ＢＬＫ３の切替えを高速に行うことができないという問題があった。
【００３１】
また、メモリブロックＢＬＫ０〜ＢＬＫ３の切替え毎にシフト制御回路２３６を動作させるため、該シフト制御回路２３６の動作電流が増加し、それによって消費電力が増大するという問題があった。
【００３２】
本発明は上記問題点を解決するためになされたものであって、その目的はメモリブロックの切替え動作の高速化及びその切替え動作に係る消費電流の低減を図ることのできるシフト冗長回路、その制御方法及び半導体記憶装置を提供することにある。
【００３３】
【課題を解決するための手段】
上記目的を達成するため、請求項１，５，６，１０に記載の発明によれば、複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成し、メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め生成されている前記シフト信号を選択し、その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を前記冗長選択線の配置方向にシフトさせるようにした。これにより、前記複数のメモリブロックの切替え動作時に、前記シフト信号の生成を行うシフト制御回路を動作させずに、前記複数のデコード選択線の接続先を切替える選択線スイッチを高速に切替えることができる。その結果、メモリブロックの切替え動作を高速化することができるとともに、その切替え動作に係る消費電流を低減させることができる。
【００３４】
請求項２，７，１０に記載の発明によれば、複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、セット信号を入力して欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成して保持し、メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め生成されている前記シフト信号を選択し、その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を前記冗長選択線の配置方向にシフトさせるようにした。これにより、前記複数のメモリブロックの切替え動作時に、前記シフト信号の生成を行うシフト制御回路を動作させずに、前記複数のデコード選択線の接続先を切替える選択線スイッチを高速に切替えることができる。その結果、メモリブロックの切替え動作を高速化することができるとともに、その切替え動作に係る消費電流を低減させることができる。
【００３５】
請求項３，９に記載の発明によれば、前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように前記シフト信号のレベルを所定の電源電位にクランプするようにした。これにより、欠陥のないメモリブロックが選択される場合には、前記複数のデコード選択線を対応する前記複数の選択線に高速に切替え制御できる。
【００３６】
請求項４に記載の発明によれば、前記メモリブロック選択信号を前記欠陥救済するメモリブロック数に対応して生成するようにした。これにより、欠陥救済するメモリブロックを任意に選択することができる。
【００３７】
請求項８に記載の発明によれば、前記欠陥アドレスを前記欠陥救済するメモリブロック毎に保持する欠陥アドレス保持回路と、前記冗長選択信号を前記欠陥救済するメモリブロック毎に保持する冗長選択信号発生回路とを備えた。これにより、欠陥を含むメモリブロック毎に応じたシフト冗長を行うことができる。
【００３８】
請求項１０に記載の発明によれば、請求項５乃至９の何れか一項記載のシフト冗長回路を搭載した半導体記憶装置が実現される。
【００３９】
【発明の実施の形態】
（第一実施形態）
以下、本発明を半導体記憶装置に備えられるシフト冗長回路に具体化した第一実施形態を図１〜図１０に従って説明する。尚、本実施形態において、図１６で説明した従来と同様な構成部分については同一符号を付して説明する。
【００４０】
図１は、第一実施形態のシフト冗長回路を示すブロック図である。
シフト冗長回路１０は、欠陥アドレス保持回路１１、ヒューズ信号発生回路１２、冗長選択用ヒューズ回路１３（冗長選択信号発生回路）、ヒューズ信号増幅回路１４、ヒューズデコーダ回路１５、シフト制御回路１６、シフト信号選択回路１７、メモリブロック選択回路１８、アドレスデコーダ１９及び選択ドライバ２０を含む。
【００４１】
メモリセルアレイＡＲは、本実施形態では例えば４つのメモリブロックＢＬＫ０〜ＢＬＫ３で構成され、各メモリブロックＢＬＫ０〜ＢＬＫ３は、ブロックアドレス信号ｒａ０  ，ｒａ１  により選択されるようになっている。
【００４２】
ここで、各メモリブロックＢＬＫ０〜ＢＬＫ３は、排他制御されるメモリブロック（例えばロウブロックやコラムブロック等）同士、あるいは排他制御されないメモリブロック（例えばバンク等）同士の何れであっても構わない。尚、本実施形態では、各メモリブロックＢＬＫ０〜ＢＬＫ３をロウブロックとしたフレキシブル冗長（コラム冗長ともいう）について説明する。
【００４３】
このメモリセルアレイＡＲに対して、各メモリブロックＢＬＫ０〜ＢＬＫ３に共通な４本のコラム選択線ｃｌ０  〜ｃｌ３  と１本の冗長コラム選択線ｒｃｌ  とが設けられている。また、４本のコラム選択線ｃｌ０  〜ｃｌ３  に対して、それぞれデコード選択線としての４本のプリコラム選択線ｐｃｌ０〜ｐｃｌ３が設けられている。
【００４４】
プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、コラムアドレス信号ｃａ０  ，ｃａ１  に基づいて、アドレスデコーダ１９により選択される。図２（ａ）に示すように、アドレスデコーダ１９は、それぞれコラムアドレスデコーダとしてのＣＡＤＥＣ１９ａ〜１９ｄを備え、各ＣＡＤＥＣ１９ａ〜１９ｄは、図２（ｂ）に示すように、ＮＡＮＤ回路２１及びインバータ回路２２によって構成されている。
【００４５】
コラムアドレス信号ｃａ０  ，ｃａ１  は、インバータ回路２３，２４及びインバータ回路２５，２６によって相補化され、それぞれアドレス信号ｃａ０ｘ，ｃａ０ｚ及びアドレス信号ｃａ１ｘ，ｃａ１ｚとして生成される。そして、これらの各ＣＡＤＥＣ１９ａ〜１９ｄにより各アドレス信号ｃａ０ｘ，ｃａ０ｚ，ｃａ１ｘ，ｃａ１ｚがデコードされて、４本のプリコラム選択線ｐｃｌ０〜ｐｃｌ３のうち何れか１本が選択されるようになっている。
【００４６】
プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、選択ドライバ２０に設けられているスイッチ回路としての選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  によって、コラム選択線ｃｌ０  〜ｃｌ３  と、各コラム選択線ｃｌ０  〜ｃｌ３  に隣接したビット位置における冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ２  との間で切替え接続される。尚、選択線スイッチＲＳＷ  は冗長コラム選択線ｒｃｌ  に対応して設けられた冗長選択線スイッチである。
【００４７】
詳しくは、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  には、後述するシフト信号選択回路１７から、スイッチ切替えのためのそれぞれ対応するシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３が入力される。これにより、各プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、それぞれ対応するシフト信号ｓｃｌ０〜ｓｃｌ３を入力する選択線スイッチＳＷ０  〜ＳＷ３  によって、コラム選択線ｃｌ０  〜ｃｌ３  と、冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ２  との間で切替え接続される。
【００４８】
尚、本実施形態では、選択線スイッチＳＷ０  〜ＳＷ３  にそれぞれＬレベルのシフト信号ｓｃｌ０〜ｓｃｌ３が入力される場合は、各プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、コラム選択線ｃｌ０  〜ｃｌ３  に接続されるようになっている。また、選択線スイッチＳＷ０  〜ＳＷ３  にそれぞれＨレベルのシフト信号ｓｃｌ０〜ｓｃｌ３が入力される場合は、各プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ２  に接続されるようになっている。
【００４９】
そして、プリコラム選択線ｐｃｌ０が冗長コラム選択線ｒｃｌ  に接続されない場合には、Ｌレベルのシフト信号ｓｃｌｊを入力する選択線スイッチＲＳＷ  によって、冗長コラム選択線ｒｃｌ  が低電位電源Ｖｓｓ（例えば接地電位）にクランプされるようになっている。
【００５０】
欠陥アドレス保持回路１１には、各メモリブロックＢＬＫ０〜ＢＬＫ３のメモリセルに欠陥がある場合、そのメモリセルを選択するアドレスが欠陥アドレスとして保持される。ここでは、例えば、図１に示すように、メモリブロックＢＬＫ１に第１の欠陥を持つメモリセルが存在し、メモリブロックＢＬＫ２に第２の欠陥を持つメモリセルが存在する場合を想定する。
【００５１】
図３は、欠陥アドレス保持回路１１を示す回路図である。
図３（ａ）に示すように、欠陥アドレス保持回路１１には、第１の欠陥に対応した第１の欠陥アドレスを保持するヒューズ回路（ＦＣ）３１，３２と、第２の欠陥に対応した第２の欠陥アドレスを保持するヒューズ回路（ＦＣ）３３，３４とが備えられている。具体的には、ヒューズ回路３１，３２は、第１の欠陥アドレスを示すアドレス信号ｆａ０  ，ｆａ１  をそれぞれ保持し、ヒューズ回路３３，３４は、第２の欠陥アドレスを示すアドレス信号ｆｂ０  ，ｆｂ１  をそれぞれ保持する。
【００５２】
図３（ｂ）に示すように、各ヒューズ回路３１〜３４は、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）Ｔｐ１、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）Ｔｎ１，Ｔｎ２、ヒューズｈ１及びインバータ回路３５〜３７から構成されている。
【００５３】
各ヒューズ回路３１〜３４は、スタート信号ｓｔｔｘがＨレベルの時、Ｌレベルのアドレス信号ｆａ０  ，ｆａ１  ，ｆｂ０  ，ｆｂ１  （ＯＵＴ  ）をそれぞれ出力する。その後、スタート信号ｓｔｔｘがＬレベルになった時、ヒューズｈ１が切断されていれば、Ｈレベルのアドレス信号ｆａ０  ，ｆａ１  ，ｆｂ０  ，ｆｂ１  （ＯＵＴ  ）を出力し、ヒューズｈ１が未切断の場合には、Ｌレベルのアドレス信号ｆａ０  ，ｆａ１  ，ｆｂ０  ，ｆｂ１  （ＯＵＴ  ）を出力する。
【００５４】
因みに、本実施形態では、第１の欠陥アドレスに対応して、ヒューズ回路３１からＬレベルのアドレス信号ｆａ０  が出力され、ヒューズ回路３２からＨレベルのアドレス信号ｆａ１  が出力されるようになっている。また、第２の欠陥アドレスに対応して、ヒューズ回路３３からＨレベルのアドレス信号ｆｂ０  が出力され、ヒューズ回路３４からＬレベルのアドレス信号ｆｂ１  が出力されるようになっている。
【００５５】
この欠陥アドレス保持回路１１から出力される各アドレス信号ｆａ０  ，ｆａ１  ，ｆｂ０  ，ｆｂ１  はヒューズ信号発生回路１２によって相補化され、それぞれヒューズ信号ｆａ０ｘ，ｆａ０ｚ，ｆａ１ｘ，ｆａ１ｚ，ｆｂ０ｘ，ｆｂ０ｚ，ｆｂ１ｘ，ｆｂ１ｚとして生成される。
【００５６】
図４は、ヒューズ信号発生回路１２を示す回路図である。
図４（ａ）に示すように、ヒューズ信号発生回路１２は、それぞれヒューズ信号発生器としてのＦＡＧＥＮ４１〜４４を備え、各ＦＡＧＥＮ４１〜４４は、図４（ｂ）に示すように、インバータ回路４５，４６によって構成されている。これらの各ＦＡＧＥＮ４１〜４４は、それぞれ対応するアドレス信号ｆａ０  ，ｆａ１  ，ｆｂ０  ，ｆｂ１  （ＩＮ１  ）に基づいて、互いに相補なヒューズ信号ｆａ０ｘ，ｆａ１ｘ，ｆｂ０ｘ，ｆａ１ｘ（ＯＵＴ１）とヒューズ信号ｆａ０ｚ，ｆａ１ｚ，ｆａ０ｚ，ｆａ１ｚ（ＯＵＴ２）とを生成するようになっている。
【００５７】
図５は、冗長選択用ヒューズ回路１３を示す回路図である。
冗長選択用ヒューズ回路１３は、メモリブロックＢＬＫ１にある第１の欠陥に対応した第１の冗長選択信号ｆａｊ  を保持するヒューズ回路（ＦＣ）５１と、メモリブロックＢＬＫ２にある第２の欠陥に対応した第２の冗長選択信号ｆｂｊ  を保持するヒューズ回路（ＦＣ）５２とを備えている。
【００５８】
各ヒューズ回路５１，５２は、上述した図３（ｂ）と同様な構成であり、Ｈレベルのスタート信号ｓｔｔｘに基づいて、第１及び第２の冗長選択信号ｆａｊ  ，ｆｂｊ  をそれぞれアクティブ（Ｈレベル）にするようになっている。
【００５９】
この冗長選択用ヒューズ回路１３から出力される各冗長選択信号ｆａｊ  ，ｆｂｊ  はヒューズ信号増幅回路１４によって増幅され、それぞれヒューズ信号ｃｆａｊ，ｃｆｂｊとして生成される。
【００６０】
図６は、ヒューズ信号増幅回路１４を示す回路図である。
図６（ａ）に示すように、ヒューズ信号増幅回路１４は、それぞれヒューズ信号増幅器としてのＦＡＪＧＥＮ６１，６２を備え、各ＦＡＪＧＥＮ６１，６２は、図６（ｂ）に示すように、インバータ回路６３，６４によって構成されている。これらの各ＦＡＪＧＥＮ６１，６２は、それぞれ対応する冗長選択信号ｆａｊ  ，ｆｂｊ  （ＩＮ１  ）をインバータ回路６３，６４を介して増幅してヒューズ信号ｃｆａｊ，ｃｆｂｊ（ＯＵＴ  ）を生成するようになっている。
【００６１】
ヒューズデコーダ回路１５は、ヒューズ信号発生回路１２から出力されるヒューズ信号ｆａ０ｘ，ｆａ０ｚ，ｆａ１ｘ，ｆａ１ｚ，ｆｂ０ｘ，ｆｂ０ｚ，ｆｂ１ｘ，ｆｂ１ｚとヒューズ信号増幅回路１４から出力されるヒューズ信号ｃｆａｊ，ｃｆｂｊをデコードしてそれぞれデコード信号ｃｆａ０，ｃｆｂ０，ｃｆａ１，ｃｆｂ１，ｃｆａ２，ｃｆｂ２，ｃｆａ３，ｃｆｂ３を生成する。
【００６２】
図７は、ヒューズデコーダ回路１５を示す回路図である。
図７（ａ）に示すように、ヒューズデコーダ回路１５は、それぞれヒューズデコーダとしてのＦＡＤＥＣ７１〜７８を備え、各ＦＡＤＥＣ７１〜７８は、図７（ｂ）に示すように、ＮＡＮＤ回路８１、インバータ回路８２及びＮＯＲ回路８３から構成されている。
【００６３】
ここで、ＦＡＤＥＣ７１，７３，７５，７７は、上記第１の欠陥アドレスをデコードする回路である。詳しくは、ＦＡＤＥＣ７１，７３，７５，７７は、ヒューズ信号ｆａ０ｘ，ｆａ０ｚの何れか一方（ＩＮ１  ）と、ヒューズ信号ｆａ１ｘ，ｆａ１ｚの何れか一方（ＩＮ２  ）と、ヒューズ信号ｃｆａｊ（ＩＮ３  ）とに基づいてデコードを行い、それぞれデコード信号ｃｆａ０〜ｃｆａ３（ＯＵＴ  ）を出力する。
【００６４】
また、ＦＡＤＥＣ７２，７４，７６，７８は、上記第２の欠陥アドレスをデコードする回路である。詳しくは、ＦＡＤＥＣ７２，７４，７６，７８は、ヒューズ信号ｆｂ０ｘ，ｆｂ０ｚの何れか一方（ＩＮ１  ）と、ヒューズ信号ｆｂ１ｘ，ｆｂ１ｚの何れか一方（ＩＮ２  ）と、ヒューズ信号ｃｆｂｊ（ＩＮ３  ）とに基づいてデコードを行い、それぞれデコード信号ｃｆｂ０〜ｃｆｂ３（ＯＵＴ  ）を生成する。
【００６５】
尚、上述した図７（ｂ）に示す各ＦＡＤＥＣ７１〜７８は、図７（ｃ）に示すように、３入力のＮＡＮＤ回路８４とインバータ回路８５とからなる構成に変更してもよい。
【００６６】
図８は、シフト制御回路１６を示す回路図である。
シフト制御回路１６は、第１の欠陥を持つメモリブロックＢＬＫ１に対して設けられる第１のシフト制御回路９１ａと、第２の欠陥を持つメモリブロックＢＬＫ２に対して設けられる第２のシフト制御回路９１ｂとを備えている。
【００６７】
図８（ａ）に示すように、第１のシフト制御回路９１ａは、第１スイッチ制御回路としてのＳＷＪＣＴＬ９２ａと、それぞれ第２スイッチ制御回路としてのＳＷＣＴＬ９３ａ，９４ａ，９５ａ，９６ａを備えている。
【００６８】
ＳＷＪＣＴＬ９２ａは、図８（ｂ）に示すように、インバータ回路９７，９８によって構成され、ヒューズ信号増幅回路１４から入力するヒューズ信号ｃｆａｊ（ＩＮ１  ）に基づいて、第１シフト信号ｓａｊ  （ＯＵＴ１）及びＳＷＣＴＬ９３ａの出力を制御する制御信号（ＯＵＴ２）を生成する。
【００６９】
ＳＷＣＴＬ９３ａは、図８（ｃ）に示すように、ＮＯＲ回路９９及びインバータ回路１００，１０１によって構成され、上記ＳＷＪＣＴＬ９２ａから入力する制御信号（ＩＮ２  ）に基づいて第１シフト信号ｓａ０  （ＯＵＴ１）を生成する。また、このＳＷＣＴＬ９３ａは、ヒューズデコーダ回路１５から入力するデコード信号ｃｆａ０（ＩＮ１  ）と上記ＳＷＪＣＴＬ９２ａから入力する制御信号（ＩＮ２  ）とに基づいて、ＳＷＣＴＬ９４ａの出力を制御する制御信号（ＯＵＴ２）を生成する。尚、ＳＷＣＴＬ９４ａ，９５ａ，９６ａは、ＳＷＣＴＬ９３ａと同様に構成され、それぞれ第１シフト信号ｓａ１  ，ｓａ２  ，ｓａ３  を生成するようになっている。
【００７０】
第２のシフト制御回路９１ｂは、第１スイッチ制御回路としてのＳＷＪＣＴＬ９２ｂと、それぞれ第２スイッチ制御回路としてのＳＷＣＴＬ９３ｂ，９４ｂ，９５ｂ，９６ｂを備えている。
【００７１】
ＳＷＪＣＴＬ９２ｂは、図８（ｂ）に示すＳＷＪＣＴＬ９２ａと同様な構成であり、第２シフト信号ｓｂｊ  を生成するようになっている。また、ＳＷＣＴＬ９３ｂ，９４ｂ，９５ｂ，９６ｂは、図８（ｃ）に示すＳＷＣＴＬ９３ａ，９４ａ，９５ａ，９６ａと同様な構成であり、それぞれ第２シフト信号ｓｂ０  ，ｓｂ１  ，ｓｂ２  ，ｓｂ３  を生成するようになっている。
【００７２】
次に、シフト信号選択回路１７及びメモリブロック選択回路１８を説明する。シフト信号選択回路１７には、第１シフト信号ｓａｊ  ，ｓａ０  ，ｓａ１  ，ｓａ２  ，ｓａ３  と、第２シフト信号ｓｂｊ  ，ｓｂ０  ，ｓｂ１  ，ｓｂ２  ，ｓｂ３  と、メモリブロック選択回路１８からのメモリブロック選択信号ｂａ０  ，ｂａ１とが入力される。
【００７３】
図９（ａ）に示すように、メモリブロック選択回路１８は、第１の欠陥を持つメモリブロックＢＬＫ１に対して設けられる第１のブロックセレクタ１１１と、第２の欠陥を持つメモリブロックＢＬＫ２に対して設けられる第２のブロックセレクタ１１２とを備えている。
【００７４】
第１のブロックセレクタ１１１は、ブロックアドレス信号ｒａ０  ，ｒａ１  によってメモリブロックＢＬＫ１が選択される場合に、ヒューズ回路（ＦＣ）１１３ａ〜１１３ｄに保持されているブロック選択情報ｆｂａ０〜ｆｂａ３に基づいて、メモリブロック選択信号ｂａ０  をアクティブ（Ｈレベル）にする。
【００７５】
詳しくは、図９（ｂ）に示すように、第１のブロックセレクタ１１１は、インバータ回路１１４，１１５とＮＯＲ回路１１６〜１１９とＮＡＮＤ回路１２０〜１２４とから構成されている。ブロックアドレス信号ｒａ０  ，ｒａ１  はＮＯＲ回路１１６〜１１９によってデコードされ、そのデコード結果はＮＡＮＤ回路１２０〜１２３の一方の入力端子に入力される。ＮＡＮＤ回路１２０〜１２３の他方の入力端子には、ブロック選択情報ｆｂａ０〜ｆｂａ３が入力される。そして、ＮＡＮＤ回路１２４は、各ＮＡＮＤ回路１２０〜１２３の出力信号を論理合成してメモリブロック選択信号ｂａ０  を出力する。
【００７６】
この構成において、例えば、Ｈレベルのブロックアドレス信号ｒａ０  とＬレベルのブロックアドレス信号ｒａ１  とによってメモリブロックＢＬＫ１が選択される場合、ブロックセレクタ１１１は、Ｈレベルのブロック選択情報ｆｂａ１に基づいてＨレベルのメモリブロック選択信号ｂａ０  を出力するようになっている。
【００７７】
第２のブロックセレクタ１１２は、ブロックアドレス信号ｒａ０  ，ｒａ１  によってメモリブロックＢＬＫ２が選択される場合に、ヒューズ回路（ＦＣ）１２５ａ〜１２５ｄに保持されているブロック選択情報ｆｂｂ０〜ｆｂｂ３に基づいて、メモリブロック選択信号ｂａ１  をアクティブ（Ｈレベル）にする。尚、第２のブロックセレクタ１１２は、図９（ｂ）に示す第１のブロックセレクタ１１１の構成と同様であるため、ここでは詳細な説明を省略する。
【００７８】
図１０（ａ）は、シフト信号選択回路１７を示す回路図である。
シフト信号選択回路１７は信号選択回路１３１〜１３５を備え、各信号選択回路１３１〜１３５は、図１０（ｂ）に示すように、転送ゲート１３６〜１３８、インバータ回路１３９〜１４１及びＮＯＲ回路１４２により構成されている。
【００７９】
この構成において、各信号選択回路１３１〜１３５は、Ｈレベルのメモリブロック選択信号ｂａ０  が入力されるとき、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  （ＩＮＡ  ）をそれぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３（ＯＵＴ  ）として出力する。即ち、シフト信号選択回路１７は、メモリブロック選択信号ｂａ０  がアクティブとなるメモリブロックＢＬＫ１の選択時には、第１の欠陥に対応した第１のシフト制御回路９１ａから出力される第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  をそれぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３として選択する。
【００８０】
また、各信号選択回路１３１〜１３５は、Ｈレベルのメモリブロック選択信号ｂａ１  が入力されるとき、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  （ＩＮＢ  ）をそれぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３（ＯＵＴ  ）として出力する。即ち、シフト信号選択回路１７は、メモリブロック選択信号ｂａ１  がアクティブとなるメモリブロックＢＬＫ２の選択時には、第２の欠陥に対応した第２のシフト制御回路９１ｂから出力される第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  をそれぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３として選択する。
【００８１】
また、各信号選択回路１３１〜１３５は、それぞれＬレベルのメモリブロック選択信号ｂａ０  ，ｂａ１  が入力されるとき、それぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３（ＯＵＴ  ）のレベルを低電位電源Ｖｓｓ（例えば接地電位）にクランプする。即ち、シフト信号選択回路１７は、メモリブロックＢＬＫ１，ＢＬＫ２の非選択時には、シフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３を全てＬレベルにする。
【００８２】
次に、上記のように構成されたシフト冗長回路１０の動作を説明する。
今、第１のシフト制御回路９１ａは、メモリブロックＢＬＫ１の第１の欠陥アドレスに対応した第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  をシフト信号選択回路１７に出力する。その際、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  は、第１の欠陥アドレス（アドレス信号ｆａ０  ，ｆａ１  ）と第１の冗長選択信号ｆａｊ  とによって状態が決定され、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ２  はそれぞれＨレベル、第１シフト信号ｓａ３  はＬレベルとなる。
【００８３】
また、第２のシフト制御回路９１ｂは、メモリブロックＢＬＫ２の第２の欠陥アドレスに対応した第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  をシフト信号選択回路１７に出力する。その際、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  は、第２の欠陥アドレス（アドレス信号ｆｂ０  ，ｆｂ１  ）と第２の冗長選択信号ｆｂｊ  とによって状態が決定され、この場合、第２シフト信号ｓｂｊ  ，ｓｂ０  ，ｓｂ１  はそれぞれＨレベル、第２シフト信号ｓｂ２  ，ｓｂ３  はそれぞれＬレベルとなる。
【００８４】
この状態において、先ずメモリブロックＢＬＫ０が選択されると、該メモリブロックＢＬＫ０には欠陥が無いため、メモリブロック選択信号ｂａ０  ，ｂａ１  はともにＬレベルとなる。従って、シフト信号選択回路１７は、シフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３をそれぞれ接地電位にクランプする（全てＬレベルにする）。
【００８５】
これにより、プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、選択線スイッチＳＷ０  〜ＳＷ３  によってそれぞれコラム選択線ｃｌ０  〜ｃｌ３  に接続され、冗長コラム選択線ｒｃｌ  は、選択線スイッチＲＳＷ  によって接地電位にクランプされる。
【００８６】
次いで、メモリブロックＢＬＫ１が選択されると、該メモリブロックＢＬＫ１には第１の欠陥が存在するため、メモリブロック選択信号ｂａ０  はＨレベル、メモリブロック選択信号ｂａ１  はＬレベルとなる。よって、シフト信号選択回路１７は、第１のシフト制御回路９１ａから出力されている第１の欠陥アドレスに対応した第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  をそれぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３として選択する。即ち、シフト信号選択回路１７は、それぞれＨレベルのシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ２と、Ｌレベルのシフト信号ｓｃｌ３を出力する。
【００８７】
これにより、プリコラム選択線ｐｃｌ０〜ｐｃｌ２は、選択線スイッチＳＷ０  〜ＳＷ２  によってそれぞれ冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ１  に接続され、プリコラム選択線ｐｃｌ３は、選択線スイッチＳＷ３  によってコラム選択線ｃｌ３  に接続される。即ち、コラム選択線ｃｌ２  は選択されない（プリコラム選択線ｐｃｌ２，ｐｃｌ３の何れにも接続されない）。
【００８８】
次いで、メモリブロックＢＬＫ２が選択されると、該メモリブロックＢＬＫ２には第２の欠陥が存在するため、メモリブロック選択信号ｂａ０  はＬレベル、メモリブロック選択信号ｂａ１  はＨレベルとなる。よって、シフト信号選択回路１７は、第２のシフト制御回路９１ｂから出力されている第２の欠陥アドレスに対応した第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  をそれぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３として選択する。即ち、シフト信号選択回路１７は、それぞれＨレベルのシフト信号ｓｃｌｊ，ｓｃｌ０，ｓｃｌ１と、それぞれＬレベルのシフト信号ｓｃｌ２，ｓｃｌ３を出力する。
【００８９】
これにより、プリコラム選択線ｐｃｌ０，ｐｃｌ１は、選択線スイッチＳＷ０  ，ＳＷ１  によってそれぞれ冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  に接続され、プリコラム選択線ｐｃｌ２，ｐｃｌ３は、選択線スイッチＳＷ２  ，ＳＷ３  によってそれぞれコラム選択線ｃｌ２  ，ｃｌ３  に接続される。即ち、コラム選択線ｃｌ１  は選択されない（プリコラム選択線ｐｃｌ１，ｐｃｌ２の何れにも接続されない）。
【００９０】
次いで、メモリブロックＢＬＫ３が選択されると、該メモリブロックＢＬＫ３には欠陥が無いため、上述したメモリブロックＢＬＫ０の選択時と同様、シフト信号選択回路１７は、シフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３をそれぞれ接地電位にクランプする（全てＬレベルにする）。
【００９１】
これにより、プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、選択線スイッチＳＷ０  〜ＳＷ３  によってそれぞれコラム選択線ｃｌ０  〜ｃｌ３  に接続され、冗長コラム選択線ｒｃｌ  は、選択線スイッチＲＳＷ  によって接地電位にクランプされる。
【００９２】
このようなシフト冗長回路１０では、各メモリブロックＢＬＫ０〜ＢＬＫ３の選択に先立って、第１及び第２のシフト制御回路９１ａ，９１ｂにそれぞれ第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  の状態及び第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  の状態を確定させておくことができる。
【００９３】
従って、各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え時には、シフト信号選択回路１７によって、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  及び低電位電源Ｖｓｓ（接地電位にクランプ）のうち何れかをシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３として選択することで、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御して欠陥を冗長救済することができる。つまり、各メモリブロックＢＬＫ０〜ＢＬＫ３の選択時に、シフト制御回路１６を動作させずに選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御することが可能である。
【００９４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）シフト制御回路１６には、第１の欠陥を持つメモリブロックＢＬＫ１と第２の欠陥を持つメモリブロックＢＬＫ２とにそれぞれ対応する第１のシフト制御回路９１ａと第２のシフト制御回路９１ｂとが備えられる。これにより、各メモリブロックＢＬＫ０〜ＢＬＫ３の選択時に、シフト制御回路１６を動作させずに、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御することができる。従って、シフト制御回路１６での動作電流を低減して、メモリブロックＢＬＫ０〜ＢＬＫ３の切替え動作に係る消費電流を低減することができる。
【００９５】
（２）本実施形態では、各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え時において、冗長選択用ヒューズ回路１３やヒューズ信号増幅回路１４、ヒューズデコーダ回路１５等における動作電流も低減することができる。
【００９６】
（３）各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え時に、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御するシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３は、予め状態が確定されている第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  及び低電位電源Ｖｓｓ（接地電位にクランプする）のうち何れかに選択される。これにより、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  の切替え時間を短縮して、各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え動作を高速化することができる。
【００９７】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１１〜図１５に従って説明する。尚、本実施形態では、第一実施形態と同様にメモリセルアレイＡＲが４つのメモリブロックＢＬＫ０〜ＢＬＫ３で構成され、メモリブロックＢＬＫ１に第１の欠陥が存在し、メモリブロックＢＬＫ２に第２の欠陥が存在する場合を想定して説明する。
【００９８】
図１１は、本実施形態のシフト冗長回路を示すブロック図である。
このシフト冗長回路１５０は、第一実施形態のシフト冗長回路１０において、冗長選択用ヒューズ回路１３、ヒューズデコーダ回路１５及びシフト制御回路１６の構成を一部変更し、シフト情報選択回路１５４及びシフト情報ラッチ回路１５５を新たに追加した構成である。従って、第一実施形態と同様な構成部分には同一符号を付してその詳細な説明を一部省略する。
【００９９】
図１２は、本実施形態の冗長選択用ヒューズ回路１５１を示す回路図である。図１２（ａ）に示すように、冗長選択用ヒューズ回路１５１は、メモリブロックＢＬＫ１にある第１の欠陥に対応した第１の冗長選択信号ｆａｊ  を保持するヒューズ回路（ＪＦＣ）１６１と、メモリブロックＢＬＫ２にある第２の欠陥に対応した第２の冗長選択信号ｆｂｊ  を保持するヒューズ回路（ＪＦＣ）１６２とを備えている。
【０１００】
図１２（ｂ）に示すように、各ヒューズ回路１６１，１６２は、ｐＭＯＳトランジスタＴｐ２、ｎＭＯＳトランジスタＴｎ３，Ｔｎ４、ヒューズｈ２及びインバータ回路１６３，１６４及びＮＡＮＤ回路１６５から構成されている。各ヒューズ回路１６１，１６２は、Ｈレベルのスタート信号ｓｔｔｘと、それぞれ対応するＨレベルのセット信号ｓｅｔａ，ｓｅｔｂ（ＩＮ）とに基づいて、第１及び第２の冗長選択信号ｆａｊ  ，ｆｂｊ  （ＯＵＴ  ）をそれぞれアクティブ（Ｈレベル）にするようになっている。
【０１０１】
この冗長選択用ヒューズ回路１５１から出力される各冗長選択信号ｆａｊ  ，ｆｂｊ  は、第一実施形態と同様、ヒューズ信号増幅回路１４によって増幅され、それぞれヒューズ信号ｃｆａｊ，ｃｆｂｊとして生成される。
【０１０２】
図１３は、本実施形態のヒューズデコーダ回路１５２及びシフト制御回路１５３を示す回路図である。
ヒューズデコーダ回路１５２は、それぞれヒューズデコーダとしてのＦＡＤＥＣ１７１〜１７８と、それぞれ論理合成回路としてのＯＲ回路１８１〜１８５とを備えている。尚、各ＦＡＤＥＣ１７１〜１７８は、第一実施形態のヒューズデコーダ回路１５に備えられるＦＡＤＥＣ７１〜７８（図７参照）と同様な構成である。
【０１０３】
ＯＲ回路１８１は、ヒューズ信号増幅回路１４からのヒューズ信号ｃｆａｊ，ｃｆｂｊを論理合成してデコード信号ｃｆｊ  を生成する。ＯＲ回路１８２は、ＦＡＤＥＣ１７１，１７２からのデコード信号ｃｆａ０，ｃｆｂ０を論理合成してデコード信号ｃｆ０  を生成する。ＯＲ回路１８３は、ＦＡＤＥＣ１７３，１７４からのデコード信号ｃｆａ１，ｃｆｂ１を論理合成してデコード信号ｃｆ１  を生成する。ＯＲ回路１８４は、ＦＡＤＥＣ１７５，１７６からのデコード信号ｃｆａ２，ｃｆｂ２を論理合成してデコード信号ｃｆ２  を生成する。ＯＲ回路１８５は、ＦＡＤＥＣ１７７，１７８からのデコード信号ｃｆａ３，ｃｆｂ３を論理合成してデコード信号ｃｆ３  を生成する。
【０１０４】
このように構成されるヒューズデコーダ回路１５２は、上記セット信号ｓｅｔａに基づいて冗長選択用ヒューズ回路１５１から第１の冗長選択信号ｆａｊ  が出力されるとき、第１の欠陥アドレスをデコードした結果をデコード信号ｃｆｊ  ，ｃｆ０  〜ｃｆ３  として出力するようになっている。
【０１０５】
また、ヒューズデコーダ回路１５２は、セット信号ｓｅｔｂに基づいて冗長選択用ヒューズ回路１５１から第２の冗長選択信号ｆｂｊ  が出力されるとき、第２の欠陥アドレスをデコードした結果をデコード信号ｃｆｊ  ，ｃｆ０  〜ｃｆ３  として出力するようになっている。
【０１０６】
シフト制御回路１５３は、第１スイッチ制御回路としてのＳＷＪＣＴＬ１９１と、それぞれ第２スイッチ制御回路としてのＳＷＣＴＬ１９２〜１９５を備えている。尚、このシフト制御回路１５３は、第一実施形態の第１のシフト制御回路９１ａや第２のシフト制御回路９１ｂ（図８参照）と同様な構成である。
【０１０７】
即ち、本実施形態のシフト制御回路１５３は、上記ヒューズデコーダ回路１５２から出力されるデコード信号ｃｆｊ  ，ｃｆ０  〜ｃｆ３  に基づいて、それぞれ対応するＳＷＪＣＴＬ１９１，ＳＷＣＴＬ１９２〜１９５によりシフト情報ｓｊ，ｓ０〜ｓ３を生成するようになっている。
【０１０８】
図１４は、シフト情報選択回路１５４を示す回路図である。
図１４（ａ）に示すように、シフト情報選択回路１５４は信号選択回路２０１〜２０５を備え、各信号選択回路２０１〜２０５は、図１４（ｂ）に示すように、転送ゲート２０６，２０７及びインバータ回路２０８，２０９により構成されている。各信号選択回路２０１〜２０５には、上記各セット信号ｓｅｔａ，ｓｅｔｂと、上記シフト制御回路１５３からのそれぞれ対応するシフト情報ｓｊ，ｓ０〜ｓ３（ＩＮ）が入力されるようになっている。
【０１０９】
この構成において、各信号選択回路２０１〜２０５は、セット信号ｓｅｔａがアクティブ（Ｈレベル）となる第１の冗長選択信号ｆａｊ  の発生時に、第１の欠陥アドレスに対応したシフト情報ｓｊ，ｓ０〜ｓ３（ＩＮ）を、それぞれラッチ情報ｌａｊ  ，ｌａ０  〜ｌａ３  （ＯＵＴＡ）として出力する。
【０１１０】
また、各信号選択回路２０１〜２０５は、セット信号ｓｅｔｂがアクティブ（Ｈレベル）となる第２の冗長選択信号ｆｂｊ  の発生時に、第２の欠陥アドレスに対応したシフト情報ｓｊ，ｓ０〜ｓ３（ＩＮ）を、それぞれラッチ情報ｌｂｊ  ，ｌｂ０  〜ｌｂ３  （ＯＵＴＢ）として出力する。
【０１１１】
図１５は、シフト情報ラッチ回路１５５を示す回路図である。
図１５（ａ）に示すように、シフト情報ラッチ回路１５５はラッチ回路２１１〜２２０を備え、各ラッチ回路２１１〜２２０は、図１５（ｂ）に示すように、インバータ回路２２１，２２２及びＮＯＲ回路２２３から構成されている。
【０１１２】
ここで、ラッチ回路２１１，２１３，２１５，２１７，２１９は、各信号選択回路２０１〜２０５から出力される第１の欠陥アドレスに対応したラッチ情報ｌａｊ  ，ｌａ０  〜ｌａ３  （ＩＮ）をラッチし、それぞれ第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  として出力する。
【０１１３】
また、ラッチ回路２１２，２１４，２１６，２１８，２２０は、各信号選択回路２０１〜２０５から出力される第２の欠陥アドレスに対応したラッチ情報ｌｂｊ  ，ｌｂ０  〜ｌｂ３  （ＩＮ）をラッチし、それぞれ第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  として出力する。尚、各ラッチ回路２１１〜２２０は、Ｈレベルのリセット信号ｒｓｔ  によってリセットされるようになっている。因みに、リセット時には、上記各信号選択回路２０１〜２０５に入力されるセット信号ｓｅｔａ，ｓｅｔｂがともに非アクティブ（Ｌレベル）となっており、各信号選択回路２０１〜２０５の出力が切断されるようになっている。
【０１１４】
次に、上記のように構成されるシフト冗長回路１５０の動作を説明する。
今、セット信号ｓｅｔａが発生してアクティブ（Ｈレベル）となると、冗長選択用ヒューズ回路１５１からＨレベルの第１の冗長選択信号ｆａｊ  が出力される。これにより、シフト情報選択回路１５４は、シフト制御回路１５３から出力される第１の欠陥アドレスに対応したシフト情報ｓｊ，ｓ０〜ｓ３を、それぞれラッチ情報ｌａｊ  ，ｌａ０  〜ｌａ３  として出力する。そして、シフト情報ラッチ回路１５５は、それらをラッチして第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  をシフト信号選択回路１７に出力する。
【０１１５】
その際、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  は、第１の欠陥アドレス（アドレス信号ｆａ０  ，ｆａ１  ）と第１の冗長選択信号ｆａｊ  とによって状態が決定され、この場合、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ２  はそれぞれＨレベル、第１シフト信号ｓａ３  はＬレベルとなる。
【０１１６】
また、セット信号ｓｅｔｂが発生してアクティブ（Ｈレベル）となると、冗長選択用ヒューズ回路１５１からＨレベルの第２の冗長選択信号ｆｂｊ  が出力される。これにより、シフト情報選択回路１５４は、シフト制御回路１５３から出力される第２の欠陥アドレスに対応したシフト情報ｓｊ，ｓ０〜ｓ３を、それぞれラッチ情報ｌｂｊ  ，ｌｂ０  〜ｌｂ３  として出力する。そして、シフト情報ラッチ回路１５５は、それらをラッチして第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  をシフト信号選択回路１７に出力する。
【０１１７】
その際、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  は、第２の欠陥アドレス（アドレス信号ｆｂ０  ，ｆｂ１  ）と第２の冗長選択信号ｆｂｊ  とによって状態が決定され、この場合、第２シフト信号ｓｂｊ  ，ｓｂ０  ，ｓｂ１  はそれぞれＨレベル、第２シフト信号ｓｂ２  ，ｓｂ３  はそれぞれＬレベルとなる。
【０１１８】
この状態において、先ずメモリブロックＢＬＫ０が選択されると、該メモリブロックＢＬＫ０には欠陥が無いため、メモリブロック選択信号ｂａ０  ，ｂａ１  はともにＬレベルとなる。従って、シフト信号選択回路１７は、シフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３をそれぞれ接地電位にクランプする（全てＬレベルにする）。
【０１１９】
これにより、プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、選択線スイッチＳＷ０  〜ＳＷ３  によってそれぞれコラム選択線ｃｌ０  〜ｃｌ３  に接続され、冗長コラム選択線ｒｃｌ  は、選択線スイッチＲＳＷ  によって接地電位にクランプされる。
【０１２０】
次いで、メモリブロックＢＬＫ１が選択されると、該メモリブロックＢＬＫ１には第１の欠陥が存在するため、メモリブロック選択信号ｂａ０  はＨレベル、メモリブロック選択信号ｂａ１  はＬレベルとなる。従って、シフト信号選択回路１７は、ラッチ回路２１１，２１３，２１５，２１７，２１９から出力されている第１の欠陥アドレスに対応した第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  をそれぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３として選択する。即ち、シフト信号選択回路１７は、それぞれＨレベルのシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ２と、Ｌレベルのシフト信号ｓｃｌ３を出力する。
【０１２１】
これにより、プリコラム選択線ｐｃｌ０〜ｐｃｌ２は、選択線スイッチＳＷ０  〜ＳＷ２  によってそれぞれ冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  〜ｃｌ１  に接続され、プリコラム選択線ｐｃｌ３は、選択線スイッチＳＷ３  によってコラム選択線ｃｌ３  に接続される。即ち、コラム選択線ｃｌ２  は選択されない（プリコラム選択線ｐｃｌ２，ｐｃｌ３の何れにも接続されない）。
【０１２２】
次いで、メモリブロックＢＬＫ２が選択されると、該メモリブロックＢＬＫ２には第２の欠陥が存在するため、メモリブロック選択信号ｂａ０  はＬレベル、メモリブロック選択信号ｂａ１  はＨレベルとなる。従って、シフト信号選択回路１７は、ラッチ回路２１２，２１４，２１６，２１８，２２０から出力されている第２の欠陥アドレスに対応した第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  をそれぞれシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３として選択する。即ち、シフト信号選択回路１７は、それぞれＨレベルのシフト信号ｓｃｌｊ，ｓｃｌ０，ｓｃｌ１と、それぞれＬレベルのシフト信号ｓｃｌ２，ｓｃｌ３を出力する。
【０１２３】
これにより、プリコラム選択線ｐｃｌ０，ｐｃｌ１は、選択線スイッチＳＷ０  ，ＳＷ１  によってそれぞれ冗長コラム選択線ｒｃｌ  及びコラム選択線ｃｌ０  に接続され、プリコラム選択線ｐｃｌ２，ｐｃｌ３は、選択線スイッチＳＷ２  ，ＳＷ３  によってそれぞれコラム選択線ｃｌ２  ，ｃｌ３  に接続される。即ち、コラム選択線ｃｌ１  は選択されない（プリコラム選択線ｐｃｌ１，ｐｃｌ２の何れにも接続されない）。
【０１２４】
次いで、メモリブロックＢＬＫ３が選択されると、該メモリブロックＢＬＫ３には欠陥が無いため、上述したメモリブロックＢＬＫ０の選択時と同様、シフト信号選択回路１７は、シフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３をそれぞれ接地電位にクランプする（全てＬレベルにする）。
【０１２５】
これにより、プリコラム選択線ｐｃｌ０〜ｐｃｌ３は、選択線スイッチＳＷ０  〜ＳＷ３  によってそれぞれコラム選択線ｃｌ０  〜ｃｌ３  に接続され、冗長コラム選択線ｒｃｌ  は、選択線スイッチＲＳＷ  によって接地電位にクランプされる。
【０１２６】
このようなシフト冗長回路１５０では、第一実施形態と同様、各メモリブロックＢＬＫ０〜ＢＬＫ３の選択に先立って、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  の状態及び第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  の状態を確定させてシフト情報ラッチ回路１５５にラッチしておくことができる。
【０１２７】
従って、各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え時には、シフト信号選択回路１７によって、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  及び低電位電源Ｖｓｓ（接地電位にクランプ）のうち何れかをシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３として選択することで、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御して欠陥を冗長救済することができる。つまり、メモリブロックＢＬＫ０〜ＢＬＫ３の各選択時に、シフト制御回路１５３を動作させずに選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御することが可能である。
【０１２８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）セット信号ｓｅｔａ，ｓｅｔｂに基づいて、第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  をラッチするシフト情報ラッチ回路１５５を備えた。これにより、各メモリブロックＢＬＫ０〜ＢＬＫ３の選択時に、シフト制御回路１５３を動作させずに、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御することができる。従って、シフト制御回路１５３での動作電流を低減して、メモリブロックＢＬＫ０〜ＢＬＫ３の切替え動作に係る消費電流を低減することができる。
【０１２９】
（２）本実施形態では、各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え時において、冗長選択用ヒューズ回路１５１やヒューズ信号増幅回路１４、ヒューズデコーダ回路１５２等における動作電流も低減することができる。
【０１３０】
（３）各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え時に、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  を切替え制御するシフト信号ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３は、予め状態が確定されている第１シフト信号ｓａｊ  ，ｓａ０  〜ｓａ３  、第２シフト信号ｓｂｊ  ，ｓｂ０  〜ｓｂ３  及び低電位電源Ｖｓｓ（接地電位にクランプする）のうち何れかに選択される。これにより、選択線スイッチＲＳＷ  ，ＳＷ０  〜ＳＷ３  の切替え時間を短縮して、各メモリブロックＢＬＫ０〜ＢＬＫ３の切替え動作を高速化することができる。
【０１３１】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態は、コラム選択線ｃｌ０  〜ｃｌ３  の一方の端に冗長コラム選択線ｒｃｌ  が配置される場合において片側方向にシフト冗長する方式としたが、コラム選択線ｃｌ０  〜ｃｌ３  の両方の端にそれぞれ冗長コラム選択線が配置される両側シフト冗長方式に具体化してもよい。この両側シフト冗長方式では、メモリブロックに欠陥が２個所存在する場合にも救済可能である。
【０１３２】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１）  複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、
欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、
前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成し、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め生成されている前記シフト信号を選択し、
その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を前記冗長選択線の配置方向にシフトさせることを特徴とするシフト冗長回路の制御方法。
（付記２）  前記冗長選択線を選択する冗長選択信号に基づいて前記欠陥アドレスをデコードすることを特徴とする付記１記載のシフト冗長回路の制御方法。
（付記３）  複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、
セット信号を入力して欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、
前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成して保持し、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め保持されている前記シフト信号を選択し、
その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を前記冗長選択線の配置方向にシフトさせることを特徴とするシフト冗長回路の制御方法。
（付記４）  前記セット信号に基づいて前記冗長選択線を選択する冗長選択信号を生成し、該冗長選択信号に基づいて前記欠陥アドレスをデコードすることを特徴とする付記３記載のシフト冗長回路の制御方法。
（付記５）  前記セット信号を前記欠陥救済するメモリブロック毎に発生させることを特徴とする付記３又は４記載のシフト冗長回路の制御方法。
（付記６）  前記欠陥アドレスを前記欠陥救済するメモリブロック毎にデコードすることを特徴とする付記１乃至５の何れか一記載のシフト冗長回路の制御方法。
（付記７）  前記冗長選択信号を前記欠陥救済するメモリブロック毎に生成することを特徴とする付記１乃至６の何れか一記載のシフト冗長回路の制御方法。
（付記８）  前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように前記シフト信号のレベルを所定の電源電位にクランプすることを特徴とする付記１乃至７の何れか一記載のシフト冗長回路の制御方法。
（付記９）  前記メモリブロック選択信号を前記欠陥救済するメモリブロック数に対応して生成することを特徴とする付記１乃至８の何れか一記載のシフト冗長回路の制御方法。
（付記１０）  前記メモリブロック選択信号は、ブロックアドレス信号をデコードした結果と、前記ブロックアドレス信号に対応したブロック選択情報とに基づいて生成されることを特徴とする付記１乃至９の何れか一記載のシフト冗長回路の制御方法。
（付記１１）  複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路であって、
欠陥個所を示す欠陥アドレスと前記冗長選択線を選択するための冗長選択信号とに基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成するシフト制御回路と、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応した前記シフト制御回路により予め生成されているシフト信号を選択するシフト信号選択回路と、
前記シフト信号選択回路から出力されるシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を切替えて該複数のデコード選択線を前記複数の選択線及び前記冗長選択線にシフト接続するスイッチ回路と
を備えることを特徴とするシフト冗長回路。
（付記１２）  前記シフト制御回路は、欠陥救済するメモリブロック数に対応して複数設けられていることを特徴とする付記１１記載のシフト冗長回路。
（付記１３）  複数のデコード選択線に対応する複数の選択線と少なくとも１本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路であって、
欠陥個所を示す欠陥アドレスと前記冗長選択線を選択するための冗長選択信号とに基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を生成するシフト制御回路と、
セット信号に基づいて、前記シフト制御回路により生成されるシフト信号を欠陥救済するメモリブロック毎に出力するシフト情報選択回路と、
前記シフト情報選択回路の出力をラッチするシフト情報ラッチ回路と、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して前記シフト情報ラッチ回路に予めラッチされているシフト信号を選択するシフト信号選択回路と、
前記シフト信号選択回路から出力されるシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも１本の接続先を切替えて該複数のデコード選択線を前記複数の選択線及び前記冗長選択線にシフト接続するスイッチ回路と
を備えることを特徴とするシフト冗長回路。
（付記１４）  前記欠陥アドレスを前記欠陥救済するメモリブロック毎に保持する欠陥アドレス保持回路と、前記冗長選択信号を前記欠陥救済するメモリブロック毎に保持する冗長選択信号発生回路とを備えることを特徴とする付記１１乃至１３の何れか一記載のシフト冗長回路。
（付記１５）  前記冗長選択信号に基づいて前記欠陥アドレスをデコードし、そのデコード信号を前記シフト制御回路に出力するヒューズデコーダ回路を備えることを特徴とする付記１１乃至１４の何れか一記載のシフト冗長回路。
（付記１６）  前記スイッチ回路は、前記複数の選択線に対応する複数の選択線スイッチと、前記冗長選択線に対応する冗長選択線スイッチとを含み、
前記シフト制御回路は、前記冗長選択線スイッチのオンオフを制御するための第１スイッチ制御回路と、前記複数の選択線スイッチのオンオフをそれぞれ制御するための複数の第２スイッチ制御回路とを含むことを特徴とする付記１１乃至１５の何れか一記載のシフト冗長回路。
（付記１７）  前記シフト信号選択回路は、前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように前記シフト信号のレベルを所定の電源電位にクランプする手段を備えていることを特徴とする付記１１乃至１６の何れか一記載のシフト冗長回路の制御方法。
（付記１８）  付記１１乃至１７の何れか一記載のシフト冗長回路を備えたことを特徴とする半導体記憶装置。
【０１３３】
【発明の効果】
以上詳述したように、本発明によれば、メモリブロックの切替え動作の高速化及びその切替え動作に係る消費電流の低減を図ることのできるシフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態のシフト冗長回路を示すブロック図である。
【図２】アドレスデコーダを示す回路図であり、（ａ）は概略図、（ｂ）は詳細図を示す。
【図３】欠陥アドレス保持回路を示す回路図であり、（ａ）は概略図、（ｂ）はヒューズ回路の回路図を示す。
【図４】ヒューズ信号発生回路を示す回路図であり、（ａ）は概略図、（ｂ）はＦＡＧＥＮの回路図を示す。
【図５】冗長選択用ヒューズ回路を示す回路図である。
【図６】ヒューズ信号増幅回路を示す回路図であり、（ａ）は概略図、（ｂ）はＦＡＪＧＥＮの回路図を示す。
【図７】ヒューズデコーダ回路を示す回路図であり、（ａ）は概略図、（ｂ）はＦＡＤＥＣの回路図、（ｃ）はＦＡＤＥＣの別の構成例を示す回路図を示す。
【図８】シフト制御回路を示す回路図であり、（ａ）は概略図、（ｂ）はＳＷＪＣＴＬの回路図、（ｃ）はＳＷＣＴＬの回路図を示す。
【図９】メモリブロック選択回路を示す回路図であり、（ａ）は概略図、（ｂ）はブロックセレクタの回路図を示す。
【図１０】シフト信号選択回路を示す回路図であり、（ａ）は概略図、（ｂ）は信号選択回路を示す。
【図１１】第二実施形態のシフト冗長回路を示すブロック図である。
【図１２】第二実施形態の冗長選択用ヒューズ回路を示す回路図であり、（ａ）は概略図、（ｂ）はヒューズ回路の回路図を示す。
【図１３】第二実施形態のヒューズデコーダ回路及びシフト制御回路を示す回路図である。
【図１４】シフト情報選択回路を示す回路図であり、（ａ）は概略図、（ｂ）は信号選択回路の回路図を示す。
【図１５】シフト情報ラッチ回路を示す回路図であり、（ａ）は概略図、（ｂ）はラッチ回路の回路図を示す。
【図１６】従来のシフト冗長回路を示すブロック図である。
【符号の説明】
１０，１５０  シフト冗長回路
１１  欠陥アドレス保持回路
１３，１５１  冗長選択信号発生回路としての冗長選択用ヒューズ回路
１６，９１ａ，９１ｂ，１５３  シフト制御回路
１７  シフト信号選択回路
１５４  シフト情報選択回路
１５５  シフト情報ラッチ回路
ＢＬＫ０〜ＢＬＫ３  メモリブロック
ｂａ０  ，ｂａ１    メモリブロック選択信号
ｐｃｌ０〜ｐｃｌ３  デコード選択線としてのプリコラム選択線
ｃｌ０  〜ｃｌ３    選択線としてのコラム選択線
ｒｃｌ  冗長選択線としての冗長コラム選択線
ＳＷ０  〜ＳＷ３    スイッチ回路としての選択線スイッチ
ＲＳＷ    スイッチ回路としての選択線スイッチ（冗長選択線スイッチ）
ｆａ０  ，ｆａ１  ，ｆｂ０  ，ｆｂ１    欠陥アドレスとしてのアドレス信号
ｃｆｊ  ，ｃｆ０  〜ｃｆ３  デコード信号
ｃｆａ０〜ｃｆａ３，ｃｆｂ０〜ｃｆｂ３  デコード信号
ｆａｊ  ，ｆｂｊ    冗長選択信号
ｓｃｌｊ，ｓｃｌ０〜ｓｃｌ３  シフト信号
ｓｅｔａ，ｓｅｔｂ  セット信号
【図１】
2004265468.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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