(57)【要約】【課題】一般的な半導体集積回路検査装置によるモニタが不可能な高速信号を出力し、しかも、装置内の高速動作回路の検査を一般的な半導体集積回路検査装置で行うことが可能な半導体集積回路装置を提供すること。【解決手段】パラレルシリアル変換回路  １１ａの出力とパラレルシリアル変換回路  １１ｂ  の出力とが入力される信号選択回路  １２ｂと、信号選択回路  １２ｂ  の出力とパラレルシリアル変換回路  １１ｃ  の出力とが入力される信号選択回路  １２ｃ  と、信号選択回路  １２ｃ  の出力が入力される検査用シリアルパラレル変換回路  ２１  と、検査用シリアルパラレル変換回路  ２１  の出力データを必要に応じて並び替えて低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  から入力されたデータを再生し低速信号出力端子  ３  から出力するワード同期回路  ２２  とを備えた半導体集積回路装置を構成する。【選択図】    図１
2004347467.tif 000002
【特許請求の範囲】
【請求項１】
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項２】
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成して出力する検査用パターン生成回路と、前記検査用パターン生成回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記信号選択回路、前記検査用パターン生成回路及び前記検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項３】
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１の高速信号処理回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項４】
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個の信号処理回路と、前記信号処理回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力される検査用信号処理回路とを備え、前記発振回路から前記パラレルシリアル変換回路もしくは前記信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路もしくは前記検査用信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記検査用信号処理回路の出力を前記低速信号出力端子から出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項５】
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成して出力する検査用パターン生成回路と、前記検査用パターン生成回路の出力が入力されるｎ個の信号処理回路と、前記信号処理回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力される検査用信号処理回路と、前記検査用信号処理回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記信号選択回路、前記検査用パターン生成回路及び前記検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路、前記検査用信号処理回路もしくは前記検査用パターン照合回路のいずれかに供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項６】
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項７】
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力と前記検査用クロック・データ再生回路のクロック出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１の高速信号処理回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置。
【請求項８】
ｎ（ｎは４以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−３以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力、前記第ｎのパラレルシリアル変換回路の出力及び前記第１〜第ｎ−２の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項９】
ｎ（ｎは６以上の整数であるとする）個の速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｍ以下の整数値のすべてをとる、ここに、ｍは１以上ｎ−５以下の整数である）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力と前記第ｎ−１のパラレルシリアル変換回路の出力が入力される第ｎ−１の信号選択回路と、第ｊ（ｊはｍ＋４以上ｎ−１以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｊ−１のパラレルシリアル変換回路の出力とが入力される第ｊ−１の信号選択回路と、第ｍ＋１の信号選択回路の出力と前記ｍ＋３の信号選択回路の出力とが入力される第ｍ＋２の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｍ＋２の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路に高周波クロック信号を供給する発張回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力、前記第ｎのパラレルシリアル変換回路の出力、前記第１〜第ｍ＋１の信号選択回路の出力及び前記第ｍ＋３〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置。
【請求項１０】
請求項１〜９のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に内蔵することを特徴とする半導体集積回路装置。
【請求項１１】
請求項６、７または１０に記載の半導体集積回路装置において、上記検査用クロック・データ再生回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段のすべてもしくは一部を上記検査用クロック・データ再生回路もしくは上記発振回路に内蔵することを特徴とする半導体集積回路装置。
【請求項１２】
請求項１〜１１のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用シリアルパラレル変換回路、ワード同期回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び検査用クロック・データ再生回路の消費電力を削減する手段を内蔵することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、特に、光通信用モジュール等に使用される半導体集積回路装置に関する。
【０００２】
【従来の技術】
【非特許文献１】「“ＸＦＰ  （１０  Ｇｉｇａｂｉｔ  Ｓｍａｌｌ  Ｆｏｒｍ  Ｆａｃｔｏｒ  Ｐｌｕｇｇａｂｌｅ  Ｍｏｄｕｌｅ）  Ｒｅｖｉｓｉｏｎ  ０．９２”  ＸＦＰ  ＭＳＡ  Ｊｕｌｙ  １９，  ２００２」
【非特許文献２】「“Ｓｅｒｉａｌ  ＯＣ−１９２  １３１０ｎｍ  Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  Ｉｎｔｅｒｆａｃｅ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｎｏｖｅｍｂｅｒ  １６，  ２０００」
【非特許文献３】「“Ｖｅｒｙ  Ｓｈｏｒｔ  Ｒｅａｃｈ  （ＶＳＲ）  ＯＣ−１９２  ｆｏｕｒ  ｆｉｂｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｂａｓｅｄ  ｏｎ  Ｐａｒａｌｌｅｌ  Ｏｐｔｉｃｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ａｕｇｕｓｔ  １７，  ２０００」
【非特許文献４】「“Ｓｅｒｄｅｓ  Ｆｒａｍｅｒ  Ｉｎｔｅｒｆａｃｅ  Ｌｅｖｅｌ  ５  （ＳＦＩ−５）：  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  Ａｇｒｅｅｍｅｎｔ  ｆｏｒ  ４０Ｇｂ／ｓ  Ｉｎｔｅｒｆａｃｅ  Ｆｏｒ  Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｄｅｖｉｃｅｓ”  Ｔｈｅ  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ），  Ｊａｎｕａｒｙ  ２９，  ２００２」
近年、トラヒックの増大に伴い、ネットワークの大容量化が要求されている。その要求を満たすために、光通信装置、光通信装置用の光通信モジュールおよび通信モジュール用半導体集積回路装置（ＬＳＩ）等の研究開発が活発に行なわれている。
【０００３】
図１０は、光トランシーバと呼ばれる一般的な光通信モジュールのブロック図である（非特許文献１参照）。図において、入力電気信号  ３０１  は電気−光変換手段（ＥＯ変換手段）  ３０２  によって出力光信号  ３０３  に変換されて外部に出力され、外部からの入力光信号  ３０４  は光電変換手段（ＯＥ変換手段）３０５  によって電気信号  ３０６  に変換され、信号再生回路  ３０７  を経由して出力電気信号  ３０８  として外部に出力される。このようなモジュールの信号再生回路等を半導体集積回路で構成する場合、光信号のデータレートが高くなると、半導体集積回路の入出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置（ＬＳＩテスタ）による半導体集積回路の検査ができなくなる（一般的な半導体集積回路検査装置による信号入力及び出力確認ができなくなる）という問題がある。
【０００４】
図１１は、図１０の光通信モジュールにパラレルシリアル変換回路  ３０９  及びシリアルパラレル変換回路  ３１０  を適用した光通信モジュールである（非特許文献２参照）。入力された光信号  ３０４  を電気信号  ３０６  に変換した後にシリアルパラレル変換回路  ３１０  でシリアルパラレル変換して並列電気信号  ３０８  として出力し、また並列電気信号  ３０１  を入力しパラレルシリアル変換回路  ３０９  でパラレルシリアル変換を行なってシリアル電気信号  ３１１  にした後に光信号  ３０３  に変換することにより、モジュールの電気信号入力及び電気信号出力のデータレートを光信号のデータレートより低くすることができる。ただし、パラレルシリアル変換回路  ３０９  を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路  ３０９  のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路  ３０９  のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００５】
図１２は、複数のシリアルパラレル変換回路等を搭載した光通信モジュールである（非特許文献３参照）。この場合、図１１におけるパラレルシリアル変換回路  ３０９  とシリアルパラレル変換回路  ３１０  とが、それぞれ、信号処理回路と複数のパラレルシリアル変換回路の組み合わせ  ３１２  と、信号処理回路と複数のシリアルパラレル変換回路の組み合わせ  ３１３  とに置き換えられ、電気−光変換手段（ＥＯ変換手段）３０３  及び光電変換手段（ＯＥ変換手段）３０４  がそれぞれ複数個用いられている。この場合にも、図１１の光通信モジュールと同様に、電気信号入力  ３０１  及び電気信号出力  ３０８  のデータレートを光信号のデータレートより低くすることができるが、パラレルシリアル変換回路（と信号処理回路）を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００６】
図１３は、複数のシリアルパラレル変換回路等を搭載した別の光モジュールの構成例である。図１１の光通信モジュールに搭載されている各機能ブロックを複数個並列に搭載し、さらに信号処理回路も複数個並列に搭載している。具体的な仕様例としては、光通信の業界標準仕様の協議団体である  Ｏｐｔｉｃａｌ  Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ  Ｆｏｒｕｍ  （ＯＩＦ）でＳＦＩ−５ｓとよばれる４組の光信号入出力に対応した並列電気信号インターフェースの規格が作成されている（非特許文献４参照）。図１２の光通信モジュールと同様に、電気信号入力  ３０１  及び電気信号出力  ３０８  のデータレートを光信号のデータレートより低くすることができるが、パラレルシリアル変換回路（と信号処理回路）を半導体集積回路で構成する場合、シリアル出力のデータレートは光信号のデータレートと同じであるため、光信号のデータレートが高くなると、パラレルシリアル変換回路のシリアル出力端子のデータレートも高くなり、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査ができなくなる（パラレルシリアル変換回路のシリアル出力が正常に出力していることの確認ができなくなる）という問題がある。
【０００７】
以上に説明したような、一般的な半導体集積回路検査装置による信号入力もしくは出力確認ができない高速信号入力端子もしくは高速信号出力端子を有する半導体集積回路装置の検査（正常動作の確認）は、一般的な半導体集積回路検査装置ではなく、高速信号に対応する特別な検査装置により行う必要があり、そのために検査コストが高くなる（検査の準備に必要な時間等を含めると、通常、検査に必要な時間が長くなる。また、検査装置の購入費用、保守費用及び労務費等が増加する等）という問題がある。
【０００８】
【発明が解決しようとする課題】
従来技術による場合、以上に説明した様に、パラレルシリアル変換回路等の高速動作回路を内蔵した半導体集積回路装置の検査（正常動作の確認）を一般的な半導体集積回路検査装置で行うことができないために、半導体集積回路装置の検査コストが高くなるという問題がある。
【０００９】
本発明は、上記問題に鑑みてなされたものであり、本発明の主な目的は、一般的な半導体集積回路検査装置によるモニタが不可能な高速信号を出力し、しかも、装置内の高速動作回路の検査を一般的な半導体集積回路検査装置で行うことが可能な半導体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明においては、請求項１に記載のように、
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１１】
また、本発明においては、請求項２に記載のように、
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成して出力する検査用パターン生成回路と、前記検査用パターン生成回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記信号選択回路、前記検査用パターン生成回路及び前記検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１２】
また、本発明においては、請求項３に記載のように、
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１の高速信号処理回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１３】
また、本発明においては、請求項４に記載のように、
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個の信号処理回路と、前記信号処理回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力される検査用信号処理回路とを備え、前記発振回路から前記パラレルシリアル変換回路もしくは前記信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路もしくは前記検査用信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記検査用信号処理回路の出力を前記低速信号出力端子から出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１４】
また、本発明においては、請求項５に記載のように、
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成して出力する検査用パターン生成回路と、前記検査用パターン生成回路の出力が入力されるｎ個の信号処理回路と、前記信号処理回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力される検査用信号処理回路と、前記検査用信号処理回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記信号選択回路、前記検査用パターン生成回路及び前記検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路、前記検査用信号処理回路もしくは前記検査用パターン照合回路のいずれかに供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１５】
また、本発明においては、請求項６に記載のように、
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１６】
また、本発明においては、請求項７に記載のように、
ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力と前記検査用クロック・データ再生回路のクロック出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１の高速信号処理回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成する。
【００１７】
また、本発明においては、請求項８に記載のように、
ｎ（ｎは４以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−３以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力、前記第ｎのパラレルシリアル変換回路の出力及び前記第１〜第ｎ−２の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１８】
また、本発明においては、請求項９に記載のように、
ｎ（ｎは６以上の整数であるとする）個の速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｍ以下の整数値のすべてをとる、ここに、ｍは１以上ｎ−５以下の整数である）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力と前記第ｎ−１のパラレルシリアル変換回路の出力が入力される第ｎ−１の信号選択回路と、第ｊ（ｊはｍ＋４以上ｎ−１以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｊ−１のパラレルシリアル変換回路の出力とが入力される第ｊ−１の信号選択回路と、第ｍ＋１の信号選択回路の出力と前記ｍ＋３の信号選択回路の出力とが入力される第ｍ＋２の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｍ＋２の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路に高周波クロック信号を供給する発張回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力、前記第ｎのパラレルシリアル変換回路の出力、前記第１〜第ｍ＋１の信号選択回路の出力及び前記第ｍ＋３〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成する。
【００１９】
また、本発明においては、請求項１０に記載のように、
請求項１〜９のいずれかに記載の半導体集積回路装置において、上記発振回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段のすべてもしくは一部を上記発振回路に内蔵することを特徴とする半導体集積回路装置を構成する。
【００２０】
また、本発明においては、請求項１１に記載のように、
請求項６、７または１０に記載の半導体集積回路装置において、上記検査用クロック・データ再生回路から供給される高周波クロック信号と上記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段のすべてもしくは一部を上記検査用クロック・データ再生回路もしくは上記発振回路に内蔵することを特徴とする半導体集積回路装置を構成する。
【００２１】
また、本発明においては、請求項１２に記載のように、
請求項１〜１１のいずれかに記載の半導体集積回路装置において、上記制御信号入力端子による制御により、上記検査用シリアルパラレル変換回路、ワード同期回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び検査用クロック・データ再生回路の消費電力を削減する手段を内蔵することを特徴とする半導体集積回路装置を構成する。
【００２２】
【発明の実施の形態】
本発明による半導体集積回路装置は、高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、ｎ（ｎは３以上の整数）個複数のパラレルシリアル変換回路と、信号選択回路と、検査用シリアルパラレル変換回路と、パラレルシリアル変換回路と検査用シリアルパラレル変換回路に高周波クロック信号を供給する発振回路と、検査用シリアルパラレル変換回路のパラレル出力データのワード同期を行うワード同期回路とを有し、第１のパラレルシリアル変換回路の出力が高速信号出力端子に接続されるとともに第１の信号選択回路の第１の入力に接続され、第２のパラレルシリアル変換回路の出力が第１の信号選択回路の第２の入力に接続され、第ｋ（ｋは３以上ｎ以下の整数値のすべてをとるものとする）のパラレルシリアル変換回路の出力が第ｋ−１の信号選択回路の第２の入力に接続され、第ｋ−２の信号選択回路の出力が高速信号出力端子に接続されるとともに第ｋ−１の信号選択回路の第１の入力に接続され、第ｎ−１の信号選択回路の出力が高速信号出力端子に接続されるとともに検査用シリアルパラレル変換回路に接続され、低速信号入力端子がパラレルシリアル変換回路に接続され、検査用シリアルパラレル変換回路の出力がワード同期回路に接続される。
【００２３】
また、本発明による半導体集積回路装置は、発振回路からパラレルシリアル変換回路に供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、発振回路から検査用パラレルシリアル変換回路またはワード同期回路に供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を内部で自動的に調整もしくは補償する手段を内蔵し、ワード同期回路が必要に応じて自動的にパラレル入力データの並び替えを行い低速信号入力端子から入力されたデータ列を再生し、ワード同期回路の出力として、直接あるいは検査用パターン照合回路等の回路を経て、低速信号出力端子から外部に出力する。
【００２４】
以下、図面をもとに本発明の実施形態を説明する。なお、すべての図面において共通する部分には同一の番号を割り当て、重複説明を避ける。
【００２５】
（実施の形態１）
図１は、実施の形態１である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ  及び  １ｃ  と、低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  と、信号選択回路  １２ｂ  及び  １２ｃ  と、検査用シリアルパラレル変換回路  ２１  と、発振回路  １３  と、ワード同期回路  ２２  を有する。
【００２６】
ここで、低速信号（低周波信号）とは、一般的な半導体集積回路検査装置により入力可能な速度の信号、具体的には数Ｍｂｉｔ／ｓ〜数十Ｍｂｉｔ／ｓ（数ＭＨｚ〜数十ＭＨｚ）程度もしくはそれより低速な信号を、高速信号（高周波信号）とは、それよりも高速な信号を意味する。
【００２７】
パラレルシリアル変換回路  １１ａ  は低速信号入力端子  ２ａ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｂ  に対して出力するとともに高速信号出力端子  １ａ  より半導体集積回路装置の外部へ出力する。
【００２８】
パラレルシリアル変換回路  １１ｂ  は低速信号入力端子  ２ｂ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｂ  に対して出力する。
【００２９】
パラレルシリアル変換回路  １１ｃ  は低速信号入力端子  ２ｃ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｃ  に対して出力する。
【００３０】
信号選択回路  １２ｂ  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を信号選択回路  １２ｃ  に対して出力するとともに高速信号出力端子  １ｂ  より半導体集積回路装置の外部へ出力する。
【００３１】
信号選択回路  １２ｃ  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を検査用シリアルパラレル変換回路  ２１  に対して出力するとともに高速信号出力端子  １ｃ  より半導体集積回路装置の外部へ出力する。
【００３２】
検査用シリアルパラレル変換回路  ２１  は、信号選択回路  １２ｃ  から入力されるシリアルデータをパラレルデータに変換してワード同期回路  ２２  に対して出力する。
【００３３】
発振回路  １３  は、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  と検査用シリアルパラレル変換回路  ２１  に対して高周波クロック信号を供給する。
【００３４】
ワード同期回路  ２２  は、検査用シリアルパラレル変換回路  ２１  の出力が入力され、検査用シリアルパラレル変換回路  ２１  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２ａ、２ｂ  もしくは  ２ｃ  から入力されたデータ列を再生して、低速信号出力端子  ３  より半導体集積回路装置の外部へ出力する。
【００３５】
低周波クロック入力端子  ４  は、ワード同期回路  ２２  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １３  が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する機能を内蔵する必要がある。構成としては、上記の調整もしくは補償する機能をパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  と検査用シリアルパラレル変換回路  ２１  に内蔵させる構成と、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  とワード同期回路  ２２  に内蔵させる構成と、発振回路  １３  に内蔵させる構成の３通りの構成等がある。
【００３６】
発振回路  １３  を、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００３７】
発振回路  １３  が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  と検査用シリアルパラレル変換回路  ２１  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用シリアルパラレル変換回路  ２１  ではなく、ワード同期回路  ２２  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００３８】
また、周波数比の調整機能を発振回路  １３  に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  等に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００３９】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  の出力のうちの１つを制御信号入力端子  ５  により選択して１つもしくは複数の信号選択回路を介して検査用シリアルパラレル変換回路  ２１  に入力し、検査用シリアルパラレル変換回路  ２１  により信号選択回路  １２ｃ  の出力を低速並列信号に変換するとともに、ワード同期回路  ２２  により検査用シリアルパラレル変換回路  ２１  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２ａ、２ｂ  もしくは  ２ｃ  よりパラレルシリアル変換回路  １１ａ、１１ｂ  もしくは  １１ｃ  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  の検査を可能としている。
【００４０】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  の検査が可能となる。
【００４１】
本実施の形態のパラレルシリアル変換回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが３である場合）と同様の効果が得られる。
【００４２】
本実施の形態及び上記パラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態の特徴の一つは、複数の信号選択回路が直列に接続され、その直列接続の一端にある信号選択回路が検査用シリアルパラレル変換回路に接続され、各信号選択回路には少なくとも１個のパラレルシリアル変換回路が接続されている構成を有することである。この構成に代えて、検査用シリアルパラレル変換回路に接続する１個の信号選択回路に、複数のパラレルシリアル変換回路が、それぞれ独立に、接続され、該複数のパラレルシリアル変換回路はそれぞれ高速信号出力端子に接続されている構成（独立接続方式）を用いても、本実施の形態及び上記パラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態と同様の効果が得られる。しかしながら、この独立接続方式においては、信号選択回路を検査用シリアルパラレル変換回路の近傍に配置すると、パラレルシリアル変換回路の個数が増加した場合に、パラレルシリアル変換回路から信号選択回路への高速信号の伝送距離が長くなり、高速信号の速度がＧｂｉｔ／ｓクラスもしくはそれ以上になった場合には、途中に中継回路（バッファ）を設ける等の対策が必要となる。一方、本実施の形態及び上記パラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態においては、このような中継回路は不要であるため、その分消費電力が小さくなる。
【００４３】
また、本実施の形態における低速信号入力端子  ２ｃ、パラレルシリアル変換回路  １１ｃ、信号選択回路  １２ｃ  及び高速信号出力端子  １ｃ  を削除し、信号選択回路  １２ｂ  の出力を検査用シリアルパラレル変換回路  ２１  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １１ａ  及び  １１ｂ  の検査が可能となる。
【００４４】
（実施の形態２）
図２は、実施の形態２である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ  及び  １ｃ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  と、信号選択回路  １２ｂ  及び  １２ｃ  と、検査用シリアルパラレル変換回路  ２１  と、発振回路  １３  と、ワード同期回路  ２３  と、検査用パターン生成回路  ２４  と、検査用パターン照合回路  ２５  とを有する。
【００４５】
検査用パターン生成回路  ２４  は、制御信号入力端子  ５  による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータをパラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  に対して出力する。
【００４６】
パラレルシリアル変換回路  １５ａ  は検査用パターン生成回路  ２４  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｂ  に対して出力するとともに高速信号出力端子  １ａ  より半導体集積回路装置の外部へ出力する。
【００４７】
パラレルシリアル変換回路  １５ｂ  は検査用パターン生成回路  ２４  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｂ  に対して出力する。
【００４８】
パラレルシリアル変換回路  １５ｃ  は検査用パターン生成回路  ２４  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｃ  に対して出力する。
【００４９】
なお、パラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  は、検査時以外は、検査用パターン生成回路  ２４  以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子  ５  により行う。
【００５０】
ワード同期回路  ２３  は、検査用シリアルパラレル変換回路  ２１  の出力が入力され、検査用シリアルパラレル変換回路  ２１  のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路  １５ａ、１５ｂ  もしくは  １５ｃ  に入力されたデータ列を再生して、検査用パターン照合回路  ２５  に対して出力する。
【００５１】
検査用パターン照合回路  ２５  は、ワード同期回路  ２３  の出力が入力され、入力されたデータ列が検査用パターン生成回路  ２４  の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子  ３  より半導体集積回路装置の外部へ出力する。
【００５２】
制御信号入力端子  ５  は、パターン生成回路  ２４  の設定等、実施の形態１の場合と同様のパラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  の入力切替等と信号選択回路の制御等の他、パターン照合回路  ２５  の設定等を行うために使用する。
【００５３】
低周波クロック入力端子  ４  は、パターン照合回路  ２５  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １３  が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する機能を内蔵する必要がある。構成としては、上記の調整もしくは補償する機能を検査用シリアルパラレル変換回路  ２１  に内蔵させる構成と、ワード同期回路  ２３  に内蔵させる構成と、検査用パターン照合回路  ２５  に内蔵させる構成と、発振回路  １３  に内蔵させる構成の４通りの構成等がある。
【００５４】
発振回路  １３  に、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と発振回路  １３  のクロック出力との間のタイミング条件を補償することができる。
【００５５】
発振回路  １３  内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号と発振回路  １３  のクロック出力の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用シリアルパラレル変換回路  ２１  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と発振回路  １３  のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用シリアルパラレル変換回路  ２１  ではなく、ワード同期回路  ２３  もしくは検査用パターン照合回路  ２５  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００５６】
また、周波数比の調整機能を発振回路  １３  に内蔵し、位相補償用のＦＩＦＯ等を検査用シリアルパラレル変換回路  ２１  に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【００５７】
本実施の形態の半導体集積回路装置は、実施の形態１の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路  ２４  よりパラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  にデータ列を入力し、検査用パターン照合回路  ２５によりワード同期回路  ２３  の出力が検査用パターン生成回路  ２４  の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  の検査を可能としている。
【００５８】
また、実施の形態１の半導体集積回路装置の場合は、低周波クロック入力端子  ４  より入力する低周波クロック信号の周波数は、パラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  に入力されるパラレルデータの各データのデータレートと同じ周波数か、もしくはより高い周波数が必要となるのに対して、本実施の形態では、パラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。すなわち、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合、実施の形態１の場合は、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査はできないことになるが、本実施の形態では、以下のような構成とすることにより、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００５９】
例えば、パラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  がＫ（Ｋは２以上の整数）並列のパラレルデータ入力をもち、各データのデータレートが１００Ｍｂｉｔ／ｓ  だとした場合、発振回路  １３  は１００×ＫＭＨｚの高周波クロック信号を出力する必要があるが、１００ＭＨｚのクロック信号も発振回路  １３  より出力するような構成とする。パターン生成回路  ２４  をこの１００ＭＨｚクロックで動作させることにより、パラレルシリアル変換回路  １５ａ、１５ｂ  及び  １５ｃ  への１００Ｍｂｉｔ／ｓ  データの入力が可能となる。ワード同期回路  ２３  も１００Ｍｂｉｔ／ｓ  クロックで動作させることにより正常動作が可能である。パターン照合回路  ２５  は、照合を行う回路本体を１００Ｍｂｉｔ／ｓ  クロックで動作させ、照合結果を出力する回路のみを低周波クロック入力端子  ４  からの低周波クロック（この例では１０ＭＨｚ）で動作させる。このような構成とすることにより、検査時に入力可能なクロック信号の周波数が例えば１０ＭＨｚ以下の場合でも、パラレルデータ入力の各データのデータレートが１０Ｍｂｉｔ／ｓ（もしくは２０Ｍｂｉｔ／ｓ）以上となるようなパラレルシリアル変換回路の検査が可能となる。
【００６０】
なお、検査用パターン生成回路  ２４  は検査時以外は、必要に応じて、他の低速信号入力端子もしくは半導体集積回路装置内の他のデータ処理回路等から入力された信号をパラレルシリアル変換回路に対して出力する。
【００６１】
本実施の形態のパラレルシリアル変換回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成して出力する検査用パターン生成回路と、前記検査用パターン生成回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記信号選択回路、前記検査用パターン生成回路及び前記検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路もしくは前記検査用パターン照合回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力することを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが３である場合）と同様の効果が得られる。
【００６２】
本実施の形態及び上記パラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態においても、実施の形態１と同様に、検査用シリアルパラレル変換回路に接続する１個の信号選択回路に、複数のパラレルシリアル変換回路が、それぞれ独立に、接続されている構成（独立接続方式）を用いた場合と比較して、高速信号の速度がＧｂｉｔ／ｓクラスもしくはそれ以上になった場合には、消費電力が小さくなる等の利点がある。
【００６３】
また、本実施の形態におけるパラレルシリアル変換回路  １５ｃ、信号選択回路  １２ｃ  及び高速信号出力端子  １ｃ  を削除し、信号選択回路  １２ｂ  の出力を検査用シリアルパラレル変換回路  ２１  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １５ａ  及び  １５ｂ  の検査が可能となる。
【００６４】
（実施の形態３）
図３は、実施の形態３である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ  及び  １ｃ  と、低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １６  と、信号選択回路  １７ｂ  及び  １７ｃ  と、検査用シリアルパラレル変換回路  ２６  と、発振回路  １３  と、ワード同期回路  ２２  と、高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  と、検査用高速信号処理回路  ２７  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。
【００６５】
パラレルシリアル変換回路  １６  は低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  から入力されるパラレルデータをシリアルデータに変換して高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  に対して出力する。
【００６６】
高速信号処理回路  １８ａ  は、パラレルシリアル変換回路  １６  の出力が入力され、信号選択回路  １７ｂ  に対して出力するとともに高速信号出力端子  １ａ  より半導体集積回路装置の外部へ出力する。
【００６７】
高速信号処理回路  １８ｂ  は、パラレルシリアル変換回路  １６  の出力が入力され、信号選択回路  １７ｂ  に対して出力する。
【００６８】
高速信号処理回路  １８ｃ  は、パラレルシリアル変換回路  １６  の出力が入力され、信号選択回路  １７ｃ  に対して出力する。
【００６９】
信号選択回路  １７ｂ  は制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を信号選択回路  １７ｃ  に対して出力するとともに高速信号出力端子  １ｂ  より半導体集積回路装置の外部へ出力する。
【００７０】
信号選択回路  １７ｃ  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を検査用高速信号処理回路  ２７  に対して出力するとともに高速信号出力端子  １ｃ  より半導体集積回路装置の外部へ出力する。
【００７１】
検査用高速信号処理回路  ２７  は、信号選択回路  １７ｃ  の出力が入力され、高速信号処理回路  １８ａ、１８ｂ  もしくは  １８ｃ  の逆処理（すなわち、この回路  １８ａ、１８ｂもしくは  １８ｃ  が行う信号処理とは逆の信号処理）を行って、検査用シリアルパラレル変換回路  ２６  に対して出力する。
【００７２】
検査用シリアルパラレル変換回路  ２６  は検査用高速信号処理回路  ２７  から入力されるシリアルデータをパラレルデータに変換してワード同期回路  ２２  に対して出力する。
【００７３】
低周波クロック入力端子  ４  は、実施の形態１の場合と同様に、ワード同期回路  ２２  の出力タイミングを決定するため等に使用する。
【００７４】
本実施の形態の半導体集積回路装置は、高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃの出力のうちの１つを制御信号入力端子  ５  により選択して１つもしくは複数の信号選択回路を介して検査用高速信号処理回路  ２７  に入力し、検査用高速信号処理回路  ２７  により高速信号処理回路  １８ａ、１８ｂ  もしくは  １８ｃ  の逆処理を行って、検査用シリアルパラレル変換回路  ２６  に対して出力し、検査用シリアルパラレル変換回路  ２６  により検査用高速信号処理回路  ２７  の出力を低速並列信号に変換するとともに、ワード同期回路  ２２  により検査用シリアルパラレル変換回路  ２６  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２ａ、２ｂ  もしくは  ２ｃ  よりパラレルシリアル変換回路  １６  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の検査を可能としている。
【００７５】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路  １６  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の検査が可能となる。
【００７６】
さらに、高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の一部、もしくは、すべてが他の高速信号処理回路と異なる処理を行う場合には、検査用高速信号処理回路  ２７  にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子  ５  の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の検査が可能となる。なお、検査用高速信号処理回路  ２７  内に異なる処理を行う複数の回路を内蔵する代わりに、検査用高速信号処理回路  ２７  内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子  ５、低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用高速信号処理回路  ２７  の処理を切り替えることも可能である。
【００７７】
また、検査用高速信号処理回路  ２７  を削除して信号選択回路  １７ｃ  の出力を検査用シリアルパラレル変換回路  ２６  に直結し、信号選択回路  １７ｃ  の出力のワード同期が可能となる信号を低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の検査が可能となる。
【００７８】
本実施の形態のパラレルシリアル変換回路と高速信号処理回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１の高速信号処理回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが３である場合）と同様の効果が得られる。
【００７９】
本実施の形態及び上記パラレルシリアル変換回路と高速信号処理回路と信号選択回路の個数を多くした実施の形態においても、実施の形態１と同様に、検査用シリアルパラレル変換回路に接続する１個の信号選択回路に、複数のパラレルシリアル変換回路が、それぞれ独立に、高速信号処理回路を経て、接続されている構成（独立接続方式）を用いた場合と比較して、高速信号の速度がＧｂｉｔ／ｓクラスもしくはそれ以上になった場合には、消費電力が小さくなる等の利点がある。
【００８０】
また、本実施の形態における低速信号入力端子  ２ｃ、低速信号入力端子  ２ｃ  に接続したパラレルシリアル変換回路  １６、高速信号処理回路  １８ｃ、信号選択回路  １７ｃ  及び高速信号出力端子  １ｃ  を削除し、信号選択回路  １７ｂ  の出力を検査用シリアルパラレル変換回路  ２７  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ  及び  １８ｂ  の検査が可能となる。
【００８１】
（実施の形態４）
図４は、実施の形態４である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ  及び  １ｃ  と、低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と、信号選択回路  １２ｂ  及び  １２ｃ  と、検査用シリアルパラレル変換回路  ２１  と、発振回路  １３  と、ワード同期回路  ２８  と、信号処理回路  １０１  と、検査用信号処理回路  ２９  を有する。
【００８２】
信号処理回路  １０１  は低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  からの信号が入力され、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  に対して出力する。
【００８３】
パラレルシリアル変換回路  １９ａ  は信号処理回路  １０１  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｂ  に対して出力するとともに高速信号出力端子  １ａ  より半導体集積回路装置の外部へ出力する。
【００８４】
パラレルシリアル変換回路  １９ｂ  は信号処理回路  １０１  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｂ  に対して出力する。
【００８５】
パラレルシリアル変換回路  １９ｃ  は信号処理回路  １０１  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １２ｃ  に対して出力する。
【００８６】
ワード同期回路  ２８  は、検査用シリアルパラレル変換回路  ２１  の出力が入力され、検査用シリアルパラレル変換回路  ２１  のパラレル出力データを必要に応じて自動的に並び替えてパラレルシリアル変換回路  １９ａ、１９ｂ  もしくは  １９ｃ  に入力されたデータ列を再生して、検査用信号処理回路  ２９  に対して出力する。
【００８７】
検査用信号処理回路  ２９  は、ワード同期回路  ２８  の出力が入力され、信号処理回路  １０１  の逆処理を行って低速信号出力端子  ３  より半導体集積回路装置の外部へ出力する。
【００８８】
制御信号入力端子  ５  は、実施の形態１の場合と同様の信号選択回路の制御等を行うために使用する。
【００８９】
低周波クロック入力端子  ４  は、検査用信号処理回路  ２９  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １３  が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する機能を内蔵する必要がある。構成としては、上記の調整もしくは補償する機能をパラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と検査用シリアルパラレル変換回路  ２１  に内蔵させる構成と、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  とワード同期回路  ２８  に内蔵させる構成と、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と検査用信号処理回路  ２９  に内蔵させる構成と、信号処理回路  １０１  と検査用シリアルパラレル変換回路  ２１  に内蔵させる構成と、信号処理回路  １０１  とワード同期回路  ２８  に内蔵させる構成と、信号処理回路  １０１  と検査用信号処理回路  ２９  に内蔵させる構成と、発振回路  １３  に内蔵させる構成の７通りの構成等がある。
【００９０】
発振回路  １３  を、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【００９１】
発振回路  １３  が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数差は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と検査用シリアルパラレル変換回路  ２１  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  ではなく、信号処理回路  １０１  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【００９２】
また、周波数比の調整機能を発振回路  １３  に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【００９３】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  の出力のうちの１つを制御信号入力端子  ５  により選択して１つもしくは複数の信号選択回路を介して検査用シリアルパラレル変換回路  ２１  に入力し、検査用シリアルパラレル変換回路  ２１  により信号選択回路  １２ｃ  の出力を低速並列信号に変換するとともに、ワード同期回路  ２８  により検査用シリアルパラレル変換回路  ２１  のパラレル出力データを必要に応じて自動的に並び替えて信号処理回路  １０１  よりパラレルシリアル変換回路  １９ａ、１９ｂ  もしくは  １９ｃ  に入力されたデータ列を再生し、検査用信号処理回路  ２９  により信号処理回路  １０１  の逆処理を行って低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と信号処理回路  １０１  の検査を可能としている。
【００９４】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力を信号処理回路  １０１  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と信号処理回路  １０１  の検査が可能となる。
【００９５】
さらに、信号処理回路  １０１  の一部、もしくは、すべてが他の信号処理回路と異なる処理を行う場合には、検査用信号処理回路  ２９  にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子  ５  の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と信号処理回路  １０１  の検査が可能となる。なお、検査用信号処理回路  ２９  内に異なる処理を行う複数の回路を内蔵する代わりに、検査用信号処理回路  ２９  内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子  ５、低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用信号処理回路  ２９  の処理を切り替えることも可能である。
【００９６】
また、検査用信号処理回路  ２９  を削除してワード同期回路  ２８  の出力を直接低速信号出力端子  ３  から出力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と信号処理回路  １０１  の検査が可能となる。
【００９７】
本実施の形態のパラレルシリアル変換回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個の信号処理回路と、前記信号処理回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力される検査用信号処理回路とを備え、前記発振回路から前記パラレルシリアル変換回路もしくは前記信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路もしくは前記検査用信号処理回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記検査用信号処理回路の出力を前記低速信号出力端子から出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが３である場合）と同様の効果が得られる。
【００９８】
本実施の形態及び上記パラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態においても、実施の形態１と同様に、検査用シリアルパラレル変換回路に接続する１個の信号選択回路に、複数のパラレルシリアル変換回路が、それぞれ独立に、接続されている構成（独立接続方式）を用いた場合と比較して、高速信号の速度がＧｂｉｔ／ｓクラスもしくはそれ以上になった場合には、消費電力が小さくなる等の利点がある。
【００９９】
また、本実施の形態における低速信号入力端子  ２ｃ、低速信号入力端子  ２ｃ  に接続した信号処理回路  １０１、パラレルシリアル変換回路  １９ｃ、信号選択回路  １２ｃ及び高速信号出力端子  １ｃ  を削除し、信号選択回路  １２ｂ  の出力を検査用シリアルパラレル変換回路  ２１  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １９ａ  及び  １９ｂ  と信号処理回路  １０１の検査が可能となる。
【０１００】
（実施の形態５）
図５は、実施の形態５である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ  及び  １ｃ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と、信号選択回路  １２ｂ  及び  １２ｃ  と、検査用シリアルパラレル変換回路  ２１  と、発振回路  １３  と、ワード同期回路  ２８  と、検査用パターン生成回路  ２０１  と、検査用パターン照合回路  ２０２  と、信号処理回路  １０２  と、検査用信号処理回路  ２０３  を有する。
【０１０１】
検査用パターン生成回路  ２０１  は、制御信号入力端子  ５  による設定等により、必要に応じて特定の時系列パターンを有するデータを生成してそのデータを信号処理回路  １０２  に対して出力する。
【０１０２】
信号処理回路  １０２  は、検査用パターン生成回路  ２０１  からの信号が入力され、パラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  に対して出力する。また、信号処理回路  １０２  は、検査時以外は、検査用パターン生成回路  ２０１  以外の半導体集積回路装置内部の回路の出力（もしくは別途設けられる低速信号入力端子からの信号）等が入力されるので、その切替等も制御信号入力端子  ５  により行う。
【０１０３】
検査用信号処理回路  ２０３  は、ワード同期回路  ２８  の出力が入力され、信号処理回路  １０２  の逆処理を行って、検査用パターン照合回路  ２０２  に対して出力する。
【０１０４】
検査用パターン照合回路  ２０２  は、検査用信号処理回路  ２０３  の出力が入力され、入力されたデータ列が検査用パターン生成回路  ２０１  の出力データ列と一致しているか否かの照合を行い、照合結果を低速信号出力端子  ３  より半導体集積回路装置の外部へ出力する。
【０１０５】
制御信号入力端子  ５  は、パターン生成回路  ２０１  の設定等、信号処理回路  １０２の入力切替等、実施の形態１の場合と同様の信号選択回路の設定等の他、パターン照合回路  ２０２  の設定等を行うために使用する。
【０１０６】
低周波クロック入力端子  ４  は、パターン照合回路  ２０２  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １３  が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する機能を内蔵する必要がある。構成としては、上記の調整もしくは補償する機能を検査用シリアルパラレル変換回路  ２１  に内蔵させる構成と、ワード同期回路  ２８  に内蔵させる構成と、検査用信号処理回路  ２０３  に内蔵させる構成と、検査用パターン照合回路  ２０２  に内蔵させる構成と、発振回路  １３  に内蔵させる構成の５通りの構成等がある。
【０１０７】
発振回路  １３  に、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１０８】
発振回路  １３  内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号と高周波クロック信号の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用シリアルパラレル変換回路  ２１  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用シリアルパラレル変換回路  ２１  ではなく、ワード同期回路  ２８  、検査用信号処理回路  ２０３、もしくは検査用パターン照合回路  ２０２  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１０９】
また、周波数比の調整機能を発振回路  １３  に内蔵し、位相補償用のＦＩＦＯ等を検査用シリアルパラレル変換回路  ２１  に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【０１１０】
本実施の形態の半導体集積回路装置は、実施の形態４の半導体集積回路装置の低速信号入力端子の代わりに検査用パターン生成回路  ２０１  より信号処理回路  １０２  にデータ列を入力し、検査用パターン照合回路  ２０２  により検査用信号処理回路  ２０３  の出力が検査用パターン生成回路  ２０１  の出力データ列と一致しているか否かの照合を行い照合結果を低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １９ｃ、１９ｂ  及び  １９ｃ  と信号処理回路  １０２  の検査を可能としている。
【０１１１】
また、本実施の形態の半導体集積回路装置では、実施の形態２の場合と同様に、低周波クロック入力端子  ４  より入力する低周波クロック信号の周波数をパラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  に入力されるパラレルデータの各データのデータレートより低い周波数とすることが可能となる。
【０１１２】
また、信号処理回路  １０２  の一部、もしくは、すべてが他の信号処理回路と異なる処理を行う場合には、検査用信号処理回路  ２０３  にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子  ５  の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １９ａ、１９ｂ  及び  １９ｃ  と信号処理回路  １０２  の検査が可能となる。なお、検査用信号処理回路  ２０３  内に異なる処理を行う複数の回路を内蔵する代わりに、検査用信号処理回路  ２０３  内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子  ５  、低速信号入力端子  ２ａ、２ｂ  もしくは別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用信号処理回路  ２０３  の処理を切り替えることも可能である。
【０１１３】
なお、検査用パターン生成回路  ２０１  は検査時以外は、必要に応じて、他の低速信号入力端子もしくは半導体集積回路装置内の他のデータ処理回路等から入力された信号をパラレルシリアル変換回路に対して出力する。
【０１１４】
本実施の形態のパラレルシリアル変換回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号出力端子と、低周波クロック入力端子と、特定の時系列パターンを有するデータを生成して出力する検査用パターン生成回路と、前記検査用パターン生成回路の出力が入力されるｎ個の信号処理回路と、前記信号処理回路の出力が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記パラレルシリアル変換回路に入力されたデータ列を再生するワード同期回路と、前記ワード同期回路の出力が入力される検査用信号処理回路と、前記検査用信号処理回路の出力が入力され、入力されたデータ列が前記検査用パターン生成回路の出力データ列と一致しているか否かの照合を行う検査用パターン照合回路と、前記信号選択回路、前記検査用パターン生成回路及び前記検査用パターン照合回路の制御を行うための制御信号入力端子とを備え、前記発振回路から前記検査用シリアルパラレル変換回路、前記ワード同期回路、前記検査用信号処理回路もしくは前記検査用パターン照合回路のいずれかに供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用パターン照合回路の照合結果を前記低速信号出力端子から出力し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記検査用信号処理回路において前記信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが３である場合）と同様の効果が得られる。
【０１１５】
本実施の形態及び上記パラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態においても、実施の形態１と同様に、検査用シリアルパラレル変換回路に接続する１個の信号選択回路に、複数のパラレルシリアル変換回路が、それぞれ独立に、接続されている構成（独立接続方式）を用いた場合と比較して、高速信号の速度がＧｂｉｔ／ｓクラスもしくはそれ以上になった場合には、消費電力が小さくなる等の利点がある。
【０１１６】
また、本実施の形態におけるパラレルシリアル変換回路  １９ｃ  に接続した信号処理回路  １０２、パラレルシリアル変換回路  １９ｃ、信号選択回路  １２ｃ  及び高速信号出力端子  １ｃ  を削除し、信号選択回路  １２ｂ  の出力を検査用シリアルパラレル変換回路  ２１  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １９ａ  及び  １９ｂ  と信号処理回路  １０２  の検査が可能となる。
【０１１７】
（実施の形態６）
図６は、実施の形態６である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ  及び  １ｃ  と、低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  と、信号選択回路  １０３ｂ  及び  １０３ｃ  と、検査用クロック・データ再生回路  ２０５  と検査用シリアルパラレル変換回路  ２０４  と、発振回路  １０４  と、ワード同期回路  ２２  を有する。
【０１１８】
信号選択回路  １０３ｂ  は、制御信号入力端子  ５  の設定により、パラレルシリアル変換回路  １１ａ  と  １１ｂ  の２つの出力のうちのどちらかを信号選択回路  １０３ｃ  に対して出力するとともに高速信号出力端子  １ｂ  より半導体集積回路装置の外部へ出力する。
【０１１９】
信号選択回路  １０３ｃ  は、制御信号入力端子  ５  の設定により、信号選択回路  １０３ｂ  の出力とパラレルシリアル変換回路  １１ｃ  の出力のうちのどちらかを検査用クロック・データ再生回路  ２０５  に対して出力するとともに高速信号出力端子  １ｃ  より半導体集積回路装置の外部へ出力する。
【０１２０】
検査用クロック・データ再生回路  ２０５  は、信号選択回路  １０３ｃ  の出力からクロックを抽出し、またその抽出したクロックにより入力データを再生して検査用シリアルパラレル変換回路  ２０４  に対して出力する。また抽出したクロックも検査用シリアルパラレル変換回路  ２０４  に対して出力する。
【０１２１】
検査用シリアルパラレル変換回路  ２０４  は、検査用クロック・データ再生回路  ２０５  のデータ出力をパラレルデータに変換してワード同期回路  ２２  に対して出力する。
【０１２２】
発振回路  １０４  は、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  に対して高周波クロック信号を供給する。
【０１２３】
低周波クロック入力端子  ４  は、実施の形態１の場合と同様に、ワード同期回路  ２２  の出力タイミングを決定するため等に使用するが、低周波クロック入力端子  ４  から入力される低周波クロック信号と発振回路  １０４  が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と高周波クロック信号との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段をパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  に内蔵させる構成と、発振回路  １０４  に内蔵させる構成の２通りの構成等がある。
【０１２４】
発振回路  １０４  を、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路とする（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することができる。
【０１２５】
発振回路  １０４  が周波数精度の高い発振回路である場合は、低周波クロック信号と高周波クロック信号の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と高周波クロック信号との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。
【０１２６】
また、周波数比の調整機能を発振回路  １０４  に内蔵し、位相補償用のＦＩＦＯ等をパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  に内蔵すること等により、低周波クロック信号と高周波クロック信号との間のタイミング条件を補償することもできる。
【０１２７】
さらに、低周波クロック入力端子  ４  から入力される低周波クロック信号と検査用クロック・データ再生回路  ２０５  が出力する高周波クロック信号との間のタイミング条件（周波数比及び位相条件）が安定しないと正常な動作確認ができないため、低周波クロック信号と検査用クロック・データ再生回路  ２０５  のクロック出力との間のタイミング条件を調整もしくは補償する手段を内蔵する必要がある。構成としては、上記の調整もしくは補償する手段を検査用シリアルパラレル変換回路  ２０４  に内蔵させる構成と、ワード同期回路  ２２  に内蔵させる構成と、検査用クロック・データ再生回路  ２０５  に内蔵させる構成の３通りの構成等がある。
【０１２８】
検査用クロック・データ再生回路  ２０５  に、低周波クロック入力端子  ４  から入力される低周波クロック信号をリファレンスクロックとしたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）型の発振回路を内蔵する（周波数差と位相差の両方を自動的に調整する）ことにより、低周波クロック信号と検査用クロック・データ再生回路  ２０５  のクロック出力との間のタイミング条件を補償することができる。
【０１２９】
検査用クロック・データ再生回路  ２０５  内に周波数精度の高い発振回路が内蔵されている場合は、低周波クロック信号と検査用クロック・データ再生回路  ２０５のクロック出力の周波数比は一定に保たれるため、ＰＬＬ型の発振回路は必須ではなく、自走型の発振回路（リファレンスクロックを必要としない発振回路）でもよく、その場合、検査用シリアルパラレル変換回路  ２０４  にＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ  型のメモリ回路）を内蔵すること等により低周波クロック信号と検査用クロック・データ再生回路  ２０５  のクロック出力との間の位相条件を補償し、クロック間のタイミング条件を補償することができる。なお、この場合、検査用シリアルパラレル変換回路  ２０４  ではなく、ワード同期回路  ２２  にＦＩＦＯを内蔵すること等によりクロック間のタイミング条件を補償することもできる。
【０１３０】
また、周波数比の調整機能を検査用クロック・データ再生回路  ２０５  に内蔵し、位相補償用のＦＩＦＯ等を検査用シリアルパラレル変換回路  ２０４  に内蔵すること等により、クロック間のタイミング条件を補償することもできる。
【０１３１】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  の出力のうちの１つを制御信号入力端子  ５  により選択して１つもしくは複数の信号選択回路を介して検査用クロック・データ再生回路  ２０５  に対して出力し、信号選択回路  １０３ｃ  の出力を検査用クロック・データ再生回路  ２０５  により再生して検査用シリアルパラレル変換回路  ２０４  に入力し、検査用シリアルパラレル変換回路  ２０４  により信号選択回路  １０３ｃ  の出力を低速並列信号に変換するとともに、ワード同期回路  ２２  により検査用シリアルパラレル変換回路  ２０４のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２ａ、２ｂ  もしくは  ２ｃ  よりパラレルシリアル変換回路  １１ａ、１１ｂ  もしくは  １１ｃ  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  の検査を可能としている。
【０１３２】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １１ａ、１１ｂ  及び  １１ｃ  の検査が可能となる。
【０１３３】
本実施の形態のパラレルシリアル変換回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが３である場合）と同様の効果が得られる。
【０１３４】
また、実施の形態２〜５（及びそれぞれのパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の検査用シリアルパラレル変換回路及び発振回路を、それぞれ、本実施の形態の検査用シリアルパラレル変換回路と検査用クロック・データ再生回路との組合及び発振回路に置き換えても、本実施の形態と同様の効果が得られる。
【０１３５】
また、本実施の形態における低速信号入力端子  ２ｃ、パラレルシリアル変換回路  １１ｃ、信号選択回路  １０３ｃ  及び高速信号出力端子  １ｃ  を削除し、信号選択回路  １０３ｂ  の出力を検査用クロック・データ再生回路  ２０５  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １１ａ及び  １１ｂ  の検査が可能となる。
【０１３６】
（実施の形態７）
図７は、実施の形態７である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ  及び  １ｃ  と、低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １６  と、信号選択回路  １０５ｂ  及び  １０５ｃ  と、検査用シリアルパラレル変換回路  ２０６  と、発振回路  １０４  と、ワード同期回路  ２２  と、高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  と、検査用高速信号処理回路  ２０７  と検査用クロック・データ再生回路  ２０８  を有し、実施の形態６と同様の、低周波クロック信号と高周波クロック信号（発振回路  １０４  の出力と検査用クロック・データ再生回路  ２０８  のクロック出力）の間のタイミングを調整もしくは補償する手段が内蔵される。
【０１３７】
信号選択回路  １０５ｂ  は、制御信号入力端子  ５  の設定により、２つのパラレルシリアル変換回路の出力のうちのどちらかを信号選択回路  １０５ｃ  に対して出力するとともに高速信号出力端子  １ｂ  より半導体集積回路装置の外部へ出力する。
【０１３８】
信号選択回路  １０５ｃ  は、制御信号入力端子  ５  の設定により、信号選択回路  １０５ｂ  の出力とパラレルシリアル変換回路の出力のうちのどちらかを検査用クロック・データ再生回路  ２０８  に対して出力するとともに高速信号出力端子  １ｃ  より半導体集積回路装置の外部へ出力する。
【０１３９】
検査用クロック・データ再生回路  ２０８  は、信号選択回路  １０５ｃ  の出力からクロックを抽出し、またその抽出したクロックにより入力データを再生して検査用高速信号処理回路  ２０７  に対して出力する。また抽出したクロックを検査用高速信号処理回路  ２０７  と検査用シリアルパラレル変換回路  ２０６  に対して出力する。
【０１４０】
検査用高速信号処理回路  ２０７  は、検査用クロック・データ再生回路  ２０８  の出力が入力され、高速信号処理回路  １８ａ、１８ｂ  もしくは  １８ｃ  の逆処理を行って、検査用シリアルパラレル変換回路  ２０６  に対して出力する。
【０１４１】
検査用シリアルパラレル変換回路  ２０６  は検査用高速信号処理回路  ２０７  から入力されるシリアルデータをパラレルデータに変換してワード同期回路  ２２  に対して出力する。
【０１４２】
低周波クロック入力端子  ４  は、実施の形態６の場合と同様に、ワード同期回路  ２２  の出力タイミングを決定するため等に使用する。
【０１４３】
本実施の形態の半導体集積回路装置は、高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃの出力のうちの１つを制御信号入力端子  ５  により選択して１つもしくは複数の信号選択回路を介して検査用クロック・データ再生回路  ２０８  に対して出力し、信号選択回路  １０５ｃ  の出力を検査用クロック・データ再生回路  ２０８  により再生して検査用高速信号処理回路  ２０７  に入力し、検査用高速信号処理回路  ２０７  により高速信号処理回路  １８ａ、１８ｂ  もしくは  １８ｃ  の逆処理を行って、検査用シリアルパラレル変換回路  ２０６  に対して出力し、検査用シリアルパラレル変換回路  ２０６  により検査用高速信号処理回路  ２０７  の出力を低速並列信号に変換するとともに、ワード同期回路  ２２  により検査用シリアルパラレル変換回路  ２０６  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２ａ、２ｂ  もしくは  ２ｃ  よりパラレルシリアル変換回路  １６  に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の検査を可能としている。
【０１４４】
なお、実施の形態３の場合と同様に、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路  １６  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の検査が可能となる。
【０１４５】
また、高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の一部、もしくは、すべてが他の高速信号処理回路と異なる処理を行う場合には、検査用高速信号処理回路  ２０７にそれぞれの処理の逆処理を行う回路を内蔵して制御信号入力端子  ５  の設定により処理を切り替えることにより一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の検査が可能となることも実施の形態３の場合と同様である。なお、検査用高速信号処理回路  ２０７  内に異なる処理を行う複数の回路を内蔵する代わりに、検査用高速信号処理回路  ２０７  内にＰＬＣ等のプログラマブルな回路（機能変更可能な回路）を内蔵して制御信号入力端子  ５  、低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  、もしくは、別途用意する低速信号入力端子によりＰＬＣ等をプログラムすることにより検査用高速信号処理回路  ２０７  の処理を切り替えることも同様に可能である。
【０１４６】
さらに、検査用高速信号処理回路  ２０７  を削除して検査用クロック・データ再生回路  ２０８  のデータ出力を検査用シリアルパラレル変換回路  ２０６  に直結し、検査用クロック・データ再生回路  ２０８  のデータ出力のワード同期が可能となる信号を低速信号入力端子  ２ａ、２ｂ  及び  ２ｃ  から入力することによっても、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ、１８ｂ  及び  １８ｃ  の検査が可能となる。
【０１４７】
本実施の形態のパラレルシリアル変換回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは３以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力されるｎ個のパラレルシリアル変換回路と、前記パラレルシリアル変換回路の出力が入力される第１〜第ｎの高速信号処理回路と、前記第１の高速信号処理回路の出力と前記第２の高速信号処理回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−２以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１信号選択回路の出力が入力される検査用クロック・データ再生回路と、前記検査用クロック・データ再生回路のクロック出力とデータ出力とが入力される検査用高速信号処理回路と、前記検査用高速信号処理回路の出力と前記検査用クロック・データ再生回路のクロック出力とが入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路に高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記検査用クロック・データ再生回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１の高速信号処理回路の出力と前記信号選択回路の出力とを前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力し、前記検査用高速信号処理回路において前記高速信号処理回路とは逆の信号処理を行うことを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが３である場合）と同様の効果が得られる。
【０１４８】
また、本実施の形態における低速信号入力端子  ２ｃ、高速信号処理回路  １８ｃ  に接続するパラレルシリアル変換回路  １６、高速信号処理回路  １８ｃ、信号選択回路  １０５ｃ  及び高速信号出力端子  １ｃ  を削除し、信号選択回路  １０５ｂ  の出力を検査用クロック・データ再生回路  ２０８  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １６  と高速信号処理回路  １８ａ  及び  １８ｂ  の検査が可能となる。
【０１４９】
（実施の形態８）
図８は、実施の形態８である半導体集積回路装置を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ、１ｃ  及び  １ｄ  と、低速信号入力端子  ２ａ、２ｂ、２ｃ  及び  ２ｄ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １０６ａ、１０６ｂ  及び  １０６ｃと、信号選択回路  １０７  及び  ２０９  と、検査用シリアルパラレル変換回路  ２１  と、発振回路  １３  と、ワード同期回路  ２２  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。
【０１５０】
パラレルシリアル変換回路  １０６ａ  は低速信号入力端子  ２ａ  及び  ２ｄ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路（１０７  もしくは  ２０９）に対して出力するとともに高速信号出力端子  １ａ  及び  １ｄ  より半導体集積回路装置の外部へ出力する。
【０１５１】
パラレルシリアル変換回路  １０６ｂ  は低速信号入力端子  ２ｂ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １０７  に対して出力する。
【０１５２】
パラレルシリアル変換回路  １０６ｃ  は低速信号入力端子  ２ｃ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １１０  に対して出力する。
【０１５３】
信号選択回路  １０７  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を信号選択回路  １１０  に対して出力するとともに高速信号出力端子  １ｂ  より半導体集積回路装置の外部へ出力する。
【０１５４】
信号選択回路  １１０  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を信号選択回路  ２０９  に対して出力するとともに高速信号出力端子  １ｃ  より半導体集積回路装置の外部へ出力する。
【０１５５】
信号選択回路  ２０９  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を検査用シリアルパラレル変換回路  ２１  に対して出力する。
【０１５６】
低周波クロック入力端子  ４  は、実施の形態１の場合と同様に、ワード同期回路  ２２  の出力タイミングを決定するため等に使用する。
【０１５７】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路の出力のうちの１つを制御信号入力端子  ５  により選択して１つもしくは複数の信号選択回路を介して検査用シリアルパラレル変換回路  ２１  に入力し、検査用シリアルパラレル変換回路  ２１  により信号選択回路  ２０９  の出力を低速並列信号に変換するとともに、ワード同期回路  ２２  により検査用シリアルパラレル変換回路  ２１  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２ａ、２ｂ、２ｃ  もしくは  ２ｄ  よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。
【０１５８】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査が可能となる。
【０１５９】
本実施の形態のパラレルシリアル変換回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは４以上の整数である）個の高速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力とが入力される第１の信号選択回路と、第ｉ（ｉは１以上ｎ−３以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｉ＋２の高速信号処理回路の出力とが入力される第ｉ＋１の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｎ−１の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路とに高周波クロック信号を供給する発振回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路とを備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力、前記第ｎのパラレルシリアル変換回路の出力及び前記第１〜第ｎ−２の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが４である場合）と同様の効果が得られる。
【０１６０】
本実施の形態及び上記パラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態においても、実施の形態１と同様に、検査用シリアルパラレル変換回路に接続する１個の信号選択回路に、複数のパラレルシリアル変換回路が、それぞれ独立に、接続されている構成（独立接続方式）を用いた場合と比較して、高速信号の速度がＧｂｉｔ／ｓクラスもしくはそれ以上になった場合には、消費電力が小さくなる等の利点がある。
【０１６１】
なお、実施の形態２〜７（及びそれぞれのパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の信号選択回路を本実施の形態（及びそのパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の信号選択回路に置き換えても、本実施の形態と同様の効果が得られ、実施の形態２〜５（及びそれぞれのパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の検査用シリアルパラレル変換回路及び発振回路を、それぞれ、実施の形態６の検査用シリアルパラレル変換回路と検査用クロック・データ再生回路との組合せ及び発振回路に置き換え、さらに、それぞれの信号選択回路を本実施の形態（及びそのパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の信号選択回路に置き換えても、本実施の形態と同様の効果が得られる。
【０１６２】
また、本実施の形態における低速信号入力端子  ２ｃ、パラレルシリアル変換回路  １０６ｃ、信号選択回路  １１０  及び高速信号出力端子  １ｃ  を削除し、信号選択回路  １０７  の出力を信号選択回路  ２０９  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０６ａ  及び  １０６ｂ  の検査が可能となる。
【０１６３】
（実施の形態９）
図９は、実施の形態９である半導体集積回路装置の構成を示す図である。この半導体集積回路装置は、高速信号出力端子  １ａ、１ｂ、１ｃ、１ｄ、１ｅ  及び  １ｆ  と、低速信号入力端子  ２ａ、２ｂ、２ｃ、２ｄ、２ｅ  及び  ２ｆ  と、低速信号出力端子  ３  と、低周波クロック入力端子  ４  と、制御信号入力端子  ５  と、パラレルシリアル変換回路  １０８ａ、１０８ｂ  及び  １０８ｃ  と、信号選択回路  １０９、１１０  及び  ２１０  と、検査用シリアルパラレル変換回路  ２１  と、発振回路  １３  と、ワード同期回路  ２２  を有し、実施の形態１と同様の、低周波クロック信号と高周波クロック信号の間のタイミングを調整もしくは補償する手段が内蔵される。
【０１６４】
パラレルシリアル変換回路  １０８ａ  は低速信号入力端子  ２ａ及び  ２ｆ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １０９  に対して出力するとともに高速信号出力端子  １ａ  及び  １ｆ  より半導体集積回路装置の外部へ出力する。
【０１６５】
パラレルシリアル変換回路  １０８ｂ  は低速信号入力端子  ２ｂ  及び  ２ｅ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １０９  に対して出力する。
【０１６６】
パラレルシリアル変換回路  １０８ｃ  は低速信号入力端子  ２ｃ  及び  ２ｄ  から入力されるパラレルデータをシリアルデータに変換して信号選択回路  １１０  に対して出力する。
【０１６７】
信号選択回路  １０９  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を信号選択回路  １１０  に対して出力するとともに高速信号出力端子  １ｂ  及び  １ｅ  より半導体集積回路装置の外部へ出力する。
【０１６８】
信号選択回路  １１０  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を信号選択回路  ２１０  に対して出力するとともに高速信号出力端子  １ｃ  及び  １ｄ  より半導体集積回路装置の外部へ出力する。
【０１６９】
信号選択回路  ２１０  は、制御信号入力端子  ５  の設定により、２つの入力のうちのどちらかから入力された信号を検査用シリアルパラレル変換回路  ２１  に対して出力する。
【０１７０】
低周波クロック入力端子  ４  は、実施の形態１の場合と同様に、ワード同期回路  ２２  の出力タイミングを決定するため等に使用する。
【０１７１】
本実施の形態の半導体集積回路装置は、パラレルシリアル変換回路の出力のうちの１っを制御信号入力端子  ５  により選択して２個以上の信号選択回路を介して検査用シリアルパラレル変換回路  ２１  に入力し、検査用シリアルパラレル変換回路  ２１  により信号選択回路  ２１０  の出力を低速並列信号に変換するとともに、ワード同期回路  ２２  により検査用シリアルパラレル変換回路  ２１  のパラレル出力データを必要に応じて自動的に並び替えて低速信号入力端子  ２ａ、２ｂ、２ｃ、２ｄ、２ｅ  もしくは  ２ｆ  よりパラレルシリアル変換回路に入力されたデータ列を再生して低速信号出力端子  ３  より出力することにより、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査を可能としている。
【０１７２】
なお、検査時以外に半導体集積回路内の別のデータ処理回路等の出力をパラレルシリアル変換回路に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路の検査が可能となる。
【０１７３】
本実施の形態のパラレルシリアル変換回路と信号選択回路の個数を多くしても、本実施の形態と同様の効果が得られる。すなわち、ｎ（ｎは６以上の整数であるとする）個の速信号出力端子と、低速信号入力端子と、低速信号出力端子と、低周波クロック入力端子と、前記低速信号入力端子からの信号が入力される第１〜第ｎのパラレルシリアル変換回路と、前記第１のパラレルシリアル変換回路の出力と前記第２のパラレルシリアル変換回路の出力が入力される第１の信号選択回路と、第ｉ（ｉは１以上ｍ以下の整数値のすべてをとる、ここに、ｍは１以上ｎ−５以下の整数である）の信号選択回路の出力と前記第ｉ＋２のパラレルシリアル変換回路の出力とが入力される第ｉ＋１の信号選択回路と、前記第ｎのパラレルシリアル変換回路の出力と前記第ｎ−１のパラレルシリアル変換回路の出力が入力される第ｎ−１の信号選択回路と、第ｊ（ｊはｍ＋４以上ｎ−１以下の整数値のすべてをとる）の信号選択回路の出力と前記第ｊ−１のパラレルシリアル変換回路の出力とが入力される第ｊ−１の信号選択回路と、第ｍ＋１の信号選択回路の出力と前記ｍ＋３の信号選択回路の出力とが入力される第ｍ＋２の信号選択回路と、前記信号選択回路の制御を行うための制御信号入力端子と、前記第ｍ＋２の信号選択回路の出力が入力される検査用シリアルパラレル変換回路と、前記パラレルシリアル変換回路と前記検査用シリアルパラレル変換回路に高周波クロック信号を供給する発張回路と、前記検査用シリアルパラレル変換回路のパラレル出力データを必要に応じて自動的に並び替えて前記低速信号入力端子から入力されたデータ列を再生するワード同期回路を備え、前記発振回路から前記パラレルシリアル変換回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記発振回路から前記検査用シリアルパラレル変換回路もしくは前記ワード同期回路に供給される高周波クロック信号と前記低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段を内蔵し、前記第１のパラレルシリアル変換回路の出力、前記第ｎのパラレルシリアル変換回路の出力、前記第１〜第ｍ＋１の信号選択回路の出力及び前記第ｍ＋３〜第ｎ−１の信号選択回路の出力を前記高速信号出力端子から出力し、前記ワード同期回路の出力を前記低速信号出力端子から出力することを特徴とする半導体集積回路装置を構成することによっても、本実施の形態（上記のｎが６である場合）と同様の効果が得られる。
【０１７４】
本実施の形態及び上記パラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態においても、実施の形態１と同様に、検査用シリアルパラレル変換回路に接続する１個の信号選択回路に、複数のパラレルシリアル変換回路が、それぞれ独立に、接続されている構成（独立接続方式）を用いた場合と比較して、高速信号の速度がＧｂｉｔ／ｓクラスもしくはそれ以上になった場合には、消費電力が小さくなる等の利点がある。
【０１７５】
また、本実施の形態における低速信号入力端子  ２ｃ  及び  ２ｄ、、パラレルシリアル変換回路  １０８ｃ、信号選択回路  １１０  及び高速信号出力端子  １ｃ  及び  １ｄ  を削除し、信号選択回路  １０９  の出力を信号選択回路  ２１０  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０８ａ  及び  １０８ｂ  の検査が可能となる。
【０１７６】
さらに、本実施の形態における低速信号入力端子  ２ｃ  もしくは  ２ｄ  を削除し、削除した低速信号入力端子  ２ｃ  もしくは  ２ｄ  に接続されていたパラレルシリアル変換回路  １０８ｃ  を削除し、削除したパラレルシリアル変換回路  １０８ｃ  に接続されていた信号選択回路  １１０  を削除し、削除した信号選択回路  １１０  に接続されていた高速信号出力端子  １ｃ  もしくは  １ｄ  を削除し、削除した信号選択回路  １１０  に接続されていた信号選択回路  １０９  の出力を信号選択回路  ２１０  に入力する構成とした場合でも、一般的な半導体集積回路検査装置によるパラレルシリアル変換回路  １０８ａ、１０８ｂ  及び  １０８ｃ  の検査が可能となる。
【０１７７】
なお、実施の形態２〜７（及びそれぞれのパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の信号選択回路を本実施の形態（及びそパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の信号選択回路に置き換えても、本実施の形態と同様の効果が得られ、実施の形態２〜５（及びそれぞれのパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の検査用シリアルパラレル変換回路及び発振回路を、それぞれ、実施の形態６の検査用シリアルパラレル変換回路と検査用クロック・データ再生回路との組合せ及び発振回路に置き換え、さらに、それぞれの信号選択回路を本実施の形態（及びそのパラレルシリアル変換回路と信号選択回路の個数を多くした実施の形態）の信号選択回路に置き換えても、本実施の形態と同様の効果が得られる。
【０１７８】
以上に説明した本発明に係る半導体集積回路装置において、発振回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段のすべてもしくは一部を発振回路に内蔵することができる。
【０１７９】
また、以上に説明した本発明に係る半導体集積回路装置において、検査用クロック・データ再生回路から供給される高周波クロック信号と低周波クロック入力端子から入力される低周波クロック信号との間のタイミング条件を自動的に調整もしくは補償する手段のすべてもしくは一部を検査用クロック・データ再生回路もしくは発振回路に内蔵することができる。
【０１８０】
また、以上に説明した本発明に係る半導体集積回路装置において、制御信号入力端子による制御により、検査用シリアルパラレル変換回路、ワード同期回路、検査用パターン生成回路、検査用パターン照合回路、検査用高速信号処理回路、検査用信号処理回路及び検査用クロック・データ再生回路の消費電力を削減する手段を内蔵することができる。
【０１８１】
【発明の効果】
本発明の実施によって、一般的な半導体集積回路検査装置によるモニタが不可能な高速信号を出力し、しかも、装置内の高速動作回路の検査を一般的な半導体集積回路検査装置で行うことが可能な半導体集積回路装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路装置の構成を示す図である。
【図２】本発明の実施の形態２における半導体集積回路装置の構成を示す図である。
【図３】本発明の実施の形態３における半導体集積回路装置の構成を示す図である。
【図４】本発明の実施の形態４における半導体集積回路装置の構成を示す図である。
【図５】本発明の実施の形態５における半導体集積回路装置の構成を示す図である。
【図６】本発明の実施の形態６における半導体集積回路装置の構成を示す図である。
【図７】本発明の実施の形態７における半導体集積回路装置の構成を示す図である。
【図８】本発明の実施の形態８における半導体集積回路装置の構成を示す図である。
【図９】本発明の実施の形態９における半導体集積回路装置の構成を示す図である。
【図１０】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１１】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１２】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【図１３】従来の半導体集積回路装置を搭載した光通信モジュールの構成を示す図である。
【符号の説明】
１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ  …高速信号出力端子、２ａ、２ｂ、  ２ｃ、２ｄ、２ｅ、２ｆ  …低速信号入力端子、３  …低速信号出力端子、４  …低周波クロック入力端子、５  …制御信号入力端子、１１ａ、１１ｂ、１１ｃ  …パラレルシリアル変換回路、１２ｂ、１２ｃ  …信号選択回路、１３  …発振回路、１５ａ、１５ｂ、１５ｃ  …パラレルシリアル変換回路、１６…パラレルシリアル変換回路、１７ｂ、１７ｃ  …信号選択回路、１８ａ、１８  、  １８ｃ  …高速信号処理回路、１９ａ、１９ｂ、１９ｃ  …パラレルシリアル変換回路、２１  …検査用シリアルパラレル変換回路、２２  …ワード同期回路、２３  …ワード同期回路、２４  …検査用パターン生成回路、２５  …検査用パターン照合回路、２６  …検査用シリアルパラレル変換回路、２７  …検査用高速信号処理回路、２８  …ワード同期回路、２９…検査用信号処理回路、１０１、１０２  …信号処理回路、１０３ｂ、１０３ｃ  …信号選択回路、１０４  …発振回路、１０５ｂ、１０５ｃ  …信号処理回路、１０６ａ、１０６ｂ、１０６ｃ  …パラレルシリアル変換回路、１０７  …信号選択回路、１０８ａ、１０８ｂ  …パラレルシリアル変換回路、１０９、１１０  …信号選択回路、２０１  …検査用パターン生成回路、２０２  …検査用パターン照合回路、２０３  …検査用信号処理回路、２０４  …検査用シリアルパラレル変換回路、２０５  …検査用クロック・データ再生回路、２０６  …検査用シリアルパラレル変換回路、２０７  …検査用高速信号処理回路、２０８  …検査用クロック・データ再生回路、２０９、２１０  …信号選択回路、３０１  …入力電気信号、３０２  …電気−光変換手段（ＥＯ変換手段）、３０３  …出力光信号、３０４  …入力光信号、３０５  …光電変換手段、３０６  …電気信号、３０７  …信号再生回路、３０８  …電気信号、３０９  …パラレルシリアル変換回路、３１０  …シリアルパラレル変換回路、３１１  …シリアル電気信号、３１２  …信号処理回路と複数のパラレルシリアル変換回路の組み合わせ、３１３  …信号処理回路と複数のシリアルパラレル変換回路の組み合わせ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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