(57)【要約】【課題】タイミングマージンが大きく、動作の高速化と安定化が可能な半導体記憶装置を提供する。【解決手段】このＤＲＡＭは、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬをアレイ用電源電圧ＶＤＤＳで駆動し、読出列選択線ＣＳＬＲを周辺回路用電源電圧ＶＤＤで駆動する。このため、アレイ用電源電圧ＶＤＤＳが低くなり、周辺回路用電源電圧ＶＤＤが高くなった場合でも、読出列選択ゲート２３において読出データ線／ＤＬＲまたはＤＬＲから電荷が引抜かれる速度はそれ程遅くはならない。したがって、プリアンプ活性化信号ＰＡＥの遅延量が小さい場合でも、読出データ線対／ＤＬＲ，ＤＬＲ間の電位差が小さなうちにプリアンプが活性化されてしまうという誤動作を起こす可能性は低く、タイミングマージンは十分に確保される。【選択図】        図５
2004234810.tif 000002
【特許請求の範囲】
【請求項１】
互いに独立に供給される第１の電源電位、第２の電源電位および基準電位によって駆動される半導体記憶装置であって、
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数組の第１および第２のビット線とを含むメモリアレイ、
各第１および第２のビット線に対応して設けられ、対応のビット線間に生じた電位差を前記第１の電源電位および前記基準電位の電位差に増幅するセンスアンプ、
行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行デコーダ、
前記複数組の第１および第２のビット線に共通に設けられ、予め前記第２の電源電位に充電された第１および第２の読出データ線、
それぞれ前記複数組の第１および第２のビット線に対応して設けられた複数の読出列選択線、
読出動作時において、列アドレス信号に従って前記複数の読出列選択線のうちのいずれかの読出列選択線を選択し、選択した読出列選択線を前記第２の電源電位にする読出列デコーダ、
各第１および第２のビット線に対応して設けられ、前記読出列デコーダによって対応の読出列選択線が前記第２の電源電位にされたことに応じて、対応の第１および第２のビット線の電位差を前記第１および第２の読出データ線に伝達させる読出列選択ゲート、および
前記第１および第２の読出データ線の電位差に基づいて、前記行デコーダおよび前記列デコーダによって選択されたメモリセルのデータ信号を読出す読出回路を備え、
前記読出列選択ゲートは、
前記第１の読出データ線と前記基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の第１のビット線に接続され、他方のトランジスタのゲート電極が対応の読出列選択線に接続された第１および第２のトランジスタ、および
前記第２の読出データ線と前記基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の第２のビット線に接続され、他方のトランジスタのゲート電極が対応の読出列選択線に接続された第３および第４のトランジスタを含む、半導体記憶装置。
【請求項２】
さらに、前記複数組の第１および第２のビット線に共通に設けられた第１および第２の書込データ線、
それぞれ前記複数組の第１および第２のビット線に対応して設けられた複数の書込列選択線、
書込動作時において、列アドレス信号に従って前記複数の書込列選択線のうちのいずれかの書込列選択線を選択し、選択した書込列選択線を前記第１の電源電位にする書込列デコーダ、
外部データ信号に従って、前記第１および第２の書込データ線のうちのいずれか一方の書込データ線を前記第２の電源電位にするとともに、他方の書込データ線を前記基準電位にする書込回路、および
各第１および第２のビット線に対応して設けられ、前記書込列デコーダによって対応の書込列選択線が前記第１の電源電位にされたことに応じて、前記第１および第２の書込データ線の電位差を対応の第１および第２のビット線に伝達させる書込列選択ゲートを備え、
前記書込列選択ゲートは、
対応の第１のビット線と前記基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の書込列選択線に接続され、他方のトランジスタのゲート電極が前記第１の書込データ線に接続された第５および第６のトランジスタ、および
対応の第２のビット線と前記基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の書込列選択線に接続され、他方のトランジスタのゲート電極が前記第２の書込データ線に接続された第７および第８のトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項３】
さらに、前記複数組の第１および第２のビット線に共通に設けられた第１および第２の書込データ線、
それぞれ前記複数組の第１および第２のビット線に対応して設けられた複数の書込列選択線、
書込動作時において、列アドレス信号に従って前記複数の書込列選択線のうちのいずれかの書込列選択線を選択し、選択した書込列選択線を前記第１の電源電位にする書込列デコーダ、
外部データ信号に従って、前記第１および第２の書込データ線のうちのいずれか一方の書込データ線を前記第２の電源電位にするとともに、他方の書込データ線を前記基準電位にする書込回路、および
各第１および第２のビット線に対応して設けられ、ライトマスク信号が前記第２の電源電位の場合に活性化され、前記書込列デコーダによって対応の書込列選択線が前記第１の電源電位にされたことに応じて、前記第１および第２の書込データ線の電位差を対応の第１および第２のビット線に伝達させる書込列選択ゲートを備え、
前記書込列選択ゲートは、
対応の第１のビット線と前記第１の書込データ線との間に直列接続され、それらのうちの一方のトランジスタのゲート電極が前記ライトマスク信号を受け、他方のトランジスタのゲート電極が前記書込列選択線に接続された第５および第６のトランジスタ、および
対応の第２のビット線と前記第２の書込データ線との間に直列接続され、それらのうちの一方のトランジスタのゲート電極が前記ライトマスク信号を受け、他方のトランジスタのゲート電極が前記書込列選択線に接続された第７および第８のトランジスタを含む、請求項１に記載の半導体記憶装置。
【請求項４】
互いに独立に供給される第１の電源電位、第２の電源電位および基準電位によって駆動される半導体記憶装置であって、
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数組の第１および第２のビット線とを含むメモリアレイ、
各第１および第２のビット線に対応して設けられ、対応のビット線間に生じた電位差を前記第１の電源電位および前記基準電位の電位差に増幅するセンスアンプ、
行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行デコーダ、
前記複数組の第１および第２のビット線に共通に設けられた第１および第２の書込データ線、
それぞれ前記複数組の第１および第２のビット線に対応して設けられた複数の書込列選択線、
書込動作時において、列アドレス信号に従って前記複数の書込列選択線のうちのいずれかの書込列選択線を選択し、選択した書込列選択線を前記第１の電源電位にする書込列デコーダ、
外部データ信号に従って、前記第１および第２の書込データ線のうちのいずれか一方の書込データ線を前記第２の電源電位にするとともに、他方の書込データ線を前記基準電位にする書込回路、および
各第１および第２のビット線に対応して設けられ、前記書込列デコーダによって対応の書込列選択線が前記第１の電源電位にされたことに応じて、前記第１および第２の書込データ線の電位差を対応の第１および第２のビット線に伝達させる書込列選択ゲートを備え、
前記書込列選択ゲートは、
対応の第１のビット線と前記基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の書込列選択線に接続され、他方のトランジスタのゲート電極が前記第１の書込データ線に接続された第５および第６のトランジスタ、および
対応の第２のビット線と前記基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の書込列選択線に接続され、他方のトランジスタのゲート電極が前記第２の書込データ線に接続された第７および第８のトランジスタを含む、半導体記憶装置。
【請求項５】
互いに独立に供給される第１の電源電位、第２の電源電位および基準電位によって駆動される半導体記憶装置であって、
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数組の第１および第２のビット線とを含むメモリアレイ、
各第１および第２のビット線に対応して設けられ、対応のビット線間に生じた電位差を前記第１の電源電位および前記基準電位の電位差に増幅するセンスアンプ、
行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行デコーダ、
前記複数組の第１および第２のビット線に共通に設けられた第１および第２の書込データ線、
それぞれ前記複数組の第１および第２のビット線に対応して設けられた複数の書込列選択線、
書込動作時において、列アドレス信号に従って前記複数の書込列選択線のうちのいずれかの書込列選択線を選択し、選択した書込列選択線を前記第１の電源電位にする書込列デコーダ、
外部データ信号に従って、前記第１および第２の書込データ線のうちのいずれか一方の書込データ線を前記第２の電源電位にするとともに、他方の書込データ線を前記基準電位にする書込回路、および
各第１および第２のビット線に対応して設けられ、ライトマスク信号が前記第２の電源電位の場合に活性化され、前記書込列デコーダによって対応の書込列選択線が前記第１の電源電位にされたことに応じて、前記第１および第２の書込データ線の電位差を対応の第１および第２のビット線に伝達させる書込列選択ゲートを備え、
前記書込列選択ゲートは、
対応の第１のビット線と前記第１の書込データ線との間に直列接続され、それらのうちの一方のトランジスタのゲート電極が前記ライトマスク信号を受け、他方のトランジスタのゲート電極が前記書込列選択線に接続された第５および第６のトランジスタ、および
対応の第２のビット線と前記第２の書込データ線との間に直列接続され、それらのうちの一方のトランジスタのゲート電極が前記ライトマスク信号を受け、他方のトランジスタのゲート電極が前記書込列選択線に接続された第７および第８のトランジスタを含む、半導体記憶装置。
【請求項６】
互いに独立に供給される第１の電源電位、第２の電源電位および基準電位によって駆動される半導体記憶装置であって、
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数組の第１および第２のビット線とを含むメモリアレイ、
各第１および第２のビット線に対応して設けられ、対応のビット線間に生じた電位差を前記第１の電源電位および前記基準電位の電位差に増幅するセンスアンプ、
行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行デコーダ、
前記複数組の第１および第２のビット線に共通に設けられた第１および第２のデータ線、
それぞれ前記複数組の第１および第２のビット線に対応して設けられた複数組の第１および第２の列選択線、
列アドレス信号に従って前記複数組の第１および第２の列選択線のうちのいずれかの第１および第２の列選択線を選択し、選択した第１および第２の列選択線をそれぞれ前記第１および第２の電源電位にする列デコーダ、
各第１および第２のビット線に対応して設けられ、前記列デコーダによって対応の第１および第２の列選択線がそれぞれ前記第１および第２の電源電位にされたことに応じて、対応の第１のビット線と前記第１のデータ線とを接続するとともに対応の第２のビット線と前記第２のデータ線とを接続する列選択ゲート、および
前記第１および第２のデータ線に接続され、前記行デコーダおよび前記列デコーダによって選択されたメモリセルのデータ信号の読出／書込を行なう読出／書込回路を備え、
前記列選択ゲートは、
対応の第１のビット線と前記第１のデータ線との間に直列接続され、それらのうちの一方のトランジスタのゲート電極が前記第１の列選択線に接続され、他方のトランジスタのゲート電極が前記第２の列選択線に接続された第１および第２のトランジスタ、および
対応の第２のビット線と前記第２のデータ線との間に直列接続され、それらのうちの一方のトランジスタのゲート電極が前記第１の列選択線に接続され、他方のトランジスタのゲート電極が前記第２の列選択線に接続された第３および第４のトランジスタを含む、半導体記憶装置。
【請求項７】
さらに、前記読出／書込回路は、前記メモリセルのデータの書換えを禁止するライトマスク動作時は、前記第１および第２のデータ線の各々を前記第２の電源電位にする、請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、互いに独立に供給される２つの電源電位および基準電位によって駆動される半導体記憶装置に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）のように微小な電位差を増幅して用いる半導体記憶装置は、動作を安定して行なうためのアレイ用電源電圧を生成する降圧回路を含む。周辺回路は、低消費電力化のため外部直結型の周辺回路用電源電圧で駆動される。従来のＤＲＡＭでは、読出列選択線および書込列選択線は、アレイ用電源電圧または周辺回路用電源電圧のうちのどちらか一方の電源電圧で駆動される。
【０００３】
スケーリング則を利用した半導体集積回路の微細化に伴い、供給電源電圧の低電圧化が進められている。このため、製造工程で生じるしきい値電圧やゲート長のばらつきに起因するトランジスタの駆動能力のばらつきが顕在化し、動作電圧の上下変動によってトランジスタのスイッチング特性や回路動作速度が大きく変動してしまう。アレイ用電源電圧と周辺回路用電源電圧は、標準値は同一であっても動作中の電圧降下や外乱などに起因して上下変動することがある。
【０００４】
この問題を解決するため、ビット線とデータ線とを接続するＭＯＳトランジスタのゲートに供給される列選択信号の選択レベルを、通常の動作範囲の低電圧側では外部端子から供給された電源電圧の変化に対応した電圧とし、通常の動作範囲の高電圧側では降圧電圧の変化に対応した電圧とすることによって、動作の高速化と安定化を図る方法が提案されている（たとえば、特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−９０６６３号公報
【０００６】
【発明が解決しようとする課題】
読出列選択線および書込列選択線が同一の電源電圧で駆動される従来のＤＲＡＭでは、読出列選択線および書込列選択線がともにアレイ用電源電圧で駆動される場合、読出列選択ゲートに接続されるビット線対および読出列選択線がともにアレイ用電源電圧で駆動される。このため、アレイ用電源電圧が低くなり、周辺回路用電源電圧が高くなったときは、読出データ線から電荷が引き抜かれる速度が遅くなる一方、周辺回路用電源電圧で生成されるプリアンプ活性化信号の遅延量は小さいため、読出データ線対間の電位差が小さなうちにプリアンプが活性化されてしまうという誤動作を起こすことがあり、タイミングマージンが不足していた。この対策として、プリアンプ活性化信号の遅延量を大きくすると、動作周波数が低くなってしまう。
【０００７】
また、読出列選択線および書込列選択線がともに周辺回路用電源電圧で駆動される場合、書込列選択ゲートに接続される書込列選択線および書込データ線対はともに周辺回路用電源電圧で駆動される。このため、アレイ用電源電圧が高くなり、周辺回路用電源電圧が低くなったときは、書込列選択ゲートの駆動能力がセンスアンプのＰチャネルＭＯＳトランジスタの駆動能力よりも低いためデータを反転させることができなくなることがあり、動作マージンが不足していた。
【０００８】
したがって、読出列選択ゲートおよび書込列選択ゲートに接続される読出列選択線および書込列選択線を同一の電源電圧で駆動していた従来のＤＲＡＭでは、その電源電圧が低く、同時に他方の電源電圧が高くなるとタイミングマージンおよび動作マージンが極端に少なくなっていたため、動作の高速化と安定化が十分に図れなかった。
【０００９】
それゆえに、この発明の主たる目的は、タイミングマージンが大きく、動作の高速化と安定化が可能な半導体記憶装置を提供することである。
【００１０】
この発明の他の目的は、動作マージンが大きく、動作の高速化と安定化が可能な半導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、互いに独立に供給される第１の電源電位、第２の電源電位および基準電位によって駆動される半導体記憶装置であって、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数組の第１および第２のビット線とを含むメモリアレイと、各第１および第２のビット線に対応して設けられ、対応のビット線間に生じた電位差を第１の電源電位および基準電位の電位差に増幅するセンスアンプと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行デコーダと、複数組の第１および第２のビット線に共通に設けられ、予め第２の電源電位に充電された第１および第２の読出データ線と、それぞれ複数組の第１および第２のビット線に対応して設けられた複数の読出列選択線と、読出動作時において、列アドレス信号に従って複数の読出列選択線のうちのいずれかの読出列選択線を選択し、選択した読出列選択線を第２の電源電位にする読出列デコーダと、各第１および第２のビット線に対応して設けられ、読出列デコーダによって対応の読出列選択線が第２の電源電位にされたことに応じて、対応の第１および第２のビット線の電位差を第１および第２の読出データ線に伝達させる読出列選択ゲートと、第１および第２の読出データ線の電位差に基づいて、行デコーダおよび列デコーダによって選択されたメモリセルのデータ信号を読出す読出回路とを備えたものである。ここで、読出列選択ゲートは、第１の読出データ線と基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の第１のビット線に接続され、他方のトランジスタのゲート電極が対応の読出列選択線に接続された第１および第２のトランジスタと、第２の読出データ線と基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の第２のビット線に接続され、他方のトランジスタのゲート電極が対応の読出列選択線に接続された第３および第４のトランジスタとを含む。
【００１２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。図１において、このＤＲＡＭは、クロック発生回路１、行および列アドレスバッファ２、行デコーダ３、列デコーダ４、メモリアレイ５、センスアンプ＋入出力制御回路６、書込回路７、読出回路８およびＶＤＣ（降圧回路）９を備える。
【００１３】
クロック発生回路１は、外部制御信号／ＲＡＳ，／ＣＡＳに従って所定の動作モードを選択し、ＤＲＡＭ全体を制御する。行および列アドレスバッファ２は、外部アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に従って行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ３および列デコーダ４に与える。
【００１４】
メモリアレイ５は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００１５】
行デコーダ３は、行および列アドレスバッファ２から与えられた行アドレス信号ＲＡ０〜ＲＡｉに従って、メモリアレイ５の行アドレスを指定する。列デコーダ４は、行および列アドレスバッファ２から与えられた列アドレス信号ＣＡ０〜ＣＡｉに従って、メモリアレイ５の列アドレスを指定する。
【００１６】
センスアンプ＋入出力制御回路６は、行デコーダ３および列デコーダ４によって指定されたアドレスのメモリセルを書込データ線対ＤＬＷＰおよび読出データ線対ＤＬＲＰの一方端に接続する。書込データ線対ＤＬＷＰの他方端は書込回路７に接続され、読出データ線対ＤＬＲＰの他方端は読出回路８に接続される。書込回路７は、書込動作時に、外部制御信号／Ｗに応答して、外部から入力された書込データ信号Ｄｊ（ただし、ｊは０以上の整数である）を書込データ線対ＤＬＷＰを介して選択されたメモリセルに与える。読出回路８は、読出動作時に外部制御信号／ＯＥに応答して、選択されたメモリセルから読出データ線対ＤＬＲＰを介して与えられた読出データ信号Ｑｊを、外部に出力する。ＶＤＣ９は、外部電源電位ＶＣＣを降圧してアレイ用電源電位ＶＤＤＳを生成する。このＤＲＡＭは、互いに独立に供給されるアレイ用電源電位ＶＤＤＳ、周辺回路用電源電位ＶＤＤおよび接地電位ＧＮＤによって駆動される。
【００１７】
図２は、図１に示したＤＲＡＭのレイアウト図である。図２において、このＤＲＡＭは、メモリマット１１、中央制御帯１２、デコーダ帯１３およびデータパス帯１４に配置される。
【００１８】
メモリマット１１には、図１に示したメモリアレイ５とセンスアンプ＋入出力制御回路６とが配置される。また、中央制御帯１２にはクロック発生回路１と行および列アドレスバッファ２とが配置され、デコーダ帯１３には行デコーダ３と列デコーダ４とが配置され、データパス帯１４には書込回路７と読出回路８とが配置される。
【００１９】
行デコーダ３および列デコーダ４は複数のデコーダ帯単位回路１５で構成され、書込回路７および読出回路８は複数のデータパス帯単位回路１６で構成される。書込列選択線ＣＳＬＷおよび読出列選択線ＣＳＬＲは、Ｘ軸方向（ワード線ＷＬ方向）に延在するＣＳＬ横入れ方式で配置される。書込データ線対ＤＬＷＰおよび読出データ線対ＤＬＲＰはＹ軸方向に配置される。
【００２０】
図３は、図２に示したメモリマット１１の構成を示すブロック図である。図３において、このメモリマット１１には、ｎ組（ただし、ｎは１以上の整数である）のメモリアレイＭＡ１〜ＭＡｎと、メモリアレイＭＡ１〜ＭＡｎの間および両側にセンスアンプ帯ＳＡ１〜ＳＡｎ＋１とが設けられる。メモリアレイＭＡ１〜ＭＡｎの各々は、それぞれデータ信号ＤＱ０〜ＤＱｊに対応するｊ＋１個のメモリブロックＭＢに分割されている。また、センスアンプ帯ＳＡ１〜ＳＡｎ＋１の各々は、それぞれデータ信号ＤＱ０〜ＤＱｊに対応するｊ＋１個のセンスブロックＳＢに分割されている。
【００２１】
メモリマット１１には、それぞれ読出データ信号Ｑ０〜Ｑｊを読出すためのｊ＋１本の読出データ線対ＤＬＲＰと、それぞれ書込データ信号Ｄ０〜Ｄｊを書込むためのｊ＋１本の書込データ線対ＤＬＷＰとが設けられる。読出データ線対ＤＬＲＰおよび書込データ線対ＤＬＷＰは、対応する複数のセンスブロックＳＢおよび複数のメモリブロックＭＢを横切るように配置され、それらの一方端はデータパス帯単位回路１６に接続される。
【００２２】
メモリブロックＭＢは、図４に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬ，／ＢＬとを含む。メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタＱと情報記憶用のキャパシタＣとを含む。メモリセルＭＣのＮチャネルＭＯＳトランジスタＱのゲートは対応する行のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタＱは、対応する列のビット線ＢＬとそのメモリセルＭＣのキャパシタＣの一方電極（ストレージノードＳＮ）との間に接続される。メモリセルＭＣのキャパシタＣの他方電極はセルプレート電位ＶＣＰを受ける。ワード線ＷＬは、デコーダ帯単位回路１５の出力を伝達し、選択された行のメモリセルＭＣを活性化させる。ビット線対ＢＬ，／ＢＬは、選択されたメモリセルＭＣのデータ信号の入出力を行なう。
【００２３】
ワード線ＷＬを選択レベルの「Ｈ」レベルにすると、ワード線ＷＬに対応する行の各メモリセルＭＣのＮチャネルＭＯＳトランジスタＱが導通し、各メモリセルＭＣのデータの書込みおよび読出しが可能になる。書込動作時は、１本のワード線ＷＬを選択レベルの「Ｈ」レベルにしてメモリセルＭＣを活性化させた後、対応する書込データ信号Ｄｊに従って１つのビット線対ＢＬ，／ＢＬのうちの一方のビット線を「Ｈ」レベルにして他方のビット線を「Ｌ」レベルにする。これにより、ビット線の電位が所望のメモリセルＭＣに書込まれる。
【００２４】
読出動作時は、ビット線対ＢＬ，／ＢＬの電位をビット線プリチャージ電位ＶＢＬ（＝ＶＤＤＳ／２）にイコライズした後、１本のワード線ＷＬを選択レベルの「Ｈ」レベルにしてメモリセルＭＣのＮチャネルＭＯＳトランジスタＱを導通させる。これにより、各ビット線対ＢＬ，／ＢＬ間にメモリセルＭＣの記憶データに応じた微小電位差が生じる。各ビット線対ＢＬ，／ＢＬ間の微小電位差をアレイ用電源電圧ＶＤＤＳに増幅した後、１つのビット線対ＢＬ，／ＢＬ間の電位差を検出することにより、所望のメモリセルＭＣのデータ信号を読出すことができる。
【００２５】
図５は、図３に示したセンスアンプ帯ＳＡ２の１つの列の構成を詳細に示す回路図である。図５において、このセンスアンプ帯ＳＡ２の１つの列は、図４に示したメモリブロックＭＢに含まれる１つの列（１つのビット線対ＢＬ，／ＢＬ）に対応して設けられる。
【００２６】
ビット線対ＢＬ，／ＢＬおよび書込列選択線ＣＳＬＷはアレイ用電源電圧ＶＤＤＳで駆動され、読出列選択線ＣＳＬＲ、読出データ線対／ＤＬＲ，ＤＬＲおよび書込データ線対／ＤＬＷ，ＤＬＷは周辺回路用電源電圧ＶＤＤで駆動される。
【００２７】
メモリセルＭＣは、図４で説明した周知のものである。イコライザ２１は、ＮチャネルＭＯＳトランジスタ２５〜２７を含む。ＮチャネルＭＯＳトランジスタ２５はメモリアレイＭＡ１のビット線対ＢＬ，／ＢＬの間に接続され、ＮチャネルＭＯＳトランジスタ２６，２７はメモリアレイＭＡ１のビット線対ＢＬ，／ＢＬの間に直列接続される。ＮチャネルＭＯＳトランジスタ２５〜２７のゲートは、ともにビット線イコライズ信号ＢＬＥＱを受ける。ＮチャネルＭＯＳトランジスタ２６，２７の間のノードは、ビット線プリチャージ電位ＶＢＬ（＝ＶＤＤＳ／２）を受ける。ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになると、ＮチャネルＭＯＳトランジスタ２５〜２７が導通してビット線対ＢＬ，／ＢＬの電位がビット線プリチャージ電位ＶＢＬにイコライズされ、ビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルになると、ＮチャネルＭＯＳトランジスタ２５〜２７が非導通になってビット線対ＢＬ，／ＢＬのイコライズが停止される。イコライザ４６は、イコライザ２１と同じ構成であり、メモリアレイＭＡ２のビット線対ＢＬ，／ＢＬに接続される。
【００２８】
ＮチャネルＭＯＳトランジスタ２８，２９は、それぞれメモリアレイＭＡ１のビット線ＢＬ，／ＢＬとノードＮ２８，Ｎ２９との間に接続され、各々のゲートはともにアレイ選択信号ＢＬＩ１を受ける。また、ＮチャネルＭＯＳトランジスタ４４，４５は、それぞれノードＮ２８，Ｎ２９とメモリアレイＭＡ２のビット線ＢＬ，／ＢＬとの間に接続され、各々のゲートはともにアレイ選択信号ＢＬＩ２を受ける。アレイ選択信号ＢＬＩ１が「Ｈ」レベルになるとＮチャネルＭＯＳトランジスタ２８，２９が導通してメモリアレイＭＡ１のビット線ＢＬ，／ＢＬとノードＮ２８，２９とがそれぞれ結合され、アレイ選択信号ＢＬＩ１が「Ｌ」レベルになるとＮチャネルＭＯＳトランジスタ２８，２９が非導通になりメモリアレイＭＡ１のビット線ＢＬ，／ＢＬとノードＮ２８，２９とがそれぞれ電気的に切離される。また、アレイ選択信号ＢＬＩ２が「Ｈ」レベルになるとＮチャネルＭＯＳトランジスタ４４，４５が導通してノードＮ２８，Ｎ２９とメモリアレイＭＡ２のビット線ＢＬ，／ＢＬとがそれぞれ結合され、アレイ選択信号ＢＬＩ２が「Ｌ」レベルになるとＮチャネルＭＯＳトランジスタ４４，４５が非導通になりノードＮ２８，Ｎ２９とメモリアレイＭＡ２のビット線ＢＬ，／ＢＬとがそれぞれ電気的に切離される。
【００２９】
センスアンプ２２は、それぞれノードＮ２８，２９とノードＮ２２との間に接続されたＰチャネルＭＯＳトランジスタ３１，３２と、それぞれノードＮ２８，２９とノードＮ２２′との間に接続されたＮチャネルＭＯＳトランジスタ３３，３４と、アレイ用電源電位ＶＤＤＳのラインとノードＮ２２との間に接続されたＰチャネルＭＯＳトランジスタ３０と、ノードＮ２２′と接地電位ＧＮＤのラインとの間に接続されたＮチャネルＭＯＳトランジスタ３５とを含む。ＭＯＳトランジスタ３１，３３のゲートはともにノードＮ２９に接続され、ＭＯＳトランジスタ３２，３４のゲートはともにノードＮ２８に接続される。ＭＯＳトランジスタ３０，３５のゲートは、それぞれセンスアンプ活性化信号／ＳＡＥ，ＳＡＥを受ける。センスアンプ２２は、センスアンプ活性化信号／ＳＡＥ，ＳＡＥがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになったことに応じて、ノードＮ２８，Ｎ２９間すなわちビット線対ＢＬ，／ＢＬ間の微小電位差ΔＶをアレイ用電源電圧ＶＤＤＳに増幅する。
【００３０】
読出列選択ゲート２３は、読出データ線／ＤＬＲと接地電位ＧＮＤのラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ３６，３８、および読出データ線ＤＬＲと接地電位ＧＮＤのラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ３７，３９を含む。ＮチャネルＭＯＳトランジスタ３６，３７のゲートは、それぞれノードＮ２８，Ｎ２９に接続され、ＮチャネルＭＯＳトランジスタ３８，３９のゲートは、ともに読出列選択線ＣＳＬＲに接続される。
【００３１】
読出データ線／ＤＬＲ，ＤＬＲは、ともに「Ｈ」レベル（ＶＤＤ）の電位にプリチャージされる。デコーダ帯単位回路１５によって読出列選択線ＣＳＬＲが選択レベルの「Ｈ」レベル（ＶＤＤ）に立上げられると、ＮチャネルＭＯＳトランジスタ３８，３９が導通する。ノードＮ２８，Ｎ２９の電位がそれぞれ「Ｈ」レベル（ＶＤＤＳ）および「Ｌ」レベル（ＧＮＤ）の場合は、ＮチャネルＭＯＳトランジスタ３６が導通するとともにＮチャネルＭＯＳトランジスタ３７が非導通になり、読出データ線／ＤＬＲの電位が低下する。ノードＮ２８，Ｎ２９の電位がそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤＳ）の場合は、ＮチャネルＭＯＳトランジスタ３７が導通するとともにＮチャネルＭＯＳトランジスタ３６が非導通になり、読出データ線ＤＬＲの電位が低下する。
【００３２】
書込列選択ゲート２４は、ノードＮ２８と接地電位ＧＮＤのラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ４０，４２、およびノードＮ２９と接地電位ＧＮＤのラインとの間に直列接続されたＮチャネルＭＯＳトランジスタ４１，４３を含む。ＮチャネルＭＯＳトランジスタ４０，４１のゲートは、ともに書込列選択線ＣＳＬＷに接続され、ＮチャネルＭＯＳトランジスタ４２，４３のゲートは、それぞれ書込データ線／ＤＬＷ，ＤＬＷに接続される。
【００３３】
デコーダ帯単位回路１５によって書込列選択線ＣＳＬＷが選択レベルの「Ｈ」レベル（ＶＤＤＳ）に立上げられると、ＮチャネルＭＯＳトランジスタ４０，４１が導通する。書込データ線／ＤＬＷ，ＤＬＷがそれぞれ「Ｈ」レベル（ＶＤＤ）および「Ｌ」レベル（ＧＮＤ）にされた場合は、ＮチャネルＭＯＳトランジスタ４２が導通するとともにＮチャネルＭＯＳトランジスタ４３が非導通になり、ノードＮ２８の電位が低下する。書込データ線／ＤＬＷ，ＤＬＷがそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤ）にされた場合は、ＮチャネルＭＯＳトランジスタ４３が導通するとともにＮチャネルＭＯＳトランジスタ４２が非導通になり、ノードＮ２９の電位が低下する。
【００３４】
他のセンスアンプ帯ＳＡ１，ＳＡ３〜ＳＡｎ＋１もセンスアンプ帯ＳＡ２と同じ構成である。ただし、両端のセンスアンプ帯ＳＡ１，ＳＡｎ＋１のセンスアンプなどは、それぞれ隣接するメモリアレイＭＡ１，ＭＡｎだけのために設けられている。
【００３５】
図２に戻って、中央制御帯１２に配置されるクロック発生回路１と、行および列アドレスバッファ２は周辺回路用電源電圧ＶＤＤで駆動される。クロック発生回路１は、外部からのコマンド信号に応じてデコーダ帯単位回路１５にタイミング信号、書込列デコーダイネーブル信号ＣＤＥＷおよび読出列デコーダイネーブル信号ＣＤＥＲを出力し、データパス帯単位回路１６にデータ線イコライズ信号ＤＬＥＱ、プリアンプ活性化信号ＰＡＥ、ライトデータラッチ信号ＷＤＬＡＴ、読出クロック信号ＣＬＫＱおよび書込クロック信号ＣＬＫＤを出力し、センスブロックＳＢにビット線イコライズ信号ＢＬＥＱ、アレイ選択信号ＢＬＩ１，ＢＬＩ２およびセンスアンプ活性化信号／ＳＡＥ，ＳＡＥを出力する。
【００３６】
行および列アドレスバッファ２は、外部からのアドレス信号に応じてデコーダ帯単位回路１５に行アドレス信号ＲＡ、書込列プリデコードアドレス信号ＹＷおよび読出列プリデコードアドレス信号ＹＲを出力する。
【００３７】
デコーダ帯１３には、各ワード線ＷＬおよび列選択線ＣＳＬＷ，ＣＳＬＲに対応してデコーダ帯単位回路１５が配置される。デコーダ帯単位回路１５は、図６に示すように、行デコーダ単位回路５１、レベルシフタ５２，５５、ワードドライバ５３、列デコーダ単位回路５４，５７、およびＣＳＬドライバ５６，５８を含む。
【００３８】
周辺回路用電源電圧ＶＤＤで駆動される行デコーダ単位回路５１は、各ワード線ＷＬに対応して設けられ、タイミング信号が「Ｈ」レベル（ＶＤＤ）にされたことに応じて活性化される。行デコーダ単位回路５１は、対応のワード線ＷＬに予め割当てられた行アドレス信号ＲＡが入力されたことに応じて、レベルシフタ５２に「Ｈ」レベル（ＶＤＤ）の信号を出力する。昇圧電圧ＶＰＰで駆動されるレベルシフタ５２は、行デコーダ単位回路５１から「Ｈ」レベル（ＶＤＤ）の信号が入力されたことに応じて、ワードドライバ５３に「Ｈ」レベル（ＶＤＤ）の信号を出力する。昇圧電圧ＶＰＰで駆動されるワードドライバ５３は、レベルシフタ５２から「Ｈ」レベル（ＶＰＰ）の信号が入力されたことに応じて、対応のワード線ＷＬを選択レベルの「Ｈ」レベル（昇圧電位ＶＰＰ）にする。この昇圧電位ＶＰＰは、アレイ用電源電位ＶＤＤＳにメモリセルＭＣのＮチャネルＭＯＳトランジスタＱのしきい値電圧Ｖｔｈｎを加算した電位よりも高い所定の電位である。
【００３９】
周辺回路用電源電圧ＶＤＤで駆動される列デコーダ単位回路５４は、各書込列選択線ＣＳＬＷに対応して設けられ、書込列デコーダイネーブル信号ＣＤＥＷが「Ｈ」レベル（ＶＤＤ）にされたことに応じて活性化される。列デコーダ単位回路５４は、対応の書込列選択線ＣＳＬＷに予め割当てられた書込列プリデコードアドレス信号ＹＷが入力されたことに応じて、レベルシフタ５５に「Ｈ」レベル（ＶＤＤ）の信号を出力する。アレイ用電源電圧ＶＤＤＳで駆動されるレベルシフタ５５は、列デコーダ単位回路５４から「Ｈ」レベル（ＶＤＤ）の信号が入力されたことに応じて、ＣＳＬドライバ５６に「Ｈ」レベル（ＶＤＤＳ）の信号を出力する。アレイ用電源電圧ＶＤＤＳで駆動されるＣＳＬドライバ５６は、レベルシフタ５５から「Ｈ」レベル（ＶＤＤＳ）の信号が入力されたことに応じて、対応の書込列選択線ＣＳＬＷを選択レベルの「Ｈ」レベル（ＶＤＤＳ）にする。
【００４０】
周辺回路用電源電圧ＶＤＤで駆動される列デコーダ単位回路５７は、各読出列選択線ＣＳＬＲに対応して設けられ、読出列デコーダイネーブル信号ＣＤＥＲが「Ｈ」レベル（ＶＤＤ）にされたことに応じて活性化される。列デコーダ単位回路５７は、対応の読出列選択線ＣＳＬＲに予め割当てられた読出列プリデコードアドレス信号ＹＲが入力されたことに応じて、ＣＳＬドライバ５８に「Ｈ」レベル（ＶＤＤ）の信号を出力する。周辺回路用電源電圧ＶＤＤで駆動されるＣＳＬドライバ５８は、列デコーダ単位回路５７から「Ｈ」レベル（ＶＤＤ）の信号が入力されたことに応じて、対応の読出列選択線ＣＳＬＲを選択レベルの「Ｈ」レベル（ＶＤＤ）にする。
【００４１】
図２に戻って、データパス帯１４には、各データ線対ＤＬＷＰ，ＤＬＲＰに対応してデータパス帯単位回路１６が配置される。データパス帯単位回路１６は、図７に示すように、イコライザ６１、プリアンプ６５、論理ゲート回路６６，６９、フリップフロップ回路６７，６８，７０およびライトドライバ７１を含む。このデータパス帯単位回路１６は周辺回路用電源電圧ＶＤＤで駆動される。
【００４２】
イコライザ６１は、ＰチャネルＭＯＳトランジスタ６２〜６４を含む。ＰチャネルＭＯＳトランジスタ６２は、読出データ線対／ＤＬＲ，ＤＬＲの間に接続され、ＰチャネルＭＯＳトランジスタ６３，６４は、読出データ線対／ＤＬＲ，ＤＬＲの間に直列接続される。ＰチャネルＭＯＳトランジスタ６２〜６４のゲートは、ともにデータ線イコライズ信号ＤＬＥＱを受ける。ＰチャネルＭＯＳトランジスタ６３，６４の間のノードは、周辺回路用電源電位ＶＤＤを受ける。データ線イコライズ信号ＤＬＥＱが「Ｌ」レベルになると、ＰチャネルＭＯＳトランジスタ６２〜６４が導通して読出データ線対／ＤＬＲ，ＤＬＲの電位が周辺回路用電源電位ＶＤＤにイコライズされ、データ線イコライズ信号ＤＬＥＱが「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタ６２〜６４が非導通になって読出データ線対／ＤＬＲ，ＤＬＲのイコライズが停止される。
【００４３】
読出動作前において、データ線イコライズ信号ＤＬＥＱ信号が「Ｌ」レベルにされ、読出データ線対／ＤＬＲ，ＤＬＲの電位は周辺回路用電源電位ＶＤＤにイコライズされている。
【００４４】
読出動作時においては、データ線イコライズ信号ＤＬＥＱが「Ｈ」レベルになり、イコライズが停止される。読出ゲート２３から読出されたデータ信号は、読出データ線対／ＤＬＲ，ＤＬＲに電位差として与えられる。プリアンプ６５は、プリアンプ活性化信号ＰＡＥが入力されると読出データ線対／ＤＬＲ，ＤＬＲの電位差を比較し、比較結果に応じた読出データ信号Ｑｊをスペア判定などの論理ゲート回路６６を介してフリップフロップ回路６７に出力する。フリップフロップ回路６７は、読出クロック信号ＣＬＫＱに同期して読出データ信号Ｑｊを外部に出力する。プリアンプ６５は、読出データ線対／ＤＬＲ，ＤＬＲ間にある電位差が生じるまで待ってから活性化される必要があり、プリアンプ活性化信号ＰＡＥの遅延制御はクロック発生回路１において行なわれる。
【００４５】
書込動作時においては、外部から入力された書込データ信号Ｄｊは、フリップフロップ回路６８に入力される。フリップフロップ回路６８は、書込クロック信号ＣＬＫＤに同期して動作し、スペア判定などの論理ゲート回路６９を介してフリップフロップ回路７０に書込データ信号Ｄｊを与える。フリップフロップ回路７０は、ライトデータラッチ信号ＷＤＬＡＴが入力されると、ライトドライバ７１に書込データ信号Ｄｊを伝達する。ライトドライバ７１に入力された書込データ信号Ｄｊは、書込データ線対／ＤＬＷ，ＤＬＷに電位差として与えられ、書込列選択ゲート２４に伝達される。
【００４６】
次に、このＤＲＡＭの動作について説明する。ここでは、図５に示したメモリアレイＭＡ１，ＭＡ２のうちＭＡ１が選択されるものとする。読出動作時においては、まずアレイ選択信号ＢＬＩ２が「Ｌ」レベルにされ、ＮチャネルＭＯＳトランジスタ４４，４５が非導通になり、ノードＮ２８，Ｎ２９とメモリアレイＭＡ２のビット線ＢＬ，／ＢＬとが電気的に切離される。また、ビット線イコライズ信号ＢＬＥＱが「Ｌ」レベルに立下がってイコライザ２１のＮチャネルＭＯＳトランジスタ２５〜２７が非導通になり、ビット線対ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ単位回路５１によって行アドレス信号ＲＡに対応する行のワード線ＷＬが選択レベルの「Ｈ」レベル（ＶＰＰ）に立上げられる。これに応じて、ビット線対ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタＣの電荷量に応じて微小量だけ変化する。
【００４７】
次いで、センスアンプ活性化信号／ＳＡＥ，ＳＡＥがそれぞれ順次「Ｌ」レベルおよび「Ｈ」レベルとなり、センスアンプ２２が活性化される。ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯＳトランジスタ３１，３４の抵抗値はＭＯＳトランジスタ３２，３３の抵抗値よりも小さくなって、ノードＮ２８すなわちビット線ＢＬの電位が「Ｈ」レベル（ＶＤＤＳ）まで引上げられ、ノードＮ２９すなわちビット線／ＢＬの電位が「Ｌ」レベル（ＧＮＤ）まで引下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ高いときは、ＭＯＳトランジスタ３２，３３の抵抗値がＭＯＳトランジスタ３１，３４の抵抗値よりも小さくなって、ノードＮ２９すなわちビット線／ＢＬの電位が「Ｈ」レベル（ＶＤＤＳ）まで引上げられ、ノードＮ２８すなわちビット線ＢＬの電位が「Ｌ」レベル（ＧＮＤ）まで引下げられる。
【００４８】
次に、列デコーダ単位回路５７にワンショットパルス信号である読出列デコーダイネーブル信号ＣＤＥＲ、および１サイクル保持される読出列プリデコードアドレス信号ＹＲが入力され、一本の読出列選択線ＣＳＬＲが選択される。選択された列選択線ＣＳＬＲが選択レベルの「Ｈ」レベル（ＶＤＤ）に立上げられ、その列の読出列選択ゲート２３のＮチャネルＭＯＳトランジスタ３８，３９が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータ信号が読出列選択ゲート２３および読出データ線対／ＤＬＲ，ＤＬＲを介してデータパス帯単位回路１６に与えられる。たとえば、読出列選択線ＣＳＬＲで選択された列のビット線ＢＬが「Ｈ」レベル（ＶＤＤＳ）、／ＢＬが「Ｌ」レベル（ＧＮＤ）の状態である場合、読出データ線／ＤＬＲは電荷が引き抜かれて電位が徐々に低下し、読出データ線ＤＬＲは電荷が引き抜かれずにプリチャージされた電位を保持する。プリアンプ６５は、プリアンプ活性化信号ＰＡＥが入力されると読出データ線対／ＤＬＲ，ＤＬＲ間の電位差に応じた読出データ信号Ｑｊを論理ゲート回路６６を介してフリップフロップ回路６７に出力する。フリップフロップ回路６７は、読出クロック信号ＣＬＫＱに同期して読出データ信号Ｑｊを外部に出力する。
【００４９】
ここで、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬはアレイ用電源電圧ＶＤＤＳで駆動され、読出列選択線ＣＳＬＲは周辺回路用電源電圧ＶＤＤで駆動される。このため、アレイ用電源電圧ＶＤＤＳが低くなり、周辺回路用電源電圧ＶＤＤが高くなった場合でも、読出列選択ゲート２３において読出データ線／ＤＬＲまたはＤＬＲから電荷が引抜かれる速度は、読出列選択線ＣＳＬＲが周辺回路用電源電圧ＶＤＤで駆動されているのでそれ程遅くはならない。したがって、プリアンプ活性化信号ＰＡＥの遅延量が小さい場合でも、読出データ線対／ＤＬＲ，ＤＬＲ間の電位差が小さなうちにプリアンプ６５が活性化されてしまうという誤動作を起こす可能性は低く、タイミングマージンは十分に確保される。
【００５０】
書込動作時においては、まず読出動作と同様にアレイ選択信号ＢＬＩ２が「Ｌ」レベルにされ、ノードＮ２８，Ｎ２９とメモリアレイＭＡ２のビット線ＢＬ，／ＢＬとが電気的に切離される。また、ビット線対ＢＬ，／ＢＬのイコライズが停止され、ワード線ＷＬが選択レベルの「Ｈ」レベル（ＶＰＰ）に立上げられる。これに応じて、ビット線対ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタＣの電荷量に応じて微小量だけ変化する。次いで、センスアンプ２２が活性化され、ビット線対ＢＬ，／ＢＬ間の微小電位差ΔＶをアレイ用電源電圧ＶＤＤＳに増幅する。
【００５１】
次に、データパス帯単位回路１６に含まれるフリップフロップ回路６８に書込データ信号Ｄｊが入力される。フリップフロップ回路６８は、書込クロック信号ＣＬＫＤに同期して動作し、論理ゲート回路６９を介してフリップフロップ回路７０に書込データ信号Ｄｊを与える。フリップフロップ回路７０は、ライトデータラッチ信号ＷＤＬＡＴが入力されると、ライトドライバ７１に書込データ信号Ｄｊを伝達する。ライトドライバ７１に入力された書込データ信号Ｄｊは、書込データ線対／ＤＬＷ，ＤＬＷに電位差として与えられ、書込列選択ゲート２４に伝達される。その後、列デコーダ単位回路５４にワンショットパルス信号である書込列デコーダイネーブル信号ＣＤＥＷ、および１サイクル保持される書込列プリデコードアドレス信号ＹＷが入力され、一本の書込列選択線ＣＳＬＷが選択される。選択された書込列選択線ＣＳＬＷが活性化レベルの「Ｈ」レベル（ＶＤＤＳ）に立上げられ、その列の書込列選択ゲート２４のＮチャネルＭＯＳトランジスタ４０，４１が導通する。
【００５２】
書込データは、書込データ線対／ＤＬＷ，ＤＬＷおよび書込列選択ゲート２４を介してビット線対ＢＬ，／ＢＬ間の電位差として与えられる。センスアンプ２２に保持されているデータと反対のデータを書き込むときは、書込列選択ゲート２４の駆動能力がセンスアンプ２２のＰチャネルＭＯＳトランジスタ３１，３２の駆動能力を超えてデータを反転させることによって、メモリセルＭＣにデータが格納される。
【００５３】
ここで、書込列選択ゲート２４に接続される書込列選択線ＣＳＬＷはアレイ用電源電圧ＶＤＤＳで駆動され、書込データ線対／ＤＬＷ，ＤＬＷは周辺回路用電源電圧ＶＤＤで駆動される。このため、アレイ用電源電圧ＶＤＤＳが高くなり、周辺回路用電源電圧ＶＤＤが低くなった場合でも、書込列選択線ＣＳＬＷがアレイ用電源電圧ＶＤＤＳで駆動されているので、書込列選択ゲート２４の駆動能力がセンスアンプ２２のＰチャネルＭＯＳトランジスタ３１，３２の駆動能力を超えられない可能性は低く、動作マージンは十分に確保される。
【００５４】
ところで、従来のＤＲＡＭでは、列選択線ＣＳＬＲ，ＣＳＬＷは同一の電源電圧で駆動されていた。たとえば、列選択線ＣＳＬＲ，ＣＳＬＷがともにアレイ用電源電圧ＶＤＤＳで駆動される場合、読出列選択ゲート２３に接続されているノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬおよび読出列選択線ＣＳＬＲがともにアレイ用電源電圧ＶＤＤＳで駆動される。このため、アレイ用電源電圧ＶＤＤＳが低くなり、周辺回路用電源電圧ＶＤＤが高くなったときは、読出データ線／ＤＬＲまたはＤＬＲから電荷が引き抜かれる速度が遅くなる一方、周辺回路用電源電圧ＶＤＤで生成されるプリアンプ活性化信号ＰＡＥの遅延量は小さいので、読出データ線対／ＤＬＲ，ＤＬＲ間の電位差が小さなうちにプリアンプ６５が活性化されてしまうという誤動作を起こすことがあり、タイミングマージンが不足していた。この対策として、プリアンプ活性化信号ＰＡＥの遅延量を大きくすると、動作周波数が低くなってしまう。
【００５５】
また、列選択線ＣＳＬＲ，ＣＳＬＷがともに周辺回路用電源電圧ＶＤＤで駆動される場合、書込列選択ゲート２４に接続される書込列選択線ＣＳＬＷおよび書込データ線対／ＤＬＷ，ＤＬＷはともに周辺回路用電源電圧ＶＤＤで駆動される。このため、アレイ用電源電圧ＶＤＤＳが高くなり、周辺回路用電源電圧ＶＤＤが低くなったときは、書込列選択ゲート２４の駆動能力がセンスアンプ２２のＰチャネルＭＯＳトランジスタ３１，３２の駆動能力を超えられずにデータを反転させることができなくなることがあり、動作マージンが不足していた。
【００５６】
したがって、従来のＤＲＡＭでは、列選択線ＣＳＬＲ，ＣＳＬＷを、アレイ用電源電圧ＶＤＤＳおよび周辺回路用電源電圧ＶＤＤのうちどちらか一方の電源電圧で駆動していたため、その電源電圧が低く、同時に他方の電源電圧が高くなるとタイミングマージンおよび動作マージンが極端に少なくなっていた。
【００５７】
しかし、この実施の形態１では、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬおよび書込列選択ゲート２４に接続される書込列選択線ＣＳＬＷをアレイ用電源電圧ＶＤＤＳで駆動し、読出列選択ゲート２３に接続される読出列選択線ＣＳＬＲおよび書込列選択ゲート２４に接続される書込データ線対／ＤＬＷ，ＤＬＷを周辺回路用電源電圧ＶＤＤで駆動することによって、一方の電源電圧が低くなり、同時に他方の電源電圧が高くなっている場合においても、タイミングマージンおよび動作マージンが極端に少なくなることが防止される。これにより、タイミングマージンおよび動作マージンが大きく、動作の高速化と安定化が可能な半導体記憶装置が実現できる。
【００５８】
［実施の形態２］
図８は、この発明の実施の形態２によるＤＲＡＭのレイアウト図であって、図２と対比される図である。図８を参照して、このＤＲＡＭが図２のＤＲＡＭと異なる点は、メモリマット１１およびデータパス帯単位回路１６がメモリマット８１およびデータパス帯単位回路８２で置換され、データパス帯単位回路８２から図中Ｙ軸方向に延在するライトマスク線ＺＷＭが追加されている点である。ライトマスク線ＺＷＭは、データの書換禁止制御を行なうための信号線である。
【００５９】
図９は、図８に示したメモリマット８１に設けられたセンスアンプ帯ＳＡ２の１つの列の構成を詳細に示す回路図であって、図５と対比される図である。図９を参照して、このセンスアンプ帯ＳＡ２の１つの列の構成が図５のセンスアンプ帯ＳＡ２の１つの列の構成と異なる点は、書込列選択ゲート２４が書込列選択ゲート９１で置換されている点である。
【００６０】
ビット線対ＢＬ，／ＢＬおよび書込列選択線ＣＳＬＷはアレイ用電源電圧ＶＤＤＳで駆動され、読出列選択線ＣＳＬＲ、ライトマスク線ＺＷＭ、読出データ線対／ＤＬＲ，ＤＬＲおよび書込データ線対／ＤＬＷ，ＤＬＷは周辺回路用電源電圧ＶＤＤで駆動される。
【００６１】
書込列選択ゲート９１は、ノードＮ２８と書込データ線／ＤＬＷとの間に直列接続されたＮチャネルＭＯＳトランジスタ９２，９４、およびノードＮ２９と書込データ線ＤＬＷとの間に直列接続されたＮチャネルＭＯＳトランジスタ９３，９５を含む。ＮチャネルＭＯＳトランジスタ９２，９３のゲートはともにライトマスク線ＺＷＭに接続され、ＮチャネルＭＯＳトランジスタ９４，９５のゲートはともに書込列選択線ＣＳＬＷに接続される。
【００６２】
ライトマスク線ＺＷＭが「Ｈ」レベル（ＶＤＤ）の場合は、デコーダ帯単位回路１５によって書込列選択線ＣＳＬＷが選択レベルの「Ｈ」レベル（ＶＤＤＳ）に立上げられるとＮチャネルＭＯＳトランジスタ９２〜９５が導通し、ノードＮ２９，Ｎ２９すなわちビット線ＢＬ，／ＢＬと書込データ線／ＤＬＷ，ＤＬＷとがそれぞれ結合されて書込動作が行なわれる。ライトマスク線ＺＷＭが「Ｌ」レベルの場合は、書込列選択ゲート９１のＮチャネルＭＯＳトランジスタ９２，９３が非道通となり、ノードＮ２９，Ｎ２９すなわちビット線ＢＬ，／ＢＬと書込データ線／ＤＬＷ，ＤＬＷとがそれぞれ電気的に切離され、データの書換えが禁止される。
【００６３】
図８に戻って、データパス帯１４には、各データ線対ＤＬＷＰ，ＤＬＲＰおよびライトマスク線ＺＷＭに対応してデータパス帯単位回路８２が配置される。図１０は、データパス帯単位回路８２の構成を示すブロック図であって、図７と対比される図である。図１０を参照して、このデータパス帯単位回路８２が図７のデータパス帯単位回路１６と異なる点は、フリップフロップ回路１０１，１０３と、論理ゲート回路１０２と、ライトマスクドライバ１０４とが追加されている点である。
【００６４】
外部から入力されたライトマスク信号ＷＭは、フリップフロップ回路１０１に入力される。フリップフロップ回路１０１は、書込クロック信号ＣＬＫＤに同期して動作し、スペア判定などの論理ゲート回路１０２を介してフリップフロップ回路１０３にライトマスク信号ＷＭを与える。フリップフロップ回路１０３は、ライトデータラッチ信号ＷＤＬＡＴが入力されると、ライトマスクドライバ１０４にライトマスク信号ＷＭを伝達する。ライトマスクドライバ１０４は、入力されたライトマスク信号ＷＭに応じてライトマスク線ＺＷＭを「Ｌ」レベルまたは「Ｈ」レベル（ＶＤＤ）にする。
【００６５】
ここで、書込列選択ゲート９１に接続される書込列選択線ＣＳＬＷはアレイ用電源電圧ＶＤＤＳで駆動され、ライトマスク線ＺＷＭは周辺回路用電源電圧ＶＤＤで駆動される。このため、アレイ用電源電圧ＶＤＤＳが高くなり、周辺回路用電源電圧ＶＤＤが低くなった場合でも、書込列選択線ＣＳＬＷがアレイ用電源電圧ＶＤＤＳで駆動されているので、書込列選択ゲート９１の駆動能力がセンスアンプ２２のＰチャネルＭＯＳトランジスタ３１，３２の駆動能力を超えられない可能性は低く、動作マージンは十分に確保される。
【００６６】
したがって、この実施の形態２では、読出列選択ゲート２３に接続されるノードＮ２８，Ｎ２９すなわちビット線対ＢＬ，／ＢＬおよび書込列選択ゲート９１に接続される書込列選択線ＣＳＬＷをアレイ用電源電圧ＶＤＤＳで駆動し、読出列選択ゲート２３に接続される読出列選択線ＣＳＬＲおよび書込列選択ゲート９１に接続されるライトマスク線ＺＷＭを周辺回路用電源電圧ＶＤＤで駆動することによって、一方の電源電圧が低くなり、同時に他方の電源電圧が高くなった場合においても、タイミングマージンおよび動作マージンが極端に少なくなることが防止される。これにより、タイミングマージンおよび動作マージンが大きく、動作の高速化と安定化が可能な半導体記憶装置が実現できる。
【００６７】
［実施の形態３］
図１１は、この発明の実施の形態３によるＤＲＡＭのレイアウト図であって、図２と対比される図である。図１１を参照して、このＤＲＡＭが図２のＤＲＡＭと異なる点は、列選択線ＣＳＬＷ，ＣＳＬＲが列選択線ＣＳＬＬ，ＣＳＬＵで置換され、データ線対ＤＬＷＰ，ＤＬＲＰがデータ線対ＤＬＰで置換され、メモリマット１１、デコーダ帯単位回路１５およびデータパス帯単位回路１６がメモリマット１１１、デコーダ帯単位回路１１２およびデータパス帯単位回路１１３で置換されている点である。この場合、書込動作と読出動作を同じデータ線対ＤＬＰで行なう。
【００６８】
図１２は、図１１に示したメモリマット１１１に設けられたセンスアンプ帯ＳＡ２の１つの列の構成を詳細に示す回路図であって、図５と対比される図である。図１２を参照して、センスアンプ帯ＳＡ２の１つの列の構成が図５のセンスアンプ帯ＳＡ２の１つの列の構成と異なる点は、読出列選択ゲート２３および書込列選択ゲート２４が列選択ゲート１２１で置換されている点である。
【００６９】
ビット線対ＢＬ，／ＢＬおよび列選択線ＣＳＬＬはアレイ用電源電圧ＶＤＤＳで駆動され、列選択線ＣＳＬＵおよびデータ線対ＤＬ，／ＤＬは周辺回路用電源電圧ＶＤＤで駆動される。
【００７０】
列選択ゲート１２１は、ノードＮ２８とデータ線ＤＬとの間に直列接続されたＮチャネルＭＯＳトランジスタ１２２，１２４、およびノードＮ２９とデータ線／ＤＬとの間に直列接続されたＮチャネルＭＯＳトランジスタ１２３，１２５を含む。ＮチャネルＭＯＳトランジスタ１２２，１２３のゲートはともに列選択線ＣＳＬＬに接続され、ＮチャネルＭＯＳトランジスタ１２４，１２５のゲートはともに列選択線ＣＳＬＵに接続される。
【００７１】
デコーダ帯単位回路１１２によって列選択線ＣＳＬＬ，ＣＳＬＵがそれぞれ選択レベルの「Ｈ」レベル（ＶＤＤＳ，ＶＤＤ）に立上げられるとＮチャネルＭＯＳトランジスタ１２２〜１２５が導通し、ノードＮ２８，Ｎ２９すなわちビット線ＢＬ，／ＢＬとデータ線ＤＬ，／ＤＬとがそれぞれ結合されて読出動作および書込動作が行なわれる。
【００７２】
図１１に戻って、デコーダ帯１３には、各ワード線ＷＬおよび列選択線ＣＳＬＬ，ＣＳＬＵに対応してデコーダ帯単位回路１１２が配置される。図１３は、デコーダ帯単位回路１１２の構成を示すブロック図であって、図６と対比される図である。図１３を参照して、このデコーダ帯単位回路１１２が図６のデコーダ帯単位回路１５と異なる点は、列デコーダ単位回路５４，５７が列デコーダ単位回路１３１，１３４で置換され、ＣＳＬドライバ５６，５８がＣＳＬドライバ１３３，１３５で置換され、列デコーダ単位回路５４に入力される書込列プリデコードアドレス信号ＹＷおよび書込列デコーダイネーブル信号ＣＤＥＷが列デコーダ単位回路１３１に入力されるプリデコードアドレス信号ＹＡＤＤＬおよび列デコーダイネーブル信号ＣＤＥで置換され、列デコーダ単位回路５７に入力される読出列プリデコードアドレス信号ＹＲおよび読出列デコーダイネーブル信号ＣＤＥＲがプリデコードアドレス信号ＹＡＤＤＵで置換され、ＣＳＬドライバ５６から出力される書込列選択線ＣＳＬＷがＣＳＬドライバ１３３から出力される列選択線ＣＳＬＬで置換され、ＣＳＬドライバ５８から出力される読出列選択線ＣＳＬＲがＣＳＬドライバ１３５から出力される列選択線ＣＳＬＵで置換されている点である。
【００７３】
列デコーダイネーブル信号ＣＤＥは、中央制御帯１２に配置されるクロック発生回路１から出力され、プリデコードアドレス信号ＹＡＤＤＬおよびＹＡＤＤＵは、中央制御帯１２に配置される行および列アドレスバッファ２から出力される。
【００７４】
周辺回路用電源電圧ＶＤＤで駆動される列デコーダ単位回路１３１は、各列選択線ＣＳＬＬに対応して設けられ、列デコーダイネーブル信号ＣＤＥが「Ｈ」レベル（ＶＤＤ）にされたことに応じて活性化される。列デコーダ単位回路１３１は、対応の各列選択線ＣＳＬＬに予め割当てられた列プリデコードアドレス信号ＹＡＤＤＬが入力されたことに応じて、レベルシフタ５５に「Ｈ」レベル（ＶＤＤ）の信号を出力する。アレイ用電源電圧ＶＤＤＳで駆動されるレベルシフタ５５は、列デコーダ単位回路１３１から「Ｈ」レベル（ＶＤＤ）の信号が入力されたことに応じて、ＣＳＬドライバ１３３に「Ｈ」レベル（ＶＤＤＳ）の信号を出力する。アレイ用電源電圧ＶＤＤＳで駆動されるＣＳＬドライバ１３３は、レベルシフタ５５から「Ｈ」レベル（ＶＤＤＳ）の信号が入力されたことに応じて、対応の列選択線ＣＳＬＬを選択レベルの「Ｈ」レベル（ＶＤＤＳ）にする。
【００７５】
周辺回路用電源電圧ＶＤＤで駆動される列デコーダ単位回路１３４は、各列選択線ＣＳＬＵに対応して設けられ、対応の列選択線ＣＳＬＵに予め割当てられた列プリデコードアドレス信号ＹＡＤＤＵが入力されたことに応じて、ＣＳＬドライバ１３５に「Ｈ」レベル（ＶＤＤ）の信号を出力する。周辺回路用電源電圧ＶＤＤで駆動されるＣＳＬドライバ１３５は、列デコーダ単位回路１３４から「Ｈ」レベル（ＶＤＤ）の信号が入力されたことに応じて、対応の列選択線ＣＳＬＵを選択レベルの「Ｈ」レベル（ＶＤＤ）にする。
【００７６】
図１１に戻って、データパス帯１４には、各データ線対ＤＬＰに対応してデータパス帯単位回路１１３が配置される。図１４は、データパス帯単位回路１１３の構成を示すブロック図であって、図１０と対比される図である。図１４を参照して、このデータパス帯単位回路１１３が図１０のデータパス帯単位回路８２と異なる点は、読出データ線／ＤＬＲおよび書込データ線／ＤＬＷがデータ線ＤＬで置換され、読出データ線ＤＬＲおよび書込データ線ＤＬＷがデータ線／ＤＬで置換され、フリップフロップ回路７０，１０３が削除され、ライトドライバ７１およびライトマスクドライバ１０４がライトドライバラッチ信号ＷＤＬＡＴによって制御されるライトドライバ１４１で置換されている点である。
【００７７】
ライトドライバ１４１は、クロック発生回路１からライトドライバラッチ信号ＷＤＬＡＴが入力されると、書込データ信号Ｄｊをデータ線対ＤＬ，／ＤＬに電位差として与え、列選択ゲート１２１に伝達する。また、ライトドライバ１４１は、ライトマスク信号ＷＭが入力されると、データ線対ＤＬ，／ＤＬの両方を「Ｈ」レベルにする。これにより、データの書換えが禁止される。
【００７８】
次に、このＤＲＡＭの動作について説明する。読出動作時において、イコライザ２１、メモリセルＭＣおよびセンスアンプ２２の動作は実施の形態１で説明した動作と同様である。次いで、列デコーダ単位回路１３１にワンショットパルス信号である列デコーダイネーブル信号ＣＤＥ、および１サイクル保持される列プリデコードアドレス信号ＹＡＤＤＬが入力され、一本の列選択線ＣＳＬＬが選択される。また、列デコーダ単位回路１３４に１サイクル保持される列プリデコードアドレス信号ＹＡＤＤＵが入力され、一本の列選択線ＣＳＬＵが選択される。選択された列選択線ＣＳＬＬ，ＣＳＬＵがそれぞれ選択レベルの「Ｈ」レベル（ＶＤＤＳ，ＶＤＤ）に立上げられ、その列の列選択ゲート１２１のＮチャネルＭＯＳトランジスタ１２２〜１２５が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータ信号が列選択ゲート１２１およびデータ線対ＤＬ，／ＤＬを介してデータパス帯単位回路１１３に与えられる。たとえば、列選択線ＣＳＬＬ，ＣＳＬＵによって選択された列のビット線ＢＬ，／ＢＬがそれぞれ「Ｈ」レベル（ＶＤＤＳ）および「Ｌ」レベル（ＧＮＤ）の状態である場合、データ線／ＤＬは電位が低下し、データ線ＤＬはプリチャージされた電位を保持する。プリアンプ６５は、プリアンプ活性化信号ＰＡＥが入力されると、データ線対ＤＬ，／ＤＬ間の電位差に応じた読出データ信号Ｑｊを論理ゲート６６を介してフリップフロップ回路６７に出力する。フリップフロップ回路６７は、読出クロック信号ＣＬＫＱに同期して読出データ信号Ｑｊを外部に出力する。
【００７９】
ここで、列選択線ＣＳＬＬはアレイ用電源電圧ＶＤＤＳで駆動され、列選択線ＣＳＬＵは周辺回路用電源電圧ＶＤＤで駆動される。このため、アレイ用電源電圧ＶＤＤＳが低くなり、周辺回路用電源電圧ＶＤＤが高くなった場合でも、列選択ゲート１２１においてデータ線／ＤＬまたはＤＬから電荷が引抜かれる速度は、列選択線ＣＳＬＵが周辺回路用電源電圧ＶＤＤで駆動されているのでそれ程遅くはならない。したがって、プリアンプ活性化信号ＰＡＥの遅延量が小さい場合でも、データ線対ＤＬ，／ＤＬ間の電位差が小さなうちにプリアンプ６５が活性化されてしまうという誤動作を起こす可能性は低く、タイミングマージンは十分に確保される。
【００８０】
書込動作時において、イコライザ２１、メモリセルＭＣおよびセンスアンプ２２の動作は実施の形態１で説明した動作と同様である。次いで、データパス帯単位回路１１３に含まれるフリップフロップ回路６８に書込データ信号Ｄｊが入力される。フリップフロップ回路６８は、書込クロック信号ＣＬＫＤに同期して動作し、論理ゲート回路６９を介してライトドライバ１４１に書込データ信号Ｄｊを出力する。ライトドライバ１４１に入力された書込データ信号Ｄｊは、ライトドライバ１４１にライトドライバラッチ信号ＷＤＬＡＴが入力されると、データ線対ＤＬ，／ＤＬに電位差として与えられ、列選択ゲート１２１に伝達される。その後、列デコーダ単位回路１３１にワンショットパルス信号である列デコーダイネーブル信号ＣＤＥ、および１サイクル保持される列プリデコードアドレス信号ＹＡＤＤＬが入力され、列デコーダ単位回路１３４に列プリデコードアドレス信号ＹＡＤＤＵが入力され、列選択線ＣＳＬＬ，ＣＳＬＵが一本ずつ選択される。選択された列選択線ＣＳＬＬ，ＣＳＬＵがそれぞれ活性化レベルの「Ｈ」レベル（ＶＤＤＳ，ＶＤＤ）に立上げられ、その列の列選択ゲート１２１のＮチャネルＭＯＳトランジスタ１２２〜１２５が導通する。
【００８１】
書込データは、データ線対ＤＬ，／ＤＬおよび列選択ゲート１２１を介してビット線対ＢＬ，／ＢＬ間の電位差として与えられる。センスアンプ２２に保持されているデータと反対のデータを書き込むときは、列選択ゲート１２１の駆動能力がセンスアンプ２２のＰチャネルＭＯＳトランジスタ３１，３２の駆動能力を超えてデータを反転させることによって、メモリセルＭＣにデータが格納される。なお、ライトドライバ１４１にライトマスク信号ＷＭが入力された場合は、ライトドライバ１４１がデータ線ＤＬ，／ＤＬをともに「Ｈ」レベルにすることにより、データの書換えを禁止することが可能である。
【００８２】
ここで、列選択ゲート１２１に接続される列選択線ＣＳＬＬはアレイ用電源電圧ＶＤＤＳで駆動され、列選択線ＣＳＬＵは周辺回路用電源電圧ＶＤＤで駆動される。このため、アレイ用電源電圧ＶＤＤＳが低くなり、周辺回路用電源電圧ＶＤＤが高くなってそれらの大小関係が（アレイ用電源電位ＶＤＤＳ）＜（周辺回路用電源電位ＶＤＤ−しきい値電位Ｖｔｈｎ）となった場合でも、列選択線ＣＳＬＬがアレイ用電源電圧ＶＤＤＳで駆動されているので、ビット線ＢＬ，／ＢＬには（アレイ用電源電位ＶＤＤＳ−しきい値電位Ｖｔｈｎ）の電位しか伝わらず、書換禁止動作時にセンスアンプ２２に保持されているデータが破壊されてしまう可能性は低い。
【００８３】
図１５は、この発明の実施の形態３の比較例として、従来のＤＲＡＭのセンスアンプ帯ＳＡ２の１つの列の構成を詳細に示す回路図であって、図１２と対比される図である。図１５を参照して、この従来のＤＲＡＭのセンスアンプ帯ＳＡ２の１つの列の構成が図１２のセンスアンプ帯ＳＡ２の１つの列の構成と異なる点は、列選択ゲート１２１が列選択ゲート１５１で置換されている点である。
【００８４】
ビット線対ＢＬ，／ＢＬはアレイ用電源電圧ＶＤＤＳで駆動され、データ線対ＤＬ，／ＤＬは周辺回路用電源電圧ＶＤＤで駆動される。
【００８５】
列選択ゲート１５１は、ノードＮ２８とデータ線ＤＬとの間に接続されたＮチャネルＭＯＳトランジスタ１５２、およびノードＮ２９とデータ線／ＤＬとの間に接続されたＮチャネルＭＯＳトランジスタ１５３を含む。ＮチャネルＭＯＳトランジスタ１５２，１５３のゲートはともに列選択線ＣＳＬに接続される。
【００８６】
列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳトランジスタ１５２，１５３が導通し、ノードＮ２８，Ｎ２９すなわちビット線ＢＬ，／ＢＬとデータ線ＤＬ，／ＤＬとがそれぞれ結合されて書込動作または読出動作が行なわれる。
【００８７】
列選択線ＣＳＬがアレイ用電源電圧ＶＤＤＳで駆動される場合、アレイ用電源電圧ＶＤＤＳが低くなり、周辺回路用電源電圧ＶＤＤが高くなったときは、読出動作時にデータ線ＤＬまたは／ＤＬから電荷が引き抜かれる速度が遅くなる一方、周辺回路用電源電圧ＶＤＤで生成されるプリアンプ活性化信号ＰＡＥの遅延量は小さいので、データ線対ＤＬ，／ＤＬ間の電位差が小さなうちにプリアンプ６５が活性化されてしまうという誤動作を起こすことがあり、タイミングマージンが不足していた。この対策として、プリアンプ活性化信号ＰＡＥの遅延量を大きくすると、動作周波数が低くなってしまう。
【００８８】
ｅＲＡＭ（ｅｍｂｅｄｄｅｄ  ＲＡＭ）などのようなバス幅が大きいメモリでは、１バイト（８本のデータ線）単位で書換えを禁止できるライトマスク機能が必要であり、データ線対ＤＬ，／ＤＬの両方を「Ｈ」レベルにすることで書換えを禁止することができる。しかし、列選択線ＣＳＬが周辺回路用電源電圧ＶＤＤで駆動される場合、アレイ用電源電圧ＶＤＤＳが低くなり、周辺回路用電源電圧ＶＤＤが高くなってそれらの大小関係が（アレイ用電源電位ＶＤＤＳ）＜（周辺回路用電源電位ＶＤＤ−しきい値電位Ｖｔｈｎ）になると、ビット線ＢＬ，／ＢＬには（周辺回路用電源電位ＶＤＤ−しきい値電位Ｖｔｈｎ）の電位が伝わって、書換禁止動作時にセンスアンプ２２に保持されているデータが破壊されてしまう可能性があり、動作マージンが不足していた。
【００８９】
したがって、従来のＤＲＡＭでは、列選択ゲート１５１に接続される列選択線を１本の列選択線ＣＳＬで構成していたため、アレイ用電源電圧ＶＤＤＳおよび周辺回路用電源電圧ＶＤＤのうち一方の電源電圧が低く、同時に他方の電源電圧が高くなるとタイミングマージンおよび動作マージンが極端に少なくなっていた。
【００９０】
しかし、この実施の形態３では、列選択ゲート１２１に接続される列選択線ＣＳＬＬをアレイ用電源電圧ＶＤＤＳで駆動し、列選択線ＣＳＬＵを周辺回路用電源電圧ＶＤＤで駆動することによって、一方の電源電圧が低くなり、同時に他方の電源電圧が高くなった場合においても、タイミングマージンおよび動作マージンが極端に少なくなることが防止される。これにより、タイミングマージンおよび動作マージンが大きく、動作の高速化と安定化が可能な半導体記憶装置が実現できる。
【００９１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９２】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数組の第１および第２のビット線とを含むメモリアレイと、各第１および第２のビット線に対応して設けられ、対応のビット線間に生じた電位差を第１の電源電位および基準電位の電位差に増幅するセンスアンプと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、そのワード線に対応する各メモリセルを活性化させる行デコーダと、複数組の第１および第２のビット線に共通に設けられ、予め第２の電源電位に充電された第１および第２の読出データ線と、それぞれ複数組の第１および第２のビット線に対応して設けられた複数の読出列選択線と、読出動作時において、列アドレス信号に従って複数の読出列選択線のうちのいずれかの読出列選択線を選択し、選択した読出列選択線を第２の電源電位にする読出列デコーダと、各第１および第２のビット線に対応して設けられ、読出列デコーダによって対応の読出列選択線が第２の電源電位にされたことに応じて、対応の第１および第２のビット線の電位差を第１および第２の読出データ線に伝達させる読出列選択ゲートと、第１および第２の読出データ線の電位差に基づいて、行デコーダおよび列デコーダによって選択されたメモリセルのデータ信号を読出す読出回路とが設けられる。読出列選択ゲートは、第１の読出データ線と基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の第１のビット線に接続され、他方のトランジスタのゲート電極が対応の読出列選択線に接続された第１および第２のトランジスタと、第２の読出データ線と基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲート電極が対応の第２のビット線に接続され、他方のトランジスタのゲート電極が対応の読出列選択線に接続された第３および第４のトランジスタとを含む。したがって、読出列選択ゲートに接続されるビット線対を第１の電源電位で駆動し、読出列選択線を第２の電源電位で駆動することによって、第１の電源電位が低くなり、同時に第２の電源電位が高くなった場合においても、タイミングマージンは十分に確保される。これにより、タイミングマージンが大きく、動作の高速化と安定化が可能な半導体記憶装置が実現できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＤＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したＤＲＡＭのレイアウト図である。
【図３】図２に示したメモリマット１１の構成を示すブロック図である。
【図４】図３に示したメモリブロックＭＢの構成を示す図である。
【図５】図３に示したセンスアンプ帯ＳＡ２の１つの列の構成を詳細に示す回路図である。
【図６】図２に示したデコーダ帯単位回路１５の構成を示すブロック図である。
【図７】図２に示したデータパス帯単位回路１６の構成を示すブロック図である。
【図８】この発明の実施の形態２によるＤＲＡＭのレイアウト図である。
【図９】図８に示したメモリマット８１に設けられたセンスアンプ帯ＳＡ２の１つの列の構成を詳細に示す回路図である。
【図１０】図８に示したデータパス帯単位回路８２の構成を示すブロック図である。
【図１１】この発明の実施の形態３によるＤＲＡＭのレイアウト図である。
【図１２】図１１に示したメモリマット１１１に設けられたセンスアンプ帯ＳＡ２の１つの列の構成を詳細に示す回路図である。
【図１３】図１１に示したデコーダ帯単位回路１１２の構成を示すブロック図である。
【図１４】図１１に示したデータパス帯単位回路１１３の構成を示すブロック図である。
【図１５】実施の形態３の比較例を示す回路図である。
【符号の説明】
１  クロック発生回路、２  行および列アドレスバッファ、３  行デコーダ、４  列デコーダ、５  メモリアレイ、６  センスアンプ＋入出力制御回路、７  書込回路、８  読出回路、９  ＶＤＣ、１１，８１，１１１  メモリマット、１２  中央制御帯、１３  デコーダ帯、１４  データパス帯、１５，１１２  デコーダ帯単位回路、１６，８２，１１３  データパス帯単位回路、ＣＳＬＷ  書込列選択線、ＣＳＬＲ  読出列選択線、ＷＬ  ワード線、ＤＬＷＰ  書込データ線対、ＤＬＲＰ  読出データ線対、ＭＡ１〜ＭＡｎ  メモリアレイ、ＳＡ１〜ＳＡｎ＋１  センスアンプ帯、ＭＢ  メモリブロック、ＳＢ  センスブロック、ＭＣメモリセル、ＢＬ，／ＢＬ  ビット線、Ｑ，２５〜２９，３３〜４５，９２〜９５，１２２〜１２５，１５２，１５３  ＮチャネルＭＯＳトランジスタ、Ｃ  キャパシタ、／ＤＬＷ，ＤＬＷ  書込データ線、／ＤＬＲ，ＤＬＲ  読出データ線、２１，４６，６１  イコライザ、２２  センスアンプ、２３  読出列選択ゲート、２４，９１  書込列選択ゲート、３０〜３２，６２〜６４  ＰチャネルＭＯＳトランジスタ、５１  行デコーダ単位回路、５２，５５  レベルシフタ、５３  ワードドライバ、５４，５７，１３１，１３４  列デコーダ単位回路、５６，５８，１３３，１３５  ＣＳＬドライバ、６５  プリアンプ、６６，６９，１０２  論理ゲート回路、６７，６８，７０，１０１，１０３  フリップフロップ回路、７１，１４１  ライトドライバ、ＺＷＭ  ライトマスク線、１０４  ライトマスクドライバ、ＣＳＬＬ，ＣＳＬＵ，ＣＳＬ  列選択線、ＤＬＰ  データ線対、ＤＬ，／ＤＬ  データ線、１２１，１５１  列選択ゲート。
【図１】
2004234810.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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