(57)【要約】【課題】半導体基板内部の残留応力を低減するとともにゲート絶縁膜の膜質の改善が可能なデュアルゲート絶縁膜構造を備えた半導体装置の製造方法を提供する。【解決手段】本半導体装置の製造方法は、シリコン基板１の主表面に第１および第２の能動領域１０，２０を形成する工程と、シリコン基板１の主表面上に第１熱酸化膜３ａを形成する工程と、第１熱酸化膜３ａの所定部位を選択的に除去することにより、第２の能動領域２０を露出せしめる工程と、第１および第２の能動領域１０，２０上に第２熱酸化膜３ｂを形成する工程と、第２熱酸化膜３ｂの形成温度以上の温度にて、第１および第２熱酸化膜３ａ，３ｂにアニール処理を施す工程と、このアニール処理が施された第１および第２熱酸化膜３ａ，３ｂが介在するように第１および第２のゲート電極６ａ，６ｂを形成する工程とを含んでいる。【選択図】        図６
2004335566.tif 000002
【特許請求の範囲】
【請求項１】
異なる膜厚のゲート絶縁膜を含む電界効果トランジスタを備えた半導体装置の製造方法であって、
半導体基板の主表面にトレンチ分離膜を形成することにより、第１および第２の能動領域を形成する工程と、
前記第１および第２の能動領域上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の所定部位を選択的に除去することにより、前記第２の能動領域を露出せしめる工程と、
前記第１および第２の能動領域上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の形成温度以上の温度にて、前記第１および第２の絶縁膜にアニール処理を施す工程と、
このアニール処理が施された前記第１および第２の絶縁膜が介在するように前記第１の能動領域上に第１のゲート電極を形成し、このアニール処理が施された前記第２の絶縁膜が介在するように前記第２の能動領域上に第２のゲート電極を形成する工程と、
を備えた、半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜の形成温度は、１０００℃未満である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜は、ウェット雰囲気中にて熱酸化処理が施されることによって形成される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記アニール処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法にて行なわれる、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記アニール処理は、不活性ガス雰囲気中にて行なわれる、請求項１から４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より特定的には、デュアルゲート絶縁膜構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、異なる膜厚のゲート絶縁膜を含む電界効果トランジスタを同一半導体基板上に備えた半導体装置が一般化しつつある。この構造は、一般にデュアルゲート絶縁膜構造と呼ばれ、駆動電圧の異なる電界効果トランジスタを同一半導体基板上に混載するのに適した構造である。
【０００３】
このデュアルゲート絶縁膜構造を有する半導体装置の製造方法に関する文献として、特開２０００−２４３８５６号公報（特許文献１）や特開２００２−２４６４８０号公報（特許文献２）がある。
【０００４】
このうち、特許文献１に開示のデュアルゲート絶縁膜構造を有する半導体装置の製造方法は、第１および第２の能動領域上に第１の誘電層を形成し、パターン化したレジスト膜を用いて第１の誘電層の一部を除去して第２の能動領域を露出させ、レジスト膜を除去し、その後、第２の能動領域上に第２の誘電層を形成するものである。
【０００５】
また、特許文献２に開示のデュアルゲート絶縁膜構造を有する半導体装置の製造方法は、第１および第２の能動領域上に窒化膜とＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化膜を順次堆積した後、フォトリソグラフィ工程によってパターニングされたＣＶＤ酸化膜をマスクとして第２の能動領域の半導体基板表面を露出させ、この部分のみに選択的に第１熱酸化膜を形成し、その後第１の能動領域の半導体基板表面を露出させてその表面露出部分に第２熱酸化膜を形成するものである。
【０００６】
【特許文献１】
特開２０００−２４３８５６号公報
【０００７】
【特許文献２】
特開２００２−２４６４８０号公報
【０００８】
【発明が解決しようとする課題】
近年の半導体装置の微細化に伴い、素子分離構造としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を採用することが一般化しつつある。素子分離構造としてＳＴＩ構造を採用した場合には、トレンチ分離膜の形成後に行なわれるゲート絶縁膜の形成工程において、半導体基板内部のトレンチ分離膜の側壁部が酸化されて体積膨張が生じ、その結果半導体基板の内部に残留する内部応力が増大する傾向がある。加えて、能動領域の微細化に伴い、局所的に半導体基板の内部応力が顕在化する問題も生じている。さらには、半導体装置の微細化に伴ってゲート絶縁膜の薄膜化が進んでおり、精度よくゲート絶縁膜を形成するためには低温処理化せざるを得ず、結果としてゲート絶縁膜の形成工程自体で得られていたアニール効果、すなわち内部応力を緩和する効果が薄れることとなっている。このため、半導体基板中の内部応力は従来に比べて増大する傾向にある。
【０００９】
これらの内部応力は、半導体基板内部における結晶欠陥の発生を誘発し、接合リークの増大やトランジスタのソース−ドレイン間のリーク電流の増大を引き起こす原因となっている。このため、歩留まりの低下や信頼性の低下の要因となっていた。また、これらの内部応力によって生じる結晶の歪みにより、電子移動度（モビリティ）も低下する傾向にあり、この結果、特に能動領域幅の狭いトランジスタにおいて駆動能力の低下が生じるという問題も発生している。
【００１０】
一方、ゲート絶縁膜の形成工程を低温処理化した場合には、ゲート絶縁膜の膜質の劣化も問題となる。膜質の劣化は、歩留まりの低下や信頼性の低下の原因にもなる。さらには、上述の内部応力によってトレンチ分離膜の端部近傍における膜質がさらに著しく劣化するという問題も有しており、トランジスタのゲートリーク電流の増大や絶縁破壊の原因となっている。このため、歩留まりの低下や信頼性の低下に拍車を掛けることとなっている。
【００１１】
したがって、本発明は、上述の問題点を解決すべくなされたものであり、半導体基板内部の残留応力を低減するとともにゲート絶縁膜の膜質の改善が可能なデュアルゲート絶縁膜構造を備えた半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に基づく半導体装置の製造方法は、異なる膜厚のゲート絶縁膜を含む電界効果トランジスタを備えた半導体装置の製造方法であって、以下の工程を備えている。
（ａ）半導体基板の主表面にトレンチ分離膜を形成することにより、第１および第２の能動領域を形成する工程。
（ｂ）第１および第２の能動領域を覆うように、半導体基板の主表面上に第１の絶縁膜を形成する工程。
（ｃ）第１の絶縁膜の所定部位を選択的に除去することにより、第２の能動領域を露出せしめる工程。
（ｄ）第１および第２の能動領域上に、第２の絶縁膜を形成する工程。
（ｅ）第２の絶縁膜の形成温度以上の温度にて、第１および第２の絶縁膜にアニール処理を施す工程。
（ｆ）このアニール処理が施された第１および第２の絶縁膜が介在するように第１の能動領域上に第１のゲート電極を形成し、このアニール処理が施された第２の絶縁膜が介在するように第２の能動領域上に第２のゲート電極を形成する工程。
【００１３】
【発明の実施の形態】
以下、本発明の一実施の形態について、図を参照して説明する。
【００１４】
図１ないし図６は、本発明の一実施の形態における半導体装置の製造方法を模式的に示した第１ないし第６工程図である。これらを参照して、本実施の形態における半導体装置の製造方法について、工程順に区分して詳細に説明する。なお、本実施の形態における半導体装置の製造方法は、半導体基板の主表面にアレイ状に電界効果トランジスタを形成する場合を例示するものである。
【００１５】
図１に示すように、まず第１工程として、半導体基板であるシリコン基板１にトレンチ分離膜２を形成することにより、第１の能動領域１０および第２の能動領域２０を形成する。ここで、第１の能動領域１０は、後工程においてゲート酸化膜の膜厚が比較的大きい第１の電界効果トランジスタ１２（図６参照）が形成される領域である。また、第２の能動領域２０は、後工程においてゲート酸化膜の膜厚が比較的小さい電界効果トランジスタ２２（図６参照）が形成される領域である。
【００１６】
この第１工程としては、通常のＳＴＩ構造の製造プロセスが採用可能である。具体的には、まずシリコン基板１の主表面直上にパッド酸化膜を形成し、このパッド酸化膜上にポリシリコン層とシリコン窒化膜とを順次堆積することにより、パッド酸化膜／ポリシリコン層／シリコン窒化膜からなる３層の積層膜（図示せず）を形成する。つづいて、フォトリソグラフィ技術を用いて、シリコン窒化膜上に所望の形状にパターニングされたレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして上記３層の積層膜を部分的にエッチングすることにより、トレンチ分離膜２を形成する領域のシリコン基板１の主表面を選択的に露出させる。そして上記レジスト膜を除去する。
【００１７】
次に、シリコン基板１の主表面上に残存している上記３層の積層膜のうち、最上層に位置するシリコン窒化膜をマスクとしてシリコン基板１をドライエッチングし、シリコン基板１の主表面にトレンチを形成する。こうして形成されたトレンチの側壁酸化を行なった後、ＣＶＤ法を用いてシリコン酸化膜を堆積することにより、トレンチ内部を埋め込む。そしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化を行なった後、シリコン基板１上に残存する上記３層の積層膜を除去することにより、図１に示す如くのトレンチ分離膜２が形成される。このトレンチ分離膜２によって、シリコン基板１が第１の能動領域１０と第２の能動領域２０とに区画される。
【００１８】
なお、通常のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスを採用する場合には、このトレンチ分離膜２の形成工程後にｐウェル領域とｎウェル領域の形成工程であるイオン注入工程が付加される。
【００１９】
次に、図２に示すように、第２工程として、第１の能動領域１０および第２の能動領域２０上に第１の絶縁膜としての第１熱酸化膜３ａを形成する。第１熱酸化膜３ａは、図１に示すシリコン基板１を酸素雰囲気中で熱処理することによって形成される。この熱酸化処理としては、炉（ファーネス）を用いた熱処理やＲＴＡと呼ばれるランプ方式の熱処理によって行われる。本工程で形成する第１熱酸化膜３ａの膜厚としては、代表的には２０ｎｍ以下程度である。また、上記熱酸化処理の処理温度は、概ね７００℃〜１１００℃程度が一般的であるが、近年の半導体装置の微細化に伴う低温処理化の要請により、好ましくは７００℃〜１０００℃程度にて行なう。
【００２０】
本熱酸化処理をウェット処理にて行なう場合には、雰囲気として酸素と水蒸気の混合気が採用される。また、本熱酸化処理をドライ処理にて行なう場合には、雰囲気として酸素が採用される。なお、トレンチ分離膜２とシリコン基板１との界面（特にトレンチ分離膜２の側壁部分）における望ましくない酸化の進行を抑制するためには、ウェット処理を採用することが好ましい。このようにすれば、シリコン基板１中に残留する内部応力を比較的小さく抑制することが可能になる。
【００２１】
次に、図３に示すように、第３工程として、上記第１熱酸化膜３ａの所定部位を選択的に除去することにより、第２の能動領域２０を露出させる。第２の能動領域２０を露出させる具体的な方法としては、たとえば、第１熱酸化膜３ａ上にパターニングされたレジスト膜４を形成し、このレジスト膜４をマスクとしてエッチングし、第２の能動領域２０上に位置する第１熱酸化膜３ａを除去することによって行なわれる。なお、上記エッチング処理が終了した後には、不要となったレジスト膜４を除去する。
【００２２】
次に、図４に示すように、第４の工程として、第１の能動領域１０および第２の能動領域２０上に、第２の絶縁膜としての第２熱酸化膜３ｂを形成する。第２熱酸化膜３ｂは、図３に示すシリコン基板１からレジスト膜４を除去した後に、酸素雰囲気中で上記シリコン基板を熱処理することによって形成される。この熱酸化処理としては、第１熱酸化膜３ａの形成工程と同様に、炉を用いた熱処理やＲＴＡと呼ばれるランプ方式の熱処理によって行われる。本工程で形成する第２熱酸化膜３ｂの膜厚としては、代表的には２０ｎｍ程度以下であるが、より好ましくは５ｎｍ以下とする。このように、第２熱酸化膜３ｂを５ｎｍ以下の膜厚とすることにより、近年の半導体装置の微細化に対応したゲート薄膜の形成が可能になる。
【００２３】
また、上記熱酸化処理の処理温度は、概ね７００℃〜１１００℃程度が一般的であるが、より好ましくは７００℃〜１０００℃程度にて行なう。このように１０００℃以下にて第２熱酸化膜３ｂを形成することにより、近年の半導体装置の微細化に伴う低温処理化に対応することが可能になるとともに、後述する応力緩和のためのアニール処理によって得られる効果も顕著となる。
【００２４】
上記第１熱酸化膜３ａの形成工程と同様に、本熱酸化処理をウェット処理にて行なう場合には、雰囲気として酸素と水蒸気の混合気が採用される。また、本熱酸化処理をドライ処理にて行なう場合には、雰囲気として酸素が採用される。なお、トレンチ分離膜２とシリコン基板１との界面（特にトレンチ分離膜２の側壁部分）における望ましくない酸化の進行を抑制するためには、ウェット処理を採用することが好ましい。このようにすれば、シリコン基板１中に残留する内部応力を比較的小さくすることが可能になる。
【００２５】
なお、上記の第３工程にあっては、第１の能動領域１０上に予め形成された第１熱酸化膜３ａから連続的に上下方向に向かって延びるように第２熱酸化膜３ｂが成長する。すなわち、第１の能動領域１０上には、第１熱酸化膜３ａおよび第２熱酸化膜３ｂからなる複層の熱酸化膜が形成される。一方、第２の能動領域２０上に形成される第２熱酸化膜３ｂは、シリコン基板１の主表面に新たに形成される膜であり、結果として第２の能動領域２０上には、第２熱酸化膜３ｂのみからなる単層の熱酸化膜が形成されることになる。
【００２６】
また、上記の第３工程にあっては、第２の絶縁膜として第２熱酸化膜３ｂに代えてシリコン酸窒化膜を採用することも可能である。この場合には、たとえば亜酸化窒素雰囲気中において上記シリコン基板１に熱窒化処理を施すことにより、シリコン酸窒化膜の形成が行なわれる。この場合の熱窒化処理の処理温度は、概ね９００℃〜１０００℃程度が一般的である。シリコン酸窒化膜を形成する他の熱窒化法としては、アンモニア雰囲気中における熱窒化処理や、一酸化窒素雰囲気中における熱窒化処理などを採用することも可能である。
【００２７】
本実施の形態における半導体装置の製造方法にあっては、この第２熱酸化膜３ｂの形成工程後に、シリコン基板１内部に残留する内部応力の緩和と、第１熱酸化膜３ａおよび第２熱酸化膜３ｂの膜質の改善とを図るために、アニール処理が行なわれる。このアニール処理は、第２熱酸化膜３ｂの形成温度以上の温度にて行なわれる。たとえば、第２熱酸化膜３ｂの形成温度が９００℃である場合には、アニール処理の処理温度としては、９００℃以上の温度が設定される。
【００２８】
より好ましくは、上記アニール処理はＲＴＡ法にて行なわれる。ＲＴＡ法は、炉を用いたアニール処理に比べ短時間で処理が完了する。このため、本アニール処理前にシリコン基板１に注入された不純物の再拡散を精度よく制御することが可能になる。このため、ＲＴＡ法を用いてアニール処理を行なうことにより、微細化に伴うショートチャネル効果の発生を効果的に抑制することができるようになる。
【００２９】
ＲＴＡにて上記アニール処理を行なう場合には、窒素ガスやアルゴンガスなどの不活性ガス雰囲気中にて行なうことが好ましい。このように不活性ガスを用いることにより、シリコン基板１の再酸化を防止することが可能になる。
【００３０】
次に、図５に示すように、第５工程として、アニール処理が施された第１および第２熱酸化膜３ａ，３ｂが介在するように第１の能動領域１０上に第１のゲート電極６ａを形成し、アニール処理が施された第２熱酸化膜３ｂが介在するように第２の能動領域２０上に第２のゲート電極６ｂを形成する。具体的には、第２熱酸化膜３ｂ上にポリシリコン層をＣＶＤ法によって形成し、このポリシリコン層６上にパターニングされたレジスト膜を形成する。そしてこのレジスト層をマスクとしてポリシリコン層６を部分的にエッチングすることにより、ゲート電極６ａ，６ｂを形成する。
【００３１】
次に、図６に示すように、第６の工程として、第１および第２の能動領域１０，２０に不純物を注入することによりソース／ドレイン領域８を形成し、ゲート電極６ａの直下に位置する部分の第１および第２熱酸化膜３ａ，３ｂと、ゲート電極６ｂの直下に位置する部分の第１熱酸化膜３ｂとを残して、第１および第２熱酸化膜３ａ，３ｂをシリコン基板１から除去し、ゲート電極６ａ，６ｂの側壁にサイドウォール絶縁膜７を形成することにより、第１および第２の電界効果トランジスタ１２，２２を形成する。以上により、図６に示す如くの膜厚の異なるゲート絶縁膜を有する電界効果トランジスタを備えた半導体装置が製造される。
【００３２】
上記製造方法を用いて製造された半導体装置においては、図６に示すように、第１の能動領域１０に形成される第１の電界効果トランジスタ１２が、第１熱酸化膜３ａおよび第２熱酸化膜３ｂからなる複層の第１ゲート酸化膜１１を有することになり、第２の能動領域２０に形成される第２の電界効果トランジスタ２２が、第２熱酸化膜３ｂのみからなる単層の第２ゲート酸化膜２１を有することになる。すなわち、第１の電界効果トランジスタ１２は、第２の電界効果トランジスタよりも第１熱酸化膜３ａ分だけ厚みの大きいゲート絶縁膜を有することになる。このため、第１の電界効果トランジスタ１２は、第２の電界効果トランジスタ２２よりも大きいゲート駆動電圧を要することになる。
【００３３】
上記において説明した本実施の形態における半導体装置の製造方法の特徴的な工程を要約すれば、本半導体装置の製造方法は、（ａ）半導体基板としてのシリコン基板１の主表面にトレンチ分離膜２を形成することにより、第１および第２の能動領域１０，２０を形成する工程と、（ｂ）第１および第２の能動領域１０，２０を覆うように、シリコン基板１の主表面上に第１の絶縁膜としての第１熱酸化膜３ａを形成する工程と、（ｃ）第１熱酸化膜３ａの所定部位を選択的に除去することにより、第２の能動領域２０を露出せしめる工程と、（ｄ）第１および第２の能動領域１０，２０上に、第２の絶縁膜としての第２熱酸化膜３ｂを形成する工程と、（ｅ）第２熱酸化膜３ｂの形成温度以上の温度にて、第１および第２熱酸化膜３ａ，３ｂにアニール処理を施す工程と、（ｆ）このアニール処理が施された第１および第２熱酸化膜３ａ，３ｂが介在するように第１の能動領域１０上に第１のゲート電極６ａを形成し、このアニール処理が施された第２熱酸化膜３ｂが介在するように第２の能動領域２０上に第２のゲート電極６ｂを形成する工程とを含んでいる。
【００３４】
本製造方法を用いてデュアルゲート絶縁膜構造を有する半導体装置を製造することにより、シリコン基板１内に残留する内部応力を効果的に緩和することが可能になる。特に、トレンチ分離膜２の側壁部分におけるシリコン基板１の内部応力を効果的に緩和することが可能になる。
【００３５】
従来においては、第１および第２のゲート電極６ａ，６ｂの形成工程前にアニール処理が別途付加されることなく、第１および第２のゲート電極６ａ，６ｂの形成工程後に行なわれるソース／ドレイン領域８のアニール処理と兼用するかたちで応力緩和のためのアニール処理が行なわれていた。しかしながら、ゲート絶縁膜となるべき第１および第２熱酸化膜３ａ，３ｂが第１および第２のゲート電極６ａ，６ｂとシリコン基板１との間に挟まれた状態でアニール処理を行なっても有効には応力は緩和されない。また、近年の低温処理化により、ソース／ドレイン領域８のアニール処理にて十分な応力緩和効果を得ることは極めて困難である。このため、依然としてシリコン基板１中に内部応力が残留した状態のままとなる場合が多く、結果として、歩留まりの低下や信頼性の低下の要因となっていた。
【００３６】
しかしながら、本実施の形態における半導体装置の製造方法においては、第２熱酸化膜３ｂの形成工程後でかつゲート電極６ａ，６ｂの形成工程前に追加された付加的なアニール処理工程により、第１熱酸化膜３ａを形成することによって生じたシリコン基板１中の内部応力が緩和されるため、十分な応力緩和効果が得られるようになる。この結果、シリコン基板１内部における結晶欠陥の発生を有効に抑止することが可能になり、接合リークの低減やソース−ドレイン間のリーク電流の低減が図られるようになる。また、内部応力による結晶の歪みも低減されるため、電子移動度も増大する。
【００３７】
さらには、応力緩和のためのアニール処理は、第１熱酸化膜３ａおよび第２熱酸化膜３ｂの膜質の改善にも寄与する。このため、本アニール処理を付加することにより、電界効果トランジスタのゲートリーク電流の低減や絶縁破壊の防止も図れるようになる。
【００３８】
以上のように、本実施の形態における半導体装置の製造方法を採用することにより、各種電気特性の改善が図られるとともに、歩留まりが高くかつ信頼性に優れたデュアルゲート絶縁膜構造を備えた半導体装置を提供することが可能になる。
【００３９】
本実施の形態の如くの半導体装置の製造方法を用いた場合には、特に能動素子領域が微細に設計された半導体装置において、その効果が顕著となる。たとえば、能動領域幅が１μｍ程度以下の半導体装置においては、残留応力による電気特性への影響が大きいため、本実施の形態の如くの半導体装置の製造方法を用いることによって得られる電気特性の改善の効果は非常に大きいものとなる。能動領域幅が１μｍ以下に設計される半導体装置としては種々のものが考えられるが、一例を挙げるとたとえば高密度のＳＲＡＭ（Ｓｔａｔｉｓｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などが考えられる。このＳＲＡＭでは、個々のゲート領域が４方向からストレスを受けるため、その効果は顕著なものとなる。
【００４０】
また、上述の実施の形態における半導体装置の製造方法を採用する場合には、より好ましくは第２熱酸化膜３ｂの形成装置と、応力緩和のためのアニール処理装置とを同一の半導体製造装置にて連続的に行なえるように構成することが好ましい。このように構成することにより、製造効率の高効率化が図られるようになる。
【００４１】
なお、上述の実施の形態においては、電界効果トランジスタがアレイ状に配置されたいわゆるゲートアレイ構造を有する半導体装置に本発明を適用した場合を例示して説明を行なったが、本発明の適用対象は特にこれに限定されるものではない。たとえば、セルベース構造を有する半導体装置などにも当然に適用可能である。
【００４２】
このように、今回開示した上記実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００４３】
【発明の効果】
本発明によれば、デュアルゲート絶縁膜構造を備えた半導体装置の製造の際に、半導体基板内部に生ずる残留応力を大幅に低減することが可能になるとともに、ゲート絶縁膜の膜質改善が行なえるようになる。これにより、高性能で高信頼性の半導体装置を歩留まりよく製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体装置の製造方法を模式的に示した第１工程図である。
【図２】本発明の実施の形態における半導体装置の製造方法を模式的に示した第２工程図である。
【図３】本発明の実施の形態における半導体装置の製造方法を模式的に示した第３工程図である。
【図４】本発明の実施の形態における半導体装置の製造方法を模式的に示した第４工程図である。
【図５】本発明の実施の形態における半導体装置の製造方法を模式的に示した第５工程図である。
【図６】本発明の実施の形態における半導体装置の製造方法を模式的に示した第６工程図である。
【符号の説明】
１  シリコン基板、２  トレンチ分離膜、３ａ  第１熱酸化膜、３ｂ  第２熱酸化膜、４  レジスト膜、６ａ  第１のゲート電極、６ｂ  第２のゲート電極、７  サイドウォール絶縁膜、８  ソース／ドレイン領域、１０  第１の能動領域、１１  第１ゲート酸化膜、１２  第１の電界効果トランジスタ、２０  第２の能動領域、２１  第２ゲート酸化膜、２２  第２の電界効果トランジスタ。
【図１】
2004335566.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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