(57)【要約】【課題】記録・伝送を安定化しながら、復調を安定化できる変調装置、変調方法を提供する。【解決手段】各デジタルサム値（ＤＳＶ）制御ビットをそれぞれ挿入して、第１および第２の各データ列を出力する挿入部１１、１２を設ける。第１および第２の各データ列をそれぞれ可変長符号に変調して、第１および第２の各ＤＳＶ制御データ列としてそれぞれ出力する変調部１３を設ける。第１および第２の各ＤＳＶ制御データ列からＤＳＶ制御ビットを含む変換位置を検出する検出部１４を設ける。第１および第２の各ＤＳＶ制御データ列の各変換位置が互いに同じか否かを判定する判定部１５を設ける。第１および第２の各ＤＳＶ制御データ列を切り替え選択して出力する選択部１６を各変換位置が互いに同じ場合のみＤＳＶ制御データ列の選択切り替えを行なうように設ける。【選択図】  図１
2004326903.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータ列に第１のＤＳＶ制御ビットとして‘０’を挿入し第１のデータ列を作成するＤＳＶ制御ビット‘０’挿入手段と、
デジタルデータ列に第２のＤＳＶ制御ビットとして‘１’を挿入し第２のデータ列を作成するＤＳＶ制御ビット‘１’挿入手段と、
上記の第１のデータ列、第２のデータ列をそれぞれ可変長符号に変調して、第１および第２の各ＤＳＶ制御データ列としてそれぞれ出力する符号化変調手段と、
第１および第２の各ＤＳＶ制御データ列それぞれの変調において、ＤＳＶ制御ビットを含む変換位置を検出するＤＳＶ制御ビット変換位置検出手段と、
上記第１および第２の各ＤＳＶ制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段と、
上記第１および第２の各ＤＳＶ制御データ列を切り替え選択して出力するＤＳＶ制御データ列選択手段とを具備し、
前記ＤＳＶ制御データ列選択手段は、ＤＳＶ制御ビットを含む各変換位置が互いに同じ場合のみＤＳＶ制御データ列の選択切り替えを行い、ＤＳＶ制御ビット含む各変換位置が互いに異なる場合はＤＳＶ制御データ列の切り替えを停止するようになっていることを特徴とする変調装置。
【請求項２】
請求項１記載の変調装置において、
第１のデータ列、第２のデータ列をそれぞれ可変長符号に変調するための各変換テーブルを備え、
上記各変換テーブルは、デジタルデータ列の要素内の‘１’の個数と変換された符号語列の要素内の‘１’の個数とを、２で割ったときの余りがどちらも１あるいは０で互いに一致するものであり、
前記ＤＳＶ制御データ列選択手段は、ＤＳＶ制御ビットを２の倍数個含むデータ単位毎に、ＤＳＶ制御データ列の一方を選択し切り替えて出力するようになっていることを特徴とする変調装置。
【請求項３】
請求項１または２に記載の変調装置において、
前記制御ビット含む変換位置が同じ場合、ＤＳＶ制御ビットを含む変換位置から次のＤＳＶ制御ビットを含む変換位置の前までをＤＳＶを制御する単位区間とし、第１、第２の変調後データをＮＲＺＩ変調するＮＲＺＩ化手段と、
第１、第２それぞれの単位区間ＤＳＶを計算する区間ＤＳＶ計算手段と、
それら単位区間ＤＳＶとそれまでの累積ＤＳＶとを加算した値の絶対値を比較し、その小さい方に対応する変調データを選択し出力するＤＳＶ制御データ列の選択手段とを備えていることを特徴とする変調装置。
【請求項４】
デジタルデータ列に第１のＤＳＶ制御ビットとして‘０’を挿入し第１のデータ列を作成するＤＳＶ制御ビット‘０’挿入手段と、
デジタルデータ列に第２のＤＳＶ制御ビットとして‘１’を挿入し第２のデータ列を作成するＤＳＶ制御ビット‘１’挿入手段と、
上記の第１のデータ列、第２のデータ列をそれぞれ可変長符号に変調してＤＳＶ制御データ列としてそれぞれ出力する符号化変調手段と、
前記ＤＳＶ制御ビットを含む各変換位置が互いに同じ場合、ＤＳＶ制御ビットを含む変換位置から次のＤＳＶ制御ビットを含む変換位置の前までをＤＳＶを制御する単位区間とし、
第１、第２の変調後データを伝送用に変調して各伝送用データ列としてそれぞれ出力する伝送用変調手段と、
第１、第２の各伝送用データ列におけるそれぞれの単位区間ＤＳＶを計算する区間ＤＳＶ計算手段と、
それら単位区間ＤＳＶとそれまでの累積ＤＳＶとを加算した各加算値の絶対値を比較し、その小さい方に対応する伝送用データ列を選択し出力する伝送用データ列選択手段と、
第１および第２の各ＤＳＶ制御データ列それぞれの変調において、ＤＳＶ制御ビットを含む変換位置を検出するＤＳＶ制御ビット変換位置検出手段と、
上記第１および第２の各ＤＳＶ制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段とを備え、
前記伝送用データ列選択手段は、ＤＳＶ制御ビットを含む各変換位置が互いに同じ場合のみ伝送用データ列の選択切り替えを行い、ＤＳＶ制御ビット含む各変換位置が互いに異なる場合は伝送用データ列の切り替えを停止するようになっていることを特徴とする変調装置。
【請求項５】
請求項３または４に記載の変調装置において、
前記の可変長符号への変調は、基本データ長がｍビットのデジタルデータ列を、各変換テーブルを用いて基本符号長がｎビットの可変長符合に変換するものであり、
変調後から伝送用データ列を選択しデータ出力するまでの間、ＤＳＶ制御データ列を保存するためのデータ保持手段を、ＤＳＶ制御ビットを含む変換位置から次のＤＳＶ制御ビット含む変換位置の前までの符号数が取りうる（（ＤＳＶ制御ビットの挿入間隔＋ＤＳＶ制御ビット数）×ｎ÷ｍ＋（最大拘束長ｒ−１）×ｎ）ビット以上保存できるように備えていることを特徴とする変調装置。
【請求項６】
請求項３ないし５の何れか１項に記載の変調装置において、
伝送用データ列の選択切り替え時に、伝送用データ列における、単位区間の最後のデータと現在選択され出力しているデータの‘０’，‘１’とを比較する比較手段と、
前記比較結果が異なる場合は、現在選択され出力している区間ＤＳＶの符号を反転する区間ＤＳＶ符号反転手段、および、現在選択され出力している伝送用データ列の‘０’，‘１’を反転する伝送化データ反転手段とを具備することを特徴とする変調装置。
【請求項７】
請求項１ないし６の何れか１項に記載の変調装置において、
ＤＳＶ制御ビット変換位置検出手段は、可変長符号に変調するときの符号長を加算し、上記加算値が所定値を超えると、上記加算値から上記所定値を減算する加減算器と、上記加減算器の加算値が所定値を超えたか否かを比較により出力する比較器とを有し、上記加算値が所定値を超えた符号長が入力されたときを変換位置として検出するようになっていることを特徴とする変調装置。
【請求項８】
デジタルデータ列に第１のＤＳＶ制御ビットとして‘０’を挿入し第１のデータ列を作成するＤＳＶ制御ビット‘０’挿入手段と、
デジタルデータ列に第２のＤＳＶ制御ビットとして‘１’を挿入し第２のデータ列を作成するＤＳＶ制御ビット‘１’挿入手段と、
第１のデータ列、第２のデータ列をそれぞれ可変長符号に変調するための、デジタルデータ列の要素内の‘１’の個数と変換された符号語列の要素内の‘１’の個数とを、２で割ったときの余りがどちらも１あるいは０で互いに一致する各変換テーブルと、
前記ＤＳＶ制御ビット挿入後の第１のデータ列、第２のデータ列のそれぞれを、上記各交換テーブルによって可変長符号に変調する２つの符号化変調手段と、
ＤＳＶ制御ビットを２の倍数個含むデータ単位毎に、ＤＳＶ制御データ列の一方を選択し切り替えて出力するＤＳＶ制御データ列選択手段とを備えていることを特徴とする変調装置。
【請求項９】
デジタルデータ列に互いに異なる各ＤＳＶ制御ビットをそれぞれ挿入した各ＤＳＶ制御データ列を生成し、上記ＤＳＶ制御データ列から、各変換テーブルに基づいて各符号化データ列にそれぞれ変調し、上記各符号化データ列のＤＳＶをそれぞれ算出し、ＤＳＶが低減されるように上記各符号化データ列を切り替えて選択し出力する変調方法において、
上記各符号化データ列における、ＤＳＶ制御ビットを含む変換位置をそれぞれ検出し、
上記各符号化データ列における、一方の符号化データ列に変換位置が検出されたとき、他方の符号化データ列の同じ位置に変換位置が検出されたか否かを判定し、
上記の各符号化データ列における各変換位置が互いに異なるときは各符号化データ列の切り替え選択を停止することを特徴とする変調方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、変調装置および変調方法に関し、特にデータ転送や記録媒体への記録に適するようにＤＳＶ（デジタルサム値、Ｄｉｇｉｔａｌ  Ｓｕｍ  Ｖａｌｕｅ）制御を効率良く行いながらデータを変調する変調装置および変調方法に関するものである。
【０００２】
【従来の技術】
シリアルデータとしたデジタルデータ列を所定の伝送路に伝送したり、または例えば磁気ディスク、光ディスク、光磁気ディスク等の記録媒体に記録したりする際、伝送や記録に適するようにデジタルデータ列の変調が行われる。
【０００３】
このような変調方法の１つとして、ブロック符号化が知られている。このブロック符号化は、デジタルデータ列をｍ×ｉビットからなる単位（以下データ語という）にブロック化し、このデータ語を適当な符号則に従ってｎ×ｉビットからなる符号データ列に変換するものである。
【０００４】
このブロック符号化は、ｉ＝１のときには固定長符号となり、またｉが複数個選べるとき、すなわち１ないしｉｍａｘ（最大のｉ）の範囲の所定のｉを選択して変換したときには可変長符号となる。このように可変長化され、ブロック符号化された符号は可変長符号（ｄ，ｋ；ｍ，ｎ；ｒ）と表される。
【０００５】
ここで、ｉは拘束長と称され、ｉｍａｘはｒ（最大拘束長）となる。またｄは、連続する”１”の間に入る、”０”の最小連続個数、例えば０の最小ランを示し、ｋは連続する”１”の間に入る、”０”の最大連続個数、例えば０の最大ランを示している。
【０００６】
ところで、上述のようにして得られる可変長符号を、例えば光ディスクや光磁気ディスク等に記録する場合、コンパクトディスクやミニディスク等では可変長符号に対して、”１”が入力されたときに反転し、”０”が入力されたときは無反転とする、ＮＲＺＩ（Ｎｏｎ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ  Ｉｎｖｅｒｔｅｄ）変調を伝送用変調として行い、ＮＲＺＩ変調化された可変長符号（以下記録波形列という）に基づき記録を行っている。また他にも、ＩＳＯ規格の光磁気ディスクのように、記録変調したビット列を、ＮＲＺＩ変調を行なわずにそのまま記録波形列として記録を行なうシステムも知られている。
【０００７】
記録波形列の最小反転間隔をＴｍｉｎとし、最大反転間隔をＴｍａｘとするとき、線速方向に高密度記録を行なうためには、最小反転間隔Ｔｍｉｎは長い方が、すなわち最小ランｄは大きい方が良く、また、記録波形列からのクロックの再生の面からは、最大反転間隔Ｔｍａｘは短いほうが、すなわち最大ランｋは小さい方が望ましく、種々の変調方法が提案されている。
【０００８】
具体的には、例えば光ディスク、磁気ディスク、又は光磁気ディスク等において提案されている変調方式として、可変長ＲＬＬ（１−７）、固定長ＲＬＬ（１−７）、そして可変長であるＲＬＬ（２−７）などがある。
【０００９】
図９に可変長ＲＬＬ（１−７）の１例として、最小ランｄ＝１、最大ランｋ＝７、基本データ長がｍ＝２、基本符号長がｎ＝３、最大拘束長ｒ＝４である１７ＰＰ（Ｐａｒｉｔｙ  Ｐｒｅｓｅｒｖｅ）変調コードの変換テーブルの一部を示す。
【００１０】
上記変調では、各変換テーブルに従い、デジタルデータ列を符号化データ列へ変換するが、入力されたデジタルデータが複数の変換テーブルに当てはまる時は符号化長の大きな変換テーブルが選択され変換が行なわれる。
【００１１】
さらに、各変換テーブルに含まれる規則としては、パリティ保存性（Ｐａｒｉｔｙ  Ｐｒｅｓｅｒｖｅ）があり、これはデジタルデータ列の要素内の‘１’の個数と、変換される符号化データ列の要素内の‘１’の個数とを、それぞれ２で割った時の余りが、どちらも１あるいは０で互いに同一となるような変換規則である。
【００１２】
一方、前記のように記録媒体への記録、または、デジタルデータ列の伝送の際には、各媒体（伝送）に適した符号化変調が行われるが、これら変調された符号化データ列に直流成分が含まれていると、例えばディスク装置のサーボの制御におけるトラッキングエラーなどの、各種のエラー信号に変動が生じ易くなったり、あるいはジッタが発生し易くなったりする。従って、上記変調された符号化データ列には、直流成分をなるべく含まない方が良い。
【００１３】
そこで、特開平１１−１７７４３１号公報には、直流成分を低減するため、デジタルデータ列に対して、変調前にＤＳＶ値制御ビットを挿入して、可変長符合（ｄ，ｋ；ｍ，ｎ；ｒ）に変調する変調技術が記載されている。
【００１４】
上記ＤＳＶとは、記録、または伝送されるデータ列の各ビットの‘１’を＋１、‘０’を−１として符号を加算していったときの総和である。ＤＳＶはデータ列の直流成分の目安となる。ＤＳＶの絶対値を小さくなる、つまりゼロに近づけるように制御することは、データ列の直流成分を抑制して、上記データ列の記録や伝送を安定化できることを意味する。
【００１５】
また、上記ＤＳＶ制御では、前記のパリティ保存性の規則を適用すると、変調前に挿入するＤＳＶ制御ビットの‘０’、‘１’によって、変換される符号化データ列の要素内の‘１’の個数が偶数か奇数かを制御でき、従ってＤＳＶ制御ビットを変調前に挿入しても、変換後のＤＳＶ値の符号を制御可能となる。
【００１６】
【特許文献１】
特開平１１−１７７４３１号公報（公開日：１９９９年７月２日）
【００１７】
【発明が解決しようとする課題】
上記従来公報に記載のＤＳＶ制御では、入力のデジタルデータ列の各部分によって変換を行なう変換テーブルの符合長が異なるため、ＤＳＶ制御ビットを含むデジタルデータ列の変調では、挿入したＤＳＶ制御ビットが‘０’の場合と‘１’の場合とで、変換に用いる変換テーブルが異なり、変換符合長が異なることがある。
【００１８】
ＤＳＶ制御ビットを含むデジタルデータ列の各部分の変換符合長が互いに異なった場合、次の変調のために入力されるデジタルデータ列の先頭位置もＤＳＶ制御ビット＝‘０’の場合と‘１’の場合とで異なり、それぞれ異なる変換テーブルにて変換が行なわれる。
【００１９】
互いに異なる各ＤＳＶ制御ビットをそれぞれ含む各デジタルデータ列の変換符合長が異なる場合の変調例を図１４および図１５に示す。まず、１３ビットの入力されたデジタルデータ列に対して、ＤＳＶ制御ビットとして‘０’と‘１’とをそれぞれ先頭に挿入し、それぞれ図９に示す１７ＰＰ変調コードの変換テーブルに従い１７ＰＰ変調を行なう。
【００２０】
ＤＳＶ制御ビットに‘０’を挿入した第１のデジタルデータ列の変調では、第１のデジタルデータ列の変調は変換テーブル１１の変調となり出力の符号長は１２である。次の変調では変換テーブル５の変調となり出力の符号長は６である。
【００２１】
一方、ＤＳＶ制御ビットに‘１’を挿入した第２のデジタルデータ列の変調では、第２のデジタルデータ列の変調は変換テーブル２の変調となり変調時の出力符号長は３である。次の変調では変換テーブル５の変調となり出力の符号長は６である。
【００２２】
図１４（ａ）および図１４（ｂ）に示す例のような、入力データ列によっては、ＤＳＶ制御ビット＝‘０’の場合と‘１’の場合とでＤＳＶ制御ビットを含むデジタルデータ列の変換符合長が異なり、その後の変換の区切り（変換テーブルの変わり目）が、▲１▼および▲２▼のように連続して異なり、次のＤＳＶ制御ビットを含む変換においても変換の区切りが異なる場合がある。
【００２３】
このように変換の区切りが、第１のデジタルデータ列と第２のデジタルデータ列とで合っていない場合、ＤＳＶ制御を行なうためにＤＳＶ制御ビットを含むデジタルデータ列の切り替えを行なうと変調テーブルにない符号６０（図１５（ｃ）参照）となったり、最小ランや最大ランを守らない符合となったりするため、復調時に元のデジタルデータ列に復調できなくなってしまうという問題を有している。
【００２４】
本発明の目的は、そのような状況に鑑みてなされたもので、ＤＳＶ制御データの選択および切り替えを行ってはいけないＤＳＶ制御単位区間の境界を検出し、この境界ではＤＳＶ制御ビットを含むデジタルデータ列の切り替えを行なわないことを実現して、復調を安定化できる変調装置および変調方法を提供することである。
【００２５】
【課題を解決するための手段】
本発明の変調装置は、上記課題を解決するために、デジタルデータ列に第１のＤＳＶ制御ビットとして‘０’を挿入し第１のデータ列を作成するＤＳＶ制御ビット‘０’挿入手段と、デジタルデータ列に第２のＤＳＶ制御ビットとして‘１’を挿入し第２のデータ列を作成するＤＳＶ制御ビット‘１’挿入手段と、上記の第１のデータ列、第２のデータ列をそれぞれ可変長符号に変調して、第１および第２の各ＤＳＶ制御データ列としてそれぞれ出力する符号化変調手段と、第１および第２の各ＤＳＶ制御データ列それぞれの変調において、ＤＳＶ制御ビットを含む変換位置を検出するＤＳＶ制御ビット変換位置検出手段と、上記第１および第２の各ＤＳＶ制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段と、上記第１および第２の各ＤＳＶ制御データ列を切り替え選択して出力するＤＳＶ制御データ列選択手段とを具備し、前記ＤＳＶ制御データ列選択手段は、ＤＳＶ制御ビットを含む各変換位置が互いに同じ場合のみＤＳＶ制御データ列の選択切り替えを行い、ＤＳＶ制御ビット含む各変換位置が互いに異なる場合はＤＳＶ制御データ列の切り替えを停止するようになっていることを特徴としている。
【００２６】
上記構成によれば、切り替えを行なうと、記録や伝送されたデータ列から元のデータ列への復調ができなくなる（変調規則を守らない）という不都合を生じるＤＳＶ制御ビットを含む変換位置を、ＤＳＶ制御ビット変換位置検出手段と変換位置判定手段とによって検出できる。
【００２７】
よって、上記構成においては、上記の変換位置でのＤＳＶ制御データ列の切り替えを停止して、上記不都合を回避できるから、復調を安定化できる。
【００２８】
上記変調装置では、第１のデータ列、第２のデータ列をそれぞれ可変長符号に変調するための各変換テーブルを備え、上記各変換テーブルは、デジタルデータ列の要素内の‘１’の個数と変換された符号語列の要素内の‘１’の個数とを、２で割ったときの余りがどちらも１あるいは０で互いに一致するものであり、前記ＤＳＶ制御データ列選択手段は、ＤＳＶ制御ビットを２の倍数個含むデータ単位毎に、ＤＳＶ制御データ列の一方を選択し切り替えて出力するようになっていてもよい。
【００２９】
上記構成によれば、デジタルデータ列の要素内の‘１’の個数と変換された符号語列の要素内の‘１’の個数とを、２で割ったときの余りがどちらも１あるいは０で互いに一致する各交換テーブルが有するパリティ保存性の規則を利用し、ＤＳＶ制御ビットを２の倍数個含むＤＳＶ制御データ列単位区間で、ＤＳＶ制御を行なうことで、ＤＳＶ制御データ列切り替え時にＮＲＺＩ等の伝送用変調の変調規則を考慮せずに、上記切り替えを実行できる。
【００３０】
上記変調装置においては、前記制御ビット含む変換位置が同じ場合、ＤＳＶ制御ビットを含む変換位置から次のＤＳＶ制御ビットを含む変換位置の前までをＤＳＶを制御する単位区間とし、第１、第２の変調後データをＮＲＺＩ変調するＮＲＺＩ化手段と、第１、第２それぞれの単位区間ＤＳＶを計算する区間ＤＳＶ計算手段と、それら単位区間ＤＳＶとそれまでの累積ＤＳＶとを加算した値の絶対値を比較し、その小さい方に対応する変調データを選択し出力するＤＳＶ制御データ列の選択手段とを備えていてもよい。
【００３１】
上記構成によれば、ＮＲＺＩ化手段と区間ＤＳＶ計算手段と選択手段とを設けたことにより、ＮＲＺＩ変調した後においても、ＤＳＶ制御することができて、さらに復調を安定化できる。
【００３２】
本発明の他の変調装置は、前記課題を解決するために、デジタルデータ列に第１のＤＳＶ制御ビットとして‘０’を挿入し第１のデータ列を作成するＤＳＶ制御ビット‘０’挿入手段と、デジタルデータ列に第２のＤＳＶ制御ビットとして‘１’を挿入し第２のデータ列を作成するＤＳＶ制御ビット‘１’挿入手段と、上記の第１のデータ列、第２のデータ列をそれぞれ可変長符号に変調してＤＳＶ制御データ列として出力する符号化変調手段と、前記ＤＳＶ制御ビット含む変換位置が同じ場合、ＤＳＶ制御ビットを含む変換位置から次のＤＳＶ制御ビットを含む変換位置の前までをＤＳＶを制御する単位区間とし、第１、第２の変調後データを伝送用に変調して各伝送用データ列としてそれぞれ出力する伝送用変調手段と、第１、第２の各伝送用データ列におけるそれぞれの単位区間ＤＳＶを計算する区間ＤＳＶ計算手段と、それら単位区間ＤＳＶとそれまでの累積ＤＳＶとを加算した加算値の絶対値を比較し、その小さい方に対応する伝送用データ列を選択し出力する伝送用データ列選択手段と、第１および第２の各ＤＳＶ制御データ列それぞれの変調においてＤＳＶ制御ビットを含む変換位置を検出するＤＳＶ制御ビット変換位置検出手段と、上記第１および第２の各ＤＳＶ制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段と、前記伝送用データ列選択手段は、ＤＳＶ制御ビットを含む各変換位置が互いに同じ場合のみ伝送用データ列の選択切り替えを行い、ＤＳＶ制御ビット含む各変換位置が互いに異なる場合は伝送用データ列の切り替えを停止するようになっていることを特徴としている。
【００３３】
上記構成によれば、切り替えを行なうと、記録や伝送されたデータ列から元のデータ列への復調ができなくなる（変調規則を守らない）という不都合を生じるＤＳＶ制御ビットを含む変換位置を、ＤＳＶ制御ビット変換位置検出手段と変換位置判定手段とによって検出できる。
【００３４】
よって、上記構成においては、上記の変換位置での伝送用データ列の切り替えを停止して、上記不都合を回避できるから、復調を安定化できる。
【００３５】
また、上述した構成では、ＤＳＶ制御データ列の決定および切り替えを行なえる区間において効率良くＤＳＶ制御が可能となる。
【００３６】
上記変調装置においては、前記の可変長符号への変調は、基本データ長がｍビットのデジタルデータ列を、各変換テーブルを用いて基本符号長がｎビットの可変長符合に変換するものであり、変調後から伝送用データ列を選択しデータ出力するまでの間、ＤＳＶ制御データ列を保存するためのデータ保持手段を、ＤＳＶ制御ビットを含む変換位置から次のＤＳＶ制御ビット含む変換位置の前までの符号数が取りうる（（ＤＳＶ制御ビットの挿入間隔＋ＤＳＶ制御ビット数）×ｎ÷ｍ＋（最大拘束長ｒ−１）×ｎ）ビット以上保存できるように備えていてもよい。
【００３７】
上記構成によれば、上述したような構成としているので、区間ＤＳＶを計算する間のデータ保存領域を最小のサイズで構成することが可能となる。
【００３８】
上記変調装置では、伝送用データ列の選択切り替え時に、伝送用データ列における、単位区間の最後のデータと現在選択され出力しているデータの‘０’，‘１’とを比較する比較手段と、前記比較結果が異なる場合は、現在選択され出力している区間ＤＳＶの符号を反転する区間ＤＳＶ符号反転手段、および、現在選択され出力している伝送用データ列の‘０’，‘１’を反転する伝送用データ列反転手段とを具備することが望ましい。
【００３９】
上記構成によれば、ＮＲＺＩ変調規則を守りながら、ＤＳＶ制御ビットを含む伝送用データ列の切り替えることが実現可能となり、記録・伝送を安定化でき、復調も安定化できる。
【００４０】
上記変調装置においては、ＤＳＶ制御ビット変換位置検出手段は、可変長符号に変調するときの符号長を加算し、上記加算値が所定値を超えると、上記加算値から上記所定値を減算する加減算器と、上記加減算器の加算値が所定値を超えたか否かを比較により出力する比較器とを有し、上記加算値が所定値を超えた符号長が入力されたときを変換位置として検出するようになっていてもよい。
【００４１】
上記構成によれば、ＤＳＶ制御データを含む変換位置を検出することを、加減算器と比較器とから可能となるので、構成を簡素化できる。
【００４２】
本発明のさらに他の変調装置は、前記の課題を解決するために、デジタルデータ列に第１のＤＳＶ制御ビットとして‘０’を挿入し第１のデータ列を作成するＤＳＶ制御ビット‘０’挿入手段と、デジタルデータ列に第２のＤＳＶ制御ビットとして‘１’を挿入し第２のデータ列を作成するＤＳＶ制御ビット‘１’挿入手段と、第１のデータ列、第２のデータ列をそれぞれ可変長符号に変調するための、デジタルデータ列の要素内の‘１’の個数と変換された符号語列の要素内の‘１’の個数とを、２で割ったときの余りがどちらも１あるいは０で互いに一致する各変換テーブルと、前記ＤＳＶ制御ビット挿入後の第１のデータ列、第２のデータ列のそれぞれを上記各変換テーブルによって可変長符号に変調する２つの符号化変調手段と、ＤＳＶ制御ビットを２の倍数個含むデータ単位毎に、ＤＳＶ制御データ列の一方を選択し切り替えて出力するＤＳＶ制御データ列選択手段とを備えていることを特徴としている。
【００４３】
上記構成によれば、デジタルデータ列の要素内の‘１’の個数と変換された符号語列の要素内の‘１’の個数とを、２で割ったときの余りがどちらも１あるいは０で互いに一致する各交換テーブルが有するパリティ保存性の規則を利用し、ＤＳＶ制御ビットを２の倍数個含むＤＳＶ制御データ列単位区間で、ＤＳＶ制御を行なうことで、ＤＳＶ制御データ列切り替え時にＮＲＺＩ等の伝送用変調の変調規則を考慮せずに、かつ、ＤＳＶ制御データ列の切り替わりにて生じる不連続の修正のための手段が必要なく、上記切り替えを実行できる。
【００４４】
本発明の変調方法は、前記の課題を解決するために、デジタルデータ列に互いに異なる各ＤＳＶ制御ビットをそれぞれ挿入した各ＤＳＶ制御データ列を生成し、上記ＤＳＶ制御データ列から、各変換テーブルに基づいて各符号化データ列にそれぞれ変調し、上記各符号化データ列のＤＳＶをそれぞれ算出し、ＤＳＶが低減されるように上記各符号化データ列を切り替えて選択し出力する変調方法において、上記各符号化データ列における、ＤＳＶ制御ビットを含む変換位置をそれぞれ検出し、上記各符号化データ列における、一方の符号化データ列に変換位置が検出されたとき、他方の符号化データ列の同じ位置に変換位置が検出されたか否かを判定し、上記の各符号化データ列における各変換位置が互いに異なるときは各符号化データ列の切り替え選択を停止することを特徴としている。
【００４５】
上記方法によれば、切り替えを行なうと前述の不都合を生じる、ＤＳＶ制御ビットを含む各符号化データ列の変換位置を検出し、上記変換位置ではＤＳＶ制御データ列の切り替えを停止して、上記不都合を回避できるから、復調を安定化できる。
【００４６】
【発明の実施の形態】
本発明に係る変調装置および変調方法における実施の各形態の例を図１ないし図１３に基づいて以下にそれぞれ説明する。
【００４７】
（実施の第一形態）
本発明による変調装置の実施の第一形態例は、図１に示すように、ＤＳＶ制御ビット‘０’挿入部１１、ＤＳＶ制御ビット‘１’挿入部１２、各変調部１３、各ＤＳＶ制御ビット変換位置検出部１４、ＤＳＶ変換位置を判定するための変換位置判定部１５、および、ＤＳＶ制御データ列選択部１６を有している。
【００４８】
ＤＳＶ制御ビット‘０’挿入部１１では、入力データ列（デジタルデータ列）に第１のＤＳＶ制御ビットとして‘０’を所定の間隔で挿入し第１のデータ列を作成する。ＤＳＶ制御ビット‘１’挿入部１２では、データ列に第２のＤＳＶ制御ビットとして‘１’を所定の間隔で挿入し第２のデータ列を作成する。
【００４９】
２つの各変調部１３では、前記ＤＳＶ制御ビット挿入後の第１のデータ列、第２のデータ列それぞれを可変長符号であるＤＳＶ制御データ列（符号化データ列）にそれぞれ変調して出力すると共に、データ列での変換位置を示す変換クロックおよび変換した符号の変換符号長をそれぞれ出力する。
【００５０】
各ＤＳＶ制御ビット変換位置検出部１４では、第１、第２それぞれの変調において、ＤＳＶ制御ビットを含む変換の先頭の符号位置が、ＤＳＶ制御ビットを含む変換位置としてそれぞれ検出される。
【００５１】
変換位置判定部１５では、それぞれ検出された、前記第１、第２のＤＳＶ制御ビットを含む各変換位置が互いに同じ位置か否かを判定し、同じ場合にのみＤＳＶ制御データ列選択部１６に対し選択切り替えタイミングが指示される。
【００５２】
ＤＳＶ制御データ列選択部１６では、変換位置判定部１５からの選択切り替えタイミングの指示を受けた時のみ、前記の各変調部１３からの各ＤＳＶ制御データ列の一方を決定（選択）し切り替えを行い、次の切り替えタイミングまで選択したＤＳＶ制御データ列が出力される。
【００５３】
図２にＤＳＶ制御ビットを含む変換位置を検出する動作の一例を示す。上記動作例では、まず、１−１、１−２、‥、１−７、２−１、２−２、‥、２−７の１４ビットの入力データ列が入力される。
【００５４】
続いて、ＤＳＶ制御ビット‘０’挿入部１１にて、入力データ列の、任意のビット数に設定された例えば７ビットに対し１ビットの割合で、第１のＤＳＶ制御ビットとしての‘０’を挿入し第１のデータ列が作成される。同様に、ＤＳＶ制御ビット‘１’挿入部１２にて、第２のＤＳＶ制御ビットとしての‘１’を挿入し第２のデータ列が作成される。
【００５５】
第１のデータ列が入力された変調部１３では、例えば図９に示す１７ＰＰ変調コードの各変換テーブルに従って変調が行なわれ、例えば図２に示すように、第１のデータ列は先頭から各符号長３、３、６、６の各変換テーブルで変調がそれぞれ行なわれ、上記変調に対応したＤＳＶ制御データ列が出力される。
【００５６】
その後、第１のＤＳＶ制御ビットを含むＤＳＶ制御データ列が入力された変換位置検出部１４では、第１のＤＳＶ制御ビットを含む変換位置を後述の方法にて検出し、例えば３−１と３−１３の位置が各変換位置として検出される。
【００５７】
一方、第２のデータ列についても、同様に、先頭から各符号長６、３、６、６の各変換テーブルで変調がそれぞれ行なわれた場合を示す。第２のＤＳＶ制御ビットを含むＤＳＶ制御データ列が入力された変換位置検出部１４では、第２のＤＳＶ制御ビットを含む変換位置を検出し、例えば４−１と４−１０の位置が各変換位置として検出される。
【００５８】
第１、および第２のＤＳＶ制御ビットを含む各変換位置が互いに同じか否かを判定する、変換位置判定部１５においては、１番目の第１、および第２のＤＳＶ制御ビットを含む各変更位置は、変調後の符号の１ビット目で同じであり各変換位置が同じと判定される一方、２番目の第１、および第２のＤＳＶ制御ビットを含む各変更位置は、第１のＤＳＶ制御ビットを含む変換位置が１３ビット目で第２のＤＳＶ制御ビットを含む変換位置が１０ビット目であるため、各変換位置が互いに異なると判定される。
【００５９】
上記変調装置および変調方法を用いることにより、切り替えを行なえない、つまり切り替えを行なうと前述した不都合が生じる、ＤＳＶ制御単位区間の境界に隣接した変換位置を検出し、上記変換位置ではＤＳＶ制御データ列の切り替えを行なわない（停止した）ことを実現して、復調を安定化できる。
【００６０】
以下に、ＤＳＶ制御ビットを含む変換位置を検出するためのＤＳＶ制御ビット変換位置検出部１４について説明する。ＤＳＶ制御ビット変換位置検出部１４は、図３に示すように、実施の第一形態における構成の一例として、加減算器２１と比較器２２とを有している。
【００６１】
加減算器２１は、可変長符号に変調するときの符号長を加算し、上記加算値が所定値を超えると、上記加算値から上記所定値を減算するものである。比較器２２は、上記加減算器２１の加算値が所定値を超えたか否かの結果を比較により出力するものである。
【００６２】
よって、ＤＳＶ制御ビット変換位置検出部１４は、上記加算値が所定値を超えた符号長が入力されたときを変換位置として検出するようになっている。
【００６３】
次に、図４を用いて、図２の第２のデータ列に対する変調を行なう時に、変換位置を検出する動作例を説明する。比較器２２では、上記加算値が、ＤＳＶ制御ビットの挿入間隔（例えば７ビット）に対応する、可変長符号への変換後の平均符号長である、例えば１２ビットより大きいか否かの比較を行い、‘１２’より大きくなった箇所がＤＳＶ制御ビットを含む変換位置として検出される。
【００６４】
加減算器２１は変調部１３より変換タイミングを示す変換クロックと変換符号長を入力とし、変換クロックに合わせて変換符号長を加算して加算値を上記変換クロックに合わせて比較器２２に出力し、また、比較器２２から、入力された加算値が‘１２’より大きいという結果を受けて、上記加算値から‘１２’の減算を行なう。
【００６５】
例として、まず、加減算器２１の初期値として、本実施の第一形態では‘１２’を与えておき、１つ目の変換符号長‘６’を加え加算値は‘１８’となる。比較器２２では、加算値の‘１８’は‘１２’より大きいので、１つ目の位置がＤＳＶ制御ビットを含む変換位置として検出される。加減算器２１では、次のサイクルで‘１２’を上記加算値‘１８’から減算し、加算値は‘６’となる。
【００６６】
２つ目以降の変換においても同様の処理を行なうことで、ＤＳＶ制御ビットを含む変換位置の検出を各ＤＳＶ制御ビット変換位置検出部１４において行なうことが可能となる。
【００６７】
なお、上記１２ビットは、（挿入間隔７ビット＋ＤＳＶ制御ビット１ビット）＝８ビットに対し、基本データ長がｍビットのデータを基本符号長がｎビットに変換するため（本実施の形態の場合ｍ＝２、ｎ＝３）、（ＤＳＶ制御の挿入間隔ビット数＋ＤＳＶ制御ビット数）＊ｎ／ｍ、つまり８＊３／２＝１２ビットの計算により設定される。
【００６８】
（実施の第二形態）
本発明の変調装置な係る実施の第二形態における構成の一例は、図５に示すように、ＤＳＶ制御ビット‘０’挿入部１１、ＤＳＶ制御ビット‘１’挿入部１２、各変調部１３、各ＤＳＶ制御ビット変換位置検出部１４、変換位置判定部１５、各ＮＲＺＩ化部（伝送用変調手段）３１、各区間ＤＳＶ計算部３２、チャネルデータ列選択部３３を備えている。
【００６９】
なお、本実施の第二形態においては、上記実施の第一形態と同様な機能を有する各部材については、同一の部材番号を付与してそれらの説明を省いた。上記では、伝送用変調手段としてＮＲＺＩを用いた例を挙げたが、低周波数成分が抑制された記録や伝送に好適な変調方法であればよく、例えばＮＲＺ（Ｎｏ  Ｒｅｔｕｒｎ  ｔｏ  Ｚｅｒｏ）などが挙げられる。
【００７０】
次に、図６ないし図８を用いて、本実施の第二形態におけるＤＳＶ制御の動作例を説明する。入力データ列に対し、ＤＳＶ制御ビット‘０’挿入部１１にて、入力データ列の例えば７ビットに対し１ビットの割合でＤＳＶ制御ビットを挿入し、第１のＤＳＶ制御ビットとして‘０’を挿入し第１のデータ列が作成される。同様に、ＤＳＶ制御ビット‘１’挿入部１２にて、第２のＤＳＶ制御ビットとして‘１’を挿入し第２のデータ列が作成される。
【００７１】
各変調部１３では、前記実施の第一形態と同様に、図９に示す、例えば１７ＰＰ変調コードの各変換テーブルに従って変調が行なわれ、第１、第２それぞれの変調後の符号である各ＤＳＶ制御データ列がそれぞれ得られる。各変換位置検出部１４では第１、第２それぞれのＤＳＶ制御ビットを含む各変換位置がそれぞれ検出される。
【００７２】
各ＮＲＺＩ化部３１では、各変調部１３からの各ＤＳＶ制御データ列に対して、第１、第２それぞれのＮＲＺＩ変調を行い、ＮＲＺＩ化後の各チャネルデータ列がそれぞれ得られ、出力される。各区間ＤＳＶ計算部３２では、上記各チャネルデータ列から、ＤＳＶ制御ビットを含む変換位置から次のＤＳＶ制御ビットを含む変換位置の前までを単位区間として、この単位区間内のＤＳＶを計算し、第１のデータ列、第２のデータ列に対応した各区間ＤＳＶがそれぞれ算出される。
【００７３】
第１のデータ列に対応した、第１の区間ＤＳＶは１つ目の区間で‘５’、２つ目の区間で‘−１’となる。第２のデータ列に対応した、第２の区間ＤＳＶは１つ目の区間で‘−１’、２つ目の区間で‘−３’が得られる。チャネルデータ列選択部３３では、それ以前の累積ＤＳＶと区間ＤＳＶを加算し、その絶対値が小さい方に対応するチャネルデータ列を選択し、出力を行なう。
【００７４】
ただし、区間ＤＳＶを加算する際とチャネルデータ列を選択し出力する際には、ＮＲＺＩ化された各チャネルデータ列に対し、‘０’、‘１’の修正が必要な場合がある。つまり、１つ前の単位区間で選択され出力されたチャネルデータ列の最後のビットと今回の単位区間におけるチャネルデータ列の先頭の１ビットとの関係において、このつなぎ目に不必要な反転が入っている場合は、正しくＮＲＺＩ復調されないことがあり、上記場合においては、今回の単位区間における全てのチャネルデータ列の‘０’、‘１’を反転すると共に、今回の単位区間の区間ＤＳＶの符号を反転する修正が必要である。
【００７５】
チャネルデータ列選択部３３においては、１つ目の区間以前の累積ＤＳＶを初期値としての‘２’とした場合、累積ＤＳＶと、符号修正無の区間ＤＳＶおよび符号修正後の区間ＤＳＶをそれぞれ加算しそれらの絶対値を取ると第１のチャネルデータ列は‘７’、第２のチャネルデータは‘１’となり、絶対値が小さい方に対応する第２のチャネルデータ列が選択され出力される。累積ＤＳＶは次の単位区間のために今回選択された第２のチャネルデータ列に対応し‘１’に更新される。２つ目以降の区間においても同様の処理を行なうことで、ＤＳＶの絶対値を小さくする制御が可能となる。
【００７６】
（実施の第三形態）
本発明に係る変調装置の実施の第三形態における構成の一例は、ＮＲＺＩ化された各チャネルデータ列に対し、‘０’、‘１’の修正が必要な場合の構成であり、各区間ＤＳＶ計算部３２、各シフトレジスタ（データ保持手段）４１、各区間ＤＳＶ符号反転部４２、ＤＳＶ比較部４３、各ＮＲＺＩ反転部４４、各比較部４５、セレクタ４６を有している。
【００７７】
それぞれＮＲＺＩ変調された第１のチャネルデータ列と第２のチャネルデータ列は、それぞれ区間ＤＳＶ計算部３２で区間ＤＳＶを計算されながら、各シフトレジスタ４１にそれぞれ入力される。
【００７８】
シフトレジスタ４１は、区間ＤＳＶを計算する間、チャネルデータ列を保持するためのもので、シフトレジスタ４１のビット数は単位区間より大きい必要がある。図１１にＤＳＶを制御する単位区間が最大になる例を示す。最大となるのは、先頭のＤＳＶ制御ビットを含む変換が最大拘束長にて変換され、次のＤＳＶ制御ビットを含む変換が基本符号長で変換された時であることが分かる。
【００７９】
従って、シフトレジスタ４１の保存のためのビット数は、（（ＤＳＶ制御ビットの挿入間隔＋ＤＳＶ制御ビット数）×ｎ÷ｍ＋（最大拘束長ｒ−１）×ｎ）ビット以上に設定されればよい。シフトレジスタのビット数を、上記のように設定することにより、必要最小限のビット数でシフトレジスタ４１が構成できる。
【００８０】
上記実施に各形態では、ＤＳＶ制御単位区間でＤＳＶ制御データ列の選択と切り替えを行なうが、本発明に係る変調装置における実施の第三形態は、上記の切り替え時にＮＲＺＩ変調規則を維持できるものである。
【００８１】
本実施の第三形態においては、単位区間の最後のビットがシフトレジスタ４１の出力となった時をＮＲＺＩ比較区間とし、この比較区間でセレクタ４６を通って実際に出力されている記録波形列とシフトレジスタ４１の出力の‘０’，‘１’を比較部４５で比較する。
【００８２】
比較結果が異なる時は、次の単位区間内にある全てのチャネルデータ列の‘０’、‘１’をＮＲＺＩ反転部４４で反転し、次の区間ＤＳＶの符号も区間ＤＳＶ符号反転部４２で反転する。比較結果が一致する時は、ＮＲＺＩ反転部４４では‘０’、‘１’の反転を行わず、区間ＤＳＶ符号反転部４２でも区間ＤＳＶの符号反転は行わない。
【００８３】
ＤＳＶ比較部４３では必要に応じて符号を反転した区間ＤＳＶと累積ＤＳＶを加算しその絶対値を取り、絶対値が小さくなるチャネルデータ列が選択されるようセレクタ４６へ選択信号を送る。セレクタ４６では絶対値が小さくなるチャネルデータ列が選択され出力される。
【００８４】
図１２を用いて、上記の動作を説明する。第１のＤＳＶ制御単位区間では第２のチャネルデータ列が選択されて記録波形データ列として出力されており、比較区間では‘１’が出力されている。比較部４５では、上記チャネルデータ列の‘１’と第１のシフトレジスタ出力‘０’と第２のシフトレジスタ出力は‘１’との比較を行い、第１の比較結果は不一致、第２の比較結果は一致と判定する。
【００８５】
第２のＤＳＶ制御単位区間では、比較結果で不一致となった第１のチャネルデータ列のみＮＲＺＩ反転と区間ＤＳＶ符号判定が行われる。同様の処理を行なうことにより、ＮＲＺＩ変調規則を守りながらＤＳＶ制御データ列の切り替えが実現可能となる。
【００８６】
（実施の第四形態）
本発明に係る変調装置の実施の第四形態における構成の一例は、図１に示すように、ＤＳＶ制御ビット‘０’挿入部１１、ＤＳＶ制御ビット‘１’挿入部１２、各変調部１３、ＤＳＶ制御データ列選択部１６を備えている。
【００８７】
前記の実施の第一形態に記載の変調装置の動作と異なる点として、ＤＳＶ制御データ列選択部１６は、ＤＳＶ制御ビットを含む変換位置２回毎に１回動作を行なうようになっている。
【００８８】
このような動作を実行することにより、ＤＳＶ制御データ列選択部１６はＤＳＶ制御ビットを２の倍数個含むＤＳＶ制御単位区間で、ＤＳＶ制御を行なうこととなり、パリティ保存性の規則の特徴から、ＤＳＶ制御データ列の切り替え時にＮＲＺＩの不連続が発生しないため、修正のための手段を省きながら、ＤＳＶ制御データ列を簡素な構成および方法にて切り替えることが可能となる。
【００８９】
この場合、前記の実施の第二および第三形態に記載の区間ＤＳＶを計算する単位区間もこの制御単位区間が必要であり、実施の第三形態に記載のシフトレジスタ４１についてもこの制御単位区間分必要となる。
【００９０】
（実施の第五形態）
本発明に係る変調装置の実施の第五形態における構成の一例は、図１３に示すように、ＤＳＶ制御ビット‘０’挿入部１１、ＤＳＶ制御ビット‘１’挿入部１２、各変調部１３、ＤＳＶ制御データ列選択部５１を備えている。なお、ＤＳＶ制御ビット‘０’挿入部１１、ＤＳＶ制御ビット‘１’挿入部１２、変調部１３については、前記の実施の第一形態に記載の変調装置と全く同じ動作を行なう。
【００９１】
ＤＳＶ制御データ列選択部５１が、ＤＳＶ制御ビットを含む変換位置２回毎に１回動作を行なうことによって、ＤＳＶ制御データ列選択部５１はＤＳＶ制御ビットを２の倍数個含むＤＳＶ制御単位区間で、ＤＳＶ制御を行なうこととなり、パリティ保存性の規則の特徴から、ＤＳＶ制御データ列切り替え時にＮＲＺＩの不連続が発生しないため、前述したような修正のための手段が必要なくＤＳＶ制御データ列を切り替えることが可能となる。
【００９２】
本発明の変調方法は、コンピュータにより読み取り、実行可能に記述されたプログラムとすることができる。また、上記プログラムを備えた、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、メモリカード、メモリースティック、ハードディスク、ＣＤ、ＤＶＤといった記録媒体を上市することも可能である。また、上記プログラムを読み取り、実行可能なコンピュータを有する電子装置に上記記録媒体を組み込んで、上記変調方法を上市することも可能である。上記電子装置としては、無線・優先の通信装置や、ハードディスク装置やＤＶＤ装置等の記録再生装置が挙げられる。
【００９３】
【発明の効果】
上記にて説明された本発明により以下の効果がもたらされる。
【００９４】
本発明に係る変調装置は、上述したように、第１および第２の各ＤＳＶ制御データ列それぞれの変調において、ＤＳＶ制御ビットを含む変換位置を検出するＤＳＶ制御ビット変換位置検出手段と、上記第１および第２の各ＤＳＶ制御データ列の各変換位置が互いに同じか否かを判定する変換位置判定手段と、上記第１および第２の各ＤＳＶ制御データ列を切り替え選択して出力するＤＳＶ制御データ列選択手段とを具備し、前記ＤＳＶ制御データ列選択手段は、ＤＳＶ制御ビットを含む各変換位置が互いに同じ場合のみＤＳＶ制御データ列の選択切り替えを行い、ＤＳＶ制御ビット含む各変換位置が互いに異なる場合はＤＳＶ制御データ列の切り替えを停止するようになっている構成である。
【００９５】
それゆえ、上記構成は、切り替えを行なうと、記録や伝送されたデータ列から元のデータ列への復調ができなくなる（変調規則を守らない）という不都合を生じるＤＳＶ制御ビットを含む変換位置を、ＤＳＶ制御ビット変換位置検出手段と変換位置判定手段とによって検出できる。
【００９６】
よって、上記構成においては、上記の変換位置でのＤＳＶ制御データ列の切り替えを停止して、上記不都合を回避できるから、ＤＳＶ制御により記録や伝送を安定化しながら、復調を安定化できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の変調装置に係る実施の第一および第四の各形態を示す機能ブロック図である。
【図２】（ａ）〜（ｇ）は、上記実施の第一形態の動作例を示す各タイミングチャートである。
【図３】上記実施の第一形態のＤＳＶ制御ビット変換位置検出部を示す機能ブロック図である。
【図４】（ａ）〜（ｅ）は、上記実施の第一形態のＤＳＶ制御ビット変換位置検出部における、動作例を示す各タイミングチャートである。
【図５】本発明の変調装置に係る実施の第二形態を示す機能ブロック図である。
【図６】（ａ）〜（ｉ）は、上記実施の第二形態の動作例の一部を示す各タイミングチャートである。
【図７】（ａ）〜（ｉ）は、上記実施の第二形態の動作例の他の一部を示す各タイミングチャートである。
【図８】（ａ）〜（ｋ）は、上記実施の第二形態の動作例の残部を示す各タイミングチャートである。
【図９】上記変調装置に用いられる、一般的な可変長符号の各変換テーブルを示す表である。
【図１０】本発明の変調装置に係る実施の第三形態を示す機能ブロック図である。
【図１１】（ａ）〜（ｄ）は、上記実施の第三形態のシフトレジスタにおける、保存に必要な最小ビット数を示すための各タイミングチャートである。
【図１２】（ａ）〜（ｍ）は、上記実施の第三形態の動作例を示すための各タイミングチャートである。
【図１３】本発明の変調装置に係る実施の第五形態を示す機能ブロック図である。
【図１４】（ａ）〜（ｅ）は、従来の変調方法を示す各タイミングチャートである。
【図１５】（ａ）〜（ｃ）は、従来技術の課題を説明するための各変換例、復調例を示す各タイミングチャートである。
【符号の説明】
１１  ＤＳＶ制御ビット‘０’挿入部、１２  ＤＳＶ制御ビット‘１’挿入部、
１３  変調部、１４  ＤＳＶ制御ビット変換位置検出部、１５  ＤＳＶ位置判定部、１６  ＤＳＶ制御データ列選択部、
２１  加減算器、２２  比較器、
３１  ＮＲＺＩ化部、３２  区間ＤＳＶ計算部、３３  ＤＳＶデータ列選択部、
４１  シフトレジスタ、  ４２  区間ＤＳＶ符号反転部、  ４３  ＤＳＶ比較部、４４  ＮＲＺＩ反転部、  ４５  比較部、  ４６  セレクタ、
５１  ＤＳＶ制御データ列選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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