(57)【要約】【課題】ＤＬＬの動作／非動作を選択でき、特にＰＬＬ、ＤＬＬのどちらを使う場合でもリセット解除タイミングを同じにすることができ、またＤＬＬを使用する場合の長いリセット解除待ち時間を内部で生成することができるマイクロコンピュータを提供する。【解決手段】ＤＬＬとＰＬＬを混載したクロックパルスジェネレータに適用される半導体回路であって、低周波の外部クロック信号Ｃ２を逓倍するＤＬＬ１１と、高周波の外部クロック信号Ｃ１を逓倍するＰＬＬ１２と、この逓倍後のクロック信号の一方を選択して内部クロック信号Ｃｉｎとするセレクタ１３と、この選択後の内部クロック信号に同期させて外部リセット信号Ｒを遅延するディレイ１５と、この遅延後のリセット信号または外部リセット信号Ｒの一方を選択して内部リセット信号Ｒｉｎとするセレクタ１６とを有する構成となっている。【選択図】　　　　図１
2004086645.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック信号を逓倍する第１逓倍回路と、
前記第１逓倍回路による逓倍後の第２クロック信号または前記第１クロック信号とは異なる周波数の第３クロック信号の一方を選択して内部クロック信号として出力する第１選択回路と、
前記第１選択回路による選択後の内部クロック信号に同期させて、第１リセット信号を遅延する遅延回路と、
前記遅延回路による遅延後の第２リセット信号または前記第１リセット信号の一方を選択して内部リセット信号として出力する第２選択回路とを有することを特徴とするマイクロコンピュータ。
【請求項２】
請求項１記載のマイクロコンピュータにおいて、
前記第１逓倍回路は、ＤＬＬ回路からなることを特徴とするマイクロコンピュータ。
【請求項３】
請求項１記載のマイクロコンピュータにおいて、
前記第１選択回路の前段に、前記第３クロック信号を目的の周波数に逓倍して出力する第２逓倍回路を有することを特徴とするマイクロコンピュータ。
【請求項４】
請求項１記載のマイクロコンピュータにおいて、
前記第１選択回路の後段に、前記第１選択回路による選択後のクロック信号を目的の周波数に逓倍して内部クロック信号として出力する第３逓倍回路を有することを特徴とするマイクロコンピュータ。
【請求項５】
請求項３または４記載のマイクロコンピュータにおいて、
前記第２逓倍回路および前記第３逓倍回路は、ＰＬＬ回路からなることを特徴とするマイクロコンピュータ。
【請求項６】
請求項１記載のマイクロコンピュータにおいて、
前記第１選択回路で前記第１逓倍回路による逓倍後の第２クロック信号を選択する場合に、前記内部リセット信号の生成に前記第１逓倍回路が出力する発振安定信号を用いることを特徴とするマイクロコンピュータ。
【請求項７】
請求項１記載のマイクロコンピュータにおいて、
前記第１逓倍回路は、前記第１逓倍回路の起動時に二分探索法を用いて目的の周波数に到達させる制御回路を有することを特徴とするマイクロコンピュータ。
【請求項８】
請求項１記載のマイクロコンピュータにおいて、
前記第１選択回路の後段に、前記第１選択回路による選択後のクロック信号を制御して、前記第１逓倍回路の発振安定化時間に不安定なクロック信号が出力されないように論理演算する論理回路を有することを特徴とするマイクロコンピュータ。
【請求項９】
請求項１記載のマイクロコンピュータにおいて、
前記第１選択回路の後段に、前記第１選択回路による選択後のクロック信号または前記第３クロック信号とは異なる周波数の第４クロック信号の一方を選択して内部クロック信号として出力する第３選択回路を有することを特徴とするマイクロコンピュータ。
【請求項１０】
請求項１記載のマイクロコンピュータにおいて、
前記内部クロック信号と前記内部リセット信号が入力され、前記内部クロック信号として、それぞれが前記第１クロック信号または前記第２クロック信号または前記第３クロック信号のいずれか１つを選択して動作する複数のモジュールを含むコア回路を有することを特徴とするマイクロコンピュータ。
【請求項１１】
請求項１記載のマイクロコンピュータにおいて、
前記第３クロック信号を選択する場合は、前記遅延回路を介さないリセット信号を選択して内部リセット信号として出力する前記第２選択回路を有することを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータに関し、特にＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）とＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）の両方を混載し、用途に応じて使い分けができるクロックパルスジェネレータを含むマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、マイクロコンピュータに関しては、以下のような技術が考えられる。
【０００３】
たとえば、近年の携帯電話やモバイル機器向けのＣＰＵ、ＡＳＩＣでは、低消費電力、部品点数削減などのため、半導体回路のメインクロック信号（数Ｍ〜数１０ＭＨｚ）の供給源として時計用クロック信号などの数１０ｋＨｚ程度の低周波クロック信号を使用することがある。このクロック信号を数１００〜１０００倍程度に逓倍してメインクロック信号に供給するため、ＰＬＬ、ＤＬＬなどを使用する。ＤＬＬは、デジタル的に発振器を制御して逓倍を行う回路である。低周波クロック信号入力の場合、ＰＬＬは内部容量の増大に伴う面積増加、ジッタの増加などの問題があるため、低周波のクロック信号を高逓倍するには主にＤＬＬが使用されている。
【０００４】
今後のモバイル機器向けマイクロコンピュータは、内蔵発振器として、ＰＬＬだけではなく、ＤＬＬも搭載すると考えられる。また、下位互換性のためには、ユーザがＤＬＬを使うか、使わないかを選択できるようにする必要がある。
【０００５】
なお、このようなマイクロコンピュータに関する技術としては、たとえば特開２００１−２９０７９３号公報に記載される技術などが挙げられる。この公報には、外部リセット信号が入力された後、発振安定してから内部のリセット信号をかけるように内部リセット回路を設けたマイクロコンピュータが開示されている。
【０００６】
【発明が解決しようとする課題】
ところで、前記のようなマイクロコンピュータについて、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００７】
たとえば、今後のモバイル機器向けマイクロコンピュータは、前述したとおり、ＤＬＬとＰＬＬの両方を混載し、用途に応じて使い分けができるようになると考えられるが、この場合に以下のような問題がある。以下において、本発明者が本発明の前提として検討した、ＤＬＬとＰＬＬの両方を混載し、用途に応じて使い分けができるような回路構成の半導体回路の一例を図１４、図１５（ａ）及び図１５（ｂ）により説明する。
【０００８】
図１４に示すように、この半導体回路は、発振制御回路１ｅと、この発振制御回路１ｅからのリセット信号Ｒｉｎとクロック信号Ｃｉｎを受けるコア回路２から構成される。発振制御回路１ｅの構成は、クロック信号を逓倍するためのＤＬＬ１１およびＰＬＬ（１）１２と、ＤＬＬ１１の出力とＰＬＬ（１）１２の出力を選択するセレクタ１３と、選択後のクロック信号をさらに逓倍する必要がある場合に必要なＰＬＬ（２）１４と、コア回路２に送るリセット信号Ｒｉｎを内部クロック信号Ｃｉｎと同期させるためのクロック同期回路１７からなり、入力として外部リセット信号Ｒと外部クロック信号Ｃ１，Ｃ２と、外部からＰＬＬ（１）１２、ＤＬＬ１１のどちらを使うかを選択するためのモード信号Ｓがある。
【０００９】
この半導体回路のリセットシーケンスは、図１５（ａ）及び図１５（ｂ）の波形図のようになる。図１５（ａ）のように、外部から入力されるモード信号ＳでＰＬＬを選択したとき、ＰＬＬ（１）１２もしくはＰＬＬ（２）１４がある場合には、ＰＬＬ（１）１２、ＰＬＬ（２）１４が動作を開始してからリセットを解除するまでの時間は、ＰＬＬ（１）１２、ＰＬＬ（２）１４の安定化時間（それぞれｘ、ｙ）の和で決まる。
【００１０】
これに対して、図１５（ｂ）のように、モード信号ＳでＤＬＬを選択したとき、リセット解除までに必要な時間は、ＤＬＬ１１の安定化時間（ｘ’）と、ＰＬＬ（２）１４の安定化時間（ｙ’）の和となるが、低周波入力のＤＬＬ１１の安定化時間はＰＬＬの安定化時間に比べ非常に長いので、リセット解除時間をモード信号ＳでＰＬＬを選択した場合よりも遅らせる必要がある。従って、半導体回路のリセット解除タイミングを２種類用意する必要があるが、これは煩雑であるし、（ｘ’＋ｙ’）に相当する遅延時間（数ｍｓ）を半導体回路以外で生成する必要がある。
【００１１】
そこで、本発明の目的は、ＤＬＬの動作／非動作を選択でき、特にＰＬＬ、ＤＬＬのどちらを使う場合でも、リセット解除タイミングを同じにすることができ、またＤＬＬを使用する場合の長いリセット解除待ち時間を半導体回路の内部で生成することができるマイクロコンピュータを提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、前記目的を達成するために、外部より高周波（高速）・低周波（低速）のクロック信号が入力可能なマイクロコンピュータの、外部入力クロック信号をもとに内部クロック信号を生成可能なクロックパルスジェネレータにおいて、外部リセット信号をもとにクロック生成回路（ＤＬＬ：逓倍回路）の引き込み時間を含めた制御可能な内部リセット信号を生成可能にしたクロックパルスジェネレータに適用される。すなわち、本発明によるマイクロコンピュータは、以下のような特徴を有するものである。
【００１５】
（１）本発明のマイクロコンピュータは、第１クロック信号を逓倍する第１逓倍回路と、この第１逓倍回路による逓倍後の第２クロック信号または第１クロック信号とは異なる周波数の第３クロック信号の一方を選択して内部クロック信号として出力する第１選択回路と、この第１選択回路による選択後の内部クロック信号に同期させて、第１リセット信号を遅延する遅延回路と、この遅延回路による遅延後の第２リセット信号または第１リセット信号の一方を選択して内部リセット信号として出力する第２選択回路とを有するものである。たとえば、第１逓倍回路は、ＤＬＬ回路からなるものである。これにより、比較的、低い周波数を逓倍するＤＬＬ回路からなる第１逓倍回路の動作／非動作を選択でき、外部から入力される第１クロック信号を逓倍した第２クロック信号または第３クロック信号のどちらを選択して使用する場合でも、リセット解除タイミングを同じにすることができるようになる。また、ＤＬＬ回路を使用する場合の長いリセット解除待ち時間を内部で生成することができるようになる。
【００１６】
（２）前記（１）のマイクロコンピュータにおいて、第１選択回路の前段に、第３クロック信号を目的の周波数に逓倍して出力する第２逓倍回路を有するものである。また、第１選択回路の後段に、この第１選択回路による選択後のクロック信号を目的の周波数に逓倍して内部クロック信号として出力する第３逓倍回路を有するものである。たとえば、第２逓倍回路および第３逓倍回路は、ＰＬＬ回路からなるものである。これにより、特にＰＬＬ回路、ＤＬＬ回路のどちらを使う場合でも、リセット解除タイミングを同じにすることができようになる。また、第３クロック信号をさらに逓倍する必要がある場合、選択後のクロック信号をさらに逓倍する必要がある場合に対応することができるようになる。
【００１７】
（３）前記（１）のマイクロコンピュータにおいて、第１選択回路で第１逓倍回路による逓倍後の第２クロック信号を選択する場合に、内部リセット信号の生成に第１逓倍回路が出力する発振安定信号を用いるものである。これにより、第１逓倍回路が出力する発振安定信号を用いて内部リセット信号を生成することができるようになる。
【００１８】
（４）前記（１）のマイクロコンピュータにおいて、第１逓倍回路は、この第１逓倍回路の起動時に二分探索法を用いて目的の周波数に到達させる制御回路を有するものである。これにより、目的の周波数に到達する時間が短くなり、第１逓倍回路の発振安定化時間を短縮することができるようになる。
【００１９】
（５）前記（１）のマイクロコンピュータにおいて、第１選択回路の後段に、この第１選択回路による選択後のクロック信号を制御して、第１逓倍回路の発振安定化時間に不安定なクロック信号が出力されないように論理演算する論理回路を有するものである。これにより、不安定なクロック信号が出力されることがないので、コア回路による無駄な消費電力を抑えることができるようになる。
【００２０】
（６）前記（１）のマイクロコンピュータにおいて、第１選択回路の後段に、この第１選択回路による選択後のクロック信号または第３クロック信号とは異なる周波数の第４クロック信号の一方を選択して内部クロック信号として出力する第３選択回路を有するものである。これにより、複数のクロック信号の入力に対応することができるようになる。
【００２１】
（７）前記（１）のマイクロコンピュータにおいて、内部クロック信号と内部リセット信号が入力され、内部クロック信号として、それぞれが第１クロック信号または第２クロック信号または第３クロック信号のいずれか１つを選択して動作する複数のモジュールを含むコア回路を有するものである。これにより、コア回路の複数のモジュールの入力クロック信号の周波数をそれぞれ制御することで、コア回路の低消費電力化を実現することができるようになる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
図１により、本発明のマイクロコンピュータに適用される実施の形態１の半導体回路の構成の一例を説明する。図１は本実施の形態の半導体回路の構成図を示す。
【００２４】
本実施の形態の半導体回路は、たとえばＤＬＬとＰＬＬの両方を混載し、用途に応じて使い分けができるクロックパルスジェネレータに適用され、外部クロック信号Ｃ１，Ｃ２と外部リセット信号Ｒを入力として内部クロック信号Ｃｉｎと内部リセット信号Ｒｉｎを生成する発振制御回路１と、この発振制御回路１により生成された内部クロック信号Ｃｉｎと内部リセット信号Ｒｉｎを入力として動作するコア回路２などから構成される。たとえば一例として、外部クロック信号Ｃ１は１０ＭＨｚ程度の高い周波数、外部クロック信号Ｃ２は３２ｋＨｚ程度の低い周波数である。また、コア回路２は、例えば中央処理装置（ＣＰＵ）、各種メモリ、各種コントローラ等の各種モジュールを含んでいる。
【００２５】
発振制御回路１には、外部クロック信号Ｃ１，Ｃ２を入力として内部クロック信号Ｃｉｎを生成するクロック信号生成部と、外部リセット信号Ｒを入力として内部リセット信号Ｒｉｎを生成するリセット信号生成部が設けられている。
【００２６】
この発振制御回路１のクロック信号生成部は、低周波の外部クロック信号Ｃ２を逓倍するＤＬＬ１１と、高周波の外部クロック信号Ｃ１を逓倍するＰＬＬ（１）１２と、ＤＬＬ１１の出力とＰＬＬ（１）１２の出力の一方を選択するセレクタ１３と、このセレクタ１３による選択後のクロック信号を逓倍して内部クロック信号Ｃｉｎとして出力するＰＬＬ（２）１４などから構成される。
【００２７】
このクロック信号生成部において、ＤＬＬ１１、ＰＬＬ（１）１２およびＰＬＬ（２）１４は逓倍回路、セレクタ１３は選択回路としてそれぞれ機能する。また、セレクタ１３には、ＤＬＬ１１、ＰＬＬ（１）１２のどちらを使うかを選択するためのモード信号Ｓが入力されている。前記モード信号Ｓは内部回路の動作状態を選択するような外部より入力されるモード信号を利用している。なお、ＰＬＬ（１）１２、ＰＬＬ（２）１４は、必ずしも必要ではなく、外部クロック信号Ｃ１をさらに逓倍する場合にはＰＬＬ（１）１２が必要となり、選択後のクロック信号をさらに逓倍する必要がある場合にはＰＬＬ（２）１４が必要となる。また、ＰＬＬ（１）がない場合には、セレクタ１３においては外部クロックＣ１とＤＬＬ１１において逓倍されたクロック信号とを選択することが可能となる。更にＰＬＬ（２）がない場合には、セレクタ１３で選択されたクロック信号を内部クロックＣｉｎとして出力することが可能となる。
【００２８】
また、発振制御回路１のリセット信号生成部は、外部リセット信号Ｒを遅延するディレイ１５と、外部リセット信号Ｒとディレイ１５の出力の一方を選択するセレクタ１６と、このセレクタ１６の出力を内部クロック信号Ｃｉｎに同期させて内部リセット信号Ｒｉｎとして出力するクロック同期回路１７などから構成される。
【００２９】
このリセット信号生成部において、ディレイ１５は遅延回路、セレクタ１６は選択回路としてそれぞれ機能する。また、ディレイ１５は、たとえば入力クロック信号Ｃ２に同期したカウンタで構成することができる。セレクタ１６の選択信号としては、前述のモード信号Ｓが用いられる。
【００３０】
次に、図２（ａ）及び図２（ｂ）により、本実施の形態の半導体回路のリセットシーケンスの一例を説明する。図２（ａ）及び図２（ｂ）は本実施の形態の半導体回路のリセットシーケンスの波形図を示し、図２（ａ）は外部から入力されるモード信号でＰＬＬを選択した場合、図２（ｂ）は外部から入力されるモード信号でＤＬＬを選択した場合をそれぞれ示す。
【００３１】
図２（ａ）のように、外部から入力されるモード信号ＳでＰＬＬ（１）１２を選択した場合は、前記図１４と同じで、リセット解除までの時間は、（ｘ＋ｙ）だけ必要である。
【００３２】
図２（ｂ）のように、外部から入力されるモード信号ＳでＤＬＬ１１を選択した場合は、外部リセット信号Ｒがディレイ１５による遅延時間ＤＥＬＡＹだけ遅れて内部リセット信号Ｒｉｎに伝わるので、モード信号ＳでＰＬＬ（１）１２を選択した場合の外部リセット信号Ｒによる解除タイミングを使用しても、ディレイ１５による遅延時間ＤＥＬＡＹを調節することで、内部クロック信号Ｃｉｎの発振安定後に内部リセット信号Ｒｉｎを供給することができる。
【００３３】
従って、本実施の形態の半導体回路によれば、ＰＬＬ（１）１２、ＤＬＬ１１のどちらを使用する場合でも、同一のリセット解除タイミングを使用することができる。また、ＤＬＬ１１の入力クロック信号Ｃ２は、時計用クロック信号を使用して生成することが可能であり、それゆえ既に時計用クロック入力端子を備えた半導体回路では端子の追加は必要ない。
【００３４】
また、図示はしない外部クロックＣ１をセレクタ１３で選択する場合には、遅延時間ＤＥＬＡＹが不必要となるため、外部リセット信号Ｒをセレクタ１６で選択することになる。
【００３５】
（実施の形態２）
図３により、本発明のマイクロコンピュータに適用される実施の形態２の半導体回路の構成の一例を説明する。図３は本実施の形態の半導体回路の構成図を示す。
【００３６】
本実施の形態の半導体回路は、前記実施の形態１と同様に、たとえばＤＬＬとＰＬＬの両方を混載し、用途に応じて使い分けができるクロックパルスジェネレータに適用され、前記実施の形態１との相違点は、外部から入力されるモード信号でＤＬＬを選択した場合に、内部リセット信号として、ＤＬＬが出力するＤＬＬ発振安定信号を利用するようにした点である。この例では、ＤＬＬには発振安定時に信号を出力することが可能な場合があり、それを内部リセット信号として利用するものである。
【００３７】
すなわち、本実施の形態の半導体回路において、外部クロック信号Ｃ１，Ｃ２と外部リセット信号Ｒを入力として内部クロック信号Ｃｉｎと内部リセット信号Ｒｉｎを生成する発振制御回路１ａは、ＤＬＬ１１ａに外部クロック信号Ｃ２と外部リセット信号Ｒが入力され、ＤＬＬ出力クロック信号ＣｄｌｌとＤＬＬ発振安定信号Ｄが出力され、このＤＬＬ発振安定信号Ｄがディレイ１５に入力され、内部リセット信号Ｒｉｎの生成に利用される。
【００３８】
次に、図４（ａ）及び図４（ｂ）により、本実施の形態の半導体回路のリセットシーケンスの一例を説明する。図４（ａ）及び図４（ｂ）は本実施の形態の半導体回路のリセットシーケンスの波形図を示し、図４（ａ）は外部から入力されるモード信号でＰＬＬを選択した場合、図４（ｂ）は外部から入力されるモード信号でＤＬＬを選択した場合をそれぞれ示す。
【００３９】
図４（ａ）のように、外部から入力されるモード信号ＳでＰＬＬ（１）１２を選択した場合は、前記図２と同じで、リセット解除までの時間は、（ｘ＋ｙ）だけ必要である。
【００４０】
図４（ｂ）のように、外部から入力されるモード信号ＳでＤＬＬ１１ａを選択した場合は、外部リセット信号Ｒの解除でＤＬＬ１１ａが動作を開始する。ＤＬＬ１１ａの発振安定後、ＤＬＬ発振安定信号Ｄが出力される。さらに、ＰＬＬ（２）１４は、電源投入時、ＤＬＬ１１ａの動作開始時、ＤＬＬ１１ａの発振安定時のいずれかに動作を開始するが、内部クロック信号Ｃｉｎが安定するには、ＤＬＬ発振安定信号Ｄが出力された後、ＰＬＬ（２）１４の発振安定化時間が必要である。そこで、ディレイ１５において、ＰＬＬ（２）１４の発振安定化時間に相当する遅延時間ＤＥＬＡＹをＤＬＬ発振安定信号Ｄに追加して、内部リセット信号Ｒｉｎを解除する。
【００４１】
従って、本実施の形態の半導体回路においても、内部リセット信号として、ＤＬＬ１１ａが出力するＤＬＬ発振安定信号Ｄを利用することで、前記実施の形態１と同様に、ＰＬＬ（１）１２、ＤＬＬ１１ａのどちらを使用する場合でも同一のリセット解除タイミングを使用することが可能であり、さらにＰＬＬ（２）１４の発振安定後に内部リセット信号Ｒｉｎを解除することができる。
【００４２】
次に、図５および図６により、ＤＬＬ発振安定信号を出力するＤＬＬの構成の一例を説明する。併せて、図７および図８により、ＤＬＬ起動時の二分探索法の一例を説明する。図５はＤＬＬの構成図、図６はＤＬＬ内の発振回路部の構成図、図７はＤＬＬの動作シーケンスのフロー図、図８は周波数確定時の二分検索制御のフロー図をそれぞれ示す。ここでは、ＤＬＬの例として、このＤＬＬの起動時に二分探索法を用いて目的の周波数に到達させる手法を用いている。
【００４３】
ＤＬＬ１１ａは、図５に示すように、ｎ逓倍の基本構成とされ、入力クロック信号（Ｃ２）とリセット信号（Ｒ）と遅延ループによる発振回路部３３により生成されたクロック信号を入力として遅延判定信号を生成する位相制御部３１と、入力クロック信号（Ｃ２）とリセット信号（Ｒ）と遅延判定信号を入力として遅延制御信号とＤＬＬ発振安定信号（Ｄ）を生成する遅延制御部３２と、遅延制御信号を入力として逓倍出力クロック信号（Ｃｄｌｌ）を生成する遅延ループによる発振回路部３３などから構成される。
【００４４】
位相制御部３１には、ｎ進カウンタ３４、周波数位相比較器３５が設けられている。遅延制御部３２には、起動時制御回路３６、アップ／ダウンカウンタ３７、遅延制御デコーダ３８が設けられている。遅延ループによる発振回路部３３には、可変遅延部３９、インバータ４０が設けられている。この発振回路部３３は、具体的には、たとえば図６に示すように、インバータ４０と、たとえば１０２４段（詳細は後述）の縦続接続されたバッファ４１と、各バッファ４１の出力を任意に選択するセレクタ４２などから構成される。
【００４５】
以上のように構成されるＤＬＬ１１ａの動作は、以下のようなフィードバック制御となる。発振回路部３３は、遅延量を遅延制御部３２内の遅延制御デコーダ３８で制御することで所望の周波数を生成する。その出力を位相制御部３１で、ｎ進カウンタ３４を用いて１／ｎ分周して、この分周信号と入力クロック信号（Ｃ２）とを周波数位相比較器３５で比較する。この比較の結果、たとえば入力クロック信号（Ｃ２）の位相が早ければ、遅延ループの遅延量を減らす必要があるので、遅延判定信号によって遅延制御部３２で、アップ／ダウンカウンタ３７により遅延制御デコーダ３８の出力値を小さくして、出力クロック信号（Ｃｄｌｌ）を速める。また、入力クロック信号（Ｃ２）の位相が遅ければ、逆の処理を行う。このように入力クロック信号（Ｃ２）と逓倍出力クロック（Ｃｄｌｌ）の周期の差を、逓倍出力クロック（Ｃｄｌｌ）にフィードバックする事で、入力クロック信号（Ｃ２）の逓倍を行う。
【００４６】
通常、ＤＬＬでは、位相比較の際、位相差がどれくらいあるかまでは検知せず、早いか遅いかしか判定しないので、位相比較後の動作は遅延段数を±１段ずつ調整するだけである。従って、たとえば遅延段数が１０００段とした場合、目標周波数のときの遅延段数が９００、起動時のデコーダ初期値が０とした場合、出力周波数安定までの時間は最低でも（入力周期×９００）だけ必要になる。入力が３２ｋＨｚとすると、２８ｍｓとなり、非常に大きい値となる。目標周波数のときの遅延段数は、半導体プロセス、電圧、温度に依存して一定値ではないため、デコーダ初期値を合わせ込むのは不可能である。このため、通常のＤＬＬの方式では発振安定化時間が長すぎるという問題がある。
【００４７】
そこで、本実施の形態においては、上記対策として、ＤＬＬ１１ａの起動時には遅延段数の確定に図７および図８に示す二分探索法を用いている。この制御は、ＤＬＬ１１ａを構成する遅延制御部３２に含まれる起動時制御回路３６が行う。ここでは説明のため、アップ／ダウンカウンタ３７を仮に１０ビットとする。このとき、遅延段数は１０２４段である。
【００４８】
図７に示すように、ＤＬＬ１１ａがリセット解除を受けたとき（ステップＳ１）、アップ／ダウンカウンタ３７を制御して二分探索による目標遅延段数の検索を行うことで（ステップＳ２）、入力クロック信号の１０サイクル程度で目標の遅延段数に到達することができる。そして、二分探索が終了したら、位相差に対して遅延段数を±１段ずつ調整する処理を実施して、目標逓倍周波数の近傍で出力クロック信号が安定動作するようにフィードバック制御を行う（ステップＳ３）。また、二分探索が終了したら、フラグを立てることによって、それをＤＬＬ発振安定信号としてＤＬＬの外部で使用することが可能となる。
【００４９】
具体的に、周波数確定時の二分検索制御は、図８に示すように、リセット解除後に、まず１回目に、アップ／ダウンカウンタ３７の値を５１２段目（１０２４／２）に対応する‘１０００００００００’に設定し、この５１２段目で判定し、この判定の結果に応じて２回目に進む。２回目では、判定の結果、逓倍出力クロック信号が入力クロック信号より早ければ、アップ／ダウンカウンタ３７の値を７６８段目（５１２＋５１２／２）に対応する‘１１００００００００’に設定し、逆に遅ければ２５６段目（５１２−５１２／２）に対応する‘０１００００００００’に設定して、早いか遅いかを判定する。
【００５０】
同様に、３回目では、８９６段目（７６８＋２５６／２）に対応する‘１１１０００００００’、６４０段目（７６８−２５６／２）に対応する‘１０１０００００００’、３８４段目（２５６＋２５６／２）に対応する‘０１１０００００００’、１２８段目（２５６−２５６／２）に対応する‘００１０００００００’にそれぞれ設定して早いか遅いかを判定し、４回目以降も同じように行うことで目標の周波数を確定することができる。
【００５１】
従って、本実施の形態においては、ＤＬＬ１１ａの起動時にこれらの制御回路を用いて行う二分探索法を用いて遅延段数を確定することにより、目標の遅延段数に到達する時間が短くなり、よってＤＬＬ１１ａの発振安定化時間を短縮することができる。
【００５２】
（実施の形態３）
図９により、本発明のマイクロコンピュータに適用される実施の形態３の半導体回路の構成の一例を説明する。図９は本実施の形態の半導体回路の構成図を示す。
【００５３】
本実施の形態の半導体回路は、前記実施の形態１と同様に、たとえばＤＬＬとＰＬＬの両方を混載し、用途に応じて使い分けができるクロックパルスジェネレータに適用され、前記実施の形態１との相違点は、ＤＬＬおよびＰＬＬの発振安定化時間に不安定なクロック信号がコア回路に入らないようにする仕組みを付加した点である。この例では、不安定なクロック信号がコア回路に入ることによる無駄な消費電力を抑えることができる。
【００５４】
すなわち、本実施の形態の半導体回路において、外部クロック信号Ｃ１，Ｃ２と外部リセット信号Ｒを入力として内部クロック信号Ｃｉｎと内部リセット信号Ｒｉｎを生成する発振制御回路１ｂは、クロック信号生成部におけるＰＬＬ（２）１４の後段にＯＲゲート１８が接続され、またリセット信号生成部におけるセレクタ１６とクロック同期回路１７との間にディレイ（１）１９が接続されて構成され、ＯＲゲート１８の一方にはＰＬＬ（２）１４の出力、他方にはセレクタ１６の出力がそれぞれ入力され、このＯＲゲート１８の出力はクロック同期回路１７に入力されるとともに内部クロック信号Ｃｉｎとして出力される。
【００５５】
次に、図１０（ａ）及び図１０（ｂ）により、本実施の形態の半導体回路のリセットシーケンスの一例を説明する。図１０（ａ）及び図１０（ｂ）は本実施の形態の半導体回路のリセットシーケンスの波形図を示し、図１０（ａ）は外部から入力されるモード信号でＰＬＬを選択した場合、図１０（ｂ）は外部から入力されるモード信号でＤＬＬを選択した場合をそれぞれ示す。
【００５６】
図１０（ａ）のように、外部から入力されるモード信号ＳでＰＬＬ（１）１２を選択した場合は、外部リセット中はコア回路２に、ＰＬＬ（１）１２、ＰＬＬ（２）１４の動作開始時の不安定なクロック信号が伝わらない。外部リセットＲが解除されると、コア回路２にクロック信号が供給され始め、さらにディレイ（１）１９による遅延時間ＤＥＬＡＹ１後に内部リセットが解除される。遅延時間ＤＥＬＡＹ１は、コア回路２が安定するまでに必要なサイクル数だけ必要で、内部クロックの数サイクル分の遅延であり、外部クロック信号もしくは内部クロック信号に同期したカウンタで構成できる。
【００５７】
図１０（ｂ）のように、外部から入力されるモード信号ＳでＤＬＬ１１を選択した場合は、ディレイ１５による遅延の期間ＤＥＬＡＹにおいて、ＤＬＬ１１、ＰＬＬ（２）１４の動作開始時の不安定なクロック信号が伝わらない。ＤＬＬ１１、ＰＬＬ（２）１４のクロック信号が安定後、ディレイ１５による時間ＤＥＬＡＹの遅延が終了し、コア回路２にクロック信号が供給され始め、さらに遅延時間ＤＥＬＡＹ１後に内部リセットが解除される。
【００５８】
従って、本実施の形態の半導体回路によれば、前記実施の形態１と同様の効果が得られるとともに、不安定なクロック信号がコア回路２に入ることがないので、コア回路２による無駄な消費電力を抑えることができる。
【００５９】
（実施の形態４）
図１１により、本発明のマイクロコンピュータに適用される実施の形態４の半導体回路の構成の一例を説明する。図１１は本実施の形態の半導体回路の構成図を示す。
【００６０】
本実施の形態の半導体回路は、前記実施の形態１と同様に、たとえばＤＬＬとＰＬＬの両方を混載し、用途に応じて使い分けができるクロックパルスジェネレータに適用され、前記実施の形態１との相違点は、複数のクロック信号の入力に対応できるように構成した点である。
【００６１】
すなわち、本実施の形態の半導体回路において、発振制御回路１ｃは、クロック信号生成部におけるＰＬＬ（２）１４の後段にセレクタ２０が接続され、このセレクタ２０と前段のセレクタ１３ａとにより複数のクロック信号の入力に対応できるように構成され、またリセット信号生成部がＡＮＤゲート２１、減算カウンタ２２、ＡＮＤゲート２３、ＯＲゲート２４などから構成され、さらに外部から入力される複数のモード信号Ｓ１，Ｓ２，…に基づいて各種モード制御を行う論理回路２５が設けられている。
【００６２】
この発振制御回路１ｃにおいて、クロック信号生成部の前段のセレクタ１３ａにはＤＬＬ１１ａの出力、ＰＬＬ（１）１２の出力、外部クロック信号Ｃ１が入力され、そのうちの１つのクロック信号を選択し、さらに後段のセレクタ２０にはＰＬＬ（２）１４の出力、セレクタ１３ａの出力が入力され、そのうちの１つのクロック信号を選択して、内部クロック信号Ｃｉｎとして出力する。これらのセレクタ１３ａ，２０における選択は、論理回路２５により制御される。
【００６３】
また、発振制御回路１ｃのリセット信号生成部において、ＡＮＤゲート２１にはＤＬＬ発振安定信号Ｄとリセット信号生成部のフィードバック信号が入力され、このＡＮＤゲート２１の出力はカウント開始信号として減算カウンタ２２に入力される。減算カウンタ２２の出力はＡＮＤゲート２３に入力され、このＡＮＤゲート２３において、論理回路２５から入力される制御信号（ＨｉｇｈでＤＬＬ使用、ＬｏｗでＤＬＬ使用せず）と論理演算される。このＡＮＤゲート２３の出力は、外部リセット信号Ｒが一方に入力されるＯＲゲート２４に入力され、このＯＲゲート２４から内部リセット信号Ｒｉｎが出力される。なお、減算カウンタ２２には、外部リセット信号Ｒ、ＤＬＬ１１ａの出力クロック信号が入力されているが、ＤＬＬ１１ａの出力クロック信号に代えて外部クロック信号Ｃ２を入力することも可能である。
【００６４】
次に、図１２（ａ）及び図１２（ｂ）により、本実施の形態の半導体回路のリセットシーケンスの一例を説明する。図１２（ａ）及び図１２（ｂ）は本実施の形態の半導体回路のリセットシーケンスの波形図を示し、図１２（ａ）はＤＬＬ使用時、図１２（ｂ）はＤＬＬ未使用時をそれぞれ示す。
【００６５】
この半導体回路では、複数のモード信号Ｓ１，Ｓ２，…の入力をもとに、論理回路２５がＤＬＬ１１ａの使用／不使用や、ＰＬＬ（１）１２，（２）１４の使用／不使用を選択する信号を生成して、セレクタ１３ａ，２０、ＡＮＤゲート２３に供給する。これにより、リセット信号の制御は、ＤＬＬ使用時は図１２（ａ）のように外部リセット信号Ｒによる解除後、ＤＬＬ１１ａの安定化時間の確保および同時使用するＰＬＬ（２）１４の安定化時間の確保が可能である。また、ＤＬＬ未使用時は、図１２（ｂ）のように外部リセット信号Ｒがそのまま内部リセット信号Ｒｉｎとなる。
【００６６】
従って、本実施の形態の半導体回路によれば、前記実施の形態１と同様の効果が得られるとともに、複数のクロック信号の入力に対応することができる。
【００６７】
（実施の形態５）
図１３により、本発明のマイクロコンピュータに適用される実施の形態５の半導体回路の構成の一例を説明する。図１３は本実施の形態の半導体回路の構成図を示す。
【００６８】
本実施の形態の半導体回路は、前記実施の形態１と同様に、たとえばＤＬＬとＰＬＬの両方を混載し、用途に応じて使い分けができるクロックパルスジェネレータに適用され、前記実施の形態１との相違点は、ＤＬＬの低周波入力クロック信号をコア回路の低消費電力化に利用する仕組みを付加した点である。この例では、コア回路の中の複数のモジュールの入力クロック周波数をそれぞれ制御することで、コア回路の低消費電力化に有効である。
【００６９】
すなわち、本実施の形態の半導体回路において、コア回路２ａは、リセット信号を制御するためのモジュール（１）５１と、このモジュール（１）５１に対応するディレイ（１）５２と、複数のクロック信号を選択的に入力される複数のモジュール（２）５３，（３）５４，…と、これらの各モジュール（２）５３，（３）５４，…に対応するセレクタ５５，５６，…などから構成される。また、発振制御回路１ｄは、前記実施の形態１（図１）と同様の構成であるが、内部クロック信号としてＣｉｎ，Ｃ１ｉｎ，Ｃ２ｉｎが出力されている。ディレイ（１）５２はセレクタ５５，５６，…と同等の遅延を有し、モジュール（１）５１，（２）５３，（３）５４，…のクロックの位相を合わせるために必要である。
【００７０】
モジュール（１）５１には、内部リセット信号Ｒｉｎが入力され、また内部クロック信号Ｃｉｎがディレイ（１）５２を介して入力され、クロック選択用の制御信号が各モジュール（２）５３，（３）５４，…に対応するセレクタ５５，５６，…に供給されている。これらの各モジュール（２）５３，（３）５４，…には、内部リセット信号Ｒｉｎが入力され、またセレクタ５５，５６，…により選択された内部クロック信号Ｃｉｎ，Ｃ１ｉｎ，Ｃ２ｉｎのうち１つのクロック信号が入力され、各モジュール（２）５３，（３）５４，…の内部回路が動作する。
【００７１】
通常、モジュールのクロック信号を制御する場合は、モジュール（１）５１の制御で、クロック信号を停止するか、半導体回路のメインクロック信号（数Ｍ〜数１０ＭＨｚ）の分周をモジュールに入力する。
【００７２】
しかし、本実施の形態においては、メインクロック信号より１０００倍程度の低速なＤＬＬ１１への入力クロック信号Ｃ２ｉｎをモジュール（２）５３，（３）５４，…に入力することで、モジュールの消費電力を大きく下げることが可能である。たとえば、処理が遅くても構わない割り込み制御モジュールでは、本実施の形態は有効である。また、ＤＬＬ１１を使用し、あるモジュールに対し内部クロックＣｉｎを出力する場合、別のモジュールに対して内部クロックＣ１ｉｎを出力することで、例えば外部クロック信号Ｃ１を、サウンド処理モジュールなどに必要な特定周波数のクロック信号として別のモジュールに対し入力することにも利用できる。
【００７３】
なお、本実施の形態を実現するためには、メインクロック信号と外部入力クロック信号が非同期である場合があるため、モジュール入力クロック信号をメインクロック信号もしくはそれを分周した周波数から、外部入力クロック信号に切り替える際に、更に外部入力クロック信号からメインクロック信号若しくはそれを分周した周波数に切り替える際に、モジュール入力クロック信号の不必要な信号状態が発生しないようにすることが必要である。そこで、セレクタ５５，５６，…には、そのための論理が設けられている。また、セレクタ５５，５６，…は、クロック信号を停止させるときに選択するＨｉｇｈまたはＬｏｗの固定電位に接続可能となっている。
【００７４】
従って、本実施の形態の半導体回路によれば、前記実施の形態１と同様の効果が得られるとともに、コア回路２ａの中の複数のモジュール（２）５３，（３）５４，…の入力クロック信号の周波数をそれぞれ制御することで、コア回路２ａの低消費電力化を実現することができる。
【００７５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
例えば、本実施の形態の夫々においては、ＰＬＬ及びＤＬＬを搭載した実施例が示されているが、実施の形態１に記載しているように少なくともＤＬＬ回路を搭載する半導体回路において本発明は有効となる。
【００７７】
更には、本実施の形態においてはＤＬＬ回路に限ることなく、ＤＬＬ回路と同様に十分な発振安定化時間を必要とする回路に対しても有効となる。
【００７８】
本発明は、前述したようにマイクロプロセッサに好適であり、さらに発振回路、逓倍回路などにも応用することができる。
【００７９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８０】
（１）第１クロック信号を逓倍する第１逓倍回路、逓倍後の第２クロック信号または第３クロック信号の一方を選択する第１選択回路、選択後の内部クロック信号に同期させるためのリセット信号を生成する第１リセット信号を入力する遅延回路、遅延後の第２リセット信号または第１リセット信号の一方を選択する第２選択回路とを有することで、比較的、低い周波数を逓倍する第１逓倍回路（ＤＬＬ回路）の動作／非動作を選択でき、外部から入力される第１クロック信号を逓倍した第２クロック信号または第３クロック信号のどちらを選択して使用する場合でも、リセット解除タイミングを同じにすることができるので、仕様を簡略化することが可能となる。また、ＤＬＬ回路を使用する場合の長いリセット解除待ち時間を内部で生成することができるので、製品全体の部品を削減することが可能となる。
【００８１】
（２）第１選択回路の前段に第３クロック信号を逓倍する第２逓倍回路、また第１選択回路の後段に選択後のクロック信号を逓倍する第３逓倍回路を有することで、特に第２逓倍回路または／および第３逓倍回路（ＰＬＬ回路）、第１逓倍回路（ＤＬＬ回路）のどちらを使う場合でも、前記（１）と同様に、リセット解除タイミングを同じにすることが可能となる。また、第３クロック信号をさらに逓倍する必要がある場合、選択後のクロック信号をさらに逓倍する必要がある場合に良好に対応することが可能となる。
【００８２】
（３）第１選択回路で第１逓倍回路による逓倍後の第２クロック信号を選択する場合に、第１逓倍回路が出力する発振安定信号を用いて内部リセット信号を生成することが可能となる。
【００８３】
（４）第１逓倍回路に二分探索法を用いる制御回路を有することで、第１逓倍回路の起動時に目的の周波数に到達する時間が短くなるので、第１逓倍回路の発振安定化時間を短縮することが可能となる。
【００８４】
（５）第１選択回路の後段に選択後のクロック信号を制御する論理回路を有することで、第１逓倍回路の発振安定化時間に不安定なクロック信号が出力されないように論理演算することができるので、コア回路による無駄な消費電力を抑えることが可能となる。
【００８５】
（６）第１選択回路の後段に選択後のクロック信号または第４クロック信号の一方を選択する第３選択回路を有することで、複数のクロック信号の入力に良好に対応することが可能となる。
【００８６】
（７）内部クロック信号として、それぞれがいずれか１つの内部クロック信号を選択して動作する複数のモジュールを含むコア回路を有することで、複数のモジュールの入力クロック信号の周波数をそれぞれ制御することができるので、コア回路の低消費電力化を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明のマイクロコンピュータに適用される実施の形態１の半導体回路を示す構成図である。
【図２】（ａ），（ｂ）は本発明の実施の形態１の半導体回路のリセットシーケンスを示す波形図である。
【図３】本発明のマイクロコンピュータに適用される実施の形態２の半導体回路を示す構成図である。
【図４】（ａ），（ｂ）は本発明の実施の形態２の半導体回路のリセットシーケンスを示す波形図である。
【図５】本発明の実施の形態２の半導体回路において、ＤＬＬを示す構成図である。
【図６】本発明の実施の形態２の半導体回路において、ＤＬＬ内の発振回路部を示す構成図である。
【図７】本発明の実施の形態２の半導体回路において、ＤＬＬの動作シーケンスを示すフロー図である。
【図８】本発明の実施の形態２の半導体回路において、周波数確定時の二分検索制御を示すフロー図である。
【図９】本発明のマイクロコンピュータに適用される実施の形態３の半導体回路を示す構成図である。
【図１０】（ａ），（ｂ）は本発明の実施の形態３の半導体回路のリセットシーケンスを示す波形図である。
【図１１】本発明のマイクロコンピュータに適用される実施の形態４の半導体回路を示す構成図である。
【図１２】（ａ），（ｂ）は本発明の実施の形態４の半導体回路のリセットシーケンスを示す波形図である。
【図１３】本発明のマイクロコンピュータに適用される実施の形態５の半導体回路を示す構成図である。
【図１４】本発明の前提として検討した半導体回路を示す構成図である。
【図１５】（ａ），（ｂ）は本発明の前提として検討した半導体回路のリセットシーケンスを示す波形図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ　発振制御回路
２，２ａ　コア回路
１１，１１ａ　ＤＬＬ
１２，１４　ＰＬＬ
１３，１３ａ，１６，２０　セレクタ
１５，１９　ディレイ
１７　クロック同期回路
１８，２４　ＯＲゲート
２１，２３　ＡＮＤゲート
２２　減算カウンタ
２５　論理回路
３１　位相制御部
３２　遅延制御部
３３　発振回路部
３４　ｎ進カウンタ
３５　周波数位相比較器
３６　起動時制御回路
３７　アップ／ダウンカウンタ
３８　遅延制御デコーダ
３９　可変遅延部
４０　インバータ
４１　バッファ
４２　セレクタ
５１，５３，５４　モジュール
５２　ディレイ
５５，５６　セレクタ
【図１】
2004086645.tif 000003
【図２】
2004086645.tif 000004
【図３】
2004086645.tif 000005
【図４】
2004086645.tif 000006
【図５】
2004086645.tif 000007
【図６】
2004086645.tif 000008
【図７】
2004086645.tif 000009
【図８】
2004086645.tif 000010
【図９】
2004086645.tif 000011
【図１０】
2004086645.tif 000012
【図１１】
2004086645.tif 000013
【図１２】
2004086645.tif 000014
【図１３】
2004086645.tif 000015
【図１４】
2004086645.tif 000016
【図１５】
2004086645.tif 000017