(57)【要約】【課題】従来での半導体装置では、エピタキシャル層に不純物を導入し、拡散することでソース領域を形成していた。そのため、チャネル領域からソース領域への自由キャリア（正孔）の侵入が容易であり、直流信号電流増幅率が低いという問題があった。【解決手段】本発明の半導体装置では、エピタキシャル層２の主表面に凸部１３を形成し、この凸部１３にＮ型の不純物を導入することでソース領域４として用いている。そのことで、ゲート領域９から注入された自由キャリア（正孔）の通過経路の上部にソース領域４を形成することができる。その結果、自由キャリア（正孔）のソース領域４への侵入を大幅に抑制でき、直流信号電流増幅率を大幅に向上させることができる。【選択図】　　図１
2004014858.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数の溝と、
前記溝の内壁には絶縁膜を有し、且つ前記溝内を充填する逆導電型の半導体材料から成る固定電位絶縁電極と、
前記半導体基体の前記溝間に位置し、且つ前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、
前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、
前記半導体基体には前記固定電位絶縁電極間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、
前記チャネル領域上の前記一主面には前記半導体基体と同一の材料から成る凸部が形成されており、少なくとも前記凸部の一部は前記ソース領域として成ることを特徴とする半導体装置。
【請求項２】
前記ソース領域の底面は前記ゲート領域の上面とほぼ同一の平面に位置することを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基体を準備し、前記半導体基体の一主表面の所望の領域に一導電型の不純物をイオン注入し拡散させゲート領域を形成し、前記ゲート領域と一定の離間距離を設けて逆導電型の不純物をイオン注入し拡散させソース領域を形成する工程と、
前記一主表面に露出する前記ソース領域のほぼ全面のみを覆うようにエッチングマスクを選択的に形成した後、前記半導体基体を前記一主表面から前記ソース領域を除いてエッチングにより除去する工程と、
前記半導体基体に前記ソース領域を横断し、且つ前記ゲート領域内に少なくとも端部を重畳する複数の溝を形成する工程と、
前記溝の内壁を覆うように絶縁膜を堆積させ、前記溝内に逆導電型の半導体材料を充填し固定電位絶縁電極を形成する工程とを少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記エッチング工程では、前記半導体基体を１から２μｍ除去することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基体を準備し、前記半導体基体の一主表面の所望の領域に一導電型の不純物をイオン注入し拡散させ複数のゲート領域を形成する工程と、
前記半導体基体の前記一主表面に複数のＬＯＣＯＳ酸化膜をそれぞれ離間して形成し、前記ＬＯＣＯＳ酸化膜間の離間領域に逆導電型の不純物をイオン注入し拡散させソース領域を形成する工程と、
前記ＬＯＣＯＳ酸化膜を全て除去した後、前記半導体基体に前記ソース領域を横断し、且つ前記ゲート領域内に少なくとも端部を重畳する複数の溝を形成する工程と、
前記溝の内壁を覆うように絶縁膜を堆積させ、前記溝内に逆導電型の半導体材料を充填し固定電位絶縁電極を形成する工程とを少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基体の前記一主表面にはほぼ前記ＬＯＣＯＳ酸化膜間の前記離間領域のみが露出し、前記離間領域は前記ゲート領域間に、且つ前記ゲート領域とほぼ平行な位置となるように形成されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ソース領域は前記ＬＯＣＯＳ酸化膜をマスクとして前記不純物をイオン注入し形成されることを特徴とする請求項５または請求項６記載の半導体装置の製造方法。
【請求項８】
前記ＬＯＣＯＳ酸化膜は２から４μｍの膜厚を有するように形成することを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明の半導体装置は、ゲート電極から注入する正孔数を低減し、ドレイン領域での伝導度変調をより確実に行うことで電流増幅率を向上させる大電流素子に関する。
【０００２】
【従来の技術】
従来の半導体装置では、ノーマリ・オフ型、制御性に優れ、且つスイッチング時のオン抵抗の低いトランジスタとして、例えば、特開平０６−２５２４０８号公報に示す構造が知られている。
【０００３】
図９および図１０を参照して、以下にその構造の一例を示す。図９（Ａ）は素子の斜視図であり、図９（Ｂ）は上面図である。図１０は図９（Ｂ）のＣ−Ｃ線断面図である。
【０００４】
先ず、図９（Ａ）に示す如く、従来の半導体装置は、Ｎ＋型の半導体基板５１、Ｎ＋型の半導体基板５１上にはＮ−型のエピタキシャル層５２が形成されている。Ｎ−型のエピタキシャル層５２には、Ｎ＋型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その側壁を被覆するように絶縁膜５６、高濃度のＰ＋型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、固定電位絶縁電極５５とソース領域５４とは、例えば、アルミニウム（Ａｌ）層６１によりオーミックコンタクトし電位が固定されている。また、エピタキシャル層５２は主にドレイン領域５３として用いられ、エピタキシャル層５２のうち、固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。
【０００５】
そして、チャネル領域５８には、絶縁膜５６を介して隣接する固定電位絶縁電極５５が高濃度のＰ＋型ポリシリコンであるため、仕事関数差によって空乏層が形成される。そのことで、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成されていて、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。
【０００６】
次に、図９（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されており、ここからドレイン領域５３へ少数キャリア（正孔）を供給する。また、固定電位絶縁電極５５間に囲まれたチャネル領域５８は、ひとつの単位セルを形成している。尚、チャネルの状態によって電流を遮断、もしくは電流量を制御し得るという条件を満たしていれば、単位セルを構成する固定電位絶縁電極５５の形状、ソース領域５４の形状などは任意である。
【０００７】
図１０に示す如く、Ｈをチャネル厚み、Ｌをチャネル長と呼ぶ。つまり、チャネル厚みＨとは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌとは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。また、基板５１裏面にはＡｌ層６０が形成されている。
【０００８】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、ドレイン電極Ｄに正の高電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇを接地または負の電圧を印加した状態でＯＦＦの状態を成す。そして、この半導体装置のＯＦＦの状態では、Ｎ型のチャネル領域５８とＰ型の固定電位絶縁電極５５との仕事関数差によりチャネル領域５８が擬似的なＰ型領域となる。そのことで、ドレイン領域５３に正の高電圧が印加され、チャネル領域５８が接地状態となることで逆バイアス状態となり、ＯＦＦの状態を成す。そして、半導体装置をＯＮの状態にするためには、ゲート電極Ｇに正の電圧を印加しゲート領域５９から自由キャリア（正孔）を注入し、チャネル領域５８をＮ型領域にすると同時にチャネル領域５８およびドレイン領域５３で伝導度変調を起こす。そして、半導体装置はゲート領域５９から注入する自由キャリア（正孔）によりＯＮ、ＯＦＦを行っているので、ゲート領域５９からの自由キャリア（正孔）の注入量により直流信号電流増幅率が左右される。
【０００９】
しかしながら、図９（Ａ）に示す如く、従来の半導体装置では、エピタキシャル層５２にＮ型の不純物をイオン注入することでソース領域５４を形成していた。そして、エピタキシャル層５２の主表面はほぼ同一の平面から成り、その主表面からＰ型の不純物をイオン注入しゲート領域５９を形成していた。そのため、ソース領域５４がゲート領域５９から注入された自由キャリア（正孔）の通過経路に存在し、多くの自由キャリア（正孔）がソース領域５４に取り込まれていた。その結果、ゲート領域５９から注入された自由キャリア（正孔）の一部は、ソース領域５４で自由キャリア（電子）と再結合することで消滅し、またはソース電極Ｓを介して外部へと排出されていた。そして、本来の目的であるチャネル領域５８でのスイッチング、伝導度変調等の役割を果たすことなく消滅していた。その結果、従来の半導体装置では、ＯＮの状態を成すために必要以上の自由キャリア（正孔）を注入しなければならず、所望の直流信号電流増幅率を得られないという問題があった。
【００１０】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数の溝と、前記溝の内壁には絶縁膜を有し、且つ前記溝内を充填する逆導電型の半導体材料から成る固定電位絶縁電極と、前記半導体基体の前記溝間に位置し、且つ前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた逆導電型のゲート領域と、前記半導体基体には前記固定電位絶縁電極間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、前記チャネル領域上の前記一主面には前記半導体基体と同一の材料から成る凸部が形成されており、少なくとも前記凸部の一部は前記ソース領域として成ることを特徴とする。
【００１１】
また、上述した各事情に鑑み、本発明の半導体装置の製造方法では、半導体基体を準備し、前記半導体基体の一主表面の所望の領域に一導電型の不純物をイオン注入し拡散させゲート領域を形成し、前記ゲート領域と一定の離間距離を設けて逆導電型の不純物をイオン注入し拡散させソース領域を形成する工程と、前記一主表面に露出する前記ソース領域のほぼ全面のみを覆うようにエッチングマスクを選択的に形成した後、前記半導体基体を前記一主表面から前記ソース領域を除いてエッチングにより除去する工程と、前記半導体基体に前記ソース領域を横断し、且つ前記ゲート領域内に少なくとも端部を重畳する複数の溝を形成する工程と、前記溝の内壁を覆うように絶縁膜を堆積させ、前記溝内に逆導電型の半導体材料を充填し固定電位絶縁電極を形成する工程とを少なくとも含むことを特徴とする。
【００１２】
更に、本発明の半導体装置の製造方法では、半導体基体を準備し、前記半導体基体の一主表面の所望の領域に一導電型の不純物をイオン注入し拡散させ複数のゲート領域を形成する工程と、前記半導体基体の前記一主表面に複数のＬＯＣＯＳ酸化膜をそれぞれ離間して形成し、前記ＬＯＣＯＳ酸化膜間の離間領域に逆導電型の不純物をイオン注入し拡散させソース領域を形成する工程と、前記ＬＯＣＯＳ酸化膜を全て除去した後、前記半導体基体に前記ソース領域を横断し、且つ前記ゲート領域内に少なくとも端部を重畳する複数の溝を形成する工程と、前記溝の内壁を覆うように絶縁膜を堆積させ、前記溝内に逆導電型の半導体材料を充填し固定電位絶縁電極を形成する工程とを少なくとも含むことを特徴とする。
【００１３】
【発明の実施の形態】
以下に、本発明の半導体装置について、図１〜図３を参照にして詳細に説明する。
【００１４】
図１（Ａ）は本発明の半導体素子の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体素子の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ＋型の半導体基板１上にはＮ−型のエピタキシャル層２が堆積されている。このエピタキシャル層２には、表面から等間隔をなして互いに平行に複数のトレンチ７が形成されている。そして、基板１はドレイン取り出し領域として用いられており、主に、エピタキシャル層２はドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が注入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、詳細は後述するが、トレンチ７内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域４と電気的に接続されている。そのことで、トレンチ７内のＰ型のポリシリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。尚、特許請求の範囲で記載した半導体基体とは本実施の形態では基板１およびエピタキシャル層２とにより構成する。
【００１５】
そして、本発明の構造では、エピタキシャル層２表面に凸部１３を有し、この凸部１３にＮ型不純物をイオン注入し、拡散させ、ソース領域４として用いることに特徴を有する。具体的な製造方法においては後述するが、エッチングによりエピタキシャル層２を表面からソース領域４以外の部分を１〜２μｍ程度除去している。そのことで、ソース領域４の底面とゲート領域９の上面とがほぼ同一平面に位置するようにお互いが形成されている。つまり、エピタキシャル層２表面に段差を設ける構造とし、段差の部分である凸部１３にソース領域４を形成することに特徴を有する。そして、上述したように、ソース領域４とＰ型のポリシリコンとはそれぞれＡｌがオーミックコンタクトすることで、ソース電極Ｓと固定電位絶縁電極５とは同電位に保たれている。
【００１６】
また、図１（Ａ）および図１（Ｂ）に示す如く、ゲート領域９はソース領域４と離間され、且つ絶縁膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図１（Ｂ）に示す如く、固定電位絶縁電極５は櫛歯形状をしており、Ｙ軸方向の固定電位絶縁電極５（以下軸部分と称する）を中心として左右のＸ軸方向に櫛歯が延在している。つまり、本実施の形態では、ゲート領域９は固定電位絶縁電極５の櫛歯の両端部の一部と形成領域を重畳し、かつその領域で絶縁膜６と当接するように形成されている。言い換えると、固定電位絶縁電極５の軸部分は隣接する２つのゲート領域９から等距離にあり、軸部分の両側に所望の距離で離間してソース領域４を設けることとなる。
【００１７】
次に、図２を参照として本発明の半導体素子の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向での断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向での断面図である。
【００１８】
図２（Ａ）に示す如く、エピタキシャル層２の表面領域のなかでトレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｈをチャネル厚み、矢印Ｌをチャネル長とする。つまり、チャネル厚みＨとは、チャネル領域８において対向するトレンチ７間の間隔であり、チャネル長Ｌとは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ＋型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしており、このＡｌ層１０を介してドレイン電極Ｄが形成されている。一方、上述の如く、エピタキシャル層２のチャネル領域８上の表面には凸部１３が形成されており、その凸部１３をソース領域４として用いている。そして、Ａｌ層１１がソース領域４と固定電位絶縁電極５にオーミックコンタクトし、固定電位絶縁電極５の電位はソース電極Ｓの電位と固定されている。尚、チャネル領域８の状態によって電流を遮断、もしくは電流量を制御し得るため、その条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。
【００１９】
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクトホールを介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図および表面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００２０】
次に、本発明の半導体素子の動作原理を説明する。
【００２１】
先ず、半導体素子のＯＦＦ状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板１、Ｎ−型のエピタキシャル層２から成るドレイン領域３、エピタキシャル層２の表面領域で複数のトレンチ７間に位置するＮ−型のチャネル領域８およびＮ＋型のＳｉＣから成るソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作するとＯＦＦ状態を成すことができないようにみられる。
【００２２】
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル幅Ｈを調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
【００２３】
この構造により、Ｎ−型のドレイン領域３とＮ＋型のソース領域４とを擬似的なＰ型領域であるチャネル領域８をもってＰＮ接合分離構造を形成することとなる。つまり、本発明の半導体素子は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体素子がＯＦＦ時ではドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓおよびゲート電極Ｇが接地されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面からは、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体素子の耐圧特性を左右する。
【００２４】
ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ＋型のポリシリコン領域とチャネル領域８であるＮ−型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００２５】
具体的には、Ａｌ層１１を介してＰ＋型のポリシリコン領域とＮ−型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ＋型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ−型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
【００２６】
しかしながら、チャネル領域８の不純物濃度は１．０×１０１４（／ｃｍ３）程度、厚みは１μｍ程度であるため、チャネル領域８を囲むように形成された固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタとつり合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ＋型のポリシリコン領域内のイオン化アクセプタとＮ−型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
【００２７】
次に、半導体素子のＯＦＦ時からＯＮ時へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填されることで、Ｐ＋型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域８の空乏層が減退し、中央領域からチャネルが開き、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００２８】
つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇが所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８ならびにドレイン領域３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域８ならびにドレイン領域３に直接注入される。その結果、チャネル領域８ならびにドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００２９】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。すると伝導度変調によりドレイン領域３およびチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００３０】
上述したように、本発明では、チャネル領域８上のエピタキシャル層２表面に段差を設け、段差の部分である凸部１３にソース領域４を形成することに特徴を有する。そして、ゲート領域８から注入する自由キャリア（正孔）の通過経路からソース領域４を除くことで、以下に説明する効果を得ることができる。
【００３１】
最初に、図４に示す如く、従来における構造および問題点を説明する。図４（Ａ）は従来でのエピタキシャル層にＮ型拡散層を形成して成るソース領域およびチャネル領域を拡大した断面図であり、図４（Ｂ）は図４（Ａ）に示したソース領域とチャネル領域とのＯＮ時でのエネルギーバンド図である。
【００３２】
図４（Ａ）に示す如く、従来では、エピタキシャル層５２（図９（Ａ）参照）の主表面はほぼ平坦面に形成されており、主表面から不純物をイオン注入し、拡散することでソース領域５４およびゲート領域５９を形成していた。そのため、ソース領域５４およびゲート領域５９はそれぞれエピタキシャル層５２の主表面に形成され、ソース領域５４はゲート領域５９から注入される自由キャリア（正孔）の通過経路に位置していた。そして、ソース領域５４では、図４（Ｂ）に示すエネルギーバンド図のように、自由キャリア（正孔）に対して、ポテンシャル障壁が実質ない状態であった。そのことで、ゲート領域５９から注入された自由キャリア（正孔）はチャネル領域５８からソース領域５４へと容易に入り込むことができた。その結果、ソース領域５４では、入り込んだ自由キャリア（正孔）と自由キャリア（電子）とが再結合し、チャネル領域５８での伝導度変調に寄与することなく消滅していた。そして、ソース領域５４内で無効に消滅した分の自由キャリア（正孔）は余分にゲート領域から注入する必要があり、所望の直流信号電流増幅率が得られないという問題があった。
【００３３】
一方、本発明では、製造方法は後述するが、図２（Ｂ）に示す如く、エピタキシャル層２の主表面にソース領域４として用いる凸部１３を形成している。本発明においても、エピタキシャル層２にＮ型不純物をイオン注入し、拡散することでソース領域４を形成している点は従来の構造と同じである。そのため、ソース領域４では、図４（Ｂ）に示すエネルギーバンド図のように、自由キャリア（正孔）に対して、ポテンシャル障壁が実質ない状態である。そして、自由キャリア（正孔）がソース領域４へと流れ込むことに関しては、従来の構造と同様に容易であると言える。しかしながら、本発明では、ゲート領域９の上面とソース領域４の底面とをほぼ同一平面に位置するように、ソース領域５４はゲート領域５９から注入される自由キャリア（正孔）の通過経路より上部に位置させている。具体的には、エピタキシャル層２の主表面から凸部１３が１〜２μｍ程度突出するように形成し、その凸部１３にソース領域４を形成している。
【００３４】
この構造を実現することで、本発明では、第１に、ゲート領域９からは必要最小限の自由キャリア（正孔）を注入することで、ソース領域４から多量の自由キャリア（電子）を供給することができるので、注入効率は極めて向上させることができる。上述の半導体素子のＯＮ時の動作で説明したように、ゲート領域９から注入された自由キャリア（正孔）はイオン化アクセプタである負電荷にひかれて絶縁膜６界面に流れ込む。このとき、本発明では、ソース領域４は自由キャリア（正孔）の通過経路の上部に形成されているため、注入された自由キャリア（正孔）がソース領域４に流れ込むことを大幅に低減することができる。そのことで、ゲート領域９から注入された自由キャリア（正孔）は、チャネル領域８に到達した後、自由キャリア（正孔）の大多数はチャネル領域８で伝導度変調に寄与することとなる。つまり、本発明では、自由キャリア（正孔）がソース領域４に入り込み自由キャリア（電子）とが再結合し、チャネル領域８での伝導度変調に寄与することなく消滅することを大幅に低減できる。そして、ソース領域４からは多量の自由キャリア（電子）を注入することができ、所望の直流信号電流増幅率を容易に得ることができる。
【００３５】
更に、本発明では、第２に、ソース領域４をエピタキシャル層２の主表面に形成された凸部１３に形成することに特徴がある。例えば、図９に示した従来の構造では、チャネル領域でのドレイン電界（ドレイン−ソース間に正電圧が印加された時に発生する電界のことをいう。）を考慮し、チャネル長Ｌを決定していた。このとき、チャネル長Ｌとチャネル厚みＨとの比Ｌ／Ｈをも考慮する必要があった。しかし、本発明では、ソース領域４をエピタキシャル層２の主表面に形成された凸部１３に形成することで、トレンチ７の深さがチャネル長Ｌとなる。そのことで、従来でのソース領域の拡散領域を考慮することなくチャネル領域８を形成することができる。具体的には、従来ではトレンチ深さは、例えば、５μｍ程度であったが、本発明ではトレンチ深さを、例えば、３μｍ程度で形成することができる。その結果、本発明では、トレンチ深さを浅くすることができることで、プロセスの簡易化を実現することができる。
【００３６】
また、従来の構造では、トレンチ５７（図９（Ａ）参照）の深さを５μｍ程度であり、トレンチ５７のコーナー部がドレイン電界さらされるのを防ぐ必要があった。そのため、ゲート領域５９（図９（Ａ）参照）を、例えば、１０μｍ程度の拡散深さを有するように形成することで、トレンチ５７のコーナー部にドレイン電界が集中するのを緩和していた。しかし、本発明では、上述の如く、ソース領域４の構造によりトレンチ７の深さを浅く形成することが可能となり、ゲート領域９も浅く形成することが可能となる。そのことで、ゲート領域９の拡散深さを浅く形成することに併せてゲート領域９のサイド拡散も抑制することができ、セルサイズの微細化を実現することができる。
【００３７】
更に、本発明では、第３に、エピタキシャル層２の主表面に段差構造として凸部１３を形成し、この凸部１３にソース領域４を形成する。そして、ゲート領域９から注入される自由キャリア（正孔）の通過経路より上部にソース領域を位置させることに特徴がある。そのため、チャネル領域８に存在する自由キャリア（正孔）はソース領域４に入り込むことを大幅に低減することができる。その結果、所望の大きさのソース領域４を形成することができるので、単位ソース面積当たりの電流密度も低減することができ、かつ自由キャリア（電子）供給量も増大することができる。
【００３８】
尚、本実施の形態では、ソース領域の底面とゲート領域との上面とがほぼ同一平面に位置する場合について説明したが、特に限定する必要はない。例えば、ソース領域の底面がゲート領域の上面より下部に位置し、多少自由キャリア（正孔）の通過経路に位置しても、ほぼ同様な効果を得ることができる。また、ソース領域の底面がゲート領域の上面より上部に位置しても同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３９】
次に、本発明の半導体装置の製造方法について、図５〜図８を参照にして詳細に説明する。尚、本実施の形態では、以下の第１および第２の実施の形態について説明する。ここでは、半導体装置の構造の説明について用いた図および個々の構成要素に用いた符番で共通のものは同一の図および符番を用いることとする。
【００４０】
先ず、図５および図６を参照として、本発明の第１の実施の形態について説明する。
【００４１】
第１の工程は、図５に示す如く、エピタキシャル層２の主表面から不純物をイオン注入し、ソース領域４およびゲート領域９を形成する工程である。図５（Ａ）に示す如く、Ｎ＋型の単結晶シリコン基板１を準備し、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ２Ｃｌ２ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗４０Ω・ｃｍ以上、厚さ５０μｍ程度のエピタキシャル層２を成長させる。そして、エピタキシャル層２の表面を熱酸化して全面に酸化膜を、例えば、０．０５μｍ程度形成する。この酸化膜上に公知のフォトリソグラフィ技術によりゲート領域９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０ｋｅＶ、導入量５．０×１０１５／ｃｍ２でイオン注入し、拡散する。
【００４２】
次に、フォトレジストを除去した後、酸化膜上に公知のフォトリソグラフィ技術によりソース領域４を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧１２０ｋｅＶ、導入量５．０×１０１５／ｃｍ２でイオン注入し、拡散する。
【００４３】
次に、図５（Ｂ）に示す如く、フォトレジストおよび酸化膜を除去した後、エピタキシャル層２の主表面に露出するソース領域４のみをほぼ覆うように選択的にシリコン酸化膜１４を堆積する。このシリコン酸化膜１４は次工程でのエッチング時のマスクとして用いる。
【００４４】
第２の工程は、図６に示す如く、エピタキシャル層２を主表面からエッチングして、エピタキシャル層２の主表面に凸部１３を形成する工程である。図６（Ａ）に示す如く、第１の工程で形成したシリコン酸化膜１４をマスクとして、例えば、異方性ドライエッチングによりエピタキシャル層２を主表面からエッチングする。このとき、ソース領域４上にはシリコン酸化膜１４が堆積されているので、図示の如く、その領域以外の点線で示した領域がエッチングされる。そして、例えば、ソース領域４はエピタキシャル層２表面から１〜２μｍ程度拡散されているので、凸部１３も１〜２μｍ程度エピタキシャル層２の主表面から突出する構造となる。本実施の形態では、この凸部１３の領域のほぼ全ての領域がＮ型領域となっており、凸部１３はソース領域４として用いられる。つまり、凸部１３はエピタキシャル層２の一部であり、ソース領域４はエピタキシャル層２にＮ型不純物をイオン注入することで形成される。
【００４５】
第３の工程は、図１（Ｂ）に示す如く、エピタキシャル層２の所望の領域にトレンチ７を形成し、固定電位絶縁電極５を形成する工程である。図示の如く、ソース領域４およびゲート領域９はＹ軸方向に平行に形成されている。トレンチ７を２つのソース領域４間に軸部分を有し、その軸部分がＹ軸方向にソース領域４とほぼ平行に配置し形成する。そして、トレンチ７は軸部分から両側のＸ軸方向へそれぞれソース領域４を横断し、その一端を少なくともゲート領域９内に有するように形成する。そのため、エピタキシャル層２表面にシリコン酸化膜（図示せず）をトレンチ７を形成する部分に開口部が設けられるように選択的に形成する。その後、異方性ドライエッチングによりエピタキシャル層２を主表面からエッチングする。
【００４６】
次に、トレンチ７の内壁を全て覆うように絶縁膜６を形成し、絶縁膜６を介してトレンチ７内にＰ型の多結晶シリコンを充填する。その後、シリコン酸化膜を除去する。
【００４７】
第４の工程は、図１（Ａ）に示す如く、例えば、Ａｌによりソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄを形成する工程である。図示の如く、基板１の裏面にはＡｌ層１０を形成し、このＡｌ層１０を介してドレイン電極Ｄを形成する。一方、エピタキシャル層２の主表面では、Ａｌ層１１をソース領域４と固定電位絶縁電極５にオーミックコンタクトするように形成し、固定電位絶縁電極５の電位はソース電極Ｓの電位と固定させる。そして、この構造により本発明の半導体装置が完成する。
【００４８】
尚、本実施の形態では、凸部の全ての領域がソース領域である場合について説明したが、特に限定する必要はない。例えば、凸部の領域からソース領域が多少はみ出して拡散している場合でもほぼ同様な効果を得ることができる。また、凸部の領域内でソース領域が形成されていて場合でも同様な効果を得ることができる。更に、本実施の形態ではエッチング工程前にゲート領域を形成したが、エッチング工程後にゲート領域を形成しても良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４９】
次に、図７および図８を参照として、本発明の第２の実施の形態について説明する。
【００５０】
第１の工程は、図７に示す如く、エピタキシャル層２の主表面から不純物をイオン注入し、ソース領域４およびゲート領域９を形成する工程である。図７（Ａ）に示す如く、Ｎ＋型の単結晶シリコン基板１を準備し、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１０００℃程度の高温を与えると共に反応管内にＳｉＨ２Ｃｌ２ガスとＨ２ガスを導入する。そのことにより、基板１上に、例えば、比抵抗４０Ω・ｃｍ以上、厚さ５０μｍ程度のエピタキシャル層２を成長させる。そして、エピタキシャル層２の表面を熱酸化して全面に酸化膜を、例えば、０．０５μｍ程度形成する。この酸化膜上に公知のフォトリソグラフィ技術によりゲート領域９を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧６０ｋｅＶ、導入量５．０×１０１５／ｃｍ２でイオン注入し、拡散する。
【００５１】
次に、図７（Ｂ）に示す如く、フォトレジストおよび酸化膜を除去した後、エピタキシャル層２の主表面にソース領域４形成領域のみを露出するように、複数のＬＯＣＯＳ酸化膜１５を形成する。つまり、ソース領域４はゲート領域９とＹ軸方向にほぼ平行となるように形成されるので、ＬＯＣＯＳ酸化膜１５の離間領域もゲート領域９とＹ軸方向にほぼ平行となる。そして、ＬＯＣＯＳ酸化膜１５をマスクとして用いてセルファラインによりソース領域４を形成する。具体的には、ＬＯＣＯＳ酸化膜１５上からＮ型不純物、例えば、リン（Ｐ）を加速電圧１２０ｋｅＶ、導入量５．０×１０１５／ｃｍ２でイオン注入し、拡散する。そのことで、所望の領域にソース領域４を形成することができる。
【００５２】
第２の工程は、図８に示す如く、ＬＯＣＯＳ酸化膜１６を除去し、エピタキシャル層２の主表面に凸部１５を形成する工程である。図８（Ａ）に示す如く、エピタキシャル層２の主表面に形成されたＬＯＣＯＳ酸化膜１５を、例えば、ウェットエッチングにより全て除去する。そのことで、ＬＯＣＯＳ酸化膜１５が形成されていた領域と形成されていない領域によりエピタキシャル層２表面に凸部１６を形成することができる。本実施の形態では、ＬＯＣＯＳ酸化膜１５の端部のバーズビーク部により、凸部１６は台形状に形成される。そして、この凸部１６には、第１の工程によりソース領域４が形成されている。つまり、図８（Ｂ）は図８（Ａ）の斜視図であるが、エピタキシャル層２の主表面には、台形状の凸部１６を突出して形成する。そして、ＬＯＣＯＳ酸化膜１５を、例えば、その厚みを２〜４μｍ程度で形成するので、凸部１６はエピタキシャル層２の主表面から１〜２μｍ程度突出する。
【００５３】
第３および第４の工程は、第１の実施の形態での第３および第４の工程と同じ工程であるので、第１の実施の形態を参照することとしここではその説明を割愛する。
【００５４】
尚、第２の実施の形態においても、凸部の領域からソース領域が多少はみ出して拡散している場合でもほぼ同様な効果を得ることができる。また、凸部の領域内でソース領域が形成されていて場合でも同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００５５】
【発明の効果】
上述したように、第１に、本発明の半導体装置では、エピタキシャル層の主表面に凸部を形成し、この凸部にソース領域を形成している。そして、ゲート領域の上面とソース領域の底面とをほぼ同一平面に位置するように、ソース領域を形成していることに特徴を有する。そのことで、ゲート領域５９から注入される自由キャリア（正孔）の通過経路にはソース領域はなく、ソース領域はその通過経路より上部に位置している。その結果、ゲート領域から注入され自由キャリア（正孔）がソース領域に入り込むことを大幅に低減することがえきる。そして、ゲート領域からは必要最低限の自由キャリア（正孔）を注入することで、ソース領域からは多量の自由キャリア（電子）が供給される。つまり、本発明の半導体装置では、所望の直流信号電流増幅率を容易に得ることができる。
【００５６】
第２に、本発明の半導体装置では、第１の効果で説明したように、ソース領域をゲート領域から注入される自由キャリア（正孔）の通過経路より上部に形成することに特徴を有する。そのことで、単位ソース面積当たりの電流密度を低減するためにソース領域面積を増大することができる。この時、ソース領域は自由キャリア（正孔）の通過経路より上部に形成されているため、ゲート領域から注入された自由キャリア（正孔）が入り込むことを大幅に低減することができ、所望の面積を有するソース領域を形成することができる。その結果、一定幅を有するソース領域を形成することができるので、容易にコンタクト孔との位置合わせをすることができる。そして、ソース領域面積を大きくすることでの弊害は抑制することができる。
【００５７】
第３に、本発明の半導体装置では、第１の効果で説明したように、ソース領域をチャネル領域表面の凸部に形成することに特徴を有する。そのことで、チャネル領域表面に不純物を導入し、拡散することなくソース領域を形成できるので、固定電位絶縁電極形成用のトレンチをその分浅く形成することができる。その結果、本発明ではプロセスの簡易化を実現することができる。
【００５８】
第４に、本発明の半導体装置では、ソース領域をチャネル領域表面の凸部に形成し、ゲート領域の拡散深さを浅く形成することに特徴を有する。そのことで、固定電位絶縁電極を形成するトレンチのコーナー部にドレイン電界が集中することなく、ゲート領域のサイド拡散をも抑制することが可能となる。その結果、本発明のセルサイズの微細化を実現することができる。
【００５９】
第５に、本発明の半導体装置の製造方法では、エピタキシャル層にソース領域を形成した後、ソース領域以外のエピタキシャル層を表面からエッチングし、エピタキシャル層表面に凸部を形成する。そして、その凸部をソース領域として用いることに特徴を有する。そのことで、ゲート領域から注入された自由キャリア（正孔）を通過経路より上部にソース領域を形成することができる。その結果、上述した第１から第４の効果を得ることができる構造を製造することを実現できる。
【００６０】
第６に、本発明の半導体装置の製造方法では、ソース領域の形成領域を露出するようにＬＯＣＯＳ酸化膜を複数形成し、ＬＯＣＯＳ酸化膜をマスクとしてソース領域を形成する。その後、ＬＯＣＯＳ酸化膜を除去しエピタキシャル層表面に凸部を形成する。そして、その凸部をソース領域として用いることに特徴を有する。そのことで、ゲート領域から注入された自由キャリア（正孔）を通過経路より上部にソース領域を形成することができる。その結果、上述した第１から第４の効果を得ることができる構造を製造することを実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）平面図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図３】本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。
【図４】従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）エネルギーバンド図である。
【図５】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図６】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）斜視図である。
【図７】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図８】本発明の半導体装置の製造方法を説明するための（Ａ）断面図、（Ｂ）斜視図である。
【図９】従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）平面図である。
【図１０】従来の半導体装置を説明するための断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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