(57)【要約】【課題】パッド端子を減らすこと、速度性能を劣化させないこと。【解決手段】スイッチトキャパシタ型の電源変換回路１０を半導体集積回路チップ２０内の各回路ブロック２１〜２３毎に分散して配置し、該電源変換回路１０を構成するキャパシタを前記チップ上に形成した。【選択図】　図２
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【特許請求の範囲】
【請求項１】
スイッチトキャパシタ型の電源変換回路が複数の回路ブロックの各々の近傍に分散して配置され、且つ前記各電源変換回路は当該電源変換回路を構成する少なくとも１つのキャパシタがチップ上に形成されていることを特徴とする半導体集積回路。
【請求項２】
前記キャパシタは、ＭＯＳトランジスタのゲートを一方の電極としドレインとソースを共通接続した端子を他方の電極としたキャパシタであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記各回路ブロックは、電源電圧が１Ｖより低く、消費電力が１０ｍＷより小さい極低電圧、低電力の回路ブロックであることを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ型（以下、ＳＣ型と呼ぶ）の電源変換回路を有する極低電力用の半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路内に装備され電源電圧を変換する電源変換回路として、図６に示すようなＬＣフィルタを用いたバック型電源変換回路（ＤＣ−ＤＣコンバータ）が知られている（参考：培風館、飯塚訳、アナログ・ディジタル混載システムＬＳＩ、ｐｐ．３３１）。
【０００３】
図６において、Ｑ５１、Ｑ５２は半導体集積回路チップ５０内に形成されたＣＭＯＳ構成のＭＯＳトランジスタであり、外部電源電圧ＶＤＤ（ＥＸＴ）が供給され、同チップ５０内に形成された制御回路５１によって交互にオン／オフ制御される。これによってトランジスタＱ５１，Ｑ５２の共通接続点に発生した矩形波は、チップ５０の外に接続されたインダクタとキャパシタからなるＬＣフィルタ５２により高周波成分が除去されて直流成分となり、再度チップ５０内のＬＳＩ５３に内部電源電圧ＶＤＤ（ＩＮＴ）として供給される。
【０００４】
図７は半導体集積回路チップ６０内部のメモリ回路ブロック６１、ロジック回路ブロック６２、シリーズレギュレータ６４に接続されるアナログ／ＲＦ回路ブロック６３の各回路ブロックが互いに異なった電源で動作している場合の構成を示した図である。６５は外部電源電圧ＶＤＤ（ＥＸＴ）用のパッド端子である。５０Ａ，５０Ｂは図６に示したバック型電源変換回路（ＬＣフィルタを除く構成）を示し、各々パッド端子６６を介してチップ６０外のＬＣフィルタ５２Ａ，５２Ｂに接続され、これにより内部電源電圧ＶＤＤ（ＩＮＴ１），ＶＤＤ（ＩＮＴ２）が生成される。内部電源電圧ＶＤＤ（ＩＮＴ１）は、メモリ回路ブロック６１とロジック回路ブロック６２とバック型電源変換回路５０Ｂに供給され、内部電源電圧ＶＤＤ（ＩＮＴ２）はアナログ／ＲＦ回路ブロック６３用のシリーズレギュレータ６４に供給されている。
【０００５】
【発明が解決しようとする課題】
ところが、従来のバック型電源変換回路は、図６に示したように、ＬＣフィルタ５２を用いて内部電源電圧ＶＤＤ（ＩＮＴ）を発生させるとき、インダクタとしてμＨオーダのものが必要となるため、チップに外付けで接続しなければならず、占有面積やパッド端子が増えてしまう問題があった。
【０００６】
また、図７に示したように、バック型電源変換回路の数が増える毎にパッド端子の数が２倍に比例して増大し、さらにバック型電源変換回路を集中して配置すると、内部電源配線の電圧降下により電位が低下し、動作の遅延時間に影響を及ぼす問題があった。
【０００７】
図８は内部ＣＭＯＳロジック回路の動作の遅延時間の電源電圧依存性を示した図であり、特に電源電圧が１Ｖ以下では、遅延時間の電源電圧依存性が大きくなり、内部電源線の電圧降下は遅延を増大させる深刻な問題を引き起こす。
【０００８】
本発明は以上のような点に鑑みてなされたもので、その目的は、外部素子接続用のパッド端子が少なくでき、且つ内部電源線による電圧降下を小さくでき遅延を大幅に抑えた電源変換回路を有する半導体集積回路を提供することである。
【０００９】
【課題を解決するための手段】
請求項１にかかる発明は、スイッチトキャパシタ型の電源変換回路が複数の回路ブロックの各々の近傍に分散して配置され、且つ前記各電源変換回路は当該電源変換回路を構成する少なくとも１つのキャパシタがチップ上に形成されていることを特徴とする半導体集積回路とした。
【００１０】
請求項２にかかる発明は、請求項１にかかる発明において、前記キャパシタは、ＭＯＳトランジスタのゲートを一方の電極としドレインとソースを共通接続した端子を他方の電極としたキャパシタであることを特徴とする半導体集積回路とした。
【００１１】
請求項３にかかる発明は、請求項１にかかる発明において、前記各回路ブロックは、電源電圧が１Ｖより低く、消費電力が１０ｍＷより小さいの極低電圧、低電力の回路ブロックであることを特徴とする半導体集積回路とした。
【００１２】
【発明の実施の形態】
［第１の実施の形態］
図１は第１の実施形態のＳＣ型電源変換回路１０を示す図である。１１は位相が１８０度異なった２相のクロックφ１，φ２を発生する制御回路、Ｑ１１はクロックφ１でオン／オフが制御されるＰＭＯＳトランジスタ、Ｑ１２，Ｑ１３はクロックφ１でオン／オフが制御されるＮＭＯＳトランジスタ、Ｑ１４はクロックφ２でオン／オフが制御されるＮＭＯＳトランジスタ、Ｃ１１，Ｃ１２はキャパシタ、１２は負荷としてのＬＳＩである。
【００１３】
この回路では、クロックφ１が「Ｌ」レベルのときクロックφ２が「Ｈ」レベルであるので、このとき、トランジスタＱ１１，Ｑ１４がオンし、トランジスタＱ１２，Ｑ１３がオフして、キャパシタＣ１１，Ｃ１２が外部電源電圧ＶＤＤ（ＥＸＴ）と接地間に直列接続される。次に、クロックφ１が「Ｈ」レベル、クロックφ２が「Ｌ」レベルになると、トランジスタＱ１１，Ｑ１４がオフし、トランジスタＱ１２，Ｑ１３がオンして、キャパシタＣ１１，Ｃ１２が並列接続される。以上のキャパシタＣ１１，Ｃ１２の直並列切替接続が、クロックφ１，φ２によって繰り返される。これによって、キャパシタＣ１２には外部電源電圧ＶＤＤ（ＥＸＴ）の１／２の電圧が生成し、内部電源電圧ＶＤＤ（ＩＮＴ）として供給される。
【００１４】
キャパシタＣ１１，Ｃ１２としては、図２の（ａ）、（ｂ）に示すように、ＭＯＳトランジスタＱ１５のゲートを一方の電極とし、ドレインとソースを共通接続した端子を他方の電極とした構成のＭＯＳキャパシタを採用することで、オンチップ化が可能である。この場合、チャネル長の短い微細のＭＯＳトランジスタを使用すれば、ゲート酸化膜も薄くなるので、キャパシタ面積を削減できる。
【００１５】
このようにＳＣ型電源変換回路１０では、インダクタを必要とせず、またキャパシタをオンチップ化できるので、素子接続用のバッド端子を必要としない。
【００１６】
なお、ＳＣ型電源変換回路１０として、２個のキャパシタを並列接続してそれぞれに充電し、それを直列接続するよう切り替え、これを繰り返すスイッチングを行う別の構成にすることで、内部電源電圧ＶＤＤ（ＩＮＴ）として外部電源電圧ＶＤＤ（ＥＸＴ）の２倍の電圧を供給することも可能である。
【００１７】
［第２の実施形態］
図３は第２の実施形態の半導体集積回路チップ２０を示す図であり、メモリ回路ブロック２１、ロジック回路ブロック２２、シリーズレギュレータ２４に接続されるアナログ／ＲＦ回路ブロック２３の各々の電源回路として、図１で説明したのと同様の構成のＳＣ型電源変換回路１０Ａ，１０Ｂ，１０Ｃを、それら各回路ブロックの近傍に分散して配置したものである。２５は外部電源電圧ＶＤＤ（ＥＸＴ）用のパッド端子である。
【００１８】
このようにＳＣ型電源変換回路１０を回路ブロック毎に当該回路ブロックの近傍に分散配置すると、当該回路ブロックとの間の内部電源線が短くなるので、その電圧降下による電位低下の影響を小さくでき、各回路ブロックの動作の遅延時間を小さくでき、その変動を抑えることができる。
【００１９】
［第３の実施形態］
図４は第３の実施形態の半導体集積回路チップ３０を示す図であり、メモリ回路ブロック３１、ロジック回路ブロック３２、シリーズレギュレータ３４に接続されるアナログ／ＲＦ回路ブロック３３の各々電源回路として、図１で説明したと同様のＳＣ型電源変換回路１０Ｄ，１０Ｅ，１０Ｆを分散して配置したものであるが、それらＳＣ型電源変換回路１０Ｄ，１０Ｅ，１０Ｆの出力側のキャパシタＣ１２ａ，Ｃ１２ｂ，Ｃ１２ｃ（図１のキャパシタＣ１２に対応）をパッド端子３６を介して外付けとしたものである。３５は外部電源電圧ＶＤＤ（ＥＸＴ）用のパッド端子である。
【００２０】
この実施形態では、パッド端子３６が各回路ブロック毎に必要となるが、従来のバック型電源変換回路が回路ブロック毎に２個のパッド端子が必要になるのと比べると、パッド端子を半減できる。
【００２１】
［実験例］
図５はＳＣ型電源変換回路と従来のバック型電源変換回路の出力電力に対する電力変換効率を示した図である。出力電力が１ｍＷ〜１０ｍＷにおいて、ＳＣ型電源変換回路は高い電力変換効率をもつため、１０ｍＷより小さい超低電力ＬＳＩに好適であることが分かる。
【００２２】
【発明の効果】
以上から本発明の半導体集積回路によれば、外部へのパッド端子を無くし又は少なくしながらも、各回路ブロックに対して１つの外部電源により１以上のＳＣ型電源変換回路で個別に内部電源を供給することができ、またＳＣ型電源変換回路を各回路ブロック毎に分散配置するので、内部電源線の電位降下を従来のバック型電源変換回路に比べて小さくでき、遅延を大幅に抑えることが可能となり、速度性能を劣化させることがない。
【図面の簡単な説明】
【図１】第１の実施形態のＳＣ型電源変換回路の回路図である。
【図２】（ａ），（ｂ）はＭＯＳトランジスタで構成したＭＯＳキャパシタの回路図である。
【図３】第２の実施形態の半導体集積回路チップのブロック図である。
【図４】第３の実施形態の半導体集積回路チップのブロック図である。
【図５】ＳＣ型電源変換回路とバック型電源変換回路の出力電力に対する電力変換効率の特性図である。
【図６】従来のバック型電源変換回路の回路図である。
【図７】従来のバック型電源変換回路を有する半導体集積回路チップのブロック図である。
【図８】図７の半導体集積回路の電源電圧に対する遅延時間の特性図である。
【符号の説明】
１０，１０Ａ〜１０Ｆ：ＳＣ型電源変換回路
２０，３０：半導体集積回路チップ
５０，５０Ａ〜５０Ｃ：バック型電源変換回路、５２，５２Ａ，５２Ｂ：ＬＣフィルタ
６０：半導体集積回路チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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