(57)【要約】【課題】過消去及びそれに起因する読出し不良の問題を解消できる半導体記憶装置を提供すること。【解決手段】半導体基板１上にゲート電極３と、一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタ３０Ａを備える。ゲート電極３の側方にメモリ機能体１１，１１を備える。メモリ機能体１１は、断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜２３と、電荷を蓄積する機能を有する複数の微粒子１０と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体９，１６とからなる。蓄電体膜２３と微粒子１０とからなる電荷保持部に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方のソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、
半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴とする半導体記憶装置。
【請求項４】
請求項１または２に記載の半導体記憶装置において、
上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、
上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴とする半導体記憶装置。
【請求項５】
請求項１または２に記載の半導体記憶装置において、
上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴とする半導体記憶装置。
【請求項６】
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子のゲート電極の両側に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴とする半導体装置。
【請求項７】
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、かつ、半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴とする半導体装置。
【請求項９】
請求項６または７に記載の半導体装置において、
上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴とする半導体装置。
【請求項１０】
請求項６または７に記載の半導体装置において、
上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、
上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴とする半導体装置。
【請求項１１】
請求項６または７に記載の半導体装置において、
上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴とする半導体記置。
【請求項１２】
請求項７に記載の半導体装置において、
上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴とする半導体装置。
【請求項１３】
請求項２に記載の半導体記憶装置において、
上記蓄電体膜の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップするように配置されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項２に記載の半導体記憶装置において、
上記蓄電体膜が、上記ゲート電極の直下に形成されたゲート絶縁膜の表面に対して略平行に延びる部分を有することを特徴とする半導体記憶装置。
【請求項１５】
請求項２に記載の半導体記憶装置において、
上記蓄電体膜が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴とする半導体記憶装置。
【請求項１６】
請求項２に記載の半導体記憶装置において、
上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする半導体記憶装置。
【請求項１７】
請求項２に記載の半導体記憶装置において、
上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項１８】
請求項１若しくは２に記載の半導体記憶装置または請求項６若しくは７に記載の半導体装置を備えたことを特徴とするＩＣカード。
【請求項１９】
請求項１若しくは２に記載の半導体記憶装置または請求項６若しくは７に記載の半導体装置を備えたことを特徴とする携帯電子機器。
【請求項２０】
半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記ゲート電極及び上記メモリ機能体をマスクとして上記マスクの両側に相当する半導体基板表面に不純物を導入して、一対のソース／ドレイン拡散領域を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項２１】
請求項２０に記載の半導体記憶装置の製造方法において、
上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型の部分をもつ第１絶縁膜を形成する工程と、
上記第１絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて１回以上繰り返すことを特徴とする半導体記憶装置の製造方法。
【請求項２２】
請求項２０に記載の半導体記憶装置の製造方法において、
上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴とする半導体記憶装置の製造方法。
【請求項２３】
半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
上記メモリ領域の上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記メモリ領域と論理回路領域に、上記ゲート電極と形成されたメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
上記メモリ領域の上記ゲート電極の側面に上記メモリ機能体を自己整合的に形成する工程で、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものを自己整合的に並行して形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３に記載の半導体装置の製造方法において、
上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型の部分をもつ第１絶縁膜を形成する工程と、
上記第１絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて１回以上繰り返すことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２３に記載の半導体装置の製造方法において、
上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２３に記載の半導体装置の製造方法において、
上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電気的に書き込み消去可能な半導体記憶素子およびその製造方法に関する。
【０００２】
また、本発明は、半導体記憶素子と半導体スイッチング素子を同一基板上に混載した半導体装置及びその製造方法に関する。
【０００３】
また、本発明は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器ならびにＩＣカードに関する。
【０００４】
【従来の技術】
電気的に書込み消去可能なメモリ素子としてフラッシュメモリがある（例えば、非特許文献１参照。）。フラッシュメモリの素子の構造断面図を、図２１に示す。半導体基板９０１上に第１酸化膜９０４を介してポリシリコンからなる浮遊ゲート９０６を有し、浮遊ゲート９０６の上に第２酸化膜９０５を介してポリシリコンからなる制御ゲート９０７を有する。ゲート電極９０６，９０７の両側の半導体基板９０１表面には一対のソース／ドレイン拡散領域９０２及び９０３が形成されている。ゲート電極９０６，９０７の端部はソース／ドレイン拡散領域９０２，９０３の端部上にそれぞれ重なっている。制御ゲート９０７はフラッシュメモリにおける電界効果トランジスタ（ＦＥＴ）のゲート電極の働きを担っている。また、制御ゲート９０７と半導体基板９０１間に、第１酸化膜９０４、浮遊ゲート９０６及び第２酸化膜９０５を配置している。つまり、フラッシュメモリはＦＥＴのゲート絶縁膜部分に電荷保持部であるメモリ膜（浮遊ゲート）を配置することによって、当該ＦＥＴのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリである。
【０００５】
【非特許文献１】
舛岡富士雄編，「フラッシュメモリ技術ハンドブック」，株式会社サイエンスフォーラム，１９９３年８月１５日，Ｐ５５−５８
【０００６】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、次に述べるような所謂過消去という問題がある。つまり通常フラッシュメモリにおける消去動作は、浮遊ゲートに蓄積された電子を引き抜くこと又は正孔を注入することによりフラッシュメモリにおけるＦＥＴのしきい値電圧を低下させるものである。この消去が過剰に成されると、ゲート電極（つまり制御ゲート）下の浮遊ゲートに保持された電荷の影響により当該ＦＥＴがＯＮ（オン）してソース／ドレイン拡散領域間に電流が流れる。この現象は、ＦＥＴとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、浮遊ゲートの保持電荷のみによって、ＦＥＴがＯＮするため生じるものである。
【０００７】
このような過消去が起こると、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流が生じて、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【０００８】
そこで、本発明の課題は、過消去及びそれに起因する読出し不良の問題を解消できる半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明の課題は、そのような効果を奏する半導体記憶素子と論理回路をなす半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法を提供することにある。
【００１０】
また、本発明の課題は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びＩＣカードを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、この発明の半導体記憶装置は、
半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【００１２】
この発明の半導体記憶装置では、メモリ機能体（したがって電荷保持部）が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されている。したがって、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【００１３】
さらに、半導体基板と複数の微粒子の間に蓄電体膜が存在するように配置することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、散逸防止絶縁体により蓄積電荷の散逸が防止できるので、信頼性の高い半導体記憶装置が提供できる。
【００１４】
また、別の局面では、この発明の半導体記憶装置は、半導体基板上に形成されたゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、
半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴としている。
【００１５】
ここでＬ字型とは、単に角を有する形状のことを意味しているものであり、完全に直角に交わる角を有していることを意味するものではない。以下Ｌ字型の記載はすべて同じ。
【００１６】
この発明の半導体記憶装置では、メモリ機能体（したがって電荷保持部）が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されている。したがって、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【００１７】
さらに、半導体基板と複数の微粒子の間に蓄電体膜が存在するように配置することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、散逸防止絶縁体により蓄積電荷の散逸が防止できるので、信頼性の高い半導体記憶装置が提供できる。
【００１８】
さらに、本発明の半導体記憶装置は、ゲート電極とソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられているため、メモリ機能体への電荷の注入効率が高く、書き込み／消去速度が速くなる。
【００１９】
さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶装置の誤読み出しが抑制される。
【００２０】
一実施形態の半導体記憶装置は、上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【００２１】
この一実施形態の半導体記憶装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、最先端の製造プロセスを用いて製造可能であり、微細化が容易になる。
【００２２】
一実施形態の半導体記憶装置は、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴としている。
【００２３】
この一実施形態の半導体記憶装置では、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記蓄電体膜から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。同様に、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記微粒子から上記蓄電体膜を介した上記ゲート電極及び半導体基板へのリークを抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が提供される。
【００２４】
一実施形態の半導体記憶装置は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【００２５】
この一実施形態の半導体記憶装置によれば、上記微粒子がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【００２６】
また、この発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子のゲート電極の両側に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられ、
上記蓄電体膜と上記微粒子とからなる電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【００２７】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子は、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させ得るように構成それている。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させないものとする。半導体記憶素子のメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。ゲート電極の側方にこのようなメモリ機能体が配置されているので、上記半導体記憶素子は不揮発性半導体記憶素子として働くことができる。また、一般的なフラッシュメモリは電荷保持部（電荷を蓄積するための領域）がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の不揮発性半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用可能な半導体記憶素子、並びに、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性半導体記憶素子部を有する半導体装置を実現することができる。
【００２８】
また、別の局面では、この発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、かつ、半導体基板表面上の上記間隔を覆うように、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられていることを特徴としている。
【００２９】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。半導体記憶素子は、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させ得るものとする。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を保持電荷の多寡により変化させないものとする。半導体記憶素子において、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、半導体基板表面上の上記間隔を覆うようにメモリ機能体が設けられている。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。ゲート電極の側方にこのようなメモリ機能体が配置されているので、上記半導体記憶素子は不揮発性半導体記憶素子として働くことができる。さらに、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）を有する半導体記憶素子と、そのような間隔を有しない半導体スイッチング素子とが同一基板内に混載されているので、メモリ効果の良好な不揮発性半導体記憶素子と電流駆動能力の高い半導体スイッチング素子が混載できる。また、一般的なフラッシュメモリは電荷保持部（電荷を蓄積するための領域）がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の不揮発性半導体記憶素子は、電荷保持部がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用可能な半導体記憶素子、並びに、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性半導体記憶素子部を有する半導体装置を実現することができる。
【００３０】
さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【００３１】
また、一実施形態の半導体装置は、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴としている。
【００３２】
この一実施形態の半導体装置では、半導体記憶素子だけでなく半導体スイッチング素子でもゲート電極の側方にメモリ機能体を形成しているので、両者の作製プロセスに大幅な差がない。したがって、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【００３３】
また、一実施形態の半導体装置は、上記メモリ機能体が上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【００３４】
この一実施形態の半導体装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、例えば、半導体スイッチング素子からなる論理回路等と半導体記憶素子からなる不揮発性半導体記憶素子との混載が自己整合的なプロセスを用いて非常に容易に可能になる。
【００３５】
また、一実施形態の半導体装置は、上記半導体基板が、表面半導体層を有するＳＯＩ基板からなり、該表面半導体層に、第２導電型を有するボディ領域が形成されていることを特徴としている。
【００３６】
この一実施形態の半導体装置では、半導体基板が、表面半導体層を有するＳＯＩ（シリコン・オン・インシュレータ）基板からなることにより、ソース／ドレインの拡散領域と半導体基板との容量を極小まで抑えることができるため、高速動作が可能になる。さらに、上記ソース／ドレイン拡散領域の導電型（これを第１導電型と呼ぶ。）とは異なる導電型（これを第２導電型と呼ぶ。）を有するボディ領域を形成することによって、電界効果トランジスタのオフリークが抑制でき、低消費電力の半導体装置が提供できる。
【００３７】
また、一実施形態の半導体装置は、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在し、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在していることを特徴としている。
【００３８】
この一実施形態の半導体装置では、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記蓄電体膜から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。同様に、上記微粒子と上記蓄電体膜との間に、上記散逸防止絶縁体の少なくとも一部が介在しているので、上記微粒子から上記蓄電体膜を介した上記ゲート電極及び半導体基板へのリークを抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体装置が提供される。例えば、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された第１のＬ字型絶縁膜で絶縁される。また、上記微粒子と上記蓄電体膜との間は、上記蓄電体膜の鋭角側の二面に沿って形成された第２のＬ字型絶縁膜で絶縁される。
【００３９】
また、上記半導体基板と上記蓄電体膜との間、および、上記ゲート電極と上記蓄電体膜との間を隔てる絶縁体の厚さは、１ｎｍから１０ｎｍの範囲内であるのが望ましく、３ｎｍから６ｎｍの範囲内であるのがさらに望ましい。また、上記微粒子と上記蓄電体膜との間を隔てる絶縁体の厚さは、１ｎｍから１０ｎｍの範囲内であるのが望ましく、３ｎｍから６ｎｍの範囲内であるのがさらに望ましい。
【００４０】
上記半導体基板と上記蓄電体膜との間、および、上記ゲート電極と上記蓄電体膜との間を隔てる絶縁体の厚さや、上記微粒子と上記蓄電体膜との間を隔てる絶縁体の厚さが１ｎｍ以上であれば電荷の散逸を防止できリテンションが向上する一方、１０ｎｍ以下であれば効率よく電荷を注入できる。さらに、それらの絶縁体の厚さが３ｎｍ以上であれば直接トンネルによる電荷の散逸の抑制が可能であり、６ｎｍ以下であれば半導体基板と微粒子間及びゲート電極と微粒子間をＦＮトンネル伝導等のトンネル伝導によって効率的に電荷を移動させることができる。さらに、半導体基板と蓄電体膜と微粒子間およびゲート電極と蓄電体膜と微粒子間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去および長期保持が可能な不揮発性半導体記憶素子が提供できる。
【００４１】
さらに、上記微粒子の大きさが１ｎｍから１５ｎｍであり、かつ／又は、上記微粒子は、上記半導体基板に対して１ｎｍから６ｎｍの間隔を有する第１の微粒子と、前記第１の微粒子に対して１ｎｍから６ｎｍの間隔を有する第２の微粒子を有するのが望ましい。
【００４２】
上記第１の微粒子の大きさが１ｎｍ以上であればクーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が抑制される。さらに、微粒子が１５ｎｍ以下であれば微粒子のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。よって、長時間の電荷保持が可能な不揮発性半導体記憶素子が提供できる。
【００４３】
さらに、半導体基板と第１の微粒子との間の間隔が１ｎｍから６ｎｍであり、かつ、第１の微粒子と第２の微粒子との間の間隔が１ｎｍから６ｎｍであれば、電荷の散逸を防止し、リテンションが向上する。さらに、半導体基板と第１の微粒子との間及び第１の微粒子と第２の微粒子との間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去及び長期保持が可能な不揮発性半導体記憶素子が提供できる。さらに、第１の微粒子の大きさが１ｎｍ以上であるためクーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が抑制される。
【００４４】
さらに、上記微粒子の大きさについての限定と、上記半導体基板と第１の微粒子との間及び第１の微粒子と第２の微粒子との間の間隔についての限定とがともに満足されれば、２重トンネル接合が形成されるので、更に効率的にクーロンブロッケード効果が発現し、更に長時間の電荷保持が可能な不揮発性半導体記憶素子が提供できる。
【００４５】
さらに、上記半導体基板がシリコン基板であり、上記微粒子はシリコンからなるのが望ましい。ＬＳＩ（大規模集積回路）の材料として最も広く使われているシリコンを用いることで、非常に高度に発達したシリコンプロセスを用いることができるので、製造が容易になる。
【００４６】
また、一実施形態の半導体装置は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方であることを特徴としている。
【００４７】
この一実施形態の半導体装置によれば、上記微粒子がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【００４８】
また、上記蓄電体膜と上記ゲート電極との間、及び、上記蓄電体膜と上記半導体基板との間は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された第１のＬ字型絶縁膜で絶縁されている場合に、上記蓄電体膜の最上部位置が上記第１のＬ字型絶縁膜の最上部位置より下方であれば、半導体装置を製造するためのシリサイドや配線工程等において、ゲート電極と蓄電体膜および微粒子との間の短絡が抑制される。したがって、半導体装置の製造歩留まりが向上する。
【００４９】
また、一実施形態の半導体装置は、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴としている。
【００５０】
この一実施形態の半導体装置によれば、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いので、ドレイン耐圧が向上し、不要なリーク電流が流れにくくなる。したがって、半導体スイッチング素子の信頼性が高くなるとともに低消費電力化が実現される。
【００５１】
さらに、上記ソース／ドレイン拡散領域のうち上記ゲート電極の端部の下に延在する部分は、該ソース／ドレイン拡散領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも深さが浅くなっていれば、さらにドレイン耐圧が向上し、不要なリーク電流が流れにくくなる。したがって、さらに半導体スイッチング素子の信頼性が高くなるとともに低消費電力化が実現される。しかも、短チャネル効果を抑制できるので微細化に適した半導体スイッチング素子を実現できる。
【００５２】
一方、上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み／消去速度を有する半導体記憶素子とを同時に実現することができる。
【００５３】
さらに、上記メモリ領域の半導体記憶素子と上記論理回路領域の半導体スイッチング素子とに対して供給される電源電圧が、互いに独立に設定されるようになっているのが望ましい。その場合、メモリ領域における半導体記憶素子には比較的高電源電圧の供給ができるため、書き込み／消去速度を比較的向上させることができる。さらに、論理回路領域における半導体スイッチング素子には比較的低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成され、それらが混載される。よって、同一基板上に容易に混載された信頼性の高い論理回路領域と書き込み／消去速度が格段に速いメモリ領域を有する半導体装置を実現することができる。
【００５４】
さらに、上記複数の半導体スイッチング素子により、スタティック・ランダム・アクセス・メモリが構成されているのが望ましい。その場合、上記複数の半導体スイッチング素子により論理回路部及びスタティック・ランダム・アクセス・メモリが構成され、上記複数の半導体記憶素子により不揮発性半導体記憶素子部が構成される。このため、同一基板上に混載された論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性半導体記憶素子部を有する半導体装置を容易に実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、さらなる機能の向上を達成することができる。
【００５５】
また、一実施形態の半導体記憶装置は、上記蓄電体膜の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップするように配置されていることを特徴としている。
【００５６】
この一実施形態の半導体記憶装置によれば、電界効果トランジスタによって構成される半導体記憶素子の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶素子を有する半導体記憶装置が提供される。
【００５７】
また、一実施形態の半導体記憶装置は、上記蓄電体膜が、上記ゲート電極の直下に形成されたゲート絶縁膜の表面に対して略平行に延びる部分を有することを特徴としている。
【００５８】
この一実施形態の半導体記憶装置によれば、上記蓄電体膜からの電界の影響による反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【００５９】
また、一実施形態の半導体記憶装置は、上記蓄電体膜が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴としている。
【００６０】
この一実施形態の半導体記憶装置によれば、電界効果トランジスタによって構成される半導体記憶素子における、書換え動作時に電荷蓄積膜及び微粒子に注入される電荷が増加し、書換え速度が増大する。
【００６１】
また、一実施形態の半導体記憶装置は、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００６２】
この一実施形態の半導体記憶装置によれば、及び微粒子への電荷の注入が容易になり、書込み動作及び及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、微粒子に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。また、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが０．８ｎｍ以上なので保持特性の極端な劣化が抑制される。
【００６３】
また、一実施形態の半導体装置では、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴としている。
【００６４】
この一実施形態の半導体装置では、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。また、上記散逸防止絶縁体のうち上記蓄電体膜と上記半導体基板とを隔てる部分の厚さが２０ｎｍ以下であるため書換え速度の低下を抑制できる。
【００６５】
また、本発明のＩＣカードは、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【００６６】
本発明のＩＣカードによれば、上記発明の半導体記憶装置または半導体装置による作用効果と同様の作用効果を奏することができる。例えば、ＩＣカードは、不揮発性半導体記憶素子とその周辺回路部、論理回路部及びＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたＩＣカードが提供できる。
【００６７】
また、本発明の携帯電子機器は、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【００６８】
本発明の携帯電子機器によれば、上記発明の半導体記憶装置または半導体装置による作用効果と同様の作用効果を奏することができる。例えば、携帯電話は、不揮発性半導体記憶素子とその周辺回路部、論理回路部及びＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【００６９】
また、この発明の半導体記憶装置の製造方法は、半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記ゲート電極及び上記メモリ機能体をマスクとして上記マスクの両側に相当する半導体基板表面に不純物を導入して、一対のソース／ドレイン拡散領域を形成する工程とを含むことを特徴としている。
【００７０】
この発明の半導体記憶装置の製造方法は、ゲート絶縁膜とメモリ機能体とを互いに独立に形成しているので、最先端の製造プロセスを用いて半導体記憶素子を形成でき、微細化が容易に可能となる。また、論理回路等との混載を行う場合、最先端の製造プロセスを用いることが可能となる。形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられ、半導体基板表面上の上記間隔を覆うように、メモリ機能体が設けられたものとなる。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。半導体基板表面上の上記間隔を覆うように上記メモリ機能体が設けられているので、形成された半導体記憶素子は、不揮発性半導体記憶素子として動作することができる。さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【００７１】
一実施形態の半導体記憶装置の製造方法では、上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型の部分をもつ第１絶縁膜を形成する工程と、
上記第１絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて１回以上繰り返すことを特徴としている。
【００７２】
この一実施形態の半導体記憶装置の製造方法では、上記蓄電体膜と微粒子とを同じ条件で形成しているので、ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ：一連のプロセスに要する時間）を短くすることができる。したがって、半導体記憶装置を低コストで製造できる。
【００７３】
さらに、微粒子を表面処理することにより、微粒子の大きさバラツキが抑えられ、メモリ効果のバラツキが抑えられ、信頼性が向上する。
【００７４】
さらに、上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて２回繰り返した場合、縦方向に２重トンネル接合を形成することができる。したがって、形成される半導体記憶装置は、低電圧動作と長時間記憶保持が可能になる。
【００７５】
また、一実施形態の半導体記憶装置の製造方法は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴としている。
【００７６】
この一実施形態の半導体記憶装置の製造方法によれば、微粒子の最上部位置は、上記ゲート電極の最上部位置より下方になることから、微粒子をチャネル近傍に限定して配置することができる。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【００７７】
また、サイドウォールスペーサ形成時のエッチングバック工程で微粒子の残渣が残った場合に、サイドウォールスペーサにさらに等方性エッチングを行うことにより、残渣をリフトオフすることができる。したがって、残渣による素子の不良を防止できる。
【００７８】
また、本発明の半導体装置の製造方法は、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
上記メモリ領域の上記ゲート電極の側面に、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を、自己整合的に形成する工程と、
上記メモリ領域と論理回路領域に、上記ゲート電極と形成されたメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴としている。
【００７９】
本発明の半導体装置の製造方法によれば、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。具体的には、上記第１の不純物領域を形成する工程で使うマスクのお蔭で、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子が形成される。形成された半導体スイッチング素子は、上記ゲート電極の両側に相当する半導体基板表面に上記第１の不純物領域が配置されて、チャネル方向に関してゲート電極とソース／ドレイン拡散領域との間に間隔が存しないものとなる。一方、形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられ、半導体基板表面上の上記間隔を覆うように、メモリ機能体が設けられたものとなる。このメモリ機能体は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなる。
【００８０】
上記半導体スイッチング素子は、第１の不純物注入領域と第２の不純物注入領域とからなるＬＤＤ（ライトリ・ドープト・ドレイン）構造をとることができる。したがって、短チャネル効果を抑制でき、ソース／ドレイン耐圧が高く、信頼性の高いものとなる。
【００８１】
一方、上記半導体記憶素子は、半導体基板表面上の上記間隔を覆うように上記メモリ機能体が設けられているので、不揮発性半導体記憶素子として動作することができる。さらに、上記間隔のところで半導体基板表面と複数の微粒子との間に蓄電体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、半導体記憶素子の誤読み出しが抑制される。
【００８２】
さらに、上記オフセット領域を有しない半導体スイッチング素子は比較的駆動電流が大きく、上記オフセット領域を有する半導体記憶素子は比較的メモリ効果が大きくなるので、駆動電流が大きい論理回路とメモリ効果が大きい不揮発性半導体記憶素子が容易に混載される。
【００８３】
一実施形態の半導体装置の製造方法は、上記メモリ領域の上記ゲート電極の側面に上記メモリ機能体を自己整合的に形成する工程で、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものを自己整合的に並行して形成することを特徴としている。
【００８４】
この一実施形態の半導体装置の製造方法によれば、上記メモリ領域におけるゲート電極の側面だけでなく、上記論理回路領域におけるゲート電極の側面にも、上記半導体記憶素子のメモリ機能体と同じものが自己整合的に並行して形成される。したがって、上記メモリ機能体を形成する工程がマスクを使用することなく簡単に行われる。したがって、さらに容易に混載構造を形成することができる。
【００８５】
一実施形態の半導体装置の製造方法では、上記メモリ機能体を形成する工程は、
実質的に均一な膜厚で上記ゲート電極の側面と上記ゲート電極の両側に相当する半導体基板表面とを覆う断面Ｌ字型の部分をもつ第１絶縁膜を形成する工程と、
上記第１絶縁膜の表面に沿って、所定の形成条件でシリコンからなる上記蓄電体膜を形成する工程と、
上記蓄電体膜上に、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体を形成する工程と、
上記散逸防止絶縁体上に、上記蓄電体膜を形成した形成条件と同じ形成条件でシリコンからなる上記微粒子を形成する工程を含み、
上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて１回以上繰り返すことを特徴としている。
【００８６】
この一実施形態の半導体装置の製造方法では、上記蓄電体膜と微粒子とを同じ条件で形成しているので、ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ：一連のプロセスに要する時間）を短くすることができる。したがって、半導体装置を低コストで製造できる。
【００８７】
さらに、微粒子を表面処理することにより、微粒子の大きさバラツキが抑えられ、メモリ効果のバラツキが抑えられ、信頼性が向上する。
【００８８】
さらに、上記散逸防止絶縁体を形成する工程と上記微粒子を形成する工程とを組み合わせて２回繰り返した場合、縦方向に２重トンネル接合を形成することができる。したがって、形成される半導体装置は、低電圧動作と長時間記憶保持が可能になる。
【００８９】
また、一実施形態の半導体装置の製造方法では、上記微粒子形成後に形成される上記絶縁膜は、酸化若しくは窒化又は酸化と窒化を混合した処理により形成されることを特徴としている。
【００９０】
この一実施形態の半導体装置の製造方法では、上記微粒子形成後に形成される上記絶縁膜は、酸化若しくは窒化又は酸化と窒化を混合した処理により形成されるので、形成される半導体装置は、耐圧が高く、リーク電流が少なく、信頼性の高いものとなる。
【００９１】
また、一実施形態の半導体装置の製造方法は、
上記微粒子とともに上記蓄電体膜の表面を覆うように、堆積絶縁膜を堆積する工程と、
上記第１絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックして、上記ゲート電極の側面に、上記第１絶縁膜、蓄電体膜、微粒子及び堆積絶縁膜を有するサイドウォールスペーサを形成する工程とを含み、
上記第１絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックするとき、異方性エッチングを行うことを特徴としている。
【００９２】
この一実施形態の半導体装置の製造方法は、上記第１絶縁膜、蓄電体膜及び堆積絶縁膜をエッチングバックするとき、異方性エッチングを行うので、選択的なエッチングを容易に行うことができる。したがって、上記ゲート電極の側面に上記サイドウォールスペーサを容易に形成することができる。このようにした場合、上記オフセット領域を有しない半導体スイッチング素子が自己整合プロセスを用いてより簡易に形成できる。さらに、上記オフセット領域を有する半導体記憶素子も自己整合プロセスを用いて簡易に形成できる。したがって、メモリ領域の半導体スイッチング素子と論理回路領域の半導体スイッチング素子との混載が極めて容易に可能となる。
【００９３】
また、一実施形態の半導体装置の製造方法は、上記蓄電体膜および微粒子の最上部位置が上記ゲート電極の最上部位置より下方になるように、上記サイドウォールスペーサを等方性エッチングすることを特徴としている。
【００９４】
この一実施形態の半導体装置の製造方法によれば、微粒子の最上部位置は、上記ゲート電極の最上部位置より下方になることから、微粒子をチャネル近傍に限定して配置することができる。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性半導体記憶素子が形成できる。
【００９５】
また、サイドウォールスペーサ形成時のエッチングバック工程で微粒子の残渣が残った場合に、サイドウォールスペーサにさらに等方性エッチングを行うことにより、残渣をリフトオフすることができる。したがって、残渣による素子の不良を防止できる。
【００９６】
また、一実施形態の半導体装置の製造方法では、上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴としている。
【００９７】
この一実施形態の半導体装置の製造方法では、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域のうち第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いので、ドレイン耐圧が向上する。一方、上記半導体記憶素子ではチャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み／消去速度を有する半導体記憶素子とを同時に形成することができる。
【００９８】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００９９】
（第１の実施形態）
図８は、本発明の半導体装置の一実施形態であるメモリユニット２００の平面レイアウトを示している。このメモリユニット２００では、同一の半導体基板１上に、半導体記憶素子を備えたメモリ領域２０１と、半導体スイッチング素子を備えた論理回路領域２０２とが配置されている。メモリ領域２０１には、後述する半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。論理回路領域２０２には、デコーダ２０３，２０７、書き込み／消去回路２０９、読み出し回路２０８、アナログ回路２０６、制御回路２０５、各種のＩ／Ｏ回路２０４等、通常のＭＯＳＦＥＴ（電界効果トランジスタ）により構成できる周辺回路が形成されている。
【０１００】
さらに、図９に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置３００を１チップで構成するためには、メモリユニット２００に加えて、ＭＰＵ（マイクロ・プロセッシング・ユニット）３０１、キャッシュ（ＳＲＡＭ（スタティックＲＡＭ））３０２、ロジック回路３０３、アナログ回路３０４等の論理回路領域を、同一の半導体基板１上に配置することが必要である。
【０１０１】
従来はこれらのメモリ領域２０１と論理回路領域２０２，…を混載するのに標準のＣＭＯＳを形成する場合と比べて製造コストが大幅に増大していたが、以下の説明から明らかになるように、本発明により、製造コストの増大を抑制することができる。
【０１０２】
図１（ａ）は、上記メモリ領域２０１を構成する半導体記憶素子３０Ａのチャネル方向に沿った断面を例示している。図１（ａ）における左右方向がチャネル方向に相当する。
【０１０３】
この半導体記憶素子３０Ａは、図１（ａ）に示したように、半導体基板１上に、ゲート絶縁膜２を介して、ゲート電極３を備えている。ゲート電極３の両側に相当する半導体基板表面１ａには、一対のソース／ドレイン拡散領域１３，１３が形成されている。このソース／ドレイン拡散領域１３は、ゲート電極３の端部３ｅに対してオフセットされている。つまり、チャネル方向に関してゲート電極３とソース／ドレイン拡散領域１３との間には間隔（これを「オフセット領域」と呼ぶ。）２０が設けられている。ゲート絶縁膜２及びゲート電極３よりなるゲートスタック８の両側には、それぞれオフセット領域２０を覆うように、メモリ機能体１１が形成されている。メモリ機能体１１は、ゲート電極３の側面及び半導体基板表面１ａに沿って断面Ｌ字型に形成された第１絶縁膜９と、この第１絶縁膜９の鋭角側の二面に沿って断面Ｌ字型に形成された蓄電体膜（図中に斜線で示す。）２３と、この蓄電体膜２３上に設けられた電荷を蓄積する機能を有する複数の微粒子（図中に●で示す。）１０及び蓄積された電荷の散逸を防止する機能を有する側壁絶縁体１６とからなるメモリ機能体である。蓄電体膜２３は、詳しくは後述するが、電荷を蓄積する機能を有する半導体又は導電体からなる。これにより、メモリ機能体１１への電子の注入、及び、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子が構成される。
【０１０４】
また、半導体記憶素子３０Ａにおける、ソース／ドレイン拡散領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体１１下のオフセット領域２０の反転しやすさを、メモリ機能体１１に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のＭＯＳＦＥＴと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、上記理由より構造的に短チャネル効果抑制に適しているため、オフセットしていないロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【０１０５】
また、半導体記憶素子３０Ａのメモリ機能体１１は、ゲート絶縁膜２とは独立して形成されている。したがって、メモリ機能体１１が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体１１としてメモリ機能に好適な材料を選択して形成することができる。
【０１０６】
この半導体記憶素子３０Ａは、１つの素子に２ビット又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体１１による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えた半導体記憶素子としても機能する。
【０１０７】
ここで、１トランジスタ当り２ビットの記憶を実現するための、書き込み／消去、読み出しの方法の原理の例を以下に示す。ここでは、メモリ素子がＮチャネル型である場合を説明する。そこで、メモリ素子がＰチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード（ソース、ドレイン、ゲート、基板）においては、接地電位を与えれば良い。
【０１０８】
この半導体記憶素子３０Ａに書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷（電子）は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体１１に注入される。このとき、ソース側に存在するメモリ機能体１１には電子は注入されない。このようにして特定の側のメモリ機能体１１に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に２ビットの書き込みを行うことができる。
【０１０９】
この半導体記憶素子３０Ａに書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したいメモリ機能体１１のある側の拡散層領域（ソース／ドレイン）に正電圧を、ゲートに負電圧をくわえればよい。このとき、半導体基板１と正電圧を与えられた拡散層領域におけるＰＮ接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したいメモリ機能体１１に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側のメモリ機能体１１に書き込まれた情報を消去するためには、反対側のメモリ機能体１１に正電圧を加えればよい。
【０１１０】
次に、この半導体記憶素子３０Ａに書きこまれた情報を読み出すためには、読み出したいメモリ機能体１１の側の拡散領域をソースとし、反対側の拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン（書き込みの時はソースとしていた）にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。メモリ機能体１１に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側のメモリ機能体１１に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【０１１１】
上記書き込み消去と読み出しの方法は、メモリ機能体１１に窒化膜を用いた場合の１例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。
【０１１２】
さらに、メモリ機能体１１が、ゲート電極３下ではなく、ゲート電極３の両側に配置されるため、ゲート絶縁膜２をメモリ機能体１１として機能させる必要がなく、ゲート絶縁膜２を、メモリ機能体１１とは独立して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、ＬＳＩのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートとの間に挿入する必要がなく、さらに、ゲート絶縁膜２としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極３の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶素子３０Ａを実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶素子を提供することができる。さらに、同時に形成された論理回路部のＭＯＳＦＥＴにおけるゲート絶縁膜２も、半導体記憶素子３０Ａにおけるのと同様に、微細化に応じたゲート絶縁膜を採用することが可能となるため、短チャネル効果に強いＭＯＳＦＥＴも同時に形成される。以上より、高性能な半導体記憶素子と論理回路部等のＭＯＳＦＥＴを自己整合による簡易な工程で形成することができる。
【０１１３】
このように、この半導体記憶素子３０Ａによれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。また、メモリ機能体１１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【０１１４】
上記半導体記憶素子の半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくともソース／ドレイン拡散領域とは逆導電型（Ｐ型又はＮ型）のウエル領域が形成されていれば良い。半導体基板及びウエル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。
【０１１５】
例えば、図１（ｂ）に示す半導体記憶素子３０Ｂのように、半導体基板１内に形成されたソース／ドレイン拡散領域１３の不純物導電型と逆導電型のウエル領域２５上に形成されていても良い。そうすることにより、ソース／ドレイン間のパンチスルーを防止でき、短チャネル効果を抑制でき、同時にしきい値電圧の調整ができる。
【０１１６】
さらに、図１（ｃ）に示す半導体記憶素子３０Ｃのように、埋め込み絶縁膜２６および表面半導体層２７を有するＳＯＩ（シリコン・オン・インシュレータ）基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。ＳＯＩ基板を用いることにより、ソース／ドレイン拡散領域１３と半導体基板１との間の容量を極小まで抑えることができるため、半導体記憶素子は高速動作が可能になる。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたものが好ましい。
【０１１７】
なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウエル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。このように、半導体基板および表面半導体層に形成されるウエル領域やボディ領域はソース／ドレイン拡散領域の不純物の導電型と逆導電型のものであり、適切な不純物濃度に調整されているものである。つまり、一方のソース／ドレイン拡散領域（ソース）から他方のソース／ドレイン拡散領域（ドレイン）にリークする電流をウエル領域やボディ領域を形成することにより低減することができる。それによって、ＳＯＩ基板を用いた場合に問題となる基板浮遊効果を低減することも可能となる。また、ソース／ドレイン間のパンチスルーを防止でき、短チャネル効果を抑制でき、同時にしきい値電圧の調整ができる。
【０１１８】
ここで、本半導体記憶素子の構成については、下記に記載する形態であっても良い。
【０１１９】
つまり、本発明の半導体装置のメモリ領域を構成する半導体記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、該メモリ機能体より下方に少なくとも一部を配置するソース／ドレイン拡散領域（拡散領域）と、ゲート電極下に配置されたチャネル形成領域とから構成される。この半導体記憶素子は、１つの素子に２ビット又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメ半導体記憶素子としても機能する。
【０１２０】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【０１２１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【０１２２】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（局所酸化）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；浅い溝分離法）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【０１２３】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１ｎｍ〜２０ｎｍ程度、好ましく１ｎｍ〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【０１２４】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。
【０１２５】
チャネル形成領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜又は後述するメモリ機能体で覆われていることが好ましい。
【０１２６】
メモリ機能体１１は、上記ゲート電極の側面の少なくとも一部及び上記半導体基板表面に沿って断面Ｌ字型に形成された電荷を蓄積する機能を有する半導体又は導電体からなる蓄電体膜と、この蓄電体膜上に設けられた電荷を蓄積する機能を有する複数の微粒子と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とによって構成されている。微粒子としては、材料の形状がドット型をしているものであり、必ずしも球形である必要は無く歪な球形であっても良く、また、立方体に近いのものであっても良く、その大きさは１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような１ｎｍ〜１５ｎｍ程度であることが望ましい。なぜなら、微粒子の大きさが１から１５ｎｍであるので、クーロンブロッケード効果が大きくなる過ぎて書き込めなくなることがなく、かつ、微粒子のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。よって、長時間の電荷保持が可能な半導体記憶素子が提供できるからである。
【０１２７】
なかでも、シリコン窒化膜微粒子を１つ以上含む絶縁体をメモリ機能体の一形態として用いれば、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【０１２８】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【０１２９】
また、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【０１３０】
また、導電体もしくは半導体から成る膜を含む絶縁体をメモリ機能体の一形態として用いれば、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。さらに、電荷の直接トンネリングによる書込・消去が行いやすくなり、低消費電力化の効果がある。
【０１３１】
さらに、半導体基板と微粒子の間に半導体膜等を配置することにより、微粒子の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。つまり、半導体膜等がない場合は微粒子の位置や大きさがばらつくことにより、微粒子内部に保持される電荷によって半導体基板側に誘起される電荷の量や、クーロン力がばらつき、ひいては電界効果トランジスタのしきい値電圧がばらつく。しかし、半導体膜等がある場合は半導体膜で誘起電荷量やクーロン力のばらつきが平均化され、半導体基板と半導体膜等との距離はほぼ一定であるため、半導体基板には平均化された誘起電荷量やクーロン力となる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。
【０１３２】
メモリ機能体に含まれる電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持部は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。  ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【０１３３】
電荷保持部の蓄電体膜として導電膜を用いる場合には、その導電膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【０１３４】
半導体記憶素子における、ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。そうすることにより、ソース／ドレイン拡散領域と半導体基板のソース／ドレイン拡散領域と逆導電型の不純物領域との間に生じる接合容量を大幅に低減することができる。
【０１３５】
半導体記憶素子における、ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【０１３６】
半導体記憶素子における、ソース／ドレイン領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【０１３７】
本発明の半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、蓄電体膜及びドット、蓄電体膜及びドット／絶縁膜、絶縁膜／蓄電体膜及びドット、絶縁膜／蓄電体膜及びドット／絶縁膜等の蓄電体膜及びドットを含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は蓄電体膜及びドットを形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに蓄電体膜及びドット又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、蓄電体膜及びドット、蓄電体膜及びドット／絶縁膜、絶縁膜／蓄電体膜及びドット、絶縁膜／蓄電体膜及びドット／絶縁膜等を形成し、これらの膜のチャネル形成領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【０１３８】
本発明の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
ｉ）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
ｉｉ）上記ワード線の両側にはメモリ機能体が形成されている、
ｉｉｉ）メモリ機能体内で電荷を保持するのは蓄電体膜及びドットである、
ｉｖ）メモリ機能体は蓄電体膜及びドットが絶縁膜ではさまれた構成をしており、蓄電体膜はゲート絶縁膜の表面と略並行な表面を有している、
ｖ）メモリ機能体中の蓄電体膜及びドットはワード線及びチャネル形成領域とシリコン酸化膜で隔てられている、
ｖｉ）メモリ機能体内の蓄電体膜と拡散層とがオーバーラップしている、
ｖｉｉ）ゲート絶縁膜の表面と略並行な表面を有する蓄電体膜及びドットとチャネル形成領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、ｖｉｉｉ）１個の半導体記憶素子の書込み及び消去動作は単一のワード線により行なう、
ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、
ｘ）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となり、メモリ特性が向上するが、無論、必ずしも上記要件を全て満たす必要はない。
【０１３９】
また、本発明の半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１４０】
ところで、本実施形態では、Ｎチャネル型素子の場合について述べているが、Ｐチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にすれば良い。
【０１４１】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【０１４２】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１４３】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【０１４４】
また、本発明の半導体記憶素子は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１４５】
（第２の実施形態）
図２（ｄ）は本発明の一実施形態の半導体装置の概略構成を示している。この半導体装置は、論理回路領域４に形成される半導体スイッチング素子３２と、メモリ領域５に形成される２ビットの記憶が可能な半導体記憶素子３１とから成る。ここで、図２（ａ）〜図２（ｄ）において、左側が周辺回路領域４における通常構造の１個のＭＯＳＦＥＴに対応する領域を示し、右側がメモリ領域５における１個の半導体記憶素子に対応する領域を示している（後述する図３〜図６において同様。）。論理回路領域４とは、メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を含む領域のことを総称している。
【０１４６】
この半導体記憶素子３１は、半導体基板１上に、ゲート絶縁膜２を介して、ゲート電極３を備えている。ゲート電極３の両側に相当する半導体基板表面１ａには、一対のソース／ドレイン拡散領域１３，１３が形成されている。このソース／ドレイン拡散領域１３は、ゲート電極３の端部３ｅに対してオフセットされている。つまり、チャネル方向に関してゲート電極３とソース／ドレイン拡散領域１３との間にはオフセット領域２０が設けられている。ゲート絶縁膜２及びゲート電極３よりなるゲートスタック８の両側にはサイドウォールとして、それぞれオフセット領域２０を覆うように、メモリ機能体１１が形成されている。メモリ機能体１１は、ゲート電極３の側面及び半導体基板表面１ａに沿って断面Ｌ字型に形成された第１絶縁膜９と、この第１絶縁膜９の鋭角側の二面に沿って断面Ｌ字型に形成された蓄電体膜（図中に斜線で示す。）２３と、この蓄電体膜２３上に設けられた電荷を蓄積する機能を有する複数の微粒子（図中に●で示す。）１０及び蓄積された電荷の散逸を防止する機能を有する側壁絶縁体１６とからなるメモリ機能体である。これにより、ホットキャリアにより書込み／消去を行なう場合、ピンチオフ領域で発生したホットキャリアーが注入され易くなるため、メモリ機能体１１への電子の注入、および、正孔の注入が効率的に行われ、書き込み、消去速度の速いメモリ素子を形成できる。
【０１４７】
また、半導体記憶素子３１における、ソース／ドレイン拡散領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体１１下のオフセット領域２０の反転しやすさを、メモリ機能体１１に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のＭＯＳＦＥＴと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。
【０１４８】
また、オフセット構造は短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【０１４９】
また、半導体記憶素子３１のメモリ機能体１１は、ゲート絶縁膜２とは独立して形成されている。したがって、メモリ機能体１１が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体１１としてメモリ機能に好適な材料を選択して形成することができる。
【０１５０】
次に、半導体スイッチング素子３２は、半導体記憶素子３１とほぼ同じに構成されているが、次の点で異なっている。つまり、半導体スイッチング素子３２では、ゲート電極３とソース／ドレイン拡散領域１３との間にオフセット領域２０が設けられておらず、その代わりに、ゲート電極３の下に延在して重なる拡散領域６が設けられている。これは、通常のＭＯＳＦＥＴのプロセスで用いられている、エクステンション拡散層領域やＬＤＤ拡散層領域と呼ばれているもので良い。
【０１５１】
半導体記憶素子３１と半導体スイッチング素子３２との構造の相違が、上の点だけであるため、この半導体装置を製造する場合、最先端の微細ＭＯＳＦＥＴ形成プロセスを用いることができる。
【０１５２】
以下に、図２（ａ）〜図２（ｄ）を用いて、論理回路領域４に形成される半導体スイッチング素子３２と、メモリ領域５に形成される半導体記憶素子３１とを、同一の半導体基板（チップ）１上に混載する手順を説明する。メモリ領域５の半導体記憶素子３１は、ゲートスタック８の側面にメモリ機能体１１を有しているため、混載プロセスが非常に簡単になる。より具体的には、ゲート電極３形成後の工程にフォトリソグラフィ工程を加え、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ；ライトリ・ドープト・ドレイン）拡散領域を形成する領域と形成しない領域とを設けることにより、同一基板上で自動的に、論理回路領域４に半導体スイッチング素子３２、メモリ領域５に半導体記憶素子３１を作製することができることを示す。
【０１５３】
まず、図２（ａ）に示すように、半導体基板１上に、膜厚１ｎｍ〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜２と、膜厚５０ｎｍ〜４００ｎｍ程度のゲート電極３形成のための材料膜とを形成し、これらを所望の形状にパターニングすることによりゲートスタック８を形成する。
【０１５４】
なお、ゲート電極３形成のための材料膜としては、ポリシリコン、又は、ポリシリコンと高融点金属シリサイドの積層膜、又は、ポリシリコンと金属との積層膜が挙げられる。ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１５５】
次に、図２（ｂ）に示すように、フォトレジストを塗布して、メモリ領域５をフォトレジスト７で覆い、論理回路領域４における半導体スイッチング素子３２を形成すべき部位にレジスト開口部を設けるようにパターニングする（図２（ｂ）の左半分はレジスト開口部に相当する。）。その後フォトレジスト７及びゲートスタック８をマスクとして不純物を注入し、論理回路領域４における、ゲートスタック８の両側に相当する半導体基板表面にＬＤＤ領域６を形成する。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成すべき論理回路領域４にＬＤＤ領域６を形成することができた。
【０１５６】
続いて、図２（ｃ）に示すように、得られた半導体基板１、および、ゲートスタック８の露出面上に、第１絶縁膜９、シリコン膜２３、複数のシリコンドット１０および絶縁膜１６を含む膜厚２０ｎｍ〜１００ｎｍ程度の複合膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適なメモリ機能体１１を、ゲート電極３の側面に沿ってサイドウォールとして形成する。
【０１５７】
ここでは、メモリ機能体１１の電荷を蓄積する機能を有する材料としてシリコン膜２３、シリコンドット１０をもちいているが、上記している通り、メモリ機能体は、電荷を蓄積又はトラップする機能を有する物質によって形成されていればよく、例えばシリコンドットの代わりに、導電体ドットもしくは半導体ドットを用いても良い。ここで、第１絶縁膜９の厚さ、つまり半導体基板１とシリコン膜２３との間およびゲート電極３とシリコン膜２３との間の間隔は１ｎｍから６ｎｍであることが好ましい。また、シリコン膜２３とシリコンドット１０との間の最短の間隔も１ｎｍから６ｎｍであることが好ましい。なぜなら、電荷の散逸を防止してリテンションが向上し、さらに、半導体基板１とシリコン膜２３とシリコンドット１０間およびゲート電極３とシリコン膜２３とシリコンドット１０間をトンネル伝導によって電荷を移動させることができるので、非常に低電圧で、高速の書き込み、消去および長期保持が可能な半導体記憶素子を実現できるからである。
【０１５８】
その後、図２（ｄ）に示すように、ゲート電極３及びメモリ機能体１１をマスクとして不純物をイオン注入することにより、ゲート電極３及びメモリ機能体１１の両側に相当する半導体基板表面にソース／ドレイン拡散領域１３を形成する。この際、熱処理を行ない、ソース／ドレイン拡散領域を活性化することが必要だが、周知であるためとくに言及していない。
【０１５９】
上記したような方法を用いて半導体記憶素子３１、及び、半導体スイッチング素子３２を、同一基板１上に並行して形成することができる。
【０１６０】
ここで、論理回路領域４における半導体スイッチング素子３２はソース／ドレイン拡散領域はＬＤＤ領域６を有する。したがって半導体スイッチング素子３２は、ドレイン耐圧が向上し、不要なリーク電流が流れにくくなり、信頼性が高く、低消費電力になる。一方、メモリ領域５における半導体記憶素子３１のソース／ドレイン拡散領域はＬＤＤ領域を有しておらずかつソース／ドレイン拡散領域１３がゲート電極３に対してオフセットしているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性が高く低消費電力化できる半導体スイッチング素子３２と、充分に早い書き込み／消去速度を有する半導体記憶素子３１とを同時に実現することができる。
【０１６１】
上記手順から分かるように、上記半導体記憶素子３１を形成するための手順は、通常構造のＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。上記半導体記憶素子３１の構成は、公知の一般的なＭＯＳＦＥＴに近い。上記一般的なＭＯＳＦＥＴを上記半導体記憶素子３１に変更するためには、例えば、公知の一般的なＭＯＳＦＥＴのサイドウォールスペーサにメモリ機能体１１としての機能を有する材料を用いて、ＬＤＤ領域６を形成しないだけでよい。上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴのサイドウォールスペーサがメモリ機能体１１としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、半導体スイッチング素子３２と半導体記憶素子３１とは、共通のサイドウォールスペーサを用いることができる。また、上記半導体スイッチング素子３２と上記半導体記憶素子３１とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等にＬＤＤ構造を形成する必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極３を形成した後であって、上記メモリ機能体１１を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域５のみフォトレジスト７でマスクするだけで、上記半導体記憶素子３１と上記論理回路領域を構成する半導体スイッチング素子３２とを容易に混載することが可能である。さらに、上記半導体記憶素子３１と上記論理回路領域を構成する半導体スイッチング素子３２によってＳＲＡＭを構成すれば、不揮発性半導体記憶素子、論理回路、ＳＲＡＭを容易に混載することができる。
【０１６２】
ところで、上記メモリ領域５の半導体記憶素子３１と上記論理回路領域４の半導体スイッチング素子３２とに対して供給される電源電圧が、互いに独立に設定されるべき場合がある。例えば、メモリ領域５における半導体記憶素子３１には比較的高電圧を供給して、書き込み／消去速度を比較的向上させるためである。一方、論理回路領域４における半導体スイッチング素子３２には比較的低電圧を供給して、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制するとともに、低消費電力化するためである。本発明によれば、上記半導体記憶素子３１において、上記論理回路部及びＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書き込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭとメモリ周辺回路部、論理回路部及びＳＲＡＭ部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、論理回路領域の半導体スイッチング素子３２と半導体記憶素子３１とを混載したチップの歩留まりが向上し、コストが削減される。
【０１６３】
（第３の実施形態）
図３（ａ）〜図４（ｇ）に、論理回路領域４における半導体スイッチング素子４２と、メモリ領域５における半導体記憶素子４１とを、同一の半導体基板１上に混載する別の手順を示す。より詳しくは、ゲート電極３を形成した後であって、ゲート側面にメモリ機能体１１を構成する材料を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造ＭＯＳＦＥＴを形成する領域に選択的にＬＤＤ領域を形成し、半導体スイッチング素子４２と半導体記憶素子４１とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【０１６４】
図３（ａ）に示すように、ｐ型の導電型を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
【０１６５】
代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１６６】
まず、ｐ型の半導体領域を有する半導体基板１に既知の方法により素子分離領域（図示せず）を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス同士であっても、ソース／ドレイン拡散領域１３を共通にするものであれば、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。
【０１６７】
次に、半導体領域の露出面全面に絶縁膜２を形成する（ただし、図３（ａ）は既にパターン加工された状態を示している。）。この絶縁膜２はＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜２としての性能の良い膜を形成することが望まれる。ゲート絶縁膜２としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜２を不必要に流れる電流であるリーク電流の抑制、ゲート電極３の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル形成領域へのゲート電極３不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜は熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜であり、膜厚は１ｎｍから６ｎｍの範囲内であることが適当である。
【０１６８】
次に、上記絶縁膜２上にゲート電極３のための材料（以下、「ゲート電極材料」と呼び、簡単のため、ゲート電極と同じ符号３を用いて説明する。）を全面に形成する。ゲート電極材料３としては、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。
【０１６９】
次に、ゲート電極材料３上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲート電極材料３及びゲート絶縁膜２をエッチングして、図３（ａ）中に示すようにパターン加工する。これによりゲートスタック８を形成する。この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１７０】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１の露出面全面に上記同様の機能を有するゲート絶縁膜２を形成する。次に、該ゲート絶縁膜２上に上記同様の機能を有するゲート電極材料３を形成する。次に該ゲート電極材料３上に酸化膜、窒化膜、酸窒化膜等からなるマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様の機能を有するフォトレジストパターンを形成し、このフォトレジストパターンの通りに該マスク絶縁膜をエッチングしてパターン化する。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料３をエッチングする。次に、該マスク絶縁膜、及び、ゲート絶縁膜２の露出部をエッチングすることによって、図３（ａ）中に示すようにゲートスタック８を形成する。
【０１７１】
次に、図３（ｂ）に示すように論理回路領域４にＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７が形成されており、ＬＤＤ領域は形成されない。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成する論理回路領域４にＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良い。したがって、フォトレジストに代えて、窒化膜等の絶縁膜を用いることもできる。
【０１７２】
次に、図３（ｃ）に示すように、該ゲートスタック８および該半導体基板１の露出面上に第１絶縁膜９を略均一に形成する。この第１絶縁膜９は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。該酸化膜を用いる場合、膜厚は１ｎｍから２０ｎｍ程度が良い。更に、該絶縁膜９をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍから６ｎｍ程度が良い。典型的な例として、９００℃のＮ２Ｏ雰囲気中で、成膜直後の膜厚が２．５ｎｍのＮ２Ｏ酸化膜を形成する。ここで第１絶縁膜９を形成することにより、後述するシリコン膜２３は、半導体基板１及びゲート電極３に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０１７３】
次に、第１絶縁膜９の表面（露出面）に沿ってポリシリコン膜２３を略均一に堆積する。膜厚は１ｎｍ〜４０ｎｍ程度が良い。ポリシリコン膜２３の膜厚は、最終形状において２ｎｍ〜１００ｎｍ程度であれば良い。当ポリシリコン膜２３は、不純物ドーピングされてなくても良いが、不純物ドーピングされている場合は、多数キャリアを有するので、書き込みと消去の速度を速くすることができる。また、ここでは、ポリシリコン膜２３を用いているが、当膜の材料は電子、および、ホール等の電荷を保持することができる窒化膜、酸窒化膜や酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、導体や半導体のような電荷を保持できるような材料等であれば良い。典型的な例として、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）により成膜直後の膜厚が５ｎｍ程度のポリシリコン膜を形成する。
【０１７４】
次に、ポリシリコン膜２３上に第２絶縁膜１７を略均一に形成する。この第２絶縁膜１７も第１絶縁膜９同様、電子が通過する絶縁膜となるため、第１絶縁膜同様の膜質、膜厚であることが好ましい。
【０１７５】
次に図４（ｄ）に示すように、第２絶縁膜１７上にシリコンドット１０を形成する。当工程のシリコンドット１０は、上記ポリシリコン膜２３を形成したときの形成条件と全く同じ形成条件で形成可能である。すなわち、シリコン単結晶基板を熱酸化して形成した酸化膜９上ではポリシリコン膜２３が層状に成長したが、同じシリコン成長条件を用いても、ポリシリコン膜２３を熱酸化して形成した酸化膜１７上ではシリコン１０がドット状に形成された。それによって、ポリシリコン膜２３とシリコンドット１０はまったく同様の形成条件で形成できることが分かった。この結果、ポリシリコン膜２３とシリコンドット１０とを実質的に連続して形成可能となるので、ＴＡＴを短くすることができ、低コストの半導体記憶素子または半導体装置を提供できる。シリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。典型的な例としては上記ポリシリコン膜２３と同様、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）により５ｎｍのシリコンドット１０を形成できる。また、図においては、シリコンドット１０は１層のみ積層されている。しかし、このシリコンドット１０の上にさらにシリコンドット１０が堆積し、２層以上の層構造をなしても良い。また、シリコンドット１０は、図中に示したようには位置が揃わず、凸凹に堆積されても良い。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等の条件を適宜変更することにより、所望の大きさのシリコンドットを形成することが可能となる。
【０１７６】
シリコンドット１０の形成方法は次のような工程を用いても良い。つまり、ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドット１０の大きさは５ｎｍ程度である。ただし、このときのシリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット１０の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット１０を形成することができる。
【０１７７】
さらに、図示はしていないが、シリコンドット１０形成後、該シリコンドット１０表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット１０の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット１０の大きさバラツキが抑えられる。また、該シリコンドット１０の表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第１絶縁膜９を含んで等価酸化膜厚で、１ｎｍから２０ｎｍ程度が良い。より好ましくは、シリコンドット１０の大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドット１０を酸化し小さくする場合、シリコンドット１０の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成し、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、１ｎｍ〜３ｎｍ程度が良い。
【０１７８】
次に、図４（ｄ）に示すように、第２絶縁膜１７およびシリコンドット１０上に堆積絶縁膜１５を略均一に形成する。この堆積絶縁膜１５はＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；高温酸化膜）やＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；減圧気相成長法）を用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜１５は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース／ドレイン拡散領域１３を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【０１７９】
次に、図４（ｅ）に示すように、堆積絶縁膜１５、第２絶縁膜１７およびシリコンドット１０を異方性エッチングすることにより、ゲートスタック８の側面に第１絶縁膜９およびポリシリコン膜２３を介して、サイドウォールスペーサとして、堆積絶縁膜１５の一部からなる側壁絶縁体１６を形成する。ポリシリコン膜２３と側壁絶縁体１６との間には、第２絶縁膜１７の一部からなる第２Ｌ字型絶縁膜２２とシリコンドット１０とが残存する。該エッチングは堆積絶縁膜１５および第２絶縁膜１７を選択的にエッチングでき、ポリシリコン膜２３とのエッチング選択比の大きな条件で行うと良い。ただし、ポリシリコン膜２３とシリコンドット１０は材料がともにシリコンであるため、シリコンドット１０を充分エッチングできず、エッチング残りが出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いた等方性のウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【０１８０】
次に、図４（ｅ）に示すように、第１絶縁膜９に対して異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングして、第１絶縁膜９の一部からなるＬ字型絶縁膜１２を形成する。該エッチングは第１絶縁膜９を選択的にエッチングでき、側壁絶縁体１６、及び、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件で行うと良い。これにより、Ｌ字型絶縁膜１２、シリコンドット１０、及び、側壁絶縁体１６からなる、メモリ機能体１１を形成することができた。
【０１８１】
次に、図４（ｆ）に示すように、第２Ｌ字型絶縁膜２２およびシリコンドット１０を含んだ側壁絶縁体１６をマスクにし、ポリシリコン膜２３の露出部分と第１絶縁膜９の露出部分とを順次エッチングすることにより、ポリシリコン膜２３の一部からなるＬ字型ポリシリコン（簡単のため、ポリシリコン膜２３と同じ符号を用いて示す。）２３と、第１絶縁膜９の一部からなる第１Ｌ字型絶縁膜１８を形成する。該エッチングはポリシリコン膜２３を選択的にエッチングでき、第１絶縁膜９とのエッチング選択比の大きな条件で行うと良い。
【０１８２】
これにより、第１Ｌ字型絶縁膜１８、Ｌ字型ポリシリコン膜２３、第２Ｌ字型絶縁膜２２、シリコンドット１０、および、側壁絶縁体１６からなる、メモリ機能体１１を形成することができた。
【０１８３】
また、図４（ｄ）に示す構造から、図４（ｆ）に示す構造まで、１工程で進めてもよい。つまり、第１絶縁膜９、ポリシリコン膜２３、第２絶縁膜１７、シリコンドット１０、および、堆積絶縁膜１５をともに選択的にエッチングでき、ゲート電極３材料、および、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常２工程必要なところを１工程で進めても良い。そのようにした場合、工程数を減少させることができる。ただし、シリコンドット１０とポリシリコン膜２３、ゲート電極材料３、および、半導体基板１材料は、本実施形態における典型的な例としてはシリコンを材料としているため、エッチング選択比を大きく取ることが難しい。そこで、ポリシリコン膜２３およびシリコンドット１０は残るが、第１絶縁膜９、第２絶縁膜１７および堆積絶縁膜１５はエッチングされるような条件でエッチングし、その後、熱酸化をおこない残渣の一部または全部を酸化する。その後ウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフまたは除去すると良い。
【０１８４】
ただし、図示はしないが、これまでの工程において、第１絶縁膜９はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１８５】
この段階では、図７（ａ）に示すように、平面的に見た場合、ゲート電極３の外周にＬ字型ポリシリコン膜２３が環状に連なっている。メモリ機能体１１の材料として導体もしくは半導体等の、電気的に導電性を有する物質を含む材料（本実施形態の典型的な例では、ポリシリコン膜２３）を用いた場合、メモリ機能体１１をチャネル方向に関して左右に分断して、メモリ機能体１１の左右の部分を電気的に絶縁する必要がある。そこで、図７（ａ）に示すように、まず、側壁絶縁体１６および第２Ｌ字型絶縁膜２２のチャネル幅方向に関して両端部（破線で示す除去領域２１，２１）をエッチングにより除去する。除去方法は、既知のフォトリソグラフィ工程を用いて、側壁絶縁体１６および第２Ｌ字型絶縁膜２２のうち除去領域２１以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行い、側壁絶縁体１６および第２Ｌ字型絶縁膜２２の露出部を除去する。該エッチングは、側壁絶縁体１６および第２Ｌ字型絶縁膜２２を選択的にエッチングでき、ゲート電極３とのエッチング選択比の大きな条件で行うと良い。ただし、該除去領域２１は、素子分離領域上に存在することが望ましい。
【０１８６】
続いて、図７（ｂ）に示すように、等方性または異方性のエッチングを用いて、環状のＬ字型ポリシリコン膜２３のうち除去領域２１，２１に相当する部分を除去して、ゲート電極３のチャネル方向両側のＬ字型ポリシリコン膜２３，２３を電気的に絶縁する形状にするとよい。除去方法は、既知のフォトリソグラフィ工程を用いて、環状のＬ字型ポリシリコン膜２３のうち除去領域２１以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行い、Ｌ字型ポリシリコン膜２３の露出部を除去する。該エッチングはＬ字型ポリシリコン膜２３を選択的にエッチングでき、第１Ｌ字型絶縁膜１８およびゲート電極３とのエッチング選択比の大きな条件で行うことが望ましい。
【０１８７】
ただし、ゲート電極３とＬ字型ポリシリコン膜２３とは同じ材料で形成されているために、選択比が大きくとれない。そこで、ゲート電極３のエッチングをさけるため、第１絶縁膜９を上記工程で、エッチングせずに残しておくと良い。ここで、上記同様、該除去領域２１は、素子分離領域上に存在することが望ましい。第１絶縁体９がゲート電極３を覆うように残っていると、ソース／ドレインのコンタクト（図示せず）とゲート電極３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０１８８】
また、図７（ｂ）に示すように、第１Ｌ字型絶縁膜１８を残し、メモリ機能体１１のうち除去領域２１，２１に相当する部分をエッチングにより１度に除去することもできる。除去方法は、既知のフォトリソグラフィ工程を用いて、環状のメモリ機能体１１のうち除去領域２１以外の部分をフォトレジストでカバーする。その後、異方性エッチングを行いメモリ機能体１１の露出部を除去する。該エッチングは、Ｌ字型ポリシリコン２３、第２Ｌ字型絶縁膜２２、シリコンドット１０、および、側壁絶縁体１６を選択的にエッチングでき、第１Ｌ字型絶縁膜１８とのエッチング選択比の大きな条件で行うと良い。ここでの典型的な例としては、第１Ｌ字型絶縁膜は、窒化膜にすると良い。ただし、該除去領域２１は、素子分離領域上に存在することが望ましい。ここで、第１Ｌ字型絶縁膜１８が図７（ｂ）のような状態でのこり、ゲート電極３の外周を覆うため、ソース／ドレインのコンタクト（図示せず）とゲート電極３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０１８９】
次に、図４（ｇ）に示すように、ゲート電極３及びその両側のメモリ機能体１１，１１を一体のマスク１４として用いてソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。その後、周知の工程を経ることによって、半導体装置が形成される。
【０１９０】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した半導体スイッチング素子４２、及び、メモリ領域５に用いる半導体記憶素子４１を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１９１】
また、メモリ機能体１１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子４１は、保持電荷の有無に応じて情報を記憶することができる。
【０１９２】
半導体記憶素子４１のゲート絶縁膜２とメモリ機能体１１とを独立して設けることにより、半導体記憶素子４１と半導体スイッチング素子４２とを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、論理回路領域４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０１９３】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子４１と、オフセットしていない論理回路における半導体スイッチング素子４２を自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【０１９４】
更には、この半導体記憶素子４１によれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０１９５】
また、メモリ機能体１１において、Ｌ字型ポリシリコン膜２３とゲート電極３との間及びＬ字型ポリシリコン膜２３と半導体基板１との間を隔離するようにＬ字型絶縁膜１８が介在しているため、保持電荷のリークをこの絶縁膜１８により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０１９６】
更に、基板１とＬ字型ポリシリコン膜２３間の絶縁膜１８、Ｌ字型ポリシリコン膜２３とシリコンドット１０間の絶縁膜２２およびシリコンドット間の絶縁膜１６をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入／消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【０１９７】
また、半導体基板１と複数の微粒子１０との間に、Ｌ字型ポリシリコン膜２３のような半導体または導電体からなる膜が存在するように配置することにより、微粒子１０の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子４１の誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【０１９８】
（第４の実施形態）
図５（ａ）〜図５（ｃ）を用いて、上記第３の実施形態を変形した実施形態について説明する。本実施形態では、上記第３の実施形態におけるシリコンドット１０形成の際、シリコンドット１０を１層のみでなく、２層、３層及びそれ以上積層している。
【０１９９】
図５（ａ）に示すのは、シリコンドット１０を２層積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。メモリ機能体１１Ａ中のシリコンドット１０が縦方向に２重以上の多重ドットを構成するため１重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重ドットと比較して、メモリ機能体１１Ａ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ａを実現できる。
【０２００】
また、図５（ｂ）に示すのは、シリコンドット１０を３層積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。メモリ機能体１１Ｂ中のシリコンドット１０が縦方向に３重以上の多重ドットを構成するため１重及び２重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重及び２重ドットと比較して、メモリ機能体１１Ｂ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ｂを実現できる。
【０２０１】
さらに、図５（ｃ）に示すのは、メモリ機能体１１Ｃ内を充分に満たすだけの膜厚まで、つまり側壁絶縁体１６の全域まで、シリコンドット１０を積層した場合のソース／ドレイン拡散領域１３形成後の断面形状である。１重、２重及び３重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、１重、２重及び３重ドットと比較して、メモリ機能体１１Ｃ中のシリコンドット１０数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子５１Ｃを実現できる。
【０２０２】
次に、シリコンドット１０を複数層積層させる製造方法について説明する。シリコンドット１０を複数層積層させること以外の工程は基本的には上記第３の実施形態に記載の工程と同様の工程を用いても良いが、シリコンドット１０の複数層積層による膜厚の厚膜化によって、堆積絶縁膜１５（図４（ｄ）参照）の堆積膜厚を減らす必要がある。詳細を以下に説明する。
【０２０３】
図３（ｃ）に示すようなＬＤＤ領域形成工程までは、上記第３の実施形態と同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【０２０４】
その後、図４（ｄ）に示したのと同様にゲートスタック８及び半導体基板１の露出面上に第１絶縁膜９、ポリシリコン膜２３および第２絶縁膜１７を形成し、さらに、第２絶縁膜１７上にシリコンドット１０を形成し、その後、化学的気相堆積（ＣＶＤ）法を用いた堆積絶縁膜１５を形成する。ただし、シリコンドット１０は１層のみでなく、２層、３層及びそれ以上積層する。つまり、１層シリコンドット１０を形成後、第３の実施形態と同様の工程によるシリコンドット１０表面の酸化を行い、２層目のシリコンドット１０を形成する。３層の場合はさらに、２層目のシリコンドット１０表面酸化を行い、その後３層目のシリコンドット１０を形成する。以降同様に多層構造を形成することができる。
【０２０５】
ただし、２層目以降のシリコンドット１０表面酸化は、１層目のシリコンドット１０の表面をも酸化するといった現象があるため、下層の酸化膜が厚膜化する。つまり、下層酸化膜の厚膜化を考慮した酸化条件を設定することにより、所望の酸化膜を形成することが可能となる。
【０２０６】
シリコンドット１０及び酸化膜の形成工程は上記第３の実施形態と同様次のようなものである。
【０２０７】
シリコンドットの形成方法は、上記ポリシリコン膜２３を形成した成膜条件と全く同じ条件でよい。すなわち、既述のように、シリコン単結晶基板を熱酸化して形成した酸化膜上ではポリシリコン膜が層状に成長するが、同じシリコン成長条件を用いても、ポリシリコン膜を熱酸化して形成した酸化膜上ではシリコンがドット状に形成された。それによって、互いに異なる膜であるポリシリコン膜２３とシリコンドット１０とをまったく同様の処理条件で形成することができる。したがって、ＴＡＴを短くすることができ、低コストの半導体記憶素子または半導体装置を提供できる。シリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。典型的な例としては上記ポリシリコン膜２３の形成条件と同様、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）により５ｎｍのシリコンドットを形成できる。
【０２０８】
シリコンドットの形成方法は次のような工程を用いても良い。つまり、ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドット１０の大きさは５ｎｍ程度である。ただし、最終形状におけるシリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドット１０の大きさ、密度等の形態を最適化し形成することが可能となる。また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドット１０を形成することができる。
【０２０９】
次にシリコンドット１０表面酸化の１例は次の様なものである。当酸化工程は熱酸化を用いるとよい。この際、シリコンドット１０の大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドット１０の大きさバラツキが抑えられる。また、該シリコンドット１０の表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。該酸化膜の場合、最終形状における膜厚は第１絶縁膜９を含んで等価酸化膜厚で、１ｎｍから２０ｎｍ程度が良い。より好ましくは、シリコンドット１０の大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には膜厚が１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドット１０を酸化し小さくする場合、シリコンドット１０の形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。
【０２１０】
次に、ＣＶＤ法を用いた堆積絶縁膜１５を形成するが、当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜１５は、このあとの工程においてエッチングバックされてサイドウォールスペーサとして加工され、ソース／ドレイン拡散領域１３を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、シリコンドット１０の積層膜厚に堆積絶縁膜１５の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、シリコンドット１０の積層膜厚を考慮して堆積絶縁膜１５の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。例えば、シリコンドット１０積層膜厚が所望のサイドウォールスペーサ幅に達している場合は、堆積絶縁膜を形成しなくてよい。
【０２１１】
次に、図４（ｅ）に示したの同様に、堆積絶縁膜１５、シリコンドット１０及び第２絶縁膜１７を異方性エッチングすることにより、ゲートスタック８の側面に沿って、第１絶縁膜９およびポリシリコン膜２３を介して、サイドウォールスペーサとして、堆積絶縁膜１５の一部からなる側壁絶縁体１６を形成する。なお、第２絶縁膜１７と側壁絶縁体１６との間にはシリコンドット１０が残存する。該エッチングは堆積絶縁膜１５および第２絶縁膜１７を選択的にエッチングでき、ポリシリコン膜２３とのエッチング選択比の大きな条件で行うと良い。ただし、ポリシリコン膜２３とシリコンドット１０は材料がともにシリコンであるため、シリコンドット１０を充分エッチングできず、エッチング残りが出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いた等方性のウエットエッチングを用いて、残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。
【０２１２】
次に、図４（ｆ）に示したのと同様に、第２Ｌ字型絶縁膜２２およびシリコンドット１０を含んだ側壁絶縁体１６をマスクにし、ポリシリコン膜２３の露出部分と第１絶縁膜９の露出部分とを順次エッチングすることにより、ポリシリコン膜２３の一部からなるＬ字型ポリシリコン（簡単のため、ポリシリコン膜２３と同じ符号を用いて示す。）２３と、第１絶縁膜９の一部からなる第１Ｌ字型絶縁膜１８を形成する。該エッチングはポリシリコン膜２３を選択的にエッチングでき、第１絶縁膜９とのエッチング選択比の大きな条件で行うと良い。
【０２１３】
これにより、第１Ｌ字型絶縁膜１８、Ｌ字型ポリシリコン２３、第２Ｌ字型絶縁膜２２、シリコンドット１０、および、側壁絶縁体１６からなる、メモリ機能体１１を形成することができた。
【０２１４】
ただし、図示はしないが、これまでの工程において、第１絶縁膜９はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０２１５】
この段階では、図７（ａ）に示したのと同様に、平面的に見た場合、ゲート電極３の外周にＬ字型ポリシリコン膜２３が環状に連なっている。そこで、上記第２の実施形態におけるのと同様に、メモリ機能体１１をチャネル方向に関して左右に分断して、メモリ機能体１１の左右の部分を電気的に絶縁する。
【０２１６】
更に、図５（ａ）〜図５（ｃ）にそれぞれ示すように、ゲート電極３及びその両側のメモリ機能体１１Ａ，１１Ａ、ゲート電極３及びその両側のメモリ機能体１１Ｂ，１１Ｂ、ゲート電極３及びその両側のメモリ機能体１１Ｃ，１１Ｃをそれぞれ一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、それぞれソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０２１７】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した半導体スイッチング素子５２Ａ，５２Ｂ，５２Ｃ、および、メモリ領域５に用いる半導体記憶素子５１Ａ，５１Ｂ，５１Ｃを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０２１８】
また、メモリ機能体１１Ａ，１１Ｂ，１１Ｃに電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子５１Ａ，５１Ｂ，５１Ｃは、保持電荷の有無に応じて情報を記憶することができる。
【０２１９】
半導体記憶素子５１Ａ，５１Ｂ，５１Ｃのゲート絶縁膜２とメモリ機能体１１Ａ，１１Ｂ，１１Ｃとを独立して設けることにより、半導体記憶素子５１Ａ，５１Ｂ，５１Ｃと半導体スイッチング素子５２Ａ，５２Ｂ，５２Ｃとを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、論理回路領域４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０２２０】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子５１Ａ，５１Ｂ，５１Ｃと、オフセットしていない論理回路における半導体スイッチング素子５２Ａ，５２Ｂ，５２Ｃを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【０２２１】
更には、この半導体記憶素子５１Ａ，５１Ｂ，５１Ｃによれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０２２２】
また、メモリ機能体１１Ａ，１１Ｂ，１１Ｃにおいて、シリコンドット１０とゲート電極３との間及びシリコンドット１０と半導体基板１との間を隔離するように第２Ｌ字型絶縁膜２２が介在しているため、保持電荷のリークをこの絶縁膜２２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０２２３】
さらに、シリコンドット１０表面を酸化することにより、シリコンドット１０の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【０２２４】
更に、シリコンドット１０が２重、３重もしくはそれ以上の多重ドットを形成するため、１重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子５１Ａ，５１Ｂ，５１Ｃが得られる。
【０２２５】
また、メモリ機能体１１Ａ，１１Ｂ，１１Ｃにおいて、Ｌ字型ポリシリコン膜２３とゲート電極３との間及びＬ字型ポリシリコン膜２３と半導体基板１との間を隔離するように第１Ｌ字型絶縁膜１８が介在しているため、保持電荷のリークをこの絶縁膜１８により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０２２６】
更に、基板１とＬ字型ポリシリコン膜２３間の絶縁膜１８、Ｌ字型ポリシリコン膜２３とシリコンドット１０間の絶縁膜２２およびシリコンドット間の絶縁膜１６をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入／消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【０２２７】
また、半導体基板１と複数の微粒子１０との間に、Ｌ字型ポリシリコン膜２３のような半導体または導電体からなる膜が存在するように配置することにより、微粒子１０の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子５１Ａ，５１Ｂ，５１Ｃの誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【０２２８】
（第５の実施形態）
図６（ａ）〜図６（ｄ）を用いて、上記第３または第４の実施形態を変形した実施形態について説明する。本実施形態ではメモリ機能体等の形状を改変している。
【０２２９】
図６（ａ）に示すのは、シリコンドット１０を１層含むメモリ機能体１１の形状を改変した場合（改変されたメモリ機能体を符号１１Ｄで示す。）の断面形状である。この場合、電荷を保持するＬ字型ポリシリコン膜２３およびシリコンドット１０が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ａを実現できる。
【０２３０】
また、図６（ｂ）に示すのは、シリコンドット１０を１層含むメモリ機能体１１形成時に形状を改変し（改変されたメモリ機能体を符号１１Ｅで示す。）、その後、メモリ機能体１１Ｅを覆う絶縁膜２５を形成した場合の断面形状である。この場合、電荷を保持するシリコンドット１０が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ｂを実現できる。
【０２３１】
また、図６（ｃ）に示すのは、シリコンドット１０を多層含むメモリ機能体１１Ｃの形状を改変した場合（改変されたメモリ機能体を符号１１Ｆで示す。）の断面形状である。
【０２３２】
また、図６（ｄ）に示すのは、シリコンドット１０を多層含むメモリ機能体１１Ｃの形状を改変し（改変されたメモリ機能体を符号１１Ｅで示す。）、その後、メモリ機能体１１Ｅを覆う絶縁膜２５を形成した場合の断面形状である。
【０２３３】
この図６（ｃ），図６（ｄ）の場合、電荷を保持するＬ字型ポリシリコン膜２３およびシリコンドット１０が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子６１Ｃ，６１Ｄを実現できる。さらに、Ｌ字型絶縁膜１８はゲート電極３の外周を覆うように残るため、ソース／ドレインのコンタクトとゲート電極３との短絡およびゲート電極３とＬ字型ポリシリコン膜２３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。更に、ゲート電極３の外周を覆うように第１絶縁膜９を残した場合にもソース／ドレインのコンタクトとゲート電極３との短絡およびゲート電極３とＬ字型ポリシリコン膜２３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。さらに、１層ドットの場合と比較して、メモリ機能体１１Ｄ，１１Ｅ中のシリコンドット１０の数が増加するため、保持電荷数が増加し、電荷密度が増大する。よって、書き込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子６１Ｃ，６１Ｄを実現できる。
【０２３４】
ここで、上記図６（ａ）〜図６（ｄ）の構造において、メモリ領域５における、ゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅、つまり、ゲート電極３の一方の端部からソース／ドレイン拡散領域１３の近い方の端部までの横方向の距離は、それぞれメモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇの厚さ（図中の横方向の寸法）と等しいか、または、それ以下であることが望ましい。
【０２３５】
次に、図６（ａ）及び図６（ｃ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０２３６】
ソース／ドレイン拡散領域１３形成工程までは、上記第３の実施形態におけるのと同様の工程を用いても良い。そこで、同様の工程を用いることによる、重複説明は省略する。
【０２３７】
次に、図６（ａ）及び図６（ｃ）に示すように、メモリ機能体１１Ｄ，１１Ｆを等方性エッチングすることにより、ゲートスタック８の最上部位置より、メモリ機能体１１Ｄ，１１Ｆの最上部位置が低くなるようにする。
【０２３８】
ただし、半導体基板１およびゲート電極３は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドット１０を充分エッチングできず、エッチング残りが出るような条件でエッチングを実施しても良い。ただし、この場合は、フッ酸等を用いたウエットエッチングを用いて残っている絶縁膜１８を適宜等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。加えて、シリコン残渣を酸化し、その後、適宜フッ酸等を用いたウエットエッチングを用いてシリコン残渣を除去しても良い。
【０２３９】
また、当工程におけるエッチング量を調整し、次に示すような最適形状になるように、メモリ機能体１１Ｄ，１１Ｆの横幅を最適になるようにすることが好ましい。最適形状とは、メモリ領域５における、ゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅、つまり、ゲート電極３の一方の端部からソース／ドレイン拡散領域１３の近い方の端部までの横方向の距離が、それぞれメモリ機能体１１Ｄ，１１Ｆの厚さ（図中の横方向の寸法）と等しいか、または、それ以下であることを意味する。
【０２４０】
次に、図６（ｂ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０２４１】
この場合、まず上記第２実施形態における図４（ｅ）に示される構造を形成する。
【０２４２】
次に、等方性エッチングを行って、側壁絶縁体１６、第２Ｌ字型絶縁膜２２およびシリコンドット１０を図６（ｂ）に示す形状になるまでエッチングする。つまり、ゲートスタック８の最上部位置より、メモリ機能体１１Ｅの最上部位置が低くなるようにする。ただし、可能であれば、ポリシリコン膜２３まで一度にエッチングすると良い。ここで、図７（ａ）に示したのと同様に、フォトリソグラフィ工程を用いて、側壁絶縁体１６、第２Ｌ字型絶縁膜２２およびシリコンドット１０の一部（除去領域２１）を除去する。
【０２４３】
次に、等方性エッチングをもちいてポリシリコン膜２３の露出部分を除去する。それによって、図６（ｂ）に示す形状の、側壁絶縁膜１６、第２Ｌ字型絶縁膜２２およびシリコンドット１０およびＬ字型ポリシリコン膜２３を形成できる。さらに、図７（ａ）に示したのと同様にゲート電極３の外周にＬ字型ポリシリコン膜２３が環状に連なっているので、図７（ｂ）に示したのと同様に、ここでメモリ機能体１１Ｅをチャネル方向に関して左右に分断して、メモリ機能体１１Ｅの左右の部分を電気的に絶縁する。
【０２４４】
次に、第１絶縁膜９を、等方性または異方性エッチングを用いてエッチングし、図６（ｂ）に示す形状のメモリ機能体１１Ｅを形成する。また、図示はしないが、第１絶縁膜９をエッチングせずに残しておいても良い。第１絶縁膜９をエッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。さらに、ソース／ドレインのコンタクトとゲート電極３との短絡およびゲート電極３とＬ字型ポリシリコン膜２３との短絡を抑制することができる。
【０２４５】
次に、ＣＶＤ法を用いた堆積絶縁膜を全域に形成し、それを異方性エッチングして、図６の（ｂ）に示すように、ゲート電極３の両側にメモリ機能体１１Ｅを包むようにサイドウォールスペーサ絶縁体２８を形成する。当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体２８は、このあとの工程においてソース／ドレイン拡散領域１３を形成する不純物注入の際のマスクの一部として働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体１１Ｅの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、メモリ機能体１１Ｅの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【０２４６】
次に、図６（ｂ）に示すように、ゲート電極３、その両側のメモリ機能体１１Ｅ，１１Ｅ及びサイドウォールスペーサ絶縁体２５，２５を一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０２４７】
次に、図６（ｄ）に示す構造の半導体装置の形成方法について詳細に説明する。
【０２４８】
この図６（ｄ）に示す構造を形成する方法は、シリコンドット１０を積層する工程以外は、ほぼ上記図６（ｂ）を形成した工程と同様な工程を用いる。つまり、まず第４の実施形態に記載した半導体装置の形成方法における、シリコンドット１０の積層膜を形成する。その後に、等方性エッチングを行って、側壁絶縁膜１６、第２Ｌ字型絶縁膜２２及びシリコンドット１０を図６（ｄ）に示す形状になるまでエッチングする。つまり、ゲートスタック８の最上部位置より、メモリ機能体１１Ｇの最上部位置が低くなるようにする。ここで、図７（ａ）に示したのと同様に、フォトリソグラフィ工程を用いて、側壁絶縁体１６、第２Ｌ字型絶縁膜２２およびシリコンドット１０の一部（除去領域２１）を除去する。
【０２４９】
次に、等方性エッチングをもちいてポリシリコン膜２３の露出部分を除去する。それによって、図６（ｄ）に示す形状の、側壁絶縁膜１６、第２Ｌ字型絶縁膜２２およびシリコンドット１０およびＬ字型ポリシリコン膜２３を形成できる。さらに、図７（ａ）に示したのと同様にゲート電極３の外周にＬ字型ポリシリコン膜２３が環状に連なっているので、図７（ｂ）に示したのと同様に、ここでメモリ機能体１１Ｅをチャネル方向に関して左右に分断して、メモリ機能体１１Ｅの左右の部分を電気的に絶縁する。
【０２５０】
次に、第１絶縁膜９を、等方性または異方性エッチングを用いてエッチングし、図６（ｄ）に示す形状のメモリ機能体１１Ｇを形成する。また、図示はしないが、第１絶縁膜９をエッチングせずに残しておいても良い。第１絶縁膜９をエッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。さらに、ソース／ドレインのコンタクトとゲート電極３との短絡およびゲート電極３とＬ字型ポリシリコン膜２３との短絡を抑制することができる。
【０２５１】
次に、ＣＶＤ法を用いた堆積絶縁膜を全域に形成し、それを異方性エッチングして、図６の（ｄ）に示すように、ゲート電極３の両側にメモリ機能体１１Ｅを包むようにサイドウォールスペーサ絶縁体２８を形成する。当工程はＨＴＯやＬＰＣＶＤを用いたステップカバレッジの良い膜を用いると良い。なお、サイドウォールスペーサ絶縁体２８は、このあとの工程においてソース／ドレイン拡散領域１３を形成する不純物注入の際のマスクの一部として働く。つまり、ソース／ドレイン拡散領域１３の形状、特にゲート電極３とソース／ドレイン拡散領域１３との間のオフセット幅を規定する重要な要素となる。したがって、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域１３を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。ただし、メモリ機能体１１Ｇの幅に堆積絶縁膜の膜厚を加えたものがサイドウォールスペーサ幅となる。したがって、メモリ機能体１１Ｅの幅を考慮して堆積絶縁膜の膜厚を決めることにより、適切なサイドウォールスペーサ幅を得ることができる。
【０２５２】
次に、図６（ｄ）に示すように、ゲート電極３、その両側のメモリ機能体１１Ｇ，１１Ｇ及びサイドウォールスペーサ絶縁体２５，２５を一体のマスクとして用いて、ソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン拡散領域１３を自己整合的に形成することができる。
【０２５３】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した半導体スイッチング素子６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ、及び、メモリ領域５に用いる半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄを、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０２５４】
また、メモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇに電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄは、保持電荷の有無に応じて情報を記憶することができる。
【０２５５】
半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄのゲート絶縁膜２とメモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇとを独立して設けることにより、半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄと半導体スイッチング素子６２Ａ，６２Ｂ，６２Ｃ，６２Ｄとを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域５と、メモリ周辺回路部等４を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０２５６】
ゲート電極３とソース／ドレイン拡散領域１３とがオフセットした半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄと、オフセットしていない論理回路における半導体スイッチング素子６２Ａ，６２Ｂ，６２Ｃ，６２Ｄを自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路領域における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【０２５７】
更には、この半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄによれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の半導体記憶素子を実現できる。
【０２５８】
また、メモリ機能体１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇにおいて、シリコンドット１０とゲート電極３との間及びシリコンドット１０と半導体基板１との間を隔離するように第２Ｌ字型絶縁膜２２が介在しているため、保持電荷のリークをこの絶縁膜２２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０２５９】
さらに、シリコンドット１０表面を酸化することにより、シリコンドット１０の大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体装置が得られる。
【０２６０】
更に、シリコンドット１０が２重、３重もしくはそれ以上の多重ドットを形成するため、１重ドットと比較して、より蓄積電荷量が多く、保持時間の長い半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄが得られる。
【０２６１】
また、メモリ機能体１１Ａ，１１Ｂ，１１Ｃにおいて、Ｌ字型ポリシリコン膜２３とゲート電極３との間及びＬ字型ポリシリコン膜２３と半導体基板１との間を隔離するように第１Ｌ字型絶縁膜１８が介在しているため、保持電荷のリークをこの絶縁膜１８により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子を実現できる。
【０２６２】
更に、電荷を保持するシリコンドット１０が、チャネル形成領域付近にのみ形成されるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去後のしきい値電圧バラツキが抑制でき、消去不良を防止できる。また、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子が形成できる。
【０２６３】
更に、基板１とＬ字型ポリシリコン膜２３間の絶縁膜１８、Ｌ字型ポリシリコン膜２３とシリコンドット１０間の絶縁膜２２およびシリコンドット間の絶縁膜１６をトンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する事が可能となり、電荷の注入／消去の際に必要となる電圧を低くすることができる。それによって、低消費電力化が達成できる。
【０２６４】
また、半導体基板１と複数の微粒子１０との間に、Ｌ字型ポリシリコン膜２３のような半導体または導電体からなる膜が存在するように配置することにより、微粒子１０の位置や大きさのバラツキが半導体基板に与える影響を抑制することができる。よって、半導体記憶素子６１Ａ，６１Ｂ，６１Ｃ，６１Ｄの誤読み出しが抑制され、半導体記憶素子および半導体装置の信頼性が高まる。
【０２６５】
（第６の実施形態）
図１０（ａ），図１０（ｂ）は、それぞれ本発明の一実施形態のＩＣカード４００Ａ，４００Ｂの構成を示している。
【０２６６】
図１０（ａ）に示すＩＣカード４００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；マイクロ・プロセシング・ユニット）部４０１、及び、コネクト部４０８が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；読み出し専用メモリ）４０５及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ランダム・アクセス・メモリ）４０６があり、これらが１つのチップに形成されている。ＲＯＭ４０５には、ＭＰＵ部４０１を駆動するためのプログラムが格納されている。ＲＡＭ４０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部４０１には、本発明の半導体装置が組み込まれている。上記各部４０１，４０３，４０３，４０４，４０５，４０６，４０８は、配線（データバス、電源線等を含む）４０７で接続されている。また、コネクト部４０８と外部のリーダライタ４０９は、このＩＣカード４００Ａがリードライタ４０９に装着されたときに接続され、カード４００Ａに電力が供給されるとともにデータの交換が行なわれる。
【０２６７】
本ＩＣカード４００Ａの特徴は、ＭＰＵ部４０１にデータメモリ部４０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２６８】
データメモリ部４０４には、既述のような製造コストを削減することが可能な半導体記憶素子３０Ａ〜３０Ｃ，３１，４１，５１Ａ〜５１Ｃまたは６１Ａ〜６１Ｄを用いている。これらの半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカード４００Ａのデータメモリ部４０４に用いれば、ＩＣカードのコストが削減される。
【０２６９】
また、ＭＰＵ部４０１にデータメモリ部４０４を内蔵し、１つのチップ上に形成しているので、ＩＣカードのコストを大きく低減することができる。
【０２７０】
さらに、ＭＰＵ部４０１を本発明の半導体装置で構成しているので、つまりデータメモリ部４０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部４０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部４０４の半導体記憶素子の形成プロセスと、論理回路部（演算部４０２及び制御部４０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部４０１とデータメモリ部４０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２７１】
なお、ＲＯＭ４０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＲＯＭ４０５を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２７２】
次に図１０の（ｂ）に示すＩＣカード４００Ｂ内には、ＭＰＵ部４０１、ＲＦインターフェース部４１０、及び、アンテナ部４１１が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ４０５及びＲＡＭ４０６があり、これらが１つのチップに形成されている。上記各部４０１，４０２，４０３，４０４，４０５，４０６，４１０，４１１は、配線（データバス、電源線等を含む）４０７で接続されている。
【０２７３】
この図１０（ｂ）のＩＣカード４００Ｂが、図１０の（ａ）のＩＣカード４００Ａと異なるのは、非接触型であるという点である。そのため、制御部４０３は、コネクト部ではなく、ＲＦインターフェース部４１０を介してアンテナ部４１１に接続されている。アンテナ部４１１は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部４１０は、アンテナ部４１１から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部４１０及びアンテナ部４１１は、ＭＰＵ部４０１と１つのチップ上に混載されていてもよい。
【０２７４】
本ＩＣカード４００Ｂは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部４０４を構成する半導体記憶素子は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部４１０の回路を小型化し、コストを削減することができる。
【０２７５】
（第７の実施形態）
本発明の半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０２７６】
図１１は本発明を適用した一実施形態の携帯電話５００のブロック構成を示している。
【０２７７】
この携帯電話５００内には、ＭＰＵ部５０１、マン・マシンインターフェース部５０８、ＲＦ回路部５１０、及び、アンテナ部５１１が内蔵されている。ＭＰＵ部５０１内には、データメモリ部５０４、演算部５０２、制御部５０３、ＲＯＭ５０５及びＲＡＭ５０６があり、これらが１つのチップに形成されている。ＲＯＭ５０５には、ＭＰＵ部５０１を駆動するためのプログラムが格納されている。ＲＡＭ５０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部５０１には、本発明の半導体装置が組み込まれている。上記各部５０１，５０２，５０３，５０４，５０５，５０６，５０８，５１０，５１１は、配線（データバス、電源線等を含む）５０７で接続されている。
【０２７８】
本携帯電話５００の特徴は、ＭＰＵ部５０１にデータメモリ部５０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２７９】
データメモリ部５０４には、既述のような製造コストを削減することが可能な半導体記憶素子３０Ａ〜３０Ｃ，３１，４１，５１Ａ〜５１Ｃまたは６１Ａ〜６１Ｄを用いている。これらの半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話５００のデータメモリ部５０４に用いれば、携帯電話のコストが削減される。
【０２８０】
また、ＭＰＵ部５０１にデータメモリ部５０４を内蔵し、１つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【０２８１】
さらに、ＭＰＵ部５０１を本発明の半導体装置で構成しているので、つまりデータメモリ部５０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部５０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部５０４の半導体記憶素子の形成プロセスと、論理回路部（演算部５０２及び制御部５０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部５０１とデータメモリ部５０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２８２】
なお、ＲＯＭ５０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＲＯＭ５０５を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２８３】
このように、本発明の半導体装置を携帯電話５００に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【０２８４】
（第８の実施形態）
本発明の第８の実施形態を、図１２を用いて説明する。本実施形態は、上記実施形態の効果に加えて下記する効果を奏する。
【０２８５】
この実施形態の半導体記憶装置を構成する半導体記憶素子は、ゲート電極の側方にメモリ機能体１６１、１６２を有する。ゲート電極１１７の両側のメモリ機能体１６１、１６２が電荷保持部（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよく、以降はポリシリコン膜とシリコン微粒子の場合を例として説明している。）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよく、以降はシリコン酸化膜の場合を例として説明している。）から構成される。例えば、図１２に示すような構造であればよい。また、シリコン酸化膜１４１、１４３は電荷保持部に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０２８６】
また、メモリ機能体１６１、１６２における電荷保持部（ポリシリコン膜及びシリコン微粒子１４２）は、ソース／ドレイン拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース／ドレイン拡散領域１１２、１１３の少なくとも一部の領域上に、電荷保持部（ポリシリコン膜及びシリコン微粒子１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極とソース／ドレイン拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【０２８７】
メモリ機能体１６１、１６２における電荷保持部１４２の少なくとも一部とソース／ドレイン拡散領域１１２、１１３とがオーバーラップすることによる効果を次に説明する。
【０２８８】
図１３は、図１２の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４とソース／ドレイン拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のゲート長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちポリシリコン膜及びシリコン微粒子１４２のゲート電極１１７と離れた側の端が、ゲート電極１１７から離れた側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。Ｗ２−Ｗ１が、メモリ機能体１６２とソース／ドレイン拡散領域１１３とのオーバーラップ量である。メモリ機能体１６２とソース／ドレイン拡散領域１１３とのオーバーラップ量は（Ｗ２−Ｗ１）で表される。特に重要なことは、メモリ機能体１６２のうちポリシリコン膜及びシリコン微粒子１４２で構成されたメモリ機能体１６２が、ソース／ドレイン拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０２８９】
なお、図１４に示すように、メモリ機能体１６２ａのうちポリシリコン膜及びシリコン微粒子１４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からポリシリコン膜及びシリコン微粒子１４２ａのゲート電極と遠い側の端までと定義すればよい。なお、図１４中の要素には、図１３中の対応する要素の符号にａを付した符号を用いている。
【０２９０】
図１３の構造における消去状態（ホールが蓄積されている）のドレイン電流は、ポリシリコン膜及びシリコン微粒子１４２の少なくとも一部とソース／ドレイン拡散領域１１３とがオーバーラップする形状においては充分な電流値が得られるが、ポリシリコン膜及びシリコン微粒子１４２の少なくとも一部とソース／ドレイン拡散領域１１３とがオーバーラップしない形状においては電荷保持部１４２とソース／ドレイン拡散領域１１３との距離が離れると急激に減少し、３０ｎｍ程度離れると３桁程度減少する。
【０２９１】
ドレイン電流値は、読出し動作速度にほぼ比例するので、電荷保持部１４２とソース／ドレイン拡散領域１１３との距離が離れにつれメモリの性能は急速に劣化する。一方、電荷保持部１４２とソース／ドレイン拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷保持部１４２の少なくとも一部とソース／ドレイン拡散領域とがオーバーラップすることが好ましい。
【０２９２】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、ソース／ドレイン拡散領域１１２をソース電極とし、ソース／ドレイン拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０２９３】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０２９４】
なお、図１２には図示していないが、半導体基板１１１の表面にウエル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウエル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０２９５】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持部及びその電荷保持部に蓄積された電荷の散逸を防止する散逸防止絶縁体を含んでいるのが好ましい。この実施形態では、電荷保持部として電荷をトラップする準位を有するポリシリコン膜及びシリコン微粒子１４２、散逸防止絶縁体として電荷保持部に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持部と散逸防止絶縁体とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持部のみで構成される場合に比べて電荷保持部の体積を適度に小さくすることができる。電荷保持部の体積を適度に小さくすることにより電荷保持部内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２９６】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるポリシリコン膜を含むことが好ましい。いいかえると、メモリ機能体におけるポリシリコン膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１５に示したように、メモリ機能体１６２のポリシリコン膜２０２が、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、ポリシリコン膜２０２は、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行なポリシリコン膜２０２があることにより、ポリシリコン膜２０２に蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、ポリシリコン膜２０２をゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、ポリシリコン膜２０２上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２９７】
さらに、メモリ機能体１６２は、ゲート絶縁膜１１４の表面と略平行なポリシリコン膜２０２とチャネル形成領域（又はウエル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶素子を得ることができる。
【０２９８】
なお、ポリシリコン膜２０２の膜厚を制御すると共に、ポリシリコン膜２０２下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面からポリシリコン膜までの距離を概ね一定に保つことが可能となる。これにより、ポリシリコン膜２０２より発生する電気力線の密度を概ね制御することが可能となり、半導体記憶素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０２９９】
（第９の実施形態）
この実施形態は、ゲート電極、メモリ機能体及びソース／ドレイン拡散領域間距離の最適化に関する。
【０３００】
図１６に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン拡散領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０３０１】
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン拡散領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（ポリシリコン膜及びシリコン微粒子１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０３０２】
また、ゲート電極１１７とソース／ドレイン拡散領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン拡散領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（ポリシリコン膜及びシリコン微粒子１４２）においてメモリ効果が発現し得る。
【０３０３】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０３０４】
（第１０の実施形態）
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図１７に示すように、第８の実施形態における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０３０５】
この半導体記憶素子は、半導体基板１８１上に埋め込み酸化膜１８３が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内にはソース／ドレイン拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８２となっている。
【０３０６】
この半導体記憶素子によっても、第８の実施形態における半導体記憶素子と同様の作用効果を奏する。さらに、ソース／ドレイン拡散領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０３０７】
（第１１の実施形態）
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図１８に示すように、第８の実施形態において、Ｎ型のソース／ドレイン拡散領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【０３０８】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とすることができる。
【０３０９】
このように、Ｐ型高濃度領域１９１を設けることにより、ソース／ドレイン拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【０３１０】
また、図１４において、ソース／ドレイン拡散領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン拡散領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０３１１】
（第１２の実施形態）
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図１９に示すように、第８の実施形態において、電荷保持部（ポリシリコン膜及びシリコン微粒子１４２）とチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実質的に同様の構成を有する。
【０３１２】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０３１３】
本実施形態の半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。本実施形態の半導体記憶素子においては、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜は、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていない。そのため、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜には、ゲート電極とチャネル形成領域又はウエル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル形成領域又はウエル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル形成領域又はウエル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施形態の半導体記憶素子において電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０３１４】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、ポリシリコン膜及びシリコン微粒子１４２に電荷が蓄積された時にチャネル形成領域又はウエル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０３１５】
Ｔ１を薄くすることによりポリシリコン膜及びシリコン微粒子１４２が図の下側に移動し、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０３１６】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０３１７】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０３１８】
（第１３の実施形態）
この実施形態の半導体記憶装置を構成する半導体記憶素子は、図２０に示すように、第８の実施形態において、電荷保持部（ポリシリコン膜及びシリコン微粒子１４２）とチャネル形成領域又はウエル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実質的に同様の構成を有する。
【０３１９】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。
【０３２０】
本実施形態の半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持部とチャネル形成領域又はウエル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウエル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【０３２１】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０３２２】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０３２３】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０３２４】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、過消去及びそれに起因する読出し不良の問題を解消できる。
【０３２５】
また、本発明の半導体記憶装置の製造方法は、そのような半導体記憶装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【０３２６】
また、本発明の半導体装置は、そのような効果を奏する半導体記憶素子と論理回路をなす半導体スイッチング素子との混載を同一基板上に実現できる。
【０３２７】
また、半導体装置の製造方法は、そのような半導体装置を簡単なプロセスで容易に作製でき、低コスト化することができる。
【０３２８】
また、本発明の携帯電子機器及びＩＣカードは、そのような半導体記憶装置または半導体装置を備えているので、コスト削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図２】本発明の第２の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図３】本発明の第３の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図４】本発明の第３の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図５】本発明の第４の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図６】本発明の第５の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図７】工程途中の半導体記憶素子の平面レイアウトを示す図である。
【図８】本発明の第１の実施形態に係る半導体装置の構成図である。
【図９】本発明の第１の実施形態に係る別の半導体装置の構成図である。
【図１０】本発明の第６の実施形態に係るＩＣカードを示す概略ブロック図である。
【図１１】本発明の第７の実施形態に係る携帯電話を示す概略ブロック図である。
【図１２】本発明の第８の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１３】図７の半導体記憶素子が有するメモリ機能体及びその周辺部の拡大図である。
【図１４】図８に対応して、メモリ機能体のうちシリコン微粒子のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図１５】メモリ機能体のポリシリコン膜が、ゲート絶縁膜表面と略平行に配列している態様を示す図である。
【図１６】本発明の第９の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１７】本発明の第１０の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１８】本発明の第１１の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１９】本発明の第１２の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図２０】本発明の第１３の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図２１】従来の不揮発性半導体記憶素子の構造の概要を示す概略断面図である。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  論理回路領域
５  メモリ領域
６  ＬＤＤ領域
８  ゲートスタック
１０  シリコンドット
１１，１１Ａ，１１Ｂ，１１Ｃ，…，１１Ｇ  メモリ機能体
１６  側壁絶縁体
１８  第１Ｌ字型絶縁膜
２０  オフセット領域
２２  第２Ｌ字型絶縁膜
２３  Ｌ字型ポリシリコン膜
２５  サイドウォールスペーサ絶縁体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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