(57)【要約】【課題】デューティーサイクル補正機能を有するＡＳＭＤ及びこれを利用する内部クロック発生器を提供すること。【解決手段】比較器は第１入力端の信号と第２入力端の信号とを比較し、その結果によって出力クロックを発生する。第１フリチャージ回路はフリチャージ信号に応答して第１入力端をフリチャージさせ、第２フリチャージ回路はフリチャージ信号に応答して第２入力端をフリチャージさせる。第１ディスチャージ回路は入力クロックの第１サイクル内で入力クロックの周期から所定の目標遅延時間を引いた区間の間、第１入力端を放電させる。【選択図】　　　図１
2004015810.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端の信号と第２入力端の信号とを比較し、その結果によって出力クロックを発生する比較器と、
前記比較器の第１入力端に連結され、フリチャージ信号に応答して前記第１入力端をフリチャージさせる第１フリチャージ回路と、
前記比較器の第２入力端に連結され、前記フリチャージ信号に応答して前記第２入力端をフリチャージさせる第２フリチャージ回路と、
入力クロックの第１サイクル内で所定の区間の間、前記第１入力端を放電させる第１ディスチャージ回路と、
前記入力クロックの第１及び第２サイクル内で前記入力クロックの任意の第１論理状態区間の間、前記第１入力端を放電させる第１付加ディスチャージ回路と、
前記入力クロックの第２サイクルの間、前記第２入力端を放電させる第２ディスチャージ回路と、
前記入力クロックの第１及び第２サイクル内で前記入力クロックの任意の第２論理状態区間の間、前記第２入力端を放電させる第２付加ディスチャージ回路と、を具備することを特徴とするアナログ・シンクロナス・ミラー・ディレイ。
【請求項２】
前記所定の区間は前記入力クロックの周期から所定の目標遅延時間を引いた区間であることを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項３】
前記第１論理状態は論理“ロー”または論理“ハイ”であることを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項４】
前記第２論理状態は論理“ロー”または論理“ハイ”であることを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項５】
前記アナログ・シンクロナス・ミラー・ディレイは、
前記比較器の第１入力端に連結される第１キャパシタと、
前記比較器の第２入力端に連結される第２キャパシタとをさらに具備することを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項６】
前記第１ディスチャージ回路の電流量及び前記第２ディスチャージ回路の電流量は同じであることを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項７】
前記第１付加ディスチャージ回路の電流量及び前記第２付加ディスチャージ回路の電流量は同じであることを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項８】
前記第１付加ディスチャージ回路の電流量は前記第１ディスチャージ回路の電流量の半分であることを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項９】
前記第２付加ディスチャージ回路の電流量は前記第２ディスチャージ回路の電流量の半分であることを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項１０】
前記第１フリチャージ回路は、
ソースに電源電圧が印加され、ゲートに前記フリチャージ信号が印加され、ドレーンが前記第１入力端に連結されるＰＭＯＳトランジスタを具備することを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項１１】
前記第２フリチャージ回路は、
ソースに電源電圧が印加され、ゲートに前記フリチャージ信号が印加され、ドレーンが前記第２入力端に連結されるＰＭＯＳトランジスタを具備することを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項１２】
前記第１ディスチャージ回路は、
ドレーンが前記第１入力端に連結され、ゲートに前記所定の区間活性化されるパルス信号が印加され、ソースに接地電圧が印加されるＮＭＯＳトランジスタを具備することを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項１３】
前記第１付加ディスチャージ回路は、
ドレーンが前記第１入力端に連結され、ゲートに前記第１論理状態区間の間活性化されるパルス信号が印加され、ソースに接地電圧が印加されるＮＭＯＳトランジスタを具備することを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項１４】
前記第２ディスチャージ回路は、
ドレーンが前記第２入力端に連結され、ゲートに前記第２サイクルの間、活性化されるパルス信号が印加され、ソースに接地電圧が印加されるＮＭＯＳトランジスタを具備することを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項１５】
前記第２付加ディスチャージ回路は、
ドレーンが前記第２入力端に連結され、ゲートに前記第２論理状態区間の間、活性化されるパルス信号が印加され、ソースに接地電圧が印加されるＮＭＯＳトランジスタを具備することを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項１６】
前記比較器は差動増幅器を具備することを特徴とする請求項１に記載のアナログ・シンクロナス・ミラー・ディレイ。
【請求項１７】
第１ノード及び第２ノードをフリチャージさせる第１段階と、
入力クロックの第１サイクル内で所定の区間の間、前記第１ノードを放電させる第２段階と、
前記入力クロックの第１及び第２サイクル内で前記入力クロックの任意の第１論理状態区間の間、前記第１ノードを放電させる第３段階と、
前記入力クロックの第２サイクルの間、前記第２ノードを放電させる第４段階と、
前記入力クロックの第１及び第２サイクル内で前記入力クロックの任意の第２論理状態区間の間、前記第２ノードを放電させる第５段階と、
前記第１ノードの信号と前記第２ノードの信号とを比較してその結果によって出力クロックを発生する第６段階とを具備することを特徴とするクロック発生方法。
【請求項１８】
前記所定の区間は前記入力クロックの周期から所定の目標遅延時間を引いた区間であることを特徴とする請求項１７に記載のクロック発生方法。
【請求項１９】
前記第１論理状態は論理“ロー”または論理“ハイ”であることを特徴とする請求項１７に記載のクロック発生方法。
【請求項２０】
前記第２論理状態は論理“ロー”または論理“ハイ”であることを特徴とする請求項１７に記載のクロック発生方法。
【請求項２１】
前記第２段階での放電電流量及び前記第４段階での放電電流量は同一であることを特徴とする請求項１７に記載のクロック発生方法。
【請求項２２】
前記第３段階での放電電流量及び前記第５段階での放電電流量は同一であることを特徴とする請求項１７に記載のクロック発生方法。
【請求項２３】
前記第３段階での放電電流量は前記第２段階での放電電流量の半分であることを特徴とする請求項１７に記載のクロック発生方法。
【請求項２４】
前記第５段階での放電電流量は前記第４段階での放電電流量の半分であることを特徴とする請求項１７に記載のクロック発生方法。
【請求項２５】
外部クロックをバッファリングする入力バッファと、
前記入力バッファの出力信号を反転させる反転器と、
前記入力バッファの出力信号に応答し、前記入力バッファの出力信号の奇数番目のサイクルでの立上りエッジより所定の第１時間ほど先立って上昇する第１クロックを発生する第１アナログ・シンクロナス・ミラー・ディレイと、
前記入力バッファの出力信号に応答し、前記第１アナログ・シンクロナス・ミラー・ディレイより１サイクル遅く動作し、前記第１クロックより１サイクル遅い第２クロックを発生する第２アナログ・シンクロナス・ミラー・ディレイと、前記反転器の出力信号に応答し、前記反転器の出力信号の奇数番目のサイクルでの立上りエッジより所定の第２時間ほど先立って上昇する第３クロックを発生する第３アナログ・シンクロナス・ミラー・ディレイと、
前記反転器の出力信号に応答し、前記第３アナログ・シンクロナス・ミラー・ディレイより１サイクル遅く動作し、前記第３クロックより１サイクル遅い第４クロックを発生する第４アナログ・シンクロナス・ミラー・ディレイと、
前記第１クロックの立上りエッジ及び前記第２クロックの立上りエッジから上昇し、前記第３クロックの立上りエッジ及び前記第４クロックの立上りエッジから下降する内部クロックを出力するエッジ検出器と、を具備することを特徴とする内部クロック発生器。
【請求項２６】
前記第１時間は前記内部クロックを前記外部クロックと同期させるための目標遅延時間であることを特徴とする請求項２５に記載の内部クロック発生器。
【請求項２７】
前記第１時間は前記入力バッファの遅延時間と前記エッジ検出器内で前記内部クロックを発生するバッファの遅延時間とを合せた時間であることを特徴とする請求項２６に記載の内部クロック発生器。
【請求項２８】
前記第２時間は前記目標遅延時間から第３時間を引いた時間であり、前記第３時間は前記入力バッファの出力信号のロー区間でハイ区間を引いた時間の（１／２）であることを特徴とする請求項２６に記載の内部クロック発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＳＭＤ（Ａｎａｌｏｇ　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｍｉｒｒｏｒ　Ｄｅｌａｙ）に係り、特にデューティーサイクル補正機能を有するＡＳＭＤ及びこれを利用する内部クロック発生器に関する。
【０００２】
【従来の技術】
高速システムに対する要求が増加するにつれてデータを正確に伝達するためにはデータとシステムクロックとの間のスキューを最小化することが非常に重要である。例えば、ＳＤＲＡＭのようなメモリ装置は外部クロック信号と同期する内部クロック信号を発生するクロック発生回路を含む。ＳＤＲＡＭの多くの動作は内部クロック信号を基準とするので、内部クロック信号を発生するクロック発生回路はＳＤＲＡＭに非常に重要である。
【０００３】
スキューを最小化するために位相同期ループ（ＰＬＬｓ）と遅延同期ループ（ＤＬＬｓ）のような内部クロック発生器が一般的に使われる。しかし、位相同期ループ及び遅延同期ループはデューティーサイクル補正機能を有する反面、ロッキングのために数百クロックのサイクルを必要とし、またＰＶＴ（プロセス、電圧、温度）に対して適切に動作するためには非常に精密な設計を必要とする。
【０００４】
近来にはＳＤＲＡＭとＤＤＲ　ＳＤＲＡＭのためにＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｍｉｒｒｏｒ　Ｄｅｌａｙ）、ＡＳＭＤ、及び一方向ポンピングＳＭＤが開発され、これは２クロックサイクルのロッキング時間を有する。一方、ＤＤＲＳＤＲＡＭのような二重エッジ・トリガリング・システムのためにはデューティーサイクル補正機能が非常に重要である。しかし、ＳＭＤ及びＡＳＭＤはデューティーサイクル補正機能を有していない短所がある。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、２クロックサイクルのロッキング時間を保持しつつ、デューティーサイクル補正機能を有するＡＳＭＤを提供するところにある。
本発明が解決しようとする他の技術的課題は、２クロックサイクルのロッキング時間を保持しつつ、デューティーサイクル補正機能を遂行するクロック発生方法を提供するところにある。
本発明が解決しようとするまた他の技術的課題は、前記ＡＳＭＤを利用する内部クロック発生器を提供するところにある。
【０００６】
【課題を解決するための手段】
前記技術的課題を達成するための本発明によるアナログ・シンクロナス・ミラー・ディレイは、比較器、第１フリチャージ回路、第２フリチャージ回路、第１ディスチャージ回路、第１付加ディスチャージ回路、第２ディスチャージ回路、及び第２付加ディスチャージ回路を具備することを特徴とする。
【０００７】
前記比較器は第１入力端の信号と第２入力端の信号とを比較してその結果によって出力クロックを発生する。前記第１フリチャージ回路は前記比較器の第１入力端に連結し、フリチャージ信号に応答して前記第１入力端をフリチャージさせる。前記第２フリチャージ回路は前記比較器の第２入力端に連結し、前記フリチャージ信号に応答して前記第２入力端をフリチャージさせる。
【０００８】
前記第１ディスチャージ回路は入力クロックの第１サイクル内で所定の区間の間、前記第１入力端を放電させる。前記第１付加ディスチャージ回路は前記入力クロックの第１及び第２サイクル内で前記入力クロックの任意の第１論理状態区間の間、前記第１入力端を放電させる。前記第２ディスチャージ回路は前記入力クロックの第２サイクルの間、前記第２入力端を放電させる。前記第２付加ディスチャージ回路は前記入力クロックの第１及び第２サイクル内で前記入力クロックの任意の第２論理状態区間の間、前記第２入力端を放電させる。
【０００９】
前記所定の区間は前記入力クロックの周期から所定の目標遅延時間を引いた区間である。前記第１論理状態は論理“ロー”または論理“ハイ”であり、また前記第２論理状態は論理“ロー”または論理“ハイ”である。
前記第１ディスチャージ回路の電流量及び前記第２ディスチャージ回路の電流量は同一であり、前記第１付加ディスチャージ回路の電流量及び前記第２付加ディスチャージ回路の電流量は同一である。前記第１付加ディスチャージ回路の電流量は前記第１ディスチャージ回路の電流量の半分であり、前記第２付加ディスチャージ回路の電流量は前記第２ディスチャージ回路の電流量の半分である。
【００１０】
前記他の技術的課題を達成するための本発明によるクロック発生方法は、第１ノード及び第２ノードをフリチャージさせる第１段階、入力クロックの第１サイクル内で所定の区間の間、前記第１ノードを放電させる第２段階、前記入力クロックの第１及び第２サイクル内で前記入力クロックの任意の第１論理状態区間の間、前記第１ノードを放電させる第３段階、前記入力クロックの第２サイクルの間、前記第２ノードを放電させる第４段階、前記入力クロックの第１及び第２サイクル内で前記入力クロックの任意の第２論理状態区間の間、前記第２ノードを放電させる第５段階、及び前記第１ノードの信号と前記第２ノードの信号を比較してその結果によって出力クロックを発生する第６段階を具備することを特徴とする。
【００１１】
前記所定の区間は前記入力クロックの周期から所定の目標遅延時間を引いた区間である。前記第１論理状態は論理“ロー”または論理“ハイ”であり、また前記第２論理状態は論理“ロー”または論理“ハイ”である。
前記第２段階での放電電流量と前記第４段階での放電電流量とは同一であり、前記第３段階での放電電流量と前記第５段階での放電電流量とは同一である。前記第３段階での放電電流量は前記第２段階での放電電流量の半分であり、前記第５段階での放電電流量は前記第４段階での放電電流量の半分である。
【００１２】
前記さらに他の技術的課題を達成するための本発明による内部クロック発生器は、入力バッファ、反転器、第１アナログ・シンクロナス・ミラー・ディレイ、第２アナログ・シンクロナス・ミラー・ディレイ、第３アナログ・シンクロナス・ミラー・ディレイ、第４アナログ・シンクロナス・ミラー・ディレイ、及びエッジ検出器を具備することを特徴とする。
【００１３】
前記入力バッファは外部から印加される外部クロックをバッファリングし、前記反転器は前記入力バッファの出力信号を反転させる。前記第１アナログ・シンクロナス・ミラー・ディレイは、前記入力バッファの出力信号に応答し、前記入力バッファの出力信号の奇数番目のサイクルでの立上りエッジより所定の第１時間ほど先立って上昇する第１クロックを発生する。前記第２アナログ・シンクロナス・ミラー・ディレイは前記入力バッファの出力信号に応答し、前記第１アナログ・シンクロナス・ミラー・ディレイより１サイクル遅く動作して前記第１クロックより１サイクル遅い第２クロックを発生する。
【００１４】
前記第３アナログ・シンクロナス・ミラー・ディレイは前記反転器の出力信号に応答し、前記反転器の出力信号の奇数番目のサイクルでの立上りエッジより所定の第２時間ほど先立って上昇する第３クロックを発生する。前記第４アナログ・シンクロナス・ミラー・ディレイは前記反転器の出力信号に応答し、前記第３アナログ・シンクロナス・ミラー・ディレイより１サイクル遅く動作して前記第３クロックより１サイクル遅い第４クロックを発生する。前記エッジ検出器は前記第１クロックの立上りエッジ及び前記第２クロックの立上りエッジから上昇して前記第３クロックの立上りエッジ及び前記第４クロックの立上りエッジから下降する内部クロックを出力する。
【００１５】
前記第１時間は前記内部クロックを前記外部クロックと同期させるための目標遅延時間である。前記第１時間は前記入力バッファの遅延時間と前記エッジ検出器内で前記内部クロックを発生するバッファの遅延時間とを合わせた時間である。前記第２時間は前記目標遅延時間から第３時間を引いた時間であり、前記第３時間は前記入力バッファの出力信号のロー区間からハイ区間を引いた時間の（１／２）である。
【００１６】
【発明の実施の形態】
本発明と本発明の動作上の長所及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照すべきである。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００１７】
図１は、本発明によるデューティーサイクル補正機能を有するアナログ・シンクロナス・ミラー・ディレイ（以下、ＡＳＭＤＣＣという）の回路図であり、図２は、図１に図示された本発明によるＡＳＭＤＣＣのタイミング図である。ここで、ｔＴはＡＳＭＤＣＣに入力されるクロックＣＬＫの周期、すなわち、サイクルタイムを示し、ｔＤは出力クロックＯＵＴを入力クロックＣＬＫと同期させるための目標遅延時間を示す。ｔＨは入力クロックＣＬＫのハイ区間を示し、ｔＬは入力クロックＣＬＫのロー区間を示す。
【００１８】
図１を参照すれば、本発明によるＡＳＭＤＣＣは、第１フリチャージ回路Ｍ５、第２フリチャージ回路Ｍ６、第１ディスチャージ回路Ｍ１、第２ディスチャージ回路Ｍ２、第１付加ディスチャージ回路Ｍ３、第２付加ディスチャージ回路Ｍ４、第１キャパシタＣＬ１、第２キャパシタＣＬ２、及び比較器ＣＰを具備する。本発明によるＡＳＭＤＣＣは前述した本発明によるクロック発生方法によって動作する。
第１キャパシタＣＬ１は比較器ＣＰの第１入力端Ｍに連結され、第２キャパシタＣＬ２は比較器ＣＰの第２入力端Ｒに連結される。比較器ＣＰは差動増幅器よりなり、第１入力端Ｍの信号と第２入力端Ｒの信号とを比較してその結果によって出力信号ＯＵＴを発生する。
【００１９】
第１フリチャージ回路Ｍ５は比較器ＣＰの第１入力端Ｍに連結され、フリチャージ信号ＰＣＨに応答して第１入力端Ｍを電源電圧ＶＣＣレベルにフリチャージさせる。第２フリチャージ回路Ｍ６は比較器ＣＰの第２入力端Ｒに連結され、フリチャージ信号ＰＣＨに応答して第２入力端Ｒを電源電圧ＶＣＣレベルにフリチャージさせる。ここで、第１フリチャージ回路Ｍ５及び第２フリチャージ回路Ｍ６はＰＭＯＳトランジスタで構成される。
【００２０】
第１ディスチャージ回路Ｍ１は入力クロックＣＬＫの第１サイクル内で入力クロックの周期ｔＴから目標遅延時間ｔＤを引いた区間ｔＴ−ｔＤの間第１入力端Ｍを放電させる。第２ディスチャージ回路Ｍ２は入力クロックＣＬＫの第２サイクルの間、第２入力端Ｒを放電させる。ここで、第１ディスチャージ回路Ｍ１及び第２ディスチャージ回路Ｍ２は電流ソースとしてＮＭＯＳトランジスタで構成され、第１ディスチャージ回路Ｍ１の電流量Ｉｄｎ及び第２ディスチャージ回路Ｍ２の電流量は同一に設計される。第１ディスチャージ回路Ｍ１のゲートに印加されるｔＴ−ｔＤは入力クロックＣＬＫの第１サイクル内で入力クロックの周期ｔＴから目標遅延時間ｔＤを引いた区間ｔＴ−ｔＤの間、活性化されるパルス信号を示す。第２ディスチャージ回路Ｍ２のゲートに印加されるｔＲは入力クロックＣＬＫの第２サイクルの間、活性化されるパルス信号を示す。
【００２１】
仮りに第１付加ディスチャージ回路Ｍ３及び第２付加ディスチャージ回路Ｍ４がなければ、入力クロックＣＬＫの第２サイクルで第１入力端Ｍの電圧レベルＶＭは所定の一定レベルＶＦになり、また入力クロックＣＬＫの第２サイクルで第２入力端Ｒは自体のレベルＶＲが前記レベルＶＦと同じようになる時まで継続して放電される。したがって、交点、すなわち第１入力端ＭのレベルＶＭと第２入力端ＲのレベルＶＲが同一になるポイントは、入力クロックＣＬＫの立上りエッジからｔＤほど先立って発生され、この時出力クロックＯＵＴ、すなわち比較器ＣＰの出力信号が発生される。このような場合は入力クロックＣＬＫのハイ区間ｔＨが入力クロックＣＬＫのロー区間ｔＬと同様の場合であって、図２の実線に該当する。
【００２２】
入力クロックＣＬＫのハイ区間ｔＨが入力クロックＣＬＫのロー区間ｔＬに比べて短い場合には、出力クロックＯＵＴのデューティーサイクルを補正するため（例えば、５０％デューティーサイクルを有する出力クロックＯＵＴを得る等）、出力クロックＯＵＴのハイ区間を（ｔＨ＋ｔＣ）に変更すべきである。ここで、ｔＨは入力クロックＣＬＫのハイ区間であって、ｔＣは０．５×（ｔＬ−ｔＨ）である。すなわち、ｔＨにｔＣを加算することによって出力クロックＯＵＴのデューティーサイクルが補正できる。このようなｔＣを得るため、図１に図示されたように本発明によるＡＳＭＤＣＣは、第１付加ディスチャージ回路Ｍ３及び第２付加ディスチャージ回路Ｍ４をさらに具備する。
【００２３】
ここで、第１付加ディスチャージ回路Ｍ３及び第２付加ディスチャージ回路Ｍ４は電流ソースとしてＮＭＯＳトランジスタよりなり、これらの電流量Ｉｄｎ／２は相互に等しく設計され、第１ディスチャージ回路Ｍ１及び第２ディスチャージ回路Ｍ２の電流量Ｉｄｎの半分になるように設計される。第１付加ディスチャージ回路Ｍ３のゲートに印加されるｔＬは、入力クロックＣＬＫのロー区間の間、活性化されるパルス信号を示す。第２付加ディスチャージ回路Ｍ４のゲートに印加されるｔＨは、入力クロックＣＬＫのハイ区間の間、活性化されるパルス信号を示す。
【００２４】
第１付加ディスチャージ回路Ｍ３は入力クロックＣＬＫの第１及び第２サイクル内で入力クロックＣＬＫの任意の“ロー”区間の間、第１入力端Ｍを放電させる。第２付加ディスチャージ回路Ｍ４は入力クロックＣＬＫの第１及び第２サイクル内で入力クロックＣＬＫの任意の“ハイ”区間の間、第２入力端Ｒを放電させる。放電後、第１入力端Ｍと第２入力端Ｒとの間の電圧差ＶＸは次の数式１によって示される。
（数式１）　　ＶＸ＝ＶＲ−ＶＭ＝Ｉｄｎ×（ｔＬ−ｔＨ）／（２×ＣＬ）＝Ｋ×ｔＣ
ここで、傾斜ＫはＩｄｎ／ＣＬであり、ｔＣは（ｔＬ−ｔＨ）／２である。ＣＬは第１キャパシタＣＬ１または第２キャパシタＣＬ２の容量を示す。
【００２５】
電圧差ＶＸはｔＣの間、電流ソースＩｄｎを通じて第１入力端Ｍを放電させることで得られる数値と同じである。ＶＸを得てから、第１入力端Ｍは（ｔＴ−ｔＤ）の間、傾斜Ｋで放電される。したがって、入力クロックＣＬＫの第２サイクルで第１入力端Ｍの電圧レベルＶＭは（ＶＦ−ＶＸ）になり、また入力クロックＣＬＫの第２サイクルで第２入力端Ｒは放電され始める。これによって（ｔＴ−ｔＤ＋ｔＸ）の後、ＶＲがＶＭと交差する。ここで、ｔＸはｔＣと同じ時間である。このような過程によってＶＭとＶＲとの交点がｔＣ、すなわちｔＸほど変更され、結局、同期化過程の間に出力クロックＯＵＴのデューティーサイクルが補正できる。図２の点線が入力クロックＣＬＫのハイ区間ｔＨが入力クロックＣＬＫのロー区間ｔＬに比べて短い場合に該当する。
【００２６】
入力クロックＣＬＫのハイ区間ｔＨが入力クロックＣＬＫのロー区間ｔＬに比べて長い場合も前記と同じ過程によって出力クロックＯＵＴのデューティーサイクルが補正できる。図２の一点鎖線が入力クロックＣＬＫのハイ区間ｔＨが入力クロックＣＬＫのロー区間ｔＬに比べて短い場合に該当する。
以上のように、本発明によるＡＳＭＤＣＣは２クロックサイクル内でロッキングが行われつつ、また出力クロックのデューティーサイクルを補正できる長所がある。
【００２７】
図３は、図１に図示されたＡＳＭＤＣＣを利用する本発明による内部クロック発生器の回路図であり、図４は図３に図示された本発明による内部クロック発生器のタイミング図である。
図３を参照すれば、本発明による内部クロック発生器は入力バッファＢ１、反転器Ｉ１、４個のＡＳＭＤＣＣ３１−３４、及びエッジ検出器３５を具備する。入力バッファＢ１は外部より印加される外部クロックｅＣＬＫをバッファリングして反転器Ｉ１は入力バッファＢ１の出力信号、すなわちバッファリングされた外部クロックｂＣＬＫを反転させる。前記内部クロック発生器は５０％のデューティーサイクルを有する内部クロックｉＣＬＫを発生するために４個のＡＳＭＤＣＣ３１−３４を必要とする。第１及び第２ＡＳＭＤＣＣ３１、３２はｏＣＬＫの立上りエッジを決定するためのものであって、第３及び第４ＡＳＭＤＣＣ３３、３４はｏＣＬＫの立下りエッジを決定するためのものである。
【００２８】
第１ＡＳＭＤＣＣ３１はバッファリングされた外部クロックｂＣＬＫに応答し、ｂＣＬＫの奇数番目のサイクルでの立上りエッジより第１時間ｔＤほど先立って上昇する第１クロックＯＵＴ１を発生する。第１時間ｔＤは（ｄ１＋ｄ２）に該当し、内部クロックｉＣＬＫを外部クロックｅＣＬＫと同期させるための目標遅延時間を示している。ｄ１は入力バッファＢ１の遅延時間であり、ｄ２は内部クロックｉＣＬＫを発生するバッファＢ２の遅延時間である。第２ＡＳＭＤＣＣ３２はバッファリングされた外部クロックｂＣＬＫに応答し、第１ＡＳＭＤＣＣ３１より１サイクル遅く動作して第１クロックＯＵＴ１より１サイクル遅い第２クロックＯＵＴ２を発生する。
【００２９】
第３ＡＳＭＤＣＣ３３は反転器Ｉ１の出力信号／ｂＣＬＫに応答し、反転器Ｉ１の出力信号／ｂＣＬＫの奇数番目のサイクルでの立上りエッジより所定の第２時間（ｔＤ−ｔＣ）ほど先立って上昇する第３クロックＯＵＴ３を発生する。ここでｔＣは０．５×（ｔＬ−ｔＨ）を示す。第４ＡＳＭＤＣＣ３４は反転器Ｉ１の出力信号／ｂＣＬＫに応答し、第３ＡＳＭＤＣＣ３３より１サイクル遅く動作して第３クロックＯＵＴ３より１サイクル遅い第４クロックＯＵＴ４を発生する。
【００３０】
エッジ検出器３５は第１クロックＯＵＴ１の立上りエッジ及び第２クロックＯＵＴ２の立上りエッジから上昇し、第３クロックＯＵＴ３の立上りエッジ及び第４クロックＯＵＴ４の立上りエッジから下降する内部クロックｏＣＬＫを出力する。バッファＢ２は内部クロックｏＣＬＫをバッファリングして最終内部クロックｉＣＬＫを発生する。
【００３１】
図４に図示されたタイミング図を参照して本発明による内部クロック発生器の動作をさらに説明する。本発明による内部クロック発生器は２クロックサイクルのロッキングタイムを保障するために、図４のタイミング図に図示されたようにデューティーサイクルを補正するための電圧差ＶＸを検出する動作とクロック同期化過程とを共に遂行する。
ここで、図４の符号４０１はｏＣＬＫの立上りエッジのためのＶＣＣを示しており、図４の符号４０３はｏＣＬＫの立下りエッジのためのＶＣＣを示している。
【００３２】
第１クロックＯＵＴ１、すなわち第１ＡＳＭＤＣＣ３１の出力信号はバッファリングされた外部クロックｂＣＬＫの立上りエッジよりｔＤほど先立って発生される。４個のＡＳＭＤＣＣ３１−３４の間の非対称を除去するために、第１ＡＳＭＤＣＣ３１内でのＶＭとＶＲとはｂＣＬＫの一番目のサイクルでｔＬの間、第１付加ディスチャージ回路Ｍ３及び第２付加ディスチャージ回路Ｍ４を通じて放電される。第２クロックＯＵＴ２、すなわち第２ＡＳＭＤＣＣ３２の出力信号は第１クロックＯＵＴ１より１サイクル遅く発生される。
【００３３】
第３クロックＯＵＴ３、すなわち第３ＡＳＭＤＣＣ３３の出力信号を発生する動作では、電圧差ＶＸを検出する動作とクロック同期化過程とが共に行われる。すなわちＶＭはｂＣＬＫの一番目のサイクルで第１ディスチャージ回路Ｍ１を通じて（ｔＴ−ｔＤ）の間放電され、ｂＣＬＫの二番目のサイクルで第１付加ディスチャージ回路Ｍ３を通じてｔＬの間、放電される。これによって、ＶＭは次のサイクルで一定レベルＶＦになる。ＶＲはｂＣＬＫの二番目のサイクルの立下りエッジから放電され、同時にｂＣＬＫの二番目のサイクルから第２付加ディスチャージ回路Ｍ４を通じてｔＨの間放電される。これによってｂＣＬＫの立下りエッジより（ｔＤ−ｔＣ）ほど先立ってＶＲがＶＭと交差する。すなわち第３クロックＯＵＴ３はｂＣＬＫの立下りエッジより（ｔＤ−ｔＣ）ほど先立って発生される。第４クロックＯＵＴ４、すなわち第４ＡＳＭＤＣＣ３４の出力信号は第３クロックＯＵＴ３より１サイクル遅く発生される。
【００３４】
結局、第１クロックＯＵＴ１及び第３クロックＯＵＴ３によって発生される内部クロックｏＣＬＫのハイ区間は（ｔＨ＋ｔＣ）となる。最終的に内部クロックｏＣＬＫはバッファＢ２によってバッファリングされることによって、５０％のデューティーサイクルを有しつつ２クロックサイクル内に外部クロックｅＣＬＫに同期される最終内部クロックｉＣＬＫが発生される。
【００３５】
以上、図面と明細書で最適の実施例が開示された。ここで特定の用語が使われたが、これはただ本発明を説明するための目的で使われたことであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これで多様な変形及び均等な他の実施例が可能である点が理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって決まるべきである。
【００３６】
【発明の効果】
以上述べたように、本発明によれば、アナログ・シンクロナス・ミラー・ディレイ及びこれを利用する内部クロック発生器は２クロックサイクルのロッキング時間を有しつつ、またデューティーサイクル補正機能を有する長所がある。
【図面の簡単な説明】
【図１】本発明によるＡＳＭＤの回路図。
【図２】本発明によるＡＳＭＤのタイミング図。
【図３】本発明によるＡＳＭＤを利用する内部クロック発生器の回路図。
【図４】本発明による内部クロック発生器のタイミング図。
【符号の説明】
ＣＰ　　　　　　　比較器
ＰＣＨ　　　　　　フリチャージ信号
ＶＣＣ　　　　　　電源電圧
ＣＬ１、ＣＬ２　　キャパシタ
Ｉｄｎ　　　　　　電流量
【図１】
2004015810.tif 000003
【図２】
2004015810.tif 000004
【図３】
2004015810.tif 000005
【図４】
2004015810.tif 000006