(57)【要約】【課題】デジタル等化器を用いながらも、回路規模を増大させることなく、効率良く且つ振幅差が大きいアナログ信号を波形等化できるようにする。【解決手段】情報記憶再生装置である光ディスク装置は、オフセット調整されたアナログ信号Ａ１に対してチャネルクロックの２以上の整数倍の周波数でサンプリングすることにより、アナログ信号Ａ１を第１のデジタル信号Ｄ１に変換して出力するＡ／Ｄ変換器１４と、第１のデジタル信号Ｄ１に変換された再生信号の波形等化をデジタル的に行なって第２のデジタル信号Ｄ２を出力するデジタル等化器１５とを有している。このように、Ａ／Ｄ変換されたデジタル信号に対して波形等化を行なうため、回路構成を小さくすることができる上に、オーバサンプリングを行なうため、Ａ／Ｄ変換時の分解能を等価的に向上させることができる。【選択図】        図１
2004326952.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号を所定の振幅レベルに増幅して出力する可変利得アンプと、
増幅されたアナログ信号のノイズ成分を除去する低域通過フィルタと、
前記低域通過フィルタから出力されるアナログ信号を第１のデジタル信号に変換して出力するＡ／Ｄ変換器と、
前記第１のデジタル信号に対して波形等化を行なって第２のデジタル信号を出力するデジタル等化器と、
前記第１のデジタル信号から振幅情報を検出し、検出した振幅情報から制御情報を生成して前記可変利得アンプに出力する振幅情報検出回路と、
前記第２のデジタル信号から同期用のクロック信号を抽出し、抽出したクロック信号を前記Ａ／Ｄ変換器及びデジタル等化器に出力する同期抽出回路と、
前記同期抽出回路からの出力を分周して出力する分周器とを備え、
前記同期抽出回路は、前記Ａ／Ｄ変換器に対してチャネルクロックを規定する周波数のｎ（但し、ｎは２以上の整数とする。）倍の周波数を持つサンプリングクロック信号を出力し、
前記Ａ／Ｄ変換器は、入力された前記サンプリングクロック信号により、オーバサンプリングを行なうことを特徴とする情報記憶再生装置。
【請求項２】
前記第２のデジタル信号に含まれる前記ｎ通りのサンプリング値からいずれか１つのサンプリング値を選択し、選択したサンプリング値を前記同期抽出回路に出力するデータ位相比較器をさらに備えていることを特徴とする請求項１に記載の情報記憶再生装置。
【請求項３】
前記第２のデジタル信号に含まれる前記ｎ通りのサンプリング値から隣り合う２つのサンプリング値を選択し、選択した２つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を前記同期抽出回路に出力する移動平均値演算器をさらに備えていることを特徴とする請求項１に記載の情報記憶再生装置。
【請求項４】
前記第２のデジタル信号に含まれる前記ｎ通りのサンプリング値から少なくとも２つのサンプリング値を選択し、選択した少なくとも２つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を前記同期抽出回路に出力する移動平均値演算器をさらに備えていることを特徴とする請求項１に記載の情報記憶再生装置。
【請求項５】
前記第２のデジタル信号に含まれる前記ｎ通りのサンプリング値から少なくとも２つのサンプリング値を選択し、選択した少なくとも２つのサンプリング値に対して加算演算、減算演算又は補間演算を行ない、その演算結果であるサンプリング値を前記同期抽出回路に出力するサンプル値演算器をさらに備えていることを特徴とする請求項１に記載の情報記憶再生装置。
【請求項６】
前記サンプル値演算器と前記同期抽出回路との間に設けられ、前記サンプル値演算器の出力信号から不要な信号成分を除去するフィルタをさらに備えていることを特徴とする請求項５に記載の情報記憶再生装置。
【請求項７】
前記第２のデジタル信号に対して、前記チャネルレートを規定する周波数に戻すダウンサンプリング回路をさらに備えていることを特徴とする請求項１に記載の情報記憶再生装置。
【請求項８】
前記Ａ／Ｄ変換器の前段に設けられ、前記Ａ／Ｄ変換器が持つダイナミックレンジに前記アナログ信号が収まるように前記アナログ信号における振幅の中心軸からのずれを調整するオフセット制御回路とをさらに備えていることを特徴とする請求項１又は７に記載の情報記憶再生装置。
【請求項９】
前記第１のデジタル信号から、入力されたアナログ信号のオフセットを検出し、検出したオフセット値を前記オフセット制御回路に出力するオフセット検出回路と、
前記第２のデジタル信号の信頼性を向上する演算回路と、
前記第２のデジタル信号に対して２値化を行なう２値化回路とをさらに備えていることを特徴とする請求項８に記載の情報記憶再生装置。
【請求項１０】
前記同期抽出回路は、電圧制御発振器を含むことを特徴とする請求項１〜９のうちのいずれか１項に記載の情報記憶再生装置。
【請求項１１】
前記同期抽出回路は、位相同期ループ回路を含むことを特徴とする請求項１〜９のうちのいずれか１項に記載の情報記憶再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ハードディスク装置又は光ディスク装置等の情報記憶装置に用いられる等化装置に関し、特にアナログ信号をＡ／Ｄ変換し、変換して得られたデジタル信号からデータ信号と該データ信号に同期したクロック信号とを抽出する情報記憶再生装置に関する。
【０００２】
【従来の技術】
近年、ハードディスク装置や光ディスク装置等が扱う記録媒体は、その記録密度がますます高密度化している。しかしながら、これらの記録媒体を扱う情報記憶装置において、データ信号を高密度に記録すると、Ｓ／Ｎ比が低下し、符号間での干渉及びクロストーク等によってデータの信頼性が低下する。そのため、データ信号の品質が劣化することによる信頼性の低下を補う手段が必要となる。
【０００３】
従来、情報記憶装置において、光ピックアップから出力される再生信号（アナログ信号）にアナログ信号処理を施す場合には、光学検出系回路及び電気回路によって再生信号はその周波数特性に影響を受ける。このとき、周波数が高くなるにつれて信号の振幅が低下するような特性を持つ再生信号に対しては、アナログ等化器を用いてその振幅の低下分を補っている。
【０００４】
アナログ等化器は、所望の周波数の信号成分を通過させる共に、所定の周波数成分を持つ信号に選択的にゲインを与えるという特性を有している。従って、等化特性を所望の周波数に合わせることにより、信号振幅の低下を選択的に補うことができる。
【０００５】
これに対し、再生信号（アナログ信号）にデジタル信号処理を施す場合には、高域成分の信号振幅の低下を補う従来の方法として、以下に示すような２つの方法がある。
【０００６】
第１の方法は、アナログ信号に対してアナログ等化器により波形等化を行なった後、波形等化されたアナログ信号にＡ／Ｄ変換を施してデジタル信号を得る（特許文献１参照。）。以下、その方法を実現する従来の等化装置について図６を用いて説明する。図６に示すように、光ピックアップ２００から出力されるアナログ信号は、可変利得アンプ（ＶＧＡ）２０１で増幅され、さらにアナログ低域通過フィルタ（ＬＰＦ）２０２に入力される。アナログＬＰＦ２０２に入力されたアナログ信号は、波形等化処理に不要な高域成分が除去され、続いて、アナログ等化器２０３により波形等化される。ここでは、アナログ等化器２０３の等化特性は信号の高域成分を通過させるような特性に設定されているため、信号振幅の低下分を選択的に補うことができる。続いて、波形透過されたアナログ信号は、オフセット制御回路２０４を介してＡ／Ｄ変換器２０５に入力されてデジタル信号に変換され、Ａ／Ｄ変換されたデジタル信号は２値化回路２０６によって２値化されて出力される。
【０００７】
第２の方法は、アナログ等化器に代えてデジタル等化器を用いる方法である。この場合、Ａ／Ｄ変換器２０５の後段にデジタル信号を波形等化するデジタル等化器を設ける。デジタル等化器を用いる場合には、Ａ／Ｄ変換器２０５の分解能を高める必要がある。これは、振幅差が大きいアナログ信号をＡ／Ｄ変換処理する際に、信号の振幅が低下した高域成分から必要な情報を充分に得るためである。なお、Ａ／Ｄ変換器２０５の分解能を高める方法には、例えば、Ａ／Ｄ変換の変換ビット数を増やす方法がある。
【０００８】
【特許文献１】
特許第２５１７７０９号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来の方法は、光ディスク装置等の情報記憶再生装置において、アナログ信号をデジタル化処理する場合に以下に示すような種々の問題が生じる。
【００１０】
まず、第１の方法は、アナログ等化器２０３を用いているため、波形等化されるアナログ信号が、例えば角速度一定（ｃｏｎｓｔａｎｔ  ａｎｇｕｌａｒ  ｖｅｌｏｃｉｔｙ：ＣＡＶ）方式によって再生される再生信号のように、その周波数が時間の経過と共に変化する場合に問題が生じる。この場合は、再生信号の周波数に合わせて、アナログ等化器２０３の等化特性を切り替える制御が必要となるため、制御の精度が低い場合には等化誤差が大きくなるので、再生信号の信号特性が劣化する。また、等化特性を切り替える制御を高精度に行なうには、制御自体が複雑化し且つ回路規模が増大することにもなる。
【００１１】
さらに、アナログ等化器２０３を用いる場合には、図６に示した信号処理装置をシステムＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）として実現する場合に他の問題が生じる。すなわち、信号処理装置をシステムＬＳＩで実現する場合は、アナログ回路、デジタル回路及びメモリ回路等の、従来はそれぞれ個別にＬＳＩ化されていた回路を１チップ上に集積化する必要がある。デジタル回路の場合は、プロセスにおけるデザインルールが縮小されると、縮小された分だけ回路規模が小さくなるため、コストをも低減することができる。これに対し、アナログ回路の場合はデザインルールが縮小されても回路規模を小さくする恩恵を受けにくい。言い換えれば、アナログ回路はシステムＬＳＩ（ＣＭＯＳ）化する際に、デジタル回路と比べて大きい面積を専有するため、コストアップの要因になる。
【００１２】
また、第２の方法のように、アナログ等化器２０３を用いずにデジタル化した後にデジタル等化器を用いる場合には、アナログ等化器２０３と同一の性能を実現するにあたって、デジタル等化器の前段に位置するＡ／Ｄ変換器２０５の１ビット当たりの分解能を高める必要がある。しかしながら、高速動作が必要なＡ／Ｄ変換器２０５は、Ａ／Ｄ変換を行なうビット数に比例して回路規模が増大するため、変換ビット数を増やすことによってＡ／Ｄ変換時の分解能を高めようとすると、回路規模が増大してしまうという問題が生じる。さらに、回路規模が増大すると、回路遅延が増えて処理可能な信号帯域が低下してしまうため、処理速度が劣化する。
【００１３】
本発明は、前記従来の問題を解決し、デジタル等化器を用いながらも、回路規模を増大させることなく、効率良く且つ振幅差が大きいアナログ信号を波形等化できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、情報記憶再生装置を、光ピックアップからの出力信号をアナログ等化器を通さずにデジタル信号に変換した後、変換されたデジタル信号をデジタル等化器に通す構成に加え、Ｄ／Ａ変換を行なう際には、変換されたデジタル信号からクロック信号を抽出し、抽出したクロック信号から２以上の整数倍のオーバサンプリングを行なう構成とする。
【００１５】
具体的に、本発明に係る情報記憶再生装置は、入力されたアナログ信号を所定の振幅レベルに増幅して出力する可変利得アンプと、増幅されたアナログ信号のノイズ成分を除去する低域通過フィルタと、低域通過フィルタから出力されるアナログ信号を第１のデジタル信号に変換して出力するＡ／Ｄ変換器と、第１のデジタル信号に対して波形等化を行なって第２のデジタル信号を出力するデジタル等化器と、第１のデジタル信号から振幅情報を検出し、検出した振幅情報から制御情報を生成して可変利得アンプに出力する振幅情報検出回路と、第２のデジタル信号から同期用のクロック信号を抽出し、抽出したクロック信号をＡ／Ｄ変換器及びデジタル等化器に出力する同期抽出回路（クロックリカバリ回路）と、同期抽出回路からの出力を分周して出力する分周器とを備え、同期抽出回路は、Ａ／Ｄ変換器に対してチャネルクロックを規定する周波数のｎ（但し、ｎは２以上の整数とする。）倍の周波数を持つサンプリングクロック信号を出力し、Ａ／Ｄ変換器は、入力されたサンプリングクロック信号により、オーバサンプリングを行なう。
【００１６】
本発明の情報記憶再生装置によると、Ａ／Ｄ変換器から出力される第１のデジタル信号に対して波形等化を行なうデジタル等化器を備えているため、アナログ信号処理を行なうアナログ回路部の回路規模を縮小することができる。その上、同期抽出回路は、Ａ／Ｄ変換器に対してチャネルクロックを規定する周波数のｎ倍の周波数を持つサンプリングクロック信号を出力し、Ａ／Ｄ変換器は、ｎ倍の周波数のサンプリングクロック信号によりオーバサンプリングを行なうため、Ａ／Ｄ変換器の分解能を等価的に向上させることができる。従って、デジタル等化器により処理されるデジタル信号は、オーバサンプリングのサンプリング比の値に応じて波形等化の精度が向上するため、アナログ回路部の回路規模を小さくしながら、再生された第２のデジタル信号の電気的特性を良好にすることができる。
【００１７】
本発明の情報記憶再生装置は、第２のデジタル信号に含まれるｎ通りのサンプリング値からいずれか１つのサンプリング値を選択し、選択したサンプリング値を同期抽出回路に出力するデータ位相比較器をさらに備えていることが好ましい。
【００１８】
このようにすると、同期抽出回路は、波形等化されたデータ信号である第２のデジタル信号から同期用のクロック信号を抽出する際に、データ位相比較器によって、ｎ通りのサンプリング値から選択されたデータを用いるため、例えば同期クロックの引き込み時間を短縮できるようなサンプリング値を選択すれば、再生信号の品質を上げることができる。
【００１９】
また、本発明の情報記憶再生装置は、第２のデジタル信号に含まれるｎ通りのサンプリング値から隣り合う２つのサンプリング値を選択し、選択した２つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力する移動平均値演算器をさらに備えていることが好ましい。
【００２０】
また、本発明の情報記憶再生装置は、第２のデジタル信号に含まれるｎ通りのサンプリング値から少なくとも２つのサンプリング値を選択し、選択した少なくとも２つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力する移動平均値演算器をさらに備えていることが好ましい。
【００２１】
また、本発明の情報記憶再生装置は、第２のデジタル信号に含まれるｎ通りのサンプリング値から少なくとも２つのサンプリング値を選択し、選択した少なくとも２つのサンプリング値に対して加算演算、減算演算又は補間演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力するサンプル値演算器をさらに備えていることが好ましい。
【００２２】
また、本発明の情報記憶再生装置は、サンプル値演算器と同期抽出回路との間に設けられ、サンプル値演算器の出力信号から不要な信号成分を除去するフィルタをさらに備えていることが好ましい。
【００２３】
本発明の情報記憶再生装置は、第２のデジタル信号に対して、チャネルレートを規定する周波数に戻すダウンサンプリング回路をさらに備えていることが好ましい。
【００２４】
このようにすると、ダウンサンプリング回路から出力されるデジタル信号は通常のチャネルレート（データレート）に戻るため、後段に設けられるデジタル回路は、通常のチャネルレートで信号処理を行なうことができる。
【００２５】
また、本発明の情報記憶再生装置は、Ａ／Ｄ変換器の前段に設けられ、Ａ／Ｄ変換器が持つダイナミックレンジにアナログ信号が収まるようにアナログ信号における振幅の中心軸からのずれを調整するオフセット制御回路とをさらに備えていることが好ましい。
【００２６】
この場合に、本発明の情報記憶再生装置は、第１のデジタル信号から、入力されたアナログ信号のオフセットを検出し、検出したオフセット値をオフセット制御回路に出力するオフセット検出回路と、第２のデジタル信号の信頼性を向上する演算回路と、第２のデジタル信号に対して２値化を行なう２値化回路とをさらに備えていることが好ましい。
【００２７】
本発明の情報記憶再生装置において、同期抽出回路は、電圧制御発振器を含むことが好ましい。
【００２８】
また、本発明の情報記憶再生装置において、同期抽出回路は、位相同期ループ回路を含むことが好ましい。
【００２９】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００３０】
図１は本発明の一実施形態に係る情報記憶再生装置であって、光ディスク装置における波形等化部を含む要部のブロック構成を示している。
【００３１】
図１に示すように、本実施形態に係る光ディスク装置は、光ピックアップ１００から出力された微弱なアナログ信号を所定の振幅レベルにまで動的に増幅する可変利得アンプ（ｖａｒｉａｂｌｅ  ｇａｉｎ  ａｍｐｌｉｆｉｅｒ：ＶＧＡ）１１と、所定の振幅レベルに増幅されたアナログ信号から高域のノイズ成分を除去するアナログ低域通過フィルタ（ｌｏｗ−ｐａｓｓ  ｆｉｌｔｅｒ：ＬＰＦ）１２と、後段のＡ／Ｄ変換器１４が持つダイナミックレンジにアナログ信号が収まるように該アナログ信号における振幅の中心軸からのずれ（オフセット）を調整するオフセット制御回路１３と、オフセット調整されたアナログ信号Ａ１に対してチャネルクロックのｎ（但し、ｎは２以上の整数とする。以下同様。）倍の周波数のオーバサンプリングを行なうことにより、アナログ信号Ａ１を第１のデジタル信号Ｄ１に変換して出力するＡ／Ｄ変換器１４と、第１のデジタル信号Ｄ１に変換された再生信号の波形等化をデジタル的に行なって第２のデジタル信号Ｄ２を出力するデジタル等化器１５と、第１のデジタル信号Ｄ１から振幅情報を検出し、検出した振幅情報からＶＧＡ１１に対する制御情報を生成してＶＧＡ１１に出力する振幅情報検出回路１６と、第１のデジタル信号Ｄ１のオフセット量を検出して、オフセット制御回路１３を制御するオフセット検出回路１７と、第２のデジタル信号Ｄ２からＡ／Ｄ変換の同期用のシステムクロック信号を抽出し、抽出したシステムクロック信号をＡ／Ｄ変換器１４及びデジタル等化器１５に出力する同期抽出回路としてのＰＬＬ回路１８と、ＰＬＬ回路１８によって生成され、第２のデジタル信号Ｄ２の周波数をチャネルクロックに分周する分周器１９と、オーバーサンプリングされた第２のデジタル信号Ｄ２をチャネルクロックを規定する周波数（チャネルレート）に戻す、いわゆるダウンサンプリングを行なうダウンサンプリング回路２０と、第２のデジタル信号Ｄ２の信頼性を向上する、例えばダウンサンプリング回路２０から出力された信号を入力とし、入力された信号の歪みを補正する適応フィルタ、又はＰＲＬＭを用いたビタビ復号の処理を行なう演算回路２１と、本装置から出力される出力信号であって、入力されたアナログ信号の２値化を行なう２値化回路２２とを備えている。
【００３２】
なお、チャネルクロックとは、再生したデジタル信号（データ信号）の同期を取るクロック信号であり、システムクロックとはＡ／Ｄ変換時のオーバサンプリング用のクロック信号である。
【００３３】
また、クロックリカバリ回路である同期抽出回路は、ＰＬＬ回路に限られず、周波数比較器及び位相比較器を含む電圧制御発振器（ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｌｌａｔｏｒ：ＶＣＯ）を用いても良い。また、オーバサンプリング比の値は、２の倍数が好ましく、さらには２のべき乗（＝２ｎ  ）が好ましい。
【００３４】
また、ここでは、ＶＧＡ１１からＡ／Ｄ変換器１４までをアナログ回路部１０１と呼び、デジタル等化器１５から２値化回路２２までをデジタル回路部１０２と呼ぶ。
【００３５】
以下、前記のように構成された光ディスク装置の動作を説明する。
【００３６】
まず、光ピックアップ１００は、所望のデータが記録された光ディスク（図示せず）における記録面に読み出し光（レーザ光）を照射し、該光ディスクからの反射光を電気信号（アナログ信号）に変換して出力する。このとき、光ピックアップ１００から出力されるアナログ信号は、微弱であり、その上、光ディスク又は該光ディスクに記録されている記録データ領域及びレーザ光の焦点位置を制御するサーボ回路の諸特性に依存して、その振幅には図２（ａ）に示すようなばらつきが生じる。このようなばらつきを有するアナログ信号は、ＶＧＡ１１に入力されると、ＶＧＡ１１において、入力信号に応じてその振幅（出力値）が変化する振幅情報検出回路１６からの制御信号による自動利得制御（ａｕｔｏｍａｔｉｃ  ｇａｉｎ  ｃｏｎｔｒｏｌｌ：ＡＧＣ）機能によって、入力されたアナログ信号は図２（ｂ）に示すようにその振幅が一定となる。
【００３７】
次に、ＶＧＡ１１によりその振幅が一定とされたアナログ信号は、アナログＬＰＦ１２に入力される。アナログＬＰＦ１２は、後段の信号処理部における処理の阻害要因となる信号帯域外のノイズを低減すると共に、Ａ／Ｄ変換器１４に発生する折り返し歪みを防止するために、入力されたアナログ信号の高域成分を除去する。
【００３８】
次に、アナログＬＰＦ１２により高域成分を除去されたアナログ信号は、オフセット制御回路１３に入力される。オフセット制御回路１３は、図３（ａ）に示すように、入力されたアナログ信号の振幅の中心軸がずれていたとしても、図３（ｂ）に示すように、Ａ／Ｄ変換器１４のダイナミックレンジにアナログ信号が収まるようにオフセットを除去する。
【００３９】
次に、オフセット制御回路１３により振幅の中心軸のずれを矯正されたアナログ信号は、Ａ／Ｄ変換器１４に入力される。ここで、Ａ／Ｄ変換器１４は、ＰＬＬ回路１８から出力される、チャネルレートを規定するチャネルクロックのｎ倍の周波数を持つサンプリングクロックを用いた、いわゆるオーバサンプリングによって、アナログ信号を第１のデジタル信号Ｄ１に変換する。
【００４０】
次に、Ａ／Ｄ変換器１４により、チャネルレートのｎ倍でオーバサンプリングされて変換された第１のデジタル信号Ｄ１は、デジタル等化器１５に入力され、波形等化を施されて第２のデジタル信号Ｄ２として出力される。デジタル等化器１５において、入力された第１のデジタル信号Ｄ１は、オーバサンプリングされているため、チャネルレートでサンプリングされたデジタル信号を波形等化する場合と比べて、オーバサンプリング比の値ｎに応じた精度で波形等化を行なえるので、従来のアナログ等化器を用いた場合と同様の性能を得ることができる。その上、折り返し歪みが発生する周波数もｎ倍となるため、アナログＬＰＦ１２に要求される性能を緩和することができる。
【００４１】
同時に、Ａ／Ｄ変換器１４により変換された第１のデジタル信号Ｄ１は、振幅情報検出回路１６及びオフセット検出回路１７に並列に入力される。振幅検出回路１６は、第１のデジタル信号Ｄ１の振幅を監視し、該第１のデジタル信号Ｄ１の振幅が一定の振幅値となるように、ＶＧＡ１１におけるゲイン（利得）を制御する。また、オフセット検出回路１７は、入力された第１のデジタル信号Ｄ１のオフセット量を検出して、オフセット制御回路１３に出力する。
【００４２】
次に、デジタル等化器１５から出力される第２のデジタル信号Ｄ２は、ＰＬＬ回路１８に入力され、ＰＬＬ回路１８は、第２のデジタル信号Ｄ２から同期用のシステムクロック（オーバサンプリングクロック）信号を抽出し、抽出したシステムクロック信号をＡ／Ｄ変換器１４及びデジタル等化器１５に出力する。なお、図示はしていないが、ＰＬＬ回路１８は周波数比較器、位相比較器及びループフィルタを含む。なお、ＰＬＬ回路１８は、システムクロック以上の周波数を持つ信号をも出力可能である。
【００４３】
分周器１９は、ＰＬＬ回路１８から出力されるシステムクロック信号を分周してチャネルクロックに変換し、変換したチャネルクロックをダウンサンプリング回路２０、演算回路２１及び２値化回路２２にそれぞれ供給する。なお、分周器１９は、チャネルクロック以下の周波数を持つ信号をも出力可能である。
【００４４】
次に、デジタル等化器１５から出力される第２のデジタル信号Ｄ２は、後段のダウンサンプリング回路２０に入力され、そこで、チャネルレートを規定する周波数に戻され、いわゆるダウンサンプリングされる。
【００４５】
続いて、チャネルレートにまでダウンサンプリングされた第２のデジタル信号Ｄ２は、後段の演算回路２１及び２値化回路２２に順次入力される。
【００４６】
なお、ダウンサンプリング回路２０の後段に設けた演算回路２１は必ずしも設ける必要はない。
【００４７】
以上説明したように、本実施形態に係る光ディスク装置は、アナログ回路部１０１にアナログ等化器を設けずに、代わりにデジタル回路部１０２にデジタル等化器１５を設けている。これにより、アナログ回路部１０１の回路規模を縮小でき、且つ消費電力をも削減できる。
【００４８】
さらに、Ａ／Ｄ変換器１４はｎ倍のオーバサンプリングによって第１のデジタル信号Ｄ１に変換されるため、オーバサンプリングされて変換された第１のデジタル信号Ｄ１に対する波形等化処理は、オーバサンプリング比の値ｎに応じて高精度に行なうことができる。その結果、光ピックアップ１００から出力される微弱なアナログ信号のデジタル信号への変換を、回路規模を縮小しながら高精度におこなうことができる。
【００４９】
（実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例について図面を参照しながら説明する。
【００５０】
図４は本発明の一実施形態の第１変形例に係る光ディスク装置におけるデジタル等化器を含むデジタル回路部のブロック構成を示している。図４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。また、演算回路２１を設けない構成としている。
【００５１】
図４に示すように、第１変形例に係るデジタル回路部１０２には、ダウンサンプリング回路２０から出力されるデジタル信号と、分周器１９から出力されるチャネルクロック信号とを受け、第２のデジタル信号Ｄ２に含まれるｎ通りのサンプリング値からいずれか１つのサンプリング値を選択し、選択したサンプリング値をＰＬＬ回路１８に出力するデータ位相比較器２５が設けられている。
【００５２】
ここで、データ位相比較器２５の動作を図５に基づいて説明する。
【００５３】
図５に示すように、第１変形例においては、例えばシステムクロックは、外部に出力する再生信号（データ信号）を扱う際の同期信号であるチャネルクロックの４倍の周波数を持つ。すなわち、Ａ／Ｄ変換時におけるサンプリング比ｎの値を４に設定している。符号ｄ０、ｄ１、ｄ２及びｄ３は、入力されたアナログ信号Ａ１から変換されて得られた各サンプリング値（デジタル信号）を表わしている。因みに、オーバサンプリングを行なわない従来の場合には、アナログ信号Ａ１に対するサンプリング値はｄ０のみとなる。
【００５４】
データ位相比較器２５は、このｄ０〜ｄ３の４通りのサンプリング値からいずれか１つのサンプリング値を選択すれば、データの再生が可能となる。好ましい選択条件としては、例えばサンプリング値ｄ２を基準とし、その４サンプルごとの信号を抽出して処理を行なうようにすれば良い。
【００５５】
（第２変形例）
次に、第２変形例として、データ位相比較器２５に代えて、移動平均値演算器を設ける。第２変形例に係る移動平均値演算器は、第２のデジタル信号Ｄ２に含まれる１チャネルクロック当たり４通りのサンプリング値ｄ０〜ｄ３から隣り合う２つのサンプリング値を選択し、選択した２つのサンプリング値に対して移動平均の演算を行ない、例えば（ｄ０＋ｄ１）／２の演算を行なってその演算結果をＰＬＬ回路１８に出力する。これにより、Ａ／Ｄ変換時の分解能を向上することができる。
【００５６】
（第３変形例）
次に、第３変形例として、データ位相比較器２５に代えて、移動平均値演算器を設ける。第３変形例に係る移動平均値演算器は、第２のデジタル信号Ｄ２に含まれる１チャネルクロック当たり４通りのサンプリング値ｄ０〜ｄ３から少なくとも２つのサンプリング値を選択し、選択した少なくとも２つのサンプリング値に対して移動平均の演算を行ない、例えば（ｄ０＋ｄ１＋ｄ２）／３の演算を行なってその演算結果をＰＬＬ回路１８に出力する。このようにしても、Ａ／Ｄ変換時の分解能を向上することができる。を
（第４変形例）
次に、第４変形例として、データ位相比較器２５に代えて、サンプル値演算器を設ける。第４変形例に係るサンプル値演算器は、第２のデジタル信号Ｄ２に含まれる１チャネルクロック当たり４通りのサンプリング値ｄ０〜ｄ３から少なくとも２つのサンプリング値を選択し、選択した少なくとも２つのサンプリング値に対して加算演算、減算演算又は補間演算を行なって、その演算結果をＰＬＬ回路１８に出力する。
【００５７】
さらにこの場合には、サンプル値演算器とＰＬＬ回路１８との間に、該サンプル値演算器の出力信号から不要な信号成分を除去するフィルタを設けるのが好ましい。
【００５８】
【発明の効果】
本発明に係る情報記憶再生装置によると、Ａ／Ｄ変換器により変換されて得られたデジタル信号に対して波形等化を行なうため、アナログ回路部の回路規模を縮小できると共に、Ａ／Ｄ変換器がオーバサンプリングを行なうため、Ａ／Ｄ変換器の分解能を等価的に向上させることができる。その結果、アナログ回路部の回路規模を小さくしながら、再生されるデジタル信号の電気的特性を良好にすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る情報記憶再生装置における波形等化部を含む要部を示すブロック図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る情報記憶再生装置における振幅情報検出回路の動作を示し、（ａ）は振幅情報検出回路を動作させない場合の信号振幅を表わすグラフであり、（ｂ）は振幅情報検出回路を動作させた場合の信号振幅を表わすグラフである。
【図３】（ａ）及び（ｂ）は本発明の一実施形態に係る情報記憶再生装置におけるオフセット制御回路の動作を示し、（ａ）はオフセット制御回路に入力される前の信号を表わすグラフであり、（ｂ）はオフセット制御回路に入力された後の信号を表わすグラフである。
【図４】本発明の一実施形態の第１変形例に係る情報記憶再生装置における波形等化部のデジタル回路部を示すブロック図である。
【図５】本発明の一実施形態の第１変形例に係る情報記憶再生装置における波形等化部の動作を示すタイミング図である。
【図６】従来の光ディスク装置における波形等化部を含む要部を示すブロック図である。
【符号の説明】
１００    光ピックアップ
１０１    アナログ回路部
１０２    デジタル回路部
１１      可変利得アンプ（ＶＧＡ）
１２      アナログ低域通過フィルタ（ＬＰＦ）
１３      オフセット制御回路
１４      Ａ／Ｄ変換器
１５      デジタル等化器
１６      振幅情報検出回路
１７      オフセット検出回路
１８      ＰＬＬ回路（同期抽出回路）
１９      分周器
２０      ダウンサンプリング回路
２１      演算回路
２２      ２値化回路
２５      データ位相比較器
【図１】
2004326952.tif 000003
【図２】
2004326952.tif 000004
【図３】
2004326952.tif 000005
【図４】
2004326952.tif 000006
【図５】
2004326952.tif 000007
【図６】
2004326952.tif 000008
【手続補正書】
【提出日】平成16年5月20日(2004.5.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
第１の方法は、アナログ信号に対してアナログ等化器により波形等化を行なった後、波形等化されたアナログ信号にＡ／Ｄ変換を施してデジタル信号を得る（特許文献１参照。）。以下、その方法を実現する従来の等化装置について図６を用いて説明する。図６に示すように、光ピックアップ２００から出力されるアナログ信号は、可変利得アンプ（ＶＧＡ）２０１で増幅され、さらにアナログ低域通過フィルタ（ＬＰＦ）２０２に入力される。アナログＬＰＦ２０２に入力されたアナログ信号は、波形等化処理に不要な高域成分が除去され、続いて、アナログ等化器２０３により波形等化される。ここでは、アナログ等化器２０３の等化特性は信号の高域成分を通過させるような特性に設定されているため、信号振幅の低下分を選択的に補うことができる。続いて、波形等化されたアナログ信号は、オフセット制御回路２０４を介してＡ／Ｄ変換器２０５に入力されてデジタル信号に変換され、Ａ／Ｄ変換されたデジタル信号は２値化回路２０６によって２値化されて出力される。