(57)【要約】【課題】従来よりも性能の向上が図られた液晶表示装置と、該液晶表示装置に用いられる電源回路及び半導体集積回路とを提供する。【解決手段】電源回路１は、出力が負帰還されたオペアンプ３と、オペアンプ３の出力部に接続された発振防止用端子７及び出力端子５と、発振防止用端子とオペアンプの出力部との間に介設された抵抗９とを備えている。発振防止用端子を外部のコンデンサと接続することによりオペアンプの発振を防止することができ、且つオペアンプと出力端子との間に抵抗９を挟まないので、大電流を供給することが可能となっている。【選択図】        図１
2004157580.tif 000002
【特許請求の範囲】
【請求項１】
外部電源から供給された外部供給電源電圧が入力され、一定電圧の基準電圧を生成するための基準電圧生成回路から接続され、且つ外部回路に駆動電圧を供給するための電源回路であって、
電源電圧と接地電圧とが供給され、出力が負帰還されたオペアンプと、
上記オペアンプの出力部に接続された出力端子と、
上記オペアンプの出力部と上記出力端子とを接続する第１の配線と、
上記オペアンプの出力部に接続された発振防止用端子と、
上記第１の配線上の節点から分岐し、上記発振防止用端子と上記節点との間を接続する第２の配線と、
上記第２の配線上に介設された発振防止用抵抗と
を備えている電源回路。
【請求項２】
請求項１に記載の電源回路において、
上記外部供給電源電圧または上記基準電圧を昇圧するための昇圧回路をさらに備え、
上記電源電圧は上記昇圧回路からの出力電圧であることを特徴とする電源回路。
【請求項３】
請求項１に記載の電源回路において、
上記外部供給電源電圧または上記基準電圧を昇圧するための昇圧回路と、
上記昇圧回路の出力電圧及び接地電圧が供給され、出力が負帰還された前段のオペアンプと、
上記前段のオペアンプの出力部と上記オペアンプとを接続する第３の配線と、
上記第３の配線から分岐して上記前段のオペアンプの負側入力部に接続される第４の配線と、
上記第４の配線上に介設された第１の抵抗と、
上記第１の抵抗及び上記前段のオペアンプの負側入力部とグランドとの間に介設された第２の抵抗と
をさらに備え、
上記電源電圧は前段のオペアンプの出力電圧であることを特徴とする電源回路。
【請求項４】
請求項３に記載の電源回路において、
Ｍを任意の自然数とすると、上記第１の抵抗は、
互いに直列に接続されたＭ個の分割抵抗と、
上記各分割抵抗間または上記分割抵抗と上記第２の抵抗との間を接続する配線と上記前段のオペアンプの負側入力部とをそれぞれ接続するためのＭ本の接続配線と、
上記各接続配線上に設けられた第１のスイッチング手段と
を有する可変抵抗であり、
上記電源回路は、上記分割抵抗のうち、上記前段のオペアンプの出力部に最も近い分割抵抗と２番目に近い分割抵抗との間の配線を、所定の期間グランドに接続するための第２のスイッチング手段をさらに備えていることを特徴とする電源回路。
【請求項５】
請求項１〜４のうちいずれか１つに記載の電源回路において、
上記オペアンプは、
正側入力部及び負側入力部を有する差動増幅部と、
出力部と、
上記出力部とグランドとの間に設けられ、ゲート電極が上記差動増幅部に接続された第１導電型の第１のトランジスタと、
共に第２導電型のトランジスタであり、互いにカレントミラーを構成する第１のカレントミラー用トランジスタと、上記差動増幅部に接続された第２のカレントミラー用トランジスタと、上記第１のトランジスタ及び上記出力部に接続された第３のカレントミラー用トランジスタと、
一端に上記電源電圧が供給され、他端に上記出力部が接続された第２導電型の第２のトランジスタと、
上記第２のトランジスタのゲート電極と上記第１のカレントミラー用トランジスタとの間に介設され、ゲート電極に復帰時制御信号を受けて上記第２のトランジスタを所定の期間カレントミラー用トランジスタとして動作させる第１の制御用トランジスタと、
上記第１の制御用トランジスタと同導電型のトランジスタであって、一端に電源電圧が供給され、上記復帰時制御信号の反転信号に応じて上記第２のトランジスタの動作状態を制御する第２の制御用トランジスタと
を有していることを特徴とする電源回路。
【請求項６】
外部電源から供給された外部供給電源電圧が入力され、一定電圧の基準電圧を生成するための回路に接続され、且つ外部回路に駆動電圧を供給するための電源回路であって、
上記外部供給電圧または上記基準電圧を昇圧するための昇圧回路と、
上記昇圧回路の出力電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、
上記第１のオペアンプの出力部に接続された第１の配線と、
上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、
上記第１のオペアンプの負側入力部とグランドとの間に介設された抵抗と、
Ｍを任意の自然数とすると、上記第２の配線上に介設され、且つグランドに対して上記抵抗と直列に接続されたＭ個の分割抵抗と、上記各分割抵抗間または上記分割抵抗と上記抵抗との間を接続する配線と上記第１のオペアンプの負側入力部とをそれぞれ接続するためのＭ本の接続配線と、上記各接続配線上に設けられた第１のスイッチング手段とを有する可変抵抗と、
上記分割抵抗のうち、上記第１のオペアンプの出力部に最も近い分割抵抗と２番目に近い分割抵抗との間の配線を、所定の期間グランドに接続するための第２のスイッチング手段と、
上記外部回路に駆動電圧を出力するための出力端子と
を備えている電源回路。
【請求項７】
請求項６に記載の電源回路において、
上記第１のスイッチング手段が互いに同じ導電型のＭ個のＭＩＳトランジスタであって、駆動時には上記Ｍ本の接続配線のうちから選ばれた１本の接続配線上の上記第１のスイッチング手段のみがオン状態となっていることを特徴とする電源回路。
【請求項８】
請求項６に記載の電源回路において、
上記第１のスイッチング手段がＣＭＯＳトランスファーゲートであって、駆動時には上記Ｍ本の接続配線のうちから選ばれた１本の接続配線上の上記第１のスイッチング手段のみがオン状態となっていることを特徴とする電源回路。
【請求項９】
請求項７または８に記載の電源回路において、
上記第１のスイッチング手段に含まれるＭＩＳトランジスタは、低耐圧トランジスタであることを特徴とする電源回路。
【請求項１０】
請求項６〜９のうちいずれか１つに記載の電源回路において、
上記第２のスイッチング手段はＭＩＳトランジスタであることを特徴とする電源回路。
【請求項１１】
請求項６〜９のうちいずれか１つに記載の電源回路において、
上記第２のスイッチング手段はダイオードであることを特徴とする電源回路。
【請求項１２】
請求項６〜１１のうちいずれか１つに記載の電源回路において、
上記第１のオペアンプの出力電圧及び接地電圧が供給されるとともに出力が負帰還され、且つ出力部が上記出力端子に接続された第２のオペアンプをさらに備えていることを特徴とする電源回路。
【請求項１３】
請求項６〜１２のうちいずれか１つに記載の電源回路において、
上記第１のオペアンプは、
正側入力部及び負側入力部を有する差動増幅部と、
出力部と、
上記出力部とグランドとの間に設けられ、ゲート電極が上記差動増幅部に接続された第１導電型の第１のトランジスタと、
共に第２導電型のトランジスタであり、互いにカレントミラーを構成する第１のカレントミラー用トランジスタと、上記差動増幅部に接続された第２のカレントミラー用トランジスタと、上記第１のトランジスタ及び上記出力部に接続された第３のカレントミラー用トランジスタと、
一端に上記昇圧回路の出力電圧が供給され、他端に上記出力部が接続された第２導電型の第２のトランジスタと、
上記第２のトランジスタのゲート電極と上記第１のカレントミラー用トランジスタとの間に介設され、ゲート電極に復帰時制御信号を受けて上記第２のトランジスタの動作状態を制御する第１の制御用トランジスタと、
上記第１の制御用トランジスタと同導電型のトランジスタであって、一端に電源電圧が供給され、上記復帰時制御信号の反転信号に応じて上記第２のトランジスタの動作状態を制御する第２の制御用トランジスタと
を有していることを特徴とする電源回路。
【請求項１４】
電源電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、
上記第１のオペアンプの出力部に接続された第１の配線と、
上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、
上記第２の配線上に介設された第１の抵抗と、
上記第１の抵抗及び上記第１のオペアンプの負側入力部とグランドとの間に介設された第２の抵抗と、
外部回路に駆動電圧を出力するための出力端子と
を備え、
上記第１のオペアンプは、
正側入力部及び負側入力部を有する差動増幅部と、
出力部と、
上記出力部とグランドとの間に設けられ、ゲート電極が上記差動増幅部に接続された第１導電型の第１のトランジスタと、
共に第２導電型のトランジスタであり、互いにカレントミラーを構成する第１のカレントミラー用トランジスタと、上記差動増幅部に接続された第２のカレントミラー用トランジスタと、上記第１のトランジスタ及び上記出力部に接続された第３のカレントミラー用トランジスタと、
一端に上記電源電圧が供給され、他端に上記出力部が接続された第２導電型の第２のトランジスタと、
上記第２のトランジスタのゲート電極と上記第１のカレントミラー用トランジスタとの間に介設され、ゲート電極に復帰時制御信号を受けて上記第２のトランジスタを所定の期間カレントミラー用トランジスタとして動作させる第１の制御用トランジスタと、
上記第１の制御用トランジスタと同導電型のトランジスタであって、一端に電源電圧が供給され、上記復帰時制御信号の反転信号に応じて上記第２のトランジスタの動作状態を制御する第２の制御用トランジスタと
を有していることを特徴とする電源回路。
【請求項１５】
請求項１４に記載の電源回路において、
上記第２のトランジスタと上記第３のカレントミラー用トランジスタの駆動電流能力の和は、上記第１のトランジスタの電流駆動能力以上であることを特徴とする電源回路。
【請求項１６】
請求項１４または１５に記載の電源回路において、
上記第１のオペアンプの出力電圧及び接地電圧が供給されるとともに出力が負帰還され、且つ出力部が上記出力端子に接続された第２のオペアンプをさらに備えていることを特徴とする電源回路。
【請求項１７】
電源電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、
上記第１のオペアンプの出力部に接続された第１の配線と、
上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、
上記第２の配線上に介設された第１の抵抗と、
上記第１の抵抗及び上記第１のオペアンプの負側入力部とグランドとの間に介設された第２の抵抗と、
上記第１のオペアンプの出力電圧及び接地電圧が供給されるとともに出力が負帰還された第２のオペアンプと、
上記第２のオペアンプの出力部に接続され、外部回路に駆動電圧を出力するための出力端子と
を備えている電源回路。
【請求項１８】
電源電圧及び接地電圧が供給され、出力が負帰還されたオペアンプと、
上記オペアンプの出力部に接続され、外部回路に駆動電圧を供給するための出力端子と、
上記オペアンプの負側入力部に接続された帰還用端子と
を備えている電源回路。
【請求項１９】
互いに異なる電圧を外部回路に供給するための複数の電源回路と、
クロック信号と上記複数の電源回路の起動用制御信号とを受けて、上記複数の電源回路を所定の順序で起動させるための起動信号を所定のタイミングで出力する起動制御回路と
を備えている半導体集積回路装置。
【請求項２０】
請求項１９に記載の半導体集積回路装置において、
上記起動制御回路は、
上記所定のタイミングをカウントするためのカウンタと、
上記複数の電源回路のうち、起動するべき電源回路を選択するためのデコーダと
を有していることを特徴とする半導体集積回路装置。
【請求項２１】
請求項２０に記載の半導体集積回路装置において、
上記起動制御回路には、カウンタ用データ信号がさらに入力され、
上記カウンタは、上記カウンタ用データ信号をカウントすることを特徴とする半導体集積回路装置。
【請求項２２】
請求項１９〜２１のうちいずれか１つに記載の半導体集積回路装置において、
上記複数の電源回路を所定の順序及びタイミングで起動させるための制御の一部をソフトウェアによって行うことを特徴とする半導体集積回路装置。
【請求項２３】
外部回路に駆動電圧を供給するための電源回路と、
セット信号と、第１の電源電圧と、上記第１の電源電圧よりも絶対値の大きい第２の電源電圧と、接地電圧とが供給され、上記セット信号が第１の電圧レベルから第２の電圧レベルに切り替わるのに応じて上記外部回路に蓄積された電荷をディスチャージさせる緊急ディスチャージ信号を上記電源回路に出力する緊急ディスチャージ回路と
を備えている半導体集積回路装置。
【請求項２４】
請求項２３に記載の半導体集積回路装置において、
上記緊急ディスチャージ回路は、
通常動作時の上記セット信号に応じて緊急ディスチャージモードまたは緊急ディスチャージオフモードとなり、
上記緊急ディスチャージモードでは上記セット信号が第１の電圧レベルから第２の電圧レベルに切り替わるのに応じて上記緊急ディスチャージ信号を出力し、上記緊急ディスチャージオフモードでは上記セット信号によらず上記緊急ディスチャージ信号を出力しないことを特徴とする半導体集積回路装置。
【請求項２５】
表示部と、
上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、
上記周辺回路に駆動電圧を供給するための電源回路と、
一方の電極が上記電源回路に接続され、他方の電極がグランドに接続された発振防止用コンデンサと
を備え、
上記電源回路は、
電源電圧と接地電圧とが供給され、出力が負帰還されたオペアンプと、
上記オペアンプの出力部に接続された出力端子と、
上記オペアンプの出力部と上記出力端子とを接続する第１の配線と、
上記オペアンプの出力部及び上記発振防止用コンデンサに接続された発振防止用端子と、
上記第１の配線上の節点から分岐し、上記発振防止用端子と上記節点との間を接続する第２の配線と、
上記第２の配線上に介設され、上記発振防止用コンデンサと共に上記オペアンプの発振防止用回路を構成する発振防止用抵抗と
を有している液晶表示装置。
【請求項２６】
表示部と、
上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、
外部電源から供給された外部供給電源電圧を受けて上記周辺回路に駆動電圧を供給するための電源回路と、
上記外部供給電源電圧が入力され、一定電圧の基準電圧を生成するための基準電圧生成回路と
を備え、
上記電源回路は、
上記外部供給電源電圧または上記基準電圧を昇圧するための昇圧回路と、
上記昇圧回路の出力電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、
上記第１のオペアンプの出力部に接続された第１の配線と、
上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、
上記第１のオペアンプの負側入力部とグランドとの間に介設された抵抗と、
Ｍを任意の自然数とすると、上記第２の配線上に介設され、且つグランドに対して上記抵抗と直列に接続されたＭ個の分割抵抗と、上記各分割抵抗間または上記分割抵抗と上記抵抗との間を接続する配線と上記第１のオペアンプの負側入力部とをそれぞれ接続するためのＭ本の接続配線と、上記各接続配線上に設けられた第１のスイッチング手段とを有する可変抵抗と、
上記分割抵抗のうち、上記第１のオペアンプの出力部に最も近い分割抵抗と２番目に近い分割抵抗との間の配線を、所定の期間グランドに接続するための第２のスイッチング手段と、
上記周辺回路に駆動電圧を出力するための出力端子と
を有している液晶表示装置。
【請求項２７】
表示部と、
上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、
オペアンプを有し、上記周辺回路に駆動電圧を供給するための電源回路と
を備え、
上記オペアンプは、
正側入力部及び負側入力部を有する差動増幅部と、
出力部と、
上記出力部とグランドとの間に設けられ、ゲート電極が上記差動増幅部に接続された第１導電型の第１のトランジスタと、
共に第２導電型のトランジスタであり、互いにカレントミラーを構成する第１のカレントミラー用トランジスタと、上記差動増幅部に接続された第２のカレントミラー用トランジスタと、上記第１のトランジスタ及び上記出力部に接続された第３のカレントミラー用トランジスタと、
一端に電源電圧が供給され、他端に上記出力部が接続された第２導電型の第２のトランジスタと、
上記第２のトランジスタのゲート電極と上記第１のカレントミラー用トランジスタとの間に介設され、ゲート電極に復帰時制御信号を受けて上記第２のトランジスタを所定の期間カレントミラー用トランジスタとして動作させる第１の制御用トランジスタと、
上記第１の制御用トランジスタと同導電型のトランジスタであって、上記復帰時制御信号の反転信号に応じて上記第２のトランジスタのゲート電極に上記昇圧回路の出力電圧を印加する第２の制御用トランジスタと
を有している液晶表示装置。
【請求項２８】
表示部と、
上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、
上記周辺回路に駆動電圧を供給するための電源回路と、
上記電源回路の外部に設けられ、上記電源回路に接続された発振防止用コンデンサと
を備え、
上記電源回路は、
電源電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、
上記第１のオペアンプの出力部に接続された第１の配線と、
上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、
上記第２の配線上に介設された第１の抵抗と、
上記第１の抵抗及び上記第１のオペアンプの負側入力部とグランドとの間に介設された第２の抵抗と、
上記第１のオペアンプの出力電圧及び接地電圧が供給されるとともに出力が負帰還された第２のオペアンプと、
上記第２のオペアンプの出力部に接続され、上記周辺回路に駆動電圧を出力するための出力端子と
を有している液晶表示装置。
【請求項２９】
表示部と、
上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、
上記周辺回路に互いに異なる駆動電圧を供給するための複数の電源回路と、
クロック信号と上記複数の電源回路の起動用制御信号とを受けて、上記複数の電源回路を所定の順序で起動させるための起動信号を所定のタイミングで出力する起動制御回路と
を備えている液晶表示装置。
【請求項３０】
表示部と、
上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、
上記周辺回路に駆動電圧を供給するための電源回路と、
セット信号と、第１の電源電圧と、上記第１の電源電圧よりも絶対値の大きい第２の電源電圧と、接地電圧とが供給され、上記セット信号が第１の電圧レベルから第２の電圧レベルに切り替わるのに応じて上記表示部に蓄積された電荷をディスチャージさせる緊急ディスチャージ信号を上記電源回路に出力する緊急ディスチャージ回路と
を備えている液晶表示装置。
【請求項３１】
基板を有する表示部と、
上記表示部の周囲に配置され、上記表示部に接続された周辺回路を集積してなる第１の半導体集積回路装置と、
上記周辺回路に駆動電圧を供給するための電源回路を集積してなる第２の半導体集積回路装置と、
上記基板上に設けられ、上記電源回路から出力される上記駆動電圧を上記周辺回路に供給するための電源供給配線と、
上記基板上に設けられ、上記電源供給配線から分岐した帰還用配線と
を備え、
上記第１の半導体集積回路装置及び上記第２の半導体集積回路装置とは共に上記基板上に実装され、
上記電源回路は、
電源電圧及び接地電圧が供給され、出力が負帰還されたオペアンプと、
上記オペアンプの出力部に接続され、且つ上記電源供給配線に接続された出力端子と、
上記オペアンプの負側入力部に接続され、且つ上記帰還用配線に接続された帰還用端子と
を有する液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源回路及び該電源回路を集積した半導体集積回路これを用いた液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、ＴＶやパーソナルコンピュータ用ディスプレイ、携帯機器用のパネルなどに幅広く用いられている。
【０００３】
図１４は、一般的な液晶表示装置の回路構成を示すブロック回路図である。ここでは、アクティブマトリックス駆動の液晶表示装置を示す。
【０００４】
図１４に示すように、一般的な液晶表示装置は、マトリックス状に配置された画素（図示せず）を有する表示部１００と、画素を制御するためのゲート（走査線）駆動回路１０２及びソース（信号線）駆動回路１０４と、表示部に接続されたコモン交流回路１０８と、ソース駆動回路１０４に制御信号を供給するための素子制御回路１０６と、ゲート駆動回路１０２，ソース駆動回路１０４及びコモン交流回路１０８に電源電圧を供給するための電源回路１０１とを備えている。アクティブマトリックス方式では、画素に含まれるＴＦＴ（Ｔｈｉｎ−Ｆｉｌｍ−Ｔｒａｎｓｉｓｔｏｒ）の動作を制御することで、パッシブマトリックス方式に比べ表示の高精細化を可能にしている。
【０００５】
また、図１４に示す電源回路１０１、ゲート駆動回路１０２、ソース駆動回路１０４などは通常それぞれ別個のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  ＩＣ）として供給され、基板上に実装されている。
【０００６】
次に、電源回路１０１について説明する。
【０００７】
携帯電話やＰＤＡ（携帯情報端末）などの携帯機器用の液晶表示装置の場合、電源回路１０１では、低電力化を図るため、チャージポンプ回路などの昇圧回路とオペアンプとを用いて各回路の駆動電圧を供給している。
【０００８】
図１５及び図１６は、共に従来の電源回路１０１の一部を示す回路図である。図１５または図１６に示すように、従来の電源回路１０１は、リップルを低減すると共に入力電圧を増幅するためのオペアンプ１０３と、外部供給電源電圧から作られた基準電圧を昇圧して昇圧電圧ＶＧＧＣＰをオペアンプ１０３に供給するための昇圧回路１２７と、外部回路に駆動電圧を供給するための出力端子１０５とを備えている。ここで、基準電圧は例えば２．０Ｖ程度である。
【０００９】
従来の電源回路１０１は、外部供給電源電圧を受けて動作するが、外部供給電源電圧を受けている場合であっても、起動用制御信号などによって動作をオンまたはオフに制御できるようになっている。本明細書中では、電源回路について、外部供給電源電圧の供給が停止する時点を「外部電源の切断時」、外部供給電源電圧の供給中にパワーオフまたはパワーオン制御される時点をそれぞれ「パワーオフ時」、「パワーオン時」と表現する。
【００１０】
また、オペアンプ１０３の出力は、オペアンプ１０３と出力端子１０５との間の節点１０７を介して負帰還されている。そして、昇圧回路１２７及びオペアンプ１０３には、接地された外付けのコンデンサ１３３が接続されている。
【００１１】
なお、図１６に示すように、オペアンプ１０３の負帰還用の配線上に抵抗１３２が設けられ、オペアンプ１０３の（−）側入力部が抵抗１３０を介して接地電圧Ｖｓｓを供給するグランド（接地）に接続されている場合もある。
【００１２】
また、図１５に示すように、出力端子１０５には、電源電圧を供給する配線とは別に、外付けの抵抗１０９ａ及び外付けのコンデンサ１１１が設けられている。この抵抗１０９ａとコンデンサ１１１とは、グランドと出力端子１０５との間に直列に設けられており、出力の発振防止回路として機能する。
【００１３】
従来の電源回路１０１では、昇圧回路１２７及びオペアンプ１０３により必要に応じた電圧を外部回路に供給することで、一律に高い電圧を供給する場合に比べて省電力化が図られている。また、オペアンプ１０３の発振の抑制も図られている。
【００１４】
なお、従来の電源回路１０１ではＬＳＩの外部に設けられた抵抗１０９ａとコンデンサ１１１とが必要であったが、抵抗１０９ａを電源回路１０１の内部に設けることで、部品点数の削減を図ることもできる。
【００１５】
具体的には、図１５に示す電源回路１０１ｂのように、抵抗１０９ａに代えてオペアンプ１０３の出力部と出力端子１０５との間に抵抗１０９ｂを設けてもよい。この際の抵抗１０９ｂの抵抗値は一般に数Ω〜数ｋΩ程度である。
【００１６】
また、図１６に示すように、外部供給電源電圧から作られる基準電圧や、昇圧回路１２７から出力される昇圧電圧ＶＧＧＣＰには、リップル（脈動）と呼ばれる電圧振幅が含まれているが、従来の電源回路１０１においては、オペアンプ１０３が設けられていることにより、出力電圧中のリップルが低減されている。
【００１７】
なお、図１５及び図１６に示す電源回路１０１の出力電圧は３〜６Ｖの範囲であることが多いが、図１６と同様の回路構成で６〜１０Ｖ程度の高電圧を出力することも可能である。
【００１８】
図１７は、高電圧を出力する場合の従来の電源回路の構成を示す図である。
【００１９】
同図に示す電源回路は、図１６に示す電源回路１０１において、抵抗１３２を可変抵抗とし、抵抗１３０を抵抗Ｒ０とした回路と等価である。ただし、入力電圧ＶＲＦＰは例えば２Ｖであるのに対し、出力電圧ＶＧＧＰＲＥは、８Ｖとなっている。また、オペアンプ１０３に供給される昇圧電圧ＶＧＧＣＰの最大値は２０Ｖとなっている。
【００２０】
図１７に示す従来の電源回路例おいて、節点１０７と抵抗Ｒ０との間に設けられた抵抗１３２は２Ｍ個（Ｍは自然数）の抵抗（抵抗Ｒ１，抵抗Ｒ２・・・抵抗Ｒ２Ｍ）に分割されている。また、オペアンプ１０３の出力部と（−）側の入力部との間には、例えば２Ｍ行×Ｍ列のマトリックス状に配置された（２Ｍ×Ｍ）個のｎチャネル型の高耐圧トランジスタＴｒｈが設けられている。なお、本明細書中で「高耐圧トランジスタ」とは、ソース−ドレイン間耐圧が４０Ｖ以下である電界効果トランジスタを指し、「低耐圧トランジスタ」とは、ソース−ドレイン間耐圧が６Ｖ以下である電界効果トランジスタを指す。
【００２１】
ここで、オペアンプの（−）側入力部と高耐圧トランジスタＴｒｈとを接続する配線を配線１１０とし、節点１０７と抵抗Ｒ０とを結ぶ配線を配線１１２とすると、配線１１０と配線１１２との間には２Ｍ本の行方向配線が設けられ、各行方向配線上にはＭ個ずつの高耐圧トランジスタＴｒｈが介設されていることになる。なお、配線１１２から各行方向配線への分岐点は、分割された抵抗のうち、抵抗Ｒ０側から数えて（ｎ−１）番目の抵抗とｎ番目の抵抗（ｎ＝１，２，・・・，２Ｍ−１，２Ｍ）との間に設けられた節点となっている。
【００２２】
また、高耐圧トランジスタＴｒｈはゲート制御信号Ｇ０，Ｇ１・・・ＧＭ−１によって列ごとに制御されている。
【００２３】
このような構成により、所望の行の高耐圧トランジスタＴｒｈのみをオンにすることで、抵抗１３２の抵抗値を変化させることができ、出力電圧の高精度化を図ることができる。ここで、抵抗Ｒ０側から数えてｎ番目の抵抗Ｒｎの抵抗値をｒｎとすると、抵抗Ｒ２Ｍと抵抗Ｒ（２Ｍ−１）との間の節点に加わる電圧をＶ２Ｍは、下式（１）で表される。
【００２４】
Ｖ２Ｍ＝ＶＧＧＰＲＥ・｛Σ（ｎ＝０〜２Ｍ−１）ｒｎ｝／｛Σ（ｎ＝０〜２Ｍ）ｒｎ｝                                                          （１）
なお、この電源回路の起動時及びパワーオフ時または外部電源の切断時には、オペアンプ１０３の（−）側入力や、オペアンプ１０３の出力は、それぞれハイインピーダンスになっている。特に、オペアンプ１０３の出力部と出力端子とを結ぶ配線が電源切断時に任意の電圧をとるので、この部分に電圧を印加することで出力端子に接続される外部回路などの検査が容易に行えるようになっている。
【００２５】
また、駆動時の定常状態では、オペアンプの（＋）側入力部と（−）側入力部に入力される電圧は、互いに等しくなる。従って、駆動期間中には高耐圧トランジスタＴｒｈのソース−ドレイン間に大きい電圧差はかからない。
【００２６】
しかし、外部電源の切断時または電源回路のパワーオフ時には、オン状態の高耐圧トランジスタＴｒｈのソース−ドレイン間に接地電圧Ｖｓｓ（０Ｖ）〜Ｖｎの電圧がかかる。ＶＧＧＰＲＥはＶｓｓからＶＧＧＣＰまでの電圧をとりうるので、通常の低耐圧トランジスタを用いると破壊するおそれがある。そのため、ここでは高耐圧トランジスタＴｒｈが設けられている。なお、図１７では正電圧を出力する電源回路を示したが、高耐圧トランジスタＴｒｈをｐチャネル型にすることで負電圧を出力する電源回路とすることもできる。
【００２７】
次に、オペアンプ１０３自体の回路構成について説明する。
【００２８】
図１８は、従来の電源回路において、オペアンプ１０３の回路構成の一例を示す回路図である。同図に示すオペアンプは、最も簡単な構成を有し、いわゆる「Ａ級オペアンプ」と呼ばれるものである。
【００２９】
図１８に示すオペアンプは、反転入力部ｉｎｎ（−側入力部）と非反転入力部ｉｎｐ（＋側入力部）とを有する差動増幅部１２０と、互いにカレントミラーを構成する複数のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、ｎチャネル型ＭＩＳトランジスタのトランジスタＭ１０８とを有している。
【００３０】
つまり、共にソース側に電源電圧ＶＣＣを供給されたトランジスタＭ１０１，Ｍ１０２及びＭ１０７は共にｐチャネル型ＭＩＳトランジスタであり、互いにカレントミラーを構成している。従って、駆動時のトランジスタＭ１０１，Ｍ１０２及びＭ１０７にはトランジスタのサイズに比例した電流Ｉ１０１，Ｉ１０２，Ｉ１０７がそれぞれ流れている。そして、バイアス電流の入力部ｉｒｅｆはトランジスタＭ１０１のドレイン及びトランジスタＭ１０７のゲート電極に接続されている。
【００３１】
また、トランジスタＭ１０２のドレインは差動増幅部１２０に接続され、トランジスタＭ１０８のゲート電極は差動増幅部１２０に接続されている。そして、トランジスタＭ１０７のドレインとトランジスタＭ１０８のドレインとは共に出力部ＯＵＴに接続されており、トランジスタＭ１０８のソースは接地されている。
【００３２】
差動増幅部１２０は、共にｐチャネル型ＭＩＳトランジスタであるトランジスタＭ１０３、Ｍ１０４と、トランジスタＭ１０３とグランドとの間に介設されたｎチャネル型のトランジスタＭ１０５と、トランジスタＭ１０４とグランドとの間に介設されたｎチャネル型のトランジスタＭ１０６とから構成されている。
【００３３】
以上のような回路構成により、従来の電源回路に用いられるオペアンプ（以下、「従来のオペアンプ」と称する）は、入力端子に入力された電圧を増幅している。従来のオペアンプでは、駆動時にカレントミラーを流れる電流の合計（Ｉ１０１＋Ｉ１０２＋Ｉ１０７）が消費電流となる。ここで、オペアンプを起動する際の出力の立ち上げまたは立ち下げを高速化したい場合は、トランジスタＭ１０８の電流駆動能力を大きくしておく。この場合でも、オペアンプから出力される電流は、入力電圧の変化によらずトランジスタＭ１０７を流れる電流Ｉ１０７に制限される。
【００３４】
なお、従来のオペアンプにおいて、各トランジスタの導電型を逆の導電型とすることで、立ち上げ時の波形と立ち下げ時の波形が逆になる。
【００３５】
図１９は、従来の電源回路において、オペアンプの回路構成のさらに別の例を示す回路図である。
【００３６】
同図に示すように、オペアンプの構成をより複雑にする場合もある。ここに示すオペアンプは、「ＡＢ級オペアンプ」と呼ばれる。この例では、カレントミラーを構成するｐチャネル型のトランジスタＭＰ１０１，ＭＰ１０２，ＭＰ１０５，ＭＰ１０６，ＭＰ１１１に電流ＩＰ１０１，ＩＰ１０２，ＩＰ１０５，ＩＰ１０６及びＩＰ１１１がそれぞれ流れる。従って、この回路構成では、消費電流は（ＩＰ１０１＋ＩＰ１０２＋ＩＰ１０５＋ＩＰ１０６＋ＩＰ１１１）となる。なお、これはオペアンプを構成する回路の一例であって、他の回路で構成される場合もある。
【００３７】
次に、１つのＬＳＩに複数の電源電圧を出力する電源回路が設けられている場合の制御について簡単に説明する。
【００３８】
図２０は、複数種類の電源回路を有する従来の電源回路ＬＳＩにおける信号の流れを示す図であり、図２１は、従来の電源回路ＬＳＩにおける起動時の制御信号及び出力電圧を示すタイミングチャート図である。
【００３９】
液晶表示装置などの機器では、駆動電圧が互いに異なる回路が混在しており、１つの電源回路ＬＳＩ上には複数の電源回路が設けられていることが多い。これら複数の電源回路を有する電源回路ＬＳＩでは、電源投入時（パワーオン時）に、起動する順番を最適化しておく必要がある。
【００４０】
例えば、出力電圧が１５Ｖの電源回路と出力電圧が５Ｖの電源回路とが存在するとき、電源投入時に１５Ｖの電源回路が先に起動してしまうと、チップ内部の５Ｖ系と１５Ｖ系のインターフェースのレベルシフタ等で貫通電流が流れる場合が多い。また、立ち上げる電源回路の順番が不適切な場合、画面表示が乱れたり、液晶パネル上の素子などの外部素子が破壊される可能性もある。さらに、昇圧回路の出力が不安定なうちにオペアンプを立ち上げると、オペアンプが発振を起こすおそれもある。
【００４１】
図２０には、同一チップ内に設けられた電源回路Ａ〜Ｄが示されている。電源回路Ａ〜Ｄのそれぞれは、外部からの電源制御信号Ｐ１〜Ｐ４のそれぞれが入力され、この電源制御信号Ｐ１〜Ｐ４に従って出力電圧ＶＡ，ＶＢ，ＶＣ，ＶＤをそれぞれ出力する。
【００４２】
また、図２１に示すように、電源制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４のそれぞれは所定の時間差をおいてハイからローに切り替わり、これを受けて電源回路Ａ，Ｂ，Ｃ，Ｄは順に起動し、それぞれ出力電圧ＶＡ，ＶＢ，ＶＣ，ＶＤをそれぞれ出力する。このように、複数の電源回路を適切な順番及びタイミングで起動させることにより、従来の電源回路ＬＳＩでは、電源回路の立ち上げ時にチップの内部回路及び外部回路の保護、オペアンプの発振の防止などが図られている。
【００４３】
なお、従来の電源回路ＬＳＩでは、このような電源シーケンス制御は、外部のメモリに保存されたソフトウェアによって行われている。
【００４４】
次に、従来の電源回路の終了時の制御について簡単に説明する。
【００４５】
多種類の電源回路を有する液晶表示装置において、電源回路の終了時には、パネル側に残存する電荷を速やかに放出させる必要がある。ここで、蓄積した電荷の放出、すなわちディスチャージを行わなければ、画面に残像が残ったり、周辺回路の誤作動が起こったりする。そのため、従来の電源回路ＬＳＩには、電源回路の終了時にパネル側の電荷を抜き、速やかに電源回路の出力を停止させるためのディスチャージ回路が備えられている。
【００４６】
図２２（ａ），（ｂ）は、それぞれ、通常終了時（パワーオフ時）の従来の電源回路において、入力電圧及び出力電圧の変化を示す図、及び電源回路ＬＳＩ及び機器の構成を概略的に示すブロック図である。また、図２２（ｃ），（ｄ）は、それぞれ、緊急終了時の従来の電源回路において、入力電圧及び出力電圧の変化を示す図、及び電源回路ＬＳＩ及び機器の構成を概略的に示すブロック図である。
【００４７】
ここで、発生電圧Ａ，Ｂは外部機器に供給される出力電圧の一例であり、入力電圧とは、外部電源から電源回路に入力される外部供給電源電圧を意味する（図２２（ｂ）参照）。また、緊急終了時とは、電池はずれなど、外部からの電圧供給が予期せず途絶える時を意味する。
【００４８】
従来の電源回路ＬＳＩにおいては、電源を通常の手順で終了させる場合に、ディスチャージ回路が各電源回路にディスチャージ信号を供給する。ディスチャージ信号を受けた電源回路は、速やかに動作を終了する。これにより、入力電圧の低下と共に発生電圧Ａ，Ｂも低下し、速やかに０Ｖとなる。このように、従来の電源回路ＬＳＩでは、ディスチャージ回路により、正常に電源回路を終了させることができる。
【００４９】
次に、液晶表示装置における電源回路の実装方法について簡単に説明する。
【００５０】
図２３（ａ）は、液晶表示装置における電源回路ＬＳＩ及び表示データ出力ＬＳＩ（図１４に示すソース駆動回路及びゲート駆動回路のＬＳＩ）の実装方法を説明するための図であり、図２３（ｂ）は、（ａ）に示す領域Ａを拡大した図である。
【００５１】
図２３（ａ）の左図に示すように、従来主流であったＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）実装などのパッケージ実装では、パッケージ化された電源回路ＬＳＩ１４５ａ及び表示データ出力ＬＳＩがフレキシブルプリント基板１４３上に配置される。そして、フレキシブルプリント基板１４３がガラス基板１４１ａと接続される。
【００５２】
一方、近年では、液晶表示装置の製造コストの低減、及び表示部の大画面化を図るためにＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）実装の採用が増加しつつある。
【００５３】
図２３（ａ）の右図に示すように、ＣＯＧ実装では、表示部のガラス基板上に直接電源回路ＬＳＩ１４７ｂや表示データ出力ＬＳＩなどの周辺回路のチップを実装する。そして、電源回路ＬＳＩと表示データ出力ＬＳＩとを接続する配線１４９ｂの材料には、透明なＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）が用いられる。
【００５４】
このＣＯＧ実装においても、電源回路ＬＳＩと表示データ出力ＬＳＩとの間の接続回路は、従来のパッケージ実装の場合と同様である。
【００５５】
図２３（ｂ）に示すように、従来の液晶表示装置においては、電源回路１０１の出力端子１０５は、負帰還されたオペアンプ１０３の出力部に接続されている。そして、出力端子１０５と表示データ出力ＬＳＩとを接続する配線１４９ｂ上の節点１６０は、グランドに接続されたコンデンサ１１１に接続されている。このコンデンサ１１１は、オペアンプ１０３の発振を抑えるために設けられている。なお、配線抵抗１２２は、配線１４９ｂの抵抗成分を意味している。
【００５６】
【特許文献１】
特開２００１−６０８４７号公報
【特許文献２】
特開２００２−２３８６６号公報
【特許文献３】
特開平７−２３５８４４号公報
【特許文献４】
特開昭６１−４６０６６号公報
【特許文献５】
特開２００１−２３７３７４号公報
【特許文献６】
特開平８−２６４７９２号公報
【００５７】
【発明が解決しようとする課題】
液晶表示装置においては、消費電力の低減や、周辺回路の小面積化が要求されている。特に、携帯機器に搭載される液晶表示装置ではこれらの要望が強い。
【００５８】
図１５に示すように、従来の電源回路１０１において外部の抵抗１０９ａを電源回路に内蔵して外付け部品の点数を減らせば、液晶パネルへの実装面積が低減される。しかしながら、オペアンプ１０３の出力電圧が内蔵抵抗１０９ｂによって降下するため、出力電圧のレベルが低下してしまうという不具合を生じる。ここで、電源回路１０１から出力される電流は最大で数十ｍＡとなり、出力電圧は３〜６Ｖ程度である。従来の電源回路１０１では、出力の電流量が大きくなる程内蔵抵抗１０９ｂによる電圧降下も大きくなる。
【００５９】
また、液晶表示装置の大画面化及び高解像度化に伴って電源回路の出力の大出力化と高精度化が要求されている。出力を高精度にするためには、出力中のリップルを低減したり、オペアンプ１０３の発振を抑えることが考えられる。
【００６０】
図１６に示すように、従来の電源回路１０１においては、入力された電源電圧を昇圧回路１２７で昇圧した場合、出力電圧にはリップル成分が多く含まれる。このリップルはオペアンプ１０３を通すことで減衰するが、リップル規定の厳しい製品で求められるレベルにまで減衰させることは、従来の回路では困難であった。
【００６１】
また、図１７に示すように、６〜１０Ｖ程度の高い電圧を出力する電源回路の場合、オペアンプ１０３の出力部と（−）側入力部との間の抵抗値を多段階に変化させることによって出力精度の向上を図っているが、面積の大きい高耐圧トランジスタＴｒｈが多数必要になるため、低電圧出力用の電源回路に比べて回路面積が増大してしまう。このため、回路面積の増大を抑えた高電圧用の電源回路が望まれていた。
【００６２】
また、液晶表示装置が大画面化に伴い、消費電力の低減の他に電源回路の高速動作も必要になってくる。
【００６３】
図１８に示す一般的なオペアンプ１０３において、出力電流はトランジスタＭ１０７に流れる電流で決まるため、消費電流を低減する目的でトランジスタＭ１０７の電流駆動能力を低くすることが多い。また、トランジスタＭ１０８の電流駆動能力で立ち上げまたは立ち下げ速度が決まるので、トランジスタＭ１０８の電流駆動能力を高くすることが多い。これにより、電源回路が負電源の場合、消費電力が低減されると同時に電源投入時の出力の立ち下がり速度（正電源の場合は立ち上がり速度）を向上させることができる。
【００６４】
しかしながら、従来のオペアンプにおいて、トランジスタＭ１０８の電流駆動能力に比べてトランジスタＭ１０７の電流駆動能力を著しく低くすると、電流を接地側に引き込む能力が低くなるため、立ち下がり速度は速くなるものの、「リンギング」と呼ばれる電圧振幅が生じる。このため、出力電圧が所望の電圧に収束するまでの時間が長くなるという不具合が生じる。このように、従来の回路構成を有するオペアンプでは、動作の信頼性を落とさずに消費電力の低減と動作速度の向上とを両立させることは困難であった。
【００６５】
また、図１９に示すようなＡＢ級オペアンプでも、トランジスタＭＮ１１１の駆動能力を高めてトランジスタＭＰ１１１の駆動能力を低くする場合には立ち下がり時にリンギングが生じる。
【００６６】
ところで、図２０，２１に示すように、１つのチップに多種類の電源回路が設けられている場合、機器の性能の向上によって電源のシーケンス制御はより複雑になってきている。これに伴い、電源のシーケンス制御を行なうソフトウェアも複雑且つ大規模になりつつある。そのため、ソフトウェアの開発に時間を要したり、ソフトウェアの仕様ミスが発生するなどの不具合が生じることがあった。
【００６７】
また、従来の電源回路では、図２２（ｃ）に示すように、電池はずれなどの予期せぬ緊急事態が生じる場合には電源回路への入力電圧が途絶えた後も発生電圧Ａ，Ｂが速やかに０Ｖとならないという不具合もあった。これは、緊急終了時にはディスチャージ信号が送られず、自然放電のみにより発生電圧Ａ，Ｂが低下していくためである。このため、従来の液晶表示装置では、図２２（ｄ）に示すように、液晶パネルなどに残留した機器による誤作動が起こるおそれがあった。なお、図２２（ｃ）に示す時刻Ｔ１は緊急事態発生時を示す。
【００６８】
また、従来の液晶表示装置において、電源回路１０１と表示データ出力ＬＳＩ１５１との接続が図２３（ｂ）に示すような構成の場合、パッケージ実装であればフレキシブルプリント基板１４３上での配線抵抗１２２が小さいので不具合は生じない。しかしながら、ＣＯＧ実装を用いた場合には、ＩＴＯ配線の配線抵抗が例えば数百Ω〜数ｋΩと大きいため、供給電圧に大きなリップルがのり、安定電圧を供給することが難しくなる。また、表示データ出力ＬＳＩ１５１に達する電源電圧ＶＢは、電源回路１０１の出力端子１０５における電圧をＶＡ、配線抵抗１２２の抵抗値をＲ、配線１４９ｂを流れる電流をＩとすると、ＶＢ＝ＶＡ−ＩＲとなる。ＣＯＧ実装ではＲの値が大きくなるので、表示データＬＳＩ１５１への供給電圧が大きく低下してしまう。ここでは表示データ出力ＬＳＩ１５１を例にとったが、他の周辺回路への電源供給でも同様の不具合が生じる。
【００６９】
このように、従来の液晶表示装置では、ＣＯＧ実装による面積低減及びコストダウンの効果と電源回路の精度及び能力とがトレードオフの関係となってしまっていた。
【００７０】
以上のように、従来の電源回路には、いくつかの不具合が存在するが、これらの不具合を解消することは、広い意味で液晶表示装置の性能の向上につながる。また、電源回路の小面積化、省電力化、信頼性の向上などは、それらのうちいずれか１つでも達成されればこれを用いる機器の性能の向上につながる。
【００７１】
本発明の目的は、性能の向上が図られた液晶表示装置と、該液晶表示装置に用いられる電源回路とを提供することにある。
【００７２】
【課題を解決するための手段】
本発明の第１の電源回路は、外部電源から供給された外部供給電源電圧が入力され、一定電圧の基準電圧を生成するための基準電圧生成回路から接続され、且つ外部回路に駆動電圧を供給するための電源回路であって、電源電圧と接地電圧とが供給され、出力が負帰還されたオペアンプと、上記オペアンプの出力部に接続された出力端子と、上記オペアンプの出力部と上記出力端子とを接続する第１の配線と、上記オペアンプの出力部に接続された発振防止用端子と、上記第１の配線上の節点から分岐し、上記発振防止用端子と上記節点との間を接続する第２の配線と、上記第２の配線上に介設された発振防止用抵抗とを備えている。
【００７３】
この構成により、オペアンプの出力部と出力端子との間に発振防止用抵抗が設けられないので、オペアンプからの出力電圧が電圧降下を受けずに済み、また従来に比べて大電流を供給することが可能となる。一方で、上記発振防止用端子が外部のコンデンサに接続される場合には、発振防止用抵抗との組み合わせによりオペアンプの発振を効果的に防止することができる。
【００７４】
上記外部供給電源電圧または上記基準電圧を昇圧するための昇圧回路をさらに備え、上記電源電圧は上記昇圧回路からの出力電圧であることにより、各外部回路に適した駆動電圧を出力できるので、電力の消費を抑えることができる。
【００７５】
上記外部供給電源電圧または上記基準電圧を昇圧するための昇圧回路と、上記昇圧回路の出力電圧及び接地電圧が供給され、出力が負帰還された前段のオペアンプと、上記前段のオペアンプの出力部と上記オペアンプとを接続する第３の配線と、上記第３の配線から分岐して上記前段のオペアンプの負側入力部に接続される第４の配線と、上記第４の配線上に介設された第１の抵抗と、上記第１の抵抗及び上記前段のオペアンプの負側入力部とグランドとの間に介設された第２の抵抗とをさらに備え、上記電源電圧は前段のオペアンプの出力電圧であることにより、オペアンプを２段重ねにすることになり、出力電圧中のリップルを著しく低減し、高精度の電圧を供給することが可能となる。また、従来の構成でリップルの低減を図る場合に比べて回路面積を低減することもできる。
【００７６】
Ｍを任意の自然数とすると、上記第１の抵抗は、互いに直列に接続されたＭ個の分割抵抗と、上記各分割抵抗間または上記分割抵抗と上記第２の抵抗との間を接続する配線と上記前段のオペアンプの負側入力部とをそれぞれ接続するためのＭ本の接続配線と、上記各接続配線上に設けられた第１のスイッチング手段とを有する可変抵抗であり、上記電源回路は、上記分割抵抗のうち、上記前段のオペアンプの出力部に最も近い分割抵抗と２番目に近い分割抵抗との間の配線を、所定の期間グランドに接続するための第２のスイッチング手段をさらに備えていることにより、例えば、外部電源の切断直後やパワーオフ時に第２のスイッチング手段をオンさせることで、第１のスイッチング手段に大きな電圧差がかかることが防止されるので、第１のスイッチング手段を構成する素子の破壊を防止することができる。このため、第１のスイッチング手段を低耐圧トランジスタで構成することも可能になり、その場合には高精度の電圧を出力可能で、且つ従来よりも回路面積が縮小された電源回路を実現することができる。
【００７７】
上記オペアンプは、正側入力部及び負側入力部を有する差動増幅部と、出力部と、上記出力部とグランドとの間に設けられ、ゲート電極が上記差動増幅部に接続された第１導電型の第１のトランジスタと、共に第２導電型のトランジスタであり、互いにカレントミラーを構成する第１のカレントミラー用トランジスタと、上記差動増幅部に接続された第２のカレントミラー用トランジスタと、上記第１のトランジスタ及び上記出力部に接続された第３のカレントミラー用トランジスタと、一端に上記電源電圧が供給され、他端に上記出力部が接続された第２導電型の第２のトランジスタと、上記第２のトランジスタのゲート電極と上記第１のカレントミラー用トランジスタとの間に介設され、ゲート電極に復帰時制御信号を受けて上記第２のトランジスタを所定の期間カレントミラー用トランジスタとして動作させる第１の制御用トランジスタと、上記第１の制御用トランジスタと同導電型のトランジスタであって、一端に電源電圧が供給され、上記復帰時制御信号の反転信号に応じて上記第２のトランジスタの動作状態を制御する第２の制御用トランジスタとを有していてもよい。
【００７８】
この構成によれば、第１の制御用トランジスタ及び第２の制御用トランジスタにより、任意の期間だけ第２のトランジスタをカレントミラーの一部として動作させることができる。このため、例えば、電源回路の起動時に１水平周期期間のみ上記第２のトランジスタをオン状態にする場合には、第１のトランジスタの電流駆動能力を向上させても出力中のリンギングが低減されるので、所望の出力電圧に速やかに収束させることができる。また、第２のトランジスタを短時間しか動作させないことで、動作時の消費電力を小さく保つことができる。
【００７９】
本発明の第２の電源回路は、外部電源から供給された外部供給電源電圧が入力され、一定電圧の基準電圧を生成するための回路に接続され、且つ外部回路に駆動電圧を供給するための電源回路であって、上記外部供給電圧または上記基準電圧を昇圧するための昇圧回路と、上記昇圧回路の出力電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、上記第１のオペアンプの出力部に接続された第１の配線と、上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、上記第１のオペアンプの負側入力部とグランドとの間に介設された抵抗と、Ｍを任意の自然数とすると、上記第２の配線上に介設され、且つグランドに対して上記抵抗と直列に接続されたＭ個の分割抵抗と、上記各分割抵抗間または上記分割抵抗と上記抵抗との間を接続する配線と上記第１のオペアンプの負側入力部とをそれぞれ接続するためのＭ本の接続配線と、上記各接続配線上に設けられた第１のスイッチング手段とを有する可変抵抗と、上記分割抵抗のうち、上記第１のオペアンプの出力部に最も近い分割抵抗と２番目に近い分割抵抗との間の配線を、所定の期間グランドに接続するための第２のスイッチング手段と、上記外部回路に駆動電圧を出力するための出力端子とを備えている。
【００８０】
この構成により、例えば、パワーオフ時や外部電源の切断時に第２のスイッチング手段をオンさせることで、第１のスイッチング手段に大きな電圧差がかかることが防止されるので、第１のスイッチング手段を構成する素子の破壊を防止することができる。このため、第１のスイッチング手段を低耐圧トランジスタで構成することも可能になり、その場合には高精度の電圧を出力可能で、且つ従来よりも回路面積が縮小された電源回路を実現することができる。さらに、第２のスイッチング手段と第１のオペアンプの出力部との間には１個の分割抵抗が存在するので外部電源の切断時またはパワーオフ時における第１のオペアンプの出力はハイインピーダンスとなり、ここに外部から電圧を加えることで外部回路などの製品検査が可能となる。
【００８１】
上記第１のスイッチング手段が互いに同じ導電型のＭ個のＭＩＳトランジスタであって、駆動時には上記Ｍ本の接続配線のうちから選ばれた１本の接続配線上の上記第１のスイッチング手段のみがオン状態となっていてもよい。ＭＩＳトランジスタは集積化に有利であるので好ましい。
【００８２】
上記第１のスイッチング手段がＣＭＯＳトランスファーゲートであって、駆動時には上記Ｍ本の接続配線のうちから選ばれた１本の接続配線上の上記第１のスイッチング手段のみがオン状態となっていてもよい。
【００８３】
上記第１のスイッチング手段に含まれるＭＩＳトランジスタは、低耐圧トランジスタであることにより、高耐圧トランジスタを用いる場合に比べて回路面積を著しく縮小することが可能になる。
【００８４】
上記第２のスイッチング手段はＭＩＳトランジスタであってもよい。
【００８５】
上記第２のスイッチング手段はダイオードであってもよい。
【００８６】
上記第１のオペアンプの出力電圧及び接地電圧が供給されるとともに出力が負帰還され、且つ出力部が上記出力端子に接続された第２のオペアンプをさらに備えていることにより、出力電圧中のリップルをさらに低減できるので、出力電圧の精度をさらに向上させることができる。
【００８７】
上記第１のオペアンプは、正側入力部及び負側入力部を有する差動増幅部と、出力部と、上記出力部とグランドとの間に設けられ、ゲート電極が上記差動増幅部に接続された第１導電型の第１のトランジスタと、共に第２導電型のトランジスタであり、互いにカレントミラーを構成する第１のカレントミラー用トランジスタと、上記差動増幅部に接続された第２のカレントミラー用トランジスタと、上記第１のトランジスタ及び上記出力部に接続された第３のカレントミラー用トランジスタと、一端に上記昇圧回路の出力電圧が供給され、他端に上記出力部が接続された第２導電型の第２のトランジスタと、上記第２のトランジスタのゲート電極と上記第１のカレントミラー用トランジスタとの間に介設され、ゲート電極に復帰時制御信号を受けて上記第２のトランジスタを所定の期間カレントミラー用トランジスタとして動作させる第１の制御用トランジスタと、上記第１の制御用トランジスタと同導電型のトランジスタであって、一端に電源電圧が供給され、上記復帰時制御信号の反転信号に応じて上記第２のトランジスタの動作状態を制御する第２の制御用トランジスタとを有していることにより、起動時の出力電圧が所定の電圧値に収束するまでの時間を短縮することができる。
【００８８】
本発明の第３の電源回路は、電源電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、上記第１のオペアンプの出力部に接続された第１の配線と、上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、上記第２の配線上に介設された第１の抵抗と、上記第１の抵抗及び上記第１のオペアンプの負側入力部とグランドとの間に介設された第２の抵抗と、外部回路に駆動電圧を出力するための出力端子とを備え、上記第１のオペアンプは、正側入力部及び負側入力部を有する差動増幅部と、出力部と、上記出力部とグランドとの間に設けられ、ゲート電極が上記差動増幅部に接続された第１導電型の第１のトランジスタと、共に第２導電型のトランジスタであり、互いにカレントミラーを構成する第１のカレントミラー用トランジスタと、上記差動増幅部に接続された第２のカレントミラー用トランジスタと、上記第１のトランジスタ及び上記出力部に接続された第３のカレントミラー用トランジスタと、一端に上記電源電圧が供給され、他端に上記出力部が接続された第２導電型の第２のトランジスタと、上記第２のトランジスタのゲート電極と上記第１のカレントミラー用トランジスタとの間に介設され、ゲート電極に復帰時制御信号を受けて上記第２のトランジスタを所定の期間カレントミラー用トランジスタとして動作させる第１の制御用トランジスタと、上記第１の制御用トランジスタと同導電型のトランジスタであって、一端に電源電圧が供給され、上記復帰時制御信号の反転信号に応じて上記第２のトランジスタの動作状態を制御する第２の制御用トランジスタとを有している。
【００８９】
この構成により、電源回路の起動時に所定の期間のみ上記第２のトランジスタをカレントミラーの一部として動作させることができるので、第１のトランジスタの電流駆動能力を向上させても出力中のリンギングが低減されるので、起動時の電圧の立ち上げまたは立ち下げ速度を向上させ、且つ所望の出力電圧に速やかに収束させることができる。また、第２のトランジスタを起動直後の短時間のみ動作させることで、動作時の消費電力を小さく保つことができる。
【００９０】
なお、上記第２のトランジスタと上記第３のカレントミラー用トランジスタの駆動電流能力の和は、上記第１のトランジスタの電流駆動能力以上であることが、起動時のリンギングを抑制するために好ましい。
【００９１】
上記第１のオペアンプの出力電圧及び接地電圧が供給されるとともに出力が負帰還され、且つ出力部が上記出力端子に接続された第２のオペアンプをさらに備えていることにより、出力電圧中のリップルをさらに低減することができるので、出力電圧の精度をさらに高めることができる。
【００９２】
本発明の第４の電源回路は、電源電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、上記第１のオペアンプの出力部に接続された第１の配線と、上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、上記第２の配線上に介設された第１の抵抗と、上記第１の抵抗及び上記第１のオペアンプの負側入力部とグランドとの間に介設された第２の抵抗と、上記第１のオペアンプの出力電圧及び接地電圧が供給されるとともに出力が負帰還された第２のオペアンプと、上記第２のオペアンプの出力部に接続され、外部回路に駆動電圧を出力するための出力端子とを備えている。
【００９３】
この構成により、オペアンプを２段重ねにすることになり、出力電圧中のリップルを著しく低減し、高精度の電圧を供給することが可能となる。また、外部の発振防止用コンデンサに接続する場合、第１及び第２の抵抗と発振防止用コンデンサとの分断が図られているので、時定数により決まる起動時の充電時間を従来よりも短縮することができる。さらに、従来の構成でリップルの低減を図る場合に比べて回路面積を低減することもできる。
【００９４】
本発明の第５の電源回路は、電源電圧及び接地電圧が供給され、出力が負帰還されたオペアンプと、上記オペアンプの出力部に接続され、外部回路に駆動電圧を供給するための出力端子と、上記オペアンプの負側入力部に接続された帰還用端子とを備えている。
【００９５】
これにより、例えば本発明の電源回路を有する半導体集積回路装置がＣＯＧ実装される場合に、外部の配線をオペアンプの帰還用配線として用いることが可能になるので、外部の配線の配線抵抗の影響を受けずに外部回路に駆動電圧を供給することができる。このため、ノイズの低減された電圧を外部回路に供給することができる。
【００９６】
本発明の第１の半導体集積回路装置は、互いに異なる電圧を外部回路に供給するための複数の電源回路と、クロック信号と上記複数の電源回路の起動用制御信号とを受けて、上記複数の電源回路を所定の順序で起動させるための起動信号を所定のタイミングで出力する起動制御回路とを備えている。
【００９７】
これにより、異なる電圧を出力する複数の電源回路のそれぞれを最適な順番及びタイミングで起動させることができるので、電源回路内の素子や外部回路の破壊を防ぐことが可能になる。また、このような電源のシーケンス制御をソフトウェアで行う場合に比べて、電源回路の制御が複雑化しても制御の誤りを発生しにくくすることができる。このため、本発明の半導体集積回路を電源回路として用いる機器の信頼性を向上させることができる。
【００９８】
上記起動制御回路は、上記所定のタイミングをカウントするためのカウンタと、上記複数の電源回路のうち、起動するべき電源回路を選択するためのデコーダとを有していることにより、上述の電源回路のシーケンス制御を容易に実現することができる。
【００９９】
上記起動制御回路には、カウンタ用データ信号がさらに入力され、上記カウンタは、上記カウンタ用データ信号をカウントすることにより、複雑なタイミング制御でも容易に行なうことができる。
【０１００】
上記複数の電源回路を所定の順序及びタイミングで起動させるための制御の一部をソフトウェアによって行うことにより、従来に比べて使用するソフトウェアを簡略化することができるので、電源回路の起動制御をより確実に行うことが可能になる。
【０１０１】
本発明の第２の半導体集積回路装置は、外部回路に駆動電圧を供給するための電源回路と、セット信号と、第１の電源電圧と、上記第１の電源電圧よりも絶対値の大きい第２の電源電圧と、接地電圧とが供給され、上記セット信号が第１の電圧レベルから第２の電圧レベルに切り替わるのに応じて上記外部回路に蓄積された電荷をディスチャージさせる緊急ディスチャージ信号を上記電源回路に出力する緊急ディスチャージ回路とを備えている。
【０１０２】
これにより、例えば電池はずれなどの緊急事態が発生する場合に、第１の電源電圧が低下した時点でも、より絶対値が大きい第２の電源電圧を用いて緊急ディスチャージ信号を発生することができるので、外部回路に蓄積された電荷を抜いて電源回路の出力を速やかに停止させ、外部回路の誤作動を防止することができる。このため、本発明の半導体集積回路装置を液晶表示装置に用いる場合には、オフ残像の発生を防ぐことができる。
【０１０３】
上記緊急ディスチャージ回路は、通常動作時の上記セット信号に応じて緊急ディスチャージモードまたは緊急ディスチャージオフモードとなり、上記緊急ディスチャージモードでは上記セット信号が第１の電圧レベルから第２の電圧レベルに切り替わるのに応じて上記緊急ディスチャージ信号を出力し、上記緊急ディスチャージオフモードでは上記セット信号によらず上記緊急ディスチャージ信号を出力しないことにより、例えば外部回路が緊急ディスチャージ回路に適合しない場合には緊急ディスチャージオフモードとすることで、不具合なく動作させることができる。
【０１０４】
本発明の第１の液晶表示装置は、表示部と、上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、上記周辺回路に駆動電圧を供給するための電源回路と、一方の電極が上記電源回路に接続され、他方の電極がグランドに接続された発振防止用コンデンサとを備え、上記電源回路は、電源電圧と接地電圧とが供給され、出力が負帰還されたオペアンプと、上記オペアンプの出力部に接続された出力端子と、上記オペアンプの出力部と上記出力端子とを接続する第１の配線と、上記オペアンプの出力部及び上記発振防止用コンデンサに接続された発振防止用端子と、上記第１の配線上の節点から分岐し、上記発振防止用端子と上記節点との間を接続する第２の配線と、上記第２の配線上に介設され、上記発振防止用コンデンサと共に上記オペアンプの発振防止用回路を構成する発振防止用抵抗とを有している。
【０１０５】
この構成により、電源回路が周辺回路の駆動電圧を供給する際に発振防止用抵抗による電圧降下を受けないので、消費電力のロスを低減すると同時に電源回路の出力電流を従来に比べ大きくすることができる。
【０１０６】
本発明の第２の液晶表示装置は、表示部と、上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、外部電源から供給された外部供給電源電圧を受けて上記周辺回路に駆動電圧を供給するための電源回路と、上記外部供給電源電圧が入力され、一定電圧の基準電圧を生成するための基準電圧生成回路とを備え、上記電源回路は、上記外部供給電源電圧または上記基準電圧を昇圧するための昇圧回路と、上記昇圧回路の出力電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、上記第１のオペアンプの出力部に接続された第１の配線と、上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、上記第１のオペアンプの負側入力部とグランドとの間に介設された抵抗と、Ｍを任意の自然数とすると、上記第２の配線上に介設され、且つグランドに対して上記抵抗と直列に接続されたＭ個の分割抵抗と、上記各分割抵抗間または上記分割抵抗と上記抵抗との間を接続する配線と上記第１のオペアンプの負側入力部とをそれぞれ接続するためのＭ本の接続配線と、上記各接続配線上に設けられた第１のスイッチング手段とを有する可変抵抗と、上記分割抵抗のうち、上記第１のオペアンプの出力部に最も近い分割抵抗と２番目に近い分割抵抗との間の配線を、所定の期間グランドに接続するための第２のスイッチング手段と、上記周辺回路に駆動電圧を出力するための出力端子とを有している。
【０１０７】
これにより、電源回路が比較的高い電圧を出力する場合でも該出力の電圧を高精度にすることができ、且つ電源回路の面積の縮小を図ることもできるので、高性能の液晶表示装置を実現することができる。
【０１０８】
本発明の第３の液晶表示装置は、表示部と、上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、オペアンプを有し、上記周辺回路に駆動電圧を供給するための電源回路とを備え、上記オペアンプは、正側入力部及び負側入力部を有する差動増幅部と、出力部と、上記出力部とグランドとの間に設けられ、ゲート電極が上記差動増幅部に接続された第１導電型の第１のトランジスタと、共に第２導電型のトランジスタであり、互いにカレントミラーを構成する第１のカレントミラー用トランジスタと、上記差動増幅部に接続された第２のカレントミラー用トランジスタと、上記第１のトランジスタ及び上記出力部に接続された第３のカレントミラー用トランジスタと、一端に電源電圧が供給され、他端に上記出力部が接続された第２導電型の第２のトランジスタと、上記第２のトランジスタのゲート電極と上記第１のカレントミラー用トランジスタとの間に介設され、ゲート電極に復帰時制御信号を受けて上記第２のトランジスタを所定の期間カレントミラー用トランジスタとして動作させる第１の制御用トランジスタと、上記第１の制御用トランジスタと同導電型のトランジスタであって、一端に電源電圧が供給され、上記復帰時制御信号の反転信号に応じて上記第２のトランジスタの動作状態を制御する第２の制御用トランジスタとを有している。
【０１０９】
この構成により、例えば電源回路の起動時に短時間のみ上記第２のトランジスタを動作状態にする場合には、第１のトランジスタの電流駆動能力を向上させても電源回路の出力中のリンギングが低減されるので、起動時の電圧の立ち上げまたは立ち下げ速度を向上させ、且つ所望の出力電圧に速やかに収束させることができる。このため、本発明の液晶表示装置によれば、電源回路の動作速度が要求される動画表示などを良好に行うことができる。
【０１１０】
本発明の第４の液晶表示装置は、表示部と、上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、上記周辺回路に駆動電圧を供給するための電源回路と、上記電源回路の外部に設けられ、上記電源回路に接続された発振防止用コンデンサとを備え、上記電源回路は、電源電圧及び接地電圧が供給され、出力が負帰還された第１のオペアンプと、上記第１のオペアンプの出力部に接続された第１の配線と、上記第１の配線から分岐して上記第１のオペアンプの負側入力部に接続される第２の配線と、上記第２の配線上に介設された第１の抵抗と、上記第１の抵抗及び上記第１のオペアンプの負側入力部とグランドとの間に介設された第２の抵抗と、上記第１のオペアンプの出力電圧及び接地電圧が供給されるとともに出力が負帰還された第２のオペアンプと、上記第２のオペアンプの出力部に接続され、上記周辺回路に駆動電圧を出力するための出力端子とを有している。
【０１１１】
この構成により、本発明の液晶表示装置では、電源回路の出力電圧中のリップルが大幅に低減されており、周辺回路に精度の高い駆動電圧が供給される。このため、高精細の画面表示など、高精度の制御が必要な動作を行なうことができる。また、従来の電源回路に比べて面積の増加はわずかであるので、額縁部のサイズの増加も抑えられる。
【０１１２】
本発明の第５の液晶表示装置は、表示部と、上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、上記周辺回路に互いに異なる駆動電圧を供給するための複数の電源回路と、クロック信号と上記複数の電源回路の起動用制御信号とを受けて、上記複数の電源回路を所定の順序で起動させるための起動信号を所定のタイミングで出力する起動制御回路とを備えている。
【０１１３】
これにより、ソフトウェアを用いて複数の電源電圧の起動制御を行なう場合に比べて制御が複雑な場合でも仕様ミスなどの不具合の発生を抑えることができるので、動作の信頼性を向上させることができる。
【０１１４】
本発明の第６の液晶表示装置は、表示部と、上記表示部の周囲に配置され、上記表示部に接続された周辺回路と、上記周辺回路に駆動電圧を供給するための電源回路と、セット信号と、第１の電源電圧と、上記第１の電源電圧よりも絶対値の大きい第２の電源電圧と、接地電圧とが供給され、上記セット信号が第１の電圧レベルから第２の電圧レベルに切り替わるのに応じて上記表示部に蓄積された電荷をディスチャージさせる緊急ディスチャージ信号を上記電源回路に出力する緊急ディスチャージ回路とを備えていることにより、電池はずれなど、予期せぬ外部電源の切断がある場合にも、表示部に蓄積された電荷が速やかに放出されるので、オフ残像の発生や周辺回路の誤作動などを防止することができる。
【０１１５】
本発明の第７の液晶表示装置は、基板を有する表示部と、上記表示部の周囲に配置され、上記表示部に接続された周辺回路を集積してなる第１の半導体集積回路装置と、上記周辺回路に駆動電圧を供給するための電源回路を集積してなる第２の半導体集積回路装置と、上記基板上に設けられ、上記電源回路から出力される上記駆動電圧を上記周辺回路に供給するための電源供給配線と、上記基板上に設けられ、上記電源供給配線から分岐した帰還用配線とを備え、上記第１の半導体集積回路装置及び上記第２の半導体集積回路装置とは共に上記基板上に実装され、上記電源回路は、電源電圧及び接地電圧が供給され、出力が負帰還されたオペアンプと、上記オペアンプの出力部に接続され、且つ上記電源供給配線に接続された出力端子と、上記オペアンプの負側入力部に接続され、且つ上記帰還用配線に接続された帰還用端子とを有している。
【０１１６】
この構成により、基板上に設けられた上記電源供給配線及び帰還用配線を用いてオペアンプの出力を負帰還させることができるので、電源回路は電源供給配線または帰還用配線の配線抵抗によらず、周辺回路にノイズの低減された電圧を供給することができる。このため、例えばＣＯＧ実装により電源回路や周辺回路の集積回路装置が実装される場合には、製造コストが削減され、且つ大画面、高解像度の液晶表示装置が実現できる。
【０１１７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態として、発振防止回路の一部を構成する抵抗９を内部に設け、直流電流を出力する電源回路について説明する。
【０１１８】
図１は、本実施形態の電源回路１の一部を示す回路図である。なお、本実施形態の電源回路１も従来の電源回路と同様に半導体チップ上に集積化された形で供給される。そして、本実施形態の電源回路１は、図１４に示すような液晶表示装置の電源回路として好ましく用いられる。
【０１１９】
図１に示すように、本実施形態の電源回路１は、（＋）側入力部に入力された電圧を増幅するためのオペアンプ３と、外部供給電源電圧または外部供給電源電圧から作られた基準電圧を昇圧して昇圧電圧ＶＧＧＣＰをオペアンプ３に供給するための昇圧回路（図示せず）と、オペアンプ３の出力部に接続され、外部に電源電圧を供給するための出力端子５と、オペアンプ３の出力部に接続された発振防止用端子７と、オペアンプ３の出力部と発振防止用端子７との間に介設された抵抗９とを備えている。オペアンプ３の出力部と抵抗９との間には節点１３があり、オペアンプ３の出力はこの節点１３から分岐する配線により負帰還されている。そして、発振防止用端子７は、グランドに接続された外付けのコンデンサ１１に接続される。なお、基準電圧はチップ内部（あるいは外部）に設けられた基準電圧生成回路により生成され、一例を挙げれば２．０Ｖ程度である。昇圧回路は、用いない場合もあるが、用いる方が消費電力を低減することができる。
【０１２０】
また、抵抗９と外付けのコンデンサ１１とはオペアンプ３の出力部とグランド（接地）Ｖｓｓとの間に直列に接続されており、オペアンプ３の発振を防止する機能を有している。なお、抵抗９の抵抗値は例えば数Ω〜数ｋΩ程度であり、コンデンサ１１の容量値は０．１μＦ〜数μＦ程度である。
【０１２１】
本実施形態の電源回路１の特徴は、発振防止用回路の一部となる抵抗９を電源回路内に設けたことである。これにより、本実施形態の電源回路１では、抵抗９を外付けする場合に比べて部品点数を減らすことができるので、装置全体として見た場合、面積を縮小することができる。例えば、本実施形態の電源回路を液晶表示装置に用いる場合には、液晶パネルへの実装面積を低減することができる。
【０１２２】
さらに、本実施形態の電源回路１のもう１つの特徴は、発振防止用端子７と出力端子５とを別個に設けて、出力電圧用の経路とオペアンプ３の発振防止用回路とを分けたことである。これにより、本実施形態の電源回路１では、出力電圧の低下を来すことなくオペアンプ３の発振を防止することができるようになっている。さらに、出力経路上に抵抗９が設けられないので、従来に比べて数ｍＡ〜数百ｍＡ程度）までの大きな電流を出力することが可能になっている。
【０１２３】
本実施形態の電源回路は、入力電圧が３Ｖ程度で、出力電圧が３〜６Ｖ程度であるので、携帯電話やＰＤＡの液晶パネルに特に好ましく使用することができる。
【０１２４】
また、本実施形態の電源回路１は、アクティブマトリックス駆動だけでなくパッシブマトリックス方式の液晶表示装置にも用いられる。加えて、ＴＣＰ実装やＣＯＧ実装など、いずれの方式の実装方法を用いる液晶表示装置にも用いられる。また、フィルム基板を用いた液晶表示装置にも適用することができる。
【０１２５】
なお、本実施形態の電源回路１において、オペアンプ３の前段にもう１つオペアンプを挿入してリップルの低減を図ることもできる。その場合には、オペアンプ３への入力電圧は前段オペアンプからの出力電圧となる。
【０１２６】
次に、本実施形態の電源回路１を搭載した液晶表示装置についても簡単に説明する。
【０１２７】
本実施形態の液晶表示装置は、図１５に示す液晶表示装置の電源回路１０１を電源回路１に置き換えた構造を有している。すなわち、本実施形態の液晶表示装置は、マトリックス状に配置された画素を有する表示部と、画素を制御するためのゲート駆動回路及びソース駆動回路と、表示部に接続されたコモン交流回路と、ソース駆動回路に制御信号を供給するための表示制御回路と、ゲート駆動回路，ソース駆動回路及びコモン交流回路に電源電圧を供給するための電源回路１とを備えている。
【０１２８】
ゲート駆動回路やソース駆動回路、電源回路、表示制御回路などの周辺回路は、個別のＬＳＩとして実装されている場合もあるが、ゲート駆動回路と電源回路、あるいはソース駆動回路と表示制御回路とをそれぞれ同一チップ上に設ける場合や、周辺回路を同一チップ上に設ける場合もある。これは、以後で説明する各実施形態の電源回路を用いた液晶表示装置でも同じである。
【０１２９】
本実施形態の液晶表示装置においては、従来よりも電源回路の駆動能力が向上しているので、大画面化が可能となっている。また、周辺回路の部品点数が低減されているので、周辺回路の面積が低減され、製造コストも従来に比べて低減されている。
【０１３０】
（第２の実施形態）
本発明の第２の実施形態として、小面積化が図られた高電圧用の電源回路について説明する。本実施形態の電源回路も、第１の実施形態の電源回路と同様に、携帯用機器の液晶表示装置に用いられる。
【０１３１】
図２は、本実施形態の電源回路の構成を示す回路図である。
【０１３２】
同図に示すように、本実施形態の電源回路は、基準電圧ＶＲＦＰが入力される入力部１５と、基準電圧ＶＲＦＰを増幅するためのオペアンプ３と、外部供給電源電圧または基準電圧を昇圧して昇圧電圧ＶＧＧＣＰをオペアンプ３に供給するための昇圧回路（図示せず）と、出力電圧ＶＧＧＰＲＥを出力するための出力部１７とを備えている。ここで、外部供給電源電圧は例えば２．９Ｖ程度であり、ＶＧＧＣＰは最大で２０Ｖ程度、ＶＧＧＰＲＥは８Ｖ程度、基準電圧ＶＲＦＰは２Ｖ程度、オペアンプ３に供給される接地電圧Ｖｓｓは０Ｖである。なお、ＶＧＧＰＲＥは８Ｖに限らず、６〜２０Ｖ程度であってもよい。
【０１３３】
また、オペアンプ３の出力は負帰還され、オペアンプ３の出力部と（−）側入力部との間には可変抵抗２０が介設されている。そして、オペアンプ３の（−）側入力部及び可変抵抗２０は、抵抗Ｒ０を介してグランドに接続されている。さらに、本実施形態の電源回路には、可変抵抗２０とグランドとの間に、起動用制御信号Ｐｏｆｆにより制御されるｎチャネル型のトランジスタ２１が設けられている。ここで、起動用制御信号Ｐｏｆｆは、電源の切断及び投入を伝達する信号であって、例えば外部電源の切断時またはパワーオフ時にハイ（Ｈｉｇｈ）、電源の駆動時（パワーオン時）にはロー（Ｌｏｗ）となる信号である。
【０１３４】
次に、可変抵抗２０の回路構成を説明する。
【０１３５】
図２に示すように、オペアンプ３の出力部と（−）側の入力部の間には、例えば（２Ｍ×Ｍ）個のｎチャネル型のトランジスタＴｒｌが２Ｍ行×Ｍ列のマトリックス状に配置されている。このトランジスタＴｒｌは、ソース−ドレイン間の耐圧が６Ｖ以下の低耐圧トランジスタである。
【０１３６】
また、可変抵抗２０は、オペアンプ３の出力部と出力部１７とを接続する配線上に設けられた節点１６と、節点１６と抵抗Ｒ０との間に互いに直列に設けられた合計２Ｍ個（Ｍは自然数）の抵抗Ｒ１，Ｒ２・・・Ｒ（２Ｍ−１），Ｒ２Ｍとを有している。
【０１３７】
ここで、オペアンプの（−）側入力部とトランジスタＴｒｌとを接続する配線を配線１０とし、節点１６と抵抗Ｒ０とを結ぶ配線を配線１２とすると、配線１０と配線１２との間には２Ｍ本の行方向配線が設けられ、各行方向配線上にはＭ個ずつのトランジスタＴｒｌが介設されている。なお、配線１２から各行方向配線への分岐点は、複数の抵抗のうち、抵抗Ｒ０側から数えて（ｎ−１）番目の抵抗とｎ番目の抵抗（ｎ＝１，２，・・・，２Ｍ−１，２Ｍ）との間に設けられた節点となっている。
【０１３８】
また、トランジスタＴｒｌはゲート制御信号Ｇ０，Ｇ１・・・ＧＭ−１によって列ごとにオンまたはオフが制御されている。なお、図示しないが、実際には行ごとにトランジスタＴｒｌのスイッチングを制御するデコーダも設けられている。
【０１３９】
さらに、本実施形態の電源回路においては、抵抗Ｒ２Ｍと抵抗Ｒ（２Ｍ−１）との間の節点がトランジスタ２１に接続されている。
【０１４０】
このような構成により、所望の行のトランジスタＴｒｌのみをオンにすることで、可変抵抗２０の抵抗値を変化させることができ、出力電圧の高精度化を図ることができる。
【０１４１】
以上で説明した回路構成のうち、本実施形態の電源回路が図１７に示す従来の電源回路と異なる点について説明する。
【０１４２】
まず、本実施形態の電源回路の特徴は、電源回路の終了時にのみオンになるように制御されたトランジスタ２１を備えていることである。これにより、電源回路の終了時（外部電源の切断時またはパワーオフ時）にオペアンプ３の出力がハイインピーダンスになっても、抵抗Ｒ２ＭとＲ（２Ｍ−１）との間の節点をグランドに接続することができるので、該節点の電位Ｖ２Ｍをほぼ０Ｖにすることができる。
【０１４３】
一方、電源回路の駆動時には、ＶＧＧＰＲＥは８Ｖであり、ＶＲＦＰは約２Ｖとなっているので、トランジスタＴｒｌのソース−ドレイン間にかかる電圧は最大でも６Ｖ未満となる。
【０１４４】
このように、本実施形態の電源回路においては、トランジスタＴｒｌのソース−ドレイン間にかかる電圧が低減されているので、トランジスタＴｒｌとしてソース−ドレイン間耐圧が低いトランジスタを用いることができるのである。そして、低耐圧トランジスタは高耐圧トランジスタに比べて面積が１／２〜２／３であるので、電源回路の面積を大幅に縮小することができる。なお、トランジスタＴｒｌの数が非常に多いため、トランジスタ２１による面積の増加よりも可変抵抗２０で低減される面積の方が遙かに大きい。
【０１４５】
以上のように、本実施形態の電源回路では、出力電圧の高精度化が図られた上、従来よりも回路面積を大幅に縮小されている。このため、本実施形態の電源回路を用いることで、液晶表示装置の信頼性を向上させることができる上、大画面化を図ることもできる。
【０１４６】
これに加え、本実施形態の電源回路では、抵抗Ｒ２Ｍがあるために、電源回路の終了時にオペアンプ３の出力はハイインピーダンスになっている。出力部１７には、Ｄ／Ａコンバータやフィルタなどが接続される場合があり、これらの製品検査の際には、出力部１７に種々の電圧を印加することがある。本実施形態の電源回路は、終了時にオペアンプ３の出力がハイインピーダンスとなっているので、上述のような製品検査が可能になっている。
【０１４７】
なお、本実施形態の電源回路において、トランジスタ２１はｐチャネル型ＭＩＳトランジスタであってもよい。この場合、電源回路の終了時にのみ、Ｐｏｆｆがローになる。
【０１４８】
また、本実施形態の電源回路では、トランジスタ２１を設けることで電源回路の終了時のみＶ２Ｍを０Ｖとしたが、この他にも、抵抗Ｒ２Ｍと抵抗Ｒ（２Ｍ−１）間の節点を電源終了時のみグランドに接続するような接続手段であればトランジスタ２１の代わりに用いることができる。この接続手段は、素子であってもよいし、複数の素子からなる回路であってもよい。
【０１４９】
また、本実施形態の電源回路に用いられたトランジスタＴｒｌは全てｎチャネル型であったが、ｐチャネル型のトランジスタを用いても同様の効果がある。ここでのトランジスタＴｒｌは、スイッチとして用いているので、各行方向配線上にトランジスタＴｒｌに代えて低耐圧トランジスタからなるＣＭＯＳトランスファーゲートを設けてもよい。
【０１５０】
本実施形態の電源回路は、携帯用機器に搭載される液晶表示装置であればいかなる駆動方式のものにも好ましく用いられる。その他にも、携帯用機器の電源回路として液晶表示装置以外にも用いることができる。
【０１５１】
また、出力部１７には外部の回路が接続する場合もあるが、より出力電圧のリップル成分を小さくするために出力部１７をもう１つのオペアンプの入力部に接続してもよい。
【０１５２】
なお、本実施形態の電源回路で用いる低耐圧トランジスタＴｒｌのソース−ドレイン間耐圧は６Ｖ以下としたが、設計ルールなどにより耐圧範囲は異なってくる。例えば、設計ルールが小さくなれば耐圧範囲もより小さくなる。
【０１５３】
−第２の実施形態の変形例−
本発明の第２の実施形態の変形例として、第２の実施形態に係る電源回路のトランジスタ２１をダイオードに置き換えた電源回路について説明する。
【０１５４】
なお、トランジスタ２１以外は第２の実施形態の電源回路と同一であるので、説明は省略する。
【０１５５】
本変形例では、抵抗Ｒ２Ｍと抵抗Ｒ（２Ｍ−１）間の節点とグランドとの間に、出力側をグランドに向けたダイオード２３が直列に８個配置されている。このダイオード２３のしきい値は、約０．７Ｖである。また、トランジスタＴｒｌのソース−ドレイン間耐圧は６Ｖとする。
【０１５６】
この回路構成により、電源回路の終了時にオペアンプ３の出力がハイインピーダンスになって抵抗Ｒ２Ｍと抵抗Ｒ（２Ｍ−１）間の節点の電圧Ｖ２Ｍが上昇しても、８個のダイオード２３のしきい値の合計値に達した時点でダイオード２３がオンになるので、トランジスタＴｒｌの破壊を防ぐことができる。
【０１５７】
なお、図３に示す例では、ダイオード２３を８個用いたが、トランジスタＴｒｌの耐圧によって適当な個数に調節する。ダイオード２３の個数は、（トランジスタＴｒｌの耐圧）／（ダイオード２３のしきい値）で算出された値を超えない整数値とする。
【０１５８】
以上のように、トランジスタ２１に代えてダイオード２３を用いることによってもトランジスタＴｒｌに低耐圧トランジスタを用いることができるので、高精度の電源電圧を供給し、且つ従来よりも面積を低減した電源回路を実現することができる。
【０１５９】
なお、本変形例では、正電圧を供給する電源回路の例を示したが、負電圧を供給する電源回路の場合は、ダイオード２３の向きを逆にすればよい。
【０１６０】
（第３の実施形態）
本発明の第３の実施形態として、消費電力の増加を抑えつつ、動作の高速化が図られたオペアンプの例を説明する。
【０１６１】
図４は、本実施形態のオペアンプの構成を示す回路図である。
【０１６２】
同図に示す本実施形態のオペアンプは、反転入力部ｉｎｎ（−側入力部）と非反転入力部ｉｎｐ（＋側入力部）とを有する差動増幅部２６と、互いにカレントミラーを構成し、ｐチャネル型トランジスタであるトランジスタＭ１，Ｍ２，Ｍ７と、ソースが電源電圧ＶＣＣを供給する電圧供給部に接続されたｐチャネル型のトランジスタＭ１１と、トランジスタＭ１１のスイッチングを制御するためのトランジスタＭ９，Ｍ１０と、ゲート電極が差動増幅部２６に、ソースがグランドにそれぞれ接続されたトランジスタＭ８とを備えている。ここで、トランジスタＭ８，Ｍ９，Ｍ１０はいずれもｐチャネル型トランジスタである。また、トランジスタＭ７及びトランジスタＭ１１のドレインと、トランジスタＭ８のドレイン、トランジスタＭ７のドレインとは互いに接続され、且つ出力部ＯＵＴに接続されている。
【０１６３】
また、差動増幅部２６は、トランジスタＭ２のドレインに接続されている。
そして、トランジスタＭ９及びトランジスタＭ１０は、それぞれ復帰時制御信号Ｐｏｆｆｐｒｅと復帰時制御信号Ｐｏｆｆｐｒｅの反転信号をゲート電極に受けてトランジスタＭ１１のスイッチングを制御している。
【０１６４】
なお、トランジスタＭ１，Ｍ２，Ｍ７，Ｍ１０の各ソースには電源電圧ＶＣＣが供給されている。
【０１６５】
一方、差動増幅部２６は、共にｐチャネル型トランジスタである１対のトランジスタＭ３，Ｍ４と、共にソースがグランドに接続され、互いのゲート電極が接続された一対のｎチャネル型トランジスタであるトランジスタＭ５，Ｍ６とから構成されている。そして、トランジスタＭ３のゲート電極には反転入力部ｉｎｎが接続され、トランジスタＭ４のゲート電極には非反転入力部ｉｎｐが接続されている。なお、トランジスタＭ２のドレインはトランジスタＭ３及びトランジスタＭ４のソースに接続されており、トランジスタＭ８のゲート電極はトランジスタＭ４のソース及びトランジスタＭ６のドレインに接続されている。
【０１６６】
また、トランジスタＭ８の電流駆動能力は他のトランジスタに比べて大きくなっており、トランジスタＭ７とトランジスタＭ１１の電流駆動能力の和は、トランジスタＭ８の電流駆動能力にほぼ等しくなっている。
【０１６７】
次に、本実施形態のオペアンプの動作を説明する。
【０１６８】
まず、電源回路の起動時（またはオフ状態からの復帰時）には、オペアンプのバイアス電流の入力部ｉｒｅｆから定電流が供給され、非反転入力部ｉｎｐには２．０Ｖ程度の正電圧が入力され、反転入力部ｉｎｎの電位は非反転入力部ｉｎｐと等しくなっている。また、復帰時制御信号Ｐｏｆｆｐｒｅは１水平周期期間のみローになっている。
【０１６９】
復帰時制御信号Ｐｏｆｆｐｒｅがローの際には、トランジスタＭ９がオンとなり、トランジスタＭ１０がオフとなるので、トランジスタＭ１１のゲート電極に電源電圧ＶＣＣが印加され、トランジスタＭ１１には電流ＩＭ１１が流れる。この状態では、トランジスタＭ１１はトランジスタＭ１，Ｍ２，Ｍ７と共にカレントミラーを構成する。
【０１７０】
この時、カレントミラーを構成するトランジスタＭ１，Ｍ２，Ｍ７には各トランジスタのサイズに比例した大きさの電流ＩＭ１，ＩＭ２，ＩＭ７がそれぞれ流れる。本実施形態では、例えば電流ＩＭ１，ＩＭ２，ＩＭ７が共に１μＡ、ＩＭ１１は１００μＡとする。
【０１７１】
このときのオペアンプの電流駆動能力は、トランジスタＭ７とトランジスタＭ１１の電流駆動能力の和によって決まる。なお、トランジスタの電流駆動能力は、そのサイズに比例する。
【０１７２】
一方、１水平周期期間の経過後は、復帰時制御信号Ｐｏｆｆｐｒｅがハイとなるので、トランジスタＭ９がオフ、トランジスタＭ１０がオンとなり、トランジスタＭ１１は動作を停止する。
【０１７３】
また、オペアンプの駆動中のトランジスタＭ８には電流が流れる。このトランジスタＭ８の電流駆動能力は電源の立ち下げ（正の電源回路では立ち上げ）の速度に関係する。
【０１７４】
次に、電源回路の駆動時には、引き続きバイアス電流の入力部ｉｒｅｆに定電流が供給され、非反転入力部ｉｎｐには２．０Ｖ程度の正電圧が入力され、反転入力部ｉｎｎの電圧は非反転入力部ｉｎｐへの入力電圧と等しくなる。また、復帰時制御信号Ｐｏｆｆｐｒｅはハイになっている。
【０１７５】
このため、トランジスタＭ１１の動作は停止しており、トランジスタＭ１，Ｍ２，Ｍ７にのみ各１μＡの電流が流れる。なお、このとき、オペアンプの正電圧方向の電流供給能力は、トランジスタＭ７の電流駆動能力のみによって決まる。
【０１７６】
以上のように、本実施形態のオペアンプでは、出力電圧を下げる方向（負電圧方向）に働くトランジスタＭ８の電流駆動能力が大きくなっているので、例えばオペアンプが負電圧を出力する場合、起動時に出力の立ち下がりが速やかになっている。しかも、電源回路の起動（オペアンプの立ち上げ時）から１水平周期期間の間は、トランジスタＭ１１をオンさせることにより電流供給能力が増強されている。そのため、従来のオペアンプで見られた起動直後の出力におけるリンギングが抑えられ、出力電圧を所望の電圧値に速やかに収束させることができる。その結果、本実施形態のオペアンプを用いて高速動作に適した液晶表示装置用の電源回路を作製することができる。
【０１７７】
加えて、起動時から一水平周期期間後からの消費電流は３μＡであるので、消費電力は従来のＡ級オペアンプとほぼ同じに抑えられている。また、回路構成はＡＢ級オペアンプなどと比べて単純であるので、回路面積も比較的小さくなっている。
【０１７８】
なお、本実施形態のオペアンプでは、トランジスタＭ７とＭ１１の電流駆動力の和がトランジスタＭ８の電流駆動力とほぼ等しくすることで、消費電力の削減と起動時の立ち下げ速度の向上とのバランスをとりつつ出力電圧のリンギングを抑えているが、トランジスタＭ１１の電流駆動能力をさらに高めてもリンギングを抑えることはできる。
【０１７９】
なお、本実施形態のオペアンプにおいて、回路を構成するトランジスタの導電型をすべて逆にすれば、正電圧を出力し、起動時の立ち上げ速度の速いオペアンプを作製することができる。
【０１８０】
以上のように、本実施形態のオペアンプは電源回路など、起動または終了のうちいずれか一方の高速性が求められる電源回路に好ましく用いられる。特に、液晶表示装置の電源回路に適している。
【０１８１】
なお、本実施形態のオペアンプには、電源電圧として６Ｖ以下のＶＣＣが供給されているが、チャージポンプ回路などの昇圧回路により２０Ｖ程度にまで昇圧された昇圧電圧ＶＧＧＣＰをオペアンプに供給する場合でも同様の効果が得られる。
【０１８２】
また、本実施形態の例ではトランジスタＭ１１を１水平周期期間のみ動作させたが、電源回路の起動時に任意の期間動作させてもよい。
【０１８３】
また、本実施形態のオペアンプではトランジスタＭ１１の制御をトランジスタＭ９、Ｍ１０を用いて行ったが、これ以外の制御手段を用いてもよい。
【０１８４】
（第４の実施形態）
本発明の第４の実施形態として、出力電圧に含まれるリップルの低減が図られた電源回路を説明する。
【０１８５】
まず、本発明に至る経緯を簡単に説明する。
【０１８６】
当初、本願発明者らは、出力電圧中に含まれるリップルを抑えてちらつきの少ない液晶表示装置を実現するため、図１６に示す従来の電源回路においてオペアンプ１０３のリップル低減能力を向上させることを試みた。しかしながら、このようなオペアンプは元のオペアンプに比べて面積の増加が著しく、チップサイズの著しい増大を招く結果となった。また、リップルを減衰させることはできたものの、発振防止用の抵抗１０９ａの抵抗値を数ＭΩ程度、コンデンサ１１１の容量値を数μＦ程度にする必要があり、抵抗値×容量値から求められる充電時間が数秒にもなってしまうことが判明した。
【０１８７】
そこで、本願発明者らは、回路の充電時間を実使用に耐えるレベルに抑えつつ、リップルを低減する方法を検討した。そして、種々の回路を検討した結果、オペアンプを２段重ねることでリップルを顕著に抑えつつ、充電時間も数十μ秒以下に抑えられることを見いだした。また、従来の回路構成のままでリップルの低減を図る場合に比べて回路面積を大幅に小さくできることも分かった。以下に、この構成を用いた具体的な電源回路について説明する。
【０１８８】
図５は、本実施形態の電源回路１を示す回路図である。同図に示すように、本実施形態の電源回路１は、従来の電源回路の出力部にもう１段オペアンプを追加している。
【０１８９】
すなわち、本実施形態の電源回路１は、第１のオペアンプ２９と、外部供給電源電圧または外部供給電源電圧から作られた基準電圧を昇圧して昇圧電圧ＶＧＧＣＰを第２のオペアンプ３１に供給するための昇圧回路２７と、第１のオペアンプ２９からの出力と接地電圧Ｖｓｓとが供給された第２のオペアンプ３１と、第２のオペアンプ３１の出力部に接続され、外部に電源電圧を供給するための出力端子３５とを備えている。ここで、基準電圧は例えば２．０Ｖ程度である。
【０１９０】
また、第１のオペアンプ２９及び第２のオペアンプ３１の出力は、共に負帰還されている。ここで、第１のオペアンプ２９の出力部と（−）側入力部との間には抵抗３２が設けられており、該（−）側入力部とグランドとの間には、抵抗３２に接続された抵抗３０が設けられている。抵抗３２と抵抗３０の抵抗値は、例えば、それぞれ１００ｋΩと１００ｋΩであり、第１のオペアンプ２９は入力電圧Ｖ１をより高い電圧Ｖ２にして出力する。この例では、Ｖ２＝２Ｖ１となっている。
【０１９１】
これに対し、第２のオペアンプ３１では入力電圧と出力電圧とが共にＶ３と等しくなっている。
【０１９２】
また、昇圧回路２７は、接地された外付けのコンデンサ３３が接続されている。なお、図示しないが、出力端子３５には発振を防止するための接地されたコンデンサが設けられている。このコンデンサの容量値は例えば１μＦである。このコンデンサと出力端子３５との間に発振防止用の抵抗を設けてもよい。
【０１９３】
本実施形態の電源回路１においては、第１のオペアンプ２９と第２のオペアンプ３１とを設けることにより、従来の電源回路に比べて出力中のリップルが著しく減衰している。例えば、１つのオペアンプにつきリップルを１／１０程度に減衰することができるので、本実施形態の電源回路１では、昇圧電圧に比べてリップルを１／１００程度にまで減衰することができる。このため、精度の高い電源電圧を外部回路に供給することができる。特に、液晶表示装置に用いる場合には、ちらつきが少ない、高精細の表示を可能にする。
【０１９４】
加えて、本実施形態の電源回路１では、充電時間が数ｍｓｅｃ以下に抑えられている。これは、第１のオペアンプ２９で入力電圧の増幅を行い、第２のオペアンプ３１では電圧の増幅を行わないため、抵抗３０、３２と外付けコンデンサとの分断が図られるからである。
【０１９５】
なお、第２のオペアンプ３１で帰還用の配線上に抵抗を設けて電圧の増幅を行う場合でも、従来に比べて増幅率を小さくできるので、外付けのコンデンサの容量値を小さくすることができる。
【０１９６】
さらに、本実施形態の電源回路１では、従来の回路構成でリップルの低減を図る場合に比べて、回路面積を小さくすることができる。なお、第２のオペアンプ３１は、第１のオペアンプ２９と同様の回路構成を有するものを用いることができる。このため、本実施形態の電源回路を液晶表示装置に用いる場合には、チップ面積を大きく増加させることなく高性能の表示を可能にできる。
【０１９７】
なお、本実施形態の電源回路１においてオペアンプを３段以上設けた場合には、リップルはさらに低減できるが、オペアンプを通すことによる動作の遅れを生じる。そのため、本実施形態で示したように、オペアンプを２段構成とすることが最も好ましい。
【０１９８】
なお、本実施形態で示したオペアンプの２段構造を図１に示すような抵抗を電源回路ＬＳＩ内部に設ける構造と組み合わせることで、部品点数を削減した高精度の電源回路を実現することができる。
【０１９９】
（第５の実施形態）
本発明の第５の実施形態として、多種類の電源回路を有する電源回路ＬＳＩにおいて、電源シーケンス制御を内部回路を用いて行なう例を説明する。
【０２００】
はじめに、本願発明者らが本発明に想到した経緯を説明する。
【０２０１】
従来の電源回路ＬＳＩでは、図２０，２１で示すような電源のシーケンス制御をソフトウェアで行っていた。そして、ソフトウェアによる制御でも、現時点の液晶表示装置に用いられる電源回路では実用上の問題はないものとの認識があった。
【０２０２】
これに対し、本願発明者らは、今後の液晶表示装置では電源のシーケンス制御が複雑化することと、これに伴ってソフトウェアが大規模になり、ソフトウェアの開発に時間を要するようになることを予見した。また、ソフトウェアが大規模になれば仕様ミス等が発生しやすくなることも予想した。
【０２０３】
この予想を基に多種類の電源回路の起動を制御するための起動制御回路を設けたところ、ソフトウェアを用いる場合に比べ予想以上に多くの利点があることが確かめられた。以下、本実施形態の電源回路の起動制御とその利点について、図を用いて説明する。
【０２０４】
図６は、複数種類の電源回路を有する本発明の電源回路ＬＳＩにおける信号の流れを示す図であり、図７は、本発明の電源回路ＬＳＩにおける起動時の制御信号及び出力電圧を示すタイミングチャート図である。
【０２０５】
図６に示すように、本実施形態の電源回路ＬＳＩは、電源回路Ａ，Ｂ，Ｃ，Ｄと、起動時に電源回路Ａ〜Ｄの立ち上げを制御する起動制御回路２５とを有している。この起動制御回路２５は、例えばカウンタ及びデコーダから構成される。
【０２０６】
次に、電源回路における信号の流れについて説明する。
【０２０７】
図６に示すように、まず、クロック信号ＣＬＫ及び起動用制御信号ＰＯＦＦが起動制御回路２５に入力される。ここで、起動用制御信号ＰＯＦＦは、電源の切断及び投入を伝達する信号であって、例えば外部電源の切断時またはパワーオフ時にハイ（Ｈｉｇｈ）、電源の駆動時にはロー（Ｌｏｗ）となる信号である。
【０２０８】
次に、起動制御回路２５は、カウンター用データ信号ＳＴＶ、クロック信号ＣＬＫ及び起動用制御信号ＰＯＦＦに応じて電源制御信号Ｐ１，Ｐ２，Ｐ３及びＰ４をそれぞれ電源回路Ａ，Ｂ，Ｃ，Ｄに出力する。カウンター用データ信号ＳＴＶは、クロック信号に比べ周期が著しく長くなっている。
【０２０９】
次いで、電源制御信号Ｐ１，Ｐ２，Ｐ３及びＰ４を受けた電源回路Ａ，Ｂ，Ｃ，Ｄのそれぞれは、出力電圧ＶＡ，ＶＢ，ＶＣ，ＶＤを外部回路に出力する。
【０２１０】
次に、本実施形態の電源回路の動作について説明する。
【０２１１】
まず、図７に示すように、外部電源の切断中またはパワーオフ中には、起動用制御信号ＰＯＦＦがハイになっており、電源制御信号Ｐ１〜Ｐ４はすべてハイになっている。このとき、電源回路は外部に電圧を供給しない。
【０２１２】
これに対し、電源回路の起動時に起動用制御信号ＰＯＦＦがローに変化すると、起動制御回路中のカウンタがカウンター用データ信号ＳＴＶ及びクロック信号をカウントし、デコーダが所定のタイミングで電源制御信号Ｐ１〜Ｐ４をハイからローに変化させる。この例では、電源制御信号Ｐ１〜Ｐ４は例えばクロック信号の立ち上がりに合わせて電源制御信号を立ち下げている。ここで、各電源回路の立ち上がりの時間差は１０ｍｓｅｃ〜２００ｍｓｅｃ程度であり、これはオペアンプの動作速度に比べて非常に長くなっている。
【０２１３】
以上の動作により、それぞれの電源回路は所定の順番及びタイミングで起動する。
【０２１４】
このように、本実施形態の電源回路ＬＳＩでは、従来はソフトウェアによって制御されていた多電源のシーケンス制御を起動制御回路によって行なうことにより、以下のような利点を有している。
【０２１５】
まず、第１の利点は、電源回路が起動する際に内部回路の保護がより確実に行えることである。つまり、起動制御回路２５では、ソフトウェアを用いる場合に比べ仕様ミスを低減することができる。これは、ハードウェアを用いる場合、電源回路の設計者が起動制御回路２５と電源回路とを併せて作製するため、電源回路とは別に開発するソフトウェアよりも仕様ミスを減らせることによる。
【０２１６】
ここで、起動制御回路による制御の例としては、高い電圧を出力する電源回路を低い電圧を出力する電源回路よりも後に立ち上げてＬＳＩ内部でのラッチアップを防いだりするような制御や、昇圧回路の出力が安定した後にオペアンプを起動するような制御などが挙げられる。特に、昇圧回路の出力が安定するのには数ｍｓｅｃの時間を要する上、出力が安定する前にオペアンプが起動すると発振を起こすおそれがあるので、オペアンプの立ち上げを制御することは重要である。
【０２１７】
次に、第２の利点は、液晶表示装置に用いる場合、画素などの表示部側素子をより確実に保護することができることである。ソフトウェアの場合、大規模化するとバグや仕様ミスが存在する確率が高まるが、起動制御回路を設けてしまえば誤動作の危険性を低減することができる。これによって、電源回路を最適な順番及びタイミングで立ち上げることができるので、画面表示の乱れを抑え、表示部側素子を保護することができる。
【０２１８】
また、必要に応じて適宜ソフトウェアを併用することもできる。この場合には、ソフトウェアを簡略化することができるので、電源のシーケンス制御を確実に行うことができる。
【０２１９】
なお、本実施形態の電源回路ＬＳＩは、液晶表示装置だけでなく、他種類の電源回路を必要とする各種機器に好ましく用いることができる。
【０２２０】
また、本実施形態で説明した起動制御回路では、カウンター用データ信号ＳＴＶが入力されていたが、このカウンター用データ信号ＳＴＶを用いずに、クロック信号ＣＬＫがカウンター用データ信号の機能を兼ねることもできる。
【０２２１】
（第６の実施形態）
本発明の第６の実施形態として、電池はずれなどの緊急事態の際に外部回路の誤作動を防止するための緊急ディスチャージ回路を備えた電源回路について説明する。
【０２２２】
本実施形態で説明する緊急ディスチャージ回路は、これまでに説明した実施形態に係る電源回路と同じ電源回路ＬＳＩ内に設けられることが多いが、別個のＬＳＩとして提供される場合もある。
【０２２３】
図８は、本実施形態の電源回路における緊急ディスチャージ回路を示す図であり、図９は、緊急ディスチャージモードにおける緊急ディスチャージ回路の動作を示す図であり、図１０は、緊急ディスチャージオフモードにおける緊急ディスチャージ回路の動作を示す図である。なお、以下の明細書では、本実施形態の電源回路における緊急ディスチャージ回路を「本実施形態の緊急ディスチャージ回路」と称する。
【０２２４】
図８に示すように、本実施形態の緊急ディスチャージ回路６０は、外部電源の意図しないダウンを感知して、電源電圧ＶＤＤがダウンする場合に緊急ディスチャージ信号を電源回路に出力する。この緊急ディスチャージ回路６０では、回路の前段部に電源電圧ＶＤＤが供給され、後段部に例えば２ＶＤＤに昇圧された昇圧電圧ＶＤＤ２が供給されている。また、緊急ディスチャージ回路６０には接地電圧も供給されている。
【０２２５】
本実施形態の緊急ディスチャージ回路６０には、通常動作時にセット信号が入力されており、該セット信号がハイ（入力電圧ＶＤＤ）の場合には外部電源が予期せぬダウンをした時に緊急ディスチャージ信号が電源回路に出力される緊急ディスチャージモードになっている（図９参照）。また、図１０に示すように、セット信号がロー（入力電圧は接地電圧ＧＮＤ）の場合には外部電源がダウンする際に緊急ディスチャージ信号は出力されない。
【０２２６】
より詳しくは、図９に示す緊急ディスチャージモードにおいては、通常動作時にセット信号としてハイ（ＶＤＤ）が入力され、出力部からは接地電圧が出力される。ここで、電源電圧ＶＤＤの供給が緊急事態により停止すると、入力部及び回路の前段部への電圧供給が停止する。しかしながら、昇圧電圧ＶＤＤ２は電源電圧ＶＤＤに比べて高いため、電源電圧ＶＤＤが低下した時点でも後段部の回路を駆動させるだけの電圧を保っている。そのため、緊急事態の発生時には後段部の回路が駆動することにより昇圧電圧ＶＤＤ２が出力部から出力される。これがディスチャージ信号として各出力回路に供給される。すると、電源回路の出力は順次オフし、表示部などに蓄積された電荷が放出される。その結果、本実施形態の緊急ディスチャージ回路６０を有する液晶表示装置の場合、周辺回路の誤作動が防止されているとともに、オフ残像の発生も抑えられている。なお、オフ残像とは、電源切断後の画面に残る残像のことである。
【０２２７】
図１１（ａ）は、緊急ディスチャージモードにおける通常終了時（パワーオフ時）の発生電圧及び入力電圧の変化を示す図であり、同図（ｂ）は、緊急終了時の発生電圧及び入力電圧を示す図である。ここで、発生電圧Ａ，Ｂは電源回路からの出力電圧の一例である。
【０２２８】
図１１（ａ）に示すように、緊急ディスチャージモードにおける通常終了時には、従来と同様に、電源回路内のディスチャージ回路が機能することにより、まず発生電圧Ａ，Ｂの出力が停止し、次いで入力電圧の入力も停止する。
【０２２９】
また、図１１（ｂ）に示すように、電池はずれなどによる緊急終了時では、緊急事態発生時Ｔ１から入力電圧が低下し始める。そして、入力電圧が所定値を下回った時点Ｔ２で緊急ディスチャージ回路から緊急ディスチャージ信号が出力され、電源回路からの発生電圧Ａ，Ｂの出力は共に停止する。このＴ２を以下では「緊急事態感知時」と呼ぶ。
【０２３０】
次に、図１０に示す緊急ディスチャージオフモードにおいては、通常動作時にセット信号としてロー（接地電圧ＧＮＤ）が入力され、出力部からは接地電圧が出力される。このモードにおいては、電源回路からの出力電圧及び電源回路への入力電圧の変化は従来の電源回路ＬＳＩと同様となる。
【０２３１】
すなわち、電源回路が通常終了する際にはディスチャージ回路の機能によってまず発生電圧が停止する。その後、入力電圧も停止する。
【０２３２】
これに対して、電源電圧ＶＤＤの供給が緊急事態により停止すると、入力部及び回路の前段部への電圧供給が停止する。この際にも出力部からは接地電圧ＧＮＤが出力され、緊急ディスチャージ信号は出力されない。
【０２３３】
このような緊急ディスチャージオフモードは必ずしも必要ではないが、外部回路の仕様が緊急ディスチャージモードに対応しない場合や、緊急ディスチャージに予期せぬ不具合が生じる際などに、緊急ディスチャージオフモードにすることによって不具合を生じずに機器を動作させることができる。
【０２３４】
次に、具体的な緊急ディスチャージ回路の構成例を示す。
【０２３５】
図１２は、本実施形態の緊急ディスチャージ回路の一例を示す回路図である。
【０２３６】
同図に示す緊急ディスチャージ回路は、入力電圧Ｖｉｎを受ける入力部と、入力部に接続されたインバータ６１，６９と、インバータ６１からの出力が入力されるインバータ６３及びＮＯＲゲート６７と、インバータ６３からの出力が入力され、ＮＯＲゲート６７と共に非同期ＳＲフリップフロップを構成するＮＯＲゲート６５と、該非同期ＳＲフリップフロップからの出力及びインバータ６９からの出力がそれぞれ入力されるＮＡＮＤゲート７１と、ＮＡＮＤゲート７１からの出力が入力されるインバータ７３と、インバータ７３からの出力及びＮＡＮＤゲート７１からの出力がそれぞれ入力され、緊急ディスチャージ信号Ｖｄｉｓを出力するためのレベルシフタ７５とを備えている。
【０２３７】
また、インバータ６１，６３には電源電圧ＶＤＤ及び接地電圧が供給され、ＮＯＲゲート６５，６７、インバータ６９、ＮＡＮＤゲート７１及びインバータ７３には、それぞれ昇圧電圧ＶＤＤＣＰ及び接地電圧が供給されている。また、発生電圧Ａ，Ｂはレベルシフタ７５に供給される。ここで、昇圧電圧ＶＤＤＣＰは図８〜１０中のＶＤＤ２のことである。
【０２３８】
このような回路構成によって、緊急事態の発生時にＶＤＤ２が供給される回路が動作し、緊急ディスチャージ信号が出力される。ただし、ここで示す回路は緊急ディスチャージ回路の一例であって、他の構成をとることもできる。
【０２３９】
また、本実施形態の緊急ディスチャージ回路は、電源電圧ＶＤＤ及び昇圧電圧ＶＤＤＣＰが負の場合でも同様に動作させることができる。なお、昇圧電圧ＶＤＤＣＰの絶対値は必ず電源電圧ＶＤＤの絶対値よりも大きくなっている。
【０２４０】
なお、本実施形態の緊急ディスチャージ回路は、液晶表示装置用の電源回路以外にも電池駆動の各種機器用の電源回路に用いることができる。
【０２４１】
なお、本実施形態の緊急ディスチャージ回路では、セット信号が電源電圧ＶＤＤが入力される場合に緊急ディスチャージモードになるようにしたが、電源電圧ＶＤＤが入力される場合に緊急ディスチャージオフモードになり、接地電圧が入力される場合に緊急ディスチャージモードになるように設計してもよい。
【０２４２】
（第７の実施形態）
本発明の第７の実施形態として、外部配線を帰還用配線として用いる電源回路を有する液晶表示装置について説明する。なお、本実施形態の液晶表示装置は、電源回路３７と電源回路に接続される電源供給用配線に特徴を有し、それ以外の部分は図１４に示す液晶表示装置と同様の構成を有しているので、ここでは特徴部分についてのみ説明する。
【０２４３】
図１３は、本実施形態の液晶表示装置のうち、電源回路ＬＳＩ及び表示データ出力ＬＳＩを示すブロック回路図である。
【０２４４】
同図に示すように、本実施形態の液晶表示装置は、昇圧電圧ＶＤＤＣＰ及び接地電圧Ｖｓｓが供給されたオペアンプ４１と、オペアンプ４１の出力部に接続された出力端子４３と、オペアンプ４１の（−）側入力部に接続された帰還用端子４５とを有する電源回路ＬＳＩ３７と、表示データ出力ＬＳＩ３９と、ガラス基板上に設けられ、電源回路ＬＳＩ３７と表示データ出力ＬＳＩ３９とを接続する配線とを備えている。
【０２４５】
両ＬＳＩ間を接続する配線は、電源回路ＬＳＩ３７からの電源電圧を表示データ出力ＬＳＩに供給するための電源供給配線５２と、電源供給配線５２から分岐して帰還用端子４５に接続する帰還用配線５４とを有している。また、電源供給配線５２上の抵抗４７及び帰還用配線５４上の抵抗４９は、各配線の配線抵抗を示したもので、素子が設けられているわけではない。
【０２４６】
また、電源供給配線５２には接地された平滑用（発振防止用）のコンデンサ５０が接続されている。
【０２４７】
なお、本実施形態の液晶表示装置において、電源回路ＬＳＩ３７及び表示データ出力ＬＳＩ３９はＣＯＧ実装され、両ＬＳＩ間を接続する配線の材料としては、例えばＩＴＯが用いられている。
【０２４８】
以上の構成によれば、オペアンプ４１の出力の負帰還がガラス基板上の配線を用いて行われることになる。ここで、オペアンプ４１の（＋）側入力部への入力電圧をＶ１とすると、イマジナリー・ショートにより（−）側入力部へも電圧Ｖ１が印加される。また、帰還用配線５４には電流が流れないので、配線抵抗の大きさに関係なく表示データ出力ＬＳＩ３９の入力端子に供給される電圧もＶ１となる。
【０２４９】
このため、電源回路ＬＳＩからの出力電圧は、配線抵抗が従来のＴＣＰ実装などに比べ高くなるＣＯＧ実装の場合にも、電圧降下されずに表示データ出力ＬＳＩに供給される。従って、電源回路ＬＳＩからの出力電圧に含まれるノイズは低減される。
【０２５０】
最近の液晶表示装置では、電源回路から周辺回路への供給電流が１０ｍＡ程度のこともあるが、本実施形態の液晶表示装置では、電源回路の出力がそのような小電流の場合でも精度の高い電圧を供給できる。
【０２５１】
また、電源回路が配線抵抗の影響を受けずに電圧を供給できるので、ＣＯＧ実装を用いた場合でも大電流を供給することができる。なお、（配線）抵抗４７及び（配線）抵抗４９の抵抗値は数Ω〜数ｋΩ以下であれば上述の効果が十分に得られる。
【０２５２】
このように、本実施形態の液晶表示装置は、配線抵抗が大きいため電源回路からの出力電圧にノイズがのりやすいというＣＯＧ実装の弱点を克服しているので、外部回路に高精度の電圧を供給でき、且つその製造コストも低減されている。
【０２５３】
また、図１３には電源回路ＬＳＩ３７と表示データ出力ＬＳＩ３９とを例にとって説明したが、表示データ出力ＬＳＩ以外の周辺回路と電源回路ＬＳＩとを接続する配線をオペアンプ４１の帰還用配線に用いる場合でも同様の効果が得られる。また、電源回路と他の周辺回路とを同一チップ上に集積化する場合にも有効である。
【０２５４】
なお、本実施形態の液晶表示装置では、周辺回路をＣＯＧ実装する例を示したが、これ以外の実装方法のものに適用することも可能である。
【０２５５】
また、液晶表示装置が、ガラス基板に代えて高分子からなるフィルム基板を用いるフレキシブルディスプレイの場合にも、本実施形態で説明した電源回路及び配線を適用することができる。
【０２５６】
また、本実施形態で説明した電源回路の構成を、第４の実施形態で説明したオペアンプの２段積みの構成とを組み合わせることで、さらに高精度の電源回路を実現できる。
【０２５７】
【発明の効果】
本発明の電源回路は、例えば、出力が負帰還されたオペアンプと、オペアンプの出力部に接続された発振防止用端子及び出力端子と、発振防止用端子とオペアンプの出力部との間に介設された抵抗とを備えている。このため、発振防止用端子を外部のコンデンサと接続する場合に、オペアンプの発振を防止し、且つ大電流を供給することが可能となっている。
【０２５８】
この他にも、本実施形態の電源回路及びこれを用いた液晶表示装置には、高精度の電圧を出力するための対策、あるいは省電力化、小面積化を図るための対策、あるいは起動時の電源シーケンス制御についての対策、または緊急事態の発生時にパネル側に蓄積された電荷をディスチャージするための対策が講じられているので、従来に比べて信頼性や性能が向上している。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電源回路を示す回路図である。
【図２】本発明の第２の実施形態に係る電源回路の構成を示す回路図である。
【図３】本発明の第２の実施形態の変形例に係る電源回路の構成を示す回路図である。
【図４】本発明の第３の実施形態に係るオペアンプの構成を示す回路図である。
【図５】本発明の第４の実施形態に係る電源回路を示す回路図である。
【図６】本発明の第５の実施形態に係る電源回路ＬＳＩにおける信号の流れを示す図である。
【図７】第５の実施形態に係る電源回路ＬＳＩにおける起動時の制御信号及び出力電圧を示すタイミングチャート図である。
【図８】本発明の第６の実施形態に係る緊急ディスチャージ回路を示す図である。
【図９】緊急ディスチャージモードにおける第６の実施形態に係る緊急ディスチャージ回路の動作を示す図である。
【図１０】緊急ディスチャージオフモードにおける第６の実施形態に係る緊急ディスチャージ回路の動作を示す図である。
【図１１】（ａ）は、第６の実施形態に係る緊急ディスチャージ回路の緊急ディスチャージモードにおける通常終了時の発生電圧及び入力電圧の変化を示す図であり、（ｂ）は、緊急終了時の発生電圧及び入力電圧を示す図である。
【図１２】第６の実施形態に係る緊急ディスチャージ回路の具体例を示す回路図である。
【図１３】本発明の第７の実施形態に係る液晶表示装置のうち、電源回路ＬＳＩ及び表示データ出力ＬＳＩを示すブロック回路図である。
【図１４】一般的な液晶表示装置の回路構成を示すブロック回路図である。
【図１５】従来の電源回路の一部を示す回路図である。
【図１６】従来の電源回路を示す回路図である。
【図１７】高電圧を出力する場合の従来の電源回路の構成を示す回路図である。
【図１８】従来の電源回路において、オペアンプの回路構成の一例を示す回路図である。
【図１９】従来の電源回路において、オペアンプの回路構成のさらに別の例を示す回路図である。
【図２０】複数種類の電源回路を有する従来の電源回路ＬＳＩにおける信号の流れを示す図である。
【図２１】従来の電源回路ＬＳＩにおける起動時の制御信号及び出力電圧を示すタイミングチャート図である。
【図２２】（ａ），（ｂ）は、それぞれ通常終了時の従来の電源回路において、入力電圧及び出力電圧の変化を示す図、及び電源回路ＬＳＩ及び機器の構成を概略的に示すブロック図であり、（ｃ），（ｄ）は、それぞれ緊急終了時の従来の電源回路において、入力電圧及び出力電圧の変化を示す図、及び電源回路ＬＳＩ及び機器の構成を概略的に示すブロック図である。
【図２３】（ａ）は、液晶表示装置における電源回路ＬＳＩ及び表示データ出力ＬＳＩの実装方法を説明するための図であり、（ｂ）は、（ａ）に示す領域Ａを拡大した図である。
【符号の説明】
１                  電源回路
３，４１            オペアンプ
５                  出力端子
７                  発振防止用端子
９                  抵抗
１０，１２          配線
１１，３３，５０    コンデンサ
１３，１６          節点
１５                入力部
１７                出力部
２０                可変抵抗
２１                トランジスタ
２３                ダイオード
２５                起動制御回路
２６                差動増幅部
２７                昇圧回路
２９                                第１のオペアンプ
３０，３２，４７，４９  抵抗
３１                第２のオペアンプ
３５，４３          出力端子
３７                電源回路ＬＳＩ
３９                表示データ出力ＬＳＩ
４５                帰還用端子
５２                電源供給配線
５４                帰還用配線
６０                緊急ディスチャージ回路
６１，６３，６９，７３  インバータ
６５，６７          ＮＯＲゲート
７１                ＮＡＮＤゲート
７５                レベルシフタ
【図１】
2004157580.tif 000003
【図２】
2004157580.tif 000004
【図３】
2004157580.tif 000005
【図４】
2004157580.tif 000006
【図５】
2004157580.tif 000007
【図６】
2004157580.tif 000008
【図７】
2004157580.tif 000009
【図８】
2004157580.tif 000010
【図９】
2004157580.tif 000011
【図１０】
2004157580.tif 000012
【図１１】
2004157580.tif 000013
【図１２】
2004157580.tif 000014
【図１３】
2004157580.tif 000015
【図１４】
2004157580.tif 000016
【図１５】
2004157580.tif 000017
【図１６】
2004157580.tif 000018
【図１７】
2004157580.tif 000019
【図１８】
2004157580.tif 000020
【図１９】
2004157580.tif 000021
【図２０】
2004157580.tif 000022
【図２１】
2004157580.tif 000023
【図２２】
2004157580.tif 000024
【図２３】
2004157580.tif 000025