(57)【要約】      （修正有）【課題】リークを防ぎつつ抵抗ばらつきの少ない安定したＣｏシリサイド形成が可能な半導体装置の製造方法及び半導体装置を提供する。【解決手段】基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサを配しゲート及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、シリサイド化する金属膜について、スパッタ温度を低くする方向に、かつスパッタ圧力を減圧する方向に、さらにターゲットの付いているカソード電極の電力を上げる方向に制御し、金属分子の運動エネルギーを上げるようにしてスパッタ形成する（処理Ｓ３）。キャップ金属膜を所定温度の熱処理を兼ねてスパッタ形成する（処理Ｓ４）。シリサイド層を形成する第１次熱処理工程、キャップ金属膜及び未反応の金属膜の部分を除去し、低抵抗のシリサイド層とする第２次熱処理工程を経る。【選択図】図１
2004319567.tif 000002
【特許請求の範囲】
【請求項１】
基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサを配しゲート及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、
前記シリサイド化する金属膜について、スパッタ温度を低くする方向に、かつスパッタ圧力を減圧する方向に、さらにターゲットの付いているカソード電極の電力を上げる方向に制御し、金属分子の運動エネルギーを上げるようにしてスパッタ形成する第１スパッタ工程と、
少なくとも前記金属膜上にキャップ金属膜を所定温度の熱処理を兼ねてスパッタ形成する第２スパッタ工程と、
前記キャップ金属膜が被覆された状態で熱処理し、シリサイド層を形成する第１次熱処理工程と、
前記キャップ金属膜及び未反応の前記金属膜の部分を除去する工程と、
前記シリサイド層をさらに低抵抗のシリサイド層とする第２次熱処理工程と、を具備したことを特徴とする半導体装置の製造方法。
【請求項２】
基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサを配しゲート及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、
前記シリサイド化のためのＣｏ膜を基板全面に、２００℃を越えない所定のスパッタ温度、かつ１４ｍＰａを越えない所定のスパッタ圧力、さらにＣｏターゲットの付いているカソード電極の電力を１０Ｗより下げない所定電力で制御し、Ｃｏ分子の運動エネルギーを上げるようにしつつスパッタ形成する第１スパッタ工程と、
少なくとも前記Ｃｏ膜上にキャップＴｉＮ膜を所定温度の熱処理を兼ねてスパッタ形成する第２スパッタ工程と、
前記キャップＴｉＮ膜が被覆された状態で熱処理し、シリサイド層を形成する第１次熱処理工程と、
前記キャップＴｉＮ膜及び未反応の前記Ｃｏ膜の部分を除去する工程と、
前記シリサイド層をさらに低抵抗のシリサイド層とする第２次熱処理工程と、を具備したことを特徴とする半導体装置の製造方法。
【請求項３】
前記請求項１または２記載の半導体装置の製造方法を用いて形成されたＭＯＳ型トランジスタ素子を有することを特徴とした半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、より微細化された半導体素子、特にシリサイド膜の形成工程を有する半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される半導体集積回路では、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のサリサイドプロセスが一般的になっている。サリサイドプロセスは、ＭＯＳＦＥＴのソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化するものであり、素子の寄生抵抗の低減がなされ、微細化と高速動作化に対応できる。
【０００３】
サリサイドプロセスは、次のように実現される。ＭＯＳＦＥＴとしてゲート電極はまずポリシリコンで形成される。ポリシリコンのゲート電極両側は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造、すなわちソース／ドレインの低濃度エクステンション領域を配するためのスペーサ（サイドウォール）が設けられる。スペーサはシリサイド化する際の分離領域になり、ゲート電極上部及びソース／ドレインのＳｉ基板上に自己整合的に高融点金属薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００４】
サリサイドプロセスに用いられる高融点金属としてＣｏの利用が知られている。Ｃｏの他、サリサイドプロセスに定評のある金属はＴｉ，Ｎｉ等が知られている。Ｃｏは、Ｎｉに比較して耐熱性に優れ、Ｔｉに比較して加工時の細線効果の影響が少ないことが判っている。
【０００５】
ＭＯＳＦＥＴにおけるサリサイドプロセスとしてＣｏを利用する方法を次に説明する。まず、ＭＯＳＦＥＴにおけるゲート電極のポリシリコン表面及びソース／ドレインのシリコン基板表面に形成された自然酸化膜を除去する。これはフッ酸系のウェットエッチング→純水洗浄等で達成する。続いてスパッタ装置にて１５０℃程度の雰囲気でＣｏを、連続して酸化防止用のキャップ金属膜としてＴｉＮをスパッタ堆積する。その後、第１次急速熱アニール工程（例えば５００℃、３０秒程度）を経てＣｏＳｉ化（Ｃｏ２Ｓｉも含む）する。これはスパッタ時に生成されるＣｏ２Ｓｉ（ダイコバルトモノシリサイド）がアニール後に主にＣｏＳｉ（コバルトモノシリサイド）に相変化するものである。次に、未反応のＴｉＮ、Ｃｏの除去後、第２次急速熱アニール工程（例えば８５０℃、３０秒程度）を経てＣｏＳｉ２（コバルトダイシリサイド）膜とし低抵抗のシリサイド層とする。
【０００６】
【発明が解決しようとする課題】
上記従来の条件では、スパッタ工程の前処理である自然酸化膜の除去を確実に行わないと、第１次急速熱アニール工程時において均一なＣｏ２Ｓｉ化ができなくなる。そうなると、アニール後のＣｏＳｉ化またはＣｏＳｉ２化にばらつきが生じてしまい、リーク、抵抗ばらつきの少ないＣｏシリサイド層が安定して形成できない。自然酸化膜の除去を確実にするために、長いウェットエッチング時間をとろうとすると、素子分離膜（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）もエッチングされ、形成する素子に影響が生じるのでウェットエッチング時間も十分に長くできない。
【０００７】
本発明は上記のような事情を考慮してなされたもので、リークを防ぎつつ抵抗ばらつきの少ない安定したＣｏシリサイド形成が可能な半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサを配しゲート及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、前記シリサイド化する金属膜について、スパッタ温度を低くする方向に、かつスパッタ圧力を減圧する方向に、さらにターゲットの付いているカソード電極の電力を上げる方向に制御し、金属分子の運動エネルギーを上げるようにしてスパッタ形成する第１スパッタ工程と、少なくとも前記金属膜上にキャップ金属膜を所定温度の熱処理を兼ねてスパッタ形成する第２スパッタ工程と、前記キャップ金属膜が被覆された状態で熱処理し、シリサイド層を形成する第１次熱処理工程と、前記キャップ金属膜及び未反応の前記金属膜の部分を除去する工程と、前記シリサイド層をさらに低抵抗のシリサイド層とする第２次熱処理工程と、を具備したことを特徴とする。
【０００９】
上記本発明に係る半導体装置の製造方法によれば、第１スパッタ工程において、スパッタ温度を低くする方向にすることで部分的なシリサイド化が抑制され、均一な金属膜の成膜が可能である。その反面、低温スパッタのため自然酸化膜の影響を受けやすくなる。そこで、スパッタ圧力を減圧する方向に、さらにターゲットの付いているカソード電極の電力を上げる方向に制御して、スパッタ金属の分子運動エネルギーを上げるよう作用させ、自然酸化膜の影響を受け難いスパッタを実現する。さらに、第２スパッタ工程は所定温度の熱処理を兼ねており、金属膜の安定したシリサイド化に寄与する。
【００１０】
本発明に係るより好ましい実施態様としての半導体装置の製造方法は、基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサを配しゲート及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、前記シリサイド化のためのＣｏ膜を基板全面に、２００℃を越えない所定のスパッタ温度、かつ１４ｍＰａを越えない所定のスパッタ圧力、さらにＣｏターゲットの付いているカソード電極の電力を１０Ｗより下げない所定電力で制御し、Ｃｏ分子の運動エネルギーを上げるようにしつつスパッタ形成する第１スパッタ工程と、少なくとも前記Ｃｏ膜上にキャップＴｉＮ膜を所定温度の熱処理を兼ねてスパッタ形成する第２スパッタ工程と、前記キャップＴｉＮ膜が被覆された状態で熱処理し、シリサイド層を形成する第１次熱処理工程と、前記キャップＴｉＮ膜及び未反応の前記Ｃｏ膜の部分を除去する工程と、前記シリサイド層をさらに低抵抗のシリサイド層とする第２次熱処理工程と、を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、Ｃｏは微細加工、低抵抗化に適し、ＴｉＮは酸化に対するバリア性に富む。第１スパッタ工程において、Ｃｏ膜のスパッタ温度が２００℃を越えない所定のスパッタ温度にされることで、部分的なシリサイド化が抑制され、均一なＣｏ膜の成膜が可能である。その反面、低温スパッタのため自然酸化膜の影響を受けやすくなる。そこで、スパッタ圧力を減圧下、好ましくは１４ｍＰａを越えない所定のスパッタ圧力に、さらにターゲットの付いているカソード電極の電力を上げ、１０Ｗより下げないように制御する。このようにしてＣｏ分子の運動エネルギーを上げるよう作用させ、自然酸化膜の影響を受け難いスパッタを実現する。さらに、第２スパッタ工程はキャップＴｉＮ膜を所定温度の熱処理を兼ねて成膜されるので、Ｃｏ膜の安定したシリサイド化に寄与する。
【００１２】
本発明に係る半導体装置は、半導体装置の製造方法を用いて形成されたＭＯＳ型トランジスタ素子を有することを特徴としている。安定したシリサイド層を配し、抵抗ばらつきの少ない高信頼性の素子を有する半導体装置が実現される。
【００１３】
【発明の実施の形態】
図１は、本発明の一実施形態に係る半導体装置の製造方法の要部を示す流れ図である。処理Ｓ１として、少なくとも半導体基板上にソース／ドレインの低濃度エクステンション領域を有するスペーサ（サイドウォール）が設けられたＭＯＳＦＥＴを形成する。
処理Ｓ２では、自然酸化膜除去のためのウェットエッチング工程を経る。これはフッ酸系のウェットエッチング→純水洗浄等で達成する。ウェットエッチングはＳＴＩ等の素子分離領域が局部的に損なわれるような悪影響のない時間を選択する。
次に、処理Ｓ３では、スパッタ装置を利用してシリサイド化のための金属膜を形成する。この実施形態では、シリサイド化する金属膜について、スパッタ温度を低くする方向に、かつスパッタ圧力を減圧する方向に、さらにターゲットの付いているカソード電極の電力を上げる方向に制御し、金属分子の運動エネルギーを上げるようにしてスパッタ形成する（第１スパッタ工程）。
さらに、処理Ｓ４において、同一のスパッタ装置内で真空を維持しつつ酸化防止用のキャップ金属膜を形成する（第２スパッタ工程）。このとき、少なくとも処理Ｓ３でスパッタした金属膜上への所定温度の熱処理を兼ねる。これにより、半導体基板がスパッタ装置から外部へ搬出される前にシリサイド層をある程度安定させる。
処理Ｓ５では、キャップ金属膜が被覆された状態での第１次熱処理工程を導入する。これにより、暫定的なシリサイド層を形成する。
処理Ｓ６では、ウェットエッチング技術を用いて、キャップ金属膜及び未反応の金属膜の部分を除去する。
処理Ｓ７では、第２次熱処理工程を実施する。これにより、上記シリサイド層をさらに低抵抗の安定なシリサイド層とする。
【００１４】
上記実施形態の方法によれば、処理Ｓ３の第１スパッタ工程において、スパッタ温度を低くする方向にすることで部分的なシリサイド化が抑制され、均一な金属膜の成膜が可能である。その反面、低温スパッタのため自然酸化膜の影響を受けやすくなる。そこで、スパッタ圧力を減圧する方向に、さらにターゲットの付いているカソード電極の電力を上げる方向に制御して、スパッタ金属の分子運動エネルギーを上げるよう作用させ、自然酸化膜の影響を受け難いスパッタを実現する。さらに、処理Ｓ４の第２スパッタ工程は所定温度の熱処理を兼ねており、金属膜の安定したシリサイド化に寄与する。その後、処理Ｓ５〜Ｓ７を経ることにより、リークの少ない抵抗ばらつきの少ない金属シリサイドが安定して形成される。
【００１５】
図２〜図５は、それぞれ本発明の一実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。
図２に示すように、所定の不純物濃度で構成されるＳｉ基板１１の素子領域におけるチャネル領域上に、ゲート酸化膜１２、ポリシリコン層を順次形成してゲート電極１３をパターニングする。その後、ゲート電極１３を後酸化（熱酸化）し、ゲート電極１３の領域をマスクに、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域１４を不純物イオン注入により形成する。
【００１６】
次に、ＣＶＤ法によりゲート電極１３上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ１５を形成する。次に、ゲート電極１３の領域及びスペーサ１５をマスクにしてソース／ドレインの高濃度領域１６を不純物イオン注入により形成する。その後、フッ酸系のウェットエッチング→純水洗浄等を実施し、自然酸化膜の除去をする。ウェットエッチングはＳＴＩ等の素子分離領域が局部的に損なわれるような悪影響のない時間を選択する。
【００１７】
次に、図３に示すように、ゲート電極１３上部及びソース／ドレインの高濃度領域１６を覆うように全面にシリサイド化に寄与する金属膜１８を堆積する。金属膜１８は例えばＣｏであり、スパッタ法を利用して堆積する（第１スパッタ工程）。すなわち、Ｃｏをターゲット電極とする真空チャンバー内でＡｒ（アルゴン）ガスを供給しプラズマを発生させ、Ｃｏのスパッタ現象を現出することにより達成する。このときのＣｏスパッタ温度は２００℃以下、例えば１５０℃とし、スパッタ圧力は６〜１４ｍＰａの間になるよう制御し、さらに、Ｃｏターゲットの付いているカソード電極の電力を１０Ｗ程度と高く設定する。金属膜（Ｃｏ）１８の厚みは、後にソース／ドレインの高濃度領域１６に形成されるシリサイド層の厚みに大きく影響する。そこで、スパイキングなどジャンクションリークの原因を与えないよう厚さを制御することが重要である。
【００１８】
さらに連続して、金属膜（Ｃｏ）１８上に耐酸化性のキャップ金属膜１９を被覆する。キャップ金属膜１９は例えばＴｉＮであり、スパッタ法を利用して堆積する（第２スパッタ工程）。金属膜（Ｃｏ）１８形成時と同一のスパッタ装置内で真空を維持しつつＴｉをターゲット電極とするチャンバー内に移行する。Ｎ２（窒素）ガスを供給しプラズマを発生させ、Ｔｉのスパッタ現象を現出することにより達成する。このキャップ金属膜（ＴｉＮ）１９により、後でシリサイド層を形成する熱工程へ移行するまでＣｏ表面が酸化されないようにする。
【００１９】
なお、このキャップ金属膜（ＴｉＮ）１９のスパッタ温度は３００℃〜４００℃にすることが望ましい。これにより、金属膜（Ｃｏ）１８上に所定温度の熱処理を兼ね、スパッタ装置からこの基板１１を外部に搬出する前にシリサイド層（Ｃｏ２Ｓｉ）をある程度安定させる。
【００２０】
次に、図４に示すように、上記構成に対するシリサイド化を促す熱処理、いわゆる第１次急速熱アニール工程を経る。これは、４００〜６００℃のうち選択されたアニール温度（例えば５００℃程度）で３０秒くらいの熱処理（ランプアニール）である。これにより、少なくともゲート電極１３上部及びソース／ドレイン領域１６上部にはシリサイド層２０が形成される。
【００２１】
次に、図５に示すように、未反応の金属、すなわち金属膜（ＴｉＮ）１９及び金属膜（Ｃｏ）１８の不要な膜が除去される。シリサイド層２０は高抵抗のＣｏＳｉ膜（Ｃｏ２Ｓｉ膜も含む）で構成される。上記の不要な膜の除去工程はウェットエッチングであり、基板１１は例えばアンモニア＋過酸化水素水を含む溶液（ＲＣＡ洗浄でいうＳＣ−１）に所定時間漬浸される。その後、洗浄及び乾燥を経て、ウェハは例えば塩酸＋過酸化水素水を含む溶液（ＲＣＡ洗浄でいうＳＣ−２）に所定時間漬浸される。その後、基板１１は洗浄及び乾燥される。
【００２２】
その後、再度アニール処理する（第２次急速熱アニール工程の実施）。これは、８００〜９００℃のうち選択されたアニール温度（例えば８５０℃程度）で３０秒くらいの熱処理（ランプアニール）である。これにより、シリサイド層２０を安定した低抵抗のシリサイド層（ＣｏＳｉ２膜）２１に変える。
【００２３】
上記実施形態の方法によれば、Ｃｏは微細加工、低抵抗化に適し、ＴｉＮは酸化に対するバリア性に富む。第１スパッタ工程において、Ｃｏ膜１８のスパッタ温度が２００℃を越えない所定のスパッタ温度にされることで、部分的なシリサイド化が抑制され、均一なＣｏ膜１８の成膜が可能である。その反面、低温スパッタのため自然酸化膜の影響を受けやすくなる。そこで、スパッタ圧力を減圧下、好ましくは１４ｍＰａを越えない所定のスパッタ圧力に、さらにターゲットの付いているカソード電極の電力を上げ、１０Ｗより下げないように制御する。このようにしてＣｏ分子の運動エネルギーを上げるよう作用させ、自然酸化膜の影響を受け難いスパッタを実現する。さらに、第２スパッタ工程はキャップＴｉＮ膜を所定温度の熱処理を兼ねて成膜されるので、Ｃｏ膜１８の安定したシリサイド化に寄与する。
【００２４】
以上説明したように本発明によれば、自然酸化膜除去を確実にするためウェットエッチングを過剰にせずとも問題解決ができる。すなわち、スパッタ温度を低くして部分的なシリサイド化を抑えて成膜を均一化する。かつ、スパッタ圧力を減圧すると共にターゲットの付いているカソード電極の電力を上げるように制御して、スパッタ金属の分子運動エネルギーを上げることで、自然酸化膜の影響を大きく受けないようなスパッタ形成工程が達成できる。このような製造方法を用いて形成されたＭＯＳ型トランジスタ素子を有することで、安定したシリサイド層を配し、抵抗ばらつきの少ない高信頼性の素子を有する半導体装置が実現される。この結果、リークを防ぎつつ抵抗ばらつきの少ない安定したＣｏシリサイド形成が可能な半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の製造方法の要部を示す流れ図。
【図２】一実施形態で半導体装置の製造方法を工程順に示す第１断面図。
【図３】図２に続く第２の断面図。
【図４】図３に続く第３の断面図。
【図５】図４に続く第４の断面図。
【符号の説明】
Ｓ１〜Ｓ７…処理ステップ、１１…Ｓｉ基板、１２…ゲート酸化膜、１３…ゲート電極、１４…ソース／ドレイン領域（低濃度領域）１５…スペーサ（サイドウォール）１６…ソース／ドレイン領域（高濃度領域）、１８…金属膜（Ｃｏ）、１９…キャップ金属膜（ＴｉＮ）、２０，２１…シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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