(57)【要約】【課題】工程数を削減することが可能な半導体装置の製造方法及び温度特性の良好な半導体装置を提供する。【解決手段】シリコン基板中及び／又はポリシリコン膜中の第１の領域及び第２の領域に、第１導電型の不純物を注入する工程と、第２の領域及び第３の領域に、第２導電型の不純物を注入する工程と、熱処理により、自己整合的に第２の領域における膜厚が厚くなるよう、シリコン基板上に酸化膜を形成する工程と、酸化膜を略均一に除去することにより、第１の領域および第３の領域上の酸化膜を完全に除去するとともに、第２の領域上に酸化膜を残す工程と、第１の領域及び第３の領域上に、自己整合的にシリサイド膜を形成する工程を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコン基板中及び／又はポリシリコン層中の第１の領域及び第２の領域に、第１導電型の不純物を注入する工程と、
前記第２の領域及び第３の領域に、第２導電型の不純物を注入する工程と、
熱処理により、自己整合的に第２の領域における膜厚が厚くなるよう、前記シリコン基板上に酸化膜を形成する工程と、
前記酸化膜を略均一に除去することにより、前記第１の領域および前記第３の領域上の酸化膜を完全に除去するとともに、前記第２の領域上に酸化膜を残す工程と、
前記第１の領域及び前記第３の領域上に、自己整合的にシリサイド膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記シリサイド膜を形成する工程は、
全面に金属膜を形成する工程と、
熱処理により、前記金属膜と、前記シリコン基板及び／又は前記ポリシリコン層を反応させ、反応膜を形成する工程と、
未反応の前記金属膜を除去する工程と、
熱処理により前記反応膜を成長させる工程を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
シリコン基板中及び／又はポリシリコン層中に、
第１導電型領域と第２導電型領域と、これらの領域上に形成されるシリサイド層を有する低抵抗領域と、
第１及び第２導電型不純物の重複注入領域からなる高抵抗領域と、
を備えることを特徴とする半導体装置。
【請求項４】
前記高抵抗領域上にシリコン酸化膜が形成されていることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリサイド層、抵抗素子を備えた半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
近年、ロジック、メモリーなど半導体装置の素子領域において、配線層など低抵抗領域である不純物拡散領域表面やゲートポリシリコン表面に、シリサイド層が用いられている。図６に示すように、シリコン基板１１中の埋め込み素子分離領域１２によりそれぞれ分離されたＮ型領域１３、１３’、Ｐ型領域１４上にシリサイド層１５が形成され、低抵抗領域を形成している。そして、これらの領域間には、抵抗素子となる高抵抗領域とシリコン酸化膜１７が形成されている。
【０００３】
このような低抵抗領域、高抵抗領域を備えた半導体装置は以下のように形成される。先ず、図７（ａ）に示すように、シリコン基板１１に埋め込み素子領域１２を形成する。次に図７（ｂ）に示すように、ホトレジストを塗布し、写真蝕刻法（以下ＰＥＰ：Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ）によりパターニングして第１のマスク１９を形成した後、イオン注入法によりＮ型不純物をシリコン基板に注入し、不純物濃度が５Ｅ＋１５  ｉｏｎｓ／ｃｍ２のＮ型領域１３、１３’を形成し、第１のマスク１９をアッシング法とＷｅｔ処理で除去する。そして図７（ｃ）に示すように、同様にして第２のマスク１９’を形成した後、イオン注入法によりＰ型不純物をシリコン基板に注入し、不純物濃度が４Ｅ＋１５  ｉｏｎｓ／ｃｍ２のＰ型領域１４を形成し、第２のマスク１９’を同様にして除去する。
【０００４】
次に、図８（ａ）に示すように、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により、Ｎ２雰囲気、１０００℃、１０ｓｅｃにて熱処理を施し、Ｎ型領域１３、Ｐ型領域１４中の不純物を十分に拡散させた後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ）法により厚さ４０ｎｍのシリコン酸化膜１７’を形成する。そして、同様にして図８（ｂ）に示すように、第３のマスク１９”を形成し、図８（ｃ）に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりシリコン酸化膜１７’をエッチングする（シリコン酸化膜１７）。
【０００５】
次に、図９（ａ）に示すように、第３のマスク１９”を同様にして除去する。そして、図９（ｂ）に示すように、スパッタ法により厚さ１５ｎｍのコバルト膜２０を形成する。そしてＲＴＡにより、Ｎ２雰囲気、４５０℃、６０ｓｅｃの熱処理にて熱処理を施し、コバルト膜２０とシリコン基板１１との反応膜を形成する。このとき、シリコン基板と接触していない領域にはコバルトとの反応膜は形成されることはない。そして、図９（ｃ）に示すように、Ｗｅｔ処理により未反応のコバルト膜を除去し、反応膜を十分成長させるために、ＲＴＡにより、Ｎ２雰囲気、８００℃、３０ｓｅｃの熱処理を施し、低抵抗領域となるシリサイド層１５を形成する。
【０００６】
【発明が解決しようとする課題】
このような製造工程においては、シリコン酸化膜のＰＥＰ、ＲＩＥ法によるパターニング工程を要し、工期上、コスト上の問題となっていた。
【０００７】
また、一方で、半導体素子の高性能化に伴い、信頼性向上の観点から抵抗素子の温度特性についても改善を要していた。
【０００８】
そこで、本発明は、従来の欠点を取り除き、工期の短縮、プロセスコストの削減が可能な半導体装置の製造方法、及び温度特性の良好な半導体装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、シリコン基板中及び／又はポリシリコン層中の第１の領域及び第２の領域に、第１導電型の不純物を注入する工程と、第２の領域及び第３の領域に、第２導電型の不純物を注入する工程と、熱処理により、自己整合的に第２の領域における膜厚が厚くなるよう、シリコン基板上に酸化膜を形成する工程と、酸化膜を略均一に除去することにより、第１の領域および第３の領域上の酸化膜を完全に除去するとともに、第２の領域上に酸化膜を残す工程と、第１の領域及び第３の領域上に、自己整合的にシリサイド膜を形成する工程を備えることを特徴とするものである。
【００１０】
また、本発明の半導体装置の製造方法においては、シリサイド膜を形成する工程は、全面に金属膜を形成する工程と、熱処理により、金属膜と、シリコン基板及び／又はポリシリコン層を反応させ、反応膜を形成する工程と、未反応の金属膜を除去する工程と、熱処理により反応膜を成長させる工程を備えることを特徴としている。
【００１１】
さらに、本発明の半導体装置は、シリコン基板中及び／又はポリシリコン層中に、第１導電型領域と第２導電型領域と、これらの領域上に形成されるシリサイド層を有する低抵抗領域と、第１及び第２導電型不純物の重複注入領域からなる高抵抗領域と、を備えることを特徴とするものである。
【００１２】
また、本発明の半導体装置においては、高抵抗領域上にシリコン酸化膜が形成されていることを特徴としている。
【００１３】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
【００１４】
図１に、本発明に係る半導体装置を示す。図に示すように、シリコン基板１中の埋め込み素子分離領域２により分離されたＮ型領域３、Ｐ型領域４上に低抵抗領域となるシリサイド層５が形成されており、これらの領域間にはＮ型、Ｐ型の不純物が注入され、高抵抗領域となる重複領域６が形成されており、重複領域６上には、シリコン酸化膜７が形成されている。
【００１５】
このような低抵抗領域、高抵抗領域を備えた半導体装置は以下のように形成される。先ず、図２（ａ）に示すように、シリコン基板１に埋め込み素子領域２を形成する。次に図２（ｂ）に示すように、ホトレジストを塗布し、ＰＥＰによりパターニングして、開口部８を有する第１のマスク９を形成する。そして、イオン注入法により不純物濃度が５Ｅ＋１５  ｉｏｎｓ／ｃｍ２となるようにＮ型不純物をシリコン基板１に注入し、第１のマスク９をアッシング法とＷｅｔ処理で除去する。次いで図２（ｃ）に示すように、同様にして、開口部８’を有する第２のマスク９’を形成する。そして、イオン注入法により不純物濃度が４Ｅ＋１５  ｉｏｎｓ／ｃｍ２となるようにＰ型不純物をシリコン基板１に注入し、Ｎ型領域３、Ｐ型領域４、重複領域６を形成し、第２のマスク９’を同様にして除去する。
【００１６】
次に、図３（ａ）に示すように、ＲＴＡにより、Ｏ２雰囲気、１０００℃、１０ｓｅｃにて熱処理を施し、Ｎ型領域、Ｐ型領域中の不純物を十分に拡散させるとともに、シリコン酸化膜７’を形成する。このとき、シリコン酸化膜７’の膜厚は、Ｎ型領域３及びＰ型領域４上においては、４．０ｎｍ以下となるのに対し、重複領域６上においては、酸化が促進されるため６．５ｎｍとなり、自己整合的に厚膜化される。これは、図４に示すように、シリコン基板中への不純物注入条件により、熱酸化膜の形成速度が異なるためで、Ｎ型、Ｐ型の不純物を重複して注入したとき、それぞれ単独に注入したときよりも、明らかにシリコン酸化膜が厚く形成されていることがわかる。
【００１７】
次に、図３（ｂ）に示すように、希フッ酸溶液（ＨＦ：Ｈ２Ｏ＝１：２００）によるＷｅｔ処理を施し、シリコン酸化膜７’を５．０ｎｍエッチング除去する。このとき、Ｎ型領域３及びＰ型領域４上においては、シリコン酸化膜は完全に除去されるが、重複領域６上においては、シリコン酸化膜が１．５ｎｍ残存（シリコン酸化膜７）する。
【００１８】
次に、図５（ａ）に示すように、スパッタ法により厚さ１５ｎｍのコバルト膜１０を形成する。そしてＲＴＡにより、Ｎ２雰囲気、４５０℃、６０ｓｅｃの熱処理にて熱処理を施し、コバルト膜１０とシリコン基板１との反応膜を形成する。このとき、シリコン酸化膜７の形成されている重複領域６上など、シリコン基板と接触していない領域には、コバルトとの反応膜は形成されることはない。そして、図５（ｂ）に示すように、Ｗｅｔ処理により未反応のコバルト膜１０’を除去し、反応膜を十分成長させるために、ＲＴＡにより、Ｎ２雰囲気、８００℃、３０ｓｅｃの熱処理を施し、低抵抗領域となるシリサイド層５を形成する。
【００１９】
ここで、さらに重複領域６（高抵抗領域）上の酸化膜を除去してもよい。
【００２０】
尚、シリサイド層を形成する金属としては、実施形態で用いられたＣｏの他Ｔｉ、Ｎｉ、Ｐｔを用いることができる。
【００２１】
また、本実施形態においてはシリコン基板中に各領域を形成したが、ゲート配線などポリシリコン層中に形成することも可能である。その場合、ゲートポリシリコン中に同様に不純物を注入し、シリサイド層を形成すればよい。
【００２２】
このようにして、シリコン基板中に高抵抗領域と低抵抗領域を形成する際の工程数を削減することが可能となる。また、高抵抗領域においては、Ｎ型、Ｐ型の不純物が重複注入され、温度の上昇に従い抵抗が増大するＮ＋領域と、抵抗が低下するＰ＋領域の特性が相殺される。すなわち、重複注入領域は、Ｎ−或いはＰ−となるため、抵抗の温度依存性が小さくなり、温度特性を向上させることが可能となる。
【００２３】
【発明の効果】
本発明によれば、工程数を削減することが可能な半導体装置の製造方法及び温度特性の良好な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す図。
【図２】本発明の半導体装置の製造方法を示す図。
【図３】本発明の半導体装置の製造方法を示す図。
【図４】シリコン基板中への不純物注入条件と熱酸化膜厚の関係を示す図。
【図５】本発明の半導体装置の製造方法を示す図。
【図６】従来の半導体装置を示す図。
【図７】従来の半導体装置の製造方法を示す図。
【図８】従来の半導体装置の製造方法を示す図。
【図９】従来の半導体装置の製造方法を示す図。
【符号の説明】
１、１１  半導体基板
２、１２  埋め込み素子分離領域
３、１３  Ｎ型領域
４、１４  Ｐ型領域
５、１５  シリサイド配線層
６、１６  重複領域
７、７’、１７、１７’  シリコン酸化膜
８、８’  開口部
９、９’、１９、１９’、１９”  マスク
１０、２０  コバルト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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