(57)【要約】【課題】動作速度を向上できる不揮発性半導体記憶装置を提供すること。【解決手段】フラッシュメモリ１０は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタＭＴと、電流経路の一端が前記第１ＭＯＳトランジスタＭＴの電流経路の一端に接続された第２ＭＯＳトランジスタＳＴとを含む複数のメモリセルＭＣと、それぞれに複数の前記メモリセルＭＣの第１ＭＯＳトランジスタＭＴの電流経路の他端が接続された複数のローカルビット線ＬＢＬと、複数の前記ローカルビット線ＬＢＬを共通接続するグローバルビット線ＷＧＢＬ、ＲＧＢＬと、前記ローカルビット線ＬＢＬと前記グローバルビット線ＷＧＢＬ、ＲＧＢＬとを接続する第１スイッチ素子ＳＥＬと、前記グローバルビット線ＷＧＢＬに接続され、前記メモリセルＭＣへの書き込みデータを保持する保持回路６０とを具備する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、電流経路の一端が前記第１ＭＯＳトランジスタの電流経路の一端に接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、
それぞれに複数の前記メモリセルの第１ＭＯＳトランジスタの電流経路の他端が接続された複数のローカルビット線と、
複数の前記ローカルビット線を共通接続するグローバルビット線と、
前記ローカルビット線と前記グローバルビット線とを接続する第１スイッチ素子と、
前記グローバルビット線に接続され、前記メモリセルへの書き込みデータを保持する保持回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の前記メモリセルの前記制御ゲートを共通接続するワード線を更に備え、
書き込み動作は、同一の前記ワード線に接続された複数のメモリセルに対して同時に行われる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含む複数のメモリセルと、
複数の前記メモリセルの前記制御ゲートを共通接続するワード線と、
それぞれに複数の前記メモリセルの第１ＭＯＳトランジスタの電流経路の一端が接続された複数のローカルビット線と、
複数の前記ローカルビット線を共通接続するグローバルビット線と、
前記ローカルビット線と前記グローバルビット線とを接続する第１スイッチ素子と、
前記グローバルビット線に接続され、前記メモリセルへの書き込みデータを保持する保持回路と
を具備し、書き込み動作が、前記電荷蓄積層に対するＦＮトンネリングによる電子の授受によって行われ、且つ同一のワード線に接続された複数のメモリセルに対して同時に行われる
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、前記第１ＭＯＳトランジスタの電流経路の他端に接続された電流経路の一端を有する第２ＭＯＳトランジスタを更に備える
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルへのデータの書き込みは、ＦＮトンネリングによる前記電荷蓄積層への電子の授受によって行う
ことを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項６】
前記グローバルビット線は、書き込み用グローバルビット線と読み出し用グローバルビット線とを含み、
前記第１スイッチ素子は、前記書き込み用グローバルビット線と前記ローカルビット線とを接続する第２スイッチ素子と、前記読み出し用グローバルビット線と前記ローカルビット線とを接続する第３スイッチ素子とを含み、
前記保持回路は、前記書き込み用グローバルビット線に接続され、
前記読み出し用グローバルビット線に接続され、読み出しデータを増幅するセンスアンプを更に備える
ことを特徴とする請求項１乃至５いずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記第３スイッチ素子は、前記ローカルビット線に接続された電流経路の一端と、電流経路の他端とを有する第３ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタの前記電流経路の他端に接続された電流経路の一端と、前記読み出し用グローバルビット線に接続された電流経路の他端とを有し、前記第３ＭＯＳトランジスタよりもゲート絶縁膜の薄い第４ＭＯＳトランジスタとを備える
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
読み出し時において、前記書き込み用グローバルビット線の電位は接地電位にされる
ことを特徴とする請求項６または７記載の不揮発性半導体記憶装置。
【請求項９】
前記グローバルビット線の一端に接続され、読み出しデータを増幅するセンスアンプと、
前記ローカルビット線と前記第１スイッチ素子との接続ノードに接続された電流経路の一端と、第１の電位に接続された電流経路の他端とを有する第３ＭＯＳトランジスタと
を更に備え、
前記保持回路は、前記グローバルビット線の他端に接続され、
前記グローバルビット線を共有する前記ローカルビット線に接続される前記第３ＭＯＳトランジスタのゲートは互いに独立している
ことを特徴とする請求項１乃至５いずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリセルの前記第２ＭＯＳトランジスタの電流経路の他端を共通接続するソース線と、
前記ソース線に電位を供給するソース線ドライバと
を更に備えることを特徴とする請求項１乃至９いずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
書き込み動作時においては、前記ローカルビット線には負電圧が与えられ、消去動作時においては、前記第１ＭＯＳトランジスタの制御ゲートに負電圧が与えられる
ことを特徴とする請求項１乃至１０いずれか１項記載の不揮発性半導体記憶装置。
【請求項１２】
２本の前記ローカルビット線に接続された２列の前記メモリセルを含む複数のセルブロックと、
前記メモリセルから読み出したデータを増幅するセンスアンプとを更に備え、
各々の前記グローバルビット線は、２本の書き込み用グローバルビット線と１本の読み出し用グローバルビット線とを含み、
前記第１スイッチ素子は、第２、第３スイッチ素子を含み、
各々の前記セルブロックにおいて、２本の前記ローカルビット線は前記第２スイッチ素子を介して前記２本の書き込み用グローバルビット線にそれぞれ接続され、読み出し用グローバルビット線は、前記第３スイッチ素子を介して前記２本のローカルビット線に共通接続され、
前記書き込み用グローバルビット線の各々に、前記保持回路が接続され、
前記読み出し用グローバルビット線の各々に前記センスアンプが接続されている
ことを特徴とする請求項１乃至４いずれか１項記載の不揮発性半導体記憶装置。
【請求項１３】
４本の前記ローカルビット線にそれぞれ接続された４列の前記メモリセルを含む複数のセルブロックと、
前記メモリセルから読み出したデータを増幅するセンスアンプとを更に備え、
各々の前記グローバルビット線は、２本の書き込み用グローバルビット線と１本の読み出し用グローバルビット線とを含み、
前記第１スイッチ素子は、第２、第３スイッチ素子を含み、
各々の前記セルブロックにおいて、２本の前記ローカルビット線は前記第２スイッチ素子を介していずれか一方の前記書き込み用グローバルビット線に共通接続され、残りの２本のローカルビット線は前記第２スイッチ素子を介していずれか他方の前記書き込み用グローバルビット線に共通接続され、読み出し用グローバルビット線は、前記第３スイッチ素子を介して前記４本のローカルビット線に共通接続され、
前記書き込み用グローバルビット線の各々に、前記保持回路が接続され、
前記読み出し用グローバルビット線の各々に前記センスアンプが接続されている
ことを特徴とする請求項１乃至４いずれか１項記載の不揮発性半導体記憶装置。
【請求項１４】
２本の前記ローカルビット線にそれぞれ接続された２列の前記メモリセルを含む複数のセルブロックと、
前記セルブロック毎に設けられ、前記２本のローカルビット線と、第１電位ノードとの間を接続する第２スイッチ素子と、
前記メモリセルから読み出したデータを増幅するセンスアンプとを更に備え、
各々の前記セルブロックにおいて、２本の前記ローカルビット線は前記グローバルビット線に前記第１スイッチを介して共通接続され、書き込み時においては、いずれか一方のローカルビット線が前記第１スイッチによって前記グローバルビット線に接続され且つ前記第２スイッチによって前記第１電位ノードから分離され、いずれか他方のローカルビット線が前記第２スイッチによって前記第１電位ノードに接続され且つ前記第１スイッチによって前記グローバルビット線から分離され、読み出し時においては、いずれか一方のローカルビット線が前記第１スイッチによって前記グローバルビット線に接続され、いずれか他方のローカルビット線が前記第１スイッチによって前記グローバルビット線から分離され、
前記グローバルビット線の一端に前記保持回路が接続され、他端に前記センスアンプが接続される
ことを特徴とする請求項１乃至４いずれか１項記載の不揮発性半導体記憶装置。
【請求項１５】
４本の前記ローカルビット線にそれぞれ接続された４列の前記メモリセルを含む複数のセルブロックと、
前記セルブロック毎に設けられ、前記４本のローカルビット線と、第１電位ノードとの間を接続する第２スイッチ素子と、
前記メモリセルから読み出したデータを増幅するセンスアンプとを更に備え、
各々の前記セルブロックにおいて、４本の前記ローカルビット線は前記グローバルビット線に前記第１スイッチを介して共通接続され、書き込み時においては、いずれか１本のローカルビット線が前記第１スイッチによって前記グローバルビット線に接続され且つ前記第２スイッチによって前記第１電位ノードから分離され、その他の３本のローカルビット線が前記第２スイッチによって前記第１電位ノードに接続され且つ前記第１スイッチによって前記グローバルビット線から分離され、読み出し時においては、いずれか１本のローカルビット線が前記第１スイッチによって前記グローバルビット線に接続され、その他の３本のローカルビット線が前記第１スイッチによって前記グローバルビット線から分離され、
前記グローバルビット線の一端に前記保持回路が接続され、他端に前記センスアンプが接続される
ことを特徴とする請求項１乃至４いずれか１項記載の不揮発性半導体記憶装置。
【請求項１６】
前記グローバルビット線は、前記メモリセルがマトリクス状に配置されたメモリセルアレイ内において、最も高いレベルに位置する金属配線層によって形成される
ことを特徴とする請求項１乃至１５いずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られており、広く使用されている。
【０００３】
近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献１参照）。このフラッシュメモリは、２つのＭＯＳトランジスタを含むメモリセルを備えている。このようなメモリセルにおいては、不揮発性記憶部として機能する一方のＭＯＳトランジスタが、コントロールゲートとフローティングゲートとを備えた構造を有し、ビット線に接続されている。他方のＭＯＳトランジスタは、ソース線に接続され、メモリセルの選択用として用いられる。
【０００４】
【非特許文献１】
Ｗｅｉ−Ｈｕａ  Ｌｉｕ  著、”Ａ  ２−Ｔｒａｎｓｉｓｔｏｒ  Ｓｏｕｒｃｅ−ｓｅｌｅｃｔ（２ＴＳ）  Ｆｌａｓｈ  ＥＥＰＲＯＭ  ｆｏｒ  １．８Ｖ−Ｏｎｌｙ  Ａｐｐｌｉｃａｔｉｏｎ”、Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｗｏｒｋｓｈｏｐ  ４．１、１９９７年
【０００５】
【発明が解決しようとする課題】
しかし、上記従来のフラッシュメモリであると、動作速度が十分ではないという問題があった。特に、読み出しスピードが遅いという問題があった。
【０００６】
この発明は、上記事情に鑑みてなされたもので、その目的は、動作速度を向上できる不揮発性半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
この発明の第１の態様に係る不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタと、電流経路の一端が前記第１ＭＯＳトランジスタの電流経路の一端に接続された第２ＭＯＳトランジスタとを含む複数のメモリセルと、それぞれに複数の前記メモリセルの第１ＭＯＳトランジスタの電流経路の他端が接続された複数のローカルビット線と、複数の前記ローカルビット線を共通接続するグローバルビット線と、前記ローカルビット線と前記グローバルビット線とを接続する第１スイッチ素子と、前記グローバルビット線に接続され、前記メモリセルへの書き込みデータを保持する保持回路とを具備することを特徴としている。
【０００８】
また、この発明の第２の態様に係る不揮発性半導体記憶装置は、電荷蓄積層と制御ゲートとを備える第１ＭＯＳトランジスタを含む複数のメモリセルと、複数の前記メモリセルの前記制御ゲートを共通接続するワード線と、それぞれに複数の前記メモリセルの第１ＭＯＳトランジスタの電流経路の一端が接続された複数のローカルビット線と、複数の前記ローカルビット線を共通接続するグローバルビット線と、前記ローカルビット線と前記グローバルビット線とを接続する第１スイッチ素子と、前記グローバルビット線に接続され、前記メモリセルへの書き込みデータを保持する保持回路とを具備し、書き込み動作が、前記電荷蓄積層に対するＦＮトンネリングによる電子の授受によって行われ、且つ同一のワード線に接続された複数のメモリセルに対して同時に行われることを特徴としている。
【０００９】
上記構成の不揮発性半導体記憶装置によれば、複数のメモリセルをローカルビット線に接続し、複数のローカルビット線をグローバルビット線に接続している。すなわち、階層ビット線方式を採用している。これにより、書き込み時及び読み出し時において、グローバルビット線に存在する寄生容量を大幅に低減している。そのため、フラッシュメモリの動作を高速化出来る。また書き込みの際には、非選択のメモリセルへの誤書き込みの発生を、効果的に抑制できる。
【００１０】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るフラッシュメモリのブロック図である。
【００１２】
図示するように、フラッシュメモリ１０は、メモリセルアレイ２０、書き込み用デコーダ３０、読み出し用デコーダ４０、セレクトゲートデコーダ５０、ラッチ回路６０、センスアンプ７０、及びソース線ドライバ８０を備えている。
【００１３】
メモリセルアレイ２０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられたセレクタＳＥＬ、及びＭＯＳトランジスタ２１を有している。なお、図１では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
【００１４】
各々のメモリセルブロックは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。本構成のメモリセルＭＣが、各々のメモリセルブロックに（４×２）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。そして、２列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ２２の電流経路を介して、書き込み用デコーダ３０に接続されている。更に、メモリセルアレイ２０内においては、同一行のメモリセルトランジスタＭＴのコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０、ＬＢＬ１は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ３０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はセレクトゲートデコーダ５０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ８０に接続されている。
【００１５】
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬの各々は、直列接続された４つのＭＯＳトランジスタ２３〜２６を備えている。すなわち、ＭＯＳトランジスタ２３の電流経路の一端がＭＯＳトランジスタ２４の電流経路の一端に接続され、ＭＯＳトランジスタ２４の電流経路の他端がＭＯＳトランジスタ２５の電流経路の一端に接続され、ＭＯＳトランジスタ２５の電流経路の他端がＭＯＳトランジスタ２６の電流経路の一端に接続されている。ＭＯＳトランジスタ２３、２６のゲートは、書き込み用デコーダ３０に接続され、ＭＯＳトランジスタ２４、２５のゲートは、読み出し用デコーダ４０に接続されている。そして、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２４との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ２５とＭＯＳトランジスタ２６との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。更に、セレクタＳＥＬのＭＯＳトランジスタ２３、２６の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ２３またはＭＯＳトランジスタ２６の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み用グローバルビット線毎に設けられたラッチ回路６０に接続されている。また、ＭＯＳトランジスタ２４とＭＯＳトランジスタ２５の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ２４とＭＯＳトランジスタ２５との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ２１の電流経路を介してセンスアンプ７０に接続されている。各ＭＯＳトランジスタ２１のゲートは共通接続され、読み出し用デコーダ４０に接続されている。
【００１６】
上記メモリセルアレイ２０の構成は次のようにも説明できる。メモリセルアレイ２０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに接続されている。そして、同一列にあり、直列接続された４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに共通接続されている。すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線の一端は、ＭＯＳトランジスタ２２を介して共通接続され、書き込み用デコーダ３０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０、ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ２３、２６を介して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ２４、２５を介して読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバ８０に接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが２列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。
【００１７】
書き込み用デコーダ３０は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択したワード線に電圧を供給する。また、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６のゲートに電圧を供給する。更に、ＭＯＳトランジスタ２２のゲート、及びローカルビット線の共通接続ノードに電圧を供給する。
【００１８】
読み出し用デコーダ４０は、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。また、ＭＯＳトランジスタ２１のゲートに電圧を供給する。
【００１９】
セレクトゲートデコーダ５０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択したセレクトゲート線に電圧を供給する。
【００２０】
ラッチ回路６０は、書き込みデータをラッチする。
【００２１】
センスアンプ７０は、読み出したデータを増幅する。
【００２２】
ソース線ドライバ８０は、ソース線に電圧を供給する。
【００２３】
図２は、ラッチ回路６０の一構成例を示す回路図である。図示するように、ラッチ回路６０は２つのインバータ６１、６２を備えている。インバータ６１の入力端は、インバータ６２の出力端に接続され、インバータ６１の出力端は、インバータ６２の入力端に接続されている。そして、インバータ６１の入力端とインバータ６２の出力端との接続ノードが、書き込み用グローバルビット線に接続されている。インバータ６１、６２の電源電圧は、ＶＢＢ（例えば−８Ｖ）と、Ｖｃｃ（例えば１．５Ｖ）またはＧＮＤである。電源電圧の高電圧側がＶｃｃであるかＧＮＤであるかは、スイッチ素子６３によって選択される。
【００２４】
次に、図１に示すフラッシュメモリが備えるメモリセルアレイの平面パターンについて説明する。図３は、特に図１において、書き込み用グローバルビット線ＷＧＢＬ０、１及びワード線ＷＬ０〜ＷＬ３に接続された１つのメモリセルブロックＢＬＫの平面図である。
【００２５】
図示するように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、２本の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ３及びセレクトゲート線ＳＧ０〜ＳＧ３が形成されている。勿論、これらのワード線ＷＬ０〜ＷＬ３及びセレクトゲート線ＳＧ０〜ＳＧ３は、第２方向で隣接する複数のメモリセルブロック（図示せず）間で共通接続されている。そして、ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ（図示せず）が形成され、セレクトゲート線ＳＧ０〜ＳＧ３と素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ（図示せず）が形成されている。また、ワード線ＷＬ０〜ＷＬ３と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００２６】
そして、隣接する２本のセレクトゲート線ＳＧ０、ＳＧ１、及びＳＧ２、ＳＧ３上には、第２方向に沿ったストライプ形状のソース線ＳＬ０、ＳＬ１が形成されている。ソース線ＳＬ０、ＳＬ１と、選択トランジスタＳＴのソース領域とは、コンタクトプラグＣＰ１によって電気的に接続されている。また、素子領域ＡＡとほぼオーバーラップするようにして、第１方向に沿ったストライプ形状のローカルビット線ＬＢＬ０、ＬＢＬ１が形成されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端は、当該メモリセルブロックＢＬＫに対応するセレクタＳＥＬに接続され、他端は、上記セレクタから最も遠い位置にあるメモリセルトランジスタＭＴ（ワード線ＷＬ３に接続されたメモリセルトランジスタ）の上部に位置している。そして、各メモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２を介して接続されている。また、各セレクトゲート線ＳＧ０〜ＳＧ３の直上の領域には、第２方向に沿ったストライプ形状の金属配線層１１０が形成されている。この金属配線層１１０は、セレクトゲート線ＳＧ０〜ＳＧ３のシャント配線として機能するものであり、図示せぬ領域でセレクトゲート線ＳＧ０〜ＳＧ３とコンタクトプラグによって接続されている。なお、対応するセレクタＳＥＬから最も遠い位置には、ＭＯＳトランジスタ２１のゲート電極１２０が、第２方向に沿ったストライプ形状に形成されている。そして、ＭＯＳトランジスタ２１のソース領域は、コンタクトプラグＣＰ３によって金属配線層１３０に接続されている。金属配線層１３０は、同一行のＭＯＳトランジスタ２１のソース領域を共通接続している。更に、上記の配線よりも上層のレベルに、第１の方向に沿ったストライプ形状の３本の金属配線層が形成されている。これら３本の金属配線層は、２本の書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び書き込み用グローバルビット線に挟まれた読み出し用グローバルビット線ＲＧＢＬ０である。
【００２７】
次に、上記メモリセルブロックＢＬＫの断面構造について、図４、図５を用いて説明する。図４は図３におけるＸ１−Ｘ１’線方向、図５は図３におけるＹ１−Ｙ１’線方向に沿った断面図である。
【００２８】
図示するように、半導体基板１００中には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜１４０が形成され、ゲート絶縁膜１４０上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜１４０上に形成された多結晶シリコン層１５０、多結晶シリコン層１５０上に形成されたゲート間絶縁膜１６０、及びゲート間絶縁膜１６０上に形成された多結晶シリコン層１７０を有している。ゲート間絶縁膜１６０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。多結晶シリコン層１５０は、図４に示すように、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層１７０はコントロールゲートとして機能し、ワード線ＷＬに接続される。そして、隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、ゲート間絶縁膜１６０の一部が除去されており、多結晶シリコン層１５０、１７０は電気的に接続されている。そして、多結晶シリコン層１５０、１７０が、セレクトゲート線ＳＧに接続される。選択トランジスタＳＴにおいても、多結晶シリコン層１７０は、隣接する素子領域ＡＡ間で共通接続されている。そして、隣接するゲート電極間に位置する半導体基板１００表面内には、不純物拡散層１８０が形成されている。不純物拡散層１８０は、隣接するトランジスタ同士で共用されている。また、半導体基板１００上には、セレクタＳＥＬから最も遠い位置にＭＯＳトランジスタ２２のゲート電極１２０が形成されている。
【００２９】
なお、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層１８０を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層１８０を中心にして、対称に配置されている。
【００３０】
そして、半導体基板１００上には、上記メモリセルトランジスタＭＴ、選択トランジスタＳＴ、及びＭＯＳトランジスタ２２を被覆するようにして、層間絶縁膜１９０が形成されている。層間絶縁膜１９０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）１８０に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜１９０上には、コンタクトプラグＣＰ１に接続される金属配線層２００が形成されている。金属配線層２００は、ソース線ＳＬとして機能する。
【００３１】
層間絶縁膜１９０上には、金属配線層２００を被覆するようにして、層間絶縁膜２１０が形成されている。そして、層間絶縁膜２１０表面から層間絶縁膜１９０を貫通して、メモリセルトランジスタＭＴの不純物拡散層（ドレイン領域）１８０に達するコンタクトプラグＣＰ２が形成されている。また、コンタクトプラグＣＰ２と同様の形状であり、ＭＯＳトランジスタ２２の不純物拡散層１８０（ソース領域）に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜２１０上には、複数のコンタクトプラグＣＰ２に共通に接続された金属配線層２２０が形成されている。金属配線層２２０は、ローカルビット線ＬＢＬ０、ＬＢＬ１として機能する。金属配線層２２０の一端は、同一の素子領域ＡＡ内において最もＭＯＳトランジスタ２２に近い位置にあるコンタクトプラグＣＰ２に接続され、他端は図示せぬセレクタＳＥＬに接続されている。また層間絶縁膜２１０上には、コンタクトプラグＣＰ３に接続された金属配線層１３０が形成されている。勿論、金属配線層１３０と金属配線層２２０とは分離されている。
【００３２】
層間絶縁膜２１０上には、金属配線層２２０、１３０を被覆するようにして、層間絶縁膜２３０が形成されている。そして、層間絶縁膜２３０上には金属配線層１１０が形成されている。金属配線層１１０は、選択トランジスタＳＴのゲートのシャント配線として機能するものである。従って、図示せぬ領域に、層間絶縁膜２３０表面から、選択トランジスタＳＴのゲート電極１７０に達するコンタクトホールが形成されている。そして、このコンタクトホールを介して、選択トランジスタＳＴのゲート電極１７０と金属配線層１１０とが電気的に接続されている。
【００３３】
層間絶縁膜２３０上には、金属配線層１１０を被覆するようにして、層間絶縁膜２４０が形成されている。そして、層間絶縁膜２４０上には金属配線層２５０が形成されている。金属配線層２５０は、読み出し用グローバルビット線ＲＧＢＬ０、及び書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１として機能するものである。そして、層間絶縁膜２４０上に、金属配線層２５０を被覆するようにして層間絶縁膜２６０が形成されている。
【００３４】
次に、上記構成のフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）  ｔｕｎｎｅｌｉｎｇによって行われる。
【００３５】
まず、図１において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力され、該書き込みデータがラッチ回路６０のそれぞれに入力される。ラッチ回路６０に“１”データが格納されると、ラッチ回路６０の出力は高電圧側、すなわち０Ｖとなる。逆に“０”データが格納されると、ラッチ回路６０の出力は低電圧側、すなわちＶＢＢ（−８Ｖ）となる。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる。
【００３６】
そして、書き込み用デコーダ３０が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいいずれかを選択すると共に、ＭＯＳトランジスタ２２をオフ状態にする。選択ワード線には、Ｖｐｐ（例えば１２Ｖ）が与えられる。また、セレクトゲートデコーダ５０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）を“Ｌ”レベル（０ＶまたはＶＢＢ）とする。従って、全ての選択トランジスタはオフ状態となる。
【００３７】
また、書き込み用デコーダ３０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオン状態にする。その結果、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとが電気的に接続される。但し、選択ワード線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６はオフ状態とされる。他方、読み出し用デコーダ４０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５をオフ状態にする。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。
【００３８】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２３、２６を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬに、“１”データまたは“０”データに対応する電位が与えられる。この電位は、コンタクトプラグＣＰ２を介してメモリセルトランジスタＭＴのドレイン領域に与えられる（図３、図５参照）。すると、選択ワード線ＷＬにはＶｐｐ（１２Ｖ）が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶＢＢ（−８Ｖ）が印加される。従って、“１”データを書き込むべきメモリセルＭＣではゲート・ドレイン間の電位差（１２Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、ゲート・ドレイン間の電位差（２０Ｖ）が大きいため、フローティングゲートに電子がＦＮ  ｔｕｎｎｅｌｉｎｇによって注入される。その結果、メモリセルの閾値は正に変化する。
【００３９】
以上により、メモリセルへの書き込み動作が行われる。図６は、一例として、ワード線ＷＬ０に接続されたメモリセルＭＣにデータを書き込む際の様子を示す回路図である。なお、メモリセルブロックＢＬＫは、ワード線方向にそって８個存在し、ワード線ＷＬ０を含む８個のメモリセルブロックＢＬＫを、ＢＬＫ０〜ＢＬＫ７と呼ぶことにする。また、ワード線ＷＬ０に接続されたメモリセルＭＣを、順にＭＣ０〜ＭＣ１５と呼ぶことにする。
【００４０】
図示するように、ラッチ回路６０の各々には、対応するメモリセルＭＣ０〜ＭＣ１５に書き込むべきデータが格納される。そして、セレクタＳＥＬにおけるＭＯＳトランジスタ２３、２６がオン状態とされることで、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ１５のそれぞれが、ローカルビット線ＬＢＬ０、ＬＢＬ１に接続される。その結果、書き込みデータに対応した電位（０ＶまたはＶＢＢ）が、メモリセルＭＣ０〜ＭＣ１５のドレイン領域に印加される。なお、メモリセルブロックＢＬＫ０〜ＢＬＫ７以外のメモリセルブロックは書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ１５から電気的に分離されているため、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ１５からは見えない。
【００４１】
そして、ワード線ＷＬ０にＶｐｐが印加され、その他のワード線ＷＬ１〜ＷＬ３はＧＮＤとされる。その結果、ワード線ＷＬ０に接続されている全てのメモリセルＭＣ０〜ＭＣ１５に、ラッチ回路６０に保持されているデータが一括して書き込まれる。
【００４２】
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括して読み出されることが可能である。そして、データは各ブロック当たり１つのメモリセルＭＣから読み出される。
【００４３】
まず図１において、セレクトゲートデコーダ５０が、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（例えばＶｃｃ）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。また書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を“Ｌ”レベルとすると共に、ＭＯＳトランジスタ２２をオフ状態とする。また、ソース線ドライバ８０は、ソース線の電位を０Ｖとする。
【００４４】
また、読み出し用デコーダ４０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５のいずれかをオン状態にする。その結果、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）と、ローカルビット線ＬＢＬ０またはＬＢＬ１とが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２４、２５はオフ状態とする。他方、書き込み用デコーダ３０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２３、２６をオフ状態にする。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。更に、読み出し用デコーダ４０は、ＭＯＳトランジスタ２１をオン状態とする。
【００４５】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２４またはＭＯＳトランジスタ２５、及び読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）を介して、ローカルビット線ＬＢＬ０またはＬＢＬ１が、センスアンプ７０に接続される。
【００４６】
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に、例えば１Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬから、ローカルビット線ＬＢＬ、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、読み出し用グローバルビット線ＲＧＢＬには電流は流れない。
【００４７】
以上のようにして、読み出し用グローバルビット線ＲＧＢＬの電位が変化し、その変化量をセンスアンプ７０が増幅することによって読み出し動作が行われる。図７は、一例として、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣからデータを読み出す際の様子を示す回路図である。なお、メモリセルブロックＢＬＫは、ワード線方向にそって８個存在し、ワード線ＷＬ０を含む８個のメモリセルブロックＢＬＫを、ＢＬＫ０〜ＢＬＫ７と呼ぶことにする。また、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣを、順にＭＣ０〜ＭＣ７と呼ぶことにする。
【００４８】
図示するように、セレクタＳＥＬにおけるＭＯＳトランジスタ２４がオン状態とされることで、読み出し用グローバルビット線ＲＧＢＬ０〜ＷＧＢＬ７のそれぞれが、ローカルビット線ＬＢＬ０に接続される。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７に１Ｖ程度の電位が与えられる。なお、メモリセルブロックＢＬＫ０〜ＢＬＫ７以外のメモリセルブロックは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７から電気的に分離されているため、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７からは見えない。更に、メモリセルブロックＢＬＫ０〜ＢＬＫ７においても、ローカルビット線ＬＢＬ１は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７から電気的に分離されているため、ローカルビット線ＬＢＬ１に接続されているメモリセルＭＣは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７からは見えない。
【００４９】
そして、セレクトゲート線ＳＧ０に“Ｈ”レベルが与えられ、その他のセレクトゲート線ＳＧ１〜ＳＧ３は“Ｌ”レベルとされる。メモリセルＭＣ０〜ＭＣ７のうちで、“１”データが書き込まれているものに接続されている読み出し用グローバルビット線ＲＧＢＬには電流が流れて電位が低下する。他方、“０”データが書き込まれているメモリセルに接続されている読み出し用グローバルビット線ＲＧＢＬには電流が流れず、電位は不変である。その結果、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されている全てのメモリセルＭＣ０〜ＭＣ７から、データが一括して読み出される。
【００５０】
上記の例では、ローカルビット線ＬＢＬ０に接続されているメモリセルからデータを読み出す場合について説明したが、ローカルビット線ＬＢＬ１に接続されているメモリセルからデータを読み出す場合には、セレクタＳＥＬ内のＭＯＳトランジスタ２５をオン状態とし、ＭＯＳトランジスタ２４をオフ状態とすれば良い。
【００５１】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図１の例であると、メモリセルアレイ２０に含まれる全てのメモリセルが同時に消去される。
【００５２】
図１において、書き込み用デコーダ３０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位をＶＢＢ（−８Ｖ）とする。また、半導体基板（ウェル領域）の電位はＶｐｐ（２０Ｖ）とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ  ｔｕｎｎｅｌｉｎｇによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【００５３】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、以下の効果が得られる。
【００５４】
（１）フラッシュメモリの動作速度を向上出来る。
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図１の例であると、１本の書き込み用グローバルビット線ＷＧＢＬに、セレクタＳＥＬを介して（ｍ−１）本のローカルビット線ＬＢＬ０またはＬＢＬ１が接続されている。そして（ｍ−１）本のローカルビット線ＬＢＬの各々に、４つのメモリセルが接続されている。また、１本の読み出し用グローバルビット線ＲＧＢＬにはセレクタＳＥＬを介して２（ｍ−１）本のローカルビット線ＬＢＬ０、ＬＢＬ１が接続されている。そして、２（ｍ−１）本のローカルビット線ＬＢＬ０、ＬＢＬ１の各々に、４つのメモリセルが接続されている。
【００５５】
書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される、選択メモリセルが接続されないローカルビット線ＬＢＬは、セレクタＳＥＬによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、図６を用いて説明したように、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む４つのメモリセルだけである。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、その全てが書き込み用グローバルビット線ＷＧＢＬからは見えない。例えば、図１において、メモリセルアレイ２０が１列あたり８個メモリセルブロックＢＬＫを含んでいたと仮定する。もし、ビット線が階層化されずに、同一列のローカルビット線が全て共通接続されてラッチ回路に接続されていたとすれば、ローカルビット線から見えるメモリセル数は、１つのメモリセルブロック当たり４個であるから、トータルで（４個×８個）＝３２個である。しかし、本実施形態では、グローバルビット線に接続されるのは８個のメモリセルブロックＢＬＫのうちの１個だけである。すなわち、グローバルビット線から見えるメモリセル数は４個だけであり、前述の場合の１／８の個数である。すなわち、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。
【００５６】
読み出し時おいても同様である。読み出し時においても、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、読み出し用グローバルビット線ＲＧＢＬに接続され、選択メモリセルが接続されないローカルビット線ＬＢＬは、セレクタによって読み出し用グローバルビット線ＲＧＢＬから電気的に分離されている。更に、実際に読み出し用グローバルビット線ＲＧＢＬに接続されるのは、１つのメモリセルブロックＢＬＫに存在する２本のローカルビット線ＬＢＬ０、ＬＢＬ１のうちのいずれか１本だけである。従って、図７を用いて説明したように、１本の読み出し用グローバルビット線ＲＧＢＬから見えるのは、選択メモリセルを含む４つのメモリセルだけである。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、その全てが読み出し用グローバルビット線ＲＧＢＬからは見えない。また、１つのメモリセルブロック内において、選択メモリセルが接続されている２本ローカルビット線のうちのいずれか１本に接続されたメモリセルＭＣも、読み出し用グローバルビット線からは見えない。例えば、書き込み時について説明したように、図１において、メモリセルアレイ２０が１列あたり８個メモリセルブロックＢＬＫを含んでいたと仮定する。もし、同一行のローカルビット線が全て共通接続されてセンスアンプに接続されていたとすれば、ローカルビット線から見えるメモリセル数は、１つのメモリセルブロック当たり４個であるから、トータルで（４個×８個）＝３２個である。しかし、本実施形態では、グローバルビット線に接続されるのは８個のメモリセルブロックＢＬＫのうちの１個だけである。すなわち、グローバルビット線から見えるメモリセル数は４個だけであり、前述の場合の１／８の個数である。すなわち、読み出し用グローバルビット線ＲＧＢＬの寄生容量を、１／８とすることが出来る。従って、読み出し用グローバルビット線の寄生容量を大幅に低減することが出来る。
【００５７】
また、図４、図５に示すように、書き込み用グローバルビット線ＷＧＢＬ及び読み出し用グローバルビット線ＲＧＢＬは、最も高レベルに位置する金属配線層２５０によって形成されている。すなわち、金属配線層２５０より上のレベルには、もはや金属配線層は存在しない。従って、書き込み用グローバルビット線ＷＧＢＬ及び読み出し用グローバルビット線ＲＧＢＬの寄生容量を低減できる。
【００５８】
上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
【００５９】
（２）読み出し速度を向上できる。
フラッシュメモリにおいては、書き込み時には、“０”書き込みの際の例えば−８Ｖ等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用出来る。そして、動作速度の観点からは、低耐圧のＭＯＳトランジスタを用いることが望ましい。
【００６０】
この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介してラッチ回路６０に接続され、読み出し用グローバルビット線を介してセンスアンプ７０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、書き込み時に使用する高電圧対策を考慮する必要がない。従って、読み出し時の経路には、低耐圧のＭＯＳトランジスタ（例えばＭＯＳトランジスタ２１）が使用できる。従って、読み出し動作速度を向上できる。
【００６１】
（３）書き込み動作の信頼性を向上できる。
上記（１）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、ラッチ回路からの書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
【００６２】
例えば図１の例で説明すると、書き込み時において、ワード線ＷＬ０に接続されたメモリセルＭＣが選択されたと仮定する。すると、ワード線ＷＬ０を含むメモリセルブロックＢＬＫのみが、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）に、セレクタＳＥＬによって接続される。そして、ワード線ＷＬ０を含まないその他のメモリセルブロックＢＬＫは、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）から、セレクタＳＥＬによって分離される。すると、ワード線ＷＬ０を含まないメモリセルブロックＢＬＫ内のメモリセルＭＣには、書き込みデータに応じた電圧が印加されないので、誤書き込みが発生し難い。
【００６３】
（４）読み出し動作の信頼性を向上出来る。
従来のフラッシュメモリであると、メモリセルのソースは不純物拡散層によって形成されるのが一般的である。しかし本実施形態に係る構成であると、図４、図５で説明したように、ソース線ＳＬを金属配線層２００によって形成している。そのため、ソース線の配線抵抗を大幅に低減できる。従って、読み出し時においてメモリセルに流す電流量を大きくすることが出来、その結果、読み出し動作の信頼性を向上できる。
【００６４】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について図８を用いて説明する。本実施形態は、上記第１の実施形態において、１つのメモリセルブロックＢＬＫが（４×４）個のメモリセルＭＣを含んでいる。図８は、本実施形態に係るフラッシュメモリの、メモリセルブロックＢＬＫ及びセレクタＳＥＬの回路図である。本実施形態に係るフラッシュメモリは、図１に示す構成において、メモリセルブロックＢＬＫ及びセレクタＳＥＬの構成を図８に示す構成に置き換えた以外は同じである。従って、メモリセルブロックＢＬＫ及びセレクタＳＥＬ以外の構成の説明は省略する。
【００６５】
図示するように、上記第１の実施形態では１つのメモリセルブロックＢＬＫに含まれるメモリセルＭＣが２列であったのに対し、本実施形態では４列のメモリセル群が含まれている。すなわち、１つのメモリセルブロックＢＬＫ当たり、（４×４）個のメモリセルＭＣが含まれている。そして、４列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ２２の電流経路を介して書き込み用デコーダ３０に接続されている。なお、ローカルビット線ＬＢＬ０、ＬＢＬ２に接続されているＭＯＳトランジスタ２２のゲートは共通接続され、ローカルビット線ＬＢＬ１、ＬＢＬ３に接続されているＭＯＳトランジスタ２２のゲートは共通接続されている。更に、同一行のメモリセルトランジスタＭＴのコントロールゲートはワード線ＷＬ０〜ＷＬ３のいずれかに共通接続され、同一行の選択トランジスタＳＴのゲートはセレクトゲート線ＳＧ０〜ＳＧ３のいずれかに共通接続されている。また、選択トランジスタＳＴのソース領域は、全てのメモリセルＭＣ間で共通接続されている。
【００６６】
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬはメモリセルブロックＢＬＫ毎に設けられ、８つのＭＯＳトランジスタ２３−１〜２６−１、２３−２〜２６−２を備えている。そして、４つのＭＯＳトランジスタ２３−１、２４−１、２５−２、２６−２及びＭＯＳトランジスタ２３−２、２４−２、２５−１、２６−１がそれぞれ直列接続されている。すなわち、ＭＯＳトランジスタ２３−１の電流経路の一端がＭＯＳトランジスタ２４−１の電流経路の一端に接続され、ＭＯＳトランジスタ２４−１の電流経路の他端がＭＯＳトランジスタ２５−２の電流経路の一端に接続され、ＭＯＳトランジスタ２５−２の電流経路の他端がＭＯＳトランジスタ２６−２の電流経路の一端に接続されている。また、ＭＯＳトランジスタ２３−２の電流経路の一端がＭＯＳトランジスタ２４−２の電流経路の一端に接続され、ＭＯＳトランジスタ２４−２の電流経路の他端がＭＯＳトランジスタ２５−１の電流経路の一端に接続され、ＭＯＳトランジスタ２５−１の電流経路の他端がＭＯＳトランジスタ２６−１の電流経路の一端に接続されている。ＭＯＳトランジスタ２３−１、２３−２、２６−１、２６−２のゲートは、書き込み用デコーダ３０に接続され、ＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２のゲートは、読み出し用デコーダ４０に接続されている。そして、ＭＯＳトランジスタ２３−１とＭＯＳトランジスタ２４−１との接続ノードにローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ２３−２とＭＯＳトランジスタ２４−２との接続ノードにローカルビット線ＬＢＬ１が接続され、ＭＯＳトランジスタ２５−１とＭＯＳトランジスタ２６−１との接続ノードにローカルビット線ＬＢＬ２が接続され、ＭＯＳトランジスタ２５−２とＭＯＳトランジスタ２６−２との接続ノードにローカルビット線ＬＢＬ３が接続されている。更に、ＭＯＳトランジスタ２３−１、２３−２の他端は書き込み用グローバルビット線ＷＧＢＬ０に接続され、ＭＯＳトランジスタ２６−１、２６−２の他端は、書き込み用グローバルビット線ＷＧＢＬ１に接続されている。書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の各々は、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ２３−１、２３−２及びＭＯＳトランジスタ２６−１、２６−２の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の一端は、それぞれラッチ回路６０に接続されている。また、ＭＯＳトランジスタ２４−１とＭＯＳトランジスタ２５−２との接続ノード、及びＭＯＳトランジスタ２４−２とＭＯＳトランジスタ２５−１との接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０が接続されている。読み出し用グローバルビット線ＲＧＢＬ０は、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ２４−１とＭＯＳトランジスタ２５−２との接続ノード、及びＭＯＳトランジスタ２４−２とＭＯＳトランジスタ２５−１との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０の一端は、ＭＯＳトランジスタ２１を介してセンスアンプ７０に接続されている。ＭＯＳトランジスタ２１のゲート、読み出し用デコーダ４０に接続されている。
【００６７】
上記構成のメモリセルブロックＢＬＫ及びセレクタＳＥＬが、上記第１の実施形態で説明したように、メモリセルアレイ２０内においてマトリクス状に配置されている。
【００６８】
本実施形態に係るメモリセルアレイ２０の構成は、次のようにも説明できる。すなわち、メモリセルアレイ２０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線に接続されている。そして、同一列にあり、直列接続された４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一行にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は、ＭＯＳトランジスタ２２を介して共通接続され、書き込み用デコーダ３０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ２３−１、２３−２を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ２４−１、２４−２を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。更に、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の他端は、それぞれＭＯＳトランジスタ２６−１、２６−２を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ２５−１、２５−２を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。
【００６９】
次に、図８に示すメモリセルブロックの平面パターンについて説明する。図９は、図８のメモリセルブロックＢＬＫの平面図である。
【００７０】
図示するように、本実施形態に係るフラッシュメモリの備えるメモリセルブロックＢＬＫの平面パターンは、書き込み用グローバルビット線及び読み出し用グローバルビット線の本数を変えずに、上記第１の実施形態で説明した図３の平面パターンを横に２パターン並べた形状を有する。従って、ここでは簡単に説明する。すなわち、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に沿って４本並んでいる。そして、４本の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ３及びセレクトゲート線ＳＧ０〜ＳＧ３が形成されている。勿論、これらのワード線ＷＬ０〜ＷＬ３及びセレクトゲート線ＳＧ０〜ＳＧ３は、第２方向で隣接する複数のメモリセルブロック（図示せず）間で共通接続されている。
【００７１】
そして、隣接する２本のセレクトゲート線ＳＧ０、ＳＧ１、及びＳＧ２、ＳＧ３上には、第２方向に沿ったストライプ形状のソース線ＳＬ０、ＳＬ１が形成されている。また、素子領域ＡＡとほぼオーバーラップするようにして、第１方向に沿ったストライプ形状の４本のローカルビット線ＬＢＬ０〜ＬＢＬ３が形成されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は、当該メモリセルブロックＢＬＫに対応するセレクタＳＥＬに接続されている。そして、各メモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２を介して接続されている。また、各セレクトゲート線ＳＧ０〜ＳＧ３の直上の領域には、第２方向に沿ったストライプ形状の金属配線層１１０が形成されている。この金属配線層１１０は、セレクトゲート線ＳＧ０〜ＳＧ３のシャント配線として機能する。更に、対応するセレクタＳＥＬから最も遠い位置には、ＭＯＳトランジスタ２１の２本のゲート電極１２０−１、１２０−２が、第２方向に沿ったストライプ形状に形成されている。各素子領域ＡＡにおいては２本のゲート電極１２０−１、１２０−２のうち、いずれか一方だけが実質的なゲート電極として機能し、他方は単なる素子領域ＡＡ上の通過配線である。そして、ローカルビット線ＬＢＬ０、ＬＢＬ２に接続される素子領域ＡＡにおいては、ゲート電極１２０−１が実質的なゲート電極として機能し、ローカルビット線ＬＢＬ１、ＬＢＬ３に接続される素子領域ＡＡにおいては、ゲート電極１２０−２が実質的なゲート電極として機能する。そして、４つのＭＯＳトランジスタ２１のソース領域は、コンタクトプラグＣＰ３によって金属配線層１３０に接続されている。更に、上記の配線よりも上層のレベルに、第１の方向に沿ったストライプ形状の３本の金属配線層が形成されている。これら３本の金属配線層は、２本の書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び書き込み用グローバルビット線に挟まれた読み出し用グローバルビット線ＲＧＢＬ０である。
【００７２】
次に、上記メモリセルブロックＢＬＫの断面構造について説明する。図９において、Ｙ２−Ｙ２’線に沿った方向の断面構造は、図５においてゲート電極１２０が２本ある以外は同一であるので説明を省略する。図１０は、図９におけるＸ２−Ｘ２’線方向に沿った断面図である。
【００７３】
図示するように、本実施形態に係るフラッシュメモリのメモリセルブロックの断面構造は、上記第１の実施形態において、図４に示す構造を横方向に２パターン並べた構造を有する。すなわち、半導体基板１００中には、素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって周囲を取り囲まれた４つの素子領域ＡＡが形成されている。４つの素子領域ＡＡ上には、それぞれゲート絶縁膜１４０を介在して多結晶シリコン層１５０が形成され、多結晶シリコン層１５０上にはゲート間絶縁膜１６０を介在して多結晶シリコン層１７０が形成されている。前述の通り、多結晶シリコン層１５０、１７０は、メモリセルトランジスタＭＴにおいてはそれぞれフローティングゲート及びコントロールゲートとして機能し、且つ選択トランジスタにおけるゲート電極として機能する。
【００７４】
そして、半導体基板１００上には、メモリセルトランジスタの積層ゲート及び選択トランジスタのゲート電極を被覆するようにして層間絶縁膜１９０が形成されている。層間絶縁膜１９０上には、ソース線ＳＬとして機能する金属配線層２００が形成され、また層間絶縁膜２１０が形成されている。層間絶縁膜２１０上には、ローカルビット線ＬＢＬ０〜ＬＢＬ３として機能する４本の金属配線層２２０が形成されている。そして、層間絶縁膜２１０上に、４本の金属配線層２２０を被覆するようにして層間絶縁膜２３０が形成されている。層間絶縁膜２３０上には、セレクトゲート線ＳＧのシャント配線として機能する金属配線層１１０が形成されている。また層間絶縁膜２３０上には、金属配線層１１０を被覆するようにして層間絶縁膜２４０が形成されている。層間絶縁膜２４０上には、３本の金属配線層２５０が形成されている。これらの金属配線層２５０は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１及び読み出し用グローバルビット線ＲＧＢＬ０として機能するものである。そして、層間絶縁膜２４０上に、金属配線層２５０を被覆するようにして層間絶縁膜２６０が形成されている。
【００７５】
次に、上記構成のフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。第１の実施形態と同様、電子のフローティングゲートへの注入は、ＦＮ  ｔｕｎｎｅｌｉｎｇによって行われる。
【００７６】
まず、第１の実施形態と同様に、書き込みデータに応じた電圧が、書き込み用グローバルビット線ＷＧＢＬの各々に与えられる。また、書き込み用デコーダ３０が、いずれかのワード線を選択すると共に、ＭＯＳトランジスタ２２をオフ状態とする。また、セレクトゲートデコーダ５０は、全セレクトゲート線を非選択とする。
【００７７】
そして、書き込み用デコーダ３０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３−１、２３−２のいずれか、及び２６−１、２６−２のいずれかをオン状態にする。その結果、書き込み用グローバルビット線ＷＧＢＬと、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれか及びローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかとが電気的に接続される。但し、選択ワード線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ２３−１、２３−２、２６−１、２６−２はオフ状態とされる。他方、読み出し用デコーダ４０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２をオフ状態にする。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
【００７８】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ２３−１または２３−２を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０またはＬＢＬ１に、“１”データまたは“０”データに対応する電圧が与えられる。更に、ＭＯＳトランジスタ２６−１または２６−２を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２またはＬＢＬ３に、“１”データまたは“０”データに対応する電位が与えられる。
【００７９】
その結果、上記第１の実施形態で説明したように、選択ワード線に接続され、且つローカルビット線ＬＢＬ０またはＬＢＬ１、及びローカルビット線ＬＢＬ２またはＬＢＬ３に接続されたメモリセルにデータが書き込まれる。
【００８０】
＜読み出し動作＞
データの読み出しは、上記第１の実施形態と同様に、いずれかのワード線に接続された複数のメモリセルから一括して読み出され、各ブロック当たり１つのメモリセルＭＣから読み出される。
【００８１】
まず、第１の実施形態と同様に、セレクトゲートデコーダ５０が、いずれかのセレクトゲート線ＳＧを選択（“Ｈ”レベル）する。また、書き込み用デコーダ３０は、全てのワード線ＷＬを非選択（“Ｌ”レベル）とすると共に、ＭＯＳトランジスタ２２をオフ状態とする。更に、ソース線ドライバ８０は、ソース線の電位を０Ｖとする。
【００８２】
そして、読み出し用デコーダ４０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内の４つのＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２のうちのいずれか１つをオン状態にする。その結果、読み出し用グローバルビット線ＲＧＢＬと、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれか１本とが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内の４つのＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２の全てはオフ状態とされる。他方、書き込み用デコーダ３０は、全てのセレクタＳＥＬ内の４つのＭＯＳトランジスタ２３−１、２３−２、２６−１、２６−２の全てをオフ状態にする。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。更に、読み出し用デコーダ４０は、ＭＯＳトランジスタ２１をオン状態とする。
【００８３】
上記の結果、１つのメモリセルブロック当たり、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれか１本に接続されたメモリセルが、ＭＯＳトランジスタ２４−１、２４−２、２５−１、２５−２のいずれか、及び読み出し用グローバルビット線を介してセンスアンプ７０に接続される。
【００８４】
その後は上記第１の実施形態と同様に、読み出し用グローバルビット線ＲＧＢＬの電位変化をセンスアンプ７０が増幅することによって、データの読み出しが行われる。
【００８５】
＜消去動作＞
消去動作は、上記第１の実施形態と全く同様であるので説明は省略する。
【００８６】
上記のように、この発明の第２の実施形態に係るフラッシュメモリであると、第１の実施形態と同様に、（１）乃至（４）の効果が得られる。
【００８７】
すなわち、本実施形態に係る構成であると、メモリセルブロック内において、１本のローカルビット線に複数のメモリセルが接続され、１つのメモリセルブロックは４本のローカルビット線を含んでいる。そして、１つのメモリセルブロック当たり２本のローカルビット線が、１本の書き込み用グローバルビット線に接続されている。また、１つのメモリセルブロック当たり４本のローカルビット線が、１本の読み出し用グローバルビット線に接続されている。
【００８８】
そして、書き込み時には、１本の書き込み用グローバルビット線には１つのメモリセルブロックだけが電気的に接続される。そして、該メモリセルブロック内の２本のローカルビット線のうちの１本だけが書き込み用グローバルビット線に電気的に接続される。また、読み出し時には、１本の読み出し用グローバルビット線には１つのメモリセルブロックだけが電気的に接続される。そして、該メモリセルブロック内の４本のローカルビット線のうちの１本だけが読み出し用グローバルビット線に電気的に接続される。
【００８９】
このように、本実施形態においても、第１の実施形態と同様にビット線を階層化している。更に、図１０に示すように、書き込み用グローバルビット線及び読み出し用グローバルビット線は、最も高いレベルに位置する金属配線層２５０によって形成されている。
【００９０】
以上の結果、（１）フラッシュメモリの動作速度を向上出来る、という効果が得られる。
【００９１】
また、上記のようにビット線を階層化することで、（３）書き込み動作の信頼性を向上できる、という効果が得られる。
【００９２】
（２）、（４）の効果は、上記第１の実施形態で説明したとおりである。
【００９３】
更に本実施形態であると、下記（５）の効果を併せて得られる。
（５）フラッシュメモリの製造方法を容易に出来る。
第１の実施形態であると、図３、図４を用いて説明したように、１つのメモリセルブロックＢＬＫ当たりの金属配線層２５０の本数は３本である。そして、１つのメモリセルブロックＢＬＫには、２列のメモリセル群が含まれる。従って、２列のメモリセル群が形成される面積内に、３本の金属配線層２５０が形成される。
【００９４】
しかし本実施形態であると、１つのメモリセルブロックＢＬＫには４列のメモリセル群が含まれる。従って、図９、図１０に示されるように、４列のメモリセル群が形成される面積内に、３本の金属配線層２５０が形成される。すなわち、金属配線層２５０は、第１の実施形態に係る構成の２倍の面積内に配置される。換言すれば、金属配線層２５０の配線余裕が２倍となる。従って、金属配線層２５０のパターニングが容易となり、フラッシュメモリの製造が簡便となる。
【００９５】
更に、配線余裕が２倍になるため、隣接する金属配線層２５０を確実に分離することが出来、製造歩留まりの向上に寄与する。
【００９６】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について、図１１を用いて説明する。本実施形態は、上記第１の実施形態において、書き込み用グローバルビット線と読み出し用グローバルビット線とを共通にしたものである。図１１は、本実施形態に係るフラッシュメモリの備えるメモリセルブロックＢＬＫ及びセレクタＳＥＬの回路図である。本実施形態に係るフラッシュメモリは、図１に示す構成において、メモリセルブロックＢＬＫ及びセレクタＳＥＬの構成を図１１に示す構成に置き換えた以外は同じである。
【００９７】
図示するように、メモリセルブロックＢＬＫの構成は、上記第１の実施形態に係る構成と同様である。すなわち、１個のメモリセルブロックＢＬＫ当たり２列のメモリセル群を含んでいる。
【００９８】
セレクタＳＥＬは、４つのＭＯＳトランジスタ３００〜３３０を含んでいる。図示するように、ＭＯＳトランジスタ３００、３１０は、ローカルビット線ＬＢＬ０とＬＢＬ１との間に直列接続されている。すなわち、ＭＯＳトランジスタ３００の電流経路の一端がローカルビット線ＬＢＬ０に接続され、他端がＭＯＳトランジスタ３１０の電流経路の一端に接続されている。また、ＭＯＳトランジスタ３１０の他端がローカルビット線ＬＢＬ１に接続されている。そして、ＭＯＳトランジスタ３００、３１０のゲートは読み出し用デコーダ４０に接続されている。更に、ＭＯＳトランジスタ３００、３１０の接続ノードは、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のいずれかに接続されている。グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ３００、３１０の接続ノードを共通接続する。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）の各々の一端はラッチ回路６０に接続され、他端はＭＯＳトランジスタ２１を介してセンスアンプ７０に接続されている。グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）毎に設けられた各ＭＯＳトランジスタ２１のゲートは共通接続され、読み出し用デコーダ４０に接続されている。
【００９９】
また、ＭＯＳトランジスタ３２０、３３０の電流経路の一端は、それぞれローカルビット線ＬＢＬ０、ＬＢＬ１に接続され、他端は互いに共通接続されて書き込み用デコーダ３０に接続されている。またＭＯＳトランジスタ３２０、３３０のゲートは、それぞれ独立しており、書き込み用デコーダ３０に接続されている。
【０１００】
すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線の一端は、ＭＯＳトランジスタ２２を介して共通接続され、書き込み用デコーダ３０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０、ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ３００、３１０を介してグローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ３２０、３３０を介して書き込み用デコーダ３０に接続されている。そして、同一のローカルビット線に接続された４つのメモリセルＭＣが２列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通のグローバルビット線ＧＢＬに接続され、互いに異なる列にあるメモリセルブロックは、それぞれ異なるグローバルビット線ＧＢＬに接続されている。
【０１０１】
書き込み用デコーダ３０は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択する。また、セレクタＳＥＬ内のＭＯＳトランジスタ３２０、３３０のいずれかを選択すると共に、ＭＯＳトランジスタ３２０、３３０の電流経路の他端の電位を０Ｖとする。更に、ＭＯＳトランジスタ２２のゲート、及び複数のローカルビット線の共通接続ノードに電圧を供給する。
【０１０２】
読み出し用デコーダ４０は、書き込み時及び読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ３００、３１０のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。また、ＭＯＳトランジスタ２１のゲートに電位を供給する。
【０１０３】
その他の構成は、第１の実施形態と同様であるので説明は省略する。また、メモリセルブロックＢＬＫの平面パターン及び断面構造は、図３乃至図５において、２本の書き込み用グローバルビット線ＷＧＢＬを廃し、読み出し用グローバルビット線ＲＧＢＬをグローバルビット線ＧＢＬに置き換えたパターン及び構造となる。従って、これらの説明も省略する。
【０１０４】
次に、上記構成のフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みは、第１の実施形態と同様に、同一行にあるメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルだけである。また電子のフローティングゲートへの注入は、ＦＮ  ｔｕｎｎｅｌｉｎｇによって行われる。
【０１０５】
まず、第１の実施形態と同様に、書き込みデータに応じた電圧が、グローバルビット線ＧＢＬの各々に与えられる。また、書き込み用デコーダ３０が、いずれかのワード線を選択すると共に、ＭＯＳトランジスタ２２をオフ状態とする。また、セレクトゲートデコーダ５０が、全セレクトゲート線を非選択とする。更に、読み出し用デコーダ４０が、ＭＯＳトランジスタ２１をオフ状態とする。
【０１０６】
そして、読み出し用デコーダ４０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ３００、３１０のいずれかをオン状態にする。その結果、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかとが電気的に接続される。但し、選択ワード線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ３００、３１０はオフ状態とされる。
【０１０７】
また、書き込み用デコーダ３０は、選択用ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ３２０、３３０のいずれかをオン状態にする。ＭＯＳトランジスタ３００がオン状態にされているときは、ＭＯＳトランジスタ３３０がオン状態とされ、ＭＯＳトランジスタ３２０がオフ状態とされる。他方、ＭＯＳトランジスタ３１０がオン状態とされているときは、ＭＯＳトランジスタ３２０がオン状態とされ、ＭＯＳトランジスタ３３０がオフ状態とされる。そして、書き込み用デコーダ３０は、ＭＯＳトランジスタ３２０、３３０の接続ノードに０Ｖを与える。すなわち、グローバルビット線ＧＢＬに接続されないローカルビット線が、ＭＯＳトランジスタ３２０または３３０によって、書き込み用デコーダに接続される。そして、当該ローカルビット線に０Ｖが与えられる。
【０１０８】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ３００または３１０を介して、グローバルビット線ＧＢＬから、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０またはＬＢＬ１に、“１”データまたは“０”データに対応する電圧が与えられる。その結果、上記第１の実施形態で説明したように、選択ワード線に接続され、且つローカルビット線ＬＢＬ０またはＬＢＬ１に接続されたメモリセルにデータが書き込まれる。
【０１０９】
図１２は、一例として、ワード線ＷＬ０に接続されたメモリセルＭＣにデータを書き込む際の様子を示す回路図である。なお、メモリセルブロックＢＬＫは、ワード線方向にそって８個存在し、ワード線ＷＬ０を含む８個のメモリセルブロックＢＬＫを、ＢＬＫ０〜ＢＬＫ７と呼ぶことにする。また、ワード線ＷＬ０に接続され、且つローカルビット線ＬＢＬ０に接続されたメモリセルＭＣを、順にＭＣ０〜ＭＣ７と呼ぶことにする。更にワード線ＷＬ０に接続され、且つローカルビット線ＬＢＬ１に接続されたメモリセルＭＣを、順にＭＣ０’〜ＭＣ７’と呼ぶことにする。そして、ローカルビット線ＬＢＬ０に接続されたメモリセルＭＣ０〜ＭＣ７にデータを書き込む場合について説明する。
【０１１０】
図示するように、ラッチ回路６０の各々には、対応するメモリセルＭＣ０〜ＭＣ７に書き込むべきデータが格納される。そして、セレクタＳＥＬにおけるＭＯＳトランジスタ３００がオン状態とされることで、グローバルビット線ＧＢＬ０〜ＧＢＬ７のそれぞれが、ローカルビット線ＬＢＬ０に接続される。その結果、書き込みデータに対応した電位（０ＶまたはＶＢＢ）が、メモリセルＭＣ０〜ＭＣ７のドレイン領域に印加される。なお、メモリセルブロックＢＬＫ０〜ＢＬＫ７以外のメモリセルブロックは、グローバルビット線ＧＢＬ０〜ＧＢＬ７から電気的に分離されているため、グローバルビット線ＧＢＬ０〜ＧＢＬ７からは見えない。また、メモリセルブロックＢＬＫ０〜ＢＬＫ７においても、ＭＯＳトランジスタ３１０がオフ状態とされているため、ローカルビット線ＬＢＬ１に接続されているメモリセルは、グローバルビット線ＧＢＬ０〜ＧＢＬ７からは見えない。
【０１１１】
そして、ワード線ＷＬ０にＶｐｐが印加され、その他のワード線ＷＬ１〜ＷＬ３はＧＮＤとされる。その結果、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されている全てのメモリセルＭＣ０〜ＭＣ７に、ラッチ回路６０に保持されているデータが一括して書き込まれる。
【０１１２】
この際、メモリセルブロックＢＬＫ０〜ＢＬＫ７におけるローカルビット線ＬＢＬ１には、ＭＯＳトランジスタ３３０を介して書き込み用デコーダ３０から０Ｖが与えられている。従って、ローカルビット線ＬＢＬ１に接続されているメモリセルＭＣ０’〜ＭＣ７’には電子が注入されない。すなわち、データが書き込まれない。勿論、ワード線ＷＬ１〜ＷＬ３は非選択であるので、メモリセルＭＣ０’〜ＭＣ７’以外のローカルビット線ＬＢＬ１に接続されているメモリセルにもデータは書き込まれない。
【０１１３】
＜読み出し動作＞
データの読み出しは、上記第１の実施形態と同様に、いずれかのワード線に接続された複数のメモリセルから一括して読み出され、各ブロック当たり１つのメモリセルＭＣから読み出される。
【０１１４】
まず、第１の実施形態と同様に、セレクトゲートデコーダ５０が、いずれかのセレクトゲート線ＳＧを選択する。また、書き込み用デコーダ３０は、全てのワード線ＷＬを非選択とすると共に、ＭＯＳトランジスタ２２をオフ状態とする。更に、ソース線ドライバ８０は、ソース線の電位を０Ｖとする。
【０１１５】
そして、読み出し用デコーダ４０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ３００、または３１０のいずれかオン状態とする。ローカルビット線ＬＢＬ０に接続されているメモリセルからデータを読み出す際には、ＭＯＳトランジスタ３００をオン状態とし、ＭＯＳトランジスタ３１０をオフ状態とする。他方、ローカルビット線ＬＢＬ１に接続されているメモリセルからデータを読み出す際には、ＭＯＳトランジスタ３１０をオン状態とし、ＭＯＳトランジスタ３００をオフ状態とする。その結果、グローバルビット線ＲＧＢＬと、ローカルビット線ＬＢＬ０またはＬＢＬ１のいずれかとが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ３００、３１０はオフ状態とされる。更に、読み出し用デコーダ４０は、ＭＯＳトランジスタ２１をオン状態とする。
【０１１６】
また、書き込み用デコーダ３０は、セレクタＳＥＬ内のＭＯＳトランジスタ３２０、３３０をオフ状態にする。
【０１１７】
上記の結果、１つのメモリセルブロック当たり、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルが、ＭＯＳトランジスタ３００または３１０、及びグローバルビット線ＧＢＬを介してセンスアンプ７０に接続される。その後は上記第１の実施形態と同様に、グローバルビット線ＧＢＬの電位変化をセンスアンプ７０が増幅することによって、データの読み出しが行われる。
【０１１８】
図１３は、一例として、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣからデータを読み出す際の様子を示す回路図である。なお、メモリセルブロックＢＬＫは、ワード線方向にそって８個存在し、ワード線ＷＬ０を含む８個のメモリセルブロックＢＬＫを、ＢＬＫ０〜ＢＬＫ７と呼ぶことにする。また、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣを、順にＭＣ０〜ＭＣ７と呼ぶことにする。そして、ローカルビット線ＬＢＬ０に接続されたメモリセルＭＣ０〜ＭＣ７からデータを読み出す場合について説明する。
【０１１９】
図示するように、セレクタＳＥＬにおけるＭＯＳトランジスタ３００がオン状態とされることで、グローバルビット線ＧＢＬ０〜ＧＢＬ７のそれぞれが、ローカルビット線ＬＢＬ０に接続される。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ７に１Ｖ程度の電位が与えられる。なお、メモリセルブロックＢＬＫ０〜ＢＬＫ７以外のメモリセルブロックは、グローバルビット線ＧＢＬ０〜ＧＢＬ７から電気的に分離されているため、グローバルビット線ＧＢＬ０〜ＧＢＬ７からは見えない。更に、ＭＯＳトランジスタ３１０がオフ状態とされるため、メモリセルブロックＢＬＫ０〜ＢＬＫ７においても、ローカルビット線ＬＢＬ１はグローバルビット線ＧＢＬ０〜ＧＢＬ７から電気的に分離される。従って、ローカルビット線ＬＢＬ１に接続されているメモリセルＭＣは、グローバルビット線ＧＢＬ０〜ＲＧＢＬ７からは見えない。
【０１２０】
そして、セレクトゲート線ＳＧ０に“Ｈ”レベルが与えられ、その他のセレクトゲート線ＳＧ１〜ＳＧ３は“Ｌ”レベルとされる。その結果、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されている全てのメモリセルＭＣ０〜ＭＣ７から、データが一括して読み出される。
【０１２１】
上記の例では、ローカルビット線ＬＢＬ０に接続されているメモリセルからデータを読み出す場合について説明したが、ローカルビット線ＬＢＬ１に接続されているメモリセルからデータを読み出す場合には、セレクタＳＥＬ内のＭＯＳトランジスタ３１０をオン状態とし、ＭＯＳトランジスタ３００をオフ状態とすれば良い。
【０１２２】
＜消去動作＞
消去動作は、上記第１の実施形態と同様であるので説明は省略する。
【０１２３】
上記のように、この発明の第３の実施形態に係るフラッシュメモリであると、上記第１の実施形態で説明した（１）、（３）、（４）、並びに上記第２の実施形態で説明した（５）の効果が得られる。
【０１２４】
すなわち、本実施形態に係る構成であると、メモリセルブロック内において、１本のローカルビット線に複数のメモリセルが接続され、１つのメモリセルブロックは２本のローカルビット線を含んでいる。そして、１つのメモリセルブロックに含まれる２本のローカルビット線が、１本のグローバルビット線に接続されている。
【０１２５】
そして、書き込み時及び読み出し時には、１本のグローバルビット線には１つのメモリセルブロックだけが電気的に接続される。そして、該メモリセルブロック内の２本のローカルビット線のうちの１本だけがグローバルビット線に電気的に接続される。
【０１２６】
このように、本実施形態においても、第１の実施形態と同様にビット線を階層化している。更に、グローバルビット線は、最も高いレベルに位置する金属配線層２５０によって形成されている。その結果、（１）フラッシュメモリの動作速度を向上出来る、という効果が得られる。
【０１２７】
また、上記のようにビット線を階層化することで、（３）書き込み動作の信頼性を向上できる、という効果が得られる。
【０１２８】
（４）の効果は、上記第１の実施形態で説明したとおりである。
【０１２９】
更に、図１１に示す構成であると、１つのメモリセルブロック内を通過するグローバルビット線ＧＢＬは１本だけである。すなわち、２列のメモリセル群が形成される領域に、１本金属配線層２５０が形成される。従って、金属配線層２５０形成時の配線余裕を確保出来る。その結果、（５）フラッシュメモリの製造方法を容易に出来る、という効果が得られる。
【０１３０】
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について、図１４を用いて説明する。本実施形態は、上記第２、第３の実施形態を組み合わせたものである。図１４は、本実施形態に係るフラッシュメモリの備えるメモリセルブロックＢＬＫ及びセレクタＳＥＬの回路図である。本実施形態に係るフラッシュメモリは、図１に示す構成において、メモリセルブロックＢＬＫ及びセレクタＳＥＬの構成を図１４に示す構成に置き換えた以外は同じである。
【０１３１】
図示するように、メモリセルブロックＢＬＫの構成は、上記第２の実施形態に係る構成と同様であり、１つのメモリセルブロックＢＬＫ当たり４列のメモリセル群を含んでいる。
【０１３２】
セレクタＳＥＬは、８つのＭＯＳトランジスタ３４０〜４１０を含んでいる。図示するように、ＭＯＳトランジスタ３４０、３７０は、ローカルビット線ＬＢＬ０とＬＢＬ３との間に直列接続されている。すなわち、ＭＯＳトランジスタ３４０の電流経路の一端がローカルビット線ＬＢＬ０に接続され、他端がＭＯＳトランジスタ３７０の電流経路の一端に接続されている。また、ＭＯＳトランジスタ３７０の他端がローカルビット線ＬＢＬ３に接続されている。そして、ＭＯＳトランジスタ３４０、３７０のゲートは読み出し用デコーダ４０に接続されている。更に、ＭＯＳトランジスタ３４０、３７０の接続ノードは、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のいずれかに接続されている。また、ＭＯＳトランジスタ３５０、３６０は、ローカルビット線ＬＢＬ１とＬＢＬ２との間に直列接続されている。すなわち、ＭＯＳトランジスタ３５０の電流経路の一端がローカルビット線ＬＢＬ１に接続され、他端がＭＯＳトランジスタ３６０の電流経路の一端に接続されている。また、ＭＯＳトランジスタ３６０の他端がローカルビット線ＬＢＬ２に接続されている。そして、ＭＯＳトランジスタ３５０、３６０のゲートは読み出し用デコーダ４０に接続されている。更に、ＭＯＳトランジスタ３５０、３６０の接続ノードは、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のいずれかに接続されている。グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ３４０、３７０の接続ノード、及びＭＯＳトランジスタ３５０、３６０の接続ノードを共通接続する。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）の各々の一端はラッチ回路６０に接続され、他端はＭＯＳトランジスタ２１を介してセンスアンプ７０に接続されている。
【０１３３】
また、ＭＯＳトランジスタ３８０〜４１０の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続され、他端は互いに共通接続されて書き込み用デコーダ３０に接続されている。またＭＯＳトランジスタ３８０〜４１０のゲートは、それぞれ書き込み用デコーダ３０に接続されている。
【０１３４】
すなわち、メモリセルアレイ２０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は、ＭＯＳトランジスタ２２を介して共通接続され、書き込み用デコーダ３０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、それぞれＭＯＳトランジスタ３４０〜３７０を介してグローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ３８０〜４１０を介して書き込み用デコーダ３０に接続されている。
【０１３５】
書き込み用デコーダ３０は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択する。また、セレクタＳＥＬ内のＭＯＳトランジスタ３８０〜４１０のいずれかを選択すると共に、ＭＯＳトランジスタ３８０〜４１０の電流経路の他端の電位を０Ｖとする。更に、ＭＯＳトランジスタ２２のゲート、及び複数のローカルビット線の共通接続ノードに電圧を供給する。
【０１３６】
読み出し用デコーダ４０は、書き込み時及び読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ３４０〜３７０のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。また、ＭＯＳトランジスタ２１のゲートに電位を供給する。
【０１３７】
その他の構成は、第１の実施形態と同様であるので説明は省略する。また、メモリセルブロックＢＬＫの平面パターン及び断面構造は、図９及び図１０において、２本の書き込み用グローバルビット線ＷＧＢＬを廃し、読み出し用グローバルビット線ＲＧＢＬをグローバルビット線ＧＢＬに置き換えたパターン及び構造となる。従って、これらの説明も省略する。
【０１３８】
次に、上記構成のフラッシュメモリの動作について説明する。動作は、上記第３の実施形態とほぼ同様であるので、ここでは簡単に説明する。
＜書き込み動作＞
データの書き込みは、第１の実施形態と同様に、同一行にあるメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されたメモリセルだけである。
【０１３９】
書き込みの際、読み出し用デコーダ４０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ３４０〜３７０のいずれかをオン状態にする。その結果、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとが電気的に接続される。
【０１４０】
また、書き込み用デコーダ３０は、選択用ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ３８０〜４１０のいずれか１つをオフ状態とし、その他をオン状態にする。すなわち、１本のローカルビット線だけが、ＭＯＳトランジスタ３４０〜３７０のいずれかによってグローバルビット線ＧＢＬに接続される。そして、グローバルビット線に接続されないローカルビット線の全てには、ＭＯＳトランジスタ３８０〜４１０のいずれかによって、書き込み用デコーダ３０から０Ｖが供給される。
【０１４１】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ３４０〜３７０を介して、グローバルビット線ＧＢＬから、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに、“１”データまたは“０”データに対応する電位が与えられる。その結果、上記第１の実施形態で説明したように、メモリセルにデータが書き込まれる。
【０１４２】
＜読み出し動作＞
データの読み出しは、上記第１の実施形態と同様に、いずれかのワード線に接続された複数のメモリセルから一括して読み出され、各ブロック当たり１つのメモリセルＭＣから読み出される。
【０１４３】
読み出しの際、読み出し用デコーダ４０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ３４０〜３７０のいずれかオン状態とする。ローカルビット線ＬＢＬ０〜ＬＢＬ３のそれぞれに接続されているメモリセルからデータを読み出す際には、ＭＯＳトランジスタ３４０〜３７０のそれぞれをオン状態とする。その結果、グローバルビット線ＲＧＢＬと、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとが電気的に接続される。
【０１４４】
また、書き込み用デコーダ３０は、セレクタＳＥＬ内のＭＯＳトランジスタ３８０〜４１０をオフ状態にする。
【０１４５】
上記の結果、１つのメモリセルブロック当たり、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されたメモリセルが、ＭＯＳトランジスタ３４０〜３７０のいずれか、及びグローバルビット線ＧＢＬを介してセンスアンプ７０に接続される。
【０１４６】
＜消去動作＞
消去動作は、上記第１の実施形態と同様であるので説明は省略する。
【０１４７】
上記のように、この発明の第４の実施形態に係るフラッシュメモリであると、上記第１の実施形態で説明した（１）、（３）、（４）、並びに上記第２の実施形態で説明した（５）の効果が得られる。
【０１４８】
すなわち、本実施形態に係る構成であると、メモリセルブロック内において、１本のローカルビット線に複数のメモリセルが接続され、１つのメモリセルブロックは４本のローカルビット線を含んでいる。そして、１つのメモリセルブロックに含まれる４本のローカルビット線が、１本のグローバルビット線に接続されている。
【０１４９】
そして、書き込み時及び読み出し時には、１本のグローバルビット線には１つのメモリセルブロックだけが電気的に接続される。そして、該メモリセルブロック内の４本のローカルビット線のうちの１本だけがグローバルビット線に電気的に接続される。
【０１５０】
このように、本実施形態においても、第１の実施形態と同様にビット線を階層化している。更に、グローバルビット線は、最も高いレベルに位置する金属配線層２５０によって形成されている。その結果、（１）フラッシュメモリの動作速度を向上出来る、という効果が得られる。
【０１５１】
また、上記のようにビット線を階層化することで、（３）書き込み動作の信頼性を向上できる、という効果が得られる。
【０１５２】
（４）の効果は、上記第１の実施形態で説明したとおりである。
【０１５３】
更に、図１４に示す構成であると、４列のメモリセル群が形成される領域に、１本金属配線層２５０（グローバルビット線ＧＢＬ）が形成される。従って、金属配線層２５０形成時の配線余裕を確保出来る。その結果、（５）フラッシュメモリの製造方法を容易に出来る、という効果が得られる。
【０１５４】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について、図１５を用いて説明する。図１５は、本実施形態に係る不揮発性半導体記憶装置を含むシステムＬＳＩのブロック図である。
【０１５５】
図示するように、システムＬＳＩ５００は、ロジック回路領域とメモリ領域とを有している。そして、ロジック回路領域には例えばＣＰＵ５１０が設けられている。またメモリ領域には、上記第１乃至第４の実施形態で説明したフラッシュメモリ１０、ＮＡＮＤ型フラッシュメモリ５２０、及び１つのメモリセルが３つのＭＯＳトランジスタを含むフラッシュメモリ５３０が設けられている。
【０１５６】
本実施形態に係る構成であると、フラッシュメモリ１０において、上記（１）乃至（５）の効果が得られると共に、（６）システムＬＳＩの製造を簡略化出来る、という効果が得られる。
【０１５７】
上記第１乃至第４の実施形態で説明したフラッシュメモリ１０は、ＮＡＮＤ型フラッシュメモリ５２０及びフラッシュメモリ５３０と、同一の製造工程で形成出来る。例えば、不純物拡散層を形成するためのイオン注入工程や、ゲート電極及び金属配線層のパターニング工程等を、３つのフラッシュメモリについて同時に行うことが出来る。この場合、例えば不純物拡散層は、各メモリ間で同一の濃度を有することになる。このように、ＬＳＩに設けられる３つのフラッシュメモリを同一工程で形成できる結果、ＬＳＩの製造を簡略化出来る。
【０１５８】
特に、上記第１乃至第４の実施形態に係るフラッシュメモリ１０のメモリセルは、セルの直列トランジスタの数が２個である。従って、メモリセルの電流駆動能力が他のメモリセルより大きい。そのため、フラッシュメモリ１０は、高速の読出し用途に向いている。図１５に示すようにＣＰＵ５１０と同一チップに搭載した場合は、フラッシュメモリ１０をＣＰＵ５１０のファームウェアなどを格納するＲＯＭとして使う事ができる。この点、上記第１乃至第４の実施形態に係るフラッシュメモリ１０であると、より高速にフラッシュメモリ１０からのデータの読み出しを行うことが出来る。そのため、ＣＰＵ５１０がＲＡＭなどを介さずに、データをフラッシュメモリ１０から直接読み出す事が出来るようになるため、ＲＡＭなどが不要になり、システムＬＳＩを構成した時にも効果が得られる。
【０１５９】
なお、例えばロジック回路領域では、ＣＰＵ５１０をＳＯＩ基板上に形成し、メモリ領域では、各メモリ１０、５２０、５３０をバルクのシリコン基板上に形成しても良い。
【０１６０】
上記のように、この発明の第１乃至第５の実施形態に係る不揮発性半導体記憶装置であると、複数のメモリセルをローカルビット線に接続し、複数のローカルビット線をグローバルビット線（書き込み用グローバルビット線、読み出し用グローバルビット線）に接続している。すなわち、階層ビット線方式を採用している。これにより、書き込み時及び読み出し時において、グローバルビット線に存在する寄生容量を大幅に低減している。そのため、フラッシュメモリの動作を高速化出来る。また書き込みの際には、非選択のメモリセルへの誤書き込みの発生を、効果的に抑制できる。
【０１６１】
また、グローバルビット線は、最も高いレベルの金属配線層によって形成されている。従って、グローバルビット線の配線容量を低減できる結果、フラッシュメモリの動作速度を向上出来る。
【０１６２】
更に、ソース線を金属配線層によって形成している。従って、ソース線の配線抵抗を低減出来る。その結果、メモリセルに流す電流量を増やすことが出来、読み出し動作の信頼性を向上できる。
【０１６３】
また上記第１、第２の実施形態では、グローバルビット線は書き込み用と読み出し用とに分かれている。すなわち、書き込み時の電流経路と読み出し時の電流経路とが異なっている。従って、読み出し時の電流経路に存在するＭＯＳトランジスタに低耐圧のものを使用できる。その結果、読み出し動作を高速化出来る。
【０１６４】
更に上記第２乃至第４の実施形態では、金属配線層２５０の配線余裕を確保することが出来、プロセスの簡略化及び製造歩留まりの向上を可能とする。
【０１６５】
なお、上記第１乃至第５の実施形態では、“１”書き込みの際、ラッチ回路６０は０Ｖを出力する場合について説明した。しかし、図２に示すように、スイッチ６３によって、０ＶをＶｃｃ（例えば１．５Ｖ）に切り替えても良い。この場合には、メモリセルトランジスタのゲート・ドレイン間の電位差がより小さくなるので、誤書き込みをより効果的に防止でき、書き込み動作信頼性を向上できる。
【０１６６】
また、上記第１、第２の実施形態において、セレクタＳＥＬ内のＭＯＳトランジスタ２４、２５、２４−１、２４−２、２５−１、２５−２を、２つのＭＯＳトランジスタに置き換えても良い。図１６、図１７は、第１、第２の実施形態の変形例に係るセレクタの回路図である。
【０１６７】
図示するように、ＭＯＳトランジスタ２４、２５、２４−１、２４−２、２５−１、２５−２は、それぞれ直列接続された２つのＭＯＳトランジスタ２７、２８で構成されている。そして、ＭＯＳトランジスタ２７がローカルビット線に接続され、ＭＯＳトランジスタ２８が読み出し用グローバルビット線に接続されている。なお、ＭＯＳトランジスタ２８は、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタであり、ＭＯＳトランジスタ２７は、ゲート絶縁膜の厚い高耐圧のＭＯＳトランジスタである。そして、ＭＯＳトランジスタ２７のゲートには、昇圧回路６００によって例えば５Ｖが常時与えられている。すなわち、ＭＯＳトランジスタ２７はスイッチング動作を行わない。他方、ＭＯＳトランジスタ２８のゲートは読み出し用デコーダ４０に接続されている。そして、読み出し用デコーダ４０から与えられる電圧（例えばＶｃｃ）によって、スイッチング動作を行う。
【０１６８】
本構成によれば、高耐圧のＭＯＳトランジスタ２７は実質的にスイッチ素子として機能しない。そして、低耐圧のＭＯＳトランジスタ２７が、ローカルビット線と読み出し用グローバルビット線との間のスイッチングを行っている。従って、読み出し経路には実質的に高耐圧のＭＯＳトランジスタが存在しないこととなり、より早い読み出し動作が出来る。また同時に、消費電力を低減できる。
【０１６９】
また、上記第１、第２の実施形態では、ビット線は読み出し用グローバルビット線と書き込み用グローバルビット線とに分割されている。この場合、読み出し時には、書き込み用グローバルビット線を接地電位にしておくことが望ましい。図１８はこの様子を示しており、第１の実施形態に係るメモリセルブロックＢＬＫ及びセレクタＳＥＬの回路図である。図示するように、読み出し時において、ＭＯＳトランジスタ２４がオン状態とされ、ローカルビット線ＬＢＬ０が読み出し用グローバルビット線ＧＢＬ０に接続されている。そして、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は、電圧生成器６１０に、スイッチ素子６２０を介して接続されている。電圧生成器６１０は、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に０Ｖを与える。
【０１７０】
以上のように、読み出し時には書き込み用グローバルビット線の電位を接地電位にすることはノイズ対策となり、読み出し動作を更に安定させることが出来る。なお図１８では第１の実施形態に係る構成の場合について説明したが、勿論、第２の実施形態に係る構成の場合であっても同様である。
【０１７１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１７２】
【発明の効果】
以上説明したように、この発明によれば、動作速度を向上できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの備えるラッチ回路の回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルブロックの平面図。
【図４】図３におけるＸ１−Ｘ１’線に沿った断面図。
【図５】図３におけるＹ１−Ｙ１’線に沿った断面図。
【図６】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、書き込み動作時の様子を示す図。
【図７】この発明の第１の実施形態に係るフラッシュメモリの一部領域の回路図であり、読み出し動作時の様子を示す図。
【図８】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルブロック及びセレクタの回路図。
【図９】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルブロックの平面図。
【図１０】図９におけるＸ２−Ｘ２’線に沿った断面図。
【図１１】この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルブロック及びセレクタの回路図。
【図１２】この発明の第３の実施形態に係るフラッシュメモリの一部領域の回路図であり、書き込み動作時の様子を示す図。
【図１３】この発明の第３の実施形態に係るフラッシュメモリの一部領域の回路図であり、読み出し動作時の様子を示す図。
【図１４】この発明の第４の実施形態に係るフラッシュメモリの備えるメモリセルブロック及びセレクタの回路図。
【図１５】この発明の第５の実施形態に係るフラッシュメモリを備えるシステムＬＳＩのブロック図。
【図１６】この発明の第１の実施形態の変形例に係るフラッシュメモリの備えるセレクタの回路図。
【図１７】この発明の第２の実施形態の変形例に係るフラッシュメモリの備えるセレクタの回路図。
【図１８】この発明の第１、第２の実施形態の変形例に係るフラッシュメモリの備えるメモリセルブロック及びセレクタの回路図。
【符号の説明】
１０、５２０、５３０…フラッシュメモリ、２０…メモリセルアレイ、２１〜２８、２３−１〜２６−１、２３−２〜２６−２、３００〜４１０…ＭＯＳトランジスタ、３０…書き込み用デコーダ、４０…読み出し用デコーダ、５０…セレクトゲートデコーダ、６０…ラッチ回路、６１、６２…インバータ、６３、６２０…スイッチ素子、７０…センスアンプ、８０…ソース線ドライバ、１００…半導体基板、１１０、１３０、２００、２２０、２５０…金属配線層、１２０、１２０−１、１２０−２…ゲート電極、１４０…ゲート絶縁膜、１５０、１７０…多結晶シリコン層、１６０…ゲート間絶縁膜、１８０…不純物拡散層、１９０、２１０、２３０、２４０、２６０…層間絶縁膜、５００…システムＬＳＩ、５１０…ＣＰＵ、６００…昇圧回路、６１０…電圧生成器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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