(57)【要約】【課題】ゲート電極とドリフト領域の重なり面積を確実に確保して低オン抵抗化を図り、且つ、低帰還容量化を図ることで低スイッチング損失化を図ることができるＭＩＳ型半導体装置を提供すること。【解決手段】ｐベース層３内にｐ＋  ストッパ領域１１を形成し、ｐベース領域３の不純物濃度のピーク位置Ｐをｎドリフト領域１側に位置させ、ｎドリフト領域１上の酸化膜１２上にフィールドプレート１３を形成し、ゲート電極８側の酸化膜１２の厚さを薄くし、ソース電極６とフィールドプレート１３を電気的に接続する。間隔ｄｇを２．５μｍ以下とし、間隔ｘを５．６μｍ以下とし、酸化膜１２の最小の厚さをゲート絶縁膜７の厚さ以上とし、Ｖｂ／Ｅｃ以下とすることで、所定の耐圧を確保しながら、低オン抵抗化と低帰還容量化を図ることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、該ドリフト領域のゲート電極に近い側に層間絶縁膜より薄い絶縁膜が設けられ、該薄い絶縁膜上にソース電極と接続されたフィールドプレートを形成することを特徴とするＭＩＳ型半導体装置。
【請求項２】
前記フィールドプレート下の絶縁膜で最も薄い箇所の膜厚がゲート絶縁膜の膜厚以上で、Ｖｂ／Ｅｃ（Ｖｂ：素子耐圧（Ｖ）、Ｅｃ：５×１０５  （Ｖ／ｃｍ））以下とすることを特徴とする請求項１に記載のＭＩＳ型半導体装置。
【請求項３】
第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、ゲート絶縁膜と接するベース領域の不純物濃度のピークがソース領域よりドリフト領域に近い側にあることを特徴とするＭＩＳ型半導体装置。
【請求項４】
第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、ゲート電極下のベース領域で、ソース領域とドリフト領域の中間位置に第２導電型の高濃度領域を設け、ドリフト領域からベース領域に伸びる空乏層が前記高濃度領域に到達するように該高濃度領域を配置することを特徴とするＭＩＳ型半導体装置。
【請求項５】
第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、ゲート電極下のベース領域に第２導電型の高濃度領域を設け、該高濃度領域の端部をゲート絶縁膜と基板との界面から２．５μｍ以内、ドリフト領域から５．６μｍ以内とすることを特徴とするＭＩＳ型半導体装置。
【請求項６】
前記高濃度領域の端部をゲート絶縁膜と基板との界面から１μｍ以内とすることを特徴とする請求項４または５に記載のＭＩＳ型半導体装置。
【請求項７】
前記ドリフト領域が、高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極直下のベース領域の表面に露出しないことを特徴とする請求項１〜６のいずれか一項に記載のＭＩＳ型半導体装置。
【請求項８】
第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、該ドリフト領域が高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極直下のベース領域の表面に露出しないことを特徴とするＭＩＳ型半導体装置。
【請求項９】
半導体基板の一方の主面に、第１導電型のソース領域と、第２導電型のベース領域と、前記ソース領域と離れて形成された第１導電型のドリフト領域と、該ドリフト領域と接続する第１導電型のドレイン領域と、前記ドリフト領域と前記ソース領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極とを備えたＭＩＳ型半導体装置において、
前記ドリフト領域が、高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極直下のベース領域の表面に露出しないことを特徴とするＭＩＳ型半導体装置。
【請求項１０】
半導体基板の第１主面に、第１導電型のソース領域と、第２導電型のベース領域と、前記ソース領域と離れて形成された第１導電型のドリフト領域と、該ドリフト領域と前記ソース領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の第２主面に、前記ドリフト領域と接続する第１導電型のドレイン領域とを備えたＭＩＳ型半導体装置において、
前記ドリフト領域が、高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極直下のベース領域の表面に露出しないことを特徴とするＭＩＳ型半導体装置。
【請求項１１】
半導体基板の第１主面に、第２導電型のベース領域と、該第２ベース領域の表面層に形成された第１導電型のソース領域と、該ソース領域を貫き前記ベース領域に達する深さのトレンチと、該トレンチ内もしくは側壁にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチの底部と接し、前記ゲート電極の下方側で重なる第１導電型のドリフト領域と、前記半導体基板の第２主面に前記ドリフト領域と接続する第１導電型のドレイン領域とを備えたＭＩＳ型半導体装置において、
前記ドリフト領域が、高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極横のベース領域の表面に露出しないことを特徴とするＭＩＳ型半導体装置。
【請求項１２】
前記第２ドリフト領域の体積が、前記第１ドリフト領域の体積より大きいことを特徴とする請求項７〜１１のいずれか一項に記載のＭＩＳ型半導体装置。
【請求項１３】
前記第２ドリフト領域の拡散深さが、前記第１ドリフト領域の拡散深さより深いことを特徴とする請求項７〜１２のいずれか一項に記載のＭＩＳ型半導体装置。
【請求項１４】
前記第２ドリフト領域の単位長さ当たりの正味の不純物量が、前記第１ドリフト領域の単位長さ当たりの正味の不純物量以上であることを特徴とする請求項７〜１３のいずれか一項に記載のＭＩＳ型半導体装置。
【請求項１５】
前記ソース領域と対向して形成された第１導電型のドレイン領域と、前記第１ドリフト領域が離して形成されることを特徴とする請求項７〜１４に記載のＭＩＳ型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、金属（Ｍ）−絶縁膜（Ｉ）−半導体（Ｓ）のゲート構造をもつＭＩＳ型半導体装置、特に低オン抵抗と高速スイッチングが要求されるパワーＭＯＳＦＥＴに代表されるＭＩＳ型半導体装置に関する。
【０００２】
【従来の技術】
ＭＩＳ型半導体装置の特性改善のポイントとしては、ゲートしきい値電圧の適正化、チャネル抵抗の低減化、遮断電流の増大化、もれ電流の低減化、アバランシェ耐量の増大化、スイッチング損失の低減化などが挙げられ、これらの特性の改善は鋭意行われている。つぎに、これらの特性改善を図った例について説明する。
【０００３】
ＭＩＳ型半導体装置において、短チャネル時のしきい値の低下を抑え、ゲート加工のばらつきによるしきい値のばらつきを低減し、高い移動度を持つＭＩＳ型半導体装置として、図２７の構造が知られている（例えば、特許文献１）。
【０００４】
この構造では、チャネル領域の表面層を表面低濃度層１０５とする。そして表面低濃度層１０５よりも高濃度な埋込領域１０６、１０７を内部に設ける。この埋め込み領域１０６、１０７は、表面低濃度層１０５が反転層形成時に基板表面から広がる空乏層の深さよりも浅く設ける。高濃度埋込領域のうちチャネルの端からチャネル領域へ一定距離Ｌｐだけ突出した高濃度埋込領域１０７の濃度をチャネル中央部の高濃度埋込領域１０６よりも高濃度とする。この構造では、チャネル長が短くなることによるしきい値の低下は、一定距離Ｌｐの高濃度埋込領域１０７の割合が大きくなることによるしきい値の上昇によりほぼ相殺される。チャネルが形成される表面低濃度層１０５は低濃度であるので、高移動度を達成することができる。尚、図中の１０１はシリコン基板、１０２は素子分離絶縁膜、１０３はゲート電極、１０４はソース、ドレイン、１０８は層間絶縁膜、１１０はアルミ配線層、１１１はゲート絶縁膜である。
【０００５】
また、図２８に示すように、トレンチにゲート電極が埋め込まれた形のＳｉＣ（炭化けい素）トレンチＭＯＳＦＥＴにおいて、可制御電流の増大、アバランシェ耐量の増大と、オン抵抗の低減を図ることができるＭＯＳＦＥＴについて知られている（例えば、特許文献２）。
【０００６】
この構造では、ＭＯＳＦＥＴのトレンチ２１５近傍を除くｐベース層２１３内に、ｐベース層２１３より不純物濃度の高いｐ＋  埋め込み領域２２０を形成することによって、ｐベース層２１３の実質的な抵抗を下げ、可制御電流を増大させる。また、トレンチ２１５の底部より下方にｐ＋  埋め込み層（図示せず）を形成することによって、電圧印加時の空乏層の広がりを促し、ゲート絶縁膜の絶縁破壊を防止し、アバランシェ耐量を向上させる。尚、図中の２１１はｎ＋  サブストレート、２１２はｎドリフト層、２１４はｎソース層、２１６はゲート酸化膜、２１７はゲート電極、２１８はソース電極、２１９はドレイン電極、２２０はｐ＋  埋め込み領域である。
【０００７】
また、図２９に示すように、リーク電流を抑制したＭＯＳＦＥＴの構造も知られている（例えば、特許文献３）。
【０００８】
この構造では、ＭＯＳＦＥＴの濃い（不純物濃度）ドレイン領域３０２、薄い（不純物濃度）ドレイン領域３０３の下部にドレイン領域と異なる極性で且つＭＯＳＦＥＴのウェル領域よりも不純物濃度が高い不純物領域３１５を形成し、ドレイン領域３０２、３０３とウェル領域３０１間の空乏層のウェル領域３０１側への広がりを抑制することができる。特に、薄いドレイン領域３０３下部における空乏層のウェル領域３０１側への広がりを抑制できるため、チャネルよりも深い領域を通して流れる電流を抑制することに対する効果が大きい。尚、図中の３０４は濃い（不純物濃度）ソース領域、３０５は薄いソース（不純物濃度）領域、３０６はゲート電極、３０７はゲート酸化膜、３０８はフィールド酸化膜、３０９はフィールドドープド領域、３１０は層間絶縁膜、３１１は保護膜、３１２はドレイン配線、３１３はソース配線である。
【０００９】
つぎに、ＭＩＳ型半導体装置のスイッチング損失の低減化について説明する。ＭＩＳ型半導体装置のスイッチング特性には帰還容量が強く影響し、特にスイッチング時のエネルギー損失を小さくするためには、帰還容量を低減すると良いことが知られている。そのため、従来のＭＩＳ型半導体装置ではゲート電極とドリフト領域の重なり面積を極力小さくするようにして、ゲート−ドレイン間の容量つまりは帰還容量を低減する工夫が必要となる。尚、帰還容量はゲート電極下のゲート絶縁膜と半導体基板との界面に広がった空乏層領域（断面図では距離）が大きくなると大きくなる。
【００１０】
また、半導体基板にトレンチを形成し、トレンチの底部にドレイン領域を形成し、トレンチ側壁に酸化膜を介してドリフト領域を形成し、半導体基板の表面層にトレンチと離してベース領域を形成し、このベース領域の表面層にエミッタ領域を形成し、エミッタ領域とドリフト領域に挟まれたベース領域上にゲート酸化膜を介してゲート電極を形成して横型トレンチＭＩＳＦＥＴを製作する。半導体基板表面にゲート酸化膜を形成することで、ゲート酸化膜の均一性がよく信頼性が高く、トレンチの底部にドレイン領域を形成することで、単位セル寸法が大幅に縮小でき、オン抵抗を低減でき、耐圧−オン抵抗のトレードオフ特性が改善できることが報告されている（例えば、特許文献４）。
【００１１】
また、横型ＭＩＳＦＥＴにおいて、ドレイン領域と接する低濃度のオフセットゲート領域を備え、ソース領域とオフセットゲート領域に挟まれたベース領域上にゲート絶縁膜を介してゲート電極を形成し、一端がソース電極と電気的に接続し、ソース電極下のソース領域を囲むようにドレイン領域と異なる導電型の高濃度の埋め込み層を形成し、この埋め込み層の他端がオフセットゲート領域端直下近傍まで延びた構成とすることで、耐圧特性の急激に電流が立ち上がる領域で負性抵抗を示し、耐圧が急激に低下し、ドレイン電流が急激に増大するスイッチバック現象を防止できることが報告されている（例えば、特許文献５）。
【００１２】
また、横型ＭＩＳＦＥＴにおいて、ゲート電極両端とそれぞれ端部が重なるオフセットゲート領域を形成し、これらのオフセットゲート領域がソース領域とドレイン領域に電気的に接続し、これらのオフセットゲート領域をゲート電極に対して自己整合で形成することで、高耐圧化および高集積化を実現した例が報告されている（例えば、特許文献６）。
【００１３】
【特許文献１】
特開平６−２９５２２号公報  図１
【特許文献２】
特開平９−３６３５９号公報  図１
【特許文献３】
特開２００２−９２８３号公報  図１
【特許文献４】
特開平８−１８１３１３号公報  図１
【特許文献５】
特公昭６２−４１４２８号公報  図４
【特許文献６】
特公昭６３−４６９９２号公報  図５
【００１４】
【発明が解決しようとする課題】
通常、前記のドリフト領域は拡散によって形成されるので、ベース領域とドリフト領域の境界付近ではドナーとアクセプターが相互に補償し合い、実効的な不純物濃度（正味の不純物濃度）が低下している。したがって、ゲート電極とドリフト領域との重なり面積を小さくして行くと、最終的にはドリフト領域の低濃度部分のみがゲート電極と重なるようになり、この低濃度部分のドリフト抵抗が増大してオン抵抗の増大を招く。さらにパターンの合わせ精度が悪いと、ドリフト領域とゲート電極が重ならなくなり、チャネルとドリフト領域の接続が途切れてしまい、導通しなくなる場合もある。
【００１５】
この発明の目的は、前記の課題を解決して、ゲート電極とドリフト領域の重なり面積を確実に確保して低オン抵抗化を図り、且つ、低帰還容量化して低スイッチング損失化を図ることができるＭＩＳ型半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、該ドリフト領域のゲート電極に近い側に層間絶縁膜より薄い絶縁膜が設けられ、該薄い絶縁膜上にソース電極と接続されたフィールドプレートを備える構成とする。  また、前記フィールドプレート下の絶縁膜で最も薄い箇所の膜厚がゲート絶縁膜の膜厚以上で、Ｖｂ／Ｅｃ（Ｖｂ：素子耐圧（Ｖ）、Ｅｃ：５×１０５  （Ｖ／ｃｍ））以下とするとよい。
【００１７】
また、第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、ゲート絶縁膜と接するベース領域の不純物濃度のピークがソース領域よりドリフト領域に近い側にある構成とする。
【００１８】
また、第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、ゲート電極下のベース領域で、ソース領域とドリフト領域の中間位置に第２導電型の高濃度領域を設け、ドリフト領域からベース領域に伸びる空乏層が前記高濃度領域に到達するように該高濃度領域を配置する構成とする。
【００１９】
また、第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、ゲート電極下のベース領域に第２導電型の高濃度領域を設け、該高濃度領域の端部をゲート絶縁膜と基板との界面から２．５μｍ以内、ドリフト領域から５．６μｍ以内とする。
【００２０】
また、前記高濃度領域の端部をゲート絶縁膜と基板との界面から１μｍ以内とするとよい。
【００２１】
また、前記ドリフト領域が、高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極直下のベース領域の表面に露出しないようにする。
【００２２】
また、第１導電型のソース領域、第２導電型のベース領域、第１導電型のドリフト領域を有するＭＩＳ型半導体装置において、該ドリフト領域が高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極直下のベース領域の表面に露出しないようにする。
【００２３】
また、半導体基板の一方の主面に、第１導電型のソース領域と、第２導電型のベース領域と、前記ソース領域と離れて形成された第１導電型のドリフト領域と、該ドリフト領域と接続する第１導電型のドレイン領域と、前記ドリフト領域と前記ソース領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極とを備えたＭＩＳ型半導体装置において、前記ドリフト領域が、高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極直下のベース領域の表面に露出しない構成とする。
【００２４】
また、半導体基板の第１主面に、第１導電型のソース領域と、第２導電型のベース領域と、前記ソース領域と離れて形成された第１導電型のドリフト領域と、該ドリフト領域と前記ソース領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の第２主面に、前記ドリフト領域と接続する第１導電型のドレイン領域とを備えたたＭＩＳ型半導体装置において、前記ドリフト領域が、高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極直下のベース領域の表面に露出しない構成とする。
【００２５】
また、半導体基板の第１主面に、第２導電型のベース領域と、該第２ベース領域の表面層に形成された第１導電型のソース領域と、該ソース領域を貫き前記ベース領域に達する深さのトレンチと、該トレンチ内もしくは側壁にゲート絶縁膜を介して形成されたゲート電極と、前記トレンチの底部と接し、前記ゲート電極の下方側で重なる第１導電型のドリフト領域と、前記半導体基板の第２主面に前記ドリフト領域と接続する第１導電型のドレイン領域とを備えたＭＩＳ型半導体装置において、前記ドリフト領域が、高濃度の第１ドリフト領域と低濃度の第２ドリフト領域とから成り、前記第１ドリフト領域の表面の少なくとも一部が前記ゲート電極と重なり、前記第２ドリフト領域の先端が前記第１ドリフト領域の先端を越えてゲート電極横のベース領域の表面に露出しない構成とする。
【００２６】
また、前記第２ドリフト領域の体積が、前記第１ドリフト領域の体積より大きいとよい。
【００２７】
また、前記第２ドリフト領域の拡散深さが、前記第１ドリフト領域の拡散深さより深いとよい。
【００２８】
また、前記第２ドリフト領域の単位長さ当たりの実効的な不純物量が、前記第１ドリフト領域の単位長さ当たりの実効的な不純物量以上であるとよい。
【００２９】
また、前記ソース領域と対向して形成された第１導電型のドレイン領域と、前記第１ドリフト領域を離して形成しても構わない。
〔作用〕
従来の技術は、単純にゲート電極とドリフト領域の重なり面積を小さくして、それらの間の容量を省いているのに過ぎない。しかしながら、帰還容量に寄与するのは物理的にゲート電極とドリフト領域が重なっている部分の容量だけでない。即ち、オフ状態でベース領域に広がる空乏層がゲート電極にかかる部分の容量も一緒に含まれるのである。よって、帰還容量を低減するためには、ゲート電極とドリフト領域の重なり面積を小さくするのと同時に、オフ時に空乏層がゲート電極下に広がらないようにする必要がある。実際に、発明者はゲート電極下への空乏層の張り出しを抑えることで、スイッチング時にゲート−ドレイン間に蓄積される電荷量が減少することをシミュレーションにより確認している。
【００３０】
オフ時に空乏層がゲート電極下に広がらないようにするためには、ドリフト領域とベース領域の境界近くに非空乏化領域として残るような高濃度領域（空乏層ストッパ）を設け、空乏層のストッパとして働かせることが効果的である。
【００３１】
この高濃度領域からゲート酸化膜までの距離ｄｇが長すぎるとゲート電極下のベース領域にも空乏層が広がり、帰還容量を大きくするため、この距離ｄｇを所定の大きさ以下（２．５μｍ以下、好ましくは１μｍ以下）とする必要がある。
【００３２】
また高濃度領域からドリフト領域までの最小距離ｘが大きすぎると空乏層が高濃度領域に達せずストッパの働きをしなくなり、ゲート電極下のベース領域に広く空乏層が入り込み帰還容量を増大させる。そのため、この距離ｘを空乏層の伸びを抑える範囲にする必要がある。この距離ｘは５．６μｍ以下とするとよい。
【００３３】
また、ベース領域のゲート絶縁膜との界面近傍の不純物濃度分布でドリフト領域に近い側にピーク濃度を位置させることで、ドリフト領域側からソース側に伸びる空乏層の伸びを抑制できる。空乏層の伸びを抑制することで、帰還容量を低減できる。このピーク濃度は適正なゲートしきい値電圧になるように決めるとよい。
【００３４】
また、フィールドプレート下の絶縁膜の最小膜厚をゲート絶縁膜以上で、Ｖｂ／Ｅｃ以下とすることで、素子耐圧をゲート耐圧以上で、また、素子耐圧でフィールドプレート下のドリフト領域とベース領域に伸びる空乏層を効果的に広げることができて、耐圧を確実に確保できる。
【００３５】
このようにドリフト領域に隣接して、絶縁膜を介したフィールドプレートを設けた場合についてさらに説明する。絶縁膜が厚すぎるとフィールドプレートにより空乏層の広がりを制御する効果が薄れるので、適切な厚さを選ぶ必要がある。例えば、オフ状態でドレイン−ソース間に逆方向電圧を徐々に印加したときに、フィールドプレートの効果で電位分布に変化が生じているとすれば、大抵の場合、その影響を最も強く受けている半導体基板表面付近のどこかで最初に臨界電界強度Ｅｃに達する。したがって、このときの絶縁膜中での電界もおよそＥｃ程度ぐらいに見積もられ、且つ、絶縁膜で耐圧Ｖｂ程度を維持することを考えれば、大雑把には絶縁膜の厚さをＶｂ／Ｅｃと同程度かそれよりも薄くすることで、フィールドプレートによる空乏層の広がり制御効果が期待できる。絶縁膜の厚さは必ずしも均一にする必要はなく、特にドリフト領域に隣接する広い範囲にわたって薄い絶縁膜を介してフィールドプレートを設けると、半導体基板表面での電位変化が急になりすぎて、耐圧を落とすことも考えられる。ドリフト領域に隣接して薄い絶縁膜上にフィールドプレートを設ける主な目的は、ゲート絶縁膜近傍での電界緩和であり、フィールドプレート下の絶縁膜がゲート電極の近傍のみで薄くなるような構造にすると効果がある。さらにフィールドプレートをソース電極と電気的に接続すれば、フィールドプレートの電位がソース電位に固定され、安定してその役割を発揮する。
【００３６】
フィールドプレートを備えていると、ドリフト領域側で空乏層が広がりやすくなるので、その分、ドリフト領域の不純物濃度を高めて、容易に耐圧を維持しながらオン抵抗を低減することができる。
【００３７】
フィールドプレート下の絶縁膜は、どのような物質であってもよいが、酸化膜を用いると例えば熱酸化のような比較的簡単な工程で安定した絶縁膜を形成することが可能である。
【００３８】
また、ドリフト領域を実効的な不純物濃度の高い領域（第１ドリフト領域）と低い領域（第２ドリフト領域）とから形成し、その高濃度ドリフト領域（第１ドリフト領域）はゲート電極に重ならせると共に、低濃度ドリフト領域（第２ドリフト領域）の先端が高濃度ドリフト領域（第１ドリフト領域）の先端を越えてゲート電極直下のベース領域の表面に露出しないようにする。つまり、ゲート電極直下のベース領域の表面に達しないようにする。トレンチゲート構造の場合にはゲート電極横のベース領域の表面に達しないような構成とする。これにより、ゲート電極と重なる部分のドリフト領域は、高濃度ドリフト領域であるため、充分に高い濃度のままその重なり面積を小さくすることができ、またオン電流を低濃度ドリフト領域に流すことで、ドリフト領域中の移動度低下を抑えることが可能となる。このとき、耐圧が確保できる範囲内で低濃度ドリフト領域を高濃度ドリフト領域より広く配置すれば、高いキャリア移動度で流れるオン電流が増えるので、効率的にオン抵抗を低減する。
【００３９】
特に、高い濃度が必要となる部分は、チャネルからオン電流が注ぎ込まれるゲート電極近傍だけであるから、より望ましい構成としてはゲート電極に隣接するごく微小な部分のみに高濃度ドリフト領域を設け、残りの大部分を低濃度ドリフト領域とすることである。
【００４０】
具体的には、低濃度ドリフト領域をオン電流が流れる方向の単位長さで輪切り状に取り出したとき、その断面積（この断面積はドリフト領域の体積に対応する）をＳとし、そこに含まれる実効的な不純物の濃度をｎｄｒｉｆｔとすると、非常に簡単な見積もりとしてＳ×ｎｄｒｉｆｔが一定であれば、素子耐圧を落とすことなくＳを変えることができる。
【００４１】
つまりは、実効的な総不純物量を一定にしておけば、オフ時に補償し合う電子もしくは正孔の総数は保たれたままとなるので、単純には空乏層はほとんど同じように広がって同等な耐圧を確保する。また、そのようにしたとき、ドリフト領域の低濃度化により抵抗率は増大しても、オン電流の流路の断面積Ｓが大きくなる効果で、抵抗自体に与える影響が完全に相殺され、結果として移動度の違いだけがドリフト抵抗の変化に現れることになる。
【００４２】
したがって、Ｓを大きくし過ぎて、断面積の小さい高濃度ドリフト領域から流れ出すオン電流が拡がって、この拡がりにより流れない無効領域を生じさせると、本発明の利点を失わせるおそれがあるため、実際の半導体装置の設計にあたってはドリフト領域中のオン電流分布を考慮しながら、最も大きなＳとすることが重要である。つまり、高濃度ドリフト領域の断面積（体積）に対して、低濃度ドリフト領域の断面積（体積）を大きくするが、その大きさには最適値が存在する。
【００４３】
また、前記第２ドリフト領域の電流経路に沿う単位長さ当たりの実効的な不純物量（総量）を、前記第１ドリフト領域の電流経路に沿う単位長さ当たりの実効的な不純物量（総量）以上に増やすことで、第２ドリフト領域のオン抵抗をさらに低減することができる。
【００４４】
また、ゲート−ドレイン間の容量を小さくする手段として、前記の空乏層ストッパ（高濃度領域）を形成することは有用である。ゲート電極脇に設けられる高濃度ドリフト領域はごく微小にできるため、そのすぐ近くに空乏層ストッパを設けることで、容易に空乏層ストッパをゲート電極に接近させることができ、ゲート電極に接するベース領域内への空乏層の張り出しを効果的に抑えることが可能となる。
【００４５】
【発明の実施の形態】
以下に本発明の実施形態を説明する。以下でｎまたはｐを冠記した領域では、それぞれ電子、正孔が多数キャリアであることを意味している。上付き文字の＋は比較的高不純物濃度で、−は比較的低不純物濃度であることを示している。また、すべての実施例において第１導電型をｎ型に、第２導電型をｐ型に規定しているが、これが逆の場合であってもよい。
〔実施例１〕
図１は、この発明の第１実施例のＭＩＳ型半導体装置の要部構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。これらの図は横型プレーナＭＯＳＦＥＴの場合であり、同図（ｂ）はハーフセルの部分を示す。
【００４６】
ｐ−  基板１４上にエピタキシャル成長でｐ層を形成し、このｐ層の表面層にｐ＋  拡散領域を形成し、その上にｐ層を再度形成して、ｐ層で形成されたｐベース領域３内に埋め込み層であるｐ＋  ストッパ領域１１を形成する。ｐベース領域３の表面にゲート絶縁膜７とその上にポリシリコンのゲート電極８を形成する。このゲート電極８をマスクとして、ｎドリフト領域１とｎ＋  ソース領域５を形成し、ｎドリフト領域１の表面層にｎ＋  ドレイン領域９、ｐベース領域３の表面層にｐ＋  コンタクト領域４を形成する。このｎ＋  ソース領域５の形成は、拡散係数の大きいリンを低濃度で深く拡散し、その後、拡散係数の小さな砒素を浅く拡散している。これは図１（ｂ）のＡ−Ａ断面である図２（ａ）に示すように、ゲート絶縁膜７下のｐベース領域３をリンで補償して、ゲート絶縁膜７下のｐベース領域３の不純物濃度のピーク位置Ｐをｎドリフト領域１に近い側に位置させるためである。
【００４７】
ゲート電極８とｎ＋  ドレイン領域９に挟まれたｎドリフト領域１上に例えば酸化膜１２などの絶縁膜を、ゲート電極８側が薄く、ｎ＋  ドレイン領域９側が厚くなるように形成する。そして、その酸化膜１２上にフィールドプレート１３を形成する。さらにｎ＋  ドレイン領域９上にドレイン電極１０を形成し、ｎ＋  ソース領域５上とｐ＋  コンタクト領域４上にソース電極６を形成する。このソース電極６とフィールドプレート１３を電気的に接続する。
【００４８】
ここで、ゲート絶縁膜７とｐ＋  ストッパ領域１１の間隔ｄｇを２．５μｍ以下とし、好ましくは１μｍ以下とする。またｎドリフト領域１とｐ＋  ストッパ領域１１の最小間隔ｘを５．６μｍ以下とする。また、酸化膜１２のゲート電極８に近い側の薄い部分の厚さをゲート絶縁膜７の厚さ以上とし、Ｖｂ／Ｅｃ以下とする。ここでＶｂは素子耐圧（Ｖ）でＥｃはシリコンの臨界絶縁破壊強度（Ｖ／ｃｍ）である。例えば、素子耐圧が３０Ｖの場合に酸化膜の薄い部分の厚さは０．６μｍ以下とする。また、ｐベース領域３のゲート絶縁膜７との界面近傍の不純物濃度のピーク位置Ｐがｎドリフト領域１に近い側にあるとよい。
【００４９】
前記の数値の根拠は、ゲート絶縁膜７とｐ＋  ストッパ領域１１の間隔ｄｇが２．５μｍを超えるとゲート電極８下のｐベース領域３の奥まで空乏層が広がるようになり、帰還容量が増大する。また、この間隔ｄｇが小さい程、ゲート電極８下のｐベース領域３に空乏層が広がりにくくなり、帰還容量が小さくなるので好ましく、３０Ｖ程度の素子ではこの間隔ｄｇは１μｍ以下がよい。これらのことをさらに説明する。
【００５０】
図１１は、距離ｄｇとＬ／Ｌｂｕｌｋ×１００（％）の関係を示す図である。距離ｄｇはｐ＋  ストッパ領域１１からゲート絶縁膜７までの距離である。またＬはｐ＋  ストッパ領域１１がある場合の距離ｄｇで、ゲート絶縁膜７との界面での空乏層の伸び（０Ｖの等電位線のｎドリフト領域からの距離）、Ｌｂｕｌｋはｐ＋  ストッパ領域１１がない場合のゲート絶縁膜７との境界での空乏層の伸び（０Ｖの等電位線のｎドリフト領域からの距離）で、それぞれのバイアス電圧が同じときの値を比較したものである。このＬ／Ｌｂｕｌｋ×１００％が、１００％ということは、空乏層の伸びがｐ＋  ストッパ領域１１の影響を受けないことを意味する。また、Ｌが大きくなると帰還容量が増大する。
【００５１】
ここでは、ｐ＋  ストッパ領域１１の不純物濃度が１×１０２１ｃｍ−３で、ｐベース領域の不純物濃度が１×１０１５ｃｍ−３で、ｎドリフト領域１の不純物濃度が１×１０１９ｃｍ−３で、ｐ＋  ストッパ領域１１とｎドリフト領域１が接触した場合を示している。図１１から、距離ｄｇが２．５μｍで空乏層の伸びがｐ＋  ストッパ領域１１に影響されなくなるので、距離ｄｇは２．５μｍを超す長さにする必要はない。また、３０Ｖ程度の素子の場合は空乏層の伸びがｐ＋  ストッパ領域１１の影響を受けない距離ｄｇは１μｍ程度となるので、距離ｄｇを１μｍを超す長さにする必要はない。
【００５２】
また、ｐベース領域３の不純物濃度を１×１０１５ｃｍ−３、ｎドリフト領域１の不純物濃度を１×１０１９ｃｍ−３と極端に高くした場合、図１２に電界強度で示すように、ｎドリフト領域１とｐ＋  ストッパ領域１１の間隔ｘが５．６μｍを超えるとｎドリフト領域１端からｐベース領域３に広がる空乏層がｐ＋  ストッパ領域１１に達しなくなる。そのため、通常、ｎドリフト領域１の不純物濃度が低いために、ｎドリフト領域１内にも空乏層が広がり、ｐベース領域３に広がる空乏層は狭くなる。そのため、間隔ｘは５．６μｍ以下とすると好ましい。一方、この間隔ｘが小さい程、空乏層はゲート電極８下のｐベース領域３には広がりにくくなる。そのため、ｎドリフト領域１とｐ＋  ストッパ領域１１が接触した状態が最も帰還容量が小さくなり好ましい。
【００５３】
また、ゲート電極８側の最も薄い酸化膜の膜厚ｔｍｉｎをゲート絶縁膜７の膜厚未満とすると素子耐圧がゲート耐圧より低くなり好ましくない。また、Ｖｂ／Ｅｃを超えると、膜厚ｔｍｉｎが必要以上に厚くなりすぎて、フィールドプレートの働きが弱くなり好ましくない。
【００５４】
また、ｐベース領域３のゲート絶縁膜７との界面近傍の不純物濃度のピーク位置Ｐがｎソース領域５に近い側にあると、ｎドリフト領域１からゲート絶縁膜７との界面近傍のｐベース領域３に広がる空乏層がｎソース領域５側まで広がり、帰還容量を大きくしてしまう。そのためｎドリフト領域１に近い側に有る方がよい。
【００５５】
前記の内容をさらに説明する。ゲート電極８下にはｐ＋  ストッパ領域１１（空乏層ストッパ）が設けられて空乏層が広がらないようにしている。また、図１（ｂ）において、ｐベース領域３表面のチャネルが形成されるＡ−Ａ断面における不純物濃度分布は図２（ａ）のようになっており、ｎ＋  ソース領域５よりもｎドリフト領域１に近いところ（ピーク位置Ｐ）に不純物濃度の極大値が存在している（尚、これ以降の実施例においても、Ａ−Ａと表記した断面における不純物濃度分布は図２（ａ）と同様である）。
【００５６】
これにより、しきい値の制御をしながら空乏層がゲート電極８下に張り出しにくいようにしている。さらに、ｎドリフト領域１の表面には酸化膜１２を介してフィールドプレート１３を設け、ソース電位に固定している。ゲート電極８近くでこの酸化膜１２を薄くすると、フィールドプレート１３の電位に引っ張られて、ゲート絶縁膜７付近の電界を緩和して耐圧を確保できる。
【００５７】
さらに、図１（ｂ）のＢ−Ｂ断面におけるｎドリフト領域１の不純物濃度分布を図２（ｂ）のように、ｎドリフト領域１の表面側で、不純物濃度を高くすると、オン抵抗を低減できる。この不純物濃度プロフィルは、半導体基板表面に１回のイオン注入を行った後に熱拡散をすれば、ｎドリフト領域１の表面の不純物濃度を高くすることができる。
【００５８】
前記のようにすることで、ゲート電極８とｎドリフト領域１の充分な重なり面積を確保し、ｎドリフト領域１の表面濃度を高くすることで、低オン抵抗化を図ることができる。また、ｐ＋  ストッパ領域１１を所定の位置に配置することで、ゲート電極８下のｐベース領域３に空乏層が広がることを抑制して、低帰還容量化を図ることができる。低帰還容量化を図ることで低スイッチング損失化することができる。
【００５９】
尚、ｐ＋  ストッパ領域１１はｐ＋  コンタクト領域４と接続させる必要は必ずしもない。また、ｐ＋  ストッパ領域１１は、ｎドリフト領域１から伸びる空乏層が到達する位置で、ｎドリフト領域１とｎ＋  ソース領域５の中間位置に島状に形成しても構わない。また、ｐ＋  ストッパ領域１１はｎドリフト領域１の下にもぐり込ませるように形成しても構わない。
【００６０】
また、本実施例では、ｐ＋  ストッパ領域１１、フィールドプレート１３、不純物濃度のピーク一Ｐに関する発明はすべて併せ持つ構成を示しているが、これらは必ずしも一緒に用いられる必要はなく、別個に用件を満たすだけでもよい。このことは以下の実施例全てにおいても同様である。
〔実施例２〕
図３は、この発明の第２実施例のＭＩＳ型半導体装置の要部斜視断面図である。この図は横型プレーナＭＯＳＦＥＴの場合の他の例におけるハーフセル部分斜視断面図（部分俯瞰図）である。
【００６１】
基本的なＭＯＳＦＥＴ構造は、第１実施例と同じで、この図ではソース電極６、ゲート絶縁膜７、ゲート電極８、ドレイン電極１０、酸化膜１２の一部（図１（ｂ）で示した酸化膜１２）、フィールドプレート１３の一部（図１（ｂ）で示したフィールドプレート１３）が省略されているが、図１と同様にｎドリフト領域１、ｐベース領域３、ｐ＋  コンタクト領域４、ｎ＋  ソース領域５、ｎ＋  ドレイン領域９を備えている。本例が第１実施例と異なるのはフィールドプレート１３が半導体基板５０表面の他に、半導体基板５０内部にも埋め込まれるように設けられていることと、図３の奥行き方向にｎドリフト領域１とｐ仕切り領域２が交互に配置した超接合層１６を備えていることである。このように、フィールドプレート１３は必ずしも半導体基板５０の表面にある必要はなく、ｎドリフト領域１の側面にあっても良い。また本例のような超接合半導体装置では、埋め込まれたフィールドプレート１３とｐ仕切り領域２を同列にしておけば、ｐ仕切り領域２はそもそもオン電流が流れない領域なので、半導体基板５０内部に非導電領域としてフィールドプレート１３があっても電流経路が妨げられない。
【００６２】
この実施例においても、間隔ｄｇ、間隔ｘ、ピーク位置Ｐおよび図示しない最小膜厚ｔｍｉｎについて、第１実施例と同様にすることで、同様の効果が得られる。
〔実施例３〕
図４は、この発明の第３実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型プレーナＭＯＳＦＥＴの場合のハーフセル部分断面図である。
【００６３】
本例でもｐ＋  ストッパ領域１１が設けられており、空乏層がゲート電極８下のｐベース領域３に広がらないようになっている。また、チャネルが形成されるｐベース領域３表面では、やはり、ｎ＋  ソース領域５よりもｎドリフト領域１に近いところに濃度の極大値が存在し、しきい値の制御をしながら空乏層の張り出しを抑えている。
【００６４】
この実施例においても、間隔ｄｇ、間隔ｘ、ピーク位置Ｐについて、第１実施例と同様にすることで、同様の効果が得られる。
〔実施例４〕
図５は、この発明の第４実施例のＭＩＳ型半導体装置の要部斜視断面図である。この図は縦型プレーナＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分斜視断面図である。
【００６５】
本例は図３の横型の場合と全く同様のコンセプトで、フィールドプレート１３を半導体基板５０内部に埋め込んだ縦型の超接合半導体装置である。
【００６６】
この実施例においても、間隔ｄｇ、間隔ｘ、ピーク位置Ｐおよび最小膜厚ｔｍｉｎについて、第１実施例と同様にすることで、同様の効果が得られる。
〔実施例５〕
図６は、この発明の第５実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型プレーナＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【００６７】
本例はプラグ（底部に形成されるｎ＋  ドレイン領域９に接続する表面から伸びた導電体のこと）のようなｎドリフト領域１を有するＭＯＳＦＥＴに対するものである。このような構造の場合には、ｎドリフト領域１に隣接するトレンチ５１内に酸化膜１２を介してフィールドプレート１３を設けている。
【００６８】
この実施例においても、間隔ｄｇ、間隔ｘ、ピーク位置Ｐおよび最小膜厚ｔｍｉｎについて、第１実施例と同様にすることで、同様の効果が得られる。
〔実施例６〕
図７は、この発明の第６実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型プレーナＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【００６９】
本例は半導体基板５０の表面のｎドリフト領域１とプラグ様のｎ＋  ドレイン領域９とを有するＭＯＳＦＥＴに対するものである。
【００７０】
この実施例においても、間隔ｄｇ、間隔ｘ、ピーク位置Ｐおよび最小膜厚ｔｍｉｎについて、第１実施例と同様にすることで、同様の効果が得られる。
〔実施例７〕
図８は、この発明の第７実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型プレーナＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【００７１】
本例は第６実施例に類似したプラグのようなｎ＋  ドレイン領域９ａを有するものである。このような構造の場合にも、フィールドプレート１３近くのｎドリフト領域１表面で高濃度化することが、オン抵抗を低減するのに有効な手段である。ここで、ｎ−  層１５は、空乏層を広げ、耐圧を確保する働きをする。
【００７２】
この実施例においても、間隔ｄｇ、間隔ｘ、ピーク位置Ｐおよび最小膜厚ｔｍｉｎについて、第１実施例と同様にすることで、同様の効果が得られる。
〔実施例８〕
図９は、この発明の第８実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型トレンチＭＯＳＦＥＴの場合のハーフセル部分断面図である。
【００７３】
本例はトレンチゲートを有するＭＯＳＦＥＴに対するものである。この構造ではフィールドプレートが設けられていない。
【００７４】
この実施例においても、間隔ｄｇ、間隔ｘおよびピーク位置Ｐについて、第１実施例と同様にすることで、同様の効果が得られる。
〔実施例９〕
図１０は、この発明の第９実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型トレンチＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【００７５】
本例は第８実施例と同様にトレンチゲートを有するＭＯＳＦＥＴに対するものであるが、ゲートよりさらに深いトレンチを有し、そのトレンチ内にフィールドプレート１３が設けられている。
【００７６】
ここではｎドリフト領域１のほかにｐ仕切り領域２を有する超接合半導体装置を示しているが、もちろん実施例８のような単層（ｐ仕切り領域２を設けない）のｎドリフト領域１であっても構わない。
【００７７】
この実施例においても、間隔ｄｇ、間隔ｘ、ピーク位置Ｐおよび最小膜厚ｔｍｉｎについて、第１実施例と同様にすることで、同様の効果が得られる。
【００７８】
前記の実施例において、製造工程上の意図の有り無しに関わらず受ける熱履歴により、通常、ベース領域とドリフト領域の境界付近では必ずドナーとアクセプターが相互に補償し合い、実効的な不純物濃度が低下している。
【００７９】
したがって、ゲート電極とドリフト領域との重なり面積を小さくしてゆくと、最終的にはドリフト領域の低濃度部分のみがゲート電極と重なるようになり、その部分のドリフト抵抗が高くなってオン抵抗の増大を招く。そこで、ゲート電極とドリフト領域の重なり面積を小さくしても、その重なり部分でのドリフト領域の不純物濃度を充分に高く保つためには、なるべくベース領域とドリフト領域の境界部分での拡散を抑えて、階段接合に近付けることが理想である。
【００８０】
しかしながら、そのようなやり方を推し進めてゆくと、ドリフト領域全体が高濃度化されて、図１３に示すような、高濃度ドリフト領域（ｎ＋  ドリフト領域１ａ）を有するＭＩＳ型半導体装置となり、ドリフト領域中でのキャリア移動度が低下するために、オン抵抗が増大する。
【００８１】
また、例えば図１４に示すようないわゆるＬＤＤと呼ばれる正味の不純物濃度の低い低濃度ドリフト領域（ｎ−  ドリフト領域１ｂ）を付け加えたＭＩＳ型半導体装置では、ｎ−  ドリフト領域１ｂにオン電流の大半を流すようにすることで移動度の低下を防げるが、ｎ−  ドリフト領域１ｂの先端Ｂは、ｎ＋  ドリフト領域１ａの先端Ａを越えてゲート電極直下にまで配置されている（つまり、ｎ−  ドリフト領域１ｂの先端Ｂがゲート電極直下のｐベース領域３の表面に露出するように配置されている）ので、この領域を広げることは、そもそもの意図に反してゲート−ドレイン間容量（帰還容量）を増大させるという矛盾を生じる。
【００８２】
以下の実施例では、ゲート電極とドリフト領域の重なり面積を小さくしながらも、重なり部分におけるドリフト領域の不純物濃度を充分に高く保ち、且つ、ドリフト領域全体の移動度を低下させないようにして、低オン抵抗で且つ低帰還容量のＭＩＳ型半導体装置を実現する方法について、前記のｐ＋  ストッパ領域１１がない構造の実施例について説明し、その後で前記の実施例のようにｐ＋  ストッパ領域１１がある場合について説明する。
〔実施例１０〕
図１５は、この発明の第１０実施例のＭＩＳ型半導体装置の要部断面図である。この図は横型プレーナーＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【００８３】
ｐベース領域３の表面には、例えばゲート電極８をマスクの一部としたヒ素のイオン注入とレーザアニールにより形成されたｎ＋  ドリフト領域１ａがあり、それより深いところには、例えばリンの高エネルギーイオン注入と炉アニールによって予め形成されたｎ−  ドリフト領域１ｂがある。ｎ−  ドリフト領域１ｂの濃度をより均一にするために、エネルギーを変えてリンを複数回イオン注入することにより、濃度ピーク位置を分散させることもある。あるいは、ｐ−  基板１４上にｐベース領域３をエピタキシャル成長させた後、その上に更にｎ−  層をエピタキシャル成長させ、その一部にホウ素を補償ドーピングする方法が採られることもある。補償されてｐ型になった部分がゲートからソースに至る付近のｐベース領域３の一部となり、ｎ型のまま残ったエピタキシャル層がｎ−  ドリフト領域１ｂに相当し、この上にｎ＋  ドリフト領域１ａを形成する。
【００８４】
いずれの製造方法においても、ゲート電極８はｎ＋  ドリフト領域１ａと小さい面積で重なり、ｎ−  ドリフト領域１ｂはゲート電極８に対してｎ＋  ドリフト領域１ａよりも後退した位置にある。これは、ｎ−  ドリフト領域１ｂの先端Ｂがｎ＋  ドリフト領域１ａの先端Ａを越えてｐベース領域３の表面（半導体基板表面）に露出しないようにして、帰還容量を小さくするためである。また、ｎ−  ドリフト領域１ｂはｎ＋  ドリフト領域１ａより大きな体積としている。ゲート電極８近くのｎ＋  ドリフト領域１ａの表面には酸化膜１２を介したフィールドプレート電極１３が設けられ、このフィールドプレート１３とソース電極６を電気的に接続する。ここでは酸化膜１２に段差を付けた例を示しているが、その段数、各段の幅、各段の厚みなどを適切に選ぶことで効果的に周辺の電界が緩和される。
【００８５】
また、ゲート絶縁膜７の劣化を抑える目的から、ゲート電極８近傍の電界緩和は大切であるが、より信頼性の高い半導体装置とするためには、アバランシェ降伏がゲート絶縁膜７から離れたところで起きるようにすべきである。そこで、ｎ＋  ドリフト領域１ａとｐベース領域３との間で形成されるｐｎ接合（内蔵ダイオード）のアバランシェ電圧（耐圧）よりも、ｎ−  ドリフト領域１ｂとｐベース領域３との間で形成されるｐｎ接合（内蔵ダイオード）のアバランシェ電圧（耐圧）の方が低く、より望ましくは、ｎ＋  ドレイン領域５とｐベース領域３との間で形成されるｐｎ接合（内蔵ダイオード）の耐圧の方が低い構成とするとよい。
【００８６】
これは、ｎ−  ドリフト領域１ｂもしくはｐベース領域３の実効的な不純物濃度を最適値から若干ずらすだけで良い。特に、ｎ−  ドリフト領域１ｂとｐベース領域３との間で積極的にアバランシェ降伏を起こさせる場合には、ｎ−  ドリフト領域１ｂの不純物濃度を高めたほうがオン抵抗を低減する面からも都合が良い。
【００８７】
つぎに、ｎ＋  ドリフト領域１ａとｎ−  ドリフト領域１ｂを形成するに当たっての留意点について説明する。
【００８８】
図１５に示すように、低帰還容量化のためには、ゲート電極８近くにｎ＋  ドリフト領域１ａがあって、それが非常に小さい面積でゲート電極８と重なるようにする。これを実現するために、例えばゲート電極８をマスクの一部としたイオン注入によりｎ＋  ドリフト領域１ａを形成するための不純物を導入すると、自己整合的にゲート電極８との重なり面積を制御できるので、ばらつきが少なく精密な配置ができる。
【００８９】
特に、ｎチャンネル型半導体装置の製造で、イオン種として前記のようにヒ素を選ぶと、半導体中で拡散しにくいので、ゲート電極８とｎ＋  ドリフト領域１ａの重なり面積を小さくすることに対して有利である。さらに、イオン注入によって導入された不純物を活性化させるのに、前記のようにレーザーアニールを用いれば、より一層、半導体中での不純物の拡散を抑えることができる。
【００９０】
同様な配慮から、そもそもの製造工程において、ゲート電極８近傍のｎ＋  ドリフト領域１ａになるべく熱をかけないことが肝要であり、その部分の形成はなるべく後工程にすべきである。例えば、多くの場合、ｎ−  ドリフト領域１ｂは広い範囲にわたって形成され、その形成方法として熱処理による不純物の固体内拡散を利用することが考えられるので、少なくともそのような工程を終えてからの方が良い。
【００９１】
ドリフト領域全体にわたって高いキャリア移動度を保とうとすると、ｎ−  ドリフト領域１ｂは広く均一に形成することが求められる。その形成方法としては、高エネルギーイオン注入で不純物を導入し、その後、熱処理により拡散させることが挙げられる。これにより、半導体の中ほどに入ったところへドリフト領域を広く分布させることができる。このとき多重イオン注入を行なえば、不純物の濃度分布はより均一化する。ｎチャンネル型半導体装置の製造においては、イオン種をリンに選ぶと、比較的半導体中で拡散しやすいので便利である。また、ゲート電極８を形成した後に図示しない絶縁膜を堆積させ、それをエッチバックしてゲート電極８脇のみに絶縁膜を残すと、それがウォールとなるので、これをマスクの一部としてイオン注入を行なうと、ばらつきが少なく精密な配置を実現できる。
【００９２】
ｎ−  ドリフト領域１ｂを形成する別の方法として、エピタキシャル成長を用いることも考えられる。オフ状態で耐圧を確保する際には、空乏層が均一にドリフト領域へ広がることが理想的であるが、エピタキシャル層の場合には不純物濃度がほぼ一定となるので、不規則な電位分布を生じにくく、ある特定の箇所へ電界集中することが少なくなる。
【００９３】
ゲート電極８に隣接してｎ＋  ドリフト領域１ａを設けた場合、この部分での電界緩和させるために、ｎ＋  ドリフト領域１ａの表面側に絶縁膜１２を介したフィールドプレート１３を設ける。このようにすると、フィールドプレート１３の電位に引っ張られてドリフト領域側に空乏層が広がりやすくなり、ゲート電極８近くでの電界分布が緩やかとなる。フィールドプレート１３は必ずしもｎ＋  ドリフト領域１ａ全体を覆っている必要はなく一部を覆うのみであっても良い。これは、フィールドプレート１３がゲート電極８の近くに設けられていると効果的であり、さらにその電位を固定すると安定してその役割を発揮する。
【００９４】
電界緩和させるために設けるフィールドプレートをゲート電極の延長として形成した構造では、フィールドプレート下の絶縁膜容量が帰還容量に加わってくるので、スイッチング速度が遅い。それに対して、本発明ではフィールドプレート１３がゲート電極８から電気的に絶縁されて、ソース電極６と接続しているので電界緩和と低帰還容量を両立させることができる。
〔実施例１１〕
図１６は、この発明の第１１実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型プレーナーＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【００９５】
本例では、ｎ＋  ドリフト領域１ａをゲート電極８近傍だけに配置している。このようにすると容易に耐圧を確保しながら、ｎ＋  ドリフト領域１ａの不純物濃度を高め、ｎ−  ドリフト領域１ｂの体積を大きくすることができる。この半導体装置は縦型であるが、表面付近のＭＯＳ構造は第１０実施例とほとんど同じであり、全く同様な方法で製造できる。また、ｎ＋  ドレイン領域９ａ（ｎ＋  ドレインプラグ領域）については、トレンチ側壁のイオン注入、もしくはトレンチへの高導電体の埋め込みなどによって形成される。この場合も、ｎ−  ドリフト領域１ｂの先端Ｂがｎ＋  ドリフト領域１ａの先端Ａを越えてｐベース領域３の表面に露出しないようにすることで、帰還容量を小さくすることができる。
【００９６】
この構造を図１７のようにモデリングし、シミュレーションによって低帰還容量化を図りながらも低オン抵抗を両立することが可能であることが確認されている。ゲート−ドレイン間の容量を低減するために、図１７ではゲート電極８とｎ＋  ドリフト領域１ａとの重なりを０．１μｍまで短縮し、この状態で、Ｘ１をｎ＋  ドリフト領域１ａとｎ−  ドリフト領域１ｂとの比率を変えるパラメータとした。また、フィールドプレート電極１３は平板の酸化膜１２の上に設けている。このようにしても酸化膜１２の厚さと、フィールドプレート１３の長さを適当に調節すれば、周辺の電界緩和は充分に可能である。
【００９７】
そのときの規格化オン抵抗の依存性を図１８に示す。Ｘ１があまりに短いと、オン電流がｎ−  ドリフト領域１ｂの中を充分に広がることができずにｎ＋  ドレイン領域９ａに達してしまうので、無効領域が生じる結果、規格化オン抵抗は増大する。しかしながらＸ１が０．４μｍ以上になると、その不利益分を超えて、オン電流が高いキャリア移動度を持って流れる領域が増えてくるので、そこから先はＸ１に対して直線的に規格化オン抵抗が減少する。
【００９８】
また、フィールドプレート１３の有効性についてもシミュレーションにより確認することができる。Ｘ１＝０．６μｍの時に、フィールドプレート１３がない場合と、フィールドプレート１３がある場合のオフ状態での電位分布を示したのが、それぞれ図１９、図２０である。フィールドプレート１３の存在により、空乏層がｎ＋  ドリフト領域１ａあるいはｎ−  ドリフト領域１ｂまで均一に広がるようになって、効率的に耐圧が確保されていることが分かる。なお、このときの酸化膜１２の厚さ０．１５μｍは、ゲート絶縁膜７の厚さ５００Å（５０ｎｍ）より厚く、Ｖｂ／Ｅｃ＝３８．４Ｖ／（５×１０５  Ｖ／ｃｍ）は約０．７７μｍより薄い。
〔実施例１２〕
図２１は、この発明の第１２実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型プレーナーＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【００９９】
本例は第１０実施例の半導体装置において、表面をｎ＋  ドリフト領域１ａのみとし、ｎ＋  ドレイン領域９ａをｎ−  ドリフト領域１ｂに置き換えた構造をしている。このような配置により、ｎ−  ドリフト領域１ｂとｐベース領域３が丁度縦型の超接合層のようになるので、比較的高耐圧の半導体装置において、耐圧と規格化オン抵抗の良いトレードオフが得られる。また製造においても、エピタキシャル成長とマスクイオン注入の繰り返しや、トレンチ側壁へのイオン注入、トレンチのエピタキシャル成長による埋め込みなど、従来の超接合半導体装置の製造方法を流用することができる。この場合も、ｎ−  ドリフト領域１ｂの先端Ｂがｎ＋  ドリフト領域１ａの先端Ａを越えてｐベース領域３の表面に露出しないようにすることで、帰還容量を小さくすることができる。
〔実施例１３〕
図２２は、この発明の第１３実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型プレーナーＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【０１００】
本例は実施例１２の半導体装置表面にあったｎ＋  ドリフト領域１ａを縦方向に配置した構造で、横幅の縮小に有利である。このような場合のｎ＋  ドリフト領域１ａは、例えばゲート電極８をマスクの一部としたトレンチ側壁への深い角度での斜めイオン注入で不純物が導入される。また、フィールドプレート１３は、そのトレンチ内に設けられている。この場合も、ｎ−  ドリフト領域１ｂの先端Ｂが、ｎ＋  ドリフト領域１ａの先端Ａを越えてｐベース領域３の表面に露出しないようにすることで、帰還容量を小さくすることができる。
〔実施例１４〕
図２３は、この発明の第１４実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型プレーナーＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【０１０１】
本例は実施例１１と似たような構造をピタキシャル層を用いて形成している。ｎ−  エピタキシャル層への二重拡散によりＭＯＳ構造を形成しており、残ったｎ−  エピタキシャル層がそのままｎ−  ドリフト領域１ｂとなっている。この場合も、ｎ−  ドリフト領域１ｂの先端Ｂがｎ＋  ドリフト領域１ａの先端Ａを越えてｐベース領域３の表面に露出しないようにすることで、帰還容量を小さくすることができる。
〔実施例１５〕
図２４は、この発明の第１５実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型トレンチＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【０１０２】
本例はトレンチゲートを有するＭＯＳＦＥＴに対するものである。ｎ−  エピタキシャル層に掘られたトレンチの底部へ予め高濃度のＡｓイオン注入を行なっておき、表面から補償ドーピングを行って、深い拡散でｐベース領域３を形成すると、トレンチゲートの近くのみにｎ＋  ドリフト領域１ａが残る。トレンチ底部へのイオン注入を行なう際には、トレンチを形成したときの酸化マスクをそのまま利用すれば、工程が簡略化されて便利である。この場合も、ｎ−  ドリフト領域１ｂの先端Ｂがｎ＋  ドリフト領域１ａの先端Ａを越えてｐベース領域３の表面に露出しないようにすることで、帰還容量を小さくすることができる。
〔実施例１６〕
図２５は、この発明の第１６実施例のＭＩＳ型半導体装置の要部断面図である。この図は縦型トレンチＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【０１０３】
本例は実施例１５と同様にトレンチゲートを有するＭＯＳＦＥＴに対するものであるが、ゲートよりさらに深いトレンチを有し、そのトレンチ内にフィールドプレート１３が設けられている。さらに従来の超接合半導体装置の製造方法を利用して、ｎ＋  ドリフト領域１ａの下方にｎ−  ドリフト領域１ｂとｐ仕切り領域２とからなる超接合層１６を形成している。ゲートがトレンチ側壁に形成されている場合には、それをマスクの一部とした斜めイオン注入でｎ＋  ドリフト領域１ａを形成するための不純物を自己整合的に導入することができる。この場合も、ｎ−  ドリフト領域１ｂの先端Ｂがｎ＋  ドリフト領域１ａの先端Ａを越えてｐベース領域３の表面に露出しないようにすることで、帰還容量を小さくすることができる。
【０１０４】
尚、第１０実施例から第１６実施例において、フィールドプレート１３を形成した構造のもので説明したが、必ずしもこのフィールドプレート１３は形成しなくてもよい。
〔実施例１７〕
図２６は、この発明の第１７実施例のＭＩＳ型半導体装置の要部断面図である。この図は横型トレンチＭＯＳＦＥＴの場合の他の実施例におけるハーフセル部分断面図である。
【０１０５】
この構造は、図１５の構造に対して、さらに図１で示すｐ＋  ストッパ領域１１（空乏層ストッパ）を追加形成したものである。この場合も、ｎ−  ドリフト領域１ｂの先端Ｂがｎ＋  ドリフト領域１ａの先端Ａを越えてｐベース領域３の表面に露出しないようにすることで、帰還容量を小さくすることができる。
【０１０６】
さらに、ｐ＋  ストッパ領域１１を追加形成することで、ゲート電極８下への空乏層の張り出しが抑えられ、ゲート−ドレイン間容量（帰還容量）の低減に対して一層効果的となる。
【０１０７】
尚、前記の第１０実施例〜第１６実施例では、このｐ＋  ストッパ領域１１を配置した場合については示さないが、図２６のようにｐ＋  ストッパ領域１１を適用することで、第１７実施例と同様の効果を得ることができる。このｐ＋  ストッパ領域１１を形成した場合、第１実施例〜第９実施例で示した間隔ｘ、間隔ｄｇ、Ｐ点の不純物濃度については、第１実施例〜第９実施例の場合と同じように決めればよい。このとき、間隔ｘについては、ｎ＋  ドリフト領域１ａとｎ−  ドリフト領域１ｂを一つのｎドリフト領域１と見做して決めればよい。
【０１０８】
また、第１実施例〜第９実施例に対して、ｎドリフト領域１を第１０実施例〜第１６実施例のようにｎ＋  ドリフト領域とｎ−  ドリフト領域で構成して、ｎ−  ドリフト領域の先端がｎ＋  ドリフト領域の先端を越えてｐベース領域３の表面に露出しないようにすることで、さらに帰還容量を小さくすることができる。
【０１０９】
【発明の効果】
この発明において、ゲート電極近傍のドリフト領域とベース領域の境界近くに空乏層をストップさせるストッパ領域を設けたり、ゲート電極直下のドリフト領域近くでベース領域の不純物濃度を高めたりすることで、オフ時に空乏層がゲート電極下のベース領域に広がるのを抑制して、帰還容量（ゲート・ドレイン間の容量）を低減する。
【０１１０】
また、ドリフト領域に隣接して薄い絶縁膜を介してフィールドプレートを設けることで、ゲート絶縁膜近傍の電界を緩和して耐圧を確保する。
【０１１１】
さらに、ゲート電極に隣接する高濃度ドリフト領域と、その高濃度ドリフト領域を越えてゲート電極下のベース領域の表面に露出しない低濃度ドリフト領域とを備える構成とすることで、チャネルと高濃度ドリフト領域とを確実に接続しながらゲート電極と高濃度ドリフト領域の重なり面積を充分に小さくして、帰還容量を低減し、且つ、低濃度ドリフト領域の形成でキャリア移動度を高く維持して低オン抵抗を確保できるようにする。
【０１１２】
こうすることで、低帰還容量で、低いオン抵抗のＭＩＳ型半導体装置を製作することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例のＭＩＳ型半導体装置の要部構成であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２】図１のＭＩＳ型半導体装置の不純物濃度分布の図であり、同図（ａ）は図１（ｂ）のＡ−Ａ線での不純物濃度分布図、同図（ｂ）は同図（ａ）のＢ−Ｂ線での不純物濃度分布図
【図３】この発明の第２実施例のＭＩＳ型半導体装置の要部斜視断面図
【図４】この発明の第３実施例のＭＩＳ型半導体装置の要部断面図
【図５】この発明の第４実施例のＭＩＳ型半導体装置の要部斜視断面図
【図６】この発明の第５実施例のＭＩＳ型半導体装置の要部断面図
【図７】この発明の第６実施例のＭＩＳ型半導体装置の要部断面図
【図８】この発明の第７実施例のＭＩＳ型半導体装置の要部断面図
【図９】この発明の第８実施例のＭＩＳ型半導体装置の要部断面図
【図１０】この発明の第９実施例のＭＩＳ型半導体装置の要部断面図
【図１１】距離ｄｇとＬ／Ｌｂｕｌｋの関係を示す図
【図１２】距離ｄｇと電界強度を示す図
【図１３】高濃度ドリフト領域を有するＭＩＳ型半導体装置の構成図
【図１４】高濃度ドリフト領域と低濃度ドリフト領域を有するＭＩＳ型半導体装置の構成図
【図１５】この発明の第１０実施例のＭＩＳ型半導体装置の要部断面図
【図１６】この発明の第１１実施例のＭＩＳ型半導体装置の要部断面図
【図１７】図１６の構造をモデリングした図
【図１８】規格化オン抵抗のＸ依存性を示す図
【図１９】フィールドプレート１３がない場合のオフ状態での電位分布を示した図
【図２０】フィールドプレート１３がある場合のオフ状態での電位分布を示した図
【図２１】この発明の第１２実施例のＭＩＳ型半導体装置の要部断面図
【図２２】この発明の第１３実施例のＭＩＳ型半導体装置の要部断面図
【図２３】この発明の第１４実施例のＭＩＳ型半導体装置の要部断面図
【図２４】この発明の第１５実施例のＭＩＳ型半導体装置の要部断面図
【図２５】この発明の第１６実施例のＭＩＳ型半導体装置の要部断面図
【図２６】この発明の第１７実施例のＭＩＳ型半導体装置の要部断面図
【図２７】従来のＭＩＳ型半導体装置の要部断面図
【図２８】従来のＭＩＳ型半導体装置の要部断面図
【図２９】従来のＭＩＳ型半導体装置の要部断面図
【符号の説明】
１    ｎドリフト領域
１ａ  ｎ＋  ドリフト領域（高濃度ドリフト領域）
１ｂ  ｎ−  ドリフト領域（低濃度ドリフト領域）
２    ｐ仕切り領域
３    ｐベース領域
４    ｐ＋  コンタクト領域
５    ｎ＋  ソース領域
６    ソース電極
７    ゲート絶縁膜
８    ゲート電極
９    ｎ＋  ドレイン領域
９ａ  ｎ＋  ドレイン領域（ドレインプラグ領域）
１０    ドレイン電極
１１      ｐ＋  ストッパ領域
１２    酸化膜
１３    フィールドプレート
１４    ｐ−  基板
１５        ｎ−  層
１６    超接合層
５０    半導体基板
５１    トレンチ
ｄｇ    距離（ゲート絶縁膜とｐ＋  ストッパ領域の距離）
ｘ    距離（ｎドレイン領域とｐ＋  ストッパ領域端の最小距離）
ｔｍｉｎ    厚さ（フィールドプレート下の酸化膜の最も薄い部分の厚さ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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