(57)【要約】【課題】半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減する。【解決手段】多層配線構造を備えた半導体集積回路装置において、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層（領域Ｃ参照）とは異なる経路で上層側に延びる熱伝導部３３，３５，３７を備えている（領域Ａ，Ｅ，Ｆ参照）。領域Ａにおいて、完全空乏型ＳＯＩトランジスタのゲート動作により発生した熱は、コンタクト層１９、メタル配線層Ｍ１、ビア層２１、メタル配線層Ｍ２に伝導され、さらに熱伝導部３３を介して最上層のメタル配線層Ｍ６まで伝導され、絶縁層１７の上面側から放熱される。これにより、半導体集積回路装置の温度上昇を低減することができる。【選択図】　　　図１
2004072017.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板又はＳＯＩ基板からなる支持基板上に形成された半導体素子と、支持基板上の絶縁膜中に形成された多層配線構造を備えた半導体集積回路装置において、
多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えていることを特徴とする半導体集積回路装置。
【請求項２】
前記熱伝導部は最上層の配線層を含んでいる請求項１に記載の半導体集積回路装置。
【請求項３】
前記熱伝導部を構成する最上層の配線層上の絶縁膜に開口部が形成されている請求項２に記載の半導体集積回路装置。
【請求項４】
半導体素子としてＭＯＳトランジスタを含み、前記熱伝導部はＭＯＳトランジスタのゲート電極に直接又は信号伝送用の接続孔及び金属配線層を介して接続されている請求項１、２又は３のいずれかに記載の半導体集積回路装置。
【請求項５】
半導体素子としてＭＯＳトランジスタを含み、前記熱伝導部はＭＯＳトランジスタのソース又はドレイン領域に直接又は信号伝送用の接続孔及び金属配線層を介して接続されている請求項１から４のいずれかに記載の半導体集積回路装置。
【請求項６】
半導体素子としてＭＯＳトランジスタを含み、前記熱伝導部はＭＯＳトランジスタを電気的に分離するための素子分離膜に直接又は信号伝送用の接続孔及び金属配線層を介して接続されている請求項１から５のいずれかに記載の半導体集積回路装置。
【請求項７】
前記ＭＯＳトランジスタは、完全空乏型ＳＯＩトランジスタ、部分空乏型ＳＯＩトランジスタ又はＳＯＮトランジスタである請求項４、５又は６のいずれかに記載の半導体集積回路装置。
【請求項８】
前記熱導電部は、電気的配線としては使用されていないダミーメタルを含み、各層において前記ダミーメタルは同じ座標に配置されており、異なる層で同じ座標位置のダミーメタルが接続孔を介して接続されている請求項１から７のいずれかに記載の半導体集積回路装置。
【請求項９】
複数の半導体素子を含む回路を機能ごとに機能ブロック化し、複数の機能ブロックを配置する方式の半導体集積回路装置において、
機能ブロックの一部又は全部が請求項１から８のいずれかに記載の熱伝導部を１又は複数備えていることを特徴とする半導体集積回路装置。
【請求項１０】
前記熱伝導部は、機能ブロック内のゲート電極の熱容量に応じて配置されている請求項９に記載の半導体集積回路装置。
【請求項１１】
複数の半導体素子を含む回路を機能ごとに機能ブロック化し、複数の機能ブロックを配置する方式の半導体集積回路装置において、
機能ブロック間に隙間を埋めるフィードセルが配置されている領域を含み、前記フィードセルの一部又は全部が請求項１から８のいずれかに記載の熱伝導部を１又は複数備えていることを特徴とする半導体集積回路装置。
【請求項１２】
前記熱伝導部を備えたフィードセルは、フィードセル近傍の機能ブロック内のゲート電極の熱容量に応じて配置されている請求項１１に記載の半導体集積回路装置。
【請求項１３】
複数の半導体素子を含む回路を機能ごとに機能ブロック化し、各機能ブロックをスタンダードセルとしてライブラリーに保持しておき、複数のスタンダードセルを配置するスタンダードセル方式の半導体集積回路装置の製造方法において、スタンダードセルには、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えたものを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
スタンダードセルには機能ブロック間の隙間を埋めるフィードセルも含まれており、それらのフィードセルには、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えたものを含む請求項１３に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置及びその製造方法に関し、特に、半導体基板又はＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板からなる支持基板上に形成された半導体素子と支持基板上の絶縁膜中に形成された多層配線構造を備えた半導体集積回路装置、及び、１つの製造方法として、複数の半導体素子を含む回路を機能ごとに機能ブロック化し、各機能ブロックをスタンダードセルとしてライブラリーに保持しておき、複数のスタンダードセルを配置するスタンダードセル方式の半導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体集積回路装置（以下、チップとも称す）において、製造プロセスの微細化や、チップに搭載されるデバイス数の増加、動作速度の向上等により、デバイスの発熱によるデバイスや配線の破壊、温度上昇によるデバイスの性能劣化を招く場合がある。
【０００３】
一般に、チップの発熱に対する対策として、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）組立て工程においてパッケージが備える放熱機構を利用し、デバイス等が形成される半導体素子面に対し、半導体素子形成面とは反対側の面（裏面）のシリコン基板（半導体基板）を放熱機構に接触させることにより放熱を行なっている。
【０００４】
また、チップの発熱に対するチップ内設計上の対策としては、内部機能を分割し、一部を活性化させることで消費電力を抑えてチップ全体の発熱を抑えたり、スタンダードセル方式のセル配置配線によるレイアウト手法では、各セルが消費電力のパラメータを備え、セル配置配線ツールのソフトウエア的手段により消費電力の大きな、例えばクロックドライバのようなセルを分散配置したりすることで、チップ内に局所的に発生する発熱領域を分散させる等の手段がある。
【０００５】
例えば特許第２９７１４６４号公報では、スタンダードセルライブラリに仮想温度パラメータを含み、仮想温度とコスト値を調整しながらセル配置を制御する方法が開示されている（従来技術１）。また、特許第２７９８０４８号公報では、活性化率の高いセルをチップ周辺に配置することで、チップ内温度分布を調整する方法が開示されている（従来技術２）。
【０００６】
また、プロセスのさらなる微細化にともなうＭＯＳトランジスタのチャネル容量（チャネル寄生容量）の問題を解決する構造として、ＳＯＩ構造のＭＯＳトランジスタがある。ＳＯＩ構造は大きく分けて３種類ある。図１２に、従来型のＭＯＳトランジスタ及びＳＯＩ構造のＭＯＳトランジスタの断面図を示す。
【０００７】
（Ａ）に示すように、従来型のＭＯＳトランジスタは、シリコン基板１の表面側に間隔をもって形成された２つのソース又はドレイン領域９，９を備え、ソース又はドレイン領域９，９間のシリコン基板１上にゲート酸化膜１１を介してゲート電極１３を備えている。
【０００８】
（Ｂ）に示すように、完全空乏型ＳＯＩ−ＭＯＳトランジスタ（以下、完全空乏型ＳＯＩトランジスタと称す）は、ＳＯＩ基板７に形成される。ＳＯＩ基板７はシリコン基板１上に形成された埋込み酸化膜３と埋込み酸化膜３上に形成された単結晶シリコン層５をもつ。単結晶シリコン層５に間隔をもって２つのソース又はドレイン領域９，９が形成され、ソース又はドレイン領域９，９間の単結晶シリコン層５上にゲート酸化膜１１を介してゲート電極１３が形成されている。完全空乏型ＳＯＩトランジスタではチャネル領域下の単結晶シリコン層５が全て空乏化する。
【０００９】
（Ｃ）に示すように、部分空乏型ＳＯＩ−ＭＯＳトランジスタ（以下、部分空乏型ＳＯＩトランジスタと称す）は、ＳＯＩ基板７に形成される。単結晶シリコン層５に間隔をもって２つのソース又はドレイン領域９，９が形成され、ソース又はドレイン領域９，９間の単結晶シリコン層５上にゲート酸化膜１１を介してゲート電極１３が形成されている。部分空乏型ＳＯＩトランジスタは、完全空乏型ＳＯＩトランジスタに比べて膜厚が厚い単結晶シリコン層５をもち、単結晶シリコン層５の底部に空乏化されない領域をもつ。
【００１０】
（Ｄ）に示すＳＯＮ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｎｏｔｈｉｎｇ）−ＭＯＳトランジスタ（以下、ＳＯＮトランジスタと称す）は、表面側のチャネル領域となる領域の直下に空孔又は埋込み酸化膜１４が形成されたシリコン基板１に形成される。シリコン基板１には、空孔又は埋込み酸化膜１４上のチャネル領域となる領域を挟んで２つのソース又はドレイン領域９，９が形成され、ソース又はドレイン領域９，９間の単結晶シリコン層５上にゲート酸化膜１１を介してゲート電極１３が形成されている。
【００１１】
ＳＯＩ構造のＭＯＳトランジスタ及びＳＯＮトランジスタでは、チャネル層が薄く、さらに絶縁物によりシリコン基板への熱伝導が困難であるので、特に完全空乏型ＳＯＩトランジスタでは、ゲート電極の発熱によるセルフヒーテイング現象が問題になる。
【００１２】
例えば特許第３１２８９３１号公報では、ＳＯＩデバイスにおける発熱を考慮して、ＳＯＩデバイス自体の自己発熱による温度変化、及び、その温度変化によって変化する移動度を算出し、この変化した移動度を用いてＳＯＩデバイスの動作をシミュレーションする半導体デバイスのシミュレーション方法が開示されている（従来技術３）。
【００１３】
【発明が解決しようとする課題】
しかし、上記に示した従来技術１から３は、いずれも半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減するものではない。
本発明は、半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減することができる半導体集積回路装置及びその製造方法を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体集積回路装置は、半導体基板上に形成された半導体素子と、半導体基板上の絶縁膜中に形成された多層配線構造を備えた半導体集積回路装置であって、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えているものである。
熱伝導部により、半導体素子で発生する熱を半導体集積回路装置の上層側に放熱することができるので、半導体集積回路装置の温度上昇を低減することができる。
【００１５】
本発明の半導体集積回路装置において、上記熱伝導部は最上層の配線層を含んでいることが好ましい。その結果、熱伝導部により、半導体素子で発生する熱を半導体集積回路装置の上層面近傍まで伝導することができ、放熱の効率を向上させることができる。
【００１６】
さらに、上記熱伝導部を構成する最上層の配線層上の絶縁膜に開口部が形成されていることが好ましい。その結果、さらに放熱の効率を向上させることができる。
【００１７】
また、本発明の半導体集積回路装置を構成する半導体素子としてＭＯＳトランジスタを挙げることができる。その場合、上記熱伝導部はＭＯＳトランジスタのゲート電極に直接又は信号伝送用の接続孔及び金属配線層を介して接続されていることが好ましい。その結果、ＭＯＳトランジスタのゲート電極で発生する熱を熱伝導部を介して放熱することができる。
【００１８】
また、上記熱伝導部はＭＯＳトランジスタのソース又はドレイン領域に直接又は信号伝送用の接続孔及び金属配線層を介して接続されているようにしてもよい。その結果、ＭＯＳトランジスタのゲート電極で発生する熱を、ソース又はドレイン領域から熱伝導部を介して放熱することができる。
【００１９】
また、上記熱伝導部はＭＯＳトランジスタを電気的に分離するための素子分離膜に直接又は信号伝送用の接続孔及び金属配線層を介して接続されているようにしてもよい。その結果、ＭＯＳトランジスタのゲート電極で発生する熱を素子分離膜から、熱伝導部を介して放熱することができる。
【００２０】
上記ＭＯＳトランジスタとして、完全空乏型ＳＯＩトランジスタ、部分空乏型ＳＯＩトランジスタ又はＳＯＮトランジスタを挙げることができる。これらのＭＯＳトランジスタ、特に完全空乏型ＳＯＩトランジスタにおいて、ゲート電極の発熱によるセルフヒーテイング現象の問題を解決することができる。
【００２１】
また、本発明の半導体集積回路装置において、上記熱導電部は、電気的配線としては使用されていないダミーメタルを含み、各層において上記ダミーメタルは同じ座標に配置されており、異なる層で同じ座標位置のダミーメタルが接続孔を介して接続されていることが好ましい。その結果、チップ配線層間に蓄えられた熱も上層側に伝導することができ、半導体集積回路装置の温度上昇をさらに低減することができる。
【００２２】
また、本発明が適用される半導体集積回路装置として、複数の半導体素子を含む回路を機能ごとに機能ブロック化し、複数の機能ブロックを配置する方式の半導体集積回路装置を挙げることができる。このような方式の半導体集積回路装置としては例えばスタンダードセル方式の半導体集積回路装置を挙げることができる。その場合、機能ブロックの一部又は全部が本発明の半導体集積回路装置を構成する熱伝導部を１又は複数備えていることが好ましい。その結果、複数の機能ブロックを配置する方式の半導体集積回路装置において発熱源となる半導体素子の直上に熱伝導部を配置することができ、放熱効果を効率よく得ることができる。
【００２３】
さらに、上記熱伝導部は、機能ブロック内のゲート電極の熱容量に応じて配置されていることが好ましい。その結果、例えばクロックドライバ等で使用されるバッファセル等の活性化率が高いことが予想される機能ブロックに熱伝導部を選択的に挿入することにより、熱伝導部に起因する信号配線の迂回を最小限にすることができる。
【００２４】
また、本発明の半導体集積回路装置を複数の半導体素子を含む回路を機能ごとに機能ブロック化し、複数の機能ブロックを配置する方式に適用した場合、機能ブロック間に隙間を埋めるフィードセルが配置されている領域を含み、フィードセルの一部又は全部が本発明の半導体集積回路装置を構成する熱伝導部を１又は複数備えているようにしてもよい。ここでフィードセルとは、複数の機能ブロックを配置する方式の半導体集積回路装置において機能ブロックを配置したときにできる隙間等、機能ブロック間に配置されるセルを言う。フィードセルは貫通セル（ｆｅｅｄ−ｔｈｒｏｕｇｈ　ｃｅｌｌ）とも呼ばれる。フィードセルに熱伝導部を配置することにより、従来の機能ブロックは変更することなく、熱伝導部による放熱効果を得ることができる。
【００２５】
さらに、上記熱伝導部を備えたフィードセルは、フィードセル近傍の機能ブロック内のゲート電極の熱容量に応じて配置されていることが好ましい。その結果、活性化率が高いことが予想される機能ブロックの近傍のフィードセルに熱伝導部を選択的に挿入することにより、熱伝導部に起因する信号配線の迂回を最小限にすることができる。
【００２６】
本発明の半導体集積回路装置の製造方法は、複数の半導体素子を含む回路を機能ごとに機能ブロック化し、各機能ブロックをスタンダードセルとしてライブラリーに保持しておき、複数のスタンダードセルを配置するスタンダードセル方式の半導体集積回路装置の製造方法であって、スタンダードセルには、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えたものを含む。
【００２７】
これにより、スタンダードセル方式の半導体集積回路装置の製造方法において、本発明の半導体集積回路装置を構成する熱伝導部を備えたスタンダードセルを用いることにより、半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減することができる。さらに、熱伝導部を備えたスタンダードセルに変更する工程は、スタンダードセル方式の半導体集積回路装置の製造方法における詳細配線工程後に行なうことができる。
【００２８】
本発明の半導体集積回路装置の製造方法において、スタンダードセルには機能ブロック間の隙間を埋めるフィードセルも含まれており、それらのフィードセルには、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えたものを含むことが好ましい。
【００２９】
これにより、スタンダードセル方式の半導体集積回路装置の製造方法において、本発明の半導体集積回路装置を構成する熱伝導部を備えたフィードセルを用いることにより、半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減することができる。さらに、熱伝導部を備えたフィードセルに変更する工程は、スタンダードセル方式の半導体集積回路装置の製造方法における詳細配線工程後に行なうことができる。
【００３０】
【発明の実施の形態】
図１は半導体集積回路装置の一実施例を示す断面図である。この実施例では完全空乏型ＳＯＩトランジスタを用い、６層メタル配線構造を用いた。なお、図中の横幅で示す各メタル配線層の大きさは一例であり、図に示した大きさに限定されるものではない。
【００３１】
シリコン基板１上に埋込み酸化膜３が形成され、さらにその上に単結晶シリコン層５が形成されているＳＯＩ基板１上に複数の完全空乏型ＳＯＩトランジスタが形成されている。各完全空乏型ＭＯＳトランジスタは、例えば浅い溝を絶縁物で埋めて素子分離を行なうＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）技術により形成された分離酸化膜１５により電気的に分離されている。完全空乏型ＭＯＳトランジスタはＳＯＩ基板１の単結晶シリコン層５に間隔をもって形成された２つのソース又はドレイン領域９，９と、ソース又はドレイン領域９，９間の単結晶シリコン層５上にゲート酸化膜１１を介して形成された例えばポリシリコン膜からなるゲート電極１３を備えている。領域ＡとＢの完全空乏型ＳＯＩトランジスタは共通のゲート電極１３をもつ。
【００３２】
完全空乏型ＳＯＩトランジスタ上及び素子分離膜１５を含むＳＯＩ基板１上に複数の絶縁層が積層されて形成された絶縁層１７が形成されている。絶縁層１７内には下層側から順にメタル配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６が形成されている。
【００３３】
完全空乏型ＳＯＩトランジスタが形成されている領域Ａ及びＤにおいて、ゲート電極１３は、コンタクト層１９を介して最下層のメタル配線層Ｍ１に電気的に接続され、さらにビア層２１を介して、メタル配線層Ｍ２に電気的に接続されている。
【００３４】
メタル配線層Ｍ２は領域Ｃにおいて、ビア層２３、メタル配線層Ｍ３、ビア層２５、メタル配線層Ｍ４、ビア層２７、メタル配線層Ｍ５及びビア層２９を介して最上層のメタル配線層Ｍ６に電気的に接続されている。メタル配線層Ｍ６上の絶縁層１７にはパッド開口部３１が形成されている。コンタクト層１９から領域Ｃのメタル配線層Ｍ６への配線経路は信号伝送用の接続孔及び金属配線層を構成する。
【００３５】
完全空乏型ＳＯＩトランジスタが形成されている領域Ａにおいて、メタル配線層Ｍ２上に、熱伝導部３３を構成するビア層２３、メタル配線層Ｍ３、ビア層２５、メタル配線層Ｍ４、ビア層２７、メタル配線層Ｍ５、ビア層２９及び最上層のメタル配線層Ｍ６が形成されている。熱伝導部３３は信号伝送用の接続孔及び金属配線層とは異なる経路でメタル配線層Ｍ２の上層側に形成されている。
【００３６】
領域Ａにおいて、完全空乏型ＳＯＩトランジスタのゲート動作により発生した熱は、コンタクト層１９、メタル配線層Ｍ１、ビア層２１、メタル配線層Ｍ２に伝導され、さらに熱伝導部３３を介して最上層のメタル配線層Ｍ６まで伝導され、絶縁層１７の上面側から放熱される。これにより、半導体集積回路装置の温度上昇を低減することができる。
【００３７】
この実施例では、熱伝導部３３はメタル配線層Ｍ３，Ｍ４，Ｍ５，Ｍ６及びビア層２３，２５，２７，２９により構成され、信号伝送用のコンタクト層１９、メタル配線層Ｍ１、ビア層２１及びメタル配線層Ｍ２を介してゲート電極１３に接続されているが、本発明の半導体集積回路装置を構成する熱伝導部はこれに限定されるものではなく、例えばコンタクト層１９からメタル配線層Ｍ６までの全ての導電材料が信号伝送用の金属配線層とは接続されていないものからなり、ゲート電極に直接接続されているものであってもよい。
【００３８】
完全空乏型ＳＯＩトランジスタが形成されている領域Ｄの近傍の領域Ｅにおいて、メタル配線層Ｍ２上に、熱伝導部３５を構成するビア層２３、メタル配線層Ｍ３、ビア層２５、メタル配線層Ｍ４、ビア層２７及びメタル配線層Ｍ５が形成されている。熱伝導部３５は信号伝送用の接続孔及び金属配線層とは異なる経路でメタル配線層Ｍ２の上層側に形成されている。
【００３９】
領域Ｄ及びＥにおいて、完全空乏型ＳＯＩトランジスタのゲート動作により発生した熱は、コンタクト層１９、メタル配線層Ｍ１、ビア層２１、メタル配線層Ｍ２に伝導され、さらに熱伝導部３５を介してメタル配線層Ｍ５まで伝導され、絶縁層１７の上面側から放熱される。このように、本発明の半導体集積回路装置を構成する熱伝導部は最上層のメタル配線層Ｍ６を含んでいなくてもよく、また、熱伝導部は完全空乏型ＳＯＩトランジスタのゲート電極１３上とは異なる領域に形成されていてもよい。
【００４０】
熱伝導部３３，３５を構成する各メタル配線層Ｍ３，Ｍ４，Ｍ５，Ｍ６は電気的配線としては使用されていないダミーメタルであってもよいし、熱伝導部３３を形成するために設けられた専用のメタル配線層であってもよい。
【００４１】
領域Ｆにおいて、熱伝導部３７を構成するメタル配線層Ｍ３、ビア層２５、メタル配線層Ｍ４、ビア層２７、メタル配線層Ｍ５、ビア層２９及びメタル配線層Ｍ６が形成されている。熱伝導部３７は信号伝送用の金属配線層を構成するメタル配線層Ｍ２とは接続されておらず、熱伝導部３７を構成するメタル配線層Ｍ３，Ｍ４，Ｍ５，Ｍ６はダミーメタルにより形成されている。
【００４２】
図２は、ダミーメタルが形成される領域の平面図を示し、（Ａ）は熱伝導部を構成するダミーメタル、（Ｂ）は熱伝導部を構成しないダミーメタルを示す。
例えばメタル配線層Ｍ３からＭ６の各メタル配線層において、ダミーメタル３９は上面側から見て同じ座標位置に形成されている（図２（Ｂ）参照）。
ダミーメタル３９を熱伝導部として用いる場合、メタル配線層Ｍ３からＭ６の各メタル配線層をビア層２５，２７，２９を介して接続する（図１の領域Ｆ及び図２（Ａ）参照）。これにより、配線層間に蓄えられた熱も上層側に伝導することができ、半導体集積回路装置の温度上昇をさらに低減することができる。
【００４３】
図３は半導体集積回路装置の他の実施例を示す断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
図１に示した実施例と異なる点は、領域Ａ及びＦにおいてメタル配線層Ｍ６上の絶縁層１７に、放熱用開口部４１がそれぞれ形成されていることである。放熱用開口部４１は製造工程数を増加させないためにパッド開口部３１と同時に形成されたものであることが好ましい。
【００４４】
熱伝導部３３，３５を構成するメタル配線層Ｍ６上に放熱用開口部４１を設けることにより、放熱の効率を向上させることができる。さらに、例えばＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）等、パッド電極（パッド開口部３１内のメタル配線層Ｍ６）上に半田ボール等の外部接続端子が設けられる半導体集積回路装置に適用する場合は、放熱用開口部４１内のメタル配線層Ｍ６上にも外部接続端子を設けることにより、その外部接続端子を含めた熱伝導部が半導体集積回路装置外部の空間と接触する面積を増大させることができるので、放熱の効率をさらに向上させることができる。
【００４５】
図４は半導体集積回路装置のさらに他の実施例を示す断面図である。図１及び図３と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【００４６】
完全空乏型ＳＯＩトランジスタが形成されている領域Ｇにおいて、ソース又はドレイン領域９上にコンタクト層１９、メタル配線層Ｍ１、ビア層２１、メタル配線層Ｍ２、ビア層２３、メタル配線層Ｍ３、ビア層２５、メタル配線層Ｍ４、ビア層２７、メタル配線層Ｍ５、ビア層２９及びメタル配線層Ｍ６からなる熱伝導部４３が設けられている。これにより、ゲート電極１３で発生する熱を、ソース又はドレイン領域９から熱伝導部４３を介して放熱することができる。
【００４７】
完全空乏型ＳＯＩトランジスタが形成されている領域Ｇの近傍の領域Ｈにおいて、素子分離膜１５上にコンタクト層１９、メタル配線層Ｍ１、ビア層２１、メタル配線層Ｍ２、ビア層２３、メタル配線層Ｍ３、ビア層２５、メタル配線層Ｍ４、ビア層２７、メタル配線層Ｍ５、ビア層２９及びメタル配線層Ｍ６からなる熱伝導部４５が設けられている。これにより、ゲート電極１３で発生する熱を、素子分離膜１５から熱伝導部４５を介して放熱することができる。
【００４８】
熱伝導部４３，４５を構成する各メタル配線層はダミーメタルであってもよいし、熱伝導部を形成するために設けられた専用のメタル配線層であってもよい。また、信号伝送用の接続孔及び金属配線層を介してソース又はドレイン領域９、又は素子分離幕１５に接続されるようにしてもよい。
【００４９】
上記の実施例では、半導体素子として完全空乏型ＳＯＩトランジスタを備えた例を示しているが、本発明はこれに限定されるものではなく、半導体素子として例えば、部分空乏型ＳＯＩトランジスタや、ＳＯＮトランジスタ、従来型のＭＯＳトランジスタ、容量素子、抵抗素子等、他の半導体素子を備えている半導体集積回路装置であってもよい。
【００５０】
図５は、スタンダードセル方式の半導体集積回路装置のスタンダードセル及びその回路図を示し、（Ａ）は一実施例を構成するスタンダードセルの平面図、（Ｂ）は（Ａ）の熱伝導部を示す断面図、（Ｃ）は従来のスタンダードセルの平面図、（Ｄ）は回路図である。ここではスタンダードセル（機能ブロック）として２つのインバータセルを用いた。まず、（Ｃ）及び（Ｄ）を参照して従来のスタンダードセルを説明する。
【００５１】
インバータセルＡ’及びＢ’において、半導体基板上に形成された素子分離膜１５で囲まれた活性領域にソース又はドレイン領域９が形成され、ソース又はドレイン領域９，９間の半導体基板上にゲート酸化膜（図示は省略）を介してポリシリコン膜からなるゲート電極１３が形成されている。インバータセルＡ’，Ｂ’のそれぞれにおいて、ゲート電極１３は複数のＭＯＳトランジスタにおいて共通である。
【００５２】
半導体基板上に絶縁層を介して形成された最下層のメタル配線層Ｍ１により、電源ラインＶＤＤ及びグランドラインＧＮＤが形成されている。電源ラインＶＤＤ及びグランドラインＧＮＤの一部はソース又はドレイン領域９の上に延伸して形成され、コンタクト層（図示は省略）を介してソース又はドレイン領域９に接続されている。
【００５３】
また、メタル配線層Ｍ１により入力ライン及び出力ラインも形成されている。インバータセルＡ’の入力ラインＩＮ１はコンタクト層（図示は省略）を介してインバータセルＡ’のゲート電極１３に接続され、出力ラインＯＵＴ１は電源ラインＶＤＤ又はグランドラインＧＮＤが接続されたものとは異なるソース又はドレイン領域９にコンタクト層（図示は省略）を介して接続されている。インバータセルＢ’の入力ラインＩＮ２はコンタクト層（図示は省略）を介してインバータセルＢ’のゲート電極１３に接続され、出力ラインＯＵＴ２は電源ラインＶＤＤ又はグランドラインＧＮＤが接続されたものとは異なるソース又はドレイン領域９にコンタクト層（図示は省略）を介して接続されている。インバータセルＡ’の出力ラインＯＵＴ１とインバータセルＢ’の入力ラインＩＮ２は接続されている。
【００５４】
次に（Ａ）及び（Ｂ）を参照して一実施例を構成するスタンダードセルを説明する。インバータセルＡの構成は（Ｃ）に示したインバータセルＡ’と同じである。インバータセルＢは（Ｃ）に示したインバータセルＢ’の構成に加えて、入力ラインＩＮ２に接続された、ビア層２１，２３，２５，２７，２９及びメタル配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６からなる熱伝導部５１を備えている。
【００５５】
このように、発熱源となるインバータセルＢのゲート電極１３に接続される入力ラインＩＮ２に熱伝導部５１を接続することにより、スタンダード方式の半導体集積回路装置においても熱伝導部による放熱効果を得ることができる。
【００５６】
この実施例では１つの熱伝導部５１を備えているが、本発明はこれに限定されるものではなく、１つのスタンダードセル内に複数個の熱伝導部を備えているようにしてもよい。さらに、熱伝導部は、ゲート電極に接続された信号配線に限定されるものではなく、ゲート電極に直接接続されていてもよいし、ソース又はドレイン領域に直接又は信号伝送用の接続孔及び金属配線層を介して接続されていてもよいし、素子分離膜に直接接続されていてもよい。
【００５７】
図６は、スタンダードセル方式の半導体集積回路装置の実施例で配置されるフィードセルの一例を示す図であり、（Ａ）は平面図、（Ｂ）は熱伝導部を示す断面図である。
例えば最小配線グリッド相当のフィードセル５７の素子分離膜１５上に最下層のメタル配線層Ｍ１からなる電源ラインＶＤＤ、グランドラインＧＮＤ及び信号配線５３が形成されている。さらに、信号配線５３に接続された、ビア層２１，２３，２５，２７，２９及びメタル配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６からなる熱伝導部５５を備えている。
【００５８】
図７は、図６に示したフィードセルの配置例を示す平面図である。ここではスタンダードセルとして図５（Ｃ）に示したインバータセルＡ’，Ｂ’を用いた。インバータセルＡ’とインバータセルＢ’の間にフィードセル５７が配置されている。インバータセルＡ’の出力ラインＯＵＴ１とインバータセルＢ’の入力ラインＩＮ２はフィードセル５７の信号配線５３を介して接続されている。
【００５９】
インバータセルＢのゲート電極１３で発生する熱は、入力ラインＩＮ２及び信号配線５３を介して熱伝導部５５に伝導され、半導体集積回路装置の上面側から放熱される。このように、フィードセル５７に本発明の半導体集積回路装置を構成する熱伝導部を設けることにより半導体集積回路装置の温度上昇を低減することができる。さらに、フィードセルに熱伝導部を配置することにより、従来のスタンダードセルは変更することなく、熱伝導部による放熱効果を得ることができる。
【００６０】
図７に示した実施例では、インバータセルＡ’とインバータセルＢ’の間に１つのフィードセル５７を備えているが、例えば図８に示すようにインバータセルＡ’とインバータセルＢ’の間に２つのフィードセル５７を配置する等、スタンダードセルの間に配置されるフィードセルの個数は何個であってもよい。
【００６１】
また、フィードセル５７に配置される熱伝導部において、図９に示すように、上層側のメタル配線層、例えばメタル配線層Ｍ４，Ｍ５の面積を大きくして放熱効率を向上させるようにしてもよい。
【００６２】
また、熱伝導部が配置されるフィードセル５７の大きさは最小配線グリッド相当のものに限定されるものではなく、例えば図１０に示すように、任意のグリッド幅であってもよい。
また、上記の実施例において、フィードセル５７における各メタル配線層Ｍ２〜Ｍ６の面積は任意である。
【００６３】
図５から図１０を参照して説明した実施例では、本発明の半導体集積回路装置をスタンダードセル方式の半導体集積回路装置に適用しているが、本発明の半導体集積回路装置はこれに限定されるものではなく、例えばゲートアレイ方式の半導体集積回路装置等、複数の半導体素子を含む回路を機能ごとに機能ブロック化し、複数の機能ブロックを配置する方式の半導体集積回路装置及びその製造方法に適用することができる。また、複数の機能ブロックを配置する方式の半導体集積回路装置以外のものについても、本発明の半導体集積回路装置を適用することができる。
【００６４】
図１１は、スタンダードセル方式の半導体集積回路装置の製造方法の一実施例を示すフローチャートである。
スタンダードセルライブラリ、ネットリスト、タイミング制約等の情報に基づいて、各スタンダードセルをチップ上のどの位置に配置するかを決定することにより、スタンダードセルを配置する（ステップＳ１）。
【００６５】
配線領域を互いに重ならない矩形の領域（チャネル）に分割し、各ネット（同電位に結線すべき端子の集合）の配線経路がどのチャネルを通るかを決定して概略配線を行なった後、チャネルごとに、そのチャネル内の詳細な配線経路を決定していく詳細配線を行なう（ステップＳ２）。
【００６６】
スタンダードセル及び配線レイアウト後の隙間にフィードセルを配置する。レイアウトに起因する遅延発生等によるタイミングの不具合をレイアウトの変更等により改善するＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｈａｎｇｅ　Ｏｒｄｅｒ）工程にて、フィードセルについて、隣接するスタンダードセル内のゲート電極の熱容量に応じて本発明の半導体集積回路装置を構成する熱伝導部を備えたフィードセル（例えば図６、図９及び図１０参照）に変更し、さらに、スタンダードセルについて、スタンダードセル内のゲート電極の熱容量に応じて、本発明の半導体集積回路装置を構成する熱伝導部を備えたスタンダードセル（例えば図５（Ａ）のインバータＢ参照）に変更する（ステップＳ３）。
【００６７】
配線の修正を行なった後（ステップＳ４）、ソフトウエアを用いてセル間の配線の容量及び抵抗を抽出し、抽出した容量及び抵抗を含めて論理シミュレーションを行なって精度を上げて検証するバックアノテイション工程を行なう（ステップＳ５）。
【００６８】
バックアノテイション（ステップＳ５）の結果に不具合がある場合、スタンダードセル配置（ステップＳ１）、概略配線及び詳細配線（ステップＳ２）又は配線修正（ステップＳ４）に戻る。バックアノテイション（ステップＳ５）の結果が適当な場合、レイアウトを完了する。
【００６９】
この実施例では、熱伝導部を備えた本発明の半導体集積回路装置をスタンダードセル方式の半導体集積回路装置の製造方法により製造しているが、本発明の半導体集積回路装置はスタンダード方式の製造方法により製造されるものに限定されるものではなく、他の製造方法により製造される半導体集積回路装置にも本発明の半導体集積回路装置を適用することができる。
【００７０】
以上、本発明の半導体集積回路装置及びその製造方法の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００７１】
【発明の効果】
請求項１に記載された半導体集積回路装置では、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えているようにしたので、熱伝導部により、半導体素子で発生する熱を半導体集積回路装置の上層側に放熱することができるので、半導体集積回路装置の温度上昇を低減することができる。
【００７２】
請求項２に記載された半導体集積回路装置では、熱伝導部は最上層の配線層を含んでいるようにしたので、熱伝導部により、半導体素子で発生する熱を半導体集積回路装置の上層面近傍まで伝導することができ、放熱の効率を向上させることができる。
【００７３】
請求項３に記載された半導体集積回路装置では、熱伝導部を構成する最上層の配線層上の絶縁膜に開口部が形成されているようにしたので、さらに放熱の効率を向上させることができる。
【００７４】
請求項４に記載された半導体集積回路装置では、熱伝導部はＭＯＳトランジスタのゲート電極に直接又は信号伝送用の接続孔及び金属配線層を介して接続されているようにしたので、ＭＯＳトランジスタのゲート電極で発生する熱を熱伝導部を介して放熱することができる。
【００７５】
請求項５に記載された半導体集積回路装置では、熱伝導部はＭＯＳトランジスタのソース又はドレイン領域に直接又は信号伝送用の接続孔及び金属配線層を介して接続されているようにしたので、ＭＯＳトランジスタのゲート電極で発生する熱を、ソース又はドレイン領域から熱伝導部を介して放熱することができる。
【００７６】
請求項６に記載された半導体集積回路装置では、熱伝導部はＭＯＳトランジスタを電気的に分離するための素子分離膜に直接又は信号伝送用の接続孔及び金属配線層を介して接続されているようにしたので、ＭＯＳトランジスタのゲート電極で発生する熱を素子分離膜から、熱伝導部を介して放熱することができる。
【００７７】
請求項７に記載された半導体集積回路装置では、ＭＯＳトランジスタとして、完全空乏型ＳＯＩトランジスタ、部分空乏型ＳＯＩトランジスタ又はＳＯＮトランジスタを用いるようにしたので、これらのＭＯＳトランジスタ、特に完全空乏型ＳＯＩトランジスタにおいて、ゲート電極の発熱によるセルフヒーテイング現象の問題を解決することができる。
【００７８】
請求項８に記載された半導体集積回路装置では、熱導電部は、電気的配線としては使用されていないダミーメタルを含み、各層においてダミーメタルは同じ座標に配置されており、異なる層で同じ座標位置のダミーメタルが接続孔を介して接続されているようにしたので、チップ配線層間に蓄えられた熱も上層側に伝導することができ、半導体集積回路装置の温度上昇をさらに低減することができる。
【００７９】
請求項９に記載された半導体集積回路装置では、複数の機能ブロックを配置する方式の半導体集積回路装置において、機能ブロックの一部又は全部が本発明の半導体集積回路装置を構成する熱伝導部を１又は複数備えているようにしたので、発熱源となる半導体素子の直上に熱伝導部を配置することができ、放熱効果を効率よく得ることができる。
【００８０】
請求項１０に記載された半導体集積回路装置では、熱伝導部は、機能ブロック内のゲート電極の熱容量に応じて配置されているようにしたので、活性化率が高いことが予想される機能ブロックに熱伝導部を選択的に挿入することにより、熱伝導部に起因する信号配線の迂回を最小限にすることができる。
【００８１】
請求項１１に記載された半導体集積回路装置では、複数の機能ブロックを配置する方式の半導体集積回路装置において、機能ブロック間に隙間を埋めるフィードセルが配置されている領域を含み、フィードセルの一部又は全部が本発明の半導体集積回路装置を構成する熱伝導部を１又は複数備えているようにしたので、従来の機能ブロックは変更することなく、熱伝導部による放熱効果を得ることができる。
【００８２】
請求項１２に記載された半導体集積回路装置では、熱伝導部を備えたフィードセルは、フィードセル近傍の機能ブロック内のゲート電極の熱容量に応じて配置されているようにしたので、活性化率が高いことが予想される機能ブロックの近傍のフィードセルに熱伝導部を選択的に挿入することにより、熱伝導部に起因する信号配線の迂回を最小限にすることができる。
【００８３】
請求項１３に記載された半導体集積回路装置の製造方法では、スタンダードセル方式の半導体集積回路装置の製造方法において、スタンダードセルには、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えたものを含むようにしたので、半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減することができる。さらに、熱伝導部を備えたスタンダードセルに変更する工程は、スタンダードセル方式の半導体集積回路装置の製造方法における詳細配線工程後に行なうことができる。
【００８４】
請求項１４に記載された半導体集積回路装置の製造方法では、本発明の半導体集積回路装置の製造方法において、スタンダードセルには機能ブロック間の隙間を埋めるフィードセルも含まれており、それらのフィードセルには、多層配線構造を構成する接続孔及び金属配線層と同じ導電材料からなり、信号伝送用の接続孔及び金属配線層とは異なる経路で上層側に延びる熱伝導部を備えたものを含むようにしたので、フィードセルに配置された熱伝導部により半導体素子の発熱に起因する半導体集積回路装置の温度上昇を低減することができる。さらに、熱伝導部を備えたフィードセルに変更する工程は、スタンダードセル方式の半導体集積回路装置の製造方法における詳細配線工程後に行なうことができる。
【図面の簡単な説明】
【図１】半導体集積回路装置の一実施例を示す断面図である。
【図２】ダミーメタルが形成される領域の平面図を示し、（Ａ）は熱伝導部を構成するダミーメタル、（Ｂ）は熱伝導部を構成しないダミーメタルを示す。
【図３】半導体集積回路装置の他の実施例を示す断面図である。
【図４】半導体集積回路装置のさらに他の実施例を示す断面図である。
【図５】スタンダードセル方式の半導体集積回路装置のスタンダードセル及びその回路図を示し、（Ａ）は一実施例を構成するスタンダードセルの平面図、（Ｂ）は（Ａ）の熱伝導部を示す断面図、（Ｃ）は従来のスタンダードセルの平面図、（Ｄ）は回路図である。
【図６】熱伝導部を備えたフィードセルの一例を示す図であり、（Ａ）は平面図、（Ｂ）は熱伝導部を示す断面図である。
【図７】熱伝導部を備えたフィードセルの配置例を示す平面図である。
【図８】熱伝導部を備えたフィードセルの他の配置例を示す平面図である。
【図９】熱伝導部を備えたフィードセルの他の例を示す図であり、（Ａ）は平面図、（Ｂ）は熱伝導部を示す断面図である。
【図１０】熱伝導部を備えたフィードセルのさらに他の例を示す図であり、（Ａ）は平面図、（Ｂ）は熱伝導部を示す断面図である。
【図１１】スタンダードセル方式の半導体集積回路装置の製造方法の一実施例を示すフローチャートである。
【図１２】従来型のＭＯＳトランジスタ及びＳＯＩ構造のＭＯＳトランジスタを示す断面図である。
【符号の説明】
１　　　シリコン基板
３　　　埋込み絶縁層
５　　　単結晶シリコン層
７　　　ＳＯＩ基板
９　　　ソース又はドレイン領域
１１　　　ゲート酸化膜
１３　　　ゲート電極
１５　　　素子分離膜
１７　　　絶縁層
１９　　　コンタクト層
２１，２３，２５，２７，２９　　ビア層
３１　　　パッド開口部
３３，３５，３７　　熱伝導部
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６　　メタル配線層
【図１】
2004072017.tif 000003
【図２】
2004072017.tif 000004
【図３】
2004072017.tif 000005
【図４】
2004072017.tif 000006
【図５】
2004072017.tif 000007
【図６】
2004072017.tif 000008
【図７】
2004072017.tif 000009
【図８】
2004072017.tif 000010
【図９】
2004072017.tif 000011
【図１０】
2004072017.tif 000012
【図１１】
2004072017.tif 000013
【図１２】
2004072017.tif 000014