(57)【要約】【課題】ゲート電極の抵抗を低減しつつ、チップ面積が小さくなるように形成することができ、ゲート−ドレイン間寄生容量を低減することができる。【解決手段】半導体領域上に、ゲート絶縁膜を介して、平行に複数形成されたゲート電極１１と、前記半導体領域の表面領域に、前記ゲート電極１１の長手方向に対して平行に、複数形成されたドレイン領域及びソース領域と、前記ドレイン領域上及び前記ソース領域上に形成された第１のドレイン配線及びソース配線１７と、前記ゲート電極１１の長手方向に対して垂直方向に形成され、前記ゲート電極１１上に設けられたゲートコンタクト１３を介して接続されたゲート配線１２と、前記ゲート電極１１の長手方向に対して垂直方向に形成され、前記第１のドレイン配線上に設けられたドレインコンタクト１６を介して接続された第２のドレイン配線１５とを具備した半導体装置である。【選択図】  図１
2004335778.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された半導体領域と、
前記半導体領域上に、ゲート絶縁膜を介して形成され、平行に複数形成されたゲート電極と、
前記半導体領域の表面領域に、前記ゲート電極の長手方向に対して平行に、複数形成されたドレイン領域及びソース領域と、
前記ドレイン領域上に形成された第１のドレイン配線と、
前記ソース領域上に形成されたソース配線と、
前記ゲート電極の長手方向に対して垂直方向に形成され、前記ゲート電極上に設けられたゲートコンタクトを介して接続されたゲート配線と、
前記ゲート電極の長手方向に対して垂直方向に形成され、前記第１のドレイン配線上に設けられたドレインコンタクトを介して接続された第２のドレイン配線と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記ゲート配線及び前記第２のドレイン配線は、ゲート電極の長手方向に対して垂直方向に、それぞれ逆方向に引き出し、端部にゲートパッド及びドレインパッドが設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記ゲート配線によって、並列接続されており、前記ドレイン領域は、前記第２のドレイン配線によって、並列接続されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ソース配線は、その端部が、前記ゲート電極の上方に延在するよう形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ソース配線は、固定電位が供給されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記固定電位は、接地電位であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体領域内に、前記基板及び前記ソース領域と接するように形成された第２の半導体領域をさらに有し、前記ソース配線は、前記ソース領域と前記第２の半導体領域を短絡接続するよう形成されていることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート電極、前記ドレイン領域及び前記ソース領域を有した電界効果トランジスタは、前記ゲート電極の長手方向に対して垂直方向に複数配列されており、前記ドレイン領域及び前記ソース領域は、互いに隣り合う前記電界効果トランジスタの間で互いに共有されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、高周波用途の大電力用半導体装置に関するもので、特に、電界効果トランジスタを複数個有する半導体装置に関する。
【０００２】
【従来の技術】
従来の高周波用途の大電力用半導体装置として、例えば、電界効果トランジスタでは、比較的ゲート幅の小さい電界効果トランジスタを多数並列に接続することによって、高い効率で動作することができる高周波用途の大電力用電界効果トランジスタを得ることができる。
【０００３】
図３に、従来の高周波用途の大電力用電界効果トランジスタの平面図を示す。ここでは、電界効果トランジスタのＭＯＳＦＥＴを例に説明する。
【０００４】
図３に示すように、ゲート電極５１が複数形成されている。また、ゲート電極５１の上に、複数のゲート電極５１を並列に接続し、隣合う２個が対になるようパターン形成されたゲート配線５２が形成されている。ゲート配線５２は、複数のゲート電極５１と合わせて櫛状の形状を有している。また、複数のドレイン領域を並列に接続し、対になった２個のゲート電極５１の間に設けられた櫛状のドレイン配線５３と、対のゲート電極５１同士の間に形成されたソース領域上に、ソース配線５４が形成されている。ゲート電極５１とゲート配線５２は、ゲートコンタクト５５を介して電気的に接続されている。
【０００５】
複数の電界効果トランジスタは、ゲート電極５１が形成されている長手方向（ｘ方向）に対して垂直方向（ｙ方向）に配列されており、ゲート配線５２及びドレイン配線５３は、ｘ方向に平行で、かつそれぞれ逆方向に引き出されている。ゲート電極の抵抗が高周波特性に影響を及ぼすことから、１本１本の櫛の長さが短くなるように、ゲートパッド５６及びドレインパッド５７が、長手方向に対して交互に配列されている（特許文献１参照。）。
【０００６】
また、図４に他の従来の高周波用途の大電力用電界効果トランジスタの平面図を示す。ここでは、電界効果トランジスタとして、ＭＯＳＦＥＴを例に説明する。複数のゲート電極６１が並置して形成され、ゲート電極６１の上に、複数のゲート電極６１を並列に接続したゲート配線６２が形成されている。ゲート配線６２は、複数のゲート電極６１と合わせて櫛状の形状を有するとともに、ゲート電極６１の長手方向（ｘ方向）に対して垂直方向（ｙ方向）にも複数の配線が形成されている。
【０００７】
ゲート電極６１と、ゲート電極６１の上部に設けられたゲート配線６２は、ゲート電極６１の端部に設けられた第１のゲートコンタクト６３と、ゲート電極６１とゲート配線６２との交差部分に設けられた第２のゲートコンタクト６４を介して、電気的に接続されている。ゲート電極の抵抗が高周波特性に影響を及ぼすことから、実質的な櫛の長さが短くなるよう第２のゲートコンタクト６４を設けており、１本の櫛に複数のゲートコンタクトが形成されている。
【０００８】
また、対になった２個のゲート電極６１の間に形成されたドレイン領域上には、ｘ方向と平行に、下層の第１のドレイン配線（図示しない）が形成されている。対のゲート電極６１間に形成されたソース領域上には、ソース配線６６が形成されている。また、複数のドレイン領域を並列に接続するよう、第１のドレイン配線上に櫛状の形状を有する第２のドレイン配線６７が形成されている。第２のドレイン配線６７は、ｙ方向に形成されたゲート配線６２上を、層間絶縁膜を介して交差するよう形成されている。
【０００９】
複数の電界効果トランジスタは、ｙ方向に配列されており、ゲート配線６２及び第２のドレイン配線６７は、ｘ方向に平行で、かつそれぞれ逆方向に引き出されている。ゲートパッド６８及びドレインパッド６９は、その端部に配置されている。
【００１０】
図５（ａ）及び図５（ｂ）に、図４に示した半導体装置のＢ−Ｂ，Ｃ−Ｃにおける要部断面図を示す。Ｐ＋型の半導体基板７１上にエピタキシャル成長層などのＰ−型の第１の半導体領域７２が形成され、第１の半導体領域７２上に、ゲート絶縁膜７６を介して、ゲート電極６１が形成されている。また、表面領域に、Ｎ＋型のドレイン領域７３，Ｎ＋型のソース領域７４，Ｐ＋型の第２の半導体領域７５が形成されている。Ｎ＋型のドレイン領域７３上に、第１のドレイン配線６５及び第２のドレイン配線６７が形成され、Ｎ＋型のソース領域７４及び第２の半導体領域７５上に、ソース配線６６が形成されている。また、第２のドレイン配線６７は、ゲート電極６１の長手方向（ｘ方向）に対して垂直方向（ｙ方向）に形成されたゲート配線６２上を、層間絶縁膜８１を介して、交差するよう形成されている。
【００１１】
【特許文献１】
特開２００２−１１０９８８号公報（図５）
【００１２】
【発明が解決しようとする課題】
図３に示した半導体装置では、ゲート電極の抵抗が高周波特性に影響を及ぼすことから、櫛の長さが短くなるよう、ゲートパッド５６及びドレインパッド５７を交互に形成している。このような構成にすることによって、パッドの周辺に不要な空き領域が形成され、チップ面積が拡大してしまうという問題があった。
【００１３】
また、図４に示した半導体装置では、ゲート電極の抵抗が高周波特性に影響を及ぼすことから、櫛の長いゲート電極６１の実質的な櫛の長さが短くなるよう、１本の櫛に、複数のゲートコンタクトを設けている。しかし、このような構成では、ドレイン配線をパッドへ引き出す際に、第２のドレイン配線６７がゲート電極６１の上部に設けられたゲート配線６２の上を交差し、ゲート配線と垂直に引き出すことになるため、ゲート配線とドレイン配線の交差する部分のゲート−ドレイン間寄生容量が増大するという問題があった。ゲート−ドレイン間寄生容量が増大すると、出力信号が帰還されるため、ゲインを引き出せなかったり、発振を引き起こしたりするといった問題が生じる。
【００１４】
本発明は、上記した問題点を解決すべくなされたもので、ゲート電極の抵抗を低減しつつ、チップ面積が小さくなるように形成することができ、ゲート−ドレイン間寄生容量を低減することが可能な半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、基板上に形成された半導体領域と、
前記半導体領域上に、ゲート絶縁膜を介して形成され、平行に複数形成されたゲート電極と、
前記半導体領域の表面領域に、前記ゲート電極の長手方向に対して平行に、複数形成されたドレイン領域及びソース領域と、
前記ドレイン領域上に形成された第１のドレイン配線と、
前記ソース領域上に形成されたソース配線と、
前記ゲート電極の長手方向に対して垂直方向に形成され、前記ゲート電極上に設けられたゲートコンタクトを介して接続されたゲート配線と、
前記ゲート電極の長手方向に対して垂直方向に形成され、前記第１のドレイン配線上に設けられたドレインコンタクトを介して接続された第２のドレイン配線と、
を具備したことを特徴としている。
【００１６】
上記した本発明の一形態によれば、ゲート電極の抵抗を低減しつつ、チップ面積が小さくなるように形成することができ、ゲート−ドレイン間寄生容量を低減することが可能である。
【００１７】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１及び図２に本発明の第１の実施の形態に係る半導体装置を示す。
まず、図１に、本実施の形態の高周波用途の大電力用電界効果トランジスタの平面図を示す。図１（ａ）に、要部を拡大した図を示し、図１（ｂ）に、概略図を示す。ここでは、電界効果トランジスタのＭＯＳＦＥＴを例に説明するが、特にこれに限定されず、Ｊ−ＦＥＴ，ＭＥＳＦＥＴ等であってもかまわない。複数のゲート電極１１が形成され、ゲート電極１１の上に、複数のゲート電極１１を並列に接続したゲート配線１２が形成されている。図１（ｂ）に示すように、ゲート配線１２は、ゲート電極１１の長手方向（ｘ方向）と垂直方向（ｙ方向）に複数の配線が形成されており、櫛状の形状を有している。
【００１８】
ゲート電極１１とゲート配線１２は、ゲート電極１１とゲート配線１２との交差部分に設けられたゲートコンタクト１３を介して、電気的に接続されている。ゲート電極の抵抗が高周波特性に影響を及ぼすことから、実質的な櫛の長さが短くなるようゲートコンタクト１３を設けており、１本の櫛に複数のゲートコンタクトが形成されている。
【００１９】
また、対になったゲート電極１１間に形成されたドレイン領域上には、ゲート電極１１と平行に、下層の第１のドレイン配線１４が形成されている。対のゲート電極１１間に形成されたソース領域上及びゲート電極１１上には、ソース配線１７が形成されている。
【００２０】
また、第１のドレイン配線１４上及びソース配線上１７に、ゲート配線１２と平行に、上層の第２のドレイン配線１５が形成されている。つまり、ゲート電極１１の上方に第２のドレイン配線１５が形成されており、ゲート電極１１と第２のドレイン配線１５の間には、ソース配線１７が設けられている。第１のドレイン配線１４と第２のドレイン配線１５は、第１のドレイン配線１４と第２のドレイン配線１５との交差部分に設けられたドレインコンタクト１６を介して、電気的に接続されている。
【００２１】
複数の電界効果トランジスタは、ｙ方向に配列されており、ゲート配線１２及びドレイン２層配線１５は、ｙ方向に、それぞれ逆方向に引き出されている。ゲートパッド１８及びドレインパッド１９は、その端部に配置されている。
【００２２】
図２に、図１（ａ）の半導体装置のＡ−Ａにおける要部断面図を示す。比較的高濃度なＰ＋型の半導体基板２１上に、エピタキシャル成長によって形成されたＰ−型の第１の半導体領域２２が形成されている。第１の半導体領域２２の表面領域には、Ｎ＋型のドレイン領域２３及びＮ＋型のソース領域２４が形成され、Ｎ＋型のソース領域２４は、比較的高濃度なＰ＋型の第２の半導体領域２５に接している。
【００２３】
ソース領域２４及びドレイン領域２３の間には、ゲート絶縁膜２６を介してゲート電極１１が形成されている。ドレイン領域２３上には、下層の第１のドレイン配線１４が形成されている。また、ソース領域２４上及び第２の半導体領域２５上には、ソース配線１７が形成されている。本実施の形態に示した電界効果トランジスタは、ソース電極を裏面から取り出す構成を有しており、寄生ダイオードが形成されないよう、ソース領域２４及び第２の半導体領域２５が短絡されている。ソース配線１７の端部は、ゲート電極１１上に、層間絶縁膜３１を介して、形成されている。また、ソース配線は固定電位が供給されており、ここでは、接地されている。
【００２４】
第１のドレイン配線１４上には、第１のドレイン配線１４と垂直方向に、上層の第２のドレイン配線１５が形成されており、第１のドレイン配線１４と第２のドレイン配線１５は、スルーホールのドレインコンタクト３２を介して、電気的に接続されている。第２のドレイン配線１５は、ソース配線１７上に、層間絶縁膜３１を介して、形成されている。したがって、ゲート電極１１と第２のドレイン配線１５の間には、固定電位（ここでは接地電位）が供給されたソース配線１７が層間絶縁膜３１を介して存在しており、シールド効果が働くため、さらに寄生容量を低減することができる。また、ソース領域２４と短絡接続された第２の半導体領域２５を形成している例を記載したが、特にこれに限定されない。
【００２５】
本実施の形態によれば、ゲート配線１２と第２のドレイン配線１５が平行に形成されており、第２のドレイン配線１５をパッドへ引き出す際に、ゲート配線１２と第２のドレイン配線１５が交差していないため、ゲート−ドレイン間寄生容量を低減することができる。ゲート電極の抵抗が高周波特性に影響を及ぼすことから、櫛の長いゲート電極の実質的な櫛の長さが短くなるよう、１本の櫛に、複数のゲートコンタクトを設けている。よって、ゲート電極の抵抗を低減しつつ、チップ面積が小さくなるように形成することができ、ゲート−ドレイン間寄生容量を低減することができる。
【００２６】
また、図３及び図４に示した従来の技術では、図５に示すように、ドレイン領域７３とドレイン領域７３下の半導体領域とによって構成されるドレイン−ソース間寄生容量を低減するべく、ドレイン領域７３の幅を細く形成すると、ドレイン領域とドレイン配線とが平行に形成されているため、ドレイン配線の幅も細く形成する必要があった。大電力用電界効果トランジスタのドレイン配線は、もともと電流量が多いため、ドレイン配線の幅を細く形成すると、電流密度が増大し、エレクトロマイグレーションが発生してしまう。
【００２７】
一方、本実施の形態では、ドレイン領域２３とドレイン領域２３下の半導体領域とによって構成されるドレイン−ソース間寄生容量を低減するべく、ドレイン領域２３の幅を細く形成しても、ドレイン領域とドレイン配線とが垂直に形成されているため、ドレイン配線の幅を細く形成する必要がない。したがって、ドレイン−ソース間寄生容量を低減するべく、ドレイン領域の幅を細く形成しても、電流密度が増大し、エレクトロマイグレーションが発生することがない。
【００２８】
【発明の効果】
以上詳述したように、本発明によれば、ゲート電極の抵抗を低減しつつ、チップ面積が小さくなるように形成することができ、ゲート−ドレイン間寄生容量を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置を示す図１のＡ−Ａにおける要部断面図である。
【図３】従来の技術の半導体装置を示す平面図である。
【図４】他の従来の技術の半導体装置を示す平面図である。
【図５】他の従来の技術の半導体装置の図４のＢ−Ｂ，Ｃ−Ｃにおける要部断面図である。
【符号の説明】
１１，５１，６１  ゲート電極
１２，５２，６２  ゲート配線
１３，５５  ゲートコンタクト
１４，６５  第１のドレイン配線
１５，６７  第２のドレイン配線
１６  ドレインコンタクト
１７，５４，６６  ソース配線
１８，５６，６８  ゲートパッド
１９，５７，６９  ドレインパッド
２１，７１  Ｐ＋型の半導体基板
２２，７２  Ｐ−型の第１の半導体領域
２３，７３  Ｎ＋型のドレイン領域
２４，７４  Ｎ＋型のソース領域
２５，７５  Ｐ＋型の第２の半導体領域
２６，７６  ゲート絶縁膜
３１，８１  層間絶縁膜
５３  ドレイン配線
６３  第１のゲートコンタクト
６４  第２のゲートコンタクト
【図１】
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【図２】
2004335778.tif 000004
【図３】
2004335778.tif 000005
【図４】
2004335778.tif 000006
【図５】
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