(57)【要約】【課題】回路設計の自由度を確保しつつ位相引き込み時間を短縮した位相同期回路を提供する。【解決手段】電圧制御発振器２で発生した内部クロック信号を外部基準クロック信号１と位相比較器により位相比較し、その結果を積分器６を介して電圧制御発振器２に与えることにより内部クロック信号を外部基準クロック信号１に同期させる位相同期回路において、基準電圧源９を積分器６に接続し、積分器６の出力電位が系の起動直後に制御目標値に達するようにする。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
電圧制御発振器の出力信号と外部から入力される基準クロック信号とを位相比較し、その結果を積分器で積分して前記電圧制御発振器に制御電圧として与えて当該電圧制御発振器の出力信号を前記基準クロック信号に位相同期させる位相同期回路において、
前記電圧制御発振器の出力信号を前記基準クロック信号に位相同期させるための参照信号に相当する電圧を前記積分器に積分基準電位として与える電圧源を具備することを特徴とする位相同期回路。
【請求項２】
内部クロックを発生する電圧制御発振器と、
この電圧制御発振器により発生される内部クロックと外部から与えられる基準クロック信号とを位相比較する位相比較器と、
この位相比較器の出力信号を積分する積分器と、
前記内部クロックを前記基準クロック信号に位相同期させるための参照信号を発生する参照信号源と、
この参照信号源で発生される参照信号と前記積分器の出力信号とを比較してその結果を前記電圧制御発振器に与える誤差増幅器と、
前記積分器の積分基準電位として前記参照信号に相当する電圧を与える電圧源とを具備することを特徴とする位相同期回路。
【請求項３】
内部クロックを発生する電圧制御発振器と、
この電圧制御発振器により発生される内部クロックと外部から与えられる基準クロック信号とを位相比較し、前記内部クロックの周波数より前記基準クロックの周波数が高い場合と、前記内部クロックの周波数より前記基準クロックの周波数が低い場合とに応じた２系統の比較信号を出力する位相比較器と、
この位相比較器から出力される前記２系統の比較信号をそれぞれ積分する積分器と、
この積分器で積分された前記２系統の比較信号の差を前記電圧制御発振器に与える誤差増幅器と、
前記内部クロックを前記基準クロック信号に位相同期させるための制御目標電圧に相当する電圧を、積分基準電位として前記積分器に与える電圧源とを具備することを特徴とする位相同期回路。
【請求項４】
さらに、前記電圧制御発振器により発生される内部クロック、および外部から与えられる基準クロック信号の少なくともいずれか一方を分周または逓倍して互いの周波数を一致させる周波数制御手段を備え、
前記位相比較器は、前記周波数制御手段で周波数が一致させられた信号間の位相を比較することを特徴とする請求項２または３に記載の位相同期回路。
【請求項５】
周波数変調信号を出力する電圧制御発振器と、
搬送波を発生する搬送波発生器と、
前記周波数変調信号と前記搬送波発生器で発生される搬送波とを位相比較する位相比較器と、
この位相比較器の出力信号を積分する積分器と、
前記周波数変調信号を前記搬送波に位相同期させるための参照信号を発生する参照信号源と、
この参照信号源で発生される参照信号と前記積分器の出力信号とを比較してその結果を出力する誤差増幅器と、
この誤差増幅器の出力と変調信号とを加算してその結果を前記電圧制御発振器に与える加算器と、
前記積分器の積分基準電位として前記参照信号に相当する電圧を与える電圧源とを具備することを特徴とする周波数変調器自動周波数制御回路。
【請求項６】
さらに、前記電圧制御発振器で発生される前記周波数変調信号、および前記搬送波発生器で発生される前記搬送波の少なくともいずれか一方を分周または逓倍して互いの周波数を一致させる周波数制御手段を備え、
前記位相比較器は、前記周波数制御手段で周波数が一致させられた信号間の位相を比較することを特徴とする請求項５に記載の周波数変調器自動周波数制御回路。
【請求項７】
電圧制御発振器の出力信号と外部から入力される基準クロック信号とを位相比較し、その結果を積分器で積分して前記電圧制御発振器に制御電圧として与えて当該電圧制御発振器の出力信号を前記基準クロック信号に位相同期させる位相同期方法において、
前記電圧制御発振器の出力信号を前記基準クロック信号に位相同期させるための参照信号に相当する電圧を前記積分器に積分基準電位として与えることを特徴とする位相同期方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、網同期のもとで動作するディジタル信号伝送装置などに使用される位相同期回路と、この位相同期回路を用いた周波数変調器自動周波数制御回路、および位相同期方法に関する。
【０００２】
【従来の技術】
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｉｔａｌ　Ｈｉｅｒａｒｃｈｙ）やＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｏｐｔｉｃａｌ　Ｎｅｔｗｏｒｋ）などの網同期システムで使用される伝送装置には、±数１０ｐｐｍ以下という非常に高精度な同期性能を要求される。よって外部からの基準クロックに含まれるジッタ（ワンダ）成分を高度に抑圧するため、対象となるジッタ（ワンダ）周波数に対して位相同期回路の帯域幅を十分狭く設定する必要がある。その一方で、位相同期回路の帯域幅が狭く設定されると、基準クロックの位相を引き込むまでにかかる時間が長くなる。
【０００３】
ところで、位相同期回路においては、内蔵する電圧制御発振器の出力クロックの位相と外部基準クロックの位相とを位相比較回路で比較し、その結果をもとに位相を引き込む構成が一般的である。例えば、両クロックが同期したときの位相比較回路の出力信号電圧をＧＮＤ（グランドレベル）でなく、ある電圧Ｖ１とした場合を考える。この場合、一般的には、位相比較回路の出力電圧の時間平均値（積分値）が希望電圧Ｖ１に達するまで、同期の引き込み過程が続くことになる。
【０００４】
このとき、位相同期回路の帯域が狭く設定されていると、位相比較回路の出力電圧の時間平均値が希望電圧Ｖ１になるまでにかかる時間は、その位相同期回路の設定帯域時間程度から、その数倍の長さが必要となる。これは、位相同期回路の動作がその設定帯域で決定されてしまい、従って誤差信号の修正にも時間がかかるためである。
【０００５】
例えば帯域が０．１Ｈｚに設定された位相同期回路においては、位相同期確立までに１０秒〜５０秒程度の時間がかかる。このような長時間の立ち上げ時間（位相引き込み時間）がかかると、停電などによるシステムダウンからの再起動に時間がかかることになり、結果として情報伝送の復旧に時間がかかる。
【０００６】
このような事態を防ぐためには、同期確立時における位相比較結果の出力信号電圧をＧＮＤとすれば良い。このようにすると、位相同期回路の立上り時には位相比較器の出力信号電圧が既に希望参照電圧の近傍にあるため即座に同期引き込みが完了する。しかし、この手法は位相比較の中点がＧＮＤであるので、位相比較器の動作電源に正負の２つの電源を必要とし、装置の小型化や回路の消費電力の低減などのニーズに反する。
【０００７】
【発明が解決しようとする課題】
このように、位相同期回路の引き込み時間を早くするためには、位相比較電圧の参照点をＧＮＤになるように回路を構成するという手法がある。しかしながらこの手法は装置の小型化や回路の消費電力の低減などのニーズに反するものであるので、好ましくない。
【０００８】
また、位相比較電圧が予めＧＮＤレベルに固定的に設定されるため、設計の自由度が制限される。このため位相比較器の構成によっては、位相同期回路の設計が複雑になるなどと云った不具合が有る。
【０００９】
本発明は上記事情によりなされたもので、その目的は、回路設計の自由度を確保しつつ位相引き込み時間を短縮した位相同期回路、周波数変調器自動周波数制御回路および位相同期方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明は、電圧制御発振器の出力信号と外部から入力される基準クロック信号とを位相比較し、その結果を積分器で積分して前記電圧制御発振器に制御電圧として与えて当該電圧制御発振器の出力信号を前記基準クロック信号に位相同期させる位相同期回路において、前記電圧制御発振器の出力信号を前記基準クロック信号に位相同期させるための参照信号に相当する電圧を前記積分器に積分基準電位として与える電圧源を具備することを特徴とする。
【００１１】
より具体的には、本発明は、内部クロックを発生する電圧制御発振器と、この電圧制御発振器により発生される内部クロックと外部から与えられる基準クロック信号とを位相比較する位相比較器と、この位相比較器の出力信号を積分する積分器と、前記内部クロックを前記基準クロック信号に位相同期させるための参照信号を発生する参照信号源と、この参照信号源で発生される参照信号と前記積分器の出力信号とを比較してその結果を前記電圧制御発振器に与える誤差増幅器と、前記積分器の積分基準電位として前記参照信号に相当する電圧を与える電圧源とを具備することを特徴とする。
【００１２】
このような構成であるから、系の起動直後において、位相比較電圧の参照点の電圧と同じか、あるいはその近傍の値の電圧が位相同期回路の積分器に設定される。これにより同期引き込みに際して、位相比較器の出力電圧の積分値が制御目標値に至るまでの時間を省略することができ、従って位相引き込み時間を短縮し、系の立ち上げ時間を短縮することが可能となる。さらに、参照電圧をＧＮＤレベルに限らず任意に設定できるので、回路設計上の自由度をより大きく確保することができる。さらに、参照電圧をＧＮＤレベル以外のレベルに設定することで、単電源で動作可能な位相同期回路を実現できる。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１４】
（第１の実施形態）
図１は本発明に係わる位相同期回路の第１の実施形態における構成を示す回路ブロック図である。この位相同期回路は、電圧制御発振器（ＶＣＯ）２で発生されるクロック信号を外部基準クロック信号に同期させるものである。
【００１５】
図１において、時間ｔの関数ｆ（ｔ）で示される外部基準クロック信号１は、第１分周器３により適当な分周数Ｍで分周される。一方、電圧制御発振器（ＶＣＯ）２から出力される、時間ｔの関数ｇ（ｔ）で示されるクロック信号は、第２分周器４により分周数Ｎで分周される。ＭおよびＮは、第１分周器３の出力クロック周波数と、第２分周器４の出力クロック周波数とが同じ周波数となるように設定される。
【００１６】
分周された各クロック信号は位相比較器（ＰＤ：Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ）５に与えられ、互いに位相比較される。位相比較器５の出力信号電圧は積分器６に入力される。積分器６には基準電圧を与えるための基準電圧源９が接続される。なお位相比較器５としてはＥＸＯＲ（Ｅｘｃｌｕｓｉｖｅ　ＯＲ）型の位相比較器、あるいはＳ−Ｒフリップフロップ型の位相比較器を使用できる。
【００１７】
積分器６の出力は参照信号発生器７の発生する参照信号とともに誤差増幅器８に与えられ、その出力により、電圧制御発振器２の出力クロック１０の周波数が制御される。
【００１８】
図２は、位相比較器５の位相比較特性を示す図である。図２（ａ）は、ＥＸＯＲ位相比較器の位相比較特性を示す。図２（ａ）において、第１分周器３の出力クロック周波数と第２分周器４の出力クロック周波数との位相のずれに応じて、２π周期の山型の特性が示される。
【００１９】
図２（ｂ）は、Ｓ−Ｒフリップフロップ型の位相比較器を示す。図２（ｂ）において、第１分周器３の出力クロック周波数と第２分周器４の出力クロック周波数との位相のずれに応じて、２π周期の鋸歯状の特性が示される。
【００２０】
これらの特性図は、いずれも有効位相比較範囲内で一様に増加、または減少する特性を示す。よって、この位相比較特性の中の適当な１点に対応する参照信号を参照信号発生器７から与えることにより、電圧制御発振器２の出力クロック信号を入力クロック信号に同期させることができる。
【００２１】
図３は、積分器６の構成例を示す回路図である。図３にはいわゆるラグ形のフィルタが示される。積分用抵抗１２と並列接続される積分用コンデンサ１１は、従来では回路のＧＮＤに接続される。しかしながら本実施形態では、積分用コンデンサ１１とＧＮＤとの間に基準電圧源９を接続する。このような構成であるので、系の起動と同時に、基準電圧源９の電位まで積分用コンデンサ１１に電荷が蓄積される。
【００２２】
上記構成において、基準電圧源９の電位を参照信号発生器７の参照信号の電位と一致させるか、または非常に近い相当の電位とすることにより、電圧制御発振器１０の出力信号を外部基準クロック信号１に同期させるために要する電荷の蓄積時間が省略される。これにより、位相の引き込み過程を短時間で終了させることができ、従って位相引き込み時間を短縮することができる。
【００２３】
図４は、本実施形態における位相引き込み過程を模式的に示す図である。図４の縦軸は積分用コンデンサ１１と積分用抵抗１２との接続点の電位をす。横軸は起動時からの経過時間を示す。図４（ａ）は図１の構成における特性を示す。図４（ｂ）は従来の位相同期回路における特性を示す。このように本実施形態によれば、基準電圧源９により基準電位を与えることで制御目標電位への収束時間を速めることができる。従って従来構成と比較して、位相引き込みにかかる時間を短縮することができる。
【００２４】
図５は、積分器６の他の構成例を示す図である。図５の構成は、積分用コンデンサ１１と積分用抵抗１２との間にさらに積分用抵抗１３を備える、いわゆるラグリード型の構成である。このような構成においても、同様な効果を得ることができる。
【００２５】
以上のように本実施形態では、電圧制御発振器２で発生した内部クロック信号を外部基準クロック信号１と位相比較器により位相比較し、その結果を積分器６を介して電圧制御発振器２に与えることにより内部クロック信号を外部基準クロック信号１に同期させる位相同期回路において、基準電圧源９を積分器６に接続するようにしている。このようにすることで、積分器６の出力電位が系の起動直後に制御目標値に達するようにすることができ、従って位相引き込みを短時間のうちに完了させることができる。また参照信号発生器７の参照電圧に応じて基準電圧源９の基準電圧を自由に設定できるので、回路構成の自由度をより大きく保つことができる。さらに、単電源で位相比較器を動作させることができるので、構成を簡易化することが可能となる。
【００２６】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる位相同期回路の構成を示すブロック図である。なお図６において図１と共通する部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。
【００２７】
図６の位相同期回路は、外部基準クロック信号１の分周信号と、電圧制御発振器２の出力の分周信号とを、周波数の違いをも検出可能なディジタル型の位相比較器５１に与える。位相比較器５１は、電圧制御発振器２の出力の周波数が外部基準クロック信号１の周波数よりも高い場合のみ位相比較結果を与える出力（ｕｐｃｏｕｎｔ出力）と、電圧制御発振器２の出力の周波数が外部基準クロック信号１の周波数よりも低い場合のみ位相比較結果を与える出力（ｄｏｗｎ　ｃｏｕｎｔ出力）とを有する。
【００２８】
図７は、位相比較器５１の位相比較特性を示す図である。図７（ａ）はＵｐカウント出力の平均を示し、ｆ（ｔ）＜ｇ（ｔ）の場合のみ、２π周期の鋸歯状の特性が示される。一方、図７（ｂ）はＤｏｗｎカウント出力の平均を示し、ｆ（ｔ）＞ｇ（ｔ）の場合のみ、２π周期の鋸歯状の特性が示される。これらの出力は、いずれも積分器６１を介して誤差増幅器８１に与えられる。
【００２９】
図８は、図６の構成における積分器６１の構成を示す図である。積分器６１は、それぞれ積分用コンデンサ１１と積分用抵抗１２とをラグ形に接続した第１および第２のフィルタを備え、各フィルタにはそれぞれ位相比較器５１のＵｐカウント出力、およびＤｏｗｎカウント出力が入力される。各フィルタの積分用コンデンサ１１は、ともに共通の基準電圧源９に接続され、基準電圧を両フィルタで共用する構成となっている。各フィルタにより平均化された各出力は、誤差増幅器８を介して電圧制御発振器２に与えられる。
【００３０】
上記構成においても、起動直後に積分器６１の出力電位を制御目標値に達するようにすることができる。従って第１の実施形態と同様の効果を得ることができる。
【００３１】
図９は、図６の構成に適用可能なアクティブフィルタ型の積分器を示す図である。この積分器は、コンデンサおよび抵抗器が負帰還接続された誤差増幅器１６に、図５のラグリード型フィルタを２つ接続した構成となっている。すなわち、それぞれ積分用コンデンサ１１および積分用抵抗１３の直列回路と、積分用抵抗１２とをラグリード型に接続した第１および第２のフィルタ回路が、誤差増幅器１６の２つの入力端子にそれぞれ接続される。各フィルタ回路の積分用コンデンサ１１は、ともに共通の基準電圧源９に接続され、基準電圧が両フィルタ回路で共用される。このような構成によっても、上記と同様の効果を得ることができる。
【００３２】
（第３の実施形態）
図１０は、本発明に係わる位相同期回路を適用したＦＭ（Ｆｒｅｑｕｅｎｃｙ　Ｍｏｄｕｌａｔｉｏｎ）変調器の構成を示す回路ブロック図である。なお図１０において図１、図６と共通する部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。
【００３３】
この実施形態では、ＦＭ変調器の搬送波周波数をＡＦＣ（Ａｕｔｏ　Ｆｒｅｑｕｅｎｃｙ　Ｃｏｎｔｒｏｌ）により自動制御するために位相同期回路を用いる例を示す。ＦＭ変調器においてＡＦＣにより搬送波周波数を安定させる場合、被変調信号の低域成分を十分に伝達するためには、ＡＦＣを構成する位相同期回路の帯域を十分低くする必要がある。つまり信号伝送装置と同様の事情が有り、よって同期引き込みが完了するまでの時間が長くなり、電源投入からの立上りに時間がかかったり、起動時にノイズが発生するなどの不具合が有る。
【００３４】
図１０の構成は図１とほぼ同様であるが、外部基準クロック信号１に代えて、ＦＭ搬送波基準信号２０が第１分周器３に入力される。また、誤差増幅器８の出力は、加算器１８においてＦＭ変調信号１７とミキシングされる。これにより、電圧制御発振器２からＦＭ変調信号１７に応じて周波数変調された変調信号ｇ（ｔ）が出力される。
【００３５】
上記構成においても、積分器６に基準電圧源９の電位を与えることにより、起動の直後から積分器６の出力を制御目標値に即座に至らしめることができ、したがって同期引き込み時間を短縮することができる。また図１０の構成においても、図３または図５の構成の積分器を使用することができるし、さらには、図６の位相比較器を使用することも可能である。以上のことから本実施形態によれば、起動から立上りの完了までの時間を短縮でき、また起動時のノイズの発生を抑圧したＦＭ変調器を実現することができる。
【００３６】
なお、本発明は上記実施の形態に限定されるものではない。
例えば上記の各実施形態では、なお、ディジタル型の位相比較器を使用したが、位相比較範囲で単調増加または単調減少する特性を得ることができれば、ミキサ型位相比較器などのアナログ方式の位相比較器を用いても同様の効果を得ることができる。このほか、本発明の要旨を逸脱しない範囲で種々の変形実施を行うことができる。
【００３７】
【発明の効果】
以上詳述したように本発明によれば、回路設計の自由度を確保しつつ位相引き込み時間を短縮した位相同期回路、周波数変調器自動周波数制御回路および位相同期方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係わる位相同期回路の第１の実施形態における構成を示す回路ブロック図。
【図２】図１に示される位相比較器５の位相比較特性の一例を示す図。
【図３】図１に示される積分器６の一例を示す回路図。
【図４】図１の構成における位相引き込み過程を模式的に示す図。
【図５】積分器６の他の構成例を示す図。
【図６】本発明の第２の実施形態に係わる位相同期回路の構成を示すブロック図。
【図７】図６に示される位相比較器５１の位相比較特性の一例を示す図。
【図８】図６に示される積分器６１の一例を示す回路図。
【図９】図６の構成に適用可能なアクティブフィルタ型の積分器を示す図。
【図１０】本発明に係わる位相同期回路を適用したＦＭ変調器の構成を示す回路ブロック図。
【符号の説明】
１…外部基準クロック信号
２…電圧制御発振器
３…第１分周器
４…第２分周器
５，５１…位相比較器
６…積分器
７…参照信号発生器
８，８１…誤差増幅器
９…基準電圧源
１０…電圧制御発振器の出力信号
１１，１５…積分用コンデンサ
１２，１３，１４…積分用抵抗
１７…ＦＭ変調信号
１８…加算器
１９…ＦＭ信号
２０…ＦＭ搬送波基準信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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