(57)【要約】【課題】従来よりも書込電圧が低くかつ電流ウインドウが広い多値トランジスタにおいて、フローティングゲートに蓄積された電荷を消去可能とする。【解決手段】対向する一対の側面（１３ｂ、１３ｂ）を有する凸部１３ａが設けられたｐ型半導体基板（１２）と、ゲート絶縁膜（１５ｃ）と、一対のｎ型ソース・ドレイン領域（ＢＬ１、ＢＬ２）と、トンネル絶縁膜（１５ａ）と、一対のフローティングゲート（ＦＧ１、ＦＧ２）と、インターポリ絶縁膜と、コントロールゲート（ＣＧ）とをトランジスタに設ける。ソース・ドレイン領域（ＢＬ１、ＢＬ２）を直線的に結ぶ凸部（１３ａ）の基端部のｐ型不純物濃度は、基端部を除く凸部（１３ａ）のｐ型不純物濃度よりも高濃度にする。コントロールゲート（ＣＧ）と、ソース・ドレイン領域（ＢＬ１、ＢＬ２）との間に、フローティングゲート（ＦＧ）中の蓄積電荷を消去するための消去電圧を印加して、コントロールゲート（ＣＧ）またはソース・ドレイン領域（ＢＬ１、ＢＬ２）に向けて消去電流を流して、蓄積電荷を消去する。【選択図】　　　　図９
2004072060.tif 000002
【特許請求の範囲】
【請求項１】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
前記第２および第３の絶縁膜は前記第１の絶縁膜に比して静電容量が大きくなるように形成されており、
前記コントロールゲートと、前記ソース・ドレイン領域との間に、前記フローティングゲート中の蓄積電荷を消去するための消去電圧が印加されて、前記コントロールゲートまたは前記ソース・ドレイン領域に向けて消去電流が流れ、前記蓄積電荷が消去されることを特徴とするトランジスタ。
【請求項２】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、
該凸部の頂面と対向するコントロールゲートにより、該コントロールゲートに対向するチャネル領域のオン・オフ状態は制御され、
前記コントロールゲートと、前記ソース・ドレイン領域との間に、前記フローティングゲート中の蓄積電荷を過消去するための消去電圧が印加されて、該フローティングゲートに蓄積された電荷が実質的に０以下の状態となるように、フローティングゲート中の蓄積電荷が過消去されることを特徴とするトランジスタ。
【請求項３】
一導電型半導体基体の表層に形成された一対の反対導電型ソース・ドレイン領域と、フローティングゲートと、コントロールゲートとを含み、該フローティングゲートに電荷を蓄積することによりデータを記憶することが可能であり、該フローティングゲートは、前記ソース・ドレイン領域の間にあるチャネル領域の一部にのみ対向するように設けられているトランジスタにおいて、
前記コントロールゲートと、前記ソース・ドレイン領域との間に、前記フローティングゲート中の蓄積電荷を過消去するための消去電圧が印加されて、前記フローティングゲートに蓄積された電荷が実質的に０以下の状態となるように、過消去されることを特徴とするトランジスタ。
【請求項４】
請求項２または３に記載のトランジスタにおいて、過消去後に、前記フローティングゲートへの書込みまたは該フローティングゲートの読出しを行うことを特徴とするトランジスタ。
【請求項５】
請求項２から４までのいずれかに記載のトランジスタにおいて、前記コントロールゲートに消去用電圧を印加する期間を所定の時間維持することにより過消去を行うことを特徴とするトランジスタ。
【請求項６】
請求項２から４までのいずれかに記載のトランジスタにおいて、前記フローティングゲートに蓄積された電荷は、ファウラーノルドハイム電流を用いて消去され、該ファウラーノルドハイム電流の値が所定値より少なくなるまで前記フローティングゲートに蓄積された電荷を過消去することを特徴とするトランジスタ。
【請求項７】
請求項２から６までのいずれかに記載のトランジスタにおいて、消去の対象となる前記フローティングゲートのうち少なくとも、データの書込みが行われていないフローティングゲートに対して電荷を注入する電荷注入動作を行うことを特徴とするトランジスタ。
【請求項８】
請求項２から７までのいずれかに記載のトランジスタにおいて、前記フローティングゲートへのデータの書込みを、書込可能な書込電圧値のうち、最小の電圧値の近傍にある第２の書込電圧を用いて行うことを特徴とするトランジスタ。
【請求項９】
請求項１から８までのいずれかに記載の前記トランジスタをコラム方向およびロウ方向に複数配列して成る半導体メモリ。
【請求項１０】
請求項９に記載のトランジスタにおいて、前記コラム方向に隣接するセルトランジスタの前記ソース・ドレイン領域が共通であり、
ロウ方向に隣接する前記セルトランジスタ同士が、前記コントロールゲートを共有し、かつ、前記セルトランジスタ間の前記ソース・ドレイン領域を共有することを特徴とする半導体メモリ。
【請求項１１】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して、前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備え、前記第２および第３の絶縁膜は前記第１の絶縁膜に比して静電容量が大きくなるように形成されているトランジスタの駆動方法であって、
前記コントロールゲートと、前記ソース・ドレイン領域との間に、前記フローティングゲート中の蓄積電荷を消去するための消去電圧を印加し、前記コントロールゲートまたは前記ソース・ドレイン領域に向けて消去電流を流し、前記蓄積電荷を消去する消去ステップを含むことを特徴とするトランジスタの駆動方法。
【請求項１２】
対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部を挟む前記半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記凸部の各側面側に設けられ、前記第２の絶縁膜を介して前記側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３の絶縁膜と、
前記第３の絶縁膜を介して前記各フローティングゲートと対向し、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを備えたトランジスタの駆動方法であって、
該凸部の頂面と対向するコントロールゲートにより、該コントロールゲートに対向するチャネル領域のオン・オフ状態を制御するステップと、
前記コントロールゲートと、前記ソース・ドレイン領域との間に、前記フローティングゲート中の蓄積電荷を過消去するための消去電圧を印加して、該フローティングゲートに蓄積された電荷が実質的に０以下の状態となるように、フローティングゲート中の蓄積電荷を過消去するステップとを含むことを特徴とするトランジスタの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多値トランジスタとそれを用いた半導体メモリ、および多値トランジスタの駆動方法に関する。より詳細には、本発明は、半導体メモリの多値化に有用な技術に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性メモリは、携帯電話機等に搭載されて、現在広く普及している。通常、ＥＥＰＲＯＭは、１つのセルトランジスタに１ビットの情報しか書き込めない。しかし、デバイスの小型化を図るためには、セルトランジスタの多値化を図り、１つのセルトランジスタに２ビット以上書き込めることが好ましい。
【０００３】
この多値技術の一例を図２６に示す。図２６は、従来例に係る多値セルトランジスタの断面図である（この多値技術については、たとえば特許文献１参照。）
【０００４】
図２６において、セルトランジスタ１は、所謂ＭＯＮＯＳ　（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有している。このＭＯＮＯＳ構造を構成するのは、コントロールゲート７（Ｍｅｔａｌ）、シリコン酸化膜６（Ｏｘｉｄｅ）、シリコン窒化膜５（Ｎｉｔｒｉｄｅ）、シリコン酸化膜４（Ｏｘｉｄｅ）、そしてｐ型シリコン基板２（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。
【０００５】
この種のセルトランジスタにおいては、ｎ型のソース・ドレイン領域３，　８は、書き込みシーケンスや読出シーケンスにおける種々のステージで、今までソースであったものがドレインになったりする。すなわち、ソース・ドレイン領域３，　８のどちらがソースでどちらがドレインであるとは確定できない。よって、ソースと言う場合には、ソース・ドレイン領域３，　８のうちキャリア（この例では電子）が放出される方を指し、ドレインはもう一方を指すことにする。
【０００６】
このセルトランジスタ１にデータを書き込むには、図２７（ａ）のような方法を採る。この方法では、ソース８を接地し、ドレイン３とコントロールゲート７とに適当な正電位ＶＤ１、ＶＧ１を与える。
【０００７】
これによって、ソース・ドレイン領域８、　３間の電界で電子が加速されて、ドレイン３の近傍でホットエレクトロンが発生する。ホットエレクトロンは、フォノン等との衝突や、コントロールゲート７の正電位により、シリコン酸化膜４のエネルギ障壁を越えてシリコン窒化膜５に注入される。シリコン窒化膜５には導電性がないから、注入されたホットエレクトロンは、シリコン窒化膜５においてドレイン３に近い部位（右側ビットと言う）に局在する。この状態が“（１、０）”状態である。
【０００８】
同じことをソース・ドレイン電圧を入れ替えて行えば、図２７（ｂ）に示すように、シリコン窒化膜５においてドレイン８に近い部位（左側ビットと言う）に電子が局在し、“（０、１）”状態が得られる。
【０００９】
図２８（ａ）〜（ｄ）は、このセルトランジスタ１で達成し得る４値状態を示す。“（１、１）”状態（図２８（ａ）参照）は、左右のいずれのビットにも電子が蓄積されない。そして、“（０、０）”状態（図２８（ｄ）参照）は、左右の両ビットに電子が蓄積される。こうして、セルトランジスタ１では、４ビットのデータを書き込むことができる。ただし、この書き込み方法は、ホットエレクトロンをシリコン窒化膜５に注入するために、コントロールゲート７に高電位ＶＧ１を印加する必要がある点で好ましくない。
【００１０】
ホットエレクトロンがシリコン窒化膜５に注入されるには、ホットエレクトロンは、シリコン基板２の導電帯からシリコン酸化膜４の導電帯にトンネリングしないといけない。これらの導電帯間のエネルギ差は約３．２ｅＶである。
【００１１】
しかし、ホットエレクトロンは、シリコン基板２中のフォノンとの衝突の際にエネルギを失うので、３．２Ｖの電圧をコントロールゲート７に印加しても、上記の導電帯間をトンネリングできない。よって、実際には、１２〜１３Ｖの高電圧ＶＧ１をコントロールゲート７に印加する必要がある。
【００１２】
この高電圧を供給するのはデコーダ回路（不図示）中の高耐圧トランジスタであるが、高耐圧トランジスタは微細化できない。これは、微細化すると、高耐圧トランジスタのソース・ドレインがパンチスルーしてしまうという不都合が生じるからである。よって、この書き込み方法では、デコーダ回路を含むＥＥＰＲＯＭ全体のチップサイズを縮小できない。
【００１３】
一方、読出しは、ソース・ドレイン領域３，　８の各々への印加電圧を入れ替えることにより２種類のドレイン電流を計測し、各々のドレイン電流値と基準電流値との大小を比較して行われる。
【００１４】
“（０、０）”状態（図２８（ｄ）参照）は、両ビットに電子が局在するから、シリコン窒化膜５の電位が４値の中で最も低くなる。よって、セルトランジスタ１の閾値電圧が最も高くなり、ドレイン電流は殆ど流れない。このドレイン電流値は、ソース・ドレイン領域３，　８の印加電圧を入れ替えても同じで、ほとんど零である。よって、２種類のドレイン電流値は、ともに基準電流よりも小であると計測される。
【００１５】
“（１、１）”状態（図２８（ａ）参照）は両ビットに電子が無いから、シリコン窒化膜５の電位が４値の中で最も高い。よって、閾値電圧が４値の中で最も低くなり、ドレイン電流が最も多く流れる。このドレイン電流値は、ソース・ドレイン領域３，　８を入れ替えても同じで、４値の中で最も大きい。すなわち、２種類のドレイン電流値は、ともに基準電流よりも大であると計測される。
【００１６】
一方、“（１、０）”と“（０、１）”の各状態（図２８（ｂ）、（ｃ）参照）は、電子が一方のビットにのみ局在するから、セルトランジスタ１が左右非対称になり、ソース・ドレイン領域３，　８の印加電圧を入れ替えるとドレイン電流値が異なる。
【００１７】
よって、“（１、０）”と“（０、１）”との分別は、２種類のドレイン電流のうち、どちらが基準電流より大であるか（または小であるか）を判定することにより行える。
【００１８】
ただし、この読出方法では、“（１、０）”や“（０、１）”を読み出す際、ドレイン電流の電流ウインドウが小さい点で好ましくない。電流ウインドウとは、“（１、０）”や“（０、１）”を読む際に、ソース・ドレイン領域３，　８の印加電圧を入れ替えて計測した２種類のドレイン電流値の差を言う。
【００１９】
電流ウインドウは、シリコン窒化膜５の右端（または左端）に電子がしっかりと局在し、従ってセルトランジスタ１が明確な非対称性を有する場合に所望に大きくなる。
【００２０】
ところが、セルトランジスタ１では、電子がシリコン窒化膜５にある程度の広がりをもって分布するから、非対称性が現れ難い。特に、セル縮小を図るべくゲート長Ｌ（図２７（ａ）参照）を短くすると、左右どちらのビットに電子が局在するのかはっきりしなくなるから、セルトランジスタ１の非対称性が小さくなり、よって電流ウインドウも小さくなる。このように電流ウインドウが小さいと、ドレイン電流と基準電流値とのマージンが小さくなるから、書き込みデータを誤認する危険性が高くなる。
【００２１】
また、セルトランジスタ１は、バンド間トンネル耐性に乏しい点でも好ましくない。これについて図２９を参照して説明する。図２９は、セルトランジスタ１が非選択状態の場合を示す。非選択状態にすべく、コントロールゲート７には、読出し時よりも低電位の接地電位が与えられる。一方、選択された他のセルトランジスタのドレインには正電位ＶＤ１が印加され、正電位ＶＤ１はコラム方向のセルに共通であるから、ドレイン３には正電位ＶＤ１が印加される。
【００２２】
この状態では、シリコン窒化膜５とドレイン３との電位差ΔＶは、コントロールゲート７の電位が低電位となったので、読出し時よりも大きくなる。特に、シリコン窒化膜５に電子が局在する場合は、電子によってシリコン窒化膜５の電位が下げられるから、電位差ΔＶは一層大きくなる。しかしながら、電位差ΔＶがこのように大きいと、ドレイン３とシリコン窒化膜５との間にトンネル電流が流れ、トンネル電流によりシリコン酸化膜４が劣化するという問題が生じる。
【００２３】
また、電位差ΔＶが大きいことから、ドレイン３の端縁が高電界に曝されて、ドレイン３と基板２とのｐｎ接合で降伏が起き易くなる。この降伏によって、円内に示す如く、ホットホールと電子とが対生成する。このうち、ホットホールは、低電位側（シリコン窒化膜５側）に引き付けられて、シリコン酸化膜４を通過する。よって、シリコン酸化膜４は、ホットホールによっても劣化してしまう。これを、セルトランジスタ１は「バンド間トンネル耐性が悪い」と言う。
【００２４】
【特許文献１】
米国特許第６，０１１，７２５号明細書。
【００２５】
【発明が解決しようとする課題】
本発明は、係る従来例の問題点に鑑みて創作されたものであり、従来よりも書込電圧が低くかつ電流ウインドウが広い多値トランジスタとそれを用いた半導体メモリにおいて、フローティングゲートに蓄積された電荷を消去可能とするとともに、多値トランジスタの駆動方法を提供することを目的とする。
【００２６】
ところで、ＥＥＰＲＯＭ　等の不揮発性メモリに関しては、次のような問題もある。ＥＥＰＲＯＭは、携帯電話機等に搭載されて広く普及している。メモリは、一般に１ビット当たりの単価が低いことがもっとも重要であり、そのために単純な構造でメモリセルが構成されることが必要である。
【００２７】
一方、これらのメモリにおいて、書込速度を上げることが大きな関心事となっている。例えば、コンビニエンスストアなどの小売店等に設置した端末から音楽データをダウンロードするようなことが考えられている。その場合、１枚のコンパクトディスク（ＣＤ）分に相当する音楽データを数秒程度でダウンロードできることが望まれている。
【００２８】
書込速度を上げるために、書込電流を小さくすることが１つの解決策と考えられている。書込電流が小さくなると、複数ビットの記憶セルに並列に書込みが可能となり、書込速度の向上が図れるからである。
【００２９】
書込電流を小さくする従来技術として、たとえば、Ｔ．　Ｋｏｂａｙａｓｈｉ他、「Ａ　Ｇｉｇａ−Ｓｃａｌｅ　Ａｓｓｉｓｔ−Ｇａｔｅ（ＡＧ）−ＡＮＤ−Ｔｙｐｅ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ　Ｃｅｌｌ　ｗｉｔｈ　２０−ＭＢ／ｓ　Ｐｒｏｇｒａｍｍｉｎｇ　Ｔｈｒｏｕｇｈｐｕｔ　ｆｏｒ　Ｃｏｎｔｅｎｔ−Ｄｏｗｎｌｏａｄｉｎｇ　Ａｐｐｌｉｃａｔｉｏｎｓ」，　Ｉｎｔｅｒｎａｔｉｏｎａｌ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ　Ｍｅｅｔｉｎｇ　（ＩＥＤＭ）　２００１，　Ｗａｓｈｉｎｇｔｏｎ，　ＤＣ，　Ｄｅｃｅｍｂｅｒ　２　−　５，　２００１，　．２．２．１頁〜．２．２．４頁に開示されたものがある。この技術は、ＭＯＳ半導体のチャネル領域の上部にフローティングゲートを設け、さらにその上部にコントロールゲートを設け、チャネル領域の上部のうち一部にフローティングゲートを設けずに、補助ゲートを設ける。補助ゲートは、フローティングゲートへの電荷の蓄積（書込み）を制御して、少ない書込電流を可能にする。
【００３０】
上述した従来技術は、補助ゲートを設ける必要があり、メモリセルの構造が複雑化するという点で問題がある。
【００３１】
本発明はこのような従来技術の欠点を解消し、単純な構造を有しつつ書込速度を向上させたトランジスタを提供することを別の目的とする。
【００３２】
【課題を解決するための手段】
上記した課題は、第１の発明である、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備え、第２および第３の絶縁膜は第１の絶縁膜に比して静電容量が大きくなるように形成されており、コントロールゲートと、ソース・ドレイン領域との間に、フローティングゲート中の蓄積電荷を消去するための消去電圧が印加されて、コントロールゲートまたはソース・ドレイン領域に向けて消去電流が流れ、蓄積電荷が消去されることを特徴とするトランジスタによって解決する。
【００３３】
または、第２の発明である、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備え、凸部の頂面と対向するコントロールゲートにより、コントロールゲートに対向するチャネル領域のオン・オフ状態は制御され、コントロールゲートと、ソース・ドレイン領域との間に、前記フローティングゲート中の蓄積電荷を過消去するための消去電圧が印加されて、フローティングゲートに蓄積された電荷が実質的に０以下の状態となるように、フローティングゲート中の蓄積電荷が過消去されることを特徴とするトランジスタによって解決する。
【００３４】
または、第３の発明である、一導電型半導体基体の表層に形成された一対の反対導電型ソース・ドレイン領域と、フローティングゲートと、コントロールゲートとを含み、フローティングゲートに電荷を蓄積することによりデータを記憶することが可能であり、フローティングゲートは、ソース・ドレイン領域の間にあるチャネル領域の一部にのみ対向するように設けられているトランジスタにおいて、コントロールゲートと、ソース・ドレイン領域との間に、フローティングゲート中の蓄積電荷を過消去するための消去電圧が印加されて、フローティングゲートに蓄積された電荷が実質的に０以下の状態となるように、過消去されることを特徴とするトランジスタによって解決する。
【００３５】
または、第４の発明である、第２の発明または第３の発明に記載のトランジスタにおいて、過消去後に、前記フローティングゲートへの書込みまたは該フローティングゲートの読出しを行うことを特徴とするトランジスタによって解決する。
【００３６】
または、第５の発明である、第２の発明から第４の発明までのいずれかに記載のトランジスタにおいて、コントロールゲートに消去用電圧を印加する期間を所定の時間維持することにより過消去を行うことを特徴とするトランジスタによって解決する。
【００３７】
または、第６の発明である、第２の発明から第４の発明までのいずれかに記載のトランジスタにおいて、フローティングゲートに蓄積された電荷は、ファウラーノルドハイム電流を用いて消去され、ファウラーノルドハイム電流の値が所定値より少なくなるまでフローティングゲートに蓄積された電荷を過消去することを特徴とするトランジスタによって解決する。
【００３８】
または、第７の発明である、第２の発明から第６の発明までのいずれかに記載のトランジスタにおいて、消去の対象となるフローティングゲートのうち少なくとも、データの書込みが行われていないフローティングゲートに対して電荷を注入する電荷注入動作を行うことを特徴とするトランジスタによって解決する。
【００３９】
または、第８の発明である、第２の発明から第７の発明までのいずれかに記載のトランジスタにおいて、フローティングゲートへのデータの書込みを、書込可能な書込電圧値のうち、最小の電圧値の近傍にある第２の書込電圧を用いて行うことを特徴とするトランジスタによって解決する。
【００４０】
または、第９の発明である、第１の発明から第８の発明までのいずれかに記載のトランジスタをコラム方向およびロウ方向に複数配列して成る半導体メモリによって解決する。
【００４１】
または、第１０の発明である、第９の発明に記載のトランジスタにおいて、コラム方向に隣接するセルトランジスタのソース・ドレイン領域が共通であり、ロウ方向に隣接するセルトランジスタ同士が、コントロールゲートを共有し、かつ、セルトランジスタ間のソース・ドレイン領域を共有することを特徴とする半導体メモリによって解決する。
【００４２】
または、第１１の発明である、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して、側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備え、第２および第３の絶縁膜は第１の絶縁膜に比して静電容量が大きくなるように形成されているトランジスタの駆動方法であって、コントロールゲートと、ソース・ドレイン領域との間に、フローティングゲート中の蓄積電荷を消去するための消去電圧を印加し、コントロールゲートまたはソース・ドレイン領域に向けて消去電流を流し、前記蓄積電荷を消去する消去ステップを含むことを特徴とするトランジスタの駆動方法によって解決する。
【００４３】
または、第１２の発明である、対向する一対の側面を有する凸部が設けられた一導電型半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部を挟む半導体基板の表面に形成された一対の反対導電型ソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、凸部の各側面側に設けられ、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３の絶縁膜と、第３の絶縁膜を介して各フローティングゲートと対向し、かつ第１の絶縁膜を介して凸部の頂面と対向するコントロールゲートとを備えたトランジスタの駆動方法であって、凸部の頂面と対向するコントロールゲートにより、コントロールゲートに対向するチャネル領域のオン・オフ状態を制御するステップと、コントロールゲートと、ソース・ドレイン領域との間に、フローティングゲート中の蓄積電荷を過消去するための消去電圧を印加して、フローティングゲートに蓄積された電荷が実質的に０以下の状態となるように、フローティングゲート中の蓄積電荷を過消去するステップとを含むことを特徴とするトランジスタの駆動方法によって解決する。
【００４４】
次に、本発明の作用について説明する。第１および第１１の発明によれば、チャネルは、ソース・ドレイン領域を直線的に結ぶ領域以外の領域、すなわち、凸部の一方の側面→頂面→他方の側面に形成される。これにより、少ない占有面積でチャネル長を稼ぐことができ、トランジスタの小型化を図ることができる。
【００４５】
また、これにより各側面は、フローティングゲートと対向するから、頂面を流れているキャリアの進行方向にフローティングゲートが位置することになる。よって、書き込みの際、キャリアがフローティングゲートに注入されるためには、従来のように当該キャリアの進行方向を変える必要が無いから、キャリアを加速するための加速電圧を低減することができる。従って、本発明では、従来よりも書込電圧を低くすることができる。
【００４６】
さらに、上記の構成によれば、ソース・ドレイン領域のパンチスルーを防止することができる。その結果、読出電圧を比較的高くしても、パンチスルーを発生させることがなく、大きな読出信号を得ることができる。さらには、パンチスルーを防止することができる結果、セルトランジスタのソース・ドレイン間の間隙をさらに小さくすることが可能となり、更なる微細化が可能となる。
【００４７】
これに加え、本発明ではフローティングゲートが２つ設けられ、各フローティングゲートに電子が独立に存在するから、トランジスタを微細化する場合でも、どちらのフローティングゲートに電子が存在するかが明確であり、従来例の如くどちらのビットに電子が局在するか不明瞭になることが無い。
【００４８】
さらにまた、トランジスタが非選択状態の場合、このトランジスタに繋がる他のトランジスタを選択するために、ソース・ドレイン領域に種々の電位を与えても、フローティングゲートは、当該ソース・ドレイン領域との対向容量により、このソース・ドレイン領域の電位側に引き付けられる。
【００４９】
よって、フローティングゲートとソース・ドレイン領域との間の電位差が小さくなるから、それらの間の第２の絶縁膜に高電界が印加されることが無い。従って、第２の絶縁膜にトンネル電流が流れ難くなり、第２の絶縁膜が劣化することが防がれる。
【００５０】
その上、上記のように電位差が小さくなることから、ソース・ドレイン領域と基板とのｐｎ接合で高電界によりホットホールが発生することが抑えられるので、ホットホールにより第２の絶縁膜が劣化するのも防がれる。換言するなら、本発明ではバンド間トンネル耐性が向上する。
【００５１】
本発明の読出しについて述べる。読出しでは、まず、ソース・ドレイン領域間に読出し用の電位差を与えるとともに、コントロールゲートに読出電圧を印加し、第１のドレイン電流Ｉｄ１を流す。
【００５２】
このとき、フローティングゲートの電位は、それへの注入電荷による電位低下分に加え、ソース・ドレイン領域やコントロールゲートとの容量結合によっても定まる。
【００５３】
例えば、コントロールゲートに読出電圧として正電位を与えると、フローティングゲートは、容量結合によって正電位側に引き付けられる。特に、このフローティングゲートが、一対のソース・ドレイン領域のうち高電位側にあると、このソース・ドレイン領域との容量結合によってもその電位が正電位側に引き付けられる。よって、フローティングゲートに電子（電荷）が注入されている場合でも、当該電子によるフローティングゲートの低電位化が抑えられ、このフローティングゲート近傍のチャネルは比較的大きくなる。よって、このフローティングゲートに電子が注入されていても、第１のドレインＩｄ１は所望に大となる。
【００５４】
次いで、上記読出し用の電位差を反転させるとともに、コントロールゲートに上記読出電圧を印加することにより第２のドレイン電流Ｉｄ２を流す。
【００５５】
読出し用の電位差が反転されるから、電子が注入されたフローティングゲートは、低電位側のソース・ドレイン領域と対向することになる。従って、フローティングゲートの電位は、注入電子による電位降下に加え、ソース・ドレイン領域との対向容量によっても引き下げられる。よって、フローティングゲート近傍のチャネル抵抗が大となるから、第２のドレイン電流Ｉｄ２は所望に小となる。
【００５６】
このように、本発明では、各ドレイン電流Ｉｄ１　、Ｉｄ２を所望に大にしたり小にしたりできるので、それらの差（電流ウインドウ）が所望に広げられる。
【００５７】
以上のように、従来よりも書込電圧が低くかつ電流ウインドウが広い多値トランジスタが実現できるとともに、コントロールゲートと、ソース・ドレイン領域との間に、フローティングゲート中の蓄積電荷を消去するための消去電圧を印加することにより、コントロールゲートまたはソース・ドレイン領域に蓄積電荷を引き抜いて、フローティングゲートに蓄積された電荷を消去できる。
【００５８】
第２の発明、第３の発明および第１２の発明は、トランジスタにおいて、フローティングゲートが、２つの反対導電型領域の間にあるチャネル領域の一部にのみ設けられている場合、過消去が可能であり、過消去により、書込効率が向上することに着目したものである。消去手段は、少なくともコントロールゲートに消去用電圧を印加して、フローティングゲートに蓄積された電荷を過消去する。この後、通常の書込みを行った場合、書込効率が向上しているため、少ない書込電流で書込みを行うことができる。
【００５９】
ここで、過消去とは、フローティングゲートに蓄積されていた電子が、フローティングゲートから引抜かれて、フローティングゲートに蓄積されている電子数が、実質的に「０」個以下である状態をいう。この状態のとき、メモリセルのしきい値電圧は、約０Ｖ、もしくは０Ｖ以下である。ここで、電子数が「０」個より少ないとは、フローティングゲートに正の電荷（ホール（ｈｏｌｅ））が蓄積されていることをいう。
【００６０】
過消去により書込効率が向上する理由は、過消去によりフローティングゲートの電圧が高くなり、チャネル領域との電位差が大きくなるためである。
【００６１】
第４の発明によれば、過消去後に書込みまたは読出しを行うため、書込効率が向上するとともに、電流ウインドウが広がる。書込効率が向上する理由は、過消去されているために、過消去されたフローティングゲートの電位が高くなっており（蓄積電荷が電子の場合）、キャリアの注入が容易になっているからである。
【００６２】
電流ウインドウが広がる理由は、過消去されているために、過消去されたフローティングゲートの電位が高くなっており（蓄積電荷が電子の場合）、電荷が蓄積されたフローティングゲートの電位との差が拡大しているからである。
【００６３】
第５の発明によれば、コントロールゲートに消去用電圧を印加する期間を所定の時間維持することにより過消去を行うことができる。所定の時間としては、たとえば、フローティングゲート内の電子が確実に過消去される時間に設定することができる。
【００６４】
第６の発明によれば、フローティングゲートに蓄積された電荷は、ファウラーノルドハイム　（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）　電流（以下ではＦＮ電流と呼ぶ）を用いて消去され、ＦＮ電流の値が所定値より少なくなるまでフローティングゲートに蓄積された電荷を過消去する。
【００６５】
消去は、フローティングゲートからＦＮ電流により電子が引き抜かれることにより行われ、ＦＮ電流は消去開始後、過消去がある程度進むと、一定値となり、フローティングゲート内の電荷量も一定となる。すなわち消去がそれ以上行われない状態となる。そこで、ＦＮ電流の所定値として、たとえば、この一定値を採用することができる。
【００６６】
第７の発明によれば、消去の対象となるセルのフローティングゲートのうち、データの書込みが行われていないフローティングゲートに対して電荷を注入する電荷注入動作を行なった後に過消去を行う。
【００６７】
電荷注入動作を行なう理由は次の通りである。データの書込みが行われていない“０”論理状態にあるフローティングゲート（以下では「未書込フローティングゲート」と呼ぶ。）に対して、繰返し多数回の過消去を、電荷注入を行なうことなく行うと、未書込フローティングゲートは強制的に、電荷（たとえば電子）を抜き取る操作が繰り返し行われることとなる。その結果、過消去状態すなわち飽和状態で安定していた未書込フローティングゲートが、飽和状態を越えた電子欠乏状態（以下では「過剰消去状態」と呼ぶ）になり、しきい値電圧等が変化する可能性がある。
【００６８】
過消去動作前に電荷注入動作を行なうと、多数回の過消去を行なう場合、電荷注入動作を行わないときに比べて、データの書込みが行われていない状態が続いている未書込フローティングゲートに対して電荷の除去操作のみが繰返し行なわれることがなくなる。
【００６９】
上記の電荷注入動作は、コントロールゲートに消去用電圧を印加する前に、消去の対象となるセルのフローティングゲートのうち、未書込フローティングゲートに対して電荷を注入するプリセット注入動作として行うことが好ましい。
【００７０】
また、本願発明のトランジスタにおいては、コントロールゲートに電荷注入用電圧を印加して電荷注入動作を行うこととしてもよい。
【００７１】
この際に、フローティングゲートに対してデータの書込みが行われているかどうかを問わずに、すなわち、未書込フローティングゲートであるかどうかを考慮せずに、消去の対象となるセルに対して電荷注入用電圧を印加することができる。たとえば、未書込フローティングゲートには電荷が注入されるが、書込済であるフローティングゲートに対しては、電荷が注入されないように、電荷注入用電圧の大きさおよび印加時間を選択することができる。この方法を採用すると、未書込フローティングゲートであるかどうかを判別する必要がないため、消去操作が簡単になる。
【００７２】
第８の発明によれば、消去後のフローティングゲートへのデータの書込みを、書込可能な書込電圧値のうち、最小の電圧値の近傍にある第２の書込電圧を用いて行う。本発明においては、過消去により書込効率が従来技術と比較して向上しており、この書込効率は、書込可能な書込電圧値のうち、最小の電圧値のときに最大となっている。したがって、書込可能な書込電圧値のうち、最小の電圧値で書込みを行うことにより、書込み電流を最小化することができ、多くのメモリセルへの同時書込みが可能となり、実効的な書込速度が高速化する。
【００７３】
第９の発明および第１０の発明によれば、トランジスタをコラム方向およびロウ方向に複数配列してなる半導体メモリ、およびコラム方向に隣接するセルトランジスタのソース・ドレイン領域が共通であり、ロウ方向に隣接するセルトランジスタ同士がコントロールゲートを共有し、かつセルトランジスタ間のソース・ドレイン領域を共有する半導体メモリとしたため、上記のトランジスタを集積化した半導体メモリを構成することができる。
【００７４】
【発明の実施の形態】
次に、本発明の実施例について、添付図面を参照しながら詳細に説明する。
【００７５】
（１）デバイス構造
図１は、本実施例に係る半導体メモリの切り欠き斜視図である。この半導体メモリ１０は、一導電型半導体基板であるｐ型シリコン基板１２上に形成されている。ｐ型シリコン基板１２は、ｐ＋基板１２ｂと、その上のｐ型エピタキシャル層１２ａとから成る。ｐ型エピタキシャル層１２ａには、ｐウエル１３が形成される。
【００７６】
また、本発明の特徴を成す凸部１３ａは、ｐ型シリコン基板１２に複数設けられている。ビット線ＢＬ１〜ＢＬ４は、凸部１３ａ、１３ａ、・・・を挟むｐウエル１３の表面に形成されている。ビット線ＢＬ１〜ＢＬ４は、ｐウエル１３の表面の所要部位に、反対導電型であるｎ型不純物をイオン注入して形成される。同図では他の構成部材に隠れているが、各ビット線ＢＬ１〜ＢＬ４は、コラム方向に一体化しており、ロウ方向に複数形成される。
【００７７】
フローティングゲートＦＧ１、ＦＧ２と、コントロールゲートＣＧはいずれもポリシリコンから成る。コントロールゲートＣＧは、ロウ方向に一体化しており、コラム方向に複数形成されて、その各々はワード線ＷＬ１、ＷＬ２、・・・として機能する。
【００７８】
コントロールゲートＣＧ、ＣＧ、・・・の抵抗を下げるべくＷＳｉ膜３６が設けられており、コントロールゲートＣＧ、ＣＧ、・・・を保護すべくキャップ膜３８が設けられており、これは、シリコン酸化膜から成る。
【００７９】
本発明の一特徴を成すセルトランジスタＴＣの拡大断面図を図２に示す。凸部１３ａの頂面１３ｃには第１の絶縁膜であるゲート絶縁膜１５ｃが形成されている。また、凸部１３ａは対向する一対の側面１３ｂ、１３ｂを有し、各側面１３ｂ、１３ｂの表層には、反対導電型領域であるｎ型領域１７、１７が形成されている。このｎ型領域１７，　１７の不純物濃度は、上記ビット線ＢＬ１、ＢＬ２の不純物濃度に比して１／１００から１／１００００、好ましくは１／１０００程度の不純物濃度に選択される。
【００８０】
第２の絶縁膜であるトンネル絶縁膜１５ａは、各側面１３ｂ、１３ｂとビット線ＢＬ１、ＢＬ２とを覆っている。後述するが、ビット線ＢＬ１、ＢＬ２はソース・ドレイン領域としても機能するので、以下ではビット線ＢＬ１、ＢＬ２のことをソース・ドレイン領域とも称す。
【００８１】
フローティングゲートＦＧ１、ＦＧ２は、凸部１３ａの各側面側に設けられ、各々トンネル絶縁膜１５ａを介して、ソース・ドレイン領域ＢＬ１、ＢＬ２および側面１３ｂ、１３ｂと対向する。第３の絶縁膜であるインターポリ絶縁膜１５ｂは、フローティングゲートＦＧ、ＦＧの各表面に形成される。
【００８２】
なお、トンネル絶縁膜１５ａ、インターポリ絶縁膜１５ｂ、およびゲート絶縁膜１５ｃは、いずれもシリコン酸化膜から成る。そして、コントロールゲートＣＧは、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１、ＦＧ２と対向し、またゲート絶縁膜１５ｃを介して頂面１３ｃと対向する。このコントロールゲートＣＧは、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１、ＦＧ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【００８３】
上記の構造では、チャネルは、凸部１３ａの両側面１３ｂ、１３ｂと頂面１３ｃの各表層に三次元的に形成され、従来のように一平面内に形成されていないので、少ない占有面積でチャネル長を稼ぐことができ、デバイスの小型化を図ることができる。
【００８４】
凸部１３ａのｐ型不純物濃度は、セルトランジスタＴＣがノーマリーオフとなるように調整される。すなわち、一方のソース・ドレイン領域ＢＬ１（ＢＬ２）に所定電圧がバイアスされた状態で、このバイアスされたソース・ドレイン領域ＢＬ１（ＢＬ２）とコントロールゲートＣＧとの電位差が閾値電圧以下のとき、ゲート絶縁膜１５ｃを介してコントロールゲートＣＧによって制御される凸部の頂面近傍のチャネル領域がオフ状態となり、その結果、セルトランジスタＴＣがオフ状態となり、上記電位差が閾値電圧以上のとき、トランジスタＴＣがオン状態となるように、上記ｐ型不純物濃度は調整される。なお、ソース・ドレイン領域ＢＬ１（ＢＬ２）にバイアスされる所定電圧とは、書込み、読出し等の各種の動作時に印加される後述の電圧ＶＤＤを言う。
【００８５】
図３は、セルトランジスタＴＣの等価回路を模式的に表した図であり、様々な容量を示している。各容量の意味は次の通りである。
・ＣＣＧ　・・・コントロールゲートＣＧと凸部１３ａの頂面１３ｃとの対向容量である。
・ＣＣＦ１（ＣＣＦ２）・・・コントロールゲートＣＧとフローティングゲートＦＧ１（ＦＧ２）との対向容量である。
・ＣＦＧ１（ＣＦＧ２）・・・フローティングゲートＦＧ１（ＦＧ２）と、凸部１３ａの側面１３ｂとの対向容量である。
・ＣＦＳ（ＣＦＤ）・・・フローティングゲートＦＧ１（ＦＧ２）と、ソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量である。
【００８６】
再び図１を参照されたい。セルトランジスタＴＣ、ＴＣ、・・・は、コラム方向およびロウ方向に複数配列される。コラム方向に隣接するセルトランジスタ（例えばＴＣａとＴＣｂ）同士は、ソース・ドレイン領域ＢＬ３、ＢＬ４が共通であり、素子分離領域４０により電気的に分離される。ロウ方向に隣接するセルトランジスタ（例えばＴＣｃとＴＣａ）は、コントロールゲートＣＧを共有し、かつ、それらの間のソース・ドレイン領域ＢＬ３を共有する。
【００８７】
（２）駆動方法
次に、上述のセルトランジスタＴＣの駆動方法について説明する。
【００８８】
Ｉ）　書込動作
書込動作について、図４を参照して説明する。図４は、セルトランジスタＴＣへの書込動作について示す断面図である。上述の如く、凸部１３ａの両側方には一対のフローティングゲートＦＧ１、ＦＧ２が設けられており、本実施例によれば、各フローティングゲートＦＧ１、ＦＧ２に独立に電子を注入することができる。
【００８９】
例えば、右側のフローティングゲートＦＧ２に電子を注入するには、図４に示すように、コントロールゲートＣＧに書込電圧ＶＧ（たとえば２．２Ｖ）を印加する。そして、電子が注入される側のソース・ドレイン領域ＢＬ２に電圧ＶＤＤ（たとえば６Ｖ）を印加する。基板１２と、電子が注入されない側のソース・ドレイン領域ＢＬ１とは接地する。これにより、ソース・ドレイン領域ＢＬ１〜ＢＬ２間には、書込み用の電位差（本実施例では６Ｖ）が与えられる。
【００９０】
これによれば、コントロールゲートＣＧに正電位が印加されるから、頂面１３ｃの表層に反転層１３ｄが形成され、ｎ型領域１７、１７同士がこの反転層１３ｄにより電気的に接続される。またｎ型領域１７、１７は、それと同じ導電型（すなわちｎ型）のソース・ドレイン領域ＢＬ１、ＢＬ２に接しているから、結局、ソース・ドレイン領域ＢＬ１、ＢＬ２が電気的に接続される。
【００９１】
従って、キャリア（本実施例では電子）は、同図の矢印の経路を流れることになる。特に、頂面１３ｃを流れる電子に注目されたい。この電子から見れば、その運動方向に右側のフローティングゲートＦＧ２が位置する。よって、電子がこのフローティングゲートＦＧ２に注入されるためには、従来のように電子の運動方向を変える必要が無いから、電子をフローティングゲートＦＧ２に引き付けるためのゲート電圧（書込電圧）ＶＧを従来よりも下げることができる。さらにフローティングゲートＦＧ２は、静電容量の大きなゲート絶縁膜１５ａを介してドレイン電圧によって電位が引き上げられているから、電子をフローティングゲートＦＧ２に引き付けるためのゲート電圧（書込電圧）ＶＧをさらに下げることができる。
【００９２】
しかも、側面１３ｂにｎ型領域１７、１７を設けたことで、側面１３ｂが低抵抗となり、そこでの電圧降下が抑えられる。よって、頂面１３ｃの両端に、ソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧（たとえば６Ｖ）より若干低下した高い電圧が印加されるから、この電圧により電子が頂面１３ｃで勢いよく加速され、フローティングゲートＦＧ２に電子が効率良く注入される。このように、ｎ型領域１７、１７も、書込電圧ＶＧを低減するのに寄与する。
【００９３】
上述の利点は、頂面１３ｃでのチャネル抵抗を大きくしても得ることができる。チャネル抵抗を大きくするには、ゲート絶縁膜１５ｃを厚膜に形成して、コントロールゲートＣＧとチャネル領域との間の静電容量を小さくすれば良い。本実施例では、図４に示すように、ゲート絶縁膜１５ｃをトンネル絶縁膜１５ａよりも厚くすることで静電容量を小さくし、チャネル抵抗を大きくしている。
【００９４】
チャネル抵抗を大きくする構造は上記に限定されず、図５の構造を採用しても良い。この構造では、凸部１３ａの頂面１３ｃに高抵抗領域（一導電型不純物領域）１３ｅを設ける。係る高抵抗領域１３ｅは、頂面１３ｃに、凸部１３ａよりも高濃度のｐ型不純物をイオン注入して形成される。
【００９５】
図４または図５のように、頂面１３ｃでのチャネル抵抗を大きくすると、頂面１３ｃでの電圧降下が大きくなるから、頂面１３ｃの両端にソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧より若干低下した高い電圧が印加される。よって、上述したのと同じ理由により、書込電圧ＶＧを低減することができる。
【００９６】
上記を約言すれば、書込電圧ＶＧを低減するには、ｉｉ）トンネル絶縁膜の静電容量を大きくして、フローティングゲートをドレイン電圧によって引き上げるか、ｉｉｉ）ゲート絶縁膜１５ｃを厚膜にするか、またはｉｖ）頂面１３ｃに高抵抗領域１３ｅを設ければ良い。これらｉ）〜ｉｖ）を任意に組み合わせることで、上述の利点を得ることもできる。ｉ）〜ｉｖ）のいずれの場合であっても、書込電圧ＶＧは約２．２Ｖ程度で良く、従来例（約１２〜１３Ｖ）よりも格段に低くすることができる。
【００９７】
図４では、右側のフローティングゲートＦＧ２にのみ電子が注入されたが、左側のフローティングゲートＦＧ１に電子を注入するには、ソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替えれば良い。よって、本発明では、図６（ａ）〜（ｄ）に示す４状態が得られる。
【００９８】
図６（ａ）は、両フローティングゲートＦＧ１、ＦＧ２に電子が注入されていない“（１、１）”状態を示す。図６（ｂ）、（ｃ）は、フローティングゲートＦＧ１、ＦＧ２の一方にのみ電子が注入された“（１、０）”、“（０、１）”状態を示す。図６（ｄ）は、両フローティングゲートＦＧ１、ＦＧ２に電子が注入された“（０、０）”状態を示す。この状態を得るには、例えば、右側のフローティングゲートＦＧ２に電子を注入した後、左側のフローティングゲートＦＧ１に電子を注入すれば良い。かくして、本実施例では、１つのセルトランジスタＴＣに２ビットのデータ“（０、０）”〜“（１、１）”を書き込むことができる。
【００９９】
本実施例ではフローティングゲートＦＧ１、ＦＧ２が２つ設けられ、各フローティングゲートＦＧ１、ＦＧ２に電子が独立に存在するから、セル縮小を図る場合でも、どちらのフローティングゲートＦＧ１、ＦＧ２に電子が存在するのかが明確であり、従来例の如くどちらのビットに電子が局在するか不明瞭になることが無い。
【０１００】
ＩＩ）読出動作
次に、読出動作について、図７（ａ）〜（ｂ）を参照して説明する。データを読み出すには、まず、図７（ａ）に示すように、コントロールゲートＣＧに読出電圧ＶＧ（たとえば２．２Ｖ）を印加する。そして、一方のソース・ドレイン領域ＢＬ２に電圧ＶＤＤ（たとえば１．６Ｖ）を印加し、他方のソース・ドレイン領域ＢＬ１と基板１２とを接地する。これにより、ソース・ドレイン領域ＢＬ１〜ＢＬ２間には、読出し用の電位差（本実施例では１．６Ｖ）が印加される。
【０１０１】
係る電位配分だと、コントロールゲートＣＧが正電位となるから、凸部１３ａの頂面に反転層１３ｄが形成される。よって、同図の矢印の向きに第１のドレイン電流Ｉｄ１が流れる。
【０１０２】
次いで、図７（ｂ）に示すように、読出電圧ＶＧ（すなわち２．２Ｖ）はそのままで、ソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替える。このようにすると、ソース・ドレイン領域ＢＬ１〜ＢＬ２間の電位差が反転するから、同図の矢印の向きに第２のドレイン電流Ｉｄ２が流れる。
【０１０３】
本実施例では、上記のようにソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替えることにより、２種類のドレイン電流Ｉｄ１、Ｉｄ２を計測する。係るドレイン電流Ｉｄ１、Ｉｄ２の大きさは、４値状態の各状態によって後述の如く異なる。よって、２種類のドレイン電流値のセット（Ｉｄ１、Ｉｄ２）と、各状態とを一対一に対応させることにより、どの状態が記憶されているかを読み出すことができる。次に、各状態“（１、１）”〜“（０、０）”におけるドレイン電流値について説明する。
【０１０４】
（ｉ）“（１、０）”状態
図８（ａ）〜（ｂ）は、“（１、０）”状態を読み出す場合の断面図である。図８（ａ）において、それぞれの部材に印加する電圧は上述の図７（ａ）の通りであって、係る電圧によりドレイン電流Ｉｄ１が流れる。図８（ａ）の状態では、右側のフローティングゲートＦＧ２は、電子が注入されたことにより電位が下がる。しかし、係るフローティングゲートＦＧ２の電位は、対向容量ＣＣＦ２、ＣＦＤによって、コントロールゲートＣＧ（２．２Ｖ）やソース・ドレインＢＬ２（１．６Ｖ）の正電位側に引き上げられる。
【０１０５】
結局、フローティングゲートＦＧ２の電位下降が抑えられるから、フローティングゲートＦＧ２近傍でのチャネル抵抗はそれ程大きくない。従って、ドレイン電流Ｉｄ１の電流値は比較的大きくなる。
【０１０６】
特に、図のようにｎ型領域１７を設けた場合は、ｎ型領域１７はソース・ドレイン領域ＢＬ２に接するから、ｎ型領域１７の電位がソース・ドレイン領域ＢＬ２のそれとほぼ同じとなる。従って、フローティングゲートＦＧ２の電位は、対向容量ＣＦＧ２によってもソース・ドレインＢＬ２側に引き上げられる。よって、右側のフローティングゲートＦＧ２近傍のチャネル抵抗がさらに小さくなるから、ドレイン電流Ｉｄ１の電流値はより一層大きくなる。
【０１０７】
一方、図８（ｂ）は、ソース・ドレインＢＬ１、ＢＬ２の電圧を入れ替えて、ドレイン電流Ｉｄ２を流した場合である。この場合、注入電子によって、右側のフローティングゲートＦＧ２の電位が下がる。しかも、右側のソース・ドレイン領域ＢＬ２が接地されるから、フローティングゲートＦＧ２の電位は、ソース・ドレイン領域ＢＬ２との対向容量ＣＦＤにより接地側に引き下げられる。よって、フローティングゲートＦＧ２の電位が図８（ａ）の場合よりも低くなるから、フローティングゲートＦＧ２近傍のチャネル抵抗が大きくなり、ドレイン電流Ｉｄ２が先のＩｄ１よりも小さくなる。
【０１０８】
特に、ｎ型領域１７を設けると、右側のフローティングゲートＦＧ２の電位は対向容量ＣＦＧ２によっても接地側に引き下げられ、ドレイン電流Ｉｄ２がより一層小さくなる。このように、“（１、０）”状態は、
・（Ｉｄ１、Ｉｄ２）＝（大、小）
で識別することができる。このドレイン電流Ｉｄ１、Ｉｄ２の大小の判定は、不図示のセンスアンプが基準電流と比較して行う。
【０１０９】
本実施例では、各ドレイン電流Ｉｄ１、Ｉｄ２の電流量は、対向容量ＣＣＦ２、ＣＦＤ、ＣＦＧ２によって、上述の如く所望に大にしたり小にしたりすることができる。よって、その差（Ｉ　ｄ１−Ｉｄ２）を所望に大きくすることができる。差（Ｉ　ｄ１−Ｉｄ２）とは電流ウインドウであるから、本実施例では電流ウインドウを所望に広げることができる。電流ウインドウが広いので、ドレイン電流Ｉｄ１、Ｉｄ２と基準電流とのマージンが広くなり、書込データを誤認する危険性が低減できる。
【０１１０】
（ｉｉ）“（０、１）”状態
“（０、１）”状態は、上記とは反対に左側のフローティングゲートＦＧ１に電子が注入される。よって、各ドレイン電流Ｉｄ１、Ｉｄ２の電流値は、上記の議論と同様にして評価され、
・（Ｉｄ１、Ｉｄ２）＝（小、大）
となる。
【０１１１】
（ｉｉｉ）“（１、１）”状態
“（１、１）”状態は、いずれのフローティングゲートＦＧ１、ＦＧ２にも電子が注入されない。従って、各フローティングゲートＦＧ１、ＦＧ２の電位は電子によって引き下げられないから、Ｉｄ１、Ｉｄ２の双方とも大となる。また、この状態は左右対称であるから、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（大、大）
となる。
【０１１２】
（ｉＶ）“（０、０）”状態
“（０、０）”状態は、両方のフローティングゲートＦＧ１、ＦＧ２に電子が注入されるから、左右対称となる。従って、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（小、小）
となる。
【０１１３】
本発明の半導体メモリの読出動作にあっては、上記のごとき“（０，　０）”〜“（１，　１）”論理状態を判定した後、これに基づく読出しを行なってもよいが、以下のようにして読出動作を行なうこともできる。すなわち、本発明の半導体メモリの読出動作にあっては、結局のところ、読出電圧の印加されない側（接地側）のソース・ドレインに対向するフローティングゲートで電荷が蓄積されているか否かに応じてドレイン電流値Ｉｄが変化することになる。したがって、一方のソース・ドレインにドレイン電圧を付与した際に、それによって得られるドレイン電流値を検出するのみで、電圧の印加されない側のフローティングゲートの電荷蓄積状況を単独に検出することが可能であり、このようにして読出しを行なうことも可能である。
【０１１４】
ＩＩＩ）消去動作
次に、フローティングゲートＦＧ１、ＦＧ２に注入された電子の消去方法について説明する。蓄積電子を引き抜くには、図９に示すように、電子をソース・ドレイン領域ＢＬ１、ＢＬ２に引き抜く方法が考えられる。この方法では、コントロールゲートＣＧを接地して、ソース・ドレイン領域ＢＬ１、ＢＬ２に高電位“Ｈ”（たとえば１２Ｖ）を与える。ここで、コントロールゲートＣＧと、ソース・ドレイン領域ＢＬ１、ＢＬ２との電位差は相対的に設定することができ、たとえば、コントロールゲートＣＧに−６Ｖを、ソース・ドレイン領域ＢＬ１、ＢＬ２に６Ｖを印加するようにしてもよい。
【０１１５】
他の方法としては、図１０に示すように、コントロールゲートＣＧに高電位ＶＧ（たとえば１２Ｖ）を印加し、基板１２とソース・ドレイン領域ＢＬ１、ＢＬ２とを接地する。この電位配分によれば、フローティングゲートＦＧ１（ＦＧ２）から見ると、コントロールゲートＣＧ側の電位が高いので、蓄積電子はインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに引き抜かれる。ここでも同様に、コントロールゲートＣＧに６Ｖを、ソース・ドレイン領域ＢＬ１、ＢＬ２に−６Ｖを印加し、両者間に相対的に１２Ｖの電位差を生じるようにしてもよい。
【０１１６】
また、図１０の電位配分では、コントロールゲートＣＧが凸部１３ａよりも高電位だから、図示のように電子層が形成される。この電子層によって、対向容量ＣＦＧ１（ＣＦＧ２）の静電容量値が大きくなる。よって、当該対向容量ＣＦＧ１（ＣＦＧ２）によって、フローティングゲートＦＧ１（ＦＧ２）の電位が、凸部の側面１３ｂの電位に引き付けられる。
【０１１７】
従って、フローティングゲートＦＧ１（ＦＧ２）の電位がより一層下がるから、フローティングＦＧ１（ＦＧ２）と側面１３ｂとの電位差が僅かとなり、両者の間のトンネル絶縁膜１５ａがトンネル電流により破壊されることが無い。
【０１１８】
その上、フローティングゲートＦＧ１（ＦＧ２）の電位がソース・ドレイン領域ＢＬ１（ＢＬ２）や側面１３ｂ側の電位に引き付けられることで、フローティングゲートＦＧ１（ＦＧ２）とコントロールゲートＣＧとの電位差が相対的に増大するから、これらの間に強い電界が生じ、この強電界により蓄積電子がコントロールゲートＣＧに効率良く引き抜かれる。
【０１１９】
ｉｖ）　　非選択時
上記ｉ）〜ｉｉｉ）は、いずれもセルトランジスタ１が選択されている場合であった。実際の動作では、セルトランジスタ１が常に選択されているということはなく、非選択状態の場合もある。
【０１２０】
非選択状態でも、ビット線ＢＬ１（図３参照）には、他のセルトランジスタＴＣを選択すべく、各動作用の電圧ＶＤＤが印加される。この場合、非選択セルトランジスタＴＣのフローティングゲートＦＧ１は、ビット線ＢＬ１との大きい対向容量ＣＦＳにより、ビット線ＢＬ１の電位に引き付けられる。よって、フローティングゲートＦＧ１とソース・ドレイン領域ＢＬ１との間の電位差が小さくなるから、それらの間のトンネル絶縁膜１５ａが高電界に曝されることが無い。従って、トンネル絶縁膜１５ａにトンネル電流が流れ難くなり、該トンネル絶縁膜１５ａが劣化することが防がれる。
【０１２１】
その上、上記のように電位差が小さくなることから、ソース・ドレイン領域ＢＬ１と基板１２とのｐｎ接合で高電界によりホットホールが発生することが抑えられるので、当該ホットホールによりトンネル絶縁膜１５ａが劣化することも防がれる。このように、本実施例ではバンド間トンネル耐性が向上する。
【０１２２】
ここで、上記駆動時ｉ）〜ｉｖ）の各利点を得るために、フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量ＣＦｓ（ＣＦＤ）が重要な役割を果たしているのに注意されたい。本実施例では、フローティングゲートＦＧ１（ＦＧ２）をソース・ドレイン領域ＢＬ１（ＢＬ２）上に覆設することにより、フローティングゲートＦＧ１〜ＦＧ２の間隔を狭めてデバイスを小型化するとともに、上記対向容量ＣＦＤ、ＣＦＳを大きく稼いで上述の利点を得やすくしている。
【０１２３】
フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向面積は限定されない。対向面積が大きいほど上述の利点を得やすいが、小さくても得ることは可能である。従って、図２５に示すように、ソース・ドレイン領域ＢＬ１（ＢＬ２）を凸部１３ａから後退させ、該ソース・ドレイン領域ＢＬ１（ＢＬ２）の一部をフローティングゲートＦＧ１（ＦＧ２）と対向させても上述の利点が得られる。
【０１２４】
（３）パンチスルー対策と閾値電圧Ｖｔｈの安定化
ところで、上記の書き込みや読み出し動作の際に、ソース・ドレインＢＬ１〜ＢＬ２間のパンチスルーが問題になるなら、図３０に示す構造を採用することが良い。図３０中のグラフは、凸部１３ａの深さと、その深さでのボロン（ｐ型不純物）濃度との関係を示すものである。この構造では、凸部１３ａのボロン濃度を深さ方向に漸増させて、凸部１３ａの基端部でのボロン濃度を高くする。このようにすると、ソース・ドレイン領域ＢＬ１、ＢＬ２に近い部位の側面１３ｂ、１３ｂにおいて、ボロン濃度が高くなる。
【０１２５】
上記の構造により、ｎ型のソース・ドレインＢＬ１、ＢＬ２に近い部位のチャネルにおいてｐ型不純物の濃度が高くなるから、チャネルは、ｎ型のソース・ドレインＢＬ１、ＢＬ２を直線的に結んだ領域（ｎ型のソース・ドレインＢＬ１、ＢＬ２に近い部位）から離間した領域、すなわち凸部の側面１３ｂ，　１３ｂと頂面１３ｃの各表層に形成されることとなる。このことは、上記の構造により、ｎ型のソース・ドレインＢＬ１、ＢＬ２に近い部位のチャネルにおいてｐ型不純物の濃度が高くなるから、ソース・ドレインＢＬ１、ＢＬ２がパンチスルーしにくくなることも意味しており、このセルトランジスタを集積化して半導体メモリを形成する場合に、高い集積度を実現することが可能となる。
【０１２６】
ところで、セルトランジスタＴＣの閾値電圧Ｖｔｈは、基端部の側面１３ｂ、１３ｂでの不純物濃度に大きく影響される。従って、上述のように基端部でボロン濃度を高くすると、セルトランジスタＴＣの閾値電圧Ｖｔｈは高くなる。
【０１２７】
しかし、側面１３ｂにｎ型領域１７を設けると、このｎ型領域１７中のｎ型不純物と側面１３ｂのｐ型不純物とが補償するから、側面１３ｂでの実質的なアクセプタ濃度を下げることができる。よって、たとえ凸部１３ａの基端部でのボロン濃度を高くしても、ｎ型領域１７を設けることで、トランジスタの閾値電圧Ｖｔｈの増加を抑えることができる。
【０１２８】
また、上述の如く、閾値電圧Ｖｔｈは基端部の不純物濃度にデリケートであるから、Ｖｔｈを安定させるためには基端部で不純物濃度が余り変動しないようにすることが好ましい。従って、凸部１３ａにおけるボロン濃度は、単に漸増するだけでなく、太線で示すピークをなるべくフラット（平坦）に形成し、フラットな部位を凸部１３ａの基端部に位置させることが好ましい。フラットな部位では、ボロン濃度が余り変動しないから、ボロン濃度とｎ型領域１７中のヒ素濃度との濃度関係がほぼ一定となり、閾値電圧Ｖｔｈを安定させることができる。
【０１２９】
（４）コントロールゲート−ビット線間のリーク電流対策
本実施例では、図１１に示すように、ロウ方向に隣接するセルトランジスタＴＣ、ＴＣ間のＡ部において、コントロールゲートＣＧとビット線ＢＬ２とが対向する。よって、Ａ部において、各種の動作時に、コントロールゲートＣＧとビット線ＢＬ２との間にリーク電流が流れることが考えられる。
【０１３０】
この点が懸念される場合は、図示のように、選択酸化膜３４をトンネル絶縁膜１５ａに繋げて設け、さらに、その厚みをトンネル絶縁膜１５ａよりも厚膜にすると良い。このようにすると、選択酸化膜３４の厚みによって、上記のリーク電流を防ぐことができる。図３６の例においては、コントロールゲートＣＧとビット線ＢＬ１，　ＢＬ２との間のリーク電流を防ぐために、第４の絶縁膜を選択酸化により形成しているが、これに限られるものではなく、隣接するフローティングゲート間に開口を形成して、これに酸化物を充填し、その上に、コントロールゲートＣＧを形成するようにしてもよい。
【０１３１】
このようにコントロールゲートＣＧとビット線ＢＬ１，　ＢＬ２との間に絶縁物が埋められると、フローティングゲートＦＧ１，　ＦＧ２はコントロールゲートＣＧと、インターポリ絶縁膜１５ｂを介する部分のみが対向することになる。
【０１３２】
（５）全体の回路構成
図１２に、本実施例全体の回路構成を示す。図１２に示す如く、メモリセルアレイ４４は、上述のセルトランジスタＴＣ、ＴＣ、・・・をコラム方向およびロウ方向に複数配列したものである。各セルトランジスタＴＣ、ＴＣ、・・・のコントロールゲート（ワード線）ＷＬ１〜ＷＬ４は、ロウデコーダ４３の出力と接続される。係るロウデコーダ４３は、所定ビットのロウデコート゛信号ＲＤＣをデコードして、該信号ＲＤＣに対応するワード線ＷＬ１〜ＷＬ４を選択する。
【０１３３】
選択されたワード線ＷＬ１〜ＷＬ４には、ゲート電圧ＶＧが供給される。ゲート電圧ＶＧは、書き込み／読出し／消去の各動作時に所望に切り替えられ、各々の動作用の電圧が印加される。上述したように、ゲート電圧ＶＧは、書込み時、２．２Ｖ、読出し時、２．２Ｖ、消去時、１２Ｖである。一方、ワード線ＷＬ１〜ＷＬ４は非選択時にはフローティング状態となることがある。
【０１３４】
一方、各セルトランジスタＴＣ、ＴＣ、・・・のビット線ＢＬ１〜ＢＬ３は、コラムデコーダ４２の出力に接続される。コラムデコーダ４２は、所定ビットのコラムデコード信号ＣＤＣをデコードして、信号ＣＤＣに対応するビット線ＢＬ１〜ＢＬ３を選択する。
【０１３５】
選択されたビット線ＢＬ１〜ＢＬ３には電圧ＶＤＤが供給される。電圧ＶＤＤは、書き込み／読出し／消去の各動作時に所望に切り替えられ、各々の動作用の電圧が印加される。上述したように、電圧ＶＤＤは、書込み時、接地または６Ｖ、読出し時、接地または１．６Ｖ、消去時、接地である。一方、ビット線ＢＬ１〜ＢＬ３は非選択時にはフローティング状態となることがある。任意のセルトランジスタＴＣは、選択ビット線ＢＬｉと選択ワード線ＷＬｊとによって選択されて、書込み／読出し／消去の各動作が行われる。
【０１３６】
（７）製造プロセス
次に、本実施例に係る半導体メモリの製造方法について、図１３〜図２４を参照して説明する。最初に、図１３（ａ）に示すように、一導電型半導体基板であるｐ型シリコン基板１２を準備する。ｐ型シリコン基板１２は、ｐ＋基板（ボロン濃度４．０×１０１８ｃｍ−２）１２ｂ上にｐ型のエピタキシャル層（ボロン濃度１．０×１０１５ｃｍ−２）１２ａを形成したものである。その表面に、シリコン熱酸化膜１８を予め形成しておく。
【０１３７】
次いで、図１３（ｂ）に示すように、シリコン窒化膜１９をシリコン熱酸化膜１８上に形成する。その後、このシリコン窒化膜１９をパターニングして、開口部１９ａを形成する。
【０１３８】
本実施例では、セルトランジスタの製造工程を、ＣＭＯＳトランジスタの製造工程と両立して行うことができる。以下では、セルトランジスタだけでなく、ＣＭＯＳトランジスタの製造工程も併記する。図中、ＣＭＯＳトランジスタ部とは、後でＣＭＯＳトランジスタが形成される部位を指す。セルトランジスタ部が、セルトランジスタが形成される部位を指す。上述の開口１９ａは、ＣＭＯＳトランジスタ部の所要部位に形成する。
【０１３９】
続いて、図１４（ａ）に示すように、フィールド酸化膜１８ａを成長させる。係るフィールド酸化膜１８ａは、シリコン窒化膜１９（図１３（ｂ）参照）を酸化時のマスクにして成長させる。フィールド酸化膜１８ａを成長後、このシリコン窒化膜１９はエッチングして除去される。
【０１４０】
次いで、図１４（ｂ）に示すように、全体にフォトレジスト２０を塗布する。このフォトレジスト２０を露光・現像することにより、開口２０ａを形成する。その後、フォトレジスト２０をマスクにし、ヒ素をイオン注入して、開口２０ａの下にｎウエル２１を形成する。ｎウエル２１を形成後、フォトレジスト２０は除去される。
【０１４１】
次に、図１５（ａ）に示すように、新たなフォトレジスト２２を全体に塗布する。このフォトレジスト２２を露光・現像して、開口２２ａを形成する。その後、フォトレジスト２２をマスクにし、ボロンをイオン注入して、開口２２ａの下にｐウエル２３を形成する。ｐウエル２３を形成後、フォトレジスト２２を除去する。
【０１４２】
次いで、図１５（ｂ）に示すように、全体にフォトレジスト２４を塗布する。フォトレジスト２４には、露光・現像により、開口２４ａを形成する。開口２４ａは、セルトランジスタ部の上方に形成される。このフォトレジスト２４をマスクにしてイオン注入を行い、ｐウエル１３を形成する。このイオン注入は４回行われ、各回の条件は次の通りである。
【０１４３】
・１回目・・・イオン種：ＢＦ２
加速エネルギ：１５（ＫｅＶ）
ドーズ量：５．０×１０１１（ｃｍ−２）
・２回目・・・イオン種：ＢＦ２
加速エネルギ：４５（ＫｅＶ）
ドーズ量：５．０×１０１１（ｃｍ−２）
・３回目・・・イオン種：Ｂ（ボロン）
加速エネルギ：２０（ＫｅＶ）
ドーズ量：６．０×１０１２（ｃｍ−２）
・４回目・・・イオン種：Ｂ（ボロン）
加速エネルギ：４０（ＫｅＶ）
ドーズ量：５．０×１０１２（ｃｍ−２）
ドーズ量：５．０×１０１２（ｃｍ　−２）
上記４回のイオン注入により、ｐウエル１３は、図３１のようなボロン濃度分布を示す。図３１は、ｐウエル１３の表面からの深さと、その深さでのボロン濃度との関係を示すグラフである。
【０１４４】
図において、正味のボロン濃度は、各回のボロン濃度（点線）の包絡線（実線）で表される。これより明らかなように、ボロンの濃度分布にピーク（太線部分）が形成される。ピークを、イオン注入条件を適宜調節してフラットに形成し、フラットな部位を深さ方向にできるだけ広範に存在させることが好ましい。この理由は、後述の図１６（ｂ）で明らかになる。
【０１４５】
次に、図１６（ａ）に示すように、先のフィールド酸化膜１８ａは残しつつ、シリコン熱酸化膜１８（図１５（ｂ）参照）をエッチングして除去する。その後、基板１２の表面を再び熱酸化し、ゲート絶縁膜１５ｃを形成する。ゲート絶縁膜１５ｃの膜厚は、約１０ｎｍ程度である。
【０１４６】
このゲート絶縁膜１５ｃ上に、順に、シリコン窒化膜２５（たとえば膜厚約１０ｎｍ）、シリコン酸化膜２６（たとえば膜厚４ｎｍ）、およびシリコン窒化膜２７（たとえば膜厚５０ｎｍ）を形成する。各膜の機能は、後の工程で明らかになる。これらの膜は、公知のＣＶＤ法（化学的気相成長法）により形成される。
【０１４７】
次いで、図１６（ｂ）に示すように、最上層のシリコン窒化膜２７上にフォトレジスト４５を塗布する。塗布後、フォトレジスト４５を露光・現像することにより、帯状の開口４５ａ、４５ａ、・・・を形成する。フォトレジスト４５をエッチングマスクとして用い、エッチングを行う。エッチングにより、シリコン窒化膜２５、２７、シリコン酸化膜２６、およびゲート絶縁膜１５ｃが開口される。これらの膜の開口を通じてｐ型シリコン基板１２がエッチングされ、トレンチ２８、２８、・・・が形成される。
【０１４８】
トレンチ２８、２８、・・・は、その底部がボロン濃度のピーク（図３１参照）に位置するように形成する。ピークは、図１５（ｂ）の工程においてフラットに形成され、しかもこのフラットな部位を深さ方向に広範に存在させたから、プロセス上でトレンチ２８の深さにばらつきが生じても、トレンチ２８の底部をボロン濃度のピークに確実に位置させることができる。
【０１４９】
これにより、基端部でのボロン濃度が高い凸部１３ａ（図３０参照）が形成される。基端部での不純物濃度は、閾値電圧Ｖｔｈに大きく影響するが、上述のようにトレンチ２８の底部をボロンの濃度のピークに確実に位置させることができるから、閾値電圧Ｖｔｈが変動するのを防ぐことができる。
【０１５０】
再び、図１６（ｂ）に戻ると、トレンチ２８、２８、・・・のサイズは限定されないが、本実施例ではその深さは約３８０ｎｍ程度である。また、隣接するトレンチ２８、２８、・・・の間隔（即ち凸部１３ａの幅）は、約１６０ｎｍ程度である。トレンチ２８、２８、・・・を形成後、フォトレジスト４５は除去される。
【０１５１】
続いて、図１７（ａ）に示すように、露出面全体にシリコン酸化膜２９（膜厚は約２０ｎｍ）を形成する。シリコン酸化膜２９は、ＣＶＤ法により成膜される。次に、１７（ｂ）に示すように、シリコン酸化膜２９を厚み方向に異方的にエッチングする。このエッチングは、ＲＩＥ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）により行われる。これにより、シリコン酸化膜２９は、凸部１３ａの側面１３ｂに形成されたものを残して、除去される。
【０１５２】
その後、ヒ素をイオン注入することにより、トレンチ２８、２８、・・・の底部にビット線ＢＬ１、ＢＬ２、・・・を形成する。イオン注入の際、側面１３ｂにはシリコン酸化膜２９が形成されているから、側面１３ｂにヒ素が注入されることが防がれる。また、凸部１３ａがマスクとして機能するので、各ビット線ＢＬ１、ＢＬ２、・・・をトレンチ２８の底にセルフアライン的に形成することができる。このイオン注入の条件は次の通りである。
【０１５３】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１５（ＫｅＶ）
ドーズ量：２．０×１０１４（ｃｍ−２）
イオン注入を終了後、側面１３ｂに残存するシリコン酸化膜２９を約１０ｎｍ程度エッチングして薄くする。薄いため、以下では、残存するシリコン酸化膜２９の図示を省略する。
【０１５４】
次いで、図１８（ａ）に示すように、凸部１３ａの両側面１３ｂ、１３ｂにヒ素をイオン注入して、反対導電型領域であるｎ型領域１７、１７、・・・を形成する。側面１３ｂにイオン注入するには、基板１２をイオンの入射方向に対して傾ければ良い。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−２０°傾ける。このイオン注入の条件は次の通りである。
【０１５５】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１０（ＫｅＶ）
ドーズ量：５．０×１０１１（ｃｍ−２）
イオン注入の際、側面１３ｂには薄いシリコン酸化膜２９（図１７（ｂ）参照）が残存するから、側面１３ｂに過剰にヒ素が注入することを防ぐことができる。
【０１５６】
ところで、トレンチ２８、２８、・・・の表層は、デバイスのチャネルとなる部位であり、その性質はデバイスの特性に大きく影響する。よって、後の種々の工程において、トレンチ２８、２８、・・・の表面が汚染されないようにする必要がある。
【０１５７】
この点に鑑み、本実施例では、図１８（ｂ）に示すように、犠牲シリコン酸化膜３１をトレンチ２８、２８、・・・の側面と底面とに形成する。犠牲シリコン酸化膜３１の膜厚は約４ｎｍ程度であって、それは熱酸化により形成される。
【０１５８】
トレンチ２８、２８、・・・の表面は、犠牲シリコン酸化膜３１によって覆われて保護されるから、後の工程で汚染されることが防がれる。しかも、このシリコン酸化膜３１は、トレンチ２８、２８、・・・の表層の格子欠陥を取り除くようにも機能するので、格子欠陥によりデバイスの特性が劣化するのも防がれる。その後、シリコン窒化膜（すなわちマスク膜）３０を、トレンチ２８、２８、・・・内を含む露出面全体に形成する。シリコン窒化膜３０の膜厚は約６０ｎｍ程度であって、それはＣＶＤ法により形成される。
【０１５９】
続いて、図１９（ａ）に示すように、上記のシリコン窒化膜３０を厚み方向に異方的にエッチングして、開口である長穴３０ａを形成する。長穴３０ａを形成後、シリコン窒化膜３０をエッチングマスクにし、先の犠牲シリコン酸化膜３１と、各ビット線ＢＬ１、ＢＬ２、・・・の一部とを選択的にエッチングする。エッチングにより、各ビット線ＢＬ１、ＢＬ２、・・・には、リセス（窪み）３２（深さ約１０ｎｍ）が形成される。
【０１６０】
その後、ビット線ＢＬ１、ＢＬ２、・・・の抵抗を下げるべく、長穴３０ａを通じて、ヒ素をビット線ＢＬ１、ＢＬ２、・・・にイオン注入する。図に、イオン注入によりヒ素が注入された部位（ｎ＋領域）３３を示す。イオン注入の条件は次の通りである。
【０１６１】
イオン種：Ａｓ（ヒ素）
加速エネルギ：３０（ＫｅＶ）
ドーズ量：３．０×１０１５（ｃｍ−２）
次いで、図１９（ｂ）に示すように、シリコン窒化膜３０をマスクにし、リセス３２、３２、・・・を選択的に酸化して選択酸化膜３４、３４、・・・を形成する。選択酸化膜３４、３４、・・・を形成した後は、シリコン窒化膜２７、３０をエッチングして除去する。エッチングでは、シリコン酸化膜２６と犠牲シリコン酸化膜３１とがエッチングストッパして機能する。次いで、シリコン酸化膜２６をエッチングして除去する。今度は、シリコン窒化膜２５がエッチングストッパとして機能する。エッチングは、シリコン酸化膜２６が完全に除去され、かつ、選択酸化膜３４、３４、・・・が残存する程度に行う。
【０１６２】
その後、図２０（ａ）に示すように、トレンチ２８、２８、・・・の底面と側面とを再び酸化して、膜厚が約５ｎｍ程度のトンネル絶縁膜１５ａを形成する。トンネル絶縁膜１５ａは、その膜質がデバイス動作に大きく影響するから、良好な膜質になるように形成することが好ましい。
【０１６３】
本実施例では、良質なトンネル絶縁膜１５ａを形成すべく、プラズマ酸化法を用いる。プラズマ酸化法においては、ラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置が用いられる。そして、該装置内に、クリプトン（Ｋｒ）と酸素（Ｏ２）との混合ガスを導入する。
【０１６４】
マイクロ波により励起されたクリプトンは、酸素（Ｏ２）と衝突して大量の原子状酸素Ｏ＊を生成せしめる。原子状酸素Ｏ＊は、トレンチ２８、２８、・・・の表層部に容易に浸入する。よって、面方位に依存することなく、全ての面方位が概略同じ酸化速度で均一に酸化される。そのため、同図の円内に示す如く、トレンチ２８、２８、・・・のコーナ部に均一な膜厚でトンネル絶縁膜１５ａが形成できる。なお、上記のプラズマ酸化法については、「第４８回応用物理学関係連合講演会　講演予稿集　２９ｐ−ＹＣ−４」や、特開２００１−１６０５５５号公報に詳しい。
【０１６５】
上記のようにトンネル絶縁膜１５ａを形成した後は、図２０（ｂ）の工程が行われる。この工程では、ポリシリコン膜３４を、上記トンネル絶縁膜１５ａ上とシリコン窒化膜２５上とに形成する。ポリシリコン膜３４は、ｉｎ−ｓｉｔｕでリン（Ｐ）が予めドープされている。また、このポリシリコン膜３４の膜厚は、約５０ｎｍ程度である。
【０１６６】
次に、図２１（ａ）に示すように、ポリシリコン膜３４を厚み方向に異方的にエッチングする。これにより、シリコン窒化膜２５上のポリシリコン膜３４を除去しつつ、トレンチ２８、２８、・・・の側面上のトンネル絶縁膜１５ａ上にポリシリコン膜３４を残存させる。残存したポリシリコン膜３４は、フローティングゲートＦＧ１、ＦＧ２となる。フローティングゲートＦＧ１、ＦＧ２を形成後、シリコン窒化膜２５をエッチングして除去する。
【０１６７】
続いて、図２１（ｂ）に示すように、全体にフォトレジスト３５を塗布する。塗布後、フォトレジスト３５を露光・現像することにより、開口３５ａを形成する。この開口３５ａは、ＣＭＯＳトランジスタ部上に形成する。このフォトレジスト３５をエッチングマスクとして使用し、ＣＭＯＳトランジスタ部上のゲート絶縁膜１５ｃをエッチングする。これにより、ＣＭＯＳトランジスタ部のｎウエル２１とｐウエル２３の表面が露出する。
【０１６８】
次いで、図２２（ａ）に示すように、フォトレジスト３５を除去後、露出面全体を既述のプラズマ酸化法により酸化する。これにより、ゲート絶縁膜１５ｃ下のシリコンが酸化されるから、ゲート絶縁膜１５ｃが厚膜となる。同時に、フローティングゲートＦＧ１、ＦＧ２の表面も酸化され、インターポリ絶縁膜１５ｂが形成される。インターポリ絶縁膜１５ｂの膜厚は、約８ｎｍ程度である。
【０１６９】
フローティングゲートＦＧ１、ＦＧ２は、ポリシリコンから成るので、その表面には様々な面方位の結晶粒が多数形成されている。このように面方位がまちまちでも、上述のプラズマ酸化法によれば、面方位に依存すること無しに、均一にシリコン酸化膜が形成できる。よって、インターポリ絶縁膜１５ｂの膜厚が局所的に薄くなることが防がれ、薄い部位での絶縁特性が劣化するという不都合が生じない。この利点は、ポリシリコンにリン（Ｐ）がドープされていても得ることができる。
【０１７０】
続いて、図２２（ｂ）に示す構造を作製する。この構造を得るには、まず、露出面全体にポリシリコン膜を形成する。このポリシリコン膜は後でコントロールゲートＣＧとなる。ポリシリコン膜は、ｉｎ−ｓｉｔｕプロセスでリン（Ｐ）が予めドープされている。次いで、ポリシリコン膜上に、ＷＳｉ膜３６を形成する。さらに、ＷＳｉ膜３６上に、シリコン酸化膜からなるキャップ膜３８を形成する。そして、これらの積層膜をパターニングすることで、図示の構造が得られる。
【０１７１】
この工程により、ロウ方向に一体化して成るコントロールゲートＣＧ、ＣＧ、・・・が複数形成される。同時に、ＣＭＯＳトランジスタ部上のｐウエル２３、ｎウエル２１上に、ゲート電極４１が形成される。ゲート電極４１は、ポリシリコン膜３７を主体に構成され、ＷＳｉ膜３６により、その抵抗が下げられている。ＷＳｉ膜３６は、コントロールゲートＣＧ上にも形成されるから、コントロールゲートＣＧの抵抗も下がる。
【０１７２】
次いで、図２３（ａ）に示すように、全体にフォトレジスト３９を塗布する。塗布後、フォトレジスト３９を露光・現像することにより、開口３９ａを形成する。開口３９ａを形成する部位は、隣接するコントロールゲートＣＧ、ＣＧ、・・・の間である。
【０１７３】
続いて、図２３（ｂ）に示すように、フォトレジスト３９をエッチングマスクとして使用し、コントロールゲートＣＧ、ＣＧ、・・・で覆われていない部位のインターポリ絶縁膜１５ｂをエッチングして除去する。エッチングの際、コントロールゲートＣＧ、ＣＧ、・・・間のゲート絶縁膜１５ｃも僅かにエッチングされる。さらに、エッチャントを変えて、コントロールゲートＣＧ、ＣＧ、・・・で覆われていない部位のフローティングゲートＦＧ１、ＦＧ２をエッチングして除去する。この工程により、隣接するコントロールゲートＣＧ、ＣＧ、・・・の間に、トンネル絶縁膜１５ａが露出する。
【０１７４】
最後に、図２４に示すように、素子分離領域４０を形成する。この素子分離領域４０を形成すべき部位は、コントロールゲートＣＧ、ＣＧ、・・・で覆われていない凸部１３ａの、側面１３ｂおよび頂面１３ｃである。側面１３ｂおよび頂面１３ｃは、コントロールゲートＣＧ下でチャネルとなるが、素子分離領域４０によって、隣接するコントロールＣＧ、ＣＧ下のチャネルが電気的に分離される。
【０１７５】
素子分離領域４０を形成するには、フォトレジスト３９をマスクにして、ボロンをイオン注入する。イオン注入に際しては、素子分離領域４０を凸部１３ａの側面１３ｂに形成すべく、基板１２をイオンの入射方向に対して傾ける。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎｏに対して約＋／−２０°傾ける。イオン注入の条件は次の通りである。
・イオン種：ＢＦ２
・加速エネルギ：２０（ＫｅＶ）
・ドーズ量：１．０×１０１３（ｃｍ−２）
その後、フォトレジスト３９を除去することで、図１に示される半導体メモリ１０が完成する。なお、ＣＭＯＳトランジスタ部については、所要部位にソース・ドレイン領域を形成して完成させる。
【０１７６】
次に本発明の他の実施例について説明する。本実施例では、メモリセルを過消去することに１つの特徴がある。本実施例は、フローティングゲートに蓄積された電荷を実質的に０以下の状態となるように過消去させることにより、書込効率が改善され、書込速度が向上することに着目したものである。
【０１７７】
なお、本実施例においては、フローティングゲートが、２つの反対導電型領域の間にあるチャネル領域の一部にのみ設けられている半導体メモリを対象としているため、コントロールゲートを接地することにより、フローティングゲートが設けられていないチャネル領域において電流を遮断することができ、読出し時等において選択されていないメモリセルに電流が流れることを防ぐことができる。すなわち、読出し時等において選択されていないメモリセルのコントロールゲートを接地しているときに、電流が流れることはないからである。さらに、過消去により、電流ウィンドウマージン（すなわちフローティングゲートに電荷が蓄積されているときと、いないときの電流差）が大きくなるという利点もある。
【０１７８】
本実施例では、過消去は、消去したいメモリセルに対して前述の消去動作を、当該メモリセルに過消去が生じる時間、たとえば５ｍｓｅｃの間、実行することにより行う。この程度の時間が経過すると、フローティングゲートの過消去状態で消去動作は飽和状態となり安定した電荷喪失状態（電子欠乏状態、正孔蓄積状態）となり、ＦＮ電流値は、ほぼ０となって、フローティングゲートに、これ以上の正の電荷が蓄積されることはない。
【０１７９】
次に、本実施例に係る半導体メモリについて具体的に説明する。以下の説明では、既述の実施例の構成要素と同一の機能を有するものについては同一の参照符号を用いることとし、その説明も一部省略する。
【０１８０】
本実施例に係る半導体メモリの回路構成について説明する。図３２は、本実施例に係る半導体メモリアレイ１２６の回路構成図である。同図において、参照符号ＴＣｉ，ｍ，ｐはｉロウｍコラム目（ｉ＝０，１，２，・・・、ｍ＝０，１，２，・・・）のバンクＢＮＫｉ，ｍ内のｐ番目（ｐ＝０，１，２，・・・）のセルトランジスタを表し、その構造と動作は、上述の図２に示すトランジスタと同一である。
【０１８１】
セルトランジスタＴＣｉ，ｍ，ｐの各々は、バンクＢＮＫｉ，ｍにバンク分けされ、図１を参照して前述したＴＣに相当する。各バンクＢＮＫｉ，ｍは、（１コラム）×（ｎロウ）に配列されたｎ個のセルトランジスタＴＣｉ，ｍ，ｐからなる。なお、ｎは所定の自然数を表し、その値はとくに限定されない。また、バンクＢＮＫｉ，ｍにおけるｉおよびｍは、そのバンクに属するセルトランジスタＴＣｉ，ｍ，Ｐの共通のロウ番号およびコラム番号をそれぞれ表す。
【０１８２】
この回路では、通常のフラッシュメモリがワード線とビット線との組み合わせでセルトランジスタを選択するのに対して、まず、ｉロウにある偶数バンク群ＢＮＫｉ，ｍ（ｍ＝０，２，４・・・）と奇数バンク群ＢＮＫｉ，ｍ（ｍ＝１，３，５・・・）のいずれか一方の群を選択線ＳＥｉ，　ＳＯｉを用いて選択し、当該バンク群からビット線ＢＬｍ（ｍ＝０，１，２，・・・）を用いて（より正確には、ビット線ＢＬｍに接続された仮想接地線ＶＴＫを用いて）、１つのバンクを選択し、次いでそのバンクＢＮＫｉ，ｍ内の一つのセルトランジスタＴＣｉ，ｍ，ｐをワード線ＷＬｐを用いて選択する。以下、これを具体的に説明する。
【０１８３】
各バンクＢＮＫｉ，ｍには、それを選択するための選択トランジスタＳＴＥｉ，ｍ，　ＳＴＯｉ，ｍが１個ずつ接続されている。このうち、選択トランジスタＳＴＥｉ，ｍは、ｉロウにあるバンクＢＮＫｉ，ｍのうち、コラム番号が偶数であるバンクＢＮＫｉ，ｍ（ｍ＝０，２，４・・・）を選択するためのものであって、以下では偶数バンク選択トランジスタとも言う。選択トランジスタＳＴＥｉ，ｍを指定するために、選択線ＳＥｉを用いる。１本の選択線ＳＥｉには、ｉロウに配列されたすべての選択トランジスタＳＴＥｉ，ｍ（ｍ＝０，１，２，・・・）が接続されている。選択線ＳＥｉにより、選択線ＳＥｉに接続されたすべての選択トランジスタＳＴＥｉ，ｍ（ｍ＝０，１，２，・・・）が選択される。
【０１８４】
また、選択トランジスタＳＴＯｉ，ｍはｉロウにあるバンクＢＮＫｉ，ｍのうち、コラム番号が奇数であるバンクＢＮＫｉ，ｍ（ｍ＝１，３，５・・・）を選択するためのものであって、以下では奇数バンク選択トランジスタとも言う。選択トランジスタＳＴＯｉ，ｍを指定するために、選択線ＳＯｉを用いる。１本の選択線ＳＯｉには、ｉロウに配列されたすべての選択トランジスタＳＴＯｉ，ｍ（ｍ＝０，１，２，・・・）が接続されている。選択線ＳＯｉにより、選択線ＳＯｉに接続されたすべての選択トランジスタＳＴＯｉ，ｍ（ｍ＝０，１，２，・・・）が選択される。
【０１８５】
同図に示されるように、偶数バンク選択トランジスタＳＴＥｉ，ｍの各々は、それらの一方のソース・ドレインが１コラムおきに共通接続され、その共通接続ノードＡ，　Ｄ，　Ｅに仮想接地線ＶＴｋ（ｋ＝０，１，２，・・・）が接続されている。
【０１８６】
奇数バンク選択トランジスタＳＴＯｉ，ｍも同様であるが、その共通接続点は、偶数バンク選択トランジスタＳＴＥｉ，ｍのそれよりも１コラムだけずれている。
【０１８７】
なお、図中、符号ＳＴＥｉ−１，ｍ（ｍ＝Ｏ，２，・・・）は、コラム方向に数えてｉ−１番目のバンク中、偶数バンクを選択するための偶数バンク選択トランジスタである。これに対して、符号ＳＴＯｉ＋１，ｍ（ｍ＝１，　，・・・）は、コラム方向に数えてｉ＋１番目のバンク中、奇数バンクを選択するための奇数バンク選択トランジスタである。
【０１８８】
また、仮想接地線ＶＴｋ（ｋ＝０，１，２，・・・）は、その電気抵抗を減らすべく、アルミニウム等の金属からなる。一方、ビット線ＢＬｍ（ｍ＝０，１，２・・・）は拡散層からなり、その電気抵抗は仮想接地線ＶＴｋのそれよりもずっと高い。
【０１８９】
回路動作は次の通りである。例えば、読出し時に同図中のセルトランジスタＴＣｉ，ｍ，０を選択する場合を考える（ここでは、ｍは偶数と仮定する）。セルトランジスタＴＣｉ，ｍ，０は偶数バンクＢＮＫｉ，ｍに属する。よって、まず偶数バンク群ＢＮＫｉ，ｍ（ｍ＝０，２，４・・・）を選択すべく、偶数バンク選択線ＳＥｉをハイレベルにし、各偶数バンク選択トランジスタＳＴＥｉ，ｍ（ｍ＝０，１，２・・・）をオン状態にする。その他の選択線（ＳＥｒ（ｒ＝０，１，２，・・・，ｉ−１，ｉ＋１，・・・）、ＳＯｒ（ｒ＝０，１，２，・・・））はすべてローレベルにし、その選択線がゲートに接続されるトランジスタをすべてオフ状態にする。
【０１９０】
上述の電圧配分によれば、オン状態の偶数バンク選択トランジスタＳＴＥｉ，ｍ、ＳＴＥｉ，ｍ＋１によって、ビット線ＢＬｍ，　ＢＬｍ＋１が仮想接地線ＶＴｋ，　ＶＴｋ＋１に電気的に接続状態となる。他の偶数バンクＢＮＫｉ，ｍ−２，　ＢＮＫｉ，ｍ＋４等に繋がるビット線も同様にして仮想接地線と電気的に接続状態となる。
【０１９１】
次いで、目的のセルトランジスタＴＣｉ，ｍ，０を選択するため、それにビット線ＢＬｍを介して繋がる仮想接地線ＶＴｋを接地レベルにし、かつビット線ＢＬｍ＋１を介して繋がる仮想接地線ＶＴｋ＋１に低い電圧ＶＤＤ（＝１．６Ｖ）を印加する。それ以外の仮想接地線ＶＴはオープン状態にする。このようにして、まず偶数バンク群ｉ，ｍ（ｍ＝０，２，４・・・）が選択される。具体的に、このように仮想接地線ＶＴを設定することは、仮想接地線ＶＴに接続されたビット線ゲート１２２が行う。ビット線ゲート１２２の詳細は後述する。そして、ワード線ＷＬ０に読出し電圧ＶＧ（＝２．２Ｖ）を印加する。さらに、仮想接地線ＶＴに接続されたビット線ゲート１２２により、仮想接地線ＶＴｋ＋１のみをセンスアンプ１２８に接続し、仮想接地線ＶＴｋ＋１に流れる電流をセンスアンプ１２８により検知する。
【０１９２】
ソース・ドレインに印加されたこれらの電圧値により、図８（ａ）で説明したように、セルトランジスタＴＣｉ，ｍ，０に第１のドレイン電流Ｉｄ１が流れる。この第１のドレイン電流Ｉｄ１は、センスアンプ１２８からビット線ゲート１２２、仮想接地線ＶＧｋ＋１、ノードＤ、ノードＣ、偶数バンク選択トランジスタＳＴＥｉ，ｍ＋１、ビット線ＢＬｍ＋１、セルトランジスタＴＣｉ，ｍ，０、ビット線ＢＬｍ、偶数バンク選択トランジスタＳＴＥｉ，ｍ、ノードＢ、ノードＡ、仮想接地線ＶＧｋ、ビット線ゲート１２２の順に流れる。
【０１９３】
次いで、ビット線ゲート１２２により、ビット線ＢＬｍとＢＬｍ＋１との間の電位差を反転させ、それ以外の電圧値を上記と同様のままにしておく。このようにすると、図８（ｂ）で説明したように、セルトランジスタＴＣｉ，ｍ，０に第２のドレイン電流Ｉｄ２が流れる。この第２のドレイン電流Ｉｄ２の電流経路は、第１のドレイン電流Ｉｄ１のそれの逆である。
【０１９４】
このようにしてセルトランジスタＴＣｉ，ｍ，０の第１のドレイン電流Ｉｄ１および第２のドレイン電流Ｉｄ２がセンスアンプにより計測され、セルトランジスタＴＣｉ，ｍ，０に４値状態“（０，　０）”〜“（１，　１）”のいずれが記憶されているかが識別される。
【０１９５】
この回路構成によれば、第１のドレイン電流Ｉｄ１は、拡散層からなる高抵抗のビット線ＢＬｍ、ＢＬｍ＋１内を常に流れるという訳ではなく、目的のバンクＢＮＫｉ，ｍに到達するまでは低抵抗の仮想接地線ＶＧｋ＋１内を流れ、目的のバンクＢＮＫｉ，ｍに到達してからビット線ＢＬｍ＋１を流れるようになる。そして、セルトランジスタＴＣｉ，ｍ．０を流れた後、第１のドレイン電流Ｉｄ１はビット線ＢＬｍを経由して仮想接地線ＶＧｋを流れる。
【０１９６】
このように、常にビット線ＢＬｍ，　ＢＬｍ＋１内を流れる場合よりも低抵抗なので、本実施例では第１のドレイン電流Ｉｄ１を高速で読み出すことが可能となる。第２のドレイン電流Ｉｄ２についても同様の利点が得られる。
【０１９７】
上述の例では、偶数バンクＢＮＫｉ，ｍ内のセルトランジスタＴＣｉ，ｍ，０が選択された。一方、奇数バンク群ＢＮＫｉ，ｍ（ｍ＝１，３，５・・・）内のセルトランジスタをＴＣｉ，ｍ，ｐを選択するには、奇数バンク選択線ＳＯｉをハイレベルにし、各奇数バンク選択トランジスタＳＴＯｉ，ｍ（ｍ＝０，１，２・・・）をオン状態にする。そして、その他の選択線（ＳＥｒ（ｒ＝０，１，２，・・・）、ＳＯｒ（ｒ＝０，１，２，・・・，ｉ−１，ｉ＋１，・・・））はすべてローレベルにし、これらの選択線がゲートに接続されるトランジスタをすべてオフ状態にする。これ以外は偶数バンクを選択する場合と同様なので、奇数バンクについてはこれ以上説明しない。上述したセルトランジスタの選択方法は仮想接地方式とも称される。
【０１９８】
図３３は、本発明に係わる半導体メモリの一実施例の構成を示す機能ブロック図である。本実施例の半導体メモリはフラッシュメモリ１２０である。
【０１９９】
図３３のフラッシュメモリ１２０は、アドレス信号線１２４を介してアドレス信号１２４を受け取る。また、データ線１４６を介して、書込データ１４６を入力され、また読出データ１４６を出力する。アドレス信号１２４は、メモリアレイ１２６内のメモリセルのうちのいずれに対してデータ読出しまたはデータ書込みを行うかを指示する信号である。
【０２００】
なお、消去は、通常たとえば６４Ｋバイト単位で一括して行う。その際に、６４Ｋバイトのセルのうち、１つのロウに繋がったセルのすべてについて一度に消去を行ない、順次各ロウに対して消去を行なって、６４Ｋバイトのセルの一括消去を行なう。
【０２０１】
書込データ１４６および読出データ１４６は、たとえば８ビットのデータである。ただし、以下では、説明を簡単にするために、書込データ１４６および読出データ１４６は、２ビット（１メモリセル分）であり、消去は、全メモリセルに対して一括して一度に行われるとする。
【０２０２】
制御部１３０は、入力されたアドレス信号１２４を蓄積して、アドレス信号１２４から、バンクデータ１３２と、ワードデータ１３４と、ビット線データ１３６とを生成し、それぞれ、バンクデコーダ１３８、ワードデコーダ１４０、ビット線ゲート１２２に出力する。また、制御部１３０は、バンクデコーダ１３８、ワードデコーダ１４０、ビット線ゲート１２２に対して、書込動作、読出動作、消去動作のいずれを行うかを示す情報（以下ではモード情報と呼ぶ）を信号線１５０を介して出力する。制御部１３０自体は、モード情報を外部から、図示しない信号線を介して受け取り、バンクデコーダ１３８、ワードデコーダ１４０、ビット線ゲート１２２に対して、モード情報として出力する。
【０２０３】
制御部１３０は、書込動作時に書込データ１４６を、信号線１４８を介して書込データ１４８としてビット線ゲート１２２に送る。ビット線ゲート１２２は、ビット線データ１３６で指定された仮想接地線ＶＴに対して、書込データ１４８に応じて、仮想接地線ＶＴに６．０Ｖを印加するか（ドレイン側）、もしくは仮想接地線ＶＴを接地する（ソース側）。ただし書込み時、書込データが（１，　１）である場合は、書込みを行う必要がないため、制御部１３０は書込動作を、各部に対して指示しない。
【０２０４】
読出データ１４６に関しては、制御部１３０は読出動作時に、センスアンプ１２８から信号線１４２を介して送られてくるデータ１４２に基づいて生成する。すなわち、１つのメモリセルに対してビット線ゲート１２２は、ドレインとソースを入れ替えて２回の読出しを行う。制御部１３０は、センスアンプ１２８から信号線１４２を介して送られてくる２つの信号１４２（これは既述のＩｄ１，　Ｉｄ２から生成された信号である）から、（Ｉｄ１，　Ｉｄ２）が、（大、大）、（大、小）、（小、大）、（小、小）のいずれであるかを判定して、読出しデータ１４６を生成する。
【０２０５】
本発明の半導体メモリの読出動作にあっては、上記のごとき“（０，　０）”〜“（１，　１）”論理状態を判定した後、これに基づく読出しを行なってもよいが、以下のようにして読出動作を行なうこともできる。すなわち、本発明の半導体メモリの読出動作にあっては、結局のところ、読出電圧の印加されない側（接地側）のソース・ドレインに対向するフローティングゲートで電荷が蓄積されているか否かに応じてドレイン電流値Ｉｄが変化することになる。したがって、一方のソース・ドレインにドレイン電圧を付与した際に、それによって得られるドレイン電流値を検出するのみで、電圧の印加されない側のフローティングゲートの電荷蓄積状況を単独に検出することが可能であり、このようにして読出しを行なうことも可能である。
【０２０６】
バンクデコーダ１３８は、制御部１３０からバンクデータ１３２を入力されて、メモリアレイ１２６内の選択線ＳＥ，　ＳＯのうちのいずれか１本（読出動作時および書込動作時）、もしくはすべて（消去動作時）を選択することにより、当該選択線に接続されたバンク選択トランジスタを選択する。選択は、選択された選択線ＳＥ，　ＳＯに、選択トランジスタＳＴＥ，　ＳＴＯのゲートしきい値電圧以上の電圧を印加することにより行う。選択されなかった選択線ＳＥ，　ＳＯには、選択トランジスタＳＴＥ，　ＳＴＯのゲートしきい値電圧より小さい電圧を印加して、ビット線ＢＬと仮想接地線ＶＴとを非接続にする。
【０２０７】
ワードデコーダ１４０は、制御部１３０からワードデータ１３４を入力されて、メモリアレイ１２６内のワード線ＷＬのうちのいずれか１本（読出動作時および書込動作時）、もしくはすべて（消去動作時）を選択する。そして、選択したワード線ＷＬに、電源部１４４から入力される電圧ＶＥ，　ＶＷ，　ＶＲを供給する。ここで電圧ＶＥは、消去時にセルトランジスタＴＣのコントロールゲートに印加される電圧（たとえば１２Ｖ）、電圧ＶＷは、書込み時にセルトランジスタＴＣのコントロールゲートに印加される電圧（たとえば２．２Ｖ）、電圧ＶＲは、読出し時にセルトランジスタＴＣのコントロールゲートに印加される電圧（たとえば２．２Ｖ）である。消去時には、ワードデコーダ１４０は、過消去を行なうために、ワード線ＷＬに電圧ＶＥを５ｍｓｅｃの間、印加する。
【０２０８】
なお、フローティングゲートへのデータの書込みは、書込可能な書込電圧値のうち、最小の電圧値の近傍にある書込電圧ＶＷを用いて行うことが好ましい。このとき書込効率が最大となるためである。ここで書込効率とは、フローティングゲートに注入される電流Ｉｆｇとソース電流Ｉｓとの比、Ｉｆｇ／Ｉｓをいう。
【０２０９】
選択されなかったワード線ＷＬには、セルトランジスタＴＣのゲートしきい値電圧より小さい電圧を印加して、選択されなかったセルトランジスタＴＣに電流が流れることを防ぐ。小さい電圧を印加するために、通常は、ワード線を接地する。
【０２１０】
ビット線ゲート１２２は、読出動作時および書込動作時に、制御部１３０からビット線データ１３６を入力されて、メモリアレイ１２６内の１コラム内のバンクＢＮＫｉ，ｍ（ｉ＝０，１，２，・・・）に含まれるセルトランジスタＴＣｉ，ｍ，ｐ（ｉ＝０，１，２，・・・）を選択するように、仮想接地線ＶＴに所定の電圧を印加する。消去動作時はすべてのバンク、すなわちすべてのセルトランジスタを選択して、そのドレインとソースを接地する。選択されなかったバンクに接続された仮想接地線ＶＴはオープン状態にする。以下、これについて図３４を参照して詳述する。
【０２１１】
図３４は、ビット線ゲート１２２の構成例を示すブロック図である。ビット線ゲート１２２のビット線制御部１５２は制御部１３０から、ビット線データ１３６、書込データ１４８（書込動作時のみ）、モード情報１５０を入力される。ビット線データ１３６は、具体的にはたとえば書込みまたは読出し対象のバンクＢＮＫｉ，ｍのコラム番号ｍである。
【０２１２】
ビット線制御部１５２は、ビット線データ１３６を入力されると、対象となるバンクＢＮＫｉ，ｍ内のドレイン側のビット線ＢＬに接続された仮想接地線ＶＴと、ソース側のビット線ＢＬに接続された仮想接地線ＶＴに所定の電圧を、スイッチ５４ｋ（ｋ＝０，１，２，・・・）を介して印加する。これ以外の仮想接地線ＶＴは、スイッチ５４ｋによってオープン状態にする。このために、ビット線制御部１５２は、各スイッチ５４ｋに対して、電圧指示信号５６ｋ（ｋ＝０，１，２，・・・）を出力する。
【０２１３】
スイッチ５４ｋは、仮想接地線ＶＴｋごとに設けられており、電圧指示信号５６ｋを入力されて、仮想接地線ＶＴｋに所定の電圧を印加すること、もしくは仮想接地線ＶＴｋとセンスアンプ１２８とを接続することを行う。
【０２１４】
スイッチ５４ｋは、いずれも同一の構成を有しており、端子５８ａ，　５８ｂ，　５８ｃを含む。端子５８ａには、電源部１４４から電圧ＶＤＷが供給され、端子５８ｂは、信号線６０を介してセンスアンプ１２８と接続され、端子５８ｃは接地されている。書込動作時は、ドレイン側の仮想接地線ＶＴを端子５８ａに接続して、電圧ＶＤＷを印加し、ソース側の仮想接地線ＶＴを端子５８ｃに接続して接地し、他の仮想接地線ＶＴは、端子５８ａ，　５８ｂ，　５８ｃのいずれにも接続しないオープン状態にする。
【０２１５】
書込データが（０，　０）の場合は、上記の操作によりドレインに電荷を蓄積した後、ドレイン側とソース側を入れ替えて、すなわち端子５８ａに接続した仮想接地線ＶＴを端子５８ｃに接続し、端子５８ｃに接続した仮想接地線ＶＴを端子５８ａに接続して、入れ替え後のドレインにも電荷を蓄積する。
【０２１６】
読出動作時は、ドレイン側の仮想接地線ＶＴを端子５８ｂに接続して、センスアンプ１２８に接続し、ソース側の仮想接地線ＶＴを端子５８ｃに接続して接地し、他の仮想接地線ＶＴは、端子５８ａ，　５８ｂ，　５８ｃのいずれにも接続しないオープン状態にする。こうして、セルトランジスタＴＣに流れる電流をセンスアンプ１２８で検知する。読出動作時はドレイン側に低い電圧１．６Ｖを印加する必要があるが、これは、センスアンプ１２８を介して行なう。
【０２１７】
次に、ドレイン側とソース側を入れ替えて、すなわち端子５８ｂに接続した仮想接地線ＶＴを端子５８ｃに接続し、端子５８ｃに接続した仮想接地線ＶＴを端子５８ｂに接続し、他の仮想接地線ＶＴの接続は変更しないで、再度、セルトランジスタＴＣに流れる電流をセンスアンプ１２８により検知する。
【０２１８】
図３４に示す仮想接地線ＶＴの接続状態は、読出動作時のものであり、仮想接地線ＶＴｋ＋１がドレイン側（端子５８ｂ）、仮想接地線ＶＴｋがソース側（端子５８ｃ）の場合であり、仮想接地線ＶＴｋ＋２はオープン状態にある。この場合、図３２のｍ番目のコラムを構成するバンクＢＮＫｉ，ｍ（ｉ＝０，１，２，・・・）のみが読出しの対象として選択されている。読出動作時は、ドレインとソースを入れ替えて２回の読出しを行なうため、図３４の接続状態で読出しを行なった後、仮想接地線ＶＴｋ＋１をソース側（端子５８ｃ）に、仮想接地線ＶＴｋをドレイン側（端子５８ｂ）に接続する。仮想接地線ＶＴｋ＋２はオープン状態のままである。これで、１つのセルトランジスタに対する読出動作が終了する。
【０２１９】
消去動作時は、すべての仮想接地線ＶＴを本実施例では５ｍｓｅｃの間、端子５８ｃに接続して、仮想接地線ＶＴを接地する。５ｍｓｅｃという時間は、次のような考え方に基づいて設定されている。フローティングゲートに蓄積された電荷（この場合は電子）は、ＦＮ電流を用いて消去される。消去時に、時間の経過とともに、フローティングゲートに蓄積された電子の数が減っていく様子の一例を図３５に示す。
【０２２０】
本図は、１個のフローティングゲートに蓄積された電子の数を、消去開始時からの時間の関数として表示した曲線６６を示す。縦軸は電子の数を示し、消去開始時の電子の数は１０００個とした。時刻ｔ１において、電子の数が「０」個となり、その後は、正の電荷（ホール（ｈｏｌｅ））が蓄積されることを示す。５ｍｓｅｃ経過したときにフローティングゲートに蓄積された正の電荷の数は、５００個である。このときに、ＦＮ電流値は、ほぼ「０」となっている。この後は、蓄積された正の電荷の数は、ほぼ変化しない。
【０２２１】
ところで、実際の消去における電子の数の減り方にはばらつきがある。これを示すために、平均的な減り方を示す実線の曲線６６に対して、減り方が速い場合の曲線６４と、遅い場合の曲線６２を図中に点線で示す。曲線６６，　６２，　６４からわかるように、電子の数の減り方の特徴は、減少している途中においては、減り方に幅、すなわちばらつきがあり、電子の数が「０」個になるときの時刻は変動する。一方、最終的にＦＮ電流が「０」になったときの電子数には変動がない。
【０２２２】
このため、従来のように電子数が「０」個の近傍（時刻ｔ１）で消去を停止させようとすると、ばらつきを考慮した対策が必要であった。たとえば、過消去されないように、少しずつ消去を行い、そのたびに過消去されていないことをベリファイすることが必要があった。本実施例のように、ＦＮ電流の値が「０」になる近傍まで過消去させる場合、この電子が欠乏した状態にはばらつきがほとんどない。すなわち電荷数が飽和した状態となり、安定したゲートしきい値電圧が得られる。このため、ベリファイという操作が不要となる利点もある。
【０２２３】
なお、本発明は、ＦＮ電流の値が「０」になるまで過消去を行う場合に限られるものではなく、ＦＮ電流の値が所定値より少なくなるまで、フローティングゲートに蓄積された電荷を消去して、過消去を行うこととしてもよい。また、フローティングゲートに蓄積された正の電荷が所定数以上になるまで、たとえば、５００個以上になるまで、過消去を行なうこととしてもよい。
【０２２４】
以上の説明からわかるように、本実施例の場合、選択手段は、バンクデコーダ１３８とワードデコーダ１４０とビット線ゲート１２２とから構成され、過消去手段は、ワードデコーダ１４０とビット線ゲート１２２と電源部１４４とから構成されている。また書込手段は、ワードデコーダ１４０とビット線ゲート１２２と電源部１４４から構成されている。
【０２２５】
図３３に戻って、センスアンプ１２８は、読出動作時にビット線ゲート１２２により、読出対象であるセルトランジスタＴＣのドレイン側に接続され、セルトランジスタＴＣに流れる電流の大小を検知する。検知結果は、信号線１４２を介して制御部１３０に送られる。読出データ１４２はたとえば、高い電圧と低い電圧であり、高い電圧が電流「大」に対応し、低い電圧が電流「小」に対応する。電源部１４４は、ワードデコーダ１４０に電圧ＶＥ，　ＶＷ，　ＶＲを供給し、ビット線ゲート１２２に電圧ＶＤＷを供給する。
【０２２６】
次に、上述のように構成されたフラッシュメモリ１２０の動作について述べる。書込動作時、制御部１３０は、外部から書込み指示と、書込み対象であるアドレス信号１２４と、書込データ１４６とを受け取る。制御部１３０は、アドレス信号１２４から、バンクデータ１３２と、ワードデータ１３４と、ビット線データ１３６とを生成し、それぞれ、バンクデコーダ１３８、ワードデコーダ１４０、ビット線ゲート１２２に出力する。また、バンクデコーダ１３８、ワードデコーダ１４０、ビット線ゲート１２２に対して、書込みであることを示すモード情報を出力する。さらに、書込データ１４６を、信号線１４８を介して書込データ１４８としてビット線ゲート１２２に送る。
【０２２７】
バンクデコーダ１３８は、制御部１３０から入力されたモード情報により、書込動作を行う。すなわちバンクデータ１３２に従って、メモリアレイ１２６内の選択線ＳＥ，　ＳＯのうちのいずれか１本にのみ、バンク選択トランジスタＳＴＯ，　ＳＴＥのゲートしきい値電圧以上の電圧を印加し、他の選択線ＳＥ，　ＳＯは接地することにより、当該選択線に接続されたバンク選択トランジスタのみを選択する。
【０２２８】
ワードデコーダ１４０は、制御部１３０から入力されたモード情報により、書込動作を行う。すなわちワードデータ１３４に従って、メモリアレイ１２６内のワード線ＷＬのうちのいずれか１本を選択して、選択したワード線ＷＬにのみ、電源部１４４から入力された電圧ＶＷを供給し、他のワード線ＷＬは接地する。
【０２２９】
ビット線ゲート１２２は、制御部１３０から入力されたモード情報により、書込動作を行う。すなわちビット線データ１３６と、書込データ１４８に従って、指定されたビット線、すなわち仮想接地線のうち、ドレイン側ビット線に電圧ＶＤＷを印加し、ソース側ビット線を接地する。書込データが（０，　０）の場合は、この操作によりドレインに電荷を蓄積した後、ドレイン側とソース側を入れ替えて、入れ替え後のドレインにも電荷を蓄積する。
【０２３０】
読出動作時、制御部１３０は、外部から読込み指示と、読込み対象であるアドレス信号１２４とを受け取る。制御部１３０は、アドレス信号１２４から、バンクデータ１３２と、ワードデータ１３４と、ビット線データ１３６とを生成し、それぞれ、バンクデコーダ１３８、ワードデコーダ１４０、ビット線ゲート１２２に出力する。また、バンクデコーダ１３８、ワードデコーダ１４０、ビット線ゲート１２２に対して、読込みであることを示すモード情報を出力する。
【０２３１】
バンクデコーダ１３８は、制御部１３０から入力されたモード情報により、読出動作を行う。すなわちバンクデータ１３２に従って、メモリアレイ１２６内の選択線ＳＥ，　ＳＯのうちのいずれか１本にのみ、バンク選択トランジスタＳＴＯ，　ＳＴＥのゲートしきい値電圧以上の電圧を印加し、他の選択線ＳＥ，　ＳＯは接地することにより、当該選択線に接続されたバンク選択トランジスタのみを選択する。
【０２３２】
ワードデコーダ１４０は、制御部１３０から入力されたモード情報により、読出動作を行う。すなわちワードデータ１３４に従って、メモリアレイ１２６内のワード線ＷＬのうちのいずれか１本を選択して、選択したワード線ＷＬにのみ、電源部１４４から入力された電圧ＶＲを供給し、他のワード線ＷＬは接地する。
【０２３３】
ビット線ゲート１２２は、制御部１３０から入力されたモード情報により、読出動作を行う。すなわちビット線データ１３６に従って、指定された２本のビット線、すなわち仮想接地線のうち、ドレイン側ビット線をセンスアンプ１２８に接続し、ソース側ビット線を接地する。センスアンプ１２８でセルトランジスタＴＣに流れる電流を検知した後、ドレイン側とソース側を入れ替えて、再度、センスアンプ１２８でセルトランジスタＴＣに流れる電流を検知する。
【０２３４】
センスアンプ１２８は検知した結果を読出データ１４２として制御部１３０に、２回出力し、制御部１３０は、これらの読出データ１４２から２ビットの読出データ１４６を生成し、外部に出力する。
【０２３５】
消去動作時、制御部１３０は、外部から消去指示を受け取る。制御部１３０は、バンクデコーダ１３８、ワードデコーダ１４０、ビット線ゲート１２２に対して、消去動作であることを示すモード情報を出力する。
【０２３６】
バンクデコーダ１３８は、制御部１３０から入力されたモード情報により、消去動作を行う。すなわち、メモリアレイ１２６内のすべての選択線ＳＥ，　ＳＯに、バンク選択トランジスタＳＴＯ，　ＳＴＥのゲートしきい値電圧以上の電圧を印加し、すべてのバンク選択トランジスタを選択する。
【０２３７】
ワードデコーダ１４０は、制御部１３０から入力されたモード情報により、消去動作を行う。すなわち、メモリアレイ１２６内のすべてのワード線ＷＬを選択して、すべてのワード線ＷＬに、電源部１４４から入力された電圧ＶＥを供給する。
【０２３８】
ビット線ゲート１２２は、制御部１３０から入力されたモード情報により、消去動作を行う。すなわち、すべての仮想接地線ＶＴを５ｍｓｅｃの間、接地する。
【０２３９】
このように本実施例によれば、フローティングゲートが過消去状態、すなわち電子欠乏状態まで消去される。このため、全セルについて電荷数が飽和した状態になり、全セルが均一に消去される。さらに、消去されたセルに書き込みを行う場合、ソース・ドレイン電流の流れを、フローティングゲートに蓄積された電荷が妨害することなく、むしろ蓄積された電荷は、当該電流に対して負の抵抗として働き、すなわち電流を増加させ、書込効率が向上し、書込速度を向上させる。
【０２４０】
この書込電流の増加は、図２に示すセル構造が可能とするＢａｌｌｉｓｔｉｃ（弾丸型）電流書込方式とともに、書込みのための電力消費量を極限まで小さくする。ここで、Ｂａｌｌｉｓｔｉｃ電流書込方式とは、チャネル電流の大部分が、フローティングゲートＦＧのゲート絶縁膜に垂直な方向に流れている書込方式をいう。
【０２４１】
電力消費量の低下により、比較的小さな電力量で複数のセルに並列して書込みを行うことが可能となり、書込速度を実質的に高速化する。書込速度の高速化により、例えば、音楽媒体や映像媒体を短時間でダビングするサービスも可能になる。また、積極的に過消去させているため、従来のように、過消去がされていないことをベリファイする必要がなくなり、処理速度が上がり、また処理が簡単になる。さらに、過消去が行われることにより、読出し時の電流ウィンドウの改善の効果もある。すなわち、過消去が行われたセルの一方にのみ書込みを行って電子を注入すると、電子が注入されなかった過消去状態のセルとの間の電位差をさらに大きくすることができる。その結果、読出し時の電流ウィンドウをさらに改善することができる。
【０２４２】
次に、本発明のさらに別の実施例について説明する。この実施例では、コントロールゲートに消去用電圧を印加する前に、消去の対象となるセルのフローティングゲートのうち、未書込フローティングゲートに対して電荷を注入する電荷注入動作、特にプリセット注入動作を行う。なお、本実施例における半導体メモリのセルトランジスタの構造と動作は、上述の図２に示すトランジスタと同一である。
【０２４３】
ところで、電荷注入を行なうタイミングは、コントロールゲートに消去用電圧を印加する前に限られるものではなく、コントロールゲートに消去用電圧を印加している途中において、消去用電圧の印加を中断して電荷注入の期間を設けてもよい。
【０２４４】
またコントロールゲートに消去用電圧を印加した後に、電荷注入の期間を設けてもよい。この場合、消去動作を行なうたびに電荷注入動作を行なうのではなく、過消去が繰り返されたときにのみ電荷注入動作を行なうようにしてもよい。
【０２４５】
電荷注入を行なう頻度に関しては、本実施例では、消去動作を行なうたびに電荷注入動作を行なうこととしたが、これに限られるものではなく、複数回の消去動作のうちの１回の消去動作においてのみ電荷注入動作を行なうこととしてもよい。
【０２４６】
本実施例では、プリセット注入動作の実施方法として、コントロールゲートに消去用電圧を印加する前に、消去の対象となるセルに対しプリセット用電圧を印加してプリセット注入動作を行い、プリセット注入動作により、消去対象セルの２個のフローティングゲートのうち、未書込フローティングゲートに対してのみ電荷を注入する。
【０２４７】
この際に、未書込フローティングゲートに対してのみ電荷が注入され、データの書込みが行われているフローティングゲート（以下では「書込済フローティングゲート」と呼ぶ。）に対しては電荷が注入されないように、プリセット用電圧の電圧値および印加時間を設定する。
【０２４８】
プリセット注入動作中に、書込済フローティングゲートにさらに電荷が注入されるような電圧値および印加時間を選択してもよいが、その場合、消去に要する時間が延びるため、好ましくない。
【０２４９】
本実施例の方法ではプリセット注入動作時に、未書込フローティングゲートに対してのみ電荷の注入が行われるような電圧値を用いているため、消去対象であるセルに含まれるフローティングゲートが未書込フローティングゲートであるか、書込済フローティングゲートであるかを消去前に確認する必要はない。
【０２５０】
プリセット注入動作の実施方法としては、消去対象であるメモリセルのフローティングゲートのうち、未書込フローティングゲートのみを選択して電荷を注入する方法も可能である。
【０２５１】
たとえば、消去動作を行う前に、データの読出動作を行い、未書込フローティングゲートを判別し、当該フローティングゲートに対して、通常の書込動作により所定の電荷を注入することとしてもよい。ただし、この方法の場合、未書込フローティングゲートであるかどうかを判別するために、消去動作を行う前に、データの読出動作を行うという追加のステップが必要になる。また未書込フローティングゲートであるかどうかの情報を一時的に保存するための記憶領域を設ける必要もある。
【０２５２】
次に、本実施例を具体的に説明する。以下の説明では、既述の実施例の構成要素と同一の機能を有するものについては同一の参照符号を用いることとし、その説明も一部省略する。また、書込動作および読出動作については、記述の実施例と同様であるため、以下では消去動作についてのみ説明する。
【０２５３】
本実施例では、所定の消去対象のメモリセル、たとえば６４Ｋバイトのメモリセルを一括消去する際に、１本のワード線ＷＬに繋がったセル、すなわち１つのロウのすべてのセルについて一度に消去を行ない、順次各ロウに対して消去を行なって、６４Ｋバイトのセルの一括消去を行なう。
【０２５４】
図３２の機能回路図の一部を示す図３６において、１本のワード線ＷＬｎに接続されたセルトランジスタＴＣｉ，ｍ−１，ｎ，　ＴＣｉ，ｍ，ｎ，　ＴＣｉ，ｍ＋１，ｎ　等が消去対象であり、別のワード線ＷＬｎ＋１に接続されたセルトランジスタＴＣｉ，ｍ−１，ｎ＋１，　ＴＣｉ，ｍ，ｎ＋１，　ＴＣｉ，ｍ＋１，ｎ＋１　等は消去対象でないとする。図３２では、セルトランジスタＴＣｉ，ｍ−１，ｎ　のフローティングゲートＦＧ１、セルトランジスタＴＣｉ，ｍ，ｎ　のフローティングゲートＦＧ１，ＦＧ２が、書込済フローティングゲートであり、セルトランジスタＴＣｉ，ｍ−１，ｎ　のフローティングゲートＦＧ２、セルトランジスタＴＣｉ，ｍ＋１，ｎ　のフローティングゲートＦＧ１，ＦＧ２が、未書込フローティングゲートである。
【０２５５】
消去動作時に、消去対象であるワード線ＷＬｎに、すなわちコントロールゲートＣＧに、図３７の電圧カーブ７４が印加される。図３７の横軸は時間をｍｓｅｃ単位で示し、縦軸は電圧をＶ（ボルト）単位で示す。図３７には、このとき同時に、ワード線ＷＬｎ＋１に印加される電圧カーブ７６と、消去対象であるセルトランジスタＴＣｉ，ｍ−１，ｎ，ＴＣｉ，ｍ，ｎ，　ＴＣｉ，ｍ＋１，ｎ　のソースおよびドレインに印加される電圧カーブ７８も合わせて示す。電圧カーブ７６と、電圧カーブ７８は、図に示すように、消去動作中、常に０Ｖである。電圧カーブ７６を０Ｖとした理由は、消去が生じないようにするためにであり、電圧カーブ７８を０Ｖとした理由は、コントロールゲートＣＧとフローティングゲートＦＧとの間に所定の電位差を生じさせるためである。
【０２５６】
本実施例では、電圧カーブ７４が示すように、プリセット注入動作時にコントロールゲートＣＧにたとえば　−１３Ｖ（図３７の矢印８０）を、１ｍｓｅｃ（図３７の矢印８２）の間、印加して（この期間を以下では「プリセット期間」と呼ぶ。）、未書込フローティングゲートＦＧに電子を注入する。これにより、未書込フローティングゲートＦＧ内の正電荷、すなわち正孔の数を減らす。
【０２５７】
その後、コントロールゲートＣＧに　１３Ｖ（図３７の矢印８４）を、ｌｍｓｅｃ（図３７の矢印８６）の間印加し（この期間を以下では「第１の消去期間」と呼ぶ。）、続いて　１１．５Ｖ（図３７の矢印８８）を、３ｍｓｅｃ（図３７の矢印９０）の間印加する（この期間を以下では「第２の消去期間」と呼ぶ。）。第１の消去期間と第２の消去期間を合わせた４ｍｓｅｃの期間（矢印８６，　９０）が実質的な消去期間であり、この期間中に、プリセット期間に未書込フローティングゲートに注入された電子が消去されて、未書込フローティングゲートはプリセット注入動作開始時の状態に戻る。
【０２５８】
電圧カーブ７４がコントロールゲートＣＧに印加されたときの、未書込フローティングゲートＦＧ内の電荷数の変化を図３８に示す。図３８の縦軸は、フローティングゲートＦＧ内に蓄積されている電子数を示し、「−」は、正孔が蓄積されていることを示す。横軸は時間をｍｓｅｃ単位で示す。
【０２５９】
図３８の曲線９２は、電荷数の変化を、コンピュータを用いてシミュレートしたものであり、プリセット期間８２と、第１、第２の消去期間８６，　９０における電荷数の変化が曲線９２ａ，　９２ｂ，　９２ｃ　によりそれぞれ示されている。プリセット期間中に正孔の数が１２００個から３００個程度まで減少し、第１の消去期間に１１００個程度まで増加し、第２の消去期間が終了するときには、正孔の数は１２００個に戻っている。
【０２６０】
本発明においては、プリセット期間において未書込フローティングゲートＦＧ内に電荷が注入され、消去動作が終了したときには、消去動作開始時の電荷数に実質的に戻っていることが重要である。
【０２６１】
電圧カーブ７４がコントロールゲートＣＧに印加されたときの、書込済フローティングゲートＦＧ内の電荷数の変化を図３９に示す。図３９の縦軸は、フローティングゲートＦＧ内に蓄積されている電子数を示し、「−」は、正孔が蓄積されていることを示す。横軸は時間をｍｓｅｃ単位で示す。
【０２６２】
図３９の曲線９４は、電荷数の変化を、コンピュータを用いてシミュレートしたものであり、プリセット期間８２と、第１、第２の消去期間８６，　９０の電荷数の変化が曲線９４ａ，　９４ｂ，　９４ｃ　によりそれぞれ示されている。プリセット期間８２中は、電子の数は、１２００個で安定しており、第１の消去期間中に電子がなくなり正孔の数が１１００個程度まで増加し、第２の消去期間が終了するときには、正孔の数は１２００個程度になっている。
【０２６３】
このように、“０”論理状態にある書込済フローティングゲートＦＧは、プリセツト注入によっても電荷の注入を受けず、一方、“１”論理状態にある未書込フローティングゲートＦＧは、一旦、電荷の注入を受ける。その後、いずれのフローティングゲートＦＧも消去操作を受けることとなる。ここで特徴的なことは、書込済フローティングゲートＦＧも、未書込フローティングゲートＦＧも最終的には、約−１２００個の電子、すなわち１２００個の正孔が充電された飽和状態で安定することである。
【０２６４】
なお、プリセット期間中に注入される電子数の下限値は、未書込フローティングゲートＦＧにおいて、飽和状態（すなわち１２００個の正孔がある状態）よりも正孔がいくらかでも減少した状態になるような数であればよい。
【０２６５】
また注入される電子数の上限値に関しては、特に制限はなく、プリセット期間終了時に未書込フローティングゲートＦＧ内の電子数が、書込済フローティングゲートＦＧ内に当初あった電子数（＋１，２００）を越えるように、電子数を注入することも可能である。ただし、この電子数（＋１，２００）より少ないほうが、消去時間の短縮という点で望ましい。
【０２６６】
次に参考として、本実施例とは異なって消去動作において、電荷注入期間を設けないとした場合、消去動作時に消去対象であるワード線ＷＬｎに印加される電圧カーブ９６を図４０に示す。図４０の横軸は時間をｍｓｅｃ単位で示し、縦軸は電圧をＶ（ボルト）単位で示す。
【０２６７】
図４０には、ワード線ＷＬｎ＋１に印加される電圧カーブ７６と、消去対象であるセルトランジスタＴＣｉ，ｍ−１，ｎ，　ＴＣｉ，ｍ，ｎ，　ＴＣｉ，ｍ＋１，ｎ　のソースおよびドレインに印加される電圧カーブ７８も合わせて示す。電圧カーブ７６と、電圧カーブ７８は、図に示すように、消去動作中、常に０Ｖであり、図３７と同じである。電圧カーブ９６が示すように、消去動作時にコントロールゲートＣＧにたとえば　＋１３Ｖ（図４０の矢印９８）を、５ｍｓｅｃの間（図４０の矢印１００）、印加して消去動作を行なう。
【０２６８】
図３７に戻って、ワード線ＷＬｎへ電圧カーブ７４の電圧を印加するには、図３３の電源部１４４が出力する電圧カーブ７４に従った電圧をワードデコーダ１４０に入力し、ワードデコーダ１４０はワード線ＷＬｎを選択して、選択されたワード線ＷＬｎに当該電圧を印加する。このとき同時にワード線ＷＬｎ＋１に電圧カーブ７６を印加するには、ワードデコーダ１４０によってワード線ＷＬｎ＋１を選択し、選択されたワード線ＷＬｎ＋１を接地することを同時に行なえばよい。
【０２６９】
消去対象のセルのソースおよびドレインへの０Ｖの電圧印加は、図３３のビット線ゲート１２２が、接地すべきビット線ＢＬｍ−１，　ＢＬｍ，　ＢＬｍ＋１，　ＢＬｍ＋２　に接続した仮想接地線ＶＴを選択して、選択した仮想接地線ＶＴを接地することにより行なう。
【０２７０】
消去対象であるセルトランジスタＴＣｉ，ｍ−１，ｎ，　ＴＣｉ，ｍ，ｎ，　ＴＣｉ，ｍ＋１，ｎ　と、消去対象ではないセルトランジスタＴＣｉ，ｍ−１，ｎ＋１，　ＴＣｉ，ｍ，ｎ＋１，　ＴＣｉ，ｍ＋１，ｎ＋１　は、いずれもバンクＢＮＫｉ，ｍ−１，　ＢＮＫｉ，ｍ，　ＢＮＫｉ，ｍ＋１　に属するが、バンクＢＮＫｉ，ｍ−１，　ＢＮＫｉ，ｍ，　ＢＮＫｉ，ｍ＋１　の選択は、既述のように行われる。
【０２７１】
以上述べたように、本実施例によれば、未書込フローティングゲートに対して過消去を繰り返すことができる。
【０２７２】
以上、本発明を詳細に説明したが、本発明は上記実施例に限定されない。本発明は、その主旨を逸脱しない範囲内で、適宜変形することができる。例えば、上記実施例では、一導電型としてｐ型を用い、反対導電型としてｎ型を用いたが、これに代えて、一導電型としてｎ型を用い、反対導電型としてｐ型を用いても良い。
【０２７３】
【発明の効果】
このように本発明によれば、書込みでは、ソース・ドレイン領域間に書き込み用の電位差を与えると共に、コントロールゲートに書き込み電圧を印加する。これにより、チャネルが、凸部の両側面と頂面の各表層に形成される。そして、頂面を流れるキャリアは、その進行方向を変える必要なくフローティングゲートに注入されるから、従来よりも書き込み電圧を低くすることができる。
【０２７４】
そして、読出しでは、ソース・ドレイン領域間に読出し用の電位差を与えるとともに、コントロールゲートに読出電圧を印加し、第１のドレイン電流Ｉｄ１を流す。そして、上記読出し用の電位差を反転させることにより、第２のドレイン電流Ｉｄ２を流す。フローティングゲートの電位は、ソース・ドレイン領域やコントロールゲートとの対向容量により、これらの部材の電位に引き付けられる。よって、上記ドレイン電流Ｉｄ１、Ｉｄ２を所望に大にしたり小にしたりすることができるから、電流ウインドウを所望に広げることができる。
【０２７５】
このように従来よりも書込電圧が低くかつ電流ウインドウが広い多値トランジスタが実現できるとともに、コントロールゲートと、ソース・ドレイン領域との間に、フローティングゲート中の蓄積電荷を消去するための消去電圧を印加することにより、コントロールゲートまたはソース・ドレイン領域に蓄積電荷を引き抜いて、フローティングゲートに蓄積された電荷を消去できる。
【０２７６】
また本発明によれば、過消去させることにより、単純な構造を有しつつ、書込効率を大きくして書込速度を向上させた半導体装置を提供することができる。
【０２７７】
また、本発明によれば、消去の際、書込みがなされているメモリと書込みが行われていないメモリを確認してその消去条件を切り替えるための確認ステップが不要になり、このステップに要する時間が短縮できる。
【０２７８】
さらに、本発明によれば、すべてのメモリに蓄積された電荷に対して実質的に零レベル以下（反対電荷が充電される状態）にまで過消去し、さらにその反対電荷がほぼ飽和するレベルまで過消去を行なうことにより、消去後のメモリを安定した電荷喪失状態（電子欠乏状態、正孔蓄積状態）とすることができ、安定した書込み、読出しおよび消去動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体メモリの切り欠き斜視図である。
【図２】本発明の実施例に係る半導体メモリが備えるセルトランジスタの拡大断面図である。
【図３】本発明の実施例に係る半導体メモリが備えるセルトランジスタの等価回路を模式的に表した図である。
【図４】本発明の実施例に係る半導体メモリが備えるセルトランジスタへの書込動作について示す断面図である。
【図５】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、凸部の頂面に高抵抗領域を設けた場合の断面図である。
【図６】本発明の実施例に係る半導体メモリが備えるセルトランジスタが達成し得る４値状態を示す断面図である。
【図７】本発明の実施例に係る半導体メモリが備えるセルトランジスタの読出動作について示す断面図である。
【図８】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、“（１、０）”状態を読み出す場合の断面図である。
【図９】フローティングゲートに注入された電子の消去方法の一例を示す断面図である。
【図１０】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、フローティングゲートに注入された電子の消去方法を示す断面図である。
【図１１】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、トンネル絶縁膜に繋がる厚膜の選択酸化膜を設けた場合の断面図である。
【図１２】本発明の実施例に係る半導体メモリ全体の回路構成図である。
【図１３】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その１）である。
【図１４】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その２）である。
【図１５】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その３）である。
【図１６】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その４）である。
【図１７】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その５）である。
【図１８】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その６）である。
【図１９】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その７）である。
【図２０】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その８）である。
【図２１】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その９）である。
【図２２】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その１０）である。
【図２３】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その１１）である。
【図２４】本発明の実施例に係る半導体メモリの製造方法について示す切り欠き斜視図（その１２）である。
【図２５】本発明の実施例において、ソース・ドレイン領域を凸部から後退させた場合の断面図である。
【図２６】従来例に係る多値セルトランジスタの断面図である。
【図２７】従来例に係る多値セルトランジスタへの書込動作を示すための断面図である。
【図２８】従来例に係る多値セルトランジスタが達成し得る４値状態の断面図である。
【図２９】従来例に係る多値セルトランジスタがバンド間トンネル耐性に乏しいことを説明するための断面図である。
【図３０】本発明の実施例に係る半導体メモリが備えるセルトランジスタにおいて、凸部の基端部のボロン濃度を高くした場合の断面図である。
【図３１】本発明の実施例に係る半導体メモリの製造方法において、ｐウエルの表面からの深さと、その深さでのボロン濃度との関係を示すグラフである。
【図３２】本発明の半導体メモリの別の実施例における回路構成のうち、セルトタンジスタに関する部分の機能回路図である。
【図３３】本発明の半導体メモリの別の実施例の構成を示す機能ブロック図である。
【図３４】ビット線デコーダの一実施例を示す機能ブロック図である。
【図３５】消去動作時にフローティングゲート内の電荷が減少するようすを例示するグラフである。
【図３６】図３２の一部を取り出して示す機能回路図である。
【図３７】本発明の半導体メモリのさらに別の実施例における過消去動作での電圧プロファイルを示す図である。
【図３８】図３７に示す電圧を印加された未書込フローティングゲート内の電荷数の変化を示す図である。
【図３９】図３７に示す電圧を印加された書込済フローティングゲート内の電荷数の変化を示す図である。
【図４０】電荷注入動作を行なわない場合の過消去動作での電圧プロファイルを参考として示す図である。
【符号の説明】
１、ＴＣ　セルトランジスタ
２、１２　ｐ型シリコン基板
３、８、ＢＬ１〜ＢＬ４　ソース・ドレイン領域
４、６、２６、２９　シリコン酸化膜
５、２５、２７、３０　シリコン窒化膜
７、ＣＧ　コントロールゲート
１２ａ　ｐ型エピタキシャル層
１２ｂ　ｐ＋基板
１３　ｐウエル
１３ａ　凸部
１３ｂ　凸部の側面
１３ｃ　凸部の頂面
１３ｄ　反転層
１３ｅ　高抵抗領域
１５ａ　トンネル絶縁膜
１５ｂ　インターポリ絶縁膜
１５ｃ　ゲート絶縁膜
１７　ｎ型領域
１８　シリコン熱酸化膜
２０、２４、３５、３９、４５　フォトレジスト
２１　ｎウエル
２３　ｐウエル
２８　トレンチ
３０ａ　長穴
３１　犠牲シリコン酸化膜
３２　リセス
３３　ｎ＋領域
３４　選択酸化膜
３６　ＷＳｉ膜
３７　ポリシリコン膜
３８　キャップ膜
４０　素子分離領域
４１　ゲート電極
４２　コラムデコーダ
４３　ロウデコーダ
４４　メモリセルアレイ
ＦＧ１、ＦＧ２　フローティングゲート
ＷＬ１〜ＷＬ４　ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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