(57)【要約】【課題】センスアンプ内のトランジスタの特性を直接測定可能な構成を有することにより、不良解析を効率化し、製造歩留まりの向上を図ることが可能な半導体記憶装置を提供する。【解決手段】テストモード時、外部から電気的にコンタクト可能なパッド８０およびパッド９０が、センスアンプ回路ＳＡ内の電源電圧Ｖｃｃ１がソースに供給される電界効果型トランジスタＰＱ１のドレインおよびゲートにそれぞれ接続される構成を有する。したがって、パッド８０に外部から印加する電圧を変化させることにより、パッド９０で、電界効果型トランジスタＰＱ１に流れる電流の変化を測定することができる。【選択図】        図２
2004265529.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと、
対を成して配置され、通常モード時、ワード線の活性化に応じて少なくとも一方が前記複数のメモリセルのうちの選択された１つと電気的に接続される第１および第２のデータ線と、
外部から電気的にコンタクト可能な第１および第２のパッドと、
前記通常モード時に前記第１のパッドと前記第１のデータ線とを電気的に切離す一方で、テストモード時に前記第１のパッドと前記第１のデータ線とを電気的に接続する第１のスイッチと、
前記通常モード時に前記第２のパッドと前記第２のデータ線とを電気的に切離す一方で、前記テストモード時に前記第２のパッドと前記第２のデータ線とを電気的に接続する第２のスイッチと、
前記第１および第２のデータ線間の電位差を増幅する増幅回路とを備え、
前記増幅回路は、増幅素子として設けられた第１の電界効果型トランジスタを含み、
前記第１の電界効果型トランジスタのドレインは、前記第１のデータ線と電気的に接続され、
前記第１の電界効果型トランジスタのゲートは、前記第２のデータ線と電気的に接続され、
前記テストモード時、前記第１の電界効果型トランジスタのソースは、第１の固定電圧と電気的に接続される、半導体記憶装置。
【請求項２】
前記増幅回路は、増幅素子として設けられた第２の電界効果型トランジスタをさらに含み、
前記第２の電界効果型トランジスタのドレインは、前記第１のデータ線と電気的に接続され、
前記第２の電界効果型トランジスタのゲートは、前記第２のデータ線と電気的に接続され、
前記テストモード時、前記第２の電界効果型トランジスタのソースは、第２の固定電圧と電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項３】
前記増幅回路は、増幅素子として設けられた第２の電界効果型トランジスタをさらに含み、
前記第２の電界効果型トランジスタのドレインは、前記第２のデータ線と電気的に接続され、
前記第２の電界効果型トランジスタのゲートは、前記第１のデータ線と電気的に接続され、
前記テストモード時、前記第２の電界効果型トランジスタのソースは、第２の固定電圧と電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の電界効果型トランジスタは、Ｐ型トランジスタであり、
前記第１のスイッチは、前記第１のパッドと前記第１のデータ線との間に電気的に接続されて、ゲートに制御信号を受ける第３の電界効果型トランジスタを含み、
前記第２のスイッチは、前記第２のパッドと前記第２のデータ線との間に電気的に接続されて、ゲートに前記制御信号を受ける第４の電界効果型トランジスタを含み、
前記第３および第４の電界効果型トランジスタは、Ｎ型トランジスタであり、
前記制御信号は、前記テストモード時、前記第１の固定電圧に前記第３および第４の電界効果型トランジスタの各々のしきい値電圧を加えた電圧以上のレベルに設定される、請求項１に記載の半導体記憶装置。
【請求項５】
第１および第２の電源配線と、
動作時に、前記第１の電源配線に対して、少なくとも前記通常モード時に使用される第１の所定電圧を供給するための第１の電圧発生回路と、
動作時に、前記第２の電源配線に対して、少なくとも前記通常モード時に使用される第２の所定電圧を供給するための第２の電圧発生回路と、
前記第１および第２の電圧発生回路の動作および非動作を制御する制御回路とをさらに備え、
前記第１のパッドは、前記第１の電源配線を介して、前記第１のスイッチと電気的に接続され、
前記第２のパッドは、前記第２の電源配線を介して、前記第２のスイッチと電気的に接続され、
前記制御回路は、前記テストモード時に前記第１および第２の電圧発生回路を非動作とする、請求項１に記載の半導体記憶装置。
【請求項６】
前記第１の所定電圧は、前記第１および第２のデータ線のプリチャージ電圧に相当する、請求項５に記載の半導体記憶装置。
【請求項７】
前記第１および第２のデータ線に対し、それぞれ階層的に設けられた、第１および第２の上位データ線と、
前記第１および第２のデータ線と前記第１および第２の上位データ線との間に設けられた選択回路とをさらに備え、
前記選択回路は、
前記第１のデータ線と前記第１の上位データ線との間を電気的に接続または切離す第１の選択スイッチと、
前記第２のデータ線と前記第２の上位データ線との間を電気的に接続または切離す第２の選択スイッチとを含み、
前記第１および第２の選択スイッチのオンオフを制御する選択制御部とをさらに備え、
前記第１および第２のスイッチは、前記第１および第２の上位データ線と前記第１および第２のパッドと間にそれぞれ電気的に接続され、
前記選択制御部は、前記通常モード時においては、データアクセス時の一部期間、前記第１および第２のスイッチをオンし、前記テストモード中は、前記第１および第２のスイッチのオン状態を維持させる、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より特定的には、不良解析の効率化を図ることが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置は、大容量化、高集積化および低価格化がますます進んでいる。なかでも、半導体記憶装置の低価格化を実現させるためには、量産段階における製造歩留まりの向上が重視される。製造歩留まりの向上を実現するには、半導体記憶装置の不良の検出および解析を効率化することが必要である。
【０００３】
不良の検出の効率化においては、たとえば、バーンイン試験時にビット線の不良を効率よく検出する技術が開示されている（例えば、特許文献１参照）。
【０００４】
不良解析には、たとえば、半導体記憶装置の全てのメモリセルに“１”（“０”でも可）を書込み、その後全てのメモリセルに記憶されたデータを読み出す試験（以下においては、データ書込み読出し試験とも称する）において、不良が発生しやすい箇所を特定するための解析などがある。この解析を行なうことで、正常に“１”が読み出せなかったメモリセル、すなわち、不良メモリセルの分布等に基づいて、製造装置の調整を行なうことで製造歩留まりの向上を図る技術が一般的に知られている。
【０００５】
【特許文献１】
特開２００１−１８９０９８号公報（第４−５頁、第５図）
【０００６】
【発明が解決しようとする課題】
しかし、上記の不良解析方法では、不良がメモリセル側およびセンスアンプ側のいずれで発生しているかを判断できない。不良がメモリセル側、すなわち、メモリセルの特定箇所に集中して発生した場合、メモリセル間の線幅等を製造装置で調整することにより、不良の発生率を減少させることができる。
【０００７】
一方、センスアンプ側に不良が発生した場合では、たとえば、センスアンプ内で使用されているトランジスタをマージンの大きいものにするために、製造工程（プロセス）の変更や設計段階での変更が必要となる。そのため、不良がセンスアンプ内のどのトランジスタで発生しているかを特定する必要がある。
【０００８】
しかし、高集積化の進んだ現在の半導体記憶装置では、センスアンプへ直接プロービングし、トランジスタの特性を調べるといった直接測定は不可能である。そのため、不良がセンスアンプ内のどのトランジスタで発生しているかを特定するには、データの読出し・書込みの測定パターンの依存性や、電圧依存性を調べるといった、非常に時間のかかる解析を行なわなければならない。
【０００９】
この発明は、上記問題を解決するためになされたものであって、この発明の目的は、センスアンプ内のトランジスタの特性を直接測定可能な構成を有することにより、不良解析を効率化し、製造歩留まりの向上を図ることが可能な半導体記憶装置を提供することである。
【００１０】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、複数のメモリセルと、対を成して配置され、通常モード時、ワード線の活性化に応じて少なくとも一方が複数のメモリセルのうちの選択された１つと電気的に接続される第１および第２のデータ線と、外部から電気的にコンタクト可能な第１および第２のパッドと、通常モード時に第１のパッドと第１のデータ線とを電気的に切離す一方で、テストモード時に第１のパッドと第１のデータ線とを電気的に接続する第１のスイッチと、通常モード時に第２のパッドと第２のデータ線とを電気的に切離す一方で、テストモード時に第２のパッドと第２のデータ線とを電気的に接続する第２のスイッチと、第１および第２のデータ線間の電位差を増幅する増幅回路とを備え、増幅回路は、増幅素子として設けられた第１の電界効果型トランジスタを含み、第１の電界効果型トランジスタのドレインは、第１のデータ線と電気的に接続され、第１の電界効果型トランジスタのゲートは、第２のデータ線と電気的に接続され、テストモード時、第１の電界効果型トランジスタのソースは、第１の固定電圧と電気的に接続される。
【００１１】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００１２】
［実施の形態１］
図１は、半導体記憶装置１０００の概略を示したブロック図である。
【００１３】
図１を参照して、半導体記憶装置１０００は、メモリセルアレイＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４と、センスアンプ帯ＳＡ１，ＳＡ２と、サブワード線ドライバ帯ＳＷＤ１，ＳＷＤ２と、後述する電源配線およびデータ線の各々が所望の配線に接続される領域ＡＲとを備える。
【００１４】
センスアンプ帯ＳＡ１は、メモリセルアレイＭＣＡ１およびＭＣＡ２に共有されており、メモリセルアレイＭＣＡ１またはＭＣＡ２からデータの読出しを行なう。同様に、センスアンプ帯ＳＡ２は、メモリセルアレイＭＣＡ３およびＭＣＡ４に共有されており、メモリセルアレイＭＣＡ１またはＭＣＡ２からデータの読出しを行なう。
【００１５】
サブワード線ドライバ帯ＳＷＤ１は、メモリセルアレイＭＣＡ１およびＭＣＡ３に共有されており、メモリセルアレイＭＣＡ１またはＭＣＡ３に対し行選択を行なう。同様に、サブワード線ドライバ帯ＳＷＤ２は、メモリセルアレイＭＣＡ２およびＭＣＡ４に共有されており、メモリセルアレイＭＣＡ２またはＭＣＡ４に対し行選択を行なう。
【００１６】
センスアンプ帯ＳＡ１は、領域ＡＲを挟んでセンスアンプ帯ＳＡ２と反対側に配置される。サブワード線ドライバ帯ＳＷＤ１は、領域ＡＲを挟んでサブワード線ドライバ帯ＳＷＤ２と反対側に配置される。以下の説明において、先頭に記号“／”が付された信号は、当該“／”を付さない信号を反転した信号であるものとする。また、以下においては、信号および信号線の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧ＧＮＤ）のそれぞれを、「Ｈレベル」，「１」および「Ｌレベル」，「０」とも称する。
【００１７】
メモリセルアレイＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４の各々は、メモリセルＭＣを含む。図１においては、代表的に１つのメモリセルＭＣを示しているが、実際には、メモリセルアレイＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４の各々において、ビット線ＢＬおよびビット線／ＢＬのいずれか１本のビット線およびワード線ＷＬ単位で接続される同様な複数のメモリセルＭＣが行列上に配列される。以下においては、メモリセルＭＣを単にメモリセルとも称する。
【００１８】
同様に、図１においては、例えば、メモリセルアレイＭＣＡ２内には代表的に１本のビット線ＢＬ，／ＢＬを示しているが、実際には、メモリセルアレイＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４の各々において、列方向に複数の互いに相補なビット線ＢＬ，／ＢＬが配置される。
【００１９】
同様に、図１においては、例えば、メモリセルアレイＭＣＡ２内には代表的に１本のワード線ＷＬを示しているが、実際には、メモリセルアレイＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４の各々において、行方向に複数のワード線ＷＬが配置される。
【００２０】
センスアンプ帯ＳＡ１およびＳＡ２の各々は、ビット線ＢＬおよび／ＢＬに対応して設けられた、ビット線ＢＬとビット線／ＢＬとの微小な電位差を増幅可能なセンスアンプ回路を複数含む。
【００２１】
センスアンプ帯ＳＡ１、領域ＡＲおよびセンスアンプ帯ＳＡ２の列方向には、データの授受を行なうデータ線ＩＯ，／ＩＯと、中間電圧ＶＢＬ（Ｖｃｃ／２）が供給される電源配線ＶＢＬＣ１と、中間電圧ＶＣＰ（Ｖｃｃ／２）が供給される電源配線ＶＣＰＣ１とが延在して配置される。
【００２２】
サブワード線ドライバ帯ＳＷＤ１およびＳＷＤ２は、メモリセルアレイＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４のうちの対応するメモリセルアレイから入力されるワード線ＷＬを活性化する機能を有する。
【００２３】
サブワード線ドライバ帯ＳＷＤ１、領域ＡＲおよびサブワード線ドライバ帯ＳＷＤ２の下層部の行方向には、外部とのデータの授受を行なうデータ線ＧＩＯ，／ＧＩＯと、中間電圧ＶＢＬ（Ｖｃｃ／２）が供給される電源配線ＶＢＬＣ２と、中間電圧ＶＣＰ（Ｖｃｃ／２）が供給される電源配線ＶＣＰＣ２とが延在して配置される。データ線ＧＩＯ，／ＧＩＯから出力される信号は、プリアンプおよび出力バッファ等（図示せず）を介して外部へ出力される。
【００２４】
詳細は後述するが、メモリセルアレイＭＣＡ１，ＭＣＡ２内を行方向に延在するビット線ＢＬは、センスアンプ帯ＳＡ１内において、ＮチャネルＭＯＳトランジスタＴＧａを介して、データ線ＩＯと接続される。同様に、ビット線／ＢＬは、センスアンプ帯ＳＡ１内で、ＮチャネルＭＯＳトランジスタＴＧｂを介して、データ線／ＩＯと接続される。
【００２５】
詳細は後述するが、データ線ＩＯは、領域ＡＲ内において、ＮチャネルＭＯＳトランジスタ６０ａを介して、データ線ＧＩＯと接続される。データ線／ＩＯは、領域ＡＲ内において、ＮチャネルＭＯＳトランジスタ６０ｂを介して、データ線／ＧＩＯと接続される。データ線ＧＩＯは、領域ＡＲ内において、ＮチャネルＭＯＳトランジスタ５０ａを介して、電源配線ＶＢＬＣ２と接続される。データ線／ＧＩＯは、領域ＡＲ内において、ＮチャネルＭＯＳトランジスタ５０ｂを介して、電源配線ＶＣＰＣ２と接続される。電源配線ＶＢＬＣ１は、領域ＡＲ内において、スルーホールＴＨ１により電源配線ＶＢＬＣ２と電気的に接続される。電源配線ＶＣＰＣ１は、領域ＡＲ内において、スルーホールＴＨ２により電源配線ＶＣＰＣ２と電気的に接続される。
【００２６】
なお、半導体記憶装置１０００は、メモリセルからデータの読出しおよびデータの書込みを行なう通常モードと、本願発明の目的であるセンスアンプの不良を解析するためのテストモードと、メモリセルの特性等を調べるための解析モードとを動作モードとして有する。
【００２７】
以下に、半導体記憶装置１０００を通常モードからテストモードまたは解析モードに移行させるため動作（以下においては、テストモードエントリ動作とも称する）の例をいくつか説明する。まず第１に、通常モードで禁止されているコマンドの入力を複数回繰り返し、内部回路でそのコマンドの入力を認識させる方法が挙げられる。第２に、外部電圧のレベルを定格外のレベルとし、内部回路でその電圧レベルを検知させる方法が挙げられる。３つ目としては、上述の２つの方法のいずれか一方と入力アドレスとを組み合わせる方法が挙げられる。
【００２８】
次に、センスアンプの不良解析の効率化を図るために、不良のあるセンスアンプ（以下においては、不良センスアンプとも称する）に対して直接測定が可能な構成を説明する。
【００２９】
図２は、センスアンプの特性を解析可能なセンスアンプ解析回路１００の構成を示す回路図である。
【００３０】
図２においては、説明のためビット線ＢＬに接続されるメモリセルＭＣと、メモリセルＭＣに電気的に接続されるワード線ＷＬを示している。
【００３１】
メモリセルＭＣは、データを記憶するためのキャパシタＭＱと、ワード線ＷＬの信号電位に応答して、メモリキャパシタＭＱのストレージノードをビット線ＢＬに接続するアクセストランジスタＡＴとを含む。アクセストランジスタＡＴは、一般的に、ＮチャネルＭＯＳトランジスタが使用される。
【００３２】
図２を参照して、センスアンプ解析回路１００は、ビット線分離ゲートＢＧＲと、読出し／書込み回路ＲＷＧと、センスアンプ回路ＳＡと、ビット線分離ゲートＢＧＬと、プリチャージ／イコライズ回路Ｐ／ＥＬとを備える。
【００３３】
センスアンプ回路ＳＡはビット線ＢＬＭとビット線／ＢＬＭとの間に設けられる。センスアンプ回路ＳＡは、ビット線分離ゲートＢＧＲを介して右側のビット線ＢＬ，／ＢＬと電気的に接続される。センスアンプ回路ＳＡは、さらに、ビット線分離ゲートＢＧＬを介して左側のビット線ＢＬＬ，／ＢＬＬと電気的に接続される。
【００３４】
センスアンプ回路ＳＡは、ＰチャネルＭＯＳトランジスタＰＱ１，ＰＱ２およびＰＱ３と、ＮチャネルＭＯＳトランジスタＮＱ１，ＮＱ２およびＮＱ３とを含む。ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２は、ビット線ＢＬＭとビット線／ＢＬＭとの間に直列に接続される。ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２のゲートは、センスノードＳＮｂおよびＳＮａにそれぞれ接続される。ＰチャネルＭＯＳトランジスタＰＱ３は、電源電圧Ｖｃｃ１とＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２の接続ノードとの間に設けられる。ここで、電源電圧Ｖｃｃ１は、電源電圧Ｖｃｃと同じレベルの電圧を供給する電源であるとする。ＰチャネルＭＯＳトランジスタＰＱ３のゲートへは、センスアンプ活性化信号／ＳＯＰが入力される。
【００３５】
ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２は、ビット線ＢＬＭとビット線／ＢＬＭとの間に直列に接続される。ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のゲートは、センスノードＳＮｂおよびＳＮａにそれぞれ接続される。ＮチャネルＭＯＳトランジスタＮＱ３は、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２の接続ノードと接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＱ３のゲートへは、センスアンプ活性化信号ＳＯＮが入力される。なお、センスアンプ活性化信号／ＳＯＰおよびセンスアンプ活性化信号ＳＯＮは、互いに相補な信号である。以下においては、センスアンプ回路ＳＡ内のＰチャネルＭＯＳトランジスタＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１、ならびにＰチャネルＭＯＳトランジスタＰＱ２およびＮチャネルＭＯＳトランジスタＮＱ２をペアトランジスタとも称する。
【００３６】
センスアンプ回路ＳＡは、相補な信号であるセンスアンプ活性化信号／ＳＯＰおよびＳＯＮに応じて、センスノードＳＮａおよびＳＮｂにより、所望のメモリセル（以下、選択メモリセルとも称する）のデータを検知し、増幅しかつラッチする機能を有する。
【００３７】
ビット線分離ゲートＢＧＲは、ＮチャネルＭＯＳトランジスタＴＸ１，ＴＸ２を含む。ＮチャネルＭＯＳトランジスタＴＸ１は、ビット線ＢＬとビット線ＢＬＭとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＸ２は、ビット線／ＢＬとビット線／ＢＬＭとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＸ１およびＴＸ２のゲートへは、ビット線分離指示信号ＢＬＩＲが入力される。したがって、ビット線分離ゲートＢＧＲは、Ｈレベルのビット線分離指示信号ＢＬＩＲに応じて、ビット線ＢＬとビット線ＢＬＭとを電気的に接続し、ビット線／ＢＬとビット線／ＢＬＭとを電気的に接続する。
【００３８】
ビット線分離ゲートＢＧＬは、ＮチャネルＭＯＳトランジスタＴＸ３，ＴＸ４を含む。ＮチャネルＭＯＳトランジスタＴＸ３は、ビット線ＢＬＭとビット線ＢＬＬとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＸ４は、ビット線／ＢＬＭとビット線／ＢＬＬとの間に設けられる。ＮチャネルＭＯＳトランジスタＴＸ３およびＴＸ４のゲートへは、ビット線分離指示信号ＢＬＩＬが入力される。したがって、ビット線分離ゲートＢＧＬは、Ｈレベルのビット線分離指示信号ＢＬＩＬに応じて、ビット線ＢＬＬとビット線ＢＬＭとを電気的に接続し、ビット線／ＢＬＬとビット線／ＢＬＭとを電気的に接続する。
【００３９】
読出し／書込み回路ＲＷＧは、ＮチャネルＭＯＳトランジスタＴＧａ，ＴＧｂを含む。ＮチャネルＭＯＳトランジスタＴＧａのソースおよびＴＧｂのソースは、ビット線ＢＬＭおよび／ＢＬＭにそれぞれ接続される。ＮチャネルＭＯＳトランジスタＴＧａのドレインおよびＴＧｂのドレインは、データ線ＩＯおよび／ＩＯにそれぞれ接続される。詳細は後述するが、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂのゲートへは、列選択線ＣＳＬ上の信号が入力される。すなわち、読出し／書込み回路ＲＷＧは、列選択線ＣＳＬ上のＨレベルの信号に応じて、データ線ＩＯおよび／ＩＯをそれぞれセンスノードＳＮａおよびＳＮｂに電気的に接続する機能を有する。
【００４０】
プリチャージ／イコライズ回路Ｐ／ＥＬはＮチャネルＭＯＳトランジスタ４１，４２および４３を含む。ＮチャネルＭＯＳトランジスタ４３は、ビット線ＢＬＬとビット線／ＢＬＬとの間に設けられる。ＮチャネルＭＯＳトランジスタ４１および４２は、ビット線ＢＬＬとビット線／ＢＬＬとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ４１，４２および４３のゲートへは、ビット線イコライズ信号ＢＬＥＱＬが入力される。ＮチャネルＭＯＳトランジスタ４１および４２の接続ノードへは、中間電圧ＶＢＬ（Ｖｃｃ／２）が供給される。
【００４１】
したがって、プリチャージ／イコライズ回路Ｐ／ＥＬは、Ｈレベルのビット線分離指示信号ＢＬＩＬおよびＨレベルのビット線イコライズ信号ＢＬＥＱＬに応じて、ビット線ＢＬＭおよび／ＢＬＭに接続されるセンスノードＳＮａおよびＳＮｂを中間電圧ＶＢＬにプリチャージおよびイコライズする機能を有する。
【００４２】
センスアンプ解析回路１００は、さらに、電源供給切替回路２２と、インバータ２３と、ＩＯ選択回路６０とを備える。
【００４３】
電源供給切替回路２２は、通常モード時、Ｌレベルのテスト信号ＴＥＳＴに応じて、インバータ２３の動作電圧として電源電圧Ｖｃｃを供給する。一方、電源供給切替回路２２は、テストモード時、Ｈレベルのテスト信号ＴＥＳＴに応じて、インバータ２３の動作電圧として電源電圧Ｖｐｐを供給する。電源電圧Ｖｐｐのレベルは、電源電圧Ｖｃｃのレベルよりも高い。
【００４４】
インバータ２３へは、入力アドレスに基づいた所望のデータ線ＩＯを選択するためのデータ線選択信号／ＩＯＳＥＬが入力される。インバータ２３は、データ線選択信号／ＩＯＳＥＬの反転レベルのデータ選択信号ＩＯＳＥＬを出力する。インバータ２３は、通常モード時、Ｌレベルの信号が入力されると、信号のＨレベルがＶｃｃである信号を出力する。一方、インバータ２３は、テストモード時、Ｌレベルの信号が入力されると、信号のＨレベルがＶｐｐである信号を出力する。
【００４５】
ＩＯ選択回路６０は、データ線ＩＯとデータ線ＧＩＯとの間に設けられたＮチャネルＭＯＳトランジスタ６０ａと、データ線／ＩＯとデータ線／ＧＩＯとの間に設けられたＮチャネルＭＯＳトランジスタ６０ｂとを含む。ＮチャネルＭＯＳトランジスタ６０ａとＮチャネルＭＯＳトランジスタ６０ｂとは、同じ特性をもつものが使用される。ＮチャネルＭＯＳトランジスタ６０ａ，６０ｂのゲートへは、データ選択信号ＩＯＳＥＬが入力される。したがって、ＮチャネルＭＯＳトランジスタ６０ａは、Ｈレベルのデータ選択信号ＩＯＳＥＬが入力されると、データ線ＩＯとデータ線ＧＩＯとを電気的に接続する。同様に、ＮチャネルＭＯＳトランジスタ６０ｂは、Ｈレベルのデータ選択信号ＩＯＳＥＬが入力されると、データ線／ＩＯとデータ線／ＧＩＯとを電気的に接続する。
【００４６】
ここで、電源電圧Ｖｐｐのレベルについて説明する。ＮチャネルＭＯＳトランジスタ６０ａまたはＮチャネルＭＯＳトランジスタ６０ｂがターンオンし、データ線ＧＩＯから入力された信号がデータ線ＩＯへまたはデータ線／ＧＩＯから入力された信号がデータ線／ＩＯへ伝達されるとする。その時、電源電圧Ｖｐｐは、当該伝達される信号の電圧レベルが低下しないように、電源電圧ＶｃｃにＮチャネルＭＯＳトランジスタ６０ａまたはＮチャネルＭＯＳトランジスタ６０ｂのしきい値電圧を加えた電圧以上の電圧を供給する。したがって、テストモード時においては、たとえば、データ線ＧＩＯから入力された信号の電圧レベルは、ＮチャネルＭＯＳトランジスタ６０ａを介しても、低下することなくデータ線ＩＯに伝達される。
【００４７】
また、ここで、テスト信号ＴＥＳＴについて説明する。テスト信号ＴＥＳＴはテストモード時、Ｈレベルに設定され、通常モード時Ｌレベルに設定される。テストモード時、テスト信号ＴＥＳＴのＨレベルは、Ｖｐｐに設定される。
【００４８】
センスアンプ解析回路１００は、さらに、電源供給切替回路１２と、アドレスデコード回路１１と、インバータ１３とを備える。
【００４９】
電源供給切替回路１２は、電源供給切替回路２２と構成および動作が同様なので詳細な説明は繰り返さない。
【００５０】
アドレスデコード回路１１は、ＮＡＮＤ回路で構成される。アドレスデコード回路１１は、コラムデコードイネーブル信号ＣＤＥとアドレス信号Ｙｉ，Ｙｊとの否定的論理積演算を行なった信号を出力する。通常モード時、コラムデコードイネーブル信号ＣＤＥはパルス状に活性化する。一方、テストモード時、コラムデコードイネーブル信号ＣＤＥは常にＨレベルを維持する。
【００５１】
アドレス信号Ｙｉ，Ｙｊは、入力アドレスに基づいて所望の列選択線ＣＳＬを選択する際、共にＨレベルに設定される。コラムデコードイネーブル信号ＣＤＥは、アドレスデコード回路１１に入力されたアドレス信号Ｙｉ，Ｙｊにより、所望の列選択線ＣＳＬを選択可能にさせるか否かを決定するための信号である。したがって、所望の列選択線ＣＳＬを選択する際においては、アドレスデコード回路１１へは、Ｈレベルのコラムデコードイネーブル信号ＣＤＥと、Ｈレベルのアドレス信号Ｙｉ，Ｙｊが入力される。その結果、アドレスデコード回路１１は、Ｌレベルの信号を出力する。
【００５２】
インバータ１３は、アドレスデコード回路１１からの信号の反転レベルの信号を列選択線ＣＳＬに出力する。インバータ１３は、通常モード時、Ｌレベルの信号が入力されると、ＨレベルがＶｃｃである信号を列選択線ＣＳＬに出力する。一方、インバータ２３は、テストモード時、Ｌレベルの信号が入力されると、ＨレベルがＶｐｐである信号を列選択線ＣＳＬに出力する。
【００５３】
読出し／書込み回路ＲＷＧ内の、ＮチャネルＭＯＳトランジスタＴＧａおよびＴＧｂは、ＮチャネルＭＯＳトランジスタ６０ａまたはＮチャネルＭＯＳトランジスタ６０ｂと同等な特性を持つものが使用される。したがって、テストモード時、読出し／書込み回路ＲＷＧ内のＮチャネルＭＯＳトランジスタＴＧａのゲートおよびＴＧｂのゲートへ、ＨレベルがＶｐｐである信号が入力されると、たとえば、データ線ＩＯから入力された信号の電圧レベルは、ＮチャネルＭＯＳトランジスタＴＧａを介しても、低下することなくビット線ＢＬＭへ伝達される。
【００５４】
センスアンプ解析回路１００は、さらに、テストモード切替回路５０と、パッド８０，９０と、ＶＢＬ発生回路８３と、ＮＯＲ回路８１と、インバータ８２と、プリチャージ／イコライズ回路Ｐ／ＥＲとを備える。
【００５５】
テストモード切替回路５０は、ＮチャネルＭＯＳトランジスタ５０ａ，５０ｂを含む。ＮチャネルＭＯＳトランジスタ５０ａは、ＮチャネルＭＯＳトランジスタ６０ａとパッド８０との間に設けられる。ＮチャネルＭＯＳトランジスタ５０ａは、電源配線ＶＢＬＣ２を介して、パッド８０と電気的に接続される。ＮチャネルＭＯＳトランジスタ５０ｂは、ＮチャネルＭＯＳトランジスタ６０ｂとパッド９０との間に設けられる。ＮチャネルＭＯＳトランジスタ５０ｂは、電源配線ＶＣＰＣ２を介して、パッド９０と電気的に接続される。
【００５６】
通常モード時、ＮチャネルＭＯＳトランジスタ５０ａ，５０ｂのゲートへはＬレベルのテスト信号ＴＥＳＴが入力される。一方、テストモード時、ＮチャネルＭＯＳトランジスタ５０ａ，５０ｂのゲートへはＨレベルのテスト信号ＴＥＳＴが入力される。テスト信号ＴＥＳＴのＨレベルの電圧は、Ｖｐｐに設定されるので、たとえば、ＮチャネルＭＯＳトランジスタ５０ａのドレインから入力された信号の電圧レベルは、ＮチャネルＭＯＳトランジスタ５０ａを介しても、低下することなくＮチャネルＭＯＳトランジスタ５０ａのソースへ伝達される。ＮチャネルＭＯＳトランジスタ５０ａは、ターンオンするとＮチャネルＭＯＳトランジスタ６０ａとパッド８０とを電気的に接続する。ＮチャネルＭＯＳトランジスタ５０ｂは、ターンオンするとＮチャネルＭＯＳトランジスタ６０ｂとパッド９０とを電気的に接続する。
【００５７】
ＮＯＲ回路８１は、テスト信号ＴＥＳＴと、テストモード時とは別にＶＢＬ発生回路８３を非活性とするための信号ＶＢＬＳＴＯＰとの否定的論理和演算を行なった信号を出力する。したがって、ＮＯＲ回路８１は、テスト信号ＴＥＳＴまたは信号ＶＢＬＳＴＯＰが共にＬレベルであれば、Ｈレベルの信号を出力する。ＮＯＲ回路８１は、テスト信号ＴＥＳＴまたは信号ＶＢＬＳＴＯＰのすくなくとも一方がＨレベルであれば、Ｌレベルの信号を出力する。
【００５８】
インバータ８２は、ＮＯＲ回路８１からの信号の反転レベルの信号を出力する。
【００５９】
ＶＢＬ発生回路８３は、電源配線ＶＢＬＣ２上のノード＃ＶＢに接続される。ＶＢＬ発生回路８３は、インバータ８２から入力される信号の電圧レベルがＬレベルであれば活性化され、Ｈレベルであれば非活性状態になる。ＶＢＬ発生回路８３は、活性状態のとき、ノード＃ＶＢに中間電圧ＶＢＬを供給する。一方、ＶＢＬ発生回路８３は、非活性状態になると、ノード＃ＶＢに中間電圧ＶＢＬの供給を停止する。すなわち、ＶＢＬ発生回路８３は、テストモード時、ノード＃ＶＢに中間電圧ＶＢＬの供給を停止する。さらに、ＶＢＬ発生回路８３は、Ｈレベルの信号ＶＢＬＳＴＯＰがＮＯＲ回路８１に入力された場合、ノード＃ＶＢに中間電圧ＶＢＬの供給を停止する。詳細は後述するが、すなわち、ＶＢＬ発生回路８３は、テストモード時以外においても中間電圧ＶＢＬの供給を停止することが可能である。
【００６０】
プリチャージ／イコライズ回路Ｐ／ＥＲはＮチャネルＭＯＳトランジスタ３１，３２および３３を含む。ＮチャネルＭＯＳトランジスタ３３は、ビット線ＢＬとビット線／ＢＬとの間に設けられる。ＮチャネルＭＯＳトランジスタ３１および３２は、ビット線ＢＬとビット線／ＢＬとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ３１，３２および３３のゲートへは、ビット線イコライズ信号ＢＬＥＱＲが入力される。ＮチャネルＭＯＳトランジスタ３１および３２の接続ノードは、電源配線ＶＢＬＣ２上のノード＃ＶＢと接続される。
【００６１】
したがって、プリチャージ／イコライズ回路Ｐ／ＥＲは、Ｈレベルのビット線分離指示信号ＢＬＩＲおよびＨレベルのビット線イコライズ信号ＢＬＥＱＲに応じて、ビット線ＢＬＭおよび／ＢＬＭに接続されるセンスノードＳＮａおよびＳＮｂをノード＃ＶＢ上の電圧にプリチャージおよびイコライズする機能を有する。
【００６２】
パッド８０，９０は、外部から電気的にコンタクト可能である。すなわち、パッド８０，９０の各々へは、外部から電圧を印加することができ、かつ、外部からパッド８０，９０の各々の電圧または電流を測定することもできる。
【００６３】
センスアンプ解析回路１００は、さらに、ＶＣＰ発生回路９３と、ＮＯＲ回路９１と、インバータ９２とを備える。
【００６４】
ＮＯＲ回路９１は、テスト信号ＴＥＳＴと、詳細は後述するがテストモード時とは別にＶＣＰ発生回路９３を非活性とするための信号ＶＣＰＳＴＯＰとの否定的論理和演算を行なった信号を出力する。したがって、ＮＯＲ回路９１は、テスト信号ＴＥＳＴまたは信号ＶＣＰＳＴＯＰが共にＬレベルであれば、Ｈレベルの信号を出力する。ＮＯＲ回路９１は、テスト信号ＴＥＳＴまたは信号ＶＣＰＳＴＯＰのすくなくとも一方が、Ｈレベルであれば、Ｌレベルの信号を出力する。
【００６５】
インバータ９２は、ＮＯＲ回路９１からの信号の反転レベルの信号を出力する。
【００６６】
ＶＣＰ発生回路９３は、電源配線ＶＣＰＣ２上のノード＃ＶＣに接続される。電源配線ＶＣＰＣ２は、メモリセルＭＣ内のメモリキャパシタＭＱのセルプレートおよびパッド９０に電気的に接続される。
【００６７】
ＶＣＰ発生回路９３は、インバータ９２から入力される信号の電圧レベルがＬレベルであれば活性化され、Ｈレベルであれば非活性状態になる。ＶＣＰ発生回路９３は、活性状態のとき、ノード＃ＶＣに中間電圧ＶＣＰを供給する。一方、ＶＣＰ発生回路９３は、非活性状態になると、ノード＃ＶＣに中間電圧ＶＣＰの供給を停止する。すなわち、ＶＣＰ発生回路９３は、テストモード時、ノード＃ＶＣに中間電圧ＶＣＰの供給を停止する。さらに、ＶＣＰ発生回路９３は、Ｈレベルの信号ＶＣＰＳＴＯＰがＮＯＲ回路９１に入力された場合、ノード＃ＶＣに中間電圧ＶＣＰの供給を停止する。以下において述べるように、すなわち、ＶＣＰ発生回路９３は、テストモード時以外においても中間電圧ＶＣＰの供給を停止することが可能である。
【００６８】
本実施の形態におけるセンスアンプ解析回路１００では、テストモード時において、ＶＢＬ発生回路８３およびＶＣＰ発生回路９３を同時に非活性とすることができる。それにより、本発明の目的であるセンスアンプの不良解析ができる構成となっている。
【００６９】
しかし、一般的な半導体記憶装置においては、メモリセルの特性等を調べるために、ＶＢＬ発生回路８３およびＶＣＰ発生回路９３のいずれか一方を非活性にできる構成となっている。そのため、本実施の形態におけるセンスアンプ解析回路１００では、ＶＢＬ発生回路８３およびＶＣＰ発生回路９３を同時に非活性とすることができ、かつ、ＶＢＬ発生回路８３およびＶＣＰ発生回路９３のいずれか一方を非活性にすることも可能な構成となっている。
【００７０】
そのため、本実施の形態におけるセンスアンプ解析回路１００では、メモリセルの特性等を調べる一般的な試験に加えて、本発明の目的であるセンスアンプの不良解析ができる構成となっている。以下に一般的な試験をいくつか説明する。なお、本実施の形態では、一般的な試験を行なう際、半導体記憶装置１０００は、解析モードとして動作する。
【００７１】
まず第１に、半導体記憶装置１０００の解析モード時において、ＶＢＬ発生回路８３を非活性状態にし、パッド８０へ中間電圧ＶＢＬとは異なる電圧を印加することによって行なうメモリセルの動作試験が挙げられる。具体的には、パッド８０へ印加する電圧のレベルを中間電圧ＶＢＬより低くしていくと、選択メモリセルからのＬレベルの読出しマージンを測定可能となる。一方、パッド８０へ印加する電圧のレベルを中間電圧ＶＢＬより高くしていくと、選択メモリセルからのＨレベルの読出しマージンを測定可能となる。
【００７２】
第２に、半導体記憶装置１０００の解析モード時において、ＶＣＰ発生回路９３を非活性状態にし、パッド９０へ印加する電圧のレベルを中間電圧ＶＣＰより高くしたり、低くしたりすることで、メモリセルＭＣ内のキャパシタＭＱのリーク特性等を調べる試験が挙げられる。
【００７３】
次に、半導体記憶装置１０００における通常モード時の動作を説明する。
図３は、半導体記憶装置１０００における通常モード時のデータ読出し動作を説明するための動作波形図である。
【００７４】
図３において、＃ＶＢ、＃ＶＣは、ノード＃ＶＢ、＃ＶＣの各々の電圧レベルを示す。通常モード時、ノード＃ＶＢ、＃ＶＣの各々の電圧レベルは、常にＶｃｃ／２に設定される。また、通常モード時、テスト信号ＴＥＳＴは、常にＬレベルに設定される。
【００７５】
図２および図３を用いて、半導体記憶装置１０００における通常モード時のデータ読出し動作を説明する。半導体記憶装置１０００が読出しサイクルになると、時刻ｔ１において、半導体記憶装置１０００への入力アドレスに対応するブロックのビット線ＢＬ，／ＢＬのプリチャージ・イコライズをするためのビット線イコライズ信号ＢＬＥＱＲがＬレベルに設定される。そのため、ビット線ＢＬ，／ＢＬのプリチャージ・イコライズが解除される。同時に、非選択側のブロック（ビット線分離ゲートＢＧＬよりも左側の領域）とセンスアンプ回路ＳＡとを電気的に非接続とするために、ビット線分離ゲートＢＧＬにＬレベルのビット線分離指示信号ＢＬＩＬが入力される。さらに同時に、入力アドレスに対応するデータ線ＩＯ，／ＩＯを選択するために、Ｌレベルのデータ線選択信号／ＩＯＳＥＬがインバータ２３に入力される。そのため、インバータ２３は、Ｈレベルのデータ線選択信号ＩＯＳＥＬを出力する。ＩＯ選択回路６０へＨレベルのデータ線選択信号ＩＯＳＥＬが入力されると、データ線ＧＩＯとデータ線ＩＯとが電気的に接続され、データ線／ＧＩＯとデータ線／ＩＯとが電気的に接続される。
【００７６】
時刻ｔ２において、入力アドレスに対応するワード線ＷＬが活性化されると、メモリセルＭＣ内の電荷がビット線ＢＬに読み出される。時刻ｔ３において、互いに相補なセンスアンプ活性化信号ＳＯＮおよびセンスアンプ活性化信号／ＳＯＰがそれぞれＨおよびＬレベルに設定されると、センスアンプ回路ＳＡが活性化され、ビット線ＢＬとビット線／ＢＬとの微小電位差を増幅し始める。
【００７７】
時刻ｔ４において、コラムデコードイネーブル信号ＣＤＥがパルス状に活性化することにより、列選択線ＣＳＬに対応する入力アドレスに基づいて、アドレス信号Ｙｉ，Ｙｊが共にＨレベルに設定され、列選択線ＣＳＬ上の信号はパルス上に活性化される。同時に、ビット線ＢＬおよび／ＢＬの電圧レベルは、データ線ＩＯおよびデータ線／ＩＯをそれぞれ介して、データ線ＧＩＯおよびデータ線／ＧＩＯにそれぞれ伝達され、プリアンプ回路（図示せず）へ出力される。
【００７８】
時刻ｔ５において、センスアンプ活性化信号ＳＯＮおよびセンスアンプ活性化信号／ＳＯＰがそれぞれＬおよびＨレベルに設定されると、センスアンプ回路ＳＡが非活性状態となる。その後、時刻ｔ６において、ワード線ＷＬが非活性状態となり、時刻ｔ７において、ビット線イコライズ信号ＢＬＥＱＲおよびビット線分離指示信号ＢＬＩＬがＨレベルに設定される。
【００７９】
当該プリアンプ回路では、時刻ｔ４〜時刻ｔ７の間に、データ線ＧＩＯとデータ線／ＧＩＯの電位差が増幅され、時刻ｔ７以降に出力バッファ（図示せず）から外部へメモリセルＭＣのデータが出力される。そして、通常モード時のデータ読出し動作が終了する。
【００８０】
次に、半導体記憶装置１０００におけるテストモード時の動作を説明する。
図４は、半導体記憶装置１０００におけるテストモード時の動作を説明するための動作波形図である。
【００８１】
図２および図４を参照して、半導体記憶装置１０００におけるテストモード時の動作を説明する。時刻ｔ０において、半導体記憶装置１０００が読出し動作（書込み動作でも可）に入る前に、テストモードエントリ動作を行ない半導体記憶装置１０００を通常モードからテストモードに移行させる。半導体記憶装置１０００がテストモードに移行すると、テスト信号ＴＥＳＴはＨレベルに設定される。
【００８２】
その後、ＶＢＬ発生回路８３およびＶＣＰ発生回路９３からの電圧の供給は停止される。そのため、ノード＃ＶＢ，＃ＶＣの電圧レベルは図４に示すように下降する。また、テストモード切替回路５０の動作により、パッド８０とデータ線ＧＩＯとが電気的に接続され、パッド９０とデータ線／ＧＩＯとが電気的に接続される。したがって、データ線ＧＩＯの電圧レベルは、ノード＃ＶＢと同じレベルとなる。同様に、データ線／ＧＩＯの電圧レベルは、ノード＃ＶＣと同じレベルとなる。
【００８３】
時刻ｔ１において、ＩＯ選択回路６０へＨレベルのデータ線選択信号ＩＯＳＥＬが入力されると、データ線ＧＩＯとデータ線ＩＯとが電気的に接続され、データ線／ＧＩＯとデータ線／ＩＯとが電気的に接続される。したがって、データ線ＩＯの電圧レベルは、ノード＃ＶＢと同じレベルとなる。同様に、データ線／ＩＯの電圧レベルは、ノード＃ＶＣと同じレベルとなる。それ以外における、時刻ｔ１〜時刻ｔ３までの半導体記憶装置１０００のテストモード時の動作は、通常モード時の動作と同様なので詳細な説明は繰り返さない。
【００８４】
時刻ｔ４において、コラムデコードイネーブル信号ＣＤＥがＨレベルに設定されると、列選択線ＣＳＬに対応する入力アドレスに基づいて、アドレス信号Ｙｉ，Ｙｊが共にＨレベルに設定され、列選択線ＣＳＬ上の信号はＨレベルに設定される。同時に、ビット線ＢＬとデータ線ＩＯとが電気的に接続され、ビット線／ＢＬとデータ線／ＩＯとが電気的に接続される。
【００８５】
テストモード時では、コラムデコードイネーブル信号ＣＤＥは常にＨレベルを維持するため、列選択線ＣＳＬ上の信号も、活性化されてから半導体記憶装置１０００がテストモードから通常モードに移行するまでＨレベルを維持する。時刻ｔ４からセンスアンプ回路ＳＡが非活性状態になる時刻ｔ５までの期間Ｔ１がセンスアンプＳＡの特性を解析可能な期間（以下においては、センスアンプモニタ期間とも称する）となる。センスアンプモニタ期間におけるセンスアンプ回路ＳＡの特性の解析方法の詳細は後述する。
【００８６】
その後、時刻ｔ６において、ワード線ＷＬが非活性状態となり、時刻ｔ７において、ビット線イコライズ信号ＢＬＥＱＲおよびビット線分離指示信号ＢＬＩＬがＨレベルに設定されると、ビット線ＢＬ，／ＢＬがイコライズされる。
【００８７】
時刻ｔ８において、半導体記憶装置１０００がテストモードから通常モードに移行すると、テスト信号ＴＥＳＴは、ＨレベルからＬレベルに設定される。同時に、テストモード切替回路５０の動作により、パッド８０とデータ線ＧＩＯおよびＮチャネルＭＯＳトランジスタ６０ａとが電気的に非接続とされ、パッド９０とデータ線／ＧＩＯおよびＮチャネルＭＯＳトランジスタ６０ｂとが電気的に非接続とされる。
【００８８】
その後、ＶＢＬ発生回路８３およびＶＣＰ発生回路９３は再び活性化され、ノード＃ＶＢ，＃ＶＣの電圧レベルは、Ｖｃｃ／２に設定される。したがって、プリチャージ／イコライズ回路Ｐ／ＥＲの動作により、ビット線ＢＬ，／ＢＬは電圧Ｖｃｃ／２にプリチャージされ、半導体記憶装置１０００は、通常モード時のスタンバイ状態になる。
【００８９】
次に、センスアンプモニタ期間におけるセンスアンプ回路ＳＡの特性の解析方法について説明する。
【００９０】
図５は、センスアンプモニタ期間におけるセンスアンプ回路ＳＡ内のペアトランジスタとパッド８０、９０との接続状態を示した図である。電源電圧Ｖｃｃ１は、３Ｖの電圧を供給するものとする。
【００９１】
図５を参照して、例えば、ＮチャネルＭＯＳトランジスタＮＱ１の特性を調べる場合、外部からパッド９０へ印加する電圧を０〜３Ｖに変化させる。すなわち、ＮチャネルＭＯＳトランジスタＮＱ１のゲートに与える電圧を０〜３Ｖに変化させた時に生じるＮチャネルＭＯＳトランジスタＮＱ１のドレイン電流をパッド８０側で測定する。ドレイン電流の測定には、内部の電圧を例えば３Ｖまたは０Ｖに設定でき、電流計から外部に向かって流れる放電電流または外部から電流計の内部に向かって流れる充電電流のいずれか一方のみを測定可能な電流計を使用する。
【００９２】
図５の構成においては、パッド８０からＮチャネルＭＯＳトランジスタＮＱ１を介して接地電圧ＧＮＤへ向かって流れる電流が放電電流Ｉｄｉｓとなる。一方、電源電圧Ｖｃｃ１からＰチャネルＭＯＳトランジスタＰＱ１を介してパッド８０へ向かって流れる電流が充電電流Ｉｃｈａとなる。
【００９３】
したがって、パッド８０で計測する電流計の内部電圧を３Ｖに設定し、外部からパッド９０へ印加する電圧を０〜３Ｖに変化させたとき放電電流Ｉｄｉｓを当該電流計で測定するようにすれば、ＮチャネルＭＯＳトランジスタＮＱ１のＩｄ−Ｖｇ（ドレイン電流−ゲート電圧）特性を得ることができる。
【００９４】
図６は、ＮチャネルＭＯＳトランジスタＮＱ１のＩｄ−Ｖｇ特性の一例を示した図である。
【００９５】
再び図５を参照して、同様に、ＰチャネルＭＯＳトランジスタＰＱ１の特性を調べる場合、外部からパッド９０へ印加する電圧を３〜０Ｖに変化させる。すなわち、ＰチャネルＭＯＳトランジスタＰＱ１のゲートに与える電圧を３〜０Ｖに変化させた時に生じるＰチャネルＭＯＳトランジスタＰＱ１のドレイン電流をパッド８０側で測定する。この場合、充電電流Ｉｃｈａを測定することになるので、パッド８０で計測する電流計の内部電圧を０Ｖに設定し、外部からパッド９０へ印加する電圧を３〜０Ｖに変化させたとき放電電流Ｉｃｈａを電流計で測定するようにすれば、ＰチャネルＭＯＳトランジスタのＩｄ−Ｖｇ特性を得ることができる。
【００９６】
また、センスアンプ回路ＳＡ内のＮチャネルＭＯＳトランジスタＮＱ２の特性を調べる場合、外部からパッド８０へ印加する電圧を変化させたときの、パッド９０の電流の変化を上述のように当該電流計で測定すれば、ＮチャネルＭＯＳトランジスタＮＱ１の場合と同様に、ＮチャネルＭＯＳトランジスタＮＱ２のＩｄ−Ｖｇ特性を得ることができる。すなわち、ＮチャネルＭＯＳトランジスタＮＱ２の特性を調べる場合においては、パッド８０とパッド９０において、電圧を印加する側と電流を測定する側をＮチャネルＭＯＳトランジスタＮＱ１の時と反対にすればよい。ＰチャネルＭＯＳトランジスタＰＱ２の特性を調べる場合も同様である。以上の方法により、センスアンプ回路ＳＡ内のトランジスタの特性を調べることが可能となる。したがって、測定したトランジスタの特性が設計値の規格範囲外であれば、不良がセンスアンプ内のどのトランジスタで発生しているかを特定可能となる。
【００９７】
以下に、実際の不良センスアンプを効率良く検出する方法、すなわち、センスアンプの不良解析の効率化を図る方法を説明する。
【００９８】
図１、図２を参照して、まず、全てのメモリセルアレイＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４内の全てのメモリセルに対して、データ書込み読出し試験を行なう。そして、不良メモリセルに対応するアドレス（以下においては、不良アドレスとも称する）を外部の記憶装置等に記憶させておく。次に、不良アドレスを外部記憶装置から半導体記憶装置１０００へ入力させ、半導体記憶装置１０００をテストモードに設定する。そして、センスアンプモニタ期間において、センスアンプ回路ＳＡ内のトランジスタの特性を上述の方法で調べる。このとき、例えば、ＮチャネルＭＯＳトランジスタＮＱ１のＩｄ−Ｖｇ特性とＮチャネルＭＯＳトランジスタＮＱ２のＩｄ−Ｖｇ特性とが大きく異なれば、メモリセルの不良ではなく、センスアンプ回路側の不良であるということが判定できる。
【００９９】
上述と同様な解析方法を、外部記憶装置に記憶された不良アドレスの数だけ繰り返すことで、不良の可能性があるすべてのセンスアンプの不良解析を効率よく行なうことができる。その結果、半導体記憶装置の製造歩留まりの向上を図ることが可能となる。
【０１００】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０１】
【発明の効果】
以上説明したように、本発明の半導体記憶装置は、テストモード時、外部から電気的にコンタクト可能な第１および第２のパッドが、センスアンプ回路内の固定電圧がソースに供給される電界効果型トランジスタのドレインおよびゲートにそれぞれ接続される構成を有する。したがって、第２のパッドに外部から可変電圧を印加して、第１のパッドに流れる電流量を測定することにより、当該電界効果型トランジスタのＩ−Ｖ特性を測定することができる。この結果、センスアンプ回路内のトランジスタの特性の直接測定が可能となるため、センスアンプの不良解析を効率よく行なうことができ、製造歩留まりの向上を図ることが可能となる。
【図面の簡単な説明】
【図１】半導体記憶装置の概略を示したブロック図である。
【図２】センスアンプの特性を解析可能なセンスアンプ解析回路の構成を示す回路図である。
【図３】半導体記憶装置における通常モード時のデータ読出し動作を説明するための動作波形図である。
【図４】半導体記憶装置におけるテストモード時の動作を説明するための動作波形図である。
【図５】センスアンプモニタ期間におけるセンスアンプ回路内のペアトランジスタとパッドとの接続状態を示した図である。
【図６】ＮチャネルＭＯＳトランジスタのＩｄ−Ｖｇ特性の一例を示した図である。
【符号の説明】
ＭＣ  メモリセル、ＭＣＡ１，ＭＣＡ２，ＭＣＡ３，ＭＣＡ４  メモリセルアレイ、ＳＡ１，ＳＡ２  センスアンプ帯、ＳＷＤ１，ＳＷＤ２  サブワード線ドライバ帯、ＩＯ，／ＩＯ  データ線、ＧＩＯ，／ＧＩＯ  データ線、ＶＢＬＣ１，ＶＢＬＣ２，ＶＣＰＣ１，ＶＣＰＣ２  電源配線、１１  アドレスデコード回路、１２，２２  電源供給切替回路、５０  テストモード切替回路、５０ａ，５０ｂ，６０ａ，６０ｂ，ＴＧａ，ＴＧｂ，ＮＱ１，ＮＱ２，ＮＱ３，ＴＸ１，ＴＸ２，ＴＸ３，ＴＸ４  ＮチャネルＭＯＳトランジスタ、ＰＱ１，ＰＱ２，ＰＱ３  ＰチャネルＭＯＳトランジスタ、６０  ＩＯ選択回路、８０，９０  パッド、８３  ＶＢＬ発生回路、９３  ＶＣＰ発生回路、ＢＬ，／ＢＬ  ビット線、ＷＬ  ワード線、ＢＧＲ，ＢＧＬ  ビット線分離ゲート、ＲＷＧ  読出し／書込み回路、ＳＡ  センスアンプ回路、Ｐ／ＥＬ，Ｐ／ＥＲ  プリチャージ／イコライズ回路、１００  センスアンプ解析回路、１０００  半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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