(57)【要約】【課題】回路が誤動作することのないフューズ検出回路を提供する。【解決手段】フューズ取り付け部に取り付けたフューズの溶断状態を判定回路で判定するフューズ検出回路において、判定回路には、ノードＡの電位を入力するトランジスタＰ２，Ｎ２から成るインバータ回路と、ノードＢの電位を入力するトランジスタＰ１，Ｎ１から成るインバータ回路を含む差動型の比較判定回路を使用し、基準抵抗と溶断後のフューズの抵抗値との差に基づいて、制御信号を”Ｌ”レベルから”Ｈ”レベルに変化させた時のノードＢの電位を検出する。【選択図】図１
2004342729.tif 000002
【特許請求の範囲】
【請求項１】
電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、
前記ノードＡに一端ａが接続され、他端ｂが第１のＮＭＯＳトランジスタ（Ｎ４）のドレインに接続されたヒューズ取り付け部と、
前記他端ｂと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ４）と、
前記電源電位と出力ノードＢとの間にソース及びドレインが接続され、ゲートに前記制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、
前記ノードＢに一端が接続され、他端が第２のＮＭＯＳトランジスタ（Ｎ５）のドレインに接続された基準抵抗と、
前記基準抵抗の他端と接地電位との間にドレイン及びソースが接続され、ゲートに制御信号が接続された第２のＮＭＯＳトランジスタ（Ｎ５）と、
前記電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されて前記ノードＡに接続された第１のインバータ回路と、
前記電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて前記ノードＢに接続された第２のインバータ回路と、
前記ノードＣと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第３のＮＭＯＳトランジスタ（Ｎ３）と、
を備え、前記制御信号を初期状態において所定レベルに設定することにより前記ノードＡ，Ｂをプリチャージし、その後前記制御信号のレベルを変化させた時の前記ノードＢの電位レベルにより、前記フューズ取り付け部に取り付けられたフューズの溶断状態を検出することを特徴とするフューズ検出回路。
【請求項２】
前記フューズ取り付け部の端子ｂと前記第１のＮＭＯＳトランジスタ（Ｎ４）との間にＮＭＯＳトランジスタ（Ｎ６）を、また、前記基準抵抗の他端と第２のＮＭＯＳトランジスタの間にＮＭＯＳトランジスタ（Ｎ７）とを更に設け、これらのトランジスタＮ６及びＮ７のゲート電位を前記ノードＡ，Ｂの電位に基づいて制御することを特徴とする請求項１記載のフューズ検出回路。
【請求項３】
電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、
前記電源電位とノードＢとの間にソース及びドレインが接続され、ゲートに前記制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、
前記電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて出力ノードＢに接続された第１のインバータ回路と、
前記電源電位と前記ノードＤとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されて前記ノードＡに接続された第２のインバータ回路と、
前記ノードＣに一端ａを接続し、他端ｂをノードＥに接続したフューズ取り付け部と、
前記ノードＤに一端を接続し、他端をノードＥに接続した基準抵抗と、
前記ノードＥと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ３）と、
を備え、前記制御信号を初期状態において所定レベルに設定することにより前記ノードＡ，Ｂをプリチャージし、その後前記制御信号のレベルを変化させた時の前記ノードＢの電位レベルにより、前記フューズ取り付け部に取り付けられたフューズの溶断状態を検出することを特徴とするフューズ検出回路。
【請求項４】
前記基準抵抗の抵抗値は、前記フューズ取り付け部に取り付けられたフューズの未切断時の抵抗値の２倍以上としたことを特徴とする請求項１〜３のいずれか１項記載のフューズ検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置、特にフューズ検出回路に関する。
【０００２】
【従来の技術】
一般に、フューズ検出回路においては、導電体で構成されたフューズを用いて、レーザーにて切断するか否で状態を記憶し検出回路で記憶状態を読み出す方法が用いられている。フューズの寸法はレーザー装置の精度で決定され、安定した高い歩留りを実現するために１００％切断可能な設定（実績のある寸法）にする傾向にある。
【０００３】
【発明が解決しようとする課題】
しかしながら、前述の寸法の決定の方法では、レーザー装置の能力を１００％引出せていないという問題点があり、また、レーザー装置能力に合わせて寸法を設定した場合、プロセスのバラツキにより一部分だけ溶断され場合があるため、従来の検出回路では開放とも短絡とも検出されず、論理出力が不定となり回路が誤動作するといった問題があった。
【０００４】
類似の課題に関連するその他の従来技術として、以下の様な文献がある。
【特許文献１】
特開２００１−１３２２４号公報
【特許文献２】
特開１０−６２４７７号公報
【０００５】
この発明は、前記従来の問題点を解決し、回路が誤動作することのないフューズ検出回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決する為に、本発明の第１の観点においては、電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、ノードＡに一端ａが接続され、他端ｂが第１のＮＭＯＳトランジスタ（Ｎ４）のドレインに接続されたヒューズ取り付け部と、他端ｂと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ４）と、電源電位と出力ノードＢとの間にソース及びドレインが接続され、ゲートに前記制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、ノードＢに一端が接続され、他端が第２のＮＭＯＳトランジスタ（Ｎ５）のドレインに接続された基準抵抗と、基準抵抗の他端と接地電位との間にドレイン及びソースが接続され、ゲートに制御信号が接続された第２のＮＭＯＳトランジスタ（Ｎ５）と、電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されて前記ノードＡに接続された第１のインバータ回路と、電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて前記ノードＢに接続された第２のインバータ回路と、ノードＣと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第３のＮＭＯＳトランジスタ（Ｎ３）と、を備え、制御信号を初期状態において所定レベルに設定することによりノードＡ，Ｂをプリチャージし、その後前記制御信号のレベルを変化させた時の前記ノードＢの電位レベルにより、フューズ取り付け部に取り付けられたフューズの溶断状態を検出するフューズ検出回路が提供される。
【０００７】
この構成の回路によれば、フューズ切断の有無を基準抵抗と比較することによって、フューズが一部分だけ溶断された場合でもフューズ切断を判定することが可能となる。従って、レーザー装置能力限界近辺のフューズ寸法を使用できフューズ面積を縮小できる。
【０００８】
また、本発明の第２の観点によれば、前述のフューズ取り付け部の端子ｂと第１のＮＭＯＳトランジスタ（Ｎ４）との間にＮＭＯＳトランジスタ（Ｎ６）を、また、基準抵抗の他端と第２のＮＭＯＳトランジスタの間にＮＭＯＳトランジスタ（Ｎ７）とを更に設け、これらのトランジスタＮ６及びＮ７のゲート電位をノードＡ，Ｂの電位に基づいて制御するフューズ検出回が提供される。
【０００９】
この構成の回路によれば、フューズの溶断判定後トランジスタＮ６、Ｎ７がオフするので抵抗素子部や未切断フューズ部での貫通電流を無くすことが可能となる。
【００１０】
更に、本発明の第３の観点によれば、電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、電源電位とノードＢとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて出力ノードＢに接続された第１のインバータ回路と、電源電位と前記ノードＤとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されてノードＡに接続された第２のインバータ回路と、ノードＣに一端ａを接続し、他端ｂをノードＥに接続したフューズ取り付け部と、ノードＤに一端を接続し、他端をノードＥに接続した基準抵抗と、ノードＥと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ３）とを備え、制御信号を初期状態において所定レベルに設定することによりノードＡ，Ｂをプリチャージし、その後制御信号のレベルを変化させた時のノードＢの電位レベルにより、フューズ取り付け部に取り付けられたフューズの溶断状態を検出するフューズ検出回路が提供される。
【００１１】
この構成の回路によれば、例えば電源電圧ＶＣＣが１．０Ｖなどの低電圧でも正常動作するという効果が得られる。又、より少ない素子数で構成できる為、レイアウト面積を縮小出来るという効果が得られる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１３】
［第１の実施の形態］
図１はこの発明の第１の実施の形態を示すフューズ検出回路の回路図であって、フューズ素子（フューズ１）と基準となる抵抗素子（抵抗１）とＰＭＯＳトランジスタ（Ｐ１−Ｐ４）とＮＭＯＳトランジスタ（Ｎ１−Ｎ５）とＣＭＯＳインバータ（ＩＮＶ１）からなる。
【００１４】
フューズ１の一方の端子ｂはトランジスタＮ４の一ドレインに接続され、フューズ１の他方の端子ａはトランジスタＮ１のドレインとトランジスタＰ１のドレインとトランジスタＰ３のドレイン、即ち、ノードＡに接続される。
【００１５】
トランジスタＮ４のソースは基準電位（例えば接地電位）ＧＮＤに接続され、トランジスタＮ１のソースは、トランジスタＮ３のドレイン（ノードＣ）に接続され、トランジスタＰ１とトランジスタＰ３のソースは電源電圧ＶＣＣに接続され、トランジスタＮ３のソースは基準電位ＧＮＤに接続される。
【００１６】
抵抗１の一方の端子はトランジスタＮ５のドレインに接続され、抵抗１の他方は、トランジスタＮ２のドレインとトランジスタＰ２のドレインとトランジスタＰ４のドレイン、即ちノードＢに接続され、また、信号出力用インバータＩＮＶ１のゲートにも接続される。
【００１７】
トランジスタＮ５のソースは基準電位ＧＮＤに接続され、トランジスタＮ２のソースは、トランジスタＮ３のドレインに接続され、トランジスタＰ２とトランジスタＰ４のソースは電源電圧ＶＣＣに接続される。
【００１８】
また、トランジスタＮ１、Ｐ１のゲートは共通にノードＢに接続され、トランジスタＮ２、Ｐ２のゲートは共通にノードＡに接続される。このトランジスタＮ１，Ｐ１はインバータ回路（第２のインバータ回路）を構成し、トランジスタＮ２，Ｐ２もインバータ回路（第１のインバータ回路）を構成している。トランジスタＰ３とＰ４とトランジスタＮ３とＮ４とＮ５のゲートは、信号１に接続される。
【００１９】
更にＩＮＶ１のゲートはノードＢに接続され出力信号ＯＵＴが出力される。また、抵抗１の抵抗値はフューズ１の未切断時の抵抗値以上ものが使用されている。
【００２０】
出力ＯＵＴの電位レベルが”Ｌ”レベル（例えば接地電位）時フューズ未切断とし、”Ｈ”レベル（例えば電源電位）時フューズ切断と判定すると定義する。
【００２１】
初期化状態、即ち信号１の電位レベルが”Ｌ”レベルの場合、トランジスタＰ３及びＰ４がオンし、トランジスタＮ３、Ｎ４、Ｎ５はオフする。この時ＣＭＯＳインバータＩＮＶ１の入力レベルは”Ｈ”レベルとなりインバータＩＮＶ１のレベルは”Ｌ”レベルとなっており初期化時はフューズ未切断の設定となっている。
【００２２】
次に、信号１の電位レベルが”Ｌ”レベルから”Ｈ”レベルへ遷移すると、トランジスタＰ３及びＰ４がオフし、トランジスタＮ３、Ｎ４、Ｎ５がオンしフューズの状態を判定する。フューズ１が切断されている場合、（フューズ１部の抵抗）＞（抵抗１の抵抗）という関係になり、前述の第１のインバータ回路の入力であるノードＡの電位が”Ｈ”レベル、その出力であるノードＢの電位が”Ｌ”レベルとなるので、インバータＩＮＶ１のゲート電位レベルは”Ｈ”レベルから”Ｌ”レベルへ遷移し、出力ＯＵＴは”Ｌ”レベルから”Ｈ”レベルへ遷移しフューズ１は切断していると判定される。
【００２３】
一方、フューズ１が未切断の場合は（フューズ１部の抵抗）＜（抵抗１の抵抗）という関係になり、前述の第１のインバータ回路の入力であるノードＡの電位が”Ｌ”レベル、その出力であるノードＢの電位が”Ｈ”レベルとなるので、インバータＩＮＶ１の入力レベルは”Ｈ”レベルを維持し、出力レベルは”Ｌ”レベルとなるのでフューズ１は未切断であるという判定になる。
【００２４】
以上のように第１の実施の形態によれば、フューズ切断の有無を基準抵抗と比較することによって、フューズが一部分だけ溶断された場合でもフューズ切断を判定することが可能となる。従って、レーザー装置能力限界近辺のフューズ寸法を使用できフューズ面積を縮小できる効果がある。
【００２５】
［第２の実施の形態］
図２はこの発明の第２の実施の形態を示す回路図であって、フューズ素子（フューズ１）と基準となる抵抗素子（抵抗１）とＰＭＯＳトランジスタ（Ｐ１−Ｐ４）とＮＭＯＳトランジスタ（Ｎ１−Ｎ７）とＣＭＯＳインバータ（ＩＮＶ１，２）とＣＭＯＳ  ＮＯＲゲート（ＮＯＲ１）からなる。
【００２６】
フューズ１の一方の端子ｂはトランジスタＮ６のドレインに接続され、フューズ１の他方の端子ａはトランジスタＮ１のドレインとトランジスタＰ１のドレインとトランジスタＰ３のドレイン、即ちノードＡに接続される。
【００２７】
トランジスタＮ６のソースはトランジスタＮ４のドレインに接続され、トランジスタＮ４のソースは基準電位ＧＮＤに接続される。また、トランジスタＮ１のソースは、トランジスタＮ３のドレイン（ノードＣ）に接続され、トランジスタＰ１とＰ３のソースは電源電圧ＶＣＣに接続され、トランジスタＮ３のソースは基準電位ＧＮＤに接続される。
【００２８】
抵抗１の一方の端子はトランジスタＮ７のドレインに接続され、抵抗１の他方の端子は、トランジスタＮ２のドレインとトランジスタＰ２、Ｐ４のドレイン、即ちノードＢに接続される。
【００２９】
トランジスタＮ７のソースはトランジスタＮ５のドレインに接続され、トランジスタＮ５のソースは基準電位ＧＮＤに接続される。トランジスタＮ２のソースは、トランジスタＮ３のドレイン（ノードＣ）に接続され、トランジスタＰ２、Ｐ４のソースは電源電圧ＶＣＣに接続される。
【００３０】
また、トランジスタＮ１，Ｐ１のゲートは、前記ノードＢに接続され、トランジスタＮ２，Ｐ２のゲートは、前記ノードＡに接続される。このトランジスタＮ１，Ｐ１はインバータ回路（第２のインバータ回路）を構成し、トランジスタＮ２，Ｐ２はインバータ回路（第１のインバータ回路）を構成する。トランジスタＰ３、Ｐ４とトランジスタＮ３、Ｎ４、Ｎ５のゲートは、信号１に接続される。
【００３１】
更に前記ノードＢはインバータＩＮＶ１のゲートに接続され、端子ＯＵＴから出力信号が取り出される。また、ノードＡはインバータＩＮＶ２のゲートに接続され、出力端子ＯＵＴｂから出力信号が取り出される。
【００３２】
ＣＭＯＳ  ＮＯＲゲートＮＯＲ１の２つの入力にはインバータＩＮＶ１とインバータＩＮＶ２の出力ＯＵＴ／ＯＵＴｂがそれぞれ接続されており、ＮＯＲゲートＮＯＲ１の出力は、トランジスタＮ６、Ｎ７のゲートに接続される。また、抵抗１の抵抗値はフューズ１未切断時の抵抗値以上ものが使用されている。
【００３３】
先ず、出力ＯＵＴのレベルが”Ｌ”レベル（例えば接地電位）時にフューズ未切断とし、”Ｈ”レベル（例えば外部電源電位）時にフューズ切断と判定するものとする。初期状態、即ち信号１のレベルが”Ｌ”レベルの場合、トランジスタＰ３、Ｐ４がオンし、トランジスタＮ３、Ｎ４、Ｎ５はオフする。この時ＣＭＯＳインバータＩＮＶ１、ＩＮＶ２のそれぞれのゲートレベルは共に”Ｈ”レベルとなり、それぞれの出力ＯＵＴ及びＯＵＴｂのレベルは共に”Ｌ”レベルとなっている。従って、ＮＯＲゲートの出力レベルは”Ｈ”レベルとなっておりトランジスタＮ６、Ｎ７はオン状態にある。
【００３４】
次に、信号１のレベルが”Ｌ”レベルから”Ｈ”レベルへ遷移すると、トランジスタＰ３、Ｐ４がオフし、トランジスタＮ３、Ｎ４、Ｎ５がオンしフューズの状態を判定する。
【００３５】
フューズ１が切断されている場合、（フューズ１部の抵抗）＞（抵抗１の抵抗）という関係になり、前述の第１のインバータ回路の入力であるノードＡの電位が”Ｈ”レベル、その出力であるノードＢの電位が”Ｌ”レベルとなるため、インバータＩＮＶ１のゲートレベルは”Ｈ”レベルから”Ｌ”レベルへ遷移し、出力ＯＵＴのレベルは”Ｈ”レベルと遷移しフューズ１が切断していると判定される。また、インバータＩＮＶ２のゲートレベルは”Ｈ”レベルを維持するので、出力ＯＵＴｂのレベルは”Ｌ”レベルを維持する。
【００３６】
一方、フューズ１が未切断の場合は（フューズ１部の抵抗）＜（抵抗１の抵抗）という関係になり、前述の第１のインバータ回路の入力であるノードＡの電位が”Ｌ”レベル、その出力であるノードＢの電位が”Ｈ”レベルとなるため、インバータＩＮＶ１のゲートレベルは”Ｈ”レベルを維持しているので、出力ＯＵＴは”Ｌ”レベルを維持し、フューズ１は未切断であると判定される。この時、インバータＩＮＶ２のゲートレベルは”Ｌ”レベルへ遷移し、出力ＯＵＴｂは”Ｈ”レベルへ遷移する。
【００３７】
出力ＯＵＴ又は出力ＯＵＴｂの一方の電位レベルが”Ｈ”レベルに遷移すると、ＮＯＲゲートＮＯＲ１の出力の電位レベルは、”Ｈ”レベルから”Ｌ”レベルへ遷移しトランジスタＮ６とトランジスタＮ７がオフする。
【００３８】
以上のように第１の実施の形態ではフューズ判定後の状態において基準部（抵抗素子部）や未切断フューズ部で貫通電流が発生していたが、第２の実施の形態によればフューズの溶断判定後トランジスタＮ６、Ｎ７がオフすることにより抵抗素子部や未切断フューズ部での貫通電流を無くすという効果が得られる。
【００３９】
［第３の実施の形態］
図３はこの発明の第３の実施の形態を示す回路図であって、フューズ素子（フューズ１）と基準となる抵抗素子（抵抗１）とＰＭＯＳトランジスタ（Ｐ１−Ｐ４）とＮＭＯＳトランジスタ（Ｎ１−Ｎ３）とＣＭＯＳインバータ（ＩＮＶ１）からなる。
【００４０】
フューズ１の一方の端子ａはトランジスタＮ１のソース（ノードＣ）に接続され、フューズ１の他方の端子ｂはトランジスタＮ３のドレイン（ノードＥ）に接続される。トランジスタＮ１のドレインはトランジスタＰ１とＰ３のドレイン、即ちノードＡに接続され、トランジスタＮ３のソースは基準電位ＧＮＤに接続され、トランジスタＰ１とＰ３のソースは電源電圧ＶＣＣに接続される。
【００４１】
抵抗１の一方の端子はトランジスタＮ２のソース（ノードＤ）に接続され、抵抗１の他方の端子は前記ノードＥに接続され、トランジスタＮ２のドレインはトランジスタＰ２とＰ４のドレイン、即ちノードＢに接続され、トランジスタＰ２とトランジスタＰ４のソースは電源電圧ＶＣＣに接続される。
【００４２】
また、トランジスタＮ１、Ｐ１のゲートは、ノードＢ接続されて第１のインバータ回路を構成し、トランジスタＮ２、Ｐ２のゲートは、ノードＡに接続されて第２のインバータ回路を構成する。トランジスタＰ３とＰ４とＮ３のゲートは、信号１に接続される。
【００４３】
更にノードＢはインバータＩＮＶ１のゲートに接続され、その出力が出力端子ＯＵＴに接続される。また、抵抗１の抵抗値はフューズ１未切断時の抵抗値以上のものが使用されている。
【００４４】
まず、出力ＯＵＴの電位レベルが”Ｌ”レベル（例えば接地電位）時にフューズ未切断とし、出力ＯＵＴの電位レベルが”Ｈ”（例えば外部電源電位）レベル時にフューズ切断と判定するものとする。初期化状態、即ち信号１の電位レベルが”Ｌ”レベルの場合、トランジスタＰ３及びＰ４がオンし、トランジスタＮ３はオフする。その状態でインバータＩＮＶ１のゲート電位レベルは”Ｈ”レベルとなりインバータＩＮＶ１の出力ＯＵＴは”Ｌ”レベルとなっており初期化時はフューズ未切断の設定となっている。
【００４５】
次に、信号１の電位レベルが”Ｈ”レベルへ遷移すると、トランジスタＰ３及びＰ４がオフしトランジスタＮ３がオンしフューズの状態を判定する。
【００４６】
フューズ１が切断されている場合、（フューズ１部の抵抗）＞（抵抗１の抵抗）という関係になり、前述の第２のインバータ回路の入力であるノードＡの電位が”Ｈ”レベル、その出力であるノードＢの電位が”Ｌ”レベルとなるので、インバータＩＮＶ１のゲート電位レベルが”Ｌ”レベルへ、出力ＯＵＴの電位レベルは”Ｈ”レベルへと遷移しフューズ１が切断していると判定される。
【００４７】
一方、フューズ１が未切断の場合は（フューズ１部の抵抗）＜（抵抗１の抵抗）という関係になり、前述の第２のインバータ回路の入力であるノードＡの電位が”Ｌ”レベル、その出力であるノードＢの電位が”Ｈ”レベルとなるので、インバータＩＮＶ１のゲート電位レベルは”Ｈ”レベルを維持し、出力ＯＵＴの電位レベルは”Ｌ”レベルを維持しフューズ１は未切断であるという判定になる。
【００４８】
例えば電源電圧ＶＣＣが１．０Ｖなどの低電圧の場合、第１または第２の実施の形態では、判定回路で使用しているアンプの応答速度が低下し、アンプが応答する前に抵抗素子抵抗１や未切断フューズ１を介してノードＡとノードＢのそれぞれの電荷が放電され、ノードＡとノードＢとの電位差が小さくなり、判定に時間を要するため、電源投入シーケンスで定められている時間内には正常判断出来なくなる。しかしながら、第３の実施の形態のようなアンプ部とフューズ部と基準部（抵抗素子部）を一体化することによって、先のような問題を回避することが可能となり例えば電源電圧ＶＣＣが１．０Ｖなどの低電圧でも正常動作するという効果が得られる。
【００４９】
［第４の実施の形態］
第４の実施の形態においては、第１〜第３の実施の形態におけるフューズ判定回路の基準抵抗（抵抗１）を未切断フューズ部の抵抗の２倍以上に設定する。その他の構成は第１から第３の実施の形態と同様である。
【００５０】
まず、比較回路を効率よく動作させるためには基準値（基準抵抗）から比較する値の差が大きくなる程、安定に且つ高速に動作する。仮にフューズ判定回路における前記基準抵抗（抵抗１）を未切断フューズ部の抵抗と同じに設定すると、フューズ未切断の場合において比較回路は正常に動作しないのは言うまでもない。トランジスタの性能にもよるが、フューズ判定回路における基準抵抗（抵抗１）を未切断フューズ部の抵抗の２倍以上に設定することによって安定した比較回路を実現できる。その他の動作は第１から第３の実施の形態と同様である。
【００５１】
本実施の形態においては、フューズの切断、未切断の判定を安定して得ることが出来るという効果の他に、特に低電圧時においてフューズ判定回路の応答速度の低下を抑制できるという効果が得られる。
【００５２】
【発明の効果】
以上詳細に説明したように、請求項１に記載の発明によれば、電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、前記ノードＡに一端ａが接続され、他端ｂが第１のＮＭＯＳトランジスタ（Ｎ４）のドレインに接続されたヒューズ取り付け部と、前記他端ｂと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ４）と、前記電源電位と出力ノードＢとの間にソース及びドレインが接続され、ゲートに前記制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、前記ノードＢに一端が接続され、他端が第２のＮＭＯＳトランジスタ（Ｎ５）のドレインに接続された基準抵抗と、前記基準抵抗の他端と接地電位との間にドレイン及びソースが接続され、ゲートに制御信号が接続された第２のＮＭＯＳトランジスタ（Ｎ５）と、前記電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されて前記ノードＡに接続された第１のインバータ回路と、前記電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて前記ノードＢに接続された第２のインバータ回路と、前記ノードＣと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第３のＮＭＯＳトランジスタ（Ｎ３）と、を備え、前記制御信号を初期状態において所定レベルに設定することにより前記ノードＡ，Ｂをプリチャージし、その後前記制御信号のレベルを変化させた時の前記ノードＢの電位レベルにより、前記フューズ取り付け部に取り付けられたフューズの溶断状態を検出する構成としたので、フューズが一部分だけ溶断された場合でもフューズ切断を判定することが可能となる。従って、レーザー装置能力限界近辺のフューズ寸法を使用できフューズ面積を縮小できる。
【００５３】
また、請求項２に記載の発明によれば、請求項１記載の発明において、前記フューズ取り付け部の端子ｂと前記第１のＮＭＯＳトランジスタ（Ｎ４）との間にＮＭＯＳトランジスタ（Ｎ６）を、また、前記基準抵抗の他端と第２のＮＭＯＳトランジスタの間にＮＭＯＳトランジスタ（Ｎ７）とを更に設け、これらのトランジスタＮ６及びＮ７のゲート電位を前記ノードＡ，Ｂの電位に基づいて制御する構成としたので、フューズの溶断判定後トランジスタＮ６、Ｎ７がオフすることにより抵抗素子部や未切断フューズ部での貫通電流を無くすことができる。
【００５４】
更に、請求項３に記載の発明によれば、電源電位とノードＡとの間にソース及びドレインが接続され、ゲートに制御信号が接続された第１のＰＭＯＳトランジスタ（Ｐ３）と、前記電源電位とノードＢとの間にソース及びドレインが接続され、ゲートに前記制御信号が接続された第２のＰＭＯＳトランジスタ（Ｐ４）と、前記電源電位とノードＣとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ１）及びＮＭＯＳトランジスタ（Ｎ１）により構成され、そのゲートが共通接続されて出力ノードＢに接続された第１のインバータ回路と、前記電源電位と前記ノードＤとの間に直列接続されたＰＭＯＳトランジスタ（Ｐ２）及びＮＭＯＳトランジスタ（Ｎ２）により構成され、そのゲートが共通接続されて前記ノードＡに接続された第２のインバータ回路と、前記ノードＣに一端ａを接続し、他端ｂをノードＥに接続したフューズ取り付け部と、前記ノードＤに一端を接続し、他端をノードＥに接続した基準抵抗と、前記ノードＥと接地電位との間にドレイン及びソースが接続され、ゲートに前記制御信号が接続された第１のＮＭＯＳトランジスタ（Ｎ３）と、を備え、前記制御信号を初期状態において所定レベルに設定することにより前記ノードＡ，Ｂをプリチャージし、その後前記制御信号のレベルを変化させた時の前記ノードＢの電位レベルにより、前記フューズ取り付け部に取り付けられたフューズの溶断状態を検出する構成としたので、例えば電源電圧ＶＣＣが１．０Ｖなどの低電圧でも正常動作するという効果が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態における回路図である。
【図２】この発明の第２の実施の形態における回路図である。
【図３】この発明の第３の実施の形態における回路図である。
【符号の説明】
Ｐ１，Ｐ２，Ｐ３，Ｐ４      ＰＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７  ＮＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２      ＣＭＯＳインバータ
ＮＯＲ１      ＣＭＯＳＮＯＲゲート
【図１】
2004342729.tif 000003
【図２】
2004342729.tif 000004
【図３】
2004342729.tif 000005