(57)【要約】【課題】安価で簡素な構成で、メモリからシリアル入力端子を有する装置へのデータ転送を実現するデータ転送技術を提供する。【解決手段】それぞれが複数のデータをパラレル形式で格納するアドレスが複数設定されているメモリと、複数の出力端子と、を備えたデータ出力装置である。このデータ出力装置は、入力されたアドレス指定信号に対応して、その出力端子からアドレス単位でデータをパラレル出力可能とされており、メモリには、所定の装置に対してシリアルデータ形式で入力されることが要求される複数のデータからなる第１の出力データが格納されている。第１の出力データに属する前記複数のデータのそれぞれは、一つのアドレスに対して一つ配置され、前記複数の出力端子のうちの一つの出力端子から当該複数のデータがシリアルデータ列として順次出力可能に配列される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
それぞれが複数のデータをパラレル形式で格納するアドレスが複数設定されているととともに、複数の出力端子を有してこれらの出力端子から前記アドレス単位でデータをパラレル出力可能とされたメモリであって、
前記メモリには、所定の装置に対してシリアルデータ形式で入力されることが要求される複数のデータからなる第１の出力データが格納されており、当該第１の出力データに属する前記複数のデータのそれぞれは、一つのアドレスに対して一つ配置され、前記複数の出力端子の一つからシリアルデータ列として順次出力可能に配列されていることを特徴とするメモリ。
【請求項２】
前記メモリは、前記出力端子として出力端子Ｏ０〜Ｏｐ（ｐは自然数）を有し、かつ、前記アドレスとしてアドレスＡ０〜Ａｑ（ｑは自然数）を有するとともに、当該アドレスは、それぞれデータＤ０〜Ｄｒ（ｒは自然数）が格納可能で、前記メモリのｉ番目の前記出力端子Ｏｉ（０≦ｉ≦ｐ）からは、各アドレス内のｉ番目のデータＤｉが出力されるものであり、
前記第１の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｋ（０≦ｋ≦ｐ）として、アドレス内のｋ番目のデータＤｋに配列されていることを特徴とする請求項１記載のメモリ。
【請求項３】
カウンタからの出力を受ける入力端子を有し、当該カウンタから入力された信号に対応したアドレス内のデータを前記複数の出力端子からパラレル出力するように構成された請求項１又は２記載のメモリ。
【請求項４】
前記メモリは、不揮発性で書き換え可能なものであることを特徴とする請求項１〜３のいずれかに記載のメモリ。
【請求項５】
それぞれが複数のデータをパラレル形式で格納するアドレスが複数設定されているメモリと、複数の出力端子と、を備えたデータ出力装置であって、当該データ出力装置は、入力されたアドレス指定信号に対応して、前記出力端子から前記アドレス単位でデータをパラレル出力可能とされており、
前記メモリには、所定の装置に対してシリアルデータ形式で入力されることが要求される複数のデータからなる第１の出力データが格納されており、当該第１の出力データに属する前記複数のデータのそれぞれは、一つのアドレスに対して一つ配置され、前記複数の出力端子のうちの一つからシリアルデータ列として順次出力可能に配列されていることを特徴とするデータ出力装置。
【請求項６】
前記出力端子として出力端子Ｏ０〜Ｏｐ（ｐは自然数）を有し、かつ、前記アドレスとしてアドレスＡ０〜Ａｑ（ｑは自然数）を有するとともに、当該アドレスは、それぞれデータＤ０〜Ｄｒ（ｒは自然数）が格納可能で、前記メモリのｉ番目の前記出力端子Ｏｉ（０≦ｉ≦ｐ）からは、各アドレスにおけるｉ番目のデータＤｉが出力されるものであり、
前記第１の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｋ（０≦ｋ≦ｐ）として、アドレス内のｋ番目のデータＤｋに配列されていることを特徴とする請求項５記載のデータ出力装置。
【請求項７】
所定のクロック信号が入力されるとともにこのクロック信号に従ってアドレス指定信号を供給するカウンタを更に備えたことを特徴とする請求項５又は６記載のデータ出力装置。
【請求項８】
前記カウンタからは、前記アドレス指定信号と前記クロック信号とがそれぞれ供給され、
データ出力装置からは、前記一つの出力端子からの出力データと前記クロック信号とがそれぞれ出力されることを特徴とする請求項７記載のデータ出力装置。
【請求項９】
前記メモリには、複数のデータからなる第２の出力データが記録されており、当該第２の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｍ（０≦ｍ≦ｐ）として、アドレス内のｍ番目のデータに配列されており、
前記出力端子Ｏｍからの出力に応じて、前記データ出力装置から出力されるクロック信号の制御を行うクロック制御部を更に有することを特徴とする請求項８記載のデータ出力装置。
【請求項１０】
前記メモリには、複数のデータからなる第２の出力データが記録されており、当該第２の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｍ（０≦ｍ≦ｐ）として、アドレス内のｍ番目のデータに配列されており、
前記カウンタは、その入力に応じてカウンタからの出力をリセットするためのリセット入力端子を有し、当該リセット入力端子は、前記出力端子Ｏｍからの出力を受けることが可能で、これにより、前記出力端子Ｏｍの値によって、前記カウンタからのアドレス指定信号のリセットが可能となっていることを特徴とする請求項８記載のデータ出力装置。
【請求項１１】
前記メモリには、複数のデータからなる第２の出力データが記録されており、当該第２の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｍ（０≦ｍ≦ｐ）として、アドレス内のｍ番目のデータに配列されており、
前記第１の出力データと、前記第２の出力データと、外部入力と、がそれぞれ入力されるデータセレクタを更に有し、当該データセレクタは、前記第２の出力データからの信号に応じて、前記第１の出力データと前記外部入力とのいずれか一方を選択して出力することを特徴とする請求項８記載のデータ出力装置。
【請求項１２】
前記カウンタからのアドレス指定信号に加えて、アドレス指定補助信号が更に入力され、
前記アドレス指定信号と前記アドレス指定補助信号とに基づいて前記メモリに対してアドレス指定が行われることを特徴とする請求項８記載のデータ出力装置。
【請求項１３】
前記メモリは、不揮発性で書き換え可能なものであることを特徴とする請求項５〜１０のいずれかに記載のデータ出力装置。
【請求項１４】
前記メモリの書き換え手段を更に有することを特徴とする請求項１３記載のデータ出力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ等からデータを出力する技術に関し、例えば、複数の出力端子を備えたメモリの少なくとも一つの出力端子からデータをシリアル転送する技術に関する。
【０００２】
【従来の技術】
従来、ＲＡＭやＲＯＭ等のメモリからのデータ出力形式として、パラレル形式とシリアル形式とが知られている。
【０００３】
パラレル形式を採用した場合のメリットとしては、データ転送速度が向上することが挙げられる。８ビットのパラレル出力を行うメモリから１６ビットのデータを送信する場合、一度に８ビットのデータを転送することができ、最短２クロックで上記１６ビットのデータ転送を完了することができる。一方、シリアル出力の場合、一度に１ビットしかデータを転送できないので、１６ビットのデータ転送には、最短でも１６クロックを要する。従って、転送速度を向上させる観点から、通常はデータをパラレル形式で転送する。
【０００４】
一方、制御、設定に多くのデータ量を必要とするＬＳＩでは、その入力をシリアル形式とすることが求められることが多い。また機器間のデータ転送において特に短い転送時間を要求されない場合には、接続ケーブルが簡単になり、コスト上のメリットもあるため、シリアル形式のデータ転送が一般的である。このため、従来は、図６に示されるように、ＲＡＭ等からのパラレルデータを一旦パラレル−シリアル変換ＩＣのパラレル端子に入力してパラレル−シリアル変換して直列出力端子から直列データとして出力していた。
【０００５】
このようなパラレル−シリアル変換回路の一例を図６に示す。図６は、例えば７４ＨＣ１６５のような８ビットのパラレル−シリアル変換用ＩＣ４０，４１，４２を用いたパラレル−シリアル変換回路の一例である。この例においては、並列データをパラレル−シリアル変換用ＩＣの並列入力に入力し、直列出力端子から直列データを出力している。
【０００６】
【発明が解決しようする課題】
この手法では、直列データ数が多い場合には、パラレル−シリアル変換ＩＣ数を増加する必要があり、かつ、データの本数に従ってこの図の回路を複数用意しなければならない。即ち、この例のように８ビットのパラレル−シリアル変換ＩＣを用いた場合、直列データ数がｋ、データ列数がｍの場合、必要となるパラレル−シリアル変換ＩＣの数Ｎは、Ｎ＝［ｋ／８］＊ｍとなる（ただし、［Ｘ］は、Ｘ以上の最小整数を表すものとする）。従って、直列データ数が増加するとパラレル−シリアル変換ＩＣをも増やす必要があり、コスト面で不利である。
【０００７】
また、上述のようなパラレルーシリアル変換を行う例において、メモリから出力するデータの一部を、例えば機器の外部信号に従って変えなければならない場合、パラレル−シリアル変換ＩＣの並列入力前に複数入力複数出力のマルチプレクサが必要となるのでコスト面で不利である。また、並列入力の一部分を外部信号に接続するようハードウェア回路構成をとることが必要となるが、この場合、各種仕様が完全に決定した後でなければハードウェアを設計することができないという難点がある。従って、製品の仕様毎に新たに接続図を設計し、プリント基板を製造する必要がある。また、製品毎にプリント基板の大きさが変わるおそれもあり、その度に設計をやり直さなければならなくなる。
【０００８】
また、一旦設計が完了した後に仕様変更になった場合には、回路部品数の増加などが必要になったり、新たにプリント基板の設計も含めた再設計が必要になるなど、仕様変更に対する回路の柔軟性が非常に低いという難点があった。
【０００９】
従って、安価で簡素な構成で、メモリからシリアル入力端子を有する装置へのデータ転送を実現するデータ転送技術が求められている。また、仕様変更があってもハードウェアを大きく変更することなく対応することができる、柔軟性のあるデータ転送技術も望まれている。
【００１０】
【課題を解決するための手段】
このように、本発明においては、複数の出力端子を備えたメモリにおいて出力端子の少なくとも一つからシリアルデータが出力されるので、その出力端子からの出力は、シリアル入力端子を有する装置に対して、パラレル−シリアル変換を用いることなく直接入力することが可能となる。従って、パラレル−シリアル変換器を用いることに起因する上述のような難点が解決される。
【００１１】
具体的には、本発明によれば、それぞれが複数のデータをパラレル形式で格納するアドレスが複数設定されているととともに、複数の出力端子を有してこれらの出力端子から前記アドレス単位でデータをパラレル出力可能とされたメモリであって、前記メモリには、所定の装置に対してシリアルデータ形式で入力されることが要求される複数のデータからなる第１の出力データが格納されており、当該第１の出力データに属する前記複数のデータのそれぞれは、一つのアドレスに対して一つ配置され、前記複数の出力端子の一つからシリアルデータ列として順次出力可能に配列されていることを特徴とするメモリが提供される。
【００１２】
このメモリにおいては、第１の出力データに属する前記複数のデータのそれぞれは、一つのアドレスに対して一つ配置されていることから、複数の出力端子の少なくとも一つからシリアル形式で出力することが可能であり、前記複数の出力端子の一つからシリアルデータ列として順次出力可能に配列することで、シリアル入力端子を有する装置に対して、パラレル−シリアル変換を用いることなく直接入力することが可能である。
【００１３】
このように、第１の出力データに属するデータのそれぞれが、一つのアドレスに対して一つ配置されているので、第１の出力データを、出力すべき順にａ０，ａ１，ａ２，ａ３…とすると、メモリに対して、最初にａ０が配置されているアドレスを指定し、次にアドレスａ１が配置されているアドレスを指定し、次にアドレスａ２が配置されているアドレスを指定し…と、順次アドレスを指定することで、第１の出力データをシリアル形式で出力することが可能である。
【００１４】
例えば、アドレス０にａ０、アドレス１にａ１…とデータを順次格納することで、アドレスを０，１，２と順次指定することで、第１の出力データを容易にシリアル形式で出力することが可能である。また、アドレスｎにａ０，アドレス（ｎ＋１）にａ１、アドレス（ｎ＋２）にａ２…と格納して、アドレスｎ、（ｎ＋１）、（ｎ＋２）と順次指定しても良い。
【００１５】
通常、アドレス内のデータ位置と、そのデータが出力される出力端子とは１：１に対応しており、例えばアドレス内の１番目に格納されたデータは第１の出力端子から出力され、アドレス内の２番目に格納されたデータは第２の出力端子から出力されるようになっている。従って、例えば第１の出力データを第１の出力端子からシリアル形式で出力する場合、各アドレスにおいて第１の出力端子に対応したデータ位置に第１の出力データをそれぞれ配置することで、アドレスを指定するだけで、第１の出力データを第１の出力端子から出力することが可能となる。逆に、そのように配置することで、複数の出力端子の一つからシリアルデータ列として順次出力可能に配列するという配列が達成される。勿論、何らかの制御手段や制御装置を設けて、第１の出力データが配置されたアドレス内の位置に拘わらず、所定の出力端子から第１の出力データが出力されるようにしても良い。
【００１６】
また、前記メモリは、前記出力端子として出力端子Ｏ０〜Ｏｐ（ｐは自然数）を有し、かつ、前記アドレスとしてアドレスＡ０〜Ａｑ（ｑは自然数）を有するとともに、当該アドレスは、それぞれデータＤ０〜Ｄｒ（ｒは自然数）が格納可能で、前記メモリのｉ番目の前記出力端子Ｏｉ（０≦ｉ≦ｐ）からは、各アドレス内のｉ番目のデータＤｉが出力されるものであり、前記第１の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｋ（０≦ｋ≦ｐ）として、アドレス内のｋ番目のデータＤｋに配列されている構成としても良い。この場合、好適には、ｒ≧ｐとする。
【００１７】
カウンタからの出力を受ける入力端子を有し、当該カウンタから入力された信号に対応したアドレス内のデータを前記複数の出力端子からパラレル出力するように構成することも可能であり、また、前記メモリは、不揮発性で書き換え可能なものとしても良い。
【００１８】
また、本発明によれば、それぞれが複数のデータをパラレル形式で格納するアドレスが複数設定されているメモリと、複数の出力端子と、を備えたデータ出力装置であって、当該データ出力装置は、入力されたアドレス指定信号に対応して、前記出力端子から前記アドレス単位でデータをパラレル出力可能とされており、前記メモリには、所定の装置に対してシリアルデータ形式で入力されることが要求される複数のデータからなる第１の出力データが格納されており、当該第１の出力データに属する前記複数のデータのそれぞれは、一つのアドレスに対して一つ配置され、前記複数の出力端子のうちの一つの出力端子から当該複数のデータがシリアルデータ列として順次出力可能に配列されていることを特徴とするデータ出力装置も提供される。
【００１９】
また、前記出力端子として出力端子Ｏ０〜Ｏｐ（ｐは自然数）を有し、かつ、前記アドレスとしてアドレスＡ０〜Ａｑ（ｑは自然数）を有するとともに、当該アドレスは、それぞれデータＤ０〜Ｄｒ（ｒは自然数）が格納可能で、前記メモリのｉ番目の前記出力端子Ｏｉ（０≦ｉ≦ｐ）からは、各アドレスにおけるｉ番目のデータＤｉが出力されるものであり、前記第１の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｋ（０≦ｋ≦ｐ）として、アドレス内のｋ番目のデータＤｋに配列されていることを特徴とするデータ出力装置も提供される。
【００２０】
所定のクロック信号が入力されるとともにこのクロック信号に従ってアドレス指定信号を供給するカウンタを更に備えるようにすることで、カウンタという簡素な構成でアドレス指定信号を入力することも可能である。
【００２１】
なお、前記カウンタからは、前記アドレス指定信号と前記クロック信号とがそれぞれ供給され、データ出力装置からは、前記一つの出力端子からの出力データと前記クロック信号とがそれぞれ出力されるようにすることで、他の装置に対して、クロック信号とデータ信号との双方を供給することも可能である。
【００２２】
更に、前記メモリには、複数のデータからなる第２の出力データが記録されており、当該第２の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｍ（０≦ｍ≦ｐ）として、アドレス内のｍ番目のデータに配列されており、前記出力端子Ｏｍからの出力に応じて、前記データ出力装置から出力されるクロック信号の制御を行うクロック制御部を更に有するデータ出力装置も提供される。これにより、例えば他の装置に対してのクロック信号を制御することが容易に可能となる。
【００２３】
更にまた、前記メモリには、複数のデータからなる第２の出力データが記録されており、当該第２の出力データに属する複数のデータは、いずれも、当該データが出力される出力端子を出力端子Ｏｍ（０≦ｍ≦ｐ）として、アドレス内のｍ番目のデータに配列されており、前記カウンタは、その入力に応じてカウンタからの出力をリセットするためのリセット入力端子を有し、前記出力端子Ｏｍからの出力は、前記リセット入力端子に入力となっており、これにより、前記出力端子Ｏｍの値によって、前記カウンタからのアドレス指定信号のリセットが可能となっているデータ出力装置も提供される。
【００２４】
また、前記第１の出力データと、前記第２の出力端子からの出力と、外部入力と、がそれぞれ入力されるデータセレクタを更に有し、当該データセレクタは、前記第２の出力データからの信号に応じて、前記第１の出力データと前記外部入力とのいずれか一方を選択して出力することを特徴とするデータ出力装置も提供される。これにより、データ出力装置からの出力を、そのメモリからの信号と、外部入力からの入力と、の間で容易に切り替えることが可能となる。
【００２５】
前記カウンタからのアドレス指定信号に加えて、アドレス指定補助信号が更に入力され、前記アドレス指定信号と前記アドレス指定補助信号とに基づいて前記メモリに対してアドレス指定が行われるようにしてもよい。
【００２６】
前記メモリを不揮発性で書き換え可能なものとすることも可能である。これにより、設計変更等で、データ出力装置からの出力を変更する場合でも、ハードウェア構成を変更することなく、メモリの書き換えによってソフトウェア的に出力を変更することで、設計変更等に柔軟に対応することができる。また、前記メモリの書き換え手段を更に有するようにしてもよい。これにより、メモリの書き換えを容易に行う事が可能となる。
【００２７】
【発明の実施の形態】
以下、本発明に係るデータ転送の一例を説明として、メモリからのデータ転送例を説明する。メモリとしては特に制限はないが、不揮発性で読み書きが可能なもの、例えばＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等を用いると、後述するように、柔軟な設計変更が可能であるという点で好適である。本実施形態ではＥＰＲＯＭを用いた。
【００２８】
図１はＥＰＲＯＭからデータ転送を行う回路の構成例、図２はそのタイミングチャートを示す。図３は、本実施形態のＥＰＲＯＭに格納されるデータ構成の説明図である。
【００２９】
図１において、カウンタ１０は、ＥＰＲＯＭ１１のアドレスを制御するためのアドレス情報を作り出すカウンタである。本実施形態では、カウンタによって、ＥＰＲＯＭ１１に対してアドレス情報を供給する構成としたが、勿論、その他の手段を用いてＥＰＲＯＭ１１に対してアドレス情報を供給するようにしてもよい。
【００３０】
また、この例では、ＥＰＲＯＭ１１をソケット挿入式として着脱可能とし、ＥＰＲＯＭ１１の書き換え用装置（図示せず）を別途用意している。ＥＰＲＯＭ１１の書き換え時には、当該書き換え用装置に設けられたソケットにＥＰＲＯＭ１１を挿入し、ＥＰＲＯＭ１１の内容の書き換え動作を行い、その後に書き換え後のＥＰＲＯＭ１１を図１の回路のソケットに再度挿入する。
【００３１】
ラッチ回路（図中ではＬａｔｃｈと記載）１２は、アドレス変更時にデータ出力にグリッチが出ても、安定した時点で正しいデータをラッチするものであり、正しいデータが出力されるのであれば、このラッチ回路ＩＣを省略してもよい。この例の場合、アドレスは入力Ｃｌｏｃｋの立ち下がりで変化し、データラッチはクロックの立ち上がりでラッチする。タイミングチャートは、データＤ０，Ｄ１の内容とＣｌｏｃｋなど直列データ転送用信号の時間変化の関連を示している。
【００３２】
本実施形態で用いたＥＰＲＯＭ１１は、８ビットのパラレル出力が可能で、ＥＰＲＯＭの各アドレスには１バイト＝８ビットのデータが格納されている。各アドレスには、データをパラレル形式で格納するためのデータ格納領域Ｄ０〜Ｄ７が設けられている。また、このＥＰＲＯＭ１１の出力端子は、端子Ｔ０〜端子Ｔ７という８つの端子で構成され、当該ＥＰＲＯＭ１１にアドレス情報が入力されると、図１に示されるように、指定されたアドレス内のデータＤ０，Ｄ１，…Ｄ７が、それぞれ端子Ｔ０，端子Ｔ１，…端子Ｔ７から出力されるものである。
【００３３】
この実施形態では、アドレス０のＤ０にデータａ０、アドレス１のＤ０にデータａ１、アドレス２のＤ０にデータａ２…アドレスｘのＤ０にデータａｘを格納するようにしている。従って、端子Ｔ０からは、アドレス０のデータ格納部Ｄ０に格納されたデータが最初に出力され、次に、アドレス１のデータ格納部Ｄ０に格納されたデータ、アドレス２のデータ格納部Ｄ０に格納されたデータ、…アドレスｘのデータ格納部Ｄ０に格納されたデータが順次出力される。これらのデータは、最終的に、シリアル入力端子を有する装置に入力されるものである。また、当該シリアル端子を備えた装置は、ａ０、ａ１、ａ２、…ａｘの順にデータがシリアルに入力されることを要求するものである。
【００３４】
図３（ｂ）を用いて説明すると、この図中の１３は、上記シリアル入力端子を備えた処理装置であり、このシリアル入力端子には、ＥＰＲＯＭ１１の端子Ｔ０からの出力がラッチ回路１２を介して入力される。上述のように、ＥＰＲＯＭ１１は、アドレス０のＤ０にデータａ０、アドレス１のＤ０にデータａ１、アドレス２のＤ０にデータａ２…アドレスｘのＤ０にデータａｘが格納される構成となっているので、ＥＰＲＯＭ１１の端子Ｔ０からは、データａ０、ａ１、ａ１…ａｘが順次出力されることになる。従来技術においては、このような場合、アドレス０のデータ格納部Ｄ０にデータａ０、アドレス０のデータ格納部Ｄ１にデータａ１、アドレス０のデータ格納部Ｄ２にデータａ２…と格納していき、アドレス０のデータ格納部Ｄ７にデータａ７を格納した後に、アドレス１のデータ格納部Ｄ０にデータａ８、アドレス１のデータ格納部Ｄ１にデータａ９…と各アドレス単位にパラレル形式で格納している。従って、従来技術においては、ａ１，ａ２，ａ３…というシリアルデータ列を得るには、ＥＰＲＯＭ１１のパラレル出力に対してパラレル−シリアル変換を行う必要があった。
【００３５】
一方、本実施形態においては、データａ０，ａ１，ａ２…を上述のように各アドレスのＤ０に格納しているので、ＥＰＲＯＭ１１の出力端子Ｔ０からは、上述のａ０，ａ１，ａ２…というシリアルデータ列が順次出力される。従って、ＥＰＲＯＭ１１の出力端子Ｔ０から出力される各アドレスにおけるデータＤ０に対して特別な変換処理を行うことなく、直接、あるいはラッチ回路１２等の信号を安定化する装置、例えば本実施形態におけるデータラッチ回路ＩＣ等の任意の装置を介して、シリアル入力端子を備えた処理装置１３に対して入力することができる。
【００３６】
このように出力端子Ｔ０からシリアルデータを送信する際に、ＥＰＲＯＭ１１の他の出力端子であるＴ１〜Ｔ７を使用しないのであれば、出力端子Ｔ０から上述のようなシリアルデータ出力は得られるものの、ＥＰＲＯＭ１１からの出力は１ビットとなり、通常の８ビットパラレル出力に比較して、データ転送速度は１／８になる。
【００３７】
しかし、図３（ａ）に示されるように、データａ０，ａ１，ａ２…と同様にして、各アドレスのデータ格納部Ｄ１に、順次データｂ０、ｂ１を格納することで、図３（ｂ）に示されるように、シリアルデータ列ａ０，ａ１，ａ２…を第１の処理装置１３にシリアル入力すると同時に、シリアルデータ列ｂ０，ｂ１，ｂ２…を第２の処理装置１４にシリアル入力することができる。この場合、出力は２ビットとなるので、データ転送速度は、通常のパラレル出力の２／８に向上する。
【００３８】
同様にして、Ｄ０〜Ｄ７のすべての端子からシリアルデータ列が出力されるようにすると、実質的に通常のパラレル出力と同等のデータ転送速度が得られる。この場合、ＥＰＲＯＭ１１は、機能的には、シリアル出力端子を複数備えたメモリとなり、ＥＰＲＯＭ１１の各端子は、パラレル端子というよりは、各々がシリアル端子として機能することになる。
【００３９】
以下、図１の回路におけるデータの流れを、図２のタイミングチャートを用いて説明する。
【００４０】
上述のようなＥＰＲＯＭ１１からデータａ０、ａ１…ａｘをシリアルデータとして取り出すには、ＥＰＲＯＭ１１に対して、最初にａ０が格納されているアドレスを入力し、その後に、ａ１が格納されているアドレス、ａ２が格納されているアドレス…ａｘが格納されているアドレスと順次アドレス入力を行えばよい。本実施形態では、簡単のため、ａ０〜ａｘをそれぞれアドレス０〜アドレスｘに配置しているので、ＥＰＲＯＭ１１に対して入力するアドレスは、単純に０，１，２，…ｘとすればよい。
【００４１】
このアドレス入力は、任意のアドレス入力手段で行うことができるが、本実施形態では、図１のカウンタ１０を用いてアドレス入力を行った。図１に示されるように、カウンタの各出力端子Ｑ０，Ｑ１…Ｑｎからは、出力データとして「０」または「１」が出力され、各出力は、ＥＰＲＯＭ１１のアドレス指定用の入力端子Ａ０，Ａ１，…Ａｎにそれぞれ入力される。
【００４２】
この実施形態では、指定されるアドレスは、ＥＰＲＯＭ１１のＡ０，Ａ１，…Ａｎの各入力端子への信号を用いて、以下の様に表すものとした。
【００４３】
アドレス＝１＊Ａ０＋２＊Ａ１＋４＊Ａ２＋８＊Ａ３＋…＋２ｎ＊Ａｎ
【００４４】
この場合のアドレスは、２進数表示で入力されることとなる。例えば、アドレスとして「３」を指定する場合、「３」は２進数表示で「１１」と表記されるので、ＥＰＲＯＭ１１の入力端子Ａ０に「１」、Ａ１に「１」がカウンタ１０から入力され、その他の入力端子Ａ２〜Ａｎにはいずれも「０」が入力されることになる。
【００４５】
従って、カウンタの段数が５段の場合、五ケタの２進数表示で「０００００」〜「１１１１１」までの２５＝３２のアドレスを指定することができる。従って、出力されるシリアルデータにおけるデータ数が３２以下なら段数は５段で足りる。このように、シリアルデータ数ｋと必要な段数ｎとには、２ｎ≧ｋという関係が成立することになる。
【００４６】
この実施形態では、簡単のために、アドレスの初期値を０とし、クロックが入る毎にアドレスがゼロから１づつ増加するようになっている。図２のタイミングチャートは、カウンタ１０から入力されるアドレス（１０進数表記）、図１のＥＰＲＯＭ１１における端子Ｔ０，Ｔ１からの出力、クロック信号、及びラッチ回路からの出力Ｌ０，Ｌ１，…Ｌｎを示す。
【００４７】
図２に示されるように、最初のクロックはアドレス０に対応し、アドレス０におけるデータＤ１，Ｄ０ともに「０」であるので、Ｌ１、Ｌ０ともにｌｏｗレベルとなっている。２番目のクロックはアドレス１に対応し、データＤ１，Ｄ０ともに「０」であるので、Ｄ１，Ｄ０ともにｌｏｗレベルとなっている。
【００４８】
次に、３番目のクロックは、アドレス２に対応し、データＤ１は１になり、データＤ０は０のままである。その結果、Ｌ１はｈｉｇｈレベルになり、Ｌ０は依然としてｌｏｗのままである。４番目のクロックは、アドレス３に対応し、データＤ１は１のまま、データＤ０は０のままである。その結果、ラッチ回路からの出力のＬ１はｈｉｇｈレベルを維持し、Ｌ０は依然としてｌｏｗのままである。
【００４９】
５番目のクロックは、アドレス４に対応し、データＤ１は０へと変化する一方で、データＤ０は０のままである。その結果、ラッチ回路からの出力のＬ１はｌｏｗレベルへと変化し、Ｌ０は依然としてｌｏｗのままである。
【００５０】
以下、アドレス６まではこの状態が維持され、アドレス７において、データＤ１が１へと変化し、アドレス８もデータＤ１は１を維持し、アドレス９においてデータＤ１が０へと変化し、その後アドレス１５までその状態を維持する。これに対応して、Ｌ１は、アドレス７，８ではｈｉｇｈレベル、アドレス９〜１５ではｌｏｗレベルとなる。
【００５１】
一方、データＤ０は、アドレス１２迄は０のままであり、従ってＬ０もｌｏｗレベルのままとなる。アドレス１３において、データＤ０は１となり、アドレス１４、１５においてはデータＤ０は０となる。これに対応して、Ｌ０は、アドレス１３でｈｉｇｈレベルに変化し、アドレス１４でｌｏｗレベルに戻り、アドレス１５でもｌｏｗレベルが維持される。以上のように動作することで、各アドレスにおいてデータＤ０のみが抽出され、シリアルデータとして、出力Ｌ０としてラッチ回路のＱ０出力から出力される。従って、図２のＬ０の波形に示されるように、出力Ｌ０からは、シリアルデータとして、アドレス０のデータＤ０、アドレス１のデータＤ０，アドレス２のデータＤ０…が０又は１のいずれかであるかを示す波形が出力される。
【００５２】
同様に、各アドレス０，１，２，…におけるデータＤ１も順次抽出され、シリアルデータとして、出力Ｌ１として図２に示されるような波形が出力される。なお、この実施形態では、各アドレスに格納されたデータＤ０，Ｄ１，…Ｄ７のうち、Ｄ０，Ｄ１のみが必要で、かつ、Ｄ２以降は予備の出力として用いる場合を示した。この構成においては、データＤ０，Ｄ１以外にデータＤ２が必要となった場合には、Ｄ２に対して上述と同様の処理を行い、ラッチ回路のＱ２出力からＬ２として各アドレスのデータＤ２を出力する。勿論、本発明に係るパラレルデータのシリアル出力処理は、データＤ０〜Ｄ７のうち任意のものについて行うことが可能であり、例えばＤ０、あるいはＤ１のみに対して行うことも可能である。また、データＤ０〜Ｄ７のすべてに対して上記処理を行うことも可能である。
【００５３】
なお、本実施形態では、ＥＰＲＯＭ１１のように書き換え可能なメモリを使用しているので、例えばＬ０のシリアル信号を変更することが必要になった場合でも、図１の回路の設計変更を行うことなく、ＲＯＭを新しい内容に変えることで、変更したシリアル信号を出力することも可能である。
【００５４】
この場合、ＥＰＲＯＭ１１を図１の回路のソケットから取り外し、上記書き換え用装置に設けられたソケットにＥＰＲＯＭ１１を挿入し、ＥＰＲＯＭ１１に対して、変更する範囲における内容を新しい内容に入れ替える処理を行う、その後に書き換え後のＥＰＲＯＭ１１を図１の回路のソケットに再度挿入する。
【００５５】
これにより、回路１の設計変更を何ら行うことなく、出力内容の変更を行うことができる。また、この実施形態では、メモリであるＥＰＲＯＭ１１の書き換え用に別途装置を用意する構成としたが、ＲＯＭとしてＥＥＰＲＯＭを用い、回路１に直接ＥＥＰＲＯＭの書き換えを行うための配線を実装しておき、必要に応じてＥＥＰＲＯＭの書き換えを行うことが可能とする構成としても良い。
【００５６】
次に、本発明の他の実施形態を説明する。
【００５７】
図４は、本発明の他の実施形態に係る回路構成の説明図、図５はそのタイミングチャートである。この実施形態では、ＥＰＲＯＭからの出力をＰＬＬＩＣ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  ＩＣ：位相同期ＩＣ）に出力し、ＥＰＲＯＭ２６からＰＬＬＩＣへのデータ出力及びその制御を行うようにした。なお、ＰＬＬＩＣは、さまざまなＰＬＬＩＣ即ち複数種類のＩＣに対しても制御が可能になるようにするため、この実施形態では、ＡＭｏｄｅ、ＤＭｏｄｅ０、ＤＭｏｄｅ１に対して、それぞれ異なる値を設定することにより、８種類のデータ設定ができるようにした。しかし以下の説明でこれら３つのモード入力は初期設定として、すべて“０”が入力されているものとした。
【００５８】
この図において、セットリセットフリップフロップ２２（以下ＳＲ−ＦＦ２２）は、カウンタ２５に対して、カウントを実行させる、あるいはカウンタ２５をリセットしてその出力を０とするか、のいずれかの状態とする機能を有する。このカウンタ２５の入力端子Ｃには、クロック信号であるＣｌｋ１が入力される。カウンタ２５では、ＳＲ−ＦＦ２２からの当該カウンタ２５の入力端子Ｒに入力される信号が１である場合にカウントを行い、当該信号が０である場合にはリセットされてすべての出力が０となるようにされている。また、図１の例とは異なり、出力端子Ｑ０からは、入力端子Ｒへの入力信号が１である場合にはｃｌｋ１が１／２分周されて出力され、当該入力信号が０である場合には、上述のようにその出力は０となる。また、カウンタの出力端子Ｑ１〜Ｑｎからの出力信号は、ＥＰＲＯＭ２６に対してアドレスを指定するためのカウンタ信号であり、カウンタ２５の入力端子Ｒへの入力信号が「１」になるとカウントを開始する。上述のように、それぞれＥＰＲＯＭ２６の入力端子Ａ０〜Ａｎ−１に入力される。入力端子Ｒへの入力信号が「０」になると、上述のように、これら入力端子Ａ０〜Ａｎ−１の信号もすべて「０」となる。
【００５９】
ＥＰＲＯＭ２６は、上記実施形態同様、各アドレスには１バイト＝８ビットのデータが格納されており、上述のように１バイトを構成する各ビットがＤ０，Ｄ１，…Ｄ７に対応する。ＥＰＲＯＭ２６の入力端子Ａｎには、使用するＰＬＬＩＣに対して必要なデータが書き込まれているアドレスを指示するように”０”又は”１”が入力される。ＥＰＲＯＭ２６の出力端子Ｔ０からは、各アドレスにおけるＤ０のデータが出力される。図４においてＮＡＮＤ回路２８からの出力はＮＡＮＤ回路２９に接続され、これら二つのＮＡＮＤ回路は、実質的にＡＮＤ回路として機能するものである。ＥＰＲＯＭ２６の出力データＤ０とカウンタ２５のＱ０からの出力とはともにＮＡＮＤ回路２８に入力されるので、結果として、ＮＡＮＤ回路２９からの出力ｃｌｋは、両者のＡＮＤをとった信号となってＰＬＬＩＣへと入力される。
【００６０】
ＥＰＲＯＭ２６の端子Ｔ１，Ｔ２からは、ＥＰＲＯＭ２６に指定されたアドレスにおけるＤ１，Ｄ２が出力され、それぞれラッチ回路２７に入力される。ラッチ回路２７の出力端子Ｑ１からは、ラッチされたＤ１信号が出力され、ＬＥ信号としてＰＬＬＩＣに入力される。一方、出力端子Ｑ２からは、ラッチされたＤ２信号が出力され、この信号はＳＲ−ＦＦ２２のリセット入力端子Ｒに入力される。この例では、ＥＰＲＯＭ２６からのＤ２が「１」となると、ＳＲ−ＦＦ２２のリセット入力に「１」が入力され、ＳＲ−ＦＦ２２の出力Ｑが「０」となる。従って、カウンタ２５の入力端子Ｒに入力される信号が「０」となるので、カウンタがリセットされる。以上のように、ＥＰＲＯＭ２６のＤ２の値が「１」となると、カウンタがリセットされるように構成されている。
【００６１】
ＥＰＲＯＭ２６の出力端子Ｔ３からはＤ３が出力され、データセレクタ２４の入力端子Ａ２に入力される。なお、データセレクタ２４の入力端子Ａ０にはＤＭｏｄｅ０信号が、入力端子Ａ１にはＤｏｄｅ１信号がそれぞれ入力される。
【００６２】
ＥＰＲＯＭ２６の出力端子Ｔ４、Ｔ５、Ｔ６、Ｔ７は、それぞれデータセレクタ２４の入力端子Ｕ０、Ｕ１、Ｕ２、Ｕ３にそれぞれ接続されており、これにより、ＥＰＲＯＭ２６の各アドレスにおけるデータＤ４、Ｄ５、Ｄ６、Ｄ７がデータセレクタ２４の入力端子Ｕ０、Ｕ１、Ｕ２、Ｕ３にそれぞれ入力されるようになっている。なお、データセレクタ２４の入力端子Ｕ４には、ラッチ回路２１を介して外部データ信号が入力される。なお、ラッチ回路２１には、外部データ（図中ではＥｘ．Ｄａｔａと記載）及び受信側にデータを取り込むタイミングを知らせるためのストローブ信号が入力される。データセレクタ２４の出力端子Ｑからは、上記の入力される信号のうちから一つの信号が選択されて出力される。
【００６３】
以下、図４の回路において、ＰＬＬＩＣに対するデータ入力間隔を変更する例を説明する。この例では、ＰＬＬＩＣは複数のモード設定が可能であり、かつ、先にモード設定をして一定時間が経過した後に周波数設定をすることが求められるものを用いた。モード設定をしてからどれだけの時間を経過してから周波数設定をするまでに必要とされる時間は、ＰＬＬＩＣのハードウェア構成によって定まるものである。図４の回路では、ＥＰＲＯＭ２６から出力されるＤ１をラッチ回路で安定化した信号である信号ＬＥをＰＬＬＩＣに入力し、Ｄ１の値が「１」となることでモード設定または周波数設定が完了したことをＰＬＬＩＣに通知するようにした。ＬＥは、これを送る前にＤＡＴＡとｃｌｋ１で送った内容を取り込むように指示するパルスである。
【００６４】
また、初期状態においては、またＥＰＲＯＭのＤ３出力が”０”である期間には、ＤＭｏｄｅ０，ＤＭｏｄｅ１も共に”０”であるから、データセレクタ２４への入力信号のうち、ＥＰＲＯＭ２６のＤ４からの入力が選択され、データセレクタ２４の出力端子Ｑからは、ＰＬＬＩＣに対してＤ４が出力される。従って、ＰＬＬＩＣに対しては、ＥＰＲＯＭ２６から出力されるＤ４がデータ入力されることとなる。
【００６５】
上述のように、ＳＲ−ＦＦ２２の出力端子Ｑはカウンタ２５の入力端子Ｒに接続されている。出力端子Ｑからの出力は、通常は「０」となっており、これにより、カウンタ２５は「０」にリセットされるようになっている。従って、カウンタ２５からＥＰＲＯＭ２６に入力されるアドレスは、ＳＲ−ＦＦ２２の出力端子Ｑの出力が「０」である間は「０」のままに維持される。
【００６６】
一方、カウンタ２５の出力端子Ｑ０からは、その入力端子Ｒへの入力信号が０である場合には、その出力は０になる。従って、カウンタ２５の出力端子Ｑ０からの出力信号と、ＥＰＲＯＭ２６から出力されるデータＤ０とをＡＮＤ合成すると、ＥＰＲＯＭ２６のアドレス０におけるデータＤ０の値が「０」であるか「１」であるかに関わらず、Ｃｌｋ２は「０」のままとなる。
【００６７】
カウンタ２５の入力端子Ｒへの入力信号が１である場合には、カウンタ２５のＱ０からはＣｌｋ１が１／２分周されて出力され、ＥＰＲＯＭ２６のＴ０端子からはＤ０が出力される。従って、上述のように両者をＡＮＤ合成して得られるＣｌｋ２は、Ｄ０の値が「１」である場合には、ｃｌｋ１のクロックが１／２分周されて出力され、Ｄ０の値が「０」の場合には「０」に固定されることとなる。従って、この例では、両者のＡＮＤ合成を行うＮＡＮＤ回路２８，２９は、ＰＬＬＩＣに入力されるクロック信号の制御を行う制御部として機能する。
【００６８】
従って、図４の回路においてＳＲ−ＦＦ２２にＳｔａｒｔ信号が入ると、ＳＲ−ＦＦ２２のＱ出力が“１”にセットされ、カウンタ２５は入力クロックに従ってカウントを始め、これにより、ＥＰＲＯＭ２６に対して、０，１，２，３…というアドレスが順次入力される。ＥＰＲＯＭ２６では、入力されたアドレスにおけるＤ０〜Ｄ７を出力する。出力されたデータは、図１の実施形態と同様に、ラッチ回路２７においてアドレス変更時のデータ出力にグリッチがでても、安定した時点で正しいデータをラッチするよう動作する。
【００６９】
図５に示されるように、アドレス０においてはＤ０が「０」なので、Ｃｌｋ２の出力は０のままとなる。アドレス１〜１８においては、Ｄ０が「１」なので、Ｃｌｋ２として、Ｃｌｋ１のクロック信号が１／２分周されたＱ０が出力され、これによりＰＬＬＩＣにクロック供給が開始され、ＰＬＬＩＣには、データセレクタ２４を介してＥＰＲＯＭ２６からＤ４が出力される。この例では、アドレス１〜１８におけるデータＤ４は、モード設定用のデータが出力される。その後、アドレス１９〜２５においては、Ｄ０が「０」となるので、Ｃｌｋ２の出力は「０」のままとなり、ＰＬＬＩＣへのＣｌｋ２によるクロック供給自体が停止した状態となる。
【００７０】
従って、ＰＬＬＩＣに対しては、データセレクタ２４からＥＰＲＯＭ２６のアドレス１９〜２５のＤ４が出力されるものの、ＰＬＬＩＣへのクロック供給自体が停止されているので、これらのデータは実際にはＰＬＬＩＣへの有効な入力とはならない。このため、アドレス１９〜２５におけるＤ４の値は任意に設定してよい。図５においては、アドレス１９〜２１におけるＤ４のデータは「０」、アドレス２２〜２５におけるＤ４のデータはＸとして表記している。その後、アドレス２６からはＤ０の値が「１」となるので、ｃｌｋ２からＰＬＬＩＣへのクロック供給が再開される。従って、アドレス２６からは、ＰＬＬＩＣに対してデータＤ４の入力が有効となる。
【００７１】
その後、アドレス２０においてＤ１が「１」となり、ラッチ回路２７を通じて、ＰＬＬＩＣに対してこれまでに送ったデータを取り込むようＬＥパルスで指示される。なおＤ１は、アドレス２１以降においては「０」に戻る。そして、アドレス２６〜４４まではＤ０が「１」となってＰＬＬＩＣへのクロック供給がなされ、また、Ｄ４からは周波数設定用のデータが送られる。そして、アドレス４５〜４８においては、Ｄ０が「０」となってＰＬＬＩＣへのクロック供給が停止される。アドレス４６ではＤ１が「１」となり、これまでに送った周波数データを取り込むよう、ＬＥパルスで指示される。その後、アドレス４８において、Ｄ２が「１」となり、これによりラッチ回路２７を通じてＳＲ−ＦＦ２２のリセット入力に「１」が入力されてカウンタ２５がリセットされる。これにより、カウンタのＱ０も“０”となる。従って、アドレス４８でＤ２の１がラッチされた直後に、カウンタのＱも、図５に示されるように、“０”に戻る。従って、アドレス４８でＤ２の「１」がラッチされた直後、巡り戻ってｃｌｋ２も“０”になる。
【００７２】
このように、ＥＰＲＯＭ２６のＤ２の値によってカウンタのリセットを行うことができるので、例えば、モード設定及び周波数設定に必要とされるデータ数が変更されてカウンタをリセットすべきタイミングが変わったとしても、Ｄ２の値を“１”とするアドレスを適宜設定することで、データ数の変更に対処することができる。例えば、この例ではアドレス０〜４８の出力を行っているが、モード設定及び周波数設定に必要なデータ数が減少してアドレス３１以降のデータを出力する必要がなくなった場合、アドレス３０においてＤ２の値を「１」とすることで、アドレス３０の次のクロックではアドレスが０に戻り、アドレス３１以降のデータは出力されなくなる。
【００７３】
以上のように、この例では、アドレス１８まではＤ４をＰＬＬＩＣに入力し、アドレス１９〜２５に対応する７クロック間はＰＬＬＩＣに対するクロック供給を停止し、アドレス２０においてモードＤ１の値を「１」としてＰＬＬＩＣのモード設定を行うようにしている。従って、Ｄ０の値を「０」又は「１」に設定することで、ＰＬＬＩＣへのクロック供給及びデータ入力を自在に制御することができる。
【００７４】
また、この例においては、ＰＬＬＩＣのハードウェア構成が変化してＰＬＬＩＣにおけるモード変更後のデータ供給再開までの時間を更にＮクロック長くする必要が生じた場合でも、ソフトウェアレベルでの変更で対処することができる。この場合、ＥＰＲＯＭ２６において、アドレス２６の内容をアドレス（２６＋Ｎ）に、アドレス２７の内容をアドレス（２７＋Ｎ）に…、というように、アドレス２６以降に対して、各アドレスＸの内容をアドレス（Ｘ＋Ｎ）に移動させればよい（ただし、Ｘは２６以上の自然数）。この場合、Ｎアドレスだけ移動させた後、アドレス２６〜アドレス（２６＋Ｎ−１）が空くことになるが、これらのアドレスにおいては、Ｄ２〜Ｄ７を任意に設定して良い。ただし、ＰＬＬＩＣに対してはクロック供給を行わないように、これらのアドレスにおいてＤ０は０のままとする必要がある。また、ＰＬＬＩＣに更にモード変更を指示することがないように、Ｄ１も０のままとする必要がある。
【００７５】
以上のように、この例においては、ＰＬＬＩＣへのクロック供給及びクロック供給の停止を自在に行うことができる。なお、単にアドレスＸ以降のデータをアドレス（Ｘ＋Ｎ）に移すだけであれば、図１の回路においても、ＲＯＭとして書き換え可能なもの、例えばＥＰＲＯＭを用い、そのＲＯＭの内容を書き換えるだけで実現可能であるが、図１の回路ではＰＬＬＩＣへのクロック供給は何ら制御していないので、ＰＬＬＩＣには常にクロックが供給される。一方、この例では、ＰＬＬＩＣに対するクロック供給自体を停止することが可能となる。また、この例ではＤ２，Ｄ３の出力は使用していない。かつ、図４でＥｘ．Ｄａｔａで示される外部データやラッチ回路２１等も使用していない。従って、この例では、これらの設定は任意のものとできる。あるいは、この例では、これらを省略することも可能である。
【００７６】
次に、外部データ（図４中のＥｘ．Ｄａｔａ）をラッチ回路２１を介してデータセレクタ２４の入力端子Ｕ４に入力し、ＥＰＲＯＭ２６からのＤ３出力によってデータセレクタ２４を制御する事で、データセレクタ２４の出力端子ＱからＥＰＲＯＭ２６からのデータを出力するか、あるいは外部データを出力するを切り替える動作例を説明する。
【００７７】
上述のように、ＥＰＲＯＭ２６の出力Ｄ３はデータセレクタ２４の入力端子Ａ２に入力されている。この例では、ＥＰＲＯＭ２６の出力Ｄ３が「０」のときは、データセレクタ２４の出力端子Ｑからは、当該データセレクタ２４の入力端子Ｕ０〜Ｕ３のうちのいずれかの入力端子から入力された信号、即ちＥＰＲＯＭ２６のＤ４〜Ｄ７のいずれかが出力される。Ｕ０〜Ｕ３のうちのどれを選択するかはデータセレクタ２４の入力端子Ａ０，Ａ１への入力によって指定される。この例では、Ａ０，Ａ１がそれぞれ「０」，「０」ならばＵ０が選択され、「０」、「１」ならばＵ１が，「１」、「０」ならばＵ２が、「１」、「１」ならばＵ３がそれぞれ選択されるようにする。なお、初期状態ではＡ０，Ａ１がそれぞれ「０」，「０」となり、Ｄ４が選択されてＰＬＬＩＣへと入力されるようにしている。
【００７８】
なお、ＥＰＲＯＭ２６の出力Ｄ３が「１」のときは、データセレクタ２４の出力Ｑとして、データセレクタ２４の入力端子Ｕ４から入力された信号、即ちラッチ回路２１を介して供給される、ＥＰＲＯＭ２６とは別個の装置からの信号である外部データが選択される。図５においては、アドレス０〜３２においては、Ｄ３は「０」であり、従ってデータセレクタ２４の出力端子ＱからはＥＰＲＯＭ２６のＤ４が出力される。一方、アドレス３３〜４３においては、Ｄ３が「１」となり、この間はデータセレクタ２４の出力端子Ｑからは外部データが出力される。従って、図５において、データＤ４の値は、上記データ入力間隔を変更する例と同様に「ｘ」と表されている。アドレス４４〜４８においては、Ｄ３は「０」に戻り、上記出力端子Ｑからからは再びＤ４が出力される。
【００７９】
以上のように、この形態では、ＰＬＬＩＣに対してＥＰＲＯＭ２６からの出力と、外部データの出力と、を容易に切り替えることが可能である。また、ＥＰＲＯＭ２６の内容は書き換え可能なので、アドレスにおけるＤ３の値を書き換えることで、ＰＬＬＩＣに対して所望のタイミングで外部データを出力することが出来る。
【００８０】
次に、ＥＰＲＯＭ２６の入力端子において、カウンタ２５からのアドレス指定信号の入力用の入力端子を除いた残りの入力端子によって、更なるアドレス選択を行う例を示す。
【００８１】
カウンタの出力段数ｎは、ＥＰＲＯＭ２６において必要とされる出力データのシリアルデータ長により定まる。例えば、ＰＬＬＩＣに対して、モード設定及び周波数設定を行うために、データセレクタ２４のＱ端子からＰＬＬＩＣに対して、データ長６４ビットのシリアルデータを入力することが必要であるとすると、図４のＥＰＲＯＭ２６においては、モード設定及び周波数設定用に少なくとも６４個のアドレスが必要となる。カウンタは、これら６４個のアドレスを指定するために、少なくとも６４回のカウントを行うことが必要である。６４＝２６であるので、アドレス指定のために必要なカウンタの段数は６段となる。また、図４に示されるカウンタ２５においては、クロック信号を出力するための出力端子Ｑ０が必要であり、そのためにカウンタの段数は更に一段増加する。従って、この場合、カウンタ２５に必要とされる段数あるいは出力端子数は、Ｑ０〜Ｑ６の７段となり、図のカウンタ２５中のｎ＝６となる。従って、アドレスを２進数表示すると、出力端子Ｑ１がアドレスの最初の桁、出力端子Ｑ２がアドレスの２番目の桁、出力端子Ｑ３がアドレスの３番目の桁…出力端子Ｑ６がアドレスの６番目の桁となっている。従って、出力端子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６の値がそれぞれ１、１、０、０、１、０であれば、指定されるアドレスは、６桁の２進数表示で０１００１１となる。
【００８２】
この例では、ＥＰＲＯＭ２６において、カウンタ２５のＱ１〜Ｑ６を入力するためには６個の入力端子があれば十分である。また、ＥＰＲＯＭ２６自体には、モード設定等に必要な６４個のアドレスに加えて更にアドレスを用意しておくことが可能であり、これらのアドレスに、その他のデータを格納しておくことも可能である。
【００８３】
この例のＥＰＲＯＭ２６では、モード設定等に必要な６４個のアドレスとしてアドレス０〜アドレス６３が用意され、更に、それに加えてアドレス６４〜１２７が用意されている。かつ、カウンタ２５のＱ１〜Ｑｎからのデータを入力するための入力端子Ａ０〜Ａｎ−１、（この例ではｎ＝６なのでＡ０〜Ａ５となる）に加えて、更に入力端子Ａｎを設け、この入力端子Ａｎからの入力を、２進数表示での７桁目として扱って、ＥＰＲＯＭ２６から出力されるアドレスを指定している。
【００８４】
具体的には、ＥＰＲＯＭ２６において、第１のモード及びその周波数設定用のデータをアドレス０〜６３（００００００〜１１１１１１）に、第２のモード及びその周波数設定用データをアドレス６４〜１２７にそれぞれ格納する。また、アドレス指定は、入力端子Ａ０〜Ａｎ、つまり、この例ではＡ０〜Ａ６の７桁で指定する。Ａ６（図４におけるＡｍｏｄｅ入力であるＡｎ）が０であれば、２進数表示でのアドレスの７桁目が０となり、実質的にアドレスはカウンタからの６桁入力で指定され、ＥＰＲＯＭ２６のアドレス０〜６３に格納された第１のモードのデータが出力される。Ａｎへの入力が１である場合には、アドレスの７桁目が１となり、アドレスの１桁〜６桁目は、カウンタの入力がそのまま用いられる。これにより、ＥＰＲＯＭ２６のアドレス６４〜１２７に格納された第２のモードのデータを出力される。
【００８５】
このように、ＥＰＲＯＭ２６からの出力内容を、ＥＰＲＯＭ２６へのカウンタからのアドレス指定信号の入力と、外部からのアドレス指定補助信号（ＡＭｏｄｅ信号）と、に基づいて制御することができる。また、この例では、アドレス指定補助信号を加えてアドレスを指定するに際して、何ら制御装置や制御手段を追加する必要はない。しかし、アドレス指定補助は任意の手法や装置で行うことが可能であり、例えばカウンタからのアドレス指定信号と、アドレス指定補助信号と、に基づいてアドレス指定を行うための手段や装置を設ける構成とすることも勿論可能である。
【００８６】
以上の説明から明らかなように、本発明によれば、柔軟性を持った直列データ転送が可能になり、さらにＲＯＭのメモリー容量に従って各種の機能を増加することができるので、応用範囲が非常に広くなる。
【００８７】
【発明の効果】
以上のように、本発明によれば、安価で簡素な構成で非常に柔軟性のある回路構成で、シリアル入力端子を有する装置へのデータ転送を実現することができる。
【００８８】
また、本発明によれば、仕様変更があってもハードウェアを大きく変更することなく対応することができるので、設計時間の短縮、発生費用の削減など経済的効果も大きい。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る回路の構成図。
【図２】図１の回路におけるタイミングチャート。
【図３】アドレスとデータＤ０〜Ｄ７の説明図。
【図４】本発明の第２実施形態に係る回路の構成図。
【図５】図４の回路におけるタイミングチャート。
【図６】従来例に係る回路の構成図。
【符号の説明】
１０      カウンタ
１１      ＥＰＲＯＭ
１２      ラッチ回路
２１      ラッチ回路
２２      セットリセットフリップフロップ
２４      データセレクタ
２５      カウンタ
２６      ＥＰＲＯＭ
２７      ラッチ回路
【図１】
2004265339.tif 000003
【図２】
2004265339.tif 000004
【図３】
2004265339.tif 000005
【図４】
2004265339.tif 000006
【図５】
2004265339.tif 000007
【図６】
2004265339.tif 000008