(57)【要約】【課題】負の傾斜面を有するゲートを備える半導体素子及びその製造方法を提供する。【解決手段】ゲートボトムからゲートトップ側へと単調減少するゲルマニウム濃度プロファイルを有したポリシリコンゲルマニウム層を形成してパターニングすることにより、負の傾斜面を有するポリシリコンゲルマニウムゲートを形成する。ゲルマニウム濃度プロファイルによるパターニング時のエッチング特性差を用いることにより、フォトリソグラフィにより限定されたトップゲート長よりボトムゲート長を短くできる。よって、短チャンネル素子を具現するのに好適であり、しかもゲート抵抗も低減できる。【選択図】　図２
2004015050.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、傾いた側壁を有することによりゲートトップよりゲートボトムが狭いポリシリコンゲルマニウムゲートと、を備えることを特徴とする半導体素子。
【請求項２】
前記ゲートトップより前記ゲートボトムが１０ｎｍ〜８０ｎｍほど狭いことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記ゲート内のゲルマニウム濃度は前記ゲートボトムで最も高く、前記ゲートトップ側へと単調減少することを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ゲート内のゲルマニウム濃度は前記ゲートボトムで３０ａｔ％〜５０ａｔ％ほどであり、前記ゲートトップで０〜１０ａｔ％であることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記ゲート内のゲルマニウム濃度は前記ゲートの全体に亘って均一であることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記傾いた側壁は負に傾斜したことを特徴とする請求項１に記載の半導体素子。
【請求項７】
（ａ）半導体基板上にゲート絶縁膜を形成する段階と、
（ｂ）前記ゲート絶縁膜上にシリコンシード層を形成する段階と、
（ｃ）前記シード層上にシリコンソースガス及びゲルマニウムソースガスを同時に流してポリシリコンゲルマニウム層を形成する段階と、
（ｄ）前記ポリシリコンゲルマニウム層をパターニングすることにより、ゲートトップよりゲートボトムが狭いゲートを形成する段階と、
（ｅ）前記ゲートの形成された結果物上に不純物を注入して前記ゲート両側の前記半導体基板にソース／ドレイン領域を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記ポリシリコンゲルマニウム層は、前記ゲルマニウムソースガスの量を次第に減らしてゲルマニウム濃度傾斜を有するように形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記ポリシリコンゲルマニウム層をパターニングする時には、ゲルマニウム濃度が高いほどエッチングがよくなされる性質を利用することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
前記ゲートは、傾いた側壁を有することによりゲートトップよりゲートボトムが狭くなるように形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記ゲートの傾いた側壁は負に傾斜するように形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１２】
前記シード層はポリシリコンまたは非晶質シリコンから形成することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１３】
前記（ｃ）段階後に、前記ポリシリコンゲルマニウム層上にシリコンキャッピング層を形成する段階をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１４】
前記（ｃ）段階のゲルマニウム濃度傾斜は前記ゲートボトムで最も高く、前記ゲートトップ側へと単調減少することを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１５】
前記ゲート内のゲルマニウム濃度は前記ゲートボトムで３０ａｔ％〜５０ａｔ％であり、前記ゲートトップで０〜１０ａｔ％であることを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記ゲートが形成された結果物を熱処理する段階をさらに含んで前記ゲート内のゲルマニウム濃度を前記ゲートの全体に亘って均一にすることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１７】
前記（ｄ）段階は、
（ｄ−１）四フッ化炭素及び塩素を含むガスを用いてプレエッチングを行う段階と、
（ｄ−２）臭化水素、塩素、ヘリウム及び酸素を含むガスを用いてメインエッチングを行う段階と、
（ｄ−３）臭化水素、塩素、ヘリウム、酸素及び窒素を含むガスを用いてオーバエッチングを行う段階と、を含んで行われることを特徴とする請求項７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に、ゲートトップよりゲートボトムが狭いゲートを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が高くなるに伴い、半導体素子内に存在する各々の個別素子が次第に小さくなりつつあり、それら個別素子間の間隔もまた狭まりつつある。狭い線幅を有するポリシリコンゲートをパターニングする従来の技術は主としてフォトレジストトリミング（ｔｒｉｍｍｉｎｇ）及びハードマスク収縮（ｓｈｒｉｎｋｉｎｇ）を用いるものであり、狭く形成されたマスクによりゲートパターニングがなされる。このような方法により製作されたゲートは、一般的に、トップゲート長とボトムゲート長とがほとんど同じ長方形断面を有することにより、短チャンネル素子の場合、ボトムゲート長だけではなく、トップゲート長も狭いゲート線幅を有することになる。
【０００３】
高速動作が要される素子の場合、ゲート抵抗を減らすために一般的にシリサイド工程を使用する。これは、ポリシリコンゲート上にチタニウム（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）などの金属を積層した後に熱処理を行って金属とシリコンとを反応させることにより、低抵抗のシリサイド層を形成する工程である。ところが、トップゲート長が短くなるに伴い形成されるシリサイド層の面積も狭まり、意図したほどにゲート抵抗を減らすには十分ではないという問題点がある。また、素子が１００ｎｍのゲート長を有することにより、ゲート長のウェーハ上における変動（Ｏｎ−Ｗａｆｅｒ　Ｖａｒｉａｔｉｏｎ；ＯＷＶ）及びチップ上における変動（Ｏｎ−Ｃｈｉｐ　Ｖａｒｉａｔｉｏｎ；ＯＣＶ）が激しくなるという問題がある。
【０００４】
このような問題を解決するための方法として提示されているノッチゲートはボトムゲート長に比べてトップゲート長が長いため、同じフォトリソグラフィ技術を用いてもより短いチャンネル素子の製作が可能になる。また、同じボトムゲート長を有する通常の長方形ゲートに比べてゲート面抵抗が減るという効果も得られる。かかるノッチ型ゲートはポリシリコン及びシリコンゲルマニウムの積層ゲートを使用する場合に一層効果的に具現され、狭い線幅のゲートパターニングにより起こるＯＷＶ及びＯＣＶ劣化を抑え得るという長所を有する。例えば、特開平２００２−２６３１８号公報には、シリコン及びゲルマニウムを用いてＴ字状のノッチゲートを形成する方法が紹介されている。
【０００５】
図１は、通常の金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）構造におけるノッチゲートパターニング後の断面模式図である。図１に示されたように、半導体基板１０上にゲート絶縁膜１５を介在させてＴ字状のノッチゲート２０を形成した場合、ソース／ドレイン形成のためのイオン注入４０時にゲート２０形状によりゲートエッジ５０部分でイオン注入がシャドイングされる。このため、ボトムゲートエッジ６０とソース／ドレインイオン注入領域７０とのオフセット８０が生じる。このような現象は後続する熱処理工程においてゲートとソース／ドレイン拡張（Ｓ／Ｄ　Ｅｘｔｅｎｔｉｏｎ；ＳＤＥ）領域との過度なオーバラップを低減させる長所を有したりもする。しかし、ゲートとＳＤＥ領域とのオーバラップが十分でない場合には駆動電流が格段に減って素子動作スイッチング速度が下がる。最近には、素子が小さくなるに伴い生じる短チャンネル効果を抑えるためにより浅いソース／ドレインが必要になり、このために注入されたイオンの活性化熱処理はイオン拡散を最大限に抑えようとする方向に次第に進んでいる。従って、ノッチゲートの場合、ゲートとソース／ドレインとのオーバラップが十分でなくなるという問題点が生じてしまう。
【０００６】
このような問題を解決するためには、注入角度を大きくしたソース／ドレインイオン注入が要求されるものの、高密度素子ではゲート間の間隔が狭まってイオン注入角度も制限されている。
【０００７】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、狭い線幅を有するもののゲート抵抗は減らせるようにトップよりボトムが狭いゲートを製作するが、ソース／ドレイン形成のためのイオン注入時にゲート形状によりゲートエッジ部分でイオン注入がシャドーイングされることを防げるようにゲート形状を変えた半導体素子を提供することである。
【０００８】
本発明が解決しようとする他の技術的課題は、ゲートトップよりゲートボトムが狭いゲートの形状を容易に制御しつつ再現性良く製造できる方法を提供することである。
【０００９】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明による半導体素子は、半導体基板上にゲート絶縁膜を介在させて形成されたポリシリコンゲルマニウムゲートを含む。前記ゲートは両側壁が負の傾斜面を有することによりゲートトップよりゲートボトムが狭い。前記ゲートボトムは前記ゲートトップより１０ｎｍ〜８０ｎｍほど狭いこともある。
【００１０】
前記ゲート内のゲルマニウム濃度は前記ゲートボトムで最も高く、前記ゲートトップ側へと単調減少しうる。この時、前記ゲート内のゲルマニウム濃度は前記ゲートボトムで３０ａｔ％〜５０ａｔ％であり、前記ゲートトップで０〜１０ａｔ％でありうる。しかし、前記ゲート内のゲルマニウム濃度は前記ゲートの全体に亘って均一でもありうる。
【００１１】
前記他の技術的課題を達成するために、本発明による半導体素子の製造方法においては、半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にシリコンシード層を形成する。前記シード層上にシリコンソースガス及びゲルマニウムソースガスを同時に流してポリシリコンゲルマニウム層を形成するが、前記ゲルマニウムソースガスの量を次第に減らして前記ポリシリコンゲルマニウム層にゲルマニウム濃度傾斜を有させる。ゲルマニウム濃度が高いほどエッチングがよくなされる性質を用いて前記ポリシリコンゲルマニウム層をエッチングしてパターニングすることにより、両側壁が負に傾斜することによりゲートトップよりゲートボトムが狭いゲートを形成する。前記ゲートが形成された結果物上に不純物を注入して前記ゲート両側の前記半導体基板にソース／ドレイン領域を形成する。
【００１２】
前記ポリシリコンゲルマニウム層をパターニングする時には、四フッ化炭素（ＣＦ４）及び塩素（Ｃｌ２）を含むガスを用いてプレエッチングを行う段階と、臭化水素（ＨＢｒ）、Ｃｌ２、ヘリウム（Ｈｅ）及び酸素（Ｏ２）を含むガスを用いてメインエッチングを行う段階及びＨＢｒ、Ｃｌ２、Ｈｅ、Ｏ２及び窒素（Ｎ２）を含むガスを用いてオーバエッチングを行う段階を含んで行いうる。
【００１３】
前記シード層はポリシリコンまたは非晶質シリコンから形成されうる。
【００１４】
前記ポリシリコンゲルマニウム層を形成した後、前記ポリシリコンゲルマニウム層上にゲルマニウムキャッピング層を形成する段階をさらに含みうる。
【００１５】
前記ポリシリコンゲルマニウム層を形成する段階のゲルマニウム濃度傾斜は前記ゲートボトムで最も高く、前記ゲートトップ側へと単調減少することが好ましい。例えば、前記ゲート内のゲルマニウム濃度は前記ゲートボトムで３０ａｔ％〜５０ａｔ％であり、前記ゲートトップで０〜１０ａｔ％である。
【００１６】
前記ゲートが形成された結果物を熱処理する段階をさらに含んで前記ゲート内のゲルマニウム濃度を前記ゲートの全体に亘って均一にすることが好ましい。
【００１７】
以上述べたように、本発明では、既存のノッチゲートの問題点を解決するために、ゲートトップからゲートボトム側に行くほどゲート長が次第に短くなる負の傾斜面を有するゲート構造を提示し、これを具現する製造方法を提供する。
【００１８】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について説明する。しかし、本発明の実施形態は各種の形態に変形でき、本発明の範囲が後述する実施形態により限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。よって、図中の要素の形状はより明確な説明を強調するために誇張されており、図中の同じ符号は同じ要素を意味する。
【００１９】
図２は、本発明の実施形態による半導体素子の製造方法を説明するための工程断面図である。図３Ａ、図４Ａ、図５Ａ及び図６Ａは、本発明の第１実施形態による半導体素子及びその製造方法を説明するための工程断面図であり、図３Ｂ、図４Ｂ、図５Ｂ及び図６Ｂは、本発明の第２実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【００２０】
本発明はゲートトップからゲートボトム側に行くほどゲート長が次第に短くなる負の傾斜面を有するゲートに関し、このような構造はゲートトップ部分からボトム側に行くほど次第に高くなる傾斜したゲルマニウム濃度を有するポリシリコンゲルマニウム層構造により具現される。
【００２１】
図２を参照すれば、半導体基板１００上にゲート絶縁膜１１５を形成する。ゲート絶縁膜１１５として半導体基板１００に薄い熱酸化膜を成長させうる。次に、５ｎｍ以下のポリシリコンまたは非晶質シリコンよりなるシード層１２０を蒸着する。シード層の蒸着温度は４５０℃〜５８０℃であり、その蒸着方法は低圧化学気相蒸着法（ＬＰＣＶＤ：Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によりうる。
【００２２】
前記シード層１２０上にゲルマニウム濃度傾斜があるポリシリコンゲルマニウム層１３０を形成する。このために、シリコンソースガス及びゲルマニウムソースガスを同時に流してポリシリコンゲルマニウムを蒸着するが、前記ゲルマニウムソースガスの量を次第に減らして結果物であるポリシリコンゲルマニウム層１３０にゲルマニウム濃度傾斜を有させる。ポリシリコンゲルマニウムの蒸着はＬＰＣＶＤにより行う。シリコンソースガスとしてはモノシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）が使用でき、ゲルマニウムソースガスとしてはモノゲルマン（ＧｅＨ４）が使用できる。ポリシリコンゲルマニウム層１３０は通常１００〜２００ｎｍの高さに形成される。シード層１２０を形成するので、ゲルマニウムが界面において凝集することなくポリシリコンゲルマニウム層１３０が形成される。
【００２３】
ゲルマニウム濃度は最初に高濃度（３０ａｔ％〜５０ａｔ％）で始まって最後に低濃度（０〜１０ａｔ％）に傾斜する。ソースガスの流量を連続的に変えることにより、シリコン及びゲルマニウム各々の濃度プロファイルを連続した直線状または曲線状にできる。
【００２４】
以下では、ポリシリコンゲルマニウム層１３０を形成する工程条件を例に取って説明するが、本発明がこれに限定されることはない。
【００２５】
蒸着方法としてはＬＰＣＶＤ法を利用し、シリコンソースガスとしてはＳｉＨ４を使用し、ゲルマニウムソースガスとしてはＧｅＨ４を使用し、そしてキャリアガスとしては水素（Ｈ２）を使用する。工程圧力は１０ｍＴｏｒｒ〜１００Ｔｏｒｒであり、工程温度は５００℃〜６００℃である。ガス流量はＨ２を１００〜２０００ｓｃｃｍとし、ＧｅＨ４／ＳｉＨ４＝７０／１００ｓｃｃｍから始まってＧｅＨ４の相対量を線形的に減らして最終的にはＧｅＨ４／ＳｉＨ４＝０／１００ｓｃｃｍにする。これにより、ゲートボトムは約３０ａｔ％のゲルマニウム濃度を有し、トップにおけるゲルマニウム濃度は０％となる。ここで注意すべき点は、ＧｅＨ４の流量が多いほどポリシリコンゲルマニウムの蒸着速度が速いので、蒸着時間を調節することによりゲルマニウム濃度プロファイルを連続した直線状または曲線状にできるということである。
【００２６】
図３Ａ及び図３Ｂは、図２に示されたポリシリコンゲルマニウム層１３０内におけるゲルマニウム濃度傾斜を示すものであり、図２のＩＩＩ−ＩＩＩ’線断面に該当する。本発明によれば、ゲルマニウム濃度プロファイルによりゲート形状が決められる。
【００２７】
図３Ａは、ゲートボトムからゲートトップ側にゲルマニウム濃度が線形的に下がることを示しており、図３Ｂは、ゲートボトムからゲートトップ側にゲルマニウム濃度が線形的に下がって０ａｔ％になった後、ゲートトップまでゲルマニウム濃度が０ａｔ％に保たれることを示している。このようなプロファイルは、図２に基づき説明した方法のように、ゲルマニウム濃度傾斜があるポリシリコンゲルマニウムを蒸着した後、その上にシリコンキャッピング層を形成することにより得られる。
【００２８】
このようにゲルマニウム濃度傾斜があるポリシリコンゲルマニウム１３０を形成した後、ゲルマニウム濃度が高いほどエッチングがよくなされる性質を用いて前記ポリシリコンゲルマニウム層１３０をパターニングすることにより、両側壁が負の傾斜面を有するゲートを形成する。図４Ａは、図３Ａのゲルマニウム濃度プロファイルにより得られる負の傾斜面を有するゲート１３０ａを示すものであり、図４Ｂは、図３Ｂのゲルマニウム濃度プロファイルにより得られる負の傾斜面を有するゲート１３０ｂを示すものである。ここで、負の傾斜面とは、側壁がゲートトップよりゲートボトムが狭い場合であって、かつ、傾斜が直線状である場合を示す。
【００２９】
ポリシリコンゲルマニウム層１３０をエッチングしてパターニングする方法としては各種の条件が可能であろうが、例に取って提示すれば下記の通りである。しかし、本発明がこれに限定されることはない。
【００３０】
まず、ポリシリコンゲルマニウム層上にフォトレジストパターンを形成した後、フォトレジストパターンに保護されていない部分のポリシリコンゲルマニウム層をＣＦ４及びＣｌ２を含むガスを使用してプレエッチングを行う。工程圧力は４ｍＴｏｒｒに維持し、ソースパワーは６００Ｗにする。バイアスパワーは６０Ｗほどにする。ＣＦ４は１００ｓｃｃｍほど、そしてＣｌ２は１０〜２０ｓｃｃｍほど供給する。エッチング時間は全体パターニング時間の１／１０ほどに設定する。
【００３１】
次に、ＨＢｒ、Ｃｌ２、Ｈｅ及びＯ２を含むガスを使用してメインエッチングを行う。工程圧力は５０ｍＴｏｒｒに維持し、ソースパワーは１０００Ｗにする。バイアスパワーは１０〜４０Ｗほどにする。ＨＢｒは１６０ｓｃｃｍにし、Ｃｌ２は２０〜３０ｓｃｃｍにし、そしてＨｅ及びＯ２は混合して８ｓｃｃｍほどに供給する。エッチング時間は全体パターニング時間の８／１０ほどに設定する。
【００３２】
残りの時間中には工程圧力を５０ｍＴｏｒｒに維持し、ソースパワーは１０００Ｗにする。バイアスパワーは４０Ｗほどにし、ＨＢｒは１６０ｓｃｃｍにし、Ｃｌ２は２０ｓｃｃｍにし、Ｈｅ及びＯ２は混合して８ｓｃｃｍほど供給してエンドポイントエッチングを行う。
【００３３】
最後に、ＨＢｒ、Ｃｌ２、Ｈｅ、Ｏ２及びＮ２を含むガスを使用してオーバエッチングを行う。この時、オーバエッチングの条件はエンドポイントエッチングを行う時の条件とほとんど同じであり、Ｎ２が追加される点のみが異なるが、その流量は５〜１０ｓｃｃｍである。
【００３４】
このようにパターニングされた本発明によるゲートはゲートトップからボトム側に行くほどゲート長が次第に短くなる負の傾斜面を有する。従って、従来のノッチゲートとゲートトップよりゲートボトムが狭いという点では類似しているものの、ゲート長が不連続的に変わる点では違いがある。
【００３５】
次に、図５Ａ及び図５Ｂを参照すれば、ゲート１３０ａ，１３０ｂが形成された結果物上に不純物を注入（１５０）してゲート１３０ａ，１３０ｂ両方の半導体基板１００にソース／ドレイン領域１６０を形成する。
【００３６】
次に、図６Ａ及び図６Ｂを参照すれば、熱処理（１８０）を行い、ゲルマニウムの濃度分布が均一になったゲート１３０ａ’，１３０ｂ’を形成する。熱処理によりソース／ドレイン領域１６０が広がり、注入されたイオンも活性化する。
【００３７】
ところで、熱処理を行う段階は、不純物を注入（１５０）してソース／ドレイン領域１６０を形成する前に行うことが好ましい場合もある。例えば、注入される不純物としてヒ素（Ａｓ）やリン（Ｐ）を使用する場合には、ゲート１３０ａ，１３０ｂでのようにゲルマニウム濃度が傾斜している時に不純物ドーピングがよくなされなかったり、完成された素子特性が劣化したりするという問題があるからである。従って、本発明により形成されたゲートを熱処理する段階は、ソース／ドレイン領域の形成前または形成後に必要に応じて行われうる。
【００３８】
上述した方法により製造された半導体素子は、半導体基板１００上にゲート絶縁膜１１５を介在させて形成されたポリシリコンゲルマニウムゲート１３０ａ’，１３０ｂ’を備える。前記ゲート１３０ａ’，　１３０ｂ’は両側壁が負に傾斜することによりゲートトップよりゲートボトムが狭い。前述したゲルマニウム濃度プロファイル条件の通りに形成する場合、ゲートトップよりゲートボトムが１０ｎｍ〜８０ｎｍほど狭い場合がある。熱処理を行う場合、ゲート１３０ａ’，１３０ｂ’内のゲルマニウム濃度はゲート１３０ａ’，１３０ｂ’の全体に亘って均一である。
【００３９】
【発明の効果】
上述したように、本発明によれば、負の傾斜面を有するゲート構造はトップゲート長に比べてボトムゲート長が短い形状を有するので、同じボトムゲート長を有する通常のゲート構造に比べてフォトリソグラフィのパターニング能力より劣る素子の具現が可能になり、相対的に小さいゲート面抵抗を有する長所がある。
【００４０】
特に、容易に調節可能なゲルマニウム濃度プロファイルを用いてゲート形状を変形するので、ゲートトップよりゲートボトムが狭いゲートの形状を容易に制御しつつ再現性良く製造できる。従って、狭い線幅のゲートパターニングによるＯＷＶ及びＯＣＶ劣化を抑え得る。
【００４１】
以上、本発明について好適な実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されることなく、本発明の技術的な思想内であれば、当分野における当業者にとって各種の変形が可能であるということは言うまでもない。
【図面の簡単な説明】
【図１】通常のＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ）構造におけるノッチゲートパターニング後の断面模式図である。
【図２】本発明の実施形態による半導体素子の製造方法を説明するための工程断面図である。
【図３Ａ】本発明の第１実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図３Ｂ】本発明の第２実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図４Ａ】本発明の第１実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図４Ｂ】本発明の第２実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図５Ａ】本発明の第１実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図５Ｂ】本発明の第２実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図６Ａ】本発明の第１実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図６Ｂ】本発明の第２実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【符号の説明】
１００　半導体基板
１１５　ゲート絶縁膜
１２０　シード層
１３０　ポリシリコンゲルマニウム層
１３０ａ、１３０ｂ　ゲート
【図１】
2004015050.tif 000003
【図２】
2004015050.tif 000004
【図３Ａ】
2004015050.tif 000005
【図３Ｂ】
2004015050.tif 000006
【図４Ａ】
2004015050.tif 000007
【図４Ｂ】
2004015050.tif 000008
【図５Ａ】
2004015050.tif 000009
【図５Ｂ】
2004015050.tif 000010
【図６Ａ】
2004015050.tif 000011
【図６Ｂ】
2004015050.tif 000012