(57)【要約】【課題】表示放電における輝度および発光効率を改善し、かつ表示負荷の増減にともなう輝度および発光効率の変動を小さくする。【解決手段】１回の表示放電を生じさせる１パルス分の駆動過程を、サステイン電圧Ｖｓより高いオフセット駆動電圧Ｖｓｏを表示電極対に印加することによって表示放電を生じさせる段階と、表示放電を生じさせた後に印加電圧をオフセット駆動電圧Ｖｓｏからサステイン電圧Ｖｓへ降下させて一定時間にわたってサステイン電圧Ｖｓを印加する段階とで構成するとともに、少なくともオフセット駆動電圧の印加開始から印加電圧がサステイン電圧へ降下するまでの期間Ｔ１には、駆動出力状態を低インピーダンス状態とする。【選択図】　　　図１
2004037538.tif 000002
【特許請求の範囲】
【請求項１】
表示電極対に電圧パルス列を印加して表示すべき明るさに応じた回数の表示放電を生じさせるＡＣ型のプラズマディスプレイパネルの駆動方法であって、
１回の表示放電を生じさせる１パルス分の駆動過程が、サステイン電圧にそれと同極性の補助電圧が重畳したオフセット駆動電圧を前記表示電極対に印加することによって表示放電を生じさせる段階と、表示放電を生じさせた後に印加電圧を前記オフセット駆動電圧から前記サステイン電圧へ降下させて一定時間にわたって前記サステイン電圧を印加する段階とから構成され、
少なくとも前記オフセット駆動電圧の印加開始から印加電圧が前記サステイン電圧へ降下するまで、印加電圧を出力する電源と前記表示電極との導電接続状態が、前記電源から前記表示電極対への電流供給が可能な低インピーダンス状態である
ことを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記オフセット駆動電圧の印加時間は、１画面の表示における点灯すべきセルの数に応じて変更される
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記オフセット駆動電圧の印加時間は、前記電源の出力電流に応じて変更される
請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
表示電極対に電圧パルス列を印加して表示すべき明るさに応じた回数の表示放電を生じさせるＡＣ型のプラズマディスプレイパネルの駆動装置であって、
前記表示電極対にサステイン電圧を断続的に印加する標準パルス発生回路と、
前記表示電極対に補助電圧を断続的に印加する補助パルス発生回路と、
前記表示電極対に対する前記補助パルス発生回路の出力インピーダンスを低減するインピーダンス変換回路と、
前記サステイン電圧の印加中に前記補助電圧の印加を行い、かつ前記補助電圧の印加を停止した後も一定時間が経過するまで前記サステイン電圧の印加が続くように、前記標準パルス発生回路および前記補助パルス発生回路を制御するコントローラとを有した
ことを特徴とするプラズマディスプレイパネルの駆動装置。
【請求項５】
前記補助パルス発生回路と前記インピーダンス変換回路との間の導通路を開閉するためのスイッチ回路を有し、
前記インピーダンス変換回路は、前記導通路が開いた状態のときには出力インピーダンスの高いオフ状態になるように構成されており、
前記コントローラは、前記補助電圧を印加する期間以外は前記導通路を開いた状態にするように、前記スイッチ回路を制御する
請求項４記載のプラズマディスプレイパネルの駆動装置。
【請求項６】
前記インピーダンス変換回路と前記表示電極対との導通を制御するためのスイッチ回路を有し、
前記コントローラは、前記補助電圧を印加する期間以外は前記インピーダンス変換回路と前記表示電極対とを電気的に切り離すように、前記スイッチ回路を制御する
請求項４記載のプラズマディスプレイパネルの駆動装置。
【請求項７】
表示電極対に電圧パルス列を印加して表示すべき明るさに応じた回数の表示放電を生じさせるＡＣ型のプラズマディスプレイパネルの駆動装置であって、
前記表示電極対にサステイン電圧を断続的に印加する標準パルス発生回路と、前記サステイン電圧に補助電圧が重畳したオフセット駆動電圧を前記表示電極対に断続的に印加するオフセット駆動パルス発生回路と、
前記標準パルス発生回路に対する前記オフセット駆動パルス発生回路の出力インピーダンスを低減するインピーダンス変換回路と、
前記インピーダンス変換回路と前記標準パルス発生回路との間に順方向通電路を形成するダイオードと、
前記サステイン電圧の印加中に前記補助電圧の印加を行い、かつ前記補助電圧の印加を停止した後も一定時間が経過するまで前記サステイン電圧の印加が続くように、前記標準パルス発生回路および前記オフセット駆動パルス発生回路を制御するコントローラとを有した
ことを特徴とするプラズマディスプレイパネルの駆動装置。
【請求項８】
１画面の表示が行われる表示期間の開始以前に、前記１画面の表示における点灯すべきセルの数をカウントする手段を有し、
前記コントローラは、前記点灯すべきセルの数のカウント値に応じて、前記サステイン電圧に前記補助電圧が重畳した電圧の印加を終える時期を変更する
請求項４記載のプラズマディスプレイパネルの駆動装置。
【請求項９】
フレーム単位で表示放電による消費電力を測定する手段を有し、
前記コントローラは、前記消費電力の測定値に応じて、それを測定したフレームの次のフレームについて、前記サステイン電圧に前記補助電圧が重畳した電圧の印加を終える時期を変更する
請求項４記載のプラズマディスプレイパネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネル（Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ：ＰＤＰ）の駆動方法および駆動装置に関する。
【０００２】
ＰＤＰを用いた表示装置において、より少ない電力でより明るい表示を実現すること、すなわち発光効率の改善が望まれている。工業的には、蛍光体の材質や放電ガスの組成を含めたパネル構造を変更するよりも、駆動パルス波形の工夫によって発光効率を高めるのが好ましい。
【０００３】
【従来の技術】
ＡＣ型ＰＤＰによる表示では、画面内のセルのそれぞれの壁電荷量を表示データに応じて２値制御するアドレッシングを行い、その後に全セルに一斉にサステインパルスを印加する点灯維持を行う。アドレッシングはセルを発光させるか発光させないかを決め、点灯維持は発光量を決める。
【０００４】
従来の駆動方法は、点灯維持を行う表示期間に、単純矩形波形のサステインパルスを表示電極対の一方と他方とに交互に印加する。すなわち、第１および第２の表示電極を交互に一時的に所定電位（サステイン電位Ｖｓ）にバイアスする。これにより、表示電極対の電極間（これをＸＹ電極間という）に交番極性のパルス列が加わる。全てのセルに対する第１番目のサステインパルスの印加に呼応して、直前のアドレッシングで所定量の壁電荷が形成されたセルにおいて表示放電が生じる。そのとき、放電ガスが放つ紫外線によって励起されたセル内の蛍光体が発光する。表示放電による発光を“点灯”という。放電が生じると、いったん誘電体上の壁電荷が消失し、直ちに壁電荷の再形成が始まる。再形成される壁電荷の極性は以前と反対である。壁電荷の再形成にともなってＸＹ電極間のセル電圧が降下して表示放電は終息する。放電の終息とは、表示電極を流れる放電電流が実質的に０（ゼロ）になることを意味する。第２番目のサステインパルス（維持電圧）が印加されると、維持電圧の極性とその時点の壁電圧の極性とが同一であって、壁電圧が維持電圧に重畳してセル電圧が増大するので、再び表示放電が生じる。以降は同様にサステインパルスの印加ごとに表示放電が生じる。一般に、サステインパルスの印加周期は数マイクロ秒程度とされ、視覚的には発光は連続する。
【０００５】
サステインパルスの印加には、スイッチング素子（一般に電界効果トランジスタ：ＦＥＴ）を組み合わせたプッシュプル構成のパルス回路が用いられている。各表示電極とバイアス電源端子との間、および各表示電極と接地端子（ＧＮＤ）との間にスイッチング素子が配置され、これらスイッチング素子のオンオフ制御によって各表示電極の電位が決まる。ただし、パルス回路の制御では、電位の切り換えに際して、いずれのスイッチング素子もオフ状態とするデッドタイムが設けられる。これはスイッチング素子が破損するおそれのあるバイアス電源端子と接地端子との短絡を防ぐためである。デッドタイムでは各表示電極が駆動回路と電気的に切り離される。したがって、各表示電極の電位が遷移するサステインパルスの立上り（前縁）および立下り（後縁）の双方の直前において、表示電極に対して駆動回路の出力が高インピーダンスとなり、表示電極と駆動回路と表示電極との間で電流の出入りが抑制される。
【０００６】
【発明が解決しようとする課題】
上述したように単純矩形波形のサステインパルスを印加する従来の駆動方法では、サステインパルスの振幅を許容範囲内で大きくすることで表示放電の強度を大きくし、それによって発光輝度を高めることができる。しかし、輝度を高めようとすると消費電力が増大してしまい、発光効率が低下してしまうという問題があった。
【０００７】
本発明は、表示放電における輝度および発光効率を改善し、かつ表示負荷の増減にともなう輝度および発光効率の変動を小さくすることを目的としている。
【０００８】
【課題を解決するための手段】
本発明においては、表示電極対に電圧パルス列を印加して表示すべき明るさに応じた回数の表示放電を生じさせる点灯維持に際して、１回の表示放電を生じさせる１パルス分の駆動過程を、サステイン電圧にそれと同極性の補助電圧が重畳したオフセット駆動電圧を表示電極対に印加することによって表示放電を生じさせる段階と、表示放電を生じさせた後に印加電圧をオフセット駆動電圧からサステイン電圧へ降下させて一定時間にわたってサステイン電圧を印加する段階とで構成するとともに、少なくともオフセット駆動電圧の印加開始から印加電圧がサステイン電圧へ降下するまで、印加電圧を出力する電源と表示電極との導電接続状態を、電源から表示電極対への電流供給が可能な低インピーダンス状態とする。
【０００９】
サステイン電圧よりも高いオフセット駆動電圧を印加することによって、サステイン電圧を印加する場合と比べて、強い表示放電が生じて発光輝度が高まる。印加電圧をオフセット駆動電圧からサステイン電圧へ降下させることで、放電開始直後と比べて発光へ寄与が小さい時期の放電電流が抑制されるので、オフセット駆動電圧を引き続き印加する場合と比べて発光効率が高まる。壁電荷の再形成は主として表示放電が終息した後の印加電圧に依存する。したがって、放電開始時の印加電圧を高くして放電強度を大きくしても、放電開始後に印加電圧を降下させることにより壁電荷の再形成状態を表示放電の反復が可能な適正状態にすることができる。
【００１０】
また、オフセット駆動電圧の印加開始から印加電圧がサステイン電圧へ降下するまで、印加電圧の切り換えの直前および過渡期を含む期間において、電源と表示電極との導電接続状態を低インピーダンス状態とすることにより、状況に見合った電流が流れて設定どおりに印加電圧が推移するので、表示内容によって決まる点灯すべきセルの多い少ないに係わらず一定の発光効率が得られる。
【００１１】
図１は本発明に係る表示放電のための駆動電圧波形および放電電流波形を示す図である。１回の表示放電に係るパルスの波形は、サステイン電圧Ｖｓに補助電圧Ｖｏが重畳したオフセット駆動電圧ＶｓｏをＸＹ電極間に印加し、その後にサステイン電圧Ｖｓを印加する階段状である。オフセット駆動電圧Ｖｓｏを印加する期間Ｔｏにおいて表示放電が始まり、放電電流が流れ始める。期間Ｔｏは、放電が終息する以前にオフセット駆動電圧Ｖｓｏの印加を終えるように設定される。サステイン電圧Ｖｓを印加する期間Ｔｓは、適量の壁電荷を再形成させるのに必要である。放電が終息した後も暫くは電圧の印加を続けることで、空間電荷の静電吸引により壁電荷の蓄積が続く。このような波形の印加において、印加電圧を降下させる直前（すなわち期間Ｔｏの終端）を含む図中の期間Ｔ１では駆動回路の出力が低インピーダンスとされる。なお、期間Ｔｓの末期において駆動回路の出力は高インピーダンスとされる。
【００１２】
ここで、駆動回路を低インピーダンスとすることの意義をより詳しく説明する。印加電圧を切り換えるとき、一般には切り換えの過渡期において一時的に駆動回路が負荷から切り離なされて出力が高インピーダンスとなる。高インピーダンスのときには電源による電流供給や電流吸引が止まるので、表示放電の途中で駆動回路の出力が高インピーダンスになると、放電が弱まって表示が暗くなる。電源からの電流が停止しても、ある程度の電流は表示電極間の静電容量から供給される。しかし、放電が生じているセルの数が多い場合には、１セルあたりの電流供給量はごく僅かとなり、輝度の大幅な低下が避けられない。このような問題が、駆動回路の出力を意図的に低インピーダンスとすることによって解決される。
【００１３】
また、本発明においては、印加電圧をオフセット駆動電圧Ｖｓｏからサステイン電圧Ｖｓへ切り換えるタイミングを、表示負荷の大きさに応じて変更する。一般にプラズマディスプレイパネルのセル間では放電特性にばらつきがあり、全てのセルに同じ駆動電圧を印加しても完全に一斉には放電が開始しない。点灯セル数が多いほど（表示負荷率が大きいほど）、放電開始時期の分布範囲が広い。さらに、点灯セル数が多いときには、電極抵抗や駆動回路の内部抵抗の影響で駆動電圧がドロップしたり駆動電流が不足したりすることに起因して、放電の開始および終息の時期が遅くなることがある。つまり、オフセット駆動電圧Ｖｓｏからサステイン電圧Ｖｓへの電圧変更の最適時期は一定ではなく、表示負荷に依存する。したがって、表示負荷の変化に合わせて電圧変更時期を調整することにより、輝度および発光効率の変動を低減することができる。
【００１４】
【発明の実施の形態】
図２は本発明に係る表示装置の構成図、図３は表示電極を駆動するＸドライバおよびＹドライバの概略構成図である。表示装置１００は、カラー表示面を有した面放電型のＰＤＰ１と、セルの発光を制御するドライブユニット７０とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１５】
ＰＤＰ１では、表示放電を生じさせるための電極対を構成する表示電極Ｘと表示電極Ｙが互いに平行に配置され、これら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａが配列されている。表示電極Ｘ，Ｙは画面の行方向（水平方向）に延び、アドレス電極は列方向（垂直方向）に延びている。
【００１６】
ドライブユニット７０は、コントローラ７１、データ変換回路７２、電源回路７３、Ｘドライバ７５、Ｙドライバ７６、およびＡドライバ７７を有している。ドライブユニット７０にはＴＶチューナ、コンピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レベルを示すフレームデータＤｆが各種の同期信号とともに入力される。フレームデータＤｆはデータ変換回路７２の中のフレームメモリに一時的に記憶される。データ変換回路７２は、フレームデータＤｆを階調表示のためのサブフレームデータＤｓｆに変換してＡドライバ７７へ送る。サブフレームデータＤｓｆは１セル当たり１ビットの表示データの集合であって、その各ビットの値は該当する１つのサブフレームにおけるセルの発光の要否、厳密にはアドレス放電の要否を示す。Ａドライバ７７は、サブフレームデータＤｓｆに従って、アドレス放電を起こすべきセルを通るアドレス電極Ａにアドレスパルスを印加する。なお、電極へのパルスの印加とは、電極を一時的に所定電位にバイアスすることを意味する。コントローラ７１は、パルスの印加およびサブフレームデータＤｓｆの転送を制御する。電源回路７３は、各ドライバへＰＤＰ１の駆動に必要な電力を供給する。
【００１７】
図３のように、Ｘドライバ７５は、表示電極Ｘに壁電荷の初期化のためのパルスを印加するリセット回路８１、アドレッシングにおいて表示電極Ｘの電位を制御するためのバイアス回路８２、および表示電極Ｘにサステインパルスを印加するサステイン回路８３からなる。Ｙドライバ７６は、表示電極Ｙに壁電荷の初期化のためのパルスを印加するリセット回路８５、アドレッシングにおいて表示電極Ｙにスキャンパルスを印加するスキャン回路８６、および表示電極Ｙにサステインパルスを印加するサステイン回路８７からなる。
【００１８】
図４はＰＤＰのセル構造を示す図である。ＰＤＰ１は一対の基板構体１０，２０からなる。基板構体とは、ガラス基板上に電極その他の構成要素を設けた構造体を意味する。ＰＤＰ１では、前面側のガラス基板１１の内面に表示電極Ｘ，Ｙ、誘電体層１７および保護膜１８が設けられ、背面側のガラス基板２１の内面にアドレス電極Ａ、絶縁層２４、隔壁２９、および蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。表示電極Ｘ，Ｙは、それぞれが面放電ギャップを形成する透明導電膜４１とバス導体としての金属膜４２とから構成されている。隔壁２９はアドレス電極配列の電極間隙ごとに１つずつ設けられており、これらの隔壁２９によって放電空間が行方向に列毎に区画されている。放電空間のうちの各列に対応した列空間３１は全ての行に跨がって連続している。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線によって局部的に励起されて発光する。図中の斜体アルファベットＲ，Ｇ，Ｂは蛍光体の発光色を示す。
【００１９】
以下、表示装置１００におけるＰＤＰ１の駆動方法を説明する。
図５はフレーム分割の概念図である。ＰＤＰ１による表示では、２値の点灯制御によってカラー再現を行うために、入力画像である時系列のフレームＦを所定数ｑのサブフレームＳＦに分割する。つまり、各フレームＦをｑ個のサブフレームＳＦの集合に置き換える。これらサブフレームＳＦに順に例えば２０　，２１　，２２　，…２ｑ−１　の重みを付与して各サブフレームＳＦの表示放電の回数を設定する。図ではサブフレーム配列が重みの順であるが、他の順序であってもよい。冗長な重み付けを採用して偽輪郭を低減してもよい。このようなフレーム構成に合わせてフレーム転送周期であるフレーム期間Ｔｆをｑ個のサブフレーム期間Ｔｓｆに分割し、各サブフレームＳＦに１つのサブフレーム期間Ｔｓｆを割り当てる。さらに、サブフレーム期間Ｔｓｆを、初期化のためのリセット期間ＴＲ、アドレッシングのためのアドレス期間ＴＡ、および点灯維持のための表示期間ＴＳに分ける。リセット期間ＴＲおよびアドレス期間ＴＡの長さが重みに係わらず一定であるのに対し、表示期間ＴＳの長さは重みが大きいほど長い。したがって、サブフレーム期間Ｔｓｆの長さも、それに該当するサブフレームＳＦの重みが大きいほど長い。駆動シーケンスはサブフレームごとに繰り返され、ｑ個のサブフレームＳＦにおいてリセット期間ＴＲ・アドレス期間ＴＡ・表示期間ＴＳの順序は共通である。
【００２０】
図６は駆動シーケンスの概要を示す電圧波形図である。図において表示電極Ｘ，Ｙの参照符号の添字（１，ｎ）は対応する行の配列順位を示し、アドレス電極Ａの参照符号の添字（１，ｍ）は対応する列の配列順位を示す。なお、図示の波形は一例であり、振幅・極性・タイミングを種々変更することができる。
【００２１】
各サブフレームＳＦのリセット期間ＴＲにおいては、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１と正極性のパルスＰｒｘ２とを順に印加し、全ての表示電極Ｙに対して正極性のパルスＰｒｙ１と負極性のパルスＰｒｙ２とを順に印加する。パルスＰｒｘ１，Ｐｒｘ２，Ｐｒｙ１，Ｐｒｙ２は微小放電が生じる変化率で振幅が漸増するランプ波形パルスである。最初に印加されるパルスＰｒｘ１，Ｐｒｙ１は、前サブフレームにおける点灯／非点灯に係わらず全てのセルに同一極性の適当な壁電圧を生じさせるために印加される。適度の壁電荷が存在するセルにパルスＰｒｘ２，Ｐｒｙ２を印加することにより、パルスＰｒｘ２，Ｐｒｙ２の値に応じて壁電圧を放電開始電圧とパルス振幅との差に相当する値に調整することができる。本例における初期化（電荷の均等化）は、全てのセルについてそれぞれの壁電荷（つまり壁電圧）を特定の値にするものである。なお、表示電極Ｘ，Ｙの片方のみパルスを印加して初期化を行うことができるが、図示のように表示電極Ｘ，Ｙの双方に互いに反対極性のパルスを印加することによりドライバ回路素子の低耐圧化を図ることができる。セルに加わる駆動電圧は、表示電極Ｘ，Ｙに印加されるパルスの振幅を加算した合成電圧である。
【００２２】
アドレス期間ＴＡにおいては、点灯すべきセルのみに点灯維持に必要な壁電荷を形成する。全ての表示電極Ｘおよび全ての表示電極Ｙを所定電位にバイアスした状態で、行選択期間（１行分のスキャン時間）ごとに選択行に対応した１つの表示電極Ｙに負極性のスキャンパルスＰｙを印加する。この行選択と同時にアドレス放電を生じさせるべき選択セルに対応したアドレス電極ＡのみにアドレスパルスＰａを印加する。つまり、選択行のｍ列分のサブフレームデータＤｓｆに基づいてアドレス電極Ａの電位を２値制御する。選択セルでは表示電極Ｙとアドレス電極Ａとの間の放電が生じ、それがトリガとなって表示電極間の面放電が生じる。これら一連の放電がアドレス放電である。
【００２３】
表示期間ＴＳにおいては、最初に全ての表示電極Ｙに対して振幅Ｖｓの正極性の標準パルスＰｓ１を印加し、これと同時に全ての表示電極Ｘに対して振幅Ｖｏの負極性の補助パルスＰｓ２を印加する。補助パルスＰｓ２のパルス幅は標準パルスＰｓ１のパルス幅よりも短い。このような標準パルスＰｓ１および補助パルスＰｓ２の印加により、表示電極対（すなわちＸＹ電極間）には図１に示した階段状波形のサステインパルスが印加される。以後、印加対象として表示電極Ｘと表示電極Ｙとを交互に入れ替えて、標準パルスＰｓ１および補助パルスＰｓ２を印加する。これにより、ＸＹ電極間には極性が交互に入れ替わるサステインパルス列が加わる。サステインパルスの印加によって、所定の壁電荷が残存するセルで面放電が生じる。サステインパルスの印加回数は上述したとおりサブフレームの重みに対応する。なお、不要の放電を防止するためにアドレス電極Ａを表示期間ＴＳにわたって標準パルスＰｓ１と同極性にバイアスしてもよい。
【００２４】
以上の駆動シーケンスのうち、本発明に深く係わるのは表示期間ＴＳにおけるサステインパルスの印加である。以下では、表示電極Ｘに対するサステインパルスの印加手段であるサステイン回路８３（図３参照）の構成および動作を説明する。表示電極Ｙに対するサステインパルスの印加手段であるサステイン回路８７の構成および動作はサステイン回路８３と同様であるので、その説明は省略する。
〔サステインパルス生成の第１実施形態〕
図７はサステイン回路の構成の第１例を示す。サステイン回路８３は、振幅Ｖｓの矩形波パルスを出力する機能をもつ標準パルス発生回路９１、および上述した階段状のサステインパルスＰｓを生成するために振幅Ｖｏの矩形波パルスを出力するオフセット部９３から構成される。
【００２５】
標準パルス発生回路９１は、一対のスイッチング素子Ｑ１，Ｑ２を有したプッシュプル構成のスイッチング回路であり、表示電極Ｘを電位Ｖｓの電源端子またはＧＮＤに接続する。なお、電位ＶｓとはＧＮＤ電位に対する電位差がＶｓである電位を意味する。本例のスイッチング素子Ｑ１，Ｑ２は電界効果トランジスタであり、これらのゲートには図２で示したコントローラ７１からの制御信号ＣＵ，ＣＤがゲートドライバを介して入力される。
【００２６】
オフセット部９３は、振幅Ｖｏの矩形波パルスを生成する補助パルス発生回路９４、表示電極Ｘに対する補助パルス発生回路９４の出力インピーダンスを低減するインピーダンス変換回路９５、および補助パルス発生回路９４とインピーダンス変換回路９５との間の導通路を開閉するためのスイッチ回路９６から構成される。インピーダンス変換回路９５を設けることにより、サブフレーム間で点灯セル数が異なり、そのために表示面全体の放電電流量が異なっても、標準パルス発生回路９１および補助パルス発生回路９４の制御タイミングで決まる設定どおりの波形のサステインパルスＰｓを表示電極Ｘに印加することができる。このインピーダンス変換回路９５は、スイッチ回路９６が開くと出力インピーダンスの高い状態（オフ状態）になるように構成されている。図１で示した期間Ｔ１を除いて、インピーダンス変換回路９５はオフ状態とされる。その理由は、表示電極Ｘに接続されている他の回路（リセット回路８１やバイアス回路８２）に対してインピーダンス変換回路９５が負荷となるのを防ぐためである。
【００２７】
図８は第１実施形態に係るオフセット部の回路図である。図８（Ａ）は正電圧出力の場合の回路構成を示し、図８（Ｂ）は負電圧出力の場合の回路構成を示す。
【００２８】
図８（Ａ）において、補助パルス発生回路９４は、一対のスイッチング素子Ｑ３，Ｑ４を有したプッシュプル構成のスイッチング回路であり、当該回路の出力端子を電位Ｖｏの電源端子またはＧＮＤに接続する。本例のスイッチング素子Ｑ３，Ｑ４は電界効果トランジスタであり、これらのゲートには図２で示したコントローラ７１からの制御信号Ｓ１１，Ｓ１２がゲートドライバを介して入力される。インピーダンス変換回路９５は、ＮＰＮ型トランジスタＱ５からなるエミッタフォロワである。エミッタフォロワは基本的には入力信号がない場合を含めて常にアクティブであるという特徴をもち、その出力は交流的には低インピーダンスである。言い換えれば，出力端子が容量値無限大のコンデンサを介してＧＮＤに繋がっていると見なすことができる。本例では、トランジスタＱ５のベース・エミッタ間に抵抗Ｒ１が接続されているので、トランジスタＱ５に対するベース入力をスイッチ回路９６が遮断すると、ベース・エミッタ間の電位差が０ボルトに保持され、トランジスタＱ５は完全にオフ状態となる。この状態では、出力端子からはインピーダンス変換回路９５が１００ピコファラッド程度の微小容量にしか見えない。抵抗Ｒ１の値については、小さすぎるとパルス波形が歪み、大きすぎるとトランジスタＱ５のオフ状態が不安定になる。例示のようにトランジスタＱ５がバイポーラトランジスタである場合には、抵抗Ｒ１の値が数キロオームから百数十キロオームの範囲内の値であれば、実用上問題のない出力波形と動作が得られる。スイッチ回路９６を構成するスイッチ素子Ｑ６はＰチャンネルＭＯＳ型電界効果トランジスタであり、これのゲートにはコントローラ７１からの制御信号Ｓ１３がゲートドライバを介して入力される。
【００２９】
図８（Ｂ）の回路の基本構成は図８（Ａ）の構成と同様である。図８（Ｂ）において、インピーダンス変換回路９５はＰＮＰ型トランジスタＱ５ｂからなるエミッタフォロワであり、スイッチ回路９６を構成するスイッチ素子Ｑ６ｂはＮチャンネルＭＯＳ型電界効果トランジスタである。
【００３０】
図９は第１実施形態の駆動制御を示す波形図である。図示の例は、図８（Ｂ）の負電圧出力構成のオフセット部９３を備えたＸドライバ７５およびＹドライバ７６によってサステインパルスＰｓを印加する例である。図ではＸドライバ７５に対する制御信号ＣＵ，ＣＤ，Ｓ１１，Ｓ１２，Ｓ１３のタイミングを示し、Ｙドライバ７６に対する制御信号ＣＵ，ＣＤ，Ｓ１１，Ｓ１２，Ｓ１３のタイミングは省略してある。Ｙドライバ７６に対する各制御信号の波形は、Ｘドライバ７５に対する各制御信号の波形がサステインパルス印加の１周期だけずれたものとなる。
【００３１】
表示電極対に対する標準パルスＰｓ１の印加開始（前縁）は制御信号ＣＵのオンに呼応し、印加終了（後縁）は制御信号ＣＤのオンに呼応する。制御信号ＣＵおよび制御信号ＣＤは互いに他方がオフになってかつデッドタイムが経過した時点でオンとされる。デッドタイムにおいて表示電極対に対する駆動出力は高インピーダンス状態である。表示電極対に対する補助パルスＰｓ２の印加開始は制御信号Ｓ１１のオンに呼応し、印加終了は制御信号Ｓ１２のオンに呼応する。上述したとおり、表示電極Ｘおよび表示電極Ｙの一方に対する標準パルスＰｓ１の印加と同時に他方に対して補助パルスＰｓ２を印加することにより、階段状波形のサステインパルスＰｓがＸＹ電極間に加わる。本例ではサステインパルスＰｓの前縁から後縁間際のデッドタイムの始まりまで、表示電極対に対する駆動出力は低インピーダンス状態である。低インピーダンス状態である期間は、補助パルスＰｓ２を印加する期間Ｔｏとその直後の電圧変更の過渡期とを合わせた期間Ｔ１を含む。この期間Ｔ１のみ制御信号Ｓ１３がオンとされ、補助パルスＰｓ２が表示電極対へ出力される。
【００３２】
図１０はインピーダンス変換回路の変形例を示す。図１０（Ａ）は正電圧出力の場合の回路構成を示し、図１０（Ｂ）は負電圧出力の場合の回路構成を示す。図１０の変形例において、インピーダンス変換回路９５ｃ，９５ｄは電界効果トランジスタＱ５ｃ，Ｑ５ｄからなるソースフォロワである。これを採用した場合も、出力電流の大きさにかかわらず一定形状のパルス波を表示電極へと出力することができる。上述した図８のエミッタフォロワではベース電流が流れることで出力波形が歪む問題がある。この問題は電圧制御素子である電界効果トランジスタを用いることで解消される。また、電界効果トランジスタのゲート・ソース間の入力インピーダンスはバイポーラトランジスタのベース・エミッタ間の入力インピーダンスに比べて極めて高いので、制御信号（ゲート入力）の非入力時にインピーダンス変換回路９５ｃ，９５ｄをオフ状態にしておくための抵抗Ｒ１ｃ，Ｒ１ｄの値を、数百キロオーム〜数十メガオームの範囲の大きい値にすることができる。電界効果トランジスタＱ５ｃ，Ｑ５ｄはＭＯＳ型でも接合型でもよい。電界効果トランジスタに限らず、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）といった他の電圧制御素子を使用してもよい。ただし、ＭＯＳ型電界効果トランジスタを用いる場合は、ソース・ドレイン間に素子の極性とは反対の極性の寄生ダイオードが存在するので、不測の要因で電極電位が電源電位より高くなったときに無駄な電流が流れるのを防止するため、サステイン回路内の適所に逆流防止用のダイオードを挿入するのが望ましい。
【００３３】
他の変形例として、ダーリントン接続された複数のトランジスタからなるエミッタフォロワがある。これによれば、単一のトランジスタからなるエミッタフォロワと比べて入力電流の影響が小さいので、負荷電流の変化に対するパルス波の歪みが少ない。
〔サステインパルス生成の第２実施形態〕
図１１はサステイン回路の構成の第２例を示す図であり、図１２は第２実施形態に係るオフセット部の回路図である。これらの図において第１実施形態と同一の構成要素には第１実施形態と同一の符合を付し、それらの説明を省略するかまたは簡略にする。以下で説明する全て図についても同様である。
【００３４】
サステイン回路８３Ｂは、標準パルス発生回路９１、および振幅Ｖｏの補助パルスを出力するオフセット部９３Ｂから構成される。標準パルス発生回路９１は、一対のスイッチング素子Ｑ１，Ｑ２を有したプッシュプル構成のスイッチング回路である。オフセット部９３Ｂは、補助パルス発生回路９４、インピーダンス変換回路９５ｃ、およびインピーダンス変換回路９５ｃと表示電極Ｘとの間の導通路を開閉するためのスイッチ回路９６から構成される。インピーダンス変換回路９５ｃを有することにより、サブフレーム間で点灯セル数が異なり、そのために表示面全体の放電電流量が異なっても、標準パルス発生回路９１および補助パルス発生回路９４の制御タイミングで決まる設計どおりの波形のサステインパルスを表示電極Ｘに印加することができる。スイッチ回路９６は、図１で示した期間Ｔ１を除いて、インピーダンス変換回路９５ｃを表示電極Ｘから切り離し、表示電極Ｘに接続されている他の回路に対してインピーダンス変換回路９５ｃが負荷となるのを防ぐ。
〔サステインパルス生成の第３実施形態〕
図１３はサステイン回路の構成の第３例を示す回路図である。図示は正極性のサステインパルスを出力する構成であるが、素子の極性を変更することによって負極性のサステインパルスを出力する回路を構成することができる。サステイン回路８３Ｃは、標準パルス発生回路９１、および振幅Ｖｓｏ（＝Ｖｓ＋Ｖｏ）のオフセット駆動パルスを出力するオフセット部９３Ｃから構成される。標準パルス発生回路９１は、一対のスイッチング素子Ｑ１，Ｑ２を有したプッシュプル構成のスイッチング回路である。オフセット部９３Ｃは、オフセット駆動パルスを生成するオフセット駆動パルス発生回路９７、表示電極Ｘに対するオフセット駆動パルス発生回路９７の出力インピーダンスを低減するインピーダンス変換回路９５ｃ、および２個のダイオードＤ１，Ｄ２をもつ逆流防止回路９８から構成される。オフセット駆動パルス発生回路９７は、一対のスイッチング素子Ｑ７，Ｑ８を有したプッシュプル構成のスイッチング回路であり、当該回路の出力端子を電位Ｖｓｏの電源端子またはＧＮＤ端子に接続する。本例のスイッチング素子Ｑ７，Ｑ８は電界効果トランジスタであり、これらのゲートには図２で示したコントローラ７１からの制御信号Ｓ３１，Ｓ３２がゲートドライバを介して入力される。インピーダンス変換回路９５ｃを有することにより、サブフレーム間で点灯セル数が異なり、そのために表示面全体の放電電流量が異なっても、標準パルス発生回路９１およびオフセット駆動パルス発生回路９７の制御タイミングで決まる設計どおりの波形のサステインパルスを表示電極Ｘに印加することができる。逆流防止回路９８において、ダイオードＤ１はインピーダンス変換回路９５ｃと標準パルス発生回路９１との間に順方向通電路を形成するように挿入されている。ダイオードＤ２は電位Ｖｓの電源端子と標準パルス発生回路９１との間に順方向通電路を形成するように挿入されている。
【００３５】
図１４は第３実施形態の駆動制御を示す波形図である。図ではＸドライバ７５に対する制御信号ＣＵ，ＣＤ，Ｓ３１，Ｓ３２のタイミングを示し、Ｙドライバ７６に対する制御信号ＣＵ，ＣＤ，Ｓ３１，Ｓ３２のタイミングは省略してある。Ｙドライバ７６に対する各制御信号の波形は、Ｘドライバ７５に対する各制御信号の波形がサステインパルス印加の１周期だけずれたものとなる。
【００３６】
表示電極対に対する電圧Ｖｓの印加が制御信号ＣＤのオンに呼応して始まり、これと同時に制御信号Ｓ３１のオンに呼応して電圧Ｖｓｏ（＝Ｖｓ＋Ｖｏ）の印加も始まる。結果的に表示電極対には高い方の電圧Ｖｓｏが加わる。電圧Ｖｓｏの印加は時間Ｔｏが経過した時点で制御信号Ｓ３２のオンに呼応して終わる。その後も一定期間にわたって電圧Ｖｓの印加は続き、制御信号ＣＤのオンに呼応して終わる。このようにして階段状波形のサステインパルスＰｓがＸＹ電極間に加わる。制御信号ＣＵおよび制御信号ＣＤは互いに他方がオフになってかつデッドタイムが経過した時点でオンとされる。デッドタイムにおいて表示電極対に対する駆動出力は高インピーダンス状態である。そして、サステインパルスＰｓの前縁から後縁間際のデッドタイムの始まりまでの期間において、表示電極対に対する駆動出力は低インピーダンス状態である。低インピーダンス状態である期間は、補助パルスＰｓ２を印加する期間Ｔｏとその直後の電圧変更の過渡期とを合わせた期間Ｔ１を含む。
〔駆動波形の調整〕
以上の第１ないし第３の実施形態において、表示負荷の大小にかかわらず輝度および発光効率を良好にするには、サステインパルスＰｓにおける電圧変更のタイミングを表示負荷の変化に合わせて逐次に調整するのが好ましい。以下ではサステインパルスＰｓのタイミング調整について説明する。
【００３７】
図１５はコントローラの構成図である。コントローラ７１は、予め定められた周期で表示負荷を測定する負荷測定回路７１０、複数種の制御信号波形を記憶する波形メモリ７１１、制御信号波形の読出しを制御するメモリコントローラ７１２、負荷測定回路７１０からの測定信号ＳＲに基づいて表示負荷の大小判別を行う判定回路７１３、および判定回路７１３の出力ＤＪに従って最良の制御信号波形を選択するタイミング調整回路７１４を有している。タイミング調整回路７１４によって選択された波形を適用した制御信号ＣＵ，ＣＤ，Ｓ１１，Ｓ１２，Ｓ１３がＸドライバ７５およびＹドライバ７６に与えられる。
【００３８】
図１６は負荷測定回路の構成の第１例を示す図、図１７は第１例の負荷測定回路を有したコントローラの動作タイミングを示す図である。図１６における負荷測定回路７１０はビットカウンタからなり、データ変換回路７２から出力されるサブフレームデータＤｓｆを取り込んで点灯セル数をカウントする。判定回路７１３は測定信号ＳＲが示す点灯セル数と予め設定された閾値とを比較することによって表示負荷の大小を判定する。第１例の構成を採用すれば、表示負荷を正確に測定することができる。
【００３９】
図１７のようにコントローラ７１は、ｊ番目のサブフレームの表示期間ＴＳにおける駆動制御の準備として、同じｊ番目のサブフレームのアドレス期間ＴＡに点灯セル数をカウントしかつ表示負荷を判定して最良の信号波形を選択する。表示負荷率に応じて期間Ｔｏの後縁位置を微調整することで、所定の輝度および発光効率を維持することができる。タイミングの微調整の量は、輝度と発光効率の最大となる点を実験で求めて決めておけばよい。図１６の回路構成では、サブフレームデータＤｓｆをＡドライバ７７に転送すると同時に負荷カウントを行うので、アドレス期間ＴＡの終了時点で負荷カウントが終わると直ちに負荷判定が行われ、その直後の表示期間ＴＳのタイミング制御設定が行われる。これに対し、図示はしないが別の構成も考えられる。それは、データ変換回路７２がフレームメモリをもち、予め１フレームの画像について全てのサブフレームのデータ変換を行い、全てのサブフレームデータＤｓｆを一旦フレームメモリに記憶させておき、次のフレームにおいて、その１つ前のフレームのサブフレームデータＤｓｆをＡドライバ７７に転送する構成である。この構成の場合には、全てのサブフレームデータＤｓｆを記憶する際に、負荷カウントを行うようにすればよい。そうすることで、全サブフレームの負荷判定結果を予め得ておくことができるので、アドレス期間ＴＡの終了直後に表示期間ＴＳが始まる場合であっても、余裕をもってタイミング制御を設定することができる。
【００４０】
図１８は負荷測定回路の構成の第２例を示す図、図１９は第２例の負荷測定回路を有したコントローラの動作タイミングを示す図である。図１８の負荷測定回路７１０ｂは、電流検出素子８０１、スイッチング素子８０２、スイッチングコントローラ８０３、および電力検出素子８０４からなる。電流検出素子８０１は、電源回路７３からＸドライバ７５またはＹドライバ７６へ流れる電流を検出する。スイッチングコントローラ８０３が出力する測定制御信号Ｓｓｗによってスイッチング素子８０２が閉状態となっている測定期間において、電流検出素子８０１の検出値が電力検出素子８０４に入力される。電力検出素子８０４は駆動電圧と電流検出値とに基づいて測定期間における平均的な消費電力を検出してその結果を示す信号ＳＲを判定回路７１３へ送る。
【００４１】
図１９のようにコントローラ７１は、ｊ番目のフレームの各サブフレームの表示期間ＴＳにおける制御の準備として、１つ前の（ｊ−１）番目のフレームの表示期間ＴＳにおいて、消費電力を検出して表示負荷の判定し、かつ制御に適用する信号波形を選択する。選択の概要としては、消費電力が増加していると判断されたにタイミングの微調整が行われる。検出した消費電力が増大傾向にある場合、タイミングを少し遅らせまたは少し早める。その結果、消費電力がある程度低下すれば現状のタイミングを維持し、消費電力がより増大するならば、前回とは逆にずらすようにタイミングを早めまたは遅らす。このような動作を繰り返すことで、常に最適のタイミングで駆動し、輝度と発光効率の良好な状態を維持することができる。
【００４２】
消費電力の検出については複数のフレームの平均を得るようにしてもよい。また、上述の点灯セル数をカウントする手段を併用し、表示負荷から予測される消費電力と実際に検出された消費電力の大小に基づいてタイミングの微調整を行ってもよい。この場合、複数のフレームにわたる平均的な消費電力の変化でなく、サブフィールド単位の急激な消費電力の変化にも対応するタイミング調整を行うことができる。
【００４３】
以上の実施形態では、ＧＮＤ電位（０ボルト）を基準に正電位および負電位と定めた回路例を挙げたが、ＧＮＤ電位以外の正（＋）または負（−）の電位を基準とし、それよりも高い電位または低い電位のパルス波電圧を出力することも可能である。
【００４４】
【発明の効果】
請求項１ないし請求項９の発明によれば、表示放電における輝度および発光効率を改善し、かつ表示負荷の増減にともなう輝度および発光効率の変動を小さくすることができる。
【００４５】
請求項８または請求項９の発明によれば、輝度および発光効率の変動をより小さくすることができる。
【図面の簡単な説明】
【図１】本発明に係る表示放電のための駆動電圧波形および放電電流波形を示す図である。
【図２】本発明に係る表示装置の構成図である。
【図３】表示電極を駆動するＸドライバおよびＹドライバの概略構成図である。
【図４】ＰＤＰのセル構造を示す図である。
【図５】フレーム分割の概念図である。
【図６】駆動シーケンスの概要を示す電圧波形図である。
【図７】サステイン回路の構成の第１例を示す図である。
【図８】第１実施形態に係るオフセット部の回路図である。
【図９】第１実施形態の駆動制御を示す波形図である。
【図１０】インピーダンス変換回路の変形例を示す図である。
【図１１】サステイン回路の構成の第２例を示す図である。
【図１２】第２実施形態に係るオフセット部の回路図である。
【図１３】サステイン回路の構成の第３例を示す回路図である。
【図１４】第３実施形態の駆動制御を示す波形図である。
【図１５】コントローラの構成図である。
【図１６】負荷測定回路の構成の第１例を示す図である。
【図１７】第１例の負荷測定回路を有したコントローラの動作タイミングを示す図である。
【図１８】負荷測定回路の構成の第２例を示す図である。
【図１９】第２例の負荷測定回路を有したコントローラの動作タイミングを示す図である。
【符号の説明】
１　ＰＤＰ
７０　ドライブユニット（駆動装置）
Ｘ，Ｙ　表示電極
Ｖｓ　サステイン電圧
Ｖｏ　補助電圧
Ｖｓｏ　オフセット駆動電圧
９１　標準パルス発生回路
９４　補助パルス発生回路
９５，９５ｃ，９５ｄ　インピーダンス変換回路
７１，７１ｂ　コントローラ
９６　スイッチ回路
９７　オフセット駆動パルス発生回路
Ｄ１　ダイオード
７１０，７１０ｂ　負荷測定回路
Ｔｏ　期間（オフセット駆動電圧の印加時間）
【図１】
2004037538.tif 000003
【図２】
2004037538.tif 000004
【図３】
2004037538.tif 000005
【図４】
2004037538.tif 000006
【図５】
2004037538.tif 000007
【図６】
2004037538.tif 000008
【図７】
2004037538.tif 000009
【図８】
2004037538.tif 000010
【図９】
2004037538.tif 000011
【図１０】
2004037538.tif 000012
【図１１】
2004037538.tif 000013
【図１２】
2004037538.tif 000014
【図１３】
2004037538.tif 000015
【図１４】
2004037538.tif 000016
【図１５】
2004037538.tif 000017
【図１６】
2004037538.tif 000018
【図１７】
2004037538.tif 000019
【図１８】
2004037538.tif 000020
【図１９】
2004037538.tif 000021