(57)【要約】【課題】接続されたフラッシュＲＯＭの種別の識別を容易にでき、該フラッシュＲＯＭの種別に応じたアドレスバス幅、データバス幅等、の設定を簡易にできる半導体集積回路を提供する。【解決手段】フラッシュＲＯＭ３０との接続を行うための複数の端子７と、複数の端子７の端子状態の判定を行う端子状態判定回路１３と、フラッシュＲＯＭ３０内に格納されている識別情報を読み出して識別を行うフラッシュＲＯＭ判定回路９と、フラッシュＲＯＭ３０との接続に必要な設定、を行うとともに、ライトコマンドに対する所要の制御コマンドを付与するフラッシュＲＯＭ制御回路４と、複数の端子７を介してアクセスするときのアドレスバス幅・データバス幅を制御する端子制御回路６と、上記複数の端子７および各回路間の信号の伝達を行うための内部アドレスバス幅及び内部データバス幅の制御回路８と、を備えて構成される。【選択図】      図１
2004234129.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路に接続される記憶装置を識別する記憶装置識別回路であって、
上記記憶装置は、該記憶装置内に、該記憶装置の識別情報を記憶しているものであり、
上記記憶装置と接続するための複数の端子であって、該記憶装置からの入力、および該記憶装置への出力の制御が可能であり、かつそのプルアップ・プルダウン処理が可能である複数の端子と、
上記複数の端子の端子状態を読み出して、該端子状態の判定を行う端子状態判定回路と、
上記複数の端子を介して上記記憶装置から該記憶装置の識別情報を読み出し、該記憶装置の識別を行う記憶装置判定回路と、
上記端子状態判定回路の出力、および上記記憶装置判定回路の出力が入力され、上記記憶装置との接続に必要な設定を行う記憶装置制御回路と、
上記複数の端子を介して上記記憶装置をアクセスする際の、該端子を介してのアドレスバス幅およびデータバス幅を制御するアドレスバス幅・データバス幅端子制御回路と、
上記複数の端子、上記各回路間の信号の伝達を行うための内部アドレスバスおよび内部データバスのバス幅を制御する内部アドレスバス幅・内部データバス幅制御回路と、を備えた、
ことを特徴とする記憶装置識別回路。
【請求項２】
請求項１に記載の記憶装置識別回路において、
上記記憶装置は、フラッシュＲＯＭである、
ことを特徴とする記憶装置識別回路。
【請求項３】
請求項１または２に記載の記憶装置識別回路において、
上記記憶装置判定回路は、電源投入後に、上記記憶装置から該記憶装置の識別情報を読み出し、該記憶装置の識別を行う、
ことを特徴とする記憶装置識別回路。
【請求項４】
請求項１ないし３のいずれかに記載の記憶装置識別回路において、
上記記憶装置判定回路は、上記記憶装置から該記憶装置の製造者番号および製品番号の少なくともいずれか一方を読み出す、
ことを特徴とする記憶装置識別回路。
【請求項５】
請求項４に記載の記憶装置識別回路において、
上記記憶装置判定回路は、テーブルを保有し、上記読み出した上記記憶装置の製造者番号および製品番号の少なくともいずれか一方の情報を元に、該記憶装置の識別を行う、
ことを特徴とする記憶装置識別回路。
【請求項６】
請求項５に記載の記憶装置識別回路において、
上記記憶装置判定回路の有するテーブルは、ＲＯＭである、
ことを特徴とする記憶装置識別回路。
【請求項７】
請求項１ないし６のいずれかに記載の記憶装置識別回路において、
上記端子状態判定回路は、電源投入後の、上記複数の端子の端子状態を判定する、
ことを特徴とする記憶装置識別回路。
【請求項８】
請求項１ないし７のいずれかに記載の記憶装置識別回路において、
上記記憶装置制御回路は、上記記憶装置との接続に必要な設定情報を保持する記憶装置制御レジスタを備え、かつ、
上記記憶装置に対して与えられるライトコマンドに、上記記憶装置判定回路から出力される上記記憶装置に応じた制御コマンドを付与するコマンド付与回路を備えた、
ことを特徴とする記憶装置識別回路。
【請求項９】
請求項８に記載の記憶装置識別回路において、
上記記憶装置制御回路は、上記記憶装置から読み出した、製造者番号および製品番号の少なくともいずれか一方の情報を元に、上記記憶装置との接続に必要な、アドレスバス端子、及び内部アドレスバスに関する仕様を、上記記憶装置制御レジスタに設定する、
ことを特徴とする記憶装置識別回路。
【請求項１０】
請求項８または９に記載の記憶装置識別回路において、
上記記憶装置制御回路は、電源投入後の上記複数の端子の端子状態の判定情報を元に、上記記憶装置との接続に必要な、データバス端子、及び内部データバスに関する仕様を、上記記憶装置制御レジスタに設定する、
ことを特徴とする記憶装置識別回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置識別回路に関し、特に半導体集積回路に接続して用いられるフラッシュＲＯＭの識別回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路において、制御コードを格納する目的には、外部記憶装置を使用することが多く、外部記憶装置としては、記憶容量、コストメリット、不揮発性という特徴等から、フラッシュＲＯＭが多く用いられる。
【０００３】
半導体集積回路と、フラッシュＲＯＭとの接続システムの検討段階等においては、接続するフラッシュＲＯＭを頻繁に切り替える場合があるため、半導体集積回路にて、フラッシュＲＯＭとの接続に必要な諸設定を柔軟に実行することが可能であることが望まれている。
【０００４】
マイクロコンピュータ内蔵の半導体集積回路では、中央演算装置（ＣＰＵ）のアドレス空間の一部を、外部に接続したフラッシュＲＯＭに割り当てることで、ＣＰＵからフラッシュＲＯＭへのアクセスが可能になる。
【０００５】
半導体集積回路と、フラッシュＲＯＭとを接続する場合には、半導体集積回路にて、フラッシュＲＯＭの記憶容量、レイテンシ、及び各種制御信号の出力波形の仕様、等について設定を行う必要がある。半導体集積回路の、フラッシュＲＯＭとの接続に必要な設定は、ＣＰＵによって半導体集積回路が実装するフラッシュＲＯＭの制御を行うレジスタに、設定することで行う。
【０００６】
フラッシュＲＯＭに制御コードを格納する手法としては、フラッシュＲＯＭライタを用いる手法と、半導体集積回路からフラッシュＲＯＭに対して書き込みを行う手法、とがある。半導体集積回路を搭載した最終製品の量産段階においては、製造コストの面から、前述の手法ではなく、後述の手法が用いられる。
【０００７】
後述の手法について、図面を参照して説明する。
図３は、従来技術における、半導体集積回路と、フラッシュＲＯＭとを接続した場合の概要図である。
図４は、半導体集積回路から、フラッシュＲＯＭに対して書き込みを行う場合のフローチャート図であり、この図４を参照して、半導体集積回路からフラッシュＲＯＭに対して書き込みを行う場合の動作について、説明する。
【０００８】
フラッシュＲＯＭ２００に格納すべき制御コードは、制御コード転送ソフトと共に、外部とのデータ通信手段１０３にて半導体集積回路１００に内蔵するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０２に一時的に書き込まれる（ステップＳ４１）。そして、ＣＰＵ１０１が動作を開始し（ステップＳ４２）、該ＣＰＵ１０１が、ＲＡＭ１０２に格納された制御コード転送ソフトを実行する（ステップＳ４３）と、上記制御コードは、フラッシュＲＯＭ２００に書き込まれる。
【０００９】
このＣＰＵ１０１により、フラッシュＲＯＭ２００に対して書き込みを行う動作は、該フラッシュＲＯＭ２００の予め定められたアドレスに、予め定められたデータを書き込む命令を、所定の回数分だけ実行することにより行う。ここでは、この動作を、ライトコマンドを実行する、と呼ぶことにする。
【００１０】
しかるにここで、各種フラッシュＲＯＭの製造元、及び製品の違いによって、半導体集積回路１００からフラッシュＲＯＭ２００に与えるべきライトコマンドが異なる場合がある。
【００１１】
例として、富士通株式会社製ＭＢＭ２９ＬＶ００２Ｃ（製品名）と、Ｓｉｌｉｃｏｎ  Ｓｔｏｒａｇｅ  Ｔｅｃｈｎｏｌｏｇｙ社製ＳＳＴ３９ＬＦ５１２（製品名）との、２つのフラッシュＲＯＭのライトコマンドを、以下に示す。ここでは、１６進数にてアドレス／データの順序で表記する。
【００１２】
富士通株式会社製ＭＢＭ２９ＬＶ００２ＴＣ
１．０ｘ５５５  ／  ０ｘａａ
２．０ｘ２ａａ  ／  ０ｘ５５
３．０ｘ５５５  ／  ０ｘａ０
４．ライトアドレス  ／  ライトデータ
【００１３】
Ｓｉｌｉｃｏｎ  Ｓｔｏｒａｇｅ  Ｔｅｃｈｎｏｌｏｇｙ社製ＳＳＴ３９ＬＦ５１２
１．０ｘ５５５５  ／  ０ｘａａ
２．０ｘ２ａａａ  ／  ０ｘ５５
３．０ｘ５５５５  ／  ０ｘａ０
４．ライトアドレス  ／  ライトデータ
【００１４】
ここで、フラッシュＲＯＭとの接続を制御するコマンド設定、及びフラッシュＲＯＭに与えるライトコマンドは、制御コード転送ソフトにて実行される。
【００１５】
【特許文献１】
特開２００１−１５４９１６号公報
【００１６】
【発明が解決しようとする課題】
上述の、外部とのデータ通信手段１０３にて、半導体集積回路１００に内蔵するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０２に、制御コード及び制御コード転送ソフトを一時的に書き込み、ＣＰＵ１０１によって該制御コード転送ソフトを実行することで、制御コードをフラッシュＲＯＭ２００に書き込む手法においては、接続するフラッシュＲＯＭ２００を変更した場合に、制御コード転送ソフトにて、接続するフラッシュＲＯＭ２００に対して最適な制御レジスタ設定を行い、（すなわち、図４のステップＳ４４における、制御コード転送ソフトによりフラッシュＲＯＭ制御レジスタに設定する内容、の修正を行い、）再度、外部とのデータ通信手段１０３によって制御コード及び制御コード転送ソフトを、半導体集積回路１００に内蔵するＲＡＭ１０２に書き込む必要があるため、操作が煩雑であり、汎用性に欠けるという欠点がある。
【００１７】
さらに、外部とのデータ通信手段１０３にて、半導体集積回路１００に内蔵するＲＡＭ１０２に、制御コード及び制御コード転送ソフトが転送されるまで、ＣＰＵ１０１は動作を開始しないために、その間は、フラッシュＲＯＭ２００の制御レジスタへの設定ができず、最初の、フラッシュＲＯＭ２００へのアクセスが遅れてしまう、という欠点がある。
【００１８】
また、半導体集積回路１００とフラッシュＲＯＭ２００との接続システムを検討する段階等において、接続するフラッシュＲＯＭ２００の変更が度重なる場合にも、上述のライトコマンドを、接続するフラッシュＲＯＭ２００に対応したコマンドに変更する必要があるため、該ライトコマンドを接続するフラッシュＲＯＭ２００に対応したライトコマンドに変更した、（すなわち、図４のステップＳ４５における、制御コードをフラッシュＲＯＭに転送するところのその部分の内容、を修正した、）制御コード転送ソフトを、再度、外部とのデータ通信手段１０３にて、制御コード及び制御コード転送ソフトとして、半導体集積回路１００に内蔵するＲＡＭ１０２に書き込む必要があるため、同じく操作が煩雑であり、汎用性に欠けるという欠点があった。
【００１９】
本発明は、上記のような従来の問題点に鑑みてなされたもので、制御コード転送ソフトを用いることなく、フラッシュＲＯＭとの接続に必要な諸設定を柔軟に実行することが可能な、記憶装置識別回路を提供することを目的としている。
【００２０】
【課題を解決するための手段】
本発明の請求項１にかかる記憶装置識別回路は、半導体集積回路に接続される記憶装置を識別する記憶装置識別回路であって、上記記憶装置は、該記憶装置内に、該記憶装置の識別情報を記憶しているものであり、上記記憶装置と接続するための複数の端子であって、上記記憶装置からの入力、および上記記憶装置への出力の制御が可能であり、かつそのプルアップ・プルダウン処理が可能である複数の端子と、上記複数の端子の端子状態を読み出して、該端子状態の判定を行う端子状態判定回路と、上記複数の端子を介して上記記憶装置から該記憶装置の識別情報を読み出し、該記憶装置の識別を行う記憶装置判定回路と、上記端子状態判定回路の出力、および上記記憶装置判定回路の出力が入力され、上記記憶装置との接続に必要な設定を行う記憶装置制御回路と、上記複数の端子を介して上記記憶装置をアクセスする際の、該端子を介してのアドレスバス幅およびデータバス幅を制御するアドレスバス幅・データバス幅端子制御回路と、上記複数の端子、上記各回路間の信号の伝達を行うための内部アドレスバスおよび内部データバスのバス幅を制御する内部アドレスバス幅・内部データバス幅制御回路と、を備えた、ことを特徴とするものである。
【００２１】
本発明の請求項２にかかる記憶装置識別回路は、請求項１に記載の記憶装置識別回路において、上記記憶装置は、フラッシュＲＯＭである、ものである。
【００２２】
本発明の請求項３にかかる記憶装置識別回路は、請求項１または２に記載の記憶装置識別回路において、上記記憶装置判定回路は、電源投入後に、上記記憶装置から該記憶装置の識別情報を読み出し、該記憶装置の識別を行う、ものである。
【００２３】
本発明の請求項４にかかる記憶装置識別回路は、請求項１ないし３のいずれかに記載の記憶装置識別回路において、上記記憶装置判定回路は、上記記憶装置から該記憶装置の製造者番号および製品番号の少なくとも一方を読み出す、ものである。
【００２４】
本発明の請求項５にかかる記憶装置識別回路は、請求項４に記載の記憶装置識別回路において、上記記憶装置判定回路は、テーブルを保有し、上記読み出した上記記憶装置の製造者番号および／または製品番号の情報を元に、該記憶装置の識別を行う、ものである。
【００２５】
本発明の請求項６にかかる記憶装置識別回路は、請求項５に記載の記憶装置識別回路において、上記記憶装置判定回路の有するテーブルは、ＲＯＭである、ものである。
【００２６】
本発明の請求項７にかかる記憶装置識別回路は、請求項１ないし６のいずれかに記載の記憶装置識別回路において、上記端子状態判定回路は、電源投入後の、上記複数の端子の端子状態を判定する、ものである。
【００２７】
本発明の請求項８にかかる記憶装置識別回路は、請求項１ないし７のいずれかに記載の記憶装置識別回路において、上記記憶装置制御回路は、上記記憶装置との接続に必要な設定情報を保持する記憶装置制御レジスタを備え、かつ上記記憶装置に対して与えられるライトコマンドに、上記記憶装置判定回路から出力される上記記憶装置に応じた制御コマンドを付与するコマンド付与回路を備えた、ものである。
【００２８】
本発明の請求項９にかかる半導体集積回路における記憶装置識別回路は、請求項８に記載の記憶装置識別回路において、上記記憶装置制御回路は、上記記憶装置から読み出した、製造者番号および製品番号の少なくともいずれか一方の情報を元に、上記記憶装置との接続に必要な、アドレスバス端子、及び内部アドレスバスに関する仕様を、上記記憶装置制御レジスタに設定する、ものである。
【００２９】
本発明の請求項１０にかかる半導体集積回路における記憶装置識別回路は、請求項８に記載の記憶装置識別回路において、上記記憶装置制御回路は、電源投入後の上記複数の端子の端子状態の判定情報を元に、上記記憶装置との接続に必要な、データバス端子、及び内部データバスに関する仕様を、上記記憶装置制御レジスタに設定する、ものである。
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明の実施の形態１による、フラッシュＲＯＭを接続する、半導体集積回路を説明するための概要図である。
図２は本発明の実施の形態１における、半導体集積回路からフラッシュＲＯＭに対して書き込みを行う場合のフローチャートである。
【００３０】
図１に示される、本実施の形態１による、フラッシュＲＯＭ３０を接続する、半導体集積回路２０は、フラッシュＲＯＭ３０との接続を行うための複数の端子７であって、フラッシュＲＯＭ３０からの入力、またはフラッシュＲＯＭ３０への出力の制御を行うとともに、そのプルアップ・プルダウンの処理が可能な端子である複数の端子７と、複数の端子７の端子状態を読み出して、該端子状態の判定を行う端子状態判定回路１３と、該複数の端子７、後述するアドレスバス幅・データバス幅端子制御回路６、さらに、フラッシュＲＯＭ制御回路４を介して、フラッシュＲＯＭ３０内に格納されている該フラッシュＲＯＭ３０の識別情報を読み出して、該フラッシュＲＯＭ３０の種別の識別を行うとともに、端子７より外側の、バス幅の可変な外部データバス幅について、接続するフラッシュＲＯＭ３０によって最適な設定を行うことができるよう、外部データバス幅と外部アドレスバス幅とコマンドとの間の対応関係を表にしたコマンドテーブル１１を有する、フラッシュＲＯＭ判定回路９と、フラッシュＲＯＭ３０との接続に必要な設定を、そのフラッシュＲＯＭ制御レジスタ５内に行うとともに、ＣＰＵ１によるフラッシュＲＯＭ３０に対する書き込みの実行時には、フラッシュＲＯＭ３０に対して与えられるライトコマンドに、フラッシュＲＯＭ判定回路９から出力される該フラッシュＲＯＭ３０に応じた制御コマンドを付与して、ＣＰＵ１よりはライトコマンドとしてライトアドレスにライトデータを書き込む命令を実行するだけで、異なる種別のフラッシュＲＯＭに対しても、書き込みの処理を実行可能とするコマンド付与回路１２を有するフラッシュＲＯＭ制御回路４と、上記複数の端子７を介して上記フラッシュＲＯＭ３０をアクセスするときの、該端子によるアドレスバス幅、およびデータバス幅を制御するアドレスバス幅・データバス幅端子制御回路６と、上記複数の端子７、上記フラッシュＲＯＭ判定回路９、上記フラッシュＲＯＭ制御回路４、上記端子状態判定回路１３、上記アドレスバス幅・データバス幅端子制御回路６、間の信号の伝達を行うための、内部アドレスバス、及び内部データバスのバス幅を制御する、内部アドレスバス幅及び内部データバス幅制御回路８と、を備えて構成される。
【００３１】
また、上述の各回路、フラッシュＲＯＭ判定回路９、フラッシュＲＯＭ制御回路４、端子状態判定回路１３、アドレスバス端子及びデータバス端子制御回路６、内部アドレスバス幅及び内部データバス幅制御回路８は、内部バス１５によって相互に接続されており、該内部バス１５は、アドレスバス、データバスの他、リードストローブ、ライトストローブ、リセット信号、等の制御バスによって構成される。
【００３２】
以下、本実施の形態１による半導体集積回路において、これにフラッシュＲＯＭ３０を接続するときの動作について、図２のフローチャートを用いて説明する。
【００３３】
まず、電源の投入（ステップＳ１）の後に、端子状態判定回路１３は、上記複数の端子７のうちの、あらかじめ予約された（設定された）、少なくとも１つ以上の端子の状態を、たとえば該当端子のＨｉｇｈもしくはＬｏｗレベル（スレッショルド電圧に対する高低）でもって判定する（ステップＳ２）。
【００３４】
次に、上記ステップＳ２で端子状態判定回路１３により判定された複数の端子７の、上記で判定したあらかじめ予約された端子の状態を元に、フラッシュＲＯＭ制御回路４は、上記複数の端子７の所要数よりなる、データ端子のバス幅、および内部データバスのバス幅を、該当端子のＨｉｇｈもしくはＬｏｗレベル（スレッショルド電圧に対する高低）でもって、例えば８ｂｉｔデータバス幅はＬｏｗレベル、１６ｂｉｔデータバス幅はＨｉｇｈレベルと決定し、該フラッシュＲＯＭ制御回路４内のフラッシュＲＯＭ制御レジスタ５内に、設定する（ステップＳ３）。
【００３５】
次に、上記ステップＳ３の後、フラッシュＲＯＭ３０に対する最初のアクセスを、該接続されている該フラッシュＲＯＭ３０の識別情報が格納されているアドレスに対して行い、該アドレスより、フラッシュＲＯＭの識別情報として、該フラッシュＲＯＭ３０の製造者番号および製品番号のうち少なくとも一方を読み出す（ステップＳ４）。
【００３６】
上記ステップＳ４でフラッシュＲＯＭの識別情報を読み出した後に、フラッシュＲＯＭ判定回路９は、該回路９内に格納されているコマンドテーブル１１を参照して、接続されているフラッシュＲＯＭ３０の種別を判定する（ステップＳ５）。
【００３７】
フラッシュＲＯＭ判定回路９にて判定されたフラッシュＲＯＭ３０の種別の情報を元に、フラッシュＲＯＭ制御回路４は、接続されたフラッシュＲＯＭ３０の記憶容量、レイテンシ、及び各種制御信号の出力波形の仕様、等をフラッシュＲＯＭ制御レジスタ５内に設定する（ステップＳ６）。
【００３８】
また、フラッシュＲＯＭ判定回路９にて判定された情報を元に、フラッシュＲＯＭ制御回路４は、接続されたフラッシュＲＯＭ３０とのアクセスに必要な、アドレスバス端子、及び内部アドレスバスに関する仕様、および、接続されたフラッシュＲＯＭ３０との接続には不要となる、上記複数の端子７のうちのアドレスバス端子、のプルアップ・プルダウン処理を、フラッシュＲＯＭ制御レジスタ５に設定する（ステップＳ７）。
【００３９】
そして、フラッシュＲＯＭ３０に対して書き込みを行う場合には、ＣＰＵ１は、ライトコマンドとしてライトアドレスにライトデータを書き込む命令を実行しさえすればよく、これに伴い、フラッシュＲＯＭ制御回路４の有するコマンド付与回路１２は、フラッシュＲＯＭ３０に対して与えられるライトコマンドに、上記フラッシュＲＯＭ判定回路９から出力される該フラッシュＲＯＭ３０に応じた制御コマンドを付与し、これにより接続しているフラッシュＲＯＭ３０に適合したライトコマンドが生成されて、フラッシュＲＯＭ３０に対するアクセスを行うことが可能となる（ステップＳ８）。
【００４０】
このように、本実施の形態１においては、ＣＰＵ１が動作を開始する前に、接続されたフラッシュＲＯＭ３０との入出力を行うための、データ端子のバス幅、および内部データバスのバス幅の決定、さらには、接続されたフラッシュＲＯＭ３０の記憶容量、レイテンシ、及び各種制御信号の出力波形の仕様、等の設定を、さらには、接続されたフラッシュＲＯＭ３０とのアクセスに必要な、アドレスバス端子、及び内部アドレスバスに関する仕様、および、接続されたフラッシュＲＯＭ３０との接続には不要となる、上記複数の端子７のうちのアドレスバス端子、のプルアップ・プルダウン処理、の設定を、フラッシュＲＯＭ制御レジスタ５内に行うことができ、かつ、ＣＰＵ１は、ライトコマンドとしてライトアドレスにライトデータを書き込む命令を実行するだけで、コマンド付与回路１２によって、フラッシュＲＯＭ３０に対して与えられるライトコマンドに、該フラッシュＲＯＭ３０に応じた制御コマンドが付与されて、接続しているフラッシュＲＯＭ３０に適合したライトコマンドが生成され、フラッシュＲＯＭ３０に対する簡易なアクセスが可能になるものである。
【００４１】
また、この際、接続されたフラッシュＲＯＭの種別をフラッシュＲＯＭの識別情報を基に識別し、フラッシュＲＯＭ判定回路９により接続に必要な設定を出力するので、接続するフラッシュＲＯＭ３０を変更した場合においても、該新しく接続されたフラッシュＲＯＭ３０とのアクセスに必要な仕様を、データ通信手段によって外部から取得しソフトの実行によって設定する、という必要がなく、フラッシュＲＯＭを変更する場合の処理を簡易化できる効果が得られる。
【００４２】
また、端子状態判定回路１３により、フラッシュＲＯＭ３０との接続をする複数の端子７のうちの、予め予約された端子のフラッシュＲＯＭ３０との接続状態を判別して、フラッシュＲＯＭ３０との入出力のためのデータ端子のバス幅と、内部データバスのバス幅を、決定するようにしたので、接続するフラッシュＲＯＭを変更した場合においても、該新しく接続されたフラッシュＲＯＭ３０とのアクセスに必要なデータバス幅の設定を、データ通信手段によって外部から取得する必要なく、簡易に行うことができ、異なる種類のフラッシュＲＯＭの接続を容易に可能にできる効果がある。
【００４３】
また、半導体集積回路内に、接続されたフラッシュＲＯＭ３０に対するアクセスに必要な設定を与えるフラッシュＲＯＭ判定回路９、およびデータ端子のバス幅、および内部データバスのバス幅の設定を行う端子状態判定回路１３を備えたので、ＣＰＵが動作を開始する前に、短時間で接続されたフラッシュＲＯＭとのアクセスに必要な設定を行うことができ、最初のフラッシュＲＯＭへのアクセスの遅れを解消することができる。
【００４４】
さらに、ＣＰＵにより、フラッシュＲＯＭ３０に対して書き込みを行う場合には、種別を判定したフラッシュＲＯＭ３０に対応したコマンドを、コマンド付与回路１２によりＣＰＵによる汎用的なライトコマンドに付与することで、該フラッシュＲＯＭ３０に適合したライトコマンドを生成するので、ＣＰＵは汎用的なライトデータの書き込む命令を実行するだけで、ライトコマンドの異なるフラッシュＲＯＭに対しても書き込みの実行を行うことができ、書き込みの処理を簡易化することができる。
【００４５】
なお、本実施の形態においては、書き換え可能な不揮発性メモリであるフラッシュＲＯＭを接続する場合を例にあげて説明したが、本発明においては、フラッシュＲＯＭの代わりに、仕様を特定できる識別情報を持つとともに、データの書き込みに対して固有のライトコマンドが必要となるＲＡＭやＲＯＭ等の他の記憶装置を接続する場合においても同様に適用でき、上記実施の形態と同様の効果を奏する。
【００４６】
【発明の効果】
以上、説明したように、本発明にかかる半導体記憶装置における記憶装置識別回路は、半導体集積回路に接続される記憶装置を識別する記憶装置識別回路であって、上記記憶装置は、該記憶装置内に、該記憶装置の識別情報を記憶しているものであり、上記記憶装置と接続するための複数の端子であって、該記憶装置からの入力、および該記憶装置への出力の制御が可能であり、かつそのプルアップ・プルダウン処理が可能である複数の端子と、上記複数の端子の端子状態を読み出して、該端子状態の判定を行う端子状態判定回路と、上記複数の端子を介して上記記憶装置から該記憶装置の識別情報を読み出し、該記憶装置の識別を行う記憶装置判定回路と、上記端子状態判定回路の出力、および上記記憶装置判定回路の出力が入力され、上記記憶装置との接続に必要な設定を行う記憶装置制御回路と、上記複数の端子を介して上記記憶装置をアクセスする際の、該端子を介してのアドレスバス幅およびデータバス幅を制御するアドレスバス幅・データバス幅端子制御回路と、上記複数の端子、上記各回路間の信号の伝達を行うための内部アドレスバスおよび内部データバスのバス幅を制御する内部アドレスバス幅・内部データバス幅制御回路と、を備えた、構成としたので、フラッシュＲＯＭの接続に関する設定、およびライトコマンドの実行を、ＣＰＵにより、予め制御コード転送ソフトにて行う必要がなくなるため、煩雑な処理を行うことなく、半導体集積回路と、不特定の記憶装置との接続を行うことが可能になる効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における、半導体集積回路とフラッシュＲＯＭとを接続したときの概要図。
【図２】本発明の実施の形態１における、半導体集積回路からフラッシュＲＯＭに対して書き込みを行う場合のフローチャート図。
【図３】従来技術における、半導体集積回路とフラッシュＲＯＭを接続した場合の概要図。
【図４】従来技術における、半導体集積回路からフラッシュＲＯＭに対して書き込みを行う場合のフローチャート図。
【符号の説明】
１  ＣＰＵ
３０  フラッシュＲＯＭ
７  複数の端子
１３  端子状態判定回路
９  フラッシュＲＯＭ判定回路
４  フラッシュＲＯＭ制御回路
６  アドレスバス幅端子及びデータバス幅端子制御回路
８  内部アドレスバス幅及び内部データバス幅制御回路
１５  内部バス
ステップＳ１  電源投入ステップ
ステップＳ２  端子７状態を判定するステップ
ステップＳ３  接続されたフラッシュＲＯＭとのアクセスに必要なデータバス端子及び内部データバスに関する仕様を、設定するステップ
ステップＳ４  製造者番号および製品番号のいずれか一方を読み出すステップ
ステップＳ５  接続されたフラッシュＲＯＭを判定するステップ
ステップＳ６  接続されたフラッシュＲＯＭの記憶容量、レイテンシ、及び各種制御信号の出力波形の仕様を、設定するステップ
ステップＳ７  接続されたフラッシュＲＯＭとのアクセスに必要なアドレスバス端子、及び内部アドレスバスに関する仕様、および接続されたフラッシュＲＯＭとの接続には不要となるアドレスバス端子のプルアップ・プルダウン処理を設定するステップ
ステップＳ８  フラッシュＲＯＭ３０に対するアクセスを行うステップ
【図１】
2004234129.tif 000003
【図２】
2004234129.tif 000004
【図３】
2004234129.tif 000005
【図４】
2004234129.tif 000006