(57)【要約】【課題】不揮発性メモリ部に対するアクセス効率を低下させずに不揮発性メモリ部のデータバッファＲＡＭを初期化することができ、初期化ピーク電流も小さくすることができる不揮発性記憶装置を提供する。【解決手段】消去及び書き込み可能な不揮発性メモリ部と、前記不揮発性メモリ部のデータバッファＲＡＭと、制御部とを有する。前記データバッファＲＡＭは複数のスタティックメモリセル（２０）を有し、スタティックメモリセルの動作電源の供給を断った状態で一方の記憶ノード（ＳＲ２）を第１極性に強制し動作電源の供給を再開した状態で他方の記憶ノード（ＳＲ１）を前記第１極性と反対極性の第２極性に強制する初期化動作が可能にされる。前記制御部は外部コマンドに応答して前記データバッファＲＡＭに対する初期化動作を指示する。上記初期化動作を時分割で行なう。【選択図】        図７
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【特許請求の範囲】
【請求項１】
消去及び書き込み可能な不揮発性メモリ部と、前記不揮発性メモリ部のデータバッファＲＡＭと、制御部とを有し、
前記データバッファＲＡＭは複数のスタティックメモリセルを有し、スタティックメモリセルの動作電源の供給を断った状態で一方の記憶ノードを第１極性に強制し動作電源の供給を再開した状態で他方の記憶ノードを前記第１極性と反対極性の第２極性に強制する初期化動作が可能にされ、
前記制御部は外部コマンドに応答して前記データバッファＲＡＭに対する初期化動作を指示することを特徴とする不揮発性記憶装置。
【請求項２】
前記初期化動作によるデータバッファＲＡＭの記憶情報は前記不揮発性メモリ部における書き込み阻止の論理値を有することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記不揮発性メモリ部における書き込み単位は前記データバッファＲＡＭのデータ入出力単位の複数倍であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記初期化動作は前記データバッファＲＡＭに対する一括初期化動作であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記スタティックメモリセルのデータ入出力端子は相補ビット線に接続され、相補ビット線にはスイッチ制御可能な負荷トランジスタが接続され、相補ビット線の一方には当該一方のビット線の負荷トランジスタと相補的にスイッチ制御可能なディスチャージトランジスタが接続され、オン状態の前記ディスチャージトランジスタは前記スタティックメモリセルの一方の記憶ノードを第１極性に強制することを特徴とする請求項４記載の不揮発性記憶装置。
【請求項６】
前記スタティックメモリセルの他方の記憶ノードを第２極性に強制する動作は相補ビット線の他方の負荷トランジスタをオン状態にして行なうことを特徴とする請求項５記載の不揮発性記憶装置。
【請求項７】
複数のメモリバンクと制御部を有し、
前記メモリバンクは消去及び書き込み可能な不揮発性メモリ部と、前記不揮発性メモリ部のデータバッファＲＡＭとを有し、
前記データバッファＲＡＭは複数のスタティックメモリセルを有し、スタティックメモリセルの動作電源の供給を断った状態で一方の記憶ノードを第１極性に強制し動作電源の供給を再開した状態で他方の記憶ノードを前記第１極性と反対極性の第２極性に強制する初期化動作が可能にされ、
前記制御部は前記複数のメモリバンクに前記初期化動作を時分割で指示することを特徴とする不揮発性記憶装置。
【請求項８】
前記初期化動作によるデータバッファＲＡＭの記憶情報は前記不揮発性メモリ部における書き込み阻止の論理値を有することを特徴とする請求項７記載の不揮発性記憶装置。
【請求項９】
前記データバッファＲＡＭは複数のメモリマットを有し、前記複数のメモリマットは前記初期化動作が時分割で行なわれることを特徴とする請求項７記載の不揮発性記憶装置。
【請求項１０】
複数のメモリバンクと制御部を有し、
前記メモリバンクは消去及び書き込み可能な不揮発性メモリ部と、前記不揮発性メモリ部のデータバッファＲＡＭとを有し、
前記データバッファＲＡＭは複数のスタティックメモリセルを有し、スタティックメモリセルの動作電源の供給を断って一方の記憶ノードの蓄積電荷を減少させた後に双方の記憶ノードに初期値の電位とスタティックメモリセルの動作電源の供給を行なう初期化動作が可能にされ、
前記初期化動作によるデータバッファＲＡＭの記憶情報は前記不揮発性メモリ部における書き込み阻止の論理値を有することを特徴とする不揮発性記憶装置。
【請求項１１】
前記制御部は外部コマンドに応答して前記複数のメモリバンクに前記初期化動作を一括で指示することを特徴とする請求項１０記載の不揮発性記憶装置。
【請求項１２】
前記制御部は前記複数のメモリバンクに前記初期化動作を時分割で指示することを特徴とする請求項１０記載の不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、消去及び書き込み可能な不揮発性メモリ部のデータバッファＲＡＭにスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を用いる不揮発性記憶装置に係り、特にデータバッファＲＡＭの初期化に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＳＲＡＭの記憶情報を初期化するとき、相補型ＭＯＳ（ＣＭＯＳ）スタティックメモリセルの一方のＣＭＯＳインバータの動作電源を切って、初期化データと当該ＣＭＯＳインバータの駆動力が衝突するのを回避しようとするものがある（特許文献１、２参照）。
【０００３】
【特許文献１】
特開２０００−２６０１８４号公報
【特許文献２】
特開平５−３２５５５７号公報
【０００４】
【発明が解決しようとする課題】
本発明者はフラッシュメモリ部のような不揮発性メモリ部のデータバッファＲＡＭにＳＲＡＭを用いる場合に、そのＳＲＡＭの初期化について検討した。この場合には単にＳＲＡＭのメモリセルを初期化するのと異なり、不揮発性メモリ部のデータバッファとしての性質を考慮しなければならない。例えば不揮発性メモリ部の書き込み単位に対して一部だけ追加的に書き込みを行なうような場合には、データバッファＲＡＭを書き込み阻止の論理値に初期化してから追加書き込みデータだけをデータバッファＲＡＭに転送すればよく、データバッファＲＡＭに一々書き込み阻止データを転送することを要しない。また、不揮発性メモリ部の大容量化に呼応してデータバッファＲＡＭの数も増え、データバッファＲＡＭを一括初期化する場合にはピーク電流が大きくなり過ぎないようにしなければならない。
【０００５】
本発明の目的は、不揮発性メモリ部に対するアクセスの効率化に資するように不揮発性メモリ部のデータバッファＲＡＭを初期化することができる不揮発性記憶装置を提供することにある。
【０００６】
本発明の別の目的は不揮発性メモリ部のデータバッファＲＡＭを初期化するときのピーク電流を小さくすることができる不揮発性記憶装置を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕本発明に係る不揮発性記憶装置は、消去及び書き込み可能な不揮発性メモリ部（ＦＡＲＹ０〜ＦＡＲＹ３）と、前記不揮発性メモリ部のデータバッファＲＡＭ（ＢＭＲＹ０〜ＢＭＲＹ３）と、制御部（ＣＮＴ）とを有する。前記データバッファＲＡＭは複数のスタティックメモリセルを有し、スタティックメモリセルの動作電源の供給を断った状態で一方の記憶ノード（ＳＲ２）を第１極性に強制し動作電源の供給を再開した状態で他方の記憶ノード（ＳＲ１）を前記第１極性と反対極性の第２極性に強制する初期化動作が可能にされる。前記制御部は外部コマンドに応答して前記データバッファＲＡＭに対する初期化動作を指示する。
【００１０】
上記より、初期化動作において、スタティックメモリセルの動作電源の供給を断った状態で一方の記憶ノードを第１極性に強制しても電源側から無駄に大きな電流が流れない。この状態で動作電源の供給を再開して他方の記憶ノードを第２極性に強制しても、記憶ノードの相補状態が既に確定しているから、過渡応答電流は殆ど流れずにスタティックメモリセルが初期化される。これによってデータバッファＲＡＭの初期化動作を高速化すること、初期化動作で流れる電流を小さく抑えることができる。
【００１１】
上記初期化動作を外部コマンドで指示することができるから、不揮発性メモリ部に対する部分書き込みの前に或はデータバッファＲＡＭをデータキャッシュとして利用する前に不要データを一掃するとき等、不揮発性記憶装置に対するアクセス動作の必要に応じて適宜データバッファＲＡＭの初期化動作を行なうことができる。
【００１２】
不揮発性メモリ部に対する部分書き込み等を考慮すれば、前記初期化動作によるデータバッファＲＡＭの記憶情報は前記不揮発性メモリ部における書き込み阻止の論理値であるのがよい。これによる部分書き込み処理効率の向上という点は、前記不揮発性メモリ部における書き込み単位が前記データバッファＲＡＭのデータ入出力単位よりも大きいとき顕在化される。さらに、前記初期化動作は前記データバッファＲＡＭに対する一括初期化動作であるのが最も効率的である。
【００１３】
初期化動作を行なうための具体的な形態として、前記スタティックメモリセルのデータ入出力端子は相補ビット線（ＢＬＢ，ＢＬＴ）に接続され、相補ビット線にはスイッチ制御可能な負荷トランジスタ（Ｑ７，Ｑ８）が接続され、相補ビット線の一方には当該一方のビット線の負荷トランジスタと相補的にスイッチ制御可能なディスチャージトランジスタ（Ｑ１０）が接続され、オン状態の前記ディスチャージトランジスタは前記スタティックメモリセルの一方の記憶ノードを第１極性に強制する。また、前記スタティックメモリセルの他方の記憶ノードを第２極性に強制する動作は相補ビット線の他方の負荷トランジスタをオン状態にして行なう。
【００１４】
〔２〕本発明に係る別の不揮発性記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは消去及び書き込み可能な不揮発性メモリ部と、前記不揮発性メモリ部のデータバッファＲＡＭとを有する。前記データバッファＲＡＭは複数のスタティックメモリセルを有し、スタティックメモリセルの動作電源の供給を断った状態で一方の記憶ノードを第１極性に強制し動作電源の供給を再開した状態で他方の記憶ノードを前記第１極性と反対極性の第２極性に強制する初期化動作が可能にされる。前記制御部は前記複数のメモリバンクに前記初期化動作を時分割で指示する。
【００１５】
上記初期化動作を時分割で行なうことにより、不揮発性メモリ部のデータバッファＲＡＭを初期化する場合にピーク電流を小さくすることが容易である。
【００１６】
不揮発性メモリ部に対する部分書き込み等を考慮すれば、前記初期化動作によるデータバッファＲＡＭの記憶情報は前記不揮発性メモリ部における書き込み阻止の論理値であるのがよい。
【００１７】
データバッファＲＡＭの初期化ピーク電流を更に抑えるには、前記データバッファＲＡＭが複数のメモリマット（ＭＡＴＵ，ＭＡＴＬ）に分割されているとき、メモリマット間でも前記初期化動作を時分割で行なうのがよい。
【００１８】
〔３〕本発明に係る更に別の不揮発性記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは消去及び書き込み可能な不揮発性メモリ部と、前記不揮発性メモリ部のデータバッファＲＡＭとを有する。前記データバッファＲＡＭは複数のスタティックメモリセルを有し、スタティックメモリセルの動作電源の供給を断って一方の記憶ノードの蓄積電荷を減少させた後に双方の記憶ノードに初期値の電位とスタティックメモリセルの動作電源の供給を行なう初期化動作が可能にされる。前記初期化動作によるデータバッファＲＡＭの記憶情報は前記不揮発性メモリ部における書き込み阻止の論理値を有する。不揮発性メモリ部に対する部分書き込み等に最適であり、部分書き込み等のアクセス効率向上に寄与する。
【００１９】
上記においても、前記制御部は外部コマンドに応答して前記複数のメモリバンクに前記初期化動作を一括で指示してよい。また、前記制御部は前記複数のメモリバンクに前記初期化動作を時分割で指示してよい。
【００２０】
【発明の実施の形態】
図１には本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成が示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知のＭＯＳ集積回路製造方法によって単結晶シリコンのような１個の半導体基板（チップ）に形成される。
【００２１】
フラッシュメモリ１は、例えば４個のメモリバンクＢＮＫ０〜ＢＮＫ３と制御部ＣＮＴを有する。前記メモリバンクＢＮＫ０〜ＢＮＫ３は、不揮発性メモリ部としてのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３と、データバッファＲＡＭ（バッファ部）としてのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３とを有する。一つのフラッシュメモリアレイに対応してバッファメモリは左右に２分割されて配置される。便宜上右側のバッファメモリにはサフィックス（Ｒ）を付し、左側のバッファメモリにはサフィックス（Ｌ）を付す。
【００２２】
フラッシュメモリ１の外部入出力端子ｉ／ｏ０〜ｉ／ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。フラッシュメモリ１は外部制御信号例えばストローブ信号として、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号ＣＥｂ、リードイネーブル信号ＲＥｂ、ライトイネーブル信号ＷＥｂを入力し、レディー・ビジー信号Ｒ／Ｂｂを出力する。前記チップイネーブル信号ＣＥｂはフラッシュメモリ１にチップ選択状態を示し、リードイネーブル信号ＲＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのリード動作を指示し、ライトイネーブル信号ＷＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのライト動作を指示する。コマンドラッチイネーブル信号ＣＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にコマンドが供給されることを意味し、アドレスラッチイネーブル信号ＡＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にアドレス信号が供給されることを意味する。前記レディー・ビジー信号Ｒ／ＢｂはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３の何れかに対して消去、書き込み、または読み出し動作中であること（ビジー状態）をローレベル（Ｌ）によって示す。フラッシュメモリアレイ（ＦＡＲＹ０〜ＦＡＲＹ３）毎に対するビジー状態またはレディー状態は後述のステータス情報を読み出すことによって外部から認識可能にされている。
【００２３】
前記制御部ＣＮＴは、前記ストローブ信号の状態に応じて外部との信号インタフェース機能などを制御し、また、入力されたコマンドに従ってメモリバンクＢＮＫ０〜ＢＮＫ３の内部動作を制御する。
【００２４】
前記それぞれのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３は、マトリクス配置された多数の不揮発性メモリセルを有する。この不揮発性メモリセルは、特に制限されないが、公知のフローティングゲート型トランジスタ１個で１個のメモリセルを構成する。例えば不揮発性メモリセルは、ウェル領域に形成されたソース及びドレインと、ソースとドレインとの間のチャンネル領域にトンネル酸化膜を介して形成されたフローティングゲート、そしてフローティングゲートに層間絶縁膜を介して重ねられたコントロールゲートによって構成される。コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接続される。図１では１個の不揮発性メモリセルＭＣと１本のビット線Ｇ−ＢＬが代表的に図示され、ビット線Ｇ−ＢＬの一端にはスタティックラッチ回路で構成されるセンスランチＳＬが接続される。
【００２５】
図１のフラッシュメモリ１では記憶情報の５１２バイト（５１２Ｂ）を１セクタと呼ぶ。書き込みおよび読み出しの情報記憶単位は２０４８バイト（＝４セクタ）であり、この単位を１ページと呼ぶ。１０２４バイトを１キロバイトとも記す。１ページはページアドレスで指定される。フラッシュメモリはフィールド素子分離のため、消去の情報記憶単位は書き込み単位の２倍（＝４０９６バイト）とされ、これを１ブロックと呼ぶ。消去モードにおける偶数ページアドレスの指定がブロックの指定とされる。
【００２６】
特に制限されないが、フラッシュメモリ１において不揮発性メモリセルは１個で２ビットの情報記憶を行なう。これに従って、各フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において、ワード線１本に２０４８バイト個の不揮発性メモリセルが接続され、ページアドレス情報は対応するワード線１本に接続する偶数番目または奇数番目の１０２４個のメモリセルを指定し、ページアドレス情報で指定された１０２４個のメモリセルに一対一対応するように１０２４バイト個のセンスラッチＳＬが並設される。ページアドレス情報はメモリバンク全体の中でページアドレスを指定し、その最下位ビットはページアドレスの偶数または奇数を指定し、その上位側はワード線を指定し、最上位２ビットはメモリバンクを指定する。ワード線の選択は図示を省略するワード線選択デコーダが行い、偶数ページまたは奇数ページ単位によるビット線の選択は図示を省略する偶奇ビット線セレクタが行い、この偶奇ビット線セレクタで選択された１０２４バイト本のビット線が１０２４バイト個のセンスラッチＳＬに接続される。消去モードでは偶数ページアドレスがブロックアドレス（１ワード線２ページ分アドレス）とみなされる。
【００２７】
前記不揮発性メモリセルはフローティングゲートに蓄えられた電荷量に応じてメモリセルの閾値電圧が変化することを利用して情報記憶を行なう。このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値電圧分布と呼ぶ。例えば、この例でが不揮発性メモリセルは１個で２ビットの情報記憶を行い、記憶情報の“０１”，“００”，“１０”，“１１”のデータに対応する４種類のメモリ閾値電圧分布が決められている。すなわち、一つのメモリセルの情報記憶状態は、第４閾値電圧（Ｖｔｈ４）状態としての消去状態（“１１”）、第１閾値電圧（Ｖｔｈ１）状態としての第１の書き込み状態（“１０”）、第２閾値電圧（Ｖｔｈ２）状態としての第２の書き込み状態（“００”）、第３閾値電圧（Ｖｔｈ３）状態としての第３の書き込み状態（“０１”）の中から選ばれる。特に制限されないが、閾値電圧は、Ｖｔｈ４＜Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３の関係を有する。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。上記メモリ閾値分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込みベリファイ電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行なう。それら３回に分けた個々の書き込み動作において、書き込み選択のビット線には０Ｖ、非選択のビット線には１Ｖを印加する。特に制限されないが、ワード線は例えば１７Ｖとされる。前記書き込み高電圧印加時間を長くするにしたがってメモリセルの閾値電圧が上昇される。３種類の書き込み閾値電圧制御は、そのような高電圧状態の時間制御、更にはワード線に印加する高電圧のレベル制御によって行なうことができる。ビット線に０Ｖを印加するか、１Ｖを印加するかは、センスラッチ回路ＳＬにラッチさせる書き込み制御情報の論理値で決定される。例えばセンスラッチ回路ＳＬのラッチデータが論理値“１”で書き込み非選択（書き込み阻止）、論理値“０”で書き込み選択となるように制御される。書き込み動作時にセンスラッチＳＬに“１”または“０”の何れをセットするかは、書き込みを行なうべき書き込み閾値電圧状態に応じて制御部ＣＮＴがバッファメモリＢＭＲＹ０〜ＢＭＲＹ３上の対応する書き込みデータに従って決定する。ブロック一括消去時には、選択ワード線が−１６Ｖとされ、非選択ワード線が０Ｖとされ、選択ビット線は２Ｖとされる。記憶情報の読み出しは、ワード線に印加するワード線選択レベルとしての電圧を、３種類設定し、３種類のワード線選択レベルを順次変更しながら最大３回の読出し動作を行い、個々の読み出し動作でメモリセルから読み出される２値（１ビット）の値に基づいて２ビットの記憶情報を判定する。
【００２８】
前記フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する消去、書き込み及び読み出しの制御は前記制御部ＣＮＴが行なう。
【００２９】
バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）によって構成され、外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に外部から２値で入力される書き込みデータと外部入出力端子ｉ／ｏ０〜ｉ／ｏ７から外部に出力すべき２値の読み出しデータを一時的に保存する。メモリバンク毎にバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は２分割されており、メモリバンク毎のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい最低限の記憶容量を備える。例えば、フラッシュメモリ１の場合、書き込み情報単位および読み出し情報単位が１ページ（＝２Ｋバイト）であるから、オンチップバッファとしてのそれぞれのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は２Ｋバイトの記憶容量を有する。前述の如く、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は対応するものがメモリバンクに左右１組づつ配置され、同一メモリバンクに配置されたバッファメモリは同一フラッシュメモリアレイに優先的に対応されて利用される。動作モードによっては優先的に対応されないバッファメモリを利用する場合もある。その制御はコマンドとアドレス信号に従って前記制御部ＣＮＴが制御する。
【００３０】
フラッシュメモリアレイとバッファメモリとの間のデータ入出力は８ビット単位で行われる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において８ビット単位のセンスラッチＳＬの選択は図示を省略するセンスラッチ選択回路で行なう。バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は８ビット単位でアクセス可能にされる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３とバッファメモリＢＭＲＹ０〜ＢＭＲＹ３との間のデータ転送、並びにバッファメモリＢＭＲＹ０〜ＢＭＲＹ３に対するアクセス制御は、外部から与えられるコマンド及びアクセスアドレス情報などに基づいて制御部ＣＮＴが行なう。
【００３１】
図２にはフラッシュメモリ１におけるアドレス、データ及びコマンドコードの伝達経路の詳細が例示される。外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に供給されたコマンドコードは制御部ＣＮＴに入力される。
【００３２】
外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に与えられた外部アドレス情報はアドレスバッファ（ＡＢＵＦ）１０に供給される。アドレスバッファ１０に入力されたアドレス情報は、メモリバンクＢＮＫ０〜ＢＮＫ３全体の中でフラッシュメモリアレイのページアドレスを指定するページアドレス情報、バッファメモリのアクセス先頭アドレス情報（バッファ先頭カラムアドレス情報）などを含み、それらのアドレス情報は図示を省略するアドレスラッチ回路にラッチされる。アドレスバッファはフラッシュアドレスカウンタ（ＦＡＣ）１１、バッファアドレスカウンタ（ＢＡＣ）１２を有する。フラッシュアドレスカウンタ１１は１ページ分のセンスラッチを順次バイト単位で選択するためのアドレス信号を生成するアドレスカウンタである。バッファアドレスカウンタ１２はバッファ先頭カラムアドレス情報などがプリセットされ、プリセット値を初期値として順次８ビット単位でバッファメモリをアクセスするときのアクセスアドレス信号を生成するアドレスカウンタである。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３には前記ページアドレス情報及びフラッシュアドレスカウンタ１１の出力が供給される。バッファアドレスカウンタ１２の出力はバッファメモリＢＭＲＹ０〜ＢＭＲＹ３のアドレスバッファ（バッファ部アドレスバッファ＝ＢＡＢＵＦ）１３ａ〜１３ｄに供給される。そこからバッファメモリＢＭＲＹ０〜ＢＭＲＹ３に供給される。
【００３３】
外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に与えられた書き込みデータはバッファメモリＢＭＲＹ０〜ＢＭＲＹ３の内の１つのバッファメモリＢＭＲＹｉ（Ｉ＝０〜３）に与えられる。バッファメモリＢＭＲＹｉから読み出されるデータは対応するバッファメモリＢＭＲＹｉのデータバッファ（バッファ部データバッファ＝ＢＤＢＵＦ）１４ａ〜１４ｄ、データマルチプレクサ（ＭＰＸ）１５、データバッファ（ＤＢＵＦ）１６を経由して外部入出力端子ｉ／ｏ０〜ｉ／ｏ７から外部に出力される。
【００３４】
バッファメモリＢＭＲＹ〜ＢＭＲＹ３とフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３との間では８ビット単位でデータの入出力が行われる。
【００３５】
図３には外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とバッファメモリＢＭＲＹ（ｉ＝０〜３）間におけるデータ転送形態が例示される。フラッシュメモリ１に対する読み出し動作において、ページアドレス情報に基づいて選択されたフラッシュメモリアレイＦＡＲＹｉの記憶情報を一時的に保持するバッファメモリＢＭＲＹｉは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とインタフェースされ、特に、ページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうちの左側のバッファメモリＢＭＲＹｉ（Ｌ）は外部入出力端子ｉ／ｏ０〜ｉ／ｏ３とインタフェースされ、ページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうち右側のバッファメモリＢＭＲＹｉ（Ｒ）は外部入出力端子ｉ／ｏ４〜ｉ／ｏ７とインタフェースされて、記憶情報が外部に読み出される。また、フラッシュメモリ１に対する書き込み動作において、外部入出力端子ｉ／ｏ０〜ｉ／ｏ３に与えられる書き込みデータはページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうちの左側のバッファメモリＢＭＲＹｉ（Ｌ）に一時的に保持され、外部入出力端子ｉ／ｏ４〜ｉ／ｏ７に与えられる書き込みデータはページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうちの右側のバッファメモリＢＭＲＹｉ（Ｒ）に一時的に保持される。
【００３６】
図４にはバッファメモリＢＭＲＹｉとフラッシュＦＡＲＹｉとの間におけるデータ転送形態が例示される。フラッシュメモリ１に対するアクセス動作において、メモリバンクＢＮＫｉを指定した書き込み動作において、ページアドレス情報等に基づいて指定されたバッファメモリＢＭＲＹｉが一時的に保持する書き込み情報がページアドレス情報等に基づいて指定されたフラッシュメモリアレイＦＡＲＹｉに書き込まれる。また、フラッシュメモリ１に対するアクセス動作において、メモリバンクＢＮＫｉを指定した読み出し動作において、ページアドレス情報等に基づいて指定されたフラッシュメモリアレイＦＡＲＹｉからの記憶情報がページアドレス情報に基づいて指定されたバッファメモリＢＭＲＹｉに一時的に保持される。
【００３７】
図５にはバッファメモリＢＭＲＹｉの初期化制御信号が例示される。制御回路ＣＮＴは外部コマンドの一つとしてクリアコマンドを入力する。クリアコマンドはクリアコマンドコード“ＦＥＨ”を有し、全てのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３を一括でクリアすることを指示する。特に制限されないが、ここでは、全記憶情報を論理値“０”とすることをクリアと言う。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において論理値“０”の書き込みデータは書き込み阻止の論理値とされる。バッファメモリＢＭＲＹ０〜ＢＭＲＹ３のクリアコマンドを用意することにより、１ページ中の任意小領域の書き込み（＝追加書き込み）が高速化できる。追加書き込みを行なう場合、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３のクリアコマンドがないと、書き込みを行わない領域に書き込み禁止を意味するダミーデータ（論理値“０”のパターン）を入力する必要がある。そしてライトイネーブル信号ＷＥｂを書き込み単位だけクロック変化させる必要がある。これに対してバッファメモリＢＭＲＹ０〜ＢＭＲＹ３のクリアコマンドがあると、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３をクリアした時点で、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３上には書き込み禁止を意味するダミーデータがセットされるため、書き込み単位のデータサイズに応じてライトイネーブル信号ＷＥｂをクロックさせればよい。
【００３８】
制御回路ＣＮＴは前記クリアコマンドを入力することにより、ライトイネーブル信号ＷＥｂの変化に同期して初期化制御信号として初期化クリア信号ＭＣＳＲＡＭ＜１＞〜ＭＣＳＲＡＭ＜４＞と初期化ライト信号ＭＷＳＲＡＭ＜１＞〜ＭＷＳＲＡＭ＜４＞を生成し、所定のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３に供給する。遅延回路ＤＥＬ１、ＤＥＬ２は初期化クリア信号ＭＣＳＲＡＭ＜２＞、ＭＣＳＲＡＭ＜４＞を例えば５ナノ秒（５ｎｓ）遅延させて初期化クリア遅延信号ＭＣＳＲＡＭ＿Ｄ＜２＞、ＭＣＳＲＡＭ＿Ｄ＜４＞を出力する。初期化クリア信号ＭＣＳＲＡＭ＜１＞と初期化ライト信号ＭＷＳＲＡＭ＜１＞はバッファメモリＭＢＲＹ０（Ｌ），ＢＭＲＹ１（Ｌ）に供給される。初期化クリア遅延信号ＭＣＳＲＡＭ＿Ｄ＜２＞と初期化ライト信号ＭＷＳＲＡＭ＜２＞はバッファメモリＭＢＲＹ０（Ｒ），ＢＭＲＹ１（Ｒ）に供給される。初期化クリア信号ＭＣＳＲＡＭ＜３＞と初期化ライト信号ＭＷＳＲＡＭ＜３＞はバッファメモリＭＢＲＹ２（Ｌ），ＢＭＲＹ３（Ｌ）に供給される。初期化クリア遅延信号ＭＣＳＲＡＭ＿Ｄ＜４＞と初期化ライト信号ＭＷＳＲＡＭ＜４＞はバッファメモリＭＢＲＹ２（Ｒ），ＢＭＲＹ３（Ｒ）に供給される。
【００３９】
図６には初期化クリア信号ＭＣＳＲＡＭ＜１＞〜ＭＣＳＲＡＭ＜４＞と初期化ライト信号ＭＷＳＲＡＭ＜１＞〜ＭＷＳＲＡＭ＜４＞の変化タイミングが例示される。特に制限されないがライトイネーブル信号ＷＥｂは３０ｎｓの周期で変化される。初期化クリア信号ＭＣＳＲＡＭ＜３＞、ＭＣＳＲＡＭ＜４＞は初期化クリア信号ＭＣＳＲＡＭ＜１＞、ＭＣＳＲＡＭ＜２＞に対してライトイネーブル信号ＷＥｂの半周期遅れて変化される。初期化ライト信号ＭＷＳＲＡＭ＜１＞、ＭＷＳＲＡＭ＜２＞は初期化クリア信号ＭＣＳＲＡＭ＜１＞、ＭＣＳＲＡＭ＜２＞に対してライトイネーブル信号ＷＥｂの１周期遅れて変化される。初期化ライト信号ＭＷＳＲＡＭ＜３＞、ＭＷＳＲＡＭ＜４＞は初期化クリア信号ＭＣＳＲＡＭ＜３＞、ＭＣＳＲＡＭ＜４＞に対してライトイネーブル信号ＷＥｂの１周期遅れて変化される。
【００４０】
図７にはバッファメモリＢＭＲＹ０の一部が例示される。スタティックメモリセル２０はｐチャンネル型ＭＯＳトランジスタＱ１とｎチャンネル型ＭＯＳトランジスタＱ２から成るＣＭＯＳインバータとｐチャンネル型ＭＯＳトランジスタＱ３とｎチャンネル型ＭＯＳトランジスタＱ４から成るＣＭＯＳインバータとの入力と出力を相互に交差結合したＣＭＯＳスタティックラッチを有し、一方の記憶ノードＳＲ２はｎチャンネル型の選択ＭＯＳトランジスタＱ５を介してビット線ＢＬＢに、他方の記憶ノードＳＲ１はｎチャンネル型の選択ＭＯＳトランジスタＱ６を介してビット線ＢＬＴに接続される。選択ＭＯＳトランジスタＱ５，Ｑ６の選択端子はワード線ＷＬに接続される。実際は多数のメモリセルがＸ−Ｙ方向にマトリクス配置され、同一行のメモリセルの選択端子はそれに対応されたワード線に共通接続され、同一列に配置されたメモリセルのデータ入出力端子はそれに対応された相補ビット線に共通接続される。図示は省略するが、相補ビット線の一端はＹ選択スイッチ回路（カラム選択スイッチ回路）を介して相補コモンデータ線に導通可能にされ、相補コモンデータ線は書き込みアンプによって書き込み駆動され、メモリセルから相補コモンデータ線に読み出されたデータは読み出しアンプによってセンス増幅される。
【００４１】
前記相補ビット線ＢＬＢ，ＢＬＴの他端にはｐチャンネル型の負荷ＭＯＳトランジスタＱ７，Ｑ８を介してＳＲＡＭのメモリ電源端子ＶＳＲに接続される。負荷ＭＯＳトランジスタＱ７，Ｑ８は制御信号ＷＥＱＢ１，ＷＥＱＢ２でスイッチ制御可能にされる。相補ビット線ＢＬＢ，ＢＬＴは制御信号ＷＥＱＢ０でスイッチ制御されるｐチャンネル型のイコライズＭＯＳトランジスタＱ９によってイコライズ可能にされる。一方のビット線ＢＴＢには制御信号ＷＥＱ１でスイッチ制御されるｎチャンネル型のディスチャージＭＯＳトランジスタＱ１０が接続される。ワード線ＷＬの選択は対応する内部相補アドレス信号２１と前記初期化クリア信号ＭＣＳＲＡＭ＜１＞を入力するアドレスデコーダ論理回路２２によって行なわれる。前記初期化クリア信号ＭＣＳＲＡＭ＜１＞は全てのワード線ＷＬのアドレスデコーダ論理回路２２に共通に入力され、内部相補アドレス信号２１はアドレスデコーダ論理回路２２毎に個別である。図７の例ではアドレスデコーダ論理回路２２はナンドゲートＮＡＮＤ１，ＮＡＮＤ２とインバータＩＶから構成され、対応する内部相補アドレス信号２１の全ビットがハイレベルの場合、又は初期化クリア信号ＭＣＳＲＡＭ＜１＞がハイレベルの時に対応するワード線ＷＬを選択レベルに駆動する。初期化クリア信号ＭＣＳＲＡＭ＜１＞がハイレベルにされると、バッファメモリＢＭＲＹ０（Ｌ）の全てのワード線ＷＬが選択レベルに駆動される。
【００４２】
タイミング制御回路２３は前記初期化クリア信号ＭＣＳＲＡＭ＜１＞と初期化ライト信号ＭＷＳＲＡＭ＜１＞に基づいて前記制御信号ＷＥＱ１，ＷＥＱＢ０，ＷＥＱＢ１，ＷＥＱＢ２を生成する。電源制御回路２４は前記初期化クリア信号ＭＣＳＲＡＭ＜１＞に基づいてビット線負荷とスタティックメモリセル２０の電源端子ＶＳＲをバッファメモリの電源電圧ＶＣＣまたは回路の接地電圧ＶＳＳに選択制御する。
【００４３】
尚、図示は省略するが、その他のバッファメモリＢＭＲＹ１（Ｌ）〜ＢＭＲＹ３（Ｌ）、ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）についても同様に構成される。
【００４４】
図８には初期化コマンドによりフラッシュメモリ１に初期化動作が指示されたときの図７の回路の動作タイミングが例示される。時刻ｔ０に初期化クリア信号ＭＣＳＲＡＭがハイレベルに変化されると、これに同期して、バッファメモリＢＭＲＹ０のワード線ＷＬが一括して選択レベルであるハイレベルに変化され、電源端子ＶＳＲが電源電圧ＶＣＣから接地電圧ＶＳＳに変化され、制御信号ＷＥＱ１がハイレベルに変化される。このとき、制御信号ＷＥＱＢ０，ＷＥＱＢ１，ＷＥＱＢ２はハイレベルのままである。また、初期化コマンドに従って初期化動作が行われるときバッファメモリのカラムスイッチは全て非選択状態にされている。この状態でスタティックメモリセル２０は電源端子ＶＳＲへの動作電源ＶＣＣの供給が断たれると、一対の記憶ノードＳＲ１，ＳＲ２（ＭＯＳトランジスタのゲート寄生容量）は記憶情報に応ずる電荷情報を保持しようとする。記憶ノードＳＲ１はフローティング状態であるからその電荷情報を保持しようとする。これに対し、記憶ノードＳＲ２はビット線ＢＬＢを介して回路の接地電位ＶＳＳにディスチャージされる。この後、時刻ｔ１に信号ＭＷＳＲＡＭ＜１＞がハイレベルに変化されると、ディスチャージＭＯＳトランジスタＱ１０がカット・オフ、一方の負荷ＭＯＳトランジスタＱ８がターン・オンされ、電源端子ＶＳＲに電源電圧ＶＣＣの供給が開始され、記憶ノードＳＲ１がハイレベルに向けて充電される。これによってスタティックメモリセル２０は規定の初期値を保持する。時刻ｔ２にＭＣＳＲＡＭ＜１＞、ＭＷＳＲＡＭ＜１＞がローレベルにされてバッファメモリに対する初期化が終了される。
【００４５】
図７にもとづく上記フラッシュメモリセル２０の初期化作用は次のように把握することもできる。即ち、初期化動作は、電源端子ＶＳＲへの動作電源ＶＣＣの供給を断って一方の記憶ノードＳＲ２の蓄積電荷を減少させた後に双方の記憶ノードＳＲ１，ＳＲ２に初期値の電位と電源端子ＶＳＲへの動作電源ＶＣＣの供給を行なう動作として把握することができる。
【００４６】
別のバッファメモリについてもクリアコマンドによる初期化のための構成及び作用は図７のバッファメモリと同様である。但し図６のタイミングから明らかなように、バッファメモリの間で初期化動作は時分割で行なわれる。図６及び図７に従えば、ＢＭＲＹ０（Ｌ）とＢＭＲＹ１（Ｌ）、ＢＭＲＹ０（Ｒ）とＢＭＲＹ１（Ｒ）、ＢＭＲＹ２（Ｌ）とＢＭＲＹ３（Ｌ）、ＢＭＲＹ２（Ｒ）とＢＭＲＹ３（Ｒ）の順番とされる。
【００４７】
図９には初期化動作をバッファメモリ内でも時分割で行なう構成が例示される。図９にはバッファメモリＢＭＲＹ０（Ｌ）、ＢＭＲＹ１（Ｌ）の場合が例示される。バッファメモリＢＭＲＹ０（Ｌ）、ＢＭＲＹ１（Ｌ）は夫々２個のメモリマットＭＡＴＵ、ＭＡＴＬに分割される。バッファメモリＢＭＲＹ０（Ｌ）、ＢＭＲＹ１（Ｌ）の初期化クリア信号ＭＣＳＲＡＭ＜１＞は３段の直列遅延段ＤＬ１，ＤＬ２，ＤＬ３で順次遅延されて初期化クリア遅延信号ＭＣＳＲＡＭ＜１＞＿Ｄ１、ＭＣＳＲＡＭ＜１＞＿Ｄ２、ＭＣＳＲＡＭ＜１＞＿Ｄ３が生成される。その信号波形は図１０に例示される。初期化ライト信号ＭＷＳＲＡＭ＜１＞については初期化データの書込を時分割化していないが、メモリマット毎に時分割供給し初期化データの書込を行うようにしてもよい。
【００４８】
バッファメモリＢＭＲＹ０（Ｌ）のメモリマットＭＡＴＵには信号ＭＣＳＲＡＭ＜１＞、ＭＷＳＲＡＭ＜１＞が供給される。バッファメモリＢＭＲＹ０（Ｌ）のメモリマットＭＡＴＬには信号ＭＣＳＲＡＭ＜１＞＿Ｄ１、ＭＷＳＲＡＭ＜１＞が供給される。バッファメモリＢＭＲＹ１（Ｌ）のメモリマットＭＡＴＵには信号ＭＣＳＲＡＭ＜１＞＿Ｄ２、ＭＷＳＲＡＭ＜１＞が供給される。バッファメモリＢＭＲＹ１（Ｌ）のメモリマットＭＡＴＬには信号ＭＣＳＲＡＭ＜１＞＿Ｄ３、ＭＷＳＲＡＭ＜１＞が供給される。
【００４９】
その他のバッファメモリＢＭＲＹ０（Ｒ）、ＢＭＲＹ１（Ｒ）、ＢＭＲＹ２（Ｌ）、ＢＭＲＹ３（Ｌ）、ＢＭＲＹ２（Ｒ）、ＢＭＲＹ３（Ｒ）に対しても上記同様にバッファメモリ内で時分割による初期化動作を行なうことができる。
【００５０】
以上説明したマイクロコンピュータによれば以下の作用効果を得る。
【００５１】
上記初期化動作において、スタティックメモリセル２０の動作電源の供給を断った状態で一方の記憶ノードＳＲ２を接地電位にディスチャージしても電源端子ＶＳＲ側から無駄に大きな電流が流れない。この状態で電源端子ＶＳＲから動作電源の供給を再開して他方の記憶ノードＳＲ１を電源端子ＶＳＲから電源電圧に向けて充電しても、記憶ノードＳＲ１，ＳＲ２の相補状態が既に確定しているから、過渡応答電流は殆ど流れずにスタティックメモリセル２０が初期化される。これによってバッファメモリの初期化動作を高速化することができ、しかも初期化動作で流れる電流を小さくすることができる。
【００５２】
上記初期化動作をクリアコマンドのような外部コマンドで指示することができるから、フラッシュメモリアレイに対する部分書き込みの前に或はバッファメモリをデータキャッシュとして利用する前に不要データを一掃するとき等、フラッシュメモリ１に対するアクセス動作の必要に応じて適宜バッファメモリの初期化動作を行なうことができる。
【００５３】
前記初期化動作によるバッファメモリＢＭＲＹ０〜ＢＭＲＹ３の記憶情報は前記フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３における書き込み阻止の論理値であるから、フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する部分書き込み等に好適である。これによる部分書き込み処理効率の向上という点は、前記フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３における書き込み単位（２０４８バイト）が前記バッファメモリＢＭＲＹ０〜ＢＭＲＹ３のデータ入出力単位（８ビット）よりも大きいとき顕在化される。さらに、前記初期化動作は前記バッファメモリＢＭＲＹ０〜ＢＭＲＹ３に対する一括初期化動作であるのが最も効率的である。
【００５４】
上記初期化動作を時分割で行なうことにより、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３を初期化する場合にピーク電流を小さくすることができる。
【００５５】
前記バッファメモリＢＭＲＹ０〜ＢＭＲＹ３が複数のメモリマットＭＡＴＵ，ＭＡＴＬに分割されているとき、メモリマット間でも前記初期化動作を時分割で行なことにより、初期化ピーク電流を更に抑えることができる。
【００５６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５７】
例えば、バッファメモリにはバイト単位アクセスを行なうＳＲＡＭを用いてページ単位のデータを直列的に転送するシリアル転送方式を採用しているが、アクセス単位はバイトに限定されず、ワード単位等適宜変更可能である。バッファメモリに対する書き込み及び読み出しのためのシリアルクロックを書き込み用（ＷＥｂ）と読み出し用（ＲＥｂ）に別々に用意したが、バッファ系アクセス制御コマンドを別途用意してもよい。その場合には、シリアルクロックは１つ共通化することができる。バッファメモリのサイズは１バンク毎にｎページ以上（ｎ：１より大きな自然数）あってもよい。また、バッファメモリのマット分割数は２メモリマットに限定されず適宜変更可能である。同様にバンク分割数も４分割に限定されず適宜変更可能である。
【００５８】
本発明は４値など多値フラッシュメモリだけではなく、２値フラッシュメモリにも適用可能である。また、多値フラッシュメモリの記憶形式は記憶情報の値に応じて順次閾値電圧を相違させる場合に限定されず、メモリセルにおいて電荷を保持する場所を局所的に変更して多値で情報記憶を行なう電荷トラップ膜（窒化シリコン膜）を利用するメモリセル構造を採用してもよい。更に不揮発性メモリセルとして高誘電体メモリセル等のその他の記憶形式を採用する事も可能である。
【００５９】
本発明は、オンチップでデータバッファＲＡＭを備えるフラッシュメモリチップ、データバッファＲＡＭを備えるフラッシュメモリをオンチップの不揮発メモリとして備えマイクロコンピュータ若しくはシステムＬＳＩなどの半導体集積回路に広く適用することができる。
【００６０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６１】
データバッファＲＡＭの初期化動作において、スタティックメモリセルの動作電源の供給を断った状態で一方の記憶ノードを第１極性に強制しても電源側から無駄に大きな電流が流れない。この状態で動作電源の供給を再開して他方の記憶ノードを第２極性に強制しても、記憶ノードの相補状態が既に確定しているから、過渡応答電流は殆ど流れずにスタティックメモリセルが初期化される。これによってデータバッファＲＡＭの初期化動作を高速化すること、初期化動作で流れる電流を小さく抑えることができる。
【００６２】
初期化動作を外部コマンドで指示するから、不揮発性メモリ部に対する部分書き込みの前に或はデータバッファＲＡＭをデータキャッシュとして利用する前に不要データを一掃するとき等、不揮発性記憶装置に対するアクセス動作の必要に応じて適宜データバッファＲＡＭの初期化動作を行なうことができる。
【００６３】
上記初期化動作を時分割で行なうことにより、不揮発性メモリ部のデータバッファＲＡＭを初期化する場合にピーク電流を小さくすることが容易である。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成を示す説明図である。
【図２】フラッシュメモリにおけるアドレス、データ及びコマンドコードの伝達経路の詳細を例示するブロック図である。
【図３】外部入出力端子とバッファメモリ間におけるデータ転送形態を例示する説明図である。
【図４】バッファメモリとフラッシュメモリアレイとの間におけるデータ転送形態を例示する説明図である。
【図５】バッファメモリの初期化制御信号の構成を例示するブロック図である。
【図６】初期化クリア信号と初期化ライト信号の変化タイミングを例示するタイミング図である。
【図７】バッファメモリの一部を詳細に例示する回路図である。
【図８】初期化コマンドにより初期化動作が指示されたときの図７の回路の動作タイミングを例示するタイミングチャートである。
【図９】初期化動作をバッファメモリ内でも時分割で行なう構成を例示するブロック図である。
【図１０】初期化クリア遅延信号と初期化ライト遅延信号の信号波形を例示するタイミング図である。
【符号の説明】
１  フラッシュメモリ
ＢＮＫ０〜ＢＮＫ３  メモリバンク
ＦＡＲＹ０〜ＦＡＲＹ３  フラッシュメモリアレイ
ＢＭＲＹ０〜ＢＭＲＹ３  バッファメモリ
ＣＮＴ  制御回路
ＭＣＳＲＡＭ＜１＞〜ＭＣＳＲＡＭ＜４＞  初期化クリア信号
ＭＷＳＲＡＭ＜１＞〜ＭＷＳＲＡＭ＜４＞  初期化ライト信号
ＶＣＣ  電源電圧
ＶＳＲ  電源端子
ＶＳＳ接地電圧
２０  スタティックメモリセル
Ｑ７，Ｑ８  負荷ＭＯＳトランジスタ
Ｑ１０  ディスチャージＭＯＳトランジスタ
２２  アドレスデコーダ論理回路
ＭＡＴＬ，ＭＡＴＵ  メモリマット
ＭＣＳＲＡＭ＜１＞＿Ｄ１〜ＭＣＳＲＡＭ＜１＞＿Ｄ３  初期化クリア遅延信号
ＭＷＳＲＡＭ＜１＞＿Ｄ１〜ＭＷＳＲＡＭ＜１＞＿Ｄ３  初期化ライト遅延信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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