(57)【要約】【課題】ＭＯＳゲートを有する高出力トランジスタのターンＯＮ時間を短縮させると共に、内部消費電力も低減させることができるＭＯＳゲートトランジスタのゲート駆動回路を提供する。【解決手段】入力信号が“Ｈｉｇｈ”　レベルの場合には出力端子から外部に電流を供給し入力信号が“　Ｌｏｗ”　レベルの場合には前記出力端子から外部の電流を吸引する第１のゲート駆動回路と、入力信号が“Ｈｉｇｈ”　レベルの場合に出力端子から外部に電流を供給する第２のゲート駆動回路の出力端子にダイオードをアノードを該出力端子側にして直列接続した回路と、を並列接続してゲート駆動回路を構成する。第１のゲート駆動回路の出力電圧は、第２のゲート駆動回路の出力電圧より高く設定しておく。【選択図】　図１
2004072424.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳゲートを有するトランジスタのゲート駆動回路であって、入力信号が“Ｈｉｇｈ”　レベルの場合には第１の出力ノードから外部に電流を供給し、入力信号が“　Ｌｏｗ”　レベルの場合には前記第１の出力ノードから外部の電流を吸引する第１のゲート駆動回路と、
入力信号が“Ｈｉｇｈ”　レベルの場合に、第２の出力ノードから外部に電流を供給する第２のゲート駆動回路の前記第２の出力ノードにアノードを第２の出力ノード側にしてダイオードを直列接続した回路と、
を並列接続した構成の回路であって、前記第１、第２のゲート駆動回路は、入力信号を“Ｈｉｇｈ”　レベルに保ち第１及び第２の出力ノードを開放にして各々の回路を単独に動作させた場合には、前記第１のゲート駆動回路の出力電圧が前記第２のゲート駆動回路の出力電圧よりも高くなるように構成されていることを特徴とするＭＯＳゲートトランジスタのゲート駆動回路。
【請求項２】
前記第１のゲート駆動回路は、入力信号が“Ｈｉｇｈ”　レベルの場合には、内部の定電流源から前記第１の出力ノードを経て外部に電流を供給するように構成したことを特徴とする請求項１に記載のＭＯＳゲートトランジスタのゲート駆動回路。
【請求項３】
前記第１のゲート駆動回路は、入力信号が“Ｈｉｇｈ”　レベルの場合には、該第１のゲート駆動回路の電源ノードから供給された電流が、該電源ノードと前記第１の出力ノード間に接続した抵抗を通って前記第１の出力ノードから外部に流出するように構成されていることを特徴とする請求項１に記載のＭＯＳゲートトランジスタのゲート駆動回路。
【請求項４】
前記第１のゲート駆動回路は、入力信号が“　Ｌｏｗ”　レベルの場合には、前記第１の出力ノードと接地ノードとの間に接続したトランジスタにより前記第１の出力ノードを経て外部から電流を吸引して接地ノードに流すように構成されていることを特徴とする請求項１ないし３の何れかに記載のＭＯＳゲートトランジスタのゲート駆動回路。
【請求項５】
前記第２のゲート駆動回路は、入力信号が“Ｈｉｇｈ”　レベルの場合には、該第２のゲート駆動回路の電源ノードと前記第２の出力ノード間に接続したトランジスタを通して外部に電流を供給するように構成されていることを特徴とする請求項１ないし４の何れかに記載のＭＯＳゲートトランジスタのゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳゲートを有する高出力のＮチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等の電圧駆動型トランジスタを出力トランジスタとして用いた負荷駆動回路に係り、特にそのＭＯＳゲートを駆動するゲート駆動回路（以下、単にゲート駆動回路という）に関する。
【０００２】
【従来の技術】
入力部にＭＯＳゲートを有するＭＯＳＦＥＴ、ＩＧＢＴ等の電圧駆動型トランジスタは、高出力性能と秀でた高速スイッチング性能、及びゲート駆動の容易性が注目され、各種スイッチング電源、自動車電装品、ＯＡ機器等の分野で多用されている。そして現在も更に高出力化、高速化、低消費電力化に向けて開発努力が続けられている。
【０００３】
図７は、そうした高出力のＭＯＳゲートトランジスタを出力段に用いた負荷駆動回路の代表的回路構成を示したものである。なお、ＭＯＳゲートトランジスタは電圧駆動型であり、ＭＯＳＦＥＴもＩＧＢＴも同じゲート駆動回路を適用できるので、本明細書においてはＭＯＳＦＥＴ（以下ＭＯＳトランジスタという）の場合について説明する。
【０００４】
図７中の負荷駆動回路１は、出力回路２とゲート駆動回路３とから構成されている。後述する本発明の一実施形態においても、この出力回路２とゲート駆動回路３を採用している。従って、ここでこれらの回路の構成と動作について詳述し、後述の実施形態では重複説明を省略することとする。
【０００５】
出力回路２は、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）ＴＮ１と２個のツェナーダイオードＺＤ１、ＺＤ２とで構成されている。出力トランジスタＴＮ１には、ドレイン電流容量とドレイン−ソース間耐圧が共に大きく、且つスイッチング速度の速いＮＭＯＳトランジスタＴＮ１が使用される。ＮＭＯＳトランジスタＴＮ１のドレインは、負荷駆動回路１の出力端子である出力ノードＮｏｕｔ３に接続されており、この出力ノードＮｏｕｔ３と電源ノードＶｌとの間に負荷ＲＬが接続される。ＮＭＯＳトランジスタＴＮ１のソースは、接地ノードＧＮＤに接続される。ＮＭＯＳトランジスタＴＮ１のゲートは、出力回路２の入力端子である入力ノードＮｇ１に接続される。入力ノードＮｇ１と接地ノードＧＮＤとの間には、逆方向に直列接続されたツェナーダイオードＺＤ１、ＺＤ２が接続され、ＮＭＯＳトランジスタＴＮ１のゲート絶縁膜を過電圧から保護している。入力ノードＮｇ１に加えられる信号により、ＮＭＯＳトランジスタＴＮ１がスイッチング動作を行い、負荷ＲＬに流れる電流を開閉する。
【０００６】
ゲート駆動回路３は、ＮＭＯＳトランジスタＴＮ２、ＮＰＮトランジスタＴＲ１、抵抗Ｒ１、定電流源Ｉｄｄとで構成される。ＮＭＯＳトランジスタＴＮ２のゲートは、ゲート駆動回路３の入力端子であると共に負荷駆動回路１の入力端子でもある入力ノードＶｉｎに接続されている。ＮＭＯＳトランジスタＴＮ２のソースとＮＰＮトランジスタＴＲ１のエミッタは、共に接地ノードＧＮＤに接続される。ＮＭＯＳトランジスタＴＮ２のドレインは、ＮＰＮトランジスタＴＲ１のベースに接続される。また、電源ノードＶｄとＮＭＯＳトランジスタＴＮ２のドレインとの間には抵抗Ｒ１が、電源ノードＶｄとＮＰＮトランジスタＴＲ２のコレクタとの間には定電流源Ｉｄｄが接続される。ＮＰＮトランジスタＴＲ１のコレクタは、ゲート駆動回路２の出力端子である出力ノードＮｏｕｔ１を介して、出力回路２の入力ノードＮｇ１に接続されている。
【０００７】
入力ノードＶｉｎへの入力信号として、入力段のＮＭＯＳトランジスタＴＮ２をターンＯＮさせるのに十分な“　Ｈｉｇｈ”レベル信号が与えられた場合を考える。ＮＭＯＳトランジスタＴＮ２はターンＯＮし、抵抗Ｒ１を通った電流はＮＭＯＳトランジスタＴＮ２を通って接地ノードＧＮＤに流れる。ＮＰＮトランジスタＴＲ１はベース電流が流れなくなってターンＯＦＦする。このとき定電流源Ｉｄｄが供給する定電流Ｉｄ１は、全て出力ノードＮｏｕｔ１より流出して出力回路２の入力ノードＮｇ１に流れ込む。
【０００８】
入力ノードＮｇ１に流れ込んだ電流Ｉｄ１は、ＮＭＯＳトランジスタＴＮ１のゲートと接地ノードＧＮＤ間の容量（図示しない。以下、ゲート容量という）を充電する。充電によりＮＭＯＳトランジスタＴＮ１のゲート電位は上昇していき、やがてＮＭＯＳトランジスタＴＮ１はターンＯＮして負荷ＲＬに電流が流れる。入力ノードＮｇ１の電圧が、ツェナーダイオードＺＤ１のブレークダウン電圧とツェナーダイオードＺＤ２の順方向電圧降下の和より大きくなると、電流Ｉｄ１はツェナーダイオードＺＤ１、ＺＤ２を通って接地ノードＧＮＤに流れ込むようになり、ＮＭＯＳトランジスタＴＮ１のゲート電位の上昇は止まり、ゲート保護膜は過電圧から保護される。
【０００９】
即ち、ゲート駆動回路３に“Ｈｉｇｈ”　レベルの入力信号が与えられた場合には、ゲート駆動回路３から出力回路２に電流Ｉｄ１が供給される。供給された電流Ｉｄ１により、出力段のＮＭＯＳトランジスタＴＮ１のゲート電圧が上昇してＴＮ１はターンＯＮし、電源ノードＶ１から負荷ＲＬを通った電流が、ＮＭＯＳトランジスタＴＮ１を通って接地ノードＧＮＤに流れる。こうして負荷ＲＬが駆動される。
【００１０】
逆に、入力ノードＶｉｎへの入力信号として、接地ノードＧＮＤの電位に近い“Ｌｏｗ　”レベル信号が与えられた場合を考える。ＮＭＯＳトランジスタＴＮ２はターンＯＦＦし、抵抗Ｒ１を通った電流はＮＰＮトランジスタＴＲ１のベースに流れ込み、ＮＰＮトランジスタＴＲ１をターンＯＮさせる。定電流源Ｉｄｄが供給する電流Ｉｄ１は、全てＮＰＮトランジスタＴＲ１を通って接地ノードＧＮＤに流れる。
【００１１】
これと同時に、ＮＭＯＳトランジスタＴＮ１のゲート容量を充電していた電荷は、入力ノードＮｇ１、出力ノードＮｏｕｔ１を通って逆流し、ＮＰＮトランジスタＴＲ１によって接地ノードＧＮＤに放電させられる。これにより、ＮＭＯＳトランジスタＴＮ１は、ゲート電位が降下してターンＯＦＦし、負荷ＲＬに流れていた電流は遮断される。
このように、入力ノードＶｉｎに印加する入力電圧信号を“　Ｈｉｇｈ　”レベル、“　Ｌｏｗ　”レベルと切り換えることにより、負荷ＲＬに流れる電流が開閉される。
【００１２】
ゲート駆動回路２の入力ノードＶｉｎに印加される入力信号は、ＮＭＯＳトランジスタＴＮ２のゲートを駆動するのみであるので、入力ノードＶｉｎからは殆ど電流が流れ込まない。従って、入力ノードＶｉｎを操作するのに要する電力は殆どゼロである。他方、出力トランジスタであるＮＭＯＳトランジスタＴＮ１には、高出力ＭＯＳトランジスタが使用されているため、大きな負荷電力を開閉することができる。即ち、この負荷駆動回路１は、極めて小さい駆動電力で、大きな負荷電力を開閉できる特徴を持っており、それゆえに各種ロジック回路の出力信号により外部の大きな負荷を駆動する負荷駆動回路として多用されている。
【００１３】
【発明が解決しようとする課題】
上述した従来のゲート駆動回路３は、電圧駆動の回路方式であるため、外部から与える駆動電力は極めて小さくて済む。また、出力段も電圧駆動式の高出力ＭＯＳトランジスタを使用しているため極めて小電力で負荷の大電流を開閉できる。しかも、この大電流の開閉はＯＮ／ＯＦＦ動作によるため、ＭＯＳトランジスタ自体で消費される電力は少ないという利点を有する。しかし、ＭＯＳトランジスタ以外の回路部分において電力が消費されるという問題がある。
【００１４】
従来技術の図７においては、入力ノードＶｉｎが“　Ｈｉｇｈ　”レベルに維持されている状態では、定電流源Ｉｄｄから供給された電流Ｉｄ１は、ツェナーダイオードＺＤ１、ＺＤ２を通って接地ノードＧＮＤに流れる。この場合、ツェナーダイオードＺＤ１および定電流源Ｉｄｄで電力が消費される。その値は、電源ノードＶｄの電圧値に、定電流源Ｉｄｄが供給する電流Ｉｄ１の値を掛けた値である。
【００１５】
また、入力ノードＶｉｎを“　Ｌｏｗ　”レベルに維持している状態では、定電流源Ｉｄｄから供給された電流Ｉｄ１は、ＮＰＮトランジスタＴＲ１を通って接地ノードＧＮＤに流れる。この場合も定電流源Ｉｄｄで電力が消費され、その値も電源ノードＶｄの電圧値に定電流源Ｉｄｄが供給する電流Ｉｄ１の値を掛けた値である。この他、抵抗Ｒ１でも僅かの電力が消費される。
【００１６】
この定電流源Ｉｄｄが供給する電流Ｉｄ１による電力を低減させる方法としては、次の二つの方法が考えられる。第１の方法は、ツェナーダイオードＺＤ１、ＺＤ２を取り付けない方法である。しかし、電源ノードＶｄの電圧がＮＭＯＳトランジスタＴＮ１のゲート絶縁耐圧より高い場合には、ゲート絶縁膜保護のためにツェナーダイオードＺＤ１、ＺＤ２を外すことはできない。
【００１７】
第２の方法は、定電流源Ｉｄｄの供給する電流Ｉｄ１の値を下げることである。しかし、電流Ｉｄ１の値を下げることはＮＭＯＳトランジスタＴＮ１のゲート容量を充電する充電電流を絞ることを意味し、ＮＭＯＳトランジスタＴＮ１のターンＯＮ時間が長くなってスイッチング速度の低下をきたす。従って、電流Ｉｄ１の値を絞ることにも問題がある。
【００１８】
本発明は、かかる問題を解決するためになされたもので、その目的は、出力段のＭＯＳトランジスタのターンＯＮ時間を短縮すると共に、内部の消費電力も低減できるＭＯＳゲートトランジスタのゲート駆動回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、ＭＯＳゲートを有するトランジスタのゲート駆動回路であって、入力信号が“Ｈｉｇｈ”　レベルの場合には第１の出力ノードから外部に電流を供給し、入力信号が“　Ｌｏｗ”　レベルの場合には前記第１の出力ノードから外部の電流を吸引する第１のゲート駆動回路と、入力信号が“Ｈｉｇｈ”　レベルの場合に、第２の出力ノードから外部に電流を供給する第２のゲート駆動回路の前記第２の出力ノードにアノードを第２の出力ノード側にしてダイオードを直列接続した回路とを並列接続したものである。但し、前記第１、第２のゲート駆動回路は、入力信号を共に“Ｈｉｇｈ”　レベルに保ち第１及び第２の出力ノードを開放にして各々の回路を単独に動作させた場合には、前記第１のゲート駆動回路の出力電圧が前記第２のゲート駆動回路の出力電圧よりも高くなるように構成したものである。
【００２０】
このように構成することで、出力段のＭＯＳトランジスタがターンＯＮするまでは、第１、第２のゲート駆動回路からゲート容量を充電する電流が供給されるためにターンＯＮ時間が短くなる。また、一旦ターンＯＮした後は、第１のゲート駆動回路のみから電流が供給されるようになり、その電流値は絞っても差し支えないのでゲート駆動回路及び出力回路での消費電力を低減できる効果がある。
【００２１】
請求項２に記載の発明は、請求項１に記載の発明において、前記第１のゲート駆動回路は、入力信号が“Ｈｉｇｈ”　レベルの場合には、内部の定電流源から前記第１の出力ノードを経て外部に電流を供給するように構成したことを特徴とするものである。
このように構成することで、請求項１の発明と同様の効果が得られる他、定電流源からゲート充電電流を供給するので、充電がかなり進んだ段階でも一定速度でゲート電圧を上昇させることができる。
【００２２】
請求項３に記載の発明は、請求項１に記載の発明において、前記第１のゲート駆動回路は、入力信号が“Ｈｉｇｈ”　レベルの場合には、該第１のゲート駆動回路の電源ノードから供給された電流が、該電源ノードと前記第１の出力ノード間に接続した抵抗を通って前記第１の出力ノードから外部に流出するように構成されていることを特徴とするものである。
このように構成することで、請求項１の発明と同様の効果が得られる他、抵抗を使用することで第１のゲート駆動回路の構成を簡単にすることができる。
【００２３】
請求項４に記載の発明は、請求項１ないし３の何れかに記載の発明において、前記第１のゲート駆動回路は、入力信号が“　Ｌｏｗ”　レベルの場合には、前記第１の出力ノードと接地ノードとの間に接続したトランジスタにより前記第１の出力ノードを経て外部から電流を吸引して接地ノードに流すように構成したことを特徴とするものである。
このように構成することで、請求項１の発明と同様の効果が得られる他、短時間内に前記ゲート容量に充電された電荷を接地ノードに放電させることができ、ターンＯＦＦ時間を短くできる利点がある。
【００２４】
請求項５に記載の発明は、請求項１ないし４の何れかに記載の発明において、前記第２のゲート駆動回路は、入力信号が“Ｈｉｇｈ”　レベルの場合には、該第２のゲート駆動回路の電源ノードと前記第２の出力ノード間に接続したトランジスタを通して外部に電流を供給するように構成したことを特徴とするものである。　このように構成することで、請求項１の発明と同様の効果が得られる他、ターンＯＮ時に第２のゲート駆動回路から前記ゲート容量に大電流を供給できるため、ターンＯＮ時間が短くなる効果がある。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の一実施形態である負荷駆動回路の回路図である。負荷駆動回路４は、出力回路５とゲート駆動回路６とで構成される。ゲート駆動回路６は、第１のゲート駆動回路６ａ、第２のゲート駆動回路６ｂとダイオードＤ１とを備える。このうち出力回路５と第１のゲート駆動回路６ａの回路構成及び動作は、それぞれ「従来の技術」の項で説明した図７中の出力回路２とゲート駆動回路３と同じであるので、同一部分には同一符号が付してある。以下、同一部分については説明を省略し、異なる部分について説明する。
【００２６】
第２のゲート駆動回路６ｂは、ＰＭＯＳトランジスタＴＰ１、ＮＭＯＳトランジスタＴＮ３、抵抗Ｒ２とを備える。ＮＭＯＳトランジスタＴＮ３のゲートは、負荷駆動回路１の入力端子でもある入力ノードＶｉｎに第１のゲート駆動回路６ａのＮＭＯＳトランジスタＴＮ２のゲートと共に共通に接続されている。ソースは接地ノードＧＮＤに接続される。また、電源ノードＶｃと　ＮＭＯＳトランジスタＴＮ３のドレインとの間には抵抗Ｒ２が接続され、ＰＭＯＳトランジスタＴＰ１のソースは電源ノードＶｃと、ゲートはＮＭＯＳトランジスタＴＮ３のドレインに接続される。ＰＭＯＳトランジスタＴＰ１のドレインは、第２のゲート駆動回路６ｂの出力端子である出力ノードＮｏｕｔ２にも接続されている。
【００２７】
第２のゲート駆動回路６ｂの入力ノードＶｉｎに“　Ｈｉｇｈ”レベルの入力信号が与えられると、ＮＭＯＳトランジスタＴＮ３はターンＯＮし、ドレインの電位は“Ｌｏｗ　”レベルとなる。これによりＰＭＯＳトランジスタＴＰ１は、ゲート電位が“　Ｌｏｗ　”レベルになるためターンＯＮし、電源ノードＶｃからＰＭＯＳトランジスタＴＰ１を通った電流Ｉｄ２が出力ノードＮｏｕｔ２を通って流出する。
【００２８】
逆に第２のゲート駆動回路６ｂの入力ノードＶｉｎが“　Ｌｏｗ　”レベルにされた場合は、ＮＭＯＳトランジスタＴＮ３はターンＯＦＦし、そのドレイン電位は“　Ｈｉｇｈ”レベルになる。これによりＰＭＯＳトランジスタＴＰ１はゲート電位が“　Ｈｉｇｈ”レベルになるためターンＯＦＦし、出力ノードＮｏｕｔ２からの電流Ｉｄ２の流出は止まる。
【００２９】
以上の第１、第２のゲート駆動回路６ａ、６ｂ、出力回路５、ダイオードＤ１は次のように接続されて、負荷駆動回路４を構成している。
第１のゲート駆動回路６ａの出力ノードＮｏｕｔ１は、出力回路５の入力ノードＮｇ１に直接、接続される。第２のゲート駆動回路６ｂの出力ノードＮｏｕｔ２は、ダイオードＤ１を介して出力回路５の入力ノードＮｇ１に接続される。ダイオードＤ１は、アノードが出力ノードＮｏｕｔ２側になるようにして接続されている。即ち、負荷駆動回路４の入力端子である入力ノードＶｉｎと、出力回路５の入力ノードＮｇ１との間に、第１のゲート駆動回路６ａと、第２のゲート駆動回路６ｂとダイオードＤ１の直列回路とが、並列に接続された回路構成となっている。
【００３０】
但し、ここで第１、第２のゲート駆動回路６ａ、６ｂは、入力ノードＶｉｎの電圧を“Ｈｉｇｈ”　レベルに保ち、出力ノードＮｏｕｔ１、Ｎｏｕｔ２を共に開放状態にして各々の回路を単独に動作させた場合には、第１のゲート駆動回路６ａの出力電圧が第２のゲート駆動回路６ｂの出力電圧よりも高くなるように、第１のゲート駆動回路６ａの電源ノードＶｄ、第２のゲート駆動回路６ｂの電源ノードＶｃの電圧が設定されている。その理由と作用については、負荷駆動回路４の次の全体動作の説明の中で述べる。
【００３１】
次に負荷駆動回路４の全体の動作を説明する。
負荷駆動回路４の入力端子である入力ノードＶｉｎに“　Ｈｉｇｈ”レベルの入力信号が印加された場合を説明する。この場合、前述したように第１のゲート駆動回路６ａの出力ノードＮｏｕｔ１からは、定電流源Ｉｄｄが供給する定電流Ｉｄ１が流出する。また、第２のゲート駆動回路６ｂの出力ノードＮｏｕｔ２からも、前述したように電流Ｉｄ２が流出する。
【００３２】
電流Ｉｄ１と電流Ｉｄ２は、共に出力回路５の入力ノードＮｇ１に流入し、ＮＭＯＳトランジスタＴＮ１のゲート容量を充電する。即ち、ＮＭＯＳトランジスタＴＮ１のゲート容量は、電流Ｉｄ１と電流Ｉｄ２の双方の電流の和により充電される。従って、ＮＭＯＳトランジスタＴＮ１のゲート電圧は、従来技術の図７に示すゲート駆動回路３のみによる充電の場合よりも速い速度で上昇し、結果としてドレイン−ソース間の抵抗が従来技術の場合よりも速くターンＯＮ状態の低抵抗値まで低下する。即ち、ターンＯＮ状態に至る時間が短くなる。
【００３３】
ところで前述したように、入力ノードＶｉｎを“　Ｈｉｇｈ”レベルに維持した場合の出力電圧は、第２のゲート駆動回路６ｂの出力電圧の方が第１のゲート駆動回路６ａの出力電圧よりも低くなるように各々の電源ノードＶｃ、Ｖｄの電圧が設定してある。従って、出力回路５の入力ノードＮｇ１の電圧が上昇し、その値が第２のゲート駆動回路６ｂの前記出力電圧に等しくなると、第２のゲート駆動回路６ｂから入力ノードＮｇ１への電流Ｉｄ２の供給が止まる。この電流供給が止まるときの入力ノードＮｇ１の電圧は、第２のゲート駆動回路６ｂの電源ノードＶｃの電圧からダイオードＤ１の順方向電圧降下を引いた値にほぼ等しい値である。
【００３４】
第２のゲート駆動回路６ｂからの電流供給が止まった後は、第１のゲート駆動回路６ａからの電流Ｉｄ１のみが、出力回路５の入力ノードＮｇ１に供給される。この段階における負荷駆動回路４の動作は、従来技術の図７の駆動回路１の動作と同じである。ＮＭＯＳトランジスタＴＮ１のゲート容量は、第１のゲート駆動回路６ａからの電流Ｉｄ１で更に充電されてゲート電圧が上昇を続ける。これによりドレイン−ソース間のＯＮ抵抗は更に低下する。ゲート電圧がツェナーダイオードＺＤ１のブレークダウン電圧にツェナーダイオードＺＤ２の順方向電圧降下を加えた値に達すると、第１のゲート駆動回路６ａから供給される電流Ｉｄ１は、ツェナーダイオードＺＤ１、ＺＤ２を通って接地ノードＧＮＤに流れるようになる。それによりゲート電圧の上昇は止まる。
【００３５】
図２と図３は、図１の実施形態の場合のターンＯＮ時間を図７の従来回路の場合と比較した測定例である。図２には、出力トランジスタであるＮＭＯＳトランジスタＴＮ１のドレイン−ソース間電圧Ｖｄｓの変化が、図３にはゲート−ソース間の電圧Ｖｇｓの変化が示してある。横軸は、入力ノードＶｉｎに“　Ｈｉｇｈ”レベル信号を印加した瞬間からの経過時間である。
【００３６】
測定条件としては、負荷ＲＬとして抵抗を使用し、負荷ＲＬの電源ノードＶｌの電圧は１４Ｖ、第１のゲート駆動回路６ａと従来技術のゲート駆動回路３の電源ノードＶｄの電圧は１４Ｖ、第２のゲート駆動回路６ｂの電源ノードＶｃの電圧は５Ｖ、ツェナーダイオードＺＤ１のブレークダウン電圧は約８Ｖである。
【００３７】
図２に示すように、従来回路の場合のドレイン−ソース間電圧Ｖｄｓの立ち下がり時間は約３０μｓｅｃであるのに対して、本実施形態の場合はその約１／１０の時間に短縮されている。これは、図３で分かるように、ゲート−ソース間の電圧Ｖｇｓが約４Ｖに立ち上がるまでの時間が、従来回路の場合は４０μｓｅｃを超えているのに対して、本実施形態の場合は１〜２μｓｅｃと短いためである。ゲート−ソース間電圧Ｖｇｓが約４Ｖに達した時点では、ドレイン−ソース間電圧Ｖｄｓは、既に“０　”Ｖ近くまで低下し、ＮＭＯＳトランジスタＴＮ１はＯＮ状態になっている。
【００３８】
本実施形態の場合、ゲート−ソース間電圧Ｖｇｓが約４Ｖまで立ち上がるまでの時間が上記のように短い。これは前述したようにこの間においては、ＮＭＯＳトランジスタＴＮ１のゲート容量が、第１のゲート駆動回路６ａと第２のゲート駆動回路６ｂの双方から供給される電流によって充電されるためである。特に、図１の実施形態に示す第２のゲート駆動回路６ｂでは、ＰＭＯＳトランジスタＴＰ１がターンＯＮして非常に低抵抗となり、電源ノードＶｃより大電流を供給するため、ＴＮ１のターンＯＮ速度を速める作用を果たしている。
【００３９】
第２のゲート駆動回路６ｂの電源ノードＶｃの値が５Ｖであるため、ＮＭＯＳトランジスタＴＮ１のゲート−ソース間電圧Ｖｇｓが約４Ｖに達すると、第２のゲート駆動回路６ｂは、もはや入力ノードＮｇ１に電流を供給することができなくなる。従って、それ以後は第１のゲート駆動回路６ａからの電流Ｉｄ１のみが入力ノードＮｇ１に供給され、この電流によってＮＭＯＳトランジスタＴＮ１のゲート容量が更に充電されてゲート−ソース間の電圧Ｖｇｓが上昇を続ける。ゲート−ソース間電圧Ｖｇｓが更に上昇することにより、ＴＮ１のドレイン−ソース間のＯＮ状態の抵抗値は更に低下する。そして、ツェナーダイオードＺＤ１が導通する約８．５Ｖでゲート−ソース間電圧Ｖｇｓはクランプされる。
【００４０】
上記測定例の場合、ゲート−ソース間電圧Ｖｇｓが約４Ｖに達した時点では、既にＮＭＯＳトランジスタＴＮ１はターンＯＮしているので、ターンＯＮ時間はゲート−ソース間電圧Ｖｇｓが少なくともこの約４Ｖに達するまでの時間で決まる。
【００４１】
その後、更にゲート−ソース間電圧Ｖｇｓを上昇させるのは、ドレイン−ソース間のＯＮ状態の抵抗値を一層低下させるためである。即ち、ゲート−ソース間電圧Ｖｇｓが約４ＶからツェナーダイオードＺＤ１が導通を始める約８．５Ｖに上昇するまでの時間はターンＯＮ時間に無関係ということになるので、多少、時間を要しても構わない。このことは、第１のゲート駆動回路６ａの定電流源Ｉｄｄが供給する電流Ｉｄ１の値を、従来技術の図７のゲート駆動回路４の定電流源Ｉｄｄが供給する電流Ｉｄ１よりも絞ってよいことを意味する。（図７の従来技術の場合は、電流Ｉｄ１を絞るとターンＯＮ時間が長くなるのであまり絞れない）。この電流Ｉｄ１の値を小さくできることは、負荷駆動回路４内での消費電力を減少させる効果をもたらす。
【００４２】
以上の説明から明らかなように本実施形態では、出力トランジスタであるＮＭＯＳトランジスタＴＮ１がターンＯＮする時のスイッチング速度を速めることができ、且つ負荷駆動回路４内の電力消費を低減できる効果がある。
【００４３】
なお、負荷駆動回路４の入力ノードＶｉｎに“　Ｌｏｗ　”レベル信号を加えた場合は、第１のゲート駆動回路６ａのＮＰＮトランジスタＴＲ１がターンＯＮすることによって、ＮＭＯＳトランジスタＴＮ１のゲート容量に蓄積されていた電荷が、接地ノードＧＮＤに放電させられ、ＮＭＯＳトランジスタＴＮ１はターンＯＦＦする。この動作は、図７に示した従来回路の場合と同様である。第２のゲート駆動回路６ｂは、この放電には関係しない。従って、ＴＮ１のターンＯＦＦ時間は、本実施形態の場合と従来回路とでは同じである。
【００４４】
なお、本発明は上述した実施形態に限定されるものではなく、この発明の範囲内で種々変形可能である。
例えば、第１のゲート駆動回路６ａ内の定電流回路Ｉｄｄとしては、様々な回路が考えられるが、例えば図４に示すようなカレントミラー型の定電流源回路を使用してもよい。図４中のＰＭＯＳトランジスタＴＰ２は、ゲートとドレインが共通に接続されているためゲート−ソース間、ドレイン−ソース間の電圧差が等しい。この場合、ＰＭＯＳトランジスタＴＰ２は電流飽和領域で動作し、そのドレインには負荷抵抗Ｒ３の値によって決まる一定電流が流れる。他方のＰＭＯＳトランジスタＴＰ３は、ソース電位とゲート電位がＰＭＯＳトランジスタＴＰ２のソース電位、ゲート電位と等しい。従って、ＰＭＯＳトランジスタＴＰ３のドレインには、ＰＭＯＳトランジスタＴＰ２のドレイン電流と等しい値の電流Ｉｄ１が流れる。ＰＭＯＳトランジスタＴＰ３もＴＰ２と同じく飽和領域で動作するため、この電流Ｉｄ１の値は、そのドレインに接続される負荷抵抗の値には殆ど影響されない。即ち、図４のカレントミラー回路は、定電流源であり前記第１のゲート駆動回路の定電流源Ｉｄｄとして使用できる。
【００４５】
また図４のカレントミラー回路は、出力電圧が電源ノードＶｄに近づくと、定電流源として動作しなくなり、出力電圧は電源ノードＶｄの電圧Ｖｄを超えることはない。従って、電源ノードＶｄの電圧Ｖｄを、出力回路５の過電圧保護用のツェナーダイオードＺＤ１のブレークダウン電圧とツェナーダイオードＺＤ２の順方向電圧降下の和よりも小さな値に設定しておけば、ツェナーダイオードＺＤ１、ＺＤ２を通して電流が流れることがなくなる。その場合には、ツェナーダイオードＺＤ１、ＺＤ２での電力消費がなくなり、前述した場合よりも消費電力を更に少なくすることができる。
【００４６】
なお、図４のカレントミラー回路のＰＭＯＳトランジスタＴＰ２、ＴＰ３は、ＰＮＰトランジスタに置き換えてもよい。その場合には、置き換えたＰＮＰトランジスタのエミッタは共に電源ノードＶｄに接続し、ＴＰ２に置き換えたＰＮＰトランジスタのコレクタは抵抗Ｒ３の非接地側端子に接続する。また２つのＰＮＰトランジスタのベースも共に抵抗Ｒ３の非接地側端子に接続する。このように接続することで、ＴＰ３に置き換えたＰＮＰトランジスタのコレクタがカレントミラー回路で構成した定電流源Ｉｄｄの出力端子となる。
【００４７】
更にまた、第１のゲート駆動回路６ａは、図５に示すように定電流源Ｉｄｄを固定抵抗Ｒ４に置き換えてもよい。定電流源Ｉｄｄを抵抗Ｒ４に置き換えた場合には、一般的には出力のＮＭＯＳトランジスタＴＮ１のゲート電圧が高くなるにつれてゲート容量を充電する電流が減少する。しかし、前述したように第１のゲート駆動回路６ａは、ＮＭＯＳトランジスタＴＮ１がターンＯＮした後に、さらにそのゲート電圧を上昇させ、ターンＯＮ時の抵抗を更に低下させるのが主目的である。従って、ゲート電圧の上昇速度の低下はさほど問題にならない。またＮＭＯＳトランジスタＴＮ１のターンＯＮ時間は、主として第２のゲート駆動回路６ｂの電流供給能力とその立ち上がり速度で決まるので、抵抗Ｒ４に置き換えることは、ターンＯＮ時間には殆ど影響を与えない。こうしたことから，定電流源Ｉｄｄを抵抗Ｒ４に置き換えることは可能であり、そのようにすれば回路構成をより単純にすることができる。
【００４８】
更にまた、第１のゲート駆動回路６ａのＮＰＮトランジスタＴＲ１は、ＮＭＯＳトランジスタに置き換えてもよい。この場合、置き換えたＮＭＯＳトランジスタのソースは接地ノードＧＮＤに、ゲートはＮＭＯＳトランジスタＴＮ２のドレインに、ドレインは出力ノードＮｏｕｔ１に接続する。
【００４９】
更にまた、第２の駆動回路６ｂは、ＰＭＯＳトランジスタＴＰ１を、図６に示すようにＰＮＰトランジスタＴＲ２と抵抗Ｒ５に置き換えてもよい。この場合、入力ノードＶｉｎが“　Ｈｉｇｈ”レベルになると、ＮＭＯＳトランジスタＴＮ３がターンＯＮして、ＰＮＰトランジスタＴＲ２のベース電流を、抵抗Ｒ５、ＴＮ３を通って接地ノードＧＮＤに流す。これによりＰＮＰトランジスタＴＲ２がＯＮして、出力ノードＮｏｕｔ２を通して立ち上がりの速い大電流が供給される。但し、電源ノードＶｃの電圧は、出力回路５のツェナーダイオードＺＤ１のブレークダウン電圧よりも低い値にしておく必要がある。
【図面の簡単な説明】
【図１】本発明の負荷駆動回路の一実施形態を示す回路図である。
【図２】図１の出力段のＮＭＯＳトランジスタのターンＯＮ時のドレイン−ソース間電圧の変化を比較した図である。
【図３】図１の出力段のＮＭＯＳトランジスタのターンＯＮ時のゲート−ソース間電圧の変化を比較した図である。
【図４】定電流源回路の一例である。
【図５】第１のゲート駆動回路の変形例である。
【図６】第２のゲート駆動回路の変形例である。
【図７】従来技術を示す図１相当図である。
【符号の説明】
図面中、１、４は負荷駆動回路、２、５は出力回路、３はゲート駆動回路、６はゲート駆動回路、６ａは第１のゲート駆動回路、６ｂは第２のゲート駆動回路、ＴＮ１〜ＴＮ３はＮチャネルＭＯＳゲートトランジスタ、ＴＰ１〜ＴＰ３はＰチャネルＭＯＳゲートトランジスタ、ＴＲ１はＮＰＮトランジスタ、ＴＲ２はＰＮＰトランジスタ、Ｄ１はダイオード、ＺＤ１、ＺＤ２はツェナーダイオード、Ｒ１〜Ｒ５は抵抗、Ｉｄｄは定電流源、Ｎｏｕｔ３は出力回路の出力ノード、Ｎｏｕｔ１に第１のゲート駆動回路の出力ノード、Ｎｏｕｔ２は第２のゲート駆動回路の出力ノード、Ｖｃ、Ｖｄは電源ノード、Ｎｇ１は出力回路の入力ノード、ＧＮＤは接地ノードを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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