(57)【要約】【課題】半導体記憶装置に対するディスターブ試験の際に規定した通りのストレスが印加されたか否かを判定するための手段を、チップ面積を増大させることなく且つ低コストに設けられるようにする。【解決手段】メモリセルアレイは、メモリセルＭＣ１１〜ＭＣｍｎからなるメモリセル領域１１と、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１及びビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎからなるサンプルセル領域１２とを有し、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１及びビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎは、メモリセルＭＣ１１〜ＭＣｍｎと比べて、ワード線ＷＬ１  〜ＷＬｍ  及びビット線ＢＬ１  〜ＢＬｎ  に印加された電圧によってフローティングゲート電極から電荷が移動し易いように形成されている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
行列状に配列された複数の第１メモリセルと、
前記複数の第１メモリセルのうち、行方向又は列方向に並ぶ前記各第１メモリセル同士を接続する制御線と、
前記制御線と接続された第２メモリセルとを備え、
前記第２メモリセルは、前記各第１メモリセルが前記制御線から受けるストレス情報を保持するように構成されていることを特徴とする半導体記憶装置。
【請求項２】
行列状に配置された複数の第１メモリセルと、
前記複数の第１メモリセルのうち、行方向に並ぶ前記各第１メモリセル同士を接続する複数のワード線と、
前記複数の第１メモリセルのうち、列方向に並ぶ前記各第１メモリセル同士を接続する複数のビット線と、
それぞれが、前記各ワード線及び前記各ビット線の少なくとも一方と接続された複数の第２メモリセルとを備え、
前記複数の第１メモリセル及び前記複数の第２メモリセルは、それぞれが電荷を保持する電荷保持部を有し、
前記各第１メモリセル及び前記各第２メモリセルにおいて、前記各ワード線又は前記各ビット線に電圧が印加されることによってそれぞれの前記電荷保持部が保持する電荷の量が変化する場合に、前記各第２メモリセルにおける電荷の変化量は、前記第１メモリセルにおける電荷の変化量よりも大きいことを特徴とする半導体記憶装置。
【請求項３】
前記複数の第１メモリセル及び前記複数の第２メモリセルは、それぞれが、半導体基板上にトンネル絶縁膜を介して形成された前記電荷保持部となるフローティングゲート電極と、フローティングゲート電極の上に容量絶縁膜を介して形成されたコントロールゲート電極と、前記半導体基板における前記フローティングゲート電極の下側部分を挟んで設けられたソース電極及びドレイン電極とを有し、
前記複数の第１メモリセルと前記複数の第２メモリセルとにおいて、前記トンネル絶縁膜、前記フローティングゲート電極、前記容量絶縁膜及び前記コントロールゲート電極のうちの少なくとも１つは、その組成又は形状が互いに異なることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記各第２メモリセルの前記容量絶縁膜は、前記各第１メモリセルの前記容量絶縁膜よりも抵抗率が小さいことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記容量絶縁膜は、前記各第１メモリセルにおいてはシリコン酸化膜とシリコン窒化膜とを含む積層膜として形成され、前記各第２メモリセルにおいてはシリコン酸化膜からなる単層膜又は積層膜として形成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記フローティングゲート電極は、前記各第１メモリセルにおいては上面が平滑に形成されており、前記各第２メモリセルにおいては上面が凹凸状に形成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記各第１メモリセル及び前記各第２メモリセルにおいて、前記半導体基板と前記フローティングゲート電極とが前記トンネル絶縁膜を介して対向する対向面積に対する、前記フローティングゲート電極と前記コントロールゲート電極とが前記容量絶縁膜を介して対向する対向面積の比の値は、前記各第１メモリセルよりも前記各第２メモリセルの方が大きいことを特徴とする請求項３に記載の半導体記憶装置。
【請求項８】
前記各ワード線又は前記各ビット線と前記各第２メモリセルとの接続を切り離すスイッチ手段をさらに備えていることを特徴とする請求項２〜７のうちのいずれか１項に記載の半導体記憶装置。
【請求項９】
前記スイッチ手段はヒューズ素子であることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記スイッチ手段はＭＩＳ型トランジスタであることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
前記複数の第１メモリセルのうちの少なくとも１つに、前記ＭＩＳ型トランジスタのオン又はオフを制御する制御情報が保持されていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記複数の第２メモリセルは、前記各ワード線又は前記各ビット線の少なくとも一方に、それぞれが互いに直列に複数ずつ配置されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項１３】
前記互いに直列に配置された各第２メモリセルが保持するデータを平均化して出力する平均化回路をさらに備えていることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記複数の第２メモリセルは、前記各ワード線及び前記各ビット線の少なくとも一方に、それぞれが互いに並列に複数ずつ配置されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項１５】
前記複数の第２メモリセルと前記各ワード線及び前記各ビット線の少なくとも一方との接続を制御するスイッチトランジスタをさらに備えていることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記各第１メモリセルに対する書き込み動作又は消去動作が正常に行われたか否かを判定する第１ベリファイ回路と、
前記各第２メモリセルに対する書き込み動作又は消去動作が正常に行われたか否かを判定する第２ベリファイ回路とをさらに備えていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項１７】
前記各第１メモリセルのソース電極と接続された第１ソース線と、
前記各第２メモリセルのソース電極と接続された第２ソース線とをさらに備えていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項１８】
前記各第１メモリセルと前記各第２メモリセルとは同一の部材を用いて構成されていることを特徴とする請求項１６又は１７に記載の半導体記憶装置。
【請求項１９】
前記複数の第２メモリセルは、前記各ワード線及び前記各ビット線の少なくとも一方に、それぞれが互いに直列するように複数ずつ配置されており、
前記互いに直列する複数の第２メモリセルは、前記各第１メモリセルと同一の部材を用いて構成された同型セルと、前記各第１のメモリセルと異なる部材を用いて構成された異型セルとを含むことを特徴とする請求項２に記載の半導体記憶記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き込み可能な不揮発性メモリセルを有する半導体記憶装置に関し、特に、バーンイン工程を用いて不揮発性メモリセルの不良を検査する検査方法に対応した半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、半導体基板上に集積された素子にデータを記憶する半導体記憶装置として、電源が供給されていない間にもデータを保持する不揮発性の半導体記憶装置が用いられている。特に、その周囲が酸化膜等により絶縁されたフローティングゲート電極と、該フローティングゲート電極の上に容量絶縁膜を介して形成されたコントロールゲート電極とを有し、電気的な書き込み及び消去が可能なフラッシュＥＥＰＲＯＭ装置が広く用いられている。
【０００３】
（第１の従来例）
図１７は、第１の従来例に係るフラッシュＥＥＰＲＯＭ装置のブロック構成を示している。図１７に示すように、第１の従来例に係るフラッシュＥＥＰＲＯＭ装置は、メモリセルＭＣ１１〜ＭＣｍｎが行列状に配列されてなるメモリセルアレイ１０１が設けられており、メモリセルアレイ１０１を駆動する周辺回路として、各ワード線ＷＬ１  〜ＷＬｍ  を駆動するワード線ドライバ１０２と、各ビット線ＢＬ１  〜ＢＬｎ  を駆動するビット線ドライバ１０３、ソース線ＳＬを駆動するソース線ドライバ１０４とが設けられている。
【０００４】
メモリセルＭＣ１１〜ＭＣｍｎは、それぞれが、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲート電極と、該フローティングゲート電極の上に容量絶縁膜を介して形成された制御ゲート電極と、半導体基板におけるフローティングゲート電極の下側部分を挟むように形成され、それぞれがソース電極及びドレイン電極となる２つの不純物拡散領域とによって構成される。
【０００５】
ここで、トンネル絶縁膜には、熱酸化によって形成された結晶欠陥が少ないシリコン酸化膜が用いられ、容量絶縁膜には第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜が順次積層されたＯＮＯ膜が用いられている。
【０００６】
第１の従来例のフラッシュＥＥＰＲＯＭ装置は、各メモリセルＭＣ１１〜ＭＣｍｎのフローティングゲート電極に蓄積された電荷がデータとして保持される。
【０００７】
第１の従来例のフラッシュＥＥＰＲＯＭ装置において、例えば、メモリセルＭＣ１１に対する書き込みを行う場合には、ワード線ドライバ１０２及びビット線ドライバ１０３が書き込み対象となるメモリセルを選択し、ワード線ＷＬ１１に例えば約５Ｖの制御電圧を印加し、ビット線ＢＬ１１に約５Ｖの制御電圧を印加する。これにより、ソース電極からトンネル絶縁膜を通して電荷をフローティングゲート電極に注入される。
【０００８】
また、メモリセルＭＣ１１に対する読み出し動作を行う場合には、ビット線ＢＬ１１をプリチャージし、ワード線ＷＬ１１に例えば約２．５Ｖの制御電圧を印加する。ここで、チャネル領域に流れ始めるコントロールゲート電圧のしきい値はフローティングゲート電極に保持された電荷量に応じて異なる。メモリセルＭＣ１１のしきい値電圧がコントロールゲート電極に印可された電圧よりも小さければ、ビット線ＢＬ１１の電位は正の方向に変化し、逆にコントロールゲート電極に印可された電圧よりも大きければ、ビット線ＢＬ１１の電位は負の方向に変化する。
【０００９】
また、メモリセルＭＣ１１に対する消去動作を行う場合には、ワード線ＷＬ１１に例えば約−５Ｖの制御電圧を印加し、ソース線ＳＬに約５Ｖの制御電圧を印加する。これにより、ワード線ＷＬ１１と接続されたメモリセルＭＣ１１〜ＭＣ１ｎが一括して消去される。
【００１０】
ところで、メモリセルからなる不揮発性の半導体記憶装置においは、書き込み動作又は読み出し動作の際に、各動作の対象となるメモリセルと同じワード線又はビット線に接続されたメモリセルにも同じ制御電圧が印加される。この制御電圧により、フローティングゲート電極に蓄積された電荷が容量絶縁膜又はトンネル絶縁膜を介して半導体基板側又はコントロールゲート電極側に流出（ディスターブ）してデータが破壊される虞がある。
【００１１】
そこで、フラッシュＥＥＰＲＯＭ装置の信頼性を確保するため、メモリセルが所定の期間にわたってデータを確実に保持できるか否かを検査して初期不良をスクリーニングするためのディスターブ試験が行われる。
【００１２】
ディスターブ試験は、バーンイン装置を用いてワード線又はビット線にストレスとなる電圧を所定の期間にわたって印加する工程（バーンイン工程）と、ストレス印加によりメモリセルに保持されたデータが破壊されていないかどうかを検査する工程とを含む。
【００１３】
具体的には、予めメモリセルアレイに所定のデータを書き込んだ後、まず、フラッシュＥＥＰＲＯＭ装置をバーンイン装置と接続し、バーンイン装置からストレスとなる電圧を供給して、ワード線ＷＬ１  〜ＷＬｍ  のすべて又はビット線ＢＬ１  〜ＢＬｎ  のすべてに対してストレスを所定の期間にわたって印加する。ここで、第１の従来例のフラッシュＥＥＰＲＯＭ装置には、図示はしていないが、バーンイン装置を用いてストレスを印加する工程（バーンイン工程）を制御するための回路として、バーンイン試験回路が設けられており、バーンイン装置からの制御信号に基づいてワード線ドライバ１３及びビット線ドライバ１４の動作が制御される。
【００１４】
その後、テスタ等を用いてメモリセルのデータを読み出し、ストレス印加の前後でデータが変化しているかどうかを検査する。そして、ストレス印加によりメモリセルのデータが変化していれば当該メモリセルを不良と判定する。
【００１５】
しかし、第１の従来例のフラッシュＥＥＰＲＯＭ装置において、ワード線ドライバ１３やビット線ドライバ１４に初期不良がある場合に、前述のバーンイン工程において、規定した通りのストレスが印加されないことがあり、十分なストレスが印加されずに、ディスターブ特性が低いメモリセルをも正常と誤判定してしまうという問題が生じる。
【００１６】
（第２の従来例）
そこで、第２の従来例では、ディスターブ試験の際に、ワード線及びビット線に所定の電圧が印加されたか否かを判定する手段を設ける構成としている。
【００１７】
例えば、特許文献１には、書き込みテストの際にビット線に所定の電圧が印加されたか否かを検出する手段として、ビットライン電位測定回路を設けたＥＰＲＯＭ装置が記載されている。第２の従来例では、特許文献１に記載のビットライン電位測定回路と同等の回路を設けることにより、ビット線電位及びワード線電位を測定できるようにしている。
【００１８】
図１８は、第２の従来例に係るフラッシュＥＥＰＲＯＭ装置のディスターブ試験の様子を示すブロック図である。図１８に示すように、第２の従来例に係るフラッシュＥＥＰＲＯＭ装置１１０は、バーンイン装置２００からの制御信号及びストレス電圧を受けてバーンイン工程を制御するバーンイン試験回路１１１によりワード線ドライバ１０２及びビット線ドライバ１０３を制御する。
【００１９】
なお、フラッシュＥＥＰＲＯＭ装置１１０は、図示しないバーンインボードを介してバーンイン装置２００と接続されている。１つのバーンインボードには、複数のフラッシュＥＥＰＲＯＭ装置１１０が配置され、さらに、バーンイン装置２００に複数のバーンインボードが接続されることにより、多数のフラッシュＥＥＰＲＯＭ装置１１０に対して一括してストレスの印加が行われる。
【００２０】
ワード線ＷＬ１  〜ＷＬｍ  にストレスを印加した場合には、ワード線選択トランジスタＷＳＴ１  〜ＷＳＴｍ  を順次オンすることにより、ワード線電位測定回路１１２が各ワード線ＷＬ１  〜ＷＬｍ  に印加された電圧を一本ずつ測定して、測定結果をセレクタ回路１１４に入力する。
【００２１】
同様に、ビット線ＢＬ１  〜ＢＬｎ  にストレスを印加した場合には、ビット線選択トランジスタＢＳＴ１  〜ＢＳＴｎ  を順次オンすることにより、ビット線電位測定回路１１３が各ビット線ＢＬ１  〜ＢＬｎ  に印加された電圧を一本ずつ測定して、測定結果をセレクタ回路１１４に入力する。
【００２２】
セレクタ回路１１４は、ワード線電位測定回路１１２及びビット線電位測定回路１１３から入力される測定結果を選択してコンパレータ２０１に入力する。そして、コンパレータ２０１により、印加された電圧が規定された通りの電圧であるか否かが判定される。バーンイン装置２００は、コンパレータ２０１の出力に基づいてワード線ＷＬ１  〜ＷＬｍ  及びビット線ＢＬ１  〜ＢＬｎ  に印加するストレス電圧を調節し、ワード線ＷＬ１  〜ＷＬｍ  及びビット線ＢＬ１  〜ＢＬｎ  に規定された通りの電圧が印加されるように制御する。
【００２３】
【特許文献１】
特開平１０−３０２４９８号公報
【００２４】
【発明が解決しようとする課題】
しかしながら、前記第２の従来例では、ワード線電位測定回路１１２及びビット線電位測定回路１１３に加えて、ビット線選択トランジスタＢＳＴ１  〜ＢＳＴｎ  及びワード線選択トランジスタＷＳＴ１  〜ＷＳＴｍ  を１つずつ制御するための信号線及び制御回路が設けられているため、フラッシュＥＥＰＲＯＭ装置のチップ面積が著しく増大する。さらにバーンイン装置２００において、ワード線電位及びビット線電位の判定するために、一括して試験しようとするＥＥＰＲＯＭ装置の数だけコンパレータ２０１を設ける必要があり、バーンイン装置にかかるコストもまた増大する。
【００２５】
このように、前記従来のフラッシュＥＥＰＲＯＭ装置において、ディスターブ試験を確実に実施できるようにすると、フラッシュＥＥＰＲＯＭ装置のチップコスト及び試験コストが増大するという問題を有している。
【００２６】
本発明は、前記従来の問題を解決し、半導体記憶装置に対するディスターブ試験の際に規定した通りのストレスが印加されたか否かを判定するための手段を、チップ面積を増大させることなく且つ低コストに設けられるようにすることを目的とする。
【００２７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体記憶装置に、データを保持するための第１メモリセルに加えて、ビット線及びワード線に印加されたストレスの電圧を検出（サンプリング）するための第２メモリセルを設ける構成とする。
【００２８】
具体的に、本発明に係る第１の半導体記憶装置は、行列状に配列された複数の第１メモリセル（メモリセル）と、複数の第１メモリセルのうち、行方向又は列方向に並ぶ各第１メモリセル同士を接続する制御線（ワード線又はビット線）と、制御線と接続された第２メモリセル（サンプルセル）とを備え、第２メモリセルは、各第１メモリセルが制御線から受けるストレス情報を保持するように構成されている。
【００２９】
本発明の第１の半導体記憶装置によると、ディスターブ試験において、バーンイン工程の後に、第２メモリセルが保持するストレス情報を検査することにより正常なストレスが印加されたか否かを判定することができる。従って、第２の従来例のフラッシュＥＥＰＲＯＭ装置のように、ディスターブ試験のバーンイン工程においてストレス電圧を印加中にその電圧の良否を適宜判定してバーンイン工程を繰り返す必要がないため、ディスターブ試験の工程を簡略化することができ、さらに、第２メモリセルが保持するストレス情報からストレス印加の良否を判定できるため、バーンイン装置にコンパレータを設ける必要がない。また、本発明の第１の半導体記憶装置によると、データ保持用の第１メモリセルに第２メモリセルが追加されるだけであり、そのチップ面積はほとんど増大しない。
【００３０】
本発明に係る第２の半導体記憶装置は、行列状に配置された複数の第１メモリセル（メモリセル）と、行方向に並ぶ各第１メモリセル同士を接続する複数のワード線と、列方向に並ぶ各第１メモリセル同士を接続する複数のビット線と、それぞれが、各ワード線及び各ビット線の少なくとも一方と接続された複数の第２メモリセル（サンプルセル）とを備え、複数の第１メモリセル及び複数の第２メモリセルは、それぞれが電荷を保持する電荷保持部を有し、各第１メモリセル及び各第２メモリセルにおいて、各ワード線又は各ビット線に電圧が印加されることによってそれぞれの電荷保持部が保持する電荷の量が変化する場合に、各第２メモリセルにおける電荷の変化量は、第１メモリセルにおける電荷の変化量よりも大きい。
【００３１】
本発明の第２の半導体記憶装置によると、ワード線又はビット線と接続された第２メモリセルを備え、第２メモリセルにおける電荷の変化量は、第１のメモリセルにおける電荷の変化量よりも大きいため、第１メモリセルに対するディスターブ試験において、バーンイン工程の後に第２メモリセルのしきい値電圧を測定することにより、正常なストレスが印加されたか否かを判定することができる。従って、第２の従来例のフラッシュＥＥＰＲＯＭ装置のように、ディスターブ試験のバーンイン工程においてストレス電圧を印加中にその電圧の良否を適宜判定してバーンイン工程を繰り返す必要がないため、ディスターブ試験の工程を簡略化することができ、さらに、第２メモリセルのしきい値電圧を調べることによりストレス印加の良否を判定できるため、バーンイン装置にコンパレータを設ける必要がない。また、本発明の第２の半導体記憶装置によると、データ保持用の第１メモリセルに第２メモリセルが追加されるだけであり、そのチップ面積はほとんど増大しない。
【００３２】
本発明の第２の半導体記憶装置において、複数の第１メモリセル及び複数の第２メモリセルは、それぞれが、半導体基板上にトンネル絶縁膜を介して形成された電荷保持部となるフローティングゲート電極と、フローティングゲート電極の上に容量絶縁膜を介して形成されたコントロールゲート電極と、半導体基板におけるフローティングゲート電極の下側部分を挟んで設けられたソース電極及びドレイン電極とを有し、複数の第１メモリセルと複数の第２メモリセルとにおいて、トンネル絶縁膜、フローティングゲート電極、容量及び絶縁膜コントロールゲート電極のうちの少なくとも１つは、その組成又は形状が互いに異なることが好ましい。
【００３３】
このようにすると、第１メモリセル及び第２メモリセルを構成する部材の１部分を変更することにより、第２メモリセルにおける電荷の変化量が、第１メモリセルにおける電荷の変化量よりも大きくなるように第１メモリセルと第２メモリセルとを形成できるため、第１メモリセルを形成する工程と第２メモリセルを形成する工程とを共通化しながらことができるので、第２メモリセルを低コストに製造することが可能となる。
【００３４】
本発明の第２の半導体記憶装置において、第２メモリセルにおける容量絶縁膜は、第１メモリセルにおける容量絶縁膜と比べて抵抗率が小さいことが好ましい。
【００３５】
このようにすると、第２メモリセルにおいてフローティングゲート電極から容量絶縁膜を通って電荷が移動し易くなるため、コントロールゲート電極にストレスとなる電圧を印加した場合に、第１メモリセルではほとんど電荷がフローティングゲート電極に保持された電荷量がほとんど変化せず、第２メモリセルではフローティングゲート電極に保持された電荷量が大きく変化する。
【００３６】
本発明の第２の半導体記憶装置において、容量絶縁膜は、各第１メモリセルにおいてはシリコン酸化膜とシリコン窒化膜とを含む積層膜として形成され、各第２メモリセルにおいてはシリコン酸化膜からなる単層膜又は積層膜として形成されていることが好ましい。
【００３７】
このようにすると、第２メモリセルの容量絶縁膜の抵抗率を第１メモリセルよりも第２メモリセルの方が抵抗率が小さくなるため、第１メモリセルではほとんど電荷がフローティングゲート電極に保持された電荷量がほとんど変化せず、第２メモリセルではフローティングゲート電極に保持された電荷量が大きく変化する。
【００３８】
本発明の第２の半導体記憶装置において、フローティングゲート電極は、各第１メモリセルにおいては上面が平滑に形成されており、各第２メモリセルにおいては上面が凹凸状に形成されていることが好ましい。
【００３９】
このようにすると、ワード線にストレスとなる電圧が印加された場合に、フローティングゲート電極の凸状部分に電界が集中するため、第２メモリセルにおいてフローティングゲート電極から容量絶縁膜を通って電荷が移動し易くなるので、ワード線又はビット線にストレスを印加した場合に、第１メモリセルではほとんど電荷がフローティングゲート電極に保持された電荷量がほとんど変化せず、第２メモリセルではフローティングゲート電極に保持された電荷量が大きく変化する。
【００４０】
本発明の第２の半導体記憶装置において、各第１メモリセル及び各第２メモリセルにおいて、半導体基板とフローティングゲート電極とがトンネル絶縁膜を介して対向する対向面積に対する、フローティングゲート電極とコントロールゲート電極とが容量絶縁膜を介して対向する対向面積の比の値は、各第１メモリセルよりも各第２メモリセルの方が大きいことが好ましい。
【００４１】
このようにすると、第２メモリセルの容量カップリング比が第１メモリセルよりも大きくなるため、第２メモリセルにおいてフローティングゲート電極から容量絶縁膜を通った電荷の移動が第１メモリセルよりも生じ易くなるので、ワード線又はビット線にストレスを印加した場合に、第１メモリセルではほとんど電荷がフローティングゲート電極に保持された電荷量がほとんど変化せず、第２メモリセルではフローティングゲート電極に保持された電荷量が大きく変化する。
【００４２】
本発明の第２の半導体記憶装置において、各ワード線又は各ビット線と各第２メモリセルとの接続を切り離するスイッチ手段をさらに備えていることが好ましい。
【００４３】
このようにすると、ディスターブ試験の終了後に第２メモリセルを第１メモリセルから切り離することができるため、通常の動作時における第２メモリセルの影響から第１メモリセルを保護することができる。
【００４４】
本発明の第２の半導体記憶装置において、スイッチ手段はヒューズ素子であることが好ましい。
【００４５】
スイッチ手段はＭＩＳ型トランジスタであることが好ましい。
【００４６】
本発明の第２の半導体記憶装置において、複数の第１メモリセルのうちの少なくとも１つに、ＭＩＳ型トランジスタのオン又はオフを制御する制御情報が保持されていることが好ましい。
【００４７】
このようにすると、ディスターブ試験の終了後に第１メモリセルにＭＩＳ型トランジスタをオフ制御するように情報を書き込むことにより、通常動作時に第１メモリセルと第２メモリセルとの電気的な接続を切り離すように制御することができる。
【００４８】
本発明の第２の半導体記憶装置において、複数の第２メモリセルは、各ワード線又は各ビット線の少なくとも一方に、それぞれが互いに直列するように複数ずつ配置されていることが好ましい。
【００４９】
このようにすると、ディスターブ試験において、印加されたストレスが正常か否かを判定する際に、複数ずつ配置された第２メモリセルのしきい値電圧をそれぞれに測定することにより、第２メモリセルにおける特性のばらつきの影響を低減することができる。
【００５０】
本発明の第２の半導体記憶装置において、複数ずつ設けられた第２メモリセルのそれぞれに保持された電荷量が平均化されたデータを出力する平均化回路をさらに備えていることが好ましい。
【００５１】
このようにすると、ワード線又はビット線のそれぞれに直列に配置された複数の第２メモリセルのそれぞれに対してしきい値電圧を測定する必要が無く、第２メモリセルにおける特性のばらつきの影響を低減する場合の工程が簡略化される。
【００５２】
本発明の第２の半導体記憶装置において、複数の第２メモリセルは、各ワード線及び各ビット線の少なくとも一方に、それぞれが互いに並列するように複数ずつ配置されていることが好ましい。
【００５３】
このようにすると、互いに並列する複数の第２メモリセルのそれぞれのしきい値電圧を測定することにより、より精密なディスターブ試験を行うことができる。
【００５４】
本発明の第２の半導体記憶装置において、複数の第２メモリセルと各ワード線及び各ビット線の少なくとも一方と接続を制御するスイッチトランジスタをさらに備えていることが好ましい。
【００５５】
このようにすると、互いに並列に設けられた複数の第２メモリセルのそれぞれを、ストレスの印加時間が異なるように制御することができ、より精密なディスターブ試験が可能となる。
【００５６】
本発明の第２の半導体記憶装置において、各第１メモリセルに対する書き込み動作又は消去動作が正常に行われたか否かを判定する第１ベリファイ回路と、各第２メモリセルに対する書き込み動作又は消去動作が正常に行われたか否かを判定する第２ベリファイ回路をさらに備えていることが好ましい。
【００５７】
このようにすると、第１ベリファイ回路と第２ベリファイ回路とを用いて第１メモリセルと第２メモリセルとの電荷保持部が保持する電荷量を独立に調整することができるため、書き込み状態又は消去状態である場合の電電荷量と、ニュートラル状態の保持する電荷量との差が、第１メモリセルよりも第２メモリセルの方が大きくなるように制御することができる。これにより、第２メモリセルのしきい値電圧が第１メモリセルよりも変化し易くなるので、第２メモリセルを用いてワード線及びビット線に印加されたストレスをモニターすることができる。
【００５８】
本発明の第２の半導体記憶装置において、各第１メモリセルのソース電極と接続された第１ソース線と、各第２メモリセルの第２ソース線と接続された第２ソース線とをさらに備えていることが好ましい。
【００５９】
このようにすると、第２メモリセルのみに対して消去動作が可能となるため、バーンイン工程よりも前に第２メモリセルのみに対して書き込み動作及び消去動作を繰り返すことにより、第２メモリセルのエンデュランス特性を第１メモリセルよりも低下させることができる。これにより、第２メモリセルのストレスを第１メモリセルよりも大きくすることができるため、第２メモリセルのしきい値電圧が第１メモリセルよりも変化し易くなるので、第２メモリセルを用いてワード線及びビット線に印加されたストレスをモニターすることができる。
【００６０】
本発明の第２の半導体記憶装置において、各第１メモリセルと各第２メモリセルとは同一の部材を用いて構成されていることが好ましい。
【００６１】
このようにすると、第２メモリセルを形成するために特別な工程が必要とされないため、半導体記憶装置の製造コストを低減できる。
【００６２】
本発明の第２の半導体記憶装置において、各ワード線又は各ビット線の少なくとも一方に、それぞれが互いに直列するように各第２メモリセルが２つ以上ずつ設けられており、互いに直列する複数の第２メモリセルは、各第１メモリセルと同一の部材を用いて構成された同型セルと、各第１のメモリセルと異なる部材を用いて構成された異型セルとを含むことが好ましい。
【００６３】
このようにすると、異型セルと同型セルとを用いることにより２種類の方法でストレスをモニターできるため、ディスターブ試験をより精密に行うことができる。
【００６４】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００６５】
図１は本発明の第１の実施形態に係る半導体記憶装置のブロック構成を示している。図１に示すように、第１の実施形態の半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリセルアレイ１０を備えており、該メモリセルアレイは、データを保持するためのメモリセル領域１１と、ディスターブ試験において印加されたストレスをモニターするためのサンプルセル領域１２とを有している。また、メモリセルアレイ１０を駆動する周辺回路として、メモリセル領域１１のワード線及びサンプルセル領域１２のワード線（以下、サンプルワード線と称する）を駆動するワード線ドライバ１３と、メモリセル領域１１のビット線及びサンプルセル領域１２のビット線（以下、サンプルビット線と称する）を駆動するビット線ドライバ１４と、メモリセル領域１１及びサンプルセル領域１２に共通のソース線を駆動するソース線ドライバ１５とを備えている。
【００６６】
ここで、メモリセルアレイ１０を構成する各メモリセル及びサンプルセルは、それぞれが周囲を絶縁されたフローティングゲート電極に電荷を蓄積し、コントロールゲート電極によりソースとドレインとの間を流れる電流量を調節してデータを読み出すスタック型のＥＥＰＲＯＭセルとして形成されている。
【００６７】
図２はメモリセルアレイ１０の回路構成を示している。図２に示すように、メモリセル領域１１は、行数がｍ（但し、ｍは正の整数である）であり、列数がｎ（但し、ｎは正の整数である）の行列状に配列された複数のメモリセルＭＣ１１〜ＭＣｍｎからなり、行方向に並ぶｍ個のメモリセルは、それぞれのコントロールゲート電極がワード線ＷＬ１  〜ＷＬｍ  により互いに接続されていると共に、列方向に並ぶｎ個のメモリセルは、それぞれのドレイン電極がビット線ＢＬ１  〜ＢＬｎ  により互いに接続されている。
【００６８】
また、サンプルセル領域１２は、それぞれのコントロールゲート電極がワード線ＷＬ１  〜ＷＬｍ  と接続されたｍ個のワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１と、それぞれのドレイン電極がビット線ＢＬ１  〜ＢＬｎ  と接続されたｎ個のビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎとを有しており、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１は、それぞれのドレイン電極がサンプルビット線ＳＢＬ１  により互いに接続されていると共に、ビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎは、それぞれのコントロールゲート電極がサンプルワード線ＳＷＬ１  により互いに接続されている。
【００６９】
さらに、メモリセル領域１１の各メモリセルＭＣ１１〜ＭＣｍｎ及びサンプルセル領域１２の各サンプルセル（即ちワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１及びビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎ）は、それぞれのソース電極が１つのソース線ＳＬにより互いに接続されている。
【００７０】
また、サンプルセル領域１２において、サンプルワード線ＳＷＬ１  とサンプルビット線ＳＢＬ１  とが交差する領域には、ダミーセルＳＣＤ１１が形成されている。なお、ダミーセルＳＣＤ１１は、サンプルセルを行列状に配列する上で形式的に配置されているのであって、バーンイン工程でのストレスをモニターする上では必要とされないため、省略されていてもよい。
【００７１】
第１の実施形態の特徴として、メモリセルではフローティングゲート電極に蓄積された電荷が移動し難いように構成されており、サンプルセルではフローティングゲート電極に蓄積された電荷が移動し易いように構成されている。
【００７２】
以下に、第１の実施形態に係るメモリセルアレイ１０におけるメモリセルとサンプルセルとの違いについて図面を参照しながら説明する。
【００７３】
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る半導体記憶装置におけるメモリセル及びサンプルセルのしきい値電圧の分布を示すグラフであり、図３（ａ）はワード線及びビット線にストレスが印加される前のしきい値電圧の分布を示し、図３（ｂ）はビット線又はワード線にストレスが印加された後のしきい値電圧の分布を示している。図３（ａ）及び図３（ｂ）において、横軸はメモリセル及びサンプルセルのしきい値電圧Ｖｔを表し、縦軸はメモリセル及びサンプルセルの個数を表している。なお、図３（ａ）と図３（ｂ）とにおいて、横軸及び縦軸は共に同一のスケールである。
【００７４】
図３（ａ）に示すように、ストレスを印加される前において、メモリセル及びサンプルセルに書き込まれたデータにより、しきい値が高い状態（メモリセル“０”及びサンプルセル“０”）と、しきい値電圧が低い状態（メモリセル“１”及びサンプルセル“１”）との２つの状態に分かれている。このとき、メモリセル及びサンプルセルの特性のばらつきにより、しきい値電圧は所定の広がりを持って分布している。ストレス印加前において、メモリセル“０”及びサンプルセル“０”のしきい値電圧の平均値はほぼ同一の値Ｍ０  であり、また、メモリセル“１”及びサンプルセルのしきい値電圧の平均値はほぼ同一の値Ｍ１  である。
【００７５】
図３（ｂ）に示すように、バーンイン装置を用いてストレスとなる電圧を印加することにより、メモリセル及びサンプルセルの各フローティングゲート電極に保持された電荷が移動してそれぞれのしきい値電圧が変化する。ここで、図３（ｂ）において、横向きの矢印は、メモリセル及びサンプルセルにおけるストレス印加によるしきい値電圧の変化量を示している。メモリセルではフローティングゲート電極に蓄積された電荷が移動し難いように構成されており、サンプルセルではフローティングゲート電極に蓄積された電荷が移動し易いように構成されているため、ストレス印加により、メモリセル“１”ではしきい値電圧がわずかに上昇する程度であるのに対して、サンプルセル“１”ではしきい値電圧が大きく上昇する。同様に、メモリセル“０”ではしきい値電圧がわずかに下降する程度であるのに対してサンプルセル“０”ではしきい値電圧が大きく下降する。
【００７６】
第１の実施形態において、半導体記憶装置に対するディスターブ試験では、サンプルセルのしきい値電圧の変化量を調べることにより、規定された通りのストレスが印加されたか否かを判定する。
【００７７】
即ち、バーンイン工程の後に、テスタを用いて各サンプルセルのしきい値電圧を調べ、“１”データを保持するサンプルセルのしきい値電圧がＶＳ１よりも大きい値を有し、且つ“０”データを保持するサンプルセルのしきい値電圧がＶＳ０よりも大きい値を有する場合には正常なストレスが印加されたと判定する。
【００７８】
正常なストレスが印加されなかったと判定された場合には、バーンイン装置のから入力する電圧を調整して再びストレスを印加する。また、正常なストレスが印加されたと判定された場合には、テスタ等を用いて各メモリセルのしきい値電圧を調べ、“１”データを保持するメモリセルのしきい値電圧がＶＭ１よりも小さく、且つ“０”データを保持するメモリセルのしきい値電圧がＶＭ０よりも大きい場合にはディスターブ不良がないと判定する。
【００７９】
以上説明したように、第１の実施形態に係る半導体記憶装置によると、メモリセルにおけるしきい値電圧の変化量に比べてサンプルセルにおけるしきい値電圧の変化量が大きくなるように設定されているため、サンプルセルにおいてバーンイン工程後のしきい値電圧の変化量を調べることにより、正しいストレスが印加された否かを判定することが可能となる。従って、規定された通りの正常なストレスが印加された場合に、メモリセルにおいて、バーンイン工程後のしきい値電圧の変化量を調べてディスターブ不良の有無を確実に検査することができる。
【００８０】
なお、第１の実施形態において、メモリセル及びサンプルセルの構成として、スタック型のＥＥＰＲＯＭセルを用いた構成について説明したが、メモリセル及びサンプルセルは、スタック型のＥＥＰＲＯＭセルに限られず、フローティングゲート電極の側方にコントロールゲート電極を併設したスプリット型のＥＥＰＲＯＭセル、又は、電荷を蓄積する強誘電体キャパシタと、読み出し用のトランジスタとによって構成されたＦｅＲＡＭセルを用いても同様に実施可能である。
【００８１】
また、第１の実施形態において、サンプルセル領域は、ワード線サンプルセルとビット線サンプルセルとの両方が形成されている必要はない。即ち、メモリセルアレイの構成又は駆動方法によっては、ワード線又はビット線に印加されるストレスは、半導体記憶装置の信頼性にほとんど影響を与えるない場合もある。このような半導体記憶装置では、ディスターブ試験においてワード線及びビット線のうちの一方にストレスを印加しなくてもよいため、ワード線サンプルセル及びビット線サンプルセルのうちの一方を省略してもよい。
【００８２】
以下に、第１の実施形態に係る半導体記憶装置において、前述したようなしきい値電圧の変化特性の違いを実現するメモリセル及びサンプルセルの具体的な構成について図面を参照しながら説明する。
【００８３】
−メモリセル及びサンプルセルの具体例−
図４（ａ）は第１の実施形態に係る半導体記憶装置のメモリセル及びサンプルセルの断面構成をビット線が延びる方向に沿って示している。図４（ａ）に示すように、メモリセル２０は、例えば、シリコンからなる半導体基板２１には、フィールド絶縁膜により区画された活性領域に不純物拡散により形成されたソース拡散領域２１ａ及びドレイン拡散領域２１ｂと、半導体基板２１上に形成された酸化シリコンからなるトンネル絶縁膜２２と、ポリシリコンからなるフローティングゲート電極２３と、第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜が順次積層された容量絶縁膜となるＯＮＯ膜２４と、ポリシリコンからなるコントロールゲート電極２５とによって構成されている。
【００８４】
ここで、コントロールゲート電極２５は、行方向に並ぶメモリセル同士で共有されてワード線となる。また、ソース拡散領域２１ａはソース線と接続されてソース電極となり、ドレイン拡散領域２１ｂはビット線と接続されてドレイン電極となる。コントロールゲート電極２５にはゲート電圧Ｖｇが印加され、ソース拡散領域２１ａ及びドレイン拡散領域２１ｂにはそれぞれソース電圧Ｖｓ及びドレイン電圧Ｖｄが印加される。
【００８５】
また、サンプルセル３０は、フローティングゲート電極２３とコントロールゲート電極２５との間に、容量絶縁膜として第１のシリコン酸化膜及び第２のシリコン酸化膜が順次積層されたシリコン酸化膜（ＯＯ膜）２４Ａが設けられている。なお、サンプルセル３０において、容量絶縁膜以外の構成要素はメモリセル２０と同一であるため説明を省略する。
【００８６】
このようなサンプルセル３０を実現するには、メモリセル形成領域及びサンプルセル形成領域において、まず、容量絶縁膜形成工程のうちの第１のシリコン酸化膜及びシリコン窒化膜を順次積層する工程までを同一の工程により行う。その後、メモリセル形成領域をマスクし且つサンプルセル形成領域を開口するマスクを用いて、サンプルセル領域のシリコン窒化膜を選択的に除去する。続いて、第２のシリコン酸化膜を堆積することにより、メモリセル形成領域には第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜が順次積層された積層膜が形成され、サンプルセル形成領域には第１のシリコン酸化膜及び第２のシリコン酸化膜が積層された積層膜が形成される。その後、コントロールゲート電極となるポリシリコン膜を堆積し、所定の形状にパターニングしてメモリセル２０にはＯＮＯ膜２４が形成され、サンプルセル３０には第１のシリコン酸化膜及び第２のシリコン酸化膜が積層された積層膜としてシリコン酸化膜２４Ａが形成される。
【００８７】
図４（ｂ）は図４（ａ）のメモリセル２０及びサンプルセル３０に対してストレスを印加した場合の電荷の移動の様子を模式的に示している。
【００８８】
図４（ｂ）に示すように、ゲート電極にストレスとして約５Ｖの電圧を印加し、ソース電圧及びドレイン電圧をそれぞれ０Ｖとする。メモリセル２０では電荷が絶縁性の大きいＯＮＯ膜２４を用いているため、容量絶縁膜を介した電荷の移動がほとんど生じない。これ対して、サンプルセル３０ではＯＮＯ膜２４とくらべて絶縁性が小さいシリコン酸化膜２４Ａを用いているため、容量絶縁膜を通ってコントロールゲート電極２５へと電荷が移動してしまう。
【００８９】
このように、メモリセル２０の容量絶縁膜にはＯＮＯ膜２４を用い、サンプルセル３０の容量絶縁膜には、ＯＮＯ膜２４よりも抵抗率が小さいシリコン酸化膜２４Ａを用いることにより、ディスターブ試験におけるストレスの印加の際にサンプルセル３０における電荷の変化量がメモリセル２０における電荷の変化量よりも大きくなるようにメモリセル２０とサンプルセル３０とを形成することができる。
【００９０】
なお、第１の実施形態において、シリコン酸化膜２４Ａは、ＯＮＯ膜２４を構成する第１のシリコン酸化膜及び第２のシリコン酸化膜が順次積層された積層膜として説明したが、ＯＮＯ膜２４よりも抵抗率が小さくなるように構成されていればよく、第１のシリコン酸化膜又は第２のシリコン酸化膜の単層膜であってもよい。
【００９１】
（第１の実施形態の第１変形例）
以下に、第１の実施形態の第１変形例に係る半導体記憶装置について図面を参照しながら説明する。
【００９２】
第１の実施形態の第１変形例に係る半導体記憶装置では、サンプルセルの断面構成が図４（ａ）に示す第１の実施形態のサンプルセルと異なっており、半導体記憶装置のブロック構成及びメモリセルアレイの回路構成はそれぞれ図１及び図２に示した半導体記憶装置及びメモリセルアレイと同一であるため説明を省略する。
【００９３】
図５（ａ）は第１の実施形態の半導体記憶装置におけるサンプルセル３０の断面構成を示している。なお、メモリセルの構成は図４（ａ）に示すメモリセル２０と同一であるため図示と説明とを省略する。図５（ａ）に示すように、第１変形例のサンプルセル３０は、フローティングゲート電極２３の上部に、突起部（スパイク）２３ａが設けられている点がメモリセル２０と異なっている。
【００９４】
このようなサンプルセル３０を実現するには、メモリセル形成領域及びサンプルセル形成領域において、フローティングゲート電極形成用の第１のポリシリコン膜を堆積する工程までは、同一の工程を用いて行う。このとき、第１のポリシリコン膜は、平滑な半導体基板２１上にトンネル絶縁膜２２を介して堆積により形成されるので、その上面はほぼ平滑である。その後、メモリセル形成領域をマスクし且つサンプルセル形成領域を開口するマスクパターンを用いて、サンプルセル形成領域の第１ポリシリコン膜を、例えば、表面凹凸状の押圧部材により第１のポリシリコン膜におけるサンプルセル領域に露出した部分を押圧すること等により、サンプルセル形成領域の第１ポリシリコン膜上部に突起部を形成する。その後、ＯＮＯ膜２４及びコントロールゲート電極２５となる第２ポリシリコン膜を順次堆積し、所定の形状にパターニングする。これにより、メモリセル２０のフローティングゲート電極２３は上面が平滑に形成され、サンプルセル３０のフローティングゲート電極２３は上部に突起部２３ａが形成される。
【００９５】
図５（ｂ）は第１変形例のサンプルセルにおける電荷の移動を説明するための断面図である。図５（ｂ）に示すように、サンプルセル３０において、ゲート電極に５Ｖの電圧を印加すると、フローティングゲート電極２３の突起部２３ａに電界が集中するため、フローティングゲート電極２３に蓄積された電荷が突起部２３ａからＯＮＯ膜２４を通ってコントロールゲート電極２５へと移動してしまう。
【００９６】
このように、メモリセル２０のフローティングゲート電極２３の上面は平滑に形成し、サンプルセルのフローティングゲート電極２３には上部に突起部２３ａを設けて上面を凹凸状に形成することにより、ディスターブ試験におけるストレスの印加の際にサンプルセル３０における電荷の変化量がメモリセル２０における電荷の変化量よりも大きくなるようにメモリセル２０とサンプルセル３０とを形成することができる。
【００９７】
（第１の実施形態の第２変形例）
以下に、第１の実施形態の第２変形例に係る半導体記憶装置について図面を参照しながら説明する。
【００９８】
第１の実施形態の第２変形例に係る半導体記憶装置では、サンプルセルの断面構成が図４（ａ）に示す第１の実施形態のサンプルセルと異なっており、半導体記憶装置のブロック構成及びメモリセルアレイの回路構成はそれぞれ図１及び図２に示した半導体記憶装置及びメモリセルアレイと同一であるため説明を省略する。
【００９９】
図６（ａ）及び（ｂ）は第２変形例のサンプルセルについて説明する断面図であって、（ａ）はメモリセル２０及びサンプルセル３０におけるコントロールゲート電極が延びる方向に沿った断面構成を示し、（ｂ）はコントロールゲート電極が延びる方向と直交する方向の断面構成を示している。
【０１００】
図６（ａ）に示すように、第２変形例では、メモリセル２０とサンプルセル３０とにおいて、それぞれのフローティングゲート電極２３のワード線方向の長さ寸法が異なっており、メモリセル２０では、フローティングゲート電極２３がトンネル絶縁膜２２と同じ程度の長さ寸法に形成されているのに対して、サンプルセル３０では、フローティングゲート電極２３は、トンネル絶縁膜２２が形成された領域からフィールド絶縁膜２６の上にまで延びるようにワード線方向に沿って長く形成されている。
【０１０１】
即ち、メモリセル２０では、フローティングゲート電極２３と半導体基板２１とが対向す面積は、フローティングゲート電極とコントロールゲート電極２５とが対向する面積とほぼ等しいのに対し、サンプルセル３０では、フローティングゲート電極２３と半導体基板２１との対向面積が、フローティングゲート電極とコントロールゲート電極２５とが対向する面積よりも大きくなるように形成されている。
【０１０２】
このようなサンプルセル３０を実現するには、トンネル絶縁膜２２及びフィールド絶縁膜を形成して活性領域及び素子分離領域を形成する工程においては、メモリセル形成領域とサンプルセル形成領域とに同じ大きさのマスクパターンを用い、フローティングゲート電極２３を形成する工程において、メモリセル形成領域では活性領域を開口し、サンプルセル領域では、活性領域から素子分離領域の上までを開口するように、異なる大きさの開口パターンを用いる。これにより、フローティングゲート電極２３は、サンプルセル３０ではフィールド絶縁膜２６の上側にまで延びるように形成される。
【０１０３】
このように、第２変形例のサンプルセル３０を形成するために特別なマスクを用いる必要が無く、メモリセル２０のみを形成する場合と比べて工程数が増大しない。
【０１０４】
図６（ｂ）は、前述のように構成された第２変形例に係るメモリセル２０及びサンプルセル３０における動作時の電荷の様子を、ビット線が延びる方向に沿った断面図として示している。
【０１０５】
図６（ｂ）に示すように、第２変形例のメモリセル２０は、第１の実施形態と同様に電荷がほとんど移動しない。これに対して、第２変形例のサンプルセル３０では、フローティングゲート電極２３からトンネル絶縁膜２２を介してソース電極へと電荷が移動してしまう。これは、容量カップリング比が、メモリセル２０のよりもサンプルセル３０の方が大きくされていることによる。即ち、フローティングゲート電極２３とコントロールゲート電極２５とが容量絶縁膜を介して対向する対向面積は、メモリセル２０と比べてサンプルセル３０の方が大きく形成されていることにより、ディスターブ試験におけるストレスの印加の際にサンプルセル３０における電荷の変化量がメモリセル２０における電荷の変化量よりも大きくなるようにメモリセル２０とサンプルセル３０とを形成することができる。
【０１０６】
（第１の実施形態の第３変形例）
以下に、第１の実施形態の第３変形例に係る半導体記憶装置について図面を参照しながら説明する。
【０１０７】
第１の実施形態の第３変形例に係る半導体記憶装置では、メモリセルアレイ１０においてメモリセル領域１１の間にサンプルセル領域１２が配置されている点が第１の実施形態と異なっている。
【０１０８】
図７は第１の実施形態の第３変形例に係る半導体記憶装置を示すブロック図である。図７に示すように、メモリセル領域１１は４つのブロックに分割されており、サンプルセル領域１２は各メモリセル領域１１同士の間に形成されている。つまり、図１及び図２に示すメモリセルアレイ１０ではｍ行ｎ列に配列されたメモリセルにおけるｍ行目及びｎ列目のメモリセルと接続しているが、図７のメモリセルアレイ１０では、ｉ行目とｉ＋１行目（但し、ｉ＜ｍである）との間にビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎを配置し、ｊ行目とｊ＋１行目（但し、ｊ＜ｎである）との間にワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１が配置されている。
【０１０９】
このように、メモリセルアレイ１０において、サンプルセルが設けられる位置は、ワード線ＷＬ１  〜ＷＬｍ  及びビット線ＢＬ１  〜ＢＬｎ  の端部に限られず、メモリセル同士の間に設けられていてもよい。
【０１１０】
しかし、ディスターブ試験をより精密に行うためには、図１に示したサンプルセル領域１２のように、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１はワード線ドライバ１３と反対側に設けられ、ビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎはビット線ドライバ１４の反対側に設けられることが好ましい。各サンプルセルを電圧の供給源となるドライバからより離れた位置に配置することにより、ワード線抵抗及びビット線抵抗による電圧降下の影響を含めた場合に、すべてのメモリセルに対して規定された通りのストレスが印加されたか否かをサンプルセルにより検査することができる。
【０１１１】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【０１１２】
第２の実施形態に係る半導体記憶装置のブロック構成は図１と同様であり、メモリセルアレイ１０において、メモリセル領域１１とサンプルセル領域１２との間の接続を切り離すスイッチ手段を設けている点が第１の実施形態と異なっている。
【０１１３】
図８は第２の実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示している。図８に示すように、メモリセルアレイ１０において、メモリセル領域１１とサンプルセル領域１２との間の接続を制御するスイッチ手段として、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１とメモリセルＭＣ１ｎ〜ＭＣｍｎとの各コントロールゲート電極同士の間をそれぞれに接続するヒューズＦＷ１  〜ＦＷｍ  が設けられると共に、ビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎとメモリセルＭＣｍ１〜ＭＣｍｎとの各ドレイン同士の間をそれぞれに接続するヒューズＦＢ１  〜ＦＢｎ  が設けられている。
【０１１４】
ここで、ディスターブ試験が終了した後に、各ヒューズＦＷ１  〜ＦＷｍ  ，ＦＢ１〜ＦＢｎを、レーザトリマ等を用いて切断するか、又はメモリセルアレイにおける各ワード線及び各ビット線に大電流を印加することにより切断する。
【０１１５】
ここで、サンプルセルは、ディスターブ特性を劣化して形成されているため、例えば、トンネル絶縁膜はメモリセルと比べて破壊耐性が劣化し易い等、データを読み書きする動作に関しては信頼性が低い。
【０１１６】
従って、第１の実施形態に係る半導体記憶装置では、サンプルセル領域１２をワード線ＷＬ１  〜ＷＬｍ  及びビット線ＢＬ１  〜ＢＬｎ  と切り離す手段が設けられていないため、メモリセルＭＣ１ｎ〜ＭＣｍｎに対するデータの読み書きを行う通常動作の際に、サンプルセルのコントロールゲート電極とソース電極又はドレイン電極とが短絡してワード線の電位を制御できなくなる等の不具合が発生する虞がある。
【０１１７】
これに対し、第２の実施形態に係る半導体記憶装置では、ディスターブ試験が終了した後に各ヒューズＦＷ１  〜ＦＷｍ  ，ＦＢ１  〜ＦＢｎ  を切断して、サンプルセル領域１２をワード線ＷＬ１  〜ＷＬｍ  及びビット線ＢＬ１  〜ＢＬｎ  と切り離すことができるため、サンプルセルによる通常動作時の不具合を防止して信頼性を向上することができる。
【０１１８】
（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の一変形例に係る半導体記憶装置について図面を参照しながら説明する。
【０１１９】
図９は第２の実施形態の一変形例に係る半導体記憶装置のメモリセルアレイの回路構成を示している。
【０１２０】
図９に示すように、メモリセルアレイ１０において、メモリセル領域１１とサンプルセル領域１２との間の接続を切り離すスイッチ手段として、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１とメモリセルＭＣ１ｎ〜ＭＣｍｎとの各コントロールゲート電極同士の間をそれぞれに接続するスイッチトランジスタＳＴＷ１  〜ＳＴＷｍ  が設けられると共に、ビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎとメモリセルＭＣｍ１〜ＭＣｍｎとの各ドレイン同士の間をそれぞれに接続するスイッチトランジスタＳＴＢ１  〜ＳＴＷＢｎ  が設けられている。
【０１２１】
スイッチトランジスタＳＴＷ１  〜ＳＴＷｎ  ，ＳＴＢ１  〜ＳＴＷＢｎ  の各ゲート電極には、それぞれ制御信号ＳＳＷ，ＳＳＢが接続されており、バーンイン工程には制御信号ＳＳＢ，ＳＳＴによりそれぞれスイッチトランジスタＳＴＷ１  〜ＳＴＷｎ  ，ＳＴＢ１  〜ＳＴＷＢｎ  がオンされる。
【０１２２】
ここで、制御信号ＳＳＢ，ＳＳＴとして、バーンイン時にワード線及びビット線に印加される電圧値よりも十分に大きい電圧値を用いてスイッチトランジスタＳＴＷ１  〜ＳＴＷｎ  ，ＳＴＢ１  〜ＳＴＷＢｎ  を制御する。このようにすると、スイッチトランジスタＳＴＷ１  〜ＳＴＷｎ  ，ＳＴＢ１  〜ＳＴＷＢｎ  の抵抗が十分に小さくされるため、ビット線及びワード線に印加された電圧が降下されることなく対応するサンプルセルにも印加されるので、正常なストレスが印加されたか否かを確実に検出することができる。
【０１２３】
さらに、第２の実施形態の第１変形例に係る半導体記憶装置において、制御信号ＳＳＢ，ＳＳＴを“Ｈ”レベルにするか“Ｌ”レベルにするかをメモリセル領域１１の所定の領域に記憶させている。
【０１２４】
具体的には、制御信号ＳＳＢ，ＳＳＴは、メモリセル領域１１の所定メモリセルが“１”データであれば“Ｈ”レベルとなり、当該メモリセルが“０”データであれば“Ｌ”レベルとなるようにする。
【０１２５】
このようにすると、バーンイン工程の前にはメモリセル領域１１の所定のメモリセルに“１”データを記憶させることにより、制御信号ＳＳＢ，ＳＳＴを“Ｈ”レベルとしてスイッチトランジスタＳＴＷ１  〜ＳＴＷｎ  ，ＳＴＢ１  〜ＳＴＷＢｎ  をオン制御し、ディスターブ試験終了後に当該メモリセルを“０”データとして制御信号ＳＳＢ，ＳＳＴを“Ｌ”レベルとしてスイッチトランジスタＳＴＷ１  〜ＳＴＷｎ  ，ＳＴＢ１  〜ＳＴＷＢｎ  をオフ制御する。このようにすると、ディスターブ試験終了後には確実にサンプルセル領域が不活性化される。
【０１２６】
第２の実施形態の第１変形例によると、ヒューズを切断するよりも低コストにサンプルセル領域をメモリセル領域から切り離すことができる。
【０１２７】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【０１２８】
図１０は第３の実施形態に係る半導体記憶装置のブロック構成を示している。
【０１２９】
図１０に示すように、ビット線ドライバ１４には、読み出し回路３１を介して平均化回路３２が設けられている。なお、読み出し回路３１は、第１の実施形態において説明したように、読み出し動作を行う制御回路のことである。
【０１３０】
第３の実施形態に係る半導体記憶装置の特徴は、メモリセルアレイ１０のサンプルセル領域１２において、１つのビット線又はワード線のそれぞれに複数のサンプルセルが設けられており、平均化回路３２において、複数のサンプルセルにおけるしきい値電圧の変化量を平均化して読み出すことを特徴としている。
【０１３１】
図１１は第３の実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図である。図１１に示すように、ワード線ＷＬ１  〜ＷＬｍ  に印加されたストレスをモニターするためのサンプルセルとして、ワード線ＷＬ１  〜ＷＬｍ  のそれぞれに、互いに直列に接続された３つのワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１，ＳＣＷ１２〜ＳＣＷｍ２，ＳＣＷ１３〜ＳＣＷｍ３が設けられている。また、ビット線ＢＬ１  〜ＢＬｎ  に印加されたストレスをモニターするためのサンプルセルとして、ビット線ＢＬ１  〜ＢＬｎ  のそれぞれに、互いに直列に接続された３つのビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎ，ＳＣＢ２１〜ＳＣＢ２ｎ，ＳＣＢ３１〜ＳＣＢ３ｎとを有している。
【０１３２】
ここで、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１はそれぞれのドレイン電極がサンプルビット線ＳＢＬ１  により互いに接続され、ワード線サンプルセルＳＣＷ１２〜ＳＣＷｍ２はそれぞれのドレイン電極がサンプルビット線ＳＢＬ２  により互いに接続され、ワード線サンプルセルＳＣＷ１３〜ＳＣＷｍ３はそれぞれのドレイン電極がサンプルビット線ＳＢＬ３  により互いに接続されている。同様に、ビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎはそれぞれのコントロールゲート電極がサンプルワード線ＳＷＬ１  により互いに接続され、ビット線サンプルセルＳＣＢ２１〜ＳＣＢ２ｎはそれぞれのコントロールゲート電極がサンプルワード線ＳＷＬ２  により互いに接続され、ビット線サンプルセルＳＣＢ３１〜ＳＣＢ３ｎはそれぞれのコントロールゲート電極がサンプルワード線ＳＷＬ３  により互いに接続されている。
【０１３３】
なお、第３の実施形態のサンプルセル領域１２において、各サンプルワード線と各サンプルビット線とが交差する領域には、ダミーセルＳＣＤ１１〜ＳＣＤ３３が形成されているが、これらのダミーセルＳＣＤ１１〜ＳＣＤ３３はサンプルセルを行列状に配列する上で形式的に配置されているのであって、省略されていてもよい。
【０１３４】
第３の実施形態に係る半導体記憶装置において、ディスターブ試験を行う場合には、バーンイン工程により各ビット線に印加されたストレスは、３つのビット線サンプルセルに印加される。
【０１３５】
１つのビット線ＢＬ１  に印加されたストレスを調べる場合には、読み出し回路３１により、コントロールゲート電圧を図３のＶＳ１レベル又はＶＳ０レベルとして３つのビット線サンプルセルＳＣＢ１１，ＳＣＢ２１，ＳＣＢ３１に対する読み出し動作を行い、しきい値電圧がＶＳ１以下又はＶＳ０以上である場合にはパス信号を平均化回路３２に入力し、しきい値電圧がＶＳ１より大きいか又はＶＳ０より小さいある場合にはフェイル信号を平均化回路３２に入力する。平均化回路３２においては、読み出し回路３１から入力されるパス信号又はフェイル信号のうちのいずれか多い方を判定結果として出力する。
【０１３６】
このようにビット線及びワード線に対して複数のサンプルセルを用いてストレス印加の良否を判定することにより、各サンプルセルの特性にばらつきがある場合でも、そのばらつきの影響を低減してストレス印加の良否を判定することができる。
【０１３７】
なお、第３の実施形態において、１つのビット線又はワード線と接続されるサンプルセルの数は３つに限られず、２つ以上であればよい。
【０１３８】
また、第３の実施形態において、サンプルセルの配置は、メモリセル領域の外周部に限られず、サンプルセルをメモリセル同士の間に配置してもよい。
【０１３９】
また、第３の実施形態において、メモリセル領域１１とサンプルセル領域１２との間の接続を制御するスイッチ手段として図８に示すヒューズ又は図９に示すスイッチトランジスタを設けてもよい。
【０１４０】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【０１４１】
第４の実施形態に係る半導体記憶装置では、サンプルセル領域において、ビット線及びワード線のそれぞれに、互いに独立に制御可能な複数のサンプルセルが設けらている点が第１の実施形態と異なっており、その他の各部材の構成は図１と同様であるため図示と説明とを省略する。
【０１４２】
図１２は第４の実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図である。図１２に示すように、ワード線ＷＬ１  〜ＷＬｍ  に印加されたストレスをモニターするためのサンプルセルとして、それぞれがスイッチトランジスタＳＴＷ１１〜ＳＴＷｍ１，ＳＴＷ１２〜ＳＴＷｍ２，ＳＴＷ１３〜ＳＴＷｍ３を介して互いに並列に接続された３つのワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１，ＳＣＷ１２〜ＳＣＷｍ２，ＳＣＷ１３〜ＳＣＷｍ３が設けられている。また、ビット線ＢＬ１  〜ＢＬｎ  に印加されたストレスをモニターするためのサンプルセルとして、それぞれがスイッチトランジスタＳＴＢ１１〜ＳＴＢ１ｎ，ＳＴＢ２１〜ＳＴＢ２ｎ，ＳＴＢ３１〜ＳＴＢ３ｎ，を介して互いに並列に接続された３つのビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎ，ＳＣＢ２１〜ＳＣＢ２ｎ，ＳＣＢ２１〜ＳＣＢ２ｎが設けられている。
【０１４３】
ここで、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１はそれぞれのドレイン電極がサンプルビット線ＳＢＬ１  により互いに接続され、ワード線サンプルセルＳＣＷ１２〜ＳＣＷｍ２はそれぞれのドレイン電極がサンプルビット線ＳＢＬ２  により互いに接続され、ワード線サンプルセルＳＣＷ１３〜ＳＣＷｍ３はそれぞれのドレイン電極がサンプルビット線ＳＢＬ３  により互いに接続されている。同様に、ビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎはそれぞれのコントロールゲート電極がサンプルワード線ＳＷＬ１  により互いに接続され、ビット線サンプルセルＳＣＢ２１〜ＳＣＢ２ｎはそれぞれのコントロールゲート電極がサンプルワード線ＳＷＬ２  により互いに接続され、ビット線サンプルセルＳＣＢ３１〜ＳＣＢ３ｎはそれぞれのコントロールゲート電極がサンプルワード線ＳＷＬ３  により互いに接続されている。
【０１４４】
また、スイッチトランジスタＳＴＷ１１〜ＳＴＷｍ１，ＳＴＷ１２〜ＳＴＷｍ２，ＳＴＷ１３〜ＳＴＷｍ３はそれぞれのゲート電極が制御信号ＳＳＷ１  ，ＳＳＷ２  ，ＳＳＷ３  により互いに接続されている。同様に、スイッチトランジスタＳＴＢ１１〜ＳＴＢ１ｎ，ＳＴＢ２１〜ＳＴＢ２ｎ，ＳＴＢ３１〜ＳＴＢ３ｎはそれぞれのゲート電極が制御信号ＳＳＢ１  ，ＳＳＢ２  ，ＳＳＢ３  により互いに接続されている。
【０１４５】
なお、第４の実施形態のサンプルセル領域１２において、各サンプルワード線と各サンプルビット線とが交差する領域には、ダミーセルＳＣＤ１１〜ＳＣＤ３３が形成されているが、これらのダミーセルＳＣＤ１１〜ＳＣＤ３３はサンプルセルを行列状に配列する上で形式的に配置されているのであって、省略されていてもよい。
【０１４６】
第４の実施形態に係る半導体記憶装置において、ディスターブ試験を行う際に、例えばビット線ＢＬ１  〜ＢＬｎ  にストレスを印加する場合であれば、制御信号ＳＳＢ１  ，ＳＳＢ２  ，ＳＳＢ３  により、３つのスイッチトランジスタＳＴＢ１１〜ＳＴＢ１ｎ，ＳＴＢ２１〜ＳＴＢ２ｎ，ＳＴＢ３１〜ＳＴＢ３ｎを独立して制御することにより、３つのビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎ，ＳＣＢ２１〜ＳＣＢ２ｎ，ＳＣＢ３１〜ＳＣＢ３ｎのいずれかを選択してストレスを印加することができる。
【０１４７】
従って、例えばビット線ＢＬ１  〜ＢＬｎ  にストレスを印加する時間を切り換えて、ビット線サンプルセルＳＣＢ１１〜ＳＣＢ１ｎにストレスを印加する時間と、ビット線サンプルセルＳＣＢ２１〜ＳＣＢ２ｎにストレスを印加する時間と、ビット線サンプルセルＳＣＢ３１〜ＳＣＢ３ｎにストレスを印加する時間とをそれぞれに独立して制御することができる。
【０１４８】
このように、第４の実施形態に係る半導体記憶装置によると、ストレスを印加する時間を変更しながらディスターブ試験を行う場合に、バーンイン装置を用いたバーンイン工程とテスタ等によりサンプルセルのしきい値電圧を測定する工程とを繰り返して行う必要が無く、ストレス条件を詳細に設定しながらもディスターブ試験を容易に且つ確実に実施することができる。
【０１４９】
（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【０１５０】
図１３は第５の実施形態に係る半導体記憶装置を示すブロック図である。図１３に示すように、メモリセルアレイ１０は、データを保持するためのメモリセル領域１１と、ディスターブ試験において印加されたストレスをモニターするためのサンプルセル領域１２Ａとを有している。また、メモリセルアレイ１０を駆動する周辺回路として、ワード線及びサンプルセルワード線を駆動するワード線ドライバ１３と、ビット線及びサンプルビット線を駆動するビット線ドライバ１４と、ソース線ドライバ１５とを備えている。また、読み出し回路３１の後段には、各メモリセル及び各リファレンスセルに対して書き込み又は消去動作の後のしきい値電圧が所定のレベルに達しているか否かを検証するためのメモリセルリファレンス回路３３及びサンプルセルリファレンス回路３４が設けられている。
【０１５１】
ここで、メモリセルアレイ１０において、メモリセル領域１１の各メモリセル及びサンプルセル領域１２Ａの各サンプルセルは、図４（ａ）に示したメモリセル２０と同一の部材により構成されている。
【０１５２】
第５の実施形態では、メモリセルに対してはメモリセルリファレンス回路３３を用いてベリファイ動作を行い、サンプルセルとに対してはサンプルセルリファレンス回路３４を用いてベリファイ動作を行う。ここで、サンプルセルリファレンス回路３４は、“０”データと判定するリファレンス電圧としてサンプルセルにメモリセルよりも大きい電圧値を設定し、“１”データと判定するリファレンス電圧としてサンプルセルにメモリセルよりも小さい電圧値を設定する。
【０１５３】
これにより、ニュートラル状態（即ち、“０”データを保持する状態と“１”データを保持する状態との中間の状態）のフローティングゲート電極に保持された電荷量を基準として、“０”データ又は“１”データを保持するサンプルセルの電荷量の差が、メモリセルよりもサンプルセルの方が大きくなる。
【０１５４】
ここで、メモリセル及びサンプルセルにおいて、フローティングゲート電極に保持された電荷は、ニュートラル状態に保持されている電荷量と、書き込み状態又は消去状態に保持されている電荷量との差が大きい程、ストレスの印加により移動しやすくなる。
【０１５５】
従って、バーンイン工程により、サンプルセルは、メモリセルと比べて、しきい値電圧が大きく変動するため、バーンイン工程の後、各サンプルセルのしきい値電圧をテスタ等を用いて調べることにより、“０”データを保持するサンプルセルではしきい値電圧がＶＳ０よりも小さく、“１”データを保持するサンプルセルではしきい値電圧がＶＳ１よりも大きいことにより、正常なストレスが印加されたと判定することができる。
【０１５６】
以上説明したように、第５の実施形態によると、バーンイン工程を行う前のデータの書き込み動作又は消去動作とそのベリファイ動作を行うことにより、メモリセルとサンプルセルとのしきい値電圧に差を設けることができるため、バーンイン工程におけるメモリセルとサンプルセルとのディスターブ特性に差を設ける上で異なる部材を用いる必要がなく、メモリセルアレイ１０の製造工程を第１の実施形態よりも簡略化することができる。
【０１５７】
なお、図１３において、読み出し回路３１とメモリセルリファレンス回路３３及びサンプルセルリファレンス回路３４とを別の回路として図示しているが、このような構成に限られず、メモリセルに対するベリファイ動作とサンプルセルに対するベリファイ動作とにおいて、それぞれに異なる基準電圧を設定できるように構成されていればよい。
【０１５８】
（第６の実施形態）
以下に、本発明の第６の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【０１５９】
図１４は第６の実施形態に係る半導体記憶装置を示すブロック図である。図１４に示すように、メモリセルアレイ１０は、メモリセル領域１１とサンプルセル領域１２Ａとを有し、メモリセル領域１１の各メモリセルとサンプルセル領域１２Ａのサンプルセルとは、同一の部材により構成されている。また、メモリセルアレイ１０を駆動する周辺回路として、ワード線及びサンプルセルワード線を駆動するワード線ドライバ１３と、ビット線及びサンプルビット線を駆動するビット線ドライバ１４と、メモリセル領域１１のソース線を駆動するソース線ドライバ１５と、サンプルセル領域のサンプルソース線を駆動するサンプルソース線ドライバ３５，３６とを備えている。
【０１６０】
図１５は第６の実施形態に係る半導体記憶装置のメモリセルアレイ１０を示す回路図である。図１５に示すように、メモリセル領域１１において、メモリセルＭＣ１１〜ＭＣｍｎのソース電極はそれぞれ１つのソース線ＳＬと接続されている。また、ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ１のソース電極はサンプルソース線ＳＳＬＷと接続されており、ビット線プルセルＳＣＢ１１〜ＳＣＢ１ｎのソース電極はそれぞれサンプルソース線ＳＳＬＢと接続されている。また、サンプルソース線ＳＳＬＷはサンプルソース線ドライバ３５と接続され、サンプルソース線ＳＳＬＢはそれぞれサンプルソース線ドライバ３６と接続されている。
【０１６１】
第６の実施形態に係る半導体記憶装置によると、サンプルソース線ＳＳＬＷ，ＳＳＬＢをサンプルソース線ドライバ３５，３６により、メモリセルと接続されたソース線とは独立して制御できるため、ディスターブ試験において、サンプルセルにのみソース電極に、ワード線又はビット線に印加されるストレスとは逆方向のストレスを与えることができる。これにより、サンプルセルとメモリセルとが同一の部材により構成されている場合であっても、メモリセルにおけるしきい値電圧の変化量とサンプルセルにおけるしきい値電圧の変化量とに差を設けることができる。
【０１６２】
（第７の実施形態）
以下に、本発明の第７の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【０１６３】
図１６は第７の実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図である。
【０１６４】
図１６に示すように、メモリセルアレイ１０は、メモリセル領域１１と、第１のサンプルセル領域１２ａと、第２のサンプルセル領域１２ｂとを有し、メモリセル領域１１のメモリセル及び第１のサンプルセル領域１２ａのサンプルセルは、図５（ａ）のメモリセル２０と同一の部材により構成され、第２のサンプルセル領域１２ｂは図５（ａ）のサンプルセル３０と同一の部材により構成されている。
【０１６５】
ここで、第７の実施形態に係る半導体記憶装置は、図１３に示す第５の実施形態と同等のブロック構成を有しており、第１のサンプルセル領域１２ａに対してはサンプルセルリファレンス回路３４を用いてベリファイ動作を行い、第２のサンプルセル領域１２ｂに対しては、メモリセルリファレンス回路３３を用いてベリファイ動作を行う。
【０１６６】
第１のサンプルセル領域１２ａの各サンプルセルは、“０”データと判定する判定電圧としてサンプルセルにメモリセルよりも大きい電圧値を設定し、“１”データと判定する判定電圧としてサンプルセルにメモリセルよりも小さい電圧値を設定してベリファイ動作が行われることにより、ニュートラルな状態を基準として、“０”データ又は“１”データを保持するサンプルセルの電荷量が、メモリセルよりもサンプルセルの方が大きくなる。
【０１６７】
なお、第２のサンプルセル領域１２ｂにおいて、メモリセル領域１１のメモリセルと異なるしきい値電圧の変動特性を有していればよく、サンプルセルの構成は図５（ａ）のサンプルセル３０に換えて、図６（ａ）に示すサンプルセル又は図７（ａ）のサンプルセル３０と同一の部材により構成されていてもよい。
【０１６８】
以上説明したように、第７の実施形態に係る半導体記憶装置によると、サンプルセルに、メモリセルと異なる部材を用いることによりしきい値電圧が調節されたサンプルセル（ワード線サンプルセルＳＣＷ１１〜ＳＣＷｍ２及びビット線サンプルセルＳＣＢ１１〜ＳＣＢ２ｎ）と、メモリセルと異なる制御を行うことによりしきい値電圧が調節されたサンプルセル（ワード線サンプルセルＳＣＷ１３〜ＳＣＷｍ３及びビット線サンプルセルＳＣＢ３１〜ＳＣＢ３ｎ）とを用いることにより、２種類の方法を用いてストレスをモニターできるため、ディスターブ試験をより精密に行うことができる。
【０１６９】
【発明の効果】
本発明の第１の半導体記憶装置及び第２の半導体記憶装置によると、ディスターブ試験におけるバーンイン工程の後に、サンプルセルのしきい値電圧をテスタ等を用いて測定することにより、サンプルセルのしきい値電圧の変化量が規定された以上であれば、バーンイン工程において十分なストレスが印加されたと判定し、しきい値電圧の変化量が規定された変化量よりも小さければ十分なストレスが印加されなかったと判定することができる。また、サンプルセルはメモリセルアレイの一部分として形成されるため、ディスターブ試験の際に規定した通りのストレスが印加されたか否かを判定チップ面積を増大させることなく低コストに実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置を示すブロック図である。
【図２】本発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図である。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置におけるメモリセルとサンプルセルとのしきい値電圧の分布を示すグラフであって、（ａ）はストレスを印加する前の状態におけるしきい値電圧の分布を示すグラフであり、（ｂ）はストレスを印加した後の状態におけるしきい値電圧の分布を示すグラフである。
【図４】（ａ）は本発明の第１の実施形態に係る半導体記憶装置におけるメモリセル及びサンプルセルを示す構成断面図であり、（ｂ）は（ａ）に示すメモリセル及びサンプルセルに対してストレスを印加した場合の電荷の様子を模式的に示す構成断面図である。
【図５】（ａ）は本発明の第１の実施形態の第１変形例に係る半導体記憶装置におけるサンプルセルを示す構成断面図であり、（ｂ）は（ａ）に示すサンプルセルに対してストレスを印加した場合の電荷の様子を模式的に示す構成断面図である。
【図６】（ａ）は本発明の第１の実施形態の第２変形例に係る半導体記憶装置におけるメモリセル及びサンプルセルを示す構成断面図であり、（ｂ）は（ａ）に示すメモリセル及びサンプルセルに対してストレスを印加した場合の電荷の様子を模式的に示す構成断面図である。
【図７】本発明の第１の実施形態の第３変形例に係る半導体記憶装置を示すブロック図である。
【図８】本発明の第２の実施形態に係る半導体記憶装置におけるメモリセルアレイを示す回路図である。
【図９】本発明の第２の実施形態の一変形例に係る半導体記憶装置におけるメモリセルアレイを示す回路図である。
【図１０】本発明の第３の実施形態に係る半導体記憶装置を示すブロック図である。
【図１１】本発明の第３の実施形態に係る半導体記憶装置におけるメモリセルアレイを示す回路図である。
【図１２】本発明の第４の実施形態に係る半導体記憶装置におけるメモリセルアレイを示す回路図である。
【図１３】本発明の第５の実施形態に係る半導体記憶装置を示すブロック図である。
【図１４】本発明の第６の実施形態に係る半導体記憶装置を示すブロック図である。
【図１５】本発明の第６の実施形態に係る半導体記憶装置におけるメモリセルアレイの構成を示す回路図である。
【図１６】本発明の第７の実施形態に係る半導体記憶装置におけるメモリセルアレイの構成を示す回路図である。
【図１７】第１の従来例に係るフラッシュＥＥＰＲＯＭ装置を示すブロック図である。
【図１８】第２の従来例に係るフラッシュＥＥＰＲＯＭ装置に対するディスターブ試験の様子を示すブロック図である。
【符号の説明】
１０    メモリセルアレイ
１１    メモリセル領域（第１メモリセル）
１２    サンプルセル領域（第２メモリセル）
１２Ａ  サンプルセル領域（第２メモリセル）
１２ａ  第１のサンプルセル領域（同型セル）
１２ｂ  第２のサンプルセル領域（異型セル）
１３    ワード線ドライバ
１４    ビット線ドライバ
１５    ソース線ドライバ
２０    メモリセル
３０    サンプルセル
２１    半導体基板
２２    トンネル絶縁膜
２３    フローティングゲート電極
２３ａ  突起部
２３Ａ  フローティングゲート電極
２４    ＯＮＯ膜
２４Ａ  シリコン酸化膜
２５    コントロールゲート電極
２６    フィールド絶縁膜
３１    読み出し回路
３２    平均化回路
３３    メモリセル用リファレンス回路
３４    サンプルセル用リファレンス回路
３５    サンプルソース線ドライバ
３６    サンプルソース線ドライバ
ＭＣ１１〜ＭＣｍｎ      メモリセル（第１メモリセル）
ＳＣＷ１１〜ＳＣＷｍ３  ワード線サンプルセル（第２メモリセル）
ＳＣＢ１１〜ＳＣＢ３ｎ  ビット線サンプルセル（第２メモリセル）
ＳＣＤ１１〜ＳＣＤ３３  ダミーセル
ＷＬ１  〜ＷＬｍ              ワード線
ＢＬ１  〜ＢＬｎ              ビット線
ＳＬ                ソース線（第１ソース線）
ＳＷＬ１  〜ＳＷＬ３      サンプルワード線
ＳＢＬ１  〜ＳＢＬ３      サンプルビット線
ＳＳＬＷ            サンプルソース線（第２ソース線）
ＳＳＬＢ            サンプルソース線（第２ソース線）
ＦＷ１  〜ＦＷｍ              ヒューズ（スイッチ手段）
ＦＢ１  〜ＦＢｎ              ヒューズ（スイッチ手段）
ＳＴＷ１  〜ＳＴＷｍ      スイッチトランジスタ（スイッチ手段）
ＳＴＢ１  〜ＳＴＢｎ      スイッチトランジスタ（スイッチ手段）
ＳＳＷ              制御信号
ＳＳＢ              制御信号
ＳＴＷ１１〜ＳＴＷｍ３  スイッチトランジスタ
ＳＴＢ１１〜ＳＴＢ３ｎ  スイッチトランジスタ
ＳＳＷ１  〜ＳＳＷ３      制御信号
ＳＳＢ１  〜ＳＳＢ３      制御信号
【図１】
2004319021.tif 000003
【図２】
2004319021.tif 000004
【図３】
2004319021.tif 000005
【図４】
2004319021.tif 000006
【図５】
2004319021.tif 000007
【図６】
2004319021.tif 000008
【図７】
2004319021.tif 000009
【図８】
2004319021.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004319021.tif 000018
【図１７】
2004319021.tif 000019
【図１８】
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