(57)【要約】【課題】混載型ＤＲＡＭやＦＢＣメモリセルにおいてメモリセル部のジャンクションリークについて対策を施す。【解決手段】複数のメモリトランジスタが並べられたセルアレイを有するメモリセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備え、前記メモリセルアレイ部における前記各メモリトランジスタは、半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたワードラインとしてのゲート電極と、前記半導体基板の表面を被う絶縁膜と、この絶縁膜を貫通して前記各ソース・ドレイン拡散層とコンタクトするコンタクトと、を備え、前記半導体基板の表面のうち前記コンタクト以外の面は前記絶縁膜で被われたものとする。【選択図】  図１
2004335553.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリトランジスタが並べられたセルアレイを有するメモリセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備え、
前記メモリセルアレイ部における前記各メモリトランジスタは、半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたワードラインとしてのゲート電極と、前記半導体基板の表面を被う絶縁膜と、この絶縁膜を貫通して前記各ソース・ドレイン拡散層とコンタクトするコンタクトと、を備え、前記半導体基板の表面のうち前記コンタクト以外の面は前記絶縁膜で被われていることを特徴とする半導体装置。
【請求項２】
前記ワードラインとしての前記ゲート電極の上面部がサリサイドとされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記周辺トランジスタ部における前記各周辺トランジスタは、前記半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、を備え、前記半導体基板表面のうちの前記一対のソース・ドレイン拡散層の表面と、前記ゲート電極の上面部がサリサイドとされていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板としてＳＯＩ基板を用いたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記メモリセルアレイ部の前記各メモリトランジスタにおける前記一対のソース・ドレイン拡散層のうちの一方にコンタクトする前記コンタクトに、前記半導体基板中に形成したトレンチキャパシタを接続させたことを特徴とする、請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
半導体基板の、メモリセルアレイ部形成領域と周辺トランジスタ部形成領域とのそれぞれに、ゲート絶縁膜を介して、ポリシリコンのゲート電極を形成すると共に、前記ゲート電極を挟んだ両側に一対のソース・ドレイン領域を形成する第１工程と、
少なくとも絶縁膜と窒化膜を、前記各ゲート電極の上面及び側壁と、前記半導体基板上と、に堆積する第２工程と、
全体に層間絶縁膜材料を埋設し、これを前記各ゲート電極の頂部の前記窒化膜が露出するまで研磨し、続いて前記周辺トランジスタ部形成領域の前記層間絶縁膜材料のみを除去する第３工程と、
前記層間絶縁膜材料をマスクとして前記絶縁膜が露出するまで前記窒化膜を除去する第４工程と、
前記メモリセルアレイ部形成領域の前記一対のソース・ドレイン領域上方の絶縁膜と前記窒化膜に、これらを貫通して前記半導体基板の表面に達する開孔を形成して、この開孔にポリシリコンプラグを形成する第５工程と、
前記メモリセルアレイ部形成領域のゲートの頂部の前記絶縁膜、前記周辺トランジスタ部形成領域の前記ゲートの頂部および前記ソース・ドレイン領域の前記絶縁膜を除去する第６の工程と、
前記メモリセルアレイ部形成領域の前記ゲート電極の頂部および前記ポリシリコンプラグの頂部、前記周辺トランジスタ部形成領域の前記ゲート電極の頂部および前記ソース・ドレイン領域をサリサイド化する第７工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係り、特に、ＤＲＡＭ混載素子やＦＢＣ（Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌ）メモリ素子のセル構造およびこのセル構造を実現するための製造方法に関する。
【０００２】
【従来技術】
近年、半導体メモリの分野においては高集積化を実現するために、セル内に電荷蓄積領域を配置した構造のものが研究されている。
【０００３】
かかる半導体装置としては、ＦＢＣメモリが知られている。このＦＢＣとは、Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌの略であり、例えば、ＩＳＳＣＣ２００２（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ―Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ  ２００２年：２００２年２月３日から７日にわたりサンフランシスコで開催）における講演で紹介された。その詳細は、講演番号９．１の「ＦＢＣ  Ｃｅｌｌ」によって明らかにされている（非特許文献１参照）。
【０００４】
このＦＢＣメモリはＳＯＩ（シリコンオンインシュレータ）に形成されたＭＯＳトランジスタからなるセル構造を有し、トランジスタの下に電荷を蓄える電荷蓄積領域を設けている。
【０００５】
このようなＦＢＣメモリで、特に電荷蓄積領域境界にＰＮジャンクションが形成される構造のものにおいては、ジャンクションリークを低減するために、ＰＮジャンクション上のプラグ及び配線としては、ポリシリコンプラグ等を用いることが多く、最終的にはその上に金属プラグが形成される。しかし、微細化を図るものにあっては、面積的な余裕が少なく、コンタクトの合わせずれ余裕を十分に取ることができない。このため、合わせずれを生じた場合にオーバーエッチングに起因して異形状を生じてしまうこともある。
【０００６】
図１８は、本発明者の知得する半導体装置として例示するＦＢＣメモリの構成を示すものであり、同図（Ａ）は平面図、同図（Ｂ）は、同図（Ａ）のＡ−Ａ線断面図である。
【０００７】
各図１８（Ａ），（Ｂ）において、ＵＣはＭＯＳトランジスタを構成するユニットセルを示す。図１８（Ｂ）に示すように、支持基板（基板）１の上に、埋め込み酸化膜（絶縁層）２を配置し、その上にシリコン層３を形成することでＳＯＩ構造としている。この基板１は、ここでは、Ｐ型シリコンの支持基板本体１ｂ上にｎ型のウェル（１Ａ）を配置したものとして構成される。シリコン層３には、ソース・ドレイン領域（拡散層領域）４，４とそれらに挟まれたチャネル領域５が形成されている。拡散層領域４の上方には、ソース線ＳＬとビット線ＢＬのいずれかが形成されている。チャネル領域５の上には、ゲート絶縁膜７を介してゲート電極６（ワード線ＷＬ）が形成されている。拡散層４（Ｄ）（ドレイン）とビット線ＢＬはコンタクトプラグＣＰで相互に接続される。コンタクトプラグＣＰとソース線ＳＬはポリシリコンで作られている。ソース線ＳＬはグランドに接続される。図中８は層間絶縁膜（ＢＰＳＧ）である。
【０００８】
ＦＢＣメモリの斜視図は図１９（Ｃ）に示される（例えば、非特許文献２参照）。
【０００９】
例えば、図１９において示すように、ＦＢＣメモリは、セル内に電荷蓄積用の容量を持たず、フローティングボディ部と呼ばれる電荷蓄積領域に電荷を蓄積することによりメモリ機能を果たすように構成される。
【００１０】
このメモリからデータを呼び出す場合、ワード線ＷＬによってこれにつながる複数のセルを選択する。各セル中に蓄積された電荷は、対応するビット線ＢＬからそれにつながるセンス増幅器３１を通じてＶｏｕｔとして読み出す。なお、各センス増幅器３１の入力側には負荷容量３２が存在する。このため、読み出しに先立ち、リードリセット信号ｒｅａｄ  ｒｅｓｅｔにより動作するリセットトランジスタ３３により、この負荷容量３２の電荷を放電する。
【００１１】
また、データ書き込み時には、基板のＶｇ２端子を通じて書き込みリセット信号ｗｒｉｔｅ  ｒｅｓｅｔを与えて、フローティングボディ部の電荷をリセットし、その後、ビット線ＢＬを通じてデータの書き込みを行う。
【００１２】
以上のような構造を持つＦＢＣメモリおいては、例えば、図１８（Ｂ）を参照して、拡散層領域４（ドレインＤ）からチャネル領域５を介して拡散層領域（ソースＳ）へ電流が流れると、チャネル領域５内にホットホールが発生する。このホットホールはこのチャネル領域５内に蓄積される。つまり、チャネル領域５を、データ（ホール）を蓄積するための容量、つまり電荷蓄積領域とすることでメモリ動作を行わせている。つまり電荷蓄積領域はＭＯＳ型トランジスタであるユニットセルＵＣにおけるゲート（ワード線ＷＬ）の下に配置されることとなる。ＦＢＣメモリには、回路面積を大幅に低減でき、高集積化を図ることができるという利点がある。
【００１３】
しかしＦＢＣには、データの蓄積時間が従来のＤＲＡＭにおけるキャパシタと比較して短い。この蓄積時間を延ばすためには、拡散層領域４部分のジャンクションリークを低減することが考えられる。同時に、電荷蓄積領域においてはホットホールを発生させる必要があるために、グランドに接続されるソース線ＳＬや、ビット線ＢＬを低抵抗にすることも考えられる。
【００１４】
このため、それぞれポリシリコンからなる、ソース線ＳＬと、ビット線ＢＬコンタクトプラグＣＰとを、それぞれサリサイドを介して支持基板に接続することにより、低配線抵抗としたものの、本発明者の知得する一例が図２０（Ａ）、（Ｂ）に示される。これらの２つの図は１つの半導体装置のそれぞれ異なる部分の断面図である。特に、図２０（Ａ）はＦＢＣセル部分、（Ｂ）はＦＢＣ周辺回路部分を示す。これらの図において示すように、ポリシリコンで構成される電極に対してサリサイドプロセスを適用し、サリサイド部１１を形成し、配線の低抵抗化を実現している。図中、１２，１３，１４はゲート側壁である。
【００１５】
しかし、このような構成によれば、図２０（Ａ）からも明らかなように、シリコン層３の表面が直接的にサリサイド化されてしまう。このため、接合部分に界面反応や結晶欠陥部分が発生してしまい、結局ジャンクションリークの多い構造となってしまう。その結果、メモリ動作に重要な電荷の蓄積能力に問題を生じてしまう。
【００１６】
また、バルクシリコンを用いた半導体装置について考えてみる。例えば、特開平３−１７１７６８号公報にはバルクシリコンを用いたメモリセルが開示されている。この場合も、ジャンクションリークの低減に関連して、同様の問題点を内包しているのがわかる。
【００１７】
【非特許文献１】
ＩＳＳＣＣ  ２００２  ／  ＳＥＳＳＩＯＮ  ９  ／  ＤＲＡＭ  ＡＮＤ  ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＭＥＭＯＲＩＥＳ  ／  ９．１  Ｍｅｍｏｒｙ  Ｄｅｓｉｇｎ  Ｕｓｉｎｇ  Ｏｎｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｇａｉｎ  Ｃｅｌｌ  ｏｎ  ＳＯＩ  ／  ＴＡＫＡＳＨＩ  Ｏｈｓａｗａ  ｅｔ  ａｌ．
【非特許文献２】
ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ、ＶＯＬ．３７、ＭＡＹ、１９９０、ｐ１３７３−１３８２
【特許文献１】
特開平３−１７１７６８号公報
【００１８】
【発明が解決しようとする課題】
以上述べたように、従来は、ＦＢＣ等のように電荷蓄積領域にＰＮジャンクションを用いたメモリ構成において、適切な構造およびプロセスのものが無かった。
【００１９】
従って、本発明は、上記に鑑みてなされたもので、その目的は、例えば、混載ＤＲＡＭやＦＢＣセルにおいて、メモリセル内コンタクト部のジャンクションリークについて対策した半導体装置およびその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の実施形態は、複数のメモリトランジスタが並べられたセルアレイを有するメモリセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備え、前記メモリセルアレイ部における前記各メモリトランジスタは、半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたワードラインとしてのゲート電極と、前記半導体基板の表面を被う絶縁膜と、この絶縁膜を貫通して前記各ソース・ドレイン拡散層とコンタクトするコンタクトと、を備え、前記半導体基板の表面のうち前記コンタクト以外の面は前記絶縁膜で被われていることを特徴とする半導体装置を提供するものである。
【００２１】
上記目的を達成するために、本発明の実施形態は、半導体基板上の、メモリセルアレイ部形成領域と周辺トランジスタ部形成領域とのそれぞれに、ゲート絶縁膜を介して、ポリシリコンのゲート電極を形成すると共に、前記ゲート電極を挟んだ両側に一対のソース・ドレイン領域を形成する第１工程と、少なくとも絶縁膜と窒化膜を、前記各ゲート電極の上面及び側壁と、前記半導体基板上と、に堆積する第２工程と、全体に層間絶縁膜材料を埋設し、これを前記各ゲート電極の頂部の前記窒化膜が露出するまで研磨し、続いて前記周辺トランジスタ部形成領域の前記層間絶縁膜材料のみを除去する第３工程と、前記層間絶縁膜材料をマスクとして前記絶縁膜が露出するまで前記窒化膜を除去する第４工程と、前記メモリセルアレイ部形成領域の前記一対のソース・ドレイン領域上方の絶縁膜と前記窒化膜に、これらを貫通して前記半導体基板の表面に達する開孔を形成して、この開孔にポリシリコンプラグを形成する第５工程と、前記メモリセルアレイ部形成領域のゲートの頂部の前記絶縁膜、前記周辺トランジスタ部形成領域の前記ゲートの頂部および前記ソース・ドレイン領域の前記絶縁膜を除去する第６の工程と、前記メモリセルアレイ部形成領域の前記ゲート電極の頂部および前記ポリシリコンプラグの頂部、前記周辺トランジスタ部形成領域の前記ゲート電極の頂部および前記ソース・ドレイン領域をサリサイド化する第７工程と、を備えることを特徴とする半導体装置の製造方法を提供するものである。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２３】
実施形態１．
図１は、本発明の実施形態１の半導体装置として例示するＦＢＣメモリの構成を示すものであり、同図（Ａ）はメモリ部分（メモリセルアレイ部）、同図（Ｂ）は周辺回路部分（周辺トランジスタ部）をそれぞれ示すものである。図１（Ａ），（Ｂ）において示すものの、図２０（Ａ），（Ｂ）に示したものと同等の要素には同一の符号を付して詳しい説明は省略する。これは、以下の他の図においても同様である。
【００２４】
メモリ部においては、図１（Ａ）に示すように、シリコン基板上は、ゲート側壁１２，１３が被っており、サリサイド化されていない。一方、ソース・ドレイン領域４（Ｓ），４（Ｄ）とポリシリコンプラグ２１とがコンタクトしている。これらのポリシリコンプラグの上部をサリサイド化されている。しかし、ここは、多結晶部分（ポリシリコンプラグ２１）をサリサイドしたものであるため、シリコン基板に直接影響してジャンクションリークを増加させることは無い。
【００２５】
従って、図１（Ａ），（Ｂ）の構成によれば、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。
【００２６】
実施形態２．
図２は、本発明の実施形態２の半導体装置として例示するバルクシリコンを用いたメモリの構成を示すものであり、同図（Ａ）はメモリ部分、同図（Ｂ）は周辺回路部分をそれぞれ示すものである。
【００２７】
図２が図１と異なる点は、図１の構成が、基板として支持基板１、埋め込み酸化膜層２、シリコン単結晶層３の３層のＳＯＩ構造を持つのに対して、図２の構成は、バルクのシリコン層３による１層構造となっている事であり、その他の構造は同様である。
【００２８】
本実施形態２の場合も、実施形態１と同様、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。
【００２９】
実施形態３．
図３は、本発明の実施形態３の半導体装置として例示するトレンチＤＲＡＭの構成を示すものであり、同図（Ａ）はメモリ部分、同図（Ｂ）は周辺回路部分をそれぞれ示すものである。
【００３０】
図３が図１と異なる点は、ソース線ＳＬは、Ｘ‘ｆｅｒコンタクト２５及びトレンチキャパシタ２６に接続されている点にあり、その他の構成は同じである。
【００３１】
つまり、図３（Ａ）の構成においても、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。
【００３２】
実施形態４．
図４〜図１７は本発明の実施形態４としての、半導体装置の製造方法のプロセスを説明するための工程断面図であり、これらの図における（１Ａ）〜（１４Ａ）はメモリ部の製造プロセス、（１Ｂ）〜（１４Ｂ）は周辺回路部の製造プロセスをそれぞれ示すものである。
【００３３】
図４（１Ａ），（１Ｂ）からわかるように、支持基板１、埋め込み酸化膜層２、シリコン層３からなるＳＯＩ基板に、素子分離膜２５により、ＳＴＩ（シャロートレンチアイソレーション）を行った後、ポリシリコンによりゲート電極６（ワード線ＷＬ）を形成する。この後、このゲート電極６をマスクとしてのイオン打ち込みをした後、拡散させてソース・ドレイン領域（拡散層領域）４を形成する。
【００３４】
続けて、図５（２Ａ），（２Ｂ）からわかるように、ゲート側壁１２の外側にさらにゲート電極１３，１４を形成するべく、平坦化絶縁材料であるＴＥＯＳを２００Åと、ＳｉＮ膜を７００Åとをそれぞれ堆積する。これにより、ゲート側壁（酸化膜）１２を介して、ゲート側壁１３，１４が形成される。併せて、メモリ部のソースおよびドレイン領域に、ゲート６とゲート側壁１２，１３，１４をマスクとして、深い領域までイオンを打ち込む。
【００３５】
その後に、図６（３Ａ），（３Ｂ）からわかるように、ゲート段差を層間絶縁膜（ＢＰＳＧ）８により埋める。続いて、ＢＰＳＧ８をゲート側壁（ＳｉＮ膜）１４をストッパーとしてＣＭＰ（ケミカルメカニカルポリッシング）法にて、ＳｉＮ膜１４が顔を出すまで削る。この場合、ＳｉＮ膜１４は、ＣＭＰのストッパーとして十分な厚さに設定する必要があることは言うまでもない。
【００３６】
続いて、図７（４Ａ），（４Ｂ）からわかるように、（４Ａ）のメモリ部のみをレジストで保護して、（４Ｂ）の周辺回路部のＢＰＳＧをウェットエッチング法により除去する。この場合も、（４Ｂ）のＳｉＮ膜１４はエッチングのストッパーとして十分に機能する程度の厚さに設定されており、ピンホール等の不具合の無いことが求められる。
【００３７】
次に、図８（５Ａ），（５Ｂ）からわかるように、（５Ａ）のメモリ部のＳｉＮ膜１４と、（５Ｂ）の周辺回路部のＳｉＮ膜１４を、ＲＩＥ（反応性イオンエッチング）法にてエッチングする。この時、ＳｉＮ膜のエッチング条件を、ＳｉＯ２が削れない条件に設定する。これにより、図８（５Ａ），（５Ｂ）に示すように、ＴＥＯＳ１３の表面が露出した部分はそこでエッチングがストップする。これにより、図８（５Ｂ）のように、周辺回路部では、ゲート６上も、シリコン層３上も、共にＳｉＮ膜１４が除去される。これに対して、メモリ部では、図８（５Ａ）のように、ゲート６の上の部分のみＳｉＮ膜１４が除去された形となる。
【００３８】
続いて、図９（６Ａ），（６Ｂ）からわかるように、不純物の打ち込み、拡散により、高濃度のソース・ドレイン領域４（Ｄ），４（Ｓ）が形成される。
【００３９】
次に、図１０（７Ａ），（７Ｂ）からわかるように、（７Ａ）のメモリ部において、ソース線コンタクト用のコンタクト孔２６を開孔する。
【００４０】
次に、図１１（８Ａ），（８Ｂ）からわかるように、ビット線コンタクト用のコンタクト孔２７を開孔する。
【００４１】
続いて、図１２（９Ａ），（９Ｂ）からわかるように、それぞれのコンタクト孔２６，２７にポリシリコン２１（Ｓ），２１（Ｄ）を埋め込む。
【００４２】
これに続いて、図１３（１０Ａ），（１０Ｂ）からわかるように、（１０Ａ）のゲート６上と（１０Ｂ）のゲート６上とシリコン層３（基板）上のそれぞれにおいてゲート側壁１２，１３をＲＩＥ法およびウェットエッチング法により除去する。この後、サリサイド法によりＣｏによるサリサイド部１１を形成する。この場合、サリサイド１１が形成されるのは、（１０Ａ）のメモリ部ではゲート６の上部とポリシリコン２１（Ｓ），２１（Ｄ）の上部となり、（１０Ｂ）の周辺回路部では、ゲート６の上部とシリコン層（基板）３上となる。つまり、（１０Ａ）のメモリ部ではシリコン基板の上にはサリサイドは形成されない。
【００４３】
次に、図１４（１１Ａ），（１１Ｂ）からわかるように、装置の全体にＢＰＳＧ８を堆積し、ＣＭＰ法により平坦化する。
【００４４】
続けて、図１５（１２Ａ），（１２Ｂ）からわかるように、（１２Ａ）のメモリ部では、サリサイド１１（Ｄ）に開口する孔（８Ａ）をＲＩＥ法により開口する。
【００４５】
次に、図１６（１３Ａ），（１３Ｂ）からわかるように、（１３Ｂ）の周辺回路部のサリサイド１１に開口する孔（８Ｂ）を形成する。
【００４６】
次に、図１７（１４Ａ），（１４Ｂ）に示すように、以上のようにして形成された孔（８Ａ），（８Ｂ）にＷ（タングステン）を埋め込み、ＣＭＰすることにより、コンタクトプラグＣＰ，ＣＰが形成される。
【００４７】
以上述べたようなプロセスを経て、周辺回路部の論理トランジスタ構造においては、ゲート上と、基板のコンタクト部分と、にサリサイド１１が形成され、他方、メモリ部においてはゲート上と、基板上に植立したポリシリコンの上にサリサイド１１が形成され、シリコン基板上にはサリサイド化されない構造が実現できる。これにより、メモリ部では低抵抗のゲート配線とジャンクションリーク低減を同時に達成でき、周辺回路部では、通常のサリサイド構造による論理回路の構成が可能となる。
【００４８】
なお、図４に示した実施形態４では、実施形態１に示した構造を対象とした製造方法を例示したが、この工程は、実施形態２および実施形態３の製造にも同様に適用可能であり、同様効果を得ることができるものである。
【００４９】
【発明の効果】
以上述べたように、本発明によれば、例えば混載ＤＲＡＭやＦＢＣセルにおいて、メモリセル内ではジャンクションリークを低減して電荷蓄積性能を向上させながら、メモリセルのワード線の低抵抗化を同時に実現でき、他方、混載される論理回路には通常のサリサイド構造のトランジスタを配置できるので、高機能な半導体装置を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置のメモリセル部分（メモリセルアレイ部）（Ａ）と周辺回路部分（周辺トランジスタ部）（Ｂ）の断面図である。
【図２】本発明の実施形態２の半導体装置のメモリセル部分（Ａ）と周辺回路部分（Ｂ）の断面図である。
【図３】本発明の実施形態３の半導体装置のメモリセル部分（Ａ）と周辺回路部分（Ｂ）の断面図である。
【図４】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図５】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図６】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図７】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図８】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図９】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１０】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１１】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１２】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１３】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１４】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１５】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１６】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１７】本発明の実施形態４として示される半導体装置の製造方法を説明するための工程断面図の一部である。
【図１８】従来の半導体装置の平面図（Ａ）、断面図（Ｂ）である。
【図１９】従来の半導体装置の斜視図である。
【図２０】従来の半導体装置のメモリセル部分（Ａ）と周辺回路部分（Ｂ）の断面図である。
【符号の説明】
１  支持基板
２  埋め込み酸化膜
３  シリコン層
４  ソース・ドレイン拡散層
６  ゲート電極
１１  サリサイド
２１  ポリシリコンプラグ
１３，１４  ゲート側壁
２５  Ｘ‘ｆｅｒコンタクト
２６  トレンチキャパシタ
ＵＣ  ユニットセル
ＷＬ  ワード線
ＳＬ  ソース線
ＢＬ  ビット線
【図１】
2004335553.tif 000003
【図２】
2004335553.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004335553.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2004335553.tif 000013
【図１２】
2004335553.tif 000014
【図１３】
2004335553.tif 000015
【図１４】
2004335553.tif 000016
【図１５】
2004335553.tif 000017
【図１６】
2004335553.tif 000018
【図１７】
2004335553.tif 000019
【図１８】
2004335553.tif 000020
【図１９】
2004335553.tif 000021
【図２０】
2004335553.tif 000022