(57)【要約】【課題】メモリからの読み出し速度が速く、信号のノイズの影響が少なく、小型化可能な表示装置及びその駆動方法を提供することを課題とする。【解決手段】本発明の表示装置は画素部が形成された基板（画素基板）上に、フレームメモリを一体形成する。このような構成にすることにより、フレームメモリから一行同時に読み出しを行い、パラレルに画素の駆動回路へ入力することが可能である。その結果、画像データをシリアル転送する必要が無く、パラレル／シリアル変換回路やシリアルアウトプット回路、シリアル／パラレル変換回路やパラレルインプット回路などの回路が不要である。そのため、より単純な構成と簡単な回路でフレームメモリと画素部を有する表示装置を構成することが可能となる。その結果、ノイズの低減が可能であり、また低消費電力を実現することができる。【選択図】　図１
2004138918.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に薄膜トランジスタを用いて形成された複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有する表示装置を用いた電子機器であって、
外部から入力されるシリアルの信号データをメモリを介して複数の画素に複数の配線でパラレルに出力する表示装置を用いることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁表面上に複数の画素を有する表示装置に関する。また、前記表示装置を用いることを特徴とする電子機器に関する。
【０００２】
【従来の技術】
近年フラットディスプレイとして、液晶表示素子を用いた液晶表示装置、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）素子を用いたＯＬＥＤ表示装置、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）型やＦＥ（Ｆｉｅｌｄ　Ｅｍｉｓｓｉｏｎ）型等の電子源素子を用いた電界効果型表示装置等が注目されている。
【０００３】
これらの表示装置は、画素を絶縁表面上に薄膜トランジスタ（以下：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒと表記する）を用いて形成することによって、低コストで生産される。
【０００４】
以下に、従来の表示装置の構成を説明する。
【０００５】
図４は、従来の表示装置の構成を示すブロック図である。
【０００６】
図４において、表示装置は、複数の画素を有する画素部１００１やラッチ回路１００７が形成された画素基板１０００と、フレームメモリ１００３が形成された外付け基板１００２とによって構成される。
【０００７】
このとき画素部１００１が形成された基板と、フレームメモリ１００３が形成された基板は、別の基板が用いられる。
【０００８】
上記構成の表示装置では、外付け基板上に形成されたフレームメモリに記憶された信号を、画素基板１０００上に転送するため、画素基板１０００と外付け基板１００２をつなぐ、ケーブル１００５が必要となる。ケーブル１００５を用いた場合、画像データにも依るが画像一行分のデータをケーブルを用いてパラレルで転送することは、通常困難であるため、フレームメモリ１００３から画素基板１０００への画像信号の転送はシリアルで送られる。
【０００９】
そのため、画素基板１０００上には、シリアルの信号をパラレルの信号に変換する、シリアル／パラレル変換回路１００６とが形成されている。また外付け基板１００２には、パラレルの信号をシリアルの信号に変換する、パラレル／シリアル変換回路１００４が形成されている。
【００１０】
【発明が解決しようとする課題】
図４に示したような従来の表示装置では、フレームメモリに記憶されたパラレルの画像データを、シリアルの信号で画素基板に入力し、再びパラレルの信号に変換する必要があった。
【００１１】
そのため、フレームメモリから画素部へ信号を転送する速度が制限され、画像表示速度が遅いと言う問題がある。
【００１２】
また、フレームメモリから画素部へ、長い配線を用いて信号を転送するために、ノイズの影響が大きいといった問題がある。
【００１３】
更に、外付け基板では、パラレル／シリアル変換回路及びシリアルアウトプット回路が必要となり、画素基板ではシリアル／パラレル変換回路やパラレルインプット回路が必要であるため回路が複雑であり、また消費電力も大きいという問題がある。
【００１４】
上記問題を解決し、メモリからの読み出し速度が速く、信号のノイズの影響が少なく、小型化可能な表示装置を提供することを課題とする。
【００１５】
【課題を解決するための手段】
上述した課題を解決するために、本発明においては以下の手段を講じた。
【００１６】
従来のフレームメモリは通常単結晶シリコン上に形成され、外付け基板に実装されるが、画素部が形成された基板（画素基板）上に、フレームメモリを一体形成する。
【００１７】
本発明によって、
絶縁表面上に薄膜トランジスタを用いて形成された複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有する表示装置であって、
外部から入力されるシリアルの信号データをメモリを介して複数の画素に複数の配線でパラレルに出力することを特徴とする表示装置が提供される。
上記において、外部から入力されるシリアルの信号データは、画素基板外から入力されるものだけでなく、該画素基板上に形成されたＣＰＵから入力されるものでもよい。
【００１８】
また、絶縁表面上に薄膜トランジスタを用いて形成された、複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有する表示装置であって、
前記複数のメモリセルに記憶されたデジタル信号それぞれを同時に読み出し、前記絶縁表面上に形成された複数の配線を介して前記複数の画素に入力する前記絶縁表面上に形成された駆動回路を有することを特徴とする表示装置が提供される。
【００１９】
上記において、その装置は前記出力されたデジタル信号を保持する手段と、
前記保持されたデジタル信号を、一斉に前記複数の画素に入力する手段、
もしくは前記出力されたデジタル信号を保持する手段と、
前記保持されたデジタル信号を、アナログ信号に変換し、同時に前記複数の画素に入力する手段とを有することを特徴とする表示装置であっても良い。
【００２０】
上記において、一度に行われる画素への入力は画素一行分もしくは一列分であっても良いし、あるいはそのうち複数に分割した一部分であっても良い。
【００２１】
そして上記において、前記メモリは、少なくとも画素数行分のデジタル信号を記憶可能な容量を有する必要があり、そのメモリはＳＲＡＭもしくはＤＲＡＭであっても良い。
【００２２】
また上記において、画素に用いられる素子は液晶、ＯＬＥＤ、電子源素子の何れであってもよく、装置に用いる薄膜トランジスタは多結晶半導体薄膜、アモルファス半導体薄膜の何れを用いて形成しても良い。
【００２３】
また本発明によって、絶縁表面上に薄膜トランジスタを用いて形成された複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有し、
外部から入力されるシリアルの信号データをメモリを介して複数の画素に複数の配線でパラレルに出力することを特徴とする表示装置の駆動方法が提供される。
【００２４】
また本発明によって、絶縁表面上に薄膜トランジスタを用いて形成された複数の画素と、複数のメモリセルで構成されるメモリと、ソースドライバとゲートドライバからなる駆動回路とを有し、
前記複数のメモリセルに記憶されたデータをデジタル信号として同時に読み出し、前記複数の画素に同時に入力することを特徴とする表示装置の駆動方法が提供される。
【００２５】
上記において、その方法は前記複数のメモリセルの１行分に記憶されたデータをデジタル信号として読み出し、前記読み出したデジタル信号を保持し、
前記複数の画素に同時に入力することを特徴とする表示装置の駆動方法であっても良い。
【００２６】
上記において、前記保持されたデジタル信号をアナログ信号に変換して前記複数の画素に同時に入力することを特徴とする表示装置の駆動方法であっても良い。
【００２７】
また上記において、一度に入力される画素は画素一行分でも良いし、複数に分割したうちの一部分である表示装置の駆動方法であっても良い。
【００２８】
このような構成にすることにより、フレームメモリから一行同時に読み出しを行い、パラレルに画素の駆動回路へ入力することが可能である。その結果、画像データをシリアル転送する必要が無く、パラレル／シリアル変換回路やシリアルアウトプット回路、シリアル／パラレル変換回路やパラレルインプット回路などの回路が不要である。
【００２９】
このように、より単純な構成と簡単な回路でフレームメモリと画素部を有する表示装置を構成することが可能となる。その結果、ノイズの低減が可能であり、また低消費電力を実現することができる。
【００３０】
また、フレームメモリ一行分の画像データを全てパラレルで処理するために、シリアル転送と比較した場合に、画像データの転送速度が大幅に向上する。その結果、画像の表示をより高速に行うことができ、画質の向上を実現することができる。
【００３１】
さらに、フレームメモリを画素部と同様なＴＦＴ（あるいは容量、抵抗）を用いて構成されるために、画素部を形成するプロセスを殆ど変えることなく作製することが可能であり、フレームメモリを一体形成する場合に、別のチップを実装する場合と比較してコスト的にも低減することが可能である。
【００３２】
従来、フレームメモリを画素基板上に作製した場合には、メモリの動作速度が単結晶シリコン上のメモリと比較して遅く、メモリセルも大きいという問題があった。
しかし、これらの困難性は以下に述べるように、低減あるいは回避できることが可能であることがわかる。
【００３３】
まず、メモリの動作速度であるが、本明細書の実施例で説明されるプロセスを用いることで従来の絶縁表面を有する基板上に形成されるＴＦＴよりも高移動度のＴＦＴを実現することができるため、動作速度的にもフレームメモリとして実用可能なメモリを形成することが可能となる。
【００３４】
また、他のポリシリコンやアモルファスシリコンを用いた場合であっても、画素数や表示方法、フレームメモリの構成、画像の内容によっては、動作速度のデメリットを気にせず用いることも可能である。
【００３５】
また、メモリ全体の面積を考えると、外付けの基板を別に用いることによる面積の増加に比べるとむしろ小型化することも可能である。またＣＯＧ技術によってメモリを実装する場合と比較したとしても実装に要するマージンを考え合せると、メモリ面積は問題にならない。さらに、ＴＦＴの微細化も進んでおり、今後は小型化においても有利な構成になることが期待される。
【００３６】
本発明において、フレームメモリとは、表示装置外部より入力された映像信号を、１フレーム分もしくは数フレーム分記憶するメモリとする。一旦フレームメモリに記憶された１フレーム分の映像信号は、表示方法に応じて、任意の順に読み出される。
【００３７】
【発明の実施の形態】
図１に、本発明の表示装置の代表的な構成を示すブロック図を示す。
【００３８】
図１において、画素部１０１が形成された絶縁表面を有する画素基板１００上に、フレームメモリ１０３、駆動回路が一体形成されている。駆動回路は本明細書中では以下、その役割によってソースドライバ１０７、ゲートドライバ１０８に分ける。外部から入力した信号をフレームメモリ１０３にいったん記憶させた後に読み出され、ソースドライバ１０７を通して複数の配線で画素部１０１の複数の画素に同時に出力する。ゲートドライバ１０８は外部の信号で生成される信号を用いて画素部１０１中の各画素の表示制御を行う。
【００３９】
フレームメモリ１０３はマトリクス状に配置された複数のメモリセルを有する。
【００４０】
図２に実施の形態例としてフレームメモリ１０３と画素を一行分の画素数のデータの本数の信号線でパラレルに接続したものを示す。フレームメモリ１０３の構造は、図５のように多数のメモリセル３０１をマトリクス状に配置したものになっている。このとき、外部からシリアルに入力された信号をパラレルに接続した信号線を通して同時に画素部１０１に出力することができる。
【００４１】
本実施の形態に示すフレームメモリはＳＲＡＭによって構成される。各メモリセル３０１にはワード線３０２、データ線３０３、反転データ線３０４が接続されている。メモリセルの選択は行デコーダ３０８と列デコーダ３０７によって行われる。行デコーダ３０８は複数あるワード線３０２のうちの一本を選択し、また列デコーダ３０７はセレクタ３０６を通して選択するメモリセル３０１に接続されるデータ線３０３、反転データ線３０４を選択する。そして書き込み回路３０５からの信号メモリセル３０１に書き込み、あるいはメモリセル３０１に書き込まれた信号を並列読み出し回路３０９で読み取る。これらは同一の絶縁基板３００上に形成される。フレームメモリへのデータ及びアドレス信号、読み出し信号などの制御信号、そして電源は外部から送られる。
【００４２】
メモリセルは図６のように第１トランジスタ３１１、第２トランジスタ３１２と第１インバータ３１３、第２インバータ３１４により構成される。
各メモリセルにおいて、ワード線３０２は第１トランジスタ３１１及び第２トランジスタ３１２のゲート電極に、データ線３０３は第１トランジスタ３１１のソース電極またはドレイン電極に、反転データ線３０４は第２トランジスタ３１２のソース電極またはドレイン電極に、それぞれ接続されている。
【００４３】
上記の第１インバータ３１３、及び第２インバータ３１４は、第１インバータ３１３の出力が第２インバータ３１４の入力に接続され、同様に第２インバータ３１４の出力が第１インバータ３１３の入力に接続されたフリップフロップ構成となっている。
【００４４】
そして、上記の第１トランジスタ（以下、選択用トランジスタとも呼ぶ）３１１はデータ線にソースまたはドレイン電極を通じて、第２トランジスタ３１２は反転データ線にソースまたはドレイン電極を通じてそれぞれ接続される一方、ゲート電極はワード線に接続されている。
【００４５】
図５及び図６のメモリセルの動作原理について説明する。まず、選択用トランジスタ３１１、３１２がＯＮ状態の時に例えばデータ線に“１”が供給され、反転データ線に“０”が供給されたとすると、Ａ点には“１”が、Ｂ点には“０”がフリップフロップに書き込まれ、選択用トランジスタ３１１、３１２がＯＦＦ状態となってもその状態は保持し続けられる。そして、再び選択用トランジスタ３１１、３１２がＯＮ状態になった時に、データ線に“１”が、反転データ線に“０”が読み出される。
【００４６】
メモリセルからの信号読み出し回路３０９の一例としてセンスアンプを挙げる。図７にセンスアンプの構造の一例を示す。なお、ここでは１本のデータ線及び反転データ線に対応する回路を代表で示す。
【００４７】
図７に示すようにセンスアンプは５個のトランジスタ３２１〜３２５で構成される。電源ＶＤＤ３２９とバイアス電位３２６を印加すると、データ線３０３と反転データ線３０４の電位の大小関係に応じてＨｉｇｈもしくはＬｏｗの信号３３０を出力する。またトランジスタ３２５の代わりに定電流源を用いることができ、出力３３０には必要に応じて１個もしくは複数のインバータを付けても良い。
【００４８】
複数のメモリセルに記憶されたデジタル信号は読み出し回路を用いて並列に読み出され、パラレルの信号のままソースドライバ１０７に転送され、同時に画素部に出力される。ソースドライバ１０７内にラッチ回路を構成にすることによって信号を保持することもできる。また、同じくソースドライバ１０７内にＤＡＣを構成することによってデジタル信号からアナログ信号に変換して画素部に転送させることもできる。
【００４９】
なお、フレームメモリはＳＲＡＭを用いても良いしＤＲＡＭを用いても良い。また、絶縁表面上に作製可能な公知のあらゆる構成のメモリを用いることができる。
【００５０】
なお、フレームメモリから同時に送り出すデータは画素一行分のデータである必要は無く、画素一行分以下のデータであっても良い。例えばＲＧＢカラー表示の場合には、フレームメモリから出力するデータは画素一行分のうち、Ｒ、Ｇ、Ｂの何れかに入力するデータだけであっても良い。この場合１フレームあるいは１水平期間を３分割してＲ、Ｇ、Ｂの３回に分けて表示することができる。もちろん、１フレーム内に出力されるデータはＲＧＢの分割に限られるわけではなく、画素一行分のデータをいくつかに分けたうちの一つであっても同様である。
【００５１】
ゲートドライバ１０８は外部からスタートパルスとクロックを入力することで生成される信号を画素部１０１中の各画素に送り出すものである。また、ソースドライバ１０７とゲートドライバ１０８の位置関係を逆転させることにより画素の１行分だけではなく画素の１列分またはその一部に同時に入力することができる。
【００５２】
これらの画素として用いられているものは液晶、ＯＬＥＤ、電子源素子などである。これらを用いた実施例の詳細は後述する。これら以外の公知の構成の画素にも本発明は適用できる。
【００５３】
また、画素やメモリセル、駆動回路で使われたトランジスタはＴＦＴで形成することができる。ＴＦＴはアモルファス半導体、多結晶半導体で作製することができる。作製プロセスは後述する。
【００５４】
【実施例】
本発明の実施例について説明する。
（実施例１）
本実施例では、デジタルの映像信号をメモリに記憶し、アナログ変換して画素部に入力する表示装置の構成を示す。
【００５５】
図３は、本実施例の構成を示すブロックである。
【００５６】
図３において、表示装置は、絶縁表面を有する画素基板２００上に形成された、フレームメモリ２０１、ソースドライバ２０５、ゲートドライバ２０６、画素部２０７を有する。フレームメモリ２０１において、表示装置外部より入力されたデジタルの映像信号が記憶される。
【００５７】
ここでは、各配線Ａ〜Ｃの本数はＲＧＢカラーの場合一行分の画素数×ビット数、配線Ｄの本数は一行分の画素数である。つまり、この場合同時に一行分の画像データを送り出すことができる。
【００５８】
なお、実施の形態で前述したように、フレームメモリ一行分には画素一行分のデータが記憶されている必要は無く、画素一行分以下のデータであっても良い。その場合には図３に示したソースドライバのブロック構成においてＤＡＣと画素の間に画素を選択するセレクタを設ければ良い。セレクタは公知のものを用いることができる。
【００５９】
例えばＲＧＢカラー表示の場合には、フレームメモリ一行には画素一行分のうち、Ｒ、Ｇ、Ｂの何れかのデータだけであってもよく、この場合１フレームあるいは１水平期間を３分割してＲ、Ｇ、Ｂの３回に分けて表示することができる。そして、ＤＡＣと画素の間にＲＧＢの画素を選択するセレクタを設ければ良い。
【００６０】
図３に示したもののうち、フレームメモリ２０１に関しては前述したので、以下にソースドライバ２０５、ゲートドライバ２０６、画素部２０７について詳細に説明する。
【００６１】
ソースドライバ２０５はラッチ２０２、レベルシフタ２０３、デジタルアナログコンバータ（以下、ＤＡＣと記載する。）２０４によって構成される。しかし、図３ではこのような構成としているが、図２５のようにソースドライバ８０５をレベルシフタ８０３、ＤＡＣ８０４によって構成してもよい。また、レベルシフタ２０３の役割をＤＡＣ２０４に持たせることによって、図２６のようにソースドライバ８２５をラッチ８２２、ＤＡＣ８２４によって構成することもできる。さらに、パラレル信号を直接画素部に送ることができるように、複数個のＤＡＣを画素部８４７の回路に含ませた図２７のような構成としてもよい。なお、ここでいうラッチ、レベルシフタ、ＤＡＣはそれぞれ複数個から構成されていることは言うまでもない。
【００６２】
図８にラッチ２０２の構成を示す。並列に配置された複数のラッチ回路３３１のそれぞれその入力端３３０は図７に示したフレームメモリ２０１中のセンスアンプのデータ出力端子に接続される。センスアンプより出力された信号はメモリラッチ制御信号３３２により一斉にラッチされる。
【００６３】
ラッチ回路３３１の一例を図９に示す。これは２個のインバータ３４２、３４３と１個のゲート用トランジスタ３４１及び制御インバータ３４４から構成される。入力されたセンスアンプからのデータ３３０はメモリラッチ制御信号３３２が“１”の場合のみゲート用トランジスタが開となり、インバータを駆動しラッチ出力３３３の状態を変化させて出力する。メモリラッチ制御信号３３２が“０”の場合出力３３３の状態は変化せずにデータを保持する。
【００６４】
レベルシフタ２０３の一例を図１０に示す。レベルシフタは６つのトランジスタ３５１〜３５６から構成される。ラッチからの入力信号３３３はトランジスタ３５５及び３５６により構成されるインバータによる反転信号と併せて４つのトランジスタ３５１〜３５４に入力され、その出力３５９は電源端子３５７または電源端子３５８の電圧レベルまでシフトされる。
【００６５】
図３のＤＡＣ２０４の一例を図１１に示す。図１１のＤＡＣは８ビットのデジタル信号をアナログ信号に変換するものであり、大きく分けて粗調電圧選択部と微調電圧選択部からなる。また、図１１のように、ＤＡＣは極性反転回路を有していてもよい。
【００６６】
粗調電圧選択部は８つの電圧選択スイッチ４０８からなる。電圧選択スイッチ４０８は図１２の構成のようにトランジスタを利用してあるパターンの信号入力に対してのみスイッチが作動して印加された電位４２９、４３０が４３１、４３２へそれぞれ出力されるというものである。これを利用して８ビットのデジタル信号のうち上位３ビットの入力信号３９４〜３９６及びその反転信号３９７〜３９９の値によりどれか一つの電圧選択スイッチが作動し入力電位３８５〜３９３に応じた電位ＶＨ、ＶＬが発生する。
【００６７】
微調電圧選択部は下位５ビットの入力信号４００〜４０４に応じて異なる抵抗３７９〜３８４に電流が流れ、ＶＬ、ＶＨとなる電位を３２段階の高さで出力４０５から出すことができる。この出力が画素部のソース線となる。
アナログスイッチ３７８は制御信号４０６及び反転制御信号４０７によってリセット期間中は閉じられその他の期間は開くようになっている。
図１１では抵抗３７９〜３８４を用いたが、抵抗の代わりに容量を用いても良い。
【００６８】
ゲートドライバ２０６は、外部からスタートパルスとクロックを入力することで生成される信号をゲート線を通して画素部に送り出すものである。
【００６９】
本実施例の画像表示装置の例として挙げた液晶表示装置は、アクティブマトリクス型の液晶表示装置に適用できるものであり、図１３に示すように複数の画素４４１をｍ×ｎのマトリクス状に配置した画素アレイ４４２を有している。
【００７０】
個々の画素は図１４にあるように液晶容量４５１及び保持容量４５２からなる画素容量４５３とアモルファスまたは多結晶シリコンなどの半導体層からなるトランジスタ４５４からなる。
【００７１】
また、画素４４１はガラス基板などの光透過型の絶縁基板４４３上に形成されており、この絶縁基板４４３上には画素４４１を駆動するソース線４４８やゲート線４４４もあわせて形成されている。そして各ソース線４４８及び各ゲート線４４４が重なる位置に各画素４４１がそれぞれ配置されたものになっている。
【００７２】
図１３に示すように、上記の各ゲート線４４４およびソース線４４８は画素アレイ４４２中の各画素４４１に接続される。
【００７３】
これらの配線及び前述したフレームメモリ２０１、ソースドライバ２０５、ゲートドライバ２０６は殆ど共通のプロセスをもって作製することができる。そのため絶縁基板４４３上に一体形成することが可能である。
なお、本発明において、外部からフレームメモリへのアドレス信号、読み出し信号、ドライバへのラッチ信号、スタートパルス、クロックなどが入力されるが、より簡単な外部信号からこれらの制御信号を作成するコントローラ回路を同一基板上に作成しても良い。
【００７４】
フレームメモリの書き換えの期間は、フレームメモリの容量や構成によって以下のようになる。フレームメモリが１画像分のデータ容量を有する場合には、１フレームのうちの垂直ブランキング期間においてデータの書き換えを行う。フレームメモリが２画像分以上のデータ容量を有する場合には、各フレームにおいて画像を表示しているメモリ領域以外のデータを自由に書換えることができ、十分な書き換え時間を確保することができる。
【００７５】
また、読み出しと書き込みを別のデータ線を用いることで同時に行うことのできるデュアルポートのメモリであれば、表示を行っている画像データであっても自由にデータの書き換えを行うことが可能である。特に、メモリが１画像分以下の容量であっても、表示の終わったメモリ領域のデータを更新することで画像を表示することができる。
【００７６】
ここで、データ容量とは、データ容量＝画素数×階調数×色数
で表される。色数はＲＧＢカラーでは３、単色カラー及び白黒では１である。また、階調数はビット数で表しているので、２５６階調で８、６４階調では６、８階調では３である。
【００７７】
また、これらを全て同一絶縁基板４４３上に複数のＤＡＣを一体形成することで、シリアル／パラレル変換回路などを用いる必要が無くなる。そのため速度の向上及びシリアル／パラレル変換回路を通すことによるノイズの影響を防ぐことができ、さらに回路の簡略化及び低コスト化を図ることができる。
（実施例２）
本実施例では、実施例１の形態に示した構成の液晶表示部と駆動回路及びメモリセルを一体に形成するプロセスについて説明する。但し駆動回路部分とメモリセル部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００７８】
また、画素を構成するトランジスタとして、図１４に示したトランジスタ４５４を示す。
そして、画素に関しては、書き込み用ＴＦＴと、ソース信号線と、保持容量のみを示す。
【００７９】
まず、図１５（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板３００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜３００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜３００２ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコン膜３００２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜３００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８０】
島状半導体層３００３〜３００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層３００３〜３００６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００８１】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発振型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ４レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００８２】
次いで、島状半導体層３００３〜３００６を覆うゲート絶縁膜３００７を形成する。ゲート絶縁膜３００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ２で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００８３】
そして、ゲート絶縁膜３００７上にゲート電極を形成するための第１の導電膜３００８と第２の導電膜３００９とを形成する。本実施例では、第１の導電膜３００８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜３００９をＷで１００〜３００ｎｍの厚さに形成する。
【００８４】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００８５】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ６）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することが出来る。
【００８６】
なお、本実施例では、第１の導電膜３００８をＴａ、第２の導電膜３００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＷとする組み合わせ、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＡｌとする組み合わせ、第１の導電膜３００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜３００９をＣｕとする組み合わせ等が挙げられる。
【００８７】
また、ＬＤＤを小さくして済むような場合は、Ｗ単層などの構成にしても良いし、構成は同じでも、テーパー角を立てることによって、ＬＤＤの長さを小さくすることができる。
【００８８】
次に、レジストによるマスク３０１０〜３０１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００８９】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３０１７〜３０２２（第１の導電層３０１７ａ〜３０２２ａと第２の導電層３０１７ｂ〜３０２２ｂ）を形成する。このとき、ゲート絶縁膜３００７においては、第１の形状の導電層３０１７〜３０２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域３０１６が形成される。（図１５（Ｂ））
続いて、図１５（Ｃ）に示すように、レジストマスク３０１０〜３０１５は除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ４とＣｌ２とＯ２とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層３０２４〜３０２９（第１の導電層３０２４ａ〜３０２９ａと第２の導電層３０２４ｂ〜３０２９ｂ）を形成する。このとき、ゲート絶縁膜３００７においては、第２の形状の導電層３０２４〜３０２９で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなった領域３０２３が形成される。
【００９０】
Ｗ膜やＴａ膜のＣＦ４とＣｌ２の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ６が極端に高く、その他のＷＣｌ５、ＴａＦ５、ＴａＣｌ５は同程度である。従って、ＣＦ４とＣｌ２の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ２を添加するとＣＦ４とＯ２が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ２を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００９１】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層３０２４〜３０２９がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域３０３０〜３０３３が形成される。第１の不純物領域３０３０〜３０３３には１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加する。（図１５（Ｃ））
そして、図１６（Ａ）に示すようにｐ型ＴＦＴと画素部ＴＦＴになる部分をレジストマスク３０３４、３０３５で覆った上で第２のドーピング処理を行う。このとき、画素部ＴＦＴは全てレジストマスクで覆わずに外側を開けてドーピングを行う。第２のドーピング処理は、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で行い、図１５（Ｂ）で島状半導体層に形成された第１の不純物領域３０３０〜３０３３内に新たな不純物領域３０３６〜３０３８を形成する。ドーピングは、第２の形状の導電層３０２４、３０２８を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第１の導電層３０２４ａ、３０２８ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域３０３９、３０４０が形成される。この第３の不純物領域３０３９、３０４０に添加されたリン（Ｐ）の濃度は、第１の導電層３０２４ａ、３０２８ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層３０２４ａ、３０２８ａのテーパー部と重なる半導体層において、第１の導電層３０２４ａ、３０２８ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００９２】
そして、図１６（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層３００４と保持容量を形成する島状半導体層３００６に、第１の導電型とは逆の導電型の第４の不純物領域３０４３、３０４４を形成する。第２の形状の導電層３０２５ｂ、３０２８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層３００３、および画素部ＴＦＴ３００５はレジストマスク３０４１、３０４２で全面を被覆しておく。ドーピングは、第２の形状の導電層３０２５、３０２８を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第１の導電層３０２５ａ、３０２８ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第５の不純物領域３０４５、３０４６が形成される。不純物領域３０４３と３０４４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３となるようにする。
【００９３】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の形状の導電層３０２４〜３０２７がゲート電極として機能する。また、３０２９は島状のソース信号線として機能する。３０２８は容量配線として機能する。
【００９４】
そして、図１６（Ｃ）に示すように、レジストマスク３０４１、３０４２を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第２の形状の導電層３０２４〜３０２９に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜３０４７（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００９５】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９６】
次いで、第１の層間絶縁膜３０４７は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上にアクリルなどの有機絶縁物材料から成る第２の層間絶縁膜３０４８を形成する。また、第２の層間絶縁膜３０４８として有機絶縁物材料の代わりに無機材料を用いることもできる。無機材料としては無機ＳｉＯ２やプラズマＣＶＤ法で作製したＳｉＯ２（ＰＣＶＤ−ＳｉＯ２）、ＳＯＧ（Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ；塗布珪素酸化膜）等が用いられる。２つの層間絶縁膜を形成した後にコンタクトホールを形成するためのエッチング工程を行う。
【００９７】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線３０４９、３０５０、ドレイン領域とコンタクトを形成するドレイン配線３０５１、を形成する。また、画素部においては、接続電極３０５２、画素電極３０５３、３０５４を形成する（図１７（Ａ））。この接続電極３０５２により、ソース信号線３０２９は、書き込み用ＴＦＴと電気的な接続が形成される。なお、画素電極３０５３、３０５４及び保持容量は隣り合う画素のものである。
【００９８】
なお、本実施例では、書き込み用ＴＦＴは、ダブルゲート構造で示したが、シングルゲート構造やトリプルゲート構造でも構わないし、マルチゲート構造でも構わない。
【００９９】
以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを有する駆動回路部と、書き込み用ＴＦＴ、保持容量を有する画素部とを同一の基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【０１００】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部をソース信号線や書き込み用ゲート信号線と重なるように配置されている。
【０１０１】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（ソース信号線、容量配線）、ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１０２】
続いて、図１７（Ａ）の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜３０５５を形成しラビング処理を行う。
【０１０３】
一方、対向基板３０５６を用意する。対向基板３０５６にはカラーフィルター層３０５７〜３０５９、オーバーコート層３０６０を形成する。カラーフィルター層はＴＦＴの上方で赤色のカラーフィルター層３０５７と青色のカラーフィルター層３０５８とを重ねて形成し遮光膜を兼ねる構成とする。少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。
【０１０４】
また、接続電極３０５２に合わせて赤色のカラーフィルター層３０５７、青色のカラーフィルター層３０５８、緑色のカラーフィルター層３０５９とを重ね合わせる。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３μｍの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。オーバーコート層３０６０は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【０１０５】
スペーサの配置は任意に決定すれば良い。例えば、ここでは図示しないが接続電極上の液晶材料中に配置すると良い。また、スペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【０１０６】
オーバーコート層３０６０を形成した後、対向電極３０６１をパターニング形成し、配向膜３０６２を形成した後ラビング処理を行う。
【０１０７】
そして、画素部と駆動回路部及びメモリセルが形成されたアクティブマトリクス基板と対向基板とをシール剤３０６４で貼り合わせる。シール剤３０６４にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料３０６３を注入し、封止剤（図示せず）によって完全に封止する。液晶材料３０６３には公知の液晶材料を用いれば良い。このようにして図１７（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０８】
実施例ではＣＭＯＳ構成のＴＦＴを示したが、このようなＴＦＴを使って図６で示すようなメモリセルを形成することができる。
【０１０９】
なお、上記の行程により作成されるアクティブマトリクス型液晶表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
（実施例３）
本実施例において、実施例２において示した液晶表示装置とは異なり、反射型の液晶表示装置に本発明を使用した場合の作製工程の一例を示す。
【０１１０】
実施例２に従い、図１８（Ａ）に示すアクティブマトリクス基板（図１７（Ａ）と同様）を作製する。続いて、第３の層間絶縁膜３２０１として、樹脂膜を形成した後、画素電極部にコンタクトホールを開口し、反射電極３２０２を形成する。反射電極３２０２としては、Ａｌ、Ａｇを主成分とする膜、あるいはそれらの積層膜等の、反射性に優れた材料を用いることが望ましい。
【０１１１】
一方、対向基板３０５６を用意する。対向基板３０５６には、本実施例においては対向電極３２０５をパターニングして形成している。対向電極３２０５は、透明導電膜として形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物からなる材料を用いることが出来る。
【０１１２】
特に図示していないが、カラー液晶表示装置の作成の際には、カラーフィルタ層を形成する。このとき、隣接した色の異なるカラーフィルタ層を重ねて形成し、ＴＦＴ部分の遮光膜を兼ねる構成とすると良い。
【０１１３】
その後、アクティブマトリクス基板および対向基板に、配向膜３２０３および３２０４を形成し、ラビング処理を行う。
【０１１４】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤３２０６で貼り合わせる。シール剤３２０６にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料３２０７を注入し、封止剤（図示せず）によって完全に封止する。液晶材料３２０７には公知の液晶材料を用いれば良い。このようにして図１８（Ｂ）に示す反射型の液晶表示装置が完成する。
【０１１５】
また、画素の半分を反射電極、残る半分を透明電極とした、半透過型の表示装置として作製する場合にも、本発明は容易に適用することが出来る。
（実施例４）
本発明の実施例１において図６で示したフレームメモリとは異なる構成のフレームメモリを図１９に基づいて説明する。なお、説明の便宜上前記の実施例１の図面に示した部材と同一の機能を有する部材に関しては同一の符号にし、その説明を省略する。
【０１１６】
本実施例の液晶表示装置におけるフレームメモリは、図１９に示すように、ＤＲＡＭの構造を有している。実施例１と同様、フレームメモリのメモリ容量は下記の条件を満たす。
【０１１７】
メモリ容量≧画素数×階調数×色数
ここで色数はＲＧＢカラーでは３、単色カラー及び白黒では１である。また、階調数はビット数で表しているので、２５６階調で８、６４階調では６、８階調では３である。
【０１１８】
上記のメモリ用トランジスタ６０１におけるソース電極はデータ線３０３に接続される一方、ゲート電極はワード線３０２に接続される。
【０１１９】
また、メモリ用トランジスタ６０１のドレイン電極がデータ保持容量６０２に接続される。そしてワード線３０２に所定の電圧を印加することでメモリ用トランジスタ６０１がＯＮし、データ線３０３に供給される表示用データがデータ保持容量６０２に記憶される。また、読み出しも同様にワード線３０２に所定の電圧を引加するとメモリ用トランジスタ６０１がＯＮし、データ保持容量６０２に記憶されている表示用データがデータ線３０３を通して読み出される。
【０１２０】
ここでフレームメモリに十分な容量があれば通常のＤＲＡＭに必要なリフレッシュ回路を不要とすることができる。なぜなら本実施例ではフレームメモリの一部分を使用して１フレーム期間の１／ｚ（ｚは全フレームメモリ容量を単位フレームで割ったもの）ごとに表示用データが読み出し及び再書き込みを行うためである。
【０１２１】
本実施例は実施例１〜実施例３と自由に組み合わせて実施することができる。
（実施例５）
本発明では、液晶を用いた表示装置の代わりに発光素子を用いた表示装置を用いることもできる。本明細書では、発光素子とは、流れる電流に応じた輝度で発光する素子や、印加された電圧に応じた輝度で発光する素子を示すものとする。
本発明の表示装置の各画素に配置する発光素子としては、ＯＬＥＤや、電子源素子を用いた素子等、電流が流れることによって各画素を発光状態とする素子を自由に用いることができる。
【０１２２】
本実施例では、本発明の表示装置の各画素に配置する発光素子を、ＭＩＭ型の電子源素子を用いた素子とし、表示装置を作成した例を示す。
【０１２３】
ＭＩＭ型の電子源素子は、素子の微細化が可能で、均一な特性の素子を作製することが可能で、また、低電圧で駆動可能という点で注目されている。
【０１２４】
図２１に、本発明の表示装置の画素の構成を示す断面図を示す。
【０１２５】
なお、画素構成としては、図２０で示すように、スイッチングトランジスタ７１１、駆動トランジスタ７１３と電子源素子７０３と保持容量７１５の構成となっている。ゲート線７１８に信号が入力されてスイッチングトランジスタ７１１がＯＮすると、ソース線７１６の信号が駆動トランジスタ７１３のゲートに入力されて駆動トランジスタ７１３がＯＮされる。そして電源線７１７の電位が電子源素子７０３に印加されて発光する。
【０１２６】
保持容量７１５はゲート線７１８の信号が切れても、ここに電荷が残っている間は駆動トランジスタ７１３を動かす働きをする。但し、この容量は回路内に発生する寄生容量でも代用ができるので必ずしも必要ではない。
【０１２７】
図２１では、スイッチング素子として機能するスイッチングトランジスタ７１１、駆動トランジスタ７１３、保持容量７１５及び発光素子の断面図を示す。なお、スイッチングトランジスタ７１１、駆動トランジスタ７１３を、ＴＦＴを用いて作製した例を示す。
【０１２８】
図２１において、絶縁表面を有する基板７２０上にスイッチングトランジスタ７１１、駆動トランジスタ７１３、保持容量７１５、電子源素子７３７が形成されている。電子源素子７３７は、絶縁体によって形成された層間膜７３６上に、下部電極７３８と、上部電極７４３と、下部電極７３８と上記電極７４３との間に挟まれた絶縁膜７３９とによって構成される。ここで、７２６はゲート絶縁膜、７３３は層間膜、７４１は保護絶縁層、７４０ａはコンタクト電極、７４０ｂは上部電極バスライン、７４２は保護電極である。
【０１２９】
スイッチングトランジスタ７１１のゲート電極７３０は、走査線（図示せず）に接続されている。スイッチングトランジスタ７１１の不純物領域７２４は、信号線７３４に接続され、不純物領域７２５は、駆動トランジスタ７１３のゲート電極７３１及び保持容量７１５の一方の電極７３２に接続されている。保持容量７１５のもう一方の電極７２９は、電源線Ｗ（図示せず）に接続されている。駆動トランジスタ７１３の不純物領域７２７は、電源線Ｗ（図示せず）に接続されている。駆動トランジスタ７１３の不純物領域７２８は、電極７３５に接続されている。電極７３５は、電子源素子７３７の下部電極７３８に接続されている。電子源素子７３７の上部電極７４３は、コンタクト電極７４０ａ及び上部電極バスライン７４０ｂを介して、全ての画素において一定の電位が与えられている。
【０１３０】
ここで、不純物領域とは、ＴＦＴのソース領域またはドレイン領域に相当する。なお、不純物領域７２４がソース領域の場合、不純物領域７２５はドレイン領域に相当し、不純物領域７２４がドレイン領域の場合、不純物領域７２５はソース領域に相当する。同様に、不純物領域７２７がソース領域の場合、不純物領域７２８はドレイン領域に相当し、不純物領域７２７がドレイン領域の場合、不純物領域７２８はソース領域に相当する。
【０１３１】
図２１では、画素電極が下部電極７３８となっているが、画素電極を上部電極とする構成でも構わない。このとき、下部電極には全ての画素において一定の電位が与えられている。
【０１３２】
基板７２０の前記電子源素子７３７が設けられた面と対向するように基板７４４が設けられる。なお、基板７４４は透光性を有する。基板７４４上には、前記電子源素子７３７の電子放出領域７４９と向かい合うように蛍光体７４５が配置されている。蛍光体７４５の周囲には、ブラックマトリクス７４８が配置されている。なお、蛍光体７４５の表面は、メタルバック層７４６が形成されている。基板７２０と基板７４４の間７４７は、真空に保たれている。
【０１３３】
スイッチングトランジスタ７１１、駆動トランジスタ７１３及び保持容量７１５を作製する手法は、公知の手法を自由に用いれば良い。また、これらのＴＦＴが形成されたら、絶縁体によって構成された層間膜７３６を形成し、その上に電子源素子を形成する。この際、層間膜７３３及び７３６として、スイッチングトランジスタ７１１、駆動トランジスタ７１３、保持容量７１５、配線７３５等による凹凸を十分緩和し、平坦な面が得られるような材質及び厚さを選択する必要がある。
【０１３４】
平坦化された絶縁表面上に電子源素子７３７を形成する。なお、電子源素子を形成する以前に、平坦化された層間膜７３６に、駆動用ＴＦＴ７１３の配線７３５につながるコンタクトホールを作製しておき、下部電極形成と同時に、下部電極と駆動用ＴＦＴ７１３の配線７３５との接続をとっても良い。電子源素子７３７の作製方法は、公知の手法を用いれば良い。
【０１３５】
ここで、電子源素子７３７の下部電極７３８を、画素のＴＦＴ（スイッチングトランジスタ７１１、駆動トランジスタ７１３）の遮光膜として利用することが可能である。
【０１３６】
なお、必ずしも電子源素子を、画素を構成するＴＦＴ（スイッチングトランジスタ７１１、駆動トランジスタ７１３）と重ねて配置する必要はない。
【０１３７】
上部電極７４３と下部電極７３８の間に電圧を印加することによって、この絶縁膜７３９に、ホットキャリアが注入される。この注入されたホットキャリアのうち、上部電極７４３の材料の仕事関数より大きなエネルギーをもつホットキャリアは、上部電極７４３を通過し真空中に放出される。
【０１３８】
こうして、真空中に放出された電子はメタルバック層７４６と上部電極７４３間の電圧によって真空に保たれた７４７中を加速される。加速された電子は、基板７４４に設けられた蛍光体７４５に、メタルバック層７４６を介して入射される。こうして、電子が入射した領域の蛍光体７４５は発光する。
【０１３９】
本実施例に示した構成の画素を有する表示装置では、各画素のＴＦＴと重ねて電子源素子を配置しているので、微細な画素を形成することが可能である。
【０１４０】
本実施例においては、表示部分に液晶を用いた実施例と同様に、画素及び駆動回路、メモリセルを一体形成することができ、このことによってメモリからの読み出し速度が早く、信号のノイズの影響が少なく、消費電力の低減された表示装置が提供される。
【０１４１】
なお、本実施例においては、図２１に示したような構成のＭＩＭ型電子源素子を用いて表示を行う表示装置（ＦＥＤ）を例に示したが、その他の構成を有するＭＩＭ型電子源素子や、ＭＩＭ型以外の構造を有する電子源素子など、公知のあらゆる構成の電子源素子に本発明を適用することができる。また、本実施例は実施例１もしくは実施例４と自由に組み合わせて実施することができる。
（実施例６）
本発明での実施例５とは異なる構成の、液晶を用いた表示装置の代わりに発光素子を用いた表示装置について説明する。
【０１４２】
ここでは発光素子としては、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いた例を挙げる。なお本明細書中において、ＯＬＥＤは、陽極と、陰極と、陽極と陰極に間に挟まれた有機化合物層とを有する構成である。陽極と陰極がそれぞれ第１の電極及び第２の電極に対応し、これらの電極間に電圧を印加することによって、ＯＬＥＤは発光する。
【０１４３】
有機化合物層は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのＴａｎｇらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０１４４】
本明細書において陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物層に含まれる。
【０１４５】
上記構造でなる有機化合物層に、一対の電極（陽極及び陰極）から所定の電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお本明細書においてＯＬＥＤを発光させることを、ＯＬＥＤを駆動させると呼ぶ。
【０１４６】
なお、本明細書中においては、ＯＬＥＤは、一重項励起子からの発光（蛍光）を利用するものでも、三重項励起子からの発光（燐光）を利用するものでも、どちらでも良い。
【０１４７】
また、ＯＬＥＤの有機化合物層としては、低分子材料、高分子材料、中分子材料のいずれの材料であっても良い。
【０１４８】
なお、本明細書中において、中分子材料とは、昇華性を有さず、連鎖する分子の長さが、１０μｍ以下のものとする。
【０１４９】
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部を同時に作製する方法について説明する。ここで、画素部とその周辺に設けられる駆動回路部とを構成するトランジスタは、ＴＦＴである場合の例を示す。また、各画素が有する発光素子は、ＯＬＥＤである場合の例を示す。
【０１５０】
また、各画素の構成は、図２０において示した構成とする例を示す。ここでは電子源素子７０３の代わりにＯＬＥＤを用いるとする。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。また、画素部を構成するトランジスタとして、スイッチングトランジスタ及び駆動トランジスタを示す。
【０１５１】
まず、図２２（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０１５２】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０１５３】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発振型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ４レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０［Ｈｚ］とし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ２（代表的には２００〜３００ｍＪ／ｃｍ２）とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ２（代表的には３５０〜５００ｍＪ／ｃｍ２）とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【０１５４】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　Ｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ２とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）、電力密度０．５〜０．８Ｗ／ｃｍ２で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０１５５】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜５００９をＷで１００〜３００ｎｍの厚さに形成する。
【０１５６】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０１５７】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ６）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することが出来る。
【０１５８】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。
【０１５９】
次に、レジストによりマスク５０１０〜５０１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２を混合し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０１６０】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１７〜５０２２（第１の導電層５０１７ａ〜５０２２ａと第２の導電層５０１７ｂ〜５０２２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１７〜５０２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域５０１６が形成される。（図２２（Ｂ））
続いて、図２２（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ４とＣｌ２とＯ２とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２４〜５０２９（第１の導電層５０２４ａ〜５０２９ａと第２の導電層５０２４ｂ〜５０２９ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２４〜５０２９で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされ薄くなった領域５０２３が形成される。
【０１６１】
Ｗ膜やＴａ膜のＣＦ４とＣｌ２の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ６が極端に高く、その他のＷＣｌ５、ＴａＦ５、ＴａＣｌ５は同程度である。従って、ＣＦ４とＣｌ２の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ２を添加するとＣＦ４とＯ２が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ２を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１６２】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０２４〜５０２９がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０３０〜５０３３が形成される。第１の不純物領域５０３０〜５０３３には１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加する。（図２２（Ｃ））そして、図２３（Ａ）に示すように第２のドーピング処理を行う。この時、液晶プロセスの場合と同様、ｐ型ＴＦＴとスイッチングトランジスタ及び駆動トランジスタはレジストマスク５０３４〜５０３６で覆う。ただし、スイッチングトランジスタでは全てレジストマスクで覆わずに、外側の部分は開けてドーピングを行う。第２のドーピング処理は、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０１３ａｔｏｍｓ／ｃｍ２のドーズ量で行い、図２２（Ｃ）で島状半導体層に形成された第１の不純物領域５０３０〜５０３３に新たな不純物領域５０３７、５０３８を形成する。ドーピングは、第２の形状の導電層５０２４を不純物元素に対するマスクとして用い、マスクで覆われていないところの第１の導電層５０２４ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３９が形成される。この第２の不純物領域５０３９に添加されたリン（Ｐ）の濃度は、第１の導電層５０２４ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２４ａのテーパー部と重なる半導体層において、第１の導電層５０２４ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０１６３】
そして、図２３（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００４、５００６に第１の導電型とは逆の導電型の第４の不純物領域５０４２、５０４３を形成する。第２の形状の導電層５０２５ｂ、５０２８ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００３、およびスイッチングトランジスタ５００５はレジストマスク５０４０、５０４１で全面を被覆しておく。ドーピングは、第２の形状の導電層５０２５、５０２８を不純物元素に対するマスクとして用い、レジストマスクで覆われていないところの第１の導電層５０２５ａ、５０２８ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第５の不純物領域５０４４、５０４５が形成される。不純物領域５０４２と５０４３にはそれぞれリンが添加されているが、ジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３となるようにする。
【０１６４】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第２の形状の導電層５０２４〜５０２８がゲート電極として機能する。また、５０２９は島状の映像信号入力線として機能する。
【０１６５】
レジストマスク５０４０、５０４１を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、第２の形状の導電層５０２４〜５０２９に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜５０４６（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１６６】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１６７】
次いで、図２３（Ｃ）に示すように、第１の層間絶縁膜５０４６を酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に絶縁物材料から成る第２の層間絶縁膜５０４７を形成した後、第１の層間絶縁膜５０４６、第２の層間絶縁膜５０４７、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０４８〜５０５３、５０５５をパターニング形成した後、接続配線５０５３に接する画素電極５０５４をパターニング形成する。
【０１６８】
第２の層間絶縁膜５０４７としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０４７は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。
【０１６９】
また、第２の層間絶縁膜５０４７として無機材料を用いることもできる。特にこの場合、無機材料を用いることで吸湿によるＯＬＥＤ材料の劣化を防ぐことができ好ましい。無機材料としては無機ＳｉＯ２やＰＣＶＤ−ＳｉＯ２、ＳＯＧ等が用いられる。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でＳＯＧ膜を形成する。
【０１７０】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域またはｐ型の不純物領域に達するコンタクトホール、配線に達するコンタクトホール、電源線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０１７１】
また、配線（接続配線）５０４８〜５０５３、５０５５として、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０１７２】
また、本実施例では、画素電極５０５４としてＩＴＯ膜を１１０ｎｍの厚さに形成し、パターニングを行った。画素電極５０５４を接続配線５０５３と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０５４がＯＬＥＤの陽極となる。（図２４（Ａ））
次に、図２４（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では無機ＳｉＯ２膜）を５００ｎｍの厚さに形成し、画素電極５０５４に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０５６を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。第２の層間絶縁膜５０４７と第３の層間絶縁膜５０５６の組み合わせとしては、▲１▼ＰＣＶＤ−ＳｉＯ２とＰＣＶＤ−ＳｉＯ２、▲２▼ＳＯＧとＳＯＧ、▲３▼ＳＯＧ上のＰＣＶＤ−ＳｉＯ２とＰＣＶＤ−ＳｉＯ２、▲４▼アクリルとアクリル、▲５▼アクリル上のＳｉＯ２とＰＣＶＤ−ＳｉＯ２、▲６▼ＰＣＶＤ−ＳｉＯ２とアクリルなどが良い。
【０１７３】
次に、有機化合物層５０５７および陰極（ＭｇＡｇ電極）５０５８を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機化合物層５０５７の膜厚は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５０５８の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。
【０１７４】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、有機化合物層および陰極を形成する。但し、有機化合物層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機化合物層および陰極を形成するのが好ましい。
【０１７５】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機化合物層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機化合物層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機化合物層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０１７６】
ここではＲＧＢに対応した３種類のＯＬＥＤを形成する方式を用いたが、白色発光のＯＬＥＤとカラーフィルタを組み合わせた方式、青色または青緑発光のＯＬＥＤと蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＯＬＥＤを重ねる方式などを用いても良い。
【０１７７】
なお、有機化合物層５０５７としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造を有機化合物層とすれば良い。
【０１７８】
次に、同じゲート信号線にゲート電極が接続されたスイッチングトランジスタを有する画素（同じラインの画素）上に、メタルマスクを用いて陰極５０５８を形成する。なお本実施例では陰極５０５８としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０５８として他の公知の材料を用いても良い。
【０１７９】
最後に、窒化珪素膜でなるパッシベーション膜５０５９を３００ｎｍの厚さに形成する。パッシベーション膜５０５９を形成しておくことで、有機化合物層５０５７を水分等から保護することができ、ＯＬＥＤの信頼性をさらに高めることが出来る。
【０１８０】
こうして図２４（Ｂ）に示すような構造のＯＬＥＤ表示装置が完成する。なお、本実施例におけるＯＬＥＤ表示装置の作製工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによって映像信号入力線を形成し、ドレイン・ソース電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０１８１】
ところで、本実施例のＯＬＥＤ表示装置は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉなどの金属触媒を添加し、結晶性を高めることも可能である。それによって、信号線駆動回路の駆動周波数を１０ＭＨｚ以上にすることが可能である。
【０１８２】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。
【０１８３】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬＯＶ領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬＯＦＦ領域）およびチャネル形成領域を含む。
【０１８４】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１８５】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。また駆動回路において、オフ電流を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬＯＶ領域を有していることが好ましい。
【０１８６】
なお、実際には図２４（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＯＬＥＤの信頼性が向上する。
【０１８７】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中では表示装置という。
【０１８８】
また、本実施例で示す工程に従えば、表示装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０１８９】
本実施例は、実施例１または実施例４と自由に組み合わせて実施することが可能である。
【０１９０】
【発明の効果】
本発明は上記構成によって、メモリからの読み出し速度が速く、信号のノイズの影響が少なく、小型化可能な表示装置を提供することができる。また、実装したメモリを用いるよりも配線を簡略化できること、マージンの面積が不要になことより、より小型化が可能である。
【図面の簡単な説明】
【図１】本発明の概略図。
【図２】本発明の実施の形態例を示す図。
【図３】本発明の構成を示すブロック図１。
【図４】従来のブロック図。
【図５】フレームメモリの構造を示す図。
【図６】メモリセルの回路図
【図７】センスアンプの回路図。
【図８】ラッチの配置図
【図９】ラッチの回路図。
【図１０】レベルシフタの回路図。
【図１１】ＤＡＣの回路図。
【図１２】電圧制御スイッチの回路図。
【図１３】画素部の構造を示す図。
【図１４】単位画素の回路図。
【図１５】液晶表示部と駆動回路形成プロセス時の断面図１。
【図１６】液晶表示部と駆動回路形成プロセス時の断面図２。
【図１７】液晶表示部と駆動回路形成プロセス時の断面図３。
【図１８】液晶表示部と駆動回路形成プロセス時の断面図４。
【図１９】本発明のさらに他の実施例における液晶表示装置のフレームメモリの構造を示す図。
【図２０】画素部の構造を示す図。
【図２１】ＭＩＭ型の電子源素子を用いた表示装置の断面図。
【図２２】ＯＬＥＤを用いた表示部と駆動回路形成プロセス時の断面図１。
【図２３】ＯＬＥＤを用いた表示部と駆動回路形成プロセス時の断面図２。
【図２４】ＯＬＥＤを用いた表示部と駆動回路形成プロセス時の断面図３。
【図２５】本発明の構成を示すブロック図２。
【図２６】本発明の構成を示すブロック図３。
【図２７】本発明の構成を示すブロック図４。
【図１】
2004138918.tif 000003
【図２】
2004138918.tif 000004
【図３】
2004138918.tif 000005
【図４】
2004138918.tif 000006
【図５】
2004138918.tif 000007
【図６】
2004138918.tif 000008
【図７】
2004138918.tif 000009
【図８】
2004138918.tif 000010
【図９】
2004138918.tif 000011
【図１０】
2004138918.tif 000012
【図１１】
2004138918.tif 000013
【図１２】
2004138918.tif 000014
【図１３】
2004138918.tif 000015
【図１４】
2004138918.tif 000016
【図１５】
2004138918.tif 000017
【図１６】
2004138918.tif 000018
【図１７】
2004138918.tif 000019
【図１８】
2004138918.tif 000020
【図１９】
2004138918.tif 000021
【図２０】
2004138918.tif 000022
【図２１】
2004138918.tif 000023
【図２２】
2004138918.tif 000024
【図２３】
2004138918.tif 000025
【図２４】
2004138918.tif 000026
【図２５】
2004138918.tif 000027
【図２６】
2004138918.tif 000028
【図２７】
2004138918.tif 000029