(57)【要約】【課題】温度補償、周期調整を容易化するセルリークモニタの提供。【解決手段】ＤＲＡＭのメモリセルと同等の擬似セルのノード電圧を基準値と電圧比較し、リーク電流により前記擬似セルのノード電圧が基準値にまで減少したときにリフレッシュ信号ＯＳＣを出力する回路１を備え、リーク電流として、ｐチャネル型のＭＯＳＦＥＴのＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）が用いられ、リーク源のＭＯＳＦＥＴのゲート電圧を選択的に設定する手段（３、４、２）を備え、ノード電圧に付加するキャパシタの容量値を選択する手段（５、４）を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ダイナミック型のメモリセルと同等の擬似セルの蓄積電荷量をモニタし、リーク源のリーク電流により前記擬似セルの蓄積電荷量が所定のレベルにまで減少したことを検出したとき、リフレッシュ信号を出力する手段を備え、
前記リーク源は、ＭＯＳＦＥＴの接合リーク・ゲート端モードで構成され、
前記ＭＯＳＦＥＴのゲート電圧を可変に設定する手段を備えている、ことを特徴とするセルリークモニタ回路。
【請求項２】
リーク電流として、ｐチャネルＭＯＳＦＥＴのＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）が用いられ、
前記ｐチャネルＭＯＳＦＥＴのゲート電極に供給する電圧として、昇圧電圧、又は通常電圧を選択的に設定する手段を備えている、ことを特徴とする請求項１記載のセルリークモニタ回路。
【請求項３】
前記擬似セルの電荷蓄積ノードに付加されるキャパシタの容量値を可変に設定する手段を備えている、ことを特徴とする請求項１又は２記載のセルリークモニタ回路。
【請求項４】
ダイナミック型のメモリセルと同等の擬似セルのキャパシタのノードに接続されたリーク源と、
前記ノードの電圧と予め定められた基準電圧とを比較し比較結果信号を出力する電圧比較器と、
前記電圧比較器からの比較結果信号を受け該比較結果信号を遅延させて出力する遅延回路と、
前記ノードの電圧が前記基準電圧以下の場合、前記遅延回路の出力信号に基づき、前記キャパシタを所定電圧で充電し、前記ノード電圧が前記基準電圧を越えている場合、前記リーク源の前記ノードをフローティング状態とさせる切替制御を行うスイッチ回路と、
前記電圧比較器からの前記比較結果信号に基づき、ダイナミックランダムアクセスメモリのリフレッシュ周期を規定するリフレッシュ信号を出力する回路と、
を備え、
前記擬似セルのリーク源は、ｐチャネルＭＯＳＦＥＴの接合リーク・ゲート端モードにより構成されており、
前記リーク源の前記ｐチャネルＭＯＳＦＥＴのゲート電圧を可変に設定する手段を備えている、ことを特徴とするセルリークモニタ回路。
【請求項５】
前記リーク源が、前記キャパシタノードに並列接続されるｐＭＯＳＦＥＴを複数備え、
複数の前記ｐＭＯＳＦＥＴのそれぞれのゲート電極に供給するゲート電圧を可変に設定するリーク源電圧発生回路を備えている、ことを特徴とする請求項４記載のセルリークモニタ回路。
【請求項６】
前記リーク源電圧発生回路が、前記複数のｐチャネルＭＯＳＦＥＴに対応して、前記ｐチャネルＭＯＳＦＥＴのゲート電圧をそれぞれ発生する複数のゲート電圧回路を備え、
前記リーク源電圧発生回路の前記複数のゲート電圧回路のうち、いずれのゲート電圧回路を用いて、前記リーク源にゲート電圧を供給するかを選択するための制御信号を生成する選択回路を備えている、ことを特徴とする請求項５記載のセルリークモニタ回路。
【請求項７】
前記ノードに並列接続される複数のｐチャネルＭＯＳＦＥＴよりなるリーク源を複数系統備え、
複数系統のリーク源のそれぞれに対応して、前記リーク源の前記ｐチャネルＭＯＳＦＥＴのゲート電極に供給するゲート電圧を可変に設定する、複数系統のリーク源電圧発生回路を備えている、ことを特徴とする請求項４記載のセルリークモニタ回路。
【請求項８】
前記複数系統のリーク源電圧発生回路のそれぞれに対して、前記リーク源電圧発生回路で発生するゲート電圧を決定する制御信号を生成する、選択回路を備えている、ことを特徴とする請求項７記載のセルリークモニタ回路。
【請求項９】
前記ノードに付加されるキャパシタの容量値を選択する制御信号を出力する選択回路を備えている、ことを特徴とする請求項４記載のセルリークモニタ回路。
【請求項１０】
前記選択回路が、入力されるパルス信号を計数し、計数結果と入力される出力制御信号との論理演算結果に基づき、出力値が設定されるカウンタと、
前記カウンタの出力をデコードし、前記リーク源のｐチャネルＭＯＳＦＥＴに対してゲート電圧を供給するゲート電圧回路を選択するための制御信号を生成するデコーダと、
を備えている、ことを特徴とする請求項６記載のセルリークモニタ回路。
【請求項１１】
前記選択回路が、入力されるパルス信号を計数し、計数結果と入力される出力制御信号との論理演算結果に基づき、出力値が設定されるカウンタと、
前記カウンタの出力をデコードし、前記リーク源電圧発生回路で発生する電圧を決定するための信号を生成するデコーダと、
を備えている、ことを特徴とする請求項８記載のセルリークモニタ回路。
【請求項１２】
前記選択回路が、入力されるパルス信号を計数し、計数結果と入力される出力制御信号との論理演算結果に基づき、出力値が設定されるカウンタと、
前記カウンタの出力をデコードし、前記リーク源の前記ノードとキャパシタとの間に接続されるスイッチ素子のオン・オフを選択するための制御信号を生成するデコーダと、
を備えている、ことを特徴とする請求項９記載のセルリークモニタ回路。
【請求項１３】
前記カウンタに入力される出力制御信号は、ヒューズ回路における対応するヒューズの切断の有無で値が設定される、ことを特徴とする請求項１０乃至１２のいずれか一に記載のセルリークモニタ回路。
【請求項１４】
前記ヒューズ回路は、電源電圧を監視する回路から出力される電源オンを示す信号に基づき、ヒューズの切断の有無に応じて規定される出力信号の出力する手段を備えている、ことを特徴とする請求項１３記載のセルリークモニタ回路。
【請求項１５】
前記電圧比較器の比較結果信号と、リフレッシュ制御回路から出力されるスタート信号とに基づき、前記リフレッシュ信号の周期的な出力、及び停止を制御する回路を備えている、ことを特徴とする請求項４記載のリークモニタ回路。
【請求項１６】
前記ゲート電圧の選択が、電源投入時のパワーアップシーケンスで行われるように制御する手段を備えている、ことを特徴とする請求項６記載のリークモニタ回路。
【請求項１７】
前記ノードに付加される容量値の選択が、電源投入時のパワーアップシーケンスで行われるように制御する手段を備えている、ことを特徴とする請求項９記載のリークモニタ回路。
【請求項１８】
前記スイッチ回路をオフさせて前記リーク源の前記ノードをフローティング状態とする制御信号の値に基づき、前記リーク源電圧発生回路は、前記ゲート電圧を生成して出力する、ことを特徴とする請求項９記載のリークモニタ回路。
【請求項１９】
電源オフモードに対応し、内部電源の立ち上がりを確認してから、前記リフレッシュ信号の発振動作を継続するように制御する手段を備えている、ことを特徴とする請求項４記載のセルリークモニタ回路。
【請求項２０】
ダイナミック型のメモリセルと同等の擬似セルの蓄積電荷量をモニタし、リーク源のリーク電流により前記擬似セルの蓄積電荷量が所定の基準レベルにまで減少したことを検出したときにリフレッシュ信号を出力する検出手段と、
タイマーカウンタと、
を備え、
前記タイマーカウンタは、前記検出手段での検出結果に基づき、前記擬似セルの蓄積電荷量が前記所定の基準レベルを越えている場合に計時を行い、計時開始後、予め定められた所定の期間、前記擬似セルの蓄積電荷量が前記所定の基準レベルにまで減少しない場合にタイムアウト通知信号を出力し、
前記タイマーカウンタからのタイムアウト通知信号を受けて、前記擬似セルの蓄積電荷を放電するためのリセット信号を出力する手段を備えている、ことを特徴とするセルリークモニタ回路。
【請求項２１】
前記擬似セルの蓄積電荷が前記所定の基準レベルにまで減少したことが検出されたとき、前記タイマーカウンタへの計時用クロックの供給を停止するとともに、前記タイマーカウンタをリセットする手段を備えている、ことを特徴とする請求項２０記載のセルリークモニタ回路。
【請求項２２】
前記タイマーカウンタが、所定の期間を計時した時点で、電源オフを制御する信号を、電源を制御する電源電圧回路に出力する手段を備えている、ことを特徴とする請求項２０記載のセルリークモニタ回路。
【請求項２３】
前記リーク源としてＰＮ接合素子を有する、ことを特徴とする請求項２０乃至２２のいずれか一に記載のセルリークモニタ回路。
【請求項２４】
ダイナミック型のメモリセルと同等の擬似セルの電荷蓄積ノードの蓄積電荷量をモニタし、リーク源のリーク電流により前記蓄積電荷量が所定のレベルにまで減少したとき、リフレッシュ信号を出力する、セルリークモニタ方法において、前記リーク電流としてｐチャネルＭＯＳＦＥＴのＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）を用い、
前記ＭＯＳＦＥＴのゲート電圧、及び／又は、前記擬似セルの電荷蓄積ノードに付加される容量値を可変に設定するステップを含む、ことを特徴とするセルリークモニタ方法。
【請求項２５】
ダイナミック型のメモリセルと同等の擬似セルの蓄積電荷量をモニタし、リーク源のリーク電流により前記擬似セルの蓄積電荷量が所定の基準レベルにまで減少したことを検出したときにリフレッシュ信号を出力するステップと、
タイマーカウンタで、前記擬似セルの蓄積電荷量が前記所定の基準レベルを越えた場合に計時を行い、計時開始後、予め定められた所定の期間、前記擬似セルの蓄積電荷量が前記所定の基準レベルにまで減少しない場合に、タイムアウト通知を出力するステップと、
前記タイマーカウンタからのタイムアウト通知出力を受けて、前記擬似セルの蓄積電荷を放電するためのリセット信号を出力するステップと、
を含む、ことを特徴とするセルリークモニタ方法。
【請求項２６】
前記擬似セルの蓄積電荷が前記所定の基準レベルにまで減少したことが検出されたとき、前記タイマーカウンタへの計時用クロックの供給を停止するとともに、前記タイマーカウンタをリセットするステップを含む、ことを特徴とする請求項２５記載のセルリークモニタ方法。
【請求項２７】
前記タイマーカウンタが所定の期間を計時した時点で、電源オフを制御する信号を、メモリセルアレイ用の内部電源電圧を制御する電源電圧回路に出力するステップと、
前記電源電圧回路が前記内部電源電圧の制御を行い、前記内部電源電圧の復帰後に出力される信号に基づき、前記リフレッシュ信号の出力を制御するステップと、
を有する、ことを特徴とする請求項２５記載のセルリークモニタ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型の半導体記憶装置に関し、特にセルのリークモニタ回路及び方法に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ（ＤＲＡＭ）においては、メモリセル内の情報蓄積用キャパシタの電荷が徐々にリークするためにリフレッシュ動作が必要とされる。リフレッシュ動作は、通常、製造された多数のメモリの実力（キャパシタのリーク速度）を評価した上で、メモリセルの情報が失われないように余裕を持った周期を決定して行なうようにされている。しかしながら、余裕を持った周期でリフレッシュを行なうと、必要以上にリフレッシュサイクル数が多くなり、このメモリを用いたシステムのスループットが低下し、データ保持時における消費電力も大きくなる。そこで、メモリセルアレイを有する半導体メモリ内に、該メモリセルアレイのセルと同等のメモリセル（「擬似セル」という）を備え、リーク源のリーク電流による該擬似セルの蓄積電荷量の低下を電圧の低下としてセンスするセルリークモニタ回路を設け、メモリセルに最適なサイクルでリフレッシュを行うようにしたメモリが開発されている。セルリークモニタ回路として、リーク源に接合リークを利用したものが知られている（例えば特許文献１参照）。
【０００３】
上記特許文献１等に記載されている、セルリークモニタ回路の構成は、おおむね図３２に示したようなものとなる。図３２を参照すると、ＰＮ接合素子３００を備えた擬似セルリーク源３０１と、差動増幅器よりなり、擬似セルリーク源３０１のノードＳＮの電圧と基準電圧ＶＲＥＦとを差動入力して比較し、比較結果を出力する電圧比較器３０３と、電圧比較器３０３の出力ＡＯＵＴをインバータ３０７で反転した信号ＡＣＴＢを遅延させる遅延回路（偶数段のインバータ列からなる）３０６と、リフレッシュ制御回路（不図示）から出力される信号ＳＴＡＲＴと、遅延回路３０６から出力されるＡＣＴＢの遅延信号を入力とするＮＡＮＤ回路３０８と、ＮＡＮＤ回路３０８の出力に接続された２段のインバータ列とを備え、２段のインバータ列の出力は、信号ＣＬＲＢ（クリア信号ＣＬＲの相補信号）として、ソースが電圧ＶＣＥＬＬに接続されたｐチャネルＭＯＳＦＥＴ（電界効果トランジスタ、「ｐＭＯＳＦＥＴ」という）３１０のゲートに接続される。また信号ＣＬＲＢをインバータ３０７で反転した信号がＯＳＣ（「リフレッシュ信号」ともいう）として出力される。ｐＭＯＳＦＥＴ３１０のドレインは、ｎチャネルＭＯＳＦＥＴ（「ｎＭＯＳＦＥＴ」という）３１１のドレインに接続され、ｎＭＯＳＦＥＴ３１１のソースは電源ＶＳＳに接続されている。また信号ＳＴＡＲＴは、３段のインバータ列に入力されて反転出力され、信号ＲＥＳＥＴ（リセット）として、ｎＭＯＳＦＥＴ３１１のゲートに入力されている。信号ＳＴＡＲＴがロウ（ＬＯＷ）レベルのとき、信号ＲＥＳＥＴはハイ（ＨＩＧＨ）レベルとされ、ｎＭＯＳＦＥＴ３１１がオンし、ノードＳＮを放電しグランド電位とする。
【０００４】
ｐＭＯＳＦＥＴ３１０とｎＭＯＳＦＥＴ３１１のドレインの接続点ノードは、周期調整用容量３０４（寄生容量３０５の影響をうけない程度に大きい容量のＭＯＳキャパシタ）が付加され、ノードＳＮに接続されている。
【０００５】
リーク源３０１のキャパシタＣ３０５の蓄積ノードであるノードＳＮには、ＰＮ接合素子３００が複数並列に接続されている。リーク源のＰＮ接合素子３００のアノード（Ｐ側）は、メモリセルアレイの基板電位ＶＢＢとされ、カソード（Ｎ側）は、擬似セルのキャパシタＣ３０５の蓄積ノードＳＮに共通に接続されている。
【０００６】
図３３は、図３２の動作の一例を示す信号波形図である。信号ＳＴＡＲＴがロウレベルのとき、信号ＲＥＳＥＴがハイレベルとされ、リーク源３０１のノードＳＮの電圧はグランド電位にリセットされる。ノードＳＮの電圧が基準電圧ＶＲＥＦより低いため、電圧比較器３０３の出力ＡＯＵＴはロウレベルとなる。ロウレベルの信号ＡＯＵＴを反転するインバータ３０７の出力ＡＣＴＢ（ハイレベル）が、遅延回路３０６で遅延され、遅延回路３０６の出力と信号ＳＴＡＲＴのハイレベルを受けてＮＡＮＤ回路３０８の出力信号はロウレベルとなり、ｐＭＯＳＦＥＴ３１０のゲートにはロウレベルが伝達され（信号ＯＳＣはハイレベルとなる）、オン状態のｐＭＯＳＦＥＴ３１０を介してキャパシタＣ３０５を電圧ＶＣＥＬＬで充電する。この結果、電圧比較器３０３の出力ＡＯＵＴはハイレベルとなり、その反転信号ＡＣＴＢを遅延させた信号を受けるＮＡＮＤ回路３０７の出力はハイレベルとなり、信号ＯＳＣはハイレベルからロウレベルに立ち下がる。またｐＭＯＳＦＥＴ３１０がオフする。このため、キャパシタ３０５の蓄積ノードＳＮは、フローティング状態となり、電荷保持状態となる。この電荷は、ＰＮ接合素子３００のリーク電流によって放電される。そして、リーク電流により、キャパシタ３０５の蓄積電荷が減少し、ノードＳＮの電圧が基準電圧ＶＲＥＦにまで下がるたびに、パルス信号ＯＳＣが出力され、リフレッシュタイマーとして機能する。
【０００７】
なお、上記特許文献１のモニタ回路においては、接合リーク源をメモリサイズで構成し、１０ビット以上を並列に接続した構成が開示されており、周期調整は、電圧ＶＣＥＬＬ、基準電圧ＶＲＥＦ、接続するセル数、寄生させる容量等によって調整される。
【０００８】
またＭＯＳ抵抗リークを利用したものも知られている（例えば特許文献２参照）。この構成によれば、大きなリーク電流がとれることから、大面積が不要になる。
【０００９】
なお、後述されるポーズリフレッシュ特性については、例えば以下の特許文献２、３等が参照される。また、後述される電源オフモードについては、例えば以下の特許文献４等が参照される。
【００１０】
【特許文献１】
特開２００２−５６６７１号公報（第１４頁、第３２図）
【特許文献２】
特開平１０−２８９５７３号公報（第８頁、第１図）
【特許文献３】
特開２００２−１１０９４４号公報（第９頁、第１０図）
【特許文献４】
特開２００３−７７２７３号公報（第１図、第２図）
【００１１】
【発明が解決しようとする課題】
ところで、通常のＰＮ接合リーク（ＳＧＩ（基板分離領域）端モード）は、微小リークであることから、セルリークモニタのリーク源として、大面積が必要とされる。
【００１２】
また、ＰＮ接合リークは、バイアスによる温度依存性の変化量が乏しく、温特調整は困難である。
【００１３】
そして、ＤＲＡＭにおいて、落ちこぼれビット（ｔａｉｌ−ｂｉｔ）の出現確率は、０．０１％以下のため、ポーズリフレッシュ特性に合わせることも困難である。
【００１４】
さらに、ＰＮ接合のリークは、温度依存性が小さく、有効な温度補償が困難である。
【００１５】
また、リーク電流は、ゲート電圧の微小変化に依存するため、その調整は困難である。
【００１６】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その主たる目的は、温度補償、周期調整を容易化するセルリークモニタ回路及び方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明者は、上記課題を解決すべく鋭意研究した結果、微細化プロセスにともない、ＰＮ接合部での高電界、ＭＯＳの接合リーク・ゲート端モード（≒ＧＩＤＬ）が顕在化していることに着目し、ｐＭＯＳ接合リーク電流が、ゲート電圧により桁で変化するという知見に基づき、本発明を完成させるにいたった。
【００１８】
本発明は、ダイナミック型のメモリセルと同等の擬似セルの蓄積電荷量をモニタし、リーク源のリーク電流により前記擬似セルの蓄積電荷量が所定のレベルにまで減少したことを検出したときにリフレッシュ信号を出力する回路を備え、前記リーク源が、ＭＯＳＦＥＴの接合リーク・ゲート端モード（ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ））で構成され、前記ＭＯＳＦＥＴのゲート電圧を可変に設定する手段を備えている。前記リーク電流としてｐチャネルＭＯＳＦＥＴのＧＩＤＬが用いられ、前記ｐチャネルＭＯＳＦＥＴのゲートに供給する電圧として昇圧電圧を選択的に設定する回路を備えている。
【００１９】
さらに、本発明においては、好ましくは、前記ノードに付加されるキャパシタの容量値を可変に設定する回路を備えている。
【００２０】
【発明の実施の形態】
本発明の実施形態について説明する。まず、本発明の原理について説明し、つづいて各種実施例を説明する。本発明においては、接合リーク・ゲート端モード（≒ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ））により、擬似セルリーク源を構成している。
【００２１】
本実施形態において、周波数（周期）調整のため容量選択回路を備え、温度依存性調整のためリーク源電圧発生回路（昇圧回路）を備えている。
【００２２】
ｐＭＯＳＦＥＴのゲート電圧を制御することにより、周波数（周期）調整だけでなく、温度依存性制御を可能としている。
【００２３】
本実施形態において、リフレッシュ制御回路からの信号ＳＴＡＲＴにより、セルリークモニタ回路の発振回路は、リフレッシュ信号の動作・停止を行う構成とされる。
【００２４】
本実施形態において、周波数（周期）調整の容量選択、温度依存性調整のゲート電圧の選択は、イニシャルシーケンスで行う。
【００２５】
本実施形態において、選択回路は、カウンタ、デコーダで構成され、テストモードやレーザーフューズによる選択動作が可能とされている。
【００２６】
本実施例において、電源オフモード（セルフリフレッシュ中、メモリ動作しない期間、内部電源を停止し、データ保持電流低減）に対応し、内部電源の立ち上がりを確認してから、発振動作（リフレッシュ動作）を継続するという安全制御を具備している。
【００２７】
本実施形態において、リフレッシュ周期（リーク源流）を、桁で調整しながら、温度依存性も、調整が可能であり、実デバイスに適応したセルリークモニタを実現可能としている。さらに、周囲温度に対して、連続的な温度補償を可能とした理想的セルフリフレッシュタイマーを実現可能としている。
【００２８】
【実施例】
本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、リーク源のｐＭＯＳＦＥＴを有し、セルリークモニタの本体回路をなす発振回路（「本体回路」ともいう）１を備えている。本体回路１から出力される信号ＯＳＣの発振周波数は、リーク源（ｐＭＯＳＦＥＴのＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ））に依存する。
【００２９】
図１に示すように、本実施例においては、リーク源（ｐＭＯＳＦＥＴのＧＩＤＬ）を所望の特性とするため、本体回路１内のリーク源のｐＭＯＳＦＥＴのゲート電圧を選択的に設定するために選択回路として、カウンタ回路６と、デコーダ回路３及び３’と、デコーダ回路４’及び４”と、リーク源電圧発生回路（昇圧回路）２、２’とを備えている。
【００３０】
また、リーク源の発振周期を調整するキャパシタの容量値を選択する容量選択回路として、カウンタ５とデコーダ４を備えている。
【００３１】
カウンタ５は、３ビットカウンタであり、３ビットのヒューズ信号ＡＦＵＳＥ（０）〜ＡＦＵＳＥ（２）を入力し、リセット信号ＲＳＴをＣＬＲ端子に入力し、ＤＲＡＭのＴＦＲＥＱ端子に入力されるクロック信号を、クロック端子ＣＬＫに入力して計数する。なお、ヒューズ信号ＡＦＵＳＥについては後に説明される。
【００３２】
３ビット入力８出力デコーダ回路４は、３ビットカウンタ５のカウント値をデコードし、その出力端子Ｏ［１：７］は、本体回路（発振回路）１のＣＳＥＴ（０）〜ＣＳＥＴ（７）に接続されている。
【００３３】
カウンタ６は、１２ビットカウンタであり、制御信号として、１２ビットのヒューズ信号ＡＦＵＳＥ（３）〜ＡＦＵＳＥ（１４）を入力し、リセット信号ＲＳＴをＣＬＲ端子に入力し、ＴＥＡ端子に入力される信号をクロック端子ＣＬＫに入力して計数する。
【００３４】
３ビット入力７出力デコーダ３及び３’は、１２ビットカウンタ６のそれぞれの３ビット出力（０−１１ビット出力のうちの３−５ビットと９−１１ビット）を入力してデコードする。
【００３５】
３ビット入力８出力デコーダ４’、４”は、１２ビットカウンタ６のそれぞれの３ビット出力（０−１１ビット出力のうちの０−２ビットと６−８ビット）を入力してデコードする。
【００３６】
第１群の８つのリーク源電圧発生回路２のそれぞれは、入力端子ＩＮ［０：７］、入力端子ＳＥＴＢ、入力端子ＰＵＭＰＢと、１つの出力端子とを備え、３ビット入力７出力デコーダ３の７ビット出力Ｏ［１：７］に入力端子ＩＮ［０：７］が接続され、３ビット入力８出力デコーダ４’からのデコード結果を端子ＳＥＴＢに入力し、本体回路１からの昇圧制御信号ＰＵＭＰＢを端子ＰＵＭＰＢに入力し、出力端子から電圧を出力する。それぞれの出力信号であるＬＳＥＴ（０）−ＬＳＥＴ（７）は、本体回路１の入力端子ＬＳＥＴ（０）−ＬＳＥＴ（７）にそれぞれ接続される。
【００３７】
第２群の７つのリーク源電圧発生回路２’も同様にして、それぞれが、入力端子ＩＮ［０：７］、入力端子ＳＥＴＢ、入力端子ＰＵＭＰＢと、１つの出力端子を備え、３ビット入力７出力デコーダ３’の７ビット出力Ｏ［１：７］に入力端子ＩＮ［０：７］が接続され、３ビット入力８出力デコーダ４”からのデコード結果信号を端子ＳＥＴＢに入力し、本体１からの昇圧制御信号ＰＵＭＰＢを端子ＰＵＭＰＢに入力し、出力信号ＬＳＥＴ２（０）〜ＬＳＥＴ２（７）は、本体回路１の入力端子ＬＳＥＴ２（０）〜ＬＳＥＴ２（７）にそれぞれ接続される。
【００３８】
セルリークモニタの本体回路１には、スタート信号ＳＴＡＲＴ、クロック信号ＣＬＫ、電源ＶＳＳ、信号ＧＳＴＡＴＥ、容量値選択用の信号ＣＳＥＴ（０）〜ＣＳＥＴ（７）、第１系統のリーク源のｐＭＯＳＦＥＴのゲート電極に与える電圧信号ＬＳＥＴ（０）〜ＬＳＥＴ（７）、及び、第２系統のリーク源のｐＭＯＳＦＥＴのゲート電極に与える信号ＬＳＥＴ２（０）〜ＬＳＥＴ２（７）が入力され、ロウレベルでアクティブとされる昇圧制御信号ＰＵＭＰＢと、互いに相補のリフレッシュパルス信号ＯＳＣ及びＯＳＣＢ（ＯＳＣＢはＯＳＣの反転信号）が出力される。
【００３９】
次に、図１に示した本実施例の回路の動作について説明する。周期調整テストモードにより、所望の回数、信号ＴＦＲＥＱをパルス駆動する。信号ＴＦＲＥＱを受ける３ビットカウンタ５が当該パルスを計数してカウントアップし、カウンタ５の３ビット出力は、３ビットデコーダ４へ入力され、８ビット信号にデコードされる。８ビット信号ＣＳＥＴ（０）〜ＣＳＥＴ（７）は、リークモニタ本体回路１に入力され、リーク源ノード（ＳＮ）に付加される容量（周期調整用の容量）の容量値を選択する。すなわち、信号ＣＳＥＴ（０）〜ＣＳＥＴ（７）は、本体回路１内において、リークノード（ＳＮ）と８つの容量素子（図１６の１０４Ｂ）間にそれぞれ接続されている８個のスイッチ（図１６の１０４Ａ）の制御端子に接続され、信号ＣＳＥＴ（ｎ）（ｎ＝０〜７）がロウレベルのとき、対応するスイッチ（ｎ）がオンし対応する容量素子（ｎ）がリーク源ノード（ＳＮ）に付加され、リーク源ノード（図１９のＳＮ）の電圧変化を遅くする。すなわち、本体回路１の発振周波数を下げる（信号ＯＳＣの発振周期を長くする）。信号ＣＳＥＴ（ｎ）（ｎ＝０〜７）がハイレベルのとき、スイッチ（ｎ）がオフし、該スイッチに接続される容量素子（ｎ）はリークノード（ＳＮ）に接続されない。なお、セルリークモニタ本体回路１の構成は、後に図１９を参照して説明される。
【００４０】
リークノード（ＳＮ）に付加する容量値が決定すると、所望のＣＳＥＴ（０）〜ＣＳＥＴ（７）を得るための信号ＡＦＵＳＥ（０）〜ＡＦＵＳＥ（２）（３ビット信号）となるように、ヒューズＲＯＭ（図１では図示されない）が切断される。なお、ヒューズＲＯＭ出力信号ＡＦＵＳＥ（０）〜ＡＦＵＳＥ（２）は、３ビットカウンタ５の出力マスク信号として機能し、ＡＦＵＳＥ（ｎ）（ｎ＝０、１、２）がロウレベルのとき、カウンタ５の出力のｎビット目は、固定値（例えばハイレベル）とされる。これにより、ヒューズ切断後のパワーオンによるＤＲＡＭの起動後、信号ＣＳＥＴ（０）〜ＣＳＥＴ（７）について所望の値が、本体回路１に入力され、リークノード（ＳＮ）に付加される容量値の選択が行われる。
【００４１】
また、温度調整テストモードにおいて、所望の回数だけ、信号ＴＥＡをパルス駆動する。信号ＴＥＡを受ける１２ビットカウンタ６は、信号ＴＥＡのパルスを計数してカウントアップし、その１２ビット出力は、下位６ビット（０−５ビット）と上位６ビット（６−１１ビット）の２つの系統に分けられ、第１系統のデコーダ回路３、４’と、第２系統のデコーダ回路３’、４”に入力される。
【００４２】
第１系統の６ビット入力について説明する。１２ビットカウンタ６の下位３ビット（０−２）は、３ビットデコーダ４’に入力され、そのデコード結果である８ビット出力は、第１群の８つのリーク源電圧発生回路２に信号ＳＥＴＢとして入力され、それぞれの第１群のリーク源電圧発生回路２で発生した昇圧電圧を、本体回路１へ供給するか否かが決定される。ハイレベルの信号ＳＥＴＢが端子ＳＥＴＢに入力されるリーク源電圧発生回路２は非選択とされ、当該リーク源電圧発生回路２で発生した昇圧電圧は、本体回路１に供給されない。すなわち、当該リーク源電圧発生回路２の出力信号ＬＳＥＴ（ｎ）（ｎは０〜７）はロウレベル（グランド電位）とされる。このとき、本体回路１において、リーク源のｐＭＯＳＦＥＴのゲート電圧はロウレベルとなり、ＧＩＤＬは顕在化しない。そして、リーク電流は、ＴＡＴを主とする接合リーク電流となり、温度依存性は大きくなる（図２４参照）。
【００４３】
一方、信号ＳＥＴＢがロウレベルのとき、当該リーク源電圧発生回路２の出力端子に接続されるＬＳＥＴ（ｎ）（ｎは０〜７）には、昇圧電圧が出力され、該昇圧電圧は、セルリークモニタ本体回路１に供給され、本体回路１のリーク源（ｐＭＯＳＦＥＴ）１０１のゲート電圧とされ、ＧＩＤＬが顕在化する。この場合、リーク電流は、ＢＢＴ（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）とＴＡＴを合成した接合リーク電流となり、その温度依存性は小さくなる。ｐＭＯＳＦＥＴのゲート電圧（Ｖｇｓ）が高いほど、ＢＢＴが顕在化し、温度依存性（活性化エネルギー）は小さくなる。
【００４４】
次に、第２系統の６ビット入力について説明する。１２ビットカウンタ６の上位３ビット（９−１１ビット）は３ビットデコーダ３’へ入力され、３ビットデコーダ３’の７ビット出力は、第２群のリーク源電圧発生回路２’の出力電圧を決定する。
【００４５】
１２ビットカウンタ６の上位３ビットにつづく３ビット（６−８ビット）は、３ビットデコーダ４”に入力され、そのデコード出力は、第２群の８つのリーク源電圧発生回路２’に信号ＳＥＴＢとして入力され、それぞれの第２群のリーク源電圧発生回路２で発生した昇圧電圧を、本体回路１へ供給するか否かが決定される。ハイレベルの信号ＳＥＴＢが端子ＳＥＴＢに入力されるリーク源電圧発生回路２は非選択とされ、リーク源電圧発生回路２’で発生した昇圧電圧は、本体回路１に供給されない。当該リーク源電圧発生回路２’の出力信号ＬＳＥＴ２（ｎ）（ｎは０〜７）はロウレベルとされる。信号ＳＥＴＢがロウレベルのとき、当該リーク源電圧発生回路２’の出力端子の出力信号ＬＳＥＴ２（ｎ）（ｎは０〜７）には昇圧電圧が出力され、該昇圧電圧は、本体回路１に供給され、本体回路１のリーク源（ｐＭＯＳＦＥＴ）１０１’のゲート電圧となる。
【００４６】
リーク源電圧発生回路２、２’は、いずれも、７ビット入力信号（ＩＮ（１）〜ＩＮ（７））がすべてロウレベルの場合、最も高電圧（２×ＶＤＤ）とされ、入力（ＩＮ（１）〜ＩＮ（７））がすべてハイレベルの場合、昇圧は行われず、最も低い電圧（ＶＤＤ−Ｖｔｈ）とされる。
【００４７】
第１、第２群のリーク源電圧発生回路２、２’において、入力端子ＩＮ［１−７］に入力される、３ビットデコーダ３、３’の出力信号により、７種の昇圧電圧を設定可能としている。
【００４８】
そして、第１、第２群のリーク源電圧発生回路２、２’において、それぞれ、何個のリーク源（ｐＭＯＳＦＥＴ）に昇圧電圧を供給するか（１２ビットカウンタ６の１２ビット出力の０−２、６−８ビット）、昇圧電圧を何ボルトとするか（１２ビットカウンタ６の１２ビット出力の３−５、９−１１ビット）が決まったら、これらの信号を得るための制御信号ＡＦＵＳＥ（３）〜ＡＦＵＳＥ（８）を出力するヒューズＲＯＭ（図示されない）を切断する。
【００４９】
かかる構成の本実施例によれば、ヒューズを切断した後、ＤＲＡＭに電源が投入されて起動されると、所望の数のｐＭＯＳＦＥＴ（リーク源）のゲート電極に、所望の昇圧電圧が供給されることになる。
【００５０】
本実施例においては、リーク源電圧発生回路（２、２’）、リーク源を選択する回路（４’、４”）、リーク源（図１９の１０１、１０１’）を２系統備えたことにより、リーク源の特性（温度依存性）を、２つの温度依存性の合成とすることができる。
【００５１】
例えば第１系統のリーク源の温度依存性を低く設定しておき、第２系統のリーク源の温度依存性を高く設定した場合、低温領域では、温度依存性が小さなリーク源が顕在化し、高温領域では、温度依存性が大きなリーク源が顕在化することになる。そして、この特性は、実際のポーズリフレッシュ特性（図２１参照）そのものであり、有効である。
【００５２】
ＤＲＡＭのポーズリフレッシュ特性は、ビット個々の温度特性の集合でもあるため、低温領域では、温度依存性が小さいビットが顕在化し、高温領域では、温度依存性が大きなビットが顕在化する。
【００５３】
以下に、図１に示した回路の各要素の構成例及びその動作について説明しておく。
【００５４】
図２は、３ビットカウンタ５の構成を示す図である。正転出力と反転出力のうち、反転出力をデータ入力端子に帰還入力し分周回路を構成する３段のＤ型フリップフロップ５１１〜５１３を備え、各段のフリップフロップと、ヒューズ信号ＡＦＵＳＥ（０）〜ＡＦＵＳＥ（２）とをそれぞれ入力するＮＡＮＤ回路５２１〜５２３を備え、ＮＡＮＤ回路５２１〜５２３の出力をそれぞれＯＵＴ（０）〜ＯＵＴ（２）としている。
【００５５】
図３は、１２ビットカウンタ６の構成を示す図である。図２の３ビットカウンタと基本的に同様の構成とされている。１２段のＤ型フリップフロップ５１１〜５１１２で構成し、ＡＦＵＳＥ（３）〜ＡＦＵＳＥ（１４）とのＮＡＮＤ回路５２１〜５２１２での演算結果をＯＵＴ（０）〜ＯＵＴ（１２）としている。
【００５６】
図４は、図２のカウンタ回路の動作例を示す図である。信号ＣＬＫの立ち下がりカウントアップが行われ、クリアＣＬＲがハイレベルのときに、強制リセットが行われ、カウンタ出力はロウレベルとされる。
【００５７】
図５は、図２、図３に示したＤ型のフリップフロップ５１の構成の一例を示す図である。フリップフロップ５１は、クリア端子付のエッジトリガー型のフリップフロップよりなる。図６は、図５に示したフリップフロップの動作を示すタイミング図である。図６において、クリア信号ＣＬＫＲがハイレベルのとき、ＮＡＮＤ回路５０２は、インバータとして機能する。相補のクロック信号ＣＬＫ及びＣＬＫＢがハイレベル及びロウレベルのとき、ＣＭＯＳトランスファゲート５０１１、５０１４はオンし、ＣＭＯＳトランスファゲート５０１２、５０１３はオフし、スレーブ側のフリップフロップで記憶する値（インバータ５０１３の出力）が出力端子ＯＵＴに出力される。相補のクロック信号ＣＬＫ及びＣＬＫＢがロウレベル及びハイレベルのとき、ＣＭＯＳトランスファゲート５０１１、５０１４がオフ、ＣＭＯＳトランスファゲート５０１２、５０１３がオンし、マスタ側のフリップフロップ（５０２１、５０３１）は入力端子ＩＮと切り離され、クロックＣＬＫがロウレベルとなる直前の入力端子ＩＮの信号値を記憶保持し、インバータ５０３１の出力はＣＭＯＳトランスファゲート５０１３を介して、スレーブ側のフリップフロップを構成するＮＡＮＤ回路５０１２に入力され、インバータ５０３１の出力がＯＵＴから出力される。信号ＣＬＲＢがロウレベルのとき、フリップフロップ５１の出力はリセットされる。
【００５８】
図７（Ａ）は、図１の３入力８出力のデコーダ回路４の構成を示す図であり、図７（Ｂ）は、図７（Ａ）のデコーダ回路の真理値表である。
【００５９】
図８（Ａ）は、図１の３入力７出力のデコーダ回路３の構成を示す図であり、図８（Ｂ）は、図８（Ａ）のデコーダ回路の真理値表である。
【００６０】
図９は、図１のリーク源電圧発生回路（昇圧回路）２、２’の構成を示す図である。なお、リーク源電圧発生回路（昇圧回路）２、２’は同一構成とされている。図９を参照すると、リーク源電圧発生回路２は、選択信号ＳＥＴＢと昇圧制御信号ＰＵＭＰＢとを入力するＮＯＲ回路２６と、ＮＯＲ回路２６の出力を反転するインバータ２７と、それぞれが、ＩＮ（０）〜ＩＮ（７）のうちの一つとインバータ２７の出力とを入力とする７個のＮＯＲ回路２２１〜２２７と、それぞれのＮＯＲ回路の出力にソース及びドレインが接続され、ゲートが共通接続された昇圧容量（ＭＯＳキャパシタ）２１１〜２１７と、信号ＳＥＴＢをｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのゲートに入力するインバータ２４と、電源ＶＣＣにドレインが接続され、ソースがインバータ２４のｐＭＯＳＦＥＴのソースに接続され、ゲートに電源電圧ＶＣＣが供給されるｎＭＯＳＦＥＴ２３とを備え、ｎＭＯＳＦＥＴ２３のソースは、昇圧容量（ＭＯＳキャパシタ）２１１〜２１７の共通ゲートに接続されている。また、インバータ２４のｎＭＯＳＦＥＴと出力端子ＯＵＴ間に、ゲートに電源電圧ＶＣＣが印加されるｎＭＯＳＦＥＴ２５（ｎＭＯＳＦＥＴ２４の耐圧を緩和する）を備えている。
【００６１】
信号ＳＥＴＢがハイレベルのとき、インバータ２４の出力ＯＵＴはロウレベルとなり、昇圧電圧は出力されない。信号ＳＥＴＢがロウレベルであって、昇圧制御信号ＰＵＭＰＢがアクティブ（ロウレベル）のとき、ＮＯＲ回路２６の出力はハイレベルとなり、インバータ２７の出力はロウレベルとなる。この場合、すべてのＩＮ（１）〜ＩＮ（７）がロウレベルのとき、ＮＯＲ回路２２１〜２２７の出力はいずれもハイレベルとなり、昇圧容量（ＭＯＳキャパシタ）２１１〜２１７はブーストアップされ、出力ＯＵＴには、電源電圧ＶＣＣの２倍の電圧（ＶＣＣ−Ｖｔｈ；ＶｔｈはｎＭＯＳＦＥＴのしきい値電圧）が供給される。すべてのＩＮ（１）〜ＩＮ（７）がハイレベルレベルのとき、ＮＯＲ回路２２１〜２２７の出力はロウレベルとなり、昇圧容量（ＭＯＳキャパシタ）２１１〜２１７のブーストアップは行われず、出力ＯＵＴには電源電圧ＶＣＣ（ＶＣＣ−Ｖｔｈ；ＶｔｈはｎＭＯＳＦＥＴのしきい値電圧）が供給される。
【００６２】
図１１は、図９の回路の動作を説明するための信号波形図である。信号ＳＥＴＢがロウレベルで信号ＰＵＭＰＢがロウレベルのとき、ＩＮ（０）〜ＩＮ（７）の値に応じて、２ＶＣＣ−Ｖｔｈから、ＶＣＣ−Ｖｔｈの電圧が出力端子ＯＵＴから出力される（ＯＵＴの（ａ）〜（ｃ）参照）。信号ＰＵＭＰＢがハイレベルのとき、ＶＣＣ−Ｖｔｈの電圧が出力端子ＯＵＴから出力される。信号ＳＥＴＢがハイレベルのとき、ＯＵＴにはロウレベル（グランド電位）が出力される。
【００６３】
リーク源電圧発生回路（昇圧回路）２としては、図１０の構成としてもよい。図１０を参照すると、昇圧容量をなすＭＯＳキャパシタ２１１〜２１７のゲートが共通接続され、該共通接続線の一端がインバータ２４と、ｎＭＯＳＦＥＴ２３のソースの接続点に接続され、該共通接続線の他端は、ドレインが電源ＶＣＣに接続されたｎＭＯＳＦＥＴ２８のソースに接続され、ｎＭＯＳＦＥＴ２８のゲートは、ドレインとゲートが電源ＶＣＣに接続されているｎＭＯＳＦＥＴ２９のソースに接続されている。ＮＯＲ回路２６の出力と、ＮＯＲ回路２６の出力を、２段のインバータ２７で遅延させた信号とを入力するＮＯＲ回路２２８を備え、ＮＯＲ回路２２８の出力は、ＭＯＳ容量２１８を介して、ｎＭＯＳＦＥＴ２８のゲートに接続されている。信号ＳＥＴＢがロウレベルで、信号ＰＵＭＰＢがロウレベルの期間、ＮＯＲ回路２６はハイレベルを出力し、ＮＯＲ回路２２８は、信号ＰＵＭＰＢのロウレベル期間＋２段のインバータ２７の遅延時間分、ロウレベルとされ、昇圧容量２１８でのブーストアップは行われず、それ以外の期間は、昇圧容量（ＭＯＳキャパシタ）２１８でブーストアップが行われ、その電圧をゲートに受けるｎＭＯＳＦＥＴ２８により、ＭＯＳキャパシタ２１１〜２１７のゲートの共通接続線が昇圧される。なお、信号ＰＵＭＰＢのロウレベル期間では、入力信号ＩＮ（ｎ）（ｎ＝０〜７）がロウレベルの昇圧容量２１ｎでのブーストアップが行われる。
【００６４】
図１２は、ヒューズ信号ＡＦＵＳＥを出力する回路において、ヒューズＲＯＭの切断前の構成を示す図である。本実施例において、この回路は、好ましくは、セルリークモニタ回路とともに、メモリにオンチップで設けられる。
【００６５】
図１２に示すように、リセット信号ＲＳＴとパワーアップ信号ＰＵＰＢとを入力とするＮＯＲ回路１３１と、インバータ１３２１、１３２２と、インバータ１３２１の出力をゲートに受け、ソースが接地され、ドレインがヒューズ１３５の一端に接続されたｎＭＯＳＦＥＴ１３４と、インバータ１３２２の出力をゲートに受け、ソースが電源に接続され、ドレインがヒューズ１３５の他端に接続されたｐＭＯＳＦＥＴ１３３と、ｐＭＯＳＦＥＴ１３３のドレイン電圧を入力し、出力信号ＡＦＵＳＥを出力するフリップフロップ（互いの入力と出力同士が接続されたインバータ１３２３とインバータ１３２４）とを備えている。
【００６６】
図１２において、リセット信号ＲＳＴとパワーアップ信号ＰＵＰＢがともにロウレベルのとき、ＮＯＲ１３１の出力はハイレベル、インバータ１３２１、１３２２の出力はロウレベル、ハイレベルとなり、ｐＭＯＳＦＥＴ１３３、ｎＭＯＳＦＥＴ１３４はオフする。パワーアップ信号ＰＵＰＢ又はリセット信号ＲＳＴがハイレベルのとき、ＮＯＲ１３１の出力はロウレベル、インバータ１３２１、１３２２の出力はハイレベル、ロウレベルとなり、ｐＭＯＳＦＥＴ１３３とｎＭＯＳＦＥＴ１３４はともにオンし（ｐＭＯＳＦＥＴ１３３のドレイン電圧は、例えば、電源電圧ＶＣＣを、ｐＭＯＳＦＥＴ１３３のオン抵抗と、ヒューズ１３５抵抗及びｎＭＯＳＦＥＴ１３４のオン抵抗の和で分圧した電圧とされる）、この例では、フリップフロップの出力ＡＦＵＳＥはハイレベルとされる。
【００６７】
図１３は、ヒューズＲＯＭの切断後の構成を示す図である。図１３において、リセット信号ＲＳＴとパワーアップ信号ＰＵＰＢがともにロウレベルのとき、ＮＯＲ１３１の出力はハイレベル、インバータ１３２２の出力はハイレベルとなり、ｐＭＯＳＦＥＴ１３３はオフする。パワーアップ信号ＰＵＰＢ信号又はＲＳＴがハイレベルのとき、ＮＯＲ１３１の出力はロウレベル、インバータ１３２２の出力はロウレベルとなり、ｐＭＯＳＦＥＴ１３３はオンし、ｐＭＯＳＦＥＴ１３３のドレインノードは電源電圧ＶＣＣとなり、フリップフロップの出力ＡＦＵＳＥはロウレベルとされる。信号ＲＳＴがハイレベルのとき、ＮＯＲ回路１３１の出力はロウレベル、インバータ１３１２の出力はロウレベルであり、ｐＭＯＳＦＥＴ１３３はオンし、フリップフロップは信号ＡＦＵＳＥとしてロウレベルを出力する。
【００６８】
図１４は、図１２のパワーアップ信号ＰＵＰＢとＰＵＰを出力するパワーアップ検出回路の構成の一例を示す図である。図１４に示すパワーアップ検出回路は、電源オン時、電源電圧ＶＣＣが、所定電圧の上昇にしたとき、ＰＵＰＢとして、図１５に示すような信号波形を出力する。図１５は、電源（ＶＣＣ）投入時、内部リセット（ＲＳＴ）により状態確定する場合における、ＰＵＭＰＢとＡＦＵＳＥの信号波形を示す図である。図１５において、図１２の回路から出力される信号ＡＦＵＳＥは実線（ＡＦＵＳＥ（ａ））で、図１３の回路から出力される信号ＡＦＵＳＥは破線（ＡＦＵＳＥ（ｂ））で示されている。
【００６９】
図１４において、電源端子ＶＣＣとメモリアレイ基板電圧ＶＢＢ間には、２段縦積みとされ、ゲートとドレインが接続された（ダイオード接続された）ｐＭＯＳＦＥＴ１４１１、１４１２と、ゲートに低位側の電源電圧（グランド電位）ＶＳＳが共通に印加されているｐＭＯＳＦＥＴ１４１３及びｎＭＯＳＦＥＴ１４２１とが、直列形態に接続されている。ｐＭＯＳＦＥＴ１４１３及びｎＭＯＳＦＥＴ１４２１のドレインは共通接続されて、インバータ列１４３１〜１４３４のバッファ列に入力され、インバータ１４３４の出力から信号ＰＵＰが出力され、インバータ１４３３の出力から反転信号ＰＵＰＢが出力される。さらに、インバータ１４１１の出力とＶＳＳ間に接続されたｎＭＯＳＦＥＴ１４２２が設けられており、インバータ１４３２の出力は、ｎＭＯＳＦＥＴ１４２２のゲートに入力されている。
【００７０】
図１４及び図１５を参照すると、電源投入時、電源電圧ＶＣＣの０Ｖが上昇を開始した時点では、ｐＭＯＳＦＥＴ１４１１、１４１２はオフとされる。メモリアレイ基板電圧ＶＢＢは０から負電圧に下降し、ｎＭＯＳＦＥＴ１４２１のゲート・ソース間電圧が閾値電圧以上となると、ｎＭＯＳＦＥＴ１４２１がオンとなり、インバータ１４３１の入力電圧はロウレベルとされ、インバータ１４３１の出力がわずかに立ち上がり、信号ＰＵＭＰは一旦立ち上がりを開始する。電源電圧ＶＣＣがさらに上昇すると、ｐＭＯＳＦＥＴ１４１１、１４１２、１４１３がオンし、インバータ１４３１の入力電圧は、例えば電源電圧ＶＣＣを、ｐＭＯＳＦＥＴ１４１１、１４１２、１４１３のオン抵抗と、ｎＭＯＳＦＥＴ１４２１のオン抵抗で分圧した電圧とされ、例えば、インバータ１４３１の出力は立ち下がり、信号ＰＵＰＢも立ち下がる。
【００７１】
また図１２のヒューズＲＯＭにおいて、パワーアップ時の電源電圧ＶＣＣの上昇時にともない、信号ＡＦＵＳＥは、図１５の実線のような波形となる。信号ＲＳＴがロウレベルで、信号ＰＵＰＢの立ち上がり変化でＮＯＲ１３１の出力はロウレベルとなり、インバータ１３２１の出力はハイレベル、インバータ１３２２の出力はロウレベルとなり、インバータ１３２３の入力電圧は、電源電圧ＶＣＣを、例えばｐＭＯＳＦＥＴ１３３、ヒューズ１３５の抵抗及びｎＭＯＳＦＥＴ１３４のオン抵抗の和とで分圧した値とされ、パワーアップ信号ＰＵＰＢの立ち下がり変化で、ＮＯＲ１３１の出力はハイレベルとなり、インバータ１３２１の出力はロウレベル、インバータ１３２２の出力はハイレベルとなり、ｐＭＯＳＦＥＴ１３３、ｎＭＯＳＦＥＴ１３４はともにオフとされ、出力信号ＡＦＵＳＥは、インバータ１３２３の電源電圧ＶＣＣの上昇に追従して上昇する。その後、電源オフの後（ＶＣＣ＝０Ｖ）、電源がオンとされた場合、インバータ１３２３の出力信号ＡＦＵＳＥはロウレベルのままとされ、メモリ（ＳＤＲＡＭ）に入力されるモードレジスタ設定コマンド（ＭＲＳ）によってリセットパルス信号ＲＳＴが出力され、信号ＡＦＵＳＥはハイレベルに設定される（図１５の実線（ａ）参照）。
【００７２】
一方、図１３のヒューズＲＯＭにおいて、パワーアップ時の電源電圧ＶＣＣの上昇時にともない、信号ＡＦＵＳＥは、図１５の破線のような波形となる。信号ＲＳＴがロウレベルで、信号ＰＵＰＢの立ち上がり変化でＮＯＲ１３１の出力はロウレベルとなり、インバータ１３２１の出力はハイレベル、インバータ１３２２の出力はロウレベルとなり、ｐＭＯＳＦＥＴ１３３はオンし、インバータ１３２３の出力信号ＡＦＵＳＥは、ロウレベルを出力する。信号ＰＵＰＢの立ち下がり変化で、ＮＯＲ１３１の出力はハイレベルとなり、インバータ１３２１の出力はロウレベル、インバータ１３２２の出力はハイレベルとなり、ｐＭＯＳＦＥＴ１３３はオフとされ、信号ＡＦＵＳＥはロウレベルとされる。電源オフ（瞬停）後に電源がオンとされた場合、インバータ１３２３の出力信号ＡＦＵＳＥはハイレベルとなる。本実施例のメモリを構成するＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）へのモードレジスタ設定コマンド（ＭＲＳ）の入力によって、リセットパルス信号ＲＳＴが出力され、信号ＡＦＵＳＥはロウレベルに設定される（図１５の破線（ｂ）参照）。
【００７３】
図１６は、図１の本体回路１の構成の一例を示す図である。図１６を参照すると、ソースが共通接続され、ＣＳＥＴ（０）〜ＣＳＥＴ（７）をゲート入力とするｐＭＯＳＦＥＴ１０４Ａと、ｐＭＯＳＦＥＴ１０４ＡのドレインとＶＳＳ間に接続されるＭＯＳキャパシタは周期調整用容量１０４Ｂを構成している。
【００７４】
ＬＳＥＴ（０）〜ＬＳＥＴ（７）をゲートに入力し、ソース・ドレインが接続されて接地電位とされ、バックゲートが共通接続されたｐＭＯＳＦＥＴ素子１００は、リーク源１０１を構成し、ＬＳＥＴ２（０）〜ＬＳＥＴ２（７）をゲートに入力し、ソース・ドレインが接続されて接地電位とされ、バックゲートが共通接続されたｐＭＯＳＦＥＴ１００’は、リーク源１０１’を構成し、リーク源１０１、１０１’のｐＭＯＳＦＥＴ１００、１００’のバックゲートと、周期調整用のスイッチであるｐＭＯＳＦＥＴ１０４のソースは、ノードＳＮに共通接続されている。また１０５は、寄生容量、１０２はリーク電流である。
【００７５】
基準電圧発生回路１２４は、電源ＶＣＣとＶＳＳ間に２段縦積みに、ダイオード接続されたｐＭＯＳＦＥＴと、２段縦積みのｐＭＯＳＦＥＴの接続点ノードにゲートが接続されたｐＭＯＳキャパシタ及びｎＭＯＳキャパシタを備えている。
【００７６】
電圧比較器１０３は、ソースが共通接続されたｐＭＯＳＦＥＴ差動対と、差動対を駆動する定電流源と、差動対の能動負荷をなすｎＭＯＳＦＥＴカレントミラーからなる差動増幅器によって構成されており、ノードＳＮの電圧と、基準電圧発生回路１２４の出力ＶＣＣ／２（電源電圧ＶＣＣの１／２）とを差動入力して、比較結果をＡＯＵＴとして出力する。
【００７７】
電圧比較器１０３の出力ＡＯＵＴは、反転遅延回路１０６で反転され、インバータ１１１と、２つのインバータ１１４、１１５を介して、リフレッシュ信号ＯＳＣ（遅延回路６の出力ＡＣＴの反転信号）として出力される。さらに、遅延回路６の出力ＡＣＴと信号ＳＴＡＲＴとを入力するＮＡＮＤ回路１１２の出力の反転信号（遅延回路６の出力ＡＣＴの正転信号）がＯＳＣＢとして出力される。
【００７８】
ＮＡＮＤ回路１１２の出力信号と、信号ＧＳＴＡＴＥとのＡＮＤ演算結果（ＮＡＮＤ回路１１３とインバータ１１７）は、クリア信号ＣＬＲとともに、ＮＯＲ回路１１９に入力される。ＮＯＲ回路１１９の出力は、ソースが電源ＶＣＣに接続されたｐＭＯＳＦＥＴ１２２のゲートに入力され、ＮＯＲ回路１１９の出力信号をインバータ１１８で反転した信号が昇圧制御信号ＰＵＭＰＢとして、図１のリーク源電圧発生回路２及び２’に出力される。信号ＳＥＴと信号ＳＴＡＲＴのＡＮＤ演算結果（ＮＡＮＤ１２０とインバータ１２１）は、ソースが接地されたｎＭＯＳＦＥＴ１２３のゲートに入力され、ｐＭＯＳＦＥＴ１２２とｎＭＯＳＦＥＴ１２３のドレインの接続点がノードＳＮに接続されている。
【００７９】
次に、図１６に示したセルリークモニタ本体回路１の回路動作について説明する。信号ＳＴＲＡＴがハイレベルのとき、ノードＳＮの電圧が基準電圧ＶＲＥＦよりも低い場合、電圧比較器１０３は、出力信号ＡＯＵＴとして、ハイレベルを出力し、反転遅延回路１０６の出力ＡＣＴはロウレベルとなり、インバータ１１１、１１４、１１５を介して信号ＯＳＣはハイレベルに遷移する。またロウレベルの信号ＡＣＴと、ハイレベルの信号ＳＴＡＲＴを入力するＮＡＮＤ回路１１２はハイレベルを出力し、信号ＯＳＣＢはロウレベルとなる。
【００８０】
ＮＡＮＤ回路１１２のハイレベル出力とロウレベルの信号ＧＳＴＡＴＥを入力するＮＡＮＤ回路１１３はハイレベルを出力し、インバータ１１７の出力はロウレベルとされ、信号ＣＬＲがロウレベルのとき、ＮＯＲ回路１１９の出力はハイレベルとなり、ｐＭＯＳＦＥＴ１２２がオンし、ノードＳＮを電圧（ＶＣＥＬＬ）で充電する。このため、ノードＳＮの電圧が基準電圧ＶＲＥＦよりも高くなり、電圧比較器１０３は出力信号ＡＯＵＴとしてロウレベルを出力し、反転遅延回路１０６の出力ＡＣＴはハイレベルとなり、インバータ１１１、１１４、１１５を介して信号ＯＳＣはハイレベルからロウレベルに遷移する（すなわち、ワンショットパルスＯＳＣが出力される）。また信号ＯＳＣＢは、ロウレベルからハイレベルとなる。
【００８１】
ＮＡＮＤ回路１１２のロウレベル出力と、信号ＧＳＴＡＴＥを入力するＮＡＮＤ回路１１３はハイレベルを出力し、インバータ１１７の出力はロウレベルとされ、信号ＣＬＲがロウレベルのとき（信号ＣＬＲは非活性状態）、ＮＯＲ回路１１９の出力はハイレベルとなり、ｐＭＯＳＦＥＴ１２２がオフし、ノードＳＮをフローティング状態とする。ｐＭＯＳＦＥＴ１２２がオフのとき（ノードＳＮがフローティング状態のとき）、昇圧制御信号ＰＵＭＰＢはロウレベルとされる。
【００８２】
そして、リーク源１０１のリーク電流によりノードＳＮの電荷蓄積量が減少し、ノードＳＮの電圧が基準電圧ＶＲＥＦにまで下がったとき、再び、信号ＯＳＣがハイレベルとされ、ｐＭＯＳＦＥＴ１２２によりノードＳＮが充電される。信号ＣＬＲがハイレベルにとき、ノードＳＮが充電される。
【００８３】
また、信号ＳＴＡＲＴ及び信号ＳＥＴがハイレベルにとき、ｎＭＯＳＦＥＴ１２３がオンして、ノードＳＮは放電される。
【００８４】
次に、図１のリーク源１０１のｐＭＯＳＦＥＴのＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）について説明する。図１７を参照すると、１７１はゲート、１７２は拡散層、１７３は基板分離領域（ＳＧＩ）、１７４は基板、１７５は空乏層、Ａは、接合リークゲート端成分、Ｂは、接合リークＳＧＩ（基板分離領域）端成分、Ｃは接合リーク面成分である。ＧＩＤＬ成分は、ゲート電位の影響をうけるゲート表層のエッジ（図１７のＡ）に流れるリーク電流と考えられる。一方、通常支配的なのは、欠陥密度の高い界面、図１７のＣを流れるリーク電流と考えられる。
【００８５】
図１８は、電源投入時、及び、電源オフモードにおける、信号ＧＳＴＡＴＥとＰＯＦＦ、各種内部電源電圧波形の推移を示す図である。ＶＣＣは電源電圧、ＶＰＰは高電圧（ワード線昇厚電圧）、ＶＢＢはメモリセルアレイ領域の基板電位、ＶＤＬはビット線の電位（メモリセルの書き込み電圧）、ＶＢＲＬはビット線プリチャージ電位でありＶＤＬ／２、ＶＰＬＴはプレート電位であり、ＶＤＬ／２である。信号ＰＯＦＦがハイレベルとされる電源オフモードにおいて（電源ＶＣＣの電圧は保たれている）、高電圧ＶＰＰはＶＣＣ−ｔｈに下がり、ＶＤＬ、ＶＰＬＴ、ＶＢＬＲ、ＶＢＢは０Ｖとされ、内部電源電圧の変化に基づき、信号ＧＳＴＡＴＥはロウレベルとされる（ＩＰＯＦＦ）。内部電源電圧の復帰により信号ＧＳＴＡＴＥはハイレベルとされる（ＩＰＯＮ）。電源オフモードについては後に説明される。
【００８６】
図１９は、図１６のセルリークモニタ本体回路１の発振動作（リフレッシュ信号ＯＳＣのパルス出力動作）を示す信号波形である。ノードＳＮの電位低下を、電圧比較器１０３で検知しＡＣＴがロウレベルとなると、信号ＯＳＣがハイレベルとなり、ノードＳＮを充電し、信号ＯＳＣがロウレベルに立ち下がる（ＳＮの立ち上がりのタイミングから遅延されて出力される）という処理が繰り返され、パルス信号ＯＳＣは周期的に出力される（周期Ｔ）。昇圧制御信号ＰＵＭＰＢがアクティブ期間（ロウレベル）のとき、リーク源電圧発生回路２、２’からの電圧（昇電圧２ＶＣＣ−Ｖｔｈ、昇電圧１．５ＶＣＣ−Ｖｔｈ）ＬＳＥＴ（０）〜ＬＳＥＴ（７）、ＬＳＥＴ２（０）〜ＬＳＥＴ２（７）が出力される。昇圧制御信号ＰＵＭＰＢのハイレベルへの立ち上がりをうけて、リーク源電圧発生回路２、２’は、ＬＳＥＴ（０）〜ＬＳＥＴ（７）、ＬＳＥＴ２（０）〜ＬＳＥＴ２（７）をグランド電位とされる。ＧＳＴＡＴＥのハイレベル期間、セルフリフレッシュによりメモリセルの再書き込みが行われる。
【００８７】
図２０は、図１６のセルリークモニタ本体回路１の発振動作の別の動作例を説明するための図である。リフレッシュパルス信号ＯＳＣの周期が長すぎた場合（電圧比較器１０３の出力ＡＣＴがハイレベルとされ、ＯＳＣのパルス信号が出力されない場合）、クリア信号ＣＬＲをハイレベルとし、ｎＭＯＳＦＥＴ１２３をオンとして、ノードＳＮを充電する。
【００８８】
図２１は、ポーズリフレッシュ特性の温度依存性を示す図である。図２１において、横軸はポーズ時間（ＰＡＵＳＥ−ＴＩＭＥ）、縦軸は正規化した累積フェイルビット数（データ保持不良を示したビット数／被試験全ビット数）を表している。図２１に示すように、ノーマルビット（Ｎｏｒｍａｌ−ｂｉｔ）と呼ばれ主要な分布と、落ちこぼれビット（ｔａｉｌ−ｂｉｔ）と呼ばれるマイナー分布が存在する。１／２５６Ｍは、メモリ容量２５６ＭビットのＤＲＡＭの場合、１／２５６Ｍのワーストの１ビットを意味し、１−（１／２５６Ｍ）はベストの１ビットを意味する。
【００８９】
図２１からもわかるとおり、ポーズリフレッシュ特性には大きな温度依存性があり、低温になると桁で実力は向上する。温度依存性（活性化エネルギー）が、落ちこぼれビット（ｔａｉｌ−ｂｉｔ）とノーマルビット（ｎｏｒｍａｌ−ｂｉｔ）とでは２倍ほど違うため、低温になるほどその実力差は広がる。つまり、セルフリフレッシュ時のリフレッシュ周期を温度特性に適合させるために、図１に示した前記実施例が適用される。
【００９０】
図２２は、累積ビットエラーと活性化エネルギーの関係を示す図である。矩形領域１は通常リフレッシュ、矩形領域２はスーパーセルフリフレッシュの対応している。
【００９１】
図２３は、リーク電流のゲート電圧Ｖｇｓ依存性を表したグラフである。Ｖｇｓが高電圧となると、接合リーク電流Ｉｓｕｂは増大する。
【００９２】
図２４は、リーク電流・温特（活性化エネルギー）のゲート電圧依存のグラフである。ゲート端モード（Ａ）が支配的であり、その電流はゲート電位を上げることにより桁で増加する。活性化エネルギーはリニアに低下し、０．１ｅＶ程度まで低下する（ゲート端の強電界によりＢＢＴ（バンド間トンネル）電流が現れている）。このリーク特性により、リフレッシュ周期（リーク電流の逆数）と温度依存性を自在に設定することが可能となる。
【００９３】
次に、本発明の第２の実施例について説明する。図２５は、本発明の第２の実施例の構成を示す図である。本実施例において、セルモニタ回路は、固定周期以上は、リフレッシュパルスの周期が長くならないための制御を行っている。固定周期の制御は、発振回路２０７とカウンタ回路２０８からなるタイマーで行っている。
【００９４】
図２５を参照すると、本実施例は、リーク源として、ＰＮ接合素子を用いたセルリークモニタ回路（図３２参照）に、電圧比較器２０３の出力ＡＯＵＴがハイベルのときに、所定の周波数で発振する発振回路２０７と、発振回路２０７の発振出力をクロックとして入力し計数するカウンタであって、予め定められたカウント数計数したときＣＯＵＴを出力するカウンタ２０８とを備えている。スタート信号ＳＴＡＲＴがハイレベルで、カウンタ２０８の出力ＣＯＵＴがロウレベルのとき、信号ＲＥＳＥＴはロウレベルとされている。一方、カウンタ２０８が、発振回路２０７の発振出力信号を計数し、その出力ＣＯＵＴをハイレベルとすると、ｎＭＯＳＦＥＴ２１３がオンし、ノードＳＮの電荷を放電させる。これにより、電圧比較器２０３の出力ＡＯＵＴがロウレベルとなり、ＡＣＴＢはハイレベルとなり、遅延回路２０６で遅延され、信号ＯＳＣをハイレベルとする。そして、信号ＡＣＴはロウレベルとなり、発振回路２０７は発振を停止する。また信号ＣＬＲＢがロウレベルとなり、ｐＭＯＳＦＥＴ２１２がオンし、ノードＳＮを充電し、電圧比較器２０３の出力ＡＯＵＴがハイレベルとなり、ＯＳＣはロウレベルに立ち下がる。
【００９５】
図２６は、本発明の第３の実施例の構成を示す図である。図２６を参照すると、図２５の構成に、内部電源回路２０９が追加されており、内部電源回路２０９は、カウンタ２０８からの信号ＰＯＦＦ（電源オフモード制御信号）を受け、メモリセルアレイ等の電源電圧である、高電圧ＶＰＰ、ビット線電位ＶＤＬ、ビット線プリチャージ電位ＶＢＬＲ、プレート電位ＶＰＬＴ、基板電位ＶＢＢの各種内部電源電圧の制御（電源オフモード制御）を行い（このとき、電源電圧ＶＣＣは例えば２．５Ｖのままとされる）、内部電源電圧の復帰確認後、信号ＧＳＴＡＴＥを出力する制御を行う（図１８参照）。内部電源回路２０９からの信号ＧＳＴＡＴＥと、ＡＣＴＢの遅延信号（遅延回路２０６の出力）のＡＮＤ演算結果（（ＮＡＮ回路２１０とインバータ２１１での演算出力）と、リフレッシュ制御回路（不図示）からの信号ＳＴＡＲＴとを入力とするＮＡＮＤ回路２１０、２段のインバータ２１１を介して信号ＣＬＲＢとしてｐＭＯＳＦＥＴ２１２のゲートに入力され、その反転信号がＯＳＣとして出力される。これ以外の構成、すなわち、発振回路２０７とカウンタ２０８によりタイムアウト制御等は、図２５に示した前記第２の実施例と同様とされる。
【００９６】
図２７は、図２５及び図２６の発振回路２０７の構成を示す図である。この発振回路２０７（「ＲＣ遅延発振回路」ともいう）は、信号ＡＣＴがロウレベルのときに発振が停止され、信号ＡＣＴがハイレベルのとき、活性されるリングオシレータとして構成され、付加されるＭＯＳキャパシタの容量値、バイアス電圧ＶＰとＶＮの電圧値に応じて、発振周波数が規定され、信号ＡＣＴがハイレベルのとき、実質的にインバータ５段構成のリングオシレータが発振動作し、信号ＡＣＴがロウレベルのとき発振は停止する。
【００９７】
図２７を参照すると、ＣＭＯＳインバータ（ＰＮ１、Ｎ１１）と電源ＶＣＣ及びグランド間に、バイアス電圧ＶＰ、ＶＮをそれぞれゲートに入力する電流源トランジスタ（Ｐ１２、Ｎ１２）を備え、インバータの出力ノードにＭＯＳキャパシタ（Ｐ１３、Ｎ１３）を備えた構成が、１段目から３段目のインバータのそれぞれを構成している。４段目のインバータ（Ｐ４１、Ｎ４１）と電源ＶＣＣ間には、バイアス電圧ＶＰをゲートに入力する電流源トランジスタ（Ｐ４２）を備え、４段目のインバータ（Ｐ５１、Ｎ５１）とグランド（ＶＳＳ）間には、バイアス電圧ＶＮをゲートに入力する電流源トランジスタ（Ｎ５２）を備えている。そして３段目のインバータ（Ｐ３１、Ｎ３１）の出力端は、４段目のインバータ（Ｐ４１、Ｎ４１）の入力端と、４段目のインバータ（Ｐ５４、Ｎ５３）の入力端に共通に接続され、４段目のインバータの２つの出力端は、５段目のＣＭＯＳインバータ（ドライバ回路）（Ｐ８１、Ｎ８１）の入力端に接続され、５段目のＣＭＯＳインバータ（Ｐ８１、Ｎ８１）の出力端は、１段目のインバータ（Ｐ１１、Ｎ１１）の入力端に接続されている。３段目のインバータ（Ｐ３１、Ｎ３１）の出力端と電源ＶＣＣ間には、信号ＡＣＴをゲートに入力するｐＭＯＳＦＥＴ９１が挿入され、５段目のインバータ（Ｐ８１、Ｎ８１）の出力端と電源ＶＣＣ間には、信号ＡＣＴをゲートに入力するｐＭＯＳＦＥＴ９２が挿入されている。信号ＡＣＴがロウレベルのときに、ｐＭＯＳＦＥＴ９１、９２がオンし、４段目のインバータ（Ｐ４１とＮ４１、Ｐ５１とＮ５１）の入力をハイレベルとし、出力ＯＳＣ２をハイレベル固定とし、発振が停止される。このリング型のオシレータにおいて、バイアス電圧ＶＰとＶＮの値を可変させることで、出力信号ＯＳＣ２の発振周期が可変に設定される。なお、発振停止時、出力信号ＯＳＣ２をロウレベルとしてもよいことは勿論である。
【００９８】
図２８は、図２７のバイアス電圧ＶＰ、ＶＮを発生させるバイアス電圧発生回路の構成を示す図である。図２８に示すように、直列抵抗回路の各抵抗を短絡させるスイッチＱ１０〜Ｑ１７、Ｑ２０〜Ｑ２７を設け、トリミング信号ＴＲＭ１（０〜７）、ＴＲＭ２（０〜７）により、スイッチ制御が行われる。上記トリミング信号ＴＲＭ１（０〜７）、ＴＲＭ２（０〜７）は、特に制限されないが、レーザー光線等を用いたヒューズの切断により形成される。
【００９９】
図２９は、図２５の構成の動作を示す信号波形図である。リフレッシュパルスＯＳＣは周期Ｔ（ただし、Ｔは、発振回路２０７とカウンタ２０８で規定される固定周期よりも短い周期）で周期的に出力されている。
【０１００】
図３０は、図２５の構成の動作を示す信号波形図である。ノードＳＮの電圧がＶＲＥＦ以上のとき、電圧比較器２０３の出力ＡＯＵＴはハイレベルとされ、信号ＡＣＴがハイレベルとされ、カウンタ２０８が発振回路２０７の発振出力ＯＳＣ２を計数する。カウンタ２０８がＯＳＣ２をｎ回計数して、その１５ビットがハイレベルとなったとき（時間ｎＴ２を計時したとき）、カウンタ２０８の出力ＣＯＵＴがハイレベルとなり、リセット信号ＲＥＳＥＴがハイレベルとなってｎＭＯＳＦＥＴがオンし、ノードＳＮは放電されグランド電位とされる。ノードＳＮがＶＲＥＦ以下となり、電圧比較器２０３の出力ＡＯＵＴがロウレベルとなると、信号ＡＣＴはロウレベルとされ、発振回路２０７は発振を停止する。またＣＣＬＲはハイレベルとされカウンタ２０８がリセットされる。信号ＯＳＣは、遅延回路２０６の遅延時間をへて、ハイレベルとなり、ｐＭＯＳＦＥＴ２１２がオンし、ノードＳＮの充電が行われ、電圧比較器２０３の出力ＡＯＵＴがハイレベルとなり、信号ＯＳＣはロウレベルに立ち下がる。以上の処理が繰り返され、リフレッシュパルスＯＳＣは周期Ｔで出力される。
【０１０１】
図３１は、図２６の動作の一例を示す図である。カウンタ２０８が発振回路２０７の発振出力を計数し、信号ＰＯＦＦをハイレベルとすると、電源制御回路２０９は、ＶＰＰ、ＶＤＬ、ＶＰＬＴ、ＶＢＬＲ、ＶＢＢの電圧を制御し、信号ＧＳＴＡＴＥをロウレベルとする。
【０１０２】
ノードＳＮの電圧がＶＲＥＦ以上のとき、電圧比較器２０３の出力ＡＯＵＴはハイレベルとされ、信号ＡＣＴがハイレベルとされ、カウンタ２０８が発振回路２０７の発振出力ＯＳＣ２を計数する。カウンタ２０８がＯＳＣ２を所定回計数して、その１３ビットがハイレベルとなったとき、カウンタ２０８の出力ＰＯＦＦがハイレベルとなり、電源制御回路２０９は電源電圧を制御し（図１８参照）、信号ＧＳＴＡＴＥをロウレベルとする。
【０１０３】
以下に、信号ＰＯＦＦ、ＧＳＴＡＴＥについて概説しておく。これらの制御信号は、内部電源オフモードで発生される信号であり、信号ＰＯＦＦは、ＤＲＡＭのリフレッシュ制御回路から内部電源停止命令として内部電源回路に出力され、ハイレベルで内部電源停止、ロウレベルで、内部電源起動命令を表している。また、信号ＧＳＴＡＴＥは、内部電源回路の状態をモニタし、その状態を各種制御回路へフィードバックさせる制御信号であり、ハイレベルのとき、内部電源すべてが正常に立ち上がっていることを表し、ロウレベルのとき、立ち上がっていない状態を表している。電源オフモードは、信号ＰＯＦＦ、ＧＳＴＡＴＥにより、内部電源を停止するスタンバイ状態の一種である。電源オフモードについては上記特許文献４等が参照される。電源オフモードの制御動作は以下のようなものとされる。
【０１０４】
（ａ）セルフリフレッシュモードにエントリする。
【０１０５】
（ｂ）全ビットリフレッシュする（図３１のＳｅｌｆ−Ｒｅｆｒｅｓｈ）。セルリークモニタ回路では、リーク源ノードＳＮが充電され、信号ＡＣＴがハイレベルとされ、発振回路２０７が発振信号ＯＳＣ２を出力する。
【０１０６】
（ｃ）電源オフモードにエントリする。
【０１０７】
（ｄ）ノードＳＮの電位がリークによりＶＲＥＦより低下したとき、セルリークモニタがＯＳＣによりリフレッシュを通知する。
【０１０８】
（ｅ）信号ＰＯＦＦをハイレベルとし、内部電源等が停止され、その後、信号ＧＳＴＡＴＥがハイレベルに遷移する（内部電源復帰を確認）。
【０１０９】
（ｆ）（ｂ）〜（ｅ）を繰り返す。
【０１１０】
（ｇ）セルフリフレッシュ復帰コマンドを投入すると、上記サイクルから抜け、通常状態へ復帰する。
【０１１１】
なお、発振回路２０７の出力ＯＳＣ２を分散リフレッシュの周期としても利用するようにしてもよい。
【０１１２】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の原理の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１３】
【発明の効果】
以上説明したように、本発明によれば、接合リーク・ゲート端モードは、ゲート電圧により、温度依存性、リーク電流を桁で調整することができるため、実デバイスに対応した最適のセルリークモニタを実現可能としている。
【０１１４】
また本発明によれば、電源オフモードに対応し、内部電源の立ち上がりを確認してから、発振動作（リフレッシュ動作）を継続することで、安全性、信頼性を向上している。
【０１１５】
また本発明によれば、タイマーカウンタを備え、リフレッシュパルスが固定周期を超えて出力されない場合、リーク源ノードをリセットし、リフレッシュパルスを出力する構成としたことにより、メモリセルアレイのリフレッシュの抜けの発生を回避し、信頼性を保障している。
【０１１６】
さらに、本発明によれば、タイマーカウンタを備え、タイマーカウンタで所定時間計時後、電源オフモードに入り、データ保持電流の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例のセルリークモニタの全体の回路構成を示す図である。
【図２】図１の３ビットカウンタ回路の構成の一例を示す図である。
【図３】図１の１２ビットカウンタ回路の構成の一例を示す図である。
【図４】カウンタ回路の動作の例を示す図である。
【図５】図２、図３のカウンタのフリップフロップの構成の一例を示す図である。
【図６】図５のフリップフロップの動作の一例を示す図である。
【図７】図１の８出力デコーダ回路の構成の一例を示す図である。
【図８】図１の７出力デコーダ回路の構成の一例を示す図である。
【図９】図１のリーク源ゲート電位発生回路の一例の構成を示す図である。
【図１０】図１のリーク源ゲート電位発生回路の別の構成例を示す図である。
【図１１】図９の回路の動作波形の一例を示す図である。
【図１２】フューズＲＯＭ回路（切断前）の構成の一例を示す図である。
【図１３】フューズＲＯＭ回路（切断後）の構成を示す図である。
【図１４】図１２、図１３の信号ＰＵＰＢを生成するＰＵＰ回路の構成の一例を示す図である。
【図１５】フューズＲＯＭ回路の動作波形（電源投入時、あるいは内部リセットにより状態確定）の一例を示す図である。
【図１６】図１のセルリークモニタ本体回路の構成の一例を示す図である。
【図１７】リーク源（ｐＭＯＳＦＥＴ）の断面を模式的に示す図である。
【図１８】内部電源の動作波形（電源投入、電源オフモード）を示す図である。
【図１９】図１のセルリークモニタの発振動作波形の一例を示す図である。
【図２０】図１のセルリークモニタの発振動作波形の他の例を示す図である。
【図２１】ポーズリフレッシュ特性の温度依存性を示す図である。
【図２２】ビットエラー率ＢＥＲと活性化エネルギーの相関を示すグラフである。
【図２３】図１７のリーク電流のゲート電圧依存を示す図である。
【図２４】図１７のリーク電流・温特のゲート電圧依存を示す図である。
【図２５】本発明の第２の実施例のセルリークモニタ回路の構成例を示す図である。
【図２６】本発明の第３の実施例のセルリークモニタ回路の構成例を示す図である。
【図２７】図２５、図２６の発振回路の構成の一例を示す図である。
【図２８】図２７の発振回路のバイアス電位を発生する回路の構成の一例を示す図である。
【図２９】図２５のセルリークモニタ回路の動作波形の一例を示す図である。
【図３０】図２５のセルリークモニタ回路の動作波形の第２の例を示す図である。
【図３１】図２６のセルリークモニタ回路の動作波形の一例を示す図である。
【図３２】セルリークモニタ回路の基本構成を説明するための図である。
【図３３】図３２のセルリークモニタの基本動作波形の一例を示す図である。
【符号の説明】
１  リークモニタ本体回路
２  リーク源電圧発生回路
３  ３ビット入力７出力デコーダ
４  ３ビット入力８出力デコーダ
５  ３ビットカウンタ
６  １２ビットカウンタ
２１  ＭＯＳキャパシタ
２２、２６  ＮＯＲ
２３、２５、２８、２９  ｎＭＯＳＦＥＴ
２４  インバータ
２７  インバータ
５１  フリップフロップ
５２  ＮＡＮＤ
５３  インバータ
７１  ３入力ＮＯＲ
７２  ２入力ＮＯＲ
７３  インバータ
７４  ２入力ＮＡＮＤ
７５  ３入力ＮＡＮＤ
１００  ｐＭＯＳＦＥＴ
１０１  リーク源
１０３  電圧比較器
１０４  容量
１０５  寄生容量
１０６  反転遅延回路
１１１  ＣＭＯＳインバータ
１１４、１１５、１１６、１１７、１２１、１１８  インバータ
１１２、１１３、１２０  ＮＡＮＤ
１１９  ＮＯＲ
１２０  ＮＡＮＤ
１２１  インバータ
１２２  ｐＭＯＳＦＥＴ
１２３  ｎＭＯＳＦＥＴ
１２４  基準電圧発生回路
１３１  ＮＯＲ
１３２  インバータ
１３３  ｐＭＯＳＦＥＴ
１３４  ｎＭＯＳＦＥＴ
１３５  ヒューズ
１４１  ｐＭＯＳＦＥＴ
１４２  ｎＭＯＳＦＥＴ
１４３  インバータ
１７１  ゲート電極
１７２  拡散領域（Ｐ＋）
１７３  基板分離領域（ＳＧＩ）
１７４  基板（ｎ−）
１７５  空乏層
２００  ｐＭＯＳＦＥＴ
２０１  リーク源
２０２  リーク電流
２０３  電圧比較器
２０４  周期調整用容量
２０５  寄生容量
２０６  遅延回路
２０７  発振回路
２０８  カウンタ
２０９  内部電源電圧回路
２１０  ＮＡＮＤ
２１１  インバータ
２１２  ｐＭＯＳＦＥＴ
２１３  ｎＭＯＳＦＥＴ
３０１  リーク源
３０２  リーク電流
３０３  電圧比較器
３０４  周期調整用容量
３０５  寄生容量
３０６  遅延回路
３０７  インバータ
３０８  ＮＡＮＤ
３１０  ｐＭＯＳＦＥＴ
３１１  ｎＭＯＳＦＥＴ
５０１  ＣＭＯＳトランスファゲート
５０２  ＮＡＮＤ
５０３  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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