(57)【要約】【課題】制御ループの安定化と応答性とを両立した電源装置を提供する。【解決手段】本発明の電源装置は、パワー系ＬＣ平滑フィルタとは別に設けたフィルタと誤差増幅器内部の差動増幅器をつないで出力電圧信号誤差増幅器に帰還する。また、本発明の電源装置は、パワー系ＬＣ平滑フィルタの出力を上下限検出を有する制御回路に加えて、定常状態の上側／下側半導体スイッチング素子であるパワーＭＯＳＦＥＴのデューティ制御とは別に、過渡負荷変動時にはデューティを強制的に０％、または１００％にする。【選択図】　図１
2004080985.tif 000002
【特許請求の範囲】
【請求項１】
電力半導体スイッチング素子と、該電力半導体スイッチング素子の駆動手段と、該駆動手段に駆動信号を供給するパルス幅変調発振器と、該発振器に誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源装置において、
出力電力を通すパワー系出力フィルタと、該パワー系出力フィルタとは別に設けたフィルタとを備え、該別に設けたフィルタの出力と前記誤差増幅器内部の差動増幅器を直結して前記誤差増幅器に出力信号を帰還することを特徴とする電源装置。
【請求項２】
請求項１に記載の電源装置において、前記パワー系出力フィルタがインダクタとコンデンサとからなるＬＣフィルタであって、前記別に設けたフィルタがコンデンサと抵抗とからなるＣＲフィルタであり、該ＣＲフィルタを前記ＬＣフィルタに並列に設け、該ＣＲフィルタを通して誤差増幅器に出力信号を帰還することを特徴とする電源装置。
【請求項３】
請求項１に記載の電源装置において、前記パワー系出力フィルタがインダクタとコンデンサとからなるＬＣフィルタであり、前記別に設けたフィルタがコンデンサと抵抗とからなるＣＲフィルタであって、前記パワー系出力フィルタのインダクタの両端に、ＣＲフィルタを設けて、該ＣＲフィルタを通して誤差増幅器に出力信号を帰還することを特徴とする電源装置。
【請求項４】
請求項２または請求項３の何れかに記載の電源装置において、
該ＣＲフィルタの周波数をｆＣＲ，該ＬＣフィルタの周波数をｆＬＣとしたときに、ｆＬＣ＜ｆＣＲの関係が成り立つことを特徴とする電源装置。
【請求項５】
請求項４記載の電源装置において、該電源装置がさらに過渡変動検出回路を備えていて、該過渡変動検出回路が、前記パワー系出力フィルタの出力端から出力電圧を検出し、該出力電圧が予め定めた上限値を超えた場合に前記パルス幅変調発振器のデューティを０％とする信号を出力し、前記出力電圧が予め定めた下限値以下の場合に前記パルス幅変調発振器のデューティを１００％にする信号を出力することを特徴とする電源装置。
【請求項６】
請求項４記載の電源装置において、該電源装置がさらに過渡変動検出回路を備えていて、該過渡変動検出回路が、パワー系の出力フィルタのインダクタの両端に新たに設けたＣＲ回路の出力端から出力電圧を検出し、該出力電圧が予め定めた上限値を超えた場合に前記パルス幅変調発振器のデューティを０％とする信号を出力し、前記出力電圧が予め定めた下限値以下の場合に前記パルス幅変調発振器のデューティを１００％にする信号を出力することを特徴とする電源装置。
【請求項７】
電力半導体スイッチング素子と、該電力半導体スイッチング素子の駆動手段と、該駆動手段に駆動信号を供給するパルス幅変調発振器と、該発振器に誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源ユニットを複数備えた電源装置において、
前記複数の電源ユニットそれぞれが、出力電力を通すパワー系出力フィルタと、該パワー系出力フィルタとは別に設けたフィルタとを備え、該別に設けたフィルタの出力と前記誤差増幅器内の差動増幅器を直結して前記誤差増幅器に出力信号を帰還することを特徴とする電源装置。
【請求項８】
請求項７に記載の電源装置において、前記複数の電源ユニットを並列運転するために、該複数の電源ユニットに対して前記パルス幅変調発振器を共通に有し、該パルス幅変調発振器の出力を位相シフトし、該位相をシフトした信号を前記複数の電源ユニットに供給することを特徴とする電源装置。
【請求項９】
請求項８に記載の電源装置において、前記複数の電源ユニットがそれぞれ過渡変動検出回路を備えていて、該過渡変動検出回路が、前記パワー系出力フィルタの出力端から出力電圧を検出し、該出力電圧が予め定めた上限値を超えた場合に前記パルス幅変調発振器のデューティを０％とする信号を出力し、前記出力電圧が予め定めた下限値以下の場合に前記パルス幅変調発振器のデューティを１００％にする信号を出力することを特徴とする電源装置。
【請求項１０】
請求項１に記載の電源装置において、
前記電力半導体スイッチング素子と、前記電力半導体スイッチング素子の駆動手段と、前記パルス幅変調発振器と、前記誤差増幅器と、前記パワー系出力フィルタの出力端から出力電圧を検出し、該出力電圧が予め定めた上限値を超えた場合に前記パルス幅変調発振器のデューティを０％とする信号を出力し、前記出力電圧が予め定めた下限値以下の場合に前記パルス幅変調発振器のデューティを
１００％にする信号を出力する過渡変動検出回路とを同じ半導体基板に形成したことを特徴とする電源装置。
【請求項１１】
磁気記録ディスクと、磁気ヘッドと、磁気ディスク回転駆動装置と、磁気ヘッド駆動装置と、磁気ヘッド位置制御装置と、入出力信号制御装置と、電力を供給する電源装置を備えたハードディスク装置において、
該電源装置が、電力半導体スイッチング素子と、該電力半導体スイッチング素子の駆動手段と、該駆動手段に駆動信号を供給するパルス幅変調発振器と、該発振器に誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータ電源装置であって、
出力電力を通すパワー系出力フィルタと、該パワー系出力フィルタとは別に設けたフィルタとを備え、該別に設けたフィルタの出力と前記誤差増幅器内の差動増幅器を直結して前記誤差増幅器に出力信号を帰還し、
前記パワー系出力フィルタがインダクタとコンデンサとからなるＬＣフィルタであって、前記別に設けたフィルタがコンデンサと抵抗とからなるＣＲフィルタであり、該ＣＲフィルタを前記ＬＣフィルタに並列に設け、該ＣＲフィルタの周波数をｆＣＲ，該ＬＣフィルタの周波数をｆＬＣとしたときにｆＬＣ＜ｆＣＲの関係が成り立ち、該ＣＲフィルタを通して誤差増幅器に出力信号を帰還する電源装置を設けたことを特徴とするハードディスク装置。
【請求項１２】
請求項４記載の電源装置を、絶縁型ＤＣ−ＤＣコンバータに適用したことを特徴とする電源装置。
【請求項１３】
請求項４記載の電源装置のパルス幅変調発振器として、発振器とワンショット・マルチ・バイブレータとＶ／Ｉ変換器を組み合わせて用いたことを特徴とする電源装置。
【請求項１４】
請求項１３記載の電源装置のパルス幅変調発振器において、前記発振器の後にフェーズシフト回路を挿入し、各フェーズに対応してワンショット・マルチ・バイブレータを設けたことを特徴とするマルチフェーズ制御の電源装置。
【請求項１５】
請求項１記載の電源装置において、前記誤差増幅器が低入力インピーダンスであって、前記別に設けたフィルタの出力に高入力インピーダンスのバッファアンプを介して前記誤差増幅器と接続したことを特徴とする電源装置。
【請求項１６】
請求項１〜１０，１３，１４のいずれかに記載の電源装置を半導体チップに内蔵したことを特徴とするＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御ループを安定化した電源装置及びそれを用いた装置に関するものである。
【０００２】
【従来の技術】
従来技術のループ安定化法を備えた電源装置では、パワー系のＬＣ平滑フィルタから信号を誤差増幅器に帰還し、誤差増幅器で位相を補償して制御ループの安定化を図っている。この従来技術では、前記パワー系ＬＣ平滑フィルタにアルミ電解コンデンサを用いている（例えば非特許文献１）。
【０００３】
一方、電源装置の小形化に対応するには、パワー系ＬＣ平滑フィルタのアルミ電解コンデンサに代えて、チップ部品のセラミック・コンデンサを使用する必要性が生じている。しかし、チップ・セラミック・コンデンサは等価直列抵抗
（ＥＳＲ）が数ｍΩと小さく、しかも実際の使用条件では、セラミック・コンデンサを並列接続するのでＥＳＲの合計が１ｍΩ以下とさらに小さい。このために、アルミ電解コンデンサを用いた場合のようなＥＳＲのダンピングが期待できず、制御ループの安定化が難しい。
【０００４】
上記従来技術でパワー系ＬＣ平滑フィルタにＥＳＲが小さいセラミック・コンデンサを使用すると、ＥＳＲのダンピング効果が期待できないため信号が振動を起こし、位相補償が難しくなる。また、仮に従来技術で、誤差増幅器の動作帯域を狭めて位相補償ができたとしても、電源の応答が著しく遅くなる。さらに、
ＬＣ平滑フィルタの定数変更に際して、その都度誤差増幅器の位相補償条件を調整する煩わしさがある。
【０００５】
また、出力ＬＣ平滑フィルタのインダクタの両端に接続したＣＲ平滑フィルタの出力から低入力インピーダンスの誤差増幅器に戻す方法が記載されている（例えば特許文献１）。この技術では、ＣＲ平滑フィルタを用いて電源出力の電圧と電流の信号を取り出しているため、誤差増幅器の回路構成は低入力インピーダンス化が必要となる。このため、ＣＲ平滑フィルタのＲ値を小さくする必要があり、ＣＲ平滑フィルタの定数としては０．４７μＦ　，１００Ωを用いている。従って、この定数のＣＲ平滑フィルタは電源ＩＣにオンチップできないので、外付部品として残り電源装置の小形化が図れないという課題がある。
【０００６】
【非特許文献１】
ＺＨＡＮＧ　ｅｔ　ａｌ、”Ｌｏｗ−ｖｏｌｔａｇｅ　ｏｎ−ｂｏａｒｄ　ＤＣ／ＤＣ　ｍｏｄｕｌｅｓ　ｆｏｒ　ｎｅｘｔ　ｇｅｎｅｒａｔｉｏｎｓ　ｏｆ　ｄａｔａ　ｐｒｏｃｅｓｓｉｎｇ　ｃｉｒｃｕｉｔｓ、”ＩＥＥＥ　Ｔｒａｎ．ｏｎ　Ｐｏｗｅｒ　Ｅｌｅｃｔ．ｖｏｌ．１１、ｎｏ．２Ｍａｒ．１９９６　Ｐ３２８〜３３７
【特許文献１】
ＵＳＰ５，８７７，６１１
【０００７】
【発明が解決しようとする課題】
電源装置で小形化を図ると、制御ループの安定化が難しくなる。本発明は、小形化とともに、制御ループの安定化が容易な電源装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明は、制御ループの安定化のためにパワー系フィルタとは別に、信号を高速フィルタを通して帰還する電源装置とすることで、上記課題を解決できる。
【０００９】
【発明の実施の形態】
本発明の実施の形態について、簡単に述べる。
【００１０】
本発明の電源装置は、降圧型ＤＣ−ＤＣコンバータの電源装置に、パワー系
ＬＣ平滑フィルタとは別に設けたＣＲ平滑フィルタに信号を通して誤差増幅器に帰還する。
【００１１】
また、本発明の電源装置は、パワー系ＬＣ平滑フィルタの出力を上下限検出を有する制御回路に加えて、定常状態の上側／下側半導体スイッチング素子であるパワーＭＯＳＦＥＴのデューティ制御とは別に、過渡負荷変動時にはデューティを強制的に０％、または１００％にする手段を設けている。
【００１２】
さらに、本発明の電源装置は、電源装置ユニットを複数台数用意し、これらを並列運転するために、複数の電源装置ユニットに共通に有する発振器とフェーズシフト回路とを備え、定常状態では各電源装置ユニットの上側／下側パワー
ＭＯＳＦＥＴの駆動パルス位相を、３６０°を並列数で割った位相にそれぞれシフトし、過渡負荷変動時には並列電源装置ユニット総てを同位相の駆動パルスで運転する。
【００１３】
以下、各実施例を図面を用いて説明する。
【００１４】
（実施例１）
図１に本実施例の電源装置を示す。図１で、Ｖｉが入力端子、Ｖｏが出力端子である。入力端子Ｖｉには上側パワーＭＯＳＦＥＴ　Ｑ１が接続され、接地電位側には下側パワーＭＯＳＦＥＴ　Ｑ２が接続される。パワーＭＯＳＦＥＴ　Ｑ１とＱ２の中点にはインダクタＬとコンデンサＣｏとから成るパワー系出力フィルタであるＬＣ平滑フィルタと、抵抗ＲとコンデンサＣとから成るＣＲ平滑フィルタとが並列に接続され、さらにＬＣ平滑フィルタの中点には出力端子Ｖｏが、
ＣＲ平滑フィルタの中点には誤差増幅器ＥＡの一方の入力（−）が接続される。ここで、上記ＬＣ平滑フィルタのコンデンサＣｏはチップ・セラミック・コンデンサである。
【００１５】
また、誤差増幅器ＥＡの他方の入力（＋）には基準電圧Ｖｒｅｆが接続される。誤差増幅器ＥＡの出力にはパルス幅変調（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭと略す。）発振器ＰＷＭ，ドライバＤＲＶを介してパワーＭＯＳＦＥＴ　Ｑ１，Ｑ２のゲートが接続される。パワーＭＯＳＦＥＴ　Ｑ１，Ｑ２は逆相で駆動され、交互に導通する。本実施例では、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより小さい。
【００１６】
次に、図１の回路動作を説明する。入力端子Ｖｉに印加された入力電圧は、上側パワーＭＯＳＦＥＴ　Ｑ１と下側パワーＭＯＳＦＥＴ　Ｑ２のオン／オフ制御によってＣＲ平滑フィルタを介して電圧に変換される。この変換電圧ＶＦＢは基準電圧Ｖｒｅｆと誤差増幅器ＥＡとで比較され、誤差増幅器ＥＡの出力に誤差電圧が増幅されて発生する。この誤差電圧はパルス幅変調発振器ＰＷＭでＰＷＭパルスに変換される。このＰＷＭパルスはドライバＤＲＶで上側パワーＭＯＳＦＥＴ　Ｑ１と下側パワーＭＯＳＦＥＴ　Ｑ２とを駆動するオン／オフ時間比（デューティ：α）に変換され、誤差電圧がゼロになるように負帰還制御され、変換電圧ＶＦＢは基準電圧Ｖｒｅｆに等しくなる。この場合、定常状態においてＣＲ平滑フィルタを通して得られる変換電圧ＶＦＢは入力電圧Ｖｉｎのデューティαに比例する。従って、ＶＦＢ＝Ｖｒｅｆ＝α・Ｖｉｎの関係式が成立する。ここで、前記デューティαは、オン時間／（オン時間とオフ時間の和）で定義するので、０〜１の間の値をとる。
【００１７】
通常の降圧型コンバータの場合では、定常状態での電圧変換率が出力電圧と入力電圧の割合、すなわちデューティに等しいことがわかっているので、ＬＣ平滑フィルタの出力、すなわち出力端子Ｖｏに得られる出力電圧Ｖｏｕｔは、入力電圧をＶｉｎ、デューティをαとすると、Ｖｏｕｔ＝α・Ｖｉｎの関係式で求まる。
【００１８】
上記２つの式より、Ｖｏｕｔ＝ＶＦＢ＝α・Ｖｉｎの関係が成立する。従って、出力電圧は、直接ＬＣ平滑フィルタ出力を帰還して制御しなくても、他の方法でデューティαを間接的に制御できれば出力端子Ｖｏの出力電圧Ｖｏｕｔを直接制御したことと同等になり、出力端子Ｖｏには入力電圧Ｖｉｎのデューティαに比例した電圧が得られる。換言すると、パワーＭＯＳＦＥＴ　Ｑ１，Ｑ２を駆動して、ＣＲ平滑フィルタの出力を負帰還制御することで、ＬＣ平滑フィルタの出力にも入力電圧Ｖｉｎのデューティαに比例した所望の電圧が出力電圧Ｖｏｕｔを得ることができる。
【００１９】
本実施例は、上側パワーＭＯＳＦＥＴ　Ｑ１と下側パワーＭＯＳＦＥＴ　Ｑ２のデューティ制御による電圧変換手段として、制御ループにＣＲ平滑フィルタを用いる１次遅れの制御方法なので、従来技術のようにＬＣ平滑フィルタの２次遅れがなく、制御ループが振動系とはならないため、出力には振動波形は発生せず、ループが安定になる。従って、本実施例によれば、ＬＣ平滑フィルタのコンデンサにＥＳＲが小さいチップ・セラミック・コンデンサを使用しても、制御ループが安定化できる。
【００２０】
次に、２つの平滑フィルタのコーナー周波数とスイッチング周波数との大小関係を説明する。ＣＲ平滑フィルタのコーナー周波数をｆＣＲ，ＬＣ平滑フィルタのコーナー周波数をｆＬＣ，スイッチング周波数をｆＳＷとすると、これらをｆＬＣ＜ｆＣＲ＜ｆＳＷに設定して、ループの安定性は確保できる。この関係から、ＣＲ平滑フィルタから帰還したほうが、ＬＣ平滑フィルタから帰還した場合に比べてより動作周波数が高いので、高速応答が可能となる。また、ｆＬＣとｆＣＲとをある程度離れた周波数に設定すれば、ＬＣ平滑フィルタの定数を変更しても、ＣＲ平滑フィルタ定数を変える必要がなく、設計の自由度が大きくできる。スイッチング周波数の１〜６ＭＨｚの高速動作に対しては、ＬＣ平滑フィルタおよびＣＲ平滑フィルタの定数に、例えばそれぞれ０．２μＨ　，２２０μＦと、２０ｐＦ，２００ｋΩとが使用できる。このコンデンサと抵抗器の値がこのオーダであれば、ＣＲ平滑フィルタを半導体集積回路チップに搭載（オンチップ）が可能となり、外付部品が不要になる。このことは、図１に示す電源装置を、従来技術の電源制御ＩＣと同じ端子配置（ピンコンパチブル）のＩＣにすれば、
ＩＣの置換えだけで従来技術のプリント配線基板がそのままで利用できる。なお、ＣＲ平滑フィルタの定数は２０ｐＦ，２００ｋΩなので、誤差増幅器ＥＡは、高入力インピーダンスの増幅器構成が必要となる。このため、誤差増幅器ＥＡは誤差増幅器内部の差動増幅器の入力とＣＲ平滑フィルタの出力とを直結した構成で用いるのがよい。
【００２１】
図２は、図１の電源装置でＣＲ平滑フィルタを半導体チップに内蔵した場合のチップレイアウトの説明図である。図２では、Ｃが内蔵コンデンサで、Ｒが内蔵抵抗であり、これらが誤差増幅器ＥＡ，パルス幅変調発振器ＰＷＭ，ドライバＤＲＶ，パワーＭＯＳＦＥＴ　Ｑ１，Ｑ２と同じ半導体基板に搭載されている。
【００２２】
以上では、制御ループの誤差増幅器に帰還するフィルタをＣＲ平滑フィルタを例に説明したが、この代わりに応答性のよい他のフィルタ回路を用いても同様の効果が得られる。また、半導体スイッチング素子としてパワーＭＯＳＦＥＴを例に説明したが、代わりにＩＧＢＴを用いてもよい。
【００２３】
（実施例２）
図３に本実施例を示す。図３で、図１と同じ構成要素には同じ符号を付している。図３が、図１と異なる点は、ＣＲ平滑フィルタをＬＣ平滑フィルタのインダクタＬの両端に接続したことである。本実施例では、出力のＬＣ平滑フィルタのコンデンサＣｏの静電容量が大きいので、コンデンサＣｏのインダクタ接続端側も接地電位と見做すことができる。本実施例でも、図１と同様の効果が得られ、さらにＬＣ平滑フィルタのコンデンサＣｏの温度変化による微小な容量変化も負帰還でき、ＥＳＲが小さいチップ・セラミック・コンデンサを使用しても制御ループの安定性が向上できる。この場合も、ＣＲ平滑フィルタの定数は、図１の実施例の定数が使用できる。図４に、図３の電源装置でＣＲ平滑フィルタを半導体チップに内蔵した場合のチップレイアウトの説明図を示す。
【００２４】
（実施例３）
図５は、実施例１に過渡変動検出回路ＴＶＤをさらに設けた電源装置である。この過渡変動検出回路ＴＶＤは出力端子Ｖｏの出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆに上下限電圧幅±Δを加えた電圧との間で過渡負荷変動を検出してパルス幅変調発振器ＰＷＭのデューティを制御する。具体的なパルス幅変調発振器ＰＷＭと過渡変動検出回路ＴＶＤの例を図６に示す。
【００２５】
図６で、パルス幅変調発振器ＰＷＭは、電圧／電流変換回路Ｖ／Ｉと、電流源ＭＯＳ１１０，１２０と、インバータＩＮＶ１１，ＩＮＶ１２と、コンデンサ１０５と、フリップフロップＦＦとを備えた可変発振器である。また、過渡変動検出回路ＴＶＤは、コンパレータＣＭＰ１，ＣＭＰ２と、スイッチＭＯＳ　ＳＷ１〜
ＳＷ４と、定電流源Ｉ１〜Ｉ４と、インバータＩＮＶ１〜ＩＮＶ８とを備えている。
【００２６】
過渡変動検出回路ＴＶＤは、２つのコンパレータＣＭＰ１，２によるウインドコンパレータを備えていて、出力電圧Ｖｏｕｔを、基準電圧Ｖｒｅｆに上下限電圧幅±Δを加えた電圧で比較し、出力電圧Ｖｏｕｔの動作状態を検出して、図７に示すＰＷＭ発振器ＰＷＭのパルスデューティαを決定する。これは、過渡変動検出回路ＴＶＤで、定常状態と過渡負荷変動時の制御方法を動作状態に見合った制御モードに切換えることである。
【００２７】
２つのコンパレータＣＭＰ１，ＣＭＰ２の出力から、（ａ）負荷電流が減少した場合、（ｂ）定常状態、（ｃ）負荷電流が増加した場合の３通りの情報が得られる。これらのケースを図７を用いて説明する。
【００２８】
（ａ）はＶｏ≧（Ｖｒｅｆ＋Δ）の条件の場合である。このときはパルス幅変調発振器ＰＷＭの出力デューティを強制的に０％にする。このため、スイッチＭＯＳ　ＳＷ１とＳＷ４とをオン、スイッチＭＯＳ　ＳＷ３とＳＷ２とをオフにして、定電流源Ｉ１の電流は電流源ＭＯＳ１１０の電流に加わってインバータＩＮＶ１１に流れ、定電流源Ｉ４の電流は電流源ＭＯＳ１２０の電流を引き抜くためインバータＩＮＶ１２に流れる電流はゼロになる。よって、上側パワーＭＯＳＦＥＴ　Ｑ１はオフで、下側パワーＭＯＳＦＥＴ　Ｑ２はオンとなり、デューティ０％になる。この場合もデューティαを完全に０％にするために、定電流源Ｉ１〜４の電流値を、電圧／電流変換回路Ｖ／Ｉの差動対動作電流の合計電流にそれぞれ設定することが好ましい。
【００２９】
（ｂ）は（Ｖｒｅｆ＋Δ）＞Ｖｏ＞（Ｖｒｅｆ−Δ）の条件の場合ある。この場合は、総てのスイッチＭＯＳ　ＳＷ１〜４はオフであり、誤差増幅器ＥＡからの制御指令で決定する電流比で動作する。この電流比はデューティの比率に等しいので、出力電圧Ｖｏｕｔとして、入力電圧Ｖｉｎのデューティαに比例した電圧が得られる。
【００３０】
（ｃ）はＶｏ≦（Ｖｒｅｆ−Δ）の条件の場合で、デューティを強制的に１００％にする。この場合は、スイッチＭＯＳ　ＳＷ３とＳＷ２をオン、スイッチＭＯＳＳＷ１とＳＷ４をオフにして、定電流源Ｉ３の電流が電流源ＭＯＳ１２０の電流に加わってインバータＩＮＶ１２に流れ、定電流源Ｉ２の電流は電流源ＭＯＳ１１０の電流を引き抜くためインバータＩＮＶ１１に流れる電流はゼロになる。よって、上側パワーＭＯＳＦＥＴ　Ｑ１はオンで、下側パワーＭＯＳＦＥＴ　Ｑ２はオフとなり、デューティ１００％になる。この場合もデューティαを完全に１００％にするために、定電流源Ｉ１〜４の電流値を、電圧／電流変換回路Ｖ／Ｉの差動対動作電流の合計電流にそれぞれ設定することが好ましい。
【００３１】
本実施例では、過渡負荷変動時に出力端子Ｖｏに発生した電圧を、基準電圧
Ｖｒｅｆに加えた上下限電圧幅±Δ以内に入るように、パルス幅変調発振器ＰＷＭのデューティαを強制的に０％、又は１００％に切換えて、出力電圧ＶｏｕｔをＶｒｅｆ±Δ以内に急速に抑制する。そして、定常状態に入ると、出力電圧を入力電圧のデューティαに比例した電圧に最終的に整定させる。
【００３２】
このように、本実施例では過渡負荷変動時と定常状態によって制御モードを自動的に切換えるので、例えば、５００Ａ／μｓの高い電流変化率（ｄｉ／ｄｔ）を有する１０Ａ程度の過渡負荷変動に対しても高速応答と定常状態での出力電圧の安定化とを両立できる。
【００３３】
次に、図２０を用いてパルス幅変調発振器ＰＷＭの他の実施例を示す。図２０の回路は発振器ＯＳＣとワンショット・マルチ・バイブレータＯＳＭとＶ／Ｉ変換器ＶＩとの組合せにより達成できる。発振器ＯＳＣで発生する一定周期のパルスは、図６のパルス幅変調発振器ＰＷＭの電流源ＭＯＳ１１０と１２０に流す電流を所望の周期決定に必要な一定電流をＭＯＳ１３０と定電流源Ｉ５によって設定できる。この一定周期のパルスがワンショット・マルチ・バイブレータＯＳＭのクロック端子ＣＬＫに印加されると、コンデンサＣＴの端子電圧は一旦、ゼロになるが、誤差増幅器ＥＡの誤差電圧をＶ／Ｉ変換器ＶＩで変換した電流によってコンデンサＣＴが充電される。そして、この充電電圧が所定のしきい値に到達するまでの時間がＰＷＭパルスとして得られる。このようにして、一連のパルス幅変調発振動作を繰り返すことができる。即ち、誤差増幅器ＥＡの誤差電圧に比例したＰＷＭパルスを得ることができる。
【００３４】
このパルス幅変調発振器ＰＷＭは後述する図１１，図１２のマルチフェーズ制御では有効な手段として用いている。この場合、マルチフェーズ動作のためには発振器ＯＳＣの後にフェーズシフト回路を入れる必要がある。
【００３５】
（実施例４）
本実施例を図８〜図１０に示す。図８は、図３の実施例に過渡変動検出回路ＴＶＤを設けたもので、図５と同様の効果が得られる。図９，図１０は、図１，図３の回路図に過渡変動検出回路ＴＶＤの入力をＬＣ平滑フィルタのインダクタＬの両端に設けたコンデンサＣ３と抵抗Ｒ３から成る直列回路の中点からとるようにしたものである。これにより、コンデンサＣ３と抵抗Ｒ３の直列回路で検出できるインダクタＬ電流の位相と出力コンデンサＣｏの充放電位相を合わせることができるので、出力コンデンサＣｏのインダクタＬ電流からの充放電による過剰／余剰電荷を極力なくすことができる。このため、高速な応答と高い安定性に加えて、過渡負荷変動時の出力電圧の変動（リップル）を低減できる。
【００３６】
（実施例５）
本実施例は、実施例１〜実施例４の電源装置ユニットを複数個並列運転するマルチフェーズの実施例である。本実施例は、実施例１〜実施例４に示した同種タイプの電源装置を２つ以上組合せる。以下、２フェーズ化を例に説明する。
【００３７】
図１１に、図８の電源ユニットをマルチフェーズ化した例を示す。図１１では、マルチフェーズ化のために新たに発振器ＯＳＣとフェーズシフト回路ＰＳＦＴとを備え、これらで１８０°位相をシフトした二相パルスを生成し、この二相パルスをそれぞれのパルス幅変調発振器ＰＷＭ１とＰＷＭ２に入力し、マルチフェーズ制御を実現している。
【００３８】
図１１の電源装置の例を図１２に詳しく示す。図１２では、パルス幅変調発振器ＰＷＭ１が電圧／電流変換回路Ｖ／Ｉ１とワンショット・マルチ・バイブレータＯＳＭ１で構成され、定常状態ではフェーズシフト回路ＰＳＦＴからのパルス信号を受けて動作する。
【００３９】
図１２の動作を、図１３の動作状態モードを用いて説明する。この動作状態モード実施例３場合と同様に述べる。以下、図１２の上半分側に示すＰｈａｓｅ１の電源で説明する。（ａ）Ｖｏｕｔ≧（Ｖｒｅｆ＋Δ）の場合は、パルス幅変調発振器ＰＷＭの出力デューティを強制的に０％にする。このため、ワンショット・マルチ・バイブレータＯＳＭ１のリセットＲＳＴがオンとなり、デューティ０％になる。（ｂ）（Ｖｒｅｆ＋Δ）＞Ｖｏｕｔ＞（Ｖｒｅｆ−Δ）の場合は、通常のワンショット・マルチ・バイブレータの動作でフェーズシフト回路ＰＳＦＴからのパルスをクロックＣＬＫとして受け、電流源ＭＯＳ２１０の電流値とタイミングキャパシタであるコンデンサＣＴ１の容量値で決まるオンパルス幅を生成する。このオンパルス幅は、誤差増幅器ＥＡからの制御で決定する電流比で動作する制御モードである。すなわち、この電流比はデューティに等しいので、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎのデューティαに比例した電圧になる。（ｃ）のＶｏｕｔ≦（Ｖｒｅｆ−Δ）の場合は、デューティを強制的に１００％にする。このため、タイミングキャパシタであるコンデンサＣＴ１の両端をＭＯＳスイッチＭ２１でショートしてオン状態を持続し、デューティ１００％とする。なお、リセットＲＳＴには過電流検出回路ＯＣ１の検出結果も加え、上側パワーＭＯＳＦＥＴＱ１の過電流による素子破壊を防止する。図１２の下半分のＰｈａｓｅ２の電源でも動作は同じなので説明を省略する。
【００４０】
以上の動作で、定常状態では２つの電源のインダクタ電流は１８０°位相がシフトした逆位相で動作し、過渡負荷変動時には２つの電源のインダクタ電流は同位相となり、急激な負荷変動に対応する。本実施例では、複数電源装置を用いて出力電流を大きくするだけでなく、出力電圧のリップルが低減する。
【００４１】
２つより多い電源装置ユニットを備える場合には、複数の電源装置ユニットに共通に有する発振器とフェーズシフト回路とを備え、定常状態では各電源装置ユニットの上側／下側パワーＭＯＳＦＥＴの駆動パルス位相を、３６０°を並列に配置する電源ユニットの数で割った位相にシフトし、過渡負荷変動時には並列電源装置ユニット総てを上記（ａ），（ｃ）と同様にして同位相の駆動パルスで運転する。例えば４つの電源装置ユニットであれば、０°（基準）、９０°，１８０°，２７０°の各位相にシフトさせればよい。
【００４２】
（実施例６）
本発明の電源制御装置のＩＣチップ構成例を説明する。
【００４３】
図１４は、図８の回路構成の１チップ構成の一例である。図１４では、ＬＣ平滑フィルタ、過渡変動検出回路ＴＶＤの電流位相検出のためのコンデンサＣ３と抵抗Ｒ３とから成るＣＲ回路と、ダイオードＤＢＴとコンデンサＣＢＴから成るブースト回路とを外付する以外は、回路，機能を１つの半導体基板にオンチップ化している。
【００４４】
オンチップ化した回路，機能には、コンデンサＣと抵抗Ｒから成るＣＲ平滑フィルタ，誤差増幅器ＥＡ，基準電圧Ｖｒｅｆ，パルス幅変調発振器ＰＷＭ，デッドバンド回路ＤＢＵ，デッドバンド回路ＤＢＬ，レベルシフト回路ＬＳ，ドライバＤＲＶＵ，ドライバＤＲＶＬ，上側／下側パワーＭＯＳＦＥＴ　Ｑ１，Ｑ２，過電流検出回路ＯＣ，過渡変動検出回路ＴＶＤ，上下限電圧発生回路ＶΔ，ソフトスタート回路ＳＳ，アンダー・ボルテージ・ロックアウト回路ＵＶＬＯ，パワーグッド回路ＰＷＲＧＤがある。なお、基準電圧Ｖｒｅｆはバンドギャップ・リファレンス回路から得る代わりに、ＶＩＤ（Ｖｏｌｔａｇｅ　Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）コードに対応したディジタル信号を受けて、図１５に示すオンチップのＤ／Ａ変換器で得てもよい。図示していないものもあるが、本実施例のワンチップ電源制御ＩＣは、Ｉｎｔｅｌ　社が提唱するＶＲＭ９．１に準拠した機能を備えている。
【００４５】
図１４では、上側パワーＭＯＳＦＥＴ　Ｑ１がＮＭＯＳの場合で説明したが、ＰＭＯＳであっても良い。この場合は、外付のブースト回路が不要となるが、入力端子Ｖｉからの電位でＰＭＯＳのゲートを駆動する必要があるので、このための電圧発生源をオンチップ化する。
【００４６】
入力端子Ｖｉと電源端子Ｖｃｃに給電する電圧を同じにして、例えば５Ｖや
１２Ｖとしてもよいし、入力端子Ｖｉに１２Ｖ、電源端子Ｖｃｃに５Ｖとして異なる電圧にしても良い。入力端子Ｖｉと電源端子Ｖｃｃに給電する電圧が異なる場合は、電源端子Ｖｃｃの５Ｖは外部から給電とするか、入力端子Ｖｉの１２Ｖからオンチップ回路で５Ｖを作り出して供給すればよい。なお、入力端子Ｖｉに１２Ｖ給電する場合は、図１４のブースト回路を、ダイオードＤＢＴに直列に７Ｖ程度のツェーナー・ダイオードを接続して上側パワーＭＯＳＦＥＴのゲート電圧が過大とならないようにする。
【００４７】
また、ソフトスタート回路の動作では、電源投入時に高速応答のための過渡変動検出回路の出力信号をマスクすればよい。
【００４８】
（実施例７）
本実施例のマルチフェーズ対応のＩＣチップ構成を図１６に示す。図１６は、ＩＣチップの回路構成をマルチフェーズ化したものであって、発振器ＯＳＣとフェーズシフト回路ＰＳＦＴとをＩＣチップに加えた点が実施例６の図１４と異なる。マルチフェーズ化によって必要になったＩＣピンには、マルチフェーズ数に応じた位相パルスφ１〜φ４を自／他のＩＣチップに提供するための端子と、基準電圧Ｖｒｅｆと過渡変動検出回路ＴＶＤに上下限電圧発生回路ＶΔの出力を供給するための端子とがある。
【００４９】
マルチフェーズの構成は、まず所望のマルチフェーズの数の分だけＩＣチップを用意し、その中から１つのＩＣチップをマスターとする。具体的には、マスターＩＣチップの選択信号ＳＥＬ０により発振器ＯＳＣおよびスイッチＳＷｒを活性化して、選択信号ＳＥＬ１とＳＥＬ２の２ビットで所望のフェーズ数を指定する。次いで、マスターＩＣチップから位相パルスφ２〜φ４，基準電圧Ｖｒｅｆ，上下限電圧発生回路ＶΔの出力Ｖ＋Δ，Ｖ−Δを供給すると、他のＩＣチップにはそれぞれφ，Ｖｒｅｆ，Ｖｒｅｆ＋Δ，Ｖｒｅｆ−Δに加えることでマルチフェーズ化を達成する。
【００５０】
本実施例では、マルチフェーズ数を４で図示したが、フェーズ数には限定はなく、フェーズ数設定のための選択信号数を変更すること、フェーズシフト回路ＰＳＦＴをフェーズ数に見合った回路構成に変更して、これらをＩＣチップに盛込むことでマルチフェーズ数を適宜増減できる。
【００５１】
（実施例８）
図１７に本発明の電源制御ＩＣチップをプリント配線基板に実装した実施例を示す。図１７は電源制御ＩＣをＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）で、インダクタＬやコンデンサＣｏをチップ部品でプリント配線基板ＰＢに搭載し、小型高密度実装を可能にしている。ここで、前記コンデンサＣｏはチップ・セラミック・コンデンサである。なお、図示していないが、この他に、本実施例ではコンデンサＣ３と抵抗Ｒ３のＣＲ回路や、ブースト回路，入力コンデンサがプリント配線基板ＰＢ上にチップ部品で搭載してある。また、ＢＧＡによるチップ搭載のほかに、ＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）搭載であってもよい。
【００５２】
さらに、マルチフェーズ対応の場合には複数の電源制御ＩＣの上記のチップ搭載のほかに、ＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）搭載であってもよい。この他にも、誤差増幅器やＰＷＭ発振器等を備えた制御部と、パワーＭＯＳＦＥＴを内蔵したドライバ部のように、２つのＩＣチップを分けたものを同様にプリント配線基板に搭載してもよい。
【００５３】
以上、本実施例によれば、ピンネックの解消，放熱性の向上、および電源装置プリント配線基板の小形化が実現できる。
【００５４】
（実施例９）
本実施例を図１８に示す。図１８は、ＨＤＤ（Ｈａｒｄ　ｄｉｓｋ　Ｄｒｉｖｅ）装置へ適用した実施例である。ＨＤＤ装置は、磁気記録ディスクと、磁気ヘッドと、磁気ディスク回転駆動装置と、磁気ヘッド駆動装置と、磁気ヘッド位置制御装置と、入出力信号制御装置とを備えていて、これらのＨＤＤ装置ＨＤＤ１〜ＨＤＤｎに実施例１〜実施例８に記載の電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎから電力を供給している。図１８に示した電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎは電力を供給する対象のＨＤＤ装置の電流容量に応じてシングルフェーズの電源装置やマルチフェーズの電源装置を用いる。
【００５５】
（実施例１０）
次に、本発明の制御方式を絶縁型ＤＣ−ＤＣコンバータに応用した実施例を説明する。図１９はフォワード型コンバータへの適用例を示す。図１９では、フォワード型コンバータのインダクタＬの両端に図３のようにＣＲ平滑フィルタＣ，Ｒを設けて、そのＣＲ平滑フィルタの中点の電圧ＶＦＢと基準電圧Ｖｒｅｆの関係を用いて誤差増幅器ＥＡで誤差増幅を発生し、さらにその電圧をパルス幅変調発振器ＰＷＭを用いてＰＷＭパルスに変換する。このＰＷＭパルスはトランスＴ２を通してトランスＴ１を駆動するパワーＭＯＳＦＥＴＱＤのゲートに印加され、負帰還制御される。これによって、出力端子ＶＯには所望の出力電圧が定常的に得られる。本方法は、パワー系のＬＣ平滑フィルタから帰還しないので、ループ安定性のよい電源システムの構築が可能となる。よって、ＬＣ平滑フィルタのＣにセラミック・コンデンサを使用した場合には効果的である。
【００５６】
以上では、図３のＣＲ平滑フィルタで説明したが、図１の方法でも可能である。また、トランスＴ２の代わりに、フォトカプラを用いても実現できる。図１９では一石のフォワード型コンバータで述べたが、二石のフォワード型，プッシュプル型，ハーフブリッジ型，フルブリッジ型等の絶縁型ＤＣ−ＤＣコンバータにも適用可能である。
【００５７】
（実施例１１）
次に、本発明の制御方式を市販の電源ＩＣに適用した実施例を示す。図２１は一般に販売されている電源ＩＣとして、例えばＩｎｔｅｒｓｉｌ社のＰＷＭ制御ＩＣ　ＨＩＰ６３１１Ａとドライバ内蔵パワーＭＯＳＦＥＴ　ＩＣ　ＩＬＳ６５７１を用いた場合である。インダクタＬの両端に設けた一方のＣＲ平滑フィルタＣ、Ｒの中点は高入力インピーダンス化を図るためのバッファアンプＢＡと抵抗ＲＩＮを介してＰＷＭ制御ＩＣ　ＨＩＰ６３１１Ａのフィードバック端子ＦＢに接続され、もう一方のＣＲ平滑フィルタＣ３，Ｒ３の中点はＬｉｎｅａｒ　Ｔｅｃｈｎｏｌｏｇｙ社の基準電源ＬＴ１７９０Ａ−２．５　とコンパレータＬＴ１７１５から成る過渡変動検出回路ＴＶＤに接続される。そして、ＰＷＭ制御ＩＣから出力されるＰＷＭパルス信号ＰＷＭ１（所望のデューティα）とデューティ０％α０とデューティ１００％α１００の３つの動作状態モードは、過渡変動検出回路ＴＶＤで得られた２つの信号ａ，ｂの“Ｈ”，“Ｌ”の関係から、図２２のようにセレクタＨＤ７４ＨＣ１５３　で選択的に切換えられ、その選択信号Ｙはドライバ内蔵パワーＭＯＳＦＥＴ　ＩＣのＰＷＭ端子に出力される。このことは、市販の電源ＩＣを用いて構成した電源装置においても、本発明の制御方式は容易に適用できることを示している。本発明の適用は、上記実施例で述べた製品には限定されない。なお、過渡変動検出回路ＴＶＤを用いない場合は、ＰＷＭ制御ＩＣから出力されるＰＷＭパルス信号ＰＷＭ１を直接ドライバ内蔵パワーＭＯＳＦＥＴＩＣのＰＷＭ端子に接続することで、本発明が達成できる。
【００５８】
実施例１〜実施例８の電源装置はこの他、図示しないが、ＶＲＭや、携帯機器用のＤＣ−ＤＣコンバータや、汎用のＤＣ−ＤＣコンバータ等へ応用展開ができることは言うまでもない。
【００５９】
この結果、本発明の電源装置は、制御ループ内にパワー系ＬＣ平滑フィルタの２次遅れが入らないので、制御ループの安定性が向上する。これにより、ＬＣ平滑フィルタにＥＳＲが小さいチップ・セラミック・コンデンサが使用できるので、電源装置が小形になるという効果を有している。
【００６０】
更に、上下限検出を有する制御回路で過渡負荷変動時の高速応答制御するので、高い電流変化率（ｄｉ／ｄｔ）にも応答できる電源装置も提供できる。
【００６１】
更に、本実施例の電源装置では、容易にマルチフェーズ化でき、大出力電流とリップル電圧低減を両立できる。
【００６２】
【発明の効果】
本発明によって、制御ループの安定性を向上でき、更に設計の自由度が増すので、電源装置の小形化を図ることができる。
【図面の簡単な説明】
【図１】実施例１の電源装置の回路ブロック図である。
【図２】図１の電源装置でＣＲフィルタを半導体チップに内蔵したＩＣの説明図である。
【図３】実施例２の電源装置の回路ブロック図である。
【図４】図３の電源装置でＣＲフィルタを半導体チップに内蔵したＩＣの説明図である。
【図５】実施例３の電源装置の回路ブロック図である。
【図６】図５の詳細を示す回路図である。
【図７】図６の動作状態モードを示す図である。
【図８】実施例４の電源装置の回路ブロック図である。
【図９】実施例４の別の電源装置の回路ブロック図である。
【図１０】実施例４のさらに別の電源装置の回路ブロック図である。
【図１１】実施例５のマルチフェーズ電源装置の回路ブロック図である。
【図１２】図１１の詳細を示す回路図である。
【図１３】図１２の動作状態モードを示す図である。
【図１４】実施例６の電源装置のチップ構成の一示す回路ブロック図である。
【図１５】図１４に適用するＶＩＤコード入力Ｄ／Ａ変換器の説明図である。
【図１６】実施例７のマルチフェーズ対応チップの回路ブロック図である。
【図１７】実施例８の電源制御ＩＣのプリント配線基板実装の説明図である。
【図１８】実施例９のＨＤＤ装置の説明図である。
【図１９】実施例１０の説明図である。
【図２０】パルス幅変調発振器ＰＷＭの他の実施例を示す説明図である。
【図２１】一般の電源ＩＣに適用した実施例１１の説明図である。
【図２２】図２１の動作状態モードを示す図である。
【符号の説明】
１０５，Ｃｏ，Ｃ，Ｃ１〜Ｃ４，ＣＴ１，ＣＴ２，ＣＢＴ…コンデンサ、１１０，１１０′，１２０…電流源ＭＯＳ、ＢＧＡ…ピン・グリッド・アレー・チップ、ＣＭＰ１〜ＣＭＰ４…コンパレータ、Ｄ／Ａ…Ｄ／Ａ変換器、ＤＢＴ…ダイオード、ＤＢＵ，ＤＢＬ…デッドバンド回路、ＤＣ−ＤＣ１〜ＤＣ−ＤＣｎ…ＤＣ−ＤＣコンバータ、ＤＲＶ，ＤＲＶ１，ＤＲＶ２，ＤＲＶＵ，ＤＲＶＬ…ドライバ、ＥＡ，ＥＡ１，ＥＡ２…誤差増幅器、ＦＦ…フリップフロップ、ＧＮＤ…グランド、ＨＤＤ１〜ＨＤＤｎ…ＨＤＤ装置、Ｉ１〜Ｉ４…定電流源、ＩＮＶ１〜ＩＮＶ１２…インバータ、Ｌ，Ｌ１，Ｌ２…インダクタ、ＬＩＮＥ…給電ライン、ＬＳ…レベルシフト回路、ＯＣ，ＯＣ１，ＯＣ２…過電流検出回路、ＯＲ１，ＯＲ２…オア回路、ＯＳＣ…発振器、ＯＳＭ１，ＯＳＭ２…ワンショット・マルチ・バイブレータ、ＰＢ…プリント配線基板、ＰＧ…パワーグランド、ＰＳＦＴ…フェーズシフト回路、ＰＷＭ，ＰＷＭ１，ＰＷＭ２…パルス幅変調発振器、ＰＷＲＧＤ…パワーグッド回路、Ｑ１，Ｑ３…上側パワーＭＯＳＦＥＴ、Ｑ２，Ｑ４…下側パワーＭＯＳＦＥＴ、Ｒ，Ｒ１〜Ｒ４…抵抗、ＳＳ…ソフトスタート回路、ＳＷ１〜ＳＷ４，Ｍ２１，Ｍ２１′…スイッチＭＯＳ、ＴＶＤ，ＴＶＤ１，ＴＶＤ２…過渡変動検出回路、ＵＶＬＯ…アンダー・ボルテージ・ロック・アウト回路、Ｖｃｃ…電源端子、Ｖｉ…入力端子、Ｖ／Ｉ，Ｖ／Ｉ１，Ｖ／Ｉ２…電圧／電流変換回路、Ｖｏ…出力端子、Ｖｒｅｆ…基準電圧、ＶΔ…上下限電圧発生回路、Δ…上下限電圧幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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