(57)【要約】【課題】入力信号がｍビット連続して「１」であるとき、ＡＩＳ検出とし且つｍビット中ｎビットの誤りを許容する、回路規模が小さく且つ任意のＡＩＳ検出条件に柔軟に適用できるＡＩＳ検出回路を提供すること。【解決手段】ＡＩＳ検出回路１０は、入力信号中「１」が連続した場合に、入力クロックＣＬＫによりカウンタ値を加算し、且つ入力信号が「０」のとき、前段のカウンタの出力値（初段のカウンタは「０」）を読み込み、更にカウント値が最大値になった場合にキャリー出力ＣＯを「１」とするカウンタ１１ａ〜１１ｎを設ける。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
入力信号が連続してｍビット「１」であるときＡＩＳ（警報）検出し、前記ｍビット中ｎビットの誤りを許容するＡＩＳ検出回路において、
それぞれ入力端子Ｄ、クロック端子ＣＫ、ロード入力端子ＬＤ、イネーブル入力端子ＥＮ、出力端子Ｑおよびキャリー出力端子ＣＯを有する複数のカウンタを直列接続し、前記各カウンタの前記ＬＤおよびＥＮ端子に入力信号（ＤＡＴＡ）を入力し、前記ＣＫ端子に入力クロックＣＬＫを入力し、前記カウンタの初段の前記入力端子Ｄに設定値Ｓを入力し、前記２段目以降のカウンタの前記入力端子Ｄには前段のカウンタの前記出力端子Ｑの出力信号が順次入力されることを特徴とするＡＩＳ検出回路。
【請求項２】
前記最終段のカウンタの前記ＣＯ端子にＤ型フリップフロップ（Ｄ−Ｆ／Ｆ）を接続し、前記出力段カウンタの前記ＣＯ端子の信号を前記クロック信号によりリタイミングすることを特徴とする請求項１に記載のＡＩＳ検出回路。
【請求項３】
前記カウンタは、ｌｏｇ２（ｍ−ｎ）の直近の上位整数であるｋビットの（ｎ＋１）個使用することを特徴とする請求項１又は２に記載のＡＩＳ検出回路。
【請求項４】
前記初段のカウンタの前記入力端子Ｄに入力される前記設定値Ｓは、（２ｋ＋１）−（ｍ−ｎ）とすることを特徴とする請求項１、２又は３に記載のＡＩＳ検出回路。
【請求項５】
入力信号がｍビット連続して「１」であるときＡＩＳ検出とし、且つ前記ｍビット中ｎビットの誤りを許容するＡＩＳ検出回路において、
前記入力信号中「１」が連続した場合に、入力クロックによりカウンタ値を加算し、前記入力信号が「０」のとき、前段のカウンタの出力値（初段のカウンタは設定値）を読み込み、更にカウント値が最大値になった場合に、カウント値出力を保持し、キャリー出力を「１」とする複数段のカウンタを設けることを特徴とするＡＩＳ検出回路。
【請求項６】
入力信号がｍビット中にｎビット以内の誤りで連続して「１」であるときＡＩＳ検出するＡＩＳ検出回路において、
ｌｏｇ２（ｍ−ｎ）の直近上位の整数であるｋビットのカウンタを（ｎ＋１）個直列接続し、前記カウンタは、前記入力信号が「１」のときカウント値を１だけ増加し、前記入力信号が「０」のときＤ入力を読み込み、前記カウンタの初段のＤ入力を（２ｋ＋１）−（ｍ−ｎ）に設定し、前記カウンタの２段目以降のＤ入力を前段のカウンタのＱ出力（カウント値）とすることを特徴とするＡＩＳ検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル伝送システムにおけるＡＩＳ（Ａｌａｒｍ　Ｉｎｄｉｃａｔｉｏｎ　Ｓｉｇｎａｌ：警報表示信号）検出回路に関し、特に入力信号が連続してｍビット以上「１」の場合に、ＡＩＳ検出とする警報検出回路において、ｍビット中ｎビットの誤りを許容するＡＩＳ検出回路に関する。
【０００２】
【従来の技術】
従来、この種のＡＩＳ（又は警報）検出回路は、例えば特開平３−２７７０２９号公報の「ＡＩＳ検出回路」（以下、第１従来技術という）に開示される如き回路構成である。図４は、第１従来技術のＡＩＳ検出回路の１例を示すブロック図である。このＡＩＳ検出回路１００は、シフトレジスタ１０１、アップダウンカウンタ１０２およびＲＳ（セットリセット）フリップフロップ（以下、フリップフロップをＦ／Ｆという）１０３により構成される。
【０００３】
図４において、ｍビットのシフトレジスタ１０１は、入力信号（ＤＡＴＡ）を入力クロック（ＣＬＫ）でシフトする。アップダウンカウンタ１０２は、シフトレジスタ１０１の入力が「０」の場合には、カウント値を１つ加算（アップ）し、シフトレジスタ１０１の出力が「０」の場合には、カウント値を１つ減算（ダウン）する。更に、このアップダウンカウンタ１０２のカウント値がｎの場合には、ＲＳ−Ｆ／Ｆ１０３にセット（Ｓ）信号を出力する。一方、カウント値が（ｎ＋１）の場合には、リセット（Ｒ）信号を出力する。ＲＳ−Ｆ／Ｆ１０３は、アップダウンカウンタ１０２からセット信号が出力された場合には、出力を「１」とする。一方、リセット信号が出力された場合には、出力を「０」とする。また、セット信号およびリセット信号のどちらも出力されていない場合には、前の状態を保持する。
【０００４】
次に、図４に示す第１従来技術のＡＩＳ検出回路１００の動作を説明する。初めに、シフトレジスタ１０１の全ての値を「０」に、アップダウンカウンタ１０２のカウント値をｍに、ＲＳ−Ｆ／Ｆ１０３の出力は「０」に設定する。次に、入力信号ＤＡＴＡが「０」の場合には、アップダウンカウンタ１０２のカウント値を１つ加算する。一方、シフトレジスタ１０１の出力値が「０」の場合には、アップダウンカウンタ１０２のカウント値を１つ減算する。即ち、アップダウンカウンタ１０２のカウント値は、常にシフトレジスタ１０１に保持されているデータに含まれる「０」の数を表していることになる。アップダウンカウンタ１０２の出力は、ＲＳ−Ｆ／Ｆ１０３に接続されている。アップダウンカウンタ１０２のカウント値がｎの場合にはＲＳ−Ｆ／Ｆ１０３をセットし、カウント値が（ｎ＋１）の場合にはリセットする。ＲＳ−Ｆ／Ｆ１０３の出力が「１」であれば、ＡＩＳ（警報）検出であり、「０」であれば、ＡＩＳ非検出となる。
【０００５】
図４に示すＡＩＳ検出回路１００は、ＡＩＳの検出条件として、入力信号ＤＡＴＡが連続して５１２ビット以上「１」の場合とし、５１２ビット中２ビットの誤りを許容するＡＩＳ検出回路を実現するものとする。この場合には、Ｄ−Ｆ／Ｆが５１４個とその他のゲートが必要となる。Ｄ−Ｆ／Ｆの内訳は、シフトレジスタ１０１で５１２個、アップダウンカウンタ１０２で２個である。
【０００６】
また、従来のＡＩＳ検出回路の他の例として特開平８−２９３８９８号公報の「ＡＩＳ検出回路」（以下、第２従来技術という）に開示されている。図５は、この第２従来技術に開示されるＡＩＳ検出回路２００の回路図である。このＡＩＳ検出回路２００は、ｍビット中１ビットの誤りを許容する回路である。このＡＩＳ検出回路２００は、カウンタ２０１、１対のＪＫ−Ｆ／Ｆ２０２−２０３、１対のＯＲゲート２０４−２０５および４個のＡＮＤゲート２０６〜２０９により構成される。
【０００７】
カウンタ２０１は、入力信号ＤＴの「１」の連続数を計数する。初期値Ｄ１、Ｄ２、Ｄ４およびＤ８は、入力信号ＤＴで「１」がｍビット連続した場合に、カウンタが最大値となる値が設定される。入力信号ＤＴにｍビット以上の「１」が連続して入力された場合には、カウンタ２０１のキャリー出力ＣＯが「１」となり、ＡＮＤゲート２０８の出力ｂが「１」となる。これにより、ＡＩＳ出力が「１」となる。また、入力信号ＤＴに１回目の「０」が入力されると、ＪＫ−Ｆ／Ｆ２０２のＱ出力ｅを「１」とする。カウンタ２０１が最大値に満たない場合には、入力信号ＤＴに２回目の「０」が入力されると、ＡＮＤゲート２０９の出力ｆを「１」とし、ＡＩＳ出力が「０」となる。
【０００８】
【発明が解決しようとする課題】
上述した第１従来技術のＡＩＳ検出回路１００では、ＡＩＳ検出条件における「入力データ中の「１」の連続ビット数」（前述のｍビット）分のシフトレジスタを使用している。このため検出条件の「入力データ中の「１」の連続ビット数」が大きなＡＩＳ検出回路では、その回路規模が大きくなるという欠点がある。
【０００９】
一方、上述した第２従来技術によるＡＩＳ検出回路２００では、許容する誤り数が１ビットの場合のみを考慮されている。従って、許容する誤り数が１ビット以外の場合には適用できないという欠点がある。
【００１０】
【発明の目的】
本発明は、従来技術の上述した課題に鑑みなされたものであり、回路規模が小さく且つ任意のＡＩＳ検出条件に柔軟に適用可能なＡＩＳ検出回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前述の課題を解決するため、本発明のＡＩＳ検出回路は、次のような特徴的な構成を採用している。
【００１２】
（１）入力信号が連続してｍビット「１」であるときＡＩＳ（警報）検出し、前記ｍビット中ｎビットの誤りを許容するＡＩＳ検出回路において、
それぞれ入力端子Ｄ、クロック端子ＣＫ、ロード入力端子ＬＤ、イネーブル入力端子ＥＮ、出力端子Ｑおよびキャリー出力端子ＣＯを有する複数のカウンタを直列接続し、前記各カウンタの前記ＬＤおよびＥＮ端子に入力信号（ＤＡＴＡ）を入力し、前記ＣＫ端子に入力クロックＣＬＫを入力し、前記カウンタの初段の前記入力端子Ｄに設定値Ｓを入力し、前記２段目以降のカウンタの前記入力端子Ｄには前段のカウンタの前記出力端子Ｑの出力信号が順次入力されるＡＩＳ検出回路。
【００１３】
（２）前記最終段のカウンタの前記ＣＯ端子にＤ型フリップフロップ（Ｄ−Ｆ／Ｆ）を接続し、前記出力段カウンタの前記ＣＯ端子の信号を前記クロック信号によりリタイミングする上記（１）に記載のＡＩＳ検出回路。
【００１４】
（３）前記カウンタは、ｌｏｇ２（ｍ−ｎ）の直近の上位整数であるｋビットの（ｎ＋１）個使用する上記（１）又は（２）に記載のＡＩＳ検出回路。
【００１５】
（４）前記初段のカウンタの前記入力端子Ｄに入力される前記設定値Ｓは、（２ｋ＋１）−（ｍ−ｎ）とする上記（１）、（２）又は（３）に記載のＡＩＳ検出回路。
【００１６】
（５）入力信号がｍビット連続して「１」であるときＡＩＳ検出とし、且つ前記ｍビット中ｎビットの誤りを許容するＡＩＳ検出回路において、
前記入力信号中「１」が連続した場合に、入力クロックによりカウンタ値を加算し、前記入力信号が「０」のとき、前段のカウンタの出力値（初段のカウンタは設定値）を読み込み、更にカウント値が最大値になった場合に、カウント値出力を保持し、キャリー出力を「１」とする複数段のカウンタを設けるＡＩＳ検出回路。
【００１７】
（６）入力信号がｍビット中にｎビット以内の誤りで連続して「１」であるときＡＩＳ検出するＡＩＳ検出回路において、
ｌｏｇ２（ｍ−ｎ）の直近上位の整数であるｋビットのカウンタを（ｎ＋１）個直列接続し、前記カウンタは、前記入力信号が「１」のときカウント値を１だけ増加し、前記入力信号が「０」のときＤ入力を読み込み、前記カウンタの初段のＤ入力を（２ｋ＋１）−（ｍ−ｎ）に設定し、前記カウンタの２段目以降のＤ入力を前段のカウンタのＱ出力（カウント値）とするＡＩＳ検出回路。
【００１８】
【発明の実施の形態】
本発明の上述およびその他の目的、特徴および利点を明確にすべく、以下添付図面を参照しながら、本発明によるＡＩＳ検出回路の好適実施形態を詳細に説明する。
【００１９】
先ず、図１は、本発明によるＡＩＳ検出回路の好適実施形態の構成を示すブロック図である。このＡＩＳ検出回路１０のＡＩＳ検出条件は、入力信号ＤＡＴＡが連続してｍビット以上「１」の場合とし、ｍビット中ｎビットの誤りを許容するものとする。このＡＩＳ検出回路１０は、直列接続されたｎ（複数）個のカウンタ１１ａ〜１１ｎおよびその出力段（カウンタ１１ｎ）に接続されたＤ−Ｆ／Ｆ１２により構成される。
【００２０】
カウンタ１１ａ〜１１ｎは、ｋビットの２進カウンタである。従って、カウントし得る最大値は、（２ｋ−１）で与えられる。ｋは、ｋ＝ｌｏｇ２（ｍ−ｎ）で与えられる。このとき、ｋは、小数点以下を切り上げて整数にする。また、カウンタ１１ａの入力Ｄに与えられる設定値Ｓは、（２ｋ―１）−（ｍ−ｎ）で与えられる。カウント値の加算は、クロック入力（ＣＬＫ）により行われ、イネーブル入力ＥＮが「１」のときのみ有効である。また、カウント値が最大値となった場合には、キャリー出力ＣＯを「１」とし、出力Ｑは最大値を保持する。カウント値が最大値でない場合には、キャリー出力ＣＯは「０」を出力する。
【００２１】
更に、ロード入力ＬＤが「０」のときには、設定値Ｄの値がカウンタに読み込まれる。カウンタ１１ａは、入力信号（ＤＡＴＡ）が「１」のとき、入力クロック（ＣＬＫ）に同期してカウント値を１つ加算する。一方、入力信号（ＤＡＴＡ）が「０」のときには、カウンタ値に設定値Ｓを読み込む。更に、カウント値が最大値（２ｋ−１）になった場合に、出力Ｑはその値を保持する。具体的には、入力クロック（ＣＬＫ）をクロック入力端子ＣＫに接続し、入力信号（ＤＡＴＡ）をイネーブル入力ＥＮと、ロード入力ＬＤに接続し、入力Ｄには設定値Ｓを入力する。
【００２２】
カウンタ１１ｂ〜１１ｎは、入力信号ＤＡＴＡが「１」のとき、入力クロックＣＬＫに同期してカウント値を１つ加算し、入力信号ＤＡＴＡが「０」のとき、前段のカウンタの出力Ｑを読み込む。更に、カウント値が最大値（２ｋ−１）になった場合に、出力Ｑは値を保持すると共に、キャリー出力ＣＯを「１」とする。具体的には、入力クロックＣＬＫをクロック入力端子ＣＫに入力し、入力信号ＤＡＴＡをイネーブル入力ＥＮおよびロード入力Ｌに入力し、入力端子Ｄには前段のカウンタの出力Ｑを入力する。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｎのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして、出力信号ＡＩＳとして出力する。
【００２３】
以下、本発明によるＡＩＳ検出回路の具体例の動作を説明する。ここで、ＡＩＳの検出条件は、入力信号ＤＡＴＡが連続して５１２ビット以上「１」の場合とし、５１２ビット中２ビットの誤りを許容するものとする。
【００２４】
図２は、この条件の場合の具体例の構成を示すブロック図である。また、図３は、図２のＡＩＳ検出回路１０Ａの動作を説明するためのタイミングチャートである。図２に示すＡＩＳ検出回路１０Ａは、直列接続された３個のカウンタ１１ａ〜１１ｃおよびこの最終段のカウンタ１１ｃの出力側に接続されたＤ−Ｆ／Ｆ１２により構成される。また、図３のタイミングチャートにおいて、（ａ）は、入力クロックＣＬＫである。（ｂ）は、入力信号（ＤＡＴＡ）である。（ｃ）は、１段目のカウンタ１１ａのＱ出力である。（ｄ）は、２段目のカウンタ１１ｂのＱ出力である。（ｅ）は、３段目のカウンタ１１ｃのＱ出力である。（ｆ）は、３段目のカウンタ１１ｃのキャリー出力ＣＯである。（ｇ）は、Ｄ−Ｆ／Ｆ１２のＱ出力である。
【００２５】
初期状態として、カウンタ１１ａ〜１１ｃの出力Ｑが全て「１」、カウンタ１１ａ〜１１ｃのキャリー出力ＣＯおよびＤ−Ｆ／Ｆ１２の出力Ｑが全て「０」であるとする。そして、カウンタの幅は、ｋ＝　ｌｏｇ２（ｍ−ｎ）＝　ｌｏｇ２（５１２−２）＝　８．９９　→　９（小数点以下切り上げ）とする。このとき、カウンタの最大値は（２ｋ−１）、即ち５１１である。また、カウンタ１１ａの入力端子Ｄに与えられる設定値Ｓは、５１１−（ｍ−ｎ）＝５１１−５１０＝１である。
【００２６】
時刻ｔ０では、入力信号ＤＡＴＡに「１」が入力され、カウンタ１１ａは入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「２」となる。同様に、カウンタ１１ｂおよび１１ｃも入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「２」となる。カウンタ１１ｃのキャリー出力ＣＯは、カウンタ値が５１１未満であるので、「０」を出力する。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｃのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして「０」を出力する。
【００２７】
次に、時刻ｔ１では、入力信号ＤＡＴＡに「１」が入力される。カウンタ１１ａは、入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「３」となる。同様に、カウンタ１１ｂおよびカウンタ１１ｃも入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「３」となる。カウンタ１１ｃのキャリー出力ＣＯは、カウンタ値が「５１１」未満であるので、「０」を出力する。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｃのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして「０」を出力する。入力信号ＤＡＴＡが「１」の場合には、同様の動作を繰り返す。
【００２８】
時刻ｔ２では、入力信号ＤＡＴＡに「０」が入力される。このとき、カウンタ１１ａ、カウンタ１１ｂおよびカウンタ１１ｃは、設定値のロード状態となる。カウンタ１１ａは、入力クロックＣＬＫに同期してカウンタ値に設定値Ｓの値「１」が読み込まれる。カウンタ１１ｂは、入力クロックＣＬＫに同期してカウンタ値に前段のカウンタ１１ａの出力Ｑの値「４」が読み込まれる。同様に、カウンタ１１ｃは、入力クロックＣＬＫに同期してカウンタ値に前段のカウンタ１１の出力Ｑの値「４」が読み込まれる。カウンタ１１ｃのキャリー出力ＣＯは、カウンタ値が「５１１」未満であるので、「０」を出力する。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｃのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして「０」を出力する。
【００２９】
時刻ｔ３では、入力信号ＤＡＴＡに「０」が入力される。このとき、カウンタ１１ａ、カウンタ１１ｂおよびカウンタ１１ｃは、設定値のロード状態となる。　カウンタ１１ａは、入力クロックＣＬＫに同期してカウンタ値に設定値Ｓの値「１」が読み込まれる。カウンタ１１ｂは、入力クロックＣＬＫに同期してカウンタ値に前段のカウンタ１１ａの出力Ｑの値「２」が読み込まれる。同様に、カウンタ１１ｃは、入力クロックＣＬＫに同期してカウンタ値に前段のカウンタ１１ｂの出力Ｑの値「５」が読み込まれる。カウンタ１１ｃのキャリー出力ＣＯは、カウンタ値が「５１１」未満であるので、「０」を出力する。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｃのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして「０」を出力する。
【００３０】
時刻ｔ４では、カウンタ１１ａは、時刻ｔ３から時刻ｔ４までの間に入力された入力信号ＤＡＴＡ中の「１」の数「５０６」を示している。カウンタ１１ｂは、時刻ｔ２から時刻ｔ４までの間に入力された入力信号ＤＡＴＡ中の「１」の数「５０７」を示している。カウンタ１１ｃは、時刻ｔ０から時刻ｔ４までの間に入力された入力信号ＤＡＴＡ中の「１」の数「５１０」を示している。
【００３１】
時刻ｔ５では、入力信号ＤＡＴＡに「１」が入力される。カウンタ１１ａは、入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「５０７」となる。同様に、カウンタ１１ｂは、入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「５０８」となる。カウンタ１１ｃは、入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「５１１」となる。このとき、カウンタ１１ｃは、カウント値が最大値の「５１１」となるため、キャリー出力ＣＯを「１」にする。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｃのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして「０」を出力する。
【００３２】
時刻ｔ６では、入力信号ＤＡＴＡに「１」が入力される。カウンタ１１ａは、入力クロックＣＬＫに同期してカウンタ値が１つ加算され出力Ｑの値は「５０８」となる。同様に、カウンタ１１ｂは、入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「５０９」となる。カウンタ１１ｃは、カウンタ値が最大値の「５１１」であるため、出力Ｑの値は「５１１」を保持し、キャリー出力ＣＯも「１」を保持する。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｃのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして「１」を出力する。
【００３３】
時刻ｔ７では、入力信号ＤＡＴＡに「０」が入力される。このとき、カウンタ１１ａ、カウンタ１１ｂおよびカウンタ１１ｃは、設定値のロード状態となる。　カウンタ１１ａは、入力クロックＣＬＫに同期してカウンタ値に設定値Ｓの値「１」が読み込まれる。カウンタ１１ｂは、入力クロックＣＬＫに同期してカウンタ値に前段のカウンタ１１ａの出力Ｑの値「１」が読み込まれる。同様に、カウンタ１１ｃは、入力クロックＣＬＫに同期してカウンタ値に前段のカウンタ１１ｂの出力Ｑの値「１」が読み込まれる。このとき、カウンタ１１ｃは、カウント値が「１」となったため、キャリー出力ＣＯを「０」にする。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｃのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして「１」を出力する。
【００３４】
時刻ｔ８では、入力信号ＤＡＴＡに「１」が入力される。カウンタ１１ａは、入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「２」となる。同様に、カウンタ１１ｂおよびカウンタ１１ｃも入力クロックＣＬＫに同期してカウンタ値が１つ加算され、出力Ｑの値は「２」となる。カウンタ１１ｃのキャリー出力ＣＯは、カウンタ値が「５１１」未満であるので、「０」を出力する。Ｄ−Ｆ／Ｆ１２は、カウンタ１１ｃのキャリー出力ＣＯを入力クロックＣＬＫでリタイミングして「０」を出力する。
【００３５】
図２のＡＩＳ検出回路は、Ｄ−Ｆ／Ｆが２８個とその他のゲートで実現可能である。Ｄ−Ｆ／Ｆ数の内訳は、カウンタ１１ａ〜１１ｃで各９個およびＤ−Ｆ／Ｆ１２で１個である。
【００３６】
上述した第１従来技術では、同一のＡＩＳ検出条件を満たすＡＩＳ検出回路を実現するのに５１４個のＤ−Ｆ／Ｆが必要であった。そかし、本発明の実施形態では、２８個のＤ−Ｆ／Ｄのみで実現可能である。即ち、僅か約５．４％のＤ−Ｆ／Ｆ数で同じ機能を実現することが可能である。また、上述した第２従来技術では不可能であった、２ビットの誤りに対してもＡＩＳ検出が可能である。
【００３７】
以上、本発明によるＡＩＳ検出回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。上述した実施形態では、ＡＩＳ検出の条件を入力信号ＤＡＴＡが連続して５１２ビット以上「１」の場合とし、５１２ビット中２ビットの誤りを許容するものとしたが、「１」の連続数および許容する誤り数は、これに限定するものではない。本発明の技術思想の範囲内において、適宜変更され得ることは明らかである。例えば、ＶＨＤＬ（ＶＨＳＩＣ　Ｈａｒｄｗａｒｅ　Ｄｅｓｃｒｉｐｔｉｏｎ　Ｌａｎｇｕａｇｅ）ＶＨＳＩＣ（Ｖｅｒｙ　Ｈｉｇｈ　Ｓｐｅｅｄ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ））等の記述言語を使用しても本発明のＡＩＳ検出回路を記述できることはいうまでもない。
【００３８】
【発明の効果】
以上の説明から理解されるように、本発明のＡＩＳ検出回路によれば、次の如き実用上の顕著な効果が得られる。即ち、ＡＩＳ検出条件における「入力データ中の「１」の連続ビット数」分のシフトレジスタを使用する必要がないため、小さい回路規模でＡＩＳ検出回路を構成可能である。また、ＡＩＳ検出条件によりカウンタの個数とカウンタの設定値を変更することにより、いかなるＡＩＳ検出条件にも適用可能である。
【図面の簡単な説明】
【図１】本発明によるＡＩＳ検出回路の好適実施形態の構成を示すブロック図である。
【図２】図１に示す本発明のＡＩＳ検出回路の具体例のブロック図である。
【図３】図２に示すＡＩＳ検出回路の動作を説明するためのタイミングチャートである。
【図４】ＡＩＳ検出回路の第１従来技術の構成を示すブロック図である。
【図５】ＡＩＳ検出回路の第２従来技術の構成を示すブロック図である。
【符号の説明】
１０、１０Ａ　ＡＩＳ検出回路
１１ａ〜１１ｎ　カウンタ
１２　フリップフロップ（Ｄ−Ｆ／Ｆ）
【図１】
2004072364.tif 000003
【図２】
2004072364.tif 000004
【図３】
2004072364.tif 000005
【図４】
2004072364.tif 000006
【図５】
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