(57)【要約】　　　（修正有）【課題】セル面積の縮小をはかり、メモリデバイスの低価格化をはかる。【解決手段】ＮＲＯＭメモリ型のメモリ回路は、半導体基板上に形成されたメモリセル列と上記メモリセル列を制御するための制御回路とを含み、上記メモリセル列はビット線およびワード線を含んでおり、上記ビット線は基板物質とは異なる物質から形成されている。上記ビット線およびワード線は上記制御回路に広がり、上記ビット線上部表面と上記半導体基板表面との差が既定値より小さくなるように上記半導体基板表面に上記ビット線が埋め込まれている。これにより完全あるいはほぼ完全な平面上にワード線を形成することができる。【選択図】　なし【特許請求の範囲】
【請求項１】
平坦な表面を有する半導体基板と、
上記基板上に形成されたメモリーセルの列と、
上記基板上に形成された上記メモリーセルの列を制御する制御回路とを含み、
上記メモリーセルの列はビット線およびワード線を含み、該ビット線および該ワード線は上記メモリーセルを接続しており、上記ビット線は上記基板の物質とは異なる物質から形成されておりビット線上部平面を有しており、
上記ビット線および上記ワード線は上記制御回路に広がり、
上記ビット線上部平面と上記半導体基板の平面との差が既定値より小さくなるよう、上記半導体基板表面の平面に上記ビット線が埋め込まれている集積メモリー回路。
【請求項２】
一つのメモリーセルは、
一本のビット線に接続されたソース領域と、
隣接するビット線に接続されたドレイン領域と、
上記ソース領域と上記ドレイン領域との間に形成された溝形状のチャネル領域とを含み、
上記チャネル領域は、下部絶縁物層、記録層、および上部絶縁物層を含む請求項１の集積メモリー回路。
【請求項３】
一つのメモリーセルの上記ソース領域は、第１ビット線に接続されており、
上記メモリーセルの上記ドレイン領域は、隣接する第２のビット線に接続されており、
上記メモリーセルのワード線は、上記第１ビット線および上記第２ビット線と交差し、上記ワード線は、上記第１ビット線および上記第２ビット線より上に位置している請求項２の集積メモリー回路。
【請求項４】
上記メモリーセルは、上記ワード線と上記第１ビット線、あるいは上記第２ビット線との交差領域に位置する２ビット記憶位置を含む請求項３の集積メモリー回路。
【請求項５】
上部および下部絶縁領域は酸化物から形成され、記憶領域は窒化物から形成される請求項２の集積メモリー回路。
【請求項６】
上記ビット線は、下部ポリシリコン層、該下部シリコン層上のケイ化物層、および、該ケイ化物層より上の充填酸化物層を含んでいる請求項２の集積メモリー回路。
【請求項７】
上記下部絶縁物層、上記記録層、および上記上部絶縁物層は、上記ビット線の上記充填酸化物層上に備えられている請求項６の集積メモリー回路。
【請求項８】
一本のワード線は、一層の下部ポリシリコン層、該ポリシリコン層より上のケイ化物層、およびこのケイ化物層より上の反射防止コーティング層を含んでいる請求項１の集積メモリー回路。
【請求項９】
上記ワード線は、一層のポリシリコン層、一層のタングステン窒化物層、一層のタングステン層、および該タングステン層より上に、ハードマスクを含んでいる請求項１の集積メモリー回路。
【請求項１０】
絶縁物質で充填された掘が、隣接するワード線とワード線との間に備えられており、この掘は、一つのメモリーセルの溝形状チャネル領域より深く、上記半導体基板に広がっている請求項１の集積メモリー回路。
【請求項１１】
上記ビット線は、上記掘の中に形成された凹部の中に配列し、上記掘の上を広がる請求項１のメモリー集積回路。
【請求項１２】
上記既定値が５０ナノメートルである請求項１に記載の集積メモリー回路。
【請求項１３】
上記ワード線は、１つのワード線底部平面を有し、この平面において、上記ワード線底部平面と上記半導体基板の表面との差は、上記既定値より小さい請求項１の集積メモリー回路。
【請求項１４】
隣接するビット線とビット線との間の距離、あるいは、隣接するワード線とワード線との間の距離は、１５０ナノメートルよりも小さい請求項１に記載の集積メモリー回路。
【請求項１５】
上記既定値は、上記ワード線のパターニングを実施するリソグラフィー技術によって定義される請求項１に記載の集積メモリー回路。
【請求項１６】
集積メモリー回路の製造方法であって、
半導体基板を準備する工程と、
上記基板の中にビット線凹部を形成する工程と、
上記凹部の中にビット線を形成する工程と、
メモリーセルのゲート領域を形成する工程と、
上記メモリーセルの上記ゲート領域上にワード線を形成し、メモリーセルの列の、制御回路の中に、トランジスターのゲート構造を形成する工程とを含み、
上記ビット線凹部において、隣接する２本のビット線は、メモリーセルの一列の中にある、１つのメモリーセルのソースおよびドレイン領域に接続され、
上記ワード線および上記ビット線は、上記制御回路に広がる集積メモリー回路の製造方法。
【請求項１７】
ビット線上部平面と基板表面の平面と差が既定値より小さくなるように、上記ビット線凹部および上記ビット線は設計されている請求項１６の方法。
【請求項１８】
上記既定値は、５０ナノメートルあるいはそれより小さい請求項１７の方法。
【請求項１９】
上記基板を準備する工程は、基板表面上に酸化物層を提供し、該酸化物層より上に窒化物層を提供する工程を含み、
ビット線凹部を形成する工程は、次の副工程、
上記ビット線凹部の位置をリソグラフィーにより決める工程と、
エッチングを停止するために上記酸化物層を用いて選択的にエッチングする工程と、
エッチングを停止するために窒化物を用い、既定された凹部の深さが得られるまで選択的にエッチングする工程とを含む請求項１６の方法。
【請求項２０】
上記ビット線を形成する工程より前に、打ち込み工程を行う請求項１６の方法。
【請求項２１】
上記ビット線を形成する工程では、金属化ビット線が生じる請求項１６に記載の方法。
【請求項２２】
上記ビット線を形成する工程は、次の副工程、
上記ビット線凹部の中に側壁スペーサーを形成する工程と、
上記ビット線凹部の中にポリシリコン層を形成する工程と、
ケイ化物法を用いて、上記ポリシリコン層上に金属−シリコン化合物層または金属層を形成する工程と、
上記ビット線凹部の残ったギャップを酸化物で充填する工程とを含む請求項１６の方法。
【請求項２３】
シリコン／金属化合物は、Ｃｏあるいはタングステンである請求項２２の方法。
【請求項２４】
上記ゲート領域を形成する工程は、次の副工程、
上記メモリーセルの列内の、上記半導体基板上の窒化物層をリソグラフィーにより除去する工程と、
エッチングを停止するために上記ビット線の上部酸化物層を用いて、上記半導体基板に溝を選択的にエッチングする工程と、
上記溝の中に酸化物−窒化物−酸化物層を形成する工程とを含む請求項１６の方法。
【請求項２５】
上記ワード線を形成する工程は、次の副工程、
上記ゲート領域の中に残された溝をポリシリコンで充填する工程と、
ポリシリコン層上に金属シリコン化合物層を設け、この金属シリコン化合物層上にハードマスクを設ける工程と、
リソグラフィーにより上記ワード線の位置を決定し、エッチングを停止するために上記ビット線上の酸化物層を用いて、上記ワード線をエッチングする工程とを含む請求項１６の方法。
【請求項２６】
さらに、ＣＭＯＳ回路としてのメモリーセルの列を制御する上記制御回路を形成する工程を含む請求項１６の方法。
【請求項２７】
上記半導体基板を準備する工程は、隣接するワード線とワード線との間に浅掘絶縁物を形成する工程を含む請求項１６の方法。
【発明の詳細な説明】
（発明の分野）
本発明は、集積メモリー回路、特に、情報を記憶するための誘電体層に基づいたいわゆるＮＲＯＭメモリーに関する。
【０００１】
（従来の技術）
技術発表である「ＮＲＯＭ、２ビット、トラッピング記憶ＮＶＭセルは、フローティングゲートセルに対して実質的な挑戦をするのか？（Ｃａｎ　ＮＲＯＭ，　ｔｗｏ−ｂｉｔ，ｔｒａｐｐｉｎｇ　ｓｔｏｒａｇｅ　ＮＶＭ　ｃｅｌｌ，　ｇｉｖｅ　ａ　ｒｅａｌ　ｃｈａｌｌｅｎｇｅ　ｔｏ　ｆｌｏａｔｉｎｇ　ｇａｔｅ　ｃｅｌｌｓ？　，　Ｂ．　Ｅｉｔａｎ　ｅｔ　ａｌ．，　固体デバイスおよび物質の国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｅｖｉｃｅｓ　ａｎｄ　Ｍａｔｅｒｉａｌｓ）、東京、１９９９」では、ＮＲＯＭメモリーセルの列を有するメモリー回路が公開されている。ＮＲＯＭは、ＯＮＯ誘電体の中の電荷貯蔵に基づいた設計概念であり、２ビットフラッシュセルである。ＯＮＯは、酸化物−窒化物−酸化物を意味する。１つのメモリーセルは、捕獲電荷（ｔｒａｐｐｅｄ　ｃｈａｒｇｅ）を検知するために、独特の方法で、物理的に切り離された２つのビットを記憶している。チャネルホットエレクトロン注入（ＣＨＥ）によってプログラミングが行われ、トンネルエンハンスドホットホール注入（ｔｕｎｎｅｌｉｎｇ　ｅｎｈａｎｃｅｄ　Ｈｏｔ　Ｈｏｌｅ　Ｉｎｊｅｃｔｉｏｎ）によって消去が行われる。
【０００２】
一般的に、ＮＲＯＭセルは、ゲート誘電体が、シリコン二酸化物層とシリコン二酸化物層との間に挟まれた捕獲物質（ｔｒａｐｐｉｎｇ　ｍａｔｅｒｉａｌ）（窒化物）で置き換えられたｎチャネルＭＯＳＦＥＴデバイスである。これが上述したＯＮＯ構造である。どのような直接的なトンネリングも回避できるよう、上部および下部の酸化物は、１．５ナノメートルより厚い。電荷はｎ＋接合部の隣の窒化物に蓄えられる。各々のＮＲＯＭセルは、ソース領域、ドレイン領域、およびソース領域とドレイン領域との間に広がるチャネル領域を含んでいる。
【０００３】
この従来技術におけるメモリーセルでは、隣接するメモリーセルの一方のドレイン領域と、隣接するメモリーセルの他方のソース領域とが、半導体物質基板内の、高ドープされた領域である、いわゆるビット線によって接続されている。一般的に、ｐドープされた半導体基板が使用される。ビット線は、高密度（ｈｅａｖｉｌｙ）ドープされたｎ領域として実現される。この高密度ドープされたｎ領域上には、絶縁を目的としたビット線酸化物が備えられている。この種のビット線は、「埋設された」ビット線と呼ばれている。
【０００４】
チャネル領域の上には、ＯＮＯ構造が適用されている。このＯＮＯ構造の上には、「ゲート電極」（ワード線とも呼ばれる）が備えられている。とりわけ、ワード線は、約９０°の角度でビット線と交差するように備えられている。ビット線上に形成されており、ビット線と９０°の角度をなして交差している平行なビット線列および平行なワード線列で構成されるそのようなメモリーセル領域は、バーチャルグランド列と呼ばれる。通常、このバーチャルグランド列は、５〜６Ｆ２セルサイズあるいは１ビット当たり２．５〜３Ｆ２の、電場酸化物（ｆｉｅｌｄ−ｏｘｉｄｅ）のない交点構造である。
【０００５】
ＮＲＯＭセルは、チャネルホットエレクトロン注入によってプログラミングされている。十分なソースがドレイン電圧に与えられる場合、トランジスターは、高いゲート電位でピンチオフに追いやられる。ドレイン接続の近くで、電子は高い電場で活性化されている。電子がある速度に達するとすぐに、ワード線すなわちＮＲＯＭメモリーセルのゲートに印加された電圧により、この電子はＯＮＯ構造の窒化物層に注入される。
【０００６】
窒化物層への電子の注入は、電子が移動してくるドレイン領域の金属接合部にて起こる。窒化物層内で電子は自由に動くことができないため、電子は、ワード線とビット線との交差領域の端付近で捕捉される。
【０００７】
ドレインソース電圧が反転すると、電子は逆方向へと加速する。これら電子がある速度に達すると、これら電子は、メモリーセルのワード線と他のビット線との交差領域付近の窒化物層に注入される。電子は、ＯＮＯ構造の窒化物層内で自由に動くことはできないので、１つのメモリーセルは２ビットを記憶することができる。記憶している位置は、メモリーセルのワード線と第１ビット線との交差点の端、および、メモリーセルのワード線と他のビット線との交差点の端である。
【０００８】
通常、小型化を目指したメモリーセルの設計が行われている。セルサイズが小さくなれば、ある記憶容量を有するメモリー回路をより小さく作製することができる。ある記憶容量を有するメモリー回路をより小さくすることができれば、セルサイズを小さくすることができる。
【０００９】
デバイスにはあるチャネル長が必要とされるという事実により、メモリーセルの小型化は制限される。層物質のバリアの高さは約３．１ｅＶであり、プログラミングの間、このバリアを超えるには、電子は十分に活性化されている必要がある。典型的なドレイン電圧は、それゆえ５Ｖである。実効チャネル長を突き抜けることを、望むほどには避けられない。
【００１０】
必要とされるあるチャネル長を維持している間セルのサイズを小さくするために、米国特許出願公報ＵＳ　２００２／００２４０９２　Ａｌでは、溝の刻まれた（ｇｒｏｏｖｅｄ）チャネル領域を使用している。活性チャネル（ａｃｔｉｖｅ　ｃｈａｎｎｅｌ）はまっすぐな接続によってではなく、チャネル溝（ｃｈａｎｎｅｌ　ｇｒｏｏｖｅ）の底部のＵ字型、あるいはＶ字型の接続によって形成されるため、チャネルの形状は、まっすぐな形状からある種の２次元的なチャネル形状へと変化する。ＯＮＯ構造はチャネル溝の表面上に設けられている。この溝の形状により、あるチップサイズにより大きな容量のメモリーを収容する目的で、メモリーサイズを小さくすることができる。
【００１１】
上記のＵＳ特許出願公報におけるメモリーセルは、広がったビット線、すなわち半導体基板のある領域を高密度ドープすることによって生じたビット線を有している。
【００１２】
高密度ドープされているにも関わらず、これらのビット線は、例えば金属層のオーミック抵抗よりも高いオーミック抵抗を有している。その一方で、ドレイン領域、あるいはソース領域には、相対的に高い電圧が印加されなければならない。この電圧は、４．５ボルトの範囲にある。ビット線のオーミック損失を低減させるために、いわゆるビット線ストラッピング技術（ｂｉｔ　ｌｉｎｅ　ｓｔｒａｐｐｉｎｇ　ｔｅｃｈｎｉｑｕｅ）が使用される。この技術により、隣接するワード線とワード線との間に、バイアホール（ｖｉａ　ｈｏｌｅｓ）が広がる。これらバイアホールは、上部の金属層あるいは金属化層とビット線との間、すなわち、高密度ドープされた拡散領域（ｄｉｆｆｕｓｅｄ　ｒｅｇｉｏｎｓ）に広がる。この構成により、ビット線のオーミック抵抗は、主に、高密度ドープされた拡散領域によって決定されるのではなく、金属層あるいは金属化層のオーミック抵抗およびバイアホールの接触によって決定される。
【００１３】
この概念の不利な点は、ワード線のパターニングはフォトリソグラフィーによって行われるために、隣接するワード線とワード線との間に、これらバイアホールを生成するのはますます困難になることにある。さらに、ワード線は、１５０から５０ナノメートル範囲の構造であるために、ワード線リソグラフィーは非常にきつい作業である。たったの１００ナノメートル、あるいはそれより小さい空間に、直径５０ナノメートルのバイアホールを広げることは非常に困難であることは誰でも想像できる。ビット線とワード線との間の電圧は相対的に高い（約１０Ｖ）ため、問題を確実に避ける必要がある場合には、十分な厚さの絶縁物層が必要となる。さらに、スイッチング遅延を回避するために、ビット線容量（ｂｉｔ　ｌｉｎｅ　ｃａｐａｃｉｔｙ）に対するワード線を低減させなければならない。
【００１４】
この問題に取り組むため、ドイツ特許出願公報第１０１２９９５８．３、（２００２年６月２１日出願、未公開）には、ビット線ストラッピング技術ではなく、半導体基板上に数層を有するビット線構造を設けることが開示されている。ビット線はポリシリコン層から形成され、基板となる半導体表面に対し直接設けられている。このポリシリコン層上に、金属含有層が設けられている。この金属含有層は、例えば、タングステンケイ化物であり、さらには、ハードマスク層、例えば酸化物層であり、タングステンケイ化物層をそれぞれの環境から電気的に絶縁する。このようにして、基板の上部に設けられたビット線は、ポリシリコン層、タングステンケイ化物層、および上部の酸化物層から形成される。ＷＳｉの代わりに、タングステン窒化物およびタングステンもまた用いることができる。さらに、チタンおよび／またはチタンケイ素化物を使用することもできる。
【００１５】
この解決法によりビット線ストラッピングに係わる問題は解決されるが、他の問題が生じることがわかる。上述したように、ワード線リソグラフィーは非常にきつい作業である。特に、リソグラフィーが行われる表面が完全な平面ではなく、ステップ、あるいは通常は異なる高さを有している場合には、リソグラフィーの特性はひどく低下してしまう。
【００１６】
通常、集積メモリー回路は、表面（ｐｅｒｉｐｈｅｒｙ）に位置するメモリーセルの列を含んでいる。この表面上に、メモリーセルの列を制御するための制御回路が位置している。ワード線およびビット線に必要とされる電圧が印加されるように、メモリーセルの列のビット線およびワード線は、表面上の制御回路に広がっていることは明らかである。
【００１７】
例えば、ゲート溝を形成するための製造工程は、メモリーセル列に制限されるが、少なくとも、ワード線を製造するためのフォトリソグラフィーは、メモリーセル列、および表面上の制御回路に「関連する（ｔｏｕｃｈｅｓ）」。特に、ワード線を形成するためのフォトリソグラフィー工程はまた、通常ＣＭＯＳ技術に基づいている制御回路のトランジスター回路における電界効果トランジスターのゲート構造の位置を決めるために使用される。
【００１８】
半導体基板表面上にビット線を設けることにより、必然的に、集積メモリー回路の制御回路とメモリーセルの列との間にステップが生じてしまう。特に、メモリーセル列の中のワード線の位置を決めるためのマスクは、完全に平坦ではなく、表面とメモリーセル列との境界にステップを有している。
【００１９】
この工程により、メモリーセルの歩留りは低下する、あるいは、メモリーセルのサイズの縮小化におけるさらなる利得が妨げられる。両概要において、メモリー回路のコストが上昇する。生産歩留りが低下すると、機能するメモリー回路の価格は上昇する。他方で、サイズの縮小のさらなる利得は可能ではなく、ある容量を有するメモリーセルのためにより広い領域を必要とするために、メモリーセルの価格も上昇する。
【００２０】
ここで、メモリー回路市場は非常に競争の激しい市場であり、わずかな価格差がメモリー回路製造者の生き残りの原因となるかもしれない。
【００２１】
（本発明の摘要）
本発明の目的は、低価格の集積メモリー回路あるいは低価格の集積メモリー回路の製造方法を提供することにある。
【００２２】
本発明によれば、上記目的は、集積メモリー回路によって達成され、この集積メモリー回路は、平坦な表面を有する半導体基板と、上記基板上に形成されたメモリーセルの列と、上記基板上に形成された上記メモリーセルの列を制御する制御回路とを含み、上記メモリーセルの列はビット線およびワード線を含み、該ビット線および該ワード線は上記メモリーセルを接続しており、上記ビット線は上記基板の物質とは異なる物質から形成されておりビット線上部平面を有しており、上記ビット線および上記ワード線は上記制御回路に広がり、上記ビット線上部平面と上記半導体基板の平面との差が既定値より小さくなるよう、上記半導体基板表面の平面に上記ビット線が埋め込まれている。
【００２３】
本発明の第２の観点によれば、上記目的は、集積メモリー回路の製造方法によって達成され、この方法は、半導体基板を準備する工程と、上記基板の中にビット線凹部を形成する工程と、上記凹部の中にビット線を形成する工程と、メモリーセルのゲート領域を形成する工程と、上記メモリーセルの上記ゲート領域上にワード線を形成し、メモリーセルの列の、制御回路の中に、トランジスターのゲート構造を形成する工程とを含み、上記ビット線凹部において、隣接する２本のビット線は、メモリーセルの一列の中にある、１つのメモリーセルのソースおよびドレイン領域に接続され、上記ワード線および上記ビット線は、上記制御回路に広がっている。
【００２４】
本発明では、さらなるサイズの縮小化のために、高解像度のフォトリソグラフィー工程を行う前に、基板表面をできるだけ平坦にすることが最も重要であり、これは特に、ワード線の位置を決めるためのフォトリソグラフィーのときに重要である。完全に平坦、あるいは無視できるステップ、すなわち、フォトリソグラフィー設定によって決定される既定値より小さいステップを有する基板表面とするには、半導体基板の表面に凹部を形成し、この凹部の中に、制御回路を生成する。半導体基板内に凹部を形成し、それからこれら凹部の中にビット線を形成することによって、ワード線リソグラフィーにとって完全、あるいはほぼ完全な表面を得ることができる。特に、ビット線のための凹部を提供することにより、半導体基板、すなわち、好ましくは金属化されている、あるいは、オーミック抵抗の低い金属／半導体化合物を含む、ビット線とは異なる物質のビット線を形成することができる。それゆえ、問題であるビット線ストラッピング技術を回避することができる。
【００２５】
本発明概念の利点は、ビット線のための凹部を提供することにより、約１００ナノメートルの線幅が可能な最先端の製造現場において、デバイスの機能性および製造能力（ｍａｎｕｆａｃｔｕｒａｂｉｌｉｔｙ）にふさわしい本質規則に従うことができることにある。
【００２６】
ビット線のための凹部を提供することにより、決定的になる前、すなわち、ワード線のような最小線幅リソグラフィーが適用される前に、約１００ナノメートル、好ましくは約５０ナノメートル、そして最も好ましくは約３０ナノメートル以上のステップは存在しない。
【００２７】
本発明の他の利点は、セルサイズのスケールを５Ｆ２未満にしなければならないのにも関わらず、チャネル長を約２００ナノメートルにすることが可能であることにある。本発明の他の利点は、コンタクトホール（ｃｏｎｔａｃｔ　ｈｏｌｅｓ）のためにワード線とワード線との間に余分な空間を必要とするビット線ストラッピングを回避するために、金属化ビット線を有するバーチャルグランドＮＯＲ列が製造されることにある。
【００２８】
本発明の他の利点は、ｎ＋打ち込み深さおよび活性溝エッチング工程の両方によって決められるチャネル長は、最小限の工程、および、一貫性のあるバリエーション、すなわち、高い再現性で製造可能であることにある。これは、２つの工程段階、すなわち、ソース領域およびドレイン領域に対する打ち込み段階、および、活性チャネル段階が、同じ独自の表面に関連しているという事実によって可能になる。
【００２９】
本発明の他の利点は、隣接するチャネルとチャネルとの間の絶縁物は、よく知られている浅掘絶縁物技術（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｎｓｕｌａｔｉｏｎ　ｔｅｃｈｎｉｑｕｅ）を利用することで簡単に集積化されることにある。そのような浅堀絶縁物により、ワード線の空間を減少させることに伴った電場の増大による、メモリーセルの性能を低減する、隣接するメモリーセルとメモリーセルとの間のクロストークは減少する。
【００３０】
一般にＮＲＯＭセルは、ＯＮＯ堆積誘電体を用いた平面型ＮＭＯＳトランジスターとして製造されており、本発明概念では、金属化ビット線とともに溝形成チャネル技術（ｇｒｏｏｖｅｄ　ｃｈａｎｎｅｌ　ｔｅｃｈｎｉｑｕｅ）を使用する。物質の特異的性質により、プログラム操作および消去操作の間、４〜６Ｖのソース−ドレイン電圧が必要とされる。トランジスターチャネル長は、それゆえ、現代の半導体製造現場で利用されている設計規則の減退によって評価されずに、このトランジスターチャネル長は、約２００ナノメートルに制限されている。溝の形成されたビット線（その上、ビット線は金属層あるいは金属化合物層から形成される）と、浅堀絶縁物とを組み合わせることにより、さらにメモリーサイズを小さくすることができ、これは主に、埋め込まれたビット線によって可能になり、その結果、最終的なリソグラフィーに最適な表面となる。
【００３１】
（図の簡単な説明）
以下の図面により、本発明の好ましい実施形態を説明する。
【００３２】
図１は、集積メモリー回路の製造方法のハイレベルフローチャートである。図２は、ＯＮＯ堆積がチャネル領域に設けられる前の、集積メモリー回路の一部分を３次元的に示す図である。図３ａは、パッド窒化物が除去されたときの、浅堀絶縁後の図２の線Ｃあるいは線Ｄに沿った断面図である。図３ｂは、パッド窒化物が除去されないときの、浅堀絶縁後の図２の線Ｃあるいは線Ｄに沿った断面図である。図４ａは、ビット線マスクを形成した後の、図２の線Ｄに沿った断面図である。図４ｂは、ビット線マスクを形成した後の、図２の線Ｂに沿った断面図である。図５ａは、ビット線凹部および金属化ビット線を形成した後の、図２の線Ａに沿った断面図である。図５ｂは、ビット線凹部および金属化ビット線を形成した後の、図２の線Ｂに沿った断面図である。図６ａは、活性溝を形成した後の、図２の線Ａに沿った断面図である。図６ｂは、活性溝を形成した後の、図２の線Ｂに沿った断面図である。図７ａは、記憶誘電体およびゲート誘電体（ｓｔｏｒａｇｅ　ａｎｄ　ｇａｔｅ　ｄｉｅｌｅｃｔｒｉｃｓ）を適用させた後の、図２の線Ｂに沿った断面図である。図７ｂは、記憶誘電体およびゲート誘電体を適用させた後の、図２の線Ｃに沿った断面図である。図８は、メモリーセル列のワード線、および、制御回路のゲートを表面に形成した後の図２のＤに沿った断面図である。
【００３３】
（好ましい実施形態の詳細な説明）
以下では、図１を参照する。本発明の集積メモリー回路の製造方法は、半導体基板の準備段階（１０）から開始する。この基板上に、ビット線凹部を形成する（１２）。その後、ビット線凹部の中にビット線を形成する。このビット線凹部の中で、一つのメモリーセルの、１本のビット線は、メモリーセルのソース領域に接続され、一つのメモリーセルの隣接するビット線は、メモリーセルの列の中にある、一つのメモリーセルのドレイン領域に接続される。とりわけ、ビット線は、半導体物質とは異なる物質から製造される（１４）。これは、ビット線は、オーミック抵抗の低い金属あるいは金属／半導体化合物から形成されることを意味する。ビット線を完成した後、ゲート領域を形成する（１６）。最後に、リソグラフィー法によって、メモリーセルのゲート領域上にワード線を形成し、メモリーセルの列の、制御回路の中に、トランジスターのゲート構造を形成する。
【００３４】
この方法により、平坦な表面をする半導体基板を含む集積メモリー回路が得られる。この集積メモリー回路はさらに基板上に形成されたメモリーセルの列を含んでおり、このメモリーセルの列は、ビット線およびワード線を含んでおり、このビット線およびワード線はメモリーセルを接続しており、このビット線は、基板とは異なる物質から形成されており、ビット線上部平面を有している。集積メモリー回路は、さらにメモリーセルの列を制御するために基板上に形成された制御回路を含んでおり、そこにおいて、その後すぐに、メモリーセルの読み出し、プログラミング、および消去に必要な電圧が印加されるように、ビット線およびワード線が制御回路に広がっている。いろいろと工夫をこらして、ビット線上部平面と基板表面平面との差が既定値より小さくなるように、ビット線は、半導体基板平面の凹部に置かれる。
【００３５】
ある状況では、既定値は、ワード線の位置を決めるフォトリソグラフィーによって決定される。既定値は、できるだけ小さく設定され、ゼロであることが好ましい。現実状況の下では、この理論的に完全なゼロを得るのは難しい。しかしながら、この既定値を１００ナノメートル、好ましくは５０ナノメートル、最も好ましくは３０ナノメートルにすることで、結果として高い生産歩留りで、大容量の集積メモリー回路を製造することが可能なワード線リソグラフィーとすることができ、これにより、集積メモリー回路のコストは低くなる。
【００３６】
以下では、図２を参照する。図２は、ビット線が製造された後のセル列の３次元な断面図であり、活性溝がエッチングされ、犠牲（ｓａｃｒｉｆｉｃｉａｌ）酸化物が成長し、エッチングされている。換言すれば、図２に示すセル列は、ＯＮＯ堆積前の状態を示し、ワード線が堆積されている。図２はまた、図３ａから図８の断面図を同定するために使用される断面図（線Ａ、Ｂ、ＣおよびＤ）の位置を示していることが重要である。
【００３７】
以下では、図２の構造を詳細に述べる。メモリーセル列は基板２０上に生じる。この基板２０は、ｐドープされたウエハーであることが好ましい。１つのメモリーセルは、ソース領域２１およびドレイン領域２２、およびチャネル領域２３を含んでいる。ソース領域およびドレイン領域（２１、２２）は、点線２３で示されるドープされた領域によって決められる。点線２３は、ドーピングの深さを示している。ソース領域２１およびドレイン領域２２のドーピングのためには、ｌｅ１５／ｃｍ２の分量のＡｓｎ＋を打ち込むことが好ましい。ソース領域およびドレイン領域の上に、ビット線２５を形成する。本発明の好ましい実施形態では、ビット線を数層で形成することである。これら数層は、金属あるいは金属／半導体層２５ｂに続く、打ち込み領域上部の上の下部ポリシリコン層２５ａ、および、絶縁酸化物層２５ｃである。ビット線酸化物層２５ｃの上部平面はビット線上部線の位置を決め、好ましくは、隣接するビット線とビット線との間に、ビット線、活性溝、および浅堀絶縁物を生成する前、半導体表面と同じ高さであることである。この半導体基板表面平面は、メモリー列の状態を制御するための制御回路が形成された表面平面に対応する。
【００３８】
図２から分かるように、チャネル領域２３は、溝あるいは堀によって形成されている。これにより、チャネル領域がほぼ円形状であるため、チャネルはソース領域とドレイン領域との間の直接接続よりも長くなるという効果がある。さらに、浅堀絶縁物２６によって隣接するチャネル領域は切り離される。好ましくは、浅堀絶縁物は、酸化物で充填された堀によって形成されることである。浅堀絶縁物は、堀が、チャネルあるいはドープされた領域およびソース領域よりも、半導体基板２０により深く広がるような深さに対して実施しなければならない。
【００３９】
最後に、矢印２７はワード線の方向を示しており、このワード線は、好ましくは９０°の角度でビット線（ＢＬ）と交差している。
【００４０】
それゆえ、１つのメモリーセルは、２つの隣接するビット線、ドレイン領域、ソース領域、チャネル領域およびワード線を含む。そのようなメモリーセルは、２ビットを記憶することができる、すなわち、１ビットをワード線とメモリーセルの第１ビット線との交差領域に、そしてもう１ビットを、第２ビット線とワード線との交差領域に記憶することができる。
【００４１】
以下では、いくつかの製造工程における回路の様子を参照する。全工程は、基板２０を準備することにより開始される。この基板上に、パット酸化物３０を成長させ、パッド窒化物３１を、ｐドープされたウエハー上に堆積する。そして、堀の位置および平坦化のためのリソグラフィーを含む、酸化物で充填された浅堀絶縁物２６を完成するためのあらゆる既知の工程を適用する。堀のエッチングは、８９°から９０°の角度で実施することが好ましい。この堀形成および充填工程の後に、化学機械研磨（ＣＭＰ）により表面を平坦化する。この段階では、表面はＳＴＩ酸化物あるいはパッド窒化物３１のいずれかにより構成されている。
【００４２】
後に続く列およびＣＭＯＳ表面の十分な打ち込みとして、２つの選択肢がある。パッド窒化物（３１）は除去してもよく、あるいは残しておいてもよい。パッド窒化物を残しておけば、ビット線の位置を決めるとき、平面がより平坦になるという利点がある。第２窒化物層（３２）、酸化物層３３、および反射防止コーティングとしての役割を果たす他の層を堆積した後のメモリー回路を図３ａおよび図３ｂに示す。図３ｂに、酸化物／窒化物堆積をより詳細に示す。特に、半導体基板２０の表面上には、浅堀絶縁物２６によって破壊されたパッド酸化物層３０がある。パッド酸化物層の上部には、パッド窒化物層３１がある。パッド窒化物層の上部には、窒化物層３２が見られる。さらに、窒化物層３２の上部には、酸化物層３３がある。この酸化物層はビット線の輪郭描写のためのハードマスクとしての役割を果たす。第２の選択肢が選ばれる場合には、図２の線Ｃあるいは線Ｄに沿った断面には、パッド窒化物層３１は存在しないことに注意しなければならない。
【００４３】
図３ｂから、浅堀絶縁物は、半導体基板表面平面と同じ高さではなく、この浅堀絶縁物は、パッド酸化物層３０およびパッド窒化物層３１の高さによってこの表面上に広がっていくこともまた明らかである。しかしながら、高密度化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）および洗浄段階で処理することにより、この高さは低くなる。
【００４４】
以下では、ビット線凹部を製造するためのビット線マスクが適用された後の状態として、図４ａおよび図４ｂを参照する。図４ａおよび図４ｂは、図３ｂに示したパッド窒化物が除去されない場合である。除去されたパッド窒化物のために、随意の層３１および３２を、層３２のみと取り替えなければならない。
【００４５】
図４ａは図２の線Ａに沿った断面図を示しており、図４ｂは、図２の線Ｂに沿った断面図を示している。ビット線の位置を決めるリソグラフィーは、ハードマスク（層３３、３２、３１）を開くために使用される。とりわけ、最初に、ビット線凹部が形成される位置４０の酸化物３３がエッチングされる。この選択的エッチングは、窒化物層３２の表面上で停止する。そうして、先に層３１が除去されない場合には、領域４０内の窒化物３２および３１をエッチングするために、他のエッチング処理を行う。選択的反応性イオン化学エッチングが選択されるので、このエッチングはパッド酸化物上で停止する。このようにして、エッチングを停止するのにパッド酸化物層３０を使用する一選択的エッチング段階によって、窒化物層３２およびパッド窒化物層２１はエッチングされる。
【００４６】
そして、ビット線領域（図２の２２）にＡｓが打ち込まれる間、表面を保護するために他のリソグラフィーを用いる。このようにして、この打ち込み段階は、メモリーセル３２列でのみで行われ、制御回路３４が位置する表面では行われない。打ち込み後、打ち込み物はアニールされる。
【００４７】
図４ａから、層３３、３２、３１によって決められたビット線マスクが完成した後に打ち込みが行われるということは明らかである。あるいは、パッド酸化物層３０上にパッド窒化物層３１を設ける前、すなわち、図３ａおよび図３ｂの絶縁を行う前に、この打ち込みが行われていてもよい。
【００４８】
図４ｂは、図２の線Ｂに沿った断面図を示している。ここで、図４ｂの断面では層３０および層３１は見られないが、これらは浅堀絶縁物２６によって隠れていることを言及しておく。
【００４９】
図５ａ、図５ｂの回路に達するように図４ａ、図４ｂの回路を加工するために、酸化物層３０、すなわち、パッド酸化物、ＳＴＩ酸化物２６、および基板２０、そして特に、ドープされた領域２２を、それに見合うエッチング速度、および窒化物ハードマスク（層３１および３２）に対して十分な選択性でもってエッチングする。好ましくは、ＳＴＩ酸化物および基板内の同じ深さに達するように、酸化物の比率をより高くすることである。
【００５０】
制御回路４１に関しては、図５ａに示す窒化物ハードマスクによってまた、表面を保護することが好ましい。ビット線凹部をエッチングするエッチング工程を半導体基板２０およびＳＴＩ酸化物のある既定された深さにおいて停止した後、酸化物は凹部の中に堆積され、引き続きスペーサー２５を得るためにエッチングを行う。そうして、ポリシリコン層２５ａを得るために、ポリシリコンのみを堆積し、エッチバックする。それから、ＣｏＳｉ２５ｂを得るために、自己整合型ケイ化物法（ｓｅｌｆ−ａｌｉｇｎｅｄ　ｓｉｌｉｃｉｄｅ　ｍｅｔｈｏｄ）（サリサイド（ｓａｌｉｃｉｄｅ）法を用いてＣｏを堆積し、アニールし、エッチングする。一方で、オーミック抵抗の低い金属あるいは金属／半導体層２５を得るために、ＷＳｉを堆積し、エッチバックする。残ったギャップを酸化物で充填し、層２５ｃを得るために、残った回路構造を平坦化する。この処理段階は、窒化物に対する適度な選択性にのみ特徴があるので、層３１、３２はかなり薄くなり、層３１の一部分のみが残る。
【００５１】
凹部の中にある酸化物の一部分は、ビット線の絶縁物を構成する物質である。この部分は、参照番号２５ｃで示されており、層２５ｂの上部平面から、半導体基板表面平面へと拡がり、ＣＭＰ段階の後に残る。
【００５２】
本発明の重要な特徴は、領域２２（図４ａを見よ）を得るための打ち込み工程、および、凹部をエッチングする工程は、同じあるいはほぼ同じ表面平面から開始することにある。異なる点は、パッド酸化物３０が非常に薄いことのみである。図５ａから、ビット線凹部の下部凹部平面と、ｎ＋打ち込み物の境界との間の距離が、チャネル長を決めていることは明らかである。この距離を図５ａに二重矢印で示す。
【００５３】
図２を考えた場合、この距離は、図２において二重矢印２３で示すチャネル長が原因であることは明らかである。距離５０が長くなれば、直ちにチャネル長は短くなる。他方で、チャネル長が長くなれば、距離５０は短くなる。このように、一方で生産性を考慮し、他方で集積回路内のメモリーセルを考慮した場合、距離５０は重要なポイントとなる。それゆえ、ビット線凹部エッチングおよびソース領域よびドレイン領域を決めるための打ち込み工程を同じ平面（あるいは、薄いパッド酸化物層以外のほぼ同じ平面）から開始するということは重要である。この特徴により、生産性は高くなり、集積メモリー回路内のばらつきは小さくなる。
【００５４】
図５ｂから、浅堀絶縁物は隣接するチャネル領域を切り離すだけではなく、メモリーセルのソース領域とドレイン領域との間に広がっていることは明らかである。前述の段階が適用される場合には、ビット線がＳＴＩ酸化物内および基板シリコン内に埋め込まれる。
【００５５】
以下では、図６ａおよび図６ｂに示す状態に達するための工程を述べる。この工程では、溝６０を形成する。まず、窒化物層３２および３１を、好ましくは反応性イオンエッチングによって除去する。さらにこの窒化物層は、制御回路領域４１の中ではなく、メモリーセル４２の列の中で除去することが好ましい。
【００５６】
これは、表面領域を保護するフォトリソグラフィー工程により達成される。酸化物によってエッチングが停止するように、酸化物に対して高い選択性のあるエッチングを行う。全ての列が酸化物によって覆われる、すなわち、側壁スペーサー２５ｄおよび打ち込み酸化物２５ｃがビット線構造を覆い、そしてパッド酸化物が、ビット線構造の間にＳＴＩ酸化物２６が残されている表面以外の全ての表面と表面との間を覆う。
【００５７】
それから、活性溝６０をエッチングする。まず、パッド酸化物を破壊するために破壊工程を行う。
【００５８】
それから、自己整合エッチングを行う。これにより、片側のビット線凹部内の酸化物およびもう片側の浅堀絶縁物はエッチングせずに、半導体物質のみを選択的にエッチングする。図６ａから、ビット線「凹部」は、最終的な集積メモリー回路においてはもはや見られないことは明らかである。そのかわりに、凹部の内容物、すなわち、層２５ａ、２５ｂ、２５ｃおよびスペーサーは残る。なぜなら、図２あるいは図６ａに見られるように、活性溝を形成するために、凹部と凹部との間の物質はエッチングにより除去されるからである。しかしながら、半導体表面平面に関しては、ビット線は、実際はポリシリコン層２５ａの基本線（ｂｏｔｔｏｍｌｉｎｅ）と半導体表面平面、あるいは、言い換えれば、ビット線上部平面との間の距離によって決められる量によって埋め込まれることが重要である。この凹部の深さは、図６ａで６２として示している。
【００５９】
反応性イオンエッチングは半導体表面の結晶にダメージを与えることが知られていることから、エッチングされ、それにより開かれた表面上に薄い熱酸化物層を成長させることが有利である。この犠牲酸化物により、基板の非常に繊細なチャネル領域の結晶欠陥はアニールされる。標準的な湿式洗浄手法の使用により、犠牲酸化物および残った窒化物および表面領域のパッド酸化物を除去することができる。この工程の後に、図６に示す状態が得られる。ビット線構造と表面トランジスター領域との間の活性溝は被覆されていないＳｉ表面である。
【００６０】
図６ｂは、図６ａと同様の製造の中間工程を示しているが、断面Ｂに沿ったものである。
【００６１】
図７ａの中間状態に達するために、図６ａおよび図６ｂに示す構造上で、ＯＮＯ堆積７０を成長させ／堆積する。ＯＮＯ堆積を形成後、表面制御回路のＯＮＯ堆積を除去するためにリソグラフィーを用いる。制御回路４１においてＯＮＯ堆積は使用されないが、このＯＮＯ堆積は、それぞれのＣＭＯＳ回路の中にある電界効果トランジスターのために、１あるいはそれ以上のゲート酸化物によって置き換えられる。
【００６２】
レジストマスクで保護することにより、ウェットプロセス、ドライプロセス、あるいはこれら両方の組み合わせによりＯＮＯをエッチングすることができる。レジストの除去および洗浄後、より厚い（約１５ｎｍ）「高電圧」ゲート酸化物が成長する。セル列および高圧トランジスターの両方がレジストによって保護される間、高圧ゲート酸化物をエッチングするためにマスキング過程を繰り返す。全ての場合において、後に続く酸化工程は、前述の層厚みの増大に寄与する。マスク工程は、付加的なチャネル打ち込みを適用し、適切なしきい値電圧を得るために使用される。
【００６３】
図７ｂも同じ中間結果を示しているが、断面Ｃである。断面Ｃから、スペーサー２５ｄは、ＳＴＩあるいはこのＳＴＩにもまた適用されるＯＮＯ堆積７０上に広がる。しかしながら、湿式洗浄が、先に高い熱供給にさらされた酸化物よりも密度の低い酸化物を速くエッチングする場合には、この広がりは消えるであろう。
【００６４】
以下では、メモリーセル列４２のワード線、あるいはゲート誘電体８０上に制御回路４２のＣＭＯＳゲート堆積した後の状態を示している図８を参照する。まず初めに、ポリシリコン層８０ａを、ビット線３５の層２５ｃの上部に存在するＯＮＯ堆積上に設ける。ポリの厚さが、開口部の半分より大きい場合には、ポリの優れた絶縁コーティング特性により、図７ａに示す活性溝は完全に充填される。
【００６５】
一般的にはビット線金属、あるいは金属／半導体層２５ｂに対して述べたのと同じ技術を用いて、ポリシリコン層８０ａ上にタングステンケイ化物層を設ける。層８０ｂの上部には、ハードマスク８０ｃを設ける。
【００６６】
異なる層の構成が利用される場合（ハードマスクの後に、ポリ、ＷＮ、およびＷの順序）、ワード線堆積のシート抵抗はより低くなる。
【００６７】
ここで、層８０ａ、８０ｂ、８０ｃは、全回路、すなわち、メモリーセル列４２および制御回路４１に設けられる。そして、最後のセルを決めるフォトリソグラフィーが続く。本発明の主たる利点は、このワード線リソグラフィーのために、全集積メモリー回路の平面は完全に平坦、あるいは結晶ステップサイズ以下のステップしかないということにある。既に上述したように、ワード線リソグラフィーは難しい作業である。というのも、ワード線ピッチは２００ナノメートルの範囲であり、さらにメモリーセル列のサイズを小さくするには、２００ナノメートル以下にする必要があるからである。本発明にかかる、埋め込まれたビット線は、このリソグラフィーに対して完全あるいはほぼ完全であるので、生産歩留りは高く保たれ、そしてそれゆえ、集積メモリー回路の価格を適切な範囲に保つことができる。
【００６８】
図８には、側壁スペーサーが描かれている。ゲートエッチングの後の再酸化（ｒｅｏｘｉｄａｔｉｏｎ）工程に加えて、ゲート酸化物の数および特に表面回路構成におけるＮＭＯＳデバイスおよびＰＭＯＳデバイスの分類に応じて、１あるいはそれ以上の側壁スペーサーが必要である。高電圧（約１２Ｖ）に対して、幾分厚いスペーサーが一般的には使用され、これによりワード線間のギャップが完全に充填される。しかしながら、これらはセルデバイス、あるいは表面トランジスター広がりの様々な打ち込みに対しては全く影響がない。この加工は、インターレイヤー分離（ｉｎｔｅｒ−ｌａｙｅｒ　ｉｓｏｌａｔｉｏｎ）、コンタクトホール、および金属充填物および金属配線平面の人工方法の状態で続けることができる。
【００６９】
本発明の他の実施形態では、犠牲ワード線と接合した、二重の作業機能もまた可能である。
【００７０】
上述したＣＭＯＳ構成は、あらゆるトランジスタータイプに対するｎ＋−ポリゲート物質に基づいており、この方法は、周辺回路−前者の場合のように、埋め込まれたチャネルを特徴付けないｐ＋ゲートＰＭＯＳデバイス−の中の、ＰＭＯＳ動作の性能をより高くすることができる。メモリーセルは、局所的な金属ビット線によってアドレスされるので、ワード線とワード線との間の狭い空間に自己整合接触（ｓｅｌｆ　ａｌｉｇｎｅｄ　ｃｏｎｔａｃｔｓ）を必要としない。したがって、窒化物でカプセル化されたワード線は必要ではない。それゆえ、ドープされていないポリシリコンはゲート接触として適用され、ｐ＋あるいはｎ＋ソース／ドレイン広がりが打ち込まれると同時にドープされる。ＣｏＳｉを組み合わせたサリサイド法の使用により、ゲートは金属化される。
【図面の簡単な説明】
【図１】集積メモリー回路の製造方法のハイレベルフローチャートである。
【図２】ＯＮＯ堆積がチャネル領域に設けられる前の、集積メモリーの一部分を３次元的に示す図である。
【図３】ａはパッド窒化物が除去されたときの浅堀絶縁後の図２の線Ｃあるいは線Ｄに沿った断面図であり、ｂはパッド窒化物が除去されないときの浅堀絶縁後の図２の線Ｃあるいは線Ｄに沿った断面図である。
【図４】ａはビット線マスクを形成した後の図２の線Ｄに沿った断面図であり、ｂはビット線マスクを形成した後の図２の線Ｂに沿った断面図である。
【図５】ａはビット線凹部および金属化ビット線を形成した後の図２の線Ａに沿った断面図であり、ｂはビット線凹部および金属化ビット線を形成した後の図２の線Ｂに沿った断面図である。
【図６】ａは活性溝を形成した後の図２の線Ａに沿った断面図であり、ｂは活性溝を形成した後の、図２の線Ｂに沿った断面図である。
【図７】ａは記録誘電体およびゲート誘電体を適用させた後の図２の線Ｃに沿った断面図であり、ｂは記録誘電体およびゲート誘電体を適用させた後の図２の線Ｃに沿った断面図である。
【図８】メモリーセル列のワード線、および、制御回路のゲートを表面に形成した後の、図２のＤに沿った断面図である。
【符号の説明】
１０　基板の準備
１２　ビット線凹部の形成
１４　凹部の中の、ビット線の形成
１６　ゲート領域の形成
１８　ワード線の形成
２０　基板
２１　ソース領域
２２　ドレイン領域
２３　チャネル領域
２５　ビット線
２５ａ　底部ポリシリコン層
２５ｂ　金属または金属／半導体層
２５ｃ　絶縁酸化物層
２５ｄ　側壁スペーサー
２６　浅堀絶縁物
２７　ワード線方向
３０　パッド酸化物
３１　パッド窒化物
３２　窒化物層
３３　酸化物層
４０　ビット凹部の位置
４１　制御回路
４２　メモリーセルの列
５０　残ったドープの深さ
６０　活性溝
６２　凹部深さ
７０　ＯＮＯ堆積
８０　制御回路トランジスターのゲート誘電体
８０ａ　ポリシリコン層
８０ｂ　タングステンケイ化物層
８０ｃ　ハードマスク
【図１】
2004080004.tif 000002
【図２】
2004080004.tif 000003
【図３】
2004080004.tif 000004
【図４】
2004080004.tif 000005
【図５】
2004080004.tif 000006
【図６】
2004080004.tif 000007
【図７】
2004080004.tif 000008
【図８】
2004080004.tif 000009