(57)【要約】【課題】フラッシュメモリを用いたシステムの構成デバイス数を低減し、システムを安価に実現する。【解決手段】フラッシュメモリを用いたシステムをブートするためのＲＯＭに匹敵する機能をフラッシュメモリ自身に持たせる。【選択図】    図１
2004319048.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、
前記不揮発性半導体メモリセルを制御するための制御回路とを具備し、
前記インターフェイス部と制御回路は、
第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、
第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、Ｋ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモード
とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の読み出しモードは、前記データを連続して出力した後に自動的に出力待機状態となり、前記第２の読み出しモードは、前記データを連続して出力した後に自動的に通常の動作モードとなる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の不揮発性半導体メモリセルは、システム起動プログラムが格納されたＲＯＭエリアとそれ以外のエリアを持ち、前記第２の読み出しモードでは前記ＲＯＭエリアからＫ（Ｋ＞Ｎ）バイトのデータが読み出されることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の読み出しモードは、外部からのハードウェアリセット信号により起動されることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の読み出しモードは、外部からのソフトウェアリセットコマンドに基づいて起動されることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、
前記不揮発性半導体メモリセルの書き込みデータ／読み出しデータに対して誤り訂正を行う誤り訂正回路と、
前記不揮発性半導体メモリセルを制御するための制御回路とを具備し、
前記インターフェイス部と誤り訂正回路と制御回路は、
第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、
第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、誤り訂正を行った後にＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモード
とを有することを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第１の読み出しモードは、前記データを連続して出力した後に自動的に出力待機状態となり、前記第２の読み出しモードは、前記データを連続して出力した後に自動的に通常の動作モードとなる
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記複数の不揮発性半導体メモリセルは、システム起動プログラムが格納されたＲＯＭエリアとそれ以外のエリアを持ち、前記第２の読み出しモードでは前記ＲＯＭエリアからＫ（Ｋ＞Ｎ）バイトのデータが読み出されることを特徴とする請求項７または８記載の不揮発性半導体記憶装置。
【請求項１０】
前記第２の読み出しモードは、外部からのハードウェアリセット信号により起動されることを特徴とする請求項７乃至９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第２の読み出しモードは、外部からのソフトウェアリセットコマンドに基づいて起動されることを特徴とする請求項７乃至９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされることを特徴とする請求項７乃至１０のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１３】
電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、
前記不揮発性半導体メモリセルの書き込みデータ／読み出しデータに対して誤り訂正を行う誤り訂正回路と、
前記不揮発性半導体メモリセルを制御するための制御回路とを具備し、
前記インターフェイス部と誤り訂正回路と制御回路は、
第１の起動手順を経て前記インターフェイス部を介して入力される（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを取り込み、このデータを一括して前記複数のメモリセルに書き込む第１の書き込みモードと、
第２の起動手順を経て前記インターフェイス部を介して入力されるＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを取り込み、このデータに対して誤り訂正するための検査コードを自動的に発生させ、前記Ｋバイトのデータと前記検査コードを一括して前記複数のメモリセルに書き込む第２の書き込みモード
とを有することを特徴とする不揮発性半導体記憶装置。
【請求項１４】
前記インターフェイス部と誤り訂正回路と制御回路は、
第３の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、
第４の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、誤り訂正を行った後にＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモード
とをさらに有することを特徴とする請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】
前記第１の読み出しモードは、前記データを連続して出力した後に自動的に出力待機状態となり、前記第２の読み出しモードは、前記データを連続して出力した後に自動的に通常の動作モードとなる
ことを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記複数の不揮発性半導体メモリセルは、システム起動プログラムが格納されたＲＯＭエリアとそれ以外のエリアを持ち、前記第２の読み出しモードでは前記ＲＯＭエリアからＫ（Ｋ＞Ｎ）バイトのデータが読み出されることを特徴とする請求項１４または１５記載の不揮発性半導体記憶装置。
【請求項１７】
前記第２の読み出しモードは、外部からのハードウェアリセット信号により起動されることを特徴とする請求項１４乃至１６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１８】
前記第２の読み出しモードは、外部からのソフトウェアリセットコマンドに基づいて起動されることを特徴とする請求項１４乃至１６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１９】
前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされることを特徴とする請求項１４乃至１７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２０】
電気的にデータの書換可能な複数の不揮発性半導体メモリセルが配列された複数組のメモリセルアレイと、
前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、
前記不揮発性半導体メモリセルを制御するための制御回路とを具備し、
前記インターフェイス部と制御回路は、
第１の起動手順を経て前記メモリセルアレイの１組に対してアクセスし、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを処理する第１の動作モードと、
第２の起動手順を経て前記メモリセルアレイの少なくとも２組に対してアクセスし、Ｋ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを処理する第２の動作モード
とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２１】
電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、
前記不揮発性半導体メモリセルを制御するための制御回路と、
電源電圧を検出し、前記制御回路に起動信号を出力する電源電圧検出回路とを具備し、
前記インターフェイス部と制御回路は、
前記インターフェイス部に入力される信号によって起動される第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、最大で（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、
前記起動信号により起動される第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、最大でＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモード
とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２２】
前記複数の不揮発性半導体メモリセルは、システム起動プログラムが格納されたＲＯＭエリアとそれ以外のエリアを持ち、前記第２の読み出しモードでは前記ＲＯＭエリアから最大でＫ（Ｋ＞Ｎ）バイトのデータが読み出されることを特徴とする請求項２１記載の不揮発性半導体記憶装置。
【請求項２３】
さらに、誤り訂正回路を備え、前記誤り訂正回路は前記第２の読み出しモードで読み出されるデータの誤りを訂正することを特徴とする請求項２１または２２記載の不揮発性半導体記憶装置。
【請求項２４】
前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされることを特徴とする請求項２１または２２記載の不揮発性半導体記憶装置。
【請求項２５】
電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、
前記不揮発性半導体メモリセルを制御するための制御回路と、
電源電圧を検出して前記制御回路に起動信号を出力する電源電圧検出回路と、
誤り訂正回路とを具備し、
前記インターフェイス部と制御回路は、
前記インターフェイス部に入力される信号によって起動され、前記不揮発性半導体メモリセルからデータを読み出す第１の読み出しモードと、
前記起動信号により起動され、前記不揮発性半導体メモリセルからデータを読み出し、さらに前記誤り訂正回路により読み出したデータの誤りを訂正することが可能な第２の読み出しモード
とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２６】
前記複数の不揮発性半導体メモリセルは、システム起動プログラムが格納されたＲＯＭエリアとそれ以外のエリアを持ち、前記第２の読み出しモードでは前記ＲＯＭエリアからデータが読み出されることを特徴とする請求項２５記載の不揮発性半導体記憶装置。
【請求項２７】
前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされることを特徴とする請求項２５記載の不揮発性半導体記憶装置。
【請求項２８】
請求項１乃至２７のいずれか１項に記載の不揮発性記憶装置を搭載してなることを特徴とする電子カード。
【請求項２９】
請求項２８記載の電子カードと、
前記電子カードに電気的に接続可能なカードスロットと、
前記カードスロットに接続されたカードインターフェース
とを具備することを特徴とする電子装置。
【請求項３０】
前記電子装置は、デジタルスチルカメラであることを特徴とする請求項２９記載の電子装置。
【請求項３１】
前記電子装置は、パーソナルデジタルアシスタントであることを特徴とする請求項２９記載の電子装置。
【請求項３２】
前記電子装置は、ボイスレコーダであることを特徴とする請求項２９記載の電子装置。
【請求項３３】
前記電子装置は、ＰＣカードであることを特徴とする請求項２９記載の電子装置。
【請求項３４】
電気的にデータの書換可能な複数の不揮発性半導体メモリセル、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部および前記不揮発性半導体メモリセルを制御するための制御回路を有する不揮発性半導体装置と、
前記不揮発性半導体記憶装置を制御するためのコントローラ
とを備えた電子装置であって、
前記インターフェイス部と制御回路は、
第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、最大で（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、
第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、最大でＫ（Ｋは２のｋ乗、ｋは正の整数、Ｋ＞Ｎ）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモードとを有し、
前記第２の読み出しモードで読み出されるデータは当該電子装置を起動するためのプログラムであることを特徴とする電子装置。
【請求項３５】
前記不揮発性半導体装置は誤り訂正回路をさらに備え、前記誤り訂正回路は前記第２の読み出しモードで読み出されるデータの誤りを訂正可能であることを特徴とする請求項３４記載の電子装置。
【請求項３６】
前記不揮発性半導体装置は電源電圧を検出して前記制御回路に起動信号を出力する電源電圧検出回路をさらに具備し、前記第１の読み出しモードは前記インターフェイス部に入力される信号によって起動され、前記第２の読み出しモードは前記起動信号により起動されることを特徴とする請求項３４または３５記載の電子装置。
【請求項３７】
前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされることを特徴とする請求項３４記載の不揮発性半導体記憶装置。
【請求項３８】
さらに、ＳＲＡＭを備えることを特徴とする請求項３４記載の電子装置。
【請求項３９】
電気的にデータの書換可能な複数の不揮発性半導体メモリセル、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部、前記不揮発性半導体メモリセルを制御するための制御回路および誤り訂正回路を有する不揮発性半導体装置と、
前記不揮発性半導体記憶装置を制御するためのコントローラ
とを備えた電子装置であって、
前記インターフェイス部と制御回路は、
第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出す第１の読み出しモードと、
第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、さらに前記誤り訂正回路で読み出したデータの誤りを訂正可能である第２の読み出しモードとを有し、
前記第２の読み出しモードで読み出されるデータは当該電子装置を起動するためのプログラムであることを特徴とする電子装置。
【請求項４０】
前記不揮発性半導体装置は電源電圧を検出して前記制御回路に起動信号を出力する電源電圧検出回路をさらに具備し、前記第１の読み出しモードは前記インターフェイス部に入力される信号によって起動され、前記第２の読み出しモードは前記起動信号により起動されることを特徴とする請求項３９記載の電子装置。
【請求項４１】
前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされることを特徴とする請求項３９記載の不揮発性半導体記憶装置。
【請求項４２】
さらに、ＳＲＡＭを備えることを特徴とする請求項３９記載の電子装置。
【請求項４３】
電気的にデータの書換可能な複数の不揮発性半導体メモリセル、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部および前記不揮発性半導体メモリセルを制御するための制御回路を有する不揮発性半導体装置と、
前記不揮発性半導体記憶装置を制御するためのコントローラ
とを備えた電子装置であって、
前記インターフェイス部と制御回路は、
第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出す第１の読み出しモードと、
第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出す第２の読み出しモードとを有し、
前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされ、
前記第２の読み出しモードで読み出されるデータは当該電子装置を起動するためのプログラムであることを特徴とする電子装置。
【請求項４４】
前記不揮発性半導体装置は誤り訂正回路をさらに備え、前記誤り訂正回路は前記第２の読み出しモードで読み出されるデータの誤りを訂正可能であることを特徴とする請求項４３記載の電子装置。
【請求項４５】
前記不揮発性半導体装置は電源電圧を検出して前記制御回路に起動信号を出力する電源電圧検出回路をさらに具備し、前記第１の読み出しモードは前記インターフェイス部に入力される信号によって起動され、前記第２の読み出しモードは前記起動信号により起動されることを特徴とする請求項４３または４４記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータの書替え可能な不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置に係り、特にメモリセルアレイに対する読み出し／書き込み制御に関するもので、例えばＮＡＮＤ型フラッシュメモリに使用される。
【０００２】
【従来の技術】
電気的にデータの書替え可能な不揮発性半導体記憶装置のうち、一括消去可能なフラッシュメモリは、消去／書き込み動作により、メモリセルトランジスタの浮遊ゲートの電荷量を変えることでその閾値電圧を変え、データを記憶する。例えば、電子を放出して閾値電圧を負にすることで“０”データを、電子を注入して閾値電圧を正にすることで“１”データをそれぞれ記憶させる。電子の放出／注入は、例えば浮遊ゲートと半導体基板間でトンネル酸化膜を介して行われる。このため、データの書き替え回数に伴ってトンネル酸化膜が劣化し、例えば浮遊ゲートに注入された電子がトンネル酸化膜から漏れ出てしまい、データの保持が難しくなる。多くのフラッシュメモリの書き替え可能回数は、１つのメモリセル当り、１０万回から１００  万回である。
【０００３】
近年、フラッシュメモリを用いた多くの制御システムにおいては、データが壊れてしまった場合に対応してエラー訂正システムを導入している。書き替え回数が多くなり、例えば５２８  バイト中の１ビットがエラーしてもエラー訂正システムにより訂正される。このエラー訂正システムは、従来、フラッシュメモリのコストを抑えるため、あるいは、高速にエラー訂正処理を行うため、演算処理を専門とするコントローラチップに備えられている。
【０００４】
一方、フラッシュメモリを用いた電子機器の制御システムでは、その起動（ブート）時に、システムをブートするためのプログラムをプロセッサユニットがＲＯＭから読み込む。上記ブート用のプログラムには、フラッシュメモリを制御するためのデータやエラー訂正プログラムも含まれている。
【０００５】
図２０は、従来のＮＡＮＤフラッシュメモリを用いた制御システムの構成例を示すブロック図である。
【０００６】
マイクロプロセッサ（ＭＰＵ）  １０３は、システムＩ／Ｏ  バス線（Ｉ／Ｏ  ｂｕｓ  ｌｉｎｅ）を介して、ＲＯＭ１０４、ＳＲＡＭ１０２とＮＡＮＤフラッシュメモリ１０５に接続されている。ＭＰＵ１０３は、システム起動時にＲＯＭ１０４からシステム起動プログラムを読み出し、ＳＲＡＭ１０４やＮＡＮＤフラッシュメモリ１０５を制御する。そのプログラムの中には、ＮＡＮＤフラッシュメモリ１０５のデータに対して誤り訂正を行うためのコードも含まれる。このＮＡＮＤフラッシュメモリ１０５は、磁気ディスクのようにファイルストレージとして用いられ、デジタルカメラなどでは画像記憶として使われる。
【０００７】
なお、フラッシュメモリにエラー訂正システムを搭載する技術は、本願出願人に係る特許文献１、特許文献２、非特許文献１に開示されている。
【０００８】
【特許文献１】
特許第３２７２９０３号明細書
【０００９】
【特許文献２】
特開２００１−１４８８８号公報
【００１０】
【非特許文献１】
Ｔ．Ｔａｎｚａｗａ  ｅｔ．ａｌ．，”  Ａ  Ｃｏｍｐａｃｔ  Ｏｎ−Ｃｈｉｐ  ＥＣＣ  ｆｏｒ  Ｌｏｗ  Ｃｏｓｔ  Ｆｌａｓｈ  ｍｅｍｏｒｉｅｓ”，１９９６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ
【００１１】
【発明が解決しようとする課題】
上記したように従来のフラッシュメモリを用いたシステムは、そのエラー訂正を行うコントローラチップやブート用のプログラムを格納するＲＯＭを必要とし、構成デバイス数が多いという問題があった。
【００１２】
本発明は上記の問題点を解決すべくなされたもので、フラッシュメモリを用いたシステムの構成デバイス数を低減し、システムを安価に実現し得る不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置の第１の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、前記不揮発性半導体メモリセルを制御するための制御回路とを具備し、前記インターフェイス部と制御回路は、第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、Ｋ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモードとを有することを特徴とする。ここで、例えばＫ＞Ｎである。
【００１４】
また、本発明の不揮発性半導体記憶装置の第２の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、前記不揮発性半導体メモリセルの書き込みデータ／読み出しデータに対して誤り訂正を行う誤り訂正回路と、前記不揮発性半導体メモリセルを制御するための制御回路とを具備し、前記インターフェイス部と誤り訂正回路と制御回路は、第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、誤り訂正を行った後にＫ（Ｋは２のｋ乗、ｋは正の整数、Ｋ＞Ｎ）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモードとを有することを特徴とする。
【００１５】
また、本発明の不揮発性半導体記憶装置の第３の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、前記不揮発性半導体メモリセルの書き込みデータ／読み出しデータに対して誤り訂正を行う誤り訂正回路と、前記不揮発性半導体メモリセルを制御するための制御回路とを具備し、前記インターフェイス部と誤り訂正回路と制御回路は、第１の起動手順を経て前記インターフェイス部を介して入力される（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを一括して前記複数のメモリセルに書き込む第１の書き込みモードと、第２の起動手順を経て前記インターフェイス部を介して入力されるＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータに対して誤り訂正するための検査コードを自動的に発生させ、前記Ｋバイトのデータと前記検査コードを一括して前記複数のメモリセルに書き込む第２の書き込みモードとを有することを特徴とする。
【００１６】
また、本発明の不揮発性半導体記憶装置の第４の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセルが配列された複数組のメモリセルアレイと、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、前記不揮発性半導体メモリセルを制御するための制御回路とを具備し、前記インターフェイス部と制御回路は、第１の起動手順を経て前記メモリセルアレイの１組に対してアクセスし、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを処理する第１の動作モードと、第２の起動手順を経て前記メモリセルアレイの少なくとも２組に対してアクセスし、Ｋ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを処理する第２の動作モードとを有することを特徴とする。
【００１７】
また、本発明の不揮発性半導体記憶装置の第５の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、前記不揮発性半導体メモリセルを制御するための制御回路と、電源電圧を検出して前記制御回路に起動信号を出力する電源電圧検出回路とを具備し、前記インターフェイス部と制御回路は、前記インターフェイス部に入力される信号によって起動される第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、最大で（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、前記起動信号により起動される第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、最大でＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモードとを有することを特徴とする。
【００１８】
また、本発明の不揮発性半導体記憶装置の第６の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部と、前記不揮発性半導体メモリセルを制御するための制御回路と、電源電圧を検出して前記制御回路に起動信号を出力する電源電圧検出回路と、誤り訂正回路とを具備し、前記インターフェイス部と制御回路は、前記インターフェイス部に入力される信号によって起動され、前記不揮発性半導体メモリセルからデータを読み出す第１の読み出しモードと、前記起動信号により起動され、前記不揮発性半導体メモリセルからデータを読み出し、さらに前記誤り訂正回路により読み出したデータの誤りを訂正することが可能な第２の読み出しモードとを有することを特徴とする。
【００１９】
また、本発明の電子カードは、本発明の不揮発性半導体記憶装置を搭載してなることを特徴とする。
【００２０】
また、本発明の電子装置の第１の態様は、本発明の電子カードと、前記電子カードに電気的に接続可能なカードスロットと、前記カードスロットに接続されたカードインターフェースとを具備することを特徴とする。
【００２１】
また、本発明の電子装置の第２の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセル、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部および前記不揮発性半導体メモリセルを制御するための制御回路を有する不揮発性半導体装置と、前記不揮発性半導体記憶装置を制御するためのコントローラとを備えた電子装置であって、前記インターフェイス部と制御回路は、第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、最大で（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続して前記インターフェイス部を介して出力する第１の読み出しモードと、第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、最大でＫ（Ｋは２のｋ乗、ｋは正の整数、Ｋ＞Ｎ）バイトのデータを連続して前記インターフェイス部を介して出力する第２の読み出しモードとを有し、前記第２の読み出しモードで読み出されるデータは当該電子装置を起動するためのプログラムであることを特徴とする。
【００２２】
また、本発明の電子装置の第３の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセル、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部、前記不揮発性半導体メモリセルを制御するための制御回路および誤り訂正回路を有する不揮発性半導体装置と、前記不揮発性半導体記憶装置を制御するためのコントローラとを備えた電子装置であって、前記インターフェイス部と制御回路は、第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出す第１の読み出しモードと、第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出し、さらに前記誤り訂正回路で読み出したデータの誤りを訂正可能である第２の読み出しモードとを有し、前記第２の読み出しモードで読み出されるデータは当該電子装置を起動するためのプログラムであることを特徴とする。
【００２３】
また、本発明の電子装置の第４の態様は、電気的にデータの書換可能な複数の不揮発性半導体メモリセル、前記不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受するインターフェイス部および前記不揮発性半導体メモリセルを制御するための制御回路を有する不揮発性半導体装置と、前記不揮発性半導体記憶装置を制御するためのコントローラとを備えた電子装置であって、前記インターフェイス部と制御回路は、第１の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出す第１の読み出しモードと、第２の起動手順を経て前記不揮発性半導体メモリセルからデータを読み出す第２の読み出しモードとを有し、前記第２の読み出しモード中は前記インターフェイス部に入力される信号の一部が無効にされ、前記第２の読み出しモードで読み出されるデータは当該電子装置を起動するためのプログラムであることを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２５】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリおよびそれを用いた制御システムの構成例を示すブロック図である。なお、図２０と対応する箇所には同じ符号を付してその説明は省略する。
【００２６】
ＮＡＮＤフラッシュメモリ１０１は、そのメモリセルアレイの一部をＲＯＭエリア２０１として使い、ＲＯＭエリア２０１のデータの誤り訂正を誤り訂正回路（ＥＣＣ）２０２によって行うように構成されている。
【００２７】
ＮＡＮＤフラッシュメモリ１０１内のＲＯＭエリア２０１以外のメモリ部へのアクセスは、従来のＮＡＮＤフラッシュメモリ１０５と同様のインターフェイスを維持することにより、従来のＮＡＮＤフラッシュメモリ１０５との互換性を保っている。
【００２８】
ＭＰＵ１０３は、システム起動時にＮＡＮＤフラッシュメモリ１０１にアクセスし、ＮＡＮＤフラッシュ１０１自身の制御コードやデータの誤り訂正を行うためのコードが含まれるシステム起動プログラムを読み出すように構成されている。
【００２９】
なお、ＮＡＮＤフラッシュメモリ１０１などを制御するためのコントローラであるＭＰＵ１０３がシステムの電源の立ち上がりを検出してＮＡＮＤフラッシュメモリ１０１を起動してもよいし、ＮＡＮＤフラッシュメモリ１０１が電源の立ち上がりを検出して自身を起動してもよい。また、読み出されたシステム起動プログラムをＳＲＡＭ１０２にコピーしておくと、システム電源が切断されない限り、ＳＲＡＭ１０２をキャッシュメモリとして使えるので便利である。
【００３０】
図２は、図１中のＮＡＮＤフラッシュメモリ１０１の構成例を示すブロック図である。
【００３１】
本例のＮＡＮＤフラッシュメモリ１０１では、複数（例えば２個）のメモリセルアレイ１ａ、１ｂが設けられており、それぞれに対応してカラム制御回路２ａ、２ｂ、ロウ制御回路３ａ、３ｂ、ソース線制御回路４ａ、４ｂ、Ｐウェル制御回路５ａ、５ｂが設けられている。
【００３２】
メモリセルアレイ１ａ、１ｂは、複数のフラッシュメモリセルがマトリクス状に配置されている。カラム制御回路２ａ、２ｂは、対応するメモリセルアレイ１ａ、１ｂに隣接して設けられ、メモリセルアレイ１ａ、１ｂのビット線を制御し、メモリセルに対するデータ消去、データ書き込み、データ読み出しを行うものである。ロウ制御回路３ａ、３ｂは、対応するメモリセルアレイ１ａ、１ｂのワード線を選択し、消去、書き込み、読み出しに必要な電圧を印加するものである。ソース線制御回路４ａ、４ｂは、対応するメモリセルアレイ１ａ、１ｂのソース線を制御するものである。Ｐウェル制御回路５ａ、５ｂは、対応するメモリセルアレイ１ａ、１ｂが形成されるｐ型ウェルの電位を制御するものである。
【００３３】
データ入出力バッファ６は、外部入出力（ＩＯ）線Ｄ０−Ｄ７  に接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行うものである。具体的には、外部から受け取った書き込みデータをカラム制御回路２ａ、２ｂに送り、カラム制御回路２ａ、２ｂから読み出したデータを受け取って外部に出力する。また、メモリセルの選択をするために外部から受け取ったアドレスデータをステートマシン９を介してカラム制御回路２ａ、２ｂやロウ制御回路３ａ、３ｂに送る。また、外部から受け取ったコマンドデータをコマンド・インターフェイス７に送る。
【００３４】
コマンド・インターフェイス７は、外部からの制御信号ＣＥｎ，  ＷＥｎ，  ＲＥｎ，  ＡＬＥ，  ＣＬＥ  を受け取り、データ入出力バッファ６に入力されたデータが書き込みデータかコマンドデータかアドレスデータかを判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン９に転送するものである。
【００３５】
誤り訂正回路８は、外部から受け取った書き込みデータから誤り訂正のための検査コードを発生し、また、メモリセルアレイ１ａ、１ｂのメモリセルから読み出したデータから誤りを検出するものである。
【００３６】
ステートマシン９は、フラッシュメモリ全体の管理を行うものであり、外部からのコマンドを受け取り、読み出し、書き込み、消去、データの入出力管理を行うものである。
【００３７】
図３は、図１中の２組のメモリセルアレイ１ａ、１ｂのうちの一方を代表的に取り出し、メモリセルアレイ１の構成の一例を示す回路図である。
【００３８】
このメモリセルアレイは、図３（ａ）に示すように、複数のブロックＢＬＯＣＫ０−ＢＬ１０２３  に分割されている。各ブロックＢＬＯＣＫｉは、消去の最小単位であり、例えば図３（ｂ）に示すように、４２２４個のＮＡＮＤ型メモリユニットで構成される。
【００３９】
この例では、各ＮＡＮＤ型メモリユニットは、４つのメモリセルＭが直列に接続されて構成され、その一端は第１の選択ゲートＳＧ１を介してビット線ＢＬｊ  （ｊ＝０〜４２２３）に、他端は第２の選択ゲートＳＧ２を介して共通ソース線Ｃ−ｓｏｕｒｃｅに接続される。
【００４０】
上記第１の選択ゲートＳＧ１のゲートはブロックＢＬＯＣＫｉ（ｉ＝０  〜１０２３）に対応する第１の選択ゲート線ＳＧＤ−ｉ  に接続され、第２の選択ゲートＳＧ２のゲートはブロックＢＬＯＣＫｉに対応する第２の選択ゲート線ＳＧＳ−ｉ  に接続されている。そして、４つのメモリセルＭの各ゲートは、ブロックＢＬＯＣＫｉに対応する４本のワード線ＷＬ０−ｉ  〜ＷＬ３−ｉ  に対応して接続されており、１本のワード線に繋がる４２２４個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルが記憶する１ビットのデータ（全体で４２２４ビット、連続して隣り合う８  ビットを単位とする５２８  バイトのデータ）が、書き込みと読み出しの最小単位（ページ）を構成する。
【００４１】
図４は、図３中のメモリセルＭの１個分を代表的に取り出して構造の一例を簡単に示す断面図である。
【００４２】
ｐ  型半導体基板１１上にｎ  型ウェル（ｎ−ｗｅｌｌ）１２とｐ  型ウェル（ｐ−ｗｅｌｌ）１３が二重構造として形成され、ｐ  型ウェル１３に形成されたｎ  型拡散層１４がソース領域およびドレイン領域となる。チャネル領域上にトンネル酸化膜１５が形成され、その上に浮遊ゲート１６が積層形成される。さらに、その上にＯＮＯ  膜（酸化膜／窒化膜／酸化膜の積層膜）１７と制御ゲート１８が積層形成される。制御ゲート１８はワード線の一部となる。
【００４３】
図５は、図２中の２組のカラム制御回路２ａ、２ｂのうちの一方を代表的に取り出し、カラム制御回路２の一部（１バイト分のデータに対応する部分）の構成の一例を示す回路図である。
【００４４】
８  本のビット線ＢＬ８ｊ〜ＢＬ８ｊ＋７に対応してデータ記憶回路（ＤＳ）ＤＳ８ｊ〜ＤＳ８ｊ＋７が接続されている。各データ記憶回路ＤＳ８ｊ〜ＤＳ８ｊ＋７は、データ入出力線ｄ０〜ｄ７を介して図２中のデータ入出力バッファ６に接続されており、書き込みデータや読み出しデータを記憶する。複数のデータ記憶回路は、８  個のデータ記憶回路ＤＳ８ｊ〜ＤＳ８ｊ＋７を単位として同一のカラム選択信号ＣＳＬｊで選択され、データの入出力が行われる。
【００４５】
各データ記憶回路ＤＳ８ｊ〜ＤＳ８ｊ＋７は、書き込み時には記憶している書き込みデータにしたがってビット線ＢＬ８ｊ〜ＢＬ８ｊ＋７の電圧を制御して書き込み制御を行い、読み出し時にはビット線ＢＬ８ｊ〜ＢＬ８ｊ＋７の電圧をセンスしてそのデータを記憶する。この際、８  個のデータ記憶回路ＤＳ８ｊ〜ＤＳ８ｊ＋７は、データの入出力時以外は共通の制御信号ＣＳＬｊで制御されるので、同時に働く。
【００４６】
図６は、図２に示したＮＡＮＤフラッシュメモリのデータと図４に示したメモリセルＭの閾値電圧およびその分布の関係を示す図である。
【００４７】
データ消去は、図４中のｐ  型ウェル１３に高電圧（例えば２０Ｖ  ）を印加し、制御ゲート１８を０Ｖにして行われる。この時、浮遊ゲート１６から電子がトンネル酸化膜１５を介してｐ  型ウェル１３に放出され、メモリセルＭの閾値電圧は０Ｖ以下となる。この状態が“０”記憶状態である。
【００４８】
データ書き込みは、ｐ  型ウェル１３とｎ  型拡散層１４を０Ｖ、制御ゲート１８を高電圧（例えば２０Ｖ  ）にして行われる。チャネル領域から電子が浮遊ゲート１６に注入され、メモリセルＭの閾値電圧は正となる。この時、閾値電圧が０．８Ｖを越えたらメモリセル毎に書き込みが禁止され、閾値電圧は４．５Ｖ以下になる。この状態が“１”書き込み状態である。
【００４９】
【表１】
2004319048.tif 000003
【００５０】
表１は、消去、書き込み、読み出し、消去ベリファイ、書き込みベリファイ時の各部の電圧を示している。なお、書き込みと読み出し時は、４つのメモリセルＭに対応する４本のワード線ＷＬ０  〜ＷＬ３  のうちの１本（例えばＷＬ２  ）が選択された場合を示す。
【００５１】
ｐ型ウェル１３を２０Ｖ  、選択されたブロックの全ワード線ＷＬ０  〜ＷＬ３  を０Ｖにすることにより、図４に示したメモリセルＭの浮遊ゲート１６から電子が放出されて閾値電圧が負となり、“０”状態になる。ここで、非選択ブロックのワード線およびビット線ＢＬなどはフローティング（Ｆｌｏａｔｉｎｇ）にされ、ｐ型ウェル１３との容量結合により２０Ｖ  近くとなっている。
【００５２】
書き込みは、選択されたワード線ＷＬ２  に１４Ｖ  〜２０Ｖ  のプログラム電圧Ｖｐｇｍを印加して行う。この際、選択されたビット線ＢＬを０Ｖにすると、選択されたメモリセルＭの浮遊ゲート１６に電子が注入され閾値電圧が上昇する（“１”書き込み）。これに対して、選択されたビット線ＢＬを電源電圧Ｖｄｄ  （〜３Ｖ）  にすると、選択されたメモリセルＭのの閾値電圧の上昇が禁止される（“０”書き込み）。
【００５３】
読み出しは、選択されたワード線ＷＬ２  に読み出し電圧０Ｖを印加して行う。選択されたメモリセルＭの閾値電圧が読み出し電圧以下なら、選択されたビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅが導通してビット線ＢＬの電位は比較的低いレベルＬとなる。これに対して、選択されたメモリセルＭの閾値電圧が読み出し電圧以上なら、選択されたビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅが非導通になって、ビット線ＢＬの電位は比較的高いレベルＨとなる。
【００５４】
消去ベリファイは、選択されたブロックの全ワード線ＷＬ０  〜ＷＬ３  を０Ｖにして行う。ＮＡＮＤ型メモリユニット内の４つのメモリセルＭの閾値電圧が全て０Ｖ以下なら、ビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅが導通して、ビット線ＢＬの電位は比較的低いレベルＬとなる。これに対して、いずれか１つのメモリセルＭの閾値電圧が０Ｖ以上なら、ビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅが非導通になって、ビット線ＢＬの電位は比較的高いレベルＨとなる。
【００５５】
書き込みベリファイは、選択されたワード線ＷＬ２  にベリファイ電圧０．８Ｖを印加して行う。メモリセルＭの閾値電圧がベリファイ電圧以下なら、ビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅが導通して、ビット線ＢＬの電位は比較的低いレベルＬとなる。これに対して、メモリセルＭの閾値電圧がベリファイ電圧以上なら、ビット線ＢＬと共通ソース線Ｃ−ｓｏｕｒｃｅが非導通になって、ビット線ＢＬの電位は比較的高いレベルＨになる。
【００５６】
図７は、図２に示したメモリセルアレイ１ａ、１ｂ中のＲＯＭエリアではないブロックＢＬＯＣＫｉ内のデータの書式を示している。
【００５７】
このブロックＢＬＯＣＫｉ内のメモリセルは、図７中のロウアドレス４ｉ，  ４ｉ＋１，  ４ｉ＋２，  ４ｉ＋２  （ｉ＝０  〜１０２３  ：  ｉはブロックの番号）  とカラムアドレス０  〜５２７  とＩＯ番号０  〜７  で指定できる。
【００５８】
ここでは、ロウアドレス４ｉに、図３中のワード線ＷＬ０＿ｉ  に相当するワード線が対応し、書き込み・読み出し単位であるページＰａｇｅ０  が対応する。以下同様に、ロウアドレス４ｉ＋１にページＰａｇｅ１  、ロウアドレス４ｉ＋２にページＰａｇｅ２  、ロウアドレス４ｉ＋３にページＰａｇｅ３  が対応する。
【００５９】
主たるファイルデータは、図７中のカラムアドレス０  〜５２７  のうちの０  〜５１１に対応するメモリセルに５１２  バイトのデータ長Ｎで格納される。この５１２  バイトのデータ長Ｎは、磁気ディスクなどをＮＡＮＤフラッシュメモリで置き換える場合に都合が良いように、磁気ディスクなどのセクタサイズに対応している。一般にこれらのファイルデータは、図１中のＳＲＡＭ１０２などに移されて用いられるので、データ長Ｎとして２のｎ乗（ｎは正の整数）が都合が良い。
【００６０】
さらに、ファイルデータの論理アドレスデータと検査コードが、図７中のカラムアドレス０  〜５２７  のうちの５１２  〜５２７  に１６バイトのデータ長Ｍ（Ｎ＞Ｍ）で収められる。この検査コードは、ファイルデータと論理アドレスデータに対するものである。
【００６１】
検査コードは、例えば図１中のＭＰＵ１０３でファイルデータと論理アドレスデータに対して発生されてＮＡＮＤフラッシュメモリ１０１に書き込まれ、また、ＮＡＮＤフラッシュメモリ１０１から読み出されたファイルデータと論理アドレスデータのデータの誤りは、ＭＰＵ１０３で対応する検査コードから訂正される。
【００６２】
図８（ａ）、（ｂ）は、図２に示したメモリセルアレイ１ａ、１ｂ中のＲＯＭエリアの各１個のブロックＢＬＯＣＫ０ａ，ＢＬＯＣＫ０ｂ  （計２個のブロック）を用いた場合のデータの書式を示している。
【００６３】
２個のブロックＢＬＯＣＫ０ａ，ＢＬＯＣＫ０ｂ  は、磁気ディスクのようなファイルデータを記憶するのではなく、様々な電子機器のシステム起動プログラムを記憶することを想定している。そこで、前述したような５２８  バイト単位の記憶ではなく、システムが起動するために十分なデータを記憶する必要がある。
【００６４】
本例では、２個のブロックＢＬＯＣＫ０ａ，ＢＬＯＣＫ０ｂ  を用いて、前記５１２  バイトのデータ長Ｎより長いデータを１連のデータとして記憶する。例えばメモリセルアレイ１ａのブロックＢＬＯＣＫ０ａ  とメモリセルアレイ１ｂのブロックＢＬＯＣＫ０ｂ  の２つを使うことにより、２つのページＰａｇｅ０ａとＰａｇｅ０ｂを１連とした１Ｋ（５１２＋５１２＝１０２４）バイトのデータを記憶する。このデータは、図２０中に示した従来例のＲＯＭ１０４のデータの置き換えであるので、データ長Ｋとして２のｋ乗（ｋは正の整数、Ｋ＞Ｎ）が都合が良い。
【００６５】
さらに、上記１Ｋバイトのデータに対して、図２中の誤り訂正回路８で発生された検査コードが２ページ目Ｐａｇｅ０ｂのカラムアドレス５１２  〜５２７  の１６バイトの領域に格納される。
【００６６】
本例では、２組のメモリセルアレイ１ａ、１ｂ中にそれぞれ１つづつ設けられているＲＯＭエリアのブロックＢＬＯＣＫ０ａ，ＢＬＯＣＫ０ｂ  を組み合わせて使用することにより、２つのＲＯＭエリアのブロックＢＬＯＣＫ０ａ，ＢＬＯＣＫ０ｂ  を同時にアクセスすることができるので、アクセスを簡単に行うことが可能になっている。これに対して、１つのメモリセルアレイ中にＲＯＭエリアを２つ設け、この２つのＲＯＭエリアに前記データ長Ｋ＋１６バイトの１連のデータを記憶させる場合には、２つのＲＯＭエリアに同時にアクセスすることができないので、アクセスが複雑になる。
【００６７】
図２乃至図８に示したように、本実施形態のＮＡＮＤフラッシュメモリの構成上の特徴は、電気的に書換可能な複数の不揮発性半導体メモリセルと、不揮発性半導体メモリセルに対するデータ書き込み／読み出しのために外部との間でデータを授受し、コマンドをデコードするインターフェイス部（６，７，９）と、不揮発性半導体メモリセルの書き込みデータ／読み出しデータに対して誤り訂正を行う誤り訂正回路８と、不揮発性半導体メモリセルを制御するための制御回路（２ａ，３ａ，４ａ，５ａ，２ｂ，３ｂ，４ｂ，５ｂ）とを具備する。
【００６８】
この場合、電気的に書換可能な複数の不揮発性半導体メモリセルが配列された複数組（本例では２組）のメモリセルアレイ１ａ，１ｂにそれぞれＲＯＭエリアを持つ。このＲＯＭエリアのデータは、フラッシュメモリの内部で誤り訂正が可能であるので信頼性が非常に高くなり、フラッシュメモリを用いた電子機器のシステム起動（ブート）のためのプログラムをＲＯＭエリアに格納することが可能となる。
【００６９】
したがって、本実施形態のＮＡＮＤフラッシュメモリは、それを用いたシステムをブートするためのＲＯＭに匹敵する機能をフラッシュメモリ自身に持たせることが可能となる。
【００７０】
さらに、上記ＮＡＮＤフラッシュメモリは、以下に述べるような機能（図９乃至図１４を参照して後述する）を有する。
【００７１】
（１）インターフェイス部と制御回路は、
第１の起動手順を経て読み出し動作を行い、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続してインターフェイス部を介して出力する第１の読み出しモードと、第２の起動手順を経て読み出し動作を行い、Ｋ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続してインターフェイス部を介して出力する第２の読み出しモードとを有する。
【００７２】
（２）インターフェイス部と誤り訂正回路と制御回路は、
第１の起動手順を経て読み出し動作を行い、（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続してインターフェイス部を介して出力する第１の読み出しモードと、第２の起動手順を経て読み出し動作を行い、誤り訂正を行った後にＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続してインターフェイス部を介して出力する第２の読み出しモードとを有する。
【００７３】
（３）インターフェイス部と誤り訂正回路と制御回路は、
第１の起動手順を経て前記インターフェイス部を介して入力される（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを取り込み、このデータを一括して複数のメモリセルに書き込む第１の書き込みモードと、第２の起動手順を経て前記インターフェイス部を介して入力されるＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを取り込み、このデータに対して誤り訂正するための検査コードを自動的に発生させ、Ｋバイトのデータと検査コードを一括して複数のメモリセルに書き込む第２の書き込みモードとを有する。この機能を、前記（２）で述べた機能と併存させることが可能である。
【００７４】
（４）図１８を参照して後述するように電源電圧検出回路を設ける場合において、電源電圧検出回路とインターフェイス部と制御回路は、
インターフェイス部に入力される信号によって起動される第１の起動手順を経て不揮発性半導体メモリセルからデータを読み出し、最大で（Ｎ＋Ｍ）（Ｎは２のｎ乗、ｎは正の整数、Ｎ＞Ｍ）バイトのデータを連続してインターフェイス部を介して出力する第１の読み出しモードと、電源電圧検出回路から出力される起動信号により起動される第２の起動手順を経て不揮発性半導体メモリセルからデータを読み出し、最大でＫ（Ｋは２のｋ乗、ｋは正の整数）バイトのデータを連続してインターフェイス部を介して出力する第２の読み出しモードとを有する。
【００７５】
（５）図１８を参照して後述するように電源電圧検出回路を設ける場合において、電源電圧検出回路と誤り訂正回路とインターフェイス部と制御回路は、
インターフェイス部に入力される信号によって起動され、不揮発性半導体メモリセルからデータを読み出す第１の読み出しモードと、電源電圧検出回路から出力される起動信号により起動され、不揮発性半導体メモリセルからデータを読み出し、さらに誤り訂正回路により読み出したデータの誤りを訂正することが可能な第２の読み出しモードとを有する。
【００７６】
（６）インターフェイス部と制御回路は、
第１の起動手順を経て不揮発性半導体メモリセルからデータを読み出す第１の読み出しモードと、第２の起動手順を経て不揮発性半導体メモリセルからデータを読み出す第２の読み出しモードとを有し、第２の読み出しモード中はインターフェイス部に入力される信号の一部が無効にされる。
【００７７】
以下、上記したＮＡＮＤフラッシュメモリの機能について、図９乃至図１４、図１８および図１９を参照して詳しく説明する。
【００７８】
図９は、図２に示したＮＡＮＤフラッシュメモリのＲＯＭエリア以外のデータを、現行のＮＡＮＤフラッシュメモリと同様の読み出し方式で読み出す動作の一例を示すタイミング波形図である。
【００７９】
リセット信号ＲＥＳＥＴｎが“Ｈ”、コマンド・ラッチ・イネーブル信号ＣＬＥ  が“Ｈ”の時に、ライト・イネーブル信号ＷＥｎ  が“Ｌ”になることにより、データ入出力バッファ６に入力されるデータ００ｈ  を読み出しコマンドとして取り込む。
【００８０】
次に、アドレス・ラッチ・イネーブル信号ＡＬＥ  が“Ｈ”の時にＷＥｎ  が“Ｌ”になる毎に、データ入出力バッファ６に入力されるデータをアドレスデータＡｄｄ０〜Ａｄｄ３として取り込む。
【００８１】
このように取りこんだアドレスにしたがってページを選択し、メモリセルアレイ１ａあるいは１ｂからカラム制御回路２ａあるいは２ｂにデータを読み出す。この時、ビジー信号Ｂｕｓｙとして“Ｌ”を出力する。そして、カラム制御回路２ａあるいは２ｂからデータ出力バッファ６を介して外部にデータを出力可能となれば、ビジー信号Ｂｕｓｙを“Ｈ”に戻す。この後、リード・イネーブル信号ＲＥｎ  に同期してデータが出力され、選択ページの最終データ（５２８  バイト目のデータ）が出力されると、自動的に出力待機状態となる。なお、図９中の斜線部は、データが不定で構わないことを示す。
【００８２】
図１０は、図９に示した読み出し方式とは異なる現行の読み出し方式で図２に示したＮＡＮＤフラッシュメモリのＲＯＭエリア以外のデータを読み出す動作の一例を示すタイミング波形図である。
【００８３】
ここでは、コマンド待機状態が読み出し待機状態と一致する。即ち、リセット信号ＲＥＳＥＴｎが“Ｈ”、信号ＡＬＥ  が“Ｈ”の時に、信号ＷＥｎ  が“Ｌ”になる毎にデータ入出力バッファ６に入力されるデータをアドレスデータＡｄｄ０〜Ａｄｄ３として取り込む。
【００８４】
このように取りこんだアドレスにしたがってページを選択し、メモリセルアレイ１ａあるいは１ｂからカラム制御回路２ａあるいは２ｂにデータを読み出す。この時、ビジー信号Ｂｕｓｙとして“Ｌ”を出力する。そして、カラム制御回路２ａあるいは２ｂからデータ出力バッファ６を介して外部にデータを出力可能となれば、ビジー信号Ｂｕｓｙを“Ｈ”に戻す。この後、リード・イネーブル信号ＲＥｎ  に同期してデータが出力され、選択ページの最終データ（５２８  バイト目のデータ）が出力されると、自動的に次のページを選択してビジー状態となり、出力待機状態となる。なお、図１０中の斜線部は、データが不定で構わないことを示す。
【００８５】
図１１は、図２に示したＮＡＮＤフラッシュメモリ中のＲＯＭエリアのデータをＮＡＮＤフラッシュメモリのハードウェアリセットによってコマンドレス、アドレスレス方式でシステム起動（Ｂｏｏｔ動作）を行う場合の動作を示すタイミング波形図である。
【００８６】
ハードウェアリセットは、システムのコントローラから供給されるリセット信号ＲＥＳＥＴｎが“Ｌ”となって起動される。この時、信号ＡＬＥ  、ＣＬＥ  は無効となり、ページＰａｇｅ０ａとＰａｇｅ０ｂを選択し、メモリセルアレイ１ａあるいは１ｂからカラム制御回路２ａあるいは２ｂにデータを読み出す。また、この時、ビジー信号Ｂｕｓｙとして“Ｌ”を出力する。そして、カラム制御回路２ａあるいは２ｂからデータ出力バッファ６を介して外部にデータを出力可能となれば、ビジー信号Ｂｕｓｙを“Ｈ”に戻す。
【００８７】
この後、リード・イネーブル信号ＲＥｎ  に同期してデータが出力され、選択ページの最終データ（１０２４バイト目のデータ）が出力されると、自動的に次のページを選択してビジー状態となり、出力待機状態となる。そして、最終ページＰａｇｅ３ａとＰａｇｅ３ｂのデータを出力し終わると、ＮＡＮＤフラッシュメモリの通常の動作モードに切り替わる。なお、最終ページのデータを出力するまでの途中で信号ＷＥｎ  を“Ｌ”とした場合でも、通常の動作モードに切り替わる。
【００８８】
また、前記ビジー信号Ｂｕｓｙとして“Ｌ”を出力している期間に、誤り訂正回路８はカラム制御回路２ａあるいは２ｂに読み出されたデータから誤り位置を検出する。これにより、誤りのあるデータは出力時に反転されて出力される。なお、図１１中の斜線部は、データが不定で構わないことを示す。また、図１１中のｔＲＶＣはリカバリ期間であり、信号ＷＥｎ  の立下りからＢｏｏｔモード終了までにリカバリ動作が行われる。
【００８９】
上記したＢｏｏｔ動作を行う期間中は、前記インターフェイス部に入力される信号の一部（本例では、信号ＡＬＥ  、ＣＬＥ  ）が無効にされている。
【００９０】
なお、前記リセット信号ＲＥＳＥＴｎは内部で自動的に発生させても良い。例えば、図１８に示すようにＮＡＮＤフラッシュメモリ１０１内に電源電圧検出回路１０を設けておき、ＮＡＮＤフラッシュメモリ１０１の電源端子１１を介して投入される電源の立ち上がりを電源電圧検出回路１０で検出して、図１９に示すように電源の立ち上がりを検出したらリセット信号ＲＥＳＥＴｎを発生させる。上記電源端子１１と接地端子１２との間に供給される電源は、ＳＲＡＭ１０２やＭＰＵ１０３にも共通に供給される。
【００９１】
図１２は、図２に示したＮＡＮＤフラッシュメモリ中のＲＯＭエリアのデータをＮＡＮＤフラッシュメモリのソフトウェアリセットに伴ってＭＰＵからのコマンドにしたがってシステム起動（Ｂｏｏｔ動作）を行う場合の動作を示すタイミング波形図である。
【００９２】
リセット信号ＲＥＳＥＴｎが“Ｈ”、ＣＬＥ  信号が“Ｈ”の時に、信号ＷＥｎ  が“Ｌ”になることにより、データ入出力バッファ６に入力されるデータＡＦｈ  をＲＯＭエリア読み出しコマンドとして取り込む。
【００９３】
次に、信号ＡＬＥ  および信号ＣＬＥ  は無効となり、ページＰａｇｅ０ａとＰａｇｅ０ｂを選択し、メモリセルアレイ１ａあるいは１ｂからカラム制御回路２ａあるいは２ｂにデータを読み出す。この時、ビジー信号Ｂｕｓｙとして“Ｌ”を出力する。そして、カラム制御回路２ａあるいは２ｂからデータ出力バッファ６を介して外部にデータを出力可能となれば、ビジー信号Ｂｕｓｙを“Ｈ”に戻す。
【００９４】
この後、信号ＲＥｎ  に同期してデータが出力され、選択ページの最終データ（１０２４バイト目のデータ）が出力されると、自動的に次のページを選択してビジー状態となり、出力待機状態となる。そして、最終ページＰａｇｅ３ａとＰａｇｅ３ｂのデータを出力し終わると、ＮＡＮＤフラッシュメモリの通常の動作モードに切り替わる。なお、最終ページのデータを出力するまでの途中で信号ＷＥｎ  を“Ｌ”とした場合でも、通常の動作モードに切り替わる。
【００９５】
また、前記ビジー信号Ｂｕｓｙとして“Ｌ”を出力している期間に、誤り訂正回路８はカラム制御回路２ａあるいは２ｂに読み出されたデータから誤り位置を検出する。これにより、誤りのあるデータは出力時に反転されて出力される。なお、図１２中の斜線部は、データが不定で構わないことを示す。
【００９６】
図１３は、図２に示したＮＡＮＤフラッシュメモリのＲＯＭエリア以外に対して、現行のＮＡＮＤフラッシュメモリと同様の書き込み方式でデータを書き込む動作の一例を示すタイミング波形図である。
【００９７】
リセット信号ＲＥＳＥＴｎが“Ｈ”、信号ＣＬＥ  が“Ｈ”の時に、信号ＷＥｎ  が“Ｌ”になることにより、データ入出力バッファ６に入力されるデータ８０ｈ  をデータ入力コマンドとして取り込む。次に、信号ＡＬＥ  が”Ｈ”の時に信号ＷＥｎ  が”Ｌ”になる毎に、データ入出力バッファ６に入力されるデータをアドレスデータＡｄｄ０〜Ａｄｄ３として取り込む。その後、信号ＡＬＥ  が“Ｌ”の時に信号ＷＥｎ  が“Ｌ”になる毎に、データ入出力バッファ６に入力されるデータを書き込み用のキャッシュデータとして最大５２８  バイト分取り込む。
【００９８】
次に、信号ＣＬＥ  が再び“Ｈ”になった時に信号ＷＥｎ  が“Ｌ”になることにより、データ入出力バッファ６に入力されるデータ１０ｈ  をデータ書き込みコマンドとして取り込む。そして、ビジー信号Ｂｕｓｙとして“Ｌ”を出力し、前記したように取りこんだアドレスにしたがってページを選択し、カラム制御回路２ａあるいは２ｂに格納された書き込みデータをメモリセルアレイ１ａあるいは１ｂに書き込む。この書き込みの終了後、ビジー信号Ｂｕｓｙを“Ｈ”に戻す。なお、図１３中の斜線部は、データが不定で構わないことを示す。
【００９９】
図１４は、図２に示したＮＡＮＤフラッシュメモリ中のＲＯＭエリアに対してデータを書き込む動作の一例を示すタイミング波形図である。
【０１００】
リセット信号ＲＥＳＥＴｎが“Ｈ”、信号ＡＬＥ  が“Ｈ”、信号ＣＬＥ  が“Ｈ”の時に、信号ＷＥｎ  が“Ｌ”になることにより、データ入出力バッファ６に入力されるデータ４０ｈ  をＲＯＭエリア指定コマンドとして取り込む。この後、信号ＣＬＥ  が“Ｈ”の時に信号ＷＥｎ  が“Ｌ”になることにより、データ入出力バッファ６に入力されるデータ８０ｈ  をデータ入力コマンドとして取り込む。次に、信号ＡＬＥ  が“Ｈ”の時に信号ＷＥｎ  が“Ｌ”になる毎に、データ入出力バッファ６に入力されるデータをアドレスデータＡｄｄ０〜Ａｄｄ３として取り込む。その後、信号ＡＬＥ  が“Ｌ”の時に信号ＷＥｎ  が“Ｌ”になる毎に、データ入出力バッファ６に入力されるデータを書き込みデータのキャッシュデータとして１０２４バイト取り込む。
【０１０１】
次に、信号ＣＬＥ  が再び“Ｈ”になった時に信号ＷＥｎ  が“Ｌ”になることにより、データ入出力バッファ６に入力されるデータ１０ｈ  をデータ書き込みコマンドとして取り込む。そして、ビジー信号Ｂｕｓｙとして“Ｌ”を出力し、前記したように取りこんだアドレスにしたがってページを選択し、カラム制御回路２ａあるいは２ｂに格納された書き込みデータをメモリセルアレイ１ａあるいは１ｂに書き込む。この書き込みを行う前に、誤り訂正回路８で発生した検査コードをカラム制御回路２ａあるいは２ｂに格納しておき、前記書き込みデータと検査コードを書き込む。この書き込みの終了後、ビジー信号Ｂｕｓｙを“Ｈ”に戻す。なお、図１４中の斜線部は、データが不定で構わないことを示す。
【０１０２】
＜第２の実施形態＞
図１５は、前述したＮＡＮＤフラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の構成の一例を示す。
【０１０３】
ここでは、電子装置の一例として、携帯電子機器、さらにその一例としてデジタルスチルカメラ５０を示す。このデジタルスチルカメラ５０の記録メディアとして用いられている電子カード（例えばメモリカード）５１は、第１の実施形態で前述したようなＮＡＮＤフラッシュメモリが集積化されて封止されたＩＣパッケージＰＫ１を内部に有している．
デジタルスチルカメラ５０のケースには、カードスロット５２とそれに接続された回路基板（図示せず）が収納されており、メモリカード５１は、カードスロット５２に取り外しが可能な状態で装着された状態で前記回路基板上の電子回路に電気的に接続される。なお、メモリカード５１が例えば非接触型のＩＣカードである場合には、カードスロット５２に収納し、あるいは近づけることで、回路基板上の電子回路に無線信号により電気的に接続される。
【０１０４】
なお、図１５中、５３はレンズ、１０８  は表示部（例えば液晶モニタ）、１１２  は操作ボタン（例えばシャッタボタン）、１１８  はフラッシュランプである。
【０１０５】
図１６は、図１５に示したデジタルスチルカメラの基本的な構成を示す。
【０１０６】
被写体からの光はレンズ（ＬＥＮＳＥ）５３  によって集光されて撮像装置（ＩＭＡＧＥ  ＰＩＣＫＵＰ  ＤＥＶＩＣＥ）５４  に入力される。撮像装置（例えばＣＭＯＳイメージセンサ）５４は、入力された光を光電変換し、例えばアナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ．）で増幅された後、アナログ／デジタルコンバータ（Ａ／Ｄ  ）によりデジタル変換される。変換された信号は、カメラ信号処理回路（ＣＡＭＥＲＡ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ＣＩＲＣＵＩＴ）５５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ  ）および色分離処理を行った後、輝度信号と色差信号に変換される。
【０１０７】
画像をモニタする場合、カメラ信号処理回路５５から出力された信号がビデオ信号処理回路（ＶＩＤＥＯ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ＣＩＲＣＵＩＴ）１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。上記した撮像装置５４、ＡＭＰ．、Ａ／Ｄ  、カメラ信号処理回路５５は、マイクロコンピュータ（ＭＩＣＲＯ  ＣＯＭＰＵＴＥＲ）１１１  によって制御される。
【０１０８】
ビデオ信号は、表示信号処理回路（ＤＩＳＰＬＡＹ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ＣＩＲＣＵＩＴ）１０７を介して、デジタルスチルカメラ５０に取り付けられた表示部（ＤＩＳＰＬＡＹ）１０８  に出力される。また、ビデオ信号は、ビデオドライバ（ＶＩＤＥＯ  ＤＲＩＶＥＲ）１０９  を介してビデオ出力端子１１０  に与えられる。
【０１０９】
このようにデジタルスチルカメラ５０により撮像された画像は、ビデオ出力端子１１０  を介してビデオ出力ＶＩＤＥＯ  ＯＵＴＰＵＴとして例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８  以外でも表示することができる。
【０１１０】
画像をキャプチャする場合、操作ボタン（ＯＰＥＲＡＴＩＯＮ  ＢＵＴＴＯＮ）１１２  を操作者が押す。これにより、マイクロコンピュータ１１１  はメモリコントローラ（ＭＥＭＯＲＹ  ＣＯＮＴＲＯＬＬＥＲ）１１３を制御し、カメラ信号処理回路５５から出力された信号がフレーム画像としてビデオメモリ（ＶＩＤＥＯ  ＭＥＭＯＲＹ）１１４  に書き込まれる。このように書き込まれたフレーム画像は、圧縮／伸張処理回路（ＣＯＭＰＲＥＳＳＩＮＧ／ＳＴＲＥＴＣＨＩＮＧ  ＣＩＲＣＵＩＴ）１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインターフェース（ＣＡＲＤ  ＩＮＴＥＲＦＡＣＥ）１１６  を介してカードスロット（ＣＡＲＤ  ＣＬＯＴ）５２  に装着されているメモリカード（ＭＥＭＯＲＹ  ＣＡＲＤ）５１  に記録される。
【０１１１】
記録した画像を再生する場合、メモリカード５１に記録されている画像をカードインターフェース１１６  を介して読み出し、圧縮／伸張処理回路１１５  により伸張した後、ビデオメモリ１１４  に書き込む。書き込まれた画像は、ビデオ信号処理回路１０６  に入力され、画像をモニタする場合と同様に表示部１０８  や画像機器に映し出される。
【０１１２】
なお、上記構成では、回路基板（ＣＩＲＣＵＩＴ  ＢＯＡＲＤ）１００上に、カードスロット５２、撮像装置５４、ＡＭＰ．、Ａ／Ｄ  、カメラ信号処理回路５５、ビデオ信号処理回路１０６  、表示装置１０７  、ビデオドライバ１０９  、マイクロコンピュータ１１１  、メモリコントローラ１１３  、ビデオメモリ１１４  、圧縮／伸張処理回路１１５  およびカードインターフェース１１６  が実装される。ここで、カードスロット５２については、回路基板１００  上に実装される必要はなく、コネクタケーブル等により回路基板１００  に接続されてもよい。
【０１１３】
また、回路基板１００  上には、さらに電源回路（ＰＯＷＥＲ  ＣＩＲＣＵＩＴ）１１７が実装される。電源回路１１７（例えばＤＣ／ＤＣ  コンバータ）  は、外部電源あるいは電池から電源の供給を受け、デジタルスチルカメラ５０の内部で使用する内部電源電圧を発生する。内部電源電圧は、上述した各回路に供給される他、フラッシュランプ（ＦＬＡＳＨ  ＬＡＭＰ）１１８  、表示部１０８  にも供給される。
【０１１４】
本実施形態による電子カードは、上述したデジタルスチルカメラ等の携帯電子機器だけでなく、例えば図１７（Ａ）〜図１７（Ｊ）に簡略的に示された各種機器にも適用可能である。即ち、図１７（Ａ）はビデオカメラ、図１７（Ｂ）はテレビジョン、図１７（Ｃ）はオーディオ機器、図１７（Ｄ）はゲーム機器、図１７（Ｅ）は電子楽器、図１７（Ｆ）は携帯電話、図１７（Ｇ）はパーソナルコンピュータ、図１７（Ｈ）はパーソナルデジタルアシスタント（ＰＤＡ  ）、図１７（Ｉ）はボイスレコーダ、図１７（Ｊ）は例えばＰＣＭＣＩＡ規格の形態を有するＰＣカード（例えばＰＣカードメモリ）を示している。
【０１１５】
なお、本発明の不揮発性半導体記憶装置は、前記ＮＡＮＤフラッシュメモリに限らず、ＮＯＲ  フラッシュメモリ等にも適用することができる。
【０１１６】
【発明の効果】
上述したように本発明によれば、不揮発性半導体記憶装置を用いたシステムの例えばブート用のデータを格納可能なＲＯＭエリアを持ち、システムの構成デバイス数を低減し、システムを安価に実現し得る不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリおよびそれを用いた制御システムの構成例を示すブロック図。
【図２】図１中のＮＡＮＤフラッシュメモリの構成例を示すブロック図。
【図３】図１中の２組のメモリセルアレイのうちの一方を代表的に取り出して構成の一例を示す回路図。
【図４】図３中のメモリセルＭの１個分を代表的に取り出して構造の一例を簡単に示す断面図。
【図５】図２中の２組のカラム制御回路のうちの一方を代表的に取り出して１バイト分のデータに対応する構成の一例を示す回路図。
【図６】図１に示したＮＡＮＤフラッシュメモリのデータと図４に示したメモリセルの閾値電圧およびその分布の関係を示す図。
【図７】図２に示したメモリセルアレイ中のＲＯＭエリアではないブロック内のデータの書式を示す図。
【図８】図２に示したメモリセルアレイ中のＲＯＭエリアのブロックを２組用いた場合のデータの書式を示す図。
【図９】図２に示したＮＡＮＤフラッシュメモリのＲＯＭエリア以外のデータを、現行のＮＡＮＤフラッシュメモリと同様の読み出し方式で読み出す動作の一例を示すタイミング波形図。
【図１０】図９に示した現行の読み出し方式とは異なる現行の読み出し方式で図２に示したＮＡＮＤフラッシュメモリのＲＯＭエリア以外のデータを読み出す動作の一例を示すタイミング波形図。
【図１１】図２に示したＮＡＮＤフラッシュメモリ中のＲＯＭエリアのデータをＮＡＮＤフラッシュメモリのハードウェアリセットに伴ってコマンドレス、アドレスレス方式でシステム起動を行う場合の動作を示すタイミング波形図。
【図１２】図２に示したＮＡＮＤフラッシュメモリ中のＲＯＭエリアのデータをＮＡＮＤフラッシュメモリのソフトウェアリセットに伴ってＭＰＵからのコマンドにしたがってシステム起動を行う場合の動作を示すタイミング波形図。
【図１３】図２に示したＮＡＮＤフラッシュメモリのＲＯＭエリア以外に対して、現行のＮＡＮＤフラッシュメモリと同様の書き込み方式でデータを書き込む動作の一例を示すタイミング波形図。
【図１４】図２に示したＮＡＮＤフラッシュメモリ中のＲＯＭエリアに対してデータを書き込む動作の一例を示すタイミング波形図。
【図１５】本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリを用いた電子カードと、この電子カードを用いた電子装置の一例としてデジタルスチルカメラを示す一部透視斜視図。
【図１６】図１５に示したデジタルスチルカメラの基本的な構成例を示すブロック図。
【図１７】図１５中に示した電子カードを用いた各種の電子装置の構成例を簡略的に示す正面図。
【図１８】図１中に示したＮＡＮＤフラッシュメモリが電源電圧検出回路を備えた場合の制御システムの構成例を示すブロック図。
【図１９】図１８中のリセット信号ＲＥＳＥＴｎを示す波形図。
【図２０】従来のＮＡＮＤフラッシュメモリを用いた制御システムの構成例を示すブロック図。
【符号の説明】
１ａ，１ｂ…ＲＯＭエリアを含むメモリセルアレイ、２ａ，２ｂ…カラム制御回路、３ａ，３ｂ…ロウ制御回路、４ａ，４ｂ…ソース線制御回路、５ａ，５ｂ…Ｐウェル制御回路、６…データ入出力バッファ、７…コマンド・インターフェイス、８…誤り訂正回路、９…ステートマシン、１０…電源電圧検出回路、１１…電源端子、１２…接地端子、１０１…ＮＡＮＤフラッシュメモリ、１０２…ＳＲＡＭ、１０３…ＭＰＵ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004319048.tif 000019
【図１７】
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【図１８】
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【図１９】
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【図２０】
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