(57)【要約】【課題】不揮発性メモリ等の積層ゲート構造をとる素子において、ソース及びドレイン領域上の絶縁膜に形成する孔を浅くし、寸法の微細化を容易にできる構造を提供する。【解決手段】不揮発性メモリの制御ゲート電極２２を、層間絶縁膜に形成される孔に形成する構造をとり、ソース及びドレイン領域上の層間絶縁膜に形成される孔２２ａを浅くする。【選択図】  図７
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【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された浮遊電極と、
前記浮遊電極上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御電極と、
前記第１のゲート絶縁膜下の前記半導体基体の一領域を挟むように、前記半導体基体に形成されたソース及びドレイン領域を具備し、
前記制御電極が少なくとも、前記第２のゲート絶縁膜上に設けられる層間絶縁膜の孔内に形成される不揮発性メモリを有することを特徴とする半導体装置。
【請求項２】
前記制御電極の材料が、前記制御電極と接続する配線と同一の材料で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御電極が複数の材料による積層構造で構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記制御電極の材料として高濃度Ｎ型シリコンを含むことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記浮遊電極が第１のゲート電極膜と第２のゲート電極膜との積層構造で構成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記浮遊電極上に形成された第２のゲート絶縁膜がシリコン酸化膜及びシリコン窒化膜の積層構造であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記不揮発性メモリによりメモリ回路を構成すると共に、前記メモリ回路に加えて、少なくとも論理回路を含むことを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記論理回路が相補型絶縁ゲート電界効果トランジスタで構成されており、前記相補型絶縁ゲート電界効果トランジスタのゲート電極はそれぞれのトランジスタのチャネルの導電型と同じ導電型であり、前記不揮発性メモリの浮遊ゲート電極はＮ型の導電型を有することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記不揮発性メモリの第１のゲート絶縁膜の膜厚と前記論理回路における相補型絶縁ゲート電界効果トランジスタのゲート絶縁膜の膜厚が異なることを特徴とする請求項７又は請求項８に記載の半導体装置。
【請求項１０】
半導体基体の素子形成予定領域を囲むように素子分離領域を形成する工程と、
前記半導体基体上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、
前記浮遊ゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、
パターニングされた前記浮遊ゲート電極膜をマスクにして前記半導体基体の表面領域に不純物を導入する工程と、
前記浮遊ゲート電極膜上に第２のゲート絶縁膜を選択的に形成する工程と、
前記半導体基体及び前記第２のゲート絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に選択的に孔を形成する工程と、
選択的に形成された前記孔内に制御電極を形成する工程とを
備えた不揮発性メモリを有することを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基体に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、
前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、
パターニングした前記第１のゲート電極膜及び前記第１のゲート絶縁膜をマスクとして前記半導体基体に素子分離領域を形成する工程と、
前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、
前記第２のゲート電極膜を選択的にパターニングする工程と、
前記第１のゲート電極膜、前記第２のゲート電極膜及び第１のゲート絶縁膜を選択的にパターニングして、前記第１のゲート電極膜及び前記第２のゲート電極膜から構成される浮遊ゲート電極を含むゲート領域を形成する工程と、
パターニングされた前記浮遊ゲート電極をマスクにして前記半導体基体の表面領域に不純物を導入する工程と、
前記浮遊ゲート電極上に第２のゲート絶縁膜を選択的に形成する工程と、
前記半導体基体及び前記第２のゲート絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に選択的に孔を形成する工程と、
前記孔内に制御電極を形成する工程とを
備えた不揮発性メモリを有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記制御電極を形成する工程により、前記制御電極と接続する配線も形成することを特徴とする請求項１０又は請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記制御電極が複数の導電性材料を積層することにより形成されることを特徴とする請求項１０乃至請求項１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記制御電極が高濃度Ｎ型シリコンを含む材料により形成されることを特徴とする請求項１０乃至請求項１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記浮遊電極上の第２のゲート絶縁膜が、シリコン酸化膜及びシリコン窒化膜を積層することにより形成されることを特徴とする請求項１０乃至請求項１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記不揮発性メモリの形成によりメモリ回路を形成すると共に、前記メモリ回路に加えて、少なくとも論理回路を形成することを特徴とする請求項１０乃至請求項１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記論理回路が相補型絶縁ゲート電界効果トランジスタにより形成されると共に、前記相補型絶縁ゲート電界効果トランジスタのＰチャネル及びＮチャネルトランジスタのゲート電極には、それぞれのチャネルの導電型と同じ導電型の不純物を、前記不揮発性メモリの浮遊ゲート電極には、Ｎ型の導電型の不純物を導入することを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１のゲート絶縁膜を形成する工程の後に、前記第１のゲート絶縁膜を選択的に剥離し、更に、前記半導体基体に前記論理回路のゲート絶縁膜を選択的に形成することを特徴とする請求項１６又は請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの発展は目覚しいものがある。素子寸法の微細化をベースに素子の性能が向上すると共に、その高密度化が進んでいる。また、ＬＳＩの応用も多岐にわたるようになり、その用途に応じてメモリ回路、論理回路等をワンチップ化したシステムオンチップと呼ばれる複数機能を混載したＬＳＩの需要が高まってきている。
【０００３】
メモリ回路と論理回路を混載したＬＳＩを製造する場合、メモリ回路ではメモリセルが存在し、通常使われるＭＯＳトランジスタとは製造工程が異なる部分が存在する。従って、論理回路の製造工程も含め、整合性を取った製造工程を組み上げることが求められている。
【０００４】
例えば、フラッシュメモリと呼ばれる電気的に書き換え可能な不揮発性メモリ回路について言えば、ゲート電極の構造が、論理回路に使われるＭＯＳトランジスタの構造と異なる。即ち、不揮発性メモリ回路はゲート絶縁膜を介して浮遊ゲート電極と制御ゲート電極が積層されたゲート構造であり、単一のゲート構造である論理回路と比べ、より複雑になっている。このため、不揮発性メモリ回路と論理回路とを混載したＬＳＩにおいては、論理回路のゲート電極形成工程は不揮発性メモリ回路のどちらかのゲート電極形成工程に合せる等の工夫が行われている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２０００−２３２０７６号公報（第１０頁、図１）
【０００６】
【発明が解決しようとする課題】
上述の方法等を用いて、不揮発性メモリ回路と論理回路とを混載したＬＳＩが製造されているが、更に素子寸法の微細化を進め性能を向上させていくが要求されている。しかし、不揮発性メモリ回路と論理回路とを混載したＬＳＩでは、素子構造に特有の問題がある。即ち、不揮発性メモリ回路を含まない論理回路だけのＬＳＩにおいては単層のゲート電極のため、層間絶縁膜に形成されるソース及びドレイン領域と、その上層に形成される配線層の孔は比較的浅い。一方、不揮発性メモリ回路において積層されたゲート構造を取る場合、孔は必然的に深くなる。このため、より高度な微細加工技術が必要となり、不揮発性メモリ回路と論理回路とを混載したＬＳＩの寸法微細化を進めることが難しいという問題があった。
【０００７】
本発明はこのような事情に鑑みてなされたもので、その目的はソース及びドレイン領域上の層間絶縁膜に形成される孔を浅くし、寸法の微細化が容易な不揮発性メモリを有する半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため、本発明の第１の発明は、半導体装置として、半導体基体と、前記半導体基体上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された浮遊電極と、前記浮遊電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御電極と、前記第１のゲート絶縁膜下の前記半導体基体の一領域を挟むように、前記半導体基体に形成されたソース及びドレイン領域を具備し、前記制御電極が少なくとも、前記第２のゲート絶縁膜上に設けられる層間絶縁膜の孔内に形成されている不揮発性メモリを有することを特徴とする。
【０００９】
本発明によれば、不揮発性メモリにおける積層のゲート構造において、制御電極を層間絶縁膜に形成される孔内に形成する構造をとり、ソース及びドレイン領域上の層間絶縁膜に形成される孔が浅くなるような素子構造を可能にする。従って、微細化が容易な半導体装置を提供できる。
【００１０】
また、本発明の第２の発明は、半導体装置の製造方法として、半導体基体の素子形成予定領域を囲むように素子分離領域を形成する工程と、前記半導体基体上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に浮遊ゲート電極膜を形成する工程と、前記浮遊ゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、パターニングされた前記浮遊ゲート電極膜をマスクにして前記半導体基体の表面領域に不純物を導入する工程と、前記浮遊ゲート電極膜上に第２のゲート絶縁膜を選択的に形成する工程と、前記半導体基体及び前記第２のゲート絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に選択的に孔を形成する工程と、選択的に形成され前記孔内に制御電極を形成する工程とを備えた不揮発性メモリを有することを特徴とする。
【００１１】
また、本発明の第３の発明は、半導体装置の製造方法として、半導体基体に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、パターニングした前記第１のゲート電極膜及び前記第１のゲート絶縁膜をマスクとして前記半導体基体に素子分離領域を形成する工程と、前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、前記第２のゲート電極膜を選択的にパターニングする工程と、前記第１のゲート電極膜、前記第２のゲート電極膜及び第１のゲート絶縁膜を選択的にパターニングして、前記第１のゲート電極膜及び前記第２のゲート電極膜から構成される浮遊ゲート電極を含むゲート領域を形成する工程と、パターニングされた前記浮遊ゲート電極をマスクにして前記半導体基体の表面領域に不純物を導入する工程と、前記浮遊ゲート電極上に第２のゲート絶縁膜を選択的に形成する工程と、前記半導体基体及び前記第２のゲート絶縁膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に選択的に孔を形成する工程と、前記孔内に制御電極を形成する工程とを備えた不揮発性メモリを有することを特徴とする。
【００１２】
本発明の第２の発明及び第３の発明によれば、不揮発性メモリにおける積層のゲート構造において、制御電極を層間絶縁膜に形成される孔内に形成する構造をとり、ソース及びドレイン領域上の層間絶縁膜に形成される孔が浅くなるような素子構造を可能にする。従って、微細化が容易な半導体装置を提供できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を、図面を参照して説明する。
【００１４】
（第１の実施の形態）
図１乃至図７は本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。各図の上側に示した各図の（ａ）は、本実施の形態における相補型絶縁ゲート電界効果トランジスタの製造方法を工程順に示す断面図であり、各図の下側に示した各図の（ｂ）は、本実施の形態における不揮発性メモリの製造方法を工程順に示す断面図である。また、図７は本発明による半導体装置の第１の実施の形態を示している。
【００１５】
先ず、図１（ａ）及び（ｂ）に示すように、半導体基体としてＰ型のシリコン基板１０を用意する。次に、図１（ａ）に示す相補型絶縁ゲート電界効果トランジスタ領域Ｎ型ウェル領域１０ａ及びＰ型ウェル領域１０ｂをそれぞれ形成する。一方、図１（ｂ）に示す不揮発性メモリ領域についてはＰ型半導体領域として使用するため、通常はウェル形成を行わないが、特に必要であればＰ型ウェルを形成する。
【００１６】
続いて、図示しないシリコン酸化膜及びシリコン窒化膜をＣＶＤ法で形成した後、リソグラフィ法、ドライエッチング法等を用いてシリコン酸化膜及びシリコン窒化膜をパターニングしてマスクを形成する。更に、マスクされたシリコン基板１０以外の領域に浅い溝を形成し、その溝にＣＶＤ法でシリコン酸化膜を溝に埋め込みながら形成した後、ＣＭＰ法、エッチング法を用いて埋め込まれた膜を残存させ、素子分離領域１１とする。この時、不揮発性メモリ領域の一部も素子分離領域が形成されるが、図１（ｂ）の断面部分には現れないため図示されない。
【００１７】
次に、図２に示すように第１のゲート絶縁膜１１を熱酸化法により、例えば６ｎｍ形成する。なお、第１のゲート絶縁膜１１は相補型絶縁ゲート電界効果トランジスタのゲート酸化膜、また、不揮発性メモリのトンネル酸化膜として使用される。そのため、相補型絶縁ゲート電界効果トランジスタのゲート酸化膜の膜厚と不揮発性メモリのトンネル酸化膜の膜厚を異なる膜厚にして用いる場合は以下のようにする。先ず、どちらか一方の酸化膜形成条件で酸化し、次に、不必要な酸化膜を選択的に剥離し、続いて、選択的にもう一方の酸化膜形成条件で酸化する。
【００１８】
その後、必要であればリソグラフィ法、イオン注入法等を用い、それぞれの領域にチャネルイオン注入を行う。次に、第１のゲート絶縁膜１１の上にＣＶＤ法により多結晶シリコン膜を例えば１００ｎｍ形成した後、図示しないシリコン窒化膜を形成し、リソグラフィ法、ドライエッチング法等を用い、シリコン窒化膜をマスクとして多結晶シリコン膜をパターニングし、不揮発性メモリ領域においては浮遊ゲート電極１３、相補型絶縁ゲート電界効果トランジスタ領域においてはゲート電極１３ａを形成する。
【００１９】
次に、浮遊ゲート電極１３及びゲート電極膜１３ａをマスクとしてイオン注入法を用いて不純物を導入し、エクステンション領域１４を形成する。先ず、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域及び不揮発性メモリ領域をマスクで覆い、相補型絶縁ゲート電界効果トランジスタ領域のＮ型ウェル領域に硼素をドーズ量として１Ｅ１４ｃｍ−２〜１Ｅ１５ｃｍ−２程度イオン注入する。
【００２０】
続いて、相補型絶縁ゲート電界効果トランジスタ領域のＮ型ウェル領域１０ｂをマスクで覆い、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域１０ａ及び不揮発性メモリ領域に砒素をドーズ量として１Ｅ１４ｃｍ−２〜１Ｅ１５ｃｍ−２程度イオン注入する。なお、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域１０ａと不揮発性メモリ領域とを異なる条件でイオン注入を行う場合は、それぞれ他の領域をマスクで覆い、イオン注入を行えば良い。その後、例えば、９５０℃で熱処理を施し、不純物を活性化しエクステンション領域１４とする。
【００２１】
次に、図３に示すように後酸化を行い、ゲート電極１３ａ、浮遊ゲート電極１３及びシリコン基板１０に後酸化膜１５としてシリコン酸化膜を例えば５０ｎｍ程度形成させ、更にＣＶＤ法を用い、シリコン窒化膜を例えば１００ｎｍ程度形成する。続いて、ドライエッチング法等を用い、側周壁部に側周壁絶縁膜１６及び後酸化膜１５を残存させるように方向性エッチングによる処理を行う。
【００２２】
続いて、相補型絶縁ゲート電界効果トランジスタ領域においてはゲート電極１３ａ、側周壁絶縁膜１６及び後酸化膜１５をマスクに、不揮発性メモリ領域では浮遊ゲート電極１３、側周壁絶縁膜１６及び後酸化膜１５をマスクに、イオン注入法等を用いてソース及びドレイン領域を形成する。先ず、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域１０ａ及び不揮発性メモリ領域をマスクで覆い、相補型絶縁ゲート電界効果トランジスタ領域のＮ型ウェル領域１０ｂに硼素をドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入する。
【００２３】
続いて、相補型絶縁ゲート電界効果トランジスタ領域のＮ型ウェル領域１０ｂをマスクで覆い、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域１０ａ及び不揮発性メモリ領域に砒素をドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入する。なお、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域１０ａと不揮発性メモリ領域とを異なる条件でイオン注入を行う場合は、それぞれ他の領域をマスクで覆い、イオン注入を行えば良い。その後、例えば、９５０℃で熱処理を施し、不純物を活性化しソース及びドレイン領域１７とする。
【００２４】
次に、図４に示すように、第２のゲート絶縁膜１８を不揮発性メモリ領域における浮遊ゲート電極１３ａの上に形成する。即ち、先ずＣＶＤ法を用い、６ｎｍ程度の極薄シリコン酸化膜１８ａを浮遊ゲート電極１３ａの上に形成し、続いてＣＶＤ法を用い、４ｎｍ程度の極薄シリコン窒化膜１８ｂを形成する。更にＣＶＤ法を用い、シリコン酸化膜であるマスク絶縁膜１９を２０ｎｍ程度形成する。次に、リソグラフィ法及びエッチング法等を用いて、不揮発性メモリ領域における浮遊ゲート電極１３ａの上にだけマスク絶縁膜１９、極薄シリコン窒化膜１８ｂ及び極薄シリコン酸化膜１８ａを残存させ、第２のゲート絶縁膜１８を形成する。
【００２５】
次に、図５に示すように、ソース及びドレイン領域１７の上にサリサイド電極２０を、また、相補型絶縁ゲート電界効果トランジスタ領域におけるゲート電極１３ａの上にゲートサリサイド電極２０ａを形成する。即ち、先ず図示しないチタン膜を、スパッタ法を用いて５０ｎｍ程度、シリコン基板１０の上に形成する。続いて、９００℃程度で熱処理し、ソース及びドレイン領域１７のシリコン及びゲート電極１３ａのシリコンとチタン膜とにシリサイド反応を起させ、チタンシリサイドを形成する。続いて、エッチング法を用い、残存する未反応のチタンを除去する。更に、マスク絶縁膜１９をエッチング法によって除去する。これにより、ソース及びドレイン領域１７の上にチタンシリサイドであるサリサイド電極２０が、また、相補型絶縁ゲート電界効果トランジスタ領域におけるゲート電極１３ａの上にチタンシリサイドであるゲートサリサイド電極２０ａが形成される。
【００２６】
次に、図６に示すように、層間絶縁膜２１を形成する。即ち、ＣＶＤ法を用い、シリコン酸化膜をシリコン基板１０の上に形成した後、ＣＭＰ法により表面層を平坦化し、層間絶縁膜２１とする。
【００２７】
続いて、図７に示すように層間絶縁膜２１にリソグラフィ法、エッチング法等を用い、孔を形成した後、２００ｎｍ程度のＡｌをスパッタ法で孔に埋め込みながらシリコン基板１０の上に形成する。更に、リソグラフィ法、エッチング法等を用い、一部のＡｌを残存し、不揮発性メモリ領域の第２のゲート絶縁膜１８の上に制御ゲート電極２２を、また、ソース及びドレイン領域１７の上に孔電極２２ａを形成する。この時、層間絶縁膜２１の上のＡｌは配線を兼ねて形成できるため、電極と配線が一体化した構造を取る。従って、相補型絶縁ゲート電界効果トランジスタにおける配線も含めて同じ工程によって、電極と配線を形成することができる。
【００２８】
その後、図示してないシリコン酸化膜等をシリコン基板１０全面に形成する。このシリコン酸化膜等に、更に、コンタクト孔を開口した後、金属配線層を形成する。さらに、必要に応じてシリコン酸化膜等の形成と、金属配線層の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００２９】
本実施の形態によれば、不揮発性メモリにおける制御ゲート電極を層間絶縁膜に形成した孔内に形成する構造をとることにより、ソース及びドレイン領域上の層間絶縁膜に形成した孔が浅く、電極及び配線形成が容易にでき、素子の微細化に対応可能な不揮発性メモリを有する半導体装置が得られる。
【００３０】
（第２の実施の形態）
図８乃至図１４は本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図である。各図の上側に示した各図の（ａ）は、本実施の形態における相補型絶縁ゲート電界効果トランジスタの製造方法を工程順に示す断面図であり、各図の下側に示した各図の（ｂ）は、本実施の形態における不揮発性メモリの製造方法を工程順に示す断面図である。また、図１４は本発明による半導体装置の第２の実施の形態を示している。
【００３１】
先ず、図８（ａ）及び（ｂ）に示すように、半導体基体としてＰ型のシリコン基板３０を用意する。次に、図８（ａ）に示す相補型絶縁ゲート電界効果トランジスタ領域Ｎ型ウェル領域３０ａ及びＰ型ウェル領域３０ｂをそれぞれ形成する。一方、図８（ｂ）に示す不揮発性メモリ領域についてはＰ型半導体領域として使用するため、通常はウェル形成を行わないが、特に必要であればＰ型ウェルを形成する。
【００３２】
続いて、図８（ａ）に示すように第１のゲート絶縁膜１１を熱酸化法により、例えば６ｎｍ形成する。なお、第１のゲート絶縁膜３１は相補型絶縁ゲート電界効果トランジスタのゲート酸化膜、また、不揮発性メモリのトンネル酸化膜として使用される。その後、必要であればリソグラフィ法、イオン注入法等を用い、それぞれの領域にチャネルイオン注入を行う。更に、ＣＶＤ法により多結晶シリコン膜である第１のゲート電極膜３２ａを、例えば１００ｎｍ形成した後、図示しないシリコン窒化膜を形成し、リソグラフィ法、ドライエッチング法等を用い、シリコン窒化膜をマスクとして第１のゲート電極膜３２ａ及びゲート絶縁膜３１をパターニングし、更にシリコン基板３０についても方向性エッチングにより溝を形成する。続いて、溝も含めたシリコン基板３０の全面にＣＶＤ法を用いてシリコン酸化膜を形成し、続いてＣＭＰ法、エッチング法等を用い、表面を平坦化しながらシリコン基板の溝に形成されたシリコン酸化膜を残存させ、素子分離領域３３とする。この時、不揮発性メモリ領域の一部も素子分離領域が形成されるが、図８（ｂ）の断面部分には現れないため図示されない。
【００３３】
次に、ＣＶＤ法により多結晶シリコン膜である第２のゲート電極膜３２ｂを例えば１００ｎｍ形成した後、図示しないシリコン窒化膜等をマスクにし、リソグラフィ法、エッチング法を用いて図９（ａ）及び（ｂ）に示すようにパターニングする。第１のゲート電極膜３３及び第２のゲート電極膜３２ｂを積層した構造は相補型絶縁ゲート電界効果トランジスタ領域においてはゲート電極３２ｃとして、不揮発性メモリ領域においては浮遊ゲート電極３２として、それぞれ機能する。
【００３４】
次に、浮遊ゲート電極３２及びゲート電極３２ｃをマスクとしてイオン注入法を用いて不純物を導入し、エクステンション領域３４を形成する。先ず、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域３０ａ及び不揮発性メモリ領域をマスクで覆い、相補型絶縁ゲート電界効果トランジスタ領域のＮ型ウェル領域３０ｂに硼素をドーズ量として１Ｅ１４ｃｍ−２〜１Ｅ１５ｃｍ−２程度イオン注入する。
【００３５】
続いて、相補型絶縁ゲート電界効果トランジスタ領域のＮ型ウェル領域３０ｂをマスクで覆い、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域及び不揮発性メモリ領域に砒素をドーズ量として１Ｅ１４ｃｍ−２〜１Ｅ１５ｃｍ−２程度イオン注入する。なお、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域３０ａと不揮発性メモリ領域とに異なる条件でイオン注入を行う場合は、それぞれ他の領域をマスクで覆い、イオン注入を行えば良い。その後、例えば、９５０℃で熱処理を施し、不純物を活性化しエクステンション領域３４とする。
【００３６】
次に、図１０に示すように後酸化を行い、ゲート電極３２ｃ、浮遊ゲート電極３２及びシリコン基板３０にシリコン酸化膜である後酸化膜３５を例えば５０ｎｍ程度形成し、更にＣＶＤ法を用い、シリコン窒化膜を例えば１００ｎｍ程度形成する。続いて、ドライエッチング法等を用い、側周壁部にシリコン窒化膜である側周壁絶縁膜３６及び後酸化膜３５を残存させるように方向性エッチングを行う。
【００３７】
続いて、相補型絶縁ゲート電界効果トランジスタ領域においてはゲート電極３２ｃ、側周壁絶縁膜３６及び後酸化膜３５をマスクに、不揮発性メモリ領域では浮遊ゲート電極３２、側周壁絶縁膜３６及び後酸化膜３５をマスクに、イオン注入法等を用いてソース及びドレイン領域３７を形成する。先ず、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域３０ａ及び不揮発性メモリ領域をマスクで覆い、相補型絶縁ゲート電界効果トランジスタ領域のＮ型ウェル領域３０ｂに硼素をドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入する。
【００３８】
続いて、相補型絶縁ゲート電界効果トランジスタ領域のＮ型ウェル領域３０ｂをマスクで覆い、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域３０ａ及び不揮発性メモリ領域に砒素をドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入する。なお、相補型絶縁ゲート電界効果トランジスタ領域におけるＰ型ウェル領域３０ａと不揮発性メモリ領域とを異なる条件でイオン注入を行う場合は、それぞれ他の領域をマスクで覆い、イオン注入を行えば良い。その後、例えば、９５０℃で熱処理を施し、不純物を活性化しソース及びドレイン領域３７とする。
【００３９】
次に、図１１に示すように、第２のゲート絶縁膜３８を不揮発性メモリ領域における浮遊ゲート電極３２の上に形成する。即ち、先ずＣＶＤ法を用い、６ｎｍ程度の極薄シリコン酸化膜３８ａを浮遊ゲート電極３２の上に形成し、続いてＣＶＤ法を用い、４ｎｍ程度の極薄シリコン窒化膜３８ｂを形成する。更にＣＶＤ法を用い、シリコン酸化膜であるマスク絶縁膜３８ｃを２０ｎｍ程度形成する。次に、リソグラフィ法及びエッチング法等を用いて、不揮発性メモリ領域における浮遊ゲート電極３２の上にだけマスク絶縁膜３８ｃ、極薄シリコン窒化膜３８ｂ及び極薄シリコン酸化膜３８ａを残存させ、第２のゲート絶縁膜３８を形成する。
【００４０】
次に、図１２に示すように、ソース及びドレイン領域３７の上にサリサイド電極３９を、相補型絶縁ゲート電界効果トランジスタ領域におけるゲート電極３２ｃの上にゲートサリサイド電極３９ａを形成する。即ち、先ず図示しないチタン膜を、スパッタ法を用いて５０ｎｍ程度、シリコン基板３０の上に形成する。続いて、９００℃程度で熱処理し、ソース及びドレイン領域３７のシリコン及びゲート電極３２ｃのシリコンとチタン膜とにシリサイド反応を起させ、チタンシリサイドを形成する。続いて、エッチング法を用い、残存する未反応のチタンを除去する。更に、マスク絶縁膜３８ｃをエッチング法によって除去する。これにより、ソース及びドレイン領域３７の上にチタンシリサイドであるサリサイド電極３９が、また、相補型絶縁ゲート電界効果トランジスタ領域におけるゲート電極３９ａの上にチタンシリサイドであるゲートサリサイド電極４１ａが形成される。
【００４１】
次に、図１３に示すように、層間絶縁膜４０を形成する。即ち、ＣＶＤ法を用い、シリコン酸化膜をシリコン基板１０の上に形成した後、ＣＭＰ法により表面層を平坦化し、層間絶縁膜４０とする。
【００４２】
続いて、図１４に示すように層間絶縁膜にリソグラフィ法、エッチング法等を用い、孔を形成した後、２００ｎｍ程度のＡｌをスパッタ法で孔に埋め込みながらシリコン基板３０の上に形成する。更に、リソグラフィ法、エッチング法等を用い、一部のＡｌを残存し、不揮発性メモリ領域の第２のゲート絶縁膜３８の上の孔に制御ゲート電極４１を、また、ソース及びドレイン領域３７の上に孔電極４１ａを形成する。この時、層間絶縁膜４０の上のＡｌは配線を兼ねて形成できるため、電極と配線が一体化した構造をとる。従って、相補型絶縁ゲート電界効果トランジスタにおける配線も含めて同じ工程によって、電極と配線を形成することができる。
【００４３】
その後、図示してないシリコン酸化膜等をシリコン基板３０全面に形成する。このシリコン酸化膜等に、更に、コンタクト孔を開口した後、金属配線層を形成する。さらに、必要に応じてシリコン酸化膜等の形成と、金属配線層の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して不揮発性メモリを含む半導体装置を完成させる。
【００４４】
本実施の形態によれば、不揮発性メモリにおける制御ゲート電極を層間絶縁膜に形成した孔内に形成する構造をとることにより、ソース及びドレイン領域上の層間絶縁膜に形成した孔が浅く、電極及び配線形成が容易にでき、素子の微細化に対応可能な不揮発性メモリを有する半導体装置が得られる。
【００４５】
また第１のゲート絶縁膜を形成した後に、素子分離領域を形成するため、不揮発性メモリとして安定した動作が得られる。
【００４６】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００４７】
例えば、制御ゲート電極の材料として従来用いられている高濃度Ｎ型シリコンにすると、半導体装置としての応用が比較的容易にできる可能性がある。また、他の材料を用いる場合もアルミニウムに限らず、銅、金、銀、タングステン、モリブデン、チタン等の金属、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド等の金属シリサイド等、或いは、高濃度Ｐ型不純物をドープしたシリコンであっても良い。
【００４８】
また、バリヤメタルを上述の材料の下層に敷くことによって、孔におけるシリコンとの反応を抑制する等の利点が得られる。この場合はバリヤメタルとして、タングステン、モリブデン、チタン等の金属、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド等の金属シリサイド、或いは窒化チタン、窒化タングステン等の金属窒化物を形成した構造をとっても良い。
【００４９】
また、第１のゲート絶縁膜及び第２のゲート絶縁膜等のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜に限らず、酸素及び窒素の両方を様々な組成で含んだシリコン窒酸化膜、或いはハフニウム酸化膜、チタン酸化膜等の金属酸化膜、また、これらの膜の複合膜、或いは積層構造を用いた膜でであっても良いことは勿論である。
【００５０】
また、半導体基体としてシリコン基板以外に、ＳＯＩ基板、ＧａＡｓ等の化合物半導体基板等を用いることができる。
【００５１】
また、積層ゲート構造として、不揮発性メモリだけではなく、他の種類の素子へも適用可能なこと勿論である。また、半導体装置内に構成されている回路も種々のロジック回路、周辺回路等を含むことが可能である。
【００５２】
【発明の効果】
以上、詳述したように、本発明によれば、不揮発性メモリにおける制御ゲート電極を層間絶縁膜に形成した孔内に形成する構造をとることにより、ソース及びドレイン領域上の層間絶縁膜に形成した孔が浅く、電極及び配線形成が容易にでき、素子の微細化に対応可能な不揮発性メモリを有する半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図３】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図４】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図５】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図６】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図７】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図８】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図９】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１０】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１１】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１２】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１３】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図１４】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【符号の説明】
１０、３０  シリコン基板
１０ａ、３０ａ  Ｐ型ウェル領域
１０ｂ、３０ｂ  Ｎ型ウェル領域
１１、３３  素子分離領域
１２、３１  第１のゲート絶縁膜
１３、３２  浮遊ゲート電極
１３ａ、３２ｃ  ゲート電極
１４、３４  エクステンション領域
１５、３５  後酸化膜
１６、３６  側壁絶縁膜
１７、３７  ソース及びドレイン領域
１８、３８  第２のゲート絶縁膜
１８ａ、３８ａ  極薄シリコン窒化膜
１８ｂ、３８ｂ  極薄シリコン酸化膜
１９、３８ｃ  マスク絶縁膜
２０、３９  サリサイド電極
２０ａ、３９ａ  ゲートサリサイド電極
２１、４０  層間絶縁膜
２２、４１  制御ゲート電極
２２ａ、４１ａ  コンタクト孔電極
３２ａ  第１のゲート電極膜
３２ｂ  第２のゲート電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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