(57)【要約】【課題】機械的化学的研磨工程を有する半導体装置の製造方法において、前記研磨後の膜厚を高精度および高スループットに管理する。【解決手段】半導体デバイスウェハ研磨後膜厚管理システムであって、ステップＳ２１〜２４に従い、基準ウェハの研磨前および研磨後の膜厚測定値から前記基準ウェハの研磨レートプロファイルを求め、前記基準ウェハの前記研磨前膜厚測定値または成膜プロファイルから製品ウェハの研磨前膜厚プロファイルを予測し、前記基準ウェハの前記研磨レートプロファイルおよび前記製品ウェハの前記研磨前膜厚プロファイルの予測値などから、前記製品ウェハの研磨後膜厚プロファイルを予測し、前記製品ウェハの前記研磨後膜厚プロファイルの予測値をもとに、前記製品ウェハ面内の研磨後膜厚予測値が最大および最小となる部分の膜厚を測定することにより、半導体デバイスウェハの膜厚を管理する。【選択図】　　　　図２
2004014874.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスウェハの機械的化学的研磨工程を有する半導体装置の製造方法であって、
前記機械的化学的研磨工程は、
基準ウェハの研磨前および研磨後の膜厚測定値から前記基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ）を求めるステップと、
前記基準ウェハの前記研磨前膜厚測定値または成膜プロファイルから製品ウェハの研磨前膜厚プロファイルＰＰ（ｘ，ｙ）を予測するステップと、
前記基準ウェハの前記研磨レートプロファイルＰＳ（ｘ，ｙ）、前記製品ウェハの前記研磨前膜厚プロファイルの予測値ＰＰ（ｘ，ｙ）、前記基準ウェハの研磨時間ＴＳ、前記製品ウェハの研磨時間Ｔおよび製品固有係数α（ｘ，ｙ）から前記製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）を
Ｐ（ｘ，ｙ）＝ＰＰ（ｘ，ｙ）−α（ｘ，ｙ）・Ｔ／ＴＳ・ＰＳ（ｘ，ｙ）
により予測するステップとを有し、
前記製品ウェハの前記研磨後膜厚プロファイルの予測値Ｐ（ｘ，ｙ）をもとに、前記製品ウェハ面内の研磨後膜厚予測値が最大および最小となる部分の膜厚を測定することにより、半導体デバイスウェハの膜厚を管理することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記製品固有係数α（ｘ，ｙ）は、前記製品ウェハ内およびチップ内の設計情報をもとに決定されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法であって、
前記製品固有係数α（ｘ，ｙ）は、前記製品ウェハの研磨後膜厚測定値をもとに更新されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置の製造方法であって、
前記基準ウェハの前記研磨レートプロファイルＰＳ（ｘ，ｙ）および前記成膜プロファイルは、オンラインシステムにより管理され、定期的またはリアルタイムに更新され、その更新がされるごとに前記製品ウェハの前記研磨後膜厚プロファイルＰ（ｘ，ｙ）を予測することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置の製造方法であって、
前記製品ウェハの膜厚測定は、前記製品ウェハの表面に白色光を照射し、その反射光の分光波形を位相・周波数解析し、最上層膜に相当する周波数を求めることにより、前記最上層膜の膜厚が算出されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にその製造方法のうち、半導体デバイスウェハの機械的化学的研磨（以下、ＣＭＰという）後の膜厚管理に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置における集積回路の高密度化は、ますます進展を続けている。また、この高密度化につれ、多層配線と、それに伴う層間絶縁膜形成やプラズマ、ダマシンなど金属電極形成技術の重要度は大きくなってきている。
【０００３】
特に、配線層は連続的に堆積・エッチングされるので、基板最上部面、すなわち基板の露出面は、ますます非平坦となる。この非平坦面は通常、基板、特にシリコンウェハ上に伝導性、半伝導性、あるいは絶縁性の層を連続堆積して形成される。
【０００４】
この非平坦面は、半導体装置の製造における、集積回路製造工程のフォトリソグラフィ工程において問題を生ずる。したがって、基板面を定期的に平坦化して平坦面を提供する必要がある。
【０００５】
この平坦化をウェハ領域全面に対して行う手法として、ＣＭＰ法が開発され、半導体デバイスウェハの平坦化手法として有力になっている。
【０００６】
なお、このようなＣＭＰに関する技術としては、たとえば、２００１年１月１０日、株式会社工業調査会発行の「詳説　半導体ＣＭＰ技術」に記載される技術などが挙げられる。
【０００７】
【発明が解決しようとする課題】
しかし、このＣＭＰ後の製品デバイスウェハにおける膜厚プロファイルは、製品ウェハおよびチップ内のパターンや研磨パッド使用時間等に依存し変化するため、層間層や金属層の膜厚の常時測定が要求される。
【０００８】
そこで、たとえば、一般的な膜厚測定装置を使用して膜厚の測定をする方法が考えられる。
【０００９】
すなわち、この一般的な膜厚測定装置では、チップ内の実パターンを測定することができないため、あらかじめウェハの断面をＳＥＭ測定（破壊測定）することによって、チップ内の膜厚プロファイルを測定しておき、品質管理パターン（膜厚の２次元分布すなわちパターン構想がないパターン）を測定することにより、実際に知りたい製品パターン部の凹凸を補正して算出するといった方法が考えられる。
【００１０】
なお、このようなＣＭＰ後の膜厚管理方法に関する技術としては、たとえば、特開２００１−２１３１７号公報に記載される技術などが挙げられる。
【００１１】
ところで、前記のようなＣＭＰ後の膜厚管理方法の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【００１２】
たとえば、ＣＭＰ後の膜厚を測定する手段として、高精度および高スループットで膜厚を管理することが望まれるのに対し、それらを満足する方法がなかった。
特に、測定範囲が広い場合には、測定に時間がかかり、スループットが低くなっていた。
【００１３】
また、ウェハ面内での研磨レートおよび成膜プロファイルは、経時的に変化する。それに伴い、ウェハ面内での膜厚最大・最小ポイントも変化するが、この経時的変化を考慮した予測が困難であった。
【００１４】
そこで、本発明の目的は、ＣＭＰ工程を有する半導体装置の製造方法において、ＣＭＰ後の膜厚を高精度および高スループットに管理することができる方法を提供するものである。
【００１５】
なお、このような技術に関しては、特許第３０７７６５６号公報に記載されるように、研磨変動量のモニタ後に標準研磨量レシピにその変動量を加えて新しいレシピを作成する方法などがあるが、本発明は、研磨前後の膜厚を予測し、研磨後の膜厚の最大・最小ポイントを測定することにより、高精度および高スループットに膜厚を管理するという点で大きく異なる。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
すなわち、本発明による半導体装置の製造方法は、半導体デバイスウェハのＣＭＰ後の膜厚を高精度および高スループットに管理するものであって、基準ウェハの研磨前および研磨後の膜厚測定値から前記基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ）を求めるステップと、前記基準ウェハの前記研磨前膜厚測定値または成膜プロファイルから製品チップが多数形成された製品ウェハの研磨前膜厚プロファイルＰＰ（ｘ，ｙ）を予測するステップと、前記基準ウェハの前記研磨レートプロファイルＰＳ（ｘ，ｙ）、前記製品ウェハの前記研磨前膜厚プロファイルの予測値ＰＰ（ｘ，ｙ）、前記基準ウェハの研磨時間ＴＳ、前記製品ウェハの研磨時間Ｔおよび製品固有係数α（ｘ，ｙ）から、前記製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）を
Ｐ（ｘ，ｙ）＝ＰＰ（ｘ，ｙ）−α（ｘ，ｙ）・Ｔ／ＴＳ・ＰＳ（ｘ，ｙ）
により予測するステップとを有し、前記製品ウェハの前記研磨後膜厚プロファイルの予測値Ｐ（ｘ，ｙ）をもとに、前記製品ウェハ面内の研磨後膜厚予測値が最大および最小となる部分の膜厚を測定することにより、半導体デバイスウェハの膜厚を管理することを特徴とするものである。
【００１９】
また、さらに、前記製品ウェハの前記研磨前膜厚プロファイルＰＰ（ｘ，ｙ）の予測において、複数の種類の膜で前記製品ウェハの研磨前膜厚が構成された場合には、前記複数種類の基準ウェハにおける成膜プロファイルから前記製品ウェハの前記研磨前膜厚プロファイルＰＰ（ｘ，ｙ）を予測することを特徴とするものである。
【００２０】
また、さらに、前記製品ウェハのチップ内設計情報から研磨後膜厚プロファイルを予測することのできるチップ内膜厚予測手段を用いることにより、前記製品ウェハの研磨後膜厚の面内プロファイル予測値での最大・最小となる付近の製品チップ内の最大・最小膜厚を予測し、その情報に基づき製品チップ内を測定することを特徴とするものである。
【００２１】
また、さらに、前記製品固有係数α（ｘ，ｙ）は、前記製品ウェハ内の設計情報をもとに決定されることを特徴とするものである。
【００２２】
また、さらに、前記製品固有係数α（ｘ，ｙ）は、前記製品ウェハ内およびチップ内の設計情報をもとに決定されることを特徴とするものである。
【００２３】
また、さらに、前記製品固有係数α（ｘ，ｙ）は、前記製品ウェハの研磨後膜厚測定値をもとに更新されることを特徴とするものである。
【００２４】
また、さらに、前記基準ウェハの前記研磨レートプロファイルＰＳ（ｘ，ｙ）および前記成膜プロファイルは、オンラインシステムにより管理され、定期的またはリアルタイムに更新され、その更新がされるごとに前記製品ウェハの前記研磨後膜厚プロファイルを予測することを特徴とするものである。
【００２５】
また、さらに、前記オンラインシステムにおいて、装置・研磨ヘッドごとの研磨レートプロファイルと装置・チャンバーごとの成膜プロファイルを定期的またはリアルタイムで更新する度に、前記製品ウェハの研磨後膜厚の最大・最小の部分を予測することを特徴とするものである。
【００２６】
また、さらに、前記製品ウェハのチップ内実パターン部の膜厚を測定することのできる膜厚測定装置を使用することにより、前記製品ウェハの研磨後膜厚の面内プロファイル予測値が最大・最小となる付近の製品チップを測定することを特徴とするものである。
【００２７】
また、さらに、前記製品ウェハの膜厚測定は、前記製品ウェハの表面に白色光を照射し、その反射光の分光波形を位相・周波数解析し、最上層膜に相当する周波数を求めることにより、前記最上層膜の膜厚が算出されることを特徴とするものである。
【００２８】
よって、前記半導体装置の製造方法によれば、半導体デバイスウェハ内の製品チップ内の凹凸情報および製品として取得するチップ以外の凹凸情報に基づいた製品固有係数α（ｘ，ｙ）により、製品チップごとに異なる凹凸情報およびウェハ外周部での面だれ現象などが予測可能となる。
【００２９】
また、本発明においては、オンラインシステムでリアルタイムまたは定期的に更新される情報に基づき、その都度、製品ウェハの研磨後膜厚プロファイルの予測を行うため、研磨後膜厚が最大・最小となる部分を高精度に予測することができる。
【００３０】
さらには、シミュレーションで予測した研磨後膜厚が最大・最小となる部分を実際に測定することにより、高信頼性・高スループットで製品ウェハの研磨後膜厚を管理することができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
図１は本発明の一実施の形態である半導体装置の製造方法における半導体デバイスウェハ研磨後膜厚管理システムの構成を示すブロック図、図２は本実施の形態である半導体装置の製造方法において、製品ウェハの研磨後膜厚プロファイルを予測する方法を示すフロー図、図３は製品ウェハのショットレイアウトを示す図、図４はべたウェハと製品ウェハの研磨レートの違いを示す図、図５は製品チップ内の研磨後膜厚プロファイルを予測する方法を示すフロー図、図６は製品チップ内の凸部面積率の違いによる平坦化過程の違いを示す図、図７は半導体デバイスウェハ研磨後膜厚管理システムのオンライン処理を示すフロー図である。
【００３３】
まず、図１により、本実施の形態である半導体装置の製造方法における半導体デバイスウェハ研磨後膜厚管理システムの構成の一例を説明する。
【００３４】
本実施の形態である半導体装置の製造方法における半導体デバイスウェハ研磨後膜厚管理システム１００は、たとえば、データ解析ワークステーション１１０、工場内の高精度膜厚計測装置１３などから構成され、データ解析ワークステーション１１０内のＩ／Ｏ８を介して、高精度膜厚計測装置１３、工場ＣＩＭシステム１、設計情報データベース２などとオンラインで接続されている。
【００３５】
データ解析ワークステーション１１０は、Ｉ／Ｆ３、ＣＰＵ４、ＲＡＭ５、ＲＯＭ６、Ｉ／Ｏ８、基準ウェハの研磨レートプロファイル・成膜プロファイル情報記憶部９、ウェハ・チップ内膜厚予測シミュレーションプログラム格納部１０、設計情報記憶部１１、研磨後膜厚最大・最小ポイント記憶部１２などから構成され、Ｉ／Ｆ３，ＣＰＵ４，ＲＡＭ５，ＲＯＭ６はバスライン７を介してＩ／Ｏ８と接続され、基準ウェハの研磨レートプロファイル・成膜プロファイル情報記憶部９，ウェハ・チップ内膜厚予測シミュレーションプログラム格納部１０，設計情報記憶部１１，研磨後膜厚最大・最小ポイント記憶部１２はＩ／Ｏ８と接続されている。
【００３６】
工場ＣＩＭシステム１では、定期的に測定された各装置・研磨ヘッドごとの基準ウェハの研磨前および研磨後の膜厚測定値から求められた基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ）、各種類の膜（ＧＰＳｉＯ、Ｏ３ＴＥＯＳ、ＰＴＥＯＳ等）・装置・チャンバーごとの成膜プロファイルのデータ管理を行っている。
【００３７】
設計情報データベース２では、製品ウェハ内レイアウトデータ、製品チップ内レイアウトデータおよび絶縁膜の構成データ（ＰＴＥＯＳ１０００ｎｍ＋ＧＰＳｉＯ５００ｎｍ等の縦構造）の管理を行っている。
【００３８】
データ解析ワークステーション１１０内の基準ウェハの研磨レートプロファイル・成膜プロファイル情報記憶部９では、工場ＣＩＭシステム１内で管理されている基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ）および成膜プロファイルの情報が更新されるごとに、その更新された情報が記憶される。
【００３９】
ウェハ・チップ内膜厚予測シミュレーションプログラム格納部１０では、製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）を予測するためのプログラムが格納されており、このプログラムをＲＡＭ５にロードし実行することにより、図２に示すフローに従い製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）が予測される。また、製品ウェハ内および製品チップ内の研磨後膜厚プロファイルをもとに、このプログラムにより、ウェハ全面における詳細な膜厚最大・最小ポイントが予測される。また、工場ＣＩＭシステム１内で管理されている基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ）および成膜プロファイルの情報が更新されるごとに、プログラムが実行され、製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）が再計算される。
【００４０】
設計情報記憶部１１では、製品毎の設計情報データベース２の情報が記憶される。
【００４１】
研磨後膜厚最大・最小ポイント記憶部１２では、製品毎の研磨後膜厚プロファイルＰ（ｘ，ｙ）予測データおよび膜厚最大・最小ポイント予測データが記憶される。
【００４２】
高精度膜厚計測装置１３は、特開２０００−３１０５１２号公報に記載されているように、半導体デバイスウェハの表面に白色光を照射し、その反射光の分光波形を周波数・位相解析することにより、最上層膜に相当する周波数を求め、膜厚を算出するものであり、製品チップ内の実パターン部分を測定することができる。
【００４３】
次に、図２により、製品ウェハの研磨後膜厚プロファイルを予測する方法について説明する。
【００４４】
まず、工場ＣＩＭシステム１内の基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ），成膜プロファイルの情報および設計情報記憶部１１内の設計情報を読み出し（ステップＳ２１）、製品ウェハの研磨前膜厚プロファイルＰＰ（ｘ，ｙ）を予測する（ステップＳ２２）。製品ウェハの研磨前膜厚プロファイルＰＰ（ｘ，ｙ）は、工場ＣＩＭシステム１で管理されている各種類の膜（ＧＰＳｉＯ、Ｏ３ＴＥＯＳ、ＰＴＥＯＳ等）・装置・チャンバーごとの成膜プロファイルのデータと絶縁膜の構成データより予測される。以下に一例として、絶縁膜がＰＴＥＯＳ，ＧＰＳｉＯ膜で構成された場合の、製品ウェハの研磨前膜厚プロファイルＰＰ（ｘ，ｙ）を求める式を示す。なお、ＰＰは、（ｘ，ｙ）の関数であるが、便宜上、（ｘ，ｙ）を省略する。
【００４５】
ＰＰ＝ＰＳＰＴＥＯＳ・ＤＰＴＥＯＳ／ＤｓＰＴＥＯＳ＋ＰＳＧＰＳｉＯ・ＤＧＰＳｉＯ／ＤｓＧＰＳｉＯ
ＰＳＰＴＥＯＳ：基準ウェハのＰＴＥＯＳ膜厚プロファイル
ＤＰＴＥＯＳ：製品ウェハのＰＴＥＯＳ膜厚
ＤｓＰＴＥＯＳ：基準ウェハのＰＴＥＯＳ膜厚
ＰＳＧＰＳｉＯ：基準ウェハのＧＰＳｉＯ膜厚プロファイル
ＤＧＰＳｉＯ：製品ウェハのＧＰＳｉＯ膜厚
ＤｓＧＰＳｉＯ：基準ウェハのＧＰＳｉＯ膜厚
次に、設計情報記憶部１１の設計情報をもとに決定する製品固有係数α（ｘ，ｙ）と基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ）と製品ウェハの研磨前膜厚プロファイルＰＰ（ｘ，ｙ）と製品ウェハの研磨時間Ｔ等から製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）を予測する（ステップＳ２３、ステップＳ２４）。以下に、製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）を求める式を示す。
【００４６】
Ｐ（ｘ，ｙ）＝ＰＰ（ｘ，ｙ）−α（ｘ，ｙ）・Ｔ／ＴＳ・ＰＳ（ｘ，ｙ）
ＴＳ：基準ウェハの研磨時間
Ｔ：製品ウェハの研磨時間
ＰＳ（ｘ，ｙ）：基準ウェハの研磨レートプロファイル
α（ｘ，ｙ）：製品固有係数
上記のように、製品固有係数α（ｘ，ｙ）を用いて製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）を予測することにより、製品ウェハ特有のウェハ内における製品チップ以外の影響もシミュレーションすることができる。
【００４７】
例えば、製品ウェハのショットレイアウトが図３に示すようなものであるとき、図４に示すように、ポジ型のレジストが使用され製品外領域が除去された場合は、べたウェハと製品ウェハの研磨レートは異なる。そのため、製品ウェハの研磨後膜厚プロファイルＰ（ｘ，ｙ）に影響を及ぼすが、製品固有係数α（ｘ，ｙ）により、その補正が可能となる。
【００４８】
次に、設計データのチップ内凹凸情報をもとに、製品チップ内の研磨後膜厚プロファイルを予測する。図５にそのフローを示す。
【００４９】
まず、設計情報に基づく凹凸情報をもとに、Ｏ３ＴＥＯＳ、ＰＴＥＯＳ、ＨＤＰ等の成膜後凹凸膜厚分布である製品チップ内の研磨前膜厚プロファイルを予測する（ステップＳ５１）。予測方法としては、実験的に成膜後のチップ内プロファイル予測係数を求めてもよい。
【００５０】
続いて、前記製品チップ内の成膜後膜厚プロファイルをもとに、製品チップ内の研磨前膜厚プロファイルを各分割領域ｉｄ（任意）に分割する（ステップＳ５２）。
【００５１】
ここで、分割領域ごとの凸部面積率をρ（ｘ，ｙ）とすると、研磨初期の分割領域におけるＴ時間後の膜厚ｚは次のようになる。
【００５２】
ｚ＝ｚ０−ＫＴ／ρ（ｘ，ｙ）
Ｋ：べた膜ウェハの研磨レート
ｚ０：初期膜厚
その後、凸部が平坦化された後の膜厚ｚは次のようになる。
【００５３】
ｚ＝ｚ０−ｚ１−ＫＴ＋ρ（ｘ，ｙ）ｚ１
ｚ１：初期凹凸段差
このとき、各分割領域の凸パターン面積密度、つまり、疎・中・密面積率に対して図６に示すようなチップ平坦化が行われる（図６において、Ｔｔはトータル研磨時間）。
【００５４】
したがって、研磨後の各分割領域の間に膜厚差の分布が発生する。つまり、この各分割領域における膜厚差がチップ内の研磨後膜厚プロファイルとなる。
【００５５】
上記の考えをもとに製品チップ内の研磨後膜厚プロファイルを予測する（ステップＳ５３）。
【００５６】
そして、ウェハ・チップ内膜厚予測シミュレーションプログラムにより、以上のウェハ内およびチップ内の膜厚プロファイルをもとに、ウェハ全面における詳細な膜厚最大・最小ポイントを予測する。
【００５７】
次に、図７により、半導体デバイスウェハ研磨後膜厚管理システム１００におけるオンライン処理のフローについて、説明する。
【００５８】
まず、工場ＣＩＭシステム１で基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ）および成膜プロファイルが更新される度に、半導体デバイスウェハ研磨後膜厚管理システム１００内のサーバは、Ｉ／Ｏ８を介して、基準ウェハの研磨レートプロファイル・成膜プロファイル情報記憶部９にその情報を記憶する（ステップＳ７１）。
【００５９】
また、設計情報データベース２で新規製品が登録される度に、半導体デバイスウェハ研磨後膜厚管理システム１００内のサーバは、Ｉ／Ｏ８を介して、設計情報記憶部１１にその情報を記憶する（ステップＳ７５）。
【００６０】
そして、ステップＳ７１における基準ウェハの研磨レートプロファイルＰＳ（ｘ，ｙ）および成膜プロファイルの更新をトリガとして、ウェハ・チップ内膜厚予測シミュレーションプログラム格納部１０に格納されているシミュレーションプログラムをＲＡＭ５にロードし、設計情報記憶部１１に記憶されている製品のうち、更新情報に関係する製品すべてについて、製品ウェハ全面における詳細な研磨後膜厚最大・最小ポイントの予測を再度行う（ステップＳ７２〜ステップＳ７４、ステップＳ７６〜Ｓ７８）。
【００６１】
次に、ステップＳ７８で計算された結果を研磨後膜厚最大・最小ポイント記憶部１２に記憶する（ステップＳ７９）。
【００６２】
次に、計算された研磨後膜厚最大・最小ポイントの位置情報を工場内の高精度膜厚計測装置１３へ送信し（ステップＳ７１０）、製品毎の測定位置情報または製品毎の測定レシピを更新する。
【００６３】
また、新規製品が登録され、ステップＳ７５により、設計情報記憶部１１の設計情報が更新されたときは、その更新をトリガとして、上記と同様にしてステップＳ７２からステップＳ７１０までの処理を実行する。
【００６４】
したがって、半導体デバイスウェハ研磨後膜厚管理システム１１０にて、以上の処理をオンラインで実行することにより、製品ウェハの研磨後膜厚最大・最小ポイントを高精度に予測することが可能となり、信頼性の高い膜厚管理を行うことができる。
【００６５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
たとえば、製品の寸法公差およびバラツキにより、シミュレーションで定められた固有のパラメータが変動する場合があるが、高精度膜厚計測装置１３で測定した値をもとに、各製品の固有パラメータ等を調整することも可能である。
【００６７】
また、シミュレーションにより、膜厚規格を満足しない値が発生したときは、記憶部に保存された過去のデータと比較し、変動が大きい要因からエラーメッセージを送り、プロセス条件変更などのフィードバックをかけることも可能である。
【００６８】
また、前記実施の形態においては、ＣＭＰ後の製品ウェハ表面の膜厚について説明したが、これに限定されるものではなく、対象が同様の構造をした他の工程または半導体装置以外の他の膜についても適用可能である。
【００６９】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
（１）製品ウェハ内の研磨後膜厚プロファイルと製品チップ内の研磨後膜厚プロファイルを予測することにより、製品ウェハの研磨後膜厚最大・最小ポイントを高精度に予測することができる。
（２）オンラインで、リアルタイムまたは定期的に更新される情報に基づき、その都度、製品ウェハの研磨後膜厚プロファイルＰＳ（ｘ，ｙ）の予測を行うため、製品ウェハの研磨後膜厚最大・最小ポイントを、より高精度に予測することができる。
（３）シミュレーションで予測した製品ウェハの研磨後膜厚最大・最小ポイントを実際に測定することにより、製品ウェハの研磨後膜厚を、高信頼性・高スループットで管理することができる。
（４）ウェハ全域の膜厚管理が可能となり、歩留まりが向上する。
（５）成膜および研磨レートプロファイルをリアルタイムまたは定期的に更新できるため、その情報をもとに残膜プロファイルを予測し、早期に異常を検出できるため、歩留まりが向上する。
（６）チップ内を測定することができるので、スクライブ上に品質管理（ＱＣ）パターンを設ける必要がなくなるため、コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法における半導体デバイスウェハ研磨後膜厚管理システムの構成を示すブロック図である。
【図２】本実施の形態である半導体装置の製造方法において、製品ウェハの研磨後膜厚プロファイルを予測する方法を示すフロー図である。
【図３】本実施の形態である半導体装置の製造方法において、製品ウェハのショットレイアウトを示す図である。
【図４】本実施の形態である半導体装置の製造方法において、べたウェハと製品ウェハの研磨レートの違いを示す図である。
【図５】本実施の形態である半導体装置の製造方法において、製品チップ内の研磨後膜厚プロファイルを予測する方法を示すフロー図である。
【図６】本実施の形態である半導体装置の製造方法において、製品チップ内の凸部面積率の違いによる平坦化過程の違いを示す図である。
【図７】本実施の形態である半導体装置の製造方法において、半導体デバイスウェハ研磨後膜厚管理システムのオンライン処理を示すフロー図である。
【符号の説明】
１　工場ＣＩＭシステム
２　設計情報データベース
３　Ｉ／Ｆ
４　ＣＰＵ
５　ＲＡＭ
６　ＲＯＭ
７　バスライン
８　Ｉ／Ｏ
９　基準ウェハの研磨レートプロファイル・成膜プロファイル情報記憶部
１０　ウェハ・チップ内膜厚予測シミュレーションプロブラム格納部
１１　設計情報記憶部
１２　研磨後膜厚最大・最小ポイント記憶部
１３　高精度膜厚計測装置
１００　半導体デバイスウェハ研磨後膜厚管理システム
１１０　データ解析ワークステーション
【図１】
2004014874.tif 000003
【図２】
2004014874.tif 000004
【図３】
2004014874.tif 000005
【図４】
2004014874.tif 000006
【図５】
2004014874.tif 000007
【図６】
2004014874.tif 000008
【図７】
2004014874.tif 000009