(57)【要約】【課題】オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えられること。【解決手段】サブルーチンに移行する旨のテストパターンが出力された際に、サブルーチン滞在時間測定回路２７が、サブルーチンの滞在時間を示す計数値のカウントを開始するとともに、計数値が所定の値に達したときに復帰指示データを出力し、シーケンス制御回路２６が、復帰指示データを受け取り、かつ、サブルーチンから呼び出し元ルーチンに戻る旨のテストパターンが出力された際に、呼び出し元ルーチンに復帰するようプログラムカウンタ値を制御する。【選択図】      図２
2004157079.tif 000002
【特許請求の範囲】
【請求項１】
少なくともテストパターンを発生するパターン発生器および被検査対象物である半導体デバイスを同一チップ内に内蔵し、前記パターン発生器により発生したテストパターンによって前記半導体デバイスの検査をおこなうチップ内蔵半導体検査装置であって、
前記パターン発生器から第１のサブルーチンに移行する旨を示すテストパターンが出力された際に、所定のクロック信号に同期して前記第１のサブルーチンの滞在時間を示す計数値のカウントアップを開始するとともに、該計数値が所定の値に達したときに復帰指示データを出力する滞在時間計数手段と、
所定のクロック信号に同期して第２のサブルーチンの呼び出し待ち時間を示す計数値のカウントアップを開始するとともに、該計数値が所定の値に達したときに呼出指示データを出力する呼出待時間計数手段と、
前記滞在時間計数手段から前記復帰指示データを受け取り、かつ、前記パターン発生器から前記第１のサブルーチンから呼び出し元ルーチンに戻る旨を示すテストパターンが出力された際に、前記第１のサブルーチンから前記呼び出し元ルーチンに復帰するようプログラムカウンタ値を制御するとともに、前記呼出待時間計数手段から前記呼出指示データを受け取り、かつ、前記パターン発生器から前記第２のサブルーチンに移行する旨を示すテストパターンが出力された際に、前記第２のサブルーチンに移行するようプログラムカウンタ値を制御する制御手段と
を備えたことを特徴とするチップ内蔵半導体検査装置。
【請求項２】
前記呼出待時間計数手段は、前記パターン発生器から第１のサブルーチンに移行する旨を示すテストパターンが出力された際に、所定のクロック信号に同期して第２のサブルーチンの呼び出し待ち時間を示す計数値のカウントアップを開始することを特徴とする請求項１に記載のチップ内蔵半導体検査装置。
【請求項３】
少なくともテストパターンを発生するパターン発生器および被検査対象物である半導体デバイスを同一チップ内に内蔵し、前記パターン発生器により発生したテストパターンによって前記半導体デバイスの検査をおこなうチップ内蔵半導体検査装置であって、
前記パターン発生器からサブルーチンに移行する旨を示すテストパターンが出力された際に、所定のクロック信号に同期して前記サブルーチンの滞在時間を示す計数値のカウントアップを開始するとともに、該計数値が所定の値に達したときに復帰指示データを出力する滞在時間計数手段と、
前記滞在時間計数手段から前記復帰指示データを受け取り、かつ、前記パターン発生器から前記サブルーチンから呼び出し元ルーチンに戻る旨を示すテストパターンが出力された際に、前記サブルーチンから前記呼び出し元ルーチンに復帰するようプログラムカウンタ値を制御する制御手段と
を備えたことを特徴とするチップ内蔵半導体検査装置。
【請求項４】
少なくともテストパターンを発生するパターン発生器および被検査対象物である半導体デバイスを同一チップ内に内蔵し、前記パターン発生器により発生したテストパターンによって前記半導体デバイスの検査をおこなうチップ内蔵半導体検査装置であって、
前記パターン発生器から計数を開始する旨を示すテストパターンが出力された際に、所定のクロック信号に同期してサブルーチンの呼び出し待ち時間を示す計数値のカウントアップを開始するとともに、該計数値が所定の値に達したときに呼出指示データを出力する呼出待時間計数手段と、
前記呼出待時間計数手段から前記呼出指示データを受け取り、かつ、前記パターン発生器からサブルーチンに移行する旨を示すテストパターンが出力された際に、前記サブルーチンに移行するようプログラムカウンタ値を制御する制御手段と
を備えたことを特徴とするチップ内蔵半導体検査装置。
【請求項５】
前記滞在時間計数手段および／または前記呼出待時間計数手段は、前記パターン発生器からの指示に応答して前記所定の値を変更することを特徴とする請求項１〜４のいずれか一つに記載のチップ内蔵半導体検査装置。
【請求項６】
前記制御手段は、前記パターン発生器からサブルーチンに移行する旨を示すテストパターンが出力された際に、呼び出し元ルーチンのプログラムカウンタ値を保持する保持手段を備え、前記滞在時間計数手段の計数値が所定の値に達し、かつ、前記パターン発生器から前記サブルーチンから呼び出し元ルーチンに戻る旨を示すテストパターンが出力された際に、前記保持手段により保持されたプログラムカウンタ値に所定の値を加算したプログラムカウンタ値を次ぎのプログラムカウンタ値とするよう制御することを特徴とする請求項１〜５のいずれか一つに記載のチップ内蔵半導体検査装置。
【請求項７】
前記保持手段により保持されたプログラムカウンタ値に加算する所定の値は１であることを特徴とする請求項６に記載のチップ内蔵半導体検査装置。
【請求項８】
前記制御手段は、前記サブルーチンの繰り返し実行回数を計数する実行回数計数手段をさらに備え、前記サブルーチンの最終繰り返し時に前記保持手段により保持されたプログラムカウンタ値に所定の値を加算したプログラムカウンタ値を次ぎのプログラムカウンタ値とするよう制御することを特徴とする請求項６または７に記載のチップ内蔵半導体検査装置。
【請求項９】
前記制御手段は、前記サブルーチンの繰り返し実行回数を計数する実行回数計数手段をさらに備え、前記サブルーチンの最終繰り返し以外の時に前記保持手段により保持されたプログラムカウンタ値に所定の値を加算したプログラムカウンタ値を次ぎのプログラムカウンタ値とするよう制御することを特徴とする請求項６または７に記載のチップ内蔵半導体検査装置。
【請求項１０】
前記制御手段は、前記サブルーチンの最終繰り返し時に前記保持手段により保持されたプログラムカウンタ値に所定の値を加算したプログラムカウンタ値を次ぎのプログラムカウンタ値とするか、または、前記サブルーチンの最終繰り返し以外の時に前記保持手段により保持されたプログラムカウンタ値に所定の値を加算したプログラムカウンタ値を次ぎのプログラムカウンタ値とするかを選択する選択手段をさらに備えたことを特徴とする請求項８または９に記載のチップ内蔵半導体検査装置。
【請求項１１】
前記制御手段は、第１のサブルーチンから第２のサブルーチンを呼び出す際に、該第２のサブルーチンから前記第１のサブルーチンに復帰するためのプログラムカウンタ値を保持する複数の保持手段をさらに備えたことを特徴とする請求項６〜１０のいずれか一つに記載のチップ内蔵半導体検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、少なくともテストパターンを発生するパターン発生器および被検査対象物である半導体デバイスを同一チップ内に内蔵し、このパターン発生器により発生したテストパターンによって前記半導体デバイスの検査をおこなうチップ内蔵半導体検査装置に関し、特に、オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えることができ、もって、テストパターン作成、テストスペック変更およびデバイス解析を短時間で、容易にできるチップ内蔵半導体検査装置に関するものである。
【０００２】
【従来の技術】
従来、テストパターンを用いて同一チップ内に配設された半導体デバイスを検査するチップ内蔵半導体検査装置が知られており、具体的には、このチップ内蔵半導体検査装置には、テストパターンを発生するパターン発生器および被検査対象物である半導体デバイスを同一チップ内に内蔵され、このパターン発生器により発生したテストパターンによって被検査対象物の半導体デバイスを検査することになる。
【０００３】
【特許文献１】
特開平８−１２９４８７号公報（第５頁、図１）
【０００４】
【発明が解決しようとする課題】
しかしながら、かかるチップ内蔵半導体検査装置には、以下に示す問題点がある。具体的には、
（１）チップ内蔵半導体検査装置では、サブルーチンを含んだテストパターンを発生することができず、結果的にテストパターンが複雑化するという問題がある。すなわち、サブルーチンが使えないためにこのサブルーチンの代わりにジャンプやループなどを使用したのでは、同一の処理を繰り返すテストパターンを作成する場合であっても、このテストパターン自体が長大になり複雑化する。
（２）このチップ内蔵半導体検査装置には、サブルーチンが使えないことおよび経過時間を計測するカウンタを備えていないことに起因してテストパターンが煩雑になるという問題がある。すなわち、このチップ内蔵半導体検査装置にダイナミックＲＡＭ等の揮発性メモリを用いた場合には、データが消失しないように一定時間間隔でデータの再書き込み（オートリフレッシュ）をする必要があるが、かかるチップ内蔵半導体検査装置にはサブルーチンが使えないおよび経過時間を計測するカウンタを備えていないので、結果的にオートリフレッシュを行うことができず、煩雑なテストパターンを作成せざるを得なくなる。
（３）このチップ内蔵半導体検査装置では、あるテストパターンを使って試験を行う場合に、このテストパターンのテスト周期（ｔ）と繰り返し回数（ｎ）の積（ｎ×ｔ）によってテスト時間（Ｔ）が決まるので、このテスト時間（Ｔ）を一定にしたままでテスト周期（ｔ）または繰り返し回数（ｎ）を独立して変更することができず、結果的にテストパターン作成、テストスペック変更およびデバイス解析が煩雑にならざるを得ないという問題があった。
（４）さらに、テスト周期（ｔ）はデバイスの動作周期（τ）の関数でもあり、テスト時間（Ｔ）を一定にしたままでデバイスの動作周期（τ）を独立に変更することができないので、デバイスの性能試験ができなかった。
【０００５】
これらのことから、オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えることができ、もって、テストパターン作成、テストスペック変更およびデバイス解析を短時間で、容易にできることが極めて重要な課題となっている。なお、上記特許文献１には、汎用メモリをシフトレジスタに変更して、回路の高速化や簡易化を図ることを目的として、サブルーチンのネスティングを行うプログラムシーケンス制御回路が開示されているが、この特許文献１のものは、あくまでもプログラムシーケンス制御回路の高速化や簡易化を目的としたものであり、テストパターンの作成を容易にするものではないので、かかる課題を解決することができない。
【０００６】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えることができ、もって、テストパターン作成、テストスペック変更およびデバイス解析を短時間で、容易にできるチップ内蔵半導体検査装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するため、この発明に係るチップ内蔵半導体検査装置は、少なくともテストパターンを発生するパターン発生器および被検査対象物である半導体デバイスを同一チップ内に内蔵し、前記パターン発生器により発生したテストパターンによって前記半導体デバイスの検査をおこなうチップ内蔵半導体検査装置であって、所定のクロック信号に同期して前記第１のサブルーチンの滞在時間を示す計数値のカウントアップを開始するとともに、該計数値が所定の値に達したときに復帰指示データを出力する滞在時間計数手段と、所定のクロック信号に同期して第２のサブルーチンの呼び出し待ち時間を示す計数値のカウントアップを開始するとともに、該計数値が所定の値に達したときに呼出指示データを出力する呼出待時間計数手段と、前記滞在時間計数手段から前記復帰指示データを受け取り、かつ、前記パターン発生器から前記第１のサブルーチンから呼び出し元ルーチンに戻る旨を示すテストパターンが出力された際に、前記第１のサブルーチンから前記呼び出し元ルーチンに復帰するようプログラムカウンタ値を制御するとともに、前記呼出待時間計数手段から前記呼出指示データを受け取り、かつ、前記パターン発生器から前記第２のサブルーチンに移行する旨を示すテストパターンが出力された際に、前記第２のサブルーチンに移行するようプログラムカウンタ値を制御する制御手段とを備えたことを特徴とする。
【０００８】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとしたテストパターンを作成することができ、パターン発生器のクロックとは別系統のクロックでサブルーチン滞在時間計数手段およびサブルーチン呼出待時間計数手段を動作させるので、オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えることができ、もって、テストパターン作成、テストスペック変更およびデバイス解析を短時間で、容易にできる。
【０００９】
【発明の実施の形態】
以下に添付図面を参照して、この発明に係るチップ内蔵半導体検査装置の好適な実施の形態を詳細に説明する。なお、本実施の形態では、本発明をダイナミックＲＡＭの試験に適用した場合を中心に説明する。
【００１０】
まず、本実施の形態に係るチップ内蔵半導体検査装置のテストパターン発生の概念ついて説明する。図１は、本実施の形態に係るチップ内蔵半導体検査装置のテストパターン発生の概念を説明する説明図である。同図に示すように、チップ内蔵半導体検査装置のアルゴリズミックパターン発生器は、テストパターンプログラムであるインストラクションを記憶保持するインストラクション情報保持回路、インストラクションを一行ずつ実行し、被測定デバイス（ＤＵＴ）の試験・測定を行うパターン発生器、インストラクションを格納してあるプログラムカウンタ（ＰＣ）の値を制御するシーケンス制御回路、クロック信号Ｂに同期してサブルーチン滞在時間およびサブルーチンの呼び出し待ち時間を計測し、報知する経過時間測定回路から構成されている。
【００１１】
シーケンス制御回路は、サブルーチンへプログラムがジャンプするときに、メインルーチンのジャンプ命令のプログラムカウンタの値をレジスタに保持しておき、サブルーチンからメインルーチンに戻るときに、そのレジスタに保持されていたプログラムカウンタの値に所定の値を加え、メインルーチンの所定のアドレスを設定できる。また、経過時間測定回路により、サブルーチンの滞在時間を測り、時間が所定の値以上になったときにサブルーチンからメインルーチンへ戻るようにする。このサブルーチンが例えば、ダイナミックＲＡＭの記憶保持時間試験であるディスターブ試験やポーズ試験の一シーケンスだとすると、さらに、もう一つの経過時間測定回路を備え、この回路によりこのサブルーチンを呼び出したときからオートリフレッシュを行うまでの時間を測り、その時間が所定の値以上になったときに、オートリフレッシュを行うサブルーチンを呼び出すことにより、一定時間間隔で自動的にオートリフレッシュを行うことが可能になる。
【００１２】
この結果、繰り返し使用する同じテストパターンをサブルーチンにすることにより、インストラクション情報保持回路に蓄積しなければならないプログラムが大幅に短縮でき、テストパターンの作成およびテストスペックの変更を短時間で、容易にできる。
【００１３】
また、同図に示すように経過時間測定回路は、パターン発生に使用するクロック信号Ａと異なるクロック信号Ｂに同期して動作するために、デバイスの動作周期およびテスト時間、およびオートリフレッシュの時間間隔をそれぞれ独立に変えるようにすることができるので、テストパターンの作成、テストスペックの変更およびデバイス解析を短時間で、容易にできる。
【００１４】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとしたテストパターンを作成することができるので、パターン発生器のクロックとは別系統のクロックで経過時間測定回路を動作させるので、オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えることができ、もって、テストパターン作成、テストスペック変更およびデバイス解析を短時間で、容易にできる。
【００１５】
次に、本実施の形態に係るチップ内蔵半導体検査装置のシステム基本構成について説明する。図２は、本実施の形態に係るチップ内蔵半導体検査装置のシステム構成を説明する機能ブロック図である。
【００１６】
同図に示すようにチップ内蔵半導体検査装置は、一つの半導体チップ１０上にスキャンレジスタ２１を介して、アルゴリズミックパターン発生器１５と被測定デバイス２２が搭載されている。
【００１７】
アルゴリズミックパターン発生器１５は、テストパターンプログラムを記憶保持するインストラクション情報保持回路１６、インストラクションに基づきテストパターンを発生するパターン発生器（ＰＧ）１７、クロック信号Ａ１１８を発生するクロック発生器Ａ１８およびインストラクションの順番を制御するプログラムカウンタ（ＰＣ）２５からなる。
【００１８】
パターン発生器（ＰＧ）１７は、さらにマクロ命令を解読するデコーダ、パターン発生を制御する制御部、アドレス信号を発生するアドレスパターン発生部、メモリ内容を発生するデータパターン発生部、被試験デバイスの動作モード（書込み、読出しなど）の制御信号を発生する制御信号部などからなり、被測定デバイス２２の試験・測定を行う。
【００１９】
クロック発生器Ａ１８は、テスト周期、クロックパルスの立ち上げ／立ち下げのタイミングを発生する。クロック発生器Ａ１８は、パターン発生器１７および被測定デバイス２２にクロック信号Ａ１１８を供給する。
【００２０】
プログラムカウンタ（ＰＣ）２５は、ＰＣ値信号１を発生する。ＰＣ値とは、インストラクション情報保持回路１６に記憶保持されているインストラクションの内、どのインストラクションを出力するか決定する信号である。
【００２１】
インストラクション情報保持回路１６は、レジスタ、ＳＲＡＭ、フラッシュ、ＲＯＭなどのメモリで、ＰＣ値信号１によって指定されたインストラクション信号１１６をパターン発生器１７に出力する。
【００２２】
パターン発生器（ＰＧ）１７は、インストラクション情報保持回路１６から受けたインストラクション信号１１６に従って、被測定デバイス（ＤＵＴ）に制御信号１１７ａ、アドレス信号１１７ｂ、スクランブル式信号およびプリデータ信号１１７ｃを出力する。出力された信号の内、ＤＵＴ制御信号１１７ａおよびアドレス信号１１７ｂはスキャンレジスタ２１を経由してＤＵＴ２２に入力され、スクランブル式信号およびプリデータ信号１１７ｃはデータスクランブル発生回路１９に入力される。
【００２３】
データスクランブル発生回路１９は、アドレス信号１１７ｂ、スクランブル式信号およびプリデータ信号１１７ｃを入力とし、データスクランブル出力データ信号１１９を出力し、データスクランブル出力データ信号１１９はＬスルーラッチ２０によってラッチされる。Ｌスルーラッチ２０によってラッチされたデータ信号１２０はスキャンレジスタ２１に取り込まれた後、ＤＵＴ２２へ入力される。
【００２４】
さらに、図２には図示されていないが、ＤＵＴ２２の出力パターンは、パターン発生器１７で発生された期待値パターン出力と比較される。この結果に基づき、ＤＵＴ２２の良否が判定される。
【００２５】
以上の説明は、従来実施されてきたチップ内蔵半導体検査装置のシステム基本構成の説明と同様である。本発明では、特にプログラムカウンタ（ＰＣ）２５の構成に特徴がある。本発明のプログラムカウンタ２５は、シーケンス制御回路２６、サブルーチン滞在時間測定回路２７、サブルーチン呼出待時間測定回路２８からなる。また、サブルーチン滞在時間測定回路２７、サブルーチン呼出待時間測定回路２８は、クロック発生器Ｂ２９のクロック信号Ｂ１２９に同期して動作する。
【００２６】
シーケンス制御回路２６は、パターン発生器１７の制御信号、アドレスなどによって、インストラクション情報保持回路１６に記憶されているテストパターンプログラムのプログラムカウンタ（ＰＣ）値を制御する論理回路である。シーケンス制御回路２６は、パターン発生器１７のテストパターンに基づき、ジャンプ命令やサブルーチン呼出し命令に関する制御信号、ジャンプ先のアドレスなどのプログラムカウンタ制御信号１１７ｄを受け取る。
【００２７】
サブルーチン滞在時間測定回路２７は、シーケンス制御回路２６からサブルーチンを呼び出したことを報知する信号１２６を受信し、カウンタが所定の値以上になったときにサブルーチンから戻ることを報知する信号１２７をシーケンス制御回路２６に出力する時間測定回路である。
【００２８】
サブルーチン呼出待時間測定回路２８は、サブルーチンを呼び出したことを報知する信号１２６を受けたときからカウントを開始し、カウンタが所定の値以上になったときに、別のサブルーチンを呼び出すことを報知する信号１２８をシーケンス制御回路２６に出力する時間測定回路である。
【００２９】
クロック発生器Ｂ２９は、サブルーチン滞在時間測定回路２７およびサブルーチン呼出待時間測定回路２８を駆動するクロック信号を発生し、クロック発生器Ａ１８とは別系統のクロック発生器である。
【００３０】
次に、本実施の形態に係るシーケンス制御回路２６の基本構成について説明する。図３は、図２のシーケンス制御回路の基本構成の一例を説明する機能ブロック図である。
【００３１】
同図に示すように、レジスタ３１は実行するインストラクションのプログラムカウンタのＰＣ値１を記憶するレジスタで、プログラムを開始するときには初期値として最初のプログラムのＰＣ値が記憶される。加算器３２は、レジスタ３１のＰＣ値１に“１”を加算する加算器である。セレクタ３３は、次のプログラム命令を制御するプログラムカウンタＰＣの値として、加算器３２の出力とジャンプ（ＪＭＰ）先アドレス２をジャンプ命令制御信号（ｊｍｐｅｎ）３によって選択する。また、セレクタ３４は、次のプログラム命令を制御するプログラムカウンタのＰＣ値として、セレクタ３３の出力と加算器３６の出力をリターン命令制御信号（ｒｅｔｕｒｎｅｎ）４によって選択する。ｒｅｔｕｒｎｅｎ４は、サブルーチン滞在時間測定回路２７の出力するサブルーチンから戻ることを報知する信号１２７とパターン発生器１７のリターン命令を同時に満足したときにセレクタ３４に与えられる。
【００３２】
レジスタ３５はプログラムカウンタ（ＰＣ）の命令がサブルーチンへのジャンプ命令であったときに、サブルーチンへのジャンプ命令制御信号（ｓｕｂｅｎ）５によってプログラムカウンタのＰＣ値１を格納し、そのまま保持するレジスタである。また、加算器３６は、レジスタ３５の出力に“１”を加算する加算器である。ｓｕｂｅｎ５は、パターン発生器１７のサブルーチン呼び出し命令に基づいてシーケンス制御回路２６に与えられる制御信号である。
【００３３】
次に、図３のシーケンス制御回路２６に適用するテストパターンの一例を説明する。図９は、図２のシーケンス制御回路に適用するテストパターンの一例を説明する説明図である。
【００３４】
図３のレジスタ３１にはメインルーチンのＰＣ値“０”が初期値として格納されている。次のプログラムカウンタＰＣの値は、加算器３２によりこの初期値に“１”を加算された値“１”がレジスタ３１に格納されるので、次のステップとしてＰＣ“１”の“ＧＯ  ＴＯ  ＳＵＢ１”のサブルーチン呼出し命令が実行される。この命令が実行されると、シーケンス制御回路２６のＪＭＰ先アドレス２にアドレスＳＵＢ１およびジャンプ命令制御信号（ｊｍｐｅｎ）３が与えられるので、レジスタ３１には次のステップとしてＰＣ値“２０”が格納され、プログラムはＰＣ値“２０”にジャンプする。このとき同時に、レジスタ３５には前のステップのＰＣ値“１”が格納され、保持される。さらに、サブルーチンＳＵＢ１の一連の命令が実行されて、ＰＣ値が“２３”のリターン命令にくると、レジスタ３５に格納されていたＰＣ値“１”は加算器３６で“１”が加算され、“２”となる。この値はさらにリターン命令制御信号（ｒｅｔｕｒｎｅｎ）４によりセレクタ３４を経由して、レジスタ３１に格納され、次のステップとしてメインルーチンのＰＣ値“２”の命令が実行される。以下、ステップごとにＰＣ“６”までプログラムが実行される。この結果、プログラムは（０−＞１−＞２０−＞２１−＞２２−＞２３−＞２−＞３−＞４−＞５−＞６）の順に実行されることになる。
【００３５】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとしたテストパターンを作成することができるので、テストパターンを短時間で、容易に作成できる。
【００３６】
次に、図２に示すチップ内蔵半導体検査装置を用いてダイナミックＲＡＭのオートリフレッシュ機能、およびディスターブ時間決定機能を用いる場合のテストパターンについて説明する。図１０は、図２のダイナミックＲＡＭのオートリフレッシュ機能、およびディスターブ時間決定機能を用いる場合のテストパターンの一例を説明する説明図である。
【００３７】
ダイナミックＲＡＭのような揮発性のメモリは、データが消失しないように、一定時間間隔でデータの再書き込み（リフレッシュ）動作をする必要がある。ダイナミックＲＡＭにおいて、一定時間が経過した場合に、リフレッシュ動作を実行する機能をオートリフレッシュという。
【００３８】
ディスターブ試験は、ダイナミックＲＡＭの所定のセルにデータを書き込んだ後、隣接セルや隣接ワードラインを絶えずアクセスし、所定のセルにディスターブを与えた後に、データを読み出して、正常に動作しているか確認する試験であり、書き込み、読み出し、ワードラインのアクセスなどのテストを繰り返すテスト時間をディスターブ時間という。ダイナミックＲＡＭではディスターブ試験を行いながら、所定の時間間隔でオートリフレッシュを行う必要がある。
【００３９】
図１０のテストパターンを、図３のシーケンス制御回路に適用する。図１０のメインルーチンのＰＣ値“０”が図３のレジスタ３１に初期値として格納される。この初期値に加算器３２によって“１”が加算されるので、セレクタ３３，３４を経由して、レジスタ３１に“１”が格納され、次のステップでＰＣ値“１”の命令“ＧＯ  ＴＯ  ＳＵＢ１  ＣＮＴ＿ＣＡＬＬ”が実行される。この命令を実行するとプログラムはＰＣ値“２０”のディスターブサブルーチンへジャンプする。このとき同時に、レジスタ３５にはＰＣ値“１”格納され、保持される。さらに、ＰＣ値“２０”からＰＣ値“２３”のディスターブサブルーチンの命令を所定の回数、すなわちＣＮＴ＿ＲＥＴＵＲＮだけ実行した後、リターン命令でレジスタ３５に格納されていたＰＣ値“１”に“１”が加算され、“２”となる。この値はさらにリターン命令制御信号（ｒｅｔｕｒｎｅｎ）４によりセレクタ３４を経由して、レジスタ３１に格納され、次のステップとしてメインルーチンのＰＣ値“２”の命令が実行される。ＣＮＴ＿ＲＥＴＵＲＮが３であるとすると、プログラムは、次のような順（０−＞１−＞２０−＞２１−＞２２−＞２３−＞２０−＞２１−＞２２−＞２３−＞２０−＞２１−＞２２−＞２３−＞２）で実行される。
【００４０】
次に、プログラムは、ＰＣ値“３”に進む、ＰＣ値“３”の命令“ＧＯ  ＴＯ  ＳＵＢ２  ＣＮＴ＿ＣＡＬＬ”が実行される。ＣＮＴ＿ＣＡＬＬが所定の値以上ならアドレスＳＵＢ２のサブルーチンリフレッシュへジャンプするという命令である。すなわち、ディスターブ試験の合間に自動的にリフレッシュを行う命令である。ＣＮＴ＿ＣＡＬＬが所定の値以上でなければ、プログラムは次のＰＣ値“４”の命令の実行に進む。今の場合は、ＣＮＴ＿ＣＡＬＬが所定の値以下だとして、ＰＣ値“４”の命令“ＪＭＰ  ＣＮＴ１  ０”に進むと、カウンタＣＮＴ１の値によって、ＰＣ値“０”へジャンプし、ＰＣ値“１”の命令で再度ディスターブサブルーチンへ飛び、前と同様ＰＣ値“２”に戻ってくる。ＣＮＴ＿ＲＥＴＵＲＮ  が３であるとすると、プログラムは、次のような順（３−＞４−＞０−＞１−＞２０−＞２１−＞２２−＞２３−＞２０−＞２１−＞２２−＞２３−＞２０−＞２１−＞２２−＞２３−＞２）で実行される。
【００４１】
さらに、プログラムは、ＰＣ値“３”の命令“ＧＯＴＯ  ＳＵＢ２  ＣＮＴ＿ＣＡＬＬ”に進む。カウンタＣＮＴ＿ＣＡＬＬが所定の値以上とすると、アドレスＳＵＢ２のリフレッシュサブルーチンへジャンプする。このときレジスタ３５にはＰＣ値“３”が格納され保持される。リフレッシュサブルーチンのＰＣ値“２４”からＰＣ値“２７”の命令を実行した後、リターン命令でレジスタ３５に格納されていたＰＣ値“３”に１が加算され、ＰＣ値“４”にプログラムが戻る。ＰＣ値“４”の命令は、“ＪＭＰ  ＣＮＴ１  ０”なので、ＣＮＴ１の値によっては再度ＰＣ“０”に戻って最初からディスターブ試験が繰り返される。この結果、プログラムは、次のような順（３−＞２４−＞２５−＞２６−＞２７−＞４−＞０）で実行される。
【００４２】
次に、図２に示したサブルーチン滞在時間測定回路２７およびサブルーチン呼出待時間測定回路２８を適用した場合の例を説明する。図１１は、図２のサブルーチン滞在時間測定回路およびサブルーチン呼出待時間測定回路を適用した場合の例を説明する説明図である。ただし、この場合にはＣＮＴ＿ＲＥＴＵＲＮ＝３、ＣＮＴ＿ＣＡＬＬ＝９とした。
【００４３】
同図に示すように、ＡＣＬＫは、図２のクロック発生器Ａ１８の同期信号で、ＢＣＬＫは、クロック発生器Ｂ２９の同期信号である。ＰＣは、プログラムカウンタ値であり、前述のように図１０のテストパターンにおいて、ＣＮＴ＿ＲＥＴＵＲＮ＝３、ＣＮＴ＿ＣＡＬＬ＝９とした場合である。
【００４４】
図２のサブルーチン滞在時間測定回路２７は、プログラムカウンタＰＣの値１が図１０のディスターブサブルーチンＳＵＢ１にジャンプすると、経過時間を測定し、ＣＮＴ＿ＲＥＴＵＲＮとＢＣＬＫの時間周期により定められたディスターブ時間に達するまで、ディスターブサブルーチンを繰り返し、ディスターブ時間を超えると、ディスターブサブルーチンＳＵＢ１を抜けてメインルーチンに戻る。図１１のＣＮＴ＿ＲＥＴＵＲＮは、ディスターブサブルーチンＳＵＢ１に入るとディスターブ試験のサイクルに応じてカウント数が１から３まで増加し、ディスターブサブルーチンＳＵＢ１を抜けると０にクリアされる。
【００４５】
即ち、プログラムの実行がディスターブサブルーチンＳＵＢ１に入ると、ＣＮＴＥＮ＿ＦＬＡＧがＨになり、この信号を受けてサブルーチン滞在時間測定回路２７は時間の測定を開始する。ＣＮＴ＿ＲＥＴＵＲＮ＝３になると、つまり測定時間がディスターブ時間に達すると、ＲＥＴＵＲＮ＿ＦＬＡＧがＨになり、この信号を受けてプログラムの実行はディスターブサブルーチンＳＵＢ１から抜けて、メインルーチンへ戻る。
【００４６】
一方、図２のサブルーチン呼出待時間測定回路２８は、プログラムの実行がディスターブサブルーチンＳＵＢ１に入ったときに、ＣＮＴＥＮ＿ＦＬＡＧの信号がＨになったのを受けて、カウントを開始する。ＣＮＴ＿ＣＡＬＬとＢＣＬＫによって定めた時間に達すると、ＣＡＬＬ＿ＦＬＡＧがＨになり、この信号を受けてプログラムの実行は、図１０のリフレッシュサブルーチンＳＵＢ２にジャンプし、メモリのリフレッシュを行ってメインルーチンに戻る。図１１のＣＮＴ＿ＣＡＬＬは、リフレッシュイサブルーチンＳＵＢ２にジャンプするまでカウント数が増加し、リフレッシュサブルーチンＳＵＢ２に入ると０にクリアされる。
【００４７】
以上のように、チップ半導体検査装置は、シーケンス制御回路２６とクロック発生器Ｂ２９のクロック信号Ｂ１２９に同期して動作するサブルーチン滞在時間測定回路２７とサブルーチン呼出待時間測定回路２８を有するので、ディスターブサブルーチンの滞在時間およびリフレッシュサブルーチンを呼び出す時間を容易に制御することができ、ディスターブ試験を実施しながらオートリフレッシュを行うことができる。
【００４８】
また、チップ半導体検査装置は、パターン発生に使用するクロック信号と異なるクロック発生器Ｂ２９のクロック信号Ｂ１２９に同期して動作するサブルーチン滞在時間測定回路２７とサブルーチン呼出待時間測定回路２８を使用することにより、デバイス動作周期、ディスターブ時間、オートリフレッシュの時間間隔をそれぞれ独立に変えることができるので、テストパターンの作成、テストスペックの変更およびデバイス解析を短時間で、容易にできる。
【００４９】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとしたテストパターンを作成することができ、パターン発生器のクロックとは別系統のクロックでサブルーチン滞在時間測定回路およびサブルーチン呼出待時間測定回路を動作させるので、オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えることができ、もって、テストパターン作成、テストスペック変更およびデバイス解析を短時間で、容易にできる。
【００５０】
ところで、本実施の形態に係るチップ半導体検査装置のシーケンス制御回路２６ではサブルーチンからメインルーチンへ戻るアドレスは、レジスタ３５に保持したＰＣ値に“１”を加算したアドレスＰＣ＋１であったが、本実施の形態はこれに限るものではなく、任意のアドレスＰＣ＋ｎに戻ることが可能である。図４は、図２のシーケンス制御回路の別な例の説明する機能ブロック図であり、戻り値任意の場合のシーケンス制御回路である。同図によれば加算器４１はレジスタ３５のＰＣ値に任意の数“ｎ”を加算する加算器であり、リターン命令によりサブルーチンを出た後、メインルーチンのアドレスＰＣ＋ｎに戻ることができる。
【００５１】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとしたテストパターンを作成することができ、サブルーチンを実行した後、メインルーチンの所定のプログラムへ復帰することができるので、テストパターン作成およびテストスペック変更を短時間で、容易にできる。
【００５２】
また、パターン発生器１７のインストラクションに、サブルーチンの繰り返しをカウントするカウンタＣＮＴＳＵＢを有し、ＣＮＴＳＵＢが最終ループのときだけ、ＰＣ＋ｎに戻り、それ以外のときはＰＣ＋１にもどるようにすることもできる。図５は、図２のシーケンス制御回路の別な例を説明する機能ブロック図であり、レジスタ３５に保持したＰＣの値に“１”を加算するか、“ｎ”を加算するかを、サブルーチンの繰り返しをカウントするカウンタ信号（ｃｎｔｓｕｂ＿ｌａｓｔ）６によって制御されたセレクタ５１で選択する。このシーケンス制御回路はＣＮＴＳＵＢが最終ループのときだけ、ＰＣ＋ｎに戻り、それ以外のときはＰＣ＋１に戻る。
【００５３】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとして作成することができ、サブルーチンの最終繰り返し時にメインルーチンの所定のプログラムへ復帰することができるので、テストパターン作成およびテストスペック変更を短時間で、容易にできる。
【００５４】
また、パターン発生器１７のインストラクションに、サブルーチンの繰り返しをカウントするカウンタＣＮＴＳＵＢを有し、ＣＮＴＳＵＢが最終ループのときだけ、ＰＣ＋１に戻り、それ以外のときはＰＣ＋ｎにもどるようにすることもできる。図６は、図２のシーケンス制御回路の別な例を説明する機能ブロック図であり、セレクタ５１を制御する、サブルーチンの繰り返しをカウントするカウンタ信号（ｃｎｔｓｕｂ＿ｌａｓｔ）６を反転器６１を介して入力することにより、ＣＮＴＳＵＢが最終ループのときだけ、ＰＣ＋１に戻り、それ以外のときはＰＣ＋ｎに戻る。
【００５５】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとして作成することができ、サブルーチンの最終繰り返し以外の時にメインルーチンの所定のプログラムへ復帰することができるので、テストパターン作成およびテストスペック変更を短時間で、容易にできる。
【００５６】
また、図７は、図２のシーケンス制御回路の別な例を説明する機能ブロック図であり、サブルーチンの繰り返しをカウントするカウンタ信号（ｃｎｔｓｕｂ＿ｌａｓｔ）６について、反転器６１を介した信号と反転器６１を介さない信号に分け、セレクタ７１で選択する論理回路をセレクタ５１に追加することにより、前二例のシーケンス制御回路の機能を選択できる。セレクタ７１はリターンモード制御信号（ｒｅｔｕｒｎｍｏｄｅ）７によって制御される。
【００５７】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとして作成することができ、サブルーチンの最終繰り返し時にメインルーチンの所定のプログラムへ復帰するか、サブルーチンの最終繰り返し以外の時にメインルーチンの所定のプログラムへ復帰するかを選択できるので、テストパターン作成およびテストスペック変更を短時間で、容易にできる。
【００５８】
また、図８は、図２のシーケンス制御回路の別な例を説明する機能ブロック図であり、メインルーチンからサブルーチンを呼び出し、またそのサブルーチンから別なサブルーチンを呼び出すこと、すなわちネスティングができるように、複数のレジスタ３５ａ、３５ｂ、３５ｃ、加算器３６ａ、３６ｂ、３６ｃおよびセレクタ８１を持つ。レジスタ３５ａ、３５ｂ、３５ｃは、サブルーチンへジャンプする直前のＰＣ値を格納し、保持するレジスタ、加算器３６ａ、３６ｂ、３６ｃはそれぞれのレジスタ３５ａ、３５ｂ、３５ｃに保持されているＰＣ値に“１”を加算する加算器である。また、セレクタ８１は、ネスティング制御信号（ｎｅｓｔＮｏ）８によって制御されるセレクタである。ｎｅｓｔＮｏ８は、サブルーチンの呼び出しで“１”が加算され、リターン命令でサブルーチンから戻ると“１”が減算される。これにより対応するレジスタ３５ａ、３５ｂ、３５ｃをセレクタ８１によって選択する。
【００５９】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとして作成することができ、第１のサブルーチンから第２のサブルーチンを呼び出した後、さらに第２のサブルーチンから第１のサブルーチンに復帰することができるので、テストパターン作成およびテストスペック変更を短時間で、容易にできる。
【００６０】
また、本実施の形態では、サブルーチン滞在時間測定回路２７およびサブルーチン呼出待時間測定回路２８が、それぞれ復帰指示データおよび呼出指示データを出力する場合の所定の値を固定としたが、パターン発生器１７の指示に応答して所定の値を変えるようにすることもできる。
【００６１】
この発明によれば、同一処理の繰り返しの部分をサブルーチンとして作成することができ、サブルーチン滞在時間カウンタの値およびサブルーチン呼出待時間カウンタの値を変更することにより、容易にサブルーチン滞在時間やサブルーチン呼出待時間を変更できるので、オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えることができ、もって、テストパターン作成、テストスペック変更およびデバイス解析をさらに短時間で、容易にできる。
【００６２】
なお、本実施の形態では、サブルーチン呼出待時間測定回路２８はプログラムの実行がディスターブサブルーチンに入ったときに、カウントを開始するとしたが、カウントの開始のタイミングはこれに限らず、テストパターンの一番先頭で開始するなどとしても良い。
【００６３】
また、本実施の形態では、サブルーチン滞在時間測定回路２７とサブルーチン呼出待時間測定回路２８は同じクロック発生器Ｂ２９から同期信号を受けていたが、これらは別系統のクロック発生器であってもよい。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、パターン発生器から第１のサブルーチンに移行する旨を示すテストパターンが出力された際に、所定のクロック信号に同期して第１のサブルーチンの滞在時間を示す計数値のカウントアップを開始するとともに、計数値が所定の値に達したときに復帰指示データを出力し、所定のクロック信号に同期して第２のサブルーチンの呼び出し待ち時間を示す計数値のカウントアップを開始するとともに、計数値が所定の値に達したときに呼出指示データを出力し、前記復帰指示データを受け取り、かつ、パターン発生器から第１のサブルーチンから呼び出し元ルーチンに戻る旨を示すテストパターンが出力された際に、第１のサブルーチンから呼び出し元ルーチンに復帰するようプログラムカウンタ値を制御するとともに、呼出指示データを受け取り、かつ、パターン発生器から第２のサブルーチンに移行する旨を示すテストパターンが出力された際に、第２のサブルーチンに移行するよう構成したので、オートリフレッシュを可能とし、デバイスの動作周期およびテスト時間を独立に変えることができ、もって、テストパターン作成、テストスペック変更およびデバイス解析を短時間で、容易にできる。
【図面の簡単な説明】
【図１】本実施の形態に係るチップ内蔵半導体検査装置のテストパターン発生の概念を説明する説明図である。
【図２】本実施の形態に係るチップ内蔵半導体検査装置のシステム基本構成を説明する機能ブロック図である。
【図３】図２のシーケンス制御回路の一例を説明する機能ブロック図である。
【図４】図２のシーケンス制御回路の別の例を説明する機能ブロック図である。
【図５】図２のシーケンス制御回路の別の例を説明する機能ブロック図である。
【図６】図２のシーケンス制御回路の別の例を説明する機能ブロック図である。
【図７】図２のシーケンス制御回路の別の例を説明する機能ブロック図である。
【図８】図２のシーケンス制御回路の別の例を説明する機能ブロック図である。
【図９】図２のシーケンス制御回路に適用するテストパターンの一例を説明する説明図である。
【図１０】図２のダイナミックＲＡＭのオートリフレッシュ機能、およびディスターブ時間決定機能を用いる場合のテストパターンの一例を説明する説明図である。
【図１１】図２のサブルーチン滞在時間測定回路およびサブルーチン呼出待時間測定回路を適用した場合の例を説明する説明図である。
【符号の説明】
１  プログラムカウンタ値信号（ＰＣ値信号）、２  ジャンプ（ＪＭＰ）先アドレス、３  ジャンプ命令制御信号（ｊｍｐｅｎ）、４  リターン命令制御信号（ｒｅｔｕｒｎｅｎ）、５  サブルーチンへのジャンプ命令制御信号（ｓｕｂｅｎ）、６  サブルーチンの繰り返しをカウントするカウンタ信号（ｃｎｔｓｕｂ＿ｌａｓｔ）、７  リターンモード制御信号（ｒｅｔｕｒｎｍｏｄｅ）、８  ネスティング制御信号（ｎｅｓｔＮｏ）、１０  半導体チップ、１５  アルゴリズミックパターン発生器、１６  インストラクション情報保持回路、１７  パターン発生器（ＰＧ）、１８  クロック発生器Ａ、１９  データスクランブル発生回路、２０  Ｌスルーラッチ、２１  スキャンレジスタ、２２  被測定デバイス（ＤＵＴ）、２５  プログラムカウンタ（ＰＣ）、２６  シーケンス制御回路、２７  サブルーチン滞在時間測定回路、２８  サブルーチン呼出待時間測定回路、２９  クロック発生器Ｂ、３１、３５、３５ａ、３５ｂ、３５ｃ  レジスタ、３２、３６、３６ａ、３６ｂ、３６ｃ、４１  加算器、３３、３４、５１、７１、８１  セレクタ、６１  反転器、１１６  インストラクション信号、１１７ａ  被測定デバイス（ＤＵＴ）制御信号、１１７ｂ  アドレス信号、１１７ｃ  スクランブル式信号およびプリデータ信号、１１７ｄ  プログラムカウンタ制御信号、１１８  クロック信号Ａ、１１９  データスクランブル出力データ信号、１２０  データ信号、１２６  サブルーチンを呼び出したことを報知する信号、１２７  サブルーチンから戻ることを報知する信号、１２８  別のサブルーチンを呼び出すことを報知する信号、１２９  クロック信号Ｂ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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