(57)【要約】【課題】強誘電体キャパシタを容易且つ確実に形成するとともに、装置の薄型化を実現可能な半導体装置の製造方法及び半導体装置を提供する。【解決手段】強誘電体キャパシタＣの下部電極層６Ａと配線層９とを、下部電極接続領域Ｘに形成された水素バリア膜７及び強誘電体層６Ｂの除去領域Ｙの内側に形成されたビアホールＶ１を介して接続するとともに、強誘電体キャパシタＣの上部電極層６Ｃと配線層９とを、強誘電体キャパシタＣ上面の水素バリア膜７に形成された開口部７Ａを介して接続する。【選択図】        図３
2004335536.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置の製造方法であって、
前記強誘電体キャパシタの前記下部電極層と前記配線層とを接続する下部電極接続領域において、少なくとも前記上部電極層を除去する工程と、
少なくとも前記上部電極層が除去された前記下部電極接続領域において、前記強誘電体層に、前記下部電極層と前記配線層とを接続する接続孔を通すための除去領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第一の層間絶縁層上に、複数の前記強誘電体キャパシタを形成する工程と、
少なくとも前記上部電極が除去された前記下部電極接続領域において、複数の前記強誘電体キャパシタの各接続孔毎に、前記強誘電体層の除去領域を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置の製造方法において、
前記強誘電体キャパシタを、強誘電体劣化防止膜で被覆する工程と、
前記強誘電体劣化防止膜で被覆された前記強誘電体キャパシタを含む前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を積層する工程と、
前記第二の層間絶縁層の上面全体に、前記強誘電体キャパシタ上の前記第二の層間絶縁層が残存する条件で、化学機械研磨法による平坦化処理を行う工程と、
前記化学機械研磨法を用いて平坦化された前記第二の層間絶縁層の上面全体に、前記強誘電体キャパシタ上の前記第二の層間絶縁層を除去する条件で、エッチバックによる平坦化処理を行う工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記エッチバックによる平坦化処理を行う工程は、前記強誘電体劣化防止膜をエッチングストップ層として利用することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記化学機械研磨法によって前記強誘電体キャパシタ上に残存させた前記第二の層間絶縁層の膜厚は、前記第一の層間絶縁層上に前記強誘電体キャパシタと同一膜厚で形成されたモニタ用強誘電体キャパシタ上に積層された前記第二の層間絶縁層の膜厚でモニタすることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記第二の層間絶縁層に平坦化処理が行われた後の前記強誘電体劣化防止膜に、前記強誘電体キャパシタの前記上部電極層と前記配線層とを接続するための開口部を形成する工程を備えることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置の製造方法であって、
前記強誘電体キャパシタの前記下部電極層と前記配線層との下部電極接続領域において、少なくとも前記上部電極層を除去する工程と、
前記下部電極接続領域の少なくとも前記上部電極層が除去された前記強誘電体キャパシタを、強誘電体劣化防止膜で被覆する工程と、
少なくとも前記上部電極層が除去された前記下部電極接続領域の前記強誘電体劣化防止膜及び前記強誘電体層に、前記下部電極層と前記配線層とを接続する接続孔を通すための除去領域を形成する工程と、
前記下部電極接続領域の前記強誘電体劣化防止膜及び強誘電体層に除去領域が形成された前記強誘電体キャパシタを含む前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、
前記第二の層間絶縁層の上面全体に、前記強誘電体キャパシタ上に前記第二の層間絶縁層が残存する条件で、化学機械研磨法による平坦化処理を行う工程と、
前記化学機械研磨法によって平坦化された前記第二の層間絶縁層の上面全体に、前記強誘電体キャパシタ上の第二の層間絶縁層を除去する条件で、エッチバックによる平坦化処理を行う工程と、
前記強誘電体キャパシタ上の第二の層間絶縁層が除去された後の前記強誘電体劣化防止膜に、前記強誘電体キャパシタの前記上部電極層と前記配線層とを接続するための開口部を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
前記第一の層間絶縁層上に、複数の前記強誘電体キャパシタを形成する工程と、
少なくとも前記上部電極が除去された前記下部電極接続領域において、複数の前記強誘電体キャパシタの各接続孔毎に、前記強誘電体層の除去領域を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記エッチバックによる平坦化処理を行う工程は、前記強誘電体劣化防止膜をエッチングストップ層として利用することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記化学機械研磨法によって前記強誘電体キャパシタ上に残存させた前記第二の層間絶縁層の膜厚は、前記第一の層間絶縁層上に前記強誘電体キャパシタと同一膜厚で形成されたモニタ用強誘電体キャパシタ上に積層された前記第二の層間絶縁層の膜厚でモニタすることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置において、
前記強誘電体層は、前記下部電極層と前記配線層とを接続する接続孔を通すための除去領域を有し、前記接続孔は、前記除去領域の内側に形成されていることを特徴とする半導体装置。
【請求項１２】
半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置において、
前記上部電極層と接続される前記配線層は、前記強誘電体キャパシタ上に強誘電体劣化防止膜を介して積層され、前記強誘電体劣化防止膜には、前記上部電極層と前記配線層とを接続する開口部が形成されていることを特徴とする半導体装置。
【請求項１３】
半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置において、
前記第一の層間絶縁層上に、前記強誘電体キャパシタと同一膜厚を有し、前記強誘電体キャパシタ上の第二の層間絶縁層の膜厚をモニタするためのモニタ用強誘電体キャパシタが形成されていることを特徴とする半導体装置。
【請求項１４】
半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置において、
前記強誘電体層は、前記下部電極層と前記配線層とを接続する接続孔を通すための除去領域を有し、その内側には前記接続孔が形成され、
前記上部電極層と接続される前記配線層は、前記強誘電体キャパシタ上に強誘電体劣化防止膜を介して積層され、前記強誘電体劣化防止膜には、前記上部電極層と前記配線層とを接続する開口部が形成されているとともに、
前記第一の層間絶縁層上に、前記強誘電体キャパシタと同一膜厚を有し、前記強誘電体キャパシタ上の第二の層間絶縁層の膜厚をモニタするためのモニタ用強誘電体キャパシタが形成されていることを特徴とする半導体装置。
【請求項１５】
前記第一の層間絶縁層上に、複数の前記強誘電体キャパシタが形成されているとともに、前記強誘電体層の除去領域は、複数の前記強誘電体キャパシタの各接続孔毎に形成されていることを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、強誘電体キャパシタを容易且つ確実に形成するとともに、装置の小型化を実現するために有効な技術に関するものである。
【０００２】
【従来の技術】
従来、強誘電体キャパシタを備えた半導体装置として、半導体基板上に形成された、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、強誘電体キャパシタとからなる不揮発性メモリが知られている。
図６は、従来の半導体装置において、ＭＯＳトランジスタ及び強誘電体キャパシタの一配置例を示す説明図である。図７は、図６で示す半導体装置のＡ−Ａ線に沿った断面図である。図８は、図６で示す半導体装置のＢ−Ｂ線に沿った断面図である。
【０００３】
ＭＯＳトランジスタＴは、図７に示すように、シリコン基板１０上にゲート絶縁膜２０を介して形成されたゲート電極３０と、このゲート電極３０の両側を挟んだシリコン基板１０内に形成されたソース領域４０Ａ及びドレイン領域４０Ｂと、から構成されている。
このＭＯＳトランジスタＴの直上には、第一の層間絶縁層５０及び第二の層間絶縁層８０を介して所望形状の配線層９０が形成されており、この配線層９０と、ＭＯＳトランジスタＴのゲート電極３０、ソース領域４０Ａ及びドレイン領域４０Ｂとは、それぞれ第一の層間絶縁層５０及び第二の層間絶縁層８０に形成されたコンタクトホールＨ１０を介して接続されるようになっている。
【０００４】
強誘電体キャパシタＣは、図７及び図８に示すように、シリコン基板１０上に形成された第一の層間絶縁層５０上に形成されており、この第一の層間絶縁層５０の上面に下部電極層６０Ａ、強誘電体層６０Ｂ、上部電極層６０Ｃがこの順で積層された三層構造を有し、水素バリア膜（強誘電体劣化防止膜）７０で被覆されている。
【０００５】
また、強誘電体キャパシタＣの長手方向（図８における左右方向）端部には、上部電極層６０Ｃ及び強誘電体層６０Ｂが除去され、下部電極層６０Ａと配線層９０との接続を可能とする下部電極接続領域Ｘが形成されている。
この強誘電体キャパシタＣの直上には、第二の層間絶縁層８０を介して所望形状の配線層９０が形成されており、この配線層９０と強誘電体キャパシタＣの下部電極層６０Ａ及び上部電極層６０Ｃとは、それぞれ第二の層間絶縁層８０に形成されたビアホールＶ１０、Ｖ２０を介して接続されるようになっている。
【０００６】
このような従来の半導体装置の製造方法においては、下部電極接続領域Ｘを形成するエッチング工程で下部電極層６０Ａ由来のパーティクル（再付着物）が発生し、下部電極接続領域Ｘとの境界である強誘電体キャパシタＣの側壁Ｃ１０に付着してしまうという問題があった。ここで、強誘電体キャパシタＣの側壁Ｃ１０に再付着物が付着すると、上部電極層６０Ｃと下部電極層６０Ａとの間で電気的にショートし、容量としての性能が劣化してしまうというおそれがあった。
【０００７】
この問題を解決するために、例えば、特許文献１において、下部電極接続領域Ｘとの境界である強誘電体キャパシタＣの側面に、酸化シリコンなどからなる絶縁層を形成するという手段が提案されている。この手段によると、発生した再付着物が直接上部電極層６０Ｃと直接接触することがなくなるため、上部電極層６０Ｃと下部電極層６０Ａとの間で電気的にショートする現象が発生せず、容量としての機能を十分発揮することができるようになった。
【０００８】
また、従来の半導体装置の製造方法においては、コンタクトホールＨ１０及びビアホールＶ１０、Ｖ２０を製造する製造コスト及び作業効率を良好にするとともに、完成後の半導体装置の薄型化を図るために、強誘電体キャパシタＣ上に形成される第二の層間絶縁層８０を平坦化することが一般に行われている。
このための手段として、例えば、特許文献２において、第二の層間絶縁層８０の全上面に、化学機械研磨法によって平坦化処理を行う手段が提案されている。
【０００９】
さらに、従来の半導体装置の製造方法においては、同一シリコン基板１０上に複数の強誘電体キャパシタＣが形成される場合にそれぞれの強誘電体キャパシタＣの製品性能を均一化するために、強誘電体キャパシタＣ上に形成された第二の層間絶縁層８０の膜厚を、シリコン基板１０の底面から第二の層間絶縁層８０の上面までの厚みと、シリコン基板１０の底面から強誘電体キャパシタＣの上面までの厚みとの差から算出し、化学機械研磨法の研磨量を調整する手段が一般に行われている。
【００１０】
【特許文献１】
特開２００１−３６０２４号公報
【特許文献２】
特開２０００−１５０８１０号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１に記載の半導体装置においては、下部電極接続領域Ｘの境界となる誘電体キャパシタＣの側壁１０Ｃに絶縁層を形成する工程が増加してしまうため、作業効率が良好ではないという問題があった。
また、上述した特許文献２に記載の半導体装置においては、第二の層間絶縁層８０の平坦化処理工程を化学機械研磨法で行っているため、その研磨量の制御性が十分ではなく、強誘電体キャパシタＣ直上に形成された第二の層間絶縁層８０の薄膜化には未だ解決の余地があった。このため、強誘電体キャパシタＣに接続されるビアホールＶ１０、Ｖ２０のアスペクト比が高くなってしまい、製品性能の低下及び製造コストの増加を招いてしまうという問題があった。
【００１２】
さらに、強誘電体キャパシタＣ直上の第二の層間絶縁層８０の膜厚を、シリコン基板１０の底面から第二の層間絶縁層８０の上面までの厚みと、シリコン基板１０の底面から強誘電体キャパシタＣの上面までの厚みとの差から算出するようにしているため、作業効率が良好ではないという問題があった。
そこで、本発明は、上記事情に鑑みてなされたものであり、強誘電体キャパシタの下部電極接続領域形成時に発生する再付着物による電気的ショートを抑制し、且つ、強誘電体キャパシタの製品性能及び製造コストを向上させることを可能とした半導体装置の製造方法及び半導体装置を提供することを第一の課題としている。
【００１３】
また、本発明は、強誘電体キャパシタ上に形成される絶縁層のさらなる薄膜化を実現することで、強誘電体キャパシタの製品性能及び製造コストを向上させることを課題とした半導体装置の製造方法及び半導体装置を提供することを第二の課題としている。
さらに、強誘電体キャパシタ上に形成される絶縁層の膜厚を容易且つ確実にモニタすることで、絶縁層の平坦化処理を効率よく行うことを可能とした半導体装置の製造方法及び半導体装置を提供することを第三の課題としている。
【００１４】
【課題を解決するための手段】
このような課題を解決するために、本発明の第一の半導体装置の製造方法は、半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置の製造方法であって、前記強誘電体キャパシタの前記下部電極層と前記配線層とを接続する下部電極接続領域において、少なくとも前記上部電極層を除去する工程と、少なくとも前記上部電極層が除去された前記下部電極接続領域において、前記強誘電体層に、前記下部電極層と前記配線層とを接続する接続孔を通すための除去領域を形成する工程と、を備えたことを特徴とするものである。
【００１５】
また、本発明の第一の半導体装置の製造方法において、前記第一の層間絶縁層上に、複数の前記強誘電体キャパシタを形成する工程と、少なくとも前記上部電極が除去された前記下部電極接続領域において、複数の前記強誘電体キャパシタの各接続孔毎に、前記強誘電体層の除去領域を形成することを特徴とするものである。
【００１６】
本発明の第二の半導体装置の製造方法は、半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置の製造方法において、前記強誘電体キャパシタを、強誘電体劣化防止膜で被覆する工程と、前記強誘電体劣化防止膜で被覆された前記強誘電体キャパシタを含む前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を積層する工程と、前記第二の層間絶縁層の上面全体に、前記強誘電体キャパシタ上の前記第二の層間絶縁層が残存する条件で、化学機械研磨法による平坦化処理を行う工程と、前記化学機械研磨法を用いて平坦化された前記第二の層間絶縁層の上面全体に、前記強誘電体キャパシタ上の前記第二の層間絶縁層を除去する条件で、エッチバックによる平坦化処理を行う工程と、を備えたことを特徴とするものである。
【００１７】
また、本発明の第二の半導体装置の製造方法において、前記エッチバックによる平坦化処理を行う工程は、前記強誘電体劣化防止膜をエッチングストップ層として利用することを特徴とするものである。
さらに、本発明の第二の半導体装置の製造方法において、前記化学機械研磨法によって前記強誘電体キャパシタ上に残存させた前記第二の層間絶縁層の膜厚は、前記第一の層間絶縁層上に前記強誘電体キャパシタと同一膜厚で形成されたモニタ用強誘電体キャパシタ上に積層された前記第二の層間絶縁層の膜厚でモニタすることを特徴とするものである。
【００１８】
さらに、本発明の第二の半導体装置の製造方法において、前記第二の層間絶縁層に平坦化処理が行われた後の前記強誘電体劣化防止膜に、前記強誘電体キャパシタの前記上部電極層と前記配線層とを接続するための開口部を形成する工程を備えることを特徴とするものである。
本発明の第三の半導体装置の製造方法は、半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置の製造方法であって、前記強誘電体キャパシタの前記下部電極層と前記配線層との下部電極接続領域において、少なくとも前記上部電極層を除去する工程と、前記下部電極接続領域の少なくとも前記上部電極層が除去された前記強誘電体キャパシタを、強誘電体劣化防止膜で被覆する工程と、少なくとも前記上部電極層が除去された前記下部電極接続領域の前記強誘電体劣化防止膜及び前記強誘電体層に、前記配線層と前記下部電極層とを接続する接続孔を通すための除去領域を形成する工程と、前記下部電極接続領域の前記強誘電体劣化防止膜及び強誘電体層に除去領域が形成された前記強誘電体キャパシタを含む前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層の上面全体に、前記強誘電体キャパシタ上に前記第二の層間絶縁層が残存する条件で、化学機械研磨法による平坦化処理を行う工程と、前記化学機械研磨法によって平坦化された前記第二の層間絶縁層の上面全体に、前記強誘電体キャパシタ上の第二の層間絶縁層を除去する条件で、エッチバックによる平坦化処理を行う工程と、前記強誘電体キャパシタ上の第二の層間絶縁層が除去された後の前記強誘電体劣化防止膜に、前記強誘電体キャパシタの前記上部電極層と前記配線層とを接続するための開口部を形成する工程と、を備えたことを特徴とするものである。
【００１９】
また、本発明の第三の半導体装置の製造方法において、前記第一の層間絶縁層上に、複数の前記強誘電体キャパシタを形成する工程と、少なくとも前記上部電極が除去された前記下部電極接続領域において、複数の前記強誘電体キャパシタの各接続孔毎に、前記強誘電体層の除去領域を形成することを特徴とするものである。
【００２０】
さらに、本発明の第三の半導体装置の製造方法において、前記エッチバックによる平坦化処理を行う工程は、前記強誘電体劣化防止膜をエッチングストップ層として利用することを特徴とするものである。
さらに、本発明の第三の半導体装置の製造方法において、前記化学機械研磨法によって前記強誘電体キャパシタ上に残存させた前記第二の層間絶縁層の膜厚は、前記第一の層間絶縁層上に前記強誘電体キャパシタと同一膜厚で形成されたモニタ用強誘電体キャパシタ上に積層された前記第二の層間絶縁層の膜厚でモニタすることを特徴とするものである。
【００２１】
本発明の第一の半導体装置は、半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置において、前記強誘電体層は、前記下部電極層と前記配線層とを接続する接続孔を通すための除去領域を有し、前記接続孔は、前記除去領域の内側に形成されていることを特徴とするものである。
【００２２】
本発明の第二の半導体装置は、半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置において、前記上部電極層と接続される前記配線層は、前記強誘電体キャパシタ上に強誘電体劣化防止膜を介して積層され、前記強誘電体劣化防止膜には、前記上部電極層と前記配線層とを接続する開口部が形成されていることを特徴とするものである。
【００２３】
本発明の第三の半導体装置は、半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置において、前記第一の層間絶縁層上に、前記強誘電体キャパシタと同一膜厚を有し、前記強誘電体キャパシタ上の第二の層間絶縁層の膜厚をモニタするためのモニタ用強誘電体キャパシタが形成されていることを特徴とするものである。
【００２４】
本発明の第四の半導体装置は、半導体層上に積層された第一の層間絶縁層上に、下部電極層、強誘電体層、及び上部電極層が順次積層されてなる強誘電体キャパシタを備え、少なくとも前記下部電極層は、前記第一の層間絶縁層上に第二の層間絶縁層を介して積層された配線層と接続されるようになっている半導体装置において、前記強誘電体層は、前記下部電極層と前記配線層とを接続する接続孔を通すための除去領域を有し、その内側には前記接続孔が形成され、前記上部電極層と接続される前記配線層は、前記強誘電体キャパシタ上に強誘電体劣化防止膜を介して積層され、前記強誘電体劣化防止膜には、前記上部電極層と前記配線層とを接続する開口部が形成されているとともに、前記第一の層間絶縁層上に、前記強誘電体キャパシタと同一膜厚を有し、前記強誘電体キャパシタ上の第二の層間絶縁層の膜厚をモニタするためのモニタ用強誘電体キャパシタが形成されていることを特徴とするものである。
【００２５】
また、本発明の第四の半導体装置において、前記第一の層間絶縁層上に、複数の前記強誘電体キャパシタが形成されているとともに、前記強誘電体層の除去領域は、複数の前記強誘電体キャパシタの各接続孔毎に形成されていることを特徴とするものである。
このように、本発明の第一の半導体装置の製造方法によれば、強誘電体キャパシタの下部電極接続領域における少なくとも上部電極層を除去した後、この下部電極接続領域における強誘電体層に、下部電極層と配線層とを接続する接続孔を通すための除去領域を形成したことによって、この接続孔を第二の層間絶縁層のみをエッチングすることで開口することができるため、製造効率及び製造コストを向上させることが可能となる。
【００２６】
また、下部電極接続領域における強誘電体層を全て除去するのではなく、下部電極層と配線層とを接続する接続孔を通す領域のみ除去するようにしたことによって、下部電極接続領域との境界となる強誘電体キャパシタの側壁部には再付着物が付着しにくくなるため、この再付着物に起因する上下電極層間の電気的ショートを抑制することが可能となる。
【００２７】
さらに、第一の層間絶縁層上に複数の強誘電体キャパシタを形成する場合には、複数の強誘電体キャパシタの各接続孔毎に、強誘電体層の除去領域を形成するようにしたことによって、隣接する強誘電体キャパシタの間に再付着物が付着しにくくなるため、この再付着物に起因する隣接する強誘電体キャパシタ間の電気的ショートを抑制することが可能となる。
【００２８】
本発明の第二の半導体装置の製造方法によれば、第二の層間絶縁層の上面全体に、強誘電体キャパシタ上の第二の層間絶縁層が残存する条件で、化学機械研磨法による平坦化処理を行った後、さらに強誘電体キャパシタ上に残存させた第二の層間絶縁層を除去する条件で、エッチバックによる平坦化処理を行うようにしたことによって、第二の層間絶縁層を制御性よく平坦化することができるため、上部電極層がオーバーエッチングすることなく、強誘電体キャパシタ上の第二の層間絶縁層を容易且つ確実に薄膜化することが可能となる。よって、この強誘電体キャパシタの上部電極層と、配線層との接続を容易且つ確実に行うことができるとともに、製造コストを削減させることが可能となる。
【００２９】
また、エッチバックによる平坦化処理を、強誘電体キャパシタに被覆された強誘電体劣化防止膜をエッチングストップ層として行うことによって、第二の層間絶縁層上には強誘電体劣化防止膜のみを容易に形成することができる。よって、第二の層間絶縁層の薄膜化をさらに容易に実現することができるとともに、強誘電体キャパシタ上の強誘電体劣化防止膜に開口部を形成することで上部電極層と配線層とを接続することができるため、製造コストを大幅に削減させることが可能となる。
【００３０】
さらに、化学機械研磨法によって強誘電体キャパシタ上に残存させた第二の層間絶縁層の膜厚を、強誘電体キャパシタと同一膜厚で第一の層間絶縁層上に形成したモニタ用強誘電体キャパシタ上に積層された第二の層間絶縁層の膜厚をモニタすることで測定することによって、強誘電体キャパシタ上の第二の層間絶縁層を容易且つ正確に測定することが可能となる。
【００３１】
本発明の第三の半導体装置の製造方法によれば、本発明の第一及び第二の半導体装置の製造方法の両方を備えていることによって、装置自体の薄型化及び性能向上を実現することができるとともに、製造コストを大幅に削減させることが可能となる。
本発明の第一の半導体装置によれば、強誘電体層が、下部電極層と配線層とを接続する接続孔を通すための除去領域を有し、接続孔は、除去領域の内側に形成されていることによって、下部電極接続領域形成時に発生する再付着物が強誘電体キャパシタの側壁に付着せず、容量としての機能を十分に発揮するとともに、製造効率及び製造効率を向上させることが可能となる。
【００３２】
本発明の第二の半導体装置によれば、上部電極層と接続される配線層が、強誘電体キャパシタ上に強誘電体劣化防止膜を介して積層され、この強誘電体劣化防止膜には、上部電極層と配線層とを接続する開口部が形成されていることによって、装置の薄型化を実現するとともに、製造効率及び製造コストを向上させることが可能となる。
【００３３】
本発明の第三の半導体装置によれば、第一の層間絶縁層上に、強誘電体キャパシタ上の第二の層間絶縁層の膜厚をモニタするためのモニタ用強誘電体キャパシタが形成されていることによって、第二の層間絶縁層の膜厚を容易且つ確実にモニタすることができるとともに、平坦化処理工程を容易且つ確実に行うことが可能となる。
【００３４】
本発明の第四の半導体装置によれば、本発明の第一乃至第三の半導体装置を全て備えているため、容量としての機能を十分に発揮し、且つ、装置の薄型化を実現するとともに、製造効率及び製造効率を向上させることが可能となる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は、本発明の一形態を示すものであり、本発明は本実施形態に限定されるものではない。
図１は、本発明の半導体装置のうち、ＭＯＳトランジスタ及び強誘電体キャパシタの一配置例を示す説明図である。図２は、図１で示す半導体装置のＡ−Ａ線に沿った断面図である。図３は、図１で示す半導体装置のＢ−Ｂ線に沿った断面図である。
【００３６】
本実施形態における半導体装置は、図１に示すように、ＭＯＳトランジスタＴと、複数（本実施形態では三個）の強誘電体キャパシタＣと、を備えている。
ＭＯＳトランジスタＴは、図２に示すように、シリコン基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、このゲート電極３の両側を挟んだシリコン基板１内に形成されたソース領域４Ａ及びドレイン領域４Ｂと、から構成されている。
【００３７】
このＭＯＳトランジスタＴの直上には、第一の層間絶縁層５及び第二の層間絶縁層８を介して所望形状の配線層９が形成されており、この配線層９と、ＭＯＳトランジスタＴのゲート電極３、ソース領域４Ａ及びドレイン領域４Ｂとは、それぞれ第一の層間絶縁層５及び第二の層間絶縁層８に形成されたコンタクトホールＨ１を介して接続されるようになっている。
【００３８】
強誘電体キャパシタＣは、図２及び図３に示すように、シリコン基板１上に形成された第一の層間絶縁層５上に形成されており、この第一の層間絶縁層５の上面に下部電極層６Ａ、強誘電体層６Ｂ、上部電極層６Ｃがこの順で積層された三層構造を有している。そして、この強誘電体キャパシタＣの上面及び側面は、水素バリア膜（強誘電体劣化防止膜）７で被覆されている。
【００３９】
この強誘電体キャパシタＣは、その長手方向（図３における左右方向）一端部に、上部電極層６Ｃが除去され、下部電極層６Ａと配線層９との接続を可能とする下部電極接続領域Ｘが形成されており、この下部電極接続領域Ｘ内の水素バリア膜７及び強誘電体層６Ｂには、下部電極層６Ａと配線層９とを接続するビアホールＶ１を通すための除去領域Ｙが形成されている。
【００４０】
そして、強誘電体キャパシタＣの下部電極層６Ａと配線層９とは、下部電極接続領域Ｘ直下の第二の層間絶縁層８に形成されたビアホールＶ１を介して接続されるようになっている。また、強誘電体キャパシタＣの上部電極層６Ｃと配線層９とは、強誘電体キャパシタＣ上面の水素バリア膜７に形成された開口部７Ａを介して接続されるようになっている。
【００４１】
ここで、本実施形態において、強誘電体キャパシタＣの下部電極接続領域Ｘ内の水素バリア膜７及び強誘電体層６Ｂに形成された除去領域Ｙを、ビアホールＶ１の形成予定領域よりも一回り大きな円形状の領域としたが、少なくとも強誘電体キャパシタＣそれぞれに形成されるビアホールＶ１毎に、互いに干渉しない範囲で形成されるのであればこれに限らない。例えば、図示しないが、強誘電体キャパシタＣの短手方向（図１における左右方向）寸法以上の直径を有する円形状としてもかまわない。また、水素バリア膜７及び強誘電体層６Ｂに形成される除去領域Ｙは、円形状に限らず、矩形状であってもよいし、三角形状であってもかまわない。
【００４２】
次に、本実施形態における半導体装置の一製造工程について説明する。
図４は、本発明の半導体装置の一製造工程を示し、それぞれの工程を、図１で示した半導体装置のＢ−Ｂ線に沿った断面方向から見た断面図である。図５は、図４で示した製造工程を経た後の半導体装置の一製造工程を示し、それぞれの工程を、図１で示した半導体装置のＡ−Ａ線に沿った断面方向から見た断面図である。
【００４３】
まず、シリコン基板１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ法を用いて、ゲート電極３となる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３を形成する。
【００４４】
次いで、このゲート電極３をイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３の両側におけるシリコン基板１内に、ソース領域４Ａとドレイン領域４Ｂとを形成する。ここで、シリコン基板１上に、ＭＯＳトランジスタＴを完成する。
次いで、図４（ａ）に示すように、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の層間絶縁層５を厚さ１５００ｎｍとなるように形成する。そして、この第一の層間絶縁層５の上面に、公知のスパッタ法などを用いて、白金などの金属膜からなる下部電極層６Ａと、ＳＢＴ（ＳｒＢｉ２  Ｔａ２  Ｏ９  ）やＰＺＴ（Ｐｂ（ＺｒＸ  Ｔｉ１−Ｘ  ）Ｏ３  ）などの強誘電体膜からなる強誘電体層６Ｂと、白金などの金属膜からなる上部電極層６Ｃと、をこの順でそれぞれ２００ｎｍ程度の厚みに成膜して強誘電体キャパシタＣを形成する。
【００４５】
次いで、図４（ｂ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣの長手方向（図４における左右方向）一端部に形成される下部電極接続領域Ｘにおいて、強誘電体層６Ｂの途中まで除去する。
次いで、図４（ｃ）に示すように、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のスパッタ法を用いて、アルミナなどの水素バリア膜７を厚さ１０〜５０ｎｍとなるように成膜する。ここで、後工程であるＭＯＳトランジスタＴへのコンタクトホールＨ１形成工程を容易且つ確実に行うために、成膜した水素バリア膜７のうち、少なくとも強誘電体キャパシタＣ上面及び側面以外の水素バリア膜７を、公知のフォトリソグラフィ技術及びエッチング技術を用いて除去しておくことが好ましい。
【００４６】
次いで、図４（ｄ）に示すように、強誘電体キャパシタＣの下部電極接続領域Ｘの水素バリア膜７及び強誘電体層６Ｂに、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層６Ａと配線層９とを接続するビアホールＶ１を通すための除去領域Ｙを形成する。
次いで、図５（ａ）に示すように、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第二の層間絶縁層８を厚さ１５００ｎｍとなるように成膜する。そして、図５（ｂ）に示すように、第二の層間絶縁層８の上面全体に、公知の化学機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、強誘電体キャパシタＣの上面に、第二の層間絶縁層８が厚さ５００ｎｍ残存する程度に平坦化処理を施す。
【００４７】
次いで、図５（ｃ）に示すように、平坦化処理が施された後の第二の層間絶縁層８の上面全体に、公知のエッチバックを行う。このときのエッチバック条件は、水素バリア膜７のエッチングレートが小さくなるように選択することで、強誘電体キャパシタＣの上面及び側面に形成された水素バリア膜７をエッチングストップ層としてエッチバックを行うことができる。このとき、強誘電体キャパシタＣの上面には、水素バリア膜７のみが残存するとともに、強誘電体キャパシタＣが形成されていない第一の層間絶縁層５上には、強誘電体キャパシタＣの総膜厚と略面一に第二の層間絶縁層８が残存する。
【００４８】
ここで、第二の層間絶縁層８の膜厚は、シリコン基板１毎にばらつきを有するとともに、ＣＭＰ法による平坦化処理も制御性よく行うことが困難である。すなわち、半導体装置の完成後の性能を一定に確保するためには、ＣＭＰ法による平坦化処理後の第二の層間絶縁層８の残存膜厚を測定し、この残存膜厚に合わせてエッチバックを行うようにすることが好ましい。このため、強誘電体キャパシタＣと同一膜厚を有するモニタ用強誘電体キャパシタ（図示せず）を、第一の層間絶縁層５上に形成することが好ましい。このとき、モニタ用強誘電体キャパシタは、公知の反射赤外線吸収分析装置などでの光照射による膜厚測定を実現可能とするために、少なくとも光照射径よりも大きな寸法で形成する必要がある。
【００４９】
次いで、図５（ｄ）に示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８のうち、強誘電体キャパシタＣの下部電極層６Ａの上面に接続されるビアホールＶ１（図５では図示せず）と、ＭＯＳトランジスタＴのゲート電極３、ソース領域４Ａ及びドレイン領域４Ｂの上面にそれぞれ接続されるコンタクトホールＨ１をそれぞれ形成する。
【００５０】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣの上面に残存した水素バリア膜７に、強誘電体キャパシタＣの上部電極層６Ｃと配線層９とを接続するための開口部７Ａを形成する。
なお、第二の層間絶縁層８にコンタクトホールＨ１及びビアホールＶ１を形成する工程と、強誘電体キャパシタＣ上面の水素バリア膜７に開口部７を形成する工程とは、どちらの工程を先に行うようにしても構わない。
【００５１】
次いで、コンタクトホールＨ１及びビアホールＶ１が形成された第二の層間絶縁層８の上面全体に、公知のスパッタ法を用いて、Ｔｉなどからなる第一の金属膜（厚さ１５ｎｍ程度）と、ＴｉＮなどからなる第二の金属膜（厚さ１００ｎｍ程度）Ａｌなどからなる第三の金属膜（厚さ６００ｎｍ程度）と、ＴｉＮなどからなる第四の金属膜（厚さ４０ｎｍ程度）とを順次積層してなる配線層９用の金属膜を成膜すると同時に、この金属膜でコンタクトホールＨ１及びビアホールＶ１、並びに水素バリア膜７の開口部７Ａを埋め込む。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図２及び図３に示すように、第二の層間絶縁層８の上面に、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣに接続される所望の配線層９を形成する。
【００５２】
そして、本実施形態における半導体装置は、ＭＯＳトランジスタＴのゲート電極３がワード線と接続され、同様に、ドレイン領域４Ｂはビット線と、ソース領域４Ａは強誘電体キャパシタＣの各上部電極層６Ｃと、強誘電体キャパシタＣの各下部電極層６Ａはプレート線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体装置を完成させる。
【００５３】
このように、本実施形態における半導体装置の製造方法によれば、強誘電体キャパシタＣの下部電極接続領域Ｘ内の水素バリア膜７及び強誘電体層６Ｂに、配線層９と各下部電極層６Ａとを接続するビアホールＶ１を通すための除去領域Ｙを形成したことによって、容易且つ確実にビアホールＶ１を形成することが可能となる。
【００５４】
また、下部電極接続領域Ｘ内の水素バリア膜７及び強誘電体層６Ｂの一部に除去領域Ｙを形成したことによって、下部電極接続領域Ｘを形成するエッチング工程で発生する下部電極層由来の再付着物量を減少させることができるとともに、再付着物が発生したとしても、強誘電体キャパシタＣの側壁に付着することを抑制することができる。よって、強誘電体キャパシタＣの上部電極層６Ｃ及び下部電極層６Ａとの間の電気的ショートを抑制し、容量としての性能を確保することが可能となる。
【００５５】
さらに、強誘電体キャパシタＣそれぞれのビアホールＶ１毎に、水素バリア膜７及び強誘電体層６Ｂの除去領域Ｙを形成したことによって、再付着物が隣接する強誘電体キャパシタＣの間に付着することを抑制できる。よって、隣接する強誘電体キャパシタＣ間での電気的ショートを抑制することが可能となる。
さらに、下部電極接続領域Ｘ内の水素バリア膜７及び強誘電体層６Ｂの一部に除去領域Ｙを形成したことによって、下部電極接続領域Ｘの強誘電体層６Ｂの略全てを除去していた従来例と比べてエッチング領域が少ないため、この強誘電体層６Ｂのエッチング工程における段差発生を抑制することが可能となる。よって、後工程であるＣＭＰ法による平坦化処理の負荷を削減でき、半導体装置全体としての製造コストを削減させることが可能となる。
【００５６】
さらに、本実施形態における半導体装置の製造方法によれば、第二の層間絶縁層８に、ＣＭＰ法によって平坦化処理を行った後、エッチバックによってさらなる平坦化処理を行うようにしたことによって、制御性よく平坦化処理を行うことができるため、強誘電体キャパシタＣ上の第二の層間絶縁層８の薄膜化を容易且つ確実に実現することが可能となる。
【００５７】
このとき、エッチバックによる平坦化工程を、水素バリア膜７のエッチングレートが小さくなる条件で行うようにしたことによって、この水素バリア膜７をエッチングストップ層としてエッチバックが行えるため、強誘電体キャパシタＣ上に水素バリア膜７のみを残存させることができる。よって、強誘電体キャパシタＣの上部電極層６Ｃと配線層９との接続を、水素バリア膜７の一部に開口部７Ａを形成するだけで行うことができるため、製造コストを大幅に削減させることが可能となる。
【００５８】
さらに、本実施形態における半導体装置の製造方法によれば、強誘電体キャパシタＣと同一膜厚を有し、第一の層間絶縁層５上に形成されたモニタ用強誘電体キャパシタを用いて、ＣＭＰ法による平坦化処理後の強誘電体キャパシタＣ上の第二の層間絶縁層８の膜厚をモニタするようにしたことによって、容易且つ確実に平坦化処理工程の研磨量を制御することができるとともに、完成後のデバイス性能をより一定に確保することが可能となる。
【００５９】
なお、本実施形態の半導体装置において、トランジスタとして、ＭＯＳトランジスタを適用した場合について説明したが、これに限らず、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどを適用するようにしてもかまわない。
【図面の簡単な説明】
【図１】本発明の半導体装置のうち、ＭＯＳトランジスタ及び強誘電体キャパシタの一配置例を示す説明図である。
【図２】図１で示す半導体装置のＡ−Ａ線に沿った断面図である。
【図３】図１で示す半導体装置のＢ−Ｂ線に沿った断面図である。
【図４】本発明の半導体装置の一製造工程を示し、それぞれの工程を、図１で示した半導体装置のＢ−Ｂ線に沿った断面方向から見た断面図である。
【図５】本発明の半導体装置の一製造工程を示し、それぞれの工程を、図１で示した半導体装置のＡ−Ａ線に沿った断面方向から見た断面図である。
【図６】従来の半導体装置のうち、ＭＯＳトランジスタ及び強誘電体キャパシタの一配置例を示す説明図である。
【図７】図６で示す半導体装置のＡ−Ａ線に沿った断面図である。
【図８】図６で示す半導体装置のＢ−Ｂ線に沿った断面図である。
【符号の説明】１、１０…シリコン基板。２、２０…ゲート絶縁膜。３、３０…ゲート電極。４Ａ、４０…ソース領域。４Ｂ、４０Ｂ…ドレイン領域。５、５０…第一の層間絶縁層。６Ａ、６０Ａ…下部電極層。６Ｂ、６０Ｂ…強誘電体層。６Ｃ、６０Ｃ…上部電極層。７、７０…水素バリア膜（強誘電体劣化防止膜）。７Ａ…水素バリア膜の開口部。８、８０…第二の層間絶縁層。９、９０…配線層。Ｃ…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｈ１、Ｈ１０…コンタクトホール。Ｖ１、Ｖ１０、Ｖ２０…ビアホール。Ｘ…下部電極接続領域。Ｙ…水素バリア膜及び強誘電体膜の除去領域
【図１】
2004335536.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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