(57)【要約】【課題】動作電源の電圧レベルが保証電圧範囲未満にある場合に処理回路での消費電流の低減を図ること。【解決手段】電源電圧モニタ回路１２では基板の電源端子８に印加される動作電源の電圧レベルが保証電圧範囲内にあるか否かを示す電源モニタ信号ｍが生成される。ＮＡＮＤ回路１３は電源端子８に動作電源が印加されている場合に電源モニタ信号ｍが、保証電圧範囲未満であることを示すときは出力ＣをＨレベルにし、保証電圧範囲内であることを示すとき出力ＣをＬレベルにする。ＰＭＯＳトランジスタ１４はＮＡＮＤ回路１３の出力ＣがＨレベルであるときに発振回路１５への電源供給を遮断する。保証電圧範囲未満では処理回路である内部回路１６へのクロック供給がないので、消費電流を増大させる誤動作が抑制される。【選択図】　　　図１
2004015544.tif 000002
【特許請求の範囲】
【請求項１】
少なくともクロックを発生する発振回路と前記発振回路からのクロックで処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から電源の供給を受ける電子回路において、
前記基板の電源端子に印加される動作電源の電圧レベルが、保証電圧範囲未満であるときは、前記発振回路への電源供給を遮断し、保証電圧範囲内であるときに前記発振回路への電源供給を行う電源制御手段、
を備えたことを特徴とする電子回路。
【請求項２】
前記電源制御手段の動作に連動して、前記電源制御手段が発振回路への電源供給を遮断するときは前記処理回路への電源供給を遮断し、前記電源制御手段が発振回路への電源供給を行うときは前記処理回路への電源供給を行うとともに、前記発振回路が動作電源の供給を受けて発生するクロックが安定状態になったときその安定状態になった以降のクロックを前記処理回路に与える処理回路制御手段、
を備えたことを特徴とする請求項１に記載の電子回路。
【請求項３】
前記電源制御手段は、
前記基板の電源端子に印加される動作電源の電圧レベルが保証電圧範囲未満であるか保証電圧範囲内であるかを示す電源モニタ信号を出力する電源電圧モニタ回路と、
前記基板の電源端子と前記発振回路の電源入力端との間に設けられ、前記電源モニタ信号が、前記保証電圧範囲未満であることを示すときは非導通状態となり、前記保証電圧範囲内にあることを示すときに導通状態になるスイッチング素子と、
を備えたことを特徴とする請求項１または２に記載の電子回路。
【請求項４】
前記処理回路制御手段は、
前記電源モニタ信号を適宜時間だけ遅延する遅延回路と、
前記遅延回路が出力する遅延モニタ信号と前記発振回路が出力するクロックとを受けて、前記遅延モニタ信号が前記保証電圧範囲内にあることを示している場合において、前記クロックの振幅レベルが安定状態にあると見なせる振幅値を超えたか否かを示すレベル判定信号を発生し、その後、前記安定状態にあると見なした振幅値以降のクロックを前記処理回路に出力するクロックレベル検出回路と、
前記基板の電源端子と前記処理回路の電源入力端との間に設けられ、前記レベル判定信号が、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にないことを示すときは非導通状態となり、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にあることを示すときに導通状態になるスイッチング素子と、
を備えたことを特徴とする請求項３に記載の電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、少なくともクロックを発生する発振回路とこの発振回路からのクロックに従って処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から動作電源の供給を受ける電子回路に関するものである。
【０００２】
【従来の技術】
図９は、従来の電子回路としての半導体集積回路の構成例を示すブロック図である。図９に示す半導体集積回路９１は、クロックＡを発生する発振回路９２と入出力回路９３と発振回路９２からクロックＡの供給を受ける内部回路９４とを備え、それぞれ基板の同じ電源端子９５に並列に接続されている。
【０００３】
この構成によれば、電源端子９５に動作電源（電圧値ＶＤＤ）が印加されると、発振回路９２と入出力回路９３と内部回路９４とに同時に動作電源が供給され、それぞれ動作を開始する。内部回路９４は、発振回路９２からのクロックＡに従って処理動作を行う。
【０００４】
【発明が解決しようとする課題】
しかしながら、発振回路９２は、供給される動作電源の電圧レベルが保証電圧範囲未満であるときは、発振が不安定であるので、図９に示した従来の半導体集積回路９１の構成では、次のような問題が生ずる。以下に図９と図１０を参照して説明する。なお、図１０は、図９に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。
【０００５】
図１０において、横軸は、動作電源の投入時からの経過時間を示している。縦軸には、動作電源の電圧値ＶＤＤと、発振回路９２が安定に発振しているときの振幅値Ｖ１と、発振回路９２が安定な発振を開始するときの振幅値Ｖ２とが示されている。
【０００６】
電源投入時では、各回路に供給される動作電源の電圧レベルは、保証電圧範囲内の電圧レベルに向かって上昇する過渡期間を経て保証電圧範囲内の電圧レベルに到達し、以後その保証電圧範囲内の電圧レベルで安定するという経過を取る。そして、発振回路９２では、過渡期間においては、不安定な発振状態から発振振幅が成長し、安定期間が始まる辺りで、ある振幅値Ｖ２に達して安定な発振を開始し、さらに成長した振幅値Ｖ１で安定した発振状態になるという経過を取る。
【０００７】
この過渡期間では、発振回路９２は、当初は非常に不安定な発振状態にあり、その後、発振振幅が成長する過程でも、発生するクロックＡにデューティーのずれや抜けが生ずる不安定な状態がある。内部回路９４は、このような不安定なクロックＡが供給されると、不安定な状態になり、誤動作が頻発し、消費電流である貫通電流が増大する。この貫通電流が増大すると大きな電源ドロップ１０１が生ずることがある。
【０００８】
このような大きな電源ドロップ１０１があると、図１０に示すように、動作電源の電圧レベルの上昇が非常に緩やかになるので、発振回路９２が安定発振を開始するまでに相当の時間を要する結果になる。そうすると、内部回路９４での消費電流が一層大きくなる。動作電源が電池である場合には、電池寿命が短くなるという問題がある。
【０００９】
なお、図１０において、過渡期間と安定期間の境目で、動作電源の電圧レベルが急激に電圧値ＶＤＤに立ち上がっているのは、発振回路９２が安定発振を開始した結果、内部回路９４が正規の動作を開始したことによって、余分な消費電流が無くなったことによる。
【００１０】
また、安定期間において、動作電源の電圧レベルが何らかの原因で保証電圧範囲未満に低下した場合にも、内部回路９４では発振回路９２から不安定なクロックＡが供給されるので、同様に誤動作が生じ、消費電流が増大するという問題がある。
【００１１】
この発明は、上記に鑑みてなされたもので、少なくともクロックを発生する発振回路とこの発振回路からのクロックに従って処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から動作電源の供給を受ける電子回路において、動作電源の電圧レベルが保証電圧範囲未満にある場合に処理回路での消費電流の低減が図れる電子回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかる電子回路は、少なくともクロックを発生する発振回路と前記発振回路からのクロックで処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から電源の供給を受ける電子回路において、前記基板の電源端子に印加される動作電源の電圧レベルが、保証電圧範囲未満であるときは、前記発振回路への電源供給を遮断し、保証電圧範囲内であるときに前記発振回路への電源供給を行う電源制御手段を備えたことを特徴とする。
【００１３】
この発明によれば、電源制御手段にて、前記基板の電源端子に印加される動作電源の電圧レベルが、保証電圧範囲未満であるときは、前記発振回路への電源供給が遮断され、保証電圧範囲内であるときに前記発振回路への電源供給が行われる。
【００１４】
つぎの発明にかかる電子回路は、上記の発明において、前記電源制御手段の動作に連動して、前記電源制御手段が発振回路への電源供給を遮断するときは前記処理回路への電源供給を遮断し、前記電源制御手段が発振回路への電源供給を行うときは前記処理回路への電源供給を行うとともに、前記発振回路が動作電源の供給を受けて発生するクロックが安定状態になったときその安定状態になった以降のクロックを前記処理回路に与える処理回路制御手段を備えたことを特徴とする。
【００１５】
この発明によれば、上記の発明において、処理回路制御手段にて、前記電源制御手段の動作に連動して、前記電源制御手段が発振回路への電源供給を遮断するときは前記処理回路への電源供給が遮断され、前記電源制御手段が発振回路への電源供給を行うときは前記処理回路への電源供給が行われるとともに、前記発振回路が動作電源の供給を受けて発生するクロックが安定状態になったときその安定状態になった以降のクロックが前記処理回路に供給される。
【００１６】
つぎの発明にかかる電子回路は、上記の発明において、前記電源制御手段は、前記基板の電源端子に印加される動作電源の電圧レベルが保証電圧範囲未満であるか保証電圧範囲内であるかを示す電源モニタ信号を出力する電源電圧モニタ回路と、前記基板の電源端子と前記発振回路の電源入力端との間に設けられ、前記電源モニタ信号が、前記保証電圧範囲未満であることを示すときは非導通状態となり、前記保証電圧範囲内にあることを示すときに導通状態になるスイッチング素子とを備えたことを特徴とする。
【００１７】
この発明によれば、上記の発明において、前記電源制御手段は、電源電圧モニタ回路と前記基板の電源端子と前記発振回路の電源入力端との間に設けられるスイッチング素子とを備える。電源電圧モニタ回路では、前記基板の電源端子に印加される動作電源の電圧レベルが保証電圧範囲内にあるか否かを示す電源モニタ信号が生成される。そして、スイッチング素子は、前記電源モニタ信号が、前記保証電圧範囲未満であることを示すときは非導通状態となって前記発振回路への電源供給を遮断し、前記保証電圧範囲内にあることを示すときに導通状態となって前記発振回路への電源供給を行う。
【００１８】
つぎの発明にかかる電子回路は、上記の発明において、前記処理回路制御手段は、前記電源モニタ信号を適宜時間だけ遅延する遅延回路と、前記遅延回路が出力する遅延モニタ信号と前記発振回路が出力するクロックとを受けて、前記遅延モニタ信号が前記保証電圧範囲内にあることを示している場合において、前記クロックの振幅レベルが安定状態にあると見なせる振幅値を超えたか否かを示すレベル判定信号を発生し、その後、前記安定状態にあると見なした振幅値以降のクロックを前記処理回路に出力するクロックレベル検出回路と、前記基板の電源端子と前記処理回路の電源入力端との間に設けられ、前記レベル判定信号が、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にないことを示すときは非導通状態となり、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にあることを示すときに導通状態になるスイッチング素子とを備えたことを特徴とする。
【００１９】
この発明によれば、上記の発明において、前記処理回路制御手段は、遅延回路と、クロックレベル検出回路と、前記基板の電源端子と前記処理回路の電源入力端との間に設けられるスイッチング素子とを備える。遅延回路では、前記電源モニタ信号が適宜時間だけ遅延操作される。クロックレベル検出回路では、前記遅延回路が出力する遅延モニタ信号と前記発振回路が出力するクロックとを受けて、前記遅延モニタ信号が前記保証電圧範囲内にあることを示している場合において、前記クロックの振幅レベルが安定状態にあると見なせる振幅値を超えたか否かを示すレベル判定信号が生成され、その後、前記安定状態にあると見なした振幅値以降のクロックが前記処理回路に出力される。そして、スイッチング素子は、前記レベル判定信号が、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にないことを示すときは非導通状態となって前記処理回路への電源供給を遮断し、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にあることを示すときに導通状態になって前記処理回路への電源供給を行う。
【００２０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる電子回路の好適な実施の形態を詳細に説明する。
【００２１】
実施の形態１．
図１は、この発明の実施の形態１である電子回路としての半導体集積回路の構成を示すブロック図である。図１に示す半導体集積回路１は、入出力回路１１と、発振回路１５と、発振回路１５からクロックＡを受ける内部回路１６とを備える場合において、電源制御回路として、電源電圧モニタ回路１２とＮＡＮＤ回路１３とスイッチング素子としてのＰＭＯＳトランジスタ１４とが設けられている。
【００２２】
入出力回路１１と内部回路１６それぞれの電源入力端は、直接基板の電源端子８に接続されている。一方、発振回路１５の電源入力端は、ＰＭＯＳトランジスタ１４を介して電源端子８に接続されている。すなわち、ＰＭＯＳトランジスタ１４のソース電極は、電源端子８に接続され、ドレイン電極は、発振回路１５の電源入力端に接続されている。
【００２３】
ＰＭＯＳトランジスタ１４のゲート電極には、ＮＡＮＤ回路１３の出力端が接続されている。ＮＡＮＤ回路１３の一方の入力端は、電源端子８に接続され、他方の入力端は、電源電圧モニタ回路１２の出力端に接続されている。電源電圧モニタ回路１２の入力端は、電源端子８に接続されている。
【００２４】
ＮＡＮＤ回路１３は、２入力が共に高レベル（以下「Ｈレベル」という）であるときは、出力端に送出する発振回路電源制御信号Ｃを低レベル（以下「Ｌレベル」という）にし、２入力がその他の場合には、発振回路電源制御信号ＣをＨレベルにする。
【００２５】
ＰＭＯＳトランジスタ１４は、発振回路電源制御信号ＣがＬレベルのときに導通状態となって発振回路１５の電源入力端と電源端子８とを接続する。ＰＭＯＳトランジスタ１４は、発振回路電源制御信号ＣがＨレベルのときは、非導通状態となり、発振回路１５の電源入力端と電源端子８との接続を遮断する。
【００２６】
電源電圧モニタ回路１２は、電源端子８に印加される動作電源（電圧値ＶＤＤ）の電圧レベルを監視し、電圧レベルが保証電圧範囲未満であるときは、出力端に送出する電源電圧モニタ信号ｍをＬレベルにし、電圧レベルが保証電圧範囲内にあるときは、電源電圧モニタ信号ｍをＨレベルにする。このように動作する電源電圧モニタ回路１２としては、例えば図２に示す回路を用いることができる。
【００２７】
図２に示す電源電圧モニタ回路１２は、抵抗素子２１，２５，２６と、容量素子２２と、インバータ２３，２４とで構成されている。抵抗素子２１の一端は、電源端子８に接続され、他端は容量素子２２の一端とインバータ２３の入力端とに接続されている。容量素子２２の他端は、接地（ＧＮＤ）に接続されている。
【００２８】
インバータ２３の出力端は、インバータ２４の入力端に接続されるとともに、抵抗素子２５を介して電源端子８に接続されている。インバータ２４の出力端には、電源電圧モニタ信号ｍが現れるが、インバータ２４の出力端と接地（ＧＮＤ）との間には、抵抗素子２６が接続されている。ここで、抵抗素子２５は、高抵抗値のものである。
【００２９】
このような構成の電源電圧モニタ回路１２では、電源端子８に動作電源（電圧値ＶＤＤ）が印加されると、インバータ２３，２４の接続端に初期値としてＨレベルが設定されるので、インバータ２４は、Ｌレベルの電源電圧モニタ信号ｍを出力する。一方、抵抗素子２１と容量素子２２との接続端での電位は、時定数に従って上昇する。その上昇過程での電圧レベルがインバータ２３の動作閾値を超えると、インバータ２３は、出力をＬレベルにするので、インバータ２４は、Ｈレベルの電源電圧モニタ信号ｍを出力する。
【００３０】
また、動作電源（電圧値ＶＤＤ）の電圧レベルが保証電圧範囲内から保証電圧範囲未満に低下する場合は、容量素子２２の充電電荷が電源側に放電し、インバータ２３の入力レベルが動作閾値以下に低下するので、インバータ２３は、出力をＬレベルにする。これによって、インバータ２４は、電源電圧モニタ信号ｍをＨレベルからＬレベルにする。
【００３１】
したがって、インバータ２３の動作閾値を電源電圧の保証電圧範囲を規定する値に設定すれば、電源電圧モニタ信号ｍの２値レベルは、電源電圧の保証電圧範囲未満か保証電圧範囲内かを識別する情報を与えることになる。
【００３２】
次に、図３は、図１に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。以下、図３に従って電源投入時における動作を説明する。
【００３３】
図３（１）：電源端子８に動作電源（電圧値ＶＤＤ）が印加されると、各回路に供給される動作電源の電圧レベルは、保証電圧範囲内の電圧レベルに向かって上昇する過渡期間を経て保証電圧範囲内の電圧レベルに到達し、以後その保証電圧範囲内の電圧レベルで安定するという経過を取る。
【００３４】
図３（２）：電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍは、電源投入時点から動作電源の電圧レベルが保証電圧範囲のレベルに到達するまでは、Ｌレベルであるが、動作電源の電圧レベルが保証電圧範囲のレベルに到達すると、Ｈレベルとなり、以降動作電源の電圧レベルが保証電圧範囲内にある間、Ｈレベルを保持する。
【００３５】
図３（３）：ＮＡＮＤ回路１３では、電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍが、Ｌレベルである期間では、発振回路電源制御信号ＣをＨレベルにしている。動作電源の電圧レベルが保証電圧範囲未満であるときは、ＰＭＯＳトランジスタ１４は、Ｈレベルの発振回路電源制御信号Ｃを受けて非導通状態にあるので、動作電源が電源端子８に印加されても、発振回路１５には、動作電源は供給されない。
【００３６】
そして、ＮＡＮＤ回路１３では、電源電圧モニタ信号ｍがＨレベルになるのに応答して、発振回路電源制御信号ＣをＬレベルにし、以降動作電源の電圧レベルが保証電圧範囲内で、かつ電源電圧モニタ信号ｍがＨレベルにある期間内において、そのＬレベル状態を維持する。動作電源の電圧レベルが保証電圧範囲内になると、ＰＭＯＳトランジスタ１４は、Ｌレベルの発振回路電源制御信号Ｃを受けて導通状態になるので、発振回路１５には、ＰＭＯＳトランジスタ１４を介して動作電源が供給される。
【００３７】
図３（４）：これによって、発振回路１５は、クロック発生動作を開始する。図３（４）では、クロックＡの振幅が成長していく過程が示されている。
【００３８】
また、図３では、省略したが、安定期間において動作電源の電圧レベルが何らかの原因で保証電圧範囲内から保証電圧範囲未満に低下したときは、電源電圧モニタ信号ｍがＬレベルに変化するので、発振回路電源制御信号ＣがＨレベルになる。これによって、ＰＭＯＳトランジスタ１４が非導通状態になり、動作電源の発振回路１５への供給が遮断される。
【００３９】
このように、実施の形態１によれば、動作電源が電源端子８に印加されると、内部回路１６には、直ちに動作電源が供給されるが、動作電源の電圧レベルが保証電圧範囲内になるまでは、発振回路１５からクロックＡの供給がない。また、安定期間において動作電源の電圧レベルが何らかの原因で保証電圧範囲内から保証電圧範囲未満に低下したときは、動作電源の発振回路１５への供給が遮断されるので、内部回路１６は、発振回路１５からクロックＡの供給がなくなり、動作停止状態になる。
【００４０】
したがって、内部回路１６では、動作電源の電圧レベルが保証電圧範囲未満である期間においては、誤動作が生ずることはなく、誤動作による消費電流の発生が抑制される。
【００４１】
実施の形態２．
図４は、この発明の実施の形態２である電子回路としての半導体集積回路の構成を示すブロック図である。なお、図４では、図１に示した構成と同一ないしは同等である構成部分には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００４２】
図４に示すように、実施の形態２による電子回路としての半導体集積回路２では、実施の形態１（図１）に示した構成において、遅延回路２７と、レベル検出回路２８と、スイッチング素子としてのＰＭＯＳトランジスタ２９とが追加されている。
【００４３】
内部回路１６は、クロックの供給を発振回路１５からではなく、レベル検出回路２９から受けるようになっている。また、発振回路１５と同様に、内部回路１６は、ＰＭＯＳトランジスタ２９を介して電源端子８に接続されている。すなわち、ＰＭＯＳトランジスタ２９のソース電極は、電源端子８に接続され、ドレイン電極は、内部回路１６の電源入力端に接続されている。
【００４４】
遅延回路２７は、電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍを適宜時間だけ遅延操作し、その遅延操作した遅延モニタ信号ｍ’をレベル検出回路２８に出力する。
【００４５】
レベル検出回路２８は、電源端子８から動作電源の供給を受けるが、遅延回路２７からの遅延モニタ信号ｍ’と発振回路１５からのクロックＡとを受けて、クロックＡの振幅レベルを検出し、検出したクロックＡの振幅レベルに応じた２値のレベル信号である内部回路電源制御信号ＢをＰＭＯＳトランジスタ２９のゲート電極に出力するとともに、一定条件下に内部回路１６にクロックＺを出力する。
【００４６】
具体的には、レベル検出回路２８は、クロックＡの振幅レベルを検出し、そのレベル値がある値（図１０に示した電圧Ｖ２）を超えない場合には、ＰＭＯＳトランジスタ２９のゲート電極にＨレベルの内部回路電源制御信号Ｂを出力する。これにより、ＰＭＯＳトランジスタ２９が非導通状態となり、内部回路１６の電源入力端と電源端子８との接続を遮断する。内部回路１６には、動作電源は供給されない。レベル検出回路２８は、当然、クロックＺも出力しない。
【００４７】
そして、クロックＡの振幅レベルがある値（図１０に示した電圧Ｖ２）を超える場合には、ＰＭＯＳトランジスタ２９のゲート電極にＬレベルの内部回路電源制御信号Ｂを出力する。これにより、ＰＭＯＳトランジスタ２９が導通状態となり、内部回路１６の電源入力端と電源端子８とを接続する。また、レベル検出回路２８は、クロックＺを出力する。
【００４８】
このように動作するレベル検出回路２８は、例えば図５に示すように構成されている。図５に示すレベル検出回路２８は、２入力のＮＡＮＤ回路３１，３３と、ＰＭＯＳトランジスタ３２と、３入力のＮＡＮＤ回路３４と、インバータ３５，３６と、ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂとを並列接続したＣＭＯＳトランスファゲート３７とを備えている。
【００４９】
遅延回路２７からの遅延モニタ信号ｍ’は、ＮＡＮＤ回路３１，３３，３４に入力されている。発振回路１５からのクロックＡは、ＮＡＮＤ回路３１，３４に入力されている。ＮＡＮＤ回路３１の出力端は、ＰＭＯＳトランジスタ３２のゲート電極に接続されている。ＰＭＯＳトランジスタ３２のソース電極は、電源端子８に接続され、ドレイン電極は、ＮＡＮＤ回路３３，３４の入力端とＣＭＯＳトランスファゲート３７の出力端Ｄ（ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂの共通接続されたドレイン電極）とに接続されている。
【００５０】
ＮＡＮＤ回路３３の出力端は、インバータ３５の入力端に接続されるとともに、ＰＭＯＳトランジスタ２９のゲート電極に接続されている。インバータ３５の出力端は、ＣＭＯＳトランスファゲート３７の入力端（ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂの共通接続されたソース電極）に接続されている。
【００５１】
ＮＡＮＤ回路３４の出力端は、インバータ３６の入力端に接続されるとともに、ＮＭＯＳトランジスタ３７ａのゲート電極に接続されている。インバータ３６の出力端は、内部回路１６のクロック入力端に接続されるとともに、ＰＭＯＳトランジスタ３７ｂのゲート電極に接続されている。
【００５２】
ここで、発振回路１５が安定した発振状態にある時のクロックＡの振幅値が図１０に示した電圧Ｖ１であるとする。遅延モニタ信号ｍ’とクロックＡとが入力されるＮＡＮＤ回路３１では、図６に示すように、遅延モニタ信号ｍ’がＨレベルに固定されているとした場合、クロックＡを示す入力信号ＶＩＮが０〜Ｖ１と変化すると、通常は、０〜（１／２）Ｖ１までは出力をＨレベルにし、入力レベルが電圧（１／２）Ｖ１を超えると出力をＬレベルにする。
【００５３】
これに対し、この実施の形態２では、ＮＡＮＤ回路３１の動作閾値を、図７に示すように、電圧（１／２）Ｖ１から電圧Ｖ２にシフトし、０〜Ｖ２までは出力をＨレベルにし、入力レベルがＶ２を超えると出力をＬレベルにするようにしている。
【００５４】
このような構成のレベル検出回路２８において、ＮＡＮＤ回路３１では、遅延モニタ信号ｍ’がＨレベルであるときに、入力するクロックＡがＨレベル（電圧Ｖ２を超えたレベル）になるたびに、そのＨレベルの期間内出力ＥをＬレベルにする。ＰＭＯＳトランジスタ３２は、ＮＡＮＤ回路３１の出力ＥがＬレベルになるたびに、そのＬレベルである期間内導通状態となり、ＮＡＮＤ３３，３４の入力端に動作電源の電圧レベル（Ｈレベル）が入力される。この出力ラインには、ＣＭＯＳトランスファゲート３７の出力端Ｄが接続されているので、その出力端Ｄの電位がＨレベルに持ち上げられる。
【００５５】
ＮＡＮＤ回路３３では、遅延モニタ信号ｍ’がＨレベルであるときに、ＰＭＯＳトランジスタ３２が一度も導通状態にならない状況では、出力（内部回路電源制御信号Ｂ）をＨレベルにしている。これによって、ＰＭＯＳトランジスタ２９が非導通状態に制御される。ＮＡＮＤ回路３３が出力（内部回路電源制御信号Ｂ）をＨレベルにすると、ＣＭＯＳトランスファゲート３７の入力端には、インバータ３５を介してＬレベルが印加される。
【００５６】
そして、ＮＡＮＤ回路３３では、遅延モニタ信号ｍ’がＨレベルであるときに、ＰＭＯＳトランジスタ３２が導通状態になると、出力（内部回路電源制御信号Ｂ）をＬレベルにする。これにより、ＰＭＯＳトランジスタ２９が導通状態に移行し、内部回路１６への電源供給が開始される。ＮＡＮＤ回路３３が出力（内部回路電源制御信号Ｂ）をＬレベルにすると、ＣＭＯＳトランスファゲート３７の入力端には、インバータ３５を介してＨレベルが印加される。このとき、上記したように、ＣＭＯＳトランスファゲート３７の出力端Ｄは、ＮＡＮＤ回路３３が出力（内部回路電源制御信号Ｂ）をＬレベルにする前にＨレベルになっている。
【００５７】
ＮＡＮＤ回路３４では、遅延モニタ信号ｍ’がＨレベルである場合において、クロックＡがＨレベルで、もう一つの入力（ＰＭＯＳトランジスタ３２の出力またはＣＭＯＳトランスファゲート３７の出力）がＨレベルであるときに出力Ａ’をＬレベルにするが、ＰＭＯＳトランジスタ３２が一度も導通状態にならない状況では、出力Ａ’をＨレベルにしている。これによって、インバータ３６の出力（クロックＺ）はＬレベルに固定され、内部回路１６へのクロック供給はない。また、ＣＭＯＳトランスファゲート３７では、ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂとが共に導通状態になるので、出力端Ｄは、Ｌレベルに維持される。
【００５８】
そして、ＰＭＯＳトランジスタ３２が最初に導通状態になるタイミングでは、上記のようにＣＭＯＳトランスファゲート３７の出力端Ｄは、Ｌレベルに維持されているので、ＮＡＮＤ回路３４は、そのまま出力Ａ’をＨレベルに保持する。その後、上記のようにＣＭＯＳトランスファゲート３７の出力端ＤがＨレベルに持ち上がると、ＮＡＮＤ回路３４では、その後のクロックＡがＨレベルである期間内出力Ａ’をＬレベルにする。インバータ３６は出力（クロックＺ）をＨレベルにする。
【００５９】
これによって、ＣＭＯＳトランスファゲート３７では、ＮＭＯＳトランジスタ３７ａとＰＭＯＳトランジスタ３７ｂとが共に非導通状態になるが、ＰＭＯＳトランジスタ３２が導通状態になるので、ＣＭＯＳトランスファゲート３７の出力端ＤがＨレベルに維持される。この動作が繰り返される結果、ＮＡＮＤ回路３４の出力Ａ’にはクロックＡを反転したクロックが現れ、インバータ３６から内部回路１６にクロックＺが供給される。
【００６０】
次に、図８は、図４に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。以下、図８に従って電源投入時における動作を説明する。
【００６１】
図８（１）：電源端子８に動作電源（電圧値ＶＤＤ）が印加されると、各回路に供給される動作電源の電圧レベルは、保証電圧範囲内の電圧レベルに向かって上昇する過渡期間を経て保証電圧範囲内の電圧レベルに到達し、以後その保証電圧範囲内の電圧レベルで安定するという経過を取る。
【００６２】
図８（２）：電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍは、電源投入時点から動作電源の電圧レベルが保証電圧範囲のレベルに到達するまでは、Ｌレベルであるが、動作電源の電圧レベルが保証電圧範囲のレベルに到達すると、Ｈレベルとなり、以降動作電源の電圧レベルが保証電圧範囲内にある間、Ｈレベルを保持する。
【００６３】
図８（３）：電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍは、遅延回路２７にて所定の遅延時間だけ遅延操作された遅延モニタ信号ｍ’となり、レベル検出回路２８に入力される。
【００６４】
図８（４）：ＮＡＮＤ回路１３では、電源電圧モニタ回路１２が出力する電源電圧モニタ信号ｍが、Ｌレベルである期間では、発振回路電源制御信号ＣをＨレベルにしている。動作電源の電圧レベルが保証電圧範囲未満であるときは、ＰＭＯＳトランジスタ１４は、Ｈレベルの発振回路電源制御信号Ｃを受けて非導通状態にあるので、動作電源が電源端子８に印加されても、発振回路１５には、動作電源は供給されない。
【００６５】
そして、ＮＡＮＤ回路１３では、電源電圧モニタ信号ｍがＨレベルになるのに応答して、発振回路電源制御信号ＣをＬレベルにし、以降動作電源の電圧レベルが保証電圧範囲内で、かつ電源電圧モニタ信号ｍがＨレベルにある期間内において、そのＬレベル状態を維持する。動作電源の電圧レベルが保証電圧範囲内になると、ＰＭＯＳトランジスタ１４は、Ｌレベルの発振回路電源制御信号Ｃを受けて導通状態になるので、発振回路１５には、ＰＭＯＳトランジスタ１４を介して動作電源が供給される。
【００６６】
図８（５）：これによって、発振回路１５は、クロック発生動作を開始する。図８（５）では、遅延時間が経過した辺りからクロックＡの振幅が成長していく過程が示されている。前述したように、電圧Ｖ２は、安定した発振を開始する電圧値であり、電圧Ｖ１は、安定した発振状態にある場合の電圧値である。
【００６７】
図８（６）：ＮＡＮＤ回路３１では、遅延モニタ信号ｍ’がＨレベルである期間において、クロックＡが、電圧Ｖ２以下であるときは出力をＨレベルにし、Ｖ２を超えると出力をＬレベルにし、Ｖ２を超える期間内そのＬレベルを維持し、Ｖ２以下になると出力をＨレベルにすることが繰り返される。
【００６８】
ＰＭＯＳトランジスタ３２は、ＮＡＮＤ回路３１の出力がＬレベルとなるたびに、そのＬレベルである期間内、導通状態となり、ＮＡＮＤ回路３３，３４の入力端にＨレベルを与える。
【００６９】
図８（７）：ＮＡＮＤ回路３３では、ＰＭＯＳトランジスタ３２が最初に導通状態になったとき、つまりクロックＡの振幅が電圧Ｖ２を超えるまで成長したとき、出力（内部回路電源制御信号Ｂ）をＨレベルからＬレベルに立ち下げる。これによって、ＰＭＯＳトランジスタ２９が導通状態になり、ＰＭＯＳトランジスタ２９を介して内部回路１６に動作電源の供給が開始される。
【００７０】
図８（８）：クロックＡの振幅が電圧Ｖ２を超えるまで成長すると、ＰＭＯＳトランジスタ３２が導通状態になることにより、ＣＭＯＳトランスファゲート３７の出力端Ｄは、ＬレベルからＨレベルに持ち上げられる。これは、内部回路電源制御信号ＢがＨレベルからＬレベルに立ち下がる前に発生する。以後、ＣＭＯＳトランスファゲート３７の出力端Ｄは、Ｈレベルに維持される。
【００７１】
図８（９）：ＮＡＮＤ回路３４の出力Ａ’は、クロックＡの振幅が電圧Ｖ２を超えるまで成長した後の２つ目のクロックＡ以降のものになる。
【００７２】
図８（１０）：内部回路１６には、クロックＡの振幅が電圧Ｖ２を超えるまで成長した後の２つ目のクロックＡ以降のクロックＺが供給される。
【００７３】
また、図８では、省略したが、安定期間において動作電源の電圧レベルが何らかの原因で保証電圧範囲内から保証電圧範囲未満に低下したときは、電源電圧モニタ信号ｍがＬレベルに変化するので、発振回路電源制御信号ＣがＨレベルになる。これによって、ＰＭＯＳトランジスタ１４が非導通状態になり、動作電源の発振回路１５への供給が遮断される。
【００７４】
電源電圧モニタ信号ｍがＬレベルに変化すると、連動して内部回路電源制御信号ＢがＨレベルになるので、ＰＭＯＳトランジスタ２９が非導通状態になり、内部回路１６への動作電源の供給が遮断される。
【００７５】
このように、実施の形態２によれば、動作電源が電源端子８に印加されても、内部回路１６には、直ちに動作電源が供給されるのではなく、発振回路１５と同様に動作電源の電圧レベルが保証電圧範囲内になるまでは、供給されない。しかも、内部回路１６では、動作電源が供給されても、クロックの供給は、クロックの振幅が十分に成長した後に行われる。
【００７６】
また、安定期間において動作電源の電圧レベルが何らかの原因で保証電圧範囲内から保証電圧範囲未満に低下したときも、発振回路１５と同様に動作電源の内部回路１６への供給が遮断される。
【００７７】
したがって、内部回路１６では、動作電源の電圧レベルが保証電圧範囲未満である期間においては、動作電源の供給がなく、動作電源の電圧レベルが保証電圧範囲内になって動作電源の供給を受けても、クロックの供給はクロックが安定した後であるので、一層確実に、内部回路１６での誤動作や消費電流の増加といった問題は解消される。
【００７８】
なお、各実施の形態では、発振回路を含む半導体集積回路を例に挙げて説明したが、この発明は、これに限定されるものではなく、少なくともクロックを発生する発振回路とこの発振回路からのクロックで処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から電源の供給を受ける電子回路であれば、同様に適用できることは言うまでもない。
【００７９】
【発明の効果】
以上説明したように、この発明によれば、少なくともクロックを発生する発振回路と前記発振回路からのクロックで処理動作を行う処理回路とが同一の基板上に配置され、それぞれ基板の同じ電源端子から電源の供給を受ける電子回路において、電源制御手段にて、前記基板の電源端子に印加される動作電源の電圧レベルが、保証電圧範囲未満であるときは、前記発振回路への電源供給が遮断され、保証電圧範囲内であるときに前記発振回路への電源供給が行われる。したがって、動作電源の電圧レベルが保証電圧範囲未満であるときは、処理回路は、電源の供給は行われるが、クロックの供給がないので、動作停止状態になり、誤動作が生ずることがなく、消費電流の増加が抑制される。
【００８０】
つぎの発明によれば、上記の発明において、処理回路制御手段にて、前記電源制御手段の動作に連動して、前記電源制御手段が発振回路への電源供給を遮断するときは前記処理回路への電源供給が遮断され、前記電源制御手段が発振回路への電源供給を行うときは前記処理回路への電源供給が行われるとともに、前記発振回路が動作電源の供給を受けて発生するクロックが安定状態になったときその安定状態になった以降のクロックが前記処理回路に供給される。したがって、動作電源の電圧レベルが保証電圧範囲未満であるときは、処理回路も電源の供給が遮断され、動作電源の電圧レベルが保証電圧範囲内になって電源の供給が開始されても、クロックは、安定状態になった以降のクロックが供給されるので、誤動作が生ずることがなく、消費電流の増加が抑制される。
【００８１】
つぎの発明によれば、上記の発明において、前記電源制御手段は、電源電圧モニタ回路と前記基板の電源端子と前記発振回路の電源入力端との間に設けられるスイッチング素子とで構成することができる。すなわち、電源電圧モニタ回路では、前記基板の電源端子に印加される動作電源の電圧レベルが保証電圧範囲内にあるか否かを示す電源モニタ信号が生成される。そして、スイッチング素子は、前記電源モニタ信号が、前記保証電圧範囲未満であることを示すときは非導通状態となって前記発振回路への電源供給を遮断し、前記保証電圧範囲内にあることを示すときに導通状態となって前記発振回路への電源供給を行うことができる。
【００８２】
つぎの発明によれば、上記の発明において、前記処理回路制御手段は、遅延回路と、クロックレベル検出回路と、前記基板の電源端子と前記処理回路の電源入力端との間に設けられるスイッチング素子とで構成することができる。すなわち、遅延回路では、前記発振回路の発信動作開始初期の不安定期間を回避するために、前記電源モニタ信号が適宜時間だけ遅延操作される。クロックレベル検出回路では、前記遅延回路が出力する遅延モニタ信号と前記発振回路が出力するクロックとを受けて、前記遅延モニタ信号が前記保証電圧範囲内にあることを示している場合において、前記クロックの振幅レベルが安定状態にあると見なせる振幅値を超えたか否かを示すレベル判定信号が生成され、その後、前記安定状態にあると見なした振幅値以降のクロックが前記処理回路に出力される。そして、スイッチング素子は、前記レベル判定信号が、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にないことを示すときは非導通状態となって前記処理回路への電源供給を遮断し、前記クロックの振幅レベルが安定状態にあると見なせる振幅値にあることを示すときに導通状態になって前記処理回路への電源供給を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である電子回路としての半導体集積回路の構成を示すブロック図である。
【図２】図１に示す電源電圧モニタ回路の構成例を示す回路図である。
【図３】図１に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。
【図４】この発明の実施の形態２である電子回路としての半導体集積回路の構成を示すブロック図である。
【図５】図４に示すレベル検出回路の構成例を示す回路図である。
【図６】図５に示す遅延モニタ信号ｍ’とクロックＡとを受ける２入力ＮＡＮＤ回路の動作特性を説明する図である。
【図７】図６に示す２入力ＮＡＮＤ回路の動作閾値を説明する図である。
【図８】図４に示す半導体集積回路の動作を説明するタイムチャートである。
【図９】従来の電子回路としての半導体集積回路の構成例を示すブロック図である。
【図１０】図９に示す半導体集積回路の電源投入時における動作を説明するタイムチャートである。
【符号の説明】
１，２　半導体集積回路（電子回路）、８　基板の電源端子、１１　入出力回路、１２　電源電圧モニタ回路、１３，３１，３３，３４　ＮＡＮＤ回路、１４，２９，３２，３７ｂ　ＰＭＯＳトランジスタ、１５　発振回路、１６　内部回路（処理回路）、２１，２５，２６　抵抗素子、２２　容量素子、２３，２４，３５，３６　インバータ、２７　遅延回路、２８　レベル検出回路、３７　ＣＭＯＳトランスファゲート、３７ａ　ＮＭＯＳトランジスタ。
【図１】
2004015544.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004015544.tif 000009
【図８】
2004015544.tif 000010
【図９】
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【図１０】
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