(57)【要約】【課題】ＳｉＧｅ層を有する半導体基板の製造方法において、ＳｉＧｅ層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供する。【解決手段】原子ステップおよびテラス構造が形成されたアニールシリコン基板上、または、複数の結晶性シリコンからなる突起が形成されたアニールシリコン基板上に、ＳｉＧｅ層、または、ＳｉＧｅ層とＳｉ層を形成することを特徴とする半導体基板の製造方法を用いる。【選択図】      なし【特許請求の範囲】
【請求項１】
原子ステップおよびテラス構造が形成されたアニールシリコン基板上に、ＳｉＧｅ層、または、ＳｉＧｅ層とＳｉ層を形成することを特徴とする半導体基板の製造方法。
【請求項２】
前記シリコン基板のステップおよびテラス構造は、熱処理またはエピタキシャル成長炉におけるプリベーク処理において形成されることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記ステップ間隔は、０．１μｍ以上で形成されることを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【請求項４】
複数の結晶性シリコンからなる突起が形成されたアニールシリコン基板上に、ＳｉＧｅ層、または、ＳｉＧｅ層とＳｉ層を形成することを特徴とする半導体基板の製造方法。
【請求項５】
シリコン基板を水素またはＡｒアニール処理後、オゾン水洗浄およびＨＦ洗浄を行うことにより、アニールシリコン基板上に、前記結晶性シリコンの突起を形成することを特徴とする請求項４記載の半導体基板の製造方法。
【請求項６】
前記結晶性シリコンの突起は、高さが０．２〜１．０ｎｍ、幅が１０〜１５０ｎｍであり、面内密度は１×１０１９〜５×１０１０／ｃｍ２で形成されることを特徴とする請求項４または請求項５記載の半導体基板の製造方法。
【請求項７】
前記結晶性シリコンの突起部分を酸化させた後、ＳｉＧｅ層を形成することを特徴とする請求項４から請求項６までのいずれかに記載の半導体基板の製造方法。
【請求項８】
酸化された前記結晶性シリコンの突起部分以外の部分に、Ｇｅを島状にエピタキシャル成長させた後、ＳｉＧｅ層を形成することを特徴とする請求項７記載の半導体基板の製造方法。
【請求項９】
ＨＦ洗浄により酸化膜を除去した後、純水洗浄を行うことにより、前記結晶性シリコンの突起部分を酸化させることを特徴とする請求項７または請求項８記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の製造方法、より詳細には、ＳｉＧｅ層を有する半導体基板の製造方法に関するものである。
【０００２】
【従来の技術】
Ｓｉ／ＳｉＧｅヘテロ構造を用いたＭＯＳデバイスは、チャネル移動度の向上が図られることから、高駆動力かつ低消費電力のトランジスタ等における有力な技術として注目されている。
ＳｉＧｅチャネルは、主に、ｐチャネルの電流駆動力を増加させるものであるが、さらに、ＳｉＧｅ層上にＳｉ層をエピタキシャル成長させて形成された歪みＳｉチャネルは、ｎおよびｐチャネルともに、高い電流駆動力が得られる。このため、ＳｉＧｅ層上に歪みＳｉ層を形成させた半導体基板は、歪みＳｉＭＯＳＦＥＴ技術として期待されている。
【０００３】
しかしながら、シリコン基板上に直接、Ｇｅ組成３０％のＳｉＧｅ層を形成すると、ＳｉとＧｅとの格子不整合が約４％存在することから、歪みエネルギーによりミスフィット転位が形成される。このため、多くの貫通転位がＳｉチャネル層にまで伝播し、結晶品質を低下させ、前記貫通転位がキャリア移動度を低減させていることが判明している。
したがって、Ｓｉチャネル層に伝播する貫通転位密度を低減させることが求められる。
【０００４】
従来は、上記のような貫通転位を低減させるために、シリコン基板上に、Ｇｅ組成を成長膜厚とともに増加させる傾斜型ＳｉＧｅ層を形成し、該組成傾斜層中に転位を発生させて格子緩和を図り、該ＳｉＧｅ組成傾斜層上に、Ｇｅ組成が一定であるＳｉＧｅバッファ層、さらにその上に、歪みＳｉ層を形成する方法が採用されていた（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平６−２５２０４６号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ＳｉＧｅ組成傾斜層および組成を一定としたＳｉＧｅバッファ層の合計厚さは数μｍ必要となる。このような厚いＳｉＧｅ層の形成には、時間を要し、生産効率、コストの面からも、工業的なプロセスとして活用するには適当な方法であるとは言い難かった。
そこで、ＳｉＧｅ層が薄い状態で転位を効果的に発生させて、歪みを緩和する技術が求められていた。
【０００７】
本発明は、上記技術的課題を解決するためになされたものであり、ＳｉＧｅ層を有する半導体基板の製造方法において、ＳｉＧｅ層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度の低減化を図ることができる半導体基板の製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、原子ステップおよびテラス構造が形成されたアニールシリコン基板上に、ＳｉＧｅ層、または、ＳｉＧｅ層とＳｉ層を形成することを特徴とする。
前記ステップおよびテラス構造により、ＳｉＧｅ層が薄い状態であっても、転位を効果的に発生させて、歪みを緩和することが可能となる。
【０００９】
前記シリコン基板のステップおよびテラス構造は、熱処理またはエピタキシャル成長炉におけるプリベーク処理において形成することができる。
熱処理またはプリベーク処理は、規則的なステップおよびテラス構造を形成するために好適な方法である。
【００１０】
また、前記ステップ間隔は、０．１μｍ以上で形成されることが好ましい。
ＳｉＧｅ層の歪みの緩和を図る観点から、前記ステップは０．１μｍであることが好ましい。
【００１１】
また、本発明に係る他の半導体基板の製造方法は、複数の結晶性シリコンからなる突起が形成されたアニールシリコン基板上に、ＳｉＧｅ層、または、ＳｉＧｅ層とＳｉ層を形成することを特徴とする。
本発明によれば、上記ステップおよびテラス構造と同様に、シリコン基板表面の規則的な形状により、転位を均一に制御することができる。
【００１２】
上記製造方法においては、シリコン基板を水素またはＡｒアニール処理後、オゾン水洗浄およびＨＦ洗浄を行うことにより、アニールシリコン基板上に、前記結晶性シリコンの突起を形成することが好ましい。
この方法によれば、前記結晶性シリコンの突起の形状および密度を、ＨＦ洗浄の時間を調整することにより制御することができ、また、前記突起を均一に形成することができる。
【００１３】
また、前記結晶性シリコンの突起は、高さが０．２〜１．０ｎｍ、幅が１０〜１５０ｎｍであり、面内密度が１×１０１９〜５×１０１０／ｃｍ２で形成されることが好ましい。
ＳｉＧｅ層の歪みの緩和を図る観点から、前記突起は、上記のような形状および密度であることが好ましい。
【００１４】
さらに、上記製造方法においては、前記結晶性シリコンの突起部分を酸化させた後、ＳｉＧｅ層を形成してもよい。
この方法によっても、効果的に貫通転位の発生を抑制することができ、ＳｉＧｅ層の薄層化を図ることができる。
【００１５】
また、酸化された前記結晶性シリコンの突起部分以外の部分に、Ｇｅを島状にエピタキシャル成長させた後、ＳｉＧｅ層を形成してもよい。
この方法によっても、同様に、効果的に貫通転位の発生を抑制することができ、ＳｉＧｅ層の薄層化を図ることができる。
【００１６】
前記結晶性シリコンの突起部分は、ＨＦ洗浄によりシリコン基板表面の酸化膜を除去した後、純水洗浄を行うことにより酸化させることが好ましい。
規則的に形成されている突起部分のみを選択的に酸化して、ＳｉＧｅ層の歪みの緩和を図るため、突起部分以外の部分に酸化膜が形成されていることは好ましくない。
【００１７】
【発明の実施の形態】
本発明に係る半導体基板の製造方法は、原子ステップおよびテラス構造が形成されたアニールシリコン基板上に、ＳｉＧｅ層、または、ＳｉＧｅ層とＳｉ層を形成することを特徴とするものである。
通常のシリコン基板においては、６０°転位が支配的であり、貫通転位密度が増加する傾向にある。
これに対して、本発明においては、上記のように、規則的に形成されたステップおよびテラス構造を有するシリコン基板上にＳｉＧｅ層を形成することにより、９０°転位が支配的となる。このため、転位は、シリコン基板とＳｉＧｅ層との界面において移動するため、ＳｉＧｅ層におけるＧｅ組成を高くし、ＳｉＧｅ層を薄層化した状態で、歪みを緩和することが可能となる。
【００１８】
図１に、本発明において用いられるシリコン基板表面のステップおよびテラス構造を模式的に示す。
図１に示すシリコン基板１表面には、表面に数原子層のステップ１ａおよび結晶のオフ角により制御されたテラス１ｂが形成されている。
上記のようなステップおよびテラス構造は、シリコン基板をアニール処理することにより形成される。
【００１９】
シリコン基板を水素ガス、Ａｒ等の不活性ガス等により高温（１０００〜１２００℃）熱処理したアニールシリコン基板表面は、熱処理中にＳｉ原子が移動し、１〜３原子のステップおよびテラスを有する構造となる。前記テラス幅は、結晶のオフ角をより小さくすることで大きくなり、前記アニールシリコン基板表面を、原子レベルで平坦な構造とすることができる。
なお、上記アニール処理後のシリコン基板は、オゾン水等の機能水およびＨＦ洗浄を行うことにより、原子ステップおよびテラス構造を維持した状態の清浄なシリコン基板が得られる。
【００２０】
また、上記のようなステップおよびテラス構造は、プロセスおよび汚染性等に支障がない限り、上記のようなアニール処理の替わりに、エピタキシャル成長炉で、後のＳｉＧｅ層を形成する際のプリベーク処理において形成してもよい。
【００２１】
上記のようにして、表面にステップおよびテラス構造を形成したアニールシリコン基板を用いて、該基板上にＳｉＧｅ層をエピタキシャル成長させると、ステップサイトがエピタキシャル層原料の反応サイトとなりやすいため、選択的にエピタキシャル成長が進行する。
【００２２】
一般に、再構成構造表面にダイマー構造を形成すると、面内に異方的な内部応力が存在することから、前記ステップ端には、圧縮応力場が存在する。
一方、ＳｉＧｅ／Ｓｉ界面においては、格子不整合に起因して、基板を構成するＳｉには、引張応力場が存在する。
このため、ＳｉとＧｅの格子定数の差により発生する歪みは、ステップ端で高くなる。
本発明においては、このようなステップ近傍における歪み場を利用して、ＳｉＧｅ層の歪みを緩和させる。
【００２３】
通常のシリコン基板表面は、不規則に荒れた状態となっているため、転位の発生起点が定まらず、大小の転位が不均一に発生する。
これに対して、本発明に係るステップおよびテラス構造は、シリコン基板上に均一に制御されて形成されているため、この規則的なステップにおいて、転位を緩和する作用を有しており、転位が拡大することはない。
【００２４】
したがって、前記ステップおよびテラスの間隔、密度を制御することにより、ＳｉＧｅ層の格子不整合に起因する歪みをシリコン基板面内で制御することができ、前記歪みを緩和した状態で、格子が横に広がったＳｉＧｅ層を形成することが可能となる。
上記のような歪みを緩和させる観点から、前記ステップ間隔は０．１μｍ以上であることが好ましい。
【００２５】
また、本発明に係る他の半導体基板の製造方法は、複数の結晶性シリコンからなる突起が形成されたアニールシリコン基板上に、ＳｉＧｅ層、または、ＳｉＧｅ層とＳｉ層を形成することを特徴とするものである。
この方法は、上記したステップおよびテラス構造の替わりに、アニールシリコン基板上に規則的に形成された突起を利用して、同様にＳｉＧｅ層の歪みを緩和させるものである。
【００２６】
シリコン基板を水素またはＡｒアニール処理後、オゾン水洗浄およびＨＦ洗浄を行うことにより、アニールシリコン基板上に、結晶欠陥に起因した結晶性シリコンの突起が形成される。
【００２７】
図２に、ステップおよびテラス構造を有するシリコン基板１表面に結晶性シリコンの突起２が形成されているものを模式的に示す。
前記突起２は、規則的に形成されるものであり、図２においては、ステップおよびテラス構造を有するシリコン基板１において、ステップ幅よりも高い突起２が形成されている様子を示しているが、ステップおよびテラス構造の有無は問わない。突起２が均一に形成されていることが重要である。
【００２８】
上記のように表面に突起が形成されたアニールシリコン基板上に、ＳｉＧｅ層をエピタキシャル成長させると、該突起部分がエピタキシャル原料の反応サイトとなりやすく、選択的にエピタキシャル成長が進行する。そのため、突起上に形成されるＳｉＧｅ層が厚くなり、ＳｉとＧｅの格子定数の差により発生する歪みは、突起部分で大きくなる。
すなわち、シリコン基板面内において、大小の歪みが均一に分散されるため、局所的な歪みを緩和する作用が生じ、歪みが蓄積されにくい状態で格子が広がったＳｉＧｅ層を形成することができる。
したがって、貫通転位の発生を抑制することができ、ＳｉＧｅ層の薄層化を図ることができる。
【００２９】
前記結晶性シリコンの突起の形状および密度は、ＨＦ洗浄の時間を調整することにより制御することができ、本発明においては、上記のような歪みを緩和させる観点から、高さが０．２〜１．０ｎｍ、幅が１０〜１５０ｎｍであり、面内密度が１×１０１９〜５×１０１０／ｃｍ２で形成されることが好ましい。
【００３０】
ところで、前記突起は、上記したアニール処理後のシリコン基板のオゾン水洗浄およびＨＦ洗浄の際、ＨＦ洗浄時間を長くすることにより除去され、突起のない平坦なテラス面が得られる。
一方、オゾン水洗浄およびＨＦ洗浄後、シリコン基板表面に突起が残存している場合には、純水洗浄を行うことにより、シリコン基板表面が該突起部分から酸化される。
したがって、ＨＦ洗浄時間を制御して、所定の形状および密度の突起をテラス面に形成し、ＨＦ洗浄後に純水洗浄を行うことにより、突起部分のみを酸化することができる。
【００３１】
上記のようにして、突起部分のみを選択的に酸化したアニールシリコン基板上に、ＳｉＧｅ層をエピタキシャル成長させると、水素終端面、すなわち、突起部分以外の部分に、Ｇｅが選択的にエピタキシャル成長する。
その際、ＳｉとＧｅの格子定数の差により発生する歪みは、突起部分以外の部分で大きくなるが、その近傍には酸化膜で保護された突起が存在するため、前記歪みは、突起表面の酸化膜により緩和される。このため、歪みが蓄積されにくい状態で格子が広がったＳｉＧｅ層を形成することができる。
したがって、突起部分のみを酸化させた後、ＳｉＧｅ層を形成した場合も、貫通転位の発生を抑制することができ、ＳｉＧｅ層の薄層化を図ることができる。
【００３２】
上記において選択的にエピタキシャル成長したＧｅは、数原子（６原子程度）までエピタキシャル成長するが、それ以上になると、島状に成長する。
前記結晶性シリコンの突起も数原子層であるため、突起の形状および密度を制御することにより、Ｓｉの突起と島状のＧｅを所定の割合で面内に均質に存在させることが可能となる。
すなわち、基板面内で大小の歪みが均一に分散されるため、局所的な歪みを緩和する作用が生じ、歪みが蓄積されにくい状態で格子が広がったＳｉＧｅ層を形成することができる。
したがって、酸化された結晶性シリコンの突起部分以外の部分に、Ｇｅを島状にエピタキシャル成長させた後、ＳｉＧｅ層を形成した場合にも、貫通転位の発生を抑制することが可能となり、ＳｉＧｅ層の薄層化を図ることができる。
【００３３】
なお、上記純水洗浄による酸化処理においては、前工程のＨＦ洗浄においてシリコン基板上の酸化膜を完全に除去しておくことが好ましい。
上記方法においては、規則的に形成されている突起部分のみを選択的に酸化して、ＳｉＧｅ層の歪みの緩和を図るため、突起部分以外の部分に酸化膜が形成されていることは好ましくない。
【００３４】
【実施例】
以下、本発明を実施例に基づきさらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
［実施例１］
最終研磨した８インチ（１００）Ｐ型シリコンウエハであって、＜１００＞方向のオフ角が０．００１゜であるアニール処理したウエハを、２０ｐｐｍオゾン水で３０秒間洗浄後、１％ＨＦで６０秒間洗浄し、さらに、２０ｐｐｍオゾン水で３０秒間洗浄し、ウエハ表面を酸化した。
洗浄したウエハ表面のステップ幅および表面粗さＲｍｓをＡＦＭ（３μｍ×３μｍ）で測定したところ、表面粗さＲｍｓは０．０８ｎｍ、ステップ幅は、１．０μｍであった。
【００３５】
次いで、前記ウエハ表面の自然酸化膜を除去するために、水素雰囲気下、７５０℃でプリベーク処理した。
前記ウエハ表面に、減圧ＣＶＤ装置で、ＳｉＨ４およびＧｅＨ４の混合ガスを用いて、５００℃で、ＳｉＧｅ（Ｇｅ組成２０％）をエピタキシャル成長させた。
ＳｉＧｅ層の厚さを５００、１０００ｎｍとし、その上に、５０ｎｍのＳｉ層をエピタキシャル成長させ、歪みＳｉ層を形成した。
ＳｉＧｅ層の厚さが異なる各ウエハをＳｅｃｃｏエッチングし、各ＳｉＧｅ層上に形成した歪みＳｉ層表面（１００μｍ×１００μｍ）の貫通転位密度を評価した。
これらの結果を図３に示す。
【００３６】
［実施例２］
＜１００＞方向のオフ角が０．００１゜であるアニール処理したシリコンウエハを用いて、それ以外については、実施例１と同様にして、洗浄処理し、ステップ幅および表面粗さＲｍｓを測定したところ、表面粗さＲｍｓは０．０８ｎｍ、ステップ幅は、０．３μｍであった。
このウエハに、実施例１と同様にして、ＳｉＧｅ層、歪みＳｉ層を形成し、貫通転位密度を評価した。
これらの結果を図３に示す。
【００３７】
［比較例１］
最終研磨したアニール処理していないシリコンウエハを用いて、実施例１と同様にして、ステップ幅および表面粗さＲｍｓを測定したところ、表面粗さＲｍｓは０．２５ｎｍであり、ステップは形成されていなかった。
このウエハに、実施例１と同様にして、ＳｉＧｅ層、歪みＳｉ層を形成し、貫通転位密度を評価した。
これらの結果を図３に示す。
【００３８】
図３に示したように、ＳｉＧｅ層の厚さが５００ｎｍの場合は、スッテプおよびテラス構造を有していないシリコンウエハ（比較例１）は、貫通転位密度が大きかった。
これに対して、ステップおよびテラス構造を有しているシリコンウエハ（実施例１、２）においては、ステップ幅を制御することにより、貫通転位密度を低減させることができることが認められた。
【００３９】
［実施例３］
最終研磨した８インチ（１００）Ｐ型シリコンウエハであって、＜１００＞方向のオフ角が０．０４゜以下であり、水素雰囲気下、１２００℃で１時間アニール処理したウエハを、２０ｐｐｍオゾン水で３０秒間洗浄後、１％ＨＦで洗浄し、ウエハ表面に結晶性シリコンの突起を形成した。
さらに、２０ｐｐｍオゾン水で３０秒間洗浄し、ウエハ表面を酸化した。
洗浄したウエハ表面の突起密度および表面粗さＲｍｓをＡＦＭ（３μｍ×３μｍ）にて測定し、突起密度を算出したところ、表面粗さＲｍｓは０．１４ｎｍ、突起密度は３×１０１０／ｃｍ２であった。
【００４０】
次いで、前記ウエハ表面の自然酸化膜を除去するために、水素雰囲気下、７５０℃でプリベーク処理した。
前記ウエハ上に、減圧ＣＶＤ装置で、ＳｉＨ４およびＧｅＨ４の混合ガスを用いて、５００℃で、ＳｉＧｅ（Ｇｅ組成２０％）をエピタキシャル成長させた。
ＳｉＧｅ層の厚さを５００、１０００ｎｍとし、その上に、５０ｎｍのＳｉ層をエピタキシャル成長させ、歪みＳｉ層を形成した。
ＳｉＧｅ層の厚さが異なる各ウエハをＳｅｃｃｏエッチングし、各ＳｉＧｅ層上に形成した歪みＳｉ層表面（１００μｍ×１００μｍ）の貫通転位密度を評価した。
これらの結果を図４に示す。
【００４１】
［実施例４］
１％ＨＦによる洗浄時間を変化させ、それ以外については、実施例３と同様に洗浄処理したウエハ表面の突起密度および表面粗さＲｍｓをＡＦＭ（３μｍ×３μｍ）で測定し、突起密度を算出したところ、表面粗さＲｍｓは０．０８ｎｍ、突起密度は１．３×１０１０／ｃｍ２であった。
このウエハに、実施例３と同様にして、ＳｉＧｅ層、歪みＳｉ層を形成し、貫通転位密度を評価した。
これらの結果を図４に示す。
【００４２】
［比較例２］
最終研磨したアニール処理していないシリコンウエハを用いて、実施例３と同様にして、突起密度および表面粗さＲｍｓを測定したところ、表面粗さＲｍｓは０．２５ｎｍであり、突起は認められなかった。
このウエハに、実施例３と同様にして、ＳｉＧｅ層、歪みＳｉ層を形成し、貫通転位密度を評価した。
これらの結果を図４に示す。
【００４３】
図４に示したように、ＳｉＧｅ層の厚さが５００ｎｍの場合は、シリコン基板表面に結晶性シリコンの突起が形成されていないシリコンウエハ（比較例２）は、貫通転位密度が大きかった。
これに対して、結晶性シリコンの突起が形成されているシリコンウエハ（実施例３、４）においては、突起密度が大きいほど、貫通転位密度を低減させることができることが認められた。
【００４４】
［実施例５］
実施例３と同様のアニールシリコンウエハを、実施例３と同様に、オゾン水洗浄およびＨＦ洗浄した後、純水洗浄して、結晶性シリコンの突起部分のみを酸化した。
洗浄後、自然酸化膜が成長しないように、直ちに、前記ウエハ上に、減圧ＣＶＤ装置で、ＳｉＨ４およびＧｅＨ４の混合ガスを用いて、５００℃で、ＳｉＧｅ（Ｇｅ組成２０％）をエピタキシャル成長させた。
このウエハに、実施例３と同様にして、ＳｉＧｅ層（厚さ１０００ｎｍ）、歪みＳｉ層を形成し、貫通転位密度を評価した。
この結果を図５に示す。
【００４５】
［実施例６］
実施例４と同様のアニールシリコンウエハを、実施例４と同様に、オゾン水洗浄およびＨＦ洗浄した後、純水洗浄して、結晶性シリコンの突起部分のみを酸化した。
洗浄後、自然酸化膜が成長しないように、直ちに、前記ウエハ上に、減圧ＣＶＤ装置で、ＳｉＨ４およびＧｅＨ４の混合ガスを用いて、５００℃で、ＳｉＧｅ（Ｇｅ組成２０％）をエピタキシャル成長させた。
このウエハに、実施例４と同様にして、ＳｉＧｅ層（厚さ１０００ｎｍ）、歪みＳｉ層を形成し、貫通転位密度を評価した。
この結果を図５に示す。
【００４６】
［実施例７］
実施例４と同様のアニールシリコンウエハを、実施例４と同様に、オゾン水洗浄およびＨＦ洗浄した後、純水洗浄して、結晶性シリコンの突起部分のみを酸化した。
洗浄後、自然酸化膜が成長しないように、直ちに、前記ウエハ上に、減圧ＣＶＤ装置で、ＧｅＨ４ガスを用いて、Ｇｅを厚さ２ｎｍでエピタキシャル成長させた。このとき、Ｇｅは、酸化膜で被覆された突起以外の部分に島状に形成された。
その後、前記ウエハ上に、実施例４と同様にして、ＳｉＧｅ層（厚さ１０００ｎｍ）、歪みＳｉ層を形成し、貫通転位密度を評価した。
この結果を図５に示す。
【００４７】
図５に示したように、プリベーク処理しない場合（実施例５、６）であっても、シリコン基板表面に形成された結晶性シリコンの突起密度が大きいほど、貫通転位密度が低減されていることが認められた。
また、突起部分のみを酸化し、Ｇｅを島状に形成しておくことにより（実施例７）、さらに貫通転位を抑制することができることが認められた。
【００４８】
【発明の効果】
本発明に係る製造方法によれば、ＳｉＧｅ層の薄層化を図り、しかも、歪みが緩和され、かつ、貫通転位密度が低減された半導体基板が得られる。これにより、ＳｉＧｅ層を有する半導体基板の生産コストの削減、生産効率の向上を図ることも可能となる。
また、本発明に係る製造方法により得られたＳｉ層を有する半導体基板を用いれば、転位密度の低い高品質の歪みＳｉ層が形成されているため、これをチャネル領域として用いることにより、キャリア移動度の高速化が図られることとなり、半導体素子のより一層の微細化、高性能化等に寄与することができる。
【図面の簡単な説明】
【図１】ステップおよびテラス構造を有するシリコン基板を模式的に示した断面図である。
【図２】ステップおよびテラス構造を有するシリコン基板であって、表面に結晶性シリコンの突起を有するものを模式的に示した断面図である。
【図３】実施例１、２および比較例１における貫通電位密度の測定結果をグラフに示したものである。
【図４】実施例３、４および比較例２における貫通電位密度の測定結果をグラフに示したものである。
【図５】実施例５〜７における貫通電位密度の測定結果をグラフに示したものである。
【符号の説明】
１    シリコン基板
１ａ  ステップ
１ｂ  テラス
２    結晶性シリコンの突起
【図１】
2004342976.tif 000002
【図２】
2004342976.tif 000003
【図３】
2004342976.tif 000004
【図４】
2004342976.tif 000005
【図５】
2004342976.tif 000006