(57)【要約】【課題】ＡｌＧａＮ／ＧａＮのヘテロ構造を有するＦＥＴにおいて、チャネルの電位を安定させ、チャネル中に蓄積された正孔を効率的に除去することが可能な化合物半導体装置を提供する。【解決手段】導電性の基板の上に、Ｐ型導電性を有するバッファ層がエピタキシャル成長されている。バッファ層の上に、ＧａＮからなる電子走行層が形成されている。電子走行層の上に、Ｎ型のＡｌＧａＮまたはＮ型のＡｌＮからなる電子供給層が形成されている。電子供給層の上にゲート電極が形成されている。ゲート電極の両側に、電子走行層とオーミック接続されたソース電極及びドレイン電極が配置されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
導電性の基板と、
前記基板の上にエピタキシャル成長され、Ｐ型導電性を有するバッファ層と、
前記バッファ層の上に形成されたＧａＮからなる電子走行層と、
前記電子走行層の上に形成されたＮ型のＡｌＧａＮまたはＮ型のＡｌＮからなる電子供給層と、
前記電子供給層の上に形成されたゲート電極と、
前記ゲート電極の両側に配置され、前記電子走行層とオーミック接続されたソース電極及びドレイン電極と
を有する化合物半導体装置。
【請求項２】
前記基板がＳｉＣで形成されている請求項１に記載の化合物半導体装置。
【請求項３】
さらに、前記電子供給層の上面から、少なくとも前記基板の上面まで達する埋込電極と、
前記埋込電極を前記ソース電極に短絡させる接続部材と
を有する請求項１または２に記載の化合物半導体装置。
【請求項４】
前記埋込電極が、前記ソース電極を挟んで前記ゲート電極とは反対側に配置されており、
さらに、前記埋込電極と前記電子供給層との界面に、Ｐ型導電性が付与された不純物拡散領域が配置されている請求項３に記載の化合物半導体装置。
【請求項５】
前記電子走行層が、Ｐ型不純物をドープされたＰ型領域を含み、該Ｐ型領域は、前記電子供給層との界面から離れた位置に配置され、前記電子走行層の底面まで達する請求項１〜４のいずれかに記載の化合物半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体装置に関し、特に電子走行層にＧａＮを用い、電子供給層にＡｌＧａＮまたはＡｌＮを用いた電界効果トランジスタ（ＦＥＴ）に関する。
【０００２】
【従来の技術】
近年、サファイアやＳｉＣ等の基板を用い、ＡｌＧａＮ／ＧａＮヘテロ構造を有する２次元電子ガスを利用したＦＥＴの開発が活発になってきている。ＧａＮのバンドギャップは３．４ｅＶと大きいため、半導体装置にＧａＮを用いることにより、破壊電圧を高くし、高電圧動作を可能にすることができる。
【０００３】
図６に、従来のＡｌＧａＮ／ＧａＮ系ＦＥＴの断面図を示す。サファイアまたは半絶縁性のＳｉＣからなる基板１０１の上に、ＡｌＧａＮバッファ層１０２、ＧａＮ電子走行層１０３、Ｎ型ＡｌＧａＮ電子供給層１０４がこの順番に積層されている。
【０００４】
電子走行層１０４の上に、ショットキゲート電極１０５が形成され、その両側にソース電極１０６及びドレイン電極１０７が形成されている。電子供給層１０４の表面のうち、ゲート電極１０５とソース電極１０６との間の領域、及びゲート電極１０５とドレイン電極１０７との間の領域は、保護膜１０８で被覆されている。
【０００５】
基板１０１の底面に金属層１０９が形成され、金属層１０９がパッケージ１００に密着している。ソース電極１０６とパッケージ１００とがワイヤ１１１で電気的に接続されている。パッケージ１００は接地されている。
【０００６】
基板１０１の底面に形成された金属層１０９がパッケージ１００を介して接地される。ドレイン電圧が変動すると、ドレイン電極１０７から出る電気力線の数が変動する。基板１０１が半絶縁性であるため、基板１０１内に侵入する電気力線の数も変動してしまう。これは、ゲート電極１０５直下の電子走行層１０３の電位が安定しないことを意味する。
【０００７】
基板１０１と電子走行層１０３との大きな格子不整合を緩和させ、密着性を高めるために、バッファ層１０２が挿入されている。ところが、バッファ層１０２内に多数の欠陥が存在し、結果として多くのトラップ準位が形成される。また、バッファ層１０２も、電子走行層１０３の電位を不安定にする要因になる。
【０００８】
ソース電極１０６とドレイン電極１０７との間に電圧を印加した時、ドレイン電極１０７から発生する電気力線がゲート電極１０５の端部に集中し、耐圧が低下してしまう。
【０００９】
高電圧動作時に加速された電子が、価電子帯の電子を励起する（衝突イオン化）ことにより、電子走行層１０３内に電子正孔対が生成される。生成された正孔の一部はゲート電極１０５に流れるが、チャネルに蓄積された正孔がチャネルの電子を増加させるという正帰還現象が起こる。この正帰還現象による絶縁破壊の発生が懸念される。
【００１０】
バンドギャップの大きなＧａＮは、衝突イオン化が生じにくいという点で有利であるが、絶縁破壊の発生を防止するために、チャネル内への正孔の蓄積を抑制することが好ましい。シリコンを用いたＭＯＳＦＥＴの場合には、シリコンのバンドギャップが１．１ｅＶと小さいにもかかわらず、Ｐ型層の導入やＰ型基板を用いて、正孔をチャネルから効率的に除去することにより高電圧動作を実現している。
【００１１】
ところが、基板１０１が半絶縁性であるため、電子走行層１０３内の正孔を効率的に引き抜くことが困難である。
【００１２】
【非特許文献１】
Ａ．  Ｔ．  Ｐｉｎｇ  ｅｔ．  ａｌ．，  ＤＣ  ａｎｄ  Ｍｉｃｒｏｗａｖｅ  Ｐｅｒｆｏｒｍａｎｃｅ  ｏｆ  Ｈｉｇｈ−Ｃｕｒｒｅｎｔ  ＡｌＧａＮ／ＧａＮ  Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｇｒｏｗｎ  ｏｎ  ｐ−Ｔｙｐｅ  ＳｉＣ  Ｓｕｂｓｔｒａｔｅｓ，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｆｅｂｒｕａｒｙ  １９９８，  Ｖｏｌ．１９，  Ｎｏ．２，  ｐ．５４−５７
【００１３】
【発明が解決しようとする課題】
本発明の目的は、ＡｌＧａＮ／ＧａＮのヘテロ構造を有するＦＥＴにおいて、チャネルの電位を安定させ、チャネル中に蓄積された正孔を効率的に除去することが可能な化合物半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一観点によると、導電性の基板と、前記基板の上にエピタキシャル成長され、Ｐ型導電性を有するバッファ層と、前記バッファ層の上に形成されたＧａＮからなる電子走行層と、前記電子走行層の上に形成されたＮ型のＡｌＧａＮまたはＮ型のＡｌＮからなる電子供給層と、前記電子供給層の上に形成されたゲート電極と、前記ゲート電極の両側に配置され、前記電子走行層とオーミック接続されたソース電極及びドレイン電極とを有する化合物半導体装置が提供される。
【００１５】
導電性の基板及びバッファ層を用いているため、絶縁性または半絶縁性の基板やバッファ層を用いる場合に比べて、電子走行層の電位を安定させることができる。また、バッファ層をＰ型にしているため、電子走行層内で発生した正孔を、基板に引き抜くことができる。
【００１６】
【発明の実施の形態】
図１に、第１の実施例による化合物半導体装置（ＨＥＭＴ）の断面図を示す。Ｐ型導電性のＳｉＣからなる基板１の主面上に、Ｐ型ＡｌＧａＮからなる厚さ３００ｎｍのバッファ層２が形成されている。バッファ層２のＰ型ドーパントはＭｇであり、その濃度は例えば２×１０１７ｃｍ−３である。
【００１７】
バッファ層２の上に、アンドープのＧａＮからなる厚さ３μｍの電子走行層３が形成されている。その上に、Ｎ型Ａｌ０．２５Ｇａ０．７５Ｎからなる厚さ２０ｎｍの電子供給層４が形成されている。電子供給層４のドーパントはＳｉであり、その濃度は例えば２×１０１８ｃｍ−３である。これらの層は、公知の有機金属化学気相成長（ＭＯＣＶＤ）により堆積させることができる。
【００１８】
電子供給層４の一部の領域上にゲート電極５が形成されている。ゲート電極５は、Ｎｉ層とＡｕ層とがこの順番に積層された２層構造を有し、電子供給層４にショットキ接触する。ゲート電極５の両側に、ゲート電極５から間隔を隔ててソース電極６及びドレイン電極７が配置されている。ソース電極６及びドレイン電極７は、Ｔｉ層とＡｌ層とがこの順番に積層された２層構造を有し、電子走行層３とオーミックに接続されている。
【００１９】
電子供給層４の表面のうち、ゲート電極５とソース電極６との間の領域、及びゲート電極５とドレイン電極７との間の領域が、窒化ケイ素（ＳｉＮ）からなる保護膜８で覆われている。
【００２０】
以下、ゲート電極５、ソース電極６、ドレイン電極７、及び保護膜８の形成方法について説明する。電子供給層４の表面上にレジスト膜を形成し、ソース電極６及びドレイン電極７を配置すべき位置に開口を形成する。Ｔｉ層及びＡｌ層を順番に蒸着し、レジスト膜を除去する。これにより、ソース電極６及びドレイン電極７が残る。４５０〜９００℃で熱処理を行い、オーミック接触を得る。
【００２１】
全面上に、ＣＶＤにより厚さ２０ｎｍの窒化シリコン膜を堆積させる。この窒化シリコン膜上にレジスト膜を形成し、ゲート電極５を配置すべき領域に開口を形成する。レジスト膜をエッチングマスクとし、ゲート電極５を配置すべき領域の窒化シリコン膜をエッチングする。全面にＮｉ層とＡｕ層とを順番に蒸着する。レジスト膜を除去し、ゲート電極５を残す。
【００２２】
基板１の底面上に、金属層９が形成されている。金属層９は、Ｔｉ層とＡｕ層との２層構造を有し、蒸着により形成される。金属層９を蒸着する時には、ゲート電極５、ソース電極６及びドレイン電極７が形成されている面をレジスト膜で覆っておく。
【００２３】
このＨＥＭＴは、金属層９がパッケージ１０に密着するように、パッケージ１０に搭載されている。ソース電極６がワイヤ１１によりパッケージ１０に接続されている。
【００２４】
第１の実施例では、基板１としてＰ型導電性を有するＳｉＣが使用されている。また、基板１と電子走行層３との間に配置されたバッファ層２もＰ型導電性を有する。電子走行層３が、バッファ層２、基板１、及び金属層９を介してパッケージ１０に接続されるため、電子走行層３の電位を安定させることができる。電子走行層３の電位の十分な安定化効果を得るために、基板１の厚さを２００μｍ以下にすることが好ましい。また、基板を薄くすることは、放熱の点でも有効である。放熱の点で、基板１の厚さを１００μｍ以下にすることがより好ましい。なお、Ｐ型ＳｉＣ基板１の抵抗率は、０．１〜１０００００Ωｃｍの範囲である。
【００２５】
ドレイン電極７から発生した電気力線の一部はゲート電極５に達するが、大部分の電気力線は導電性のバッファ層２や基板１で終端される。このため、ゲート電極５への電気力線の集中が緩和され、電気力線の集中による耐圧の低下を防止することができる。
【００２６】
基板１がＰ型ＳｉＣで形成されているため、半絶縁性ＳｉＣを用いた場合に比べて、電子走行層３と電子供給層４との界面に形成される２次元電子ガス層内の電子から基板１側を見た時のポテンシャル障壁が高くなる。このため、２次元電子ガス層から電子が漏れることなく、ドレインまで到達する。逆に、電子走行層３内に発生した正孔は、基板１に移動しやすくなる。このため、電子走行層３内への正孔の蓄積を抑制することができる。これにより、ピンチオフ特性が改善され、破壊耐圧が大きくなり、より高電圧動作を実現することが可能になる。
【００２７】
一般に、Ｐ型ＳｉＣ基板は、半絶縁性のＳｉＣ基板に比べて欠陥（マイクロパイプ）密度が低い。基板１の材料としてＰ型ＳｉＣを用いることにより、欠陥を介したリーク電流を低減させることができる。
【００２８】
ＳｉＣ基板上にＩｎＡｌＧａＮ層を成長させると、格子定数の相違に起因する歪により、成長初期は平坦な２次元成長ではなく、島状の３次元成長になる。通常は、この層をバッファ層として、その上に電子走行層を成長させる。しかし、このバッファ層にはＮ原子の格子位置に発生する空孔による準位（伝導帯下端から０．８Ｖ程度低いトラップ準位）や、Ａｌ原子やＧａ原子の格子位置に発生する空孔による準位（価電子帯上端から０．５Ｖ程度高いトラップ準位）等が含まれる。これらの準位にキャリアが出入りすると、バッファ層の電位が変動する。このキャリアの出入りはフェルミ準位が移動することに対応する。
【００２９】
バッファ層の成長の際にＭｇ、Ｚｎ、Ｃ等のＰ型ドーパントをドープすると、フェルミ準位が価電子帯側に移動する。Ｐ型ドーパントの濃度によっては、フェルミ準位が価電子帯の中に存在することもある。これにより発生する多数の正孔（正孔濃度は、欠陥準位密度よりも十分高い）が、価電子帯側の欠陥準位を常時埋めることにより、キャリアの出入りが起こらないようにする。伝導帯側の欠陥準位は、少数キャリアである電子を放出しており、空きのままである。結果として、バッファ層の電位が安定する。
【００３０】
図２に、電子走行層３の厚さと２ＧＨｚにおけるＨＥＭＴの利得との関係を示す。横軸は電子走行層の厚さを単位「μｍ」で表し、縦軸は利得を単位「ｄＢ」で表す。なお、図２にプロットされた利得は、図１に示した基板１の厚さを３００μｍ、比誘電率を１０、電子走行層３の比誘電率を９、ゲート電極５に接続されたパッドの形状を１００μｍ×１００μｍの正方形として計算により求めたものである。バッファ層３は形成されていないものとして計算を行った。
【００３１】
電子走行層３が薄くなると、ゲートパッドと基板との間の寄生容量が大きくなるため、利得が低下する。電子走行層３の厚さが３μｍ以上の領域では、基板が半絶縁性である場合とほぼ同等の利得が得られている。電子走行層３の厚さを３μｍ以上にすることにより、基板１をＰ型にしたことによる高周波特性の悪化を防止することができる。
【００３２】
次に、第２の実施例について説明する。上記第１の実施例では、基板１の材料としてＰ型ＳｉＣを用いたが、第２の実施例ではＮ型のＳｉＣを用いる。その他の構成は、第１の実施例による半導体装置の構成と同様である。
【００３３】
基板１がＮ型ＳｉＣで形成されていても、バッファ層２はＰ型であるため、電子走行層３と電子供給層４との界面に形成される２次元電子ガス層内の電子から基板１側を見たときのポテンシャル障壁が高くなる。このため、２次元電子ガス層から電子が漏れることなく、ドレインまで到達する。
【００３４】
電子走行層３内で発生した正孔は、Ｐ型のバッファ層２に向かって移動する。バッファ層２に到達した正孔は、バッファ層２と基板１との界面のＰＮ接合部で電子と再結合する。このため、基板１をＰ型ＳｉＣで形成した場合と同様の効果を得ることができる。また、Ｐ型バッファ層２は、Ｎ型の基板１から電子走行層３へ電子が注入されることを防止する。
【００３５】
一般に、Ｎ型ＳｉＣ基板は、半絶縁性のＳｉＣ基板に比べて欠陥（マイクロパイプ）密度が低い。基板１の材料としてＮ型ＳｉＣを用いることにより、欠陥を介したリーク電流を低減させることができる。
【００３６】
また、一般的なＰ型ＳｉＣ基板の抵抗率は０．１〜１０００００Ωｃｍであるのに対し、Ｎ型ＳｉＣ基板の抵抗率は０．００１〜１Ωｃｍである。抵抗率の低いＮ型ＳｉＣ基板を用いることにより、電子走行層の電位安定性をより高めることができる。
【００３７】
図３に、第３の実施例による化合物半導体装置の断面図を示す。基板１から電子供給層４までの積層構造、ゲート電極５、ソース電極６、ドレイン電極７、及び保護膜８の構成は、図１に示した第１の実施例による化合物半導体装置の構成と同一である。
【００３８】
第３の実施例では、ソース電極６の横（ゲート電極５とは反対側）に、埋込電極１５が配置されている。埋込電極１５は、例えばＡｌで形成され、電子供給層４の上面からＰ型ＳｉＣ基板１の上面まで達する。埋込電極１５と電子走行層３との界面、特にゲート電極５側の界面に、ＺｎがドープされたＰ型の不純物拡散領域１６が形成されている。
【００３９】
以下、埋込電極１５及び不純物拡散領域１６の形成方法について説明する。ソース電極６及びドレイン電極７を形成してオーミック接触をとるための熱処理を行った後、全面にレジスト膜を形成し、埋込電極１５を配置すべき領域に開口を形成する。レジスト膜をエッチングマスクとして、基板１の上面までエッチングし、凹部を形成する。この凹部内を埋め込むようにＡｌ層を蒸着し、レジスト膜を除去する。
【００４０】
新たにレジスト膜を形成し、埋込電極１５の近傍に開口を形成する。この開口を通してＺｎイオンを注入し、不純物拡散領域１６を形成する。Ｚｎイオンの注入後、活性化のための熱処理を行う。その後、第１の実施例の場合と同様に、保護膜８、ゲート電極５、及び金属層９を形成する。
【００４１】
金属層９がパッケージ１０に密着するように、ＦＥＴがパッケージ１０に搭載されている。ソース電極６と埋込電極１５とがワイヤ１７で接続され、埋込電極１５がワイヤ１８でパッケージ１０に接続されている。
【００４２】
第３の実施例による半導体装置においては、衝突イオン化により電子走行層３内に発生した正孔が、Ｐ型不純物拡散領域１６及び埋込電極１５を介して基板１に流れる。このため、電子走行層３内への正孔の蓄積を抑制することができる。
【００４３】
図４に、第４の実施例による化合物半導体装置の断面図を示す。第４の実施例による半導体装置においては、図１に示した第１の実施例による半導体装置のＰ型ＡｌＧａＮバッファ層２とＧａＮ電子走行層３との間に、Ｐ型ＧａＮ層２１が挿入されている。Ｐ型ＧａＮ層２１の厚さは例えば１００ｎｍであり、Ｐ型不純物であるＭｇの濃度は例えば２×１０１７ｃｍ−３である。その他の構成は、第１の実施例による半導体装置の構成と同様である。
【００４４】
電子走行層３の下にＰ型ＧａＮ層２１を配置することにより、電子走行層３と電子供給層４との界面への電子の閉じ込め効果を高めることができる。さらに、電子走行層３内で発生した正孔を、Ｐ型ＧａＮ層２１を介して効果的に引き抜くことができる。
【００４５】
図５に、第５の実施例による化合物半導体装置の断面図を示す。第５の実施例による半導体装置においては、電子走行層３の一部に、ＺｎがドープされたＰ型領域２２が形成されている。Ｐ型領域２２は、電子走行層３と電子供給層４との界面からある間隔だけ隔てらており、Ｐ型ＡｌＧａＡｓバッファ層２に接触している。また、基板１の表面の法線に平行な視線で見たとき、Ｐ型領域２２は、ゲート電極５とドレイン電極７との間に配置されている。
【００４６】
Ｐ型領域２２は、電子走行層３を成長させた後、その深層部にＺｎイオンを注入し、活性化のための熱処理を行うことにより形成される。Ｐ型領域２２を形成した後、電子走行層３の上に電子供給層４を堆積させる。その後の工程は、第１の実施例による半導体装置の製造工程と同様である。
【００４７】
第５の実施例では、Ｐ型領域２２が一部分にのみ配置されているため、全面に配置される場合に比べてゲート容量の増加を抑制することができる。また、Ｐ型領域２２が、ゲート電極５とドレイン電極７との間に配置されているため、ドレイン電極７から出た電気力線の多くがＰ型領域２２で終端され、ゲート電極５への電気力線の集中を抑制することができる。
【００４８】
上記第１〜第５の実施例では、バッファ層２をＰ型ＡｌＧａＮで形成したが、Ｐ型ＡｌＮで形成してもよい。バッファ層２は、基板１と電子走行層３との格子不整合を緩和させる機能を有する。このため、バッファ層２の材料として、電子走行層３の格子定数と等しい格子定数を有するものを用いることが好ましい。なお、基板１の格子定数と電子走行層３の格子定数との中間の格子定数を有する材料を用いても、格子不整合を緩和させることが可能である。
【００４９】
電子供給層４を、Ｎ型ＡｌＧａＮの代わりにＮ型ＡｌＮで形成してもよい。また、上記第１〜第５の実施例では、導電性のＳｉＣからなる基板１を用いたが、ＡｌＧａＮ／ＧａＮヘテロ構造を成長させることが可能なその他の金属基板、例えばＺｒＢ２基板等を用いることも可能である。
【００５０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５１】
上記実施例から、以下の付記に示された発明が導出される。
（付記１）  導電性の基板と、
前記基板の上にエピタキシャル成長され、Ｐ型導電性を有するバッファ層と、
前記バッファ層の上に形成されたＧａＮからなる電子走行層と、
前記電子走行層の上に形成されたＮ型のＡｌＧａＮまたはＮ型のＡｌＮからなる電子供給層と、
前記電子供給層の上に形成されたゲート電極と、
前記ゲート電極の両側に配置され、前記電子走行層とオーミック接続されたソース電極及びドレイン電極と
を有する化合物半導体装置。
【００５２】
（付記２）  前記基板がＳｉＣで形成されている付記１に記載の化合物半導体装置。
（付記３）  さらに、前記電子供給層の上面から、少なくとも前記基板の上面まで達する埋込電極と、
前記埋込電極を前記ソース電極に短絡させる接続部材と
を有する付記１または２に記載の化合物半導体装置。
【００５３】
（付記４）  前記埋込電極が、前記ソース電極を挟んで前記ゲート電極とは反対側に配置されており、
さらに、前記埋込電極と前記電子供給層との界面に、Ｐ型導電性が付与された不純物拡散領域が配置されている付記３に記載の化合物半導体装置。
【００５４】
（付記５）  前記電子走行層が、Ｐ型不純物をドープされたＰ型領域を含み、該Ｐ型領域は、前記電子供給層との界面から離れた位置に配置され、前記電子走行層の底面まで達する付記１〜４のいずれかに記載の化合物半導体装置。
【００５５】
（付記６）  前記Ｐ型領域が、前記ゲート電極と前記ドレイン電極との間に配置されている付記５に記載の化合物半導体装置。
（付記７）  前記基板と前記電子走行層との間に、Ｐ型導電性のＧａＮからなる層が配置されている付記１〜４のいずれかに記載の化合物半導体装置。
【００５６】
（付記８）  前記電子走行層の厚さが３μｍ以上である付記１〜７のいずれかに記載の化合物半導体装置。
（付記９）  前記基板の厚さが１００μｍ以下である付記１〜８のいずれかに記載の化合物半導体装置。
【００５７】
（付記１０）  前記基板の抵抗率が０．００１〜１０００００Ωｃｍである付記１〜９のいずれかに記載の化合物半導体装置。
【００５８】
【発明の効果】
以上説明したように、本発明によれば、導電性の基板を用いることにより、電子走行層の電位を安定化させることができる。また、基板と電子走行層との間にＰ型のバッファ層を配置することにより、電子走行層内の電子が基板に漏れてしまうことを防止することができる。
【図面の簡単な説明】
【図１】第１の実施例による半導体装置の断面図である。
【図２】電子走行層の厚さと利得との関係を示すグラフである。
【図３】第３の実施例による半導体装置の断面図である。
【図４】第４の実施例による半導体装置の断面図である。
【図５】第５の実施例による半導体装置の断面図である。
【図６】従来のＡｌＧａＮ／ＧａＮヘテロ構造を有する半導体装置の断面図である。
【符号の説明】
１  基板
２  バッファ層
３  電子走行層
４  電子供給層
５  ゲート電極
６  ソース電極
７  ドレイン電極
８  保護膜
９  金属層
１０  パッケージ
１１、１７、１８  ワイヤ
１５  埋込電極
１６  Ｐ型不純物拡散領域
２１  Ｐ型ＧａＮ層
２２  Ｐ型領域
【図１】
2004342810.tif 000003
【図２】
2004342810.tif 000004
【図３】
2004342810.tif 000005
【図４】
2004342810.tif 000006
【図５】
2004342810.tif 000007
【図６】
2004342810.tif 000008