(57)【要約】【課題】結晶欠陥の少ない化合物半導体のエピタキシャル成長を可能とする化合物半導体成長用Ｓｉ基板の提供。【解決手段】Ｓｉ単結晶基板１の表面下に３００ｎｍ〜５０μｍの厚さのポーラスＳｉ層２が形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
Ｓｉ単結晶基板の表面下に３００ｎｍ〜５０μｍの厚さのポーラスＳｉ層が形成されていることを特徴とする化合物半導体成長用Ｓｉ基板。
【請求項２】
Ｓｉ単結晶基板の表面から３００ｎｍ〜５０μｍの深さに亘ってポーラスＳｉ層を形成した後、Ｈ２  雰囲気において８００〜１２００℃の温度でアニール処理を施してポーラスＳｉ層の表層を再結晶化させることを特徴とする化合物半導体成長用Ｓｉ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体、すなわち、短波長ＬＥＤ（発光ダイオード）や短波長ＬＥＤ（半導体レーザ、レーザーダイオード）、高周波半導体素子に用いられるＧａＮ（窒化ガリウム）やＳｉＣ（炭化ケイ素）等の単結晶膜のエピタキシャル成長に使用されるＳｉ（ケイ素、シリコン）基板及びその製造方法に関する。
【０００２】
【従来の技術】
現在、短波長ＬＥＤや高周波半導体素子に用いられるｃ−ＧａＮ（立方晶窒化ガリウム）やＳｉＣ等の単結晶膜からなる化合物半導体をＳｉ単結晶基板上にエピタキシャル成長させる研究が精力的に行われている。
この理由は、Ｓｉの結晶完全性が極めて高く、安価に大口径の結晶基板が入手可能であり、かつ、Ｓｉデバイスの加工製造ラインを流用可能である等の工業的メリットが期待されるためである。
ところで、結晶基板上にそれと格子定数の異なる結晶膜をエピタキシャル成長させるためには、目的結晶物質と基板との格子不整合による応力を抑制緩和する必要がある。
【０００３】
従来、化合物半導体成長用Ｓｉ基板としては、格子不整合による応力を抑制緩和するため、Ｓｉ単結晶基板の表面にバッファ（緩衝）層としてＳｉと同じ閃亜鉛鉱型構造を有するｃ−ＢＰ（立方晶リン化ホウ素）を形成したものが知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−３５１６９２号公報
【０００５】
上記化合物半導体成長用Ｓｉ基板は、Ｓｉ単結晶基板の表面にＢＰのエピタキシャル成長を施すことによって製造されているものである。
【０００６】
【発明が解決しようとする課題】
しかし、従来の化合物半導体成長用Ｓｉ基板では、緩衝層としてのｃ−ＢＰが、基板としてのＳｉと化合物半導体としてのｃ−ＧａＮやＳｉＣとの格子不整合による応力を抑制緩和できるものの、緩衝層としてのｃ−ＧａＮ及び化合物半導体としてのｃ−ＧａＮやＳｉＣと、基板としてのＳｉとの熱膨張差による応力を抑制緩和することができず、化合物半導体としてのｃ−ＧａＮやＳｉＣの結晶性の向上を大きく妨げる不具合がある。
【０００７】
そこで、本発明は、結晶欠陥の少ない化合物半導体のエピタキシャル成長を可能とする化合物半導体成長用Ｓｉ基板及びその製造方法の提供を課題とする。
【０００８】
【課題を解決するための手段】
前記課題を解決するため、本発明の化合物半導体成長用Ｓｉ基板は、Ｓｉ単結晶基板の表面下に３００ｎｍ〜５０μｍの厚さのポーラスＳｉ層が形成されていることを特徴とする。
【０００９】
一方、化合物半導体成長用Ｓｉ基板の製造方法は、Ｓｉ単結晶基板の表面から３００ｎｍ〜５０μｍの深さに亘ってポーラスＳｉ層を形成した後、Ｈ２雰囲気において８００〜１２００℃の温度でアニール処理を施してポーラスＳｉ層の表層を再結晶化させることを特徴とする。
【００１０】
【作用】
本発明の化合物半導体成長用Ｓｉ基板及びその製造方法においては、ポーラスＳｉ層が、Ｓｉ単結晶基板とその上にエピタキシャル成長される緩衝層や化合物半導体との熱膨張差による応力の抑制緩和層として機能する。
【００１１】
ポーラスＳｉ層の厚さが、３００ｎｍ未満であると、応力抑制緩和機能が十分に発揮されず、その上のエピタキシャル成長が困難となる。一方、５０μｍを超えると、ポーラスＳｉ層を形成する際の時間、エネルギー、材料等経済的な損失が大となる。
ポーラスＳｉ層の厚さは、１〜１０μｍが好ましい。
ポーラスＳｉ層の形成方法としては、陽極化成法や化学エッチング法等が挙げられる。
アニール処理温度が、８００℃未満であると、ポーラスＳｉ層の最表面におけるＳｉ原子の再配列がうまくいかず、Ｓｉ単結晶層が形成し難い状況となる。一方、１２００℃を超えると、不純物の制御が困難となり、実用上耐えられない基板となる。
再結晶化される厚みは、ポーラスＳｉ層の厚さの１／５以下、好ましくは１／１０以下０．０１ｎｍ以上である。数ｎｍ以上１μｍ以下が好ましい。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明に係る化合物半導体成長用Ｓｉ基板の実施の形態の一例を示す概念的な断面図である。
【００１３】
この化合物半導体成長用Ｓｉ基板は、（１００）面のＳｉ単結晶基板１の表面（図１においては上面）下に３００ｎｍ〜５０μｍの厚さのポーラスＳｉ層２が形成され、このポーラスＳｉ層２上に、厚さ数ｎｍの平滑なＳｉ単結晶薄膜層３が形成されているものである。
なお、Ｓｉ単結晶基板１は、（１００）面のものに限らず、Ｓｉ単結晶薄膜層の上にエピタキシャル成長される化合物半導体に応じて（１１１）面のものであってもよい。
【００１４】
上述した化合物半導体成長用Ｓｉ基板を製造するには、先ず、ＨＦを含むエタノール溶液（図示せず）中に（１００）面又は（１１１）面のＳｉ単結晶基板１（図２（ａ）参照）と白金格子電極（図示せず）とを対向して浸漬し、かつ、Ｓｉ単結晶基板１に設けたアルミ電極を陽極、白金格子電極を陰極として直流電源により通電しながら陽極化成処理を行い、ＨＦとの接触面であるＳｉ単結晶基板１の上面から３００ｎｍ〜５０μｍの深さに亘ってポーラスＳｉ層２を形成した（図２（ｂ）参照）。
上記ポーラスＳｉ層２は、陽極化成条件、例えば、電流密度、電解液、処理時間、Ｓｉ単結晶基板１中の不純物濃度を適宜変更することにより、気孔率、深さを制御することができる。
次に、ポーラスＳｉ層２を形成したＳｉ単結晶基板１に、Ｈ２（水素ガス）雰囲気において１２００℃の温度で１０分間アニール処理を施し、ポーラスＳｉ層２の表層のＳｉ原子だけを再配列して、表面から数ｎｍの深さに亘って再結晶化させ、Ｓｉ単結晶薄膜層３を形成した化合物半導体成長用Ｓｉ基板を得た。
上記Ｓｉ単結晶薄膜層３の厚さは、アニール温度とアニール時間により制御することが可能である。
【００１５】
得られた化合物半導体成長用Ｓｉ基板にエピタキシャル成長される化合物半導体の結晶性を見るため、Ｈ２の供給を継続した状態で、Ｓｉ基板の温度を３００〜５００℃まで降温した後、Ｈ２に代えてモノメチルシラン（（ＣＨ３）ＳｉＨ３）を供給しつつ、Ｓｉ基板の温度を５００〜９００℃まで昇温するエピタキシャル成長により、低温緩衝層の形成とそのアニールと同時に３Ｃ−ＳｉＣ単結晶膜４を数ｎｍ〜１μｍ程度成膜し、更に、モノメチルシランの供給を継続しつつ、Ｓｉ基板の温度を８００〜１１００℃に昇温、保持するエピタキシャル成長により、３Ｃ−ＳｉＣ単結晶膜４を２μｍ以上成膜した。
一方、比較のため、（１００）面又は（１１１）面の通常のＳｉ単結晶基板を用い、その上に上述した場合と同様にして同様の厚さの３Ｃ−ＳｉＣ単結晶膜を成膜した。
【００１６】
ポーラスＳｉ層を有するＳｉ基板と通常のＳｉ基板にエピタキシャル成長させた３Ｃ−ＳｉＣ単結晶膜をＸＲＤ評価したところ、図３に示すようになった。
図３から分かるように、ポーラスＳｉ層を有するＳｉ基板を用いることにより、ポーラスＳｉ層が、Ｓｉ単結晶基板とその上にエピタキシャル成長される化合物半導体としての３Ｃ−ＳｉＣ単結晶膜との熱膨張差による応力の抑制緩和層として機能し、３Ｃ−ＳｉＣ単結晶膜の結晶性が格段に向上している。
ここで、ポーラスＳｉ層を有するＳｉ基板にエピタキシャル成長される化合物半導体として３Ｃ−ＳｉＣ単結晶膜について述べたが、ＧａＮを始めとする窒化物や酸化物等の全ての化合物半導体でも同様の作用効果を奏した。
又、化合物半導体のエピタキシャル成長に使用するＳｉ基板は、予めポーラスＳｉ層にＨ２雰囲気でアニールを施し、基板最表面のＳｉ原子を再配列させて再結晶化したものを用いてもよいが、一般的な気相成長では、自然酸化膜除去の工程があるので、その工程に酸化膜除去より若干温度の高いアニール工程を付加するようにしてもよく、このようにすることにより、基板最表面のＳｉ原子の再配列を促し、自然酸化膜除去と同時に最表面の結晶化を行うことが可能である。
【００１７】
なお、ポーラスＳｉ層を形成する方法として、上述した実施の形態においては、陽極化成法を用いる場合について説明したが、これに限定されるものではなく、Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ法、あるいは光アシストを用いた陽極化成法と化学エッチング法の併用、その他の方法を用いてもよい。
又、ポーラスＳｉ層を厚めに形成すれば、最終的にポーラスＳｉ層を境に切り離し、Ｓｉ単結晶膜だけを得ることもできる。
【００１８】
【発明の効果】
以上説明したように、本発明の化合物半導体成長用Ｓｉ基板及びその製造方法によれば、ポーラスＳｉ層が、Ｓｉ単結晶基板とその上にエピタキシャル成長される化合物半導体（低温緩衝層を含む）との熱膨張差による応力の抑制緩和層として機能するので、結晶欠陥の格段に少ない化合物半導体のエピタキシャル成長が可能となる。
【図面の簡単な説明】
【図１】本発明に係る化合物半導体成長用Ｓｉ基板の実施の形態の一例を示す概念的な断面図である。
【図２（ａ）、（ｂ）、（ｃ）及び（ｄ）】本発明に係る化合物半導体成長用Ｓｉ基板の製造方法の実施の形態の一例を示す各工程説明図及びそれを用いた３Ｃ−ＳｉＣ単結晶膜の成膜工程説明図である。
【図３】本発明に係るＳｉ基板と通常のＳｉ基板に成膜した３Ｃ−ＳｉＣ単結晶膜のＸＲＤ評価の説明図である。
【符号の説明】
１  Ｓｉ単結晶基板
２  ポーラスＳｉ層
３  Ｓｉ単結晶薄膜層
【図１】
2004319588.tif 000003
【図２】
2004319588.tif 000004
【図３】
2004319588.tif 000005
【手続補正書】
【提出日】平成15年5月20日(2003.5.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】本発明に係る化合物半導体成長用Ｓｉ基板の実施の形態の一例を示す概念的な断面図である。
【図２】（ａ）は本発明に係る化合物半導体成長用Ｓｉ基板の製造方法の実施の形態の一例を示す第１工程説明図、（ｂ）は上記製造方法の第２工程説明図、（ｃ）は上記製造方法の最終工程説明図、（ｄ）は上記製造方法によって得られる化合物半導体成長用Ｓｉ基板を用いた３Ｃ−ＳｉＣ単結晶膜の成膜工程説明図である。
【図３】本発明に係るＳｉ基板と通常のＳｉ基板に成膜した３Ｃ−ＳｉＣ単結晶膜のＸＲＤ評価の説明図である。
【符号の説明】
１  Ｓｉ単結晶基板
２  ポーラスＳｉ層
３  Ｓｉ単結晶薄膜層




【手続補正書】
【提出日】平成16年5月25日(2004.5.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
なお、ポーラスＳｉ層を形成する方法として、上述した実施の形態においては、陽極化成法を用いる場合について説明したが、これに限定されるものではなく、Reactive Ion Etching法、あるいは光アシストを用いた陽極化成法と化学エッチング法の併用、その他の方法を用いてもよい。
又、ポーラスＳｉ層を厚めに形成すれば、最終的にポーラスＳｉ層を境に切り離し、３Ｃ−ＳｉＣ単結晶膜だけを得ることもできる。