(57)【要約】      （修正有）【課題】半導体パッケージの積層構造の生産効率を向上させる。【解決手段】半導体チップ３ａの上方に半導体パッケージＰＫ１１とＰＫ１２、半導体チップ３ｂの上方にＰＫ２１とＰＫ２２を搭載したフレーム基板１を中央で切断することにより、前記半導体チップ３ａ、前記半導体パッケージＰＫ１１およびＰＫ１２ならびに前記半導体チップ３ｂ、半導体パッケージＰＫ２１およびＰＫ２２を搭載した二組の半導体パッケージを製造する。【選択図】      図１
2004335605.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体パッケージごとに区画されたフレーム基板の各区画領域に第１半導体チップを搭載する工程と、
前記第１半導体チップ上に配置されるようにして、第２半導体チップが搭載された第２半導体パッケージを前記各区画領域に搭載する工程と、
前記第２半導体パッケージが搭載された前記フレーム基板を前記区画領域ごとに切断する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
第１半導体パッケージごとに区画されたフレーム基板の各区画領域に第１半導体チップを搭載する工程と、
前記第１半導体チップ上に端部が配置されるようにして、第２半導体チップが搭載された第２半導体パッケージを前記各区画領域に搭載する工程と、
前記第２半導体パッケージが搭載された前記フレーム基板を前記区画領域ごとに切断する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１半導体チップが搭載された前記フレーム基板を前記区画領域ごとに検査する工程と、
前記検査で不良と判断された区画領域への前記第２半導体パッケージの搭載をスキップする工程をさらに備えることを特徴とする請求項１または２項記載の半導体装置の製造方法。
【請求項４】
前記フレーム基板を前記区画領域ごとに切断する前に、前記フレーム基板の区画領域ごとに突出電極を形成する工程をさらに備えることを特徴とする請求項１〜３いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記フレーム基板を前記区画領域ごとに切断する前に、前記第１半導体パッケージまたは前記第２半導体パッケージを樹脂封止する工程をさらに備えることを特徴とする請求項１〜４いずれか１項記載の半導体装置の製造方法。
【請求項６】
前記第１半導体パッケージは、
前記第１半導体チップがフリップチップ実装された第１キャリア基板と、
前記第１キャリア基板に設けられた第１突出電極とを備え、
前記第２半導体パッケージは、
前記第２半導体チップが実装された第２キャリア基板と、
前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する第２突出電極と、
前記第２半導体チップを封止する封止材とを備えることを特徴とする請求項１〜５いずれか１項記載の半導体装置の製造方法。
【請求項７】
前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
第１半導体パッケージごとに区画された第１フレーム基板の各区画領域に第１半導体チップを搭載する工程と、
第２半導体パッケージごとに区画された第２フレーム基板の各区画領域に第２半導体チップを搭載する工程と、
前記第１フレーム基板の区画領域上に前記第２フレーム基板の区画領域が配置されるようにして、前記第１半導体チップが搭載された第１フレーム基板上に前記第２半導体チップが搭載された第２フレーム基板を積層する工程と、
前記第２フレーム基板が積層された前記第１フレーム基板を前記区画領域ごとに切断する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
第１パッケージごとに区画されたフレーム基板の各区画領域に第１電子部品を搭載する工程と、
前記第１電子部品上に配置されるようにして、第２電子部品が搭載された第２パッケージを前記各区画領域に搭載する工程と、
前記第２パッケージが搭載された前記フレーム基板を前記区画領域ごとに切断する工程とを備えることを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体パッケージの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、半導体チップ実装時の省スペース化を図るため、半導体チップが搭載された半導体パッケージを積層する方法があった。
【０００３】
【特許文献１】
特開２００２−１７０９０６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体パッケージの積層方法では、半導体パッケージが互いに単体で接合されていたため、半導体パッケージを個片で処理する必要があり、リフロー処理や特性検査などで半導体パッケージの取り扱いが煩雑化するという問題があった。
【０００５】
そこで、本発明の目的は、半導体パッケージの積層構造の生産効率を向上させることが可能な半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体パッケージごとに区画されたフレーム基板の各区画領域に第１半導体チップを搭載する工程と、前記第１半導体チップ上に配置されるようにして、第２半導体チップが搭載された第２半導体パッケージを前記各区画領域に搭載する工程と、前記第２半導体パッケージが搭載された前記フレーム基板を前記区画領域ごとに切断する工程とを備えることを特徴とする。
【０００７】
これにより、複数の第１半導体パッケージを一体的に取り扱うことを可能としつつ、第１半導体パッケージ上に第２半導体パッケージを積層することが可能となり、１枚のフレーム基板の搬送や位置決めなどを行うことで、複数の半導体パッケージの積層構造についてのリフロー処理や特性検査を行うことが可能となる。このため、半導体パッケージの積層時に、半導体パッケージを互いに個片で処理する必要がなくなり、半導体パッケージの積層構造の生産効率を向上させることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体パッケージごとに区画されたフレーム基板の各区画領域に第１半導体チップを搭載する工程と、前記第１半導体チップ上に端部が配置されるようにして、第２半導体チップが搭載された第２半導体パッケージを前記各区画領域に搭載する工程と、前記第２半導体パッケージが搭載された前記フレーム基板を前記区画領域ごとに切断する工程とを備えることを特徴とする。
【０００９】
これにより、複数の第１半導体パッケージを一体的に取り扱うことを可能としつつ、第１半導体パッケージ上に第２半導体パッケージを積層することが可能となるとともに、同一の第１半導体チップ上に複数の半導体パッケージを配置することが可能となる。このため、半導体パッケージの積層時に、半導体パッケージを互いに個片で処理する必要がなくなり、実装面積をより一層縮小することが可能となるとともに、半導体パッケージの積層構造の生産効率を向上させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体チップが搭載された前記フレーム基板を前記区画領域ごとに検査する工程と、前記検査で不良と判断された区画領域への前記第２半導体パッケージの搭載をスキップする工程をさらに備えることを特徴とする。
これにより、不良と判断された区画領域に第２半導体パッケージが実装されることを防止することが可能となり、複数の第１半導体パッケージを一体的に取り扱うことを可能としつつ、第２半導体パッケージが無駄に浪費されることを防止することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記フレーム基板を前記区画領域ごとに切断する前に、前記フレーム基板の区画領域ごとに突出電極を形成する工程をさらに備えることを特徴とする。
これにより、突出電極を形成する際に半導体パッケージを個片で処理する必要がなくなり、半導体パッケージの積層構造の生産効率を向上させることが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記フレーム基板を前記区画領域ごとに切断する前に、前記第１半導体パッケージまたは前記第２半導体パッケージを樹脂封止する工程をさらに備えることを特徴とする。
これにより、半導体パッケージの樹脂封止を行う際に半導体パッケージを個片で処理する必要がなくなり、半導体パッケージの積層構造の生産効率を向上させることが可能となるとともに、封止樹脂が端部からはみ出すことを防止して、樹脂封止を精度よく行うことが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体パッケージは、前記第１半導体チップがフリップチップ実装された第１キャリア基板と、前記第１キャリア基板に設けられた第１突出電極とを備え、前記第２半導体パッケージは、前記第２半導体チップが実装された第２キャリア基板と、前記第１キャリア基板上に接合され、前記第１半導体チップ上に前記第２キャリア基板を保持する第２突出電極と、前記第２半導体チップを封止する封止材とを備えることを特徴とする。
【００１４】
これにより、第１半導体パッケージおよび第２半導体パッケージの種類が異なる場合においても、複数の第１半導体パッケージを一体的に取り扱うことを可能としつつ、第１半導体パッケージ上に第２半導体パッケージを積層することが可能となり、省スペース化を可能としつつ、半導体パッケージの積層構造の生産効率を向上させることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【００１６】
これにより、汎用パッケージを用いた場合においても、複数の第１半導体パッケージを一体的に取り扱うことを可能としつつ、第１半導体パッケージ上に第２半導体パッケージを積層することが可能となり、省スペース化を可能としつつ、異種パッケージの積層構造の生産効率を向上させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体パッケージごとに区画された第１フレーム基板の各区画領域に第１半導体チップを搭載する工程と、第２半導体パッケージごとに区画された第２フレーム基板の各区画領域に第２半導体チップを搭載する工程と、前記第１フレーム基板の区画領域上に前記第２フレーム基板の区画領域が配置されるようにして、前記第１半導体チップが搭載された第１フレーム基板上に前記第２半導体チップが搭載された第２フレーム基板を積層する工程と、前記第２フレーム基板が積層された前記第１フレーム基板を前記区画領域ごとに切断する工程とを備えることを特徴とする。
【００１７】
これにより、複数の第１半導体パッケージおよび複数の第２半導体パッケージを一体的に取り扱うことを可能としつつ、第１半導体パッケージ上に第２半導体パッケージを積層することが可能となり、１枚のフレーム基板の搬送や位置決めなどを行うことで、複数の半導体パッケージの積層構造についてのリフロー処理や特性検査を行うことが可能となるとともに、封止処理も一括して行うことが可能となる。このため、半導体パッケージの積層時に、半導体パッケージを互いに個片で処理する必要がなくなり、半導体パッケージの積層構造の生産効率を向上させることが可能となる。
【００１８】
また、本発明の一態様に係る電子デバイスの製造方法によれば、第１パッケージごとに区画されたフレーム基板の各区画領域に第１電子部品を搭載する工程と、前記第１電子部品上に配置されるようにして、第２電子部品が搭載された第２パッケージを前記各区画領域に搭載する工程と、前記第２パッケージが搭載された前記フレーム基板を前記区画領域ごとに切断する工程とを備えることを特徴とする。
【００１９】
これにより、複数の第１パッケージを一体的に取り扱うことを可能としつつ、第１パッケージ上に第２パッケージを積層することが可能となり、１枚のフレーム基板の搬送や位置決めなどを行うことで、複数のパッケージの積層構造についてのリフロー処理や特性検査を行うことが可能となる。このため、パッケージの積層時に、パッケージを互いに個片で処理する必要がなくなり、パッケージの積層構造の生産効率を向上させることが可能となる。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１（ｄ）および図２は、図１（ａ）の平面図の一部を切断して示す断面図である。
【００２１】
図１（ａ）において、フレーム基板１は半導体パッケージごとに区画されている。そして、フレーム基板１には、複数の半導体チップ３が区画領域ごとに搭載されている。例えば、フレーム基板１には、半導体チップ３ａ、３ｂに対応して、半導体パッケージＰＫ１、ＰＫ２が一体的に形成されている。
ここで、図１（ｂ）に示すように、半導体パッケージＰＫ１、ＰＫ２が形成されたフレーム基板１の表面にはランド２ａ、２ｂがそれぞれ形成されるとともに、フレーム基板１の裏面にはランド２ａ´、２ｂ´がそれぞれ形成されている。そして、フレーム基板１上には、半導体パッケージＰＫ１、ＰＫ２に対応して半導体チップ３ａ、３ｂがそれぞれフリップチップ実装され、半導体チップ３ａ、３ｂには、フリップチップ実装するための突出電極４ａ、４ｂがそれぞれ設けられている。そして、半導体チップ３ａ、３ｂにそれぞれ設けられた突出電極４ａ、４ｂは、異方性導電シート５ａ、５ｂをそれぞれ介してフレーム基板１上にそれぞれＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合されている。そして、フレーム基板１のランド２ａ、２ｂ上にフラックス６をそれぞれ供給する。なお、フラックス６の代わりにハンダペーストを供給するようにしてもよい。
【００２２】
次に、図１（ｃ）に示すように、半導体パッケージＰＫ１１、ＰＫ１２にそれぞれ設けられた突出電極１３ａ、２３ａが半導体パッケージＰＫ１のランド２ａ上にそれぞれ配置されるとともに、半導体パッケージＰＫ２１、ＰＫ２２にそれぞれ設けられた突出電極１３ｂ、２３ｂが半導体パッケージＰＫ２のランド２ｂ上にそれぞれ配置されるように、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２の位置決めをする。
【００２３】
ここで、半導体パッケージＰＫ１１、ＰＫ１２にはキャリア基板１１ａ、２１ａがそれぞれ設けられ、キャリア基板１１ａ、２１ａの裏面にはランド１２ａ、２２ａがそれぞれ形成され、ランド１２ａ、２２ａ上にはハンダボールなどの突出電極１３ａ、２３ａがそれぞれ設けられている。また、キャリア基板１１ａ、２１ａ上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板１１ａ、２１ａの一面全体は、封止樹脂１４ａ、２４ａでそれぞれ封止されている。
【００２４】
また、半導体パッケージＰＫ２１、ＰＫ２２にはキャリア基板１１ｂ、２１ｂがそれぞれ設けられ、キャリア基板１１ｂ、２１ｂの裏面にはランド１２ｂ、２２ｂがそれぞれ形成され、ランド１２ｂ、２２ｂ上にはハンダボールなどの突出電極１３ｂ、２３ｂがそれぞれ設けられている。また、キャリア基板１１ｂ、２１ｂ上には半導体チップがそれぞれ実装され、半導体チップが実装されたキャリア基板１１ｂ、２１ｂの一面全体は、封止樹脂１４ｂ、２４ｂでそれぞれ封止されている。なお、キャリア基板１１ａ、２１ａ、１１ｂ、２１ｂ上には、ワイヤボンド接続された半導体チップをそれぞれ実装するようにしてもよいし、半導体チップをそれぞれフリップチップ実装するようにしてもよく、半導体チップの積層構造をそれぞれ実装するようにしてもよい。
【００２５】
次に、図１（ｄ）に示すように、フレーム基板１に形成された半導体パッケージＰＫ１上に半導体パッケージＰＫ１１、ＰＫ１２をそれぞれマウントするとともに、フレーム基板１に形成された半導体パッケージＰＫ２上に半導体パッケージＰＫ２１、ＰＫ２２をそれぞれマウントする。そして、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２がマウントされたフレーム基板１のリフロー処理を行うことにより、突出電極１３ａ、２３ａをランド２ａ上にそれぞれ接合させるとともに、突出電極１３ｂ、２３ｂをランド２ｂ上にそれぞれ接合させる。
【００２６】
これにより、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２をフレーム基板１上にマウントすることで、半導体パッケージＰＫ１、ＰＫ２を単体として扱うことなく、半導体パッケージＰＫ１１、ＰＫ１２を半導体パッケージＰＫ１上に接合することが可能となるとともに、半導体パッケージＰＫ２１、ＰＫ２２を半導体パッケージＰＫ２上に接合することが可能となり、製造工程を効率化することが可能となる。
【００２７】
なお、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２をフレーム基板１上にマウントする前に、フレーム基板１に搭載された半導体チップ３の検査を行うようにしてもよい。そして、良品と判断された半導体チップ３上にのみ半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２をマウントし、不良と判断された半導体チップ３に対しては、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２のマウントを省略するようにしてもよい。例えば、半導体チップ３ａ、３ｂが良品と判断され、半導体チップ３ｃが不良と判断された場合、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２を半導体チップ３ａ、３ｂ上にマウントし、半導体チップ３ｃについては半導体パッケージをマウントすることなく、フレーム基板１のその後の処理を進めるようにしてもよい。
【００２８】
これにより、複数の半導体チップ３がフレーム基板１上に搭載されている場合においても、検査済みの良品の半導体チップ３のみを選別して半導体パッケージをマウントすることが可能となり、半導体パッケージがフレーム基板１上に無駄に搭載されることを防止することが可能となる。
次に、図２（ａ）に示すように、必要に応じて、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２とフレーム基板１との間の隙間に樹脂７を充填する。
【００２９】
これにより、半導体パッケージＰＫ１、ＰＫ２を単体として扱うことなく、半導体パッケージＰＫ１１、ＰＫ１２と半導体パッケージＰＫ１との間の隙間に樹脂７を充填することが可能となるとともに、半導体パッケージＰＫ２１、ＰＫ２２と半導体パッケージＰＫ２との間の隙間に樹脂７を充填することが可能となり、樹脂封止工程を効率化することが可能となる。また、樹脂７を充填された状態で半導体パッケージを個片化することで、樹脂７が半導体パッケージＰＫ１、ＰＫ２からはみ出した状態になることを防止して、樹脂封止を精度よく行うことが可能となる。なお、図２（ａ）の工程は省略してもよく、以下の説明では、図２（ａ）の工程は省略されたものとして説明する。
【００３０】
次に、図２（ｂ）に示すように、フレーム基板１の裏面に設けられたランド２ａ´、２ｂ´上に、半導体パッケージＰＫ１、ＰＫ２をマザー基板上に実装するための突出電極８ａ、８ｂをそれぞれ形成する。これにより、半導体パッケージＰＫ１、ＰＫ２を個片で処理することなく、半導体パッケージＰＫ１、ＰＫ２の突出電極８ａ、８ｂをそれぞれ形成することが可能となり、突出電極８ａ、８ｂの形成を効率よく行うことが可能となる。
【００３１】
なお、突出電極８ａ、８ｂの形成後、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２が搭載されたフレーム基板１の特性検査を行うようにしてもよい。これにより、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２がそれぞれ搭載された半導体パッケージＰＫ１、ＰＫ２を単体として処理することなく、半導体パッケージＰＫ１、ＰＫ２に搭載された半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２の特性検査を行うことが可能となり、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２の特性検査を効率よく行うことが可能となる。
【００３２】
次に、図２（ｃ）に示すように、半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２が搭載されたフレーム基板１を半導体パッケージＰＫ１、ＰＫ２ごとに切断することにより、半導体パッケージＰＫ１１、ＰＫ１２がキャリア基板１ａに搭載された半導体パッケージＰＫ１を製造するとともに、半導体パッケージＰＫ２１、ＰＫ２２がキャリア基板１ｂに搭載された半導体パッケージＰＫ２を製造する。
【００３３】
なお、フレーム基板１を区画領域ごとに切断する場合、ブレードを用いたダイシングを行ってもよいし、レーザ加工を用いてもよく、打ち抜き加工を用いるようにしてもよい。
また、キャリア基板１ａ、１１ａ、２１ａ、１ｂ、１１ｂ、２１ｂとしては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１ａ、１１ａ、２１ａ、１ｂ、１１ｂ、２１ｂの材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極４ａ、８ａ、１３ａ、２３ａ、４ｂ、８ｂ、１３ｂ、２３ｂとしては、例えば、Ａｕバンプ、ハンダ材などで被覆されたＣｕバンプやＮｉバンプ、あるいはハンダボールなどを用いることができる。
【００３４】
さらに、突出電極１３ａ、２３ａ、１３ｂ、２３ｂを介して半導体パッケージＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２をフレーム基板１に接合させる場合、ハンダ接合や合金接合などの金属接合を用いるようにしてもよく、ＡＣＦ接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよい。また、上述した実施形態では、突出電極４ａ、４ｂを介して半導体チップ３ａ、３ｂをフレーム基板１にそれぞれフリップチップ実装する場合、ＡＣＦ接合を用いる方法について説明したが、ＮＣＦ接合、ＡＣＰ接合、ＮＣＰ接合などの圧接接合を用いるようにしてもよく、ハンダ接合や合金接合などの金属接合を用いるようにしてもよい。
【００３５】
図３は、本発明の第２実施形態に係る半導体装置の構成を示す断面図である。
図３において、半導体パッケージＰＫ３１にはキャリア基板３１が設けられ、キャリア基板３１の両面にはランド３２ａ、３２ｃがそれぞれ形成されるとともに、キャリア基板３１内には内部配線３２ｂが形成されている。そして、キャリア基板３１上には半導体チップ３３がフリップチップ実装され、半導体チップ３３には、フリップチップ実装するための突出電極３４が設けられている。そして、半導体チップ３３に設けられた突出電極３４は、異方性導電シート３５を介してランド３２ｃ上にＡＣＦ接合されている。また、キャリア基板３１の裏面に設けられたランド３２ａ上には、キャリア基板３１をマザー基板上に実装するための突出電極３６が設けられている。
【００３６】
一方、半導体パッケージＰＫ３２、ＰＫ３３にはキャリア基板４１、５１がそれぞれ設けられている。そして、キャリア基板４１、５１の裏面にはランド４２ａ、５２ａがそれぞれ形成されるとともに、キャリア基板４１、５１の表面にはランド４２ｃ、５２ｃがそれぞれ形成され、キャリア基板４１、５１内には内部配線４２ｂ、５２ｂがそれぞれ形成されている。
【００３７】
そして、キャリア基板４１、５１上には、接着層４４ａ、５４ａをそれぞれ介し半導体チップ４３ａ、５３ａがそれぞれフェースアップ実装され、半導体チップ４３ａ、５３ａは、導電性ワイヤ４５ａ、５５ａをそれぞれ介してランド４２ｃ、５２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ４３ａ、５３ａ上には、導電性ワイヤ４５ａ、５５ａを避けるようにして、半導体チップ４３ｂ、５３ｂがそれぞれフェースアップ実装され、半導体チップ４３ｂ、５３ｂは、接着層４４ｂ、５４ｂをそれぞれ介して半導体チップ４３ａ、５３ａ上にそれぞれ固定されるとともに、導電性ワイヤ４５ｂ、５５ｂをそれぞれ介してランド４２ｃ、５２ｃにそれぞれワイヤボンド接続されている。さらに、半導体チップ４３ｂ、５３ｂ上には、導電性ワイヤ４５ｂ、５５ｂを避けるようにして、半導体チップ４３ｃ、５３ｃがそれぞれフェースアップ実装され、半導体チップ４３ｃ、５３ｃは、接着層４４ｃ、５４ｃをそれぞれ介して半導体チップ４３ｂ、５３ｂ上にそれぞれ固定されるとともに、導電性ワイヤ４５ｃ、５５ｃをそれぞれ介してランド４２ｃ、５２ｃにそれぞれワイヤボンド接続されている。
【００３８】
また、キャリア基板４１、５１の裏面にそれぞれ設けられたランド４２ａ、５２ａ上には、キャリア基板４１、５１が半導体チップ３３上にそれぞれ保持されるようにして、キャリア基板４１、５１をキャリア基板３１上にそれぞれ実装するための突出電極４６、５６がそれぞれ設けられている。ここで、突出電極４６、５６は、キャリア基板４１、５１の少なくとも四隅に存在することが好ましく、例えば、突出電極４６、５６をコ字状に配列することができる。
【００３９】
そして、キャリア基板３１上に設けられたランド３２ｃに突出電極４６、５６をそれぞれ接合させることにより、キャリア基板４１、５１の端部がそれぞれ半導体チップ３３上に配置されるようにして、キャリア基板４１、５１をキャリア基板３１上にそれぞれ実装することができる。
また、半導体チップ４３ａ〜４３ｃ、５３ａ〜５３ｃの実装面側のキャリア基板４１、５１には封止樹脂４７、５７がそれぞれ設けられ、この封止樹脂４７、５７により半導体チップ４３ａ〜４３ｃ、５３ａ〜５３ｃがそれぞれ封止されている。
【００４０】
これにより、同一の半導体チップ３３上に複数の半導体パッケージＰＫ３２、ＰＫ３３を配置することが可能となり、実装面積の縮小を可能としつつ、異種の半導体チップ３３、４３ａ〜４３ｃ、５３ａ〜５３ｃの３次元実装を図ることが可能となる。
また、半導体パッケージＰＫ３２、ＰＫ３３が実装された半導体パッケージＰＫ３１を製造する場合、半導体パッケージＰＫ３２、ＰＫ３３が複数実装された１枚のフレーム基板を切断することにより、半導体パッケージＰＫ３２、ＰＫ３３が実装された半導体パッケージＰＫ３１を１枚のフレーム基板から切り出すことができる。
【００４１】
これにより、複数の半導体パッケージＰＫ３１を一体的に取り扱うことを可能としつつ、半導体パッケージＰＫ３１上に半導体パッケージＰＫ３２、ＰＫ３３を積層することが可能となる。このため、半導体パッケージＰＫ３２、ＰＫ３３を半導体パッケージＰＫ３１上に積層する際に、半導体パッケージＰＫ３１を互いに個片で処理する必要がなくなり、半導体パッケージＰＫ３１、ＰＫ３２、ＰＫ３３の積層構造の生産効率を向上させることが可能となる。
【００４２】
図４および図５は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、フレーム基板６１は半導体パッケージＰＫ４１、ＰＫ４２ごとに区画されている。そして、フレーム基板６１には、区画領域ごとに半導体チップ６３ａ、６３ｂが搭載されている。ここで、半導体パッケージＰＫ４１、ＰＫ４２が形成されたフレーム基板６１の表面にはランド６２ａ、６２ｂがそれぞれ形成されるとともに、フレーム基板６１の裏面にはランド６２ａ´、６２ｂ´がそれぞれ形成されている。そして、フレーム基板６１上には、半導体パッケージＰＫ４１、ＰＫ４２に対応して半導体チップ６３ａ、６３ｂがそれぞれフリップチップ実装され、半導体チップ６３ａ、６３ｂには、フリップチップ実装するための突出電極６４ａ、６４ｂがそれぞれ設けられている。そして、半導体チップ６３ａ、６３ｂにそれぞれ設けられた突出電極６４ａ、６４ｂは、異方性導電シート６５ａ、６５ｂをそれぞれ介してフレーム基板６１上にそれぞれＡＣＦ接合されている。
【００４３】
一方、半導体パッケージＰＫ５１、ＰＫ５２には、キャリア基板７１ａ、８１ａがそれぞれ設けられ、キャリア基板７１ａ、８１ａの表面にはランド７２ａ、８２ａがそれぞれ形成されるとともに、キャリア基板７１ａ、８１ａの裏面にはランド７３ａ、８３ａがそれぞれ形成されている。そして、キャリア基板７１ａ、８１ａ上には、接着層７４ａ、８４ａをそれぞれ介し半導体チップ７５ａ、８５ａがそれぞれフェースアップ実装されている。そして、半導体チップ７５ａ、８５ａは、導電性ワイヤ７６ａ、８６ａをそれぞれ介しランド７２ａ、８２ａにそれぞれ接続されている。また、キャリア基板７１ａ、８１ａの裏面にそれぞれ形成されたランド７３ａ、８３ａ上には、ハンダボールなどの突出電極７７ａ、８７ａがそれぞれ形成されている。
【００４４】
また、半導体パッケージＰＫ６１、ＰＫ６２には、キャリア基板７１ｂ、８１ｂがそれぞれ設けられ、キャリア基板７１ｂ、８１ｂの表面にはランド７２ｂ、８２ｂがそれぞれ形成されるとともに、キャリア基板７１ｂ、８１ｂの裏面にはランド７３ｂ、８３ｂがそれぞれ形成されている。そして、キャリア基板７１ｂ、８１ｂ上には、接着層７４ｂ、８４ｂをそれぞれ介し半導体チップ７５ｂ、８５ｂがそれぞれフェースアップ実装されている。そして、半導体チップ７５ｂ、８５ｂは、導電性ワイヤ７６ｂ、８６ｂをそれぞれ介しランド７２ｂ、８２ｂにそれぞれ接続されている。また、キャリア基板７１ｂ、８１ｂの裏面にそれぞれ形成されたランド７３ｂ、８３ｂ上には、ハンダボールなどの突出電極７７ｂ、８７ｂがそれぞれ形成されている。
【００４５】
そして、半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２をフレーム基板６１上に実装する場合、フレーム基板６１のランド６２ａ、６２ｂ上にフラックス６６をそれぞれ供給する。なお、フラックス６６の代わりにハンダペーストを供給するようにしてもよい。
そして、半導体パッケージＰＫ５１、ＰＫ５２にそれぞれ設けられた突出電極７７ａ、８７ａが半導体パッケージＰＫ４１のランド６２ａ上にそれぞれ配置されるとともに、半導体パッケージＰＫ６１、ＰＫ６２にそれぞれ設けられた突出電極７７ｂ、８７ｂが半導体パッケージＰＫ４２のランド６２ｂ上それぞれ配置されるように、半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２の位置決めをする。
【００４６】
次に、図４（ｂ）に示すように、フレーム基板６１に形成された半導体パッケージＰＫ４１上に半導体パッケージＰＫ５１、ＰＫ５２をそれぞれマウントするとともに、フレーム基板６１に形成された半導体パッケージＰＫ４２上に半導体パッケージＰＫ６１、ＰＫ６２をそれぞれマウントする。そして、半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２がマウントされたフレーム基板６１のリフロー処理を行うことにより、突出電極７７ａ、８７ａをランド６２ａ上にそれぞれ接合させるとともに、突出電極７７ｂ、８７ｂをランド６２ｂ上にそれぞれ接合させる。
【００４７】
これにより、半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２をフレーム基板６１上にマウントすることで、半導体パッケージＰＫ４１、ＰＫ４２を単体として扱うことなく、半導体パッケージＰＫ５１、ＰＫ５２を半導体パッケージＰＫ４１上に接合することが可能となるとともに、半導体パッケージＰＫ６１、ＰＫ６２を半導体パッケージＰＫ４２上に接合することが可能となり、製造工程を効率化することが可能となる。
【００４８】
次に、図５（ａ）に示すように、フレーム基板６１に実装された半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２を封止樹脂６７で封止する。ここで、半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２を封止樹脂６７で封止する場合、例えば、フレーム基板６１の上面全体をモールド成型することができる。
【００４９】
これにより、半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２のサイズまたは種類が異なる場合においても、複数の半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２を一括して樹脂封止することが可能となり、樹脂封止工程を効率化することが可能となる。また、樹脂６７が充填された状態で半導体パッケージを個片化することで、封止樹脂６７が半導体パッケージからはみ出した状態になることを防止して、樹脂封止を精度よく行うことが可能となる。
【００５０】
次に、図５（ｂ）に示すように、フレーム基板６１の裏面に設けられたランド６２ａ´、６２ｂ´上に、半導体パッケージＰＫ４１、ＰＫ４２をマザー基板上に実装するための突出電極６８ａ、６８ｂをそれぞれ形成する。これにより、半導体パッケージＰＫ４１、ＰＫ４２を個片で処理することなく、半導体パッケージＰＫ４１、ＰＫ４２の突出電極６８ａ、６８ｂをそれぞれ形成することが可能となり、突出電極６８ａ、６８ｂの形成を効率よく行うことが可能となる。
【００５１】
次に、図５（ｃ）に示すように、半導体パッケージＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２が搭載されたフレーム基板６１を、封止樹脂６７とともに半導体パッケージＰＫ４１、ＰＫ４２ごとに切断する。これにより、半導体パッケージＰＫ５１、ＰＫ５２がキャリア基板６１ａに搭載され、封止樹脂６７ａで封止された半導体パッケージＰＫ４１を製造するとともに、半導体パッケージＰＫ６１、ＰＫ６２がキャリア基板６１ｂに搭載され、封止樹脂６７ｂで封止された半導体パッケージＰＫ４２を製造することができる。
【００５２】
図６は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
図６（ａ）において、フレーム基板１０１は半導体パッケージＰＫ７１、ＰＫ７２ごとに区画されている。そして、フレーム基板１０１には、区画領域ごとに半導体チップ１０３ａ、１０３ｂが搭載されている。ここで、半導体パッケージＰＫ７１、ＰＫ７２が形成されたフレーム基板１０１の表面にはランド１０２ａ、１０２ｂがそれぞれ形成されるとともに、フレーム基板１０１の裏面にはランド１０２ａ´、１０２ｂ´がそれぞれ形成されている。そして、フレーム基板１０１上には、半導体パッケージＰＫ７１、ＰＫ７２に対応して半導体チップ１０３ａ、１０３ｂがそれぞれフリップチップ実装され、半導体チップ１０３ａ、１０３ｂには、フリップチップ実装するための突出電極１０４ａ、１０４ｂがそれぞれ設けられている。そして、半導体チップ１０３ａ、１０３ｂにそれぞれ設けられた突出電極１０４ａ、１０４ｂは、異方性導電シート１０５ａ、１０５ｂをそれぞれ介してフレーム基板１０１上にそれぞれＡＣＦ接合されている。
【００５３】
また、フレーム基板２０１は半導体パッケージＰＫ８１、ＰＫ８２ごとに区画されている。そして、フレーム基板２０１には、区画領域ごとに半導体チップ２０３ａ、２０３ｂが搭載されている。ここで、半導体パッケージＰＫ８１、ＰＫ８２が形成されたフレーム基板２０１の表面にはランド２０２ａ、２０２ｂがそれぞれ形成されるとともに、フレーム基板２０１の裏面にはランド２０２ａ´、２０２ｂ´がそれぞれ形成されている。そして、フレーム基板２０１上には、半導体パッケージＰＫ８１、ＰＫ８２に対応して半導体チップ２０３ａ、２０３ｂがそれぞれフリップチップ実装され、半導体チップ２０３ａ、２０３ｂには、フリップチップ実装するための突出電極２０４ａ、２０４ｂがそれぞれ設けられている。そして、半導体チップ２０３ａ、２０３ｂにそれぞれ設けられた突出電極２０４ａ、２０４ｂは、異方性導電シート２０５ａ、２０５ｂをそれぞれ介してフレーム基板２０１上にそれぞれＡＣＦ接合されている。また、フレーム基板２０１の裏面に形成されたランド２０２ａ´、２０２ｂ´上には、ハンダボールなどの突出電極２０６ａ、２０６ｂがそれぞれ形成されている。
【００５４】
そして、半導体パッケージＰＫ８１、ＰＫ８２を半導体パッケージＰＫ７１、ＰＫ７２上にそれぞれ実装する場合、フレーム基板１０１のランド１０２ａ、１０２ｂ上にフラックス１０６をそれぞれ供給する。なお、フラックス１０６の代わりにハンダペーストを供給するようにしてもよい。
そして、フレーム基板２０１に形成された半導体パッケージＰＫ８１の突出電極２０６ａが半導体パッケージＰＫ７１のランド１０２ａ上に配置されるとともに、フレーム基板２０１に形成された半導体パッケージＰＫ８２の突出電極２０６ｂが半導体パッケージＰＫ７２のランド１０２ｂ上に配置されるように、フレーム基板１０１、２０１の位置決めをする。
【００５５】
次に、図６（ｂ）に示すように、半導体パッケージＰＫ７１、ＰＫ７２が形成されたフレーム基板１０１上に、半導体パッケージＰＫ８１、ＰＫ８２が形成されたフレーム基板２０１をマウントする。そして、フレーム基板２０１がマウントされたフレーム基板１０１のリフロー処理を行うことにより、突出電極２０６ａ、２０６ｂをランド１０２ａ、１０２ｂ上にそれぞれ接合させる。
【００５６】
これにより、フレーム基板２０１をフレーム基板１０１上にマウントすることで、下層の半導体パッケージＰＫ７１、ＰＫ７２だけでなく、上層の半導体パッケージＰＫ８１、ＰＫ８２についても単体として扱うことなく、半導体パッケージＰＫ８１、ＰＫ８２を半導体パッケージＰＫ７１、ＰＫ７２上にそれぞれ接合することが可能となり、製造工程を効率化することが可能となる。
【００５７】
次に、図６（ｃ）に示すように、フレーム基板１０１の裏面に設けられたランド１０２ａ´、１０２ｂ´上に、半導体パッケージＰＫ７１、ＰＫ７２をマザー基板上に実装するための突出電極１０６ａ、１０６ｂをそれぞれ形成する。これにより、半導体パッケージＰＫ７１、ＰＫ７２を個片で処理することなく、半導体パッケージＰＫ７１、ＰＫ７２の突出電極１０６ａ、１０６ｂをそれぞれ形成することが可能となり、突出電極１０６ａ、１０６ｂの形成を効率よく行うことが可能となる。
【００５８】
次に、図６（ｄ）に示すように、フレーム基板２０１が積層されたフレーム基板１０１を、半導体パッケージＰＫ７１、ＰＫ７２ごとに切断する。これにより、半導体パッケージＰＫ８１が積層された半導体パッケージＰＫ７１を製造するとともに、半導体パッケージＰＫ８２が積層された半導体パッケージＰＫ７２を製造することができる。
【００５９】
なお、上述した実施形態では、半導体パッケージを積層する方法を例にとって説明したが、本発明は、必ずしも半導体パッケージを実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを積層する方法に適用してもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の構成を示す断面図。
【図４】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図５】第３実施形態に係る半導体装置の製造方法を示す断面図。
【図６】第４実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
ＰＫ１、ＰＫ２、ＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２、ＰＫ３１、ＰＫ３２、ＰＫ３３、ＰＫ４１、ＰＫ４２、ＰＫ５１、ＰＫ５２、ＰＫ６１、ＰＫ６２、ＰＫ７１、ＰＫ７２、ＰＫ８１、ＰＫ８２  半導体パッケージ、１、６１、１０１、２０１  フレーム基板、１ａ、１ｂ、１１ａ、２１ａ、１１ｂ、２１ｂ、３１、４１、５１、６１ａ、６１ｂ、１０１ａ、１０１ｂ、２０１ａ、２０１ｂ  キャリア基板、２ａ、２ａ´、２ｂ、２ｂ´、１２ａ、２２ａ、１２ｂ、２２ｂ、３２ａ、３２ｃ、４２ａ、４２ｃ、５２ａ、５２ｃ、６２ａ、６２ａ´、６２ｂ、６２ｂ´、７２ａ、７３ａ、８２ａ、８３ａ、７２ｂ、７３ｂ、８２ｂ、８３ｂ、１０２ａ、１０２ａ´、１０２ｂ、１０２ｂ´、２０２ａ、２０２ａ´、２０２ｂ、２０２ｂ´  ランド、３２ｂ、４２ｂ、５２ｂ  内部配線、３ａ、３ｂ、３３、４３ａ、４３ｂ、４３ｃ、５３ａ、５３ｂ、５４ｃ、６３ａ、６３ｂ、７５ａ、７５ｂ、８５ａ、８５ｂ、１０３ａ、１０３ｂ、２０３ａ、２０３ｂ  半導体チップ、４ａ、４ｂ、１３ａ、２３ａ、１３ｂ、２３ｂ、３３、３６、４６、５６、６４ａ、６４ｂ、７７ａ、８７ａ、７７ｂ、８７ｂ、１０４ａ、１０４ｂ、２０４ａ、２０４ｂ、１０６ａ、１０６ｂ、２０６ａ、２０６ｂ  突出電極、５ａ、５ｂ、３５、６５ａ、６５ｂ、１０５ａ、１０５ｂ、２０５ａ、２０５ｂ  異方性導電シート、６、６６、１０６  フラックス、７、１４ａ、２４ａ、１４ｂ、２４ｂ、４７、５７、６７、６７ａ、６７ｂ  封止樹脂、４４ａ、４４ｂ、４４ｃ、５４ａ、５４ｂ、５４ｃ、７４ａ、７４ｂ、８４ａ、８４ｂ  接着層、４５ａ、４５ｂ、４５ｃ、５５ａ、５５ｂ、５５ｃ、７６ａ、７６ｂ、８６ａ、８６ｂ  導電性ワイヤ
【図１】
2004335605.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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