(57)【要約】【課題】スキャンテスト回路の仕組みを用い、キャプチャ動作により取り込んだ組合せ回路の出力を期待値と比較し、キャプチャ動作を行わせる時間を可変することにより組合せ回路の信号遷移時間を判定するパス遅延測定回路において、ＬＳＩテスタを使用せずに組合せ回路のパス遅延を自動測定する。【解決手段】組合せ回路１０１に与えるテストパターンを生成するパターン生成回路１０５と、組合せ回路の出力を期待値と比較する比較判定回路１０６と、信号遷移時間の判定を行う度に更新されるクロックモード値を出力するクロックモードカウンタを有し、クロックモード値に応じてキャプチャ動作を行わせる時間のクロック間隔が可変されるクロックを生成するクロック生成回路３０１と、それぞれの回路の動作タイミング信号を供給するタイミング信号生成回路１０７とを備える。【選択図】  図３
2004157090.tif 000002
【特許請求の範囲】
【請求項１】
パス遅延測定対象の組合せ回路の入力に接続されスキャンチェーンを構成する第１および第２のフリップフロップと、前記組合せ回路の出力に接続されスキャンチェーンを構成する第３のフリップフロップとを有し、スキャンチェーンのシフト動作により前記第１および第２のフリップフロップにテストパターンを設定した後、キャプチャ動作により前記組合せ回路の出力を前記第３のフリップフロップに取り込み、前記第３のフリップフロップの出力を期待値と比較し、前記キャプチャ動作を行わせる時間を可変することにより前記組合せ回路の信号遷移時間を判定するパス遅延測定回路であって、
前記第１および第２のフリップフロップに設定するテストパターンを生成するパターン生成回路と、前記第３のフリップフロップの出力を期待値と比較する比較判定回路と、前記第１および第２および第３のフリップフロップおよび前記パターン生成回路および前記比較判定回路に対してそれぞれの動作タイミング信号を供給するタイミング信号生成回路とを備え、前記キャプチャ動作を行わせる時間のクロック間隔を可変することにより前記組合せ回路の信号遷移時間を判定することを特徴とするパス遅延測定回路。
【請求項２】
外部入力されるクロックから高速クロックを生成する逓倍回路と、前記信号遷移時間の判定を行う度に更新されるクロックモード値を出力するクロックモードカウンタと、前記高速クロックと前記クロックモード値から前記パス遅延測定回路に供給するクロックを生成するクロック生成回路とを備え、前記クロック生成回路が生成するクロックは前記クロックモード値に応じて前記キャプチャ動作を行わせる時間のクロック間隔が可変されることを特徴とする請求項１記載のパス遅延測定回路。
【請求項３】
前記第１および第２のフリップフロップと同等のフリップフロップを複数組備えることを特徴とする請求項１または２記載のパス遅延測定回路。
【請求項４】
前記第３のフリップフロップと同等のフリップフロップを複数個備えることを特徴とする請求項１から３のいずれか一項記載のパス遅延測定回路。
【請求項５】
請求項１から４のいずれか一項記載のパス遅延測定回路を複数個搭載することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩにおける組合せ回路のパス遅延を自動測定することが可能なパス遅延測定回路に関するものである。
【０００２】
【従来の技術】
ＬＳＩにおける組合せ回路のパス遅延の測定は、一般にスキャンテスト回路の仕組みを用いて行われ、下記非特許文献１にその仕組みが記載されている。
【０００３】
【非特許文献１】
Ａｎｇｅｌａ  Ｋｒｓｔｉｃ／Ｋｗａｎｇ−Ｔｉｎｇ（Ｔｉｍ）Ｃｈｅｎｇ著、ＤＥＬＡＹ  ＦＡＵＬＴ  ＴＥＳＴＴＩＮＧ  ＦＯＲ  ＶＬＳＩ  ＣＩＲＣＵＩＴＳ、Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ、英国、１９９８年、７〜１２ページ
【０００４】
ＬＳＩの製造時の出来映えを確認するために、このようなパス遅延測定の仕組みをＬＳＩに具備することがあるが、従来のパス遅延測定回路は、その測定時に、クロック供給、データ入力、データ出力測定を外部に依存していた。
【０００５】
すなわち、入力信号はＬＳＩの外部から入力され、出力信号はＬＳＩの外部に出力され、たとえばＬＳＩテスタを用いたパス遅延の評価においては、ＬＳＩテスタからテストパターンを入力し、そのテストパターンに応じた期待値と出力信号とをＬＳＩテスタで比較することにより、出力信号の判定を行うのが一般的である。
【０００６】
【発明が解決しようとする課題】
しかしながら上記従来の技術では、ＬＳＩテスタでの判定に用いるテストパターンが複雑になったり、ＬＳＩテスタ上でのオペレーションやＬＳＩテスタのテストプログラムが複雑になったりするといった問題があった。また、ＬＳＩテスタから入力したクロックを直接パス遅延測定回路に入れた場合に、遅延測定の精度がＬＳＩテスタの波形生成能力に依存するという問題もあった。
【０００７】
本発明は、上記従来の問題点を解決するためになされたもので、ＬＳＩテスタを使用せずに組合せ回路のパス遅延を自動測定することが可能なパス遅延測定回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るパス遅延測定回路は、パス遅延測定対象の組合せ回路の入力に接続されスキャンチェーンを構成する第１および第２のフリップフロップと、前記組合せ回路の出力に接続されスキャンチェーンを構成する第３のフリップフロップとを有し、スキャンチェーンのシフト動作により前記第１および第２のフリップフロップにテストパターンを設定した後、キャプチャ動作により前記組合せ回路の出力を前記第３のフリップフロップに取り込み、前記第３のフリップフロップの出力を期待値と比較し、前記キャプチャ動作を行わせる時間を可変することにより前記組合せ回路の信号遷移時間を判定するパス遅延測定回路であって、前記第１および第２のフリップフロップに設定するテストパターンを生成するパターン生成回路と、前記第３のフリップフロップの出力を期待値と比較する比較判定回路と、前記第１、第２、第３のフリップフロップ、前記パターン生成回路および前記比較判定回路に対してそれぞれの動作タイミング信号を供給するタイミング信号生成回路とを備え、前記キャプチャ動作を行わせる時間のクロック間隔を可変することにより前記組合せ回路の信号遷移時間を判定するものである。
【０００９】
上記構成によれば、パターン生成回路で生成した値を組合せ回路に入力し、組合せ回路からの出力を比較判定回路で判定することを、タイミング信号生成回路が生成する動作タイミング信号により自動で行うことができるため、複雑なＬＳＩテスタのオペレーションや複雑なテストプログラムが不要となる。
【００１０】
本発明の請求項２に係るパス遅延測定回路は、請求項１記載のパス遅延測定回路において、外部入力されるクロックから高速クロックを生成する逓倍回路と、前記信号遷移時間の判定を行う度に更新されるクロックモード値を出力するクロックモードカウンタと、前記高速クロックと前記クロックモード値から前記パス遅延測定回路に供給するクロックを生成するクロック生成回路とを備え、前記クロック生成回路が生成するクロックは前記クロックモード値に応じて前記キャプチャ動作を行わせる時間のクロック間隔が可変されるものである。
【００１１】
上記構成によれば、自動生成されるクロックのキャプチャ動作時のクロック間隔がクロックモード値の更新に呼応して更新されるため、クロックモード値から組合せ回路の信号遷移時間を知ることができ、さらに容易にパス遅延の自動測定を行うことが可能となる。
【００１２】
本発明の請求項３に係るパス遅延測定回路は、請求項１または２記載のパス遅延測定回路において、前記第１および第２のフリップフロップと同等のフリップフロップを複数組備えるものである。
【００１３】
本発明の請求項４に係るパス遅延測定回路は、請求項１から３のいずれか一項記載のパス遅延測定回路において、前記第３のフリップフロップと同等のフリップフロップを複数個備えるものである。
【００１４】
請求項３、４記載のパス遅延測定回路によれば、パス遅延測定の対象となる組合せ回路の観測ポイントや制御ポイントを複数箇所準備し、その入力や出力の制御を行うことができるため、より多岐にわたるパス遅延の測定を行うことができる。
【００１５】
本発明の請求項５に係る半導体装置は、請求項１から４のいずれか一項記載のパス遅延測定回路を複数個搭載するものである。
【００１６】
上記構成によれば、パス遅延測定回路を複数個搭載した半導体チップやウェハにおける様々な位置のパス遅延を測定し、半導体チップやウェハ上でのパス遅延のばらつき情報を得ることが可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図１において、１０１はパス遅延測定対象の組合せ回路、１０２、１０３、１０４はフリップフロップ、１０５はパターン生成回路、１０６は比較判定回路、１０７はタイミング信号生成回路である。
【００１８】
第１のフリップフロップ１０２は組合せ回路１０１に入力するための信号値を設定し、第２のフリップフロップ１０３は第１のフリップフロップ１０２からの信号を受けて組合せ回路１０１に信号を入力し、第３のフリップフロップは組合せ回路１０１の出力を取り込む。タイミング信号生成回路１０７はクロックＣＬＫ１でカウント動作を行うカウンタ回路を備え、そのカウント値から、スキャンテストモード信号ＮＴ、パターン生成タイミング信号ＴＩＭ＿ＰＧ、比較判定タイミング信号ＴＩＭ＿ＣＯＭＰを生成する。
【００１９】
パターン生成回路１０５は、パターン生成タイミング信号ＴＩＭ＿ＰＧにより、第１のフリップフロップ１０２および第２のフリップフロップ１０３に対してテストパターンを設定する。比較判定回路１０６は、比較判定タイミング信号ＴＩＭ＿ＣＯＭＰにより、第３のフリップフロップ１０４の出力の遷移をテストパターンに対する期待値と比較し、比較判定信号ＣＯＭＰとテスト終了信号ＤＯＮＥを出力する。
【００２０】
図２は、図１に示したパス遅延測定回路の動作を説明するタイミングチャートである。図２において、時刻Ｔ２にてパス遅延テスト実行のための信号ＴＥＳＴが“Ｈ”となりイネーブルとなる。それと同時に、第１〜第３のフリップフロップ１０２、１０３、１０４へのスキャンテストモード信号ＮＴが“Ｈ”となっているため、各フリップフロップはスキャンテストモード入力ＤＴからデータを取り込む。
【００２１】
時刻Ｔ２およびＴ３でパターン発生タイミング信号ＴＩＭ＿ＰＧがイネーブルとなり、第１のフリップフロップ１０２、第２のフリップフロップ１０３の順に、組合せ回路１０１に入力されるテストパターンＤＡＴＡが伝播する。
【００２２】
時刻Ｔ４およびＴ５でスキャンテストモード信号ＮＴが“Ｌ”となり、各フリップフロップが通常動作を行うことで、組合せ回路１０１には第２のフリップフロップ１０３、第１のフリップフロップ１０２の出力信号が順に入力されることになる。このとき、第３のフリップフロップ１０４では、組合せ回路１０１の時刻Ｔ５の出力値を取り込む。
【００２３】
時刻Ｔ６で再びスキャンテストモード信号ＮＴが“Ｈ”となり、スキャン動作を行うことで、第３のフリップフロップ１０３の出力値が比較判定回路１０６に伝播する。比較判定回路１０６ではテストパターンに対する期待値と伝播してきた信号とを比較し、その比較結果を比較判定信号ＣＯＭＰに出力し、また、１テストサイクルの終了を示すテスト終了信号ＤＯＮＥを出力する。
【００２４】
このように動作するパス遅延測定回路において、外部から入力するクロックＣＬＫ１のタイミングにおける時刻Ｔ４からＴ５までの時間を任意に変化させ、そのたびに比較判定回路１０６にて第３のフリップフロップ１０４に得られたデータを期待値と比較判定することにより、組合せ回路１０１での信号遷移にかかる時間を自動測定することができる。
【００２５】
なお、本実施形態では、スキャンフリップフロップとして、ＭＵＸ型のスキャンフリップフロップを用いた場合について説明したが、他の形式のスキャンフリップフロップを用いても問題の無いことは言うまでも無い。
【００２６】
図３は本発明の第２の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図１と同一部分には同一符号を付して説明する。図３において、３０１は外部からのクロック入力ＣＬＫからパス遅延を測定するために使用するクロックＣＬＫ１を生成し、そのクロックＣＬＫ１の状態を識別するための信号ＣＣＯＵＮＴを出力するためのクロック生成回路である。
【００２７】
図４はクロック生成回路３０１の構成例を示すブロック図である。図４において、４０１はクロック入力ＣＬＫから高速なクロックＣＬＫ０を生成するための逓倍回路、４０２は識別信号ＣＣＯＵＮＴを生成させるクロックモードカウンタ、４０３はクロックＣＬＫ１を生成するためのクロック生成部である。
【００２８】
クロックモードカウンタ４０２は逓倍回路４０１で高速に逓倍されたクロックＣＬＫ０を元にして識別信号ＣＣＯＵＮＴを生成させ、クロック生成部４０３は逓倍回路４０１から生成された高速クロックＣＬＫ０とクロックモードカウンタ４０２から出力される識別信号ＣＣＯＵＮＴからクロックＣＬＫ１を生成する。
【００２９】
図５は、図３および図４に示したパス遅延測定回路の動作を説明するタイミングチャートである。図５に示すように、外部からの低速のクロックＣＬＫが逓倍回路４０１により高速なクロックＣＬＫ０に逓倍され、クロックモードカウンタ４０２によりクロックＣＬＫ０から識別信号ＣＣＯＵＮＴが生成され、さらに、クロック生成部４０３により識別信号ＣＣＯＵＮＴとクロックＣＬＫ０からクロックＣＬＫ１が生成される。
【００３０】
このとき、生成されるクロックＣＬＫ１には、識別信号ＣＣＯＵＮＴの値に応じて図２の時刻Ｔ４からＴ５にあたるキャプチャ動作をさせるときのクロック間隔に時間差を持たせる。すなわち、識別信号ＣＣＯＵＮＴが００のときには組合せ回路１０１のパス遅延の設計値に対して十分に大きな時間差を持たせ、識別信号ＣＣＯＵＮＴがインクリメントされるごとに徐々にその時間差を小さくしていく。
【００３１】
このようにして、識別信号ＣＣＯＵＮＴの値とクロックＣＬＫ１の前記時間差を一意に対応させることで、各識別信号ＣＣＯＵＮＴの値におけるテスト終了信号ＤＯＮＥと比較判定信号ＣＯＭＰをモニターすれば、組合せ回路１０１のパス遅延の限界値を測定することができる。
【００３２】
図６は本発明の第３の実施形態に係るパス遅延測定回路の構成を示すブロック図である。図１および図３と同一部分には同一符号を付して説明する。図６において、６０１、６０２、６０３、６０４は新たに追加されたフリップフロップである。
【００３３】
第６のフリップフロップ６０３は、第１のフリップフロップ１０２と同様に組合せ回路１０１に入力する信号値を設定し、第７のフリップフロップ６０４は第２のフリップフロップ１０３と同様に、第６のフリップフロップ６０３からの信号を受けて組合せ回路１０１に信号を入力する。第４のフリップフロップ６０１および第５のフリップフロップ６０２は、第３のフリップフロップ１０４と同様に、内部の信号遷移を観測するために組合せ回路１０１の出力を取り込む。
【００３４】
このように、組合せ回路に対する入力信号制御のためのフリップフロップや出力信号観測のためのフリップフロップを複数組具備し、各フリップフロップをタイミング信号生成回路１０７から制御させることで、組合せ回路１０１中の多様なパスに対する遅延を測定することが可能となる。
【００３５】
なお、組合せ回路１０１内部の信号遷移を観測するためのフリップフロップの個数や、組合せ回路１０１に信号入力を行うフリップフロップの個数に関しては、本実施形態に記載している個数に限定されないことは言うまでも無い。
【００３６】
図７は、本発明に係るパス遅延測定回路を複数個具備した半導体装置の構成例を示す図である。図７において、７０１〜７０５は本発明のパス遅延測定回路、７０６はパス遅延測定回路７０１〜７０５を制御するための制御回路である。ここで、クロック生成回路３０１は各パス遅延測定回路７０１〜７０５に対して共通の１つの回路とすることができる。
【００３７】
たとえば、ＬＳＩに具備する上記のような複数個のパス遅延測定回路７０１〜７０５を、回路的かつレイアウト的にほぼ同じものとすることにより、ＬＳＩ内部の物理配置によるパス遅延のばらつきを測定することが容易に実現される。
【００３８】
【発明の効果】
以上記述したように、本発明によれば、スキャンテスト回路の仕組みを用いて行われる組合せ回路のパス遅延測定回路において、タイミング信号発生回路、パターン発生回路、比較判定回路、クロック生成回路を備えることにより、ＬＳＩテスタの複雑なオペレーションやテストプログラムが不要となり、組合せ回路のパス遅延測定を容易に行うことができる。また、このようなパス遅延測定回路をＬＳＩ内部に複数個具備することで、ＬＳＩ内部のパス遅延のばらつきを容易に測定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図２】本発明の第１の実施形態に係るパス遅延測定回路の動作を説明するタイミングチャート。
【図３】本発明の第２の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図４】本発明におけるクロック生成回路の構成を示すブロック図。
【図５】本発明の第２の実施形態に係るパス遅延測定回路の動作を説明するタイミングチャート。
【図６】本発明の第３の実施形態に係るパス遅延測定回路の構成を示すブロック図。
【図７】本発明に係るパス遅延測定回路を複数個具備した半導体装置の構成を示す図。
【符号の説明】
１０１  パス遅延測定対象の組合せ回路
１０２、１０３、１０４  フリップフロップ
１０５  パターン生成回路
１０６  比較判定回路
１０７  タイミング信号生成回路
３０１  クロック生成回路
４０１  逓倍回路
４０２  クロックモードカウンタ
４０３  クロック生成部
６０１〜６０４  フリップフロップ
７０１〜７０５  パス遅延測定回路
７０６  制御回路
【図１】
2004157090.tif 000003
【図２】
2004157090.tif 000004
【図３】
2004157090.tif 000005
【図４】
2004157090.tif 000006
【図５】
2004157090.tif 000007
【図６】
2004157090.tif 000008
【図７】
2004157090.tif 000009