(57)【要約】【課題】追加配線の対象配線層以外の配線チャネルの使用制限や、タイミング調整用のブロックの追加などによる通常端子の引き込み障害を発生させない。【解決手段】配線追加ステップＳ４が、通常ＩＯバッファ１をダミー端子付ＩＯバッファ３に変換し、このダミー端子付ＩＯバッファ３を用いてダミー配線４４を追加する。ダミー端子付ＩＯバッファ３は、長方形の上辺側に端子が配置されている端子部分４と、長方形の下辺側にＬＳＩチップのパッドと接続するパッド接続端子とを有する。端子部分４は、ＩＯの内部領域７に存在するセルと接続するためのノーマル端子５と、電源配線又はグランド配線である配線６と、ＩＯバッファの内部領域７と、配線６に接続された複数のダミー端子８とを有する。【選択図】　　　図１
2004086303.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能ブロック又はマクロセルを配置したレイアウト対象領域の配線の配設密度を示す配線データ率を均一化するように、自動配置配線後に前記配線データ率が所定値より小さい場合にダミー配線を追加して前記所定値を満足させる配線追加ステップを有する半導体集積回路装置のレイアウト設計方法において、
前記配線追加ステップが、通常のＩＯバッファセル（以下、通常ＩＯバッファ）をダミー端子を有するＩＯバッファセル（以下、ダミー端子付ＩＯバッファ）に変換し、このダミー端子付ＩＯバッファを用いて前記ダミー配線を追加することを特徴とする半導体集積回路装置のレイアウト設計方法。
【請求項２】
複数の機能ブロック又はマクロセル（以下機能ブロック）を配置したレイアウト対象領域の配線の配設密度を示す配線データ率を均一化するように、自動レイアウトツールによる自動配置配線後に前記配線データ率が所定値より小さい場合にダミー配線を追加して前記所定値を満足させる配線追加ステップを有する半導体集積回路装置のレイアウト設計方法において、
自動レイアウトによる前記機能ブロックの配置及び信号線の配線を行う通常配置配線ステップと、
前記通常配置配線ステップの後前記配線データ率をチエックする配線データ率チエックステップと、
前記配線データ率が所定の配線データ率より小さいかを判定する配線データ率判定ステップと、
前記配線データ率が所定の配線データ率より小さい場合、前記ダミー配線を追加して前記所定値を満足させる前記配線追加ステップとを有し、
前記配線追加ステップが、通常のＩＯバッファセル（以下、通常ＩＯバッファ）をダミー端子を有するＩＯバッファセル（以下、ダミー端子付ＩＯバッファ）に変換し、このダミー端子付ＩＯバッファを用いて前記ダミー配線を追加することを特徴とする半導体集積回路装置のレイアウト設計方法。
【請求項３】
前記配線追加ステップが、前記通常ＩＯバッファを前記ダミー端子付ＩＯバッファに変換するＩＯバッファ変換ステップと、
前記ダミー端子付ＩＯバッファの各端子の接続情報を既存の自動レイアウトツールで配線させる接続情報であるネットリストに追加するダミー端子付ＩＯバッファの接続情報追加ステップと、
前記自動レイアウトツールで前記ダミー端子付ＩＯバッファ間の配線を行うダミー端子付ＩＯバッファ間配線ステップとを有することを特徴とする請求項２記載の半導体集積回路装置のレイアウト設計方法。
【請求項４】
前記ダミー端子付ＩＯバッファが、長方形の形状を有しこの長方形の上辺側に後述の端子が配置されている端子部分を有し、
前記端子部分が、前記ダミー端子付ＩＯバッファの機能セルの配置領域である内部領域に存在するセルと接続するためのノーマル端子と、
電源配線又はグランド配線である電源／グランド配線と、
前記電源／グランド配線に接続されそれぞれ独立した端子名が付加された複数の前記ダミー端子とを有し、前記内部領域に隣接することを特徴とする請求項２記載の半導体集積回路装置のレイアウト設計方法。
【請求項５】
前記ダミー端子が、前記電源／グランド配線と電気的に接続されており、かつレイアウト対象領域の複数の配線層の各々に対応する複数の配線層を有することを特徴とする請求項４記載の半導体集積回路装置のレイアウト設計方法。
【請求項６】
状況に応じて前記ダミー配線の配線幅を通常間隔又は通常間隔のｎ（ｎは正の整数）倍に設定できることを特徴とする請求項１又は２記載の半導体集積回路装置のレイアウト設計方法。
【請求項７】
前記配線データ率が不足している配線層で、部分的に配線データ率が高く前記ダミー配線の配設が不可能な高配線データ率部分が存在する場合、前記高配線データ率部分の箇所で前記ダミー配線の配設を中断することが可能であることを特徴とする請求項１又は２記載の半導体集積回路装置のレイアウト設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置のレイアウト設計方法に関し、特にコンピュータ支援設計（ＣＡＤ）による自動レイアウトツールを用いた大規模半導体集積回路装置（ＬＳＩ）のレイアウト設計方法に関する。
【０００２】
【従来の技術】
近年のＬＳＩ開発は、高速かつ多機能な要求に対応するために製造工程の微細化が急速に進められている。このため、配線データの粗密により配線のエッチング工程で、オーバエッチングとなって配線が細くなったり、エッチング不足で配線がショートするなどの不具合が発生するようになった。この解決策として、配線の粗密の程度を平均化するためのダミーの配線データを追加する技術が開発されている。
【０００３】
この種のダミーの配線データ追加技術の代表例として特開平２００１−２１０７２０号公報記載の従来の半導体集積回路装置のレイアウト設計方法をフローチャートで示す図７を参照すると、通常配置配線ステップＳ１で、自動レイアウトツールによる機能ブロックの配置及び信号線の配線を行い、配線データ率チエックステップＳ２で、配線のデータ率をチエックする。配線データ率判定ステップＰ３で、配線のデータ率が所要範囲、例えば２０％以上を満たさない場合は、配線追加ステップＰ４のフローで所要の範囲のデータ率を満たすように処理する。
【０００４】
配線追加ステップＰ４では、まず、ステップＰ４１で、電源又はグランド線上にダミー端子を等間隔に配置する。次に、ステップＰ４２で、これらダミー端子のうち前記信号線と重なったダミー端子を削除する。ステップＰ４３で、データ率の低いエリアにあるダミー端子だけを残す。次に、ステップＰ４４で、自動レイアウトツールで配線させる接続情報であるネットリストを空き領域の配線グリット数、及び前述の残されたダミー端子をもとに必要追加配線数を計算したネットリストをＣＡＤツールを使用して作成し、通常配置配線に使用したネットリストに追加する。次にステップＰ４５で、このネットリスト中に残ったダミー端子を任意の配線層、配線を接続させるビア層に変更する。これらの処理が終了した後、ステップＰ４６で、自動レイアウトツールを使用して信号線を固定、追加したネットだけの配線を行い、電源又はグランド線に接続された追加配線を自動レイアウトツールにより配線して配線のデータ率を適正な値にする。
【０００５】
配線追加ステップＰ４による配線追加の状態をレイアウト図で示す図８（ａ）〜（ｄ）を参照して、配線追加ステップＰ４の具体的動作について説明すると、まず、通常配置配線ステップＳ１で、図８（ａ）に示すレイアウトを得たものとする。なお、これら図８（ａ）〜（ｄ）において、Ａ１〜Ａ４は電源ライン、Ｂ１〜Ｂ７は信号線であり、それぞれ任意の配線層からなっている。ここでは電源ラインＡ１〜Ａ４が第１配線層、信号線Ｂ１〜Ｂ７が第２配線層を使用したと仮定して説明をする。なお、後述のクロック配線、シールド配線なども第２配線層を使用するとする。
【０００６】
まず、図８（ａ）に示すように、信号線Ｂ１〜Ｂ７を配線後、ステップＰ３の判定結果、データ率の低い領域Ｃ１が存在した場合、図８（ｂ）のようにダミー端子Ｄ１を電源ラインＡ１，Ａ３の上に等間隔で配置する（ステップＰ４１）。このダミー端子Ｄ１は使用配線層に相当するダミー層と電源ラインと接続するためのビア、および任意の端子名から構成されている。
【０００７】
次に、図８（ｃ）に示すように、データ率の低い領域Ｃ１以外のダミー端子Ｄ１を削除し（ステップＰ４２）、この領域が所要範囲のデータ率になるように、追加配線に使用できる４つのダミー端子Ｄ１を残す処理を行う（ステップＰ４３）。
【０００８】
残った４つのダミー端子Ｄ１間で接続関係を持たせ、追加配線用のネットを自動レイアウト情報に付加する（ステップＰ４４）。後は、図８（ｄ）に示すように、ダミー端子Ｄ１のダミー配線層およびダミービア層を使用配線層、使用ビア層に変換し（ステップＰ４５）、追加配線用の端子にすることにより自動レイアウトツールにてダミー端子Ｄ１間の配線を実行する（ステップＰ４６）。これにより配線データ率が均一で所要範囲を満足するレイアウトデータを提供することができる。
【０００９】
しかしながら、この従来の半導体集積回路装置のレイアウト設計方法は、以下のような問題点がある。
【００１０】
第１の問題点は、ダミー端子間に配線データ率補充のための配線を敷設するために、内部領域に存在する電源配線又はグランド配線上にダミー端子を配置するので、電源配線の存在する配線層から配線データ率の不足している配線層まで配線ビアで接続されることになり、その層間の配線チャネルの使用が大幅に制限される。
【００１１】
その理由は、内部領域に存在する電源配線又はグランド配線上にダミー端子を配置すると、電源配線からダミー端子を接続するための配線ビアが必要となるため、例えば電源配線が第１層配線で、ダミー端子が第３層（データ率不足配線層）配線であった場合には、第２層配線の配線グリッドを使用するため、この第２層配線が混雑している場合、ダミー端子が配置できる領域が限定されてしまい、配線データ率を満たせなくなるためである。
【００１２】
第２の問題点は、内部領域にダミー端子が追加されるため、ブロックなどの追加を行った場合、その周辺にダミー端子が存在すると通常端子の引き込みの障害になる可能性がある。
【００１３】
その理由は、内部領域にダミー端子が多数追加されるために発生する問題点として、例えば一度データ率を満足させたレイアウトデータからタイミング調整のためにブロック追加が必要となり、その追加ブロックがダミー端子の存在する箇所に配置された場合、前記した問題も含め、追加ブロックの端子への引き込みが困難となり、障害となるダミー配線を削除するような処理が発生するためである。
【００１４】
【発明が解決しようとする課題】
上述した従来の半導体集積回路装置のレイアウト設計方法は、ダミー端子間に配線データ率補充のための配線を敷設するために、内部領域に存在する電源配線又はグランド配線上にダミー端子を配置するので、電源配線の存在する配線層から配線データ率の不足している配線層まで配線ビアで接続することになり、その層間の配線チャネルの使用が大幅に制限されるという欠点があった。
【００１５】
また、内部領域にダミー端子が追加されるため、レイアウト後のタイミング調整用のブロックの追加等を行った場合、その周辺にダミー端子が存在すると通常端子の引き込みの障害になる可能性があるという欠点があった。
【００１６】
本発明の目的は、上記欠点を解決し、追加配線の対象配線層以外の配線チャネルの使用制限や、タイミング調整用のブロックの追加などによる通常端子の引き込み障害が発生しない半導体集積回路装置のレイアウト設計方法を提供することにある。
【００１７】
【課題を解決するための手段】
請求項１記載の発明の半導体集積回路装置のレイアウト設計方法は、複数の機能ブロック又はマクロセルを配置したレイアウト対象領域の配線の配設密度を示す配線データ率を均一化するように、自動配置配線後に前記配線データ率が所定値より小さい場合にダミー配線を追加して前記所定値を満足させる配線追加ステップを有する半導体集積回路装置のレイアウト設計方法において、
前記配線追加ステップが、通常のＩＯバッファセル（以下、通常ＩＯバッファ）をダミー端子を有するＩＯバッファセル（以下、ダミー端子付ＩＯバッファ）に変換し、このダミー端子付ＩＯバッファを用いて前記ダミー配線を追加することを特徴とするものである。
【００１８】
請求項２記載の発明の半導体集積回路装置のレイアウト設計方法は、複数の機能ブロック又はマクロセル（以下機能ブロック）を配置したレイアウト対象領域の配線の配設密度を示す配線データ率を均一化するように、自動レイアウトツールによる自動配置配線後に前記配線データ率が所定値より小さい場合にダミー配線を追加して前記所定値を満足させる配線追加ステップを有する半導体集積回路装置のレイアウト設計方法において、
前記自動レイアウトツールによる前記機能ブロックの配置及び信号線の配線を行う通常配置配線ステップと、
前記通常配置配線ステップの後前記配線データ率をチエックする配線データ率チエックステップと、
前記配線データ率が所定の配線データ率より小さいかを判定する配線データ率判定ステップと、
前記配線データ率が所定の配線データ率より小さい場合、前記ダミー配線を追加して前記所定値を満足させる前記配線追加ステップとを有し、
前記配線追加ステップが、通常のＩＯバッファセル（以下、通常ＩＯバッファ）をダミー端子を有するＩＯバッファセル（以下、ダミー端子付ＩＯバッファ）に変換し、このダミー端子付ＩＯバッファを用いて前記ダミー配線を追加することを特徴とするものである。
【００１９】
また、請求項３記載の発明は、請求項２記載の半導体集積回路装置のレイアウト設計方法において、前記配線追加ステップが、前記通常ＩＯバッファを前記ダミー端子付ＩＯバッファに変換するＩＯバッファ変換ステップと、
前記ダミー端子付ＩＯバッファの各端子の接続情報を既存の自動レイアウトツールで配線させる接続情報であるネットリストに追加するダミー端子付ＩＯバッファの接続情報追加ステップと、
前記自動レイアウトツールで前記ダミー端子付ＩＯバッファ間の配線を行うダミー端子付ＩＯバッファ間配線ステップとを有することを特徴とするものである。
【００２０】
また、請求項４記載の発明は、請求項２記載の半導体集積回路装置のレイアウト設計方法において、前記ダミー端子付ＩＯバッファが、長方形の形状を有しこの長方形の上辺側に後述の端子が配置されている端子部分を有し、
前記端子部分が、前記ダミー端子付ＩＯバッファの機能セルの配置領域である内部領域に存在するセルと接続するためのノーマル端子と、
電源配線又はグランド配線である電源／グランド配線と、
前記電源／グランド配線に接続されそれぞれ独立した端子名が付加された複数の前記ダミー端子とを有し、前記内部領域に隣接することを特徴とするものである。
【００２１】
また、請求項５記載の発明は、請求項４記載の半導体集積回路装置のレイアウト設計方法において、前記ダミー端子が、前記電源／グランド配線と電気的に接続されており、かつレイアウト対象領域の複数の配線層の各々に対応する複数の配線層を有することを特徴とするものである。
【００２２】
また、請求項６記載の発明は、請求項１又は２記載の半導体集積回路装置のレイアウト設計方法において、状況に応じて前記ダミー配線の配線幅を通常間隔又は通常間隔のｎ（ｎは正の整数）倍に設定できることを特徴とするものである。
【００２３】
また、請求項７記載の発明は、請求項１又は２記載の半導体集積回路装置のレイアウト設計方法において、前記配線データ率が不足している配線層で、部分的に配線データ率が高く前記ダミー配線の配設が不可能な高配線データ率部分が存在する場合、前記高配線データ率部分の箇所で前記ダミー配線の配設を中断することが可能であることを特徴とするものである。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２５】
本実施の形態の半導体集積回路装置のレイアウト設計方法は、複数の機能ブロック又はマクロセル（以下機能ブロック）を配置したレイアウト対象領域の配線の配設密度を示す配線データ率を均一化するように、自動配置配線後に上記配線データ率が所定値より小さい場合にダミー配線を追加して所定値を満足させる配線追加ステップを有する半導体集積回路装置のレイアウト設計方法において、上記配線追加ステップが、通常のＩＯバッファセル（以下、通常ＩＯバッファ）をダミー端子を有するＩＯバッファセル（以下、ダミー端子付ＩＯバッファ）に変換し、このダミー端子付ＩＯバッファを用いて上記ダミー配線を追加することを特徴とするものである。
【００２６】
次に、本発明の第１の実施の形態を図７と共通の構成要素には共通の参照文字／数字を付して同様にフローチャートで示す図１を参照すると、この図に示す本実施の形態の半導体集積回路装置のレイアウト設計方法は、従来と共通の自動レイアウトによる機能ブロックの配置及び信号線の配線を行う通常配置配線ステップＳ１と、通常配置配線ステップＳ１の後配線データ率をチエックする配線データ率チエックステップＳ２とに加えて、配線データ率判定ステップＰ３の代わりに所定の配線データ率より小さいかを判定する配線データ率判定ステップＳ３と、配線追加ステップＰ４の代わりに、所定の配線データ率より小さい場合に通常のＩＯバッファセル（以下、通常ＩＯバッファ）をダミー端子を有するＩＯバッファセル（以下、ダミー端子付ＩＯバッファ）に変換し、このダミー端子付ＩＯバッファを用いてダミー配線を追加する配線追加ステップＳ４とを有する。
【００２７】
配線追加ステップＳ４は、通常ＩＯバッファをダミー端子付ＩＯバッファに変換するＩＯバッファ変換ステップＳ４１と、ダミー端子付ＩＯバッファの各端子の接続情報を既存のネットリストに追加するダミー端子付ＩＯバッファの接続情報追加ステップＳ４２と、自動レイアウトツールでダミー端子付ＩＯバッファ間の配線を行うダミー端子付ＩＯバッファ間配線ステップＳ４３とを有する。
【００２８】
次に、図１、通常ＩＯバッファとダミー端子付ＩＯバッファの構成例及び端子部分を拡大してそれぞれレイアウト図で示す図２、通常ＩＯバッファとダミー端子付ＩＯバッファの自動レイアウトツールで配線させる接続情報であるネットリスト及び一部をブロックで表す等価回路図で示す図３及び配線追加対象部分の配線データ追加前と配線データ追加後のレイアウトをレイアウト図で示す図４を参照して本実施の形態の動作について説明すると、まず、ＬＳＩチップの配置配線の対象とする領域（以下、レイアウト対象領域）に対し、通常配置配線ステップＳ１で、自動レイアウトツールによる機能ブロックの配置及び信号線の配線を行う。
【００２９】
次に、配線データ率チエックステップＳ２で、配線のデータ率をチエックする。
【００３０】
配線データ率判定ステップＳ３で、配線のデータ率が所定配線データ率、例えば２０％より小さい場合は、配線追加ステップＳ４のフローで少なくとも所定配線データ率を満たすように処理する。
【００３１】
配線追加ステップＳ４では、まず、ＩＯバッファ変換ステップＳ４１で、レイアウト対象領域に存在する全ての通常ＩＯバッファについてダミー端子を有するＩＯバッファセル、すなわち、ダミー端子付ＩＯバッファに変換する。
【００３２】
ダミー端子を有しないバッファセル、すなわち、通常ＩＯバッファの一例をレイアウト図で示す図２（ａ）を参照すると、通常ＩＯバッファ１は長方形の形状を有し、この長方形の上辺側に後述の端子が配置されている端子部分２と、長方形の下辺側にＬＳＩチップのパッドと接続するパッド接続端子（図示しない）とを有する。
【００３３】
ダミー端子付ＩＯバッファの一例をレイアウト図で示す図２（ｂ）を参照すると、ダミー端子付ＩＯバッファ３も通常ＩＯバッファ１と同様に長方形の形状を有し、この長方形の上辺側に後述の端子が配置されている端子部分４と、長方形の下辺側にＬＳＩチップのパッドと接続するパッド接続端子（図示しない）とを有する。
【００３４】
通常ＩＯバッファ１の端子部分２を拡大してレイアウト図で示す図２（ｃ）を参照すると、この端子部分２は、通常ＩＯバッファの後述の内部領域７に存在するセルと接続するためのノーマル端子５と、電源配線又はグランド配線である配線６とを有し、ＩＯバッファ内部の機能セルを配置した領域である内部領域７に隣接している。
【００３５】
ダミー付ＩＯバッファ３の端子部分４を拡大してレイアウト図で示す図２（ｄ）を参照すると、この端子部分４は、上述のノーマル端子５と、配線６とに加えて、配線６に接続された複数のダミー端子８を有し、内部領域７に隣接している。
【００３６】
ダミー端子８は、配線６と電気的に接続されており、かつレイアウト対象領域の複数の配線層の各々に対応する複数の配線層を有している。例えば、レイアウト対象領域の配線層が３つの場合、ダミー端子８も３つの配線層を有する。さらに複数のダミー端子８はそれぞれ独立した端子名が付加されている。
【００３７】
次に、ネットリスト追加ステップＳ４２で、ダミー端子付ＩＯバッファの端子間の接続情報をネットリストに追加する。
【００３８】
通常、レイアウト対象領域は、基本的に各配線層はＸ軸及びＹ軸方向に交互に設定されている。従って、ステップＳ４２の処理において、接続情報を持たせる基準としては、例えば、不足している配線層がＹ軸方向の配線層である場合には、レイアウト対象領域の上辺及び下辺に設置されているダミー端子付ＩＯバッファを用いれば良いことになる。
【００３９】
また、ある出力用のダミー端子（以下ダミー出力端子）の存在する辺とＸ軸に関して対称な辺に同一Ｙ座標上に存在する入力用のダミー端子（以下ダミー入力端子）を選択すれば、ダミー出力端子とダミー入力端子間にＹ軸方向で直線的にダミー配線が引かれるため、このダミー配線の配線幅を通常間隔、又は通常間隔のｎ（ｎは正の整数）倍に設定すれば、容易に配線データの追加分を自動で計算できる。
【００４０】
図３（ａ）に示すステップＳ４１のＩＯバッファ変換前の通常ＩＯバッファのネットリストでは、ＣＯＭＰ　Ｘ００１で表される通常バッファＸ００１は、ＰＩＮ　Ｈ０１　ＩＩで表される入力端子Ａと、ＰＩＮ　Ｎ０１　ＩＯで表される出力端子Ｂとを有する。すなわち、通常バッファＸ００１は、各１個の入力端子Ａと出力端子Ｂとを有する。その等価回路を図３（ｃ）に示す。
【００４１】
次に、図３（ｂ）に示すステップＳ４１のＩＯバッファ変換後のダミー端子付ＩＯバッファのネットリストでは、ＣＯＭＰ　Ｘ００１Ａで表されるダミー端子付バッファＸ００１Ａは、ＰＩＮ　Ｈ０１　ＩＩで表される入力端子Ａと、ＰＩＮ　Ｎ０１　ＩＯで表される出力端子Ｂとに加え、追加されたＰＩＮ　Ｈ０２〜Ｈ０４・・・　ＩＩで表される複数のダミー入力端子ＡＡ，ＡＢ，ＡＣ，・・・と、ＰＩＮ　Ｎ０２〜Ｎ０４・・・　ＩＯで表される複数のダミー出力端子ＺＡ，ＺＢ，ＺＣ，・・・とを有する。その等価回路を図３（ｄ）に示す。従って、ＩＯバッファ変換後は、入出力端子数が増えることになる。
【００４２】
次に、上記で設定された接続関係に基づき、ダミー端子付ＩＯバッファ配線ステップＳ４３で、自動レイアウトツールでダミー端子付ＩＯバッファ間の配線を実施する。
【００４３】
ステップＳ４３の処理の具体例について図４を参照すると、まず、配線追加対象部分の配線データ追加前の状態をレイアウト図で示す図４（ａ）では、ＬＳＩチップ４１に既存配線４２が配線されている。この既存配線４２の配線層は不足している配線層のみを表示している。下辺側のＩＯバッファ４５の近傍のＩＯバッファ近傍部分４３を拡大して図４（ｃ）に示す。
【００４４】
次に、ステップＳ４３による配線データ追加後の状態をレイアウト図で示す図４（ｂ）及びＩＯバッファ近傍部分４３の拡大図を図４（ｄ）に示す。
【００４５】
この図では、既存配線４２の存在しない配線領域又は既存配線４２を避けるように追加したダミー配線４４，４４１，４４２が行われていることを示す。基本的にダミー配線４４のように一直線で配線できれば良いが、実際はダミー配線４４１のように既存配線４２を避けながら、上辺側のＩＯバッファと同一Ｙ座標上のＸ軸に関して対称位置にあるＩＯバッファと接続されることになる。
【００４６】
さらに、ダミー配線４４２のように配線幅を通常配線幅のｎ倍に変更することにより、ダミー配線１本当たりのレイアウト面積、すなわち、配線データ率を大きくできるので、配線データ率が極端に低いデータを扱う場合に、ダミー配線の数、すなわち、レイアウトデータの増加を抑えることができ、非常に有効な手段となる。
【００４７】
最後に、ステップＳ４３の処理完了後、配線データ率チェックステップＳ２に戻り、配線データ率判定ステップＳ３で所定データ率以下でない場合は、処理を終了する。
【００４８】
従来技術と本実施の形態によるレイアウト設計結果を対比して示す図５（ａ），（ｂ）を参照して本実施の形態の効果について説明すると、この例では、説明の便宜上、レイアウト対象領域が第１、第２及び第３層の３層の配線層から成るものとし、第１、第２配線層の配線の主たる配線方向がＸ軸方向、第３配線層の主たる配線方向がＹ軸方向であり、データ率が不足している配線層が第３層である場合を仮定する。これらの図においては、共通して、電源配線５１、グランド（ＧＮＤ）配線５２、第３層配線５３、第２層配線５４を示す。
【００４９】
従来技術によるレイアウト設計による追加配線実施結果を示す図５（ａ）を参照すると、追加した第３層のダミー配線５５は、既存の第３層配線５３と第２層配線５４がある箇所を避けなければならず、配線可能な領域がかなり限定されてしまう。
【００５０】
それに対して本実施の形態のレイアウト設計による追加配線実施結果を示す図５（ｂ）を参照すると、ダミー端子を内部領域外のＩＯバッファに設けることにより、追加する第３層のダミー配線５６を通常配線と同様の扱いにできるため、従来技術で問題であったデータ率が不足している配線層以外の配線チャネルがダミービアによって使用できなくなることはない。従って、追加配線を実施する場合にデータ率が不足している配線層、この場合は第３層だけを考慮すれば良いので、より多くの追加配線が可能となっている。
【００５１】
また、一度追加配線を完了したレイアウト設計データにおいて、タイミング調整が必要となり、タイミング調整用のブロック５８などの追加を行った場合、従来技術では、通常端子５９から追加のブロック５８の端子へ配線を敷設するときダミー端子が配線の障害となり、点線で示すブロック配線６０のように迂回して配線しなければならない。
【００５２】
一方、本実施の形態では、通常端子５９からブロック５８端子へ配線を敷設するとき第２層を使用すれば、図示のように、通常端子５９からブロック配線６１により直線的にブロック５８の端子への引き込みが可能となる。さらに、上述したように配線幅を通常幅のｎ倍の幅に変更した太幅のダミー配線５７を配設することによって、レイアウトデータの増加を抑える工夫をしている。
【００５３】
このように、本実施の形態の半導体集積回路装置のレイアウト設計方法は、ＩＯバッファセル間を配線することにより、配線データ率が不足している層のみを使用して配線するため、追加配線の対象配線層以外の配線チャネルの使用制限が生じることがない。
【００５４】
また、配線データ率が不足している層のみを使用して配線するため、タイミング調整用のブロックの追加が必要な場合も、通常端子への引き込みが容易に実施できるので、引き込み障害が発生することがない。
【００５５】
次に、本発明の第２の実施の形態を特徴付けるレイアウト設計結果をレイアウト図で示す図６を参照すると、図６（ａ）に示すように、配線データ率が不足している配線層で、部分的に配線データ率が高く、例えば、ダミー配線を垂直方向に配設することが不可能な部分が存在する場合がある。この図の例では、該当する配線層が第３配線層であるものとし、該当部分を高配線データ率部分７１として表す。このような場合、図６（ｂ）に示すように、高配線データ率部分７１の箇所では、追加したダミー配線７２の配設を中断することも可能である。
【００５６】
また、ＩＯバッファ間のダミー端子を配線して配線データ率を満たすため、配線データ率のターゲットを決め指定した配線データ率にすることが容易にできる。
【００５７】
説明の便宜上、例として上述の第１の実施の形態で説明した図４（ａ）に示すＬＳＩチップ４１を用いるものとする。まず、初期値として、第３配線層の全体の配線データ率Ｓ＝０．０６（６％）とする。全体のチップサイズＬ×Ｌは、一辺の長さＬをＬ＝１０ｍｍとする。ＩＯバッファ４５では、Ｙ軸方向の長さＶをＶ＝１ｍｍ、配線幅ＷをＷ＝０．００１ｍｍとする。配線本数をＴ、目標配線データ率ＱをＱ＝０．２（２０％）とすると、Ｔの計算式は、下記で表される。
【００５８】
Ｑ−Ｓ＝（Ｌ−２Ｖ）ＷＴ／｛（Ｌ−２Ｖ）２｝
上式において、Ｑ−Ｓは必要な配線データ率、（Ｌ−２Ｖ）ＷＴは配線の長さ×幅×本数＝追加ダミー配線分のアルミ面積、（Ｌ−２Ｖ）２はこの配線層全体の面積をそれぞれ表す。
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よって幅０．００１ｍｍの配線を１５５２本配設すれば、第３配線層配線データ率が２０％となることが分かる。
【００５９】
【発明の効果】
以上説明したように、本発明の半導体集積回路装置のレイアウト設計方法は、配線追加ステップが、通常ＩＯバッファをダミー端子付ＩＯバッファに変換し、このダミー端子付ＩＯバッファを用いてダミー配線を追加することにより、配線データ率が不足している配線層のみを使用して配線するため、追加配線の対象配線層以外の配線チャネルの使用制限が生じないという効果がある。
【００６０】
また、配線データ率が不足している層のみを使用して配線するため、タイミング調整用のブロックの追加が必要な場合も、通常端子への引き込みが容易に実施できるので、引き込み障害が発生しないという効果がある。
【００６１】
さらに、ＩＯバッファ間を配線するため、チップサイズ（配線する長さ）、配線幅、現在の配線使用率が分かれば、配線データ率を容易に計算できるので、配線データ率を自由にコントロールできるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置のレイアウト設計方法の一実施の形態を示すフローチャートである。
【図２】通常のＩＯバッファとダミー端子付ＩＯバッファの構成例及びそれらの端子部分を拡大してそれぞれ示すレイアウト図である。
【図３】通常のＩＯバッファとダミー端子付ＩＯバッファの各々のネットリスト及び等価回路図である。
【図４】本実施の形態の半導体集積回路装置のレイアウト設計方法における動作の一例を説明する配線追加対象部分の配線データ追加前と配線データ追加後のレイアウトをそれぞれ示すレイアウト図である。
【図５】従来技術と本実施の形態によるレイアウト設計結果を対比して示すレイアウト図である。
【図６】本発明の第２の実施の形態を特徴付けるレイアウト設計結果を示すレイアウト図である。
【図７】従来の半導体集積回路装置のレイアウト設計方法の一例を示すフローチャートである。
【図８】従来の半導体集積回路装置のレイアウト設計方法の動作の一例を示す追加配線のレイアウト図である。
【符号の説明】
１　　通常ＩＯバッファ
２，４　　端子部分
３　　ダミー端子付ＩＯバッファ
５　　ノーマル端子
６　　配線
７　　内部領域
８　　ダミー端子
４１　　ＬＳＩチップ
４２　　既存配線
４３　　ＩＯバッファ近傍部分
４４，４４１，４４２，５５，５６，５７，７２　　ダミー配線
４５　　ＩＯバッファ
５１　　電源配線
５２　　ＧＮＤ配線
５３　　第３層配線
５４　　第２層配線
５８　　ブロック
５９　　通常端子
６０，６１　　ブロック配線
７１　　高配線データ率部分
Ａ１〜Ａ４　　電源ライン
Ｂ１〜Ｂ４　　信号線
Ｃ１　　領域
Ｄ１　　ダミー端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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