(57)【要約】【課題】本発明は、強誘電体メモリの寿命延長に好適なメモリ管理装置を提供する。【解決手段】メモリ管理装置におけるＴＬＢ１３は、異なる論理ページに対応する各エントリに、当該論理ページに対応する物理ページを示すアドレス１３１、当該物理ページの劣化度合いを示す指標１３２、論理ページへのアクセス頻度を表す指標１３３を保持する。当該メモリ管理装置は、このＴＢＬ１３の内容に応じて論理ページに対応付けられる物理ページをアクセスすると共に、最大のアクセス頻度指標で示される論理ページに対応する第１の物理ページの内容と、最小の劣化指標で示される第２の物理ページの内容とを定期的に入れ替え、当該論理ページに当該第２の物理ページを対応付ける。各物理ページはアクセスされると劣化するが、この入れ替えと対応付けの変更によってアクセスが分散し、劣化が均等化される。【選択図】          図５
2004157686.tif 000002
【特許請求の範囲】
【請求項１】
論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を保持し、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理装置であって、
当該各物理ページはアクセスされると劣化し、
当該各論理ページに関して、その論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を記憶しているアクセス頻度指標記憶手段と、
当該各物理ページに関して、その劣化度を表す劣化指標を記憶している劣化指標記憶手段と、
第１の基準を満たすアクセス頻度指標で示される論理ページに対応する第１の物理ページの内容と、第２の基準を満たす劣化指標で示される第２の物理ページの内容とを入れ替えると共に、該当する対応情報を変更することにより当該第１の基準を満たすアクセス頻度指標で示される論理ページに当該第２の物理ページを対応付ける劣化均等化手段と
を備えることを特徴とするメモリ管理装置。
【請求項２】
前記メモリ管理装置は、さらに、
所定数までの物理ページの内容の複製を、当該内容に代えてアクセスされるべきキャッシュデータとして物理ページ毎に記憶し、その後のアクセスによって当該キャッシュデータが更新された場合にのみ、更新後のキャッシュデータを元の物理ページへ書き戻すキャッシュ記憶手段と、
物理ページの内容の複製がキャッシュデータとして当該キャッシュ記憶手段へ記憶されると当該物理ページに関する劣化指標に第１の値を加算し、更新後のキャッシュデータが当該物理ページへ書き戻されると当該劣化指標に第２の値を加算する劣化指標更新手段と
を備えることを特徴とする請求項１に記載のメモリ管理装置。
【請求項３】
前記劣化指標更新手段は、
前記キャッシュデータが無効化されるか又は他の物理ページの内容で置き換えられることとなった時点で、前記キャッシュデータが更新されていれば前記劣化指標に前記第１の値と前記第２の値との合算値を加算し、更新されていなければ前記劣化指標に前記第１の値を加算する
ことを特徴とする請求項２に記載のメモリ管理装置。
【請求項４】
前記メモリ管理装置は、さらに、
物理ページの内容がキャッシュデータとして前記キャッシュ記憶手段へ記憶されると当該物理ページに対応する論理ページに関するアクセス頻度指標に前記第１の値を加算し、更新後のキャッシュデータが当該物理ページへ書き戻されると当該アクセス頻度指標に前記第２の値を加算するアクセス頻度指標更新手段を備える
ことを特徴とする請求項２に記載のメモリ管理装置。
【請求項５】
前記アクセス頻度指標更新手段は、
前記キャッシュデータが無効化されるか又は他の物理ページの内容で置き換えられることとなった時点で、前記キャッシュデータが更新されていれば前記アクセス頻度指標に前記第１の値と前記第２の値との合算値を加算し、更新されていなければ前記アクセス頻度指標に前記第１の値を加算する
ことを特徴とする請求項４に記載のメモリ管理装置。
【請求項６】
前記キャッシュ記憶手段は、さらに、
前記各キャッシュデータに対するアクセスの頻度を表すキャッシュアクセス頻度指標としてその初期値０をキャッシュデータ毎に記憶し、
前記メモリ管理装置は、さらに、
キャッシュデータがアクセスされると、当該アクセスされたキャッシュデータに関するキャッシュアクセス頻度指標を増加させるキャッシュアクセス頻度指標更新手段と、
キャッシュデータの複製元の物理ページに対応する論理ページに関するアクセス頻度指標よりも、当該キャッシュデータに関するキャッシュアクセス頻度指標が大きいか否かを判断し、大きいと判断された場合、当該キャッシュアクセス頻度指標で当該アクセス頻度指標を更新するアクセス頻度指標更新手段と
を備えることを特徴とする請求項２に記載のメモリ管理装置。
【請求項７】
前記アクセス頻度指標更新手段は、
一定時間毎に、前記判断を行い、かつ前記キャッシュアクセス頻度指標を０に変更する
ことを特徴とする請求項６に記載のメモリ管理装置。
【請求項８】
前記アクセス頻度指標更新手段は、
前記キャッシュデータの前記キャッシュ記憶手段における滞在時間に応じて前記キャッシュアクセス頻度指標を正規化し、前記アクセス頻度指標よりも当該正規化後のキャッシュアクセス頻度指標が大きいか否かを判断し、大きいと判断された場合、当該正規化後のキャッシュアクセス頻度指標で前記アクセス頻度指標を更新する
ことを特徴とする請求項６に記載のメモリ管理装置。
【請求項９】
前記各論理ページについて、その代表論理アドレスが一つ定められており、
前記メモリ管理装置は、さらに、
代表論理アドレスを指定したアクセス要求を検出する検出手段と、
当該アクセス要求が検出されると、当該アクセス要求に指定されている代表論理アドレスで示される論理ページに対応する物理ページに関する劣化指標を増加させる劣化指標更新手段と、
当該アクセス要求が検出されると、当該アクセス要求に指定されている代表論理アドレスで示される論理ページに関するアクセス頻度指標を増加させるアクセス頻度指標更新手段と
を備えることを特徴とする請求項１に記載のメモリ管理装置。
【請求項１０】
前記代表論理アドレスは、それぞれの論理ページがアクセスされる場合に必ずアクセスされる論理アドレスに定められている
ことを特徴とする請求項９に記載のメモリ管理装置。
【請求項１１】
前記各物理ページは強誘電体メモリによって実現される
ことを特徴とする請求項１に記載のメモリ管理装置。
【請求項１２】
論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を保持し、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理装置であって、
当該各物理ページはアクセスされると劣化し、
当該各論理ページに関して、その論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を記憶しているアクセス頻度指標記憶手段と、
当該各物理ページに関して、その劣化度を表す劣化指標を記憶している劣化指標記憶手段と、
所定数までの物理ページの各々について、その内容の複製であって当該内容に代えてアクセスされるべきキャッシュデータと、当該物理ページに対応する論理ページに関するアクセス頻度指標の複製である複製頻度指標とを対応付けて記憶するキャッシュ記憶手段と、
キャッシュデータに対応する複製頻度指標よりも、新たな物理ページに対応する論理ページに関するアクセス頻度指標が大きい場合にのみ、当該キャッシュデータを当該新たな物理ページの内容で置き換える劣化均等化手段と
を備えることを特徴とする請求項１に記載のメモリ管理装置。
【請求項１３】
前記メモリ管理装置は、さらに、
キャッシュデータがアクセスされると、当該アクセスされたキャッシュデータに関する複製頻度指標を減少させる複製頻度指標更新手段を備える
ことを特徴とする請求項１２に記載のメモリ管理装置。
【請求項１４】
前記各物理ページは強誘電体メモリによって実現される
ことを特徴とする請求項１２に記載のメモリ管理装置。
【請求項１５】
論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を用いて、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理方法であって、
当該各物理ページはアクセスされると劣化し、
当該メモリ管理方法は、さらに、当該各論理ページに関してその論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標と、当該各物理ページに関してその劣化度を表す劣化指標とを用いて行われ、
所定数までの物理ページの内容の複製を、当該内容に代えてアクセスされるべきキャッシュデータとして物理ページ毎に記憶し、その後当該アクセスによって当該キャッシュデータが更新された場合にのみ、更新後のキャッシュデータを元の物理ページへ書き戻すキャッシュ管理ステップと、
物理ページの内容の複製がキャッシュデータとして記憶されると当該物理ページに関する劣化指標に第１の値を加算し、更新後のキャッシュデータが当該物理ページへ書き戻されると当該劣化指標に第２の値を加算する劣化指標更新ステップと、
第１の基準を満たすアクセス頻度指標で示される論理ページに対応する第１の物理ページの内容と、第２の基準を満たす劣化指標で示される第２の物理ページの内容とを入れ替えると共に、該当する対応情報を変更することにより当該第１の基準を満たすアクセス頻度指標で示される論理ページに当該第２の物理ページを対応付ける劣化均等化ステップと
を含むことを特徴とするメモリ管理方法。
【請求項１６】
論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を用いて、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理方法であって、
当該各物理ページはアクセスされると劣化し、
当該メモリ管理方法は、さらに、当該各論理ページに関してその論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標と、当該各物理ページに関してその劣化度を表す劣化指標とを用いて行われ、
当該各論理ページについてその代表論理アドレスが一つ定められており、
代表論理アドレスを指定したアクセス要求を検出する検出ステップと、
当該アクセス要求が検出されると、当該アクセス要求に指定されている代表論理アドレスで示される論理ページに対応する物理ページに関する劣化指標を増加させる劣化指標更新ステップと、
当該アクセス要求が検出されると、当該アクセス要求に指定されている代表論理アドレスで示される論理ページに関するアクセス頻度指標を増加させるアクセス頻度指標更新ステップと、
第１の基準を満たすアクセス頻度指標で示される論理ページに対応する第１の物理ページの内容と、第２の基準を満たす劣化指標で示される第２の物理ページの内容とを入れ替えると共に、該当する対応情報を変更することにより当該第１の基準を満たすアクセス頻度指標で示される論理ページに当該第２の物理ページを対応付ける劣化均等化ステップと
を含むことを特徴とするメモリ管理方法。
【請求項１７】
論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を用いて、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理方法であって、
当該各物理ページはアクセスされると劣化し、
当該メモリ管理方法は、さらに、当該各論理ページに関してその論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を用いて行われ、
所定数までの物理ページの各々について、その内容の複製であって当該内容に代えてアクセスされるべきキャッシュデータと、当該物理ページに対応する論理ページに関するアクセス頻度指標の複製である複製頻度指標とを対応付けて記憶するキャッシュ記憶ステップと、
キャッシュデータに対応する複製頻度指標よりも、新たな物理ページに対応する論理ページに関するアクセス頻度指標が大きい場合にのみ、当該キャッシュデータを当該新たな物理ページの内容で置き換えるキャッシュリプレースステップと
を含むことを特徴とするメモリ管理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ管理装置及びメモリ管理方法に関し、特にアクセスによって劣化するメモリ装置の各部における劣化を均等化させる技術に関する。
【０００２】
【従来の技術】
従来、データ消去操作によって劣化するメモリ装置として、例えばフラッシュメモリ装置がある。このようなメモリ装置において局所的な記憶領域にデータ消去が集中すると、その記憶領域のみが突出して劣化し、メモリ装置の寿命が早期に尽きることとなる。そのため、そのようなメモリ装置の寿命を延長させるべく、メモリ装置全体の記憶領域にデータ消去を分散させるための管理が行われる。
【０００３】
フラッシュメモリ装置では、その構造上、任意のビットをセットできるが、リセット（つまりデータ消去）は複数ビットから構成される物理ブロックを一括してのみ可能である。このため、フラッシュメモリ装置におけるデータの更新は、一般に、物理ブロック単位で行われる。
具体例として、一括リセット操作によって従前のデータが消去された空き物理ブロックを用意しておき、ビットセット操作によって新たなデータを当該空き物理ブロックへ書き込み、不要となったデータを物理ブロック単位に消去して新たな空き物理ブロックを用意するという手順が採られる。フラッシュメモリ装置の劣化は、物理ブロックからデータが消去される際に、当該物理ブロックを構成する各ビットに一括して生じる。
【０００４】
このようなデータ更新及び劣化に関する、フラッシュメモリ装置特有の特性を前提とした管理技術が公知となっている（例えば、特許文献１参照）。
図２４は、当該従来の管理技術の、上位装置からのアクセス単位である論理ブロックをフラッシュメモリ装置の物理ブロックに割り当てる方法を示している。当該方法では、各論理ブロックに対するデータ書き込み回数、及び各物理ブロックに対するデータ消去回数を、それぞれ計数する。
【０００５】
そして、当該書き込み回数が多い（即ちアクセス頻度が高い）論理ブロックへのデータ書き込みが指示されると、当該論理ブロックを当該消去回数が少ない（即ち劣化が小さい）空き物理ブロックに割り当て、そこへデータを書き込む。
この書き込みによって、消去回数が少ない空き物理ブロックが失われるので、消去回数が少ない物理ブロックの内容を他の空き物理ブロックへコピーし、当該物理ブロックの内容を消去することにより、消去回数が少ない他の空き物理ブロックを用意している。
【０００６】
この一連の処理により、物理ブロック間で消去回数を均等化させ、一部の物理ブロックが突出して劣化することを回避し、フラッシュメモリ装置の寿命延長を図るとしている。
一方、データ書き込み操作及びデータ参照操作の何れによっても劣化するメモリ装置として、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置がある。強誘電体メモリ装置では、その構造上、任意のビットのセット及びリセットが可能である。このため、強誘電体メモリ装置におけるデータ更新は、ビット単位（実用的にはバスのアクセス単位であるバイト単位）にランダムに行われる。ビットがセット及びリセットされる際に、当該ビットが劣化する。さらに、強誘電体メモリ装置では、ビットが参照される際にも当該ビットが劣化する。
【０００７】
強誘電体メモリ装置に関しても、メモリ装置全体の記憶領域にデータ書き込み及びデータ読み出しを分散させるための管理を行うことにより、装置寿命の延長が図られる。
【０００８】
【特許文献１】
特開平８−１６４８２号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、前述した従来技術は、フラッシュメモリ装置を管理対象としているので、強誘電体メモリ装置にそのまま適用すると次の問題を生じる。
第１に、前記従来技術はデータ書き込み操作のみを劣化要因と捉えているので、強誘電体メモリ装置においてデータ読み出し操作によっても生じる劣化を正しく把握できない。
【００１０】
第２に、前記従来技術は劣化要因であるデータ書き込みが物理ブロック単位に行われることを前提としており、物理ブロック内でデータ書き込みが偏在することを考慮していない。そのため、強誘電体メモリ装置においてデータがランダムアクセスされた場合に物理ブロック内に生じる劣化の偏在を緩和できない。
第３に、高速アクセスが可能な強誘電体メモリにおいては特に、アクセスの絶対数を削減するための方策を講じることが望ましいが、前記従来技術にはその方策が示されていない。
【００１１】
上記の問題に鑑み、本発明は、ランダムかつ高速アクセスが可能で、かつデータの書き込み及び読み出しの双方によって劣化するメモリ装置の寿命延長に好適なメモリ管理装置及びメモリ管理方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
（１）上記問題を解決するため、本発明のメモリ管理装置は、論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を保持し、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理装置であって、当該各物理ページはアクセスされると劣化し、当該各論理ページに関して、その論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を記憶しているアクセス頻度指標記憶手段と、当該各物理ページに関して、その劣化度を表す劣化指標を記憶している劣化指標記憶手段と、第１の基準を満たすアクセス頻度指標で示される論理ページに対応する第１の物理ページの内容と、第２の基準を満たす劣化指標で示される第２の物理ページの内容とを入れ替えると共に、該当する対応情報を変更することにより当該第１の基準を満たすアクセス頻度指標で示される論理ページに当該第２の物理ページを対応付ける劣化均等化手段とを備える。
（２）また、前記メモリ管理装置は、さらに、所定数までの物理ページの内容の複製を、当該内容に代えてアクセスされるべきキャッシュデータとして物理ページ毎に記憶し、その後のアクセスによって当該キャッシュデータが更新された場合にのみ、更新後のキャッシュデータを元の物理ページへ書き戻すキャッシュ記憶手段と、物理ページの内容の複製がキャッシュデータとして当該キャッシュ記憶手段へ記憶されると当該物理ページに関する劣化指標に第１の値を加算し、更新後のキャッシュデータが当該物理ページへ書き戻されると当該劣化指標に第２の値を加算する劣化指標更新手段とを備えてもよい。
（３）上記問題を解決するため、本発明のメモリ管理装置は、論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を保持し、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理装置であって、当該各物理ページはアクセスされると劣化し、当該各論理ページに関して、その論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を記憶しているアクセス頻度指標記憶手段と、当該各物理ページに関して、その劣化度を表す劣化指標を記憶している劣化指標記憶手段と、所定数までの物理ページの各々について、その内容の複製であって当該内容に代えてアクセスされるべきキャッシュデータと、当該物理ページに対応する論理ページに関するアクセス頻度指標の複製である複製頻度指標とを対応付けて記憶するキャッシュ記憶手段と、キャッシュデータに対応する複製頻度指標よりも、新たな物理ページに対応する論理ページに関するアクセス頻度指標が大きい場合にのみ、当該キャッシュデータを当該新たな物理ページの内容で置き換える劣化均等化手段とを備える。
【００１３】
【発明の実施の形態】
＜実施の形態１＞
本発明の実施の形態１に係るメモリ管理装置は、複数の論理ページの各々に、アクセスによって劣化する複数の物理ページの一つを対応付ける対応情報を保持し、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理装置であって、アクセス頻度の高い論理ページに対応する第１の物理ページの内容と、劣化の小さい第２の物理ページの内容を定期的に入れ替えると共に、当該論理ページに当該第２の物理ページが対応付くように当該対応情報を変更する。
【００１４】
以下、本メモリ管理装置について、図１〜図１１を参照しながら説明する。
＜全体構成＞
図１は、実施の形態１に係るメモリ管理装置１０を含むコンピュータシステム１００の構成を示す機能ブロック図である。
コンピュータシステム１００は、メモリ管理装置１０、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２０、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３０、ＲＯＭ（Ｒｅａｄ  ＯｎｌｙＭｅｍｏｒｙ）４０、強誘電体メモリ５０、論理アドレスバス６１、論理データバス６２、物理アドレスバス７１、及び物理データバス７２から構成される。
【００１５】
メモリ管理装置１０は、制御回路１１、キャッシュメモリ１２、ＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ  Ｌｏｏｋａｓｉｄｅ  Ｂｕｆｆｅｒ）１３から構成される。
ＣＰＵ２０は、論理アドレスバス６１、論理データバス６２を介して、メモリ管理装置１０、ＲＡＭ３０、及びＲＯＭ４０をアクセスする。
＜論理ページと物理ページ＞
図２（Ａ）は、コンピュータシステム１００の論理アドレス空間を示すアドレスマップである。論理アドレス空間６００は、強誘電体メモリ領域６１０、キャッシュ直接アクセス領域６２０、ＴＬＢ直接アクセス領域６３０、ＲＯＭ領域６４０、及びＲＡＭ領域６５０を含み、それぞれの領域において、強誘電体メモリ５０、キャッシュメモリ１２、ＴＬＢ１３、ＲＡＭ３０、及びＲＯＭ４０がアクセスされる。
【００１６】
図２（Ｂ）は、論理アドレス空間６００における位置をバイト単位に指定する論理アドレスのビット構成の一例を示している。この例では、論理アドレスは２０ビットで構成されるとした。この論理アドレスは論理アドレスバス６１に出力され、アクセス対象を指定する。上位２ビットＡ［１９：１８］が００である論理アドレスは、強誘電体メモリ領域６１０を指定し、残りのビットＡ［１７：０］は強誘電体メモリ領域６１０内の１バイトを指定する。強誘電体メモリ領域６１０の大きさは２５６Ｋバイトである。
【００１７】
図３（Ａ）は、強誘電体メモリ領域６１０の詳細を示している。強誘電体メモリ領域６１０は、メモリ管理の単位となる２５６の論理ページに分割される。個々の論理ページの大きさは１Ｋバイトである。論理アドレスの中位８ビットＡ［１７：１０］は一つの論理ページを指定し、下位１０ビットＡ［９：０］は論理ページ内の１バイトを指定する。
【００１８】
図３（Ｂ）は、強誘電体メモリ５０の記憶領域の構成を示している。当該記憶領域は、それぞれ１Ｋバイトの記憶容量を有する２５５の物理ページから成る。各物理ページは、メモリ管理装置１０において、それぞれ異なる論理ページに対応付けられている。
強誘電体メモリ５０へのアクセスは、物理ページを３２分割して得られる相対領域の１つを指定して、３２バイト単位に行われる。
【００１９】
論理アドレスを指定したアクセス要求に応じて、メモリ管理装置１０は、当該論理アドレスに対応する物理ページにおける目的の１バイトを含む３２バイトデータをキャッシュメモリ１２にキャッシュし、その後、当該キャッシュされたデータをアクセスする。
＜キャッシュメモリ１２＞
図４は、キャッシュメモリ１２の構成を示している。キャッシュメモリ１２は、４ウェイセットアソシアティブ構成を採る。同図は、１つのウェイについてメモリ部１２０の構成を示しており、他のウェイについても同様構成のメモリが設けられる。
【００２０】
メモリ部１２０は、論理ページアドレス欄１２１、バリッドビット欄１２２、ダーティビット欄１２３、キャッシュアクセス頻度指標欄１２４、及びキャッシュデータ欄１２５を有している。
キャッシュデータ欄１２５は、それぞれ異なる前記相対領域に対応する３２のラインに、対応する相対領域に記憶されているデータの複製であるキャッシュデータを保持する。当該キャッシュデータに対応して、論理ページアドレス欄１２１は、当該キャッシュデータをアクセスするために指定されるべき論理ページアドレスを保持し、バリッドビット欄１２２は、当該キャッシュデータが有効か否かを示す情報を保持し、ダーティビット欄１２３は、当該キャッシュデータが当初記憶された内容から変更されているか否かを示す情報を保持し、キャッシュアクセス頻度指標欄１２４は、当該キャッシュデータに対して行われたアクセスの度数を保持する。
【００２１】
キャッシュデータの格納動作を詳細に説明する。メモリ管理装置１０は、強誘電体メモリ領域を指定したアクセス要求を受けて、論理アドレスビットＡ［９：５］で示されるラインを選択する。そして、選択されたラインにおいて、論理ページアドレス欄１２１に論理アドレスビットＡ［１７：１０］を格納し、キャッシュデータ欄１２５に当該論理アドレスビットＡ［１７：１０］で示される論理ページに対応する物理ページ内の、論理アドレスビットＡ［９：５］で指定される領域に記憶されている３２バイトのデータの複製を格納する。このとき、選択されたラインにおいて、バリッドビット欄１２２、ダーティビット欄１２３、及びキャッシュアクセス頻度指標欄１２４を、それぞれ１、０、及び０とする。
【００２２】
当該格納されたキャッシュデータは、複製元のデータに代えてアクセスされると共に、当該アクセスにより更新された場合のみ複製元へ書き戻される。
また、当該キャッシュデータがアクセスされる度に、キャッシュアクセス頻度指標欄１２４の内容が１ずつ増やされる。
なお、キャッシュメモリ１２に対するアクセスに関する一般的な事項（ヒット、ミス、ライトバック等の一般的な動作）は周知技術に従うものとし、ここではこれ以上詳しく説明しない。
【００２３】
＜ＴＬＢ１３＞
図５は、ＴＬＢ１３の構成を示している。ＴＬＢ１３は、バッファ１３０及びデコーダ１３９から成る。
バッファ１３０は、物理ページアドレス欄１３１、劣化指標欄１３２、及びアクセス頻度指標欄１３３を有している。
【００２４】
物理ページアドレス欄１３１は、論理ページアドレスによって指定される２５６のエントリに、各エントリに関する論理ページに対応する物理ページを示す物理ページアドレスを保持する。劣化指標欄１３２は、当該物理ページに関する劣化度合いを表す劣化指標を保持し、アクセス頻度指標欄１３３は、当該論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を保持する。
【００２５】
当該劣化指標、及び当該アクセス頻度指標のそれぞれに、本実施の形態において設定される値については、後に詳述する。
デコーダ１３９は、制御回路１１から論理ページアドレスＡＣＡＣＨＥ［７：０］を与えられ、当該論理ページアドレスＡＣＡＣＨＥ［７：０］をデコードすることによって１つのエントリへ選択信号を出力する。
【００２６】
この論理ページアドレスＡＣＡＣＨＥ［７：０］は、詳細には、キャッシュミス時に強誘電体メモリ５０からの読み出し対象となるラインに関する論理ページアドレスか、又はライトバック時に強誘電体メモリ５０への書き戻し対象となるラインに関する論理ページアドレスである。
バッファ１３０は、選択信号を与えられたエントリに保持されている物理ページアドレスＡＴＲＡＮ［７：０］を物理アドレスバス７１の上位８ビットＡＰＨＹ［１２：５］へ出力する。即ち、論理ページ番号は、当該論理ページ番号で指定されるエントリに保持されている物理ページ番号に変換される。このアドレス変換操作によって、論理ページに対応する物理ページが実際にアクセスされることとなる。
【００２７】
一方、制御回路１１は、論理アドレスの中位５ビットＡ［９：５］を、物理アドレスの下位５ビットＡＰＨＹ［４：０］へ出力する。
この結果、強誘電体メモリ５０において物理アドレスＡＰＨＹ［１２：０］で指定される３２バイトのデータがアクセスされる。
＜メモリ管理装置１０が行う処理＞
次に、メモリ管理装置１０によって実行される２つの本発明に特徴的な処理について説明する。
【００２８】
これらの処理は、制御回路１１を構成するハードウェア回路が実行してもよく、また、制御回路１１がＲＯＭ４０に記憶されているプログラムに従って実行してもよく、また、ＣＰＵ２０がＲＯＭ４０に記憶されているプログラムに従って制御回路１１に指令して実行させてもよい。
また、各処理の説明に用いた配列、及び変数は、実際には制御回路１１内に設けられるレジスタか、又はＲＡＭ３０によって実現される。
【００２９】
＜キャッシュフラッシュ及びＴＬＢ更新処理＞
キャッシュフラッシュ及びＴＬＢ更新処理は、キャッシュメモリ１２の全てのキャッシュデータを無効化（フラッシュ）すると共に、キャッシュデータが当初内容から更新されていれば強誘電体メモリ５０へ書き戻す（ライトバック）。そして、キャッシュアクセス頻度指標のピーク値を、対応する論理ページのアクセス頻度指標に保持させ、物理ページのアクセスの有無、及び読み書きの別に応じて劣化指標を増加させる。
【００３０】
この処理は、例えば図示しないタイマ回路が発生する割り込みにより、一定時間毎に起動され実行される。以下、詳細に説明する。
図６は、この処理を示すＰＡＤ（Ｐｒｏｇｒａｍ  Ａｌｇｏｒｉｔｈｍ  Ｄｉａｇｒａｍ）である。同図において、配列Ｔ［０：２５５］、並びに変数Ｎ、Ｍ、及びＬを用いてこの処理を示している。
【００３１】
配列Ｔ［０：２５５］は物理ページに与えられた劣化の度合い、Ｎはウェイを指定するパラメータ、Ｍはラインを指定するパラメータ、Ｌは論理ページを指定するパラメータである。
制御回路１１は、まず、配列Ｔの全要素を０に初期化する（ステップＳ１００）。そして、各ウェイＮ（ステップＳ１１０〜Ｓ１１１）の各ラインＭ（ステップＳ１２０〜Ｓ１２１）を対象として、ステップＳ１３９までを実行する。
【００３２】
バリッドビット［Ｎ，Ｍ］が１なら（ステップＳ１２２：ＹＥＳ）、Ｌを論理ページアドレス［Ｎ，Ｍ］とし、ＴＬＢ１３のエントリ［Ｌ］を対象として（ステップＳ１３１〜Ｓ１３２）、ステップＳ１３９までを実行する。
キャッシュアクセス頻度指標［Ｎ，Ｍ］がアクセス頻度指標［Ｌ］よりも大きければ、キャッシュアクセス頻度指標［Ｎ，Ｍ］でアクセス頻度指標［Ｌ］を更新する（ステップＳ１３３〜Ｓ１３４）。
【００３３】
つまり、キャッシュアクセス頻度指標を一定時間毎に参照することによって当該一定時間あたりのキャッシュアクセス頻度を知り、そのピーク値をキャッシュデータが属する論理ページのアクセス頻度に保持させている。
ダーティビット［Ｎ，Ｍ］が１なら（ステップＳ１３５：ＹＥＳ）、配列要素Ｔ［Ｌ］を２にすると共に、キャッシュデータ［Ｎ，Ｍ］を強誘電体メモリ５０へ書き戻し（ステップＳ１３６〜Ｓ１３７）、ダーティビット［Ｎ，Ｍ］が１でなければ（ステップＳ１３５：ＮＯ）、配列要素Ｔ［Ｌ］が０ならば１に変更する（ステップＳ１３８）。
【００３４】
つまり、物理ページからキャッシュデータが読み出されていないことをバリッドビットが示している場合にはＴ［Ｌ］を０に維持し、読み出されたが変更されていないことをダーティビットが示している場合にはＴ［Ｌ］を１とし、読み出されさらに変更されたことをダーティビットが示している場合にはＴ［Ｌ］を２としている。
【００３５】
この数値は、データの読み出しによって１、データの書き戻しによって１の劣化が物理ページに生じることを前提にしており、キャッシュデータが読み出されただけで書き戻されない場合には読み出しに係る劣化度合い１、書き戻される場合には読み書き双方に係る劣化度合いの合算値２をＴ［Ｌ］に求めている。
バリッドビット、ダーティビット、及びキャッシュアクセス頻度指標を０にする（ステップＳ１３９）。
【００３６】
各論理ページＬの劣化指標にＴ［Ｌ］を加算する（ステップＳ１５０〜Ｓ１５２）。
＜物理ページ入替処理＞
物理ページ入替処理は、最大のアクセス頻度指標で示される論理ページに対応する第１の物理ページと、最小の劣化指標で示される第２の物理ページの内容とを入れ替えると共に、当該入れ替えに応じてＴＬＢの情報を更新する。
【００３７】
この処理は、前述したキャッシュフラッシュ及びＴＬＢ更新処理に引き続いて実行される。以下、詳細に説明する。
図７は、物理ページ入替処理を示すＰＡＤである。
制御回路１１は、まず、ＴＬＢ１３から、最大のアクセス頻度指標ＬＭＡＸを保持しているエントリＩＬＭＡＸと、最小の劣化指標ＰＭＩＮを保持しているエントリＩＰＭＩＮとを検索する（ステップＳ２００）。
【００３８】
次に、以下のようにして、両エントリに示される物理ページを入れ替える（ステップＳ２１０〜Ｓ２１４）。
まず、エントリＩＬＭＡＸの物理ページアドレスで示される物理ページの内容を読み出し、ＲＡＭ３０に記憶する。
そして、エントリＩＰＭＩＮの物理ページアドレスで示される物理ページの内容を、エントリＩＬＭＡＸの物理ページアドレスで示される物理ページへ転記し、ＲＡＭ３０に記憶した内容を、エントリＩＰＭＩＮの物理ページアドレスで示される物理ページへ書き込む。
【００３９】
さらに、当該両エントリの物理ページアドレス値を入れ替える。また、当該両エントリの劣化指標値にそれぞれ２を加算した後、両者を入れ替える。ここで、当該加算される値２は、前記説明したように、物理ページに対する読み書き双方に係る劣化度合いの合算値を意味する。
＜具体例＞
メモリ管理装置１０が前記処理を実行することによって、強誘電体メモリ５０における物理ページの劣化が均等化されることを、具体例を用いて説明する。
【００４０】
この具体例では、（１）通常動作：メモリ管理装置１０が強誘電体メモリ５０へのアクセス要求をキャッシュメモリ１２を介して処理する、（２）キャッシュフラッシュ動作：メモリ管理装置１０が前記キャッシュフラッシュ及びＴＬＢ更新処理を行う、及び（３）物理ページ入替動作：メモリ管理装置１０が前記物理ページ入替処理を行う、の３種類の動作が２回繰り返して実行される様子を示している。
【００４１】
図８、及び図９は、コンピュータシステム１００の各部におけるデータ及び信号の時間変化を示したタイミングチャートであり、それぞれ、前記繰り返しの１回目、及び２回目の期間に関する。
図１０は、主要時刻における強誘電体メモリ５０の各部へのアクセス累積回数を示している。
【００４２】
図１１は、主要時刻におけるＴＬＢ１３の内容を示している。
以下、時間の経過に沿って、各図の関連する部分を参照しながら説明する。
（時刻ｔ０〜ｔ１）１回目の通常動作
時刻ｔ０において、図１０（Ａ）に示すように、強誘電体メモリ５０の各部は全くアクセスされたことがなく、また、図１１（Ａ）に示すように、各論理ページには論理ページと同一アドレスで示される物理ページが対応付けられており、全ての劣化指標、及び全てのアクセス頻度指標が０となっている。
【００４３】
この状態で、図８に示すように、論理アドレスバスに論理アドレス０００ｘ〜０１Ｆｘ（論理ページ０の先頭３２バイトのデータ）を指定した、強誘電体メモリに対するアクセス要求が順次発行される。ここで、当該各アクセス要求は、２サイクルで処理される。つまり、第１のサイクルにおいて、キャッシュのヒット／ミスの判断が行われ、キャッシュミスと判断された場合、強誘電体メモリからキャッシュメモリへキャッシュデータが取得される。第２のサイクルにおいて、当該キャッシュデータを用いて実際のアクセスが処理される。
【００４４】
最初のアクセス要求においてキャッシュミスと判断され、論理ページア０に対応してＴＬＢエントリ０に記憶されている物理ページアドレス００ｘが物理アドレスバス［１２：５］に出力されると共に、論理アドレス［９：５］が物理アドレスバス［４：０］に出力される。強誘電体メモリ５０は、物理ページ００ｘの先頭３２バイトのデータＬ０を物理データバスに出力し、このデータがウェイ０ライン０のキャッシュデータとして記憶される。
【００４５】
後続する各アクセス要求に応じて、当該記憶されたキャッシュデータがアクセスされ、その結果、ウェイ０ライン０のキャッシュアクセス頻度指標が２０ｘまで増加する。なお、当該アクセスには書き込みアクセスが含まれ、これによりダーティビットが１になるとした。
（時刻ｔ１〜ｔ２）１回目のキャッシュフラッシュ動作
時刻ｔ１−１のサイクルにおいて割り込み信号が出力され、メモリ管理装置１０は、時刻ｔ１においてキャッシュフラッシュ動作を開始する。
【００４６】
この動作は、前記キャッシュフラッシュ及びＴＬＢ更新処理の項で詳述したとおりである。
本具体例に関して付言すれば、キャッシュメモリのウェイ０ライン０においてバリッドビットが１となっているので、キャッシュアクセス頻度指標２０ｘと、論理ページ０に対応するＴＬＢエントリ０に記憶されているアクセス頻度指標００ｘとが比較され、当該アクセス頻度指標が２０ｘに更新される。
【００４７】
また、ダーティビットが１となっているので、図８には示さない配列Ｔ［０］が２とされると共に、変更後のキャッシュデータＬ’０が物理ページ０へ書き戻される。そして、ＴＬＢエントリ０の劣化指標が２に更新される。
この結果、時刻ｔ２において、図１０（Ｂ）に示すように、強誘電体メモリ５０の物理ページ０の先頭３２バイトのアクセス累積回数が２となり、また、図１１（Ｂ）に示すように、ＴＬＢエントリ０の劣化指標、及びアクセス頻度指標が、それぞれ２、及び２０ｘとなる。
（時刻ｔ２〜ｔ３）１回目の物理ページ入替動作
メモリ管理装置は、前記キャッシュフラッシュ動作に引き続いて、時刻ｔ２以降、物理ページ入替動作を行う。
【００４８】
この動作は、前記物理ページ入替動作の項で詳述したとおりである。
本具体例に関して付言すれば、ＴＬＢが検索され、最大のアクセス頻度指標２０ｘを保持しているエントリ０と、最小の劣化指標０を保持しているエントリ１とが見出される。ここで、最小の劣化指標を保持しているエントリが複数存在する場合には、番号の小さなエントリが見出されるものとする。
【００４９】
エントリ０、及びエントリ１にそれぞれ示される、物理ページ０、及び物理ページ１の内容が入れ替えられる。
そして、エントリ０、及びエントリ１の物理ページアドレスが入れ替えられると共に、両者の劣化指標にそれぞれ２が加えられた後、入れ替えられる。
この結果、時刻ｔ３において、図１０（Ｃ）に示すように、強誘電体メモリ５０の物理ページ０の先頭３２バイトのアクセス累積回数が４、物理ページ０の残りの部分のアクセス累積回数が２、物理ページ１のアクセス累積回数が２となり、また、図１１（Ｃ）に示すように、ＴＬＢエントリ０の物理ページアドレス、及び劣化指標が、それぞれ１、及び２となり、ＴＬＢエントリ１の物理ページアドレス、及び劣化指標が、それぞれ０、及び４となる。
【００５０】
このことから明らかなように、劣化指標は、物理ページ内で最も激しく劣化した部分に関する劣化度合いを示すこととなる。
（時刻ｔ３〜ｔ４）２回目の通常動作
メモリ管理装置は、前記物理ページ入替動作の終了後、時刻ｔ３以降、２回目の通常動作を行う。
【００５１】
図９に示すように、再び、論理アドレスバスに論理アドレス０００ｘ〜０１Ｆｘ（論理ページ０の先頭３２バイトのデータ）を指定したアクセス要求が順次発行される。このアクセスには書き込みアクセスが含まれる。
この結果、１回目の通常動作と同様に、ウェイ０ライン０のキャッシュアクセス頻度指標が２０ｘまで増加し、ダーティビットが１となる。
（時刻ｔ４〜ｔ５）２回目のキャッシュフラッシュ動作
時刻ｔ４−１のサイクルにおいて割り込み信号が出力され、メモリ管理装置１０は、時刻ｔ４において２回目のキャッシュフラッシュ動作を開始する。
【００５２】
この処理により、キャッシュメモリのウェイ０ライン０におけるキャッシュアクセス頻度指標２０ｘと、論理ページ０に対応するＴＬＢエントリ０に記憶されているアクセス頻度指標２０ｘとが比較され、当該アクセス頻度指標が２０ｘに維持される。
また、図９には示さない配列Ｔ［０］が２とされると共に、変更後のキャッシュデータＬ”０が物理ページ１へ書き戻される。そして、ＴＬＢエントリ０の劣化指標にＴ［０｝が加算され４となる。
【００５３】
この結果、時刻ｔ５において、図１０（Ｄ）に示すように、強誘電体メモリ５０の物理ページ１の先頭３２バイトのアクセス累積回数が４となり、また、図１１（Ｄ）に示すように、ＴＬＢエントリ０の劣化指標が４となる。
（時刻ｔ５〜ｔ６）２回目の物理ページ入替動作
メモリ管理装置は、時刻ｔ５以降、２回目の物理ページ入替動作を行う。
【００５４】
この処理により、ＴＬＢが検索され、最大のアクセス頻度指標２０ｘを保持しているエントリ０と、最小の劣化指標０を保持しているエントリ２とが見出される。
エントリ０、及びエントリ２にそれぞれ示される、物理ページ１、及び物理ページ２の内容が入れ替えられる。そして、エントリ０、及びエントリ２の物理ページアドレスが入れ替えられると共に、両者の劣化指標にそれぞれ２が加えられた後、入れ替えられる。
【００５５】
この結果、時刻ｔ６において、図１０（Ｅ）に示すように、強誘電体メモリ５０の物理ページ１の先頭３２バイトのアクセス累積回数が６、物理ページ１の残りの部分のアクセス累積回数が４、物理ページ２のアクセス累積回数が２となり、また、図１１（Ｅ）に示すように、ＴＬＢエントリ０の物理ページアドレス、及び劣化指標が、それぞれ２、及び２となり、ＴＬＢエントリ２の物理ページアドレス、及び劣化指標が、それぞれ１、及び６となる。
【００５６】
＜まとめ＞
以上説明したように、実施の形態１に係るメモリ管理装置によれば、アクセス頻度指標に論理ページ毎のアクセス頻度を表し、劣化指標に物理ページ毎の劣化度合いを表し、アクセス頻度指標が最も大きい論理ページに対応している物理ページの内容と、劣化指標が最も小さい物理ページの内容とを入れ替えると共に、この入れ替えに応じて論理ページと物理ページとの対応付けを変更する。
【００５７】
つまり、アクセス頻度が高い論理ページに対応付けられていたために劣化が進行した物理ページは、アクセス頻度が比較的低い論理ページへ付け替えられると共に、当該アクセス頻度が高い論理ページには、当該劣化が進行した物理ページに代えて劣化が最も小さい物理ページが対応付けられる。この操作は周期的に行われるので、特定の物理ページが突出して劣化することが回避される。
【００５８】
特に、当該メモリ管理装置は、アクセス頻度指標に論理ページ毎のアクセス頻度のピーク値を保持するので、一旦高いピーク値が出た論理ページには、劣化が最も小さい物理ページが、永続的に対応付けられる。
この構成は、長期的に見て特定の論理ページにアクセスが偏る場合に好適であり、アクセス頻度の短期的な変動を無視して、当該論理ページに劣化が最も小さい物理ページを割り当てることができる。
【００５９】
また、当該メモリ管理装置は、キャッシュメモリを介して強誘電体メモリをアクセスするので、強誘電体メモリへのアクセスの絶対数が削減される。
これと同時に、物理ページ内の各部分は、２つのキャッシュフラッシュの間に、アクセスされないか、読み出されるのみか、又は、読み出されかつ書き戻されるかの何れかとなるので、物理ページ内の特定部分が無制限にアクセスされることがなくなり、従って物理ページ内での劣化の偏在が緩和される。
【００６０】
なお、本発明のメモリ管理装置は、従来技術の項で説明したフラッシュメモリを想定した空き物理ブロックを用いる方法とは異なり、物理ページに保持されているデータを有効な状態のまま入れ替えることにより、物理ページ間の劣化を均等化させる。従って、ランダムアクセス可能ゆえに物理ページの書き換えに際して一括消去を必要としない強誘電体メモリの管理に、特に好適である。
＜実施の形態２＞
本発明の実施の形態２に係るメモリ管理装置は、実施の形態１で説明したメモリ管理装置と同様、アクセス頻度の高い論理ページに対応する第１の物理ページの内容と、劣化の小さい第２の物理ページの内容を定期的に入れ替えることによって、物理ページ間の劣化の均等化を図る装置である。実施の形態１と比べて、論理ページ毎のアクセス頻度を表すアクセス頻度指標の表し方に関してのみ異なる。
【００６１】
以下、本メモリ管理装置について、図１２〜図１６を参照しながら、実施の形態１と同一の事項については説明を省略し、実施の形態２において異なる事項について主に説明する。
＜全体構成＞
実施の形態２に係るメモリ管理装置、及び当該メモリ管理装置を含むコンピュータシステムの構成は、実施の形態１で説明した構成（図１参照）と略同一であり、キャッシュメモリがキャッシュアクセス頻度指標欄を持たない点においてのみ異なる。この図示は省略する。
【００６２】
また、論理ページ及び物理ページについては、実施の形態１で説明したとおりである。
＜キャッシュフラッシュ及びＴＬＢ更新処理＞
アクセス頻度指標の表し方の変更に伴い、メモリ管理装置によって実行される、キャッシュフラッシュ及びＴＬＢ更新処理が、実施の形態１と比べて次のように変更される。
【００６３】
実施の形態２に係るキャッシュフラッシュ及びＴＬＢ更新処理は、キャッシュデータのフラッシュ及びライトバックを行った後、物理ページのアクセスの有無、及び読み書きの別に応じて、アクセス頻度指標、及び劣化指標の双方を増加させる。
図１２は、この処理を示すＰＡＤ（Ｐｒｏｇｒａｍ  Ａｌｇｏｒｉｔｈｍ  Ｄｉａｇｒａｍ）である。実施の形態１に係るキャッシュフラッシュ及びＴＬＢ更新処理（図６参照）と比べて、アクセス頻度指標をキャッシュアクセス頻度指標に基づいて更新するステップＳ１３３〜Ｓ１３４か削除され、アクセス頻度指標にＡ［Ｌ］を加算するステップＳ３５３が追加されている。これにより、実施の形態２に係るアクセス頻度指標は、その論理ページを介して過去に物理ページをアクセスした回数の累計（即ち物理ページに与えた劣化の累計）を表す。
【００６４】
その他のステップは変更されない。
このアクセス頻度指標に基づいて、実施の形態１と同様の物理ページ入替処理が行われる。
＜具体例＞
実施の形態２に係る具体例を、実施の形態１と同等のアクセス要求がなされた場合について説明する。
【００６５】
図１３、及び図１４は、コンピュータシステム１００の各部におけるデータ及び信号の時間変化を示したタイミングチャートである。キャッシュアクセス頻度指標に関する行は示されていない。
図１５は、主要時刻における強誘電体メモリ５０の各部へのアクセス累積回数を示している。
【００６６】
図１６は、主要時刻におけるＴＬＢ１３の内容を示している。
以下、時間の経過に沿って、各図の関連部分を参照しながら説明する。
（時刻ｔ０〜ｔ１）１回目の通常動作
キャッシュアクセス頻度指標の更新動作が省かれる。その他の動作は実施の形態１と同様である。
（時刻ｔ１〜ｔ２）１回目のキャッシュフラッシュ動作
ＴＬＢエントリ０のアクセス頻度指標が、劣化指標と共に２に更新される。その他の動作は実施の形態１と同様である。
【００６７】
この結果、時刻ｔ２において、図１５（Ｂ）に示すように、強誘電体メモリ５０の物理ページ０の先頭３２バイトのアクセス累積回数が２となり、また、図１６（Ｂ）に示すように、ＴＬＢエントリ０の劣化指標、及びアクセス頻度指標が、それぞれ２、及び２となる。
（時刻ｔ２〜ｔ３）１回目の物理ページ入替動作
ＴＬＢが検索され、最大のアクセス頻度指標２を保持しているエントリ０と、最小の劣化指標０を保持しているエントリ１とが見出され、各エントリにそれぞれ示される物理ページ０、及び物理ページ１の内容が入れ替えられる。
【００６８】
そして、エントリ０、及びエントリ１の物理ページアドレスが入れ替えられると共に、両者の劣化指標にそれぞれ２が加えられた後、入れ替えられる。
この結果、時刻ｔ３において、強誘電体メモリ各部におるアクセス累積回数、及びＴＬＢの内容は、それぞれ図１５（Ｃ）、図１６（Ｃ）に示すものとなる。
（時刻ｔ３〜ｔ４）２回目の通常動作
キャッシュアクセス頻度指標の更新動作が省かれる。その他の動作は実施の形態１と同様である。
（時刻ｔ４〜ｔ５）２回目のキャッシュフラッシュ動作
ＴＬＢエントリ０のアクセス頻度指標が、劣化指標と共に４に更新される。その他の動作は実施の形態１と同様である。
【００６９】
この結果、時刻ｔ５において、図１５（Ｄ）に示すように、強誘電体メモリ５０の物理ページ０の先頭３２バイトのアクセス累積回数が４となり、また、図１６（Ｄ）に示すように、ＴＬＢエントリ０の劣化指標、及びアクセス頻度指標が、それぞれ４、及び４となる。
（時刻ｔ５〜ｔ６）２回目の物理ページ入替動作
ＴＬＢが検索され、最大のアクセス頻度指標４を保持しているエントリ０と、最小の劣化指標０を保持しているエントリ２とが見出され、各エントリにそれぞれ示される物理ページ１、及び物理ページ２の内容が入れ替えられる。
【００７０】
そして、エントリ０、及びエントリ２の物理ページアドレスが入れ替えられると共に、両者の劣化指標にそれぞれ２が加えられた後、入れ替えられる。
この結果、時刻ｔ６において、強誘電体メモリ各部におるアクセス累積回数、及びＴＬＢの内容は、それぞれ図１５（Ｅ）、図１６（Ｅ）に示すものとなる。
＜まとめ＞
以上説明したように、実施の形態２に係るメモリ管理装置は、アクセス頻度指標にその論理ページを介して過去に物理ページをアクセスした回数の累計を保持するので、論理ページのアクセス頻度が時間的に変動すると、新たにアクセス頻度が高くなった論理ページに関してアクセス頻度指標が大きくなる。この結果、当該新たな論理ページに劣化が最も小さい物理ページが対応付けられることとなる。つまり、この構成は、物理ページ間の劣化を均等化するために、アクセス頻度の時間変動を考慮すべき場合に好適である。
＜実施の形態３＞
本発明の実施の形態３に係るメモリ管理装置は、実施の形態１で説明したメモリ管理装置と同様、アクセス頻度の高い論理ページに対応する第１の物理ページの内容と、劣化の小さい第２の物理ページの内容を定期的に入れ替えることによって、物理ページ間の劣化の均等化を図る装置である。
【００７１】
実施の形態３では、アクセス回数の絶対数が比較的小さな用途を想定することより、実施の形態１における構成からキャッシュメモリを削除した構成とし、それに伴ってアクセス頻度指標の表し方を変更している。
以下、本メモリ管理装置について、図１７〜図１９を参照しながら、実施の形態１と同一の事項については説明を省略し、実施の形態３におけて異なる事項について主に説明する。
【００７２】
＜全体構成＞
図１７は、実施の形態３に係るメモリ管理装置９０を含むコンピュータシステム２００の構成を示す機能ブロック図である。
コンピュータシステム２００は、メモリ管理装置９０、ＣＰＵ２０、ＲＡＭ３０、ＲＯＭ４０、強誘電体メモリ５０、論理アドレスバス６１、論理データバス６２、物理アドレスバス７１、物理データバス７２、ＣＤ−ＲＯＭ  Ｉ／Ｆ（Ｃｏｍｐａｃｔ  Ｄｉｓｋ−Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ  ＩｎｔｅｒＦａｃｅ）８０、及びＣＤ−ＲＯＭ８１から構成される。
【００７３】
メモリ管理装置９０は、制御回路９１、ＴＬＢ９３から構成される。
制御回路９１は、実施の形態１に係る制御回路１１からキャッシュメモリに対する制御機能を省いたものである。
なお、実施の形態１に係る構成（図１参照）に含まれる構成要素には、図１と同一の符号を付し、説明を省略する。
【００７４】
コンピュータシステム２００にも、実施の形態１と同義の論理ページと物理ページとが設けられる。
コンピュータシステム２００は、ＲＯＭ４０に予め記録されているプログラムを、ＣＰＵ２０が電源投入時に実行することによって、ＣＤ−ＲＯＭ８１に記録されている複数のプログラムルーチンを、ＣＤ−ＲＯＭ  Ｉ／Ｆ８０を介して強誘電体メモリ５０へロードする。その後、当該ロードされた各プログラムルーチンはＣＰＵ２０によって実行され、所定の機能が実現される。コンピュータシステム２００は、例えば制御用マイコン装置、ゲーム装置、又は通信装置であってもよい。
【００７５】
＜プログラムルーチンの配置＞
図１８は、コンピュータシステム２００の強誘電体メモリ領域におけるプログラムルーチンの配置例を示している。同図に示すように、ＣＤ−ＲＯＭ８１からロードされる各プログラムルーチンは、１つ以上の当該論理ページにわたって配置される。
【００７６】
＜ＴＬＢ９３＞
図１９は、ＴＬＢ９３の構成を示している。ＴＬＢ９３は、バッファ９３０、比較回路９３５、及びデコーダ９３９から成る。
バッファ９３０は、物理ページアドレス欄１３１、劣化指標欄１３２、アクセス頻度指標欄９３３、及び代表論理アドレス欄９３４を有している。
【００７７】
物理ページアドレス欄１３１は、論理ページアドレスによって指定される２５６のエントリに、各エントリに関する論理ページに対応する物理ページを示す物理ページアドレスを保持する。劣化指標欄９３２は、当該物理ページに関する劣化度合いを表す劣化指標を保持し、アクセス頻度指標欄９３３は、当該論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を保持し、代表論理アドレス欄９３４は、当該論理ページを代表する代表論理アドレスを保持する。
【００７８】
デコーダ９３９は、論理アドレスバス６１から論理アドレスＡ［１７：１０］を取得し、それをデコードすることによって１つのエントリへ選択信号を出力する。バッファ９３０は、選択信号を与えられたエントリに保持されている物理ページアドレスＡＴＲＡＮ［７：０］を物理アドレスバス７１の上位８ビットＡＰＨＹ［１２：５］へ出力する。これにより、ＴＬＢ９３は、論理アドレスバス６１に示された論理ページアドレスを、直接、物理ページアドレスへ変換する。
【００７９】
比較回路９３５は、各エントリに対応した比較器９３５１〜９３５４から構成される。そして、論理アドレスバス６１から論理アドレスＡ［１９：０］を取得し、その値と代表論理アドレスとをエントリ毎に比較し、一致したエントリにおいて、劣化指標、及びアクセス頻度指標を、それぞれ１増加させる。
ここで、代表論理アドレスには、当該論理ページに配置されるプログラムルーチンが実行される際に必ずアクセスされる論理アドレスを、予め指定しておくものとする。
【００８０】
そのようなアドレスとして、例えばプログラムルーチンの入口アドレスを指定してもよい。入口アドレスは、プログラムルーチン実行時に必ずアクセスされるので、プログラムルーチンを配置された論理ページにアクセスがあったことを知るのに好適である。
＜まとめ＞
以上説明したように、実施の形態３に係るメモリ管理装置は、アクセス頻度指標に、その論理ページに配置されているプログラムルーチンを過去に呼び出した回数の累計を保持し、劣化指標に、その物理ページに記録されているプログラムルーチンが実際にアクセスされた回数の累計を保持する。
【００８１】
これらの値の意義は、実施の形態２のアクセス頻度指標、及び劣化指標と同様であり、それぞれ論理ページのアクセス回数の累計、及び物理ページの劣化の度合いを表すから、これらの指標に基づいて物理ページ入替処理を行うことにより、物理ページ間の劣化が均等化される。
この構成は、キャッシュメモリを用いないので、アクセス回数の絶対数を削減せず、また物理ページ内での劣化の偏在を緩和しないという制約があるが、これらの制約が許容される用途においては、キャッシュメモリを省いた小規模な構成で強誘電体メモリの寿命延長を図ることができる。
＜実施の形態４＞
本発明の実施の形態４に係るメモリ管理装置は、ｎウェイセットアソシアティブ構成のキャッシュメモリを介して対象メモリをアクセスするメモリ管理装置である。キャッシュされるべきデータのアクセス頻度を予め求めておき、新規にキャッシュされるべきデータのアクセス頻度よりも小さいアクセス頻度を有する既存のキャッシュデータを、当該新規データでリプレースする。
【００８２】
以下、本メモリ管理装置について、図２０〜図２３を参照しながら説明する。
＜全体構成＞
実施の形態４に係るメモリ管理装置、及び当該メモリ管理装置を含むコンピュータシステムの構成は、実施の形態１で説明した構成（図１参照）と同一である。
【００８３】
＜ＴＬＢ１３＞
ＴＬＢ１３のアクセス頻度指標欄１２３には、シミュレーション等により予め求めた各論理ページのアクセス頻度（ここでは、所定単位時間あたりのアクセス回数の平均値を言う）を表すアクセス頻度指標が、事前に設定されている。このアクセス頻度指標が、リブレース対象となるキャッシュデータの決定に用いられる。
【００８４】
図２０は、実施の形態４においてＴＬＢ１３に保持されるアクセス頻度指標の一例である。同図は、論理ページ０、１、２、３、及び４のアクセス頻度が、それぞれ４、２、１、１、及び１と予め求められ、ＴＬＢ１３のアクセス頻度指標欄１２３に設定されている状態を示している。実施の形態４では、このアクセス頻度指標は更新されない。
【００８５】
＜キャッシュメモリ１２＞
キャッシュメモリ１２は、キャッシュデータ欄にキャッシュデータを格納する際に、当該キャッシュデータをアクセスするための論理ページに関するアクセス頻度指標をキャッシュアクセス頻度指標欄に格納する。このキャッシュアクセス頻度指標が、請求項に言う複製頻度指標に相当する。
【００８６】
そして、当該格納されたアクセス頻度指標は、キャッシュデータがアクセスされる毎に１ずつ減らされる。これにより、キャッシュアクセス頻度指標欄は、前記所定単位時間に、キャッシュデータにあと何回のアクセスが見込まれるかを表す。
＜リプレース対象決定処理＞
キャッシュデータがリプレースされるべき場合にメモリ管理装置１０が行うリプレース対象決定処理について説明する。
【００８７】
これらの処理は、制御回路１１を構成するハードウェア回路が実行してもよく、また、制御回路１１がＲＯＭ４０に記憶されているプログラムに従って実行してもよく、また、ＣＰＵ２０がＲＯＭ４０に記憶されているプログラムに従って制御回路１１に指令して実行させてもよい。
また、この処理の説明に用いる変数は、実際には制御回路１１に含まれるレジスタか、又はＲＡＭ３０によって実現される。
【００８８】
リプレース対象決定処理は、１つのラインにおいてキャッシュメモリ１２の全てのウェイに有効なキャッシュデータが格納されている（バリッドビットが１である）状態で、当該ラインにおいてキャッシュされていない新規データへのアクセス要求があった場合に実行される。そして、どのウェイのキャッシュデータを当該新規データでリプレースするかを決定する。
【００８９】
図２１は、この処理を示すＰＡＤである。同図において、変数Ｎ、及びＭを用いてこの処理を示している。ここでＮはウェイを指定するバラメータ、Ｍはラインを指定するパラメータである。
制御回路１１は、まず、当該新規データを指定する論理アドレス［１７：１０］で示されるＴＬＢエントリのアクセス頻度指標を取得して比較値とする（ステップＳ４００）。そして、各ウェイＮを対象として（ステップＳ４１０）、ステップＳ４１２までを実行する。
【００９０】
論理アドレスＡ［９：５］で示されるラインＭについて（ステップＳ４１１）、前記取得された比較値が、キャッシュアクセス頻度指標［Ｎ，Ｍ］よりも大きければ、当該ウェイＮをリプレース対象と決定する（ステップＳ４１２〜Ｓ４１３）。
この処理によって、新規にキャッシュされるデータは、前記所定単位時間内に見込まれるアクセスの残り回数が自分よりも少ないキャッシュデータとリプレースされることとなる。つまり、新規にキャッシュされるデータよりも多くのアクセスが今後見込まれるキャッシュデータをキャッシュメモリに残すことによって、キャッシュデータがキャッシュメモリに滞在する時間の均等化を図っている。
【００９１】
＜決定回路＞
リプレース対象決定処理をハードウェアによって行う決定回路について説明する。
図２３は、決定回路１１０の構成を示すブロック図である。同図に、決定回路１１０へキャッシュアクセス頻度指標を供給するキャッシュメモリ１２を、併せて示す。決定回路１１０は、例えば制御回路１１の一部として実現される。
【００９２】
決定回路１１０は、キャッシュメモリのウェイに対応して設けられる比較器１１１〜１１４、比較器１１１〜１１４の出力に応じて選択信号を生成するゲート１１５〜１１７から構成される。
キャッシュメモリ１２の各ウェイは、新たにキャッシュされるべきデータを示す論理アドレスをＡ［１９：０］として、Ａ［９：５］によって選択されるラインにおけるキャッシュアクセス頻度指標欄の内容を、対応する比較器に供給する。これと同時に、Ａ［１７：１０］によって示される論理ページに関するアクセス頻度指標が、比較値として各比較器に供給される。
【００９３】
各比較器は、与えられた比較値が、与えられたキャッシュアクセス頻度指標よりも大きい場合、対応するウェイがリプレース対象となるべきことを示す論理値１を出力する。ウェイ１〜３に対応する比較器の出力は、それぞれゲート１１５〜１１７によって、より小さい番号のウェイに対応する比較器の出力で抑制され、決定信号ＲＥＰ０〜ＲＥＰ３には、リプレース対象となるべき最も若いウェイを示す決定信号のみが出力される。
【００９４】
この決定信号に応じて、制御回路１１は決定されたウェイのキャッシュデータをリプレースする。
＜具体例＞
メモリ管理装置１０が、前記処理によって決定されたウェイのキャッシュデータをリプレースすることによって強誘電体メモリ５０における物理ページの劣化が均等化されることを、具体例を用いて説明する。
【００９５】
図２２は、要求された論理ページ、キャッシュメモリの内容、及びアクセスされた物理ページを、時間の経過に沿って模式的に示したタイミングチャートである。
同図中、論理ページを丸で囲むことよってリプレースを発生されるアクセス要求を示している。また、キャッシュメモリの１つのラインに関して各ウェイの論理ページアドレス欄の内容とキャッシュアクセス頻度指標欄の内容とを示している。
【００９６】
同図に示した期間において、論理ページ０〜４は、物理ページ０〜４にそれぞれ対応付けられ、この対応付けは変更されない。つまりこの期間中、論理ページと物理ページとは同一の番号で示される。
以下、時間の経過に沿って説明する。
（時刻ｔ０〜ｔ３）時刻ｔ０において、各ウェイは有効なキャッシュデータを保持していない。時刻ｔ０において、論理ページ０に属するデータのアクセス要求が発行される。これに応じて、ウェイ０に、論理ページ０に関するキャッシュデータが格納されると共に、論理ページアドレス、及びキャッシュアクセス頻度指標が、それぞれ０、及び３となる。
【００９７】
ここで示すキャッシュアクセス頻度指標値は、論理ページ０に関するアクセス頻度指標４が格納され、そこからキャッシュデータのアクセス１回分にあたる１を減じた後の値である。
時刻ｔ１〜ｔ３の期間、論理ページ１〜３に属するデータのアクセス要求が発行され、ウェイ１〜３について同様処理が行われる。
（時刻ｔ４〜ｔ７）アクセス要求に応じてキャッシュデータがアクセスされ、キャッシュアクセス頻度指標が減じられる。
（時刻ｔ８）時刻ｔ８において、全てのウェイに有効なキャッシュデータが格納されている状態で、このラインに関してキャッシュされていない論理ページ４に属するデータが要求される。これにより、キャッシュデータをリプレースする必要が生じる。
【００９８】
この時点で、前述したリプレース対象決定処理が行われる。新たにキャッシュされるべきデータが属する論理ページ４に関するアクセス頻度指標は１であり、１よりも小さいキャッシュアクセス指標を保持している最も若い番号のウェイ０がリプレース対象と決定される。そして、ウェイ０に、論理ページ４に関するキャッシュデータが格納されると共に、論理ページアドレス、及びキャッシュアクセス頻度指標に、それぞれ４、及び０が設定される。
（時刻ｔ９）論理ページ０に属するデータが要求される。論理ページ０に関するアクセス頻度指標は４であり、４よりも小さいキャッシュアクセス指標を保持している最も若い番号のウェイ０がリプレース対象と決定される。そして、ウェイ０に、論理ページ０に関するキャッシュデータが格納されると共に、論理ページアドレス、及びキャッシュアクセス頻度指標に、それぞれ０、及び３が設定される。
（時刻ｔ１０〜ｔ１４）アクセス要求に応じてキャッシュデータがアクセスされ、キャッシュアクセス頻度指標が減じられる。ここで、キャッシュアクセス頻度指標は０よりも小さい値には減じられない。
（時刻ｔ１５）論理ページ４に属するデータが要求される。論理ページ４に関するアクセス頻度指標は１であり、１よりも小さいキャッシュアクセス指標を保持している最も若い番号のウェイ１がリプレース対象と決定される。そして、ウェイ１に、論理ページ４に関するキャッシュデータが格納されると共に、論理ページアドレス、及びキャッシュアクセス頻度指標に、それぞれ４、及び０が設定される。
【００９９】
＜まとめ＞
以上説明したように、実施の形態４に係るメモリ管理装置は、キャッシュリプレースの際、所定単位時間内に見込まれるアクセス回数が、新規にキャッシュされるべきデータと比べて少ないキャッシュデータをリプレースすることにより、各ウェイのキャッシュデータの滞在時間の均等化を図る。
【０１００】
これはつまり、当該各キャッシュデータのリブレース頻度の均等化を図ることであり、これによって、対応する各物理ページに対するアクセス頻度が均等化され、当該各物理ページの劣化が均等化される。
＜その他の変形例＞
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
（１）本発明は、実施の形態で説明した方法を、コンピュータシステムを用いて実現するためのコンピュータプログラムであるとしてもよいし、前記プログラムを表すデジタル信号であるとしてもよい。
【０１０１】
また、本発明は、前記プログラム又は前記デジタル信号を記録したコンピュータ読取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ―ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、半導体メモリ等であるとしてもよい。
また、本発明は、電気通信回線、無線又は有線通信回線、若しくはインターネットに代表されるネットワーク等を経由して伝送される前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
【０１０２】
また、前記プログラム又は前記デジタル信号は、前記記録媒体に記録されて移送され、若しくは、前記ネットワーク等を経由して移送され、独立した他のコンピュータシステムにおいて実施されるとしてもよい。
（２）実施の形態１に係るメモリ管理装置は、一定時間毎に行われるキャッシュフラッシュ及びＴＬＢ更新処理において、キャッシュアクセス頻度指標のピーク値をそのキャッシュデータが属する論理ページのアクセス頻度指標に保持させると共に、全てのキャッシュデータを一斉に無効化している。
【０１０３】
この意義は、ピーク値を求めるための期間を一定にすることによって、各キャッシュデータについて各回に求められたピーク値を、相互に直接比較可能とすることにある。
別法として、キャッシュフラッシュ及びＴＬＢ更新処理において、キャッシュデータのキャッシュメモリへの滞在時間に応じてキャッシュアクセス頻度指標を正規化し、当該正規化後のキャッシュアクセス頻度指標のピーク値を用いることが考えられる。
【０１０４】
ここで、滞在時間に応じた正規化とは、キャッシュアクセス頻度指標値を前述した通常動作期間の長さ、つまり、当該キャッシュアクセス頻度指標値が計数対象となっていた時間で除算することをいう。
この場合、各回にキャッシュデータ毎に異なる長さの期間について取得された正規化ピーク値が相互に比較可能となるので、全てのキャッシュデータを一斉に無効化する必要がなくなり、アクセス回数の絶対数の削減に寄与する。
（３）実施の形態３に係るメモリ管理装置において、各プログラムルーチンの入口アドレスを代表論理アドレスとする例を示した。
【０１０５】
別法として、本メモリ管理装置での管理を前提として、各プログラムルーチンにおいて必ず実行される命令を設け、当該命令のアドレスを代表論理アドレスとしてもよいし、各プログラムルーチン内に繰り返し処理が含まれる場合には、当該繰り返し処理の１回毎に必ず実行される命令を設け、当該命令のアドレスを代表論理アドレスとすることも考えられる。
（４）実施の形態４に係るメモリ管理装置において、別法として、キャッシュリプレースの際、最も小さいキャッシュアクセス頻度指標で示されるキャッシュデータ、即ち、所定単位時間内に見込まれるアクセスの残り回数か最も少ないキャッシュデータをリプレース対象としてもよい。
【０１０６】
この場合には、今後のアクセスが最も見込まれない、つまり、前記所定単位時間に見込まれるアクセスを最多消化したキャッシュデータがキャッシュメモリから追い出されるので、これによっても、キャッシュデータがキャッシュメモリに滞在する時間の均等化を図ることができる。
【０１０７】
【発明の効果】
（１）本発明のメモリ管理装置は、論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を保持し、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理装置であって、当該各物理ページはアクセスされると劣化し、当該各論理ページに関して、その論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を記憶しているアクセス頻度指標記憶手段と、当該各物理ページに関して、その劣化度を表す劣化指標を記憶している劣化指標記憶手段と、第１の基準を満たすアクセス頻度指標で示される論理ページに対応する第１の物理ページの内容と、第２の基準を満たす劣化指標で示される第２の物理ページの内容とを入れ替えると共に、該当する対応情報を変更することにより当該第１の基準を満たすアクセス頻度指標で示される論理ページに当該第２の物理ページを対応付ける劣化均等化手段とを備える。
【０１０８】
また、前記各物理ページは強誘電体メモリによって実現されるとしてもよい。この構成によれば、アクセス頻度が高い論理ページに対応付けられていたために劣化が進行した物理ページは、アクセス頻度が比較的低い論理ページへ付け替えられると共に、当該アクセス頻度が高い論理ページには、当該劣化が進行した物理ページに代えて劣化が最も小さい物理ページが対応付けられる。これにより、特定の物理ページが突出して劣化することが回避され、劣化の均等化が図られる。
【０１０９】
当該メモリ管理装置は、前記付け替えの際、データを一括消去して空き物理ページを作ることをせず、物理ページに保持されているデータを有効な状態のまま入れ替えるので、ランダム書き換え可能な強誘電体メモリへの適用に特に好適である。
（２）また、前記メモリ管理装置は、さらに、所定数までの物理ページの内容の複製を、当該内容に代えてアクセスされるべきキャッシュデータとして物理ページ毎に記憶し、その後のアクセスによって当該キャッシュデータが更新された場合にのみ、更新後のキャッシュデータを元の物理ページへ書き戻すキャッシュ記憶手段と、物理ページの内容の複製がキャッシュデータとして当該キャッシュ記憶手段へ記憶されると当該物理ページに関する劣化指標に第１の値を加算し、更新後のキャッシュデータが当該物理ページへ書き戻されると当該劣化指標に第２の値を加算する劣化指標更新手段とを備えてもよい。
【０１１０】
この構成によれば、前記メモリ管理装置は、キャッシュ記憶手段を介して物理ページをアクセスするので、物理ページへのアクセスの絶対数が削減される。
これと同時に、物理ページ内の各部分は、２つのキャッシュフラッシュ動作の間に、アクセスされないか、読み出されるのみか、又は、読み出されかつ書き戻されるかの何れかとなるので、物理ページ内の特定部分が無制限にアクセスされることがなくなり、従って物理ページ内での劣化の偏在が緩和される。
【０１１１】
また、物理ページに対する読み書きそれぞれの劣化度合いに応じた値を前記劣化指標に加算するので、物理ページの劣化度合いが、読み書きそれぞれのアクセスに応じて異なる場合にも、その劣化度合いを正確に表示できる。
（３）また、前記劣化指標更新手段は、前記キャッシュデータが無効化されるか又は他の物理ページの内容で置き換えられることとなった時点で、前記キャッシュデータが更新されていれば前記劣化指標に前記第１の値と前記第２の値との合算値を加算し、更新されていなければ前記劣化指標に前記第１の値を加算してもよい。
【０１１２】
この構成によれば、前記劣化指標の更新回数が削減される。
（４）また、前記メモリ管理装置は、さらに、物理ページの内容がキャッシュデータとして前記キャッシュ記憶手段へ記憶されると当該物理ページに対応する論理ページに関するアクセス頻度指標に前記第１の値を加算し、更新後のキャッシュデータが当該物理ページへ書き戻されると当該アクセス頻度指標に前記第２の値を加算するアクセス頻度指標更新手段を備えてもよい。
【０１１３】
また、前記アクセス頻度指標更新手段は、前記キャッシュデータが無効化されるか又は他の物理ページの内容で置き換えられることとなった時点で、前記キャッシュデータが更新されていれば前記アクセス頻度指標に前記第１の値と前記第２の値との合算値を加算し、更新されていなければ前記アクセス頻度指標に前記第１の値を加算してもよい。
【０１１４】
この構成によれば、論理ページのアクセス頻度が時間的に変動すると、新たにアクセス頻度が高くなった論理ページに関してアクセス頻度指標が大きくなる。この結果、当該新たな論理ページに劣化が最も小さい物理ページが対応付けられる。従って、この構成は、物理ページ間の劣化を均等化するために、アクセス頻度の時間変動を考慮すべき場合に好適である。
（５）また、前記キャッシュ記憶手段は、さらに、前記各キャッシュデータに対するアクセスの頻度を表すキャッシュアクセス頻度指標としてその初期値０をキャッシュデータ毎に記憶し、前記メモリ管理装置は、さらに、キャッシュデータがアクセスされると、当該アクセスされたキャッシュデータに関するキャッシュアクセス頻度指標を増加させるキャッシュアクセス頻度指標更新手段と、キャッシュデータの複製元の物理ページに対応する論理ページに関するアクセス頻度指標よりも、当該キャッシュデータに関するキャッシュアクセス頻度指標が大きいか否かを判断し、大きいと判断された場合、当該キャッシュアクセス頻度指標で当該アクセス頻度指標を更新するアクセス頻度指標更新手段とを備えてもよい。
【０１１５】
また、前記アクセス頻度指標更新手段は、一定時間毎に、前記判断を行い、かつ前記キャッシュアクセス頻度指標を０に変更してもよい。
この構成によれば、前記メモリ管理装置は、アクセス頻度指標に論理ページ毎のアクセス頻度のピーク値を保持するので、一旦高いピーク値が出た論理ページには、劣化が最も小さい物理ページが、永続的に対応付けられることとなる。
【０１１６】
この構成は、長期的に見て特定の論理ページにアクセスが偏る場合に好適であり、アクセス頻度の短期的な変動を無視して、当該論理ページに劣化が最も小さい物理ページを割り当てることができる。
（６）また、前記アクセス頻度指標更新手段は、前記キャッシュデータの前記キャッシュ記憶手段における滞在時間に応じて前記キャッシュアクセス頻度指標を正規化し、前記アクセス頻度指標よりも当該正規化後のキャッシュアクセス頻度指標が大きいか否かを判断し、大きいと判断された場合、当該正規化後のキャッシュアクセス頻度指標で前記アクセス頻度指標を更新してもよい。
【０１１７】
この構成によれば、キャッシュデータ毎に異なる滞在時間についてキャッシュアクセス頻度のピーク値が取得されたとしても、正規化されたピーク値によって相互比較が可能となる。
従って、ピーク値の相互比較を目的として各キャッシュデータの滞在時間を一定に揃える必要がなくなるので、例えば実施の形態で述べたキャッシュデータを一斉に無効化する処理が不要となり、アクセス回数の絶対数削減に寄与する。
（７）また、前記各論理ページについて、その代表論理アドレスが一つ定められており、前記メモリ管理装置は、さらに、代表論理アドレスを指定したアクセス要求を検出する検出手段と、当該アクセス要求が検出されると、当該アクセス要求に指定されている代表論理アドレスで示される論理ページに対応する物理ページに関する劣化指標を増加させる劣化指標更新手段と、当該アクセス要求が検出されると、当該アクセス要求に指定されている代表論理アドレスで示される論理ページに関するアクセス頻度指標を増加させるアクセス頻度指標更新手段とを備えてもよい。
【０１１８】
また、前記代表論理アドレスは、それぞれの論理ページがアクセスされる場合に必ずアクセスされる論理アドレスに定められているとしてもよい。
この構成によれば、実施の形態３で述べた制約の下で、キャッシュ記憶手段を用いない小規模な構成によって、物理ページの劣化を均等化することができる。
（８）本発明のメモリ管理装置は、論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を保持し、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理装置であって、当該各物理ページはアクセスされると劣化し、当該各論理ページに関して、その論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を記憶しているアクセス頻度指標記憶手段と、当該各物理ページに関して、その劣化度を表す劣化指標を記憶している劣化指標記憶手段と、所定数までの物理ページの各々について、その内容の複製であって当該内容に代えてアクセスされるべきキャッシュデータと、当該物理ページに対応する論理ページに関するアクセス頻度指標の複製である複製頻度指標とを対応付けて記憶するキャッシュ記憶手段と、キャッシュデータに対応する複製頻度指標よりも、新たな物理ページに対応する論理ページに関するアクセス頻度指標が大きい場合にのみ、当該キャッシュデータを当該新たな物理ページの内容で置き換える劣化均等化手段とを備える。
【０１１９】
また、前記メモリ管理装置は、さらに、キャッシュデータがアクセスされると、当該アクセスされたキャッシュデータに関する複製頻度指標を減少させる複製頻度指標更新手段を備えてもよい。
また、前記各物理ページは強誘電体メモリによって実現されるとしてもよい。
この構成によれば、前記メモリ管理装置は、キャッシュリプレースの際、新規にキャッシュされるべきデータよりもアクセス頻度が少ないキャッシュデータをリプレースする。これにより、各キャッシュデータの滞在時間が均等化されるので、対応する各物理ページに対するアクセス頻度が均等化され、従って、当該各物理ページの劣化が均等化される。
（９）本発明のメモリ管理方法は、論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を用いて、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理方法であって、当該各物理ページはアクセスされると劣化し、当該メモリ管理方法は、さらに、当該各論理ページに関してその論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標と、当該各物理ページに関してその劣化度を表す劣化指標とを用いて行われ、所定数までの物理ページの内容の複製を、当該内容に代えてアクセスされるべきキャッシュデータとして物理ページ毎に記憶し、その後当該アクセスによって当該キャッシュデータが更新された場合にのみ、更新後のキャッシュデータを元の物理ページへ書き戻すキャッシュ管理ステップと、物理ページの内容の複製がキャッシュデータとして記憶されると当該物理ページに関する劣化指標に第１の値を加算し、更新後のキャッシュデータが当該物理ページへ書き戻されると当該劣化指標に第２の値を加算する劣化指標更新ステップと、第１の基準を満たすアクセス頻度指標で示される論理ページに対応する第１の物理ページの内容と、第２の基準を満たす劣化指標で示される第２の物理ページの内容とを入れ替えると共に、該当する対応情報を変更することにより当該第１の基準を満たすアクセス頻度指標で示される論理ページに当該第２の物理ページを対応付ける劣化均等化ステップとを含む。
【０１２０】
この構成によれば、前記（１）及び（２）と同等効果を有する。
（１０）本発明のメモリ管理方法は、論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を用いて、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理方法であって、当該各物理ページはアクセスされると劣化し、当該メモリ管理方法は、さらに、当該各論理ページに関してその論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標と、当該各物理ページに関してその劣化度を表す劣化指標とを用いて行われ、当該各論理ページについてその代表論理アドレスが一つ定められており、代表論理アドレスを指定したアクセス要求を検出する検出ステップと、当該アクセス要求が検出されると、当該アクセス要求に指定されている代表論理アドレスで示される論理ページに対応する物理ページに関する劣化指標を増加させる劣化指標更新ステップと、当該アクセス要求が検出されると、当該アクセス要求に指定されている代表論理アドレスで示される論理ページに関するアクセス頻度指標を増加させるアクセス頻度指標更新ステップと、第１の基準を満たすアクセス頻度指標で示される論理ページに対応する第１の物理ページの内容と、第２の基準を満たす劣化指標で示される第２の物理ページの内容とを入れ替えると共に、該当する対応情報を変更することにより当該第１の基準を満たすアクセス頻度指標で示される論理ページに当該第２の物理ページを対応付ける劣化均等化ステップとを含む。
【０１２１】
この構成によれば、前記（１）及び（７）と同等効果を有する。
（１１）本発明のメモリ管理方法は、論理アドレスの所定範囲を表す複数の論理ページの各々に物理的な記憶領域である複数の物理ページの一つを対応付ける対応情報を用いて、論理ページを指定したアクセス要求に応じて、当該指定された論理ページに当該対応情報によって対応付けられる物理ページをアクセスするメモリ管理方法であって、当該各物理ページはアクセスされると劣化し、当該メモリ管理方法は、さらに、当該各論理ページに関してその論理ページを指定したアクセス要求の頻度を表すアクセス頻度指標を用いて行われ、所定数までの物理ページの各々について、その内容の複製であって当該内容に代えてアクセスされるべきキャッシュデータと、当該物理ページに対応する論理ページに関するアクセス頻度指標の複製である複製頻度指標とを対応付けて記憶するキャッシュ記憶ステップと、キャッシュデータに対応する複製頻度指標よりも、新たな物理ページに対応する論理ページに関するアクセス頻度指標が大きい場合にのみ、当該キャッシュデータを当該新たな物理ページの内容で置き換えるキャッシュリプレースステップとを含む。
【０１２２】
この構成によれば、前記（８）と同等効果を有する。
【図面の簡単な説明】
【図１】メモリ管理装置を含むコンピュータシステムの構成を示す機能ブロック図である。
【図２】（Ａ）コンピュータシステムの論理アドレス空間を示すアドレスマップである。
（Ｂ）論理アドレスのビット構成の一例である。
【図３】（Ａ）論理アドレス空間における強誘電体メモリ領域の詳細である。
（Ｂ）強誘電体メモリの記憶領域の構成である。
【図４】キャッシュメモリの構成を示している。
【図５】ＴＬＢの構成を示している。
【図６】キャッシュフラッシュ及びＴＬＢ更新処理を示すＰＡＤである。
【図７】物理ページ入替処理を示すＰＡＤである。
【図８】データ及び信号の時間変化を示したタイミングチャートである。
【図９】データ及び信号の時間変化を示したタイミングチャートである。
【図１０】主要時刻における強誘電体メモリ各部へのアクセス累積回数である。
【図１１】主要時刻におけるＴＬＢの内容である。
【図１２】キャッシュフラッシュ及びＴＬＢ更新処理を示すＰＡＤである。
【図１３】データ及び信号の時間変化を示したタイミングチャートである。
【図１４】データ及び信号の時間変化を示したタイミングチャートである。
【図１５】主要時刻における強誘電体メモリ各部へのアクセス累積回数である。
【図１６】主要時刻におけるＴＬＢの内容である。
【図１７】メモリ管理装置を含むコンピュータシステムの構成を示す機能ブロック図である。
【図１８】強誘電体メモリ領域におけるプログラムルーチンの配置例である。
【図１９】ＴＬＢの構成を示している。
【図２０】ＴＬＢに保持されるアクセス頻度指標の一例である。
【図２１】リプレース対象決定処理示すＰＡＤである。
【図２２】データの時間変化を示したタイミングチャートである。
【図２３】決定回路の構成を示すブロック図である。
【図２４】従来のメモリ管理方法を示している。
【符号の説明】
１０    メモリ管理装置
１１    制御回路
１２    キャッシュメモリ
１３    ＴＬＢ
２０    ＣＰＵ
３０    ＲＡＭ
４０    ＲＯＭ
５０    強誘電体メモリ
６１    論理アドレスバス
６２    論理データバス
７１    物理アドレスバス
７２    物理データバス
８０    ＣＤ−ＲＯＭ  Ｉ／Ｆ
８１    ＣＤ−ＲＯＭ
９０    メモリ管理装置
９１    制御回路
９３    ＴＬＢ
１００    コンピュータシステム
１１０    決定回路
１１１〜１１４  比較器
１１５〜１１７  ゲート
１２０    メモリ部
１２１    論理ページアドレス欄
１２２    バリッドビット欄
１２３    アクセス頻度指標欄
１２３    ダーティビット欄
１２４    キャッシュアクセス頻度指標欄
１２５    キャッシュデータ欄
１３０    バッファ
１３１    物理ページアドレス欄
１３２    劣化指標欄
１３３    アクセス頻度指標欄
１３９    デコーダ
２００    コンピュータシステム
６００    論理アドレス空間
６１０    強誘電体メモリ領域
６２０    キャッシュ直接アクセス領域
６３０    ＴＬＢ直接アクセス領域
６４０    ＲＯＭ領域
６５０    ＲＡＭ領域
９３０    バッファ
９３２    劣化指標欄
９３３    アクセス頻度指標欄
９３４    代表論理アドレス欄
９３５    比較回路
９３９    デコーダ
９３５１〜９３５４  比較器
【図１】
2004157686.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004157686.tif 000011
【図１０】
2004157686.tif 000012
【図１１】
2004157686.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2004157686.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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