(57)【要約】【課題】高インダクタンスを維持しつつ、更なる高集積化を図ったインダクタ素子を提供する。【解決手段】電子回路装置は、スパイラル状の導体パターン２００とスパイラル状の導体パターン４００とを重ねた構造のインダクタ素子を有しており、基盤１００における導体パターンの占有面積を小さくすることができる。また、このインダクタ素子は、外部接続端子がスパイラル状の導体パターン２００の内周端２０２とスパイラル状の導体パターン４００の内周端４０２に形成される。従って、インダクタ素子は、導体パターン２００及び４００の形成領域の周辺に外部接続端子の形成領域を確保する必要がなく、更なる高集積化を図ることができる。【選択図】        図６
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【特許請求の範囲】
【請求項１】
スパイラル状の第１の導体と、
前記スパイラル状の第１の導体の内周端に形成される第１の外部接続端子と、
スパイラル状の第２の導体と、
前記スパイラル状の第２の導体の内周端に形成される第２の外部接続端子と、
前記スパイラル状の第１の導体の外周端と、前記スパイラル状の第２の導体の外周端とを接続する第３の導体と、
を備えるインダクタ素子。
【請求項２】
請求項１に記載のインダクタ素子において、
前記スパイラル状の第１及び第２の導体は、絶縁層を介して重ねて形成されるインダクタ素子。
【請求項３】
請求項２に記載のインダクタ素子において、
前記スパイラル状の第１の導体は、基板上に形成されるインダクタ素子。
【請求項４】
請求項３に記載のインダクタ素子において、
前記スパイラル状の第２の導体は、金配線により形成されるインダクタ素子。
【請求項５】
請求項１乃至４の何れかに記載のインダクタ素子において、
前記第１の導体と前記第２の導体とが上方からの視点で交互に隙間なく形成されているインダクタ素子。
【請求項６】
請求項１乃至５の何れかに記載のインダクタ素子を基板上に配置した電子回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スパイラル状の導体によって形成されるインダクタ素子に関する。
【０００２】
【従来の技術】
従来から、半導体集積回路においては、基板上に薄膜成形技術等を利用してスパイラル状の導体を形成し、これをインダクタ素子として用いている。このようなインダクタ素子には、高周波信号が流れても安定した動作が可能であることが要求されている。この要求に応えるためには、インダクタ素子のインダクタンスを高くする必要がある。一般に、インダクタ素子のインダクタンスは、導体の巻回数を多くするほど大きくなる。
【０００３】
しかし、導体の巻回数を多くすると、基板上におけるインダクタ素子の占有面積が広くなるため、高集積化の妨げとなる。このため、スパイラル状の導体を２段に形成し、これらを接続することによって、基板上におけるインダクタ素子の占有面積が広くならないようにしつつ、インダクタンスを高くすることが行われている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平３−８９５４８号公報（第３頁、第３図）
【０００５】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載の２段に形成されたインダクタ素子は、いわゆるペリフェラル形であり、スパイラル状の導体の外周端に外部接続端子が形成される構造になっている。このため、スパイラル状の導体の形成領域の周辺に外部接続端子の形成領域を確保する必要があり、更なる高集積化の妨げとなっていた。
【０００６】
そこで、本願の課題は、高インダクタンスを維持しつつ、更なる高集積化を図ったインダクタ素子を提供することである。
【０００７】
【問題を解決するための手段】
上記課題を解決するために、本発明は請求項１に記載されるように、スパイラル状の第１の導体と、前記スパイラル状の第１の導体の内周端に形成される第１の外部接続端子と、スパイラル状の第２の導体と、前記スパイラル状の第２の導体の内周端に形成される第２の外部接続端子と、前記スパイラル状の第１の導体の外周端と、前記スパイラル状の第２の導体の外周端とを接続する第３の導体とを備えるインダクタ素子である。
【０００８】
このようなインダクタ素子では、スパイラル状の導体の内周端に外部接続端子が形成されるため、スパイラル状の導体の形成領域の周辺に外部接続端子の形成領域を確保する必要がなく、更なる高集積化を図ることができる。また、スパイラル状の導体を２段に形成し、これらを接続することによって、インダクタ素子の占有面積が広くならないようにすることができる。
【０００９】
また、本発明は請求項２に記載されるように、請求項１に記載のインダクタ素子において、前記スパイラル状の第１及び第２の導体は、絶縁層を介して重ねて形成される。
【００１０】
また、本発明は請求項３に記載されるように、請求項２に記載のインダクタ素子において、前記スパイラル状の第１の導体は、基板上に形成される。
【００１１】
また、本発明は請求項４に記載されるように、請求項３に記載のインダクタ素子において、前記スパイラル状の第２の導体は、金配線により形成される。
【００１２】
基板上にスパイラル状の第１の導体が形成され、このスパイラル状の第１の導体の上方に絶縁層を介してスパイラル状の第２の導体が形成される場合、スパイラル状の第２の導体は露出することになる。このため、スパイラル状の第２の導体を金配線にすることにより、露出した場合においても腐食を防止することができる。
【００１３】
また、本発明は請求項５に記載されるように、請求項１乃至４の何れかに記載のインダクタ素子において、前記第１の導体と前記第２の導体とが上方からの視点で交互に隙間なく形成されている。
【００１４】
第１の導体と第２の導体とが上方からの視点で交互に隙間なく形成されている場合には、ノイズの進入を抑制し、インダクタ素子の動作を安定させることが可能になる。
【００１５】
また、本発明は請求項６に記載されるように、請求項１乃至５の何れかに記載のインダクタ素子を基板上に配置した電子回路装置である。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１７】
（第１実施例）
図１乃至図４は、インダクタ素子を配置した第１の電子回路装置の製造工程を示す図である。図１に示す第１工程では、集積回路（図示せず）が形成された半導体基板１００が形成され、更に当該半導体基板１００の上面に複数の電極１０２が形成される。半導体基板１００は、例えば、シリコン、ガリウム砒素、ゲルマニウム等を材料とする。電極１０２は、例えば、半導体基板１００に集積回路が形成される際に、同時に形成される。
【００１８】
図２に示す第２工程では、半導体基板１００の上面にスパイラル状の導体パターン２００が形成される。この際、半導体基板１００に形成された複数の電極１０２何れかの上面にスパイラル状の導体パターン２００の内周端２０２が形成される。これにより、内周端２０２は、外部接続端子として機能することになる。
【００１９】
導体パターン２００は、例えば、銅や金等を材料とする。導体パターン２００の形成方法としてはサブトラクティブ法、セミアディティブ法、フルアディティブ法等が採用される。サブトラクティブ法は、半導体基板１００の上面にスパッタやメッキにより導体層を形成し、次いで当該導体層の上面に感光性エッチングレジスト膜あるいは金属レジスト膜を形成し、エッチング法により、スパイラル状の導体パターン２００以外の部分の導体層を除去する方法である。セミアディティブ法は、半導体基板１００の上面に無電解メッキを施した後、メッキレジストによりスパイラル状の導体パターン２００を形成する部位を露出させ、露出した無電解メッキ膜を電極とし、スパイラル状の導体パターン２００を形成する部分のみに電解メッキを成長させる方法である。フルアディティブ法は、メッキレジストを露光現像することにより、スパイラル状の導体パターン２００を形成する部分のみを開口し、開口した部分のみに無電解メッキを成長させる方法である。
【００２０】
図３に示す第３工程では、導体パターン２００が形成された半導体基板１００の上面に絶縁層３００が塗布される。絶縁層３００の材料には、粘度の高いワニス状のポリイミドを用いることが望ましい。ワニス状のポリイミドは、塗布後の平坦性及び平滑性が良好であり、微細な配線を形成することができるという利点を有する。
【００２１】
図４に示す第４工程では、絶縁層３００の上面にスパイラル状の導体パターン４００が形成される。この際、スパイラル状の導体パターン４００の内周端４０２が外部接続端子として機能する。また、スパイラル状の導体パターン４００の外周端４０４は、スパイラル状の導体パターン２００の外周端２０４と同一垂直線上に配置される。導体パターン４００は、外部に露出するため、腐食しにくい金等を材料とする。この導体パターン４００の形成方法としては、導体パターン２００と同様、サブトラクティブ法、セミアディティブ法、フルアディティブ法等が採用される。
【００２２】
更に、スパイラル状の導体パターン４００の外周端４０４には、当該外周端４０４と、スパイラル状の導体パターン２００の外周端２０４とを接続するビアとしての導体４０６が形成される。これにより、スパイラル状の導体パターン２００とスパイラル状の導体パターン４００とが１つのインダクタ素子として機能することになる。
【００２３】
図５及び図６は、図１乃至図４の工程を経て製造される第１の電子回路装置の断面図である。図５は、導体パターン２００と導体パターン４００とが同一垂直線上に形成される構成となっている。これに対し、図６は、上方からの視点で、導体パターン２００と導体パターン４００とが交互に隙間なく形成される構成となっている。図６に示すような構成が採用される場合には、ノイズの進入を抑制し、インダクタ素子の動作を安定させることが可能になる。
【００２４】
上述した導体パターン２００と導体パターン４００とを重ねた構造のインダクタ素子と、１つのスパイラル状の導体パターンにより形成されるインダクタ素子とを比較した場合、これらのインダクタンスが同一であれば、導体パターン２００と導体パターン４００とを重ねた構造のインダクタ素子の方が基板上における占有面積が少なく済む。また、導体パターン２００と導体パターン４００とを重ねた構造のインダクタ素子は、外部接続端子がスパイラル状の導体パターン２００の内周端２０２とスパイラル状の導体パターン４００の内周端４０２に形成される。従って、導体パターン２００及び４００の形成領域の周辺に外部接続端子の形成領域を確保する必要がなく、更なる高集積化を図ることができる。
【００２５】
なお、導体パターン２００及び４００のパターン長を短くするとともに、幅を広くすることにより、同調回路の共振の鋭さを表す量であるＱ値を大きくすることができる。この場合、高周波信号が流れる場合においてもインダクタ素子の動作を安定させることが可能になる。
【００２６】
（第２実施例）
図７乃至図１０は、インダクタ素子を配置した第２の電子回路装置の製造工程を示す図である。図７に示す第１工程では、２枚の樹脂基板５００及び５５０が形成され、更に樹脂基板５００を貫通する複数の電極５０２が形成される。電極５０２は、例えば、樹脂基板５００にドリル加工により孔が形成され、更に、導電性ペーストが当該レジスト膜に形成された孔に流入することにより形成される。
【００２７】
図８に示す第２工程では、樹脂基板５００の上面にスパイラル状の導体パターン６００が形成される。この際、樹脂基板５００に形成された複数の電極５０２の何れかの上面にスパイラル状の導体パターン６００の内周端６０２が形成される。これにより、内周端６０２は、外部接続端子として機能することになる。導体パターン６００は、例えば、銅や金等を材料とする。
【００２８】
また、樹脂基板５５０の上面にスパイラル状の導体パターン６５０が形成される。導体パターン６５０は、外部に露出するため、腐食しにくい金等を材料とし、内周端６５２が外部接続端子として機能する。これら導体パターン６００及び６５０の形成方法としては、第１実施例と同様、サブトラクティブ法、セミアディティブ法、フルアディティブ法等が採用される。
【００２９】
図９に示す第３工程では、導体パターン６００が形成された樹脂基板５００の上面にプリプレグ７００が形成される。プリプレグ７００は、例えば高分子材料とフェライト材料とを混合、撹拌し、硬化させることによって形成される。
【００３０】
図１０に示す第４工程では、スパイラル状の導体パターン６５０が形成された樹脂基板５５０が積層される。この際、スパイラル状の導体パターン６５０の外周端６５４は、スパイラル状の導体パターン６００の外周端６０４と同一垂直線上に配置される。：
更に、スパイラル状の導体パターン６５０の外周端６５４には、当該外周端６５４と、スパイラル状の導体パターン６００の外周端６０４とを接続するビアとしての導体６５６が形成される。これにより、スパイラル状の導体パターン６００とスパイラル状の導体パターン６５０とが１つのインダクタ素子として機能することになる。
【００３１】
図１１及び図１２は、図７乃至図１０の工程を経て製造される第２の電子回路装置の断面図である。図１１では、導体パターン６００と導体パターン６５０とが同一垂直線上に形成される構成となっている。これに対し、図１２では、上方からの視点で、導体パターン６００と導体パターン６５０とが交互に隙間なく形成される構成となっている。図１２に示すような構成が採用される場合には、図６に示すような構成が採用される場合と同様、ノイズの進入を抑制し、インダクタ素子の動作を安定させることが可能になる。
【００３２】
本実施例においても第１実施例と同様、上述した導体パターン６００と導体パターン６５０とを重ねた構造のインダクタ素子と、１つのスパイラル状の導体パターンにより形成されるインダクタ素子とを比較した場合、これらのインダクタンスが同一であれば、導体パターン６００と導体パターン６５０とを重ねた構造のインダクタ素子の方が基板上における占有面積が少なく済む。また、導体パターン６００と導体パターン６５０とを重ねた構造のインダクタ素子は、外部接続端子がスパイラル状の導体パターン６００の内周端６０２とスパイラル状の導体パターン６５０の内周端６５２に形成される。従って、導体パターン６００及び６５０の形成領域の周辺に外部接続端子の形成領域を確保する必要がなく、更なる高集積化を図ることができる。
【００３３】
なお、導体パターン６００及び６５０のパターン長を短くするとともに、幅を広くすることにより、同調回路の共振の鋭さを表す量であるＱ値を大きくすることができる。この場合、高周波信号が流れる場合においてもインダクタ素子の動作を安定させることが可能になる。
【００３４】
以上説明したように、第１及び第２実施例におけるインダクタ素子を用いることにより、基板上における占有面積が小さくてもインダクタンスを高くすることができる。このため、帯域通過フィルタやＳＡＷ（ｓｕｒｆａｃｅ  ａｃｏｕｓｔｉｃ  Ｗａｖｅ）フィルタ等の部品数を削減することができる。
【００３５】
なお、上述した実施形態では、半導体基板や樹脂基板の上面にスパイラル状の導体パターンが形成されたが、他の基板、例えば、インターポーザ基板やフレキシブル基板等の上面にスパイラル状の導体パターンが形成される場合においても、同様に本発明を適用することができる。
【００３６】
【発明の効果】
本発明によれば、高インダクタンスを維持しつつ、更なる高集積化を図ったインダクタ素子を実現することができる。
【図面の簡単な説明】
【図１】第１実施例の電子回路装置の第１の製造工程を示す図である。
【図２】第１実施例の電子回路装置の第２の製造工程を示す図である。
【図３】第１実施例の電子回路装置の第３の製造工程を示す図である。
【図４】第１実施例の電子回路装置の第４の製造工程を示す図である。
【図５】第１実施例における電子回路装置の第１の断面図である。
【図６】第１実施例における電子回路装置の第２の断面図である。
【図７】第２実施例の電子回路装置の第１の製造工程を示す図である。
【図８】第２実施例の電子回路装置の第２の製造工程を示す図である。
【図９】第２実施例の電子回路装置の第３の製造工程を示す図である。
【図１０】第２実施例の電子回路装置の第４の製造工程を示す図である。
【図１１】第２実施例における電子回路装置の第１の断面図である。
【図１２】第２実施例における電子回路装置の第２の断面図である。
【符号の説明】
１００  半導体基板
１０２、５０２  電極
２００、４００、６００、６５０  導体パターン
２０２、４０２、６０２、６５２  内周端（外部接続端子）
２０４、４０４、６０４、６５４  外周端
３００  絶縁層
４０６、６５６  導体
５００、５５０  樹脂基板
７００  プリプレグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004319763.tif 000010
【図９】
2004319763.tif 000011
【図１０】
2004319763.tif 000012
【図１１】
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【図１２】
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