(57)【要約】【課題】ＩＯバスに接続する入出力（ＩＯ）制御装置が増加しても、各ＩＯ制御装置間のクロック信号の等長配線仕様で実装する必要はなく、クロック信号とデータおよびアドレス信号を各ＩＯ制御装置別に同一配線仕様で実装し得る同期バスのクロック補整回路を提供する。【解決手段】複数のＩＯ制御装置３０、４０に接続されるバスアービタ装置２０を備えた情報処理装置における同期バスのクロック補整回路において、バスアービタ装置２０が、クロックを補整するためのディレイ値を算出するディレイ算出回路１１０と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路１５０、１６０とを備える。【選択図】      図２
2004234154.tif 000002
【特許請求の範囲】
【請求項１】
複数の入出力制御装置に接続されるバスアービタ装置を備えた情報処理装置における同期バスのクロック補整回路であって、バスアービタ装置が、クロックを補整するためのディレイ値を算出するディレイ算出回路と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路とを備えたことを特徴とするクロック補整回路。
【請求項２】
ディレイ算出回路が、情報処理装置のパワーオン時に、バスアービタ装置と入出力制御装置間のコントロール信号を用いて生成されたディレイ周波数に基づいてディレイ値を算出することを特徴とする請求項１記載のクロック補整回路。
【請求項３】
ディレイ付加回路が、入出力制御装置にアクセスするデータライト回路およびデータリード回路にそれぞれ対応して設けられることを特徴とする請求項１または２記載のクロック補整回路。
【請求項４】
データライト回路およびデータリード回路に対して異なるディレイが付加されたクロックが送られることを特徴とする請求項３記載のクロック補整回路。
【請求項５】
算出したディレイ値が記憶装置に格納されることを特徴とする請求項１〜４のいずれかに記載のクロック補整回路。
【請求項６】
ディレイ付加回路が、情報処理装置のパワーオン時に、記憶装置に格納されたディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加することを特徴とする請求項５記載のクロック補整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、システムの同期バス制御に係り、特に複数の入出力（ＩＯ）制御装置を接続する情報処理装置における同期バスのクロック補整回路に関する。
【０００２】
【従来の技術】
ＩＯ制御装置およびバスアービタ装置を含むシステムにおけるクロック同期方式においては、バスアービタ装置とＩＯ制御装置が１対１の場合、クロック、コントロール、データ、およびアドレス信号の等長配線実装が可能でありクロックスキューの問題とはならない。しかし、通常のシステム構成では、バスアービタ装置とＩＯ制御装置は１対Ｎ接続である。従って、ＩＯバスに接続するＩＯ制御装置間のクロックスキューを最小に納めるため、各ＩＯ制御装置用のクロック信号を等長配線とし、ＩＯバス共通信号であるデータとアドレスは各ＩＯ制御装置間をシリアル配線接続（タップオフなし）仕様とされる。このため、クロックとデータ、およびアドレス間で配線長バラツキが発生し、この配線長バラツキによりＩＯバスシステムのマージン確保が困難となっていた。その結果、ＩＯ制御装置の実装にはマージンを保証するため配線長の実装制限を設けざるを得ないという問題があった。
【０００３】
次の特許文献１には、ＬＳＩ内に設けたＰＬＬ回路によりＬＳＩ内のバラツキ低減を行うことが記載されている。
【特許文献１】
特開２０００−３４７７６４号公報
しかしながら、この技術は、ＬＳＩ内部のバラツキ低減に関するものであり、基板上の配線長のスキューの問題を解決するものではない。
【０００４】
【発明が解決しようとする課題】
上述のように、同期バスに接続されるＩＯ制御装置の接続数が増加すると、クロック信号とデータおよびアドレス信号の配線長バラツキが増大する。このため、ＩＯバスのマージン確保が困難となり、最悪の場合には、ＩＯバスシステムを安定稼動させるためにＩＯバスの動作周波数を本来必要とするＩＯ制御装置の性能以下で稼動せざるを得なくなる。結果としてシステム全体の性能が低下する。さらに、バス性能を確保するため、ＩＯ制御装置の配線時に線長バラツキを最小に抑える必要があり、このためＩＯ制御装置の実装に配線長制限が設けられるという問題もある。また、ＩＯ制御装置の入力ピンまでがクロックスキューの対象であり、ＬＳＩプロセスの相違によるスキューのバラツキについては従来考慮されていない。
【０００５】
本発明の目的は、ＩＯバスに接続するＩＯ制御装置が増加しても、各ＩＯ制御装置間のクロック信号の等長配線仕様で実装する必要はなく、クロック信号とデータおよびアドレス信号を各ＩＯ制御装置別に同一配線仕様で実装し得る同期バスのクロック補整回路を提供することにある。
本発明の他の目的は、ＩＯシステム装置でのバス周波数アップの要求に対し基板上の配線仕様を変更せずにＩＯ制御装置の周波数向上を容易に行い得る同期バスのクロック補整回路を提供することにある。
本発明の他の目的は、従来はＬＳＩピンまでをクロックスキュー調整範囲としていたが、ＬＳＩプロセス相違までを含めたクロックスキューの調整を行い得る同期バスのクロック補整回路を提供することにある。
本発明の他の目的は、上記で述べた同期バスでの実装制限を解除し、バス仕様の最大配線仕様まで配線を可能とするため、必要とするシステム構成に合わせた配置、および実装を行い得るようにした同期バスのクロック補整回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的は、複数の入出力（ＩＯ）制御装置に接続されるバスアービタ装置を備えた情報処理装置における同期バスのクロック補整回路であって、バスアービタ装置が、クロックを補整するためのディレイ値を算出するディレイ算出回路と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路とを備えたクロック補整回路により、達成される。
【０００７】
ここで、ディレイ算出回路は、情報処理装置のパワーオン時に、バスアービタ装置と入出力制御装置間のコントロール信号を用いて生成されたディレイ周波数に基づいてディレイ値を算出することができる。ディレイ付加回路は、入出力制御装置にアクセスするデータライト回路およびデータリード回路にそれぞれ対応して設けられる。このデータライト回路およびデータリード回路に対して異なるディレイを付加することができる。また、算出したディレイ値は記憶装置に格納しておくことができる。ディレイ付加回路は、情報処理装置のパワーオン時に、記憶装置に格納されたディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加することができる。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態について説明するが、その前に本発明の概要を簡単に述べる。本発明では、バスアービタ装置とＩＯ制御装置間のディレイ値を算出するディレイ算出回路、算出したディレイ値を保持するディレイ保持レジスタ、ディレイ値からライト用およびリード用のＩＯ装置間のディレイ値に変換するディレイ設定レジスタ、ディレイ設定レジスタに応じてバスアービタの内部クロックにディレイを付加するディレイ付加回路をバスアービタに設ける。また、システム立上時のパワーオンリセット信号受信を契機として、バスアービタ装置とＩＯ制御装置は各々クロック補整モードに移行し、装置間ディレイ周期を通常の制御信号線（例えば、ＧＮＴ信号、ＲＥＱ信号）を用いて発振回路を形成し、この発振周波数よりディレイ算出回路を用いて変換し装置間ディレイ値を求める。パワーオンリセット信号を受信後に一定期間でクロック調整を行い装置間ディレイ値を算出しディレイ保持レジスタに格納する。その後、ディレイ保持レジスタからレジスタ値の１／２をディレイ設定レジスタに設定する。ディレイ設定レジスタのディレイ値で遅延させたクロックをＩＯ制御装置アクセス用のデータライト回路、データリード回路に各々分配することにより、従来方式と同等のＩＯ制御装置のクロック補整ができる。
【０００９】
しかしながら、上記回路では、ＩＯバスクロックマージン幅が狭いため、従来技術同様にＭＡＸ配線長制限が発生する。このため、本発明ではさらに、ＩＯバスクロックマージン幅を広げるように、ディレイ保持レジスタからのディレイ設定レジスタの設定時に、レジスタ値の１／４ディレイ値をライトクロックに付加し、３／４ディレイ値をリードクロックに付加することにより、ＩＯバスマージンを広げるようにした。ここで、１／４、３／４ディレイ値はクロックマージン幅拡張の一例であり、これに限定されるものではない。さらに、本発明では、ＩＯ制御装置間のディレイ実測値、算出値が求められていればこの値を不揮発性メモリ等の記憶装置に格納しておく。そしてシステム立上げ時に、この格納したディレイ値をディレイ設定レジスタに設定することにより、高信頼性のクロック補整値でシステムを動作させることができるようにしている。
【００１０】
次に、本発明の実施形態について説明する。図１は、本発明に係るクロック補整回路を有する装置の一実施例を示すブロック図であり、図３は従来方式の一例を示すブロック図である。
図１および図３に示すように、本実施例および従来方式はともに、ＣＰＵ１０と、システムバス１１およびＩＯバス２１のバス変換を司るバスアービタ（ＢＡ＿ＬＳＩ）２０と、バスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ２１バスで接続されるＩＯ制御装置（ＬＳＩ＿Ａ）３０およびＩＯ制御装置（ＬＳＩ＿Ｋ）４０とを備えて構成されている。図中、ＧＮＴ＿Ａ２２、ＲＥＱ＿Ａ２３およびＧＮＴ＿Ｋ２４、ＲＥＱ＿Ｋ２５はそれぞれコントロール信号である。
【００１１】
従来方式では、図３に示すように、ＩＯバスの各装置間のクロックスキュー調整を行う場合には、バスアービタ（ＢＡ＿ＬＳＩ）２０の出力クロックであるＣＬＫ−Ａ３１、ＣＬＫ−Ｋ３２、およびＣＬＫ−Ｎ３３を基板上で等長配線しクロックスキュー調整を実現している。しかし従来方式では、クロック信号とＩＯバス２１のコントロール、データ、およびアドレス信号で配線長バラツキがありＩＯバスマージン確保が困難になるという問題がある。
【００１２】
本実施例では、図１で示すようにバスアービタ（ＢＡ＿ＬＳＩ）２０にディレイ算出回路１１０を具備し、ＩＯ制御装置（ＬＳＩ＿Ａ）３０との配線（クロック、コントロール、データ、アドレスの信号）を等長配線とし、他のＩＯ制御装置（ＬＳＩ＿Ｋ）４０の配線仕様（クロック配線を含む信号配線の配線仕様）とは別配線仕様としている。
【００１３】
図２は、本発明に係るクロック補整回路の一例を示す詳細図である。本例では、図２に示すように、システムのパワーオン時にバスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置（ＬＳＩ＿Ａ）３０間のコントロール信号であるＧＮＴ＿Ａ２２とＲＥＱ＿Ａ２３をクロックディレイの調整用信号として用い、装置間のクロック補整を行うことができるようにしている。これについて図６を用いて説明する。
【００１４】
図６は、システムパワーオン時のコントロール信号であるＧＮＴ＿Ａ２２とＲＥＱ＿Ａ２３を用いたディレイ周波数生成タイムチャートを示す図である。バスアービタ（ＢＡ＿ＬＳＩ）２０は、システムパワーオン時のパワーオンリセット信号５０（‘Ｌ’レベル）を受信すると、バスクロック補整モードに移行し、ＩＯ制御装置（ＬＳＩ＿Ａ）３０とのコントロール信号であるＲＥＱ＿Ａ２３（初期値‘Ｌ’レベル）とパワーオンリセット信号５０をＮＯＲ回路に入力しＧＮＴ＿Ａ２２に’Ｈ’レベル値を送出する。
【００１５】
ＩＯ制御装置（ＬＳＩ＿Ａ）３０は、パワーオンリセット信号５０を受信すると、クロック補整モードに移行し、ＧＮＴ＿Ａ２２とＲＥＱ＿２３で論理接続を行いバスアービタ（ＢＡ＿ＬＳＩ）２０からの送出されたＧＮＴ＿Ａ２２の’Ｈ’レベル信号をクロック補整モード中は、バスアービタ（ＢＡ＿ＬＳＩ）２０とのコントロール信号であるＲＥＱ＿Ａ２３へ’Ｈ’レベル値を送出する。
バスアービタ（ＢＡ＿ＬＳＩ）２０は、ＩＯ制御装置（ＬＳＩ＿Ａ）３０からのＲＥＱ＿Ａ２３の’Ｈ’レベル信号とパワーオンリセット信号５０の’Ｌ’レベル信号のＮＯＲ回路により、ＩＯ制御装置（ＬＳＩ＿Ａ）３０とのＧＮＴ＿Ａ２２に’Ｌ’レベル信号を送出する。このバスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置（ＬＳＩ＿Ａ）３０間のＧＮＴ＿Ａ２２とＲＥＱ＿Ａ２３で’Ｈ’レベルと’Ｌ’レベルの送出の繰り返しにより、バスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置（ＬＳＩ＿Ａ）３０間の装置間ディレイ周期の周波数１１１を得る。この生成された装置間ディレイ周波数１１１であるＲＥＱ＿Ａ２３をディレイ算出回路１１０で算出することにより、装置間ディレイ周期である周波数１１１のディレイ値を求める。
【００１６】
次にディレイ算出回路１１０について説明する。図７は、ディレイ素子を用いたディレイ算出回路による算出の一例を示す図である。本例のディレイ算出回路１１０は、図示のように、生成されたディレイ周波数１１１を２分周したディレイ周期を生成し、このディレイ周期に４ｎｓディレイ素子を０番から８番まで順番に付加しディレイ周期を遅延させる。この遅延したディレイ素子０番から８番の出力信号とディレイ周期でＡＮＤをとり、これをＡＮＤ回路の立ち上がりでディレイ素子の番号に対応するディレイ保持レジスタ１２０のＢｉｔ０からＢｉｔ８に保持する。例えば、ディレイ素子０番はＢｉｔ０に保持し、ディレイ素子８番はＢｉｔ８に保持する。
【００１７】
図７の例では、ディレイ保持レジスタ１２０に、Ｂｉｔ０＝１、Ｂｉｔ１＝１、Ｂｉｔ２＝１、Ｂｉｔ３＝１、Ｂｉｔ４＝１、Ｂｉｔ５＝１、Ｂｉｔ６＝１、Ｂｉｔ７＝０、Ｂｉｔ８＝０が保持される。Ｂｉｔ６＝１とＢｉｔ７＝０より、ディレイ周期は、４ｎｓ×７＝２８ｎｓが算出され、この値がディレイ保持レジスタ１２０にディレイ値として保持される。本例では４ｎｓのディレイ素子としているが、クロックスキューの精度が要求される場合は１〜３ｎｓのディレイ素子を採用すること、またはディレイ周波数１１１の分周回数を増やすことにより、ディレイ周期の精度を上げることができる。
【００１８】
パワーオンリセット信号５０を受信してから、ディレイ期間制御回路１９０で定めたディレイ値調整期間が終了すると、ディレイ算出回路１１０で求めたディレイ周波数１１１のディレイ値をディレイ保持レジスタ１２０に保持する。この時ディレイ算出回路１１０はＩＯ制御装置別に設けても良いし、共通回路とし時分割に算出しても良い。
【００１９】
その後、ディレイ保持レジスタ１２０の１／２ディレイ値（１ビット左シフト）をデータライト用のＷＴディレイ設定レジスタ１３０に設定し、同時にディレイ保持レジスタ１２０の１／２ディレイ値（１ビット左シフト）をデータリード用のＲＤディレイ設定レジスタ１４０に設定する。ＷＴディレイ設定レジスタ１３０のディレイ値をＷＴディレイ付加回路１５０で付加し、ＣＬＯＣＫ３００を遅延させＩＯバス制御用のデータライト回路１７０に送出する。ＲＤディレイ設定レジスタ１４０のディレイ値をＲＤディレイ付加回路１６０で付加し、ＣＬＯＣＫ３００を遅延させＩＯバス制御用のデータリード回路１８０に送出する。なお、図２中の符号▲１▼〜▲３▼は、後述する図４、図５および図８中の同符号にそれぞれ対応する。
【００２０】
上記手順より、バスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置３０間のディレイ値を算出しクロックスキューを最小限に抑えたＬＳＩ間のクロック補整を行い得る。また、ＬＳＩ内部ディレイはクロック信号と同一段数のバッファとすることによりＬＳＩ内ディレイを含めたクロックスキュー補整が可能となる。以上述べたように、本実施例では、ＬＳＩ内ディレイまで含めたクロック補整が可能である装置を提供することができる。
【００２１】
図４はデータライトのタイミングチャートであり、（ａ）は従来方式、（ｂ）は本発明によるものである。また、図５はデータリードのタイミングチャートであり、（ａ）は従来方式、（ｂ）は本発明によるものである。
図４（ａ）および図５（ａ）に示されるように、従来方式では、各クロック信号の等長配線を行いクロックタイミングをＣＬＫ＿Ｎ３３に合わせて各装置でのデータ取込みを行っている。これに対して本発明では、図４（ｂ）および図５（ｂ）に示されるように、ＩＯバス２１のＩＯ装置間ディレイを算出し、各ＩＯ装置間のディレイ値を算出したクロックタイミングＣＬＫ＿Ａ３１、ＣＬＫ＿Ｋ３２でのデータ取込み方式としている。クロックスキューの補正は、従来技術と同等以上に確保できるが、どちらの方式でも装置間の配線長が長くなるとデータ取り込み時のデータセットアップ時間の確保に問題が残る。近端ＩＯ装置については、ＬＳＩ内でディレイ保証されるため、データホールド時間は必ず確保される。
【００２２】
このため、本実施例の図２において、ディレイ保持レジスタ１２０の１／４ディレイ値をＷＴディレイ設定レジスタ１３０に設定し、このディレイ値をＷＴディレイ付加回路１５０で付加し、ＣＬＯＣＫ３００の出力クロックを遅延させ、ＩＯバス制御用のデータライト回路１７０に送出する。同様にディレイ保持レジスタ１２０の３／４ディレイ値をＲＤディレイ設定レジスタ１４０に設定し、このディレイ値をＲＤディレイ付加回路１６０で付加し、ＣＬＯＣＫ３００の出力クロックを遅延させＩＯバス制御用のデータリード回路１８０に送出する。ここで、１／４ディレイ値、３／４ディレイ値はクロックマージン幅を拡張する一例を示すものである。これにより、バスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置３０間、ＩＯ装置４０間とのデータ転送において、ＩＯデータ転送のクロックマージン幅を広げることができＩＯバスマージン最適化を行うことができる。従って、実装制限を意識せずにシステム周波数にあった最適なＩＯシステム構成を構築することができる。
【００２３】
図８はクロックマージン幅を広げたときのタイミングチャートの比較を示す図で、（ａ）は１／４ディレイ値、（ｂ）は３／４ディレイ値の場合である。このタイムチャートでわかるように１／４ディレイ値、３／４ディレイ値に設定することにより最遠端のＩＯ制御装置４０でのＩＯバスマージン幅が１／２ディレイ値に対し充分に確保できる。また、本実施例では、パワーオン毎にクロック補整を実施することとしているが、パワーオンリセット後、一度クロック補整を行ったのちにサブ電源で動作するシステムサポートユニット２００の不揮発性メモリ２１０にバスアービタ（ＢＡ＿ＬＳＩ）２０と各ＩＯ制御装置間のクロック補整値を格納しておく。これにより、システムパワーオン時にバスアービタ（ＢＡ＿ＬＳＩ）２０は、システムサポートユニット２００より、クロック調整データを設定することにより、バスアービタ（ＢＡ＿ＬＳＩ）２０の初期設定処理の一環でＷＴディレイ設定レジスタ１３０とＲＤディレイ設定レジスタ１４０にシステムサポートユニット２００内の不揮発性メモリ２１０の格納データをローカルバス２２０で設定する。その後、ＩＯ装置に対し通常のコマンドリセットを発行することにより通常の制御処理を開始する。
【００２４】
また、装置の実測でＩＯ制御装置が安定稼動するクロック補整値が見極められていれば、この値を不揮発性メモリ２１０に格納しておくことにより、システム構成にあった高信頼性バスシステムで稼動させることも可能である。以上のように本発明ではシステム構成にあった高品質のＩＯバス制御装置を得ることができる。
【００２５】
このように本発明では、同期ＩＯバス転送方式でデータ転送を行うシステムにおいてクロックスキューを調整する際に、バスアービタと各ＩＯ制御装置間のクロック線長を基板配線パターンの等長配線を意識することなく、ＩＯ制御装置の個別の配線仕様にてクロック補整を行うことができる。また、ＩＯ制御装置の個々に対しクロック補整が実現でき、バスクロックマージン幅を広げることができるため、従来方式でシステム性能上、実装制限となっていたＩＯバスの最大配線長まで実装配線が可能となり、安定稼動可能な高信頼性のＩＯバス制御装置が得られる。また、システム構成での実測結果を反映し、システム周波数にあった最適化されたＩＯシステム構成を構築することができるＩＯバス制御装置が得られる。さらに、システム評価結果を反映したクロック補整値が見極められていれば、これをデフォルト値として不揮発性メモリ内に格納しておくことで、システム立上げ時にＩＯバスシステムを高信頼値のクロックで動作させることもできる。
【００２６】
【発明の効果】
本発明によれば、ＩＯバスに接続するＩＯ制御装置が増加しても、各ＩＯ制御装置間のクロック信号の等長配線仕様で実装する必要はなく、クロック信号とデータおよびアドレス信号を各ＩＯ制御装置別に同一配線仕様で実装し得る同期バスのクロック補整回路を得ることができる。また、本発明のクロック補整回路では、ＩＯシステム装置でのバス周波数アップの要求に対し基板上の配線仕様を変更せずにＩＯ制御装置の周波数向上を容易に行うことができる。さらに、従来はＬＳＩピンまでをクロックスキュー調整範囲としていたが、ＬＳＩプロセス相違までを含めたクロックスキュー調整を行うことができる。また、同期バスでの実装制限を解除し、バス仕様の最大配線仕様まで配線可能とするため、必要とするシステム構成に合わせた配置、および実装を行うことができる。
【図面の簡単な説明】
【図１】本発明に係るクロック補整回路を有する装置の一実施例を示すブロック図である。
【図２】本発明に係るクロック補整回路の一例を示す詳細図である。
【図３】従来方式のクロックスキュー調整回路を示すブロック図である。
【図４】データライトのタイミングチャートであり、（ａ）は従来方式、（ｂ）は本発明によるものである。
【図５】データリードのタイミングチャートであり、（ａ）は従来方式、（ｂ）は本発明によるものである。
【図６】パワーオン時のディレイ周波数生成タイミングチャートである。
【図７】ディレイ素子を用いたディレイ算出回路による算出の一例を示す図である。
【図８】クロックマージン幅を広げたときのタイミングチャートの比較を示す図で、（ａ）は１／４ディレイ値の場合、（ｂ）は３／４ディレイ値の場合である。
【符号の説明】
１０  ＣＰＵ
１１  システムバス
２０  バスアービタ  ＢＡ＿ＬＳＩ
２１  ＩＯバス
２２  ＩＯ制御ＬＳＩ＿Ａ用ＧＮＴ＿Ａ信号
２３  ＩＯ制御ＬＳＩ＿Ａ用ＲＥＱ＿Ａ信号
２４  ＩＯ制御ＬＳＩ＿Ｋ用ＧＮＴ＿Ｋ信号
２５  ＩＯ制御ＬＳＩ＿Ｋ用ＲＥＱ＿Ｋ信号
３０  ＩＯ制御装置  ＬＳＩ＿Ａ
３１  ＩＯ制御ＬＳＩ＿Ａ用ＣＬＫ＿Ａ信号
３２  ＩＯ制御ＬＳＩ＿Ｋ用ＣＬＫ＿Ｋ信号
３３  バスアービタ用ＣＬＫ＿Ｎループ信号
４０  ＩＯ制御装置  ＬＳＩ＿Ｋ
５０  パワーオンリセット信号
１１０  ディレイ算出回路
１２０  ディレイ保持レジスタ
１３０  ＷＴディレイ設定レジスタ
１４０  ＲＤディレイ設定レジスタ
１５０  ＷＴディレイ付加回路
１６０  ＲＤディレイ付加回路
１７０  ＩＯバスのデータライト回路
１８０  ＩＯバスのデータリード回路
１９０  ディレイ期間制御回路
２００  システムサポートユニット
２１０  不揮発性メモリ
２２０  ローカルバス
３００  バスアービタ内ＣＬＯＣＫ回路
【図１】
2004234154.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004234154.tif 000009
【図８】
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