(57)【要約】【課題】膜厚の厚いゲート酸化膜で形成されるトランジスタで構成され、電源電圧を低電圧化しても速度劣化しないインターフェース部を備える半導体装置を提供する。【解決手段】コア部１１０は、電源電圧ＶＤＤを受けて動作し、膜厚の薄いゲート酸化膜で形成されるトランジスタで構成される。インターフェース部１２０は、電源電圧ＶＤＤＨを受けて動作し、膜厚の厚いゲート酸化膜で形成されるトランジスタで構成される。電源電圧ＶＤＤＨの電圧レベルに応じて設定されるモード選択信号ＬＭに基づいて、出力ドライバであるＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の基板に適切な電圧が印加され、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１が高速に駆動される。【選択図】　　　　図２
2004015402.tif 000002
【特許請求の範囲】
【請求項１】
第１の膜厚を有するゲート酸化膜によって形成されるＭＯＳトランジスタで構成され、第１の電源電圧を受けて動作するコア部と、
前記第１の膜厚より厚い第２の膜厚を有するゲート酸化膜によって形成されるＭＯＳトランジスタで構成され、第２の電源電圧を受けて動作するインターフェース部とを備え、
前記コア部は、内部信号を前記インターフェース部へ出力する内部回路を含み、
前記インターフェース部は、
出力ノードに接続され、前記内部信号に応じて前記出力ノードを駆動する出力ＭＯＳトランジスタと、
前記第２の電源電圧の電圧レベルに基づいて設定されるモード選択信号によって低電圧動作モードが選択されているとき、前記出力ＭＯＳトランジスタに寄生して構成される寄生バイポーラトランジスタを前記出力ＭＯＳトランジスタの動作に応じて活性化する活性化回路とを含む、半導体装置。
【請求項２】
前記出力ＭＯＳトランジスタは、
前記内部信号に応じて前記出力ノードをハイレベルに相当する電位に駆動するＰチャネルＭＯＳトランジスタと、
前記内部信号に応じて前記出力ノードをローレベルに相当する電位に駆動するＮチャネルＭＯＳトランジスタとからなり、
前記寄生バイポーラトランジスタは、
前記ＰチャネルＭＯＳトランジスタに寄生して構成されるＰＮＰ寄生バイポーラトランジスタと、
前記ＮチャネルＭＯＳトランジスタに寄生して構成されるＮＰＮ寄生バイポーラトランジスタとからなる、請求項１に記載の半導体装置。
【請求項３】
前記ＰＮＰ寄生バイポーラトランジスタは、前記内部信号に応じて前記ＰチャネルＭＯＳトランジスタの基板から電荷が放電されることによってＯＮし、
前記ＮＰＮ寄生バイポーラトランジスタは、前記内部信号に応じて前記ＮチャネルＭＯＳトランジスタの基板に電荷が供給されることによってＯＮする、請求項２に記載の半導体装置。
【請求項４】
前記コア部は、充放電駆動回路をさらに含み、
前記充放電駆動回路は、前記低電圧動作モードが選択されているとき、前記内部信号に応じて前記ＮＰＮ寄生バイポーラトランジスタを駆動する、請求項２に記載の半導体装置。
【請求項５】
前記充放電駆動回路は、前記内部信号に応じて前記ＮチャネルＭＯＳトランジスタの基板に対して電荷を充放電することによって、前記ＮＰＮ寄生バイポーラトランジスタを駆動する、請求項４に記載の半導体装置。
【請求項６】
前記コア部は、前記低電圧動作モードが選択されているとき、前記寄生バイポーラトランジスタを前記出力ＭＯＳトランジスタの動作に応じて活性化するもう１つの活性化回路をさらに含み、
前記もう１つの活性化回路は、充電駆動回路からなり、
前記活性化回路は、放電駆動回路からなり、
前記低電圧動作モードが選択されているとき、
前記充電駆動回路は、前記内部信号に応じて前記ＰＮＰ寄生バイポーラトランジスタをＯＦＦし、
前記放電駆動回路は、前記内部信号に応じて前記ＰＮＰ寄生バイポーラトランジスタをＯＮする、請求項２に記載の半導体装置。
【請求項７】
前記充電駆動回路は、前記内部信号に応じて前記ＰチャネルＭＯＳトランジスタの基板に電荷を供給することによって、前記ＰＮＰ寄生バイポーラトランジスタをＯＦＦし、
前記放電駆動回路は、前記内部信号に応じて前記ＰチャネルＭＯＳトランジスタの基板から電荷を放電することによって、前記ＰＮＰ寄生バイポーラトランジスタをＯＮする、請求項６に記載の半導体装置。
【請求項８】
前記活性化回路は、もう１つの充電駆動回路をさらに含み、
前記もう１つの充電駆動回路は、前記低電圧動作モードが選択されているとき、前記内部信号の電圧レベルに拘わらず前記ＰＮＰ寄生バイポーラトランジスタをＯＦＦする、請求項６に記載の半導体装置。
【請求項９】
前記もう１つの充電駆動回路は、前記ＰチャネルＭＯＳトランジスタの基板に電荷を供給することによって、前記ＰＮＰ寄生バイポーラトランジスタをＯＦＦする、請求項８に記載の半導体装置。
【請求項１０】
前記放電駆動回路は、
もう１つのＮチャネルＭＯＳトランジスタと、
前記もう１つのＮチャネルＭＯＳトランジスタの動作に応じて、前記もう１つのＮチャネルＭＯＳトランジスタに寄生して構成されるもう１つのＮＰＮ寄生バイポーラトランジスタとからなる、請求項６に記載の半導体装置。
【請求項１１】
前記もう１つのＮＰＮ寄生バイポーラトランジスタは、前記もう１つのＮチャネルＭＯＳトランジスタの基板にゲート端子が接続されることによって構成される、請求項１０に記載の半導体装置。
【請求項１２】
前記もう１つの活性化回路は、充放電駆動回路をさらに含み、
前記充放電駆動回路は、前記低電圧動作モードが選択されているとき、前記内部信号に応じて前記もう１つのＮＰＮ寄生バイポーラトランジスタを駆動する、請求項１０に記載の半導体装置。
【請求項１３】
前記充放電駆動回路は、前記内部信号に応じて前記もう１つのＮチャネルＭＯＳトランジスタの基板に対して電荷を充放電することによって、前記もう１つのＮＰＮ寄生バイポーラトランジスタを駆動する、請求項１２に記載の半導体装置。
【請求項１４】
前記もう１つのＮチャネルＭＯＳトランジスタのゲート端子は、接地ノードに接続される、請求項１３に記載の半導体装置。
【請求項１５】
前記もう１つの活性化回路は、
前記低電圧動作モードが選択されているとき、前記内部信号に応じて前記ＮＰＮ寄生バイポーラトランジスタを駆動する第１のベース駆動回路と、
前記低電圧動作モードが選択されているとき、前記内部信号に応じて前記もう１つのＮＰＮ寄生バイポーラトランジスタを駆動する第２のベース駆動回路とをさらに含み、
前記活性化回路は、
前記低電圧動作モード時の電圧よりも高い電圧で動作するもう１つの低電圧動作モードが前記モード選択信号によって選択されているとき、前記内部信号に応じて前記ＮＰＮ寄生バイポーラトランジスタを駆動する第３のベース駆動回路と、
前記もう１つの低電圧動作モードが選択されているとき、前記内部信号に応じて前記もう１つのＮＰＮ寄生バイポーラトランジスタを駆動する第４のベース駆動回路とをさらに含む、請求項１０に記載の半導体装置。
【請求項１６】
前記第１および第３のベース駆動回路は、前記内部信号に応じて前記ＮチャネルＭＯＳトランジスタの基板に対して電荷を充放電することによって、前記ＮＰＮ寄生バイポーラトランジスタを駆動し、
前記第２および第４のベース駆動回路は、前記内部信号に応じて前記もう１つのＮチャネルＭＯＳトランジスタの基板に対して電荷を充放電することによって、前記もう１つのＮＰＮ寄生バイポーラトランジスタを駆動する、請求項１５に記載の半導体装置。
【請求項１７】
前記内部回路から受ける信号の電位振幅を前記第２の電源電圧に対応した電位振幅に変換するレベル変換回路と、
前記内部回路から受ける信号と、前記レベル変換回路によって電位振幅が変換された信号とを受けるスイッチ回路とをさらに備え、
前記スイッチ回路は、
前記低電圧動作モードが選択されているとき、前記内部回路から受ける信号をそのまま前記インターフェース部へ出力し、
前記低電圧動作モードが選択されていないとき、前記レベル変換回路によって電位振幅が変換された信号を前記インターフェース部へ出力する、請求項１に記載の半導体装置。
【請求項１８】
前記内部回路は、前記モード選択信号を生成して前記インターフェース部へ出力するモード選択回路を含み、
前記モード選択回路は、前記第２の電源電圧を受け、前記第２の電源電圧を基準電圧と比較し、前記第２の電源電圧が前記基準電圧よりも低いとき、前記モード選択信号を出力する、請求項１に記載の半導体装置。
【請求項１９】
前記基準電圧は、前記第１の電源電圧である、請求項１８に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、電源電圧が低電圧時においても動作速度が劣化しない出力回路を備える半導体装置に関する。
【０００２】
【従来の技術】
半導体加工技術の微細化に伴い、１チップに集積できるトランジスタ数は、近年飛躍的に増加している。これは同時に、トランジスタに印加できる電圧をより厳しく制限する。また、集積されるトランジスタ数の増加による消費電力の増加を抑えるためにも、電源電圧を低下させることは不可避である。現在、最も広く用いられるＭＯＳトランジスタの場合、最小加工寸法が０．２５μｍ、０．１８μｍ、０．１５μｍに縮小されるにしたがって、電源電圧も２．５Ｖ、１．８Ｖ、１．５Ｖと低下してきている。これらの電源電圧は、集積回路の中核部分に用いられることから、コア部の電源電圧ＶＤＤと呼ぶ。
【０００３】
その一方で、他のチップと信号を交換するためのインターフェース部の電源電圧ＶＤＤＨは、プロセス技術の進展にかかわりなく、コア部の電源電圧ＶＤＤより高い電位に設定されている。現状では、電源電圧ＶＤＤＨは、３．０Ｖないし３．３Ｖが一般的である。最先端トランジスタを３．３Ｖで用いることはできないため、性能は大きく劣化するものの、インターフェース部のトランジスタは、コア部のトランジスタよりも意図的にゲート酸化膜を厚くして対応することになる。
【０００４】
インターフェース部の電源電圧ＶＤＤＨが高く設定される理由は、第１に、ボード上に搭載される半導体装置のすべてが最先端のプロセス技術で製造されているわけではなく、従来からのインターフェース規格で動作する半導体装置も多く、インターフェース規格の変更には多くの混乱が生じるためである。
【０００５】
第２に、インターフェース部は入出力ピンに近接して設けられており、静電気による入出力ピンのサージ破壊に対して、ゲート酸化膜を厚くすると静電破壊耐量（ＥＳＤ耐量）が高くなり好都合であるからである。
【０００６】
以降では、ゲート酸化膜の厚いトランジスタを厚膜トランジスタと称し、ゲート酸化膜の薄いトランジスタを薄膜トランジスタと称する。
【０００７】
図１４は、２種類の電源電圧ＶＤＤ，ＶＤＤＨを受けて動作する従来の半導体装置のデータ出力に関する部分を説明するための回路図である。
【０００８】
図１４を参照して、半導体装置５００は、電源電圧ＶＤＤを受けて動作するコア部５０１と、電源電圧ＶＤＤＨを受けて動作するインターフェース部５０２とを備える。
【０００９】
コア部５０１は、信号Ｄ０および出力イネーブル信号ＥＮを受けるＮＡＮＤゲートＧ５１と、出力イネーブル信号ＥＮを受けて反転するインバータ５１０と、インバータ５１０の出力および信号Ｄ０を受けるＮＯＲゲートＧ５２とを含む。コア部５０１に含まれるこれらの各回路は、薄膜トランジスタで構成される。
【００１０】
ここで、信号Ｄ０は、コア部５０１に含まれる図示されない内部回路から受ける出力データであって、出力イネーブル信号ＥＮの論理レベルがＨ（論理ハイ）レベルのとき、信号Ｄ０がインターフェース部５０２の出力ノードから信号Ｄ１として出力され、出力イネーブル信号ＥＮの論理レベルがＬ（論理ロー）レベルのとき、インターフェース部５０２の出力ノードはハイインピーダンスに設定される。
【００１１】
インターフェース部５０２は、レベルシフト回路５１２，５１４と、レベルシフト回路５１２，５１４から出力される信号に応じて出力ノードＮＤ５１を駆動する出力駆動回路５１６とを含む。
【００１２】
レベルシフト回路５１２，５１４は、それぞれコア部５０１から出力されるＮＡＮＤゲートＧ５１の出力およびＮＯＲゲートＧ５２の出力を受け、電源電圧ＶＤＤを受けて動作するコア部５０１と電源電圧ＶＤＤＨを受けて動作する出力駆動回路５１６との間で、各々が受ける信号の電位振幅を変換する。
【００１３】
出力駆動回路５１６は、レベルシフト回路５１２から出力された信号を受けて反転するインバータ５２２と、インバータ５２２の出力を受けて反転するインバータ５２４と、電源電圧ＶＤＤＨが与えられる電源ノード（以下、電源ノードＶＤＤＨと称する。）および出力ノードＮＤ５１に接続され、インバータ５２４の出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ５１とを含む。また、出力駆動回路５１６は、レベルシフト回路５１４から出力された信号を受けて反転するインバータ５２６と、インバータ５２６の出力を受けて反転するインバータ５２８と、出力ノードＮＤ５１および接地ノードに接続され、インバータ５２８の出力をゲートに受けるＮチャネルＭＯＳトランジスタＮ５１とを含む。容量ＣＬ１は、出力ノードＮＤ５１の負荷容量である。
【００１４】
以下、この半導体装置５００の動作について説明する。
半導体装置５００からＨレベルのデータが出力されるときは、出力イネーブル信号ＥＮおよび信号Ｄ０は、いずれもＨレベルに設定される。そして、ＰチャネルＭＯＳトランジスタＰ５１側では、ＮＡＮＤゲートＧ５１の出力はＬレベルとなり、インバータ５２４の出力はＬレベルとなるので、ＰチャネルＭＯＳトランジスタＰ５１はＯＮする。
【００１５】
一方、ＮチャネルＭＯＳトランジスタＮ５１側では、ＮＯＲゲートＧ５２の出力はＬレベルとなり、インバータ５２８の出力はＬレベルとなるので、ＮチャネルＭＯＳトランジスタＮ５１はＯＦＦする。したがって、出力ノードＮＤ５１はＨレベル（ＶＤＤＨ）に駆動され、信号Ｄ１がＨレベルで出力される。
【００１６】
一方、半導体装置５００からＬレベルのデータが出力されるときは、出力イネーブル信号ＥＮはＨレベルに設定され、信号Ｄ０はＬレベルに設定される。そして、ＰチャネルＭＯＳトランジスタＰ５１側では、ＮＡＮＤゲートＧ５１の出力はＨレベルとなり、インバータ５２４の出力はＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ５１はＯＦＦする。
【００１７】
一方、ＮチャネルＭＯＳトランジスタＮ５１側では、ＮＯＲゲートＧ５２の出力はＨレベルとなり、インバータ５２８の出力はＨレベルとなって、ＮチャネルＭＯＳトランジスタＮ５１はＯＮする。したがって、出力ノードＮＤ５１はＬレベル（ＧＮＤ）に駆動され、信号Ｄ１がＬレベルで出力される。
【００１８】
半導体装置５００がデータを出力しないときは、出力イネーブル信号ＥＮがＬレベルに設定される。そして、ＰチャネルＭＯＳトランジスタＰ５１側では、ＮＡＮＤゲートＧ５１の出力はＨレベルとなり、インバータ５２４の出力はＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ５１はＯＦＦする。
【００１９】
一方、ＮチャネルＭＯＳトランジスタＮ５１側では、ＮＯＲゲートＧ５２の出力はＬレベルとなり、インバータ５２８の出力はＬレベルとなるので、ＮチャネルＭＯＳトランジスタＮ５１もＯＦＦする。したがって、２つの出力トランジスタＰ５１，Ｎ５１の両方がＯＦＦし、出力ノードＮＤ５１はハイインピーダンスとなる。
【００２０】
【発明が解決しようとする課題】
近年、携帯端末などの普及により、消費電力の削減が最重要の課題となってきている。消費電力は、電源電圧の２乗に比例するため、電源電圧を低電圧化することは、低消費電力化に対して効果が非常に大きい。上述したように、これまでコア部の電源電圧は、半導体加工技術の微細化に伴なって低電圧化されてきている一方で、インターフェース部は、特殊な分野を除いて、上述した理由により３Ｖ系がいまだに用いられている。それでも、従来は、インターフェース部の動作速度が遅く、消費電力が大きな問題となることはなかった。
【００２１】
しかしながら、近年、高速インターフェースに対する要求が高まり、それに伴って消費電力の問題が顕在化してきている。たとえば、負荷容量３０ｐＦの３２ビットバスを、３Ｖの電源電圧ＶＤＤＨおよび２００Ｍ（メガ）ビット／秒／ピンで駆動する場合、最大消費電力は約８６０ｍＷにも達する。半導体装置がプラスチックパッケージに封入される場合、チップとして許容できる消費電力は１Ｗ程度であるため、この場合、コア部の消費電力は、わずか１４０ｍＷしか許容されないことになる。コア部の消費電力をわずか１４０ｍＷ以内に抑えて設計することは実際上不可能である。
【００２２】
ここで、インターフェース部を低消費電力化するため、インターフェース部の電源電圧ＶＤＤＨを低減することが考えられる。しかしながら、インターフェース部に用いられる厚膜トランジスタは、低電圧化すると駆動力が急激に低減するため、高速にデータ通信を行なうことができなくなる。電源電圧ＶＤＤＨを低電圧化したときの動作速度改善のため、出力ドライバに薄膜トランジスタを用いると、今度は、上述したようにＥＳＤ耐量が低下するという問題が発生する。
【００２３】
また、電源電圧ＶＤＤＨを低電圧化すると、３Ｖ系のデバイスは使用できなくなるため、ボードに組込むことができる論理デバイスが制限され、結局コストが高くなるという問題も生じる。
【００２４】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、厚膜トランジスタで構成され、電源電圧を低電圧化しても速度劣化しないインターフェース部を備える半導体装置を提供することである。
【００２５】
また、この発明の別の目的は、厚膜トランジスタで構成され、電源電圧が低電圧の場合およびそれよりも高い電圧の場合のいずれにも対応可能なインターフェース部を備える半導体装置を提供することである。
【００２６】
【課題を解決するための手段】
この発明によれば、半導体装置は、第１の膜厚を有するゲート酸化膜によって形成されるＭＯＳトランジスタで構成され、第１の電源電圧を受けて動作するコア部と、第１の膜厚より厚い第２の膜厚を有するゲート酸化膜によって形成されるＭＯＳトランジスタで構成され、第２の電源電圧を受けて動作するインターフェース部とを備え、コア部は、内部信号をインターフェース部へ出力する内部回路を含み、インターフェース部は、出力ノードに接続され、内部信号に応じて出力ノードを駆動する出力ＭＯＳトランジスタと、第２の電源電圧の電圧レベルに基づいて設定されるモード選択信号によって低電圧動作モードが選択されているとき、出力ＭＯＳトランジスタに寄生して構成される寄生バイポーラトランジスタを出力ＭＯＳトランジスタの動作に応じて活性化する活性化回路とを含む。
【００２７】
この発明による半導体装置においては、コア部を構成するＭＯＳトランジスタのゲート酸化膜より厚い膜厚を有するゲート酸化膜によって形成されるＭＯＳトランジスタで構成されるインターフェース部において、動作電源電圧を低電圧化しても、出力ノードを駆動するＭＯＳトランジスタとともに、高速に動作する寄生バイポーラトランジスタが動作し、出力ノードの駆動力が補われる。
【００２８】
したがって、動作速度を劣化させることなくインターフェース部の電源電圧を低電圧化することができ、性能を維持したうえで半導体装置の消費電力を低減することができる。
【００２９】
好ましくは、出力ＭＯＳトランジスタは、内部信号に応じて出力ノードをハイレベルに相当する電位に駆動するＰチャネルＭＯＳトランジスタと、内部信号に応じて出力ノードをローレベルに相当する電位に駆動するＮチャネルＭＯＳトランジスタとからなり、寄生バイポーラトランジスタは、ＰチャネルＭＯＳトランジスタに寄生して構成されるＰＮＰ寄生バイポーラトランジスタと、ＮチャネルＭＯＳトランジスタに寄生して構成されるＮＰＮ寄生バイポーラトランジスタとからなる。
【００３０】
好ましくは、ＰＮＰ寄生バイポーラトランジスタは、内部信号に応じてＰチャネルＭＯＳトランジスタの基板から電荷が放電されることによってＯＮし、ＮＰＮ寄生バイポーラトランジスタは、内部信号に応じてＮチャネルＭＯＳトランジスタの基板に電荷が供給されることによってＯＮする。
【００３１】
好ましくは、コア部は、充放電駆動回路をさらに含み、充放電駆動回路は、低電圧動作モードが選択されているとき、内部信号に応じてＮＰＮ寄生バイポーラトランジスタを駆動する。
【００３２】
好ましくは、充放電駆動回路は、内部信号に応じてＮチャネルＭＯＳトランジスタの基板に対して電荷を充放電することによって、ＮＰＮ寄生バイポーラトランジスタを駆動する。
【００３３】
好ましくは、コア部は、低電圧動作モードが選択されているとき、寄生バイポーラトランジスタを出力ＭＯＳトランジスタの動作に応じて活性化するもう１つの活性化回路をさらに含み、もう１つの活性化回路は、充電駆動回路からなり、活性化回路は、放電駆動回路からなり、低電圧動作モードが選択されているとき、充電駆動回路は、内部信号に応じてＰＮＰ寄生バイポーラトランジスタをＯＦＦし、放電駆動回路は、内部信号に応じてＰＮＰ寄生バイポーラトランジスタをＯＮする。
【００３４】
好ましくは、充電駆動回路は、内部信号に応じてＰチャネルＭＯＳトランジスタの基板に電荷を供給することによって、ＰＮＰ寄生バイポーラトランジスタをＯＦＦし、放電駆動回路は、内部信号に応じてＰチャネルＭＯＳトランジスタの基板から電荷を放電することによって、ＰＮＰ寄生バイポーラトランジスタをＯＮする。
【００３５】
好ましくは、活性化回路は、もう１つの充電駆動回路をさらに含み、もう１つの充電駆動回路は、低電圧動作モードが選択されているとき、内部信号の電圧レベルに拘わらずＰＮＰ寄生バイポーラトランジスタをＯＦＦする。
【００３６】
好ましくは、もう１つの充電駆動回路は、ＰチャネルＭＯＳトランジスタの基板に電荷を供給することによって、ＰＮＰ寄生バイポーラトランジスタをＯＦＦする。
【００３７】
好ましくは、放電駆動回路は、もう１つのＮチャネルＭＯＳトランジスタと、もう１つのＮチャネルＭＯＳトランジスタの動作に応じて、もう１つのＮチャネルＭＯＳトランジスタに寄生して構成されるもう１つのＮＰＮ寄生バイポーラトランジスタとからなる。
【００３８】
好ましくは、もう１つのＮＰＮ寄生バイポーラトランジスタは、もう１つのＮチャネルＭＯＳトランジスタの基板にゲート端子が接続されることによって構成される。
【００３９】
好ましくは、もう１つの活性化回路は、充放電駆動回路をさらに含み、充放電駆動回路は、低電圧動作モードが選択されているとき、内部信号に応じてもう１つのＮＰＮ寄生バイポーラトランジスタを駆動する。
【００４０】
好ましくは、充放電駆動回路は、内部信号に応じてもう１つのＮチャネルＭＯＳトランジスタの基板に対して電荷を充放電することによって、もう１つのＮＰＮ寄生バイポーラトランジスタを駆動する。
【００４１】
好ましくは、もう１つのＮチャネルＭＯＳトランジスタのゲート端子は、接地ノードに接続される。
【００４２】
好ましくは、もう１つの活性化回路は、低電圧動作モードが選択されているとき、内部信号に応じてＮＰＮ寄生バイポーラトランジスタを駆動する第１のベース駆動回路と、低電圧動作モードが選択されているとき、内部信号に応じてもう１つのＮＰＮ寄生バイポーラトランジスタを駆動する第２のベース駆動回路とをさらに含み、活性化回路は、低電圧動作モード時の電圧よりも高い電圧で動作するもう１つの低電圧動作モードがモード選択信号によって選択されているとき、内部信号に応じてＮＰＮ寄生バイポーラトランジスタを駆動する第３のベース駆動回路と、もう１つの低電圧動作モードが選択されているとき、内部信号に応じてもう１つのＮＰＮ寄生バイポーラトランジスタを駆動する第４のベース駆動回路とをさらに含む。
【００４３】
好ましくは、第１および第３のベース駆動回路は、内部信号に応じてＮチャネルＭＯＳトランジスタの基板に対して電荷を充放電することによって、ＮＰＮ寄生バイポーラトランジスタを駆動し、第２および第４のベース駆動回路は、内部信号に応じてもう１つのＮチャネルＭＯＳトランジスタの基板に対して電荷を充放電することによって、もう１つのＮＰＮ寄生バイポーラトランジスタを駆動する。
【００４４】
好ましくは、内部回路から受ける信号の電位振幅を第２の電源電圧に対応した電位振幅に変換するレベル変換回路と、内部回路から受ける信号と、レベル変換回路によって電位振幅が変換された信号とを受けるスイッチ回路とをさらに備え、スイッチ回路は、低電圧動作モードが選択されているとき、内部回路から受ける信号をそのままインターフェース部へ出力し、低電圧動作モードが選択されていないとき、レベル変換回路によって電位振幅が変換された信号をインターフェース部へ出力する。
【００４５】
好ましくは、内部回路は、モード選択信号を生成してインターフェース部へ出力するモード選択回路を含み、モード選択回路は、第２の電源電圧を受け、第２の電源電圧を基準電圧と比較し、第２の電源電圧が基準電圧よりも低いとき、モード選択信号を出力する。
【００４６】
好ましくは、基準電圧は、第１の電源電圧である。
【００４７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４８】
［実施の形態１］
図１は、この発明の実施の形態１による半導体装置１００の全体構成を示すブロック図である。
【００４９】
図１を参照して、半導体装置１００は、他のデバイスとデータバスなどを介して信号ＤＱをやり取りするインターフェース部１２０と、インターフェース部１２０と内部信号ＩＤＱをやり取りするコア部１１０とを備える。
【００５０】
インターフェース部１２０は、電源電圧ＶＤＤＨを受けて動作する。コア部１１０は、電源電圧ＶＤＤを受けて動作する。電源電圧ＶＤＤＨ，ＶＤＤは、外部から直接供給されてもよいし、あるいは、外部から電源電圧ＶＤＤＨを受けて内部で電源電圧ＶＤＤを発生させる電源回路を半導体装置１００に内蔵し、この電源回路から供給されてもよい。
【００５１】
図２は、実施の形態１による半導体装置１００のデータ出力に関する部分を説明するための回路図である。
【００５２】
図２を参照して、コア部１１０は、信号Ｄ０および出力イネーブル信号ＥＮを受けるＮＡＮＤゲートＧ１と、出力イネーブル信号ＥＮを受けて反転するインバータ１２と、インバータ１２の出力および信号Ｄ０を受けるＮＯＲゲートＧ２とを含む。コア部１１０に含まれる各回路は、薄膜トランジスタで構成される。
【００５３】
ここで、信号Ｄ０は、コア部１１０に含まれる図示されない内部回路から受ける出力データであって、出力イネーブル信号ＥＮがＨレベルのとき、信号Ｄ０がインターフェース部１２０の出力ノードから信号Ｄ１として出力され、出力イネーブル信号ＥＮがＬレベルのとき、インターフェース部１２０の出力ノードはハイインピーダンスとなる。
【００５４】
また、インターフェース部１２０へ出力されるモード選択信号ＬＭは、上述した内部回路によって設定され、内部回路は、インターフェース部１２０が受ける電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき、モード選択信号ＬＭをＬレベルに設定し、インターフェース部１２０が受ける電源電圧ＶＤＤＨが低電圧（１Ｖ）のとき、モード選択信号ＬＭをＨレベル（ＶＤＤ）に設定する。
【００５５】
インターフェース部１２０は、レベルシフト回路１４，１６，１８と、レベルシフト回路１４，１６，１８から出力される信号に応じて出力ノードＮＤ１を駆動する出力駆動回路１３０とを含む。
【００５６】
レベルシフト回路１４，１６，１８は、それぞれＮＡＮＤゲートＧ１の出力、モード選択信号ＬＭおよびＮＯＲゲートＧ２の出力を受け、電源電圧ＶＤＤを受けて動作するコア部１１０と電源電圧ＶＤＤＨを受けて動作する出力駆動回路１３０との間で、各々が受ける信号の電位振幅を変換する。
【００５７】
出力駆動回路１３０は、レベルシフト回路１４から出力された信号を受けて反転するインバータ２２と、インバータ２２の出力を受けて反転するインバータ２４と、電源ノードＶＤＤＨおよび出力ノードＮＤ１に接続され、インバータ２４の出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ１とを含む。また、出力駆動回路１３０は、レベルシフト回路１８から出力された信号を受けて反転するインバータ２６と、インバータ２６の出力を受けて反転するインバータ２８と、出力ノードＮＤ１および接地ノードに接続され、インバータ２８の出力をゲートに受けるＮチャネルＭＯＳトランジスタＮ１とを含む。
【００５８】
さらに、出力駆動回路１３０は、インバータ２２の出力およびレベルシフト回路１６の出力を受けるＮＡＮＤゲートＧ５と、ＮＡＮＤゲートＧ５の出力を受けて反転するインバータＧ６と、インバータＧ６の出力を受けて反転し、ノードＮＤ２へ出力するインバータＧ７と、ノードＮＤ２がＰチャネルＭＯＳトランジスタＰ１の基板に接続されることによって生成されるＰチャネルＭＯＳトランジスタＰ１のＰＮＰ寄生バイポーラトランジスタＱＰ１とを含む。
【００５９】
また、さらに、出力駆動回路１３０は、インバータ２８の出力およびレベルシフト回路１６の出力を受けるＮＡＮＤゲートＧ３と、ＮＡＮＤゲートＧ３の出力を受けて反転し、ノードＮＤ３へ出力するインバータＧ４と、ノードＮＤ３がＮチャネルＭＯＳトランジスタＮ１の基板に接続されることによって生成されるＮチャネルＭＯＳトランジスタＮ１のＮＰＮ寄生バイポーラトランジスタＱＮ１とを含む。
【００６０】
インターフェース部１２０に含まれる各回路並びにＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、厚膜トランジスタで構成される。
【００６１】
なお、容量ＣＬ，ＣＮ，ＣＰは、それぞれ出力ノードＮＤ１，ノードＮＤ２およびノードＮＤ３の負荷容量である。
【００６２】
図２に示すこの実施の形態１による半導体装置１００の構成と、図１４に示す従来技術の半導体装置５００の構成とは、以下の点で回路構成が異なる。
【００６３】
半導体装置１００においては、モード選択信号ＬＭが新たに設けられる。モード選択信号ＬＭは、インターフェース部１２０の電源電圧ＶＤＤＨが低電圧（１Ｖ）のときＨレベルに設定され、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のときはＬレベルに設定される。
【００６４】
そして、モード選択信号ＬＭは、コア部１１０の図示されない内部回路によって発生されるので、モード選択信号ＬＭをインターフェース部１２０における電位振幅に変換するレベルシフト回路１６が備えられる。ＮＡＮＤゲートＧ５は、モード選択信号ＬＭがＨレベルのときインバータ２２の出力を反転し、ＮＡＮＤゲートＧ５の出力は、その後２段のインバータＧ６，Ｇ７を介してノードＮＤ２へ出力される。ノードＮＤ２は、ＰチャネルＭＯＳトランジスタＰ１の基板と接続されている。また、ＮＡＮＤゲートＧ３は、モード選択信号ＬＭがＨレベルであるときインバータ２８の出力を反転し、ＮＡＮＤゲートＧ３の出力は、インバータＧ４を介してノードＮＤ３へ出力される。ノードＮＤ３は、ＮチャネルＭＯＳトランジスタＮ１の基板と接続されている。
【００６５】
以下、この半導体装置１００の動作について説明する。
（１）電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき
コア部１１０の図示されない内部回路は、モード選択信号ＬＭをＬレベルに設定する。半導体装置１００がＨレベルのデータを出力するときは、内部回路は、出力イネーブル信号ＥＮおよび信号Ｄ０をいずれもＨレベルに設定する。そして、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＬレベルとなり、インバータ２４の出力はＬレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１はＯＮする。
【００６６】
ここで、モード選択信号ＬＭはＬレベルであるため、レベルシフト回路１６の出力はＬレベルであり、ＮＡＮＤゲートＧ５の出力は、信号Ｄ０および出力イネーブル信号ＥＮの状態に拘わらずＨレベルとなる。したがって、ノードＮＤ２は、インバータＧ７によってＨレベル（ＶＤＤＨ）に駆動され、モード選択信号ＬＭがＬレベルのときは、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮせず、ＰチャネルＭＯＳトランジスタＰ１は通常のＰチャネルＭＯＳトランジスタとして動作する。
【００６７】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、インバータ２８の出力はＬレベルとなるので、ＮチャネルＭＯＳトランジスタＮ１はＯＦＦする。
【００６８】
ここで、ＮＡＮＤゲートＧ３についても、ＮＡＮＤゲートＧ５と同様に、モード選択信号ＬＭがＬレベルであるので、ＮＡＮＤゲートＧ３の出力は、信号Ｄ０および出力イネーブル信号ＥＮの状態に拘わらずＨレベルとなる。したがって、ノードＮＤ３は、インバータＧ４によってＬレベル（ＧＮＤ）に駆動され、モード選択信号ＬＭがＬレベルのときは、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮしない。
【００６９】
以上により、出力ノードＮＤ１はＰチャネルＭＯＳトランジスタＰ１によってＨレベル（ＶＤＤＨ）に駆動され、信号Ｄ１がＨレベルで出力される。
【００７０】
半導体装置１００がＬレベルのデータを出力するときは、内部回路は、出力イネーブル信号ＥＮをＨレベルに設定し、信号Ｄ０をＬレベルに設定する。そして、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２４の出力はＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１はＯＦＦする。ここで、モード選択信号ＬＭはＬレベルであるので、上述したように、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【００７１】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＨレベルとなり、インバータ２８の出力はＨレベルとなるので、ＮチャネルＭＯＳトランジスタＮ１はＯＮする。ここで、モード選択信号ＬＭはＬレベルであるので、上述したように、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮせず、ＮチャネルＭＯＳトランジスタＮ１は通常のＮチャネルＭＯＳトランジスタとして動作する。
【００７２】
以上により、出力ノードＮＤ１は、ＮチャネルＭＯＳトランジスタＮ１によってＬレベル（ＧＮＤ）に駆動され、信号Ｄ１がＬレベルで出力される。
【００７３】
半導体装置１００がデータを出力しないときは、内部回路は、出力イネーブル信号ＥＮをＬレベルに設定する。そして、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２４の出力はＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１はＯＦＦする。
【００７４】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、インバータ２８の出力はＬレベルとなるので、ＮチャネルＭＯＳトランジスタＮ１もＯＦＦする。ここで、モード選択信号ＬＭはＬレベルであるので、上述したように、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１は、いずれもＯＮしない。
【００７５】
したがって、２つの出力トランジスタＰ１，Ｎ１はいずれもＯＦＦし、また、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１もいずれもＯＮしないので、出力ノードＮＤ１はハイインピーダンスとなる。
【００７６】
以上のように、電源電圧ＶＤＤＨが通常電圧（３Ｖ系）のときは、出力駆動回路１３０は、従来と同様の動作を行なう。
【００７７】
（２）電源電圧ＶＤＤＨが低電圧（１Ｖ）のとき
このときは、コア部１１０の図示されない内部回路は、モード選択信号ＬＭをＨレベルに設定する。半導体装置１００がＨレベルのデータを出力するときは、内部回路は、出力イネーブル信号ＥＮおよび信号Ｄ０をいずれもＨレベルに設定する。そして、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＬレベルとなり、インバータ２４の出力はＬレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１はＯＮする。
【００７８】
ここで、電源電圧ＶＤＤＨは１Ｖの低電圧であるため、ＰチャネルＭＯＳトランジスタＰ１の駆動力は小さい。したがって、負荷容量ＣＬを有する出力ノードＮＤ１をＰチャネルＭＯＳトランジスタＰ１だけで充電するには長時間を要し、出力駆動回路１３０の動作速度は大幅に劣化してしまう。
【００７９】
ところが、このとき、モード選択信号ＬＭはＨレベルであるため、レベルシフト回路１６の出力はＨレベルであり、また、インバータ２２の出力もＨレベルであるため、ＮＡＮＤゲートＧ５の出力はＬレベルとなる。そうすると、ノードＮＤ２は、インバータＧ７によってＬレベル（ＧＮＤ）に駆動され、ＰＮＰ寄生バイポーラトランジスタＱＰ１がＯＮする。
【００８０】
ここで、ＭＯＳトランジスタの場合、その駆動電流はゲート／ソース間電位の高々２乗に比例するにすぎないが、バイポーラの場合、その駆動電流はベース／エミッタ間電位に対して指数関数に比例する。ＰＮＰ寄生バイポーラトランジスタＱＰ１においては、ベース／エミッタ間電位が０．８Ｖ程度で十分な駆動電流が得られる。したがって、ＰＮＰ寄生バイポーラトランジスタＱＰ１がＯＮすることによって、出力ノードＮＤ１は高速に充電される。
【００８１】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、インバータ２８の出力はＬレベルとなるので、ＮチャネルＭＯＳトランジスタＮ１はＯＦＦする。ここで、インバータ２８の出力がＬレベルであるため、ＮＡＮＤゲートＧ３の出力はＨレベルとなり、ノードＮＤ３は、インバータＧ４によってＬレベル（ＧＮＤ）に駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮしない。
【００８２】
以上により、出力ノードＮＤ１は、ＰチャネルＭＯＳトランジスタＰ１のＰＮＰ寄生バイポーラトランジスタＱＰ１によってＨレベル（ＶＤＤＨ）に高速に駆動され、信号Ｄ１がＨレベルで出力される。
【００８３】
半導体装置１００がＬレベルのデータを出力するときは、内部回路は、出力イネーブル信号ＥＮをＨレベルに設定し、信号Ｄ０をＬレベルに設定する。そして、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２４の出力はＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１はＯＦＦする。ここで、インバータ２２の出力がＬレベルであるため、ＮＡＮＤゲートＧ５の出力はＨレベルとなり、ノードＮＤ２は、インバータＧ７によってＨレベル（ＶＤＤＨ）に駆動され、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【００８４】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＨレベルとなり、インバータ２８の出力はＨレベルとなって、ＮチャネルＭＯＳトランジスタＮ１はＯＮする。ここで、電源電圧ＶＤＤＨは１Ｖの低電圧であるため、ＮチャネルＭＯＳトランジスタＮ１の駆動力は小さい。したがって、負荷容量ＣＬを有する出力ノードＮＤ１をＮチャネルＭＯＳトランジスタＮ１だけで放電するには長時間を要し、出力駆動回路１３０の動作速度は大幅に劣化してしまう。
【００８５】
ところが、このとき、モード選択信号ＬＭはＨレベルであるため、レベルシフト回路１６の出力はＨレベルであり、また、インバータ２８の出力もＨレベルであるため、ＮＡＮＤゲートＧ３の出力はＬレベルとなる。そうすると、ノードＮＤ３は、インバータＧ４によってＨレベル（ＶＤＤＨ）に駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１がＯＮする。そして、上述したように、バイポーラの駆動電流は大きく、ＮＰＮ寄生バイポーラトランジスタＱＮ１においても、ベース／エミッタ間電位が０．８Ｖ程度で十分な駆動電流が得られる。したがって、ＮＰＮ寄生バイポーラトランジスタＱＮ１がＯＮすることによって、出力ノードＮＤ１は高速に放電される。
【００８６】
以上により、出力ノードＮＤ１はＮチャネルＭＯＳトランジスタＮ１のＮＰＮ寄生バイポーラトランジスタＱＮ１によってＬレベル（ＧＮＤ）に高速に駆動され、信号Ｄ１がＬレベルで出力される。
【００８７】
半導体装置１００がデータを出力しないときは、内部回路は、出力イネーブル信号ＥＮをＬレベルに設定する。そして、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２４の出力はＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１はＯＦＦする。ここで、インバータ２２の出力はＬレベルであるので、ＮＡＮＤゲートＧ５の出力はＨレベルとなり、ノードＮＤ２は、インバータＧ７によってＨレベルに駆動され、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【００８８】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、インバータ２８の出力はＬレベルとなるので、ＮチャネルＭＯＳトランジスタＮ１もＯＦＦする。ここで、インバータ２８の出力はＬレベルであるので、ＮＡＮＤゲートＧ３の出力はＨレベルとなり、ノードＮＤ３は、インバータＧ４によってＬレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮしない。
【００８９】
したがって、２つの出力トランジスタＰ１，Ｎ１はいずれもＯＦＦし、また、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１もいずれもＯＮしないので、出力ノードＮＤ１はハイインピーダンスとなる。
【００９０】
以上のように、電源電圧ＶＤＤＨが低電圧（１Ｖ）のときは、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１によって出力ノードＮＤ１を高速に充放電するので、インターフェース部１２０の電源電圧ＶＤＤＨが低電圧であっても、出力駆動回路１３０は高速に動作する。
【００９１】
なお、上述した説明では、低電圧動作時の電源電圧ＶＤＤＨが１Ｖに設定される場合について説明したが、低電圧動作時の電源電圧ＶＤＤＨは、１Ｖに限定されることはなく、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１がＯＮする最小電圧（約０．８Ｖ）から従来電圧（３Ｖ系）より小さい範囲であればよい。
【００９２】
以上のように、この実施の形態１による半導体装置１００によれば、インターフェース部１２０の電源電圧ＶＤＤＨが低電圧のとき、出力データに応じて出力トランジスタの寄生バイポーラを駆動するようにしたので、寄生バイポーラによって出力ノードＮＤ１の駆動力が補われ、電源電圧ＶＤＤＨが低電圧であってもインターフェース部１２０は速度が劣化することなく動作する。
【００９３】
また、この実施の形態１による半導体装置１００によれば、インターフェース部の電圧が従来電圧（３Ｖ系）の場合と低電圧の場合とに対応できるようにしたので、ボードに組込むことができる論理デバイスの電圧制限が無くなり、コストを削減できる。
【００９４】
さらに、この実施の形態１による半導体装置１００によれば、インターフェース部１２０の電源電圧ＶＤＤＨを低電圧化したので、電源電圧ＶＤＤＨを１Ｖとした場合、従来電圧を３Ｖとした場合と比べて、インターフェース部１２０の消費電力は、１／９に低減される。
【００９５】
［実施の形態２］
実施の形態１におけるＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１のベースノードは、それぞれＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１の基板であるため、寄生容量が非常に大きい。実施の形態１では、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１のベースノードは、それぞれ厚膜トランジスタで構成されるインバータＧ７，Ｇ４によって駆動されている。上述したように、厚膜トランジスタは、電源電圧が低くなると急激に駆動力が低下するため、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１を高速に駆動するには、非常に大きなＭＯＳトランジスタが必要になる。
【００９６】
実施の形態２では、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１のベースノードの駆動に、一部薄膜トランジスタが用いられ、実施の形態１と比較して回路面積の縮小が図られている。
【００９７】
図３は、実施の形態２による半導体装置１０１のデータ出力に関する部分を説明するための回路図である。
【００９８】
図３を参照して、半導体装置１０１は、コア部１１１と、インターフェース部１２１とを備える。
【００９９】
コア部１１１は、図２に示したコア部１１０の構成に加えて、インターフェース部１２１の電源ノードＶＤＤＨおよびノードＮＤ２に接続され、後述する出力駆動回路１３１に含まれるＮＡＮＤゲートＧ１０の出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ２と、モード選択信号ＬＭおよびＮＯＲゲートＧ２の出力を受けるＮＡＮＤゲートＧ８と、ＮＡＮＤゲートＧ８の出力を受けて反転し、ノードＮＤ３へ出力するインバータＧ９とを含む。ＰチャネルＭＯＳトランジスタＰ２、ＮＡＮＤゲートＧ８およびインバータＧ９は、いずれも薄膜トランジスタで構成される。
【０１００】
コア部１１１のその他の回路構成は、図２に示したコア部１１０の回路構成と同じであるので、その説明は繰り返さない。
【０１０１】
インターフェース部１２１は、図２に示したインターフェース部１２０の構成において、出力駆動回路１３０に代えて出力駆動回路１３１を含む。
【０１０２】
出力駆動回路１３１は、出力駆動回路１３０の構成において、ＮＡＮＤゲートＧ３およびインバータＧ４，Ｇ７がなく、レベルシフト回路１６およびインバータ２４の出力を受け、出力ノードがＰチャネルＭＯＳトランジスタＰ２のゲートに接続されるＮＡＮＤゲートＧ１０と、電源ノードＶＤＤＨおよびノードＮＤ２に接続され、レベルシフト回路１６の出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ３と、ノードＮＤ２および接地ノードに接続され、インバータＧ６の出力をゲートに受けるＮチャネルＭＯＳトランジスタＮ２とをさらに含む。
【０１０３】
以下、出力駆動回路１３１と、図２に示した出力駆動回路１３０との違いについて説明すると、出力駆動回路１３０においては、厚膜トランジスタで構成されるインバータＧ４がノードＮＤ３を駆動するが、出力駆動回路１３１においては、薄膜トランジスタで構成されるコア部１１１のインバータＧ９がノードＮＤ３を駆動する。また、出力駆動回路１３０においては、厚膜トランジスタで構成されるインバータＧ７がノードＮＤ２を駆動するが、出力駆動回路１３１においては、コア部１１１に含まれるＰチャネルＭＯＳトランジスタＰ２またはＰチャネルＭＯＳトランジスタＰ３によってノードＮＤ２はＨレベル（ＶＤＤＨ）に駆動され、ＮチャネルＭＯＳトランジスタＮ２によってノードＮＤ２はＬレベル（ＧＮＤ）に駆動される。
【０１０４】
インターフェース部１２１のその他の回路構成は、図２に示したインターフェース部１２０の回路構成と同じであるので、その説明は繰り返さない。
【０１０５】
以下、この半導体装置１０１の動作について説明する。
（１）電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき
半導体装置１０１がＨレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＬレベルとなり、インバータ２４の出力はＬレベルとなって、ＰチャネルＭＯＳトランジスタＰ１はＯＮする。
【０１０６】
ここで、モード選択信号ＬＭはＬレベルであるため、レベルシフト回路１６の出力はＬレベルであり、ＮＡＮＤゲートＧ５の出力は、信号Ｄ０および出力イネーブル信号ＥＮの状態に拘わらずＨレベルとなる。したがって、ＮチャネルＭＯＳトランジスタＮ２はＯＦＦする。一方、レベルシフト回路１６の出力はＬレベルであるので、ＰチャネルＭＯＳトランジスタＰ３はＯＮし、また、ＮＡＮＤゲートＧ１０の出力はＨレベルとなるのでＰチャネルＭＯＳトランジスタＰ２はＯＦＦする。したがって、ノードＮＤ２は、ＰチャネルＭＯＳトランジスタＰ３によってＨレベル（ＶＤＤＨ）に駆動され、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮせず、ＰチャネルＭＯＳトランジスタＰ１は通常のＰチャネルＭＯＳトランジスタとして動作する。
【０１０７】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、インバータ２８の出力はＬレベルとなって、ＮチャネルＭＯＳトランジスタＮ１はＯＦＦする。ここで、モード選択信号ＬＭはＬレベルであるため、ＮＡＮＤゲートＧ８の出力はＨレベルとなる。したがって、ノードＮＤ３は、インバータＧ９によってＬレベル（ＧＮＤ）に駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮしない。
【０１０８】
以上により、出力ノードＮＤ１は、ＰチャネルＭＯＳトランジスタＰ１によってＨレベル（ＶＤＤＨ）に駆動され、信号Ｄ１がＨレベルで出力される。
【０１０９】
半導体装置１０１がＬレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２４の出力はＨレベルとなって、ＰチャネルＭＯＳトランジスタＰ１はＯＦＦする。
【０１１０】
ここで、上述したように、モード選択信号ＬＭはＬレベルであるので、ＮチャネルＭＯＳトランジスタＮ２およびＰチャネルＭＯＳトランジスタＰ２，Ｐ３の状態は、半導体装置１０１が出力データとしてＨレベルのデータを出力するときと同じである。したがって、ノードＮＤ２は、ＰチャネルＭＯＳトランジスタＰ３によってＨレベル（ＶＤＤＨ）に駆動され、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【０１１１】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＨレベルとなり、インバータ２８の出力はＨレベルとなるので、ＮチャネルＭＯＳトランジスタＮ１はＯＮする。ここで、モード選択信号ＬＭはＬレベルであるため、ＮＡＮＤゲートＧ８の出力はＨレベルとなる。したがって、ノードＮＤ３は、インバータＧ９によってＬレベル（ＧＮＤ）に駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮせず、ＮチャネルＭＯＳトランジスタＮ１は通常のＮチャネルＭＯＳトランジスタとして動作する。
【０１１２】
以上により、出力ノードＮＤ１は、ＮチャネルＭＯＳトランジスタＮ１によってＬレベル（ＧＮＤ）に駆動され、信号Ｄ１がＬレベルで出力される。
【０１１３】
半導体装置１０１がデータを出力しないときは、ＰチャネルＭＯＳトランジスタＰ１側では、出力イネーブル信号ＥＮがＬレベルであるのでＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２４の出力はＨレベルとなって、ＰチャネルＭＯＳトランジスタＰ１はＯＦＦする。
【０１１４】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、インバータ２８の出力はＬレベルとなって、ＮチャネルＭＯＳトランジスタＮ１もＯＦＦする。ここで、モード選択信号ＬＭはＬレベルであるので、ノードＮＤ２，ＮＤ３の状態は、上述したデータを出力する場合と同じであり、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１は、いずれもＯＮしない。
【０１１５】
したがって、２つの出力トランジスタＰ１，Ｎ１はいずれもＯＦＦし、また、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１もいずれもＯＮしないので、出力ノードＮＤ１はハイインピーダンスとなる。
【０１１６】
なお、ＰチャネルＭＯＳトランジスタＰ２は、コア部１１１に形成される薄膜トランジスタであり、ＰチャネルＭＯＳトランジスタの各ノードには最大３Ｖの電源電圧ＶＤＤＨが印加されることから、その耐圧が問題になる。しかしながら、モード選択信号ＬＭがＬレベルであるので、ＰチャネルＭＯＳトランジスタＰ２のソース端子、ゲート端子およびドレイン端子には、信号Ｄ０および出力イネーブル信号ＥＮに拘わらず、すべて３Ｖの電源電圧ＶＤＤＨが印加される。したがって、ＰチャネルＭＯＳトランジスタＰ２の各端子間に１Ｖを超えるような電圧がかかることはなく、ＰチャネルＭＯＳトランジスタＰ２が薄膜トランジスタであっても耐圧の問題はない。
【０１１７】
また、バイポーラは、ベース／エミッタ間のクランプ力が強いため、ＮＰＮ寄生バイポーラトランジスタＱＮ１のベース電圧の変化は、接地レベル（ＧＮＤ）からベース／エミッタ間の電位差ＶＢＥ（０．８Ｖ前後）までに限定される。したがって、ノードＮＤ３の電圧レベルは、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）であっても、接地レベル（ＧＮＤ）から０．８Ｖまでしか変化しない。このため、ノードＮＤ３を駆動する回路として、薄膜トランジスタで構成されるインバータＧ９を用いることができる。
【０１１８】
一方、ノードＮＤ２をプルダウンするトランジスタには、薄膜トランジスタを用いることはできず、厚膜のＮチャネルＭＯＳトランジスタＮ２を用いる。これは、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき、ノードＮＤ２は最大で３Ｖまで上昇するため、ＮチャネルＭＯＳトランジスタＮ２のソース／ドレイン間に３Ｖの電位差が生じるからである。
【０１１９】
以上のように、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のときは、出力駆動回路１３０は、従来と同様の動作を行なう。
【０１２０】
（２）電源電圧ＶＤＤＨが低電圧（１Ｖ）のとき
半導体装置１０１がＨレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＬレベルとなり、インバータ２４の出力はＬレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１はＯＮする。
【０１２１】
ここで、モード選択信号ＬＭはＨレベルであるため、レベルシフト回路１６の出力はＨレベルであり、また、インバータ２２の出力もＨレベルとなるため、ＮＡＮＤゲートＧ５の出力はＬレベルとなる。したがって、ＮチャネルＭＯＳトランジスタＮ２はＯＮする。一方、レベルシフト回路１６の出力はＨレベルであるので、ＰチャネルＭＯＳトランジスタＰ３はＯＦＦし、また、インバータ２４の出力がＬレベルであることからＮＡＮＤゲートＧ１０の出力はＨレベルとなり、ＰチャネルＭＯＳトランジスタＰ２もＯＦＦする。したがって、ノードＮＤ２は、ＮチャネルＭＯＳトランジスタＮ２によってＬレベル（ＧＮＤ）に駆動され、ＰＮＰ寄生バイポーラトランジスタＱＰ１がＯＮすることによって、出力ノードＮＤ１は高速に充電される。
【０１２２】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、インバータ２８の出力はＬレベルとなるので、ＮチャネルＭＯＳトランジスタＮ１はＯＦＦする。ここで、ＮＯＲゲートＧ２の出力がＬレベルであるため、ＮＡＮＤゲートＧ８の出力はＨレベルとなり、ノードＮＤ３は、インバータＧ９によってＬレベル（ＧＮＤ）に駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮしない。
【０１２３】
以上により、出力ノードＮＤ１は、ＰチャネルＭＯＳトランジスタＰ１のＰＮＰ寄生バイポーラトランジスタＱＰ１によってＨレベル（ＶＤＤＨ）に高速に駆動され、信号Ｄ１がＨレベルで出力される。
【０１２４】
半導体装置１０１がＬレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２４の出力はＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１はＯＦＦする。
【０１２５】
ここで、インバータ２２の出力はＬレベルとなるため、ＮＡＮＤゲートＧ５の出力はＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ２はＯＦＦする。一方、レベルシフト回路１６の出力はＨレベルであるので、ＰチャネルＭＯＳトランジスタＰ３はＯＦＦし、また、インバータ２４の出力がＨレベルであることからＮＡＮＤゲートＧ１０の出力はＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ２はＯＮする。したがって、ノードＮＤ２は、ＰチャネルＭＯＳトランジスタＰ２によってＨレベル（ＶＤＤＨ）に駆動され、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【０１２６】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＨレベルとなり、インバータ２８の出力はＨレベルとなって、ＮチャネルＭＯＳトランジスタＮ１はＯＮする。ここで、モード選択信号ＬＭはＨレベルであり、また、ＮＯＲゲートＧ２の出力もＨレベルであるため、ＮＡＮＤゲートＧ８の出力はＬレベルとなる。したがって、ノードＮＤ３は、インバータＧ９によってＨレベル（ＶＤＤＨ）に駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１がＯＮすることによって、出力ノードＮＤ１は高速に放電される。
【０１２７】
以上により、出力ノードＮＤ１は、ＮチャネルＭＯＳトランジスタＮ１のＮＰＮ寄生バイポーラトランジスタＱＮ１によってＬレベルに高速に駆動され、信号Ｄ１がＬレベルで出力される。
【０１２８】
半導体装置１０１がデータを出力しないときは、ＰチャネルＭＯＳトランジスタＰ１側では、出力イネーブル信号ＥＮがＬレベルであるためＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２４の出力はＨレベルとなって、ＰチャネルＭＯＳトランジスタＰ１はＯＦＦする。
【０１２９】
ここで、インバータ２２の出力はＬレベルであるので、ＮＡＮＤゲートＧ５の出力はＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ２はＯＦＦする。一方、インバータ２４の出力はＨレベルであり、また、レベルシフト回路１６の出力もＨレベルであるので、ＮＡＮＤゲートＧ１０の出力はＬレベルとなる。したがて、ＰチャネルＭＯＳトランジスタＰ２がＯＮし、ノードＮＤ２は、ＰチャネルＭＯＳトランジスタＰ２によってＨレベル（ＶＤＤＨ）に駆動され、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【０１３０】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、インバータ２８の出力はＬレベルとなるので、ＮチャネルＭＯＳトランジスタＮ１はＯＦＦする。ここで、ＮＯＲゲートＧ２の出力はＬレベルであるので、ＮＡＮＤゲートＧ８の出力はＨレベルとなり、ノードＮＤ３は、インバータＧ９によってＬレベル（ＧＮＤ）に駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮしない。
【０１３１】
したがって、２つの出力トランジスタＰ１，Ｎ１はいずれもＯＦＦし、また、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１もいずれもＯＮしないので、出力ノードＮＤ１はハイインピーダンスとなる。
【０１３２】
以上のように、電源電圧ＶＤＤＨが低電圧（１Ｖ）のときは、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１によって出力ノードＮＤ１を高速に充放電するので、インターフェース部１２１の電源電ＶＤＤＨが低電圧であっても、出力駆動回路１３１は高速に動作する。
【０１３３】
なお、上述した説明では、低電圧動作時の電源電圧ＶＤＤＨが１Ｖに設定される場合について説明したが、低電圧動作時の電源電圧ＶＤＤＨは、１Ｖに限定されることはなく、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１がＯＮする最小電圧（約０．８Ｖ）から従来電圧（３Ｖ系）より小さい範囲であればよい。
【０１３４】
以上のように、この実施の形態２による半導体装置１０１によれば、寄生バイポーラを駆動する回路の一部を薄膜トランジスタで構成したので、低電圧動作時における寄生バイポーラのベースノードの充放電速度が改善され、動作速度が改善されるとともに、回路面積が縮小される。
【０１３５】
［実施の形態３］
実施の形態２による半導体装置１０１では、ＰＮＰ寄生バイポーラトランジスタＱＰ１のベースノードであるノードＮＤ２の放電に厚膜トランジスタであるＮチャネルＭＯＳトランジスタＮ２が用いられているため、低電圧動作時の動作速度がＮチャネルＭＯＳトランジスタＮ２によって律速される。したがって、低電圧動作時、出力ノードＮＤ１の電位立上り時間が電位立下り時間よりも長くなり、このような電圧波形の歪みは最大動作周波数を制限する。実施の形態３では、ノードＮＤ２の放電時間を短縮して、ＰＮＰ寄生バイポーラトランジスタＱＰ１の動作速度の向上が図られている。
【０１３６】
図４は、実施の形態３による半導体装置１０２のデータ出力に関する部分を説明するための回路図である。
【０１３７】
図４を参照して、半導体装置１０２は、コア部１１１と、インターフェース部１２２とを備える。インターフェース部１２２は、図３に示したインターフェース部１２１の構成において、出力駆動回路１３１に代えて出力駆動回路１３２を含む。
【０１３８】
出力駆動回路１３２は、出力駆動回路１３１の構成において、インバータＧ６の出力ノードがＮチャネルＭＯＳトランジスタＮ２の基板に接続されることによって生成されるＮチャネルＭＯＳトランジスタＮ２のＮＰＮ寄生バイポーラトランジスタＱＮ２を含む。
【０１３９】
インターフェース部１２２のその他の回路構成は、図３に示したインターフェース部１２１の回路構成と同じであるので、その説明は繰り返さない。また、コア部１１１の回路構成は、既に実施の形態２で説明しているので、その説明も繰り返さない。
【０１４０】
以下、この半導体装置１０２の動作について説明する。
実施の形態２において説明したように、ＮチャネルＭＯＳトランジスタＮ２がＯＮするのは、電源電圧ＶＤＤＨが低電圧で、半導体装置がＨレベルのデータを出力するときだけである。そして、半導体装置１０２において、ＮＰＮ寄生バイポーラトランジスタＱＮ２がＯＮするのはＮチャネルＭＯＳトランジスタＮ２がＯＮするときだけである。したがって、電源電圧ＶＤＤＨが低電圧で、半導体装置１０２がＨレベルのデータを出力するとき以外は、この半導体装置１０２の動作は、実施の形態２による半導体装置１０１と同じであり、その動作の説明は繰り返さない。
【０１４１】
電源電圧ＶＤＤＨが低電圧で、半導体装置がＨレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＬレベルとなり、インバータ２４の出力はＬレベルとなって、ＰチャネルＭＯＳトランジスタＰ１はＯＮする。
【０１４２】
ここで、モード選択信号ＬＭはＨレベルであるため、レベルシフト回路１６の出力はＨレベルであり、また、インバータ２２の出力もＨレベルとなるため、ＮＡＮＤゲートＧ５の出力はＬレベルとなる。したがって、インバータＧ６の出力はＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ２がＯＮするとともに、ＮＰＮ寄生バイポーラトランジスタＱＮ２がＯＮする。一方、実施の形態２と同様に、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３はいずれもＯＦＦするので、ノードＮＤ２は、ＮＰＮ寄生バイポーラトランジスタＱＮ２によってＬレベル（ＧＮＤ）に高速に駆動される。そして、ＰＮＰ寄生バイポーラトランジスタＱＰ１がＯＮすることによって、出力ノードＮＤ１は高速に充電される。
【０１４３】
このように、ＰＮＰ寄生バイポーラトランジスタＱＰ１のベースノードであるノードＮＤ２をＮＰＮ寄生バイポーラトランジスタＱＮ２によって高速に放電することによって、出力ノードＮＤ１の電位立上り時間が改善される。
【０１４４】
なお、上述した説明では、低電圧動作時の電源電圧ＶＤＤＨが１Ｖに設定される場合について説明したが、低電圧動作時の電源電圧ＶＤＤＨは、１Ｖに限定されることはなく、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１，ＱＮ２がＯＮする最小電圧（約０．８Ｖ）から従来電圧（３Ｖ系）より小さい範囲であればよい。
【０１４５】
以上のように、この実施の形態３による半導体装置１０２によれば、低電圧動作時にＨレベルのデータを出力する際、出力ノードＮＤ１のプルアップを高速化するＰＮＰ寄生バイポーラトランジスタＱＰ１のベースノードをＮＰＮ寄生バイポーラトランジスタＱＮ２によって高速に放電できるので、ＰＮＰ寄生バイポーラトランジスタＱＰ１の動作速度が向上し、低電圧動作時のＨレベルのデータ出力速度が改善される。したがって、出力電位の波形の歪みが無くなり、動作周波数をより高くすることができる。
【０１４６】
また、ＮチャネルＭＯＳトランジスタＮ２の面積が小さくても、ＮＰＮ寄生バイポーラトランジスタＱＮ２の電流駆動力は十分大きいため、ＮチャネルＭＯＳトランジスタＮ２の面積を小さくすることができ、実施の形態２と比較して回路面積が縮小される。
【０１４７】
［実施の形態４］
実施の形態３による半導体装置１０２では、ＰＮＰ寄生バイポーラトランジスタＱＰ１のベースノードであるノードＮＤ２の放電にＮＰＮ寄生バイポーラトランジスタＱＮ２が用いられた。そして、このＮＰＮ寄生バイポーラトランジスタＱＮ２のベース駆動には、厚膜トランジスタであるインバータＧ６が用いられている。上述したように、低電圧下では、厚膜トランジスタの駆動力は低下し、低電圧下でも駆動力を確保するためには大型化する必要があるため、実施の形態３ではインバータＧ６が大型化する。
【０１４８】
ここで、ＮＰＮ寄生バイポーラトランジスタのベース電位の変化は、実施の形態２の説明で述べたように、接地レベル（ＧＮＤ）からベース／エミッタ間の電位差ＶＢＥ（約０．８Ｖ）である。そうすると、ＮＰＮ寄生バイポーラトランジスタＱＮ２のベース駆動に薄膜トランジスタを用いることができる。
【０１４９】
図５は、実施の形態４による半導体装置１０３のデータ出力に関する部分を説明するための回路図である。
【０１５０】
図５を参照して、半導体装置１０３は、コア部１１３と、インターフェース部１２３とを備える。
【０１５１】
コア部１１３は、図４に示したコア部１１１の構成に加えて、ＮＡＮＤゲートＧ１の出力を反転するインバータ３０と、インバータ３０の出力およびモード選択信号ＬＭを受けるＮＡＮＤゲートＧ１１と、ＮＡＮＤゲートＧ１１の出力を反転してノードＮＤ４へ出力するインバータＧ１２とを含む。
【０１５２】
コア部１１３のその他の回路構成は、図４に示したコア部１１１の回路構成と同じであるので、その説明は繰り返さない。
【０１５３】
インターフェース部１２３は、図４に示したインターフェース部１２２の構成において、出力駆動回路１３２に代えて出力駆動回路１３３を含む。
【０１５４】
出力駆動回路１３３においては、ＮチャネルＭＯＳトランジスタＮ２の基板にノードＮＤ４が接続される。ノードＮＤ４は、上述したように、コア部１１３に含まれるインバータＧ１２の出力ノードと接続される。
【０１５５】
インターフェース部１２３のその他の回路構成は、図４に示したインターフェース部１２２の回路構成と同じであるので、その説明は繰り返さない。
【０１５６】
以下、この半導体装置１０３の動作について説明する。
（１）電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき
電源電圧ＶＤＤＨが従来電圧のときは、モード選択信号ＬＭがＬレベルであるため、ＮＡＮＤゲートＧ１１の出力はＨレベルとなり、ノードＮＤ４は、インバータＧ１２によってＬレベルに駆動される。したがって、信号Ｄ０および出力イネーブル信号ＥＮの状態に拘わらず、ＮＰＮ寄生バイポーラトランジスタＱＮ２がＯＮすることはなく、実施の形態４による半導体装置１０３は、実施の形態３による半導体装置１０２と同じ動作を行なう。
【０１５７】
（２）電源電圧ＶＤＤＨが低電圧（１Ｖ）のとき
半導体装置１０３がＬレベルのデータを出力するときは、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ３０の出力がＬレベルとなる。そうすると、ＮＡＮＤゲートＧ１１の出力はＨレベルとなり、ノードＮＤ４はインバータＧ１２によってＬレベルに駆動される。したがって、ＮＰＮ寄生バイポーラトランジスタＱＮ２はＯＮせず、この場合も、半導体装置１０３は、実施の形態３による半導体装置１０２と同じ動作を行なう。
【０１５８】
半導体装置１０３がＨレベルのデータを出力するときは、ＮＡＮＤゲートＧ１の出力はＬレベルとなり、インバータ３０の出力がＨレベルとなる。ここで、モード選択信号ＬＭもＨレベルであるので、ＮＡＮＤゲートＧ１１の出力はＬレベルとなり、インバータＧ１２の出力はＨレベル（ＶＤＤ）となる。したがって、ＮＰＮ寄生バイポーラトランジスタＱＮ２は、低電圧下では厚膜トランジスタよりも駆動力が大きい薄膜トランジスタで構成されるインバータＧ１２によって駆動されて高速にＯＮする。
【０１５９】
なお、ＮＰＮ寄生バイポーラトランジスタＱＮ２がＯＮすると、ＮチャネルＭＯＳトランジスタＮ２自体によるノードＮＤ２の放電がなくても十分にノードＮＤ２を放電することができるので、ＮチャネルＭＯＳトランジスタＮ２のゲートを接地レベル（ＧＮＤ）に固定し、ＮＡＮＤゲートＧ５およびインバータＧ６を削除することもできる。これによって、ＮチャネルＭＯＳトランジスタＮ２の駆動電流を削減でき、さらに、ＮＡＮＤゲートＧ５およびインバータＧ６の削除によって回路面積も削減できる。
【０１６０】
なお、上述した説明では、低電圧動作時の電源電圧ＶＤＤＨが１Ｖに設定される場合について説明したが、低電圧動作時の電源電圧ＶＤＤＨは、１Ｖに限定されることはなく、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１，ＱＮ２がＯＮする最小電圧（約０．８Ｖ）から従来電圧（３Ｖ系）より小さい範囲であればよい。
【０１６１】
以上のように、この実施の形態４による半導体装置１０３によれば、低電圧動作時にＨレベルのデータを出力する際、出力ノードＮＤ１のプルアップを高速化するＰＮＰ寄生バイポーラトランジスタＱＰ１のベースノードを放電するＮＰＮ寄生バイポーラトランジスタＱＮ２を薄膜トランジスタで構成されるインバータＧ１２によって高速に駆動できるので、最終的にＰＮＰ寄生バイポーラトランジスタＱＰ１の動作速度が向上し、低電圧動作時のＨレベルのデータ出力速度が改善される。
【０１６２】
また、ＰＮＰ寄生バイポーラトランジスタＱＰ１のベースノードを放電するＮチャネルＭＯＳトランジスタＮ２のゲートを接地レベルに固定できるので、ＮチャネルＭＯＳトランジスタＮ２の駆動電流を削減できる。
【０１６３】
さらに、ＮＰＮ寄生バイポーラトランジスタＱＮ２を駆動するために薄膜トランジスタで構成されるゲート回路が新たに追加されても、ＮチャネルＭＯＳトランジスタＮ２のゲートを接地レベルに固定できることによって、ＮチャネルＭＯＳトランジスタＮ２自体を駆動する、厚膜トランジスタで構成されるゲート回路を削除できるので、全体として回路面積が縮小される。
【０１６４】
［実施の形態５］
実施の形態１〜４では、インターフェース部の電源電圧ＶＤＤＨがコア部の電源電圧ＶＤＤに近い電圧（たとえば１Ｖ）であるときも、ＮＡＮＤゲートＧ１，Ｇ２の出力およびモード選択信号ＬＭは、レベルシフト回路を介して出力駆動回路に供給されていた。
【０１６５】
しかしながら、特に図４に示した実施の形態３では、低電圧動作時、出力ノードＮＤ１をプルダウンする側のＮＰＮ寄生バイポーラトランジスタＱＮ１は、コア部１１１から出力された信号に基づいて直接駆動されるのに対して、出力ノードＮＤ１をプルアップする側のＮＰＮ寄生バイポーラトランジスタＱＮ２は、レベルシフト回路１４，１６を介した信号に基づいて駆動される。したがって、出力ノードＮＤ１の出力電位の立上り時間が、その立下り時間に比べて大きくなる。
【０１６６】
レベルシフト回路は、コア部とインターフェース部との電源電圧が異なるときに、コア部から受けた信号の電位振幅をインターフェース部の電位振幅に合わせるための回路であって、コア部およびインターフェース部における信号の電位振幅がほぼ等しいときには、レベルシフト回路は必要でない。そこで、実施の形態５では、インターフェース部の電源電圧ＶＤＤＨがコア部の電源電圧ＶＤＤに近い１Ｖに設定される場合、コア部から出力された信号は、レベルシフト回路を介さずにインターフェース部の出力駆動回路に供給される。
【０１６７】
図６は、実施の形態５による半導体装置１０４のデータ出力に関する部分を説明するための回路図である。
【０１６８】
図６を参照して、半導体装置１０４は、コア部１１１と、インターフェース部１２４とを備える。
【０１６９】
インターフェース部１２４は、図４に示したインターフェース部１２２の構成に加えて、スイッチＳ１〜Ｓ５と、レベルシフト回路１６からノードＮＤ１４に出力された信号を受けて反転し、ノードＮＤ１７へ出力するインバータ３２と、ノードＮＤ１９および接地ノードに接続され、ゲートがノードＮＤ１７に接続されるＮチャネルＭＯＳトランジスタＮ３とを含む。
【０１７０】
スイッチＳ１は、ノードＮＤ１１およびノードＮＤ１８に接続され、レベルシフト回路１６からノードＮＤ１４に出力された信号がＨレベルであるとき、すなわちモード選択信号ＬＭがＨレベルであるときにＯＮし、モード選択信号ＬＭがＬレベルであるときにＯＦＦする。
【０１７１】
スイッチＳ２は、ノードＮＤ１５およびノードＮＤ１８に接続され、レベルシフト回路１６からノードＮＤ１４に出力された信号がＬレベルであるとき、すなわちモード選択信号ＬＭがＬレベルであるときにＯＮし、モード選択信号ＬＭがＨレベルであるときにＯＦＦする。
【０１７２】
スイッチＳ３は、ノードＮＤ１２およびノードＮＤ１９に接続され、スイッチＳ１と同様に、モード選択信号ＬＭがＨレベルであるときにＯＮし、モード選択信号ＬＭがＬレベルであるときにＯＦＦする。
【０１７３】
スイッチＳ４は、ノードＮＤ１６およびノードＮＤ２０に接続され、スイッチＳ２と同様に、モード選択信号ＬＭがＬレベルであるときにＯＮし、モード選択信号ＬＭがＨレベルであるときにＯＦＦする。
【０１７４】
スイッチＳ５は、ノードＮＤ１３およびノードＮＤ２０に接続され、スイッチＳ１，Ｓ３と同様に、モード選択信号ＬＭがＨレベルであるときにＯＮし、モード選択信号ＬＭがＬレベルであるときにＯＦＦする。
【０１７５】
インターフェース部１２４のその他の回路構成は、図４に示したインターフェース部１２２の回路構成と同じであるので、その説明は繰り返さない。また、コア部１１１の回路構成は、既に実施の形態２で説明しているので、その説明も繰り返さない。
【０１７６】
次に、この半導体装置１０３の動作について説明する。
（１）電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき
このときは、モード選択信号ＬＭがＬレベルであるため、スイッチＳ１，Ｓ３，Ｓ５はＯＦＦし、スイッチＳ２，Ｓ４がＯＮする。したがって、ＮＡＮＤゲートＧ１の出力は、レベルシフト回路１４およびスイッチＳ２を介してインバータ２２へ出力され、ＮＯＲゲートＧ２の出力は、レベルシフト回路１８およびスイッチＳ４を介してインバータ２６へ出力される。
【０１７７】
なお、モード選択信号ＬＭがＬレベルであるため、インバータ３２の出力はＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ３はＯＮする。したがって、ノードＮＤ１９はＬレベルとなり、ＮＡＮＤゲートＧ５の出力はＨレベルとなるので、ＮチャネルＭＯＳトランジスタＮ２およびＮＰＮ寄生バイポーラトランジスタＱＮ２はＯＦＦする。したがって、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のときは、出力駆動回路１３２は、実施の形態３と同様の動作を行なう。
【０１７８】
（２）電源電圧ＶＤＤＨが低電圧（１Ｖ）のとき
このときは、モード選択信号ＬＭがＨレベルであるため、スイッチＳ１，Ｓ３，Ｓ５がＯＮし、スイッチＳ２，Ｓ４はＯＦＦする。したがって、ＮＡＮＤゲートＧ１の出力は、スイッチＳ１を介して、レベルシフト回路１４を迂回してインバータ２２へ出力され、ＮＯＲゲートＧ２の出力は、スイッチＳ５を介して、レベルシフト回路１８を迂回してインバータ２６へ出力される。
【０１７９】
なお、モード選択信号ＬＭがＨレベルであるため、インバータ３２の出力はＬレベルとなり、ＮチャネルＭＯＳトランジスタＮ３はＯＦＦするので、ノードＮＤ１９はＨレベルとなる。したがって、電源電圧ＶＤＤＨが低電圧のときも、出力駆動回路１３２は、実施の形態３の場合と同様の動作を行なう。
【０１８０】
このように、電源電圧ＶＤＤＨが低電圧であるときは、出力ノードＮＤ１をプルアップする側のＮＰＮ寄生バイポーラトランジスタＱＮ２は、レベルシフト回路１４，１６を迂回した信号に基づいて駆動されるので、出力ノードＮＤ１の出力電位の立上り時間が改善される。
【０１８１】
以上のように、この実施の形態５による半導体装置１０４によれば、インターフェース部１２４の電源電圧ＶＤＤＨが、コア部１１１の電源電圧ＶＤＤに近い場合、コア部１１１から出力される信号をレベルシフト回路を介さずに出力駆動回路１３２に供給するようにしたので、特に、出力ノードＮＤ１の出力電圧の立上り特性が改善される。
【０１８２】
［実施の形態６］
上述した実施の形態１〜５では、インターフェース部の電源電圧ＶＤＤＨとして、従来電圧は３Ｖまたは３．３Ｖを想定し、低電圧は１Ｖを想定している。そして、電源電圧ＶＤＤＨが１Ｖのときは、厚膜トランジスタの有する駆動力が非常に小さくなるため、寄生バイポーラの駆動に薄膜トランジスタが用いられている。
【０１８３】
一方、電源電圧ＶＤＤＨが１Ｖと従来電圧との間の電圧であって、たとえば２Ｖである場合、厚膜トランジスタはある程度の駆動力を有し、電源電圧ＶＤＤＨが１Ｖのときと異なり、寄生バイポーラは補助的な役割で十分である。寄生バイポーラによる駆動力が小さすぎると、上述したように高速動作に対応できず、逆に、寄生バイポーラによる駆動力が大きすぎると、出力電位にオーバーシュートまたはアンダーシュートが発生し、出力電位の整定時間が大きくなるとともに、誤動作の原因となる。したがって、寄生バイポーラによる駆動力は、電源電圧ＶＤＤＨに基づいて適切に設定されるのが望ましい。実施の形態６では、寄生バイポーラを駆動する回路が複数備えられ、電源電圧ＶＤＤＨに基づいて最適な条件で寄生バイポーラが駆動される。
【０１８４】
図７は、実施の形態６による半導体装置１０５のデータ出力に関する部分を説明するための回路図である。
【０１８５】
図７を参照して、半導体装置１０５は、コア部１１５と、インターフェース部１２５とを備える。
【０１８６】
コア部１１５は、図５に示した実施の形態４による半導体装置１０３のコア部１１３の構成において、ＮＡＮＤゲートＧ１１およびインバータＧ１２に代えて、ＮＰＮ寄生バイポーラトランジスタＱＮ２のベースノードを駆動するベース駆動回路５１と、ＮＡＮＤゲートＧ８およびインバータＧ９に代えて、ＮＰＮ寄生バイポーラトランジスタＱＮ１のベースノードを駆動するベース駆動回路５２とを含む。
【０１８７】
また、コア部１１５の図示されない内部回路は、２つのモード選択信号ＬＭ１，ＬＭ２を設定する。内部回路は、インターフェース部１２５が受ける電源電圧ＶＤＤＨが１Ｖのとき、モード選択信号ＬＭ１，ＬＭ２をそれぞれＨレベルおよびＬレベルに設定し、電源電圧ＶＤＤＨが１Ｖと従来電圧との中間電圧（たとえば２Ｖ）のとき、モード選択信号ＬＭ１，ＬＭ２をそれぞれＬレベルおよびＨレベルに設定する。また、内部回路は、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき、モード選択信号ＬＭ１，ＬＭ２をいずれもＬレベルに設定する。
【０１８８】
ベース駆動回路５１，５２は、薄膜トランジスタで構成され、電源電圧ＶＤＤを受けて動作する。ベース駆動回路５１，５２は、入力ノードＣに入力されるモード選択信号ＬＭ１がＨレベルのときに活性化され、入力ノードＤに入力される信号に応じて出力ノードＵを駆動する。ベース駆動回路５１，５２は、入力ノードＣに入力されるモード選択信号ＬＭ１がＬレベルのときは、入力ノードＤに入力される信号の状態に拘わらず、出力ノードＵをハイインピーダンスに設定する。
【０１８９】
コア部１１５のその他の回路構成は、図５に示したコア部１１３の回路構成と同じであるので、その説明は繰り返さない。
【０１９０】
インターフェース部１２５は、図５に示したインターフェース部１２３の構成において、レベルシフト回路２０をさらに含み、出力駆動回路１３３に代えて出力駆動回路１３５を含む。
【０１９１】
レベルシフト回路２０は、コア部１１５の図示されない内部回路から出力されたモード選択信号ＬＭ１を受け、電源電圧ＶＤＤＨに応じて電位振幅を変換したモード選択信号ＬＭ１＊を出力駆動回路１３５へ出力する。
【０１９２】
出力駆動回路１３５は、出力駆動回路１３３の構成において、ＮＡＮＤゲートＧ５およびインバータＧ６に代えて、ＮＰＮ寄生バイポーラトランジスタＱＮ２のベースノードを駆動するベース駆動回路５３を含み、ＮチャネルＭＯＳトランジスタＮ２のゲートは接地ノードに接続される。また、出力駆動回路１３５は、ＮＰＮ寄生バイポーラトランジスタＱＮ１のベースノードを駆動するベース駆動回路５４を含む。
【０１９３】
さらに、出力駆動回路１３５は、出力駆動回路１３３の構成において、ＰチャネルＭＯＳトランジスタＰ３に代えて、ＰＮＰ寄生バイポーラトランジスタＱＰ１のベースノードをＨレベル（ＶＤＤＨ）に駆動するプルアップ回路５５と、ＮＰＮ寄生バイポーラトランジスタＱＮ１，ＱＮ２のベースノードをＬレベル（ＧＮＤ）に駆動するための信号を出力するプルダウン回路５６とを含む。
【０１９４】
また、さらに、出力駆動回路１３５は、プルダウン回路５６の出力を受け、その受けた信号がＨレベルのとき、ＮＰＮ寄生バイポーラトランジスタＱＮ２，ＱＮ１のベースノードをそれぞれＬレベルに駆動するＮチャネルＭＯＳトランジスタＮ４，Ｎ５を含む。また、さらに、出力駆動回路１３５においては、ＮＡＮＤゲートＧ１０は、インバータ２４の出力およびモード選択信号ＬＭ１＊を受ける。
【０１９５】
これらのベース駆動回路５３，５４、プルアップ回路５５、プルダウン回路５６およびＮチャネルＭＯＳトランジスタＮ４，Ｎ５は、インターフェース部１２５に含まれることから、いずれも厚膜トランジスタで構成され、電源電圧ＶＤＤＨを受けて動作する。
【０１９６】
ベース駆動回路５３，５４は、入力ノードＣに入力される、レベルシフト回路１６によってモード選択信号ＬＭ２の電位振幅が変換されたモード選択信号ＬＭ２＊がＨレベルのときに活性化され、入力ノードＤに入力される信号に応じて出力ノードＵを駆動する。ベース駆動回路５３，５４は、入力ノードＣに入力されるモード選択信号ＬＭ２＊がＬレベルのときは、入力ノードＤに入力される信号の状態に拘わらず、出力ノードＵをハイインピーダンスに設定する。
【０１９７】
プルダウン回路５６は、モード選択信号ＬＭ１＊，ＬＭ２＊がいずれもＬレベルのとき、すなわち、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき、ノードＮＤ２８にＨレベルの信号を出力し、モード選択信号ＬＭ１＊，ＬＭ２＊の少なくとも一方がＨレベルのとき、ノードＮＤ２８にＬレベルの信号を出力する。これによって、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき、ＮチャネルＭＯＳトランジスタＮ４，Ｎ５はＯＮし、ＮＰＮ寄生バイポーラトランジスタＱＮ２，ＱＮ１のベースノードであるノードＮＤ４，ＮＤ３は、Ｌレベルにプルダウンされる。
【０１９８】
プルアップ回路５５は、入力ノードｉｎ２に入力されるノードＮＤ２８上の信号がＨレベルのとき、ノードＮＤ２をＨレベル（ＶＤＤＨ）にプルアップする。また、プルアップ回路５５は、モード選択信号ＬＭ２＊がＨレベルであり、かつ、入力ノードｉｎ１に入力されるノードＮＤ２７上の信号がＨレベルのとき、すなわち、電源電圧ＶＤＤＨが中間電圧（２Ｖ）であってＰチャネルＭＯＳトランジスタＰ１がＯＦＦするときは、ノードＮＤ２をＨレベル（ＶＤＤＨ）にプルアップする。
【０１９９】
一方、モード選択信号ＬＭ１＊がＨレベルであり、かつ、ノードＮＤ２７上の信号がＨレベルであるとき、すなわち、電源電圧ＶＤＤＨが１ＶであってＰチャネルＭＯＳトランジスタＰ１がＯＦＦするとき、ＮＡＮＤゲートＧ１０の出力はＬレベルとなる。したがって、コア部１１５に含まれるＰチャネルＭＯＳトランジスタＰ２がＯＮし、ＰチャネルＭＯＳトランジスタＰ２は、ノードＮＤ２をＨレベル（ＶＤＤＨ）にプルアップする。
【０２００】
すなわち、電源電圧ＶＤＤＨが低電圧（１Ｖ）であるときは、薄膜トランジスタであるＰチャネルＭＯＳトランジスタＰ２によってノードＮＤ２はＨレベル（ＶＤＤＨ）にプルアップされ、電源電圧ＶＤＤＨが中間電圧（２Ｖ）であるときは、厚膜トランジスタで構成されるプルアップ回路５５によってノードＮＤ２はＨレベル（ＶＤＤＨ）にプルアップされる。
【０２０１】
なお、出力駆動回路１３５のその他の回路構成は、図５に示した出力駆動回路１３３の回路構成と同じであるので、その説明は繰り返さない。
【０２０２】
図８は、ベース駆動回路５１〜５４の構成を示す回路図である。図８を参照して、ベース駆動回路５１〜５４は、入力ノードＣ，Ｄ上の信号を受けるＮＡＮＤゲート６２と、入力ノードＣ上の信号を反転するインバータ６６と、入力ノードＤ上の信号およびインバータ６６の出力を受けるＮＯＲゲート６４と、電源ノードおよび出力ノードＵに接続され、ＮＡＮＤゲート６２の出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ１１と、出力ノードＵおよび接地ノードに接続され、ＮＯＲゲート６４の出力をゲートに受けるＮチャネルＭＯＳトランジスタＮ１１とからなる。
【０２０３】
なお、ベース駆動回路５１，５２においては、ＰチャネルＭＯＳトランジスタＰ１１は電源ノードＶＤＤに接続される。一方、ベース駆動回路５３，５４においては、ＰチャネルＭＯＳトランジスタＰ１１は電源ノードＶＤＤＨに接続される。
【０２０４】
ベース駆動回路５１〜５４は、入力ノードＣ上の信号がＨレベルであるときに活性化され、入力ノードＤ上の信号がＨレベルのとき、ＮＡＮＤゲート６２，ＮＯＲゲート６４の出力はいずれもＬレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１はそれぞれＯＮ，ＯＦＦし、出力ノードＵはＨレベルに駆動される。一方、入力ノードＤ上の信号がＬレベルのときは、ＮＡＮＤゲート６２，ＮＯＲゲート６４の出力はいずれもＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１はそれぞれＯＦＦ，ＯＮし、出力ノードＵはＬレベルに駆動される。
【０２０５】
図９は、プルアップ回路５５の構成を示す回路図である。図９を参照して、プルアップ回路５５は、入力ノードｉｎ２上の信号を反転するインバータＧ１４と、電源ノードＶＤＤＨおよび出力ノードｏｕｔ１に接続され、インバータＧ１４の出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ１３と、モード選択信号ＬＭ２＊および入力ノードｉｎ１上の信号を受けるＮＡＮＤゲートＧ１３と、電源ノードＶＤＤＨおよび出力ノードｏｕｔ１に接続され、ＮＡＮＤゲートＧ１３の出力をゲートに受けるＰチャネルＭＯＳトランジスタＰ１２とからなる。
【０２０６】
プルアップ回路５５においては、入力ノードｉｎ２上の信号がＨレベルのとき、ＰチャネルＭＯＳトランジスタＰ１３はＯＮし、出力ノードｏｕｔ１をＨレベル（ＶＤＤＨ）にプルアップする。また、モード選択信号ＬＭ２＊および入力ノードｉｎ１上の信号がいずれもＨレベルのとき、ＮＡＮＤゲートＧ１３の出力はＬレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１２はＯＮし、出力ノードｏｕｔ１をＨレベル（ＶＤＤＨ）にプルアップする。
【０２０７】
図１０は、プルダウン回路５６の構成を示す回路図である。図１０を参照して、プルダウン回路５６は、ＮＯＲゲートＧ１５からなる。プルダウン回路５６は、モード選択信号ＬＭ１＊，ＬＭ２＊のいずれもＬレベルであるとき、出力ノードｏｕｔ２へＨレベルの信号を出力する。
【０２０８】
再び図７を参照して、以下、この半導体装置１０５の動作について説明する。
（１）電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき
コア部１１５の図示されない内部回路は、モード選択信号ＬＭ１，ＬＭ２をいずれもＬレベルに設定する。したがって、プルダウン回路５６の出力はＨレベルとなり、ＮチャネルＭＯＳトランジスタＮ４，Ｎ５がＯＮするので、ノードＮＤ４，ＮＤ３がＬレベルにプルダウンされ、ＮＰＮ寄生バイポーラトランジスタＱＮ２，ＱＮ１はいずれもＯＮしない。また、プルアップ回路５５の入力ノードｉｎ２にＨレベルの信号が入力されるので、ノードＮＤ２は、プルアップ回路５５によってＨレベル（ＶＤＤＨ）にプルアップされ、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【０２０９】
以上により、電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のときは、寄生バイポーラはいずれもＯＮせず、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１は、それぞれ通常のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとして動作する。
【０２１０】
（２）電源電圧ＶＤＤＨが低電圧（１Ｖ）のとき
このときは、内部回路は、モード選択信号ＬＭ１，ＬＭ２をそれぞれＨレベル，Ｌレベルに設定するので、薄膜トランジスタで構成されるベース駆動回路５１，５２が活性化される。
【０２１１】
半導体装置１０５がＨレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＬレベルとなり、ベース駆動回路５１の入力ノードＤはＨレベルとなるので、ベース駆動回路５１の出力はＨレベルとなる。また、プルダウン回路５６の出力はＬレベルであるので、ＮチャネルＭＯＳトランジスタＮ４はＯＦＦする。さらに、モード選択信号ＬＭ２＊はＬレベルであるので、ベース駆動回路５３の出力ノードＵはハイインピーダンスである。したがって、ノードＮＤ４は、ベース駆動回路５１によってＨレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ２が高速にＯＮする。
【０２１２】
また、プルダウン回路５６およびインバータ２４の出力はいずれもＬレベルとなるので、プルアップ回路５５はノードＮＤ２をＨレベルにプルアップせず、さらに、ＮＡＮＤゲートＧ１０の出力がＨレベルとなることからＰチャネルＭＯＳトランジスタＰ２もＯＮしないので、ノードＮＤ２がＨレベルにプルアップされることはない。したがって、ノードＮＤ２は、ＮＰＮ寄生バイポーラトランジスタＱＮ２によって高速にＬレベルにプルダウンされ、ＰＮＰ寄生バイポーラトランジスタＱＰ１が高速にＯＮする。
【０２１３】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、ベース駆動回路５２の入力ノードＤはＬレベルとなるので、ベース駆動回路５２の出力はＬレベルとなる。また、モード選択信号ＬＭ２＊はＬレベルであるので、ベース駆動回路５４の出力ノードＵはハイインピーダンスである。したがって、ノードＮＤ３は、ベース駆動回路５２によってＬレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮしない。
【０２１４】
以上により、ＰＮＰ寄生バイポーラトランジスタＱＰ１が高速にＯＮすることによって、出力ノードＮＤ１は高速にＨレベルに駆動される。
【０２１５】
半導体装置１０５がＬレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、ベース駆動回路５１の入力ノードＤはＬレベルとなるので、ベース駆動回路５１の出力はＬレベルとなる。また、モード選択信号ＬＭ２＊はＬレベルであるので、ベース駆動回路５３の出力ノードＵはハイインピーダンスである。したがって、ノードＮＤ４は、ベース駆動回路５１によってＬレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ２はＯＮしない。
【０２１６】
また、プルダウン回路５６の出力はＬレベルであり、また、モード選択信号ＬＭ２＊がＬレベルであるので、プルアップ回路５５はノードＮＤ２をＨレベルにプルアップしない。一方、モード選択信号ＬＭ１＊はＨレベルであり、また、インバータ２４の出力もＨレベルであるので、ＮＡＮＤゲートＧ１０の出力はＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ２がＯＮする。したがって、ノードＮＤ２は、薄膜トランジスタであるＰチャネルＭＯＳトランジスタＰ２によって高速にＨレベルにプルアップされ、ＰＮＰ寄生バイポーラトランジスタＱＰ１は高速にＯＦＦする。
【０２１７】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＨレベルとなるので、ベース駆動回路５２の入力ノードＤはＨレベルとなり、ベース駆動回路５２の出力はＨレベルとなる。また、プルダウン回路５６の出力はＬレベルであり、ＮチャネルＭＯＳトランジスタＮ５はＯＦＦする。さらに、モード選択信号ＬＭ２＊はＬレベルであるので、ベース駆動回路５４の出力ノードＵはハイインピーダンスである。したがって、ノードＮＤ３は、薄膜トランジスタで構成されるベース駆動回路５２によって高速にＨレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１は高速にＯＮする。
【０２１８】
以上により、ＮＰＮ寄生バイポーラトランジスタＱＮ１が高速にＯＮすることによって、出力ノードＮＤ１は高速にＬレベルに駆動される。
【０２１９】
半導体装置１０５がデータを出力しないときは、出力イネーブル信号ＥＮがＬレベルに設定されるため、ベース駆動回路５１，５２の入力ノードＤはいずれもＬレベルとなり、ベース駆動回路５１，５２の出力は、いずれもＬレベルとなる。また、ベース駆動回路５３，５４の出力ノードは、いずれもハイインピーダンスである。したがって、ノードＮＤ４，ＮＤ３は、それぞれベース駆動回路５１，５２によってＬレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ２，ＱＮ１はいずれもＯＮしない。また、インバータ２４の出力およびモード選択信号ＬＭ１＊はいずれもＨレベルであるので、ＮＡＮＤゲートＧ１０の出力はＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ２がＯＮする。したがって、ノードＮＤ２は、ＰチャネルＭＯＳトランジスタＰ２によってＨレベルに駆動されるので、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【０２２０】
出力イネーブル信号ＥＮがＬレベルであるとき、ＰチャネルＭＯＳトランジスタＰ１，ＮチャネルＭＯＳトランジスタＮ１がいずれもＯＦＦするのは、上述した各実施の形態と同じである。
【０２２１】
以上により、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ２、および全ての寄生バイポーラはいずれもＯＦＦするので、出力ノードＮＤ１はハイインピーダンスとなる。
【０２２２】
このように、電源電圧ＶＤＤＨが低電圧（１Ｖ）のときは、各寄生バイポーラは、薄膜トランジスタで構成されるベース駆動回路５１，５２およびＰチャネルＭＯＳトランジスタＰ２によって高速に駆動される。
【０２２３】
（３）電源電圧ＶＤＤＨが中間電圧（２Ｖ）のとき
このときは、内部回路は、モード選択信号ＬＭ１，ＬＭ２をそれぞれＬレベル，Ｈレベルに設定するので、厚膜トランジスタで構成されるベース駆動回路５３，５４が活性化される。
【０２２４】
半導体装置１０５がＨレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＬレベルとなり、インバータ２２の出力はＨレベルとなるので、ベース駆動回路５３の入力ノードＤはＨレベルとなり、ベース駆動回路５３の出力はＨレベルとなる。また、プルダウン回路５６の出力はＬレベルであり、ＮチャネルＭＯＳトランジスタＮ４はＯＦＦする。さらに、モード選択信号ＬＭ１はＬレベルであるので、ベース駆動回路５１の出力ノードＵはハイインピーダンスである。したがって、ノードＮＤ４は、ベース駆動回路５３によって適切な条件でＨレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ２が高速にＯＮする。
【０２２５】
また、プルダウン回路５６およびインバータ２４の出力はいずれもＬレベルとなるので、プルアップ回路５５はノードＮＤ２をＨレベルにプルアップせず、さらに、ＮＡＮＤゲートＧ１０の出力がＨレベルとなることからＰチャネルＭＯＳトランジスタＰ２もＯＮしないので、ノードＮＤ２がＨレベルにプルアップされることはない。したがって、ノードＮＤ２は、ＮＰＮ寄生バイポーラトランジスタＱＮ２によって高速にＬレベルにプルダウンされ、ＰＮＰ寄生バイポーラトランジスタＱＰ１が高速にＯＮする。
【０２２６】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＬレベルとなり、レベルシフト回路１８の出力がＬレベルとなるので、ベース駆動回路５４の入力ノードＤはＬレベルとなり、ベース駆動回路５４の出力はＬレベルとなる。また、モード選択信号ＬＭ１はＬレベルであるので、ベース駆動回路５２の出力ノードＵはハイインピーダンスである。したがって、ノードＮＤ３は、ベース駆動回路５４によってＬレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１はＯＮしない。
【０２２７】
以上により、ＰＮＰ寄生バイポーラトランジスタＱＰ１が高速にＯＮすることによって、出力ノードＮＤ１は高速にＨレベルに駆動される。
【０２２８】
半導体装置１０５がＬレベルのデータを出力するときは、ＰチャネルＭＯＳトランジスタＰ１側では、ＮＡＮＤゲートＧ１の出力はＨレベルとなり、インバータ２２の出力はＬレベルとなるので、ベース駆動回路５３の入力ノードＤはＬレベルとなり、ベース駆動回路５３の出力はＬレベルとなる。また、モード選択信号ＬＭ１はＬレベルであるので、ベース駆動回路５１の出力ノードＵはハイインピーダンスである。したがって、ノードＮＤ４は、ベース駆動回路５３によってＬレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ２はＯＮしない。
【０２２９】
また、モード選択信号ＬＭ１＊はＬレベルであるので、ＮＡＮＤゲートＧ１０の出力はＨレベルとなり、ＰチャネルＭＯＳトランジスタＰ２はＯＦＦする。一方、インバータ２４の出力およびモード選択信号ＬＭ２＊がいずれもＨレベルであるので、プルアップ回路５５はノードＮＤ２をＨレベルにプルアップする。したがって、ノードＮＤ２は、厚膜トランジスタで構成されるプルアップ回路５５によって適切な条件でＨレベルにプルアップされ、ＰＮＰ寄生バイポーラトランジスタＱＰ１は高速にＯＦＦする。
【０２３０】
一方、ＮチャネルＭＯＳトランジスタＮ１側では、ＮＯＲゲートＧ２の出力はＨレベルとなり、レベルシフト回路１８の出力はＨレベルとなるので、ベース駆動回路５４の入力ノードＤはＨレベルとなり、ベース駆動回路５４の出力はＨレベルとなる。また、プルダウン回路５６の出力はＬレベルであり、ＮチャネルＭＯＳトランジスタＮ５はＯＦＦする。さらに、モード選択信号ＬＭ１はＬレベルであるので、ベース駆動回路５２の出力ノードＵはハイインピーダンスである。したがって、ノードＮＤ３は、厚膜トランジスタで構成されるベース駆動回路５４によって適切な条件でＨレベルに駆動され、ＮＰＮ寄生バイポーラトランジスタＱＮ１は高速にＯＮする。
【０２３１】
以上により、ＮＰＮ寄生バイポーラトランジスタＱＮ１が高速にＯＮすることによって、出力ノードＮＤ１はＬレベルに高速に駆動される。
【０２３２】
半導体装置１０５がデータを出力しないときは、出力イネーブル信号ＥＮがＬレベルに設定されるため、ベース駆動回路５３，５４の入力ノードＤはいずれもＬレベルとなり、ベース駆動回路５３，５４の出力は、いずれもＬレベルとなる。また、ベース駆動回路５１，５２の出力ノードは、モード選択信号ＬＭ１がＬレベルであるため、いずれもハイインピーダンスである。したがって、ＮＰＮ寄生バイポーラトランジスタＱＮ１，ＱＮ２はいずれもＯＮしない。
【０２３３】
また、モード選択信号ＬＭ１＊はＬレベルであるので、ＮＡＮＤゲートＧ１０の出力はＨレベルとなり、ＰチャネルＭＯＳトランジスタＰ２はＯＦＦする。一方、インバータ２４の出力およびモード選択信号ＬＭ２＊はいずれもＨレベルであるので、プルアップ回路５５は、ノードＮＤ２をＨレベルにプルアップする。したがって、ノードＮＤ２は、厚膜トランジスタで構成されるプルアップ回路５５によってＨレベルにプルアップされ、ＰＮＰ寄生バイポーラトランジスタＱＰ１はＯＮしない。
【０２３４】
出力イネーブル信号ＥＮがＬレベルであるとき、ＰチャネルＭＯＳトランジスタＰ１，ＮチャネルＭＯＳトランジスタＮ１がいずれもＯＦＦするのは、上述した各実施の形態と同じである。
【０２３５】
以上により、ＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ２、および全ての寄生バイポーラはいずれもＯＦＦするので、出力ノードＮＤ１はハイインピーダンスとなる。
【０２３６】
このように、電源電圧ＶＤＤＨが中間電圧（２Ｖ）のときは、各寄生バイポーラは、厚膜トランジスタで構成されるベース駆動回路５３，５４およびプルアップ回路５５によって、適切な条件で高速に駆動される。
【０２３７】
なお、上述した説明では、低電圧動作時の電源電圧ＶＤＤＨは１Ｖに設定され、中間電圧動作時の電源電圧ＶＤＤＨは２Ｖに設定される場合について説明したが、これらの電圧は、１Ｖおよび２Ｖに限定されることはなく、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１，ＱＮ２がＯＮする最小電圧（約０．８Ｖ）から従来電圧（３Ｖ系）より小さい範囲で適切に設定される。
【０２３８】
以上のように、この実施の形態６による半導体装置１０５によれば、インターフェース部１３５が受ける電源電圧ＶＤＤＨが従来電圧（３Ｖ系）よりも低い場合、電源電圧ＶＤＤＨに合わせて出力ドライバの駆動力を適切に選択できるようにしたので、電源電圧ＶＤＤＨに応じた適切な条件で寄生バイポーラを駆動でき、出力ノードＮＤ１を最適な条件で駆動できる。
【０２３９】
［実施の形態７］
実施の形態１〜６では、モード選択信号ＬＭまたはＬＭ１，ＬＭ２は外部から受ける指示に基づいて、上述した内部回路によって設定されるものとしているが、実施の形態７による半導体装置は、インターフェース部が受ける電源電圧ＶＤＤＨに基づいてモード選択信号ＬＭまたはＬＭ１，ＬＭ２を内部で自動的に発生する。
【０２４０】
実施の形態７による半導体装置の全体構成は、図２に示した実施の形態１による半導体装置１００の全体構成と同じであるので、その説明は繰り返さない。
【０２４１】
図１１は、この実施の形態７による半導体装置に備えられるモード選択回路の構成を示す回路図である。
【０２４２】
図１１を参照して、モード選択回路２００は、図示されないコア部１１０の内部回路に含まれる。モード選択回路２００は、電源電圧ＶＤＤＨおよび参照電圧ＶＲＥＦを受け、その比較結果に応じてモード選択信号ＬＭを出力するアンプＧ１６からなる。
【０２４３】
アンプＧ１６は、電源電圧ＶＤＤＨを参照電圧ＶＲＥＦと比較し、電源電圧ＶＤＤＨが参照電圧ＶＲＥＦより小さいとき、Ｈレベル（ＶＤＤ）のモード選択信号を出力する。参照電圧ＶＲＥＦには、たとえばインターフェース部１２０を１Ｖの低電圧で動作させる場合は、１Ｖより大きく従来電圧（３Ｖ系）より小さい電圧が設定される。
【０２４４】
また、図１２は、この実施の形態７による半導体装置に備えられるモード選択回路の他の構成を示す回路図である。
【０２４５】
図１２を参照して、モード選択回路２００Ａは、モード選択回路２００において、参照電圧ＶＤＤに代えてコア部１１０の電源電圧ＶＤＤを受ける。
【０２４６】
モード選択回路２００Ａにおいては、アンプＧ１６は、インターフェース部１２０の電源電圧ＶＤＤＨをコア部１１０の電源電圧ＶＤＤと比較し、電源電圧ＶＤＤＨが電源電圧ＶＤＤより小さいとき、Ｈレベル（ＶＤＤ）のモード選択信号を出力する。たとえば、コア部１１０の電源電圧ＶＤＤが１．５Ｖ、インターフェース部の電源電圧ＶＤＤＨが１Ｖのとき、モード選択信号２００ＡはＨレベルのモード選択信号を出力する。
【０２４７】
なお、このモード選択回路２００，２００Ａは、実施の形態２〜５による半導体装置１０１〜１０４においても備えることができ、モード選択回路２００は、実施の形態６による半導体装置１０５においても備えることができる。ただし、実施の形態６においては、２つのモード選択信号ＬＭ１，ＬＭ２が必要であるため、モード選択信号ＬＭ１，ＬＭ２を発生するモード選択回路２００を２つ備え、それぞれに適切な参照電圧ＶＲＥＦを与えればよい。
【０２４８】
以上のように、実施の形態７による半導体装置によれば、インターフェース部の電源電圧ＶＤＤＨを参照電圧またはコア部の電源電圧ＶＤＤと比較してモード選択信号ＬＭを内部で自動的に発生するようにしたので、外部からモード選択信号ＬＭを受けるための配線が不要になる。
【０２４９】
［実施の形態８］
実施の形態１による半導体装置１００では、モード選択信号ＬＭはコア部１１０に含まれる内部回路において生成されるが、実施の形態８による半導体装置では、モード選択信号ＬＭは半導体装置の外部から端子を介して設定される。
【０２５０】
図１３は、実施の形態８による半導体装置１００Ａのデータ出力に関する部分を説明するための回路図である。
【０２５１】
図１３を参照して、半導体装置１００Ａは、コア部１１０Ａと、インターフェース部１２０Ａとを備える。
【０２５２】
コア部１１０Ａは、モード選択信号ＬＭをインターフェース部１２０Ａへ出力しない点において、図２に示した実施の形態１による半導体装置１００のコア部１１０と異なる。コア部１１０Ａのその他の回路構成は、コア部１１０の回路構成と同じであるので、その説明は繰り返さない。
【０２５３】
インターフェース部１２０Ａは、図２に示した実施の形態１による半導体装置１００におけるインターフェース部１２０の構成において、レベルシフト回路１６を含まず、また、出力駆動回路１３０に代えて出力駆動回路１３０Ａを含む。
【０２５４】
出力駆動回路１３０Ａは、実施の形態１による半導体装置１００における出力駆動回路１３０の構成と基本的に同じであるが、ＮＡＮＤゲートＧ５，Ｇ３が、コア部１１０Ａに含まれる内部回路からモード選択信号ＬＭを受けるのではなく、外部端子Ｔを介して半導体装置１００Ａの外部から設定されるモード選択信号ＬＭを受ける点において、出力駆動回路１３０と異なる。出力駆動回路１３０Ａのその他の回路構成については、出力駆動回路１３０の回路構成と同じであるので、その説明は繰り返さない。
【０２５５】
半導体装置１００Ａにおいては、インターフェース部１２０Ａが受ける電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき、Ｌレベル（ＧＮＤ）のモード選択信号ＬＭが外部端子Ｔから入力され、インターフェース部１２０Ａが受ける電源電圧ＶＤＤＨが低電圧（１Ｖ系）のとき、Ｈレベル（ＶＤＤＨ）のモード選択信号ＬＭが外部端子Ｔから入力される。
【０２５６】
これによって、出力駆動回路１３０Ａは、実施の形態１による半導体装置１３０と同様に機能し、電源電圧ＶＤＤＨが通常電圧（３Ｖ系）のときは、従来と同様の動作を行ない、電源電圧ＶＤＤＨが低電圧（１Ｖ系）のときは、ＰＮＰ寄生バイポーラトランジスタＱＰ１およびＮＰＮ寄生バイポーラトランジスタＱＮ１によって出力ノードＮＤ１を高速に充放電するので、インターフェース部１２０Ａの電源電圧ＶＤＤＨが低電圧であっても、出力駆動回路１３０Ａは高速に動作する。
【０２５７】
なお、外部端子Ｔから入力されるモード選択信号ＬＭは、インターフェース部１２０Ａが受ける電源電圧ＶＤＤＨが従来電圧（３Ｖ系）のとき、Ｈレベル（ＶＤＤＨ）であり、インターフェース部１２０Ａが受ける電源電圧ＶＤＤＨが低電圧（１Ｖ系）のとき、Ｌレベル（ＧＮＤ）であってもよい。この場合は、外部端子ＴとＮＡＮＤゲートＧ５，Ｇ３との間にインバータが挿入され、論理の整合が図られる。
【０２５８】
以上のように、この実施の形態８による半導体装置１００Ａによれば、インターフェース部１２０Ａの電源電圧ＶＤＤＨが低電圧のとき、外部端子Ｔから入力されるモード選択信号ＬＭに基づいて、出力トランジスタの寄生バイポーラを出力データに応じて駆動するようにしたので、実施の形態１による半導体装置１００と同様に、寄生バイポーラによって出力ノードＮＤ１の駆動力が補われ、電源電圧ＶＤＤＨが低電圧であってもインターフェース部１２０Ａは速度が劣化することなく動作する。
【０２５９】
また、この実施の形態８による半導体装置１００Ａによっても、インターフェース部の電圧が従来電圧（３Ｖ系）の場合と低電圧の場合とに対応できるので、ボードに組込むことができる論理デバイスの電圧制限が無くなり、コストを削減できる。
【０２６０】
さらに、この実施の形態８による半導体装置１００Ａによっても、インターフェース部１２０Ａの電源電圧ＶＤＤＨを低電圧化できるので、電源電圧ＶＤＤＨを１Ｖとした場合、従来電圧を３Ｖとした場合と比べて、インターフェース部１２０の消費電力は、１／９に低減される。
【０２６１】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の全体構成を示すブロック図である。
【図２】実施の形態１による半導体装置のデータ出力に関する部分を説明するための回路図である。
【図３】実施の形態２による半導体装置のデータ出力に関する部分を説明するための回路図である。
【図４】実施の形態３による半導体装置のデータ出力に関する部分を説明するための回路図である。
【図５】実施の形態４による半導体装置のデータ出力に関する部分を説明するための回路図である。
【図６】実施の形態５による半導体装置のデータ出力に関する部分を説明するための回路図である。
【図７】実施の形態６による半導体装置のデータ出力に関する部分を説明するための回路図である。
【図８】図７に示すベース駆動回路の構成を示す回路図である。
【図９】図７に示すプルアップ回路の構成を示す回路図である。
【図１０】図７に示すプルダウン回路の構成を示す回路図である。
【図１１】実施の形態７による半導体装置に備えられるモード選択回路の構成を示す回路図である。
【図１２】実施の形態７による半導体装置に備えられるモード選択回路の他の構成を示す回路図である。
【図１３】実施の形態８による半導体装置のデータ出力に関する部分を説明するための回路図である。
【図１４】従来の半導体装置のデータ出力に関する部分を説明するための回路図である。
【符号の説明】
１２，２２〜３０，６６，５１０，５２２〜５２８，Ｇ４，Ｇ６，Ｇ７，Ｇ９，Ｇ１２，Ｇ１４　インバータ、１４〜２０，５１２，５１４　レベルシフト回路、５１〜５４　ベース駆動回路、５５　プルアップ回路、５６　プルダウン回路、６２，Ｇ１，Ｇ３，Ｇ５，Ｇ８，Ｇ１０，Ｇ１１，Ｇ１３，Ｇ５１　ＮＡＮＤゲート、６４，Ｇ２，Ｇ１５，Ｇ５２　ＮＯＲゲート、１００，１００Ａ，１０１〜１０５，５００　半導体装置、１１０，１１０Ａ，１１１，１１３，１１５，５０１　コア部、１２０，１２０Ａ，１２１〜１２５，５０２　インターフェース部、１３０，１３０Ａ，１３１〜１３３，１３５，５１６　出力駆動回路、２００，２００Ａ　モード選択回路、Ｇ１６　アンプ、Ｐ１〜Ｐ３，Ｐ１１〜Ｐ１３，Ｐ５１　ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ５，Ｎ１１，Ｎ５１ＮチャネルＭＯＳトランジスタ、ＱＰ１　ＰＮＰ寄生バイポーラトランジスタ，ＱＮ１，ＱＮ２　ＮＰＮ寄生バイポーラトランジスタ、ＣＬ，ＣＮ，ＣＰ，ＣＬ１　負荷容量、ＮＤ１，ＮＤ５１　出力ノード、ＮＤ２〜ＮＤ２８　ノード、Ｓ１〜Ｓ５　スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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