(57)【要約】【課題】半導体基板上にアナログ・キャパシタを形成する方法と装置。【解決手段】この方法は、基板の一部分上にフィールド酸化物を形成して、その上にポリシリコン層を形成し、次にその上に珪化物を形成することを含む。第１層間誘電体層が基板上に形成され、キャパシタ・マスキング・パターンが形成される。マスクとしてキャパシタ・マスキング・パターンを使用し、エッチ・ストップとして珪化物層を使用して、第１層間誘電体が腐食され、基板上に薄い誘電体が形成される。基板上にコンタクト・マスキング・パターンが形成され、珪化物と基板をエッチ・ストップとして使用して、後続の腐食が薄い誘電体上で遂行される。基板上に金属層が沈積され、次に平坦化され、これによりアナログ・キャパシタが定義される。【選択図】　　　図１３
2004015059.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の最上部に近く高精度アナログ・キャパシタを形成する方法であって、
前記基板の一部分上にフィールド酸化膜層を形成することと、
前記フィールド酸化膜層の一部分上にポリシリコン層を形成することと、
前記フィールド酸化膜層上に珪化物を形成することにより、前記キャパシタのボトム・プレートを限定することと、
前記基板上に第１層間誘電体を形成して、前記第１層間誘電体を平坦化することと、
前記基板上にキャパシタ・マスキング・パターンを形成することと、
前記キャパシタ・マスキング・パターンをマスクとしてまた前記珪化物をエッチ・ストップとして使用して前記第１層間誘電体を腐食することにより、キャパシタ領域を限定することと、
前記基板上に薄い誘電体を形成することと、
前記基板上にコンタクト・マスキング・パターンを形成することと、
前記コンタクト・マスキング・パターンをマスクとしてまた前記珪化物をエッチ・ストップとして使用することにより、前記薄い誘電体と前記第１層間誘電体をエッチングして、ボトム・プレート・コンタクト・ホールを形成することと、基板上に金属を沈積することにより、キャパシタ領域とボトム・プレート・コンタクト・ホールを充填することと、
前記金属を平坦化することで前記キャパシタのトップ・プレートおよび前記キャパシタの前記ボトム・プレートへの電気的接続が限定され、これにより前記キャパシタのトップ・プレートおよび前記キャパシタの前記ボトム・プレートへの電気的接続が前記第１層間誘電体により横方向に絶縁されることとを含む前記方法。
【請求項２】
半導体基板の上部に近い高精度アナログ・キャパシタであって、
ボトム・プレート、トップ・プレート、およびこれらプレート間の薄い誘電体層を含み、前記ボトム・プレートが前記薄い誘電体層の近くにポリシリコン部材と珪化物層を含み、前記トップ・プレートが、実質的に第１のトップ平面を有する金属物質の金属部材を含み、また、
前記第１トップ平面と共通の平面を有する第２トップ平面を有する金属物質の金属部材を含む前記ボトム・プレートへの電気的接続経路を含む前記高精度アナログ・キャパシタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に集積回路に関し、特に、集積回路内に使用するための高精度アナログ・キャパシタおよびその形成方法に関する。
【０００２】
【従来の技術】
半導体デバイスの製造は、データ操作（論理機能）とデータ保持（記憶機能）の諸機能を集合的に遂行する多様な構成要素の生成の組合せである。これら諸機能の大部分は、ディジタルすなわちオン／オフ・モードで作業し、従って回路の作業レベルで「０」と「１」の条件を認識する。その上、たとえば電圧のアナログ・レベルを使用するアプリケーションがあり、その電圧が上限と下限の間に値の変動範囲を有する。更に、同一の半導体デバイス内に信号処理のディジタル的方法とアナログ的方法の両方が常駐するアプリケーションが存在する。
【０００３】
諸機能と処理能力の混合は、１つの半導体デバイス内に共存しえる諸構成要素の混合を伴う。デバイス構成要素の大部分が、論理処理機能をアドレス指定するトランジスタと多様なスイッチング構成要素からなるところでは、半導体デバイスの部分を形成する抵抗器とキャパシタも普通に見られる。たとえば、アナログ・ディジタル変換およびディジタル・アナログ変換のようなアナログ・アプリケーションに使用される多くのアナログ回路の基本的構成要素をキャパシタが形成することが知られている。Ａ／Ｄ変換のほかに、増幅、プレ・フィルタリング復調および信号調整のような、ディジタル・データを外部世界とインターフェイスするのに必要とされる多様な重要課題を、キャパシタが遂行する。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）回路のための記憶ノードのようなディジタル・アプリケーションに、キャパシタが広く応用されていることも当技術分野で良く知られている。一般にアナログ・キャパシタは種々の状態で情報を記憶するが、ディジタル・キャパシタは２つの状態、すなわち低と高において情報を記憶する。
【０００４】
アナログ・キャパシタの製造に関して、図１Ａは従来のアナログ・キャパシタ１０５の側面図１００を図示し、図１Ｂは前記キャパシタの従来の製造方法１５０を示す。半導体基板１１０の表面上にキャパシタ１０５を形成するのに必要な第１処理ステップの一つは、基板の表面上の活性領域８トランジスタが生成される領域）を電気的に絶縁することである。図１Ｂの作業１６０が、フィールド酸化物（Ｆｏｘ）１１５を形成することにより、半導体基板１１０上の他のデバイス（図示なし）からデバイス１０５を絶縁する。Ｆｏｘ１１５を形成するための半導体業界の従来の１つの解決法は、シリコン局部酸化（ＬＯＣＯＳ）法による。ＬＯＣＯＳは典型的に、酸化バリア・マスクとしてパターン化されたシリコン窒化物（Ｓｉ３Ｎ４）層（図示なし）を使用し、その下にあるシリコン基板が選択的に酸化される。ＬＯＣＯＳを使用することの１つの不利な点は、半導体基板の平坦でない表面が結果することである。フィールド酸化物（Ｆｏｘ）を形成するもう１つの方法は、シャロー・トレンチ絶縁（ＳＴＩ）（図示なし）である。ＳＴＩを使用する１つの方法は、シリコン基板内に実質的に垂直の側壁を有するトレンチ（図示なし）を最初に腐食することである。それからこれらのトレンチは、典型的に酸化ケイ素（ＳｉＯ２）の化学蒸着（ＣＶＤ）により充填されて、それからＣＭＰを使用してこの酸化ケイ素がプラズマ・エッチングされて、著しく平坦なＳＴＩ領域を形成する。
【０００５】
Ｆｏｘ１１５の形成に続いて、図１Ｂの作業１６２でＦｏｘ１１５上にポリシリコン層１２０が形成される。続いて作業１６４でポリシリコン層１２０上に珪化物層１２５が形成されて、このポリシリコン上の導体エッチ・ストップを形成する。ポリシリコン層１２０の形成は、典型的に基盤１２０の表面上に垂直なステップ１２７を形成する。あいにく、この垂直なステップ１２７は、後述するように、先行技術においてキャパシタ１０５を形成するときに有害な影響を結果する。
【０００６】
ポリシリコン層１２０と珪化物１２５の形成に続いて、図１Ｂの作業１６６で基板上に酸化物層１３０がブランケット沈積されるが、これは典型的に低圧化学蒸着法（ＬＰＣＶＤ）により行われて、キャパシタ１０５のために誘電体層を形成する。それから図１Ｂの作業１６８で基板１１０上に窒化チタン（ＴｉＮ）層１３５が沈積される。下にあるＴｉＮ層１３５に対して選択的な窒化チタン（ＴｉＮ）ハード・マスク層１３７が、作業１７０でＴｉＮ層１３５上で更に形成される。作業１７２でキャパシタ・マスキング・パターン（図示なし）が形成され、ここで作業１７４で後続のハード・マスク腐食とＴｉＮ腐食が遂行され、これによりＴｉＮハード・マスク層１３７とＴｉＮ層１３５の部分を除去して、キャパシタ１０５のトップ・プレート１４０を限定する。
【０００７】
作業１７４のＴｉＮ腐食に続いて、層間誘電体（ＩＬＤ）層１４２が従来の方法により形成される。先行技術の作業１７８でコンタクト・マスキング・パターン（図示なし）がＩＬＤ層上に形成される。作業１８２でＩＬＤ層１４２上に金属１４４が沈積されて、これによりコンタクト・ホール１４３を充填して、続いて作業１８４でこの金属が平坦化される。それから結線層１４５がコンタクト・ホール１４３上に形成されて、キャパシタ１０５を半導体基盤１１０上の他のデバイス（図示なし）へ相互接続する。
【０００８】
【発明が解決しようとする課題】
キャパシタ１０５のトップ・プレート１４０にＴｉＮ層１３５を使用する先行技術１５０のために、作業１７４で遂行されるエッチングは重要なものであるが、それは、半導体基板に穴のあくことを避けるために、半導体基板１１０で腐食を停止しなければならないからである。しかしながら、キャパシタ１０５の動作中に漏れを引き起こす可能性のあるストリンガーを避けるために、珪化物層１２５上にあるＴｉＮ（すなわち珪化物層上にある未腐食のＴｉＮ）を除去するのに充分なほど、腐食しなければならない。したがって、ＴｉＮ層１３５の腐食不足と半導体基板１１０への腐食のし過ぎの両方の有害な影響を避けるために、作業１７４のＴｉＮ腐食処理を厳密に監視しなければならない。さらに、基板１１０の平坦でない表面上にポリシリコン層１２０の形成により引き起こされる図１Ａのステップ１２７は、Ｆｏｘ形成にＬＯＣＯＳを使用する場合にＴｉＮ腐食の困難を強める。
【０００９】
【課題を解決するための手段】
本発明のいくつかの面の基本的理解を提供するために、以下に本発明の簡単な要約を示す。この要約は、本発明の広範な摘要ではない。それは本発明の重要な要素を確認すものでもないし、本発明の範囲を描くものでもない。その目的は、後述する一層詳細な説明への前奏曲として、本発明のいくつかの概念を単純化して形式で示すことである。
【００１０】
本発明は一般に、半導体基板上にアナログ・キャパシタを形成する方法に関する。より詳しくは、本発明は半導体基板上のフィールド酸化物（Ｆｏｘ）上に高精度アナログ・キャパシタを形成する方法に関する。本発明によれば、基板の一部分の上にフィールド酸化物層が形成される。このフィールド酸化物層の上にポリシリコン層を形成することにより、キャパシタのボトム・プレートを限定し、またポリシリコン層の上に珪化物を形成することにより、キャパシタのボトム・プレートを限定する。それから基板上に、第１層間誘電体（ＩＬＤ）層が形成される。本発明の１つの例示的な面によれば、第１ＩＬＤ層が複数の層を含む。
【００１１】
第１ＩＬＤ層の形成に続いて、基板上にキャパシタ・マスキング・パターンが形成され、エッチング処理が遂行され、そこでマスクとしてキャパシタ・マスキング・パターンをエッチ・ストップとして珪化物を使用して第１層間誘電体が腐食され、これによりキャパシタ領域を限定される。それから基板上に薄い誘電体が形成される。本発明のもう１つの面によれば、この薄い誘電体は、低圧化学蒸着（ＬＰＣＶＤ）処理により形成される。
【００１２】
薄い誘電体の形成に続いて、１つまたはそれ以上のコンタクト・ホールを有するコンタクト・マスキング・パターンが基板上に形成され、それからもう１つの腐食処理が遂行され、そこでマスクとしてコンタクト・マスキング・パターンを使用しエッチ・ストップとして珪化物を使用して、薄い誘電体と第１層間誘電体が腐食される。本発明のもう１つの例示的な面によれば、コンタクト・マスキング・パターンはボトム・プレート・キャパシタ・コンタクト・ホールとモート（ｍｏａｔ）・コンタクト・ホールを含み、薄い誘電体と第１ＩＬＤ層の腐食は、ボトム・プレート・キャパシタ・コンタクト・ホールのエッチ・ストップとして珪化物を使用することと、モート・コンタクト・ホールのエッチ・ストップとして半導体基板を使用することを含む。
【００１３】
それから基板上に金属層が形成されて、この金属層が１つまたはそれ以上のコンタクト・ホールを実質的に充填する。更にこの金属層が平坦化されて、キャパシタのトップ・プレートとキャパシタのボトムプレートへの電気的接続とが限定され、また第１ＩＬＤによりキャパシタのトップ・プレートとキャパシタのボトムプレートへの電気的接続とが横方向に絶縁される。
【００１４】
前記および関連の諸目的を達成するために、本発明は、以下に充分に説明され特に特許請求の範囲に指摘される諸特徴を含む。以下の説明と付属の図面は、本発明のいくつかの例示的な実施例を詳細に提示する。しかしながら、これらの実施例は本発明の諸原則が採用しえる種々の方法のうちの少数を示すに過ぎない。本発明の他の諸目的、諸利点、新規な諸特徴は以下の本発明の詳細な説明を図面とともに考察するときに明らかになる。
【００１５】
【発明の実施の形態】
さて図面を参照しながら本発明を詳細に説明するが、同一参照番号は全て同一要素を示すのに使用される。理解すべきは、これらの面が単に例示的なものであって、限定的な意味にとられてはならないことである。以下の記述において、説明の目的で、本発明の充分な理解を提供するために多くの特定の細部が提示される。しかしながら、これら特定の細部なしでも本発明が実行できることは、当業者に明らかである。
【００１６】
「ウェハ」と「基板」の用語は、シリコン・オン・インシュレータ（ＳＯＩ）またはシリコン・オン・サファイア（ＳＯＳ）技術、ドープおよび非ドープの半導体、ベース半導体基礎に支持されたシリコンのエピタキシャル層および他の半導体構造を含むものと理解すべきである。更に、以下の説明において、「ウェハ」または「基板」に言及するとき、ベース半導体構造または基礎における領域または接合を形成するために、以前の処理ステップを使用済みである。その上、半導体はシリコン・ベースである必要はなく、たとえばシリコン・ゲルマニウム、ゲルマニウム、またはガリウム砒素をベースとするものであっても良い。
【００１７】
本発明は、半導体基板上にアナログ・キャパシタを形成する方法へ向けられている。本書においては例示的な方法が一連の作業または事象として解説されているが、本発明はそうした作業または事象の解説された順序に限定されるものではないことが理解されるが、それは、いくつかのステップが本書に示され説明されたものから離れて異なった順序および／または他のステップと並行して現れ得るからである。その上、本発明を実施するために、図示されたステップの全てが必要なわけではない。更に、本書に説明された装置とシステムに関してと同様に、説明されてない他のシステムに関して、この方法を実施できることが理解される。
【００１８】
さて図２Ａを参照して、本発明の１つの面により半導体基板上にアナログ・キャパシタを形成する方法２００を説明する。方法２００は作業２０５で始まり、半導体基板上にフィールド酸化物（Ｆｏｘ）が形成され、これにより活性領域（すなわち、半導体デバイスが生成される領域）が限定される。活性領域は更に、フィールド酸化物により基板表面上に電気的に絶縁される。例示的な半導体基板３０１の断面図３００を図３に示すが、ここでシリコン局部酸化（ＬＯＣＯＳ）法により半導体基板上にフィールド酸化物３０５が形成される。代りに、シャロー・トレンチ絶縁（ＳＴＩ）法を使用してフィールド酸化物３０５を形成できるが、半導体基盤３０１上に絶縁されたフィールド酸化物を形成するあらゆる方法が本発明の範囲に入るものと考えられる。
【００１９】
フィールド酸化物３０５の形成に続いて、図２Ａの作業２１０でフィールド酸化物上にポリシリコン層３１０が形成される。図３に示すように、たとえばポリシリコン層３１０は基板３０１上にブランケット沈積され、従来のリソグラフィーおよびエッチングの技法によってパターン化される。エッチングの後に残るポリシリコン層３１０は、それによりキャパシタのボトム・プレート３１４を限定する。作業２１０でフィールド酸化物３０５上にポリシリコン層３１０が形成された後に、図２Ａの作業２１５でポリシリコン層上に珪化物層３１５が形成される。当業者に理解されるように、図３の珪化物層３１５は、基板３０１の金属沈積および熱処理により形成される。
【００２０】
図４は、図２Ａの作業２２０で半導体基板３０１上に形成される第１層間誘電体（ＩＬＤ）層３２０（すなわち酸化物層）を図示する。本発明の１つの例示的な面によれば、ＩＬＤ層３２０は複数の層を含む。たとえば、ＩＬＤ層３２０はホウ燐ケイ酸ガラス（ＢＰＳＧ）、燐ケイ酸ガラス（ＰＳＧ）、非ドープ・ケイ酸ガラス（ＵＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、テトラエチルオルトケイ酸（ＴＥＯＳ）、非ドープ二酸化ケイ素などのうちの１つまたはそれ以上を含む。本発明の例示的な面によれば、第１ＩＬＤ層３２０は、図２Ｂに示す作業により約１０ｋÅの厚さに形成される。本発明の好ましい実施例によれば、第１ＩＬＤ層３２０は、図２Ｂに示す諸作業により、第１ＵＳＧを形成する作業２２１で開始して形成される。図４は、基板３０１上に形成される第１ＵＳＧ層３２２を図示する。当業者に理解されるように、第１ＵＳＧ層３２２は、ＩＬＤ層３２０のＰＳＧからの燐またはＢＰＳＧからの燐およびホウ素のようなドーパントがポリシリコン層３１０またはシリコン層３０１へ移動するのを著しく防止するために形成される。第１ＵＳＧ層３２２の形成に続いて、図２Ｂの作業２２２でＰＳＧ層３２３が形成され、続いて作業２２３でＵＳＧ層とＰＳＧ層の密度が高められる。作業２２３の高密度化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）は、当業者に理解されるように、熱流処理により遂行される。高密度化は、一般にＩＬＤ層の粘性を減少させて、これによりＩＬＤ層を一般的に安定化するために実行される。
【００２１】
作業２２３で図示される高密度化に続いて、図４のＰＳＧ層３２３の平坦化が遂行される。ＰＳＧ層３２３の平坦化は、たとえば化学機械研磨（ＣＭＰ）処理により遂行できる。当業者に理解されるように、ＣＭＰは化学的腐食と機械的削磨の組合せを使用して遂行されるが、ＰＳＧ層３２３を著しく平坦化するために、回転するプラテンと研磨ヘッド（図示なし）の表面に、典型的にスラリーが塗布される。
【００２２】
図２Ｂの作業２２４でＰＳＧ層３２３を平面化した後に、作業２２５で第２ＵＳＧ層が基板上に形成される。図５はＰＳＧ層３２３の上に形成された第２ＵＳＧ層３２４を図示し、多層化された第１ＩＬＤ層３２０の形成がこうして完了する。第２ＵＳＧ層３２４は、たとえばテトラエチルオルト珪化物（ＴＥＯＳ）であって、ＰＳＧ層３２３と次に形成される金属層（図示なし）の間の燐の拡散をブロックする。わかりやすくするためにＰＳＧ層３２３と第２ＵＳＧ層３２４を、以下に図６に示すようにＩＬＤ層３２０として図示するが、しかし、このＩＬＤ層３２０はあらゆる層間誘電体層を含むものと理解される。
【００２３】
再び図２Ａを参照して、作業２２０でＩＬＤ層３２０の形成をたどると、作業２３０でキャパシタ・マスキング・パターンが形成される。図６は例示的なキャパシタ・マスキング・パターン３２５を図示し、当業者に理解されるように、このキャパシタ・マスキング・パターンは従来のリソグラフィー処理により形成される。キャパシタ・マスキング・パターンは一般に、ボトム・プレート３１４上にある第１ＩＬＤ層３２０のキャパシタ領域３２６を露出するとともに、フォトレジストにより半導体基板３０１の残りの部分を被覆する。その結果、図２Ａの作業２３５でキャパシタ領域３２６内で第１ＩＬＤ層３２０が腐食される。
【００２４】
図７は、マスクとしてキャパタ・マスキング・パターン３２５を使用し、キャパシタ領域３２６内でエッチ・ストップとして珪化物層３１５を使用して、第１ＩＬＤ層３２０を腐食した結果を図示する。図２Ａの作業２３５で遂行される腐食処理は、たとえばキャパシタ領域３２６内でボトム・プレート３１４上の珪化物層３１５を露出するために遂行される異方性ドライ・エッチング処理を含む。第１ＩＬＤ層３２０のエッチングに続いて、アッシングのような従来の方法によりマスク３２５が除去される。
【００２５】
図２Ａの作業２４０で、半導体基板上に薄い誘電体が形成される。図８は、第１ＩＬＤ層３２０の上にある薄い誘電体３３０（たとえば薄い酸化物）およびキャパシタ領域３２６で露出された珪化物層３１５を図示する。薄い誘電体３３０を形成することによりキャパシタ領域３２６内のキャパシタ誘電体３３１を限定し、また後述するように、ＩＬＤ層３２０からのガスの拡散から次に沈積される金属層（図示なし）を保護する。薄い誘電体３３０は、たとえば低圧化学蒸着（ＬＰＣＶＤ）処理により、容量と電圧係数の用件に応じて、２００Åから１０００Åの間の厚さに形成される。薄い誘電体３３０の厚さをより薄くすれば、アナログ・アプリケーションで典型的に好まれるような、単位領域あたりに比較的高い容量を結果する。しかしながら、薄い誘電体３３０をより薄く（２００Å未満に）すれば、誘電体３３０がやはり比較的に高い電圧係数になって、アナログ・アプリケーションで典型的に好ましくない。
【００２６】
ＬＰＣＶＤ処理により薄い誘電体３３０を形成するのが有利なのは、一般にＬＰＣＶＤ処理が薄い誘電体３３０の均一な厚さを形成し、これはキャパシタ（図示なし）の低いヒステリシスを維持するためにキャパシタ領域３２６内で特に重要なためである。しかしながら、ＰＥＣＶＤ、ＡＰＣＶＤなど薄い誘電体３３０を形成する他の方法が本発明の範囲に入るものと考えられる。本発明の１つの例示的な面によれば、後述するような次の平坦化から薄い誘電体３３０を更に保護するために、窒化チタン（ＴｉＮ）層（図示なし）が薄い誘電体３３０上に形成される。
【００２７】
図２Ａの作業２４０における薄い誘電体３３０の形成に続いて、作業２４５でコンタクト・マスキング・パターンが形成される。図９は従来のフォトリソグラフィーの処理により形成されたコンタクト・マスキング・パターン３３５を図示する。コンタクト・マスキング・パターン３３５は、薄い誘電体３３０を露出する１つまたはそれ以上のコンタクト・ホール３４０を含むが、半導体基板３０１の残りの部分はコンタクト・マスキング・パターンにより覆われている。次に、図２Ａの作業２５０で、図９のコンタクト・マスキング・パターン３３５をマスクとして、また珪化物をエッチ・ストップとして使用して、腐食処理が遂行される。図１０は作業２５０を遂行した結果を図示し、コンタクト・マスキング・パターン３３５内のコンタクト・ホール３４０を通じて、薄い誘電体層３３０と第１ＩＬＤ層３２０が腐食されている。
【００２８】
本発明のもう１つの面によれば、作業２５０で遂行される腐食処理が、図１０に示すように、コンタクト・マスキング・パターン３３５内でコンタクト・ホール３４０の下にある薄い誘電体３３０と第１ＩＬＤ層３２０を腐食して、ボトム・プレート・コンタクト・ホール３５０とモート・コンタクト・ホール３５２を形成する。したがって、作業２５０の腐食処理は、ボトム・プレート・コンタクト・ホール３５０の形成におけるエッチ・ストップとして珪化物層３１５を使用し、またモート・コンタクト・ホール３５２の形成におけるエッチ・ストップとしてモート３５４を使用する。モート３５４は、たとえば接地電圧または基板上に形成された装置へのＶｓｓのような特定電位のアプリケーションを可能にする、半導体基板３０１の厚くドープされた領域である。注意すべきは、図２Ａの作業２５０で遂行される腐食処理は、前述の先行技術に記述されているようなＴｉＮ層腐食の有害な影響を受けないことである。
【００２９】
従来の処理において、真直ぐなＴｉＮ層プロファイルを得るためにドライＴｉＮ腐食が使用された。しかしながら、ドライＴｉＮ腐食の大きな欠点は、ＴｉＮ対ポリまたはＴｉＮ対シリコンの腐食の選択性が良くないことである。ＴｉＮ「ストリンガ」（たとえば、ポリ３１０またはフィールド酸化物３０５の縁に沿って残存するＴｉＮ）除去のためにドライ・オーバー・エッチを最適化すれば、腐食は半導体表面３０１へ穿孔を開始し、これによりダイオードの漏れの問題を生じる。ウェット・エッチは半導体表面３０１を傷つけずにより容易にＴｉＮストリンガを除去するので、１つの解決法はドライ・エッチの全部または一部をウェット・エッチに転換することである。しかしながら、ウェット・エッチはＴｉＮ層と誘電体層（たとえばキャパシタ・エッジ）を有害にアンダーカットする。代りにこれは、アナログ回路アプリケーションで使用されるキャパシタの決定的要件であるキャパシタの同調性能を悪化させる。
【００３０】
図２Ａの作業２５０で遂行されるエッチング処理に続いて、作業２５５で半導体基板上に金属層が沈積される。図１１は、半導体基板３０１上に形成された金属層３５５を図示する。金属層３５５は例えばタングステンを含み、この金属層は一般にボトム・プレート・コンタクト・ホール３５０、モート・コンタクト・ホール３５２、およびキャパシタ領域３２６を充填する。次に図２Ａの作業２６０で金属が平坦化されて、金属層３５５の一部分が除去される。図１２に示すように、作業２６０で平坦化が遂行されて、キャパシタ３６０を電気的に絶縁し、更にキャパシタのトップ・プレート３６１とボトム・プレート・コネクタ３６２とモート・コネクタ３６３とを限定する。その上、トップ・プレート３６１、ボトム・プレート・コネクタ３６２およびモート・コネクタ３６３への電気的接続領域３６５が、作業２６０で遂行される平坦化により限定される。本発明の１つの面によれば、タングステンのような金属であることにより、金属層３５５がキャパシタ３６０内に低い電圧係数を有利に供給する。
【００３１】
この平坦化はさらに、半導体基板３０１上の他のデバイス（図示なし）からキャパシタ３６０を電気的に絶縁する。本発明のもう１つの例示的な面によれば、図２Ａの作業２２５で金属層を沈積するのに先立って、チタンおよび／または窒化チタンのようなバリア金属（図示なし）が形成される。さらに、作業２５５で沈積された金属層に沿って、この金属が平坦化される。本発明のもう１つの面によれば、キャパシタ３６０を半導体基板３０１上の他のデバイス（図示なし）に接続するために、図１３に示すような導体接続層３７０が電気的接続領域３６５上に形成されパターン化される。
【００３２】
いくつかの面に関して本発明を示し説明してきたが、この明細書と添付図面を読んで理解すれば、同等な変更と修正を当業者が思いつくであろう。特に、上記の構成要素（システム、デバイス、アセンブリなど）により遂行される種々な機能に関して、そうした構成要素を説明するのに使用される用語は、他に指示がなければ、本書に説明された本発明の例示的な面における機能を遂行する開示された構造と構造的に同等でなくとも、説明される構成要素の特定機能を遂行する（すなわち機能的に同等なもの）あらゆる構成要素に対応することを意図している。その上、本発明の特定の特徴をいくつかの面の１つについてのみ説明してきたが、あらゆる所与または特定のアプリケーションのために望ましく有利なときは、そうした特長を１つまたはそれ以上の他の特徴と組合わせることができる。更に特許請求の範囲と発明の詳細な説明において、用語「含む（ｉｎｃｌｕｄｅ）」が使用される範囲について、そうした用語は用語「含む（ｃｏｍｐｒｉｚｉｎｇ）」に類似の仕方で包括的であることを意図している。
【００３３】
以上の説明に関して更に以下の項を開示する。
【００３４】
（１）　半導体基板の最上部に近く高精度アナログ・キャパシタを形成する方法であって、
前記基板の一部分上にフィールド酸化膜層を形成することと、
前記フィールド酸化膜層の一部分上にポリシリコン層を形成することと、
前記フィールド酸化膜層上に珪化物を形成することにより、前記キャパシタのボトム・プレートを限定することと、
前記基板上に第１層間誘電体を形成して、前記第１層間誘電体を平坦化することと、
前記基板上にキャパシタ・マスキング・パターンを形成することと、
前記キャパシタ・マスキング・パターンをマスクとしてまた前記珪化物をエッチ・ストップとして使用して前記第１相関導電体を腐食することにより、キャパシタ領域を限定することと、
前記基板上に薄い誘電体を形成することと、
前記基板上にコンタクト・マスキング・パターンを形成することと、
前記コンタクト・マスキング・パターンをマスクとしてまた前記珪化物をエッチ・ストップとして使用することにより、前記薄い誘電体と前記第１層間誘電体をエッチングして、ボトム・プレート・コンタクト・ホールを形成することと、基板上に金属を沈積することにより、キャパシタ領域とボトム・プレート・コンタクト・ホールを充填することと、
前記金属を平坦化することで前記キャパシタのトップ・プレートおよび前記キャパシタの前記ボトム・プレートへの電気的接続が限定され、これにより前記キャパシタのトップ・プレートおよび前記キャパシタの前記ボトム・プレートへの電気的接続が前記第１層間誘電体により横方向に絶縁されることとを含む前記方法。
【００３５】
（２）　基板上に第１層間誘電体を形成する前記作業が、
前記基板上に第１非ドープ珪酸ガラス層を沈積することと、
前記基板上に燐珪酸ガラス層を沈積するステップと、
前記第１非ドープ珪酸ガラス層と前記燐珪酸ガラス層を高密度化するステップと、
前記基板を平坦化するステップと、
前記平坦化された基板上に第２非ドープ珪酸ガラス層を沈積するステップとを含む第１項記載の方法。
【００３６】
（３）　基板上に第１層間誘電体を形成する前記作業がテトラエチル・オルト珪酸（ＴＥＯＳ）を約１０ＫÅの厚さまで形成することを含む第１項記載の方法。
【００３７】
（４）　前記基板上に前記薄い誘電体を形成することは、２００Åから１０００Åの厚さまでの前記薄い誘電体を形成する低圧化学蒸着（ＬＰＣＶＤ）処理を含む第１項記載の方法。
【００３８】
（５）　前記金属層を沈積するのに先立って前記基板上に窒化チタンまたはタングステン・チタンを含むバリア金属層を形成することを更に含む第１項記載の方法。
【００３９】
（６）　前記金属層がタングステンを含む第１項記載の方法。
【００４０】
（７）　前記薄い誘電体と前記第１層間誘電体を腐食することが更に、マスクとして前記コンタクト・マスキング・パターンを、またエッチ・ストップとしてモートを使用して、モート・コンタクト・ホールを形成することを含み、また前記基板上に金属を沈積することが更に前記モート・コンタクト・ホールを充填することを含む第１項記載の方法。
【００４１】
（８）　半導体基板の上部に近い高精度アナログ・キャパシタであって、
ボトム・プレート、トップ・プレート、およびこれらプレート間の薄い誘電体層を含み、前記ボトム・プレートが前記薄い誘電体層の近くにポリシリコン部材と珪化物層を含み、前記トップ・プレートが、実質的に第１のトップ平面を有する金属物質の金属部材を含み、また、
前記第１トップ平面と共通の平面を有する第２トップ平面を有する金属物質の金属部材を含む前記ボトム・プレートへの電気的接続経路を含む前記高精度アナログ・キャパシタ。
【００４２】
（９）　前記金属物質がタングステンを含む第８項記載のキャパシタ。
【００４３】
（１０）　前記金属物質が窒化チタンまたはタングステン・チタンを含む第８項記載のキャパシタ。
【００４４】
（１１）　本発明は、半導体基板（３０１）上にアナログ・キャパシタを形成する方法に関する。この方法は、基板（３０１）の一部分上にフィールド酸化物（３０５）を形成して、このフィールド酸化物上にポリシリコン層（３１０）を形成し、次にこのポリシリコン層（３１０）上に珪化物（３１５）を形成することを含む。第１層間誘電体層（３２０）が基板（３０１）上に形成され、キャパシタ・マスキング・パターン（３２５）が形成される。マスクとしてキャパシタ・マスキング・パターン（３２５）を使用し、エッチ・ストップとして珪化物層（３１５）を使用して、第１層間誘電体が腐食され、基板（３０１）上に薄い誘電体（３３０）が形成される。基板（３０１）上にコンタクト・マスキング・パターン（３３５）が形成され、珪化物（３１５）と基板をエッチ・ストップとして使用して、後続の腐食が薄い誘電体（３３０）上で遂行される。基板（３０１）上に金属層（３５５）が沈積され、次に平坦化され、これによりアナログ・キャパシタが定義される。
【図面の簡単な説明】
【図１Ａ】先行技術の方法により形成された従来のアナログ・キャパシタの部分断面図を図示する。
【図１Ｂ】先行技術の方法により形成された従来のアナログ・キャパシタを形成する方法を図示する。
【図２Ａ】本発明によりアナログ・キャパシタを形成する方法を図示する。
【図２Ｂ】本発明の１つの面によりアナログ・キャパシタを形成する方法を図示する。
【図３】本発明によるアナログ・キャパシタのためにフィールド酸化物とポリシリコン層を形成するステップの部分断面図を図示する。
【図４】本発明によるアナログ・キャパシタのために第１層間誘電体層を形成するステップの部分断面図を図示する。
【図５】本発明の１つの面によるアナログ・キャパシタのために第１層間誘電体（ＩＬＤ）層を形成するステップの部分断面図を図示する。
【図６】本発明によるアナログ・キャパシタのためにキャパシタ・マスキング・パターンを形成するステップの部分断面図を図示する。
【図７】本発明によるアナログ・キャパシタのために第１ＩＬＤ層を腐食するステップの部分断面図を図示する。
【図８】本発明によるアナログ・キャパシタのために薄い誘電体層を形成するステップの部分断面図を図示する。
【図９】本発明によるアナログ・キャパシタのためにコンタクト・マスキング・パターンを形成するステップの部分断面図を図示する。
【図１０】本発明によるアナログ・キャパシタのために薄い誘電体層と第１ＩＬＤ層を腐食するステップの部分断面図を図示する。
【図１１】本発明によるアナログ・キャパシタのために金属層を形成するステップの部分断面図を図示する。
【図１２】本発明によるアナログ・キャパシタのために第１金属層を平坦化するステップの部分断面図を図示する。
【図１３】本発明によるアナログ・キャパシタのために導電接続層を形成するステップの部分断面図を図示する。
【符号の説明】
３０１　半導体基板
３０５　フィールド酸化物
３１０　ポリシリコン層
３１４　ボトム・プレート
３１５　珪化物層
３２０　第１層間誘電体（ＩＬＤ）層
３２２　第１ＵＳＧ層
３２３　ＰＳＧ層
３２５　キャパシタ・マスキング・パターン
３２６　キャパシタ領域
３３０　薄い誘電体
３３５　コンタクト・マスキング・パターン
３４０　コンタクト・ホール
３５０　ボトム・プレート・コンタクト・ホール
３５２　モート・コンタクト・ホール
３５４　モート
３６０　キャパシタ
３６１　トップ・プレート
３６２　ボトム・プレート・コネクタ
３６３　モート・コネクタ
３６５　電気的接続領域
３７０　導電接続層
【図１Ａ】
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【図１Ｂ】
2004015059.tif 000004
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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