(57)【要約】【課題】基準信号が停止した場合の動作状態とロック判定回路の判定結果不一致を確実に防止する。【解決手段】比較信号ｆｐと基準信号ｆｒとの位相誤差信号ＬＯＣＫと、基準信号ＤＸとを入力し、比較信号の位相が基準信号にロックしたか否かのロック判定を行なう。電圧加算器５１は、ロック判定回路に入力する基準信号ＤＸを入力して監視し、基準信号ＤＸが停止したか否かに応じた基準信号検出信号ＤＸＡを生成する。電圧加算器５１の出力信号は、ロックしたか否かを検出するロック検出部を構成するＦＦ３、ＦＦ４及びＦＦ５のクリア端子に接続される。ロック検出部は、電圧加算器５１の基準信号検出信号ＤＸＡが、“Ｌ”（基準信号ＤＸ停止）となった場合、ＦＦ回路がクリアされ、出力端子Ｑから０が出力される。この結果、ロック判定出力信号ＬＤが“Ｌ”（アンロック状態）になる。【選択図】　　　　図２
2004080357.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器の出力信号を設定周波数に分周した比較信号と所定の周波数の外部基準信号を基準周波数に分周した基準信号との位相誤差と、前記基準信号とに基づいて前記比較信号の位相が前記基準信号にロックしたか否かを判定するロック判定回路において、
前記ロック判定回路に入力する前記基準信号を監視し、前記基準信号が停止したか否かに応じた所定の出力信号を生成する基準信号検出部と、
前記基準信号検出部の出力信号に基づいて前記基準信号が停止したことを検出した場合にはロック判定をアンロックに設定するロック検出部と、
を具備することを特徴とするロック判定回路。
【請求項２】
前記基準信号検出部は、前記基準信号を入力し、前記基準信号が入力している間は前記出力信号として所定の電圧レベルを保持する電圧加算器により構成されることを特徴とする請求項１記載のロック判定回路。
【請求項３】
前記基準信号検出部は、受動素子のみを用いたパッシブ型の電圧加算器により構成されることを特徴とする請求項２記載のロック判定回路。
【請求項４】
前記基準信号検出部は、能動素子も用いたアクティブ型の電圧加算器により構成されることを特徴とする請求項２記載のロック判定回路。
【請求項５】
入力される制御電圧信号の電圧値に応じた周波数信号を出力する電圧制御発振器の出力信号を設定周波数に分周した比較信号と所定の周波数の外部基準信号を基準周波数に分周した基準信号との位相誤差と、前記基準信号とに基づいて前記比較信号の位相が前記基準信号にロックしたか否かを判定するロック判定回路を具備し、前記ロック判定回路の結果に応じて前記制御電圧信号を制御するＰＬＬ周波数シンセサイザにおいて、
前記外部基準信号を基準周波数に分周する基準分周器によって生成された前記基準信号を監視し、前記基準信号が停止したか否かに応じた所定の出力信号を生成する基準信号検出回路と、
前記基準信号をクロック信号として入力して前記比較信号の位相が前記基準信号にロックしたか否かを判定するとともに、前記基準信号検出回路の出力信号に基づいて前記基準信号が停止したことを検出した場合にはロック判定を強制的にアンロックに設定するロック判定回路と、
を具備することを特徴とするＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はロック判定回路及びＰＬＬ周波数シンセサイザに関し、特に外部基準信号を用いて電圧制御発振器の出力信号から生成される比較信号と前記外部基準信号から生成される基準信号との位相が揃ったか否かを判定するロック判定回路及びＰＬＬ周波数シンセサイザに関する。
【０００２】
【従来の技術】
テレビジョン受信機やビデオテープレコーダ（ＶＴＲ；Ｖｉｄｅｏ　Ｔａｐｅ　Ｒｅｃｏｒｄｅｒ）等の放送受信機器、あるいは携帯電話等の無線通信機器には、所望の受信周波数あるいは送信周波数を得ることを目的としたＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）周波数シンセサイザが使用されている。このＰＬＬ周波数シンセサイザは、水晶発振器等が発生する所定の周波数の発振信号である外部基準信号ＯＳＣｉｎを分周して生成される基準信号ｆｒと比較信号ｆｐの位相が揃ったか否かを検出するロック判定回路を備えている。ロック判定回路の判定結果は、機器全体を制御するマイクロプロセッサ等の制御部に出力され、受信や送信動作等を開始するか否かの判断基準に用いられる。図６は、従来のロック判定回路の構成図である。
【０００３】
従来のロック判定回路は、前段の位相比較器により検出された基準信号ｆｒと比較信号ｆｐとの位相誤差信号ＬＯＣＫと、基準信号ＤＸとを入力する。基準信号ＤＸは基準信号ｆｒと同位相、同周波数の信号である。データフリップフロップ（以下、ＦＦと表記する）１は、データ入力端子Ｄにインバータ６１により反転された位相誤差信号ＬＯＣＫを入力し、基準信号ＤＸの立ち上がりでインバータ６１の出力をラッチして出力する。アンド６２は、ＦＦ１とインバータ６１の出力との論理積をとる。ＦＦ２は、アンド６２の出力を基準信号ＤＸの立ち上がりでラッチしたレベル値の反転出力（Ａ）をＦＦ３へ出力する。ＦＦ３はＦＦ２の出力（Ａ）、ＦＦ４はＦＦ３の出力、及びＦＦ５はＦＦ４の出力をデータ入力端子Ｄに入力し、インバータ６１の立ち上がりで入力信号をラッチし、出力する。アンド６３は、ＦＦ３、ＦＦ４及びＦＦ５の出力値の論理積をとり、ロック判定出力信号ＬＤとして出力する。
【０００４】
ロック判定回路の動作をタイムチャートで説明する。図７は、従来のロック判定回路のタイムチャートである。（１）はロック判定の場合、（２）はアンロック判定の場合を示している。
【０００５】
ＦＦ２の出力信号（Ａ）は、基準信号ＤＸをクロック信号として検出される位相誤差信号ＬＯＣＫのパルス幅が基準信号ＤＸの２倍以下の幅であるかどうかを示す信号である。ＦＦ３、ＦＦ４、ＦＦ５が順次データを保持することにより、アンド６３の出力は、位相誤差信号ＬＯＣＫのパルス幅が基準信号ＤＸの２倍以下の幅である状態が３回以上継続された場合に“Ｈ（ロック）”となる。また、位相誤差が発生した場合に“Ｌ（アンロック）”となる。このように、ロック判定回路は、外部基準信号ＯＳＣｉｎから生成される基準信号ＤＸに基づいてロック判定出力信号ＬＤを変化させている。
【０００６】
ここで、外部基準信号ＯＳＣｉｎを入力する基準信号入力回路について説明する。図８は、従来の基準信号入力回路の構成図である。（１）は、ＣＭＯＳ＋フィードバック抵抗を具備する回路の一例であり、（２）はフィードバック抵抗のないその他の回路の一例である。
【０００７】
基準信号入力回路（１）は、外部基準信号ＯＳＣｉｎの入力端子とキャパシタを介して接続するインバータにフィードバック抵抗Ｒが並列に接続される回路構成であり、従来のロック判定回路に多く採用されてきた。一方、基準信号入力回路（２）は、フィードバック抵抗Ｒを具備せず、外部基準信号ＯＳＣｉｎの入力端子とキャパシタを介して接続するインバータと、キャパシタとの間にバイアス電圧が印加されている。この基準信号入力回路（２）の回路構成は、基準信号入力回路（１）に比べて外部基準信号ＯＳＣｉｎが小振幅でも安定して動くことができるため、消費電力を少なくすることができ、近年、広く採用されるようになってきている。
【０００８】
このように、基準信号入力回路（１）または（２）により入力された外部基準信号ＯＳＣｉｎに基づいて生成される基準信号ＤＸがロック判定回路に供給され、ロック判定回路は、基準信号ＤＸに同期して動作を行なう。
【０００９】
【発明が解決しようとする課題】
しかし、従来のロック判定回路では、基準信号入力回路において外部基準信号が停止すると、ＰＬＬがアンロックにも拘わらず、ロック判定が「ロック」になる場合が発生するという問題がある。
【００１０】
上記の説明のように、ロック判定回路による判定結果は、システムの動作を決定するための重要な情報である。このロック判定回路は外部基準信号ＯＳＣｉｎより生成される基準信号ＤＸに同期して動作を行なっているため、水晶発振器の故障等により外部基準信号ＯＳＣｉｎが停止した場合のロック判定回路の出力値がシステム的に重要な問題となる。特に、ロック判定出力信号ＬＤが誤って「ロック」に固定されてしまった場合、システム的に誤動作を招く等の問題が発生する。
【００１１】
外部基準信号ＯＳＣｉｎが停止した場合のロック判定回路の動作は、基準信号入力回路の構成により違いがあるため、基準信号入力回路（１）及び（２）の各々の場合について説明する。
【００１２】
まず、フィードバック抵抗を具備する基準信号入力回路（１）について説明する。基準信号入力回路（１）の場合は、ロック判定出力信号ＬＤがロック状態で外部基準信号ＯＳＣｉｎが停止しても、フィードバック抵抗Ｒがあるため、インバータの入力である、外部基準信号ＯＳＣｉｎと出力のレベルが一定になるまで任意の周波数で発振が継続する。このため、ロック判定回路にはクロック信号である基準信号ＤＸが入力される。この基準信号ＤＸは、通常時の信号とは異なる周波数であるため、結果としてロック判定がアンロックの判定となる。
【００１３】
次に、近年採用されつつあるフィードバック抵抗を具備しない基準信号入力回路（２）の場合について説明する。この基準信号入力回路（２）の場合は、外部基準信号ＯＳＣｉｎが停止した段階で基準信号入力回路の出力も停止する。この場合、ＰＬＬがロックしている状態で外部基準信号ＯＳＣｉｎが停止すると、ＰＬＬはアンロックにも拘わらず、ロック判定回路は「ロック：ＬＤ＝Ｈ」のままになってしまう。
【００１４】
これをそれぞれの動作波形を用いて説明する。図９は、外部基準信号ＯＳＣｉｎが停止した場合の動作波形を示している。（１）は、基準信号入力回路（１）の「ＣＭＯＳ＋フィードバック抵抗」における動作波形である。（２）は、基準信号入力回路（２）の「その他の回路」における動作波形である。
【００１５】
基準信号入力回路（１）の場合は、外部基準信号ＯＳＣｉｎが停止すると、外部基準信号ＯＳＣｉｎの停止から少しの間フィードバック抵抗Ｒにより生じる発振信号を基準信号ＤＸとして動作し、その結果としてロック判定出力は、ロック（Ｈ）からアンロック（Ｌ）になる。しかしながら、結果としてアンロックの判定とはなるが、外部基準信号ＯＳＣｉｎの停止を直接監視しているわけではないため、停止と同時にアンロックと判定されることはない。上記の説明のように、機器の制御を行なう制御部が用いる信号であるため、誤動作を防止するためには迅速かつ確実にアンロック判定となることが望ましい。
【００１６】
一方、基準信号入力回路（２）の場合は、外部基準信号ＯＳＣｉｎが停止すると、ロック検出用のクロック信号である基準信号ＤＸが停止し、ロック判定回路が停止してしまう。このため、ロック判定出力信号ＬＤは最終の値（ロック）に固定される。この結果、アンロックの状態であるにも拘わらず、制御部がロック状態であると判断して処理を行なうため、機器の誤動作を招く可能性がある。
【００１７】
このような外部基準信号の停止によるロック状態の固定を防止するため、例えば、特開平１０−３２２１９９公報記載の「半導体集積回路装置及びＰＬＬ周波数シンセサイザ」では、基準信号ｆｒと比較信号ｆｐとからロック判定回路のクロック信号を生成し、外部基準信号より生成される基準信号ｆｒが停止した場合には、比較信号ｆｐをロック検出のための基準信号とすることによってロック判定回路を動作させ、ロック判定回路がロック状態に固定されるのを防止している。
【００１８】
しかしながら、このような構成のＰＬＬ周波数シンセサイザは、基準信号ｆｒが停止してもロック判定回路を正常に動作させ、結果としてアンロックにさせるものである。このため、上記の説明の基準信号入力回路（１）の場合と同様の問題が生じる。
【００１９】
本発明はこのような点に鑑みてなされたものであり、外部基準信号が停止した場合の動作状態とロック判定回路の判定結果不一致を確実に防止することが可能なロック判定回路及びこのロック判定回路を備えた周波数シンセサイザを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明では上記課題を解決するために、図２に示すような、電圧制御発振器の出力信号を設定周波数に分周した比較信号と所定の周波数の外部基準信号を基準周波数に分周した基準信号との位相誤差と、前記基準信号とに基づいて前記比較信号の位相が前記基準信号にロックしたか否かを判定するロック判定回路において、前記ロック判定回路に入力する前記基準信号を監視し、前記基準信号が停止したか否かに応じた所定の出力信号を生成する基準信号検出部と、前記基準信号検出部の出力信号に基づいて前記基準信号が停止したことを検出した場合にはロック判定をアンロックに設定するロック検出部と、を具備することを特徴とするロック判定回路、が提供される。
【００２１】
このような構成のロック判定回路は、電圧制御発振器の出力信号を設定周波数に分周した比較信号と所定の周波数の外部基準信号を基準周波数に分周した基準信号との間の位相誤差信号ＬＯＣＫを入力し、基準信号ＤＸをクロック信号としてロック判定を行なう。基準信号検出部を構成する、例えば電圧加算器５１は、ロック判定回路に入力する基準信号ＤＸを入力して監視し、基準信号ＤＸが停止したか否かに応じた所定の基準信号検出信号ＤＸＡを生成する。基準信号検出部である電圧加算器５１は、例えば、基準信号ＤＸが正常に入力する場合は電圧レベル“Ｈ”を出力し、基準信号ＤＸが停止した場合は電圧レベル“Ｌ”を出力する。この電圧加算器５１の出力信号は、位相が合っている状態が一定時間継続するロック状態となったか否かを検出するロック検出部を構成するＦＦ３（６６）、ＦＦ４（６７）及びＦＦ５（６８）のクリア端子に接続される。ロック検出部は、ＦＦ３（６６）、ＦＦ４（６７）、ＦＦ５（６８）及びアンド６３より構成されており、基準信号検出部である電圧加算器５１の基準信号検出信号ＤＸＡが、“Ｌ”（基準信号ＤＸ停止）となった場合、ＦＦ回路がクリアされ、出力端子Ｑから０が出力される。この結果、ロック判定出力信号ＬＤが“Ｌ”（アンロック状態）になる。
【００２２】
さらに、このようなロック判定回路を具備するＰＬＬ周波数シンセサイザは、基準信号検出回路を具備し、基準信号検出回路において基準信号ＤＸを監視し、基準信号ＤＸが停止したか否かに応じた基準信号検出信号ＤＸＡをロック判定回路に出力する。ロック判定回路は、基準信号検出回路の基準信号検出信号ＤＸＡが“基準信号停止”となった場合、強制的にアンロック判定を出力する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の一実施の形態であるＰＬＬ周波数シンセサイザの構成図である。
【００２４】
本発明に係るＰＬＬ周波数シンセサイザは、入力される制御電圧信号の電圧値に応じた周波数（ｆｉｎ）の信号を発生させる電圧制御発振器（以下、ＶＣＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）とする）の出力信号を入力し、所定の周波数に分周するプリスケーラ１１と、プリスケーラ１１によって分周された発振信号をさらに設定周波数に分周して比較信号ｆｐを生成する比較分周器１２と、水晶発振器等の発生する所定の周波数の外部基準信号ＯＳＣｉｎを入力する基準信号入力回路２１と、基準信号入力回路２１の入力した外部基準信号ＯＳＣｉｎを基準周波数に分周して基準信号ｆｒ、ＤＸを生成する基準分周器２２と、比較信号ｆｐと基準信号ｆｒの位相を比較して位相誤差信号ＬＯＣＫを生成する位相比較器３０と、位相比較器３０の検出する位相誤差信号に応じた出力電流Ｄｏを出力するチャージポンプ（以下、Ｃ／Ｐとする）４０と、基準分周器２２の生成する基準信号ＤＸを入力して基準信号が停止したか否かを監視して基準信号検出信号ＤＸＡを生成する基準信号検出回路５０と、位相誤差信号ＬＯＣＫ、基準信号ＤＸ及び基準信号検出信号ＤＸＡを入力し比較信号ｆｐの位相が基準信号ｆｒの位相にロックしたか否かを検出してロック判定出力信号ＬＤを生成するロック判定回路６０と、から構成される。
【００２５】
ＶＣＯは、制御電圧信号の電圧値に応じた周波数ｆｉｎの発振信号を生成し、プリスケーラ１１に出力する。ＶＣＯによって生成された高周波数の発振信号は、プリスケーラ１１によって所定の周波数まで分周され、比較分周器１２に出力される。比較分周器１２は、さらに、プリスケーラ１１により分周された発振信号を予め設定された設定周波数に分周して比較信号ｆｐを生成する。このようにしてＶＣＯの生成した発振信号（周波数ｆｉｎ）から比較信号ｆｐが生成され、位相比較器３０に出力される。
【００２６】
基準信号入力回路２１は、水晶発振器等が発生する固有周波数の外部基準信号ＯＳＣｉｎを入力し、基準分周器２２に出力する。
基準分周器２２は、基準信号入力回路２１から入力する外部基準信号ＯＳＣｉｎを基準周波数に分周して基準信号ｆｒを生成し、位相比較器３０に出力する。また、同様の基準信号ＤＸを生成し、ロック検出用のクロック信号としてロック判定回路６０へ出力する。
【００２７】
位相比較器３０は、比較信号ｆｐと基準信号ｆｒとの位相を比較し、その比較結果に基づく第１、第２の位相誤差信号をＣ／Ｐ４０へ出力する。また、基準信号ｆｒの立ち上がりと比較信号ｆｐの立ち上がりの位相差に応じたパルス信号である位相誤差信号ＬＯＣＫを生成し、ロック判定回路６０へ出力する。
【００２８】
Ｃ／Ｐ４０は、位相比較器３０の検出した第１、第２の位相誤差信号を入力し、これらの位相誤差信号に対応する時間、出力電流Ｄｏを出力する。さらに、Ｃ／Ｐ４０の出力電流Ｄｏに応じてＶＣＯの制御電圧信号が生成され、この制御電圧信号に従ってＶＣＯの出力周波数が制御される。
【００２９】
基準信号検出回路５０は、基準分周器２２の生成する基準信号ＤＸを入力し、基準信号ＤＸを監視し、基準信号ＤＸが停止したか否かに応じて基準信号検出信号ＤＸＡを生成し、ロック判定回路６０へ出力する。基準信号検出回路５０は、例えば、基準信号ＤＸが動作している（基準周波数の発振信号が入力する）間は、基準信号検出信号ＤＸＡとして所定の電位を維持し、基準信号ＤＸが停止すると基準信号検出信号ＤＸＡの電位を維持できなくなるような回路で構成する。このような回路は、電圧加算回路、昇圧回路、あるいは積分回路等により構成することができる。
【００３０】
ロック判定回路６０は、位相比較器３０の生成する位相誤差信号ＬＯＣＫ、基準分周器２２の生成する基準信号ＤＸ、基準信号検出回路５０の生成する基準信号検出信号ＤＸＡを入力し、比較信号ｆｐの位相が基準信号ｆｒにロックしたか否かの判定を行なう。ロック判定回路６０では、基準信号検出信号ＤＸＡを監視し、基準信号検出信号ＤＸＡが基準信号ＤＸの入力を示している場合は、基準信号ＤＸと位相誤差信号ＬＯＣＫとに基づいて、比較信号ｆｐの位相が基準信号ｆｒにロックしたか否かの判定を行ない、「ロック」または「アンロック」のロック判定出力信号ＬＤを出力する。また、基準信号検出信号ＤＸＡが基準信号ＤＸの停止を示している場合は、ロック判定出力信号ＬＤを強制的に「アンロック」にする。
【００３１】
このような構成のＰＬＬ周波数シンセサイザの動作について説明する。
ＶＣＯが生成する周波数ｆｉｎの発振信号は、プリスケーラ１１に入力し、所定の周波数に分周された後、さらに比較分周器１２によって設定周波数まで分周される。これにより、周波数ｆｉｎの入力信号から設定周波数の比較信号ｆｐが生成され、位相比較器３０に出力される。また、水晶発振器等が発生する一定周波数の発振信号に基づく外部基準信号ＯＳＣｉｎが基準信号入力回路２１より入力し、基準分周器２２で基準周波数まで分周され、基準信号ｆｒ、ＤＸが生成される。基準周波数の基準信号ｆｒは位相比較器３０、基準信号ＤＸは基準信号検出回路５０及びロック判定回路６０へ出力される。
【００３２】
位相比較器３０では、ＶＣＯの出力信号に基づく比較信号ｆｐと、外部基準信号ＯＳＣｉｎに基づく基準信号ｆｒの位相を比較し、比較した結果検出された位相差をＣ／Ｐ４０へ出力する。また、比較信号ｆｐと基準信号ｆｒの位相誤差信号ＬＯＣＫをロック判定回路６０へ出力する。
【００３３】
Ｃ／Ｐ４０は、位相差を入力し、位相差に応じた時間出力電流Ｄｏを出力する。さらに、出力電流Ｄｏに応じてＶＣＯの制御電圧信号が生成され、この制御電圧信号に従ってＶＣＯの出力周波数が制御される。このように、ＶＣＯの生成する発振信号（周波数ｆｉｎ）は、比較信号ｆｐと基準信号ｆｒに基づいて位相比較器３０、Ｃ／Ｐ４０、ＶＣＯ、プリスケーラ１１及び比較分周器１２からなる閉ループのＰＬＬ回路で帰還制御される。
【００３４】
また、基準信号検出回路５０は、基準信号ＤＸを監視し、基準信号ＤＸが入力されているか否かを示す基準信号検出信号ＤＸＡを生成し、ロック判定回路６０へ出力する。ロック判定回路６０は、基準信号検出信号ＤＸＡを監視し、基準信号検出信号ＤＸＡが基準信号ＤＸの停止を示している場合は、ロック判定出力信号ＬＤを強制的に「アンロック」にする。一方、基準信号検出信号ＤＸＡが基準信号ＤＸの入力を示している場合は、基準信号ＤＸと位相誤差信号ＬＯＣＫとに基づいて、比較信号ｆｐの位相が基準信号ｆｒにロックしたか否かの判定を行ない判定結果に応じたロック判定出力信号ＬＤを出力する。このようにして生成されたロック判定出力信号ＬＤは、システムを制御するマイクロプロセッサ等の制御部に送られ、処理の開始や終了等の動作制御時の判断に用いられる。
【００３５】
このような構成のＰＬＬ周波数シンセサイザでは、基準信号ＤＸが入力しているか否かを監視する基準信号検出回路５０を設け、基準信号ＤＸの検出有無に応じて基準信号検出信号ＤＸＡをロック判定回路６０へ出力する。ロック判定回路６０は、基準信号検出信号ＤＸＡに基づいて基準信号ＤＸの停止が検出された場合、ロック検出出力信号を強制的に「アンロック」にする。このように、基準信号の停止によりＰＬＬがアンロックの状態になった場合、ロック判定回路６０の出力結果を確実に一致させることが可能となる。この結果、ロック判定出力信号ＬＤを参照する制御部の誤動作等を確実に防止することができる。
【００３６】
上記の説明では、基準信号検出回路５０をロック判定回路６０の外部に設けるとしたが、ロック判定回路６０内部に設けることもできる。
次に、基準信号検出回路５０を含むロック判定回路６０の回路構成について説明する。図２は、本発明の一実施の形態であるロック判定回路の構成図である。
【００３７】
本発明に係るロック判定回路は、基準信号ＤＸと位相誤差信号ＬＯＣＫを入力信号とし、基準信号ＤＸの入力有無に応じて基準信号検出信号ＤＸＡの出力値を変化させる電圧加算器５１、位相誤差信号ＬＯＣＫを反転出力するインバータ６１、インバータ６１出力をラッチするＦＦ１（６４）、インバータ６１出力とＦＦ１（６４）の論理積を算出するアンド６２、アンド６２出力をラッチするＦＦ２（６５）、ＦＦ２出力をラッチするとともに基準信号検出信号ＤＸＡに応じて出力をクリアするＦＦ３（６６）、ＦＦ３出力をラッチするとともに基準信号検出信号ＤＸＡに応じて出力をクリアするＦＦ４（６７）、ＦＦ４出力をラッチするとともに基準信号検出信号ＤＸＡに応じて出力をクリアするＦＦ５（６８）及びＦＦ３（６６）、ＦＦ４（６７）及びＦＦ５（６８）の出力信号の論理積を算出し、ロック判定出力信号ＬＤを生成するアンド６３から構成される。
【００３８】
インバータ６１は、入力端子は位相比較器３０の位相誤差信号ＬＯＣＫ出力端子に、出力端子はＦＦ１（６４）及びアンド６２の入力端子に接続し、位相誤差信号ＬＯＣＫの反転信号を生成する。すなわち、位相誤差信号ＬＯＣＫが“Ｈ”出力の期間が位相誤差の発生している期間になる。
【００３９】
ＦＦ１（６４）は、データ入力端子Ｄはインバータ６１の出力端子に、クロック端子ＣＬＫは基準信号ＤＸの出力端子に接続し、出力端子Ｑはアンド６２の入力端子に接続する。ＦＦ１（６４）は、基準信号ＤＸの立ち上がりでラッチしたインバータ６１の出力値をアンド６２へ出力するとともに、１クロック間保持する。
【００４０】
アンド６２は、入力端子は、インバータ６１出力とＦＦ１（６４）出力に接続し、出力端子はＦＦ２（６５）のデータ入力端子Ｄに接続する。インバータ６１出力値とＦＦ１（６４）出力値との論理積を出力信号としてＦＦ２（６５）へ出力する。
【００４１】
ＦＦ２（６５）は、データ入力端子Ｄはアンド６２の出力端子に、クロック端子ＣＬＫは基準信号ＤＸの出力端子に接続し、出力端子ＸＱはＦＦ３（６６）のデータ入力端子Ｄに接続する。ＦＦ２（６５）は、基準信号ＤＸの立ち上がりでラッチしたインバータ６１の出力値を反転し、反転信号（Ａ）としてＦＦ３（６６）へ出力するとともに、１クロック間保持する。
【００４２】
ＦＦ３（６６）は、データ入力端子ＤはＦＦ２（６５）の出力端子に、クロック端子ＣＬＫはインバータ６１の出力端子に、クリア端子ＣＬＲは基準信号検出信号ＤＸＡの出力端子に接続し、出力端子ＱはＦＦ４（６７）のデータ入力端子Ｄとアンド６３の入力端子とに接続する。ＦＦ３（６６）は、位相誤差信号ＬＯＣＫの反転信号の立ち上がりでラッチしたＦＦ２（６５）の出力信号（Ａ）をＦＦ４（６７）へ出力するとともに、１クロック間保持する。また、クリア端子ＣＬＲへの入力信号が０になった場合は、出力信号を０にクリアする。
【００４３】
ＦＦ４（６７）は、データ入力端子ＤはＦＦ３（６６）の出力端子に、クロック端子ＣＬＫはインバータ６１の出力端子に、クリア端子ＣＬＲは基準信号検出信号ＤＸＡの出力端子に接続し、出力端子ＱはＦＦ５（６８）のデータ入力端子Ｄとアンド６３の入力端子に接続する。ＦＦ４（６７）は、位相誤差信号ＬＯＣＫの反転信号の立ち上がりでラッチしたＦＦ３（６６）の出力信号をＦＦ５（６８）へ出力するとともに、１クロック間保持する。ＦＦ４（６７）は、ＦＦ３（６６）の１クロック（インバータ６１の出力信号の生成するクロック）前の出力信号をラッチすることになる。また、クリア端子ＣＬＲへの入力信号が０になった場合は、出力信号を０にクリアする。
【００４４】
ＦＦ５（６８）は、データ入力端子ＤはＦＦ４（６７）の出力端子Ｑに、クロック端子ＣＬＫはインバータ６１の出力端子に、クリア端子ＣＬＲは基準信号検出信号ＤＸＡの出力端子に接続し、出力端子Ｑはアンド６３の入力端子に接続する。ＦＦ５（６８）は、位相誤差信号ＬＯＣＫの反転信号の立ち上がりでラッチしたＦＦ４（６７）の出力信号をアンド６３へ出力するとともに、１クロック間保持する。ＦＦ４（６７）は、ＦＦ３（６６）の２クロック前の出力信号をラッチすることになる。また、クリア端子ＣＬＲへの入力信号が０になった場合は、出力信号を０にクリアする。
【００４５】
アンド６３は、ＦＦ３（６６）、ＦＦ４（６７）及びＦＦ５（６８）の出力信号を入力し、その論理積をロック判定出力信号ＬＤとして出力する。ＦＦ３（６６）、ＦＦ４（６７）及びＦＦ５（６８）の出力信号が全て１となった場合、すなわち、位相誤差信号ＬＯＣＫのパルス幅が基準信号ＤＸの２倍以下の幅である状態が３回以上連続して維持された場合、ロック判定出力信号ＬＤが「ロック」、ＬＤ＝“１”となる。この状態が維持されなくなった場合と、ＦＦ３（６６）、ＦＦ４（６７）及びＦＦ５（６８）の出力信号が基準信号停止によりクリアされた場合には、ロック判定出力信号ＬＤは、ＬＤ＝“０”となる。
【００４６】
このような構成のロック判定回路の動作について説明する。
ロック判定回路に入力する位相誤差信号ＬＯＣＫは、位相比較器３０の生成した基準信号ｆｒと比較信号ｆｐの立ち上がりの位相誤差に応じたパルス幅信号である。一方、基準信号ＤＸは、基準分周器２２が生成した基準信号ｆｒと同一のクロック信号であり、基準信号検出回路５０が生成した基準信号検出信号ＤＸＡである。
【００４７】
インバータ６１は、位相誤差信号ＬＯＣＫの反転出力で、パルス幅が大きいほど比較信号ｆｐと基準信号ｆｒの位相誤差が大きいことを表す。ＦＦ１（６４）は、基準信号ＤＸの立ち上がりエッジで、インバータ６１の出力信号である位相誤差信号ＬＯＣＫの反転信号をラッチし、ラッチした信号のレベルをアンド６２へ出力する。アンド６２では、インバータ６１の出力信号とＦＦ１（６４）の出力信号の論理積をとりＦＦ２（６５）へ出力する。ＦＦ２（６５）では、基準信号ＤＸの立ち上がりエッジでアンド６２の出力信号をラッチし、ラッチした信号の反転信号を出力信号（Ａ）としてＦＦ３（６６）へ出力する。出力信号（Ａ）は、位相誤差信号ＬＯＣＫのパルス幅が基準信号ＤＸの２倍以下の幅であるかどうかを示しており、位相誤差信号ＬＯＣＫのパルス幅が基準信号ＤＸの２倍以下の場合は“１”が、それ以外の場合は“０”が出力される。
【００４８】
ＦＦ３（６６）は、インバータ６１の立ち上がり、すなわち位相誤差信号ＬＯＣＫの立ち下がりエッジに同期してＦＦ２（６５）の出力信号（Ａ）をラッチし、ラッチした信号のレベルをＦＦ４（６７）及びアンド６３へ出力する。これにより、位相誤差が発生している期間が基準信号ＤＸの立ち上がりエッジの２つ以上にかかる場合、“０”が出力され、かからない場合“１”が出力される。また、クリア端子ＣＬＲから入力する基準信号検出信号ＤＸＡが“０”であれば、出力信号をクリアする。ＦＦ４（６７）は、同様にインバータ６１の立ち上がりエッジに同期してＦＦ３（６６）の出力信号をラッチし、ラッチした信号のレベルをＦＦ５（６８）及びアンド６３へ出力する。これにより、前クロックにおいて位相誤差が発生している期間が基準信号ＤＸの立ち上がりエッジの２つ以上にかかる場合、“０”が出力され、かからない場合“１”が出力される。また、クリア端子ＣＬＲから入力する基準信号検出信号ＤＸＡが“０”であれば、出力信号をクリアする。ＦＦ５（６８）も同様に、インバータ６１の立ち上がりエッジに同期してＦＦ４（６７）の出力信号をラッチし、アンド６３へ出力する。これにより、前々周期のクロックにおいて位相誤差が発生している期間が基準信号ＤＸの立ち上がりエッジの２つ以上にかかる場合、“０”が出力され、かからない場合“１”が出力される。また、クリア端子ＣＬＲから入力する基準信号検出信号ＤＸＡが“０”であれば、出力信号をクリアする。
【００４９】
アンド６３は、ＦＦ３（６６）、ＦＦ４（６７）及びＦＦ５（６８）の出力信号を入力し、これらの論理積をロック判定出力信号ＬＤとして出力する。これにより、基準信号検出信号ＤＸＡが“０”（基準信号停止）であれば、「アンロック」と判定してＬＤ＝“Ｌ”が出力される。基準信号検出信号ＤＸＡが“１”（基準信号正常）であり、位相誤差信号ＬＯＣＫのパルス幅が基準信号ＤＸの２倍以下である状態が３回以上連続維持されると「ロック」と判定してＬＤ＝“Ｈ”、位相誤差信号ＬＯＣＫの幅はＤＸの信号パルス幅以上になると「アンロック」と判定しＬＤ＝“Ｌ”を出力する。
【００５０】
この動作をタイムチャートで説明する。図３は、本発明の一実施の形態であるロック判定回路のタイムチャートである。
基準信号入力回路の出力信号（ＯＵＴ）が正常の状態では、この信号に基づいて基準信号ＤＸが正常に生成され、電圧加算器５１の出力（ＤＸＡ）も正常“１”を示す所定の電位が維持される。これに伴って、ロック判定回路６０は、比較信号ｆｐと基準信号ｆｒの位相が合っているかどうかの判定を行ない、ロック判定出力信号ＬＤを出力する。何らかの事情で基準信号入力回路の出力信号（ＯＵＴ）が停止すると、基準信号ＤＸも停止する。電圧加算器５１では、基準信号ＤＸが停止したことにより、基準信号検出信号ＤＸＡの電位が維持できず、出力値が基準信号停止を示す“０”へ変化する。ロック判定回路６０では、基準信号検出信号ＤＸＡが“０”に立ち下がったことにより、ＦＦ３（６６）、ＦＦ４（６７）及びＦＦ５（６８）の出力が“０”になり、アンド６３の出力信号であるロック判定出力信号ＬＤも“０”になる。
【００５１】
このように、本発明のロック判定回路によれば、基準信号が停止した場合、直ちにロック判定をアンロックにすることができる。
次に、基準信号検出回路の実施の態様である電圧加算器を用いた回路構成について説明する。
【００５２】
第１に、最も簡単に回路を構成する場合について説明する。図４は、本発明の一実施の形態であるＰＬＬ周波数シンセサイザにおけるパッシブ型の電圧加算器の回路図である。
【００５３】
パッシブ型の電圧加算器は、受動素子だけで構成される電圧加算器で、基準信号ＤＸが入力する入力端子と、基準信号検出信号を出力する出力端子とに接続する抵抗Ｒ１と、抵抗Ｒ１と出力端子との間とグランドに接続するキャパシタＣ１と、キャパシタＣ１と同様に抵抗Ｒ１と出力端子との間とグランドに接続する抵抗Ｒ２とから構成される。このような構成の電圧加算器は、フィルタとして動作し、キャパシタＣ１の容量、抵抗Ｒ１、Ｒ２の抵抗値を基準信号ＤＸの周波数に対して適当に選択すれば、基準信号ＤＸが入力している間、基準信号検出信号ＤＸＡの電圧レベルは所定の電位以上を維持することができる。
【００５４】
第２に、出力信号である基準信号検出信号ＤＸＡの出力値を所定のレベルにする回路構成の場合について説明する。図５は、本発明の一実施の形態であるＰＬＬ周波数シンセサイザにおけるアクティブ型の電圧加算器の回路図である。
【００５５】
アクティブ型の電圧加算器は、能動素子も用いて構成される電圧加算器で、基準信号ＤＸが入力する入力端子と、基準信号検出信号を出力する出力端子間に演算増幅器（ＯＰ−ａｍｐ）が設けられている。ＯＰ−ａｍｐの反転入力端子には抵抗Ｒ１を介して基準信号ＤＸの入力端子が接続し、非反転入力端子には電源が接続する。また、ＯＰ−ａｍｐと並列にキャパシタＣ１と抵抗Ｒ２が設けられている。このような構成の電圧加算器は、積分回路として動作し、回路の伝達特性は上記のパッシブ型の電圧加算器と同様の特性を持つ。すなわち、基準信号ＤＸが入力している間、基準信号検出信号ＤＸＡの電圧レベルは所定の電位以上を維持することができる。ただし、パッシブ型の電圧加算器では増幅はできないが、アクティブ型の電圧加算器は増幅が可能である。
【００５６】
このように基準信号検出回路は、上記の説明のような比較的簡単な回路構成によって実現することが可能である。この基準信号検出回路で検出された基準信号の入力有無をロック判定に用いることにより、迅速かつ確実に「アンロック」を制御部へ伝達することができる。この結果、ロック判定と実際の状態の不一致により生じる誤動作を確実に防止することができる。
【００５７】
【発明の効果】
以上説明したように本発明のロック判定回路及びＰＬＬ周波数シンセサイザでは、外部基準信号から生成される基準信号が停止したか否かを監視し、基準信号の停止が検出された場合には直ちにロック判定出力信号をアンロックにする。これにより、基準信号の停止によりＰＬＬがアンロックの状態になった場合、ロック判定回路の出力結果を確実に一致させることが可能となる。この結果、ロック判定出力信号をシステム制御信号に使用しても誤動作等の不都合を生じることがなくなる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＰＬＬ周波数シンセサイザの構成図である。
【図２】本発明の一実施の形態であるロック判定回路の構成図である。
【図３】本発明の一実施の形態であるロック判定回路のタイムチャートである。
【図４】本発明の一実施の形態であるＰＬＬ周波数シンセサイザにおけるパッシブ型の電圧加算器の回路図である。
【図５】本発明の一実施の形態であるＰＬＬ周波数シンセサイザにおけるアクティブ型の電圧加算器の回路図である。
【図６】従来のロック判定回路の構成図である。
【図７】従来のロック判定回路のタイムチャートである。
【図８】従来の基準信号入力回路の構成図である。
【図９】外部基準信号ＯＳＣｉｎが停止した場合の動作波形を示している。
【符号の説明】
１１　プリスケーラ
１２　比較分周器
２１　基準信号入力回路
２２　基準分周器
３０　位相比較器
４０　チャージポンプ（Ｃ／Ｐ）
５０　基準信号検出回路
６０　ロック判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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