(57)【要約】【課題】少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、界面付近で発生するえぐれを解消することができる半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器を提供すること。【解決手段】膜質が異なる少なくとも２層以上の層間絶縁膜４１，１２を貫通するコンタクトホールが存在する場合、上層の層間絶縁膜４１のドライエッチングによるエッチングレートが、下層の層間絶縁膜１２のエッチングレートより速く設定するようにした。【選択図】    図１
2004335848.tif 000002
【特許請求の範囲】
【請求項１】
膜質が異なる少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを有し、前記コンタクトホールが形成される上層の層間絶縁膜のドライエッチング又はウエットエッチングによるエッチングレートが、前記コンタクトホールが形成される下層の層間絶縁膜のエッチングレートより速いことを特徴とする半導体装置。
【請求項２】
前記下層に対する前記上層のエッチングレートの差は、各層間絶縁膜間で１０％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記エッチングレートの差は、更に好ましくは５０％以上であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記少なくとも２層以上の層間絶縁膜は、それらの層間絶縁膜の膜応力が、ほぼ同等（±５０ＭＰａ以下）であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記少なくとも２層以上の層間絶縁膜は、減圧気相成長法（ＬＰ−ＣＶＤ），プラズマ気相成長法（Ｐ−ＣＶＤ），エレクトロン・サイクロトロン気相成長法（ＥＣＲ−ＣＶＤ），常圧気相成長法（ＡＰ−ＣＶＤ）の成膜方法のいずれかの組合せにより形成されることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記少なくとも２層以上の層間絶縁膜は、減圧気相成長法（ＬＰ−ＣＶＤ）により形成され、前記下層は、半導体層を覆う層間絶縁膜であって、熱酸化膜とＨＴＯ膜と減圧ＴＥＯＳ膜（活性化アニール有り）との多層構造の層間絶縁膜とされ、該層間絶縁膜を覆う前記上層の層間絶縁膜にはソース電極，ドレイン電極が形成され、前記半導体層と前記ソース電極，ドレイン電極とのコンタクトを前記上層，下層を貫通するコンタクトホール及び該コンタクトホール内に形成される導電膜で電気的に導通させることを特徴とする請求項１に記載の半導体装置。
【請求項７】
基板上に、第１の導電層と、該第１の導電層の上方に積層形成された第１の層間絶縁膜と、該第１の層間絶縁膜上に形成された第２の層間絶縁膜と、該第２の層間絶縁膜の上方に積層された第２の導電層とを備えており、前記第１の導電層と前記第２の導電層とを接続するコンタクトホールが前記第１の層間絶縁膜及び前記第２の層間絶縁膜間の界面を貫通して前記第１の層間絶縁膜及び前記第２の層間絶縁膜に開孔させ、該コンタクトホールを介して前記第１の導電層と前記第２の導電層とを電気的に接続する半導体装置を製造する半導体装置の製造方法であって、前記コンタクトホールをドライエッチング又はウエットエッチングにより前記界面を貫通して開孔し、前記第２の層間絶縁膜のドライエッチング又はウエットエッチングによるエッチングレートが、前記第１の層間絶縁膜のエッチングレートより速いことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７の半導体装置の製造方法により製造される半導体装置と、該半導体装置に対向配置された対向基板と、該対向基板と前記半導体装置との間に挟持された電気光学物質とを備えたことを特徴とする電気光学装置。
【請求項９】
請求項７に記載の半導体装置の製造方法を含み、前記半導体装置と対向基板とを対向配置した状態で貼り合せる工程と、前記半導体装置及び前記対向基板両者間に電気光学物質を封入する工程とを更に含むことを特徴とする電気光学装置の製造方法。
【請求項１０】
請求項８に記載の電気光学装置を具備することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器に関し、特に、膜質が異なる少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、界面付近で発生するえぐれを解消することが可能な半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器に関する。
【０００２】
【従来の技術】
近年、半導体集積回路や液晶表示装置においては、パターンの微細化・高集積化に伴って、階層構造化及び配線層の多層化が進んできている。このような微細化に伴って、上層と下層を隣接するためのコンタクトホールの微細化や、また多層化によりコンタクトホールが深くなってきている。
【０００３】
しかし、このような微細化に伴って、例えば上層が金属配線のようなスパッタリング法により形成される場合には、金属配線の付きが悪く、コンタクトホールの断線が発生しやすくなっていた。さらに、コンタクトホールが深くなり、多層の層間絶縁膜を貫通するように形成されるため、前記層間絶縁膜の膜質によっては、層間膜界面のえぐれが発生し、コンタクトホール内での断線が多くなっていた。
【０００４】
【特許文献１】
特開２００２−３５３４２４号公報（第１−３頁、図１−４）
【０００５】
【発明が解決しようとする課題】
ところで、例えば、液晶表示装置等の電気的に光学特性を制御可能な電気光学素子を搭載した装置（以下、電気光学装置）の半導体素子基板（以下、素子基板）における積層構造で、アルミの配線層下の層間絶縁膜をプラズマ・テトラ・エチル・オルソ・シリケート（以下、Ｐ−ＴＥＯＳ）と減圧・テトラ・エチル・オルソ・シリケート（以下、減圧ＴＥＯＳ）で成膜し、コンタクトホールを形成すると、コンタクトホール側壁におけるＰ−ＴＥＯＳと減圧ＴＥＯＳとの層間絶縁膜界面でＶ字状の亀裂（以下、Ｖカット）が入る。すると、コンタクトホール内の電極引出し用配線が断線したり、或いは配線層と半導体層、ゲート線及び容量とのコンタクト抵抗が高くなり、パネル表示で輝点として表示されるという問題がある。
そこで、本発明は、上記の問題に鑑みてなされたもので、少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、界面付近で発生するえぐれを解消することができる半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに該電気光学装置を用いて構成される電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による半導体装置は、膜質が異なる少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを有し、前記コンタクトホールが形成される上層の層間絶縁膜のドライエッチング又はウエットエッチングによるエッチングレートが、前記コンタクトホールが形成される下層の層間絶縁膜のエッチングレートより速いことを特徴とするものである。
【０００７】
本発明のこのような構成によれば、膜質に応じてエッチングレートを変えることで、上層と下層とでエッチング（削り）の具合を同様に設定可能となると共に、上層のエッチングレートを下層のエッチングレートよりも大きくすることで、上層の広がり具合が下層のそれよりも少なくならないようにするものである。反対に、下層のエッチングレートを上層のエッチングレートよりも大きくすると、下層の削れ具合（広がり）  が大きくなり、所謂アンダーカットとなって下側がえぐれてしまい、スパッタリングによる導電膜形成に支障を来たす怖れが生ずる。従って、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることができる。
【０００８】
また、本発明において、前記上層，下層でのエッチングレートの差が、各層間絶縁膜間で１０％以上、好ましくは５０％以上であることことが好ましい。
【０００９】
このような構成によれば、上層，下層での膜質（例えば膜の応力）が異なっているとは言え、上層，下層での膜質の差は或る範囲に限定されるので、上層，下層でのエッチングレートの差も一方の層のエッチングレートに対して他方の層でのエッチングレートは下層に対して上層のエッチングレートを高くし、界面にえぐれが生じてもエッチングレートの差によりえぐれ形状を低減することができ、上述した利点を確保することが可能となる。
【００１０】
また、本発明において、前記少なくとも２層以上の層間絶縁膜は、それらの層間絶縁膜の膜応力が、ほぼ同等（±５０ＭＰａ以下）であることが好ましい。
【００１１】
このような構成によれば、層間絶縁膜間の界面に働く応力低減になり、層間界面へのえぐれ低減につながると共に、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることが可能となる。
【００１２】
また、本発明において、前記少なくとも２層以上の層間絶縁膜は、減圧気相成長法（ＬＰ−ＣＶＤ），プラズマ気相成長法（Ｐ−ＣＶＤ），エレクトロン・サイクロトロン気相成長法（ＥＣＲ−ＣＶＤ），常圧気相成長法（ＡＰ−ＣＶＤ）の成膜方法のいずれかの組合せにより形成されることが好ましい。
【００１３】
このような構成により、成膜条件やアニール条件を変更することで膜質を制御でき、界面付近で発生するえぐれを軽減し、上述した利点による高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることが可能となる。
【００１４】
また、本発明において、前記少なくとも２層以上の層間絶縁膜は、減圧気相成長法（ＬＰ−ＣＶＤ）により形成され、前記下層は、半導体層を覆う層間絶縁膜であって、熱酸化膜とＨＴＯ膜と減圧ＴＥＯＳ膜（活性化アニール有り）との多層構造の層間絶縁膜とされ、該層間絶縁膜を覆う前記上層の層間絶縁膜にはソース電極，ドレイン電極が形成され、前記半導体層と前記ソース電極，ドレイン電極とのコンタクトを前記上層，下層を貫通するコンタクトホール及び該コンタクトホール内に形成される導電膜で電気的に導通させることことが好ましい。
【００１５】
このような構成によれば、半導体層とソース電極，ドレイン電極とをコンタクトするためのコンタクトホールを形成する際にも、界面付近で発生するえぐれを解消し、上述した利点による高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることが可能となる。
【００１６】
また、本発明による半導体装置の製造方法は、基板上に、第１の導電層と、該第１の導電層の上方に積層形成された第１の層間絶縁膜と、該第１の層間絶縁膜上に形成された第２の層間絶縁膜と、該第２の層間絶縁膜の上方に積層された第２の導電層とを備えており、前記第１の導電層と前記第２の導電層とを接続するコンタクトホールが前記第１の層間絶縁膜及び前記第２の層間絶縁膜間の界面を貫通して前記第１の層間絶縁膜及び前記第２の層間絶縁膜に開孔させ、該コンタクトホールを介して前記第１の導電層と前記第２の導電層とを電気的に接続する半導体装置を製造する半導体装置の製造方法であって、前記コンタクトホールをドライエッチング又はウエットエッチングにより前記界面を貫通して開孔し、前記第２の層間絶縁膜のドライエッチング又はウエットエッチングによるエッチングレートが、前記第１の層間絶縁膜のエッチングレートより速いことを特徴とするものである。
【００１７】
本発明のこのような製造方法によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることが可能となる。
【００１８】
また、本発明による電気光学装置は、上記の半導体装置の製造方法により製造される半導体装置と、該半導体装置に対向配置された対向基板と、該対向基板と前記半導体装置との間に挟持された電気光学物質とを備えたことを特徴とするものである。
【００１９】
本発明のこのような構成によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることが可能な電気光学装置を提供することができる。
【００２０】
また、本発明による電気光学装置の製造方法は、上記の半導体装置の製造方法を含み、前記半導体装置と対向基板とを対向配置した状態で貼り合せる工程と、前記半導体装置及び前記対向基板両者間に電気光学物質を封入する工程とを更に含むことを特徴とするものである。
【００２１】
本発明のこのような製造方法によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることが可能となる。
【００２２】
さらに、本発明による電子機器は、上述の電気光学装置を具備して構成されるものである。
【００２３】
本発明のこのような構成によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることが可能な電子機器を提供することができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００２５】
図１は、本発明の実施の形態である半導体装置の断面図である。本実施の形態の半導体装置は、例えば後述の電気光学装置を構成する一対の基板（素子基板及び対向基板）のうちの素子基板（ＴＦＴアレイ基板ともいう）側を構成するものであるが、その用途は特にこれに限定されるものではない。
【００２６】
図１において、半導体装置２００は、基板１０上に、第１の導電層である下側遮光膜１１ａ、第１の層間絶縁膜である第１の下地絶縁膜１２、例えば後述の電気光学装置における画素スイッチング用或いは周辺回路用のＴＦＴ３０を構成する単結晶シリコン層からなる半導体層１ａ、ＴＦＴ３０を構成するゲート電極を含む走査線３ａ、ＴＦＴ３０を構成するゲート絶縁膜を含む絶縁膜２、第２の層間絶縁膜４１、第３の層間絶縁膜４２、並びに、同一導電層からなるＴＦＴ３０のソース電極３０３、ドレイン電極３０２及び第２の導電層を構成する引き出し電極２０４をこの順に備えて構成されている。
【００２７】
基板１０は、ガラス基板、石英基板、シリコン基板等からなり、当該電気光学装置を透過型とする場合には、透明の基板とされ、当該電気光学装置を反射型とする場合には、不透明の基板とされる。
【００２８】
下側遮光膜１１ａは、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリサイド、これらを積層したもの等からなる。下側遮光膜１１ａは、ＴＦＴ３０を構成する半導体層１ａのうち少なくともチャネル領域１ａ’を、図中下側から覆うことにより、図中下側からＴＦＴ３０に向かう戻り光（反射光）を遮光する。
【００２９】
第１の下地絶縁膜１２は、下側遮光膜１１ａからＴＦＴ３０を層間絶縁する機能ほかに、基板１０の全面に形成されることにより、基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等でＴＦＴ３０の特性の劣化を防止する機能を有する。
【００３０】
第１の下地絶縁膜１２上には、ＴＦＴ３０が形成されている。
【００３１】
ＴＦＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、走査線（ゲート線）３ａの一部からなるゲート電極、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ、ソース電極３０３並びにドレイン電極３０２を備えて構成されている。
【００３２】
走査線３ａの上には、高濃度ソース領域１ｄとソース電極３０３とを通じるコンタクトホール８１，８２、高濃度ドレイン領域１ｅとドレイン電極３０２とを通じるコンタクトホール８０，８３、及び下側遮光膜１１ａと引き出し電極２０４とを通じるコンタクトホール２８１，２８２が各々形成された第２の層間絶縁膜４１が形成されている。
【００３３】
第２の層間絶縁膜４１上には、ソース電極３０３と通じるコンタクトホール８１及びドレイン電極３０２と通じるコンタクトホール８０が各々形成された第３の層間絶縁膜４２が形成されている。
【００３４】
次に、以上の如き構成を持つ半導体装置の製造方法について図１〜図３を参照して説明する。ここに、図２（ａ）はコンタクトホール形成前の状態の断面構造を、図２（ｂ）はコンタクトホールを開孔した状態の断面構造を、それぞれ示している。また、図３（ａ）は、下側遮光膜１１ａと引き出し電極２０４との接続個所を拡大して示す拡大断面図であり、図３（ｂ）は、比較例における同個所の拡大断面図である。
【００３５】
以下に、図１の装置の製造方法について説明する。
【００３６】
先ず、石英基板、ハードガラス、シリコン基板等の基板１０を用意する。ここで、好ましくはＮ２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおける基板１０に生じる歪みが少なくなるように前処理しておく。
【００３７】
続いて、このように処理された基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜を形成する。そしてフォトリソグラフィ及びエッチングにより、所定平面形状を持つ下側遮光膜１１ａを形成する。
【００３８】
続いて、下側遮光膜１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、又はＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、又はＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜、又は酸化シリコン膜等からなる第１の層間絶縁膜である第１の下地絶縁膜１２を形成する。
【００３９】
次に、第１の下地絶縁膜１２の上に、半導体層１ａ及び第２の層間絶縁膜４１を形成する。
【００４０】
すなわち、第１の下地絶縁膜１２上に、半導体層１に対するフォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【００４１】
次に、図２（ａ）の工程では、半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、続けて減圧ＣＶＤ法等により、若しくは両者を続けて行うことにより、上層ゲート絶縁膜を形成する、これにより、多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）層間絶縁膜２を形成する。すなわち、半導体層１ａとソース電極３０３，ドレイン電極３０２とのコンタクトには、熱酸化膜とＨＴＯ膜と減圧ＴＥＯＳ膜（活性化アニール有り）との多層構造の層間絶縁膜２とし、コンタクトホール８２，８３及び導電膜で電気的に導通させることが好ましい。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、層間絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。続いて、ＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちＮチャネル領域或いはＰチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。続いて、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定パターンの走査線３ａを形成する。例えば、ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａ（ゲート電極）をマスクとして、ＰなどのＶ族元素のドーパントを低濃度で（例えば、Ｐイオンを１〜３×１０１３／ｃｍ２のドーズ量にて）ドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。更に、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広い平面パターンを有するレジスト層を走査線３ａ上に形成する。その後、ＰなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５／ｃｍ２のドーズ量にて）ドープする。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより走査線３ａは更に低抵抗化される。続いて、走査線３ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳガス、ＴＥＢガス、又はＴＭＯＰガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、又はＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜、又は酸化シリコン膜等からなる第２の層間絶縁膜４１を形成する。この第２の層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８００℃の程度の高温でアニール処理し、層間絶縁膜４１の膜質を向上させておく。なお、第２の層間絶縁��４１は、第１の層間絶縁膜１２とは成膜条件を同じにすることにより２層同一の膜質とすることもできるが、本実施の形態では一般的に第１の層間絶縁膜１２と第２の層間絶縁膜４１とはそれらの成膜条件が異なるものとして説明する。
【００４２】
次に、図２（ｂ）の工程では、第２の層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール２８１，２８２を開孔する。但し、エッチング時、上層の層間絶縁膜４１のエッチングレートを、下層の層間絶縁膜１２のエッチングレートより速くする。続いて、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散し、このポリシリコン膜を導電化する。又は、Ｐイオンをこのポリシリコン膜の成膜と同時に導入したドープトシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約１５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、図１に示した如き、ソース電極３０３、ドレイン電極３０２及び引き出し電極２０４を形成する。本実施の形態では、特に、界面２０１を間に挟んで積層形成された引き出し電極２０４と、下側遮光膜１１ａとを、基板面に垂直に延びるコンタクトホール２８２を介して電気的に接続できる。
【００４３】
以上説明した製造プロセスにより、前述した第１の実施の形態の電気光学装置を製造できる。
【００４４】
本実施の形態では、特に図２（ｂ）の工程において、コンタクトホール２８１，２８２をドライエッチングにより、界面２０１を貫通して開孔する。
【００４５】
図３（ａ）は、図２（ｂ）のようにコンタクトホール２８１，２８２を開孔した後に、スパッタリング法により、例えばポリシリコン膜等の、引き出し電極２０４となる材料膜を形成した状態を拡大して示している。
【００４６】
次に、本実施の形態における開孔のためのドライエッチングの方法について説明する。図２（ｂ）の工程において、コンタクトホール２８１，２８２を開孔するのに、図２（ａ）の積層構造に対してドライエッチングをかける。ドライエッチングは或る特定方向例えば縦方向にエッチングを進めるのに好都合な異方性を有するエッチングである。それに対してウエットエッチングは、エッチング速度が横方向にも縦方向にも等しく進行する等方性エッチングである。また、ドライエッチングにせよウエットエッチングにせよ、第１，第２の層間絶縁膜１２，４１の２層に対してエッチングをした場合には、各層の膜質によってエッチングのされた方（削られ方）が異なるので、コンタクトホール形成時に２層間でのえぐれの発生を防止するためには、２層の膜質に応じてエッチングレートを変えることが必要である。しかも、膜質の異なる２つの層の間の界面２０１に発生するえぐれを防止するためには、２層以上を貫通するようにコンタクトホールを形成する場合、上層の層間絶縁膜４１のドライエッチングによるエッチングレートが、下層の層間絶縁膜１２のエッチングレートより速いことが必要である。
【００４７】
その際、上層，下層でのエッチングレートの差が、各層間絶縁膜間で１０％以上、好ましくは５０％以上であることが好ましい。すなわち、上層，下層でのエッチングレートの差を、一方の層のエッチングレートに対して他方の層でのエッチングレートは所定範囲（１０％以上、好ましくは５０％以上）に抑えることが望ましい。
【００４８】
さらに、膜質の異なる２つの層の間の界面に発生するえぐれを防止するためには、２層の層間絶縁膜は、それらの層間絶縁膜の膜応力が、ほぼ同等（±５０ＭＰａ以下）であることが望ましい。
【００４９】
このように、膜質が異なる少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、上層の層間絶縁膜のドライエッチング（又はウエットエッチング）によるエッチングレートを、下層の層間絶縁膜のエッチングレートより速くすれば、図３（ａ）に示すように、コンタクトホール２８１，２８２における界面２０１を通過する個所に、えぐれ（Ｖ状のカット）が生じることを低減できる。
【００５０】
これに対し、膜質の異なる２つの層間絶縁膜を貫通してコンタクトホール２８１，２８２をエッチングで開孔させた場合に、界面２０１より上層の層間絶縁膜４１におけるエッチングレートより下層の層間絶縁膜１２におけるエッチングレートを速くした場合、或いは上層の層間絶縁膜４１のエッチングレートと下層の層間絶縁膜１２のエッチングレートを同じにした場合には、図３（ｂ）に示すようにコンタクトホール２８１，２８２における界面２０１を通過する個所に、えぐれ２５０が発生することが多くなる。
【００５１】
第２の層間絶縁膜４１上には、ソース電極３０３と通じるコンタクトホール８１及びドレイン電極３０２と通じるコンタクトホール８０が各々形成された第３の層間絶縁膜４２が形成される。第３の層間絶縁膜４２は、例えばシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等から形成され、その膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００５２】
また、図２（ｃ）に示すように、半導体層１ａとソース電極３０３，ドレイン電極３０２とのコンタクトをとるには、半導体層１ａを覆う層間絶縁膜２としては熱酸化膜とＨＴＯ膜と減圧ＴＥＯＳ膜（活性化アニール有り）との多層構造の層間絶縁膜とし、第２，第３の層間絶縁膜４１，４２に対してドライエッチングによりコンタクトホール８１，８２，及び８０，８３の形成後、スパッタリング法等による導電膜で電気的に導通させることが好ましい。なお、ドライエッチング時、上層の層間絶縁膜４２のエッチングレートを、下層の層間絶縁膜４１，２のエッチングレートより速くする。
【００５３】
なお、上記の記載では、コンタクトホール２８１，２８２，８１，８２，並びに８０，８３を開孔するために、主にドライエッチングを用いることとしたが、エッチング液を用いてウエットエッチングを行ってもよい。
【００５４】
図４は、膜質の異なる２つの層間絶縁膜を貫通してコンタクトホールをエッチングで開孔させた際に、２層間の界面でえぐれ（Ｖ状のカット）が発生するのを防止するための、上層，下層の２層それぞれの成膜条件及びエッチングレートを求めるべく、実験を行った際の層間絶縁膜の応力（ストレス）とエッチングレートの関係を示すグラフである。
【００５５】
図４のグラフで、横軸はストレス（ＭＰａ）、縦軸はエッチングレート（ｎｍ／ｍｉｎ）である。グラフのストレスで、０以下は、圧縮される方向に膜にストレスがかかり、０以上は伸長する方向にストレスがかかる。
【００５６】
グラフは、ウエットエッチングとして、希ＨＦ（フッ酸）系のエッチャントに用いたものである。
【００５７】
グラフから、ストレスとエッチングレートに相関があることが分る。エッチングレートを１２〜３０ｎｍ／ｍｉｎとなり、下限と上限との差は１５０％である。下層を、減圧ＣＶＤ（ＬＰ−ＣＶＤ）で形成された膜（この時点でのエッチングレートは４０）に熱処理をかけると、エッチングレートは１５ｎｍ／ｍｉｎくらいになる。
【００５８】
そうすると、下層のエッチングレートを１５ｎｍ／ｍｉｎとし、上層のプラズマＴＥＯＳのエッチングレートを高くするに当たり、エッチングレートが１５から３２ｎｍ／ｍｉｎ位になるように、プラズマＴＥＯＳ（Ｐ−ＣＶＤ）の成膜条件を変えて設定することができる。
【００５９】
ストレスの観点により吸水性を低減することを考慮すると、ストレスを圧縮にするため、ウエットエッチングのレートを２５ｎｍ／ｍｉｎ以下にするよう、下層，上層の成膜条件を設定する必要がある。かつ、上層の層間絶縁膜のエッチングレートが、下層の層間絶縁膜のエッチングレートより速くなるように各層間絶縁膜の成膜条件を設定する。この条件では、下層に対して上層のエッチングレート差は６６％である。
【００６０】
少なくとも２層以上の層間絶縁膜は、減圧気相成長法（ＬＰ−ＣＶＤ），プラズマ気相成長法（Ｐ−ＣＶＤ），エレクトロン・サイクロトロン気相成長法（ＥＣＲ−ＣＶＤ），常圧気相成長法（ＡＰ−ＣＶＤ）の成膜方法のいずれかの組合せにより形成されることが好ましい。
【００６１】
一般的に多層構造の半導体装置において、下地層間絶縁膜（ＥＲ１）、その上層層間絶縁膜（ＥＲ２）、その上層層間絶縁膜（ＥＲ３）、更にその上層層間絶縁膜（ＥＲｎ）で、ウエットエッチング（フッ酸系）のエッチングレート差が各層間絶縁膜間で１０％以上である。配線の良好なコンタクト形成を行うためには、５０％以上にすることが望ましい。１つのコンタクトホールに対して層間絶縁膜がｎ種類の場合、エッチングレートがＥＲ１≦  ＥＲ２  ≦ＥＲ３≦…≦ＥＲｎとなるように上層の層間絶縁膜ほどエッチングレートを大きくする。
【００６２】
このように本実施の形態によれば、界面付近で発生するえぐれを解消し、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることができる。コンタクトホールにより信頼性の高い電気的な接続が可能となり、更にコンタクトホール付近に位置する他の配線、素子等においても信頼性の高い電気的な接続或いは絶縁が可能となる。
【００６３】
以上の結果、後述する液晶表示装置等の電気光学装置用など、比較的複雑な積層構造を持つ半導体装置が要求される用途に、本実施の形態における半導体装置を応用すれば、コンタクトホールにおける界面を通過する個所でのえぐれの発生を低減できるので、最終的には電気光学装置全体の装置信頼性或いは製造歩留まりを顕著に向上できる。
【００６４】
次に、以上のように構成された半導体装置を備えてなる、本発明の電気光学装置に係る実施の形態を図面に基づいて説明する。以下の実施の形態は、本発明の電気光学装置を液晶表示装置に適用したものである。
【００６５】
先ず、本発明の実施の形態における電気光学装置の全体構成について、図５及び図６を参照して説明する。ここでは、電気光学装置の一例である駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例にとる。図５は、ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図６は、図５のＨ−Ｈ’断面図である。
【００６６】
図５及び図６において、本実施の形態に係る電気光学装置では、図１に示した半導体装置を構成する基板１０と対向基板２０とが対向配置されている。
【００６７】
基板１０と対向基板２０との間に液晶層５０が封入されており、基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。シール材５２は、両基板を貼り合わせるために、例えば熱硬化樹脂、熱及び光硬化樹脂、光硬化樹脂、紫外線硬化樹脂等からなり、製造プロセスにおいて基板１０上に塗布された後、加熱、加熱及び光照射、光照射、紫外線照射等により硬化させられたものである。
【００６８】
このようなシール材５２中には、両基板間の間隔（基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が混合されている。即ち、本実施の形態の電気光学装置は、プロジェクタのライトバルブ用として小型で拡大表示を行うのに適している。但し、当該電気光学装置が液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置であれば、このようなギャップ材は、液晶層５０中に含まれてもよい。
【００６９】
対向基板２０の４隅には、上下導通材１０６が設けられており、基板１０に設けられた上下導通端子と対向基板２０に設けられた対向電極２１との間で電気的な導通をとる。
【００７０】
図５及び図６において、シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａを規定する遮光性の額縁５３が対向基板２０側に設けられている。額縁５３は基板１０側に設けても良いことは言うまでもない。画像表示領域の周辺に広がる周辺領域のうち、シール材５２が配置されたシール領域の外側部分には、データ線駆動回路１０１及び外部回路接続端子１０２が基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。更に基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。
【００７１】
図６において、基板１０上には、画素スイッチング用のＴＦＴや走査線、データ線等の配線が形成された後の画素電極９ａ上に、配向膜が形成されている。他方、対向基板２０上には、対向電極２１の他、最上層部分に配向膜が形成されている。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
【００７２】
本実施の形態では、額縁５３下にある基板１０上の領域に、サンプリング回路１１８が設けられている。サンプリング回路１１８は、画像信号線上の画像信号をデータ線駆動回路１０１から供給されるサンプリング回路駆動信号に応じてサンプリングしてデータ線に供給するように構成されている。
【００７３】
次に、以上の如く構成された電気光学装置における回路構成及び動作について図７を参照して説明する。図７は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
【００７４】
図７において、本実施の形態における電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素には夫々、画素電極９ａと当該画素電極９ａをスイッチング制御するためのＴＦＴ３０とが形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する対向基板に形成された対向電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。
【００７５】
本実施の形態における電気光学装置の画素部における構成について、図８及び図９を参照して説明する。図８は、データ線、走査線、画素電極等が形成された電気光学装置の相隣接する複数の画素群の平面図であり、図９は、図８のＡ−Ａ’断面図である。尚、図９においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７６】
図８において、電気光学装置の基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａが設けられている。
【００７７】
また、半導体層１ａのうち図中右下がりの斜線領域で示したチャネル領域１ａ’に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置された画素スイッチング用のＴＦＴ３０が設けられている。
【００７８】
本実施の形態では、容量線３００が、図中太線で示したように走査線３ａの形成領域に重ねて形成されている。より具体的には容量線３００は、走査線３ａに沿って延びる本線部と、図６中、データ線６ａと交差する各個所からデータ線６ａに沿って上方に夫々突出した突出部と、コンタクトホール８４に対応する個所が僅かに括れた括れ部とを備えている。
【００７９】
図８及び図９に示すように、高濃度ドレイン領域１ｅには、画素電極９ａが、コンタクトホール８３及び８５を介して中継接続用の導電層としても機能するドレイン電極３０２により中継接続されている。高濃度ソース領域１ｄには、データ線６ａが、コンタクトホール８１及び８２を介して中継接続用の導電層としても機能するソース電極３０３により中継接続されている。
【００８０】
ドレイン電極３０２の一部からなる画素電位側容量電極上には、誘電体膜３０１を介して固定電位側容量電極を含む容量線３００が形成されている。容量線３００は、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリサイド、これらを積層したもの等からなる。本実施の形態では、このようにドレイン電極３０２の一部と、容量線３００の一部とが誘電体膜３０１を介して対向配置されることにより、蓄積容量７０が構築されている。
【００８１】
容量線３００上には、ソース電極３０３とデータ線６ａとを通じるコンタクトホール８１及びドレイン電極３０２と画素電極９ａとを通じるコンタクトホール８５が各々形成された第２層間絶縁膜４２が形成されている。第２層間絶縁膜４２は、例えばシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等から形成され、その膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８２】
第２層間絶縁膜４２上には、データ線６ａが形成されており、これらの上には更に、ドレイン電極３０２へのコンタクトホール８５が形成された第３層間絶縁膜４３が形成されている。係るデータ線６ａは、例えば、スパッタリング、フォトリソグラフィ、エッチング等により、所定パターンを持つようにＡｌ（アルミニウム）等の低抵抗金属膜から形成され、その膜厚は、配線幅に応じて必要な導電性が得られるように、例えば数百ｎｍ程度とされる。他方、第３層間絶縁膜４３は、例えばシリケートガラス膜、窒化シリコン膜、酸化シリコン膜等から形成され、その膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【００８３】
画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。画素電極９ａは、例えばスパッタリング、フォトリソグラフィ、エッチング等により、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等の透明導電性膜から形成する。尚、後述の電気光学装置のように、ラビング処理を施された配向膜を形成してもよい。
【００８４】
データ線６ａは、ソース電極３０３を中継することにより、コンタクトホール８１及びコンタクトホール８２を介して半導体層１ａのうち高濃度ソース領域１ｄに電気的に接続されている。他方、画素電極９ａは、ソース電極３０３と同一膜からなるドレイン電極３０２を中継層として利用して中継することにより、コンタクトホール８３及び８５を介して半導体層１ａのうち高濃度ドレイン領域１ｅに電気的に接続されている。
【００８５】
このようにドレイン電極３０２を中継層として用いることにより、画素電極９ａとＴＦＴ３０を構成する半導体層１ａとの間の層間距離が例えば１０００ｎｍ程度に長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つの直列なコンタクトホール８３及び８４で両者間を良好に接続でき、画素開口率を高めること可能となる。特にこのような中継層を用いれば、コンタクトホール開孔時におけるエッチングの突き抜け防止にも役立つ。同様に、ソース電極３０３を用いることにより、データ線６ａとＴＦＴ３０を構成する半導体層１ａとの間の層間距離が長くても、両者間を一つのコンタクトホールで接続する技術的困難性を回避しつつ比較的小径の二つの直列なコンタクトホール８１及び８２で両者間を良好に接続できる。
【００８６】
図８及び図９に示すように、ドレイン電極３０２と容量線３００とが誘電体膜３０１を介して対向配置されることにより、平面的に見て走査線３ａに重なる領域及びデータ線６ａに重なる領域に、蓄積容量７０が構築されている。
【００８７】
即ち、容量線３００は、走査線３ａを覆うように延びると共に、データ線６ａの領域下で、ドレイン電極３０２を覆うように突き出す突出部を有し櫛歯状に形成している。ドレイン電極３０２は、走査線３ａとデータ線６ａの交差部から、一方がデータ線６ａの領域下にある容量線３００の突出部に沿って延び、他方が走査線３ａの領域上にある容量線３００に沿って隣接するデータ線６ａ近傍まで延びるＬ字状の島状容量電極を形成している。そして、誘電体膜３０１を介して容量線３００にＬ字状のドレイン電極３０２が重なる領域で蓄積容量７０が形成される。
【００８８】
蓄積容量７０の一方の容量電極を含むドレイン電極３０２は、コンタクトホール８５で画素電極９ａと接続されており且つコンタクトホール８３で高濃度ドレイン領域１ｅと接続されており、画素電極電位とされる。
【００８９】
蓄積容量７０の他方の容量電極を含む容量線３００は、画素電極９ａが配置された画像表示領域からその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。定電位源としては、ＴＦＴ３０を駆動するための走査信号を走査線３ａに供給するための走査線駆動回路や画像信号をデータ線６ａに供給するサンプリング回路を制御するデータ線駆動回路に供給される正電源や負電源の定電位源でも良いし、対向基板に供給される定電位でも構わない。
【００９０】
蓄積容量７０の誘電体膜３０１は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜（高温酸化膜）、ＬＴＯ膜（低温酸化膜）等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。誘電体膜３０１は、ドレイン電極３０２の表面を酸化することによって得た熱酸化膜でもよい。蓄積容量７０を増大させる観点からは、膜厚の信頼性が十分に得られる限りにおいて、誘電体膜３０１は薄い程良い。
【００９１】
図９に示すように、電気光学装置は、電気光学基板部分２００と、これに対向配置される透明な対向基板２０とを備えている。対向基板２０は、例えばガラス基板や石英基板からなる。基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。また配向膜１６は例えば、ポリイミド膜などの有機膜からなる。
【００９２】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性膜からなる。また配向膜２２は、ポリイミド膜などの有機膜からなる。
【００９３】
基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が設けられている。
【００９４】
対向基板２０には、更に遮光膜を設けるようにしてもよい。このような構成を採ることで、対向基板２０側から入射光がＴＦＴ３０の半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに侵入するのを抑制できる。更に、対向基板上の遮光膜は、入射光が照射される面を高反射な膜で形成することにより、電気光学装置の温度上昇を防ぐ働きをする。
【００９５】
尚、本実施の形態では、Ａｌ膜等からなる遮光性のデータ線６ａで、各画素の遮光領域のうちデータ線６ａに沿った部分を遮光してもよいし、容量線３００を遮光性の膜で形成することによりチャネル領域１ａ’等を遮光することができる。
【００９６】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置された基板１０と対向基板２０との間には、シール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。
【００９７】
以上説明した実施の形態では、多数の導電層を積層することにより、データ線６ａや走査線３ａに沿った領域に段差が生じるが、第１層間絶縁膜４１、第２層間絶縁膜４２に溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより平坦化処理を行ってもよいし、第３層間絶縁膜４３や第２層間絶縁膜４２の上面の段差をＣＭＰ処理等で研磨することにより、或いは有機ＳＯＧを用いて平らに形成することにより、当該平坦化処理を行ってもよい。
【００９８】
更に以上説明した実施の形態では、画素スイッチング用ＴＦＴ３０は、好ましくは図９に示したようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また本実施の形態では、画素スイッチング用ＴＦＴ３０のゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。そして、周辺回路を構成するＴＦＴについても同様に各種のＴＦＴとして構築可能である。
【００９９】
以上図１から図９を参照して説明した各実施の形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）基板上に実装された駆動用ＬＳＩに、基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及び基板１０の出射光が出射する側には各々、例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌｌｙ  Ａｌｉｇｎｅｄ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１００】
以上説明した各実施の形態における電気光学装置は、プロジェクタに適用されるため、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施の形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、対向基板に遮光膜の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、プロジェクタ以外の直視型や反射型のカラー電気光学装置について、各実施の形態における電気光学装置を適用できる。また、対向基板２０上に１画素１個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１０１】
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例である投射型カラー表示装置の実施の形態について、その全体構成、特に光学的な構成について説明する。ここに図１０は、投射型カラー表示装置の図式的断面図である。
【０１０２】
図１０において、本実施の形態における投射型カラー表示装置の一例である液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置１００を含む液晶モジュールを３個用意し、夫々ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によって、ＲＧＢの３原色に対応する光成分Ｒ、Ｇ、Ｂに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂに夫々導かれる。この際特にＢ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにより夫々変調された３原色に対応する光成分は、ダイクロイックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１０３】
以上述べたように本発明によれば、少なくとも２層以上の層間絶縁膜を貫通するコンタクトホールを形成する際に、界面付近で発生するえぐれを解消することができる。その結果、コンタクトホールの微細化と層間絶縁膜の厚膜化による高アスペクト比コンタクトホールの形成と、低抵抗化及び高歩留まりコンタクトホール（安定なコンタクトホール形成）  を実現させることが可能となる。
【０１０４】
本発明は、上述した各実施の形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう半導体装置の製造方法及び該半導体装置、液晶表示装置のような電気光学装置の製造方法及び該電気光学装置、並びにこれらを備えた電子機器のほか、ＥＬ素子を有する表示装置等もまた本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体装置の断面図。
【図２】コンタクトホール形成前の断面構造、及びコンタクトホールを開孔した状態の断面構造を示す断面図。
【図３】下側遮光膜と引き出し電極との接続個所を拡大して示す拡大断面図、及び比較例における同個所の拡大断面図。
【図４】本発明の特徴となる、えぐれ防止のための実験を行った際の層間絶縁膜のストレスとエッチングレートの関係を示すグラフ。
【図５】ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図。
【図６】図５のＨ−Ｈ’断面図。
【図７】電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路と周辺回路とを示すブロック図。
【図８】データ線、走査線、画素電極等が形成された電気光学装置の相隣接する複数の画素群の平面図。
【図９】図８のＡ−Ａ’断面図。
【図１０】電気光学装置をライトバルブとして用いた電子機器の一例である投射型カラー表示装置の図式的断面図。
【符号の説明】
１ａ…半導体層、１ａ’…チャネル領域、１ｂ…低濃度ソース領域、１ｃ…低濃度ドレイン領域、１ｄ…高濃度ソース領域、１ｅ…高濃度ドレイン領域、２…層間絶縁膜、３ａ…走査線、６ａ…データ線、９ａ…画素電極、１０…素子基板、１１ａ…下側遮光膜、１２…第１の下地絶縁膜（第１の層間絶縁膜）、２０…対向基板、３０…ＴＦＴ、４１…第２の層間絶縁膜、４２…第３の層間絶縁膜、５０…液晶層、７０…蓄積容量、８０、８１、８２、８３、８５、２８１、２８２…コンタクトホール、２００…半導体装置、２０１…界面、２０４…引き出し電極、２５０…えぐれ、３０２…ドレイン電極３０３…ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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