(57)【要約】【課題】  同時に複数個のメモリ装置をテストすることによってテスト時間を減らすことができる半導体メモリ装置を提供する。【解決手段】  本発明による半導体メモリ装置は、ウェーハレベルテストモードでアドレスピンのうち一部のみを利用してすべてのメモリセルをアクセスするように構成され、一部アドレスピンはテスト装置からのアドレス信号が入力されるのに使用される。入力されたアドレス信号は、ウェーハレベルテストモードの間、メモリセルを指定するために使用されるのではなく、現在選択されたメモリセルから次に選択されるメモリセルまでの移動距離(またはジャンプ距離)を指定するために使用される。すなわち、本発明による半導体メモリ装置は、相対アドレス指定方式を使用してメモリセルを選択する。【選択図】    図２
2004319066.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ個のチャンネルを有するテスト装置と、
各々が外部とのインタフェースのためのＮ個のチャンネルを有する複数個の集積回路装置とを含み、
前記集積回路装置をテストする動作モードの間、前記テスト装置のＭ個のチャンネルには前記集積回路装置各々のＮ個のチャンネルのうちＫ個のチャンネルが連結され、ここで、ＮはＭより小さく、ＭはＲ＊Ｋ(Ｒはプラスの整数)と同一、またはより大きいことを特徴とする集積回路システム。
【請求項２】
前記集積回路装置は半導体メモリ装置を含むことを特徴とする請求項１に記載の集積回路システム。
【請求項３】
前記集積回路装置はウェーハレベルでテストされることを特徴とする請求項１に記載の集積回路システム。
【請求項４】
前記集積回路装置各々のＮ個のチャンネルは制御信号を受け入れるチャンネル、アドレス信号を受け入れるチャンネル、及びデータを入出力するチャンネルを含むことを特徴とする請求項１に記載の集積回路システム。
【請求項５】
前記集積回路装置各々のＫ個のチャンネルはアドレス信号を受け入れるチャンネルのうち一部を含み、前記一部アドレスチャンネルは前記テスト動作モード時にデータを入出力するチャンネルとして、そしてＫビットアドレスで表現されるアドレスジャンプ命令を受け入れるチャンネルとして使用されることを特徴とする請求項４に記載の集積回路システム。
【請求項６】
前記集積回路装置の各々は半導体メモリ装置を含み、
前記半導体メモリ装置は、
行と列に配列されたメモリセルのアレイと、
行アドレスに応答して前記行を選択する行選択回路と、
前記テスト動作モード時、前記一部アドレスチャンネルを通じて印加されるＫビットアドレスジャンプ命令に応答して前記行アドレスを発生し、前記行アドレスは前記Ｋビットアドレスジャンプ命令の最上位値に従って増加／減少する第１アドレス発生回路とを含むことを特徴とする請求項５に記載の集積回路システム。
【請求項７】
前記各半導体メモリ装置は、
列アドレスに応答して前記列を選択する列選択回路と、
前記テスト動作モード時、前記一部アドレスチャンネルを通じて印加されるＫビットアドレスジャンプ命令に応答して前記列アドレスを発生し、前記列アドレスは前記Ｋビットアドレスジャンプ命令の最上位値に従って増加／減少する第２アドレス発生回路とをさらに含むことを特徴とする請求項６に記載の集積回路システム。
【請求項８】
前記第１及び第２アドレス発生回路は前記テスト動作モードへの進入時に初期値を有するように初期化されることを特徴とする請求項７に記載の集積回路システム。
【請求項９】
行と列に配列されたメモリセルのアレイと、
行アドレスに応答して前記行を選択する行選択回路と、
第１グループのアドレスパッドと第２グループのアドレスパッドに区分される複数個のアドレスパッドと、
アクティブ命令に応答して第１ラッチイネーブル信号を発生する第１ラッチイネーブル回路と、
テスト動作の間、前記第１ラッチイネーブル信号に応答して前記第１グループのアドレスパッドを通じて入力される第１アドレスジャンプ命令をラッチし、前記ラッチされたジャンプ命令に従って複数個の第１ジャンプ信号を発生する第１信号発生回路と、
前記第１ジャンプ信号に応答して前記行アドレスを発生する行アドレス発生回路とを含み、前記行アドレス発生回路は前記第１アドレスジャンプ命令に従って現在の行アドレスを増加／減少させて、次の行アドレスを発生することを特徴とする半導体メモリ装置。
【請求項１０】
前記第２グループのアドレスパッドは前記テスト動作の間使用されないことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
列アドレスに応答して前記列を選択する列選択回路と、
読み出し／書き込み命令に応答して第２ラッチイネーブル信号を発生する第２ラッチイネーブル回路と、
前記テスト動作の間、前記第２ラッチイネーブル信号に応答して前記第１グループのアドレスパッドを通じて入力される第２アドレスジャンプ命令をラッチし、前記ラッチされたジャンプ命令に従って複数個の第２ジャンプ信号を発生する第２信号発生回路と、
前記第２ジャンプ信号に応答して、前記列アドレスを発生する列アドレス発生回路とをさらに含み、前記列アドレス発生回路は前記第２アドレスジャンプ命令に従って現在の列アドレスを増加／減少させて、次の列アドレスを発生することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
前記行アドレス発生回路は、前記行アドレスのうち下位アドレス信号を発生する下位アドレス発生回路と、上位アドレス信号を発生する上位アドレス発生回路とを含むことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１３】
前記下位アドレス発生回路は前記下位アドレス信号に各々対応するアドレス信号発生器を含み、
前記各アドレス信号発生器は、
第１レジスタと、
初期化信号に応答して前記第１レジスタを初期化させる第１初期化回路と、
前段のアドレス信号発生器からキャリーが生成したか否かを、そして対応するジャンプ信号が活性化したか否かを検出する第１検出回路と、
前記第１検出回路の出力信号と前記第１レジスタの出力信号に応答してキャリー信号及び和／差信号を出力する第１加減算回路とを含み、前記キャリー信号は次の段のアドレス信号発生器に伝達され、前記和／差信号は前記第１レジスタに伝達されることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
アドレス入力信号に応答して前記第１レジスタの値を貯蔵し、アドレス出力信号に応答して前記貯蔵された値を前記第１レジスタに伝達する第２レジスタをさらに含むことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記上位アドレス発生回路は前記上位アドレス信号に各々対応するアドレス信号発生器を含み、
前記各アドレス信号発生器は、
第３レジスタと、
前記初期化信号に応答して前記第３レジスタを初期化させる第２初期化回路と、
前段のアドレス信号発生器からキャリーが生成したか否かを検出する第２検出回路と、
前記第２検出回路の出力信号と前記第３レジスタの出力信号に応答してキャリー信号及び和／差信号を出力する第２加減算回路と、
前段のアドレス信号発生器からキャリーが生成したか否かを検出する第３検出回路と、
前記第３検出回路の出力信号と前記第３レジスタの出力信号に応答してキャリー信号及び和／差信号を出力する第３加減算回路とを含むことを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１６】
前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成したか否かに従って、前記第２及び第３加減算回路の出力信号のうち一つが前記第３レジスタに伝達されることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
アドレス入力信号に応答して前記第３レジスタの値を貯蔵し、アドレスの出力信号に応答して前記貯蔵された値を前記第３レジスタに伝達する第４レジスタをさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１８】
前記第２加減算回路は前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成されないと仮定して、キャリー信号及び和／差信号を発生し、前記第３加減算回路は前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成されたと仮定して、キャリー信号及び和／差信号を発生することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１９】
前記アクティブ命令と前記読み出し／書き込み命令が入力される制御パッドをさらに含み、前記制御パッドは／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＬＫ、／ＣＫＥ信号が各々入力されるパッドを含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項２０】
データを入出力するための複数個のデータパッドをさらに含み、前記データパッドのうち一部は前記テスト動作の間、前記第１グループのアドレスパッドと各々連結され、前記テスト動作の間、前記第１グループのアドレスパッドを通じてデータが入出力されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項２１】
複数個の半導体装置のうち一つ、またはそれより多い半導体装置の相対アドレスを発生することによって、単一のテスタで前記複数個の半導体装置を同時にテストする段階を含むことを特徴とする方法。
【請求項２２】
前記相対アドレスを発生する段階は、アドレスジャンプ命令を発生する段階と、前記複数個の半導体装置に前記アドレスジャンプ命令を提供する段階とを含み、前記アドレスジャンプ命令は第１メモリ位置と第２メモリ位置間の相対的な距離を示すことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記アドレスジャンプ命令を提供する段階は、前記複数個の半導体装置のうち一つまたはそれ以上の前記半導体装置のデータチャンネルとしての、そしてアドレスチャンネルとしての単一チャンネルを使用することを含むことを特徴とする請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関するものであって、さらに具体的には、半導体メモリ装置に関するものである。
【背景技術】
【０００２】
半導体集積回路を製造するには、設計、回路形成工程、封止、及びテストを含む多様な作業が必要である。さらに、テストは機能的な方法、パラメータ方法及びバーンイン方法に分類される。このような方法によって、半導体集積回路はウェーハ、ダイ(ｄｉｅ)またはパッケージ形態でテストされる。そして、封止が比較的最後の作業であっても、半導体メーカはテストの以前に(半導体集積回路装置の適切な動作を確保する以前に)装置を封止した。しかし、半導体集積回路装置の構造が漸次的に複雑になることを考慮すると、多くの費用がかかる封止法で動作しない(非正常な)半導体集積回路装置を封止する可能性を減らすために、半導体集積回路装置はウェーハまたはダイ形態でテストされる必要がある。
【０００３】
パッケージ状態と同様にウェーハ状態で半導体メモリ装置をアクセスするためには、制御信号ピン、アドレスピン、及びデータピンが必要である。メモリセルは固有の行及び列アドレスによってアクセスされ、このようなアドレス指定方式は以下“絶対アドレス指定方式”と称する。このようなアドレス指定方式は、パッケージ状態だけではなく、ウェーハ状態のテストでも制御信号及びデータピンとともにすべてのアドレスピンを必要とする。
【０００４】
半導体メモリ装置の集積度が著しく増加することによって、半導体メモリ装置のテスト時間は集積度の増加に比例して増加する。テスト時間の増加は、製造単価の上昇と生産性の低下をもたらす。結果的に、テスト時間を減らす必要がある。したがって、ウェーハが製造された後、ウェーハ状態でテスト時間を短縮するための多様な方法が試みられて来ている。
【０００５】
第１の方法は、テスト時間を減少させて単位時間あたりテストすることができる半導体メモリ装置の数を増やすことである。しかし、この方法は、不良に対するアンダスクリーン(ｕｎｄｅｒ  ｓｃｒｅｅｎ)問題を発生させて品質の問題を引き起こす。第２の方法は、一回にテストすることができる半導体メモリ装置の数を増やすことによって、単位時間あたりテストされる半導体メモリ装置の数を増やすことである。このような方法は、テスト装置の性能に大きく左右される。第３の方法は、プロセスを改善することである。この方法は、待機時間を減らすか、断片を集めてともにテストする方法を含み、技術的な問題よりは管理に関するものであり、システム的な問題である。
【０００６】
第２の方法がテスト装置の性能に大きく依存する根本的な理由は、テスト装置で提供するチャンネルの数が一定に決められているためである。一般的に、テスト装置は一つのメモリ装置をテストすることができるように、約５０個のチャンネルを提供している。先の説明のように、ウェーハ状態で半導体メモリ装置(例えば、ＤＲＡＭ)への／からのデータ書き込み及び読み出しは、パッケージ状態と同様に、５個の制御ピン(例えば、ＣＫＥ、ＣＬＫ、／ＲＡＳ、／ＣＡＳ、／ＷＥ)、１５個のアドレスピン (例えば、Ａ０〜Ａ１２、ＢＡ０〜ＢＡ１)、及び８／１６個のデータピン(例えば、ＤＱ０〜ＤＱ７またはＤＱ０〜ＤＱ１５)を使用して実行される。すなわち、ウェーハ状態で半導体メモリ装置をテストするためにおおよそ２８〜３６個のピンが使用されている。ウェーハ状態で一つの半導体メモリ装置をテストするために提供されるテスト装置の約５０個のチャンネルを使用してただ一つのメモリ装置しかテストすることができない。
【０００７】
結論的に、第２の方法によってテスト時間を減らすためには、同時に多数のメモリ装置をテストしなければならない。このために、ウェーハテストに必要なピン数を減らすことが必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、テスト時間を減らすことができる半導体メモリ装置を提供することにある。
【０００９】
本発明の他の目的は、アドレスピンのうち一部を利用してすべてのメモリセルのアクセスを可能にする半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するために本発明の特徴によると、集積回路システムは、Ｍ個のチャンネルを有するテスト装置と、各々が外部とのインタフェースのためのＮ個のチャンネルを有する複数個の集積回路装置とを含む。前記集積回路装置をテストする動作モードの間、前記テスト装置のＭ個のチャンネルには前記集積回路装置各々のＮ個のチャンネルのうちでＫ個のチャンネルが連結され、ここでＮはＭより小さく、ＭはＲ＊Ｋ(Ｒはプラスの整数)と同一、またはより大きい。
【００１１】
望ましい形態として、前記集積回路装置は半導体メモリ装置を含み、前記集積回路装置はウェーハレベルでテストされる。
【００１２】
望ましい形態として、前記集積回路装置各々のＮ個のチャンネルは制御信号を受け入れるチャンネル、アドレス信号を受け入れるチャンネル、及びデータを入出力するチャンネルを含む。
【００１３】
望ましい形態として、前記集積回路装置各々のＫ個のチャンネルはアドレス信号を受け入れるチャンネルのうち一部を含み、前記一部アドレスチャンネルは前記テスト動作モード時にデータを入出力するチャンネルとして、そしてＫビットアドレスで表現されるアドレスジャンプ命令を受け入れるチャンネルとして使われる。
【００１４】
望ましい形態として、前記集積回路装置の各々は半導体メモリ装置を含み、前記半導体メモリ装置は、行と列に配列されたメモリセルのアレイと、行アドレスに応答して前記行を選択する行選択回路と、前記テスト動作モード時、前記一部アドレスチャンネルを通じて印加されるＫビットアドレスジャンプ命令に応答して前記行アドレスを発生し、前記行アドレスは前記Ｋビットアドレスジャンプ命令の最上位値に従って増加／減少する第１アドレス発生回路とを含む。さらに、前記半導体メモリ装置は、列アドレスに応答して前記列を選択する列選択回路と、前記テスト動作モード時、前記一部アドレスチャンネルを通じて印加されるＫビットアドレスジャンプ命令に応答して前記列アドレスを発生し、前記列アドレスは前記Ｋビットアドレスジャンプ命令の最上位値に従って増加／減少する第２アドレス発生回路とをさらに含む。
【００１５】
望ましい形態として、前記第１及び第２アドレス発生回路は前記テスト動作モードへの進入時に初期値を有するように初期化される。
【００１６】
本発明の他の特徴によると、半導体メモリ装置は、行と列に配列されたメモリセルのアレイと、行アドレスに応答して前記行を選択する行選択回路と、第１グループのアドレスパッドと第２グループのアドレスパッドに区分される複数個のアドレスパッドと、アクティブ命令に応答して第１ラッチイネーブル信号を発生する第１ラッチイネーブル回路と、テスト動作の間、前記第１ラッチイネーブル信号に応答して前記第１グループのアドレスパッドを通じて入力される第１アドレスジャンプ命令をラッチし、前記ラッチされたジャンプ命令に従って複数個の第１ジャンプ信号を発生する第１信号発生回路と、前記第１ジャンプ信号に応答して前記行アドレスを発生する行アドレス発生回路とを含み、前記行アドレス発生回路は前記第１アドレスジャンプ命令に従って現在の行アドレスを増加／減少させて次の行アドレスを発生する。
【００１７】
望ましい形態として、前記第２グループのアドレスパッドは前記テスト動作の間使用されない。
【００１８】
さらに、本発明の半導体メモリ装置は、列アドレスに応答して前記列を選択する列選択回路と、読み出し／書き込み命令に応答して第２ラッチイネーブル信号を発生する第２ラッチイネーブル回路と、前記テスト動作の間、前記第２ラッチイネーブル信号に応答して前記第１グループのアドレスパッドを通じて入力される第２アドレスジャンプ命令をラッチし、前記ラッチされたジャンプ命令に従って複数個の第２ジャンプ信号を発生する第２信号発生回路と、前記第２ジャンプ信号に応答して前記列アドレスを発生する列アドレス発生回路とをさらに含み、前記列アドレス発生回路は前記第２アドレスジャンプ命令に従って現在の列アドレスを増加／減少させて次の列アドレスを発生する。
【００１９】
望ましい形態として、前記行アドレス発生回路は、前記行アドレスのうち下位アドレス信号を発生する下位アドレス発生回路と、上位アドレス信号を発生する上位アドレス発生回路とを含む。
【００２０】
望ましい形態として、前記下位アドレス発生回路は前記下位アドレス信号に各々対応するアドレス信号発生器を含み、前記各アドレス信号発生器は、第１レジスタと、初期化信号に応答して前記第１レジスタを初期化させる第１初期化回路と、前段のアドレス信号発生器からキャリーが生成されたか否かを、そして対応するジャンプ信号が活性化したか否かを検出する第１検出回路と、前記第１検出回路の出力信号と前記第１レジスタの出力信号に応答してキャリー信号及び和／差信号を出力する第１加減算回路とを含み、前記キャリー信号は次の段のアドレス信号発生器に伝達され、前記和／差信号は前記第１レジスタに伝達される。また、前記各アドレス信号発生器は、アドレス入力信号に応答して前記第１レジスタの値を貯蔵し、アドレス出力信号に応答して前記貯蔵された値を前記第１レジスタに伝達する第２レジスタをさらに含む。
【００２１】
望ましい形態として、前記上位アドレス発生回路は前記上位アドレス信号に各々対応するアドレス信号発生器を含み、前記各アドレス信号発生器は、第３レジスタと、前記初期化信号に応答して前記第３レジスタを初期化させる第２初期化回路と、前段のアドレス信号発生器からキャリーが生成されたか否かを検出する第２検出回路と、前記第２検出回路の出力信号と前記第３レジスタの出力信号に応答してキャリー信号及び和／差信号を出力する第２加減算回路と、前段のアドレス信号発生器からキャリーが生成したか否かを検出する第３検出回路と、前記第３検出回路の出力信号と前記第３レジスタの出力信号に応答してキャリー信号及び和／差信号を出力する第３加減算回路とを含み、前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成したか否かに従って、前記第２及び第３加減算回路の出力信号のうち一つが前記第３レジスタに伝達される。また、各アドレス信号発生器は、アドレス入力信号に応答して前記第３レジスタの値を貯蔵し、アドレス出力信号に応答して前記貯蔵された値を前記第３レジスタに伝達する第４レジスタをさらに含む。
【００２２】
望ましい形態として、前記第２加減算回路は前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成されないと仮定して、キャリー信号及び和／差信号を発生し、前記第３加減算回路は前記下位アドレス発生回路の最後のアドレス信号発生器からキャリーが生成されたと仮定して、キャリー信号及び和／差信号を発生する。
【００２３】
望ましい形態として、本発明の半導体メモリ装置は、前記アクティブ命令と前記読み出し／書き込み命令が入力される制御パッドをさらに含み、前記制御パッドは／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＣＬＫ、ＣＫＥ信号が各々入力されるパッドを含む。
【発明の効果】
【００２４】
本発明によれば、６個のアドレスパッド、５個の制御パッド、及び一つの電圧測定パッドのみを利用してメモリ装置のすべてのメモリセルをアクセスすることが可能であるので、５０個のチャンネルを支援するテスト装置を通じて同時に４個のメモリ装置をテストすることができる。さらに、同時に４個のメモリ装置をテストすることによって、生産性を向上させ、製造単価を低めることができる。
【発明を実施するための最良の形態】
【００２５】
本発明の望ましい実施の形態を図面に基づいて以下詳細に説明する。
【００２６】
本発明による半導体メモリ装置は、ウェーハレベルテストモードでアドレスピンのうち一部のみを利用してすべてのメモリセルをアクセスするように構成され、一部アドレスピンはテスト装置からのアドレス信号が入力されるのに使用される。入力されたアドレス信号は、ウェーハレベルテストモードの間、メモリセルを指定するために使用されるのではなく、現在選択されたメモリセルから次に選択されるメモリセルまでの移動距離(またはジャンプ距離)を指定するために使用される。すなわち、本発明による半導体メモリ装置は、直接アドレス指定方式に代えて相対アドレス指定方式を使用してメモリセルを選択する。相対アドレス指定方式は、次に選択されるメモリセルが現在選択されたメモリセルからどのくらい離れているかを指定する方式である。
【００２７】
例えば、図１を参照すると、メモリセルＡは（００１、０１０）の絶対的なアドレス領域に位置し、メモリセルＢは(１０１、１００)の絶対的なアドレス領域に位置すると仮定すれば、正常動作モードで、メモリセルＡは(００１、０１０)の絶対的なアドレスを使用してアクセスされ、メモリセルＢは(１０１、１００)の絶対的なアドレスを使用してアクセスされるであろう。このような絶対的なアドレス指定方式に代えて相対的なアドレス指定方式を使えば、(０００、０００)の絶対的なアドレス領域で行方向に１(００１)だけ移動し、列方向に２ (０１０)だけ移動することによって(００１、０１０)の絶対的なアドレス領域に位置したメモリセルＡを選択することができる。同様に、(００１、０１０)の絶対的なアドレス領域で行方向に４(１００)だけ移動し、列方向に２(０１０)だけ移動することによって (１０１、１００)の絶対的なアドレス領域に位置したメモリセルＢを選択することができる。さらに、(１０１、１００)の絶対的なアドレス領域で行方向に１(００１)だけ移動し、列方向に２(０１０)だけ移動することによって(１１０、１１０)の絶対的なアドレス領域に位置したメモリセルＣを選択することができる。
【００２８】
本発明の実施の形態において、一領域から他の領域に相対的にどのくらい移動するかという意味として“ジャンプ(ｊｕｍｐ)”という用語を使用する。
【００２９】
したがって、メモリセルＡは基準点(０００、０００)で行方向に１だけジャンプし、列方向に２だけジャンプすることによって選択され、メモリセルＢは基準点(または、現在選択されたメモリセル)(００１、０１０)で行方向に４だけジャンプし、列方向に２だけジャンプすることによって選択され、メモリセルＣは基準点(または現在選択されたメモリセル)(１０１、１００)で行方向に１だけジャンプし、列方向で２だけジャンプすることによって選択される。
【００３０】
ここで、ジャンプ範囲を示す数字は行／列アドレスの増加分(または減少分)を示す。
【００３１】
以上の説明によると、初期基準点を設定し、初期基準点から移動しようとする地点まで(または現在選択された地点から次に選択される地点まで)行及び列方向にどのくらいジャンプするように指定することによって、絶対アドレスを使用せず、メモリセルを選択することができる。本発明による半導体メモリ装置は、このような概念に従って、内部的にメモリセルを指定するためのアドレスを生成する。例えば、現在地点から次の地点までどのくらいジャンプしなさいというジャンプ命令(ｊｕｍｐ  ｃｏｍｍａｎｄ)が絶対的なアドレスを受け入れるためのアドレスピンのうち一部アドレスピンを通じてメモリ装置に提供され、メモリ装置はそのように提供されたジャンプ命令を解釈して、次の地点を指定するための内部アドレスを生成する。
【００３２】
本発明の半導体メモリ装置によると、相対的なアドレス指定方式を利用してメモリセルを選択することによってアドレスピンのうち一部アドレスピンのみが使用されるであろう。これはウェーハテスト動作モードでテストされる装置(Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：ＤＵＴ)に必要なピンの数が減少することを意味する。
【００３３】
２５６Ｍｂｉｔ  ＳＤＲＡＭで絶対的なアドレス指定方式に従ってメモリセルを指定するためには、例えば、１５本のアドレスピンが必要である。これとともに、制御信号(例えば、ＣＬＫ、ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥ)が入力されるための複数本の制御ピン(例えば、５本)、データを入出力するための複数本のデータピン(例えば、８本または１６本)、少なくとも一つの電圧測定ピンが必要である。一つのメモリ装置をテストするのに必要なピン数は２９〜３６本である。一般的なテスト装置で提供するチャンネルの数はおおよそ５０個程度である。そのようなテスト装置を利用して一回に一つのメモリ装置のみをテストすることができる。
【００３４】
本発明による相対的なアドレス指定方式を使用する場合は、ジャンプ命令を入力するためのアドレスピン(例えば、４本)及びバンクアドレスを入力するためのアドレスピン(例えば、二つ)が使用され、これは以後詳細に説明する。ウェーハレベルテストモード時に、ジャンプ命令を入力するためのアドレスピンはデータピンと共有される。したがって、本発明の場合は、一つのメモリ装置をテストするのにただ１２本のピン(６本のアドレスピン、５本の制御ピン、及び少なくとも一つの電圧測定ピン)が必要である。これは以後詳細に説明する。
【００３５】
図２は本発明による半導体メモリ装置とテスト装置を含んだシステムを概略的に示すブロック図である。図２は一つのテスト装置で提供されるチャンネルとメモリ装置の連結関係を示す。図２を参照すると、テストされる半導体メモリ装置ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４の各々は５個の制御パッド(またはピン ＣＬＫ、ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥ 、６個のアドレスパッド(またはピン)Ａ０、Ａ１、Ａ２、Ａ３、ＢＡ０、ＢＡ１、及び一つの電圧測定パッド(またはピン)ＤＣＯＵＴを有する。図には示さないが、テストされるメモリ装置ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４の各々に電源端子とデータピンがさらに設けられることは自明である。テストされるメモリ装置ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４はウェーハレベルの装置である。一つのメモリ装置は１２個のチャンネルを通じてテスト装置１０と連結されている。テスト装置１０が５０個のチャンネルを提供すると仮定すれば、図に示したように、４個のメモリ装置ＤＵＴ１〜ＤＵＴ４を一つのテスト装置１０を通じて同時にテストすることができる。
【００３６】
例えば、テスト装置がＭ個のチャンネルを支援し、複数個の集積回路メモリ装置が外部とのインタフェースのためのＮ個のチャンネルを有すると仮定すれば、集積回路メモリ装置をテストする動作モードの間、テスト装置のＭ個のチャンネルには集積回路メモリ装置各々のＮ個のチャンネルのうちＫ個のチャンネルが連結され、ここでＮはＭより小さく、ＭはＲ＊Ｋ(Ｒはプラスの整数)になる。もしより多いチャンネルがテスト装置に提供されれば、Ｒはさらに大きい数になる。すなわち、同時にテストされる装置の数が増加する。
【００３７】
図３は本発明の実施の形態による半導体メモリ装置を示すブロック図である。図３に示した半導体メモリ装置ＤＵＴ１はテスト装置によって同時にテストされる図２の半導体メモリ装置ＤＵＴ１〜ＤＵＴ４のうちの一つであり、残りのメモリ装置ＤＵＴ２〜ＤＵＴ４は、図３に示したものと実質的に同一に構成されるであろう。
【００３８】
図３を参照すると、本発明の半導体メモリ装置ＤＵＴ１は、データ情報を貯蔵するためのメモリセルアレイ１００を含み、アレイは行と列に配列された複数個のメモリセル(図示しない)を含む。メモリセルアレイ１００の行は行デコーダ回路(ｒｏｗ ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ)１１０(図には“Ｘ−ＤＥＣ”と表記する)によって選択される。選択されたメモリセルのデータは感知増幅回路(ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ  ｃｉｒｃｕｉｔ)１２０(図には“ＳＡ”と表記する)によって感知増幅される。そのように感知されたデータは列デコーダ回路(ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ)１３０(図には“Ｙ−ＤＥＣ”と表記する)の制御に従ってデータラインＤＬを通じてデータ入出力回路(ｄａｔａ  ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ)１４０(図には“ＤＩＮ／ＤＯＵＴ”と表記する)に伝達される。以上の構成要素はこの分野の通常の知識を習得した者などによく知られている。
【００３９】
続いて、図３を参照すると、本発明の半導体メモリ装置ＤＵＴ１は複数個のアドレスパッドＡＰ０〜ＡＰ１３、制御パッドＣＰ０〜ＣＰ４、及びデータパッドＤＰ０〜ＤＰ７をさらに含む。データ及びアドレスパッドはメモリ装置の容量及びビット構造に従って多様に変更されることはこの分野の通常の知識を習得した者などに自明である。ここで、アドレス、制御及びデータパッド(またはピン)は正常の読み出し/書き込み動作で必要なパッド(またはピン)である。
【００４０】
アドレスパッドＡＰ０〜ＡＰ１３はアドレスバッファ回路(ａｄｄｒｅｓｓ  ｂｕｆｆｅｒ  ｃｉｒｃｕｉｔ)１５０(図には“ＡＤＤ＿ＢＵＦ”と表記する)に連結されており、データパッドＤＰ０〜ＤＰ７はデータ入出力回路１４０に連結されている。アドレスパッドＡＰ０〜ＡＰ１３のうちの一部はデータパッドＤＰ０〜ＤＰ７のうちの一部とスイッチ回路１６０を通じて選択的に連結される。スイッチ回路１６０はモードレジスタセット回路１７０からの制御信号ＰＭＯＤＥに応答して動作し、制御信号ＰＭＯＤＥは半導体メモリ装置の動作モードを示す。例えば、制御信号ＰＭＯＤＥはテスト動作モードで活性化され、アドレスパッドＡＰ０〜ＡＰ３はデータパッドＤＰ０〜ＤＰ３と電気的に連結される。制御信号ＰＭＯＤＥは正常動作モードで非活性化され、アドレスパッドＡＰ０〜ＡＰ３はデータパッドＤＰ０〜ＤＰ３から電気的に絶縁される。ここで、テスト動作モード時に、アドレスパッドＡＰ０〜ＡＰ３はデータパッドおよびアドレスパッドとして使用される。これは以後詳細に説明する。
【００４１】
続いて、図３を参照すると、本発明の半導体メモリ装置ＤＵＴ１はモードレジスタセット回路（ｍｏｄｅ  ｒｅｇｉｓｔｅｒ  ｓｅｔ  ｃｉｒｃｕｉｔ）１７０(図には“ＭＲＳ”と表記する)と信号発生器（ｓｉｇｎａｌ  ｇｅｎｅｒａｔｏｒｓ）１８０、１９０（図には“ＧＥＮ１”と“ＧＥＮ２”と各々表記する）をさらに含む。
【００４２】
モードレジスタセット回路１７０は制御パッドＣＰ０〜ＣＰ４を通じて入力される外部制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＣＬＫ、ＣＫＥに応答して動作し、ウェーハテスト動作モードで求められる多様な機能を定義するための制御信号ＰＭＯＤＥ、ＰＯＰ＿ＡＤＤ、ＰＵＳＨ＿ＡＤＤ、ＰＳｅｔ＿Ｈ、ＰＳｅｔ＿Ｌを発生する。そのような機能は以後詳細に説明する。制御信号ＰＭＯＤＥはウェーハレベルテスト動作モードを示し、制御信号ＰＯＰ＿ＡＤＤ、ＰＵＳＨ＿ＡＤＤは内部的に生成するアドレスを貯蔵して出力するのに使用され、制御信号ＰＳｅｔ＿Ｈ、ＰＳｅｔ＿Ｌは初期アドレス(またはテスト動作が実行される途中に新しいアドレス)を設定するのに使用される。
【００４３】
信号発生器１８０はアクティブ命令に応答して制御信号ＰＤＲＡＥを発生し、アクティブ命令は／ＲＡＳ、／ＣＳ、／ＷＥ、ＣＬＫ、及びＣＫＥ信号の組み合わせによって決められる。例えば、／ＣＳ及び／ＲＡＳ信号がローレベルであり、ＣＫＥ及び／ＷＥ信号がハイレベルである時に、信号発生器１８０はクロック信号ＣＬＫのローからハイへの遷移に同期してパルス形態の制御信号ＰＤＲＡＥを発生する。制御信号ＰＤＲＡＥの活性化はアクティブ命令とともに行アドレスが入力されることを意味する。信号発生器１９０は読み出し／書き込み命令に応答して制御信号ＰＤＣＡＥを発生し、読み出し／書き込み命令は／ＣＡＳ、／ＣＳ、／ＷＥ、ＣＬＫ、及びＣＫＥ信号の組み合わせによって決められる。例えば、／ＣＳ及び／ＣＡＳ信号がローレベルであり、ＣＫＥ及び／ＷＥ信号がハイレベルである時に、信号発生器１９０はクロック信号ＣＬＫのローからハイへの遷移に同期してパルス形態の制御信号ＰＤＣＡＥを発生する。このようなタイミングは読み出し命令の入力タイミングである。一方、／ＷＥ、／ＣＳ、及び／ＣＡＳ信号がローレベルであり、ＣＫＥ信号がハイレベルである時に、信号発生器１９０はクロック信号ＣＬＫのローからハイへの遷移に同期してパルス形態の制御信号ＰＤＣＡＥを発生する。このようなタイミングは書き込み命令の入力タイミングである。したがって、制御信号ＰＤＣＡＥの活性化は読み出し／書き込み命令とともに列アドレスが入力されることを意味する。
【００４４】
ここで、／ＣＳ信号はウェーハレベルテスト動作モードで常にローレベルに維持される。
【００４５】
続いて、図３を参照すると、本発明の半導体メモリ装置ＤＵＴ１は第１及び第２内部アドレス発生回路（ｉｎｔｅｒｎａｌ  ａｄｄｒｅｓｓ  ｇｅｎｅｒａｔｏｒ  ｃｉｒｃｕｉｔｓ）２００、２１０(図には“ＡＤＤ＿ＧＥＮ１”、“ＡＤＤ＿ＧＥＮ２”と各々表記する)とスイッチ回路２２０、２３０(図には“ＳＷ２”、“ＳＷ３”と各々表記する)をさらに含む。アドレスバッファ回路１５０から出力されるバンクアドレス信号ＢＡ０、ＢＡ１は行デコーダ回路１１０に直接伝達する。
【００４６】
内部アドレス発生回路２００はアドレスバッファ回路１５０から出力されるアドレス信号ＴＲＡ０〜ＴＲＡ３を受け入れる。内部アドレス発生回路２００は、正常動作モード時、入力されたアドレス信号ＴＲＡ０〜ＴＲＡ３を行デコーダ回路１１にそのまま伝達する。内部アドレス発生回路２００は、テスト動作モード時、入力されたアドレス信号ＴＲＡ０〜ＴＲＡ３に応答して内部アドレス信号ＴＲＣＡ０〜ＴＲＣＡ１１を発生する。テスト動作モード時、入力されたアドレス信号ＴＲＡ０〜ＴＲＡ３はジャンプ命令として認識され、これは以後詳細に説明する。スイッチ回路２２０は制御信号ＰＭＯＤＥに応答してアドレスバッファ回路１５０からのアドレス信号ＴＲＡ４〜ＴＲＡ１１、または内部アドレス発生回路２００からのアドレス信号ＴＲＣＡ４〜ＴＲＣＡ１１を行デコーダ回路１１０に伝達する。例えば、正常動作モードの間、スイッチ回路２２０はアドレスバッファ回路１５０からのアドレス信号ＴＲＡ４〜ＴＲＡ１１を行デコーダ回路１１０に伝達する。テスト動作モードの間、スイッチ回路２２０は内部アドレス発生回路２００からのアドレス信号ＴＲＣＡ４〜ＴＲＣＡ１１を行デコーダ回路１１０に伝達する。
【００４７】
内部アドレス発生回路２１０はアドレスバッファ回路１５０から出力されるアドレス信号ＴＣＡ０〜ＴＣＡ３を受け入れる。内部アドレス発生回路２１０、正常動作モード時、入力されたアドレス信号ＴＣＡ０〜ＴＣＡ３を列デコーダ回路１３０にそのまま伝達する。内部アドレス発生回路２１０は、テスト動作モード時、入力されたアドレス信号ＴＣＡ０〜ＴＣＡ３に応答して内部アドレス信号ＴＣＣＡ０〜ＴＣＣＡ９を発生する。テスト動作モード時、入力されたアドレス信号ＴＣＡ０〜ＴＣＡ３はジャンプ命令として認識され、これは以後詳細に説明する。スイッチ回路２３０は制御信号ＰＭＯＤＥに応答してアドレスバッファ回路１５０からのアドレス信号ＴＣＡ４〜ＴＣＡ９、または内部アドレス発生回路２１０からのアドレス信号ＴＣＣＡ４〜ＴＣＣＡ９を列デコーダ回路１３０に伝達する。例えば、正常動作モードの間、スイッチ回路２３０はアドレスバッファ回路１５０からのアドレス信号ＴＣＡ４〜ＴＣＡ９を列デコーダ回路１３０に伝達する。テスト動作モードの間、スイッチ回路２３０は内部アドレス発生回路２１０からのアドレス信号ＴＣＣＡ４〜ＴＣＣＡ９を列デコーダ回路１３０に伝達する。
【００４８】
以上の説明から分かるように、ウェーハレベルでメモリ装置をテストするのに必要なピンは全部１２本(６本のアドレスピン、５本の制御ピン、及び一つの電圧測定ピン)である。
【００４９】
図４は本発明の望ましい実施の形態による図３の内部アドレス発生回路２００を示すブロック図である。図４を参照すると、本発明の実施の形態による内部アドレス発生回路２００はラッチ回路２５０、遅延回路２６０、デコーダ回路２７０、ＮＡＮＤゲートＧ１、及び複数個のアドレス信号発生器２４０＿Ｌ１〜２４０＿Ｌ６、２４０＿Ｕ１〜２４０＿Ｕ６を含む。
【００５０】
ラッチ回路２５０はアドレス信号ＴＲＡ３をラッチして出力する。アドレス信号ＴＲＡ３は、テスト動作モード時、各アドレス信号発生器が加算器として動作するか、減算器として動作するかを選択するための選択信号として使用される。ラッチ回路２５０は、図５に示したように、伝達ゲートＴＧ１、インバータＩＮＶ１、ＩＮＶ２で構成されたラッチＬＡＴ１、インバータＩＮＶ０、ＩＮＶ３で構成される。制御信号ＰＤＲＡＥがハイレベルである時に、アドレスバッファ回路１５０からのアドレス信号ＴＲＡ３がラッチＬＡＴ１にラッチされる。
【００５１】
再び、図４を参照すると、遅延回路２６０は制御信号ＰＤＲＡＥを所定の時間だけ遅延させて、遅延された制御信号ＰＤＲＡＥ＿ＤＬＹを出力する。デコーダ回路２７０は制御信号ＰＤＲＡＥに応答してアドレス信号ＴＲＡ０〜ＴＲＡ２をデコーディングして、ジャンプ信号ＰＪＵＭＰｉ＿Ｂ(この実施の形態で、ｉ＝１、２、４、８、１６、３２)及びコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂを出力する。例えば、ジャンプ信号ＰＪＵＭＰ１＿Ｂが活性化される時に、行アドレス領域は現在選択された領域で行方向に１だけ移動され、ジャンプ信号ＰＪＵＭＰ２＿Ｂが活性化される時に、行アドレス領域は現在選択された領域で行方向に２だけ移動される。ジャンプ信号ＰＪＵＭＰ４＿Ｂが活性化される時に、行アドレス領域は現在選択された領域で行方向に４だけ移動され、ジャンプ信号ＰＪＵＭＰ８＿Ｂが活性化される時に、行アドレス領域は現在選択された領域で行方向に８だけ移動される。ジャンプ信号ＰＪＵＭＰ１６＿Ｂが活性化される時に、行アドレス領域は現在選択された領域で行方向に１６だけ移動され、ジャンプ信号ＰＪＵＭＰ３２＿Ｂが活性化される時に、行アドレス領域は現在選択された領域で行方向に３２だけ移動される。コンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂが活性化される時に、現在の選択された領域に対応するアドレス信号が反転する。
【００５２】
図４に示したデコーダ回路２７０を示す図６を参照すると、デコーダ回路２７０は複数個のインバーターＩＮＶ４〜ＩＮＶ２７、複数個のＮＡＮＤゲートＧ２〜Ｇ８、及びスイッチＳＷ４を含み、図に示したように連結されている。スイッチＳＷ４はＮＡＮＤゲートＧ２〜Ｇ８に各々対応する伝達ゲートＴＧ２〜ＴＧ８とインバータＩＮＶ２８で構成され、図に示したように連結されている。制御信号ＰＤＲＡＥが非活性化状態である時に、スイッチＳＷ４の経路は導通されない。制御信号ＰＤＲＡＥが活性化される時に、スイッチＳＷ４の経路が導通され、入力されたアドレス信号ＴＲＡ０〜ＴＲＡ２に従ってジャンプ信号ＰＪＵＭＰ１＿Ｂ〜ＰＪＵＭＰ３２＿Ｂ及びコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂのうちの一つが活性化される。アドレス信号によるジャンプ信号及びコンプリメント信号の活性化関係は次の表１の通りである。
【００５３】
【表１】
2004319066.tif 000003
【００５４】
表１によると、アドレス信号ＴＲＡ２、ＴＲＡ１、ＴＲＡ０が“０００”である時に、ジャンプ信号ＰＪＵＭＰ１＿Ｂ〜ＰＪＵＭＰ３２＿Ｂ及びコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂは非活性化状態に維持される。これは、現在の内部アドレス信号がそのまま維持されることを意味する。アドレス信号ＴＲＡ２、ＴＲＡ１、ＴＲＡ０が“００１”である時に、ジャンプ信号ＰＪＵＭＰ１＿Ｂが活性化される。これは現在位置で行または列方向に１だけ移動、またはジャンプしなさいということを示す。アドレス信号ＴＲＡ２、ＴＲＡ１、ＴＲＡ０が“０１０”である時に、ジャンプ信号ＰＪＵＭＰ２＿Ｂが活性化される。これは現在位置で行または列方向に２だけ移動、またはジャンプしなさいということを示す。同様に、アドレス信号の他の状態も先の説明のような方式で移動／ジャンプ動作が実行されるようにする。最後に、アドレス信号ＴＲＡ２、ＴＲＡ１、ＴＲＡ０が “１１１”である時に、コンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂ が活性化される。これは現在内部的に生成したアドレス信号を反転させなさいということを示す。
【００５５】
再び、図４を参照すると、アドレス信号発生器２４０＿Ｌ１〜２４０＿Ｌ６、２４０＿Ｕ１〜２４０＿Ｕ６の各々には、モードレジスタセット回路１７０からの制御信号ＰＯＰ＿ＡＤＤ、ＰＵＳＨ＿ＡＤＤ、ＰＭＯＤＥ、ＰＳｅｔ＿Ｈ、ＰＳｅｔ＿Ｌとラッチ回路２５０、遅延回路２６０及びデコーダ回路２７０からの出力信号ＴＲＡ３＿ＬＡＴ、ＰＤＲＡＥ＿ＤＬＹ、ＣＯＭＰＬＥＭＥＮＴ＿Ｂが共通に供給される。先の説明のように、制御信号ＰＭＯＤＥはウェーハレベルテスト動作モードを示し、制御信号ＰＯＰ＿ＡＤＤ、ＰＵＳＨ＿ＡＤＤはアドレス信号発生器２４０＿Ｌ１〜２４０＿Ｌ６、２４０＿Ｕ１〜２４０＿Ｕ６の各々の内部で生成するアドレス信号を貯蔵して出力するのに使用され、制御信号ＰＳｅｔ＿Ｈ、ＰＳｅｔ＿Ｌはアドレス信号発生器２４０＿Ｌ１〜２４０＿Ｌ６、２４０＿Ｕ１〜２４０＿Ｕ６の初期アドレス(またはテスト動作が実行される途中に新しいアドレス)を設定するのに使用される。
【００５６】
図４に示したように、アドレス信号発生器２４０＿Ｌ１〜２４０＿Ｌ６には対応するジャンプ信号ＰＪＵＭＰ１＿Ｂ〜ＰＪＵＭＰ３２＿Ｂが各々印加される。アドレス信号発生器２４０＿Ｌ１〜２４０＿Ｌ６はｎ番目の発生器の出力が対応するジャンプ信号とともに (ｎ-1)番目の発生器から出力されるキャリー信号に影響を受けるように構成されている。 アドレス信号発生器２４０＿Ｕ１〜２４０＿Ｕ６はｎ番目の発生器の出力が(ｎ−１)番目の発生器から出力されるキャリー信号だけではなく、ＮＡＮＤゲートＧ１の出力に影響を受けるように構成されている。これは以下詳細に説明する。
【００５７】
アドレス信号発生器２４０＿Ｌ１、２４０＿Ｌ２、２４０＿Ｌ３、２４０＿Ｌ４のうち一つを示す回路図が図７に示されている。図７は一番目の段のアドレス信号発生器を示すもので、残りのアドレス信号発生器２４０＿Ｌ２、２４０＿Ｌ３、２４０＿Ｌ４は図７に示したものと実質的に同一に構成される。
【００５８】
図７を参照すると、制御信号ＰＭＯＤＥが正常動作モードを示すローレベルである時に、伝達ゲートＴＧ１３は非導通され、伝達ゲートＴＧ１４は導通される。これはアドレスバッファ回路１５０から出力されるアドレス信号ＴＲＡｉが直接行デコーダ回路１１０に伝達されるようにする。一方、制御信号ＰＭＯＤＥがテスト動作モードを示すハイレベルであると、伝達ゲートＴＧ１３は導通され、伝達ゲートＴＧ１４は非導通される。これは行デコーダ回路１１０へのアドレス信号ＴＲＡｉの伝達が遮断されることを意味する。代りに、内部的に生成するアドレス信号が伝達ゲートＴＧ１３を通じて行デコーダ回路１１０に伝達される。
【００５９】
インバータＩＮＶ３３、ＩＮＶ３４で構成されたラッチＬＡＴ９はＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、及びインバータＩＮＶ３１で構成される初期化回路によって“０”または“１”に設定される。例えば、制御信号ＰＳｅｔ＿Ｈがハイに活性化され、制御信号ＰＳｅｔ＿Ｌがローに非活性化される時に、ラッチＬＡＴ９はＰＭＯＳトランジスタＭ１を通じて“１”に設定される。制御信号ＰＳｅｔ＿Ｈがローに非活性化され、制御信号ＰＳｅｔ＿Ｌがハイに活性化される時に、ラッチＬＡＴ９またはラッチＬＡＴ９の入力ノードＮ１はＮＭＯＳトランジスタＭ２を通じて“０”に設定される。ラッチＬＡＴ９に貯蔵された値は制御信号ＰＤＲＡＥ＿ＤＬＹがハイからローへの遷移を有する時に、ラッチＬＡＴ１０に伝達される。ラッチＬＡＴ９、ＬＡＴ１０、インバータＩＮＶ３２、及び伝達ゲートＴＧ９、ＴＧ１０は制御信号ＰＤＲＡＥ＿ＤＬＹのローからハイへの遷移時に入力をラッチし、制御信号ＰＤＲＡＥ＿ＤＬＹのハイからローへの遷移時にラッチされた信号を出力するレジスタを構成する。
【００６０】
ラッチＬＡＴ９に貯蔵されたアドレス信号は以後に再使用するためにレジスタ２４１に一時的に貯蔵される。レジスタ２４１はインバータＩＮＶ３７、ＩＮＶ３８、ＩＮＶ４１、 伝達ゲートＴＧ１１、ＴＧ１２、及びインバータＩＮＶ３９、ＩＮＶ４０で構成されたラッチＬＡＴ１１を含み、図に示したように連結されている。制御信号ＰＵＳＨ＿ＡＤＤがハイに活性化される時に、ラッチＬＡＴ９に貯蔵されたアドレス信号は伝達ゲートＴＧ１１を通じてラッチＬＡＴ１１に貯蔵される。制御信号ＰＯＰ＿ＡＤＤがハイに活性化される時に、ラッチＬＡＴ１１に貯蔵されたアドレス信号は伝達ゲートＴＧ１２を通じてラッチＬＡＴ９に伝達される。すなわち、ラッチＬＡＴ９はレジスタ２４１に貯蔵されたアドレス信号に再設定されるであろう。これは以後に使用されるアドレスが貯蔵されることを意味する。
【００６１】
ＮＡＮＤゲートＧ９はキャリー信号ＰＣａｒｒｙＡ＿ＲＡｊ、ＰＣａｒｒｙＳ＿ＲＡｊ、対応するジャンプ信号ＰＪＵＭＰｉ＿Ｂ(ｉ＝１)、及びコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂが入力される。一番目の段のアドレス信号発生器２４０＿Ｌ１のキャリー信号ＰＣａｒｒｙＡ＿ＲＡｊ、ＰＣａｒｒｙＳ＿ＲＡｊは、図４に示したように、ハイレベルに固定している。一方、残りのアドレス信号発生器２４０＿Ｌ２〜２４０＿Ｌ６の各々のキャリー信号ＰＣａｒｒｙＡ＿ＲＡｊ、ＰＣａｒｒｙＳ＿ＲＡｊは前段で出力されるキャリー信号ＰＣａｒｒｙＡ＿ＲＡｉ、ＰＣａｒｒｙＳ＿ＲＡｉである。キャリー信号ＰＣａｒｒｙＡ＿ＲＡｊ、ＰＣａｒｒｙＳ＿ＲＡｊ、対応するジャンプ信号ＰＪＵＭＰｉ＿Ｂ(ｉ＝１)、及びコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂ)が全部ハイレベルに維持される時に、ＮＡＮＤゲートＧ９の出力はローレベルになる。もし入力信号のうち一つがローレベルに遷移すれば、ＮＡＮＤゲートＧ９の出力はローレベルからハイレベルに遷移する。このような内容から分かるように、ＮＡＮＤゲートＧ９は前段でキャリーが発生したか否か、またはジャンプ／コンプリメント信号ＰＪＵＭＰｉ＿Ｂ／ＣＯＭＰＬＥＭＥＮＴ＿Ｂが活性化されたか否かを検出する回路として動作する。
【００６２】
排他的ＯＲゲート(ｅｘｃｌｕｓｉｖｅ  ＯＲ  ｇａｔｅ：ＸＯＲ)Ｇ１０はラッチＬＡＴ１０の出力とＮＡＮＤゲートＧ９の出力を受け入れて出力信号ＳＵＭ／ＳＵＢＴＲＡＣＴを発生し、ＮＡＮＤゲートＧ１１はラッチＬＡＴ１０の出力、ＮＡＮＤゲートＧ９の出力、及びインバータＩＮＶ２９の出力を受け入れてキャリー信号ＰＣａｒｒｙＡ＿ＲＡｉを発生する。ＮＡＮＤゲートＧ１２はアドレス信号ＴＲＡ３＿ＬＡＴ、ＮＡＮＤゲート Ｇ９の出力、及びインバータＩＮＶ３０の出力を受け入れてキャリー信号ＰＣａｒｒｙＳ＿ＲＡｉを発生する。ここで、ＸＯＲゲートＧ１０とＮＡＮＤゲートＧ１１は加算器ａｄｄｅｒとして動作し、ＸＯＲゲートＧ１０、インバータＩＮＶ３０、及びＮＡＮＤゲートＧ１２は減算器として動作する。すなわち、ＸＯＲゲートＧ１０、インバータＩＮＶ３０、及びＮＡＮＤゲートＧ９、Ｇ１２は加減算回路を構成する。加算器と減算器の選択はＴＲＡ３＿ＬＡＴ信号によって決められる。例えば、ＴＲＡ３＿ＬＡＴ信号がローレベルである時に、加算器は動作するが、減算器は動作しない。ＴＲＡ３＿ＬＡＴ信号がハイレベルである時に、加算器は動作しないが、減算器は動作する。加算器の動作はアドレスの増加を示し、減算器の動作はアドレスの減少を示す。
【００６３】
アドレス信号発生器２４０＿Ｌ５、２４０＿Ｌ６のうち一つを示す回路図が図８に示されている。図８において、図７に示したものと同一の機能を実行する構成要素は同一の参照番号で表記する。図８に示したアドレス信号発生器はアドレスバッファ回路１５０からのアドレス信号を行デコーダ回路に伝達するための伝達ゲートＴＧ１４が除去された点を除けば、図７に示したものと実質的に同一である。したがって、それに対する説明はここでは省略する。テスト動作モード時には、内部的に生成したアドレス信号が伝達ゲートＴＧ１３及びスイッチ回路２２０を通じて行デコーダ回路１１０に伝達される。一方、正常動作モード時には、伝達ゲートＴＧ１３が導通されないので、アドレス信号発生器はスイッチ回路２２０と電気的に絶縁される。
【００６４】
再び図４を参照すると、アドレス信号発生器２４０＿Ｕ１〜２４０＿Ｕ６の各々はアドレス信号発生器２４０＿Ｌ６のキャリー信号ＰＣａｒｒｙＡ＿ＲＡｉ、ＰＣａｒｒｙＳ＿ＲＡｉに影響を受ける。本発明において、アドレス信号発生器２４０＿Ｕ１〜２４０＿Ｕ６はアドレス信号発生器２４０＿Ｌ６のキャリー信号ＰＣａｒｒｙＡ＿ＲＡｉ、ＰＣａｒｒｙＳ＿ＲＡｉが生成したか否かに従って内部的に二つのアドレス信号を生成する。そのように生成したアドレス信号のうち一つだけがＮＡＮＤゲートＧ１の出力信号ＰＣａｒｒｙＳＵＭに従って出力されるであろう。これは以後詳細に説明する。
【００６５】
アドレス信号発生器２４０＿Ｕ１〜２４０＿Ｕ６のうち一つを示す回路図が図９に示されている。図９は一番目の段のアドレス信号発生器２４０＿Ｕ１を示すものであり、残りのアドレス信号発生器２４０＿Ｕ２〜２４０＿Ｕ６は図９に示したものと実質的に同一に構成されるので、それに対する説明は省略する。
【００６６】
図９を参照すると、制御信号ＰＭＯＤＥが正常動作モードを示すローレベルである時に、伝達ゲートＴＧ２０は導通されず、アドレス信号発生器はスイッチ回路２２０と電気的に切断される。制御信号ＰＭＯＤＥがテスト動作モードを示すハイレベルである時に、内部的に生成したアドレス信号は伝達ゲートＴＧ２０及びスイッチ回路２２０を通じて行デコーダ回路１１０に伝達される。
【００６７】
インバータＩＮＶ４８、ＩＮＶ４９で構成されたラッチＬＡＴ１２はＰＭＯＳトランジスタＭ３、ＮＭＯＳトランジスタＭ４、及びインバータＩＮＶ４６で構成される初期化回路によって“０”、または“１”に設定される。例えば、制御信号ＰＳｅｔ＿Ｈがハイに活性化され、制御信号ＰＳｅｔ＿Ｌがローに非活性化される時に、ラッチＬＡＴ１２はＰＭＯＳトランジスタＭ３を通じて“１”に設定される。制御信号ＰＳｅｔ−Ｈがローに非活性化され、制御信号ＰＳｅｔ＿Ｌがハイに活性化される時に、ラッチＬＡＴ１２はＮＭＯＳトランジスタＭ４を通じて“０”に設定される。ラッチＬＡＴ１２に貯蔵された値はＮＡＮＤゲートＧ２１の出力信号に従ってインバータＩＮＶ５０、ＩＮＶ５１のラッチＬＡＴ１３に伝達される。
【００６８】
ラッチＬＡＴ１２に貯蔵されたアドレス信号は以後に再使用するために、レジスタ２４２に一時的に貯蔵される。レジスタ２４２はインバータＩＮＶ５４、ＩＮＶ５７、ＩＮＶ８、伝達ゲートＴＧ１８、ＴＧ１９、及びインバータＩＮＶ５５、ＩＮＶ５６で構成されたラッチＬＡＴ１４を含み、図に示したように連結されている。制御信号ＰＵＳＨ＿ＡＤＤがハイに活性化される時に、ラッチＬＡＴ１２に貯蔵されたアドレス信号は伝達ゲートＴＧ１８を通じてラッチＬＡＴ１４に貯蔵される。制御信号ＰＯＰ＿ＡＤＤがハイに活性化される時に、ラッチＬＡＴ１４に貯蔵されたアドレス信号は伝達ゲートＴＧ１９を通じてラッチＬＡＴ１２に伝達される。すなわち、ラッチＬＡＴ１２はレジスタ２４２に貯蔵されたアドレス信号に再設定されるであろう。
【００６９】
ＮＡＮＤゲートＧ１３はキャリー信号ＰＣａｒｒｙＡ１＿ＲＡｊ、ＰＣａｒｒｙＳ１＿ＲＡｊとコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂが入力される。一番目の段のアドレス信号発生器２４０＿Ｕ１のキャリー信号ＰＣａｒｒｙＡ１＿ＲＡｊ、ＰＣａｒｒｙＳ１＿ＲＡｊは、図４に示したように、ローレベルに固定している。一方、残りのアドレス信号発生器２４０＿Ｕ２〜２４０＿Ｕ６の各々のキャリー信号ＰＣａｒｒｙＡ１＿ＲＡｊ、ＰＣａｒｒｙＳ１＿ＲＡｊは前段で出力されるキャリー信号ＰＣａｒｒｙＡ１＿ＲＡｊ、ＰＣａｒｒｙＳ１＿ＲＡｊである。一番目の段のアドレス信号発生器２４０＿Ｕ１の場合に、キャリー信号ＰＣａｒｒｙＡ１＿ＲＡｊ、ＰＣａｒｒｙＳ１＿ＲＡｊが全部ローレベルに維持されるので、ＮＡＮＤゲートＧ１３の出力は常にハイレベルになる。残りのアドレス信号発生器２４０＿Ｕ２〜２４０＿Ｕ６の場合は、前段からのキャリー信号ＰＣａｒｒｙＡ１＿ＲＡｊ、ＰＣａｒｒｙＳ１＿ＲＡｊとコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂに従ってＮＡＮＤゲートＧ１３の出力が決められるであろう。先の説明のように、ＮＡＮＤゲートＧ１３は前段でキャリーが発生したか否か、またはコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂが活性化したか否かを検出する回路として動作する。
【００７０】
排他的ＯＲゲートＧ１４はラッチＬＡＴ１３の出力とＮＡＮＤゲートＧ１３の出力を受け入れて出力信号ＳＵＭ／ＳＵＢＴＲＡＣＴを発生し、ＮＡＮＤゲートＧ１５はラッチＬＡＴ１３の出力、ＮＡＮＤゲートＧ１３の出力、及びインバータＩＮＶ４３の出力を受け入れてキャリー信号ＰＣａｒｒｙＡ１＿ＲＡｉを発生する。ＮＡＮＤゲートＧ１６はアドレス信号ＴＲＡ３＿ＬＡＴ、ＮＡＮＤゲートＧ１３の出力、及びインバータＩＮＶ４４の出力を受け入れてキャリー信号ＰＣａｒｒｙＳ１＿ＲＡｉを発生する。ここで、ＸＯＲゲートＧ１４とＮＡＮＤゲートＧ１５は加算器として動作し、ＸＯＲゲートＧ１４、インバータＩＮＶ４４、及びＮＡＮＤゲートＧ１６は減算器として動作する。加算器と減算器の選択はＴＲＡ３＿ＬＡＴ信号によって決められる。例えば、ＴＲＡ３＿ＬＡＴ信号がローレベルである時に、加算器は動作するが、減算器は動作しない。ＴＲＡ３＿ＬＡＴ信号がハイレベルである時に、加算器は動作しないが、減算器は動作する。
【００７１】
ＸＯＲゲートＧ１８、インバータＩＮＶ４５、及びＮＡＮＤゲートＧ１７、Ｇ１９、Ｇ２０で構成された加減算回路は下記の点を除けば、ＸＯＲゲートＧ１４、インバータＩＮＶＶ４４、及びＮＡＮＤゲートＧ１３、Ｇ１５、Ｇ１６で構成された加減算回路と同一に動作する。ＸＯＲゲートＧ１８、インバータＩＮＶ４５、及びＮＡＮＤゲートＧ１７、Ｇ１９、Ｇ２０で構成された加減算回路はアドレス信号発生器２４０＿Ｌ６でキャリーが生成されないと仮定して動作し、ＯＲゲートＧ１４、インバータＩＮＶ４４、及びＮＡＮＤゲートＧ１３、Ｇ１５、Ｇ１６で構成された加減算回路はアドレス信号発生器２４０＿Ｌ６でキャリーが生成されたと仮定して動作する。すなわち、ＮＡＮＤゲートＧ１７に入力されるキャリー信号ＰＣａｒｒｙＡ０＿ＲＡｊ、ＰＣａｒｒｙＳ０＿ＲＡｊが、図４に示したように、ハイレベルに固定しているので、ＯＲゲートＧ１４、インバータＩＮＶ４４、及びＮＡＮＤゲートＧ１３、Ｇ１５、Ｇ１６で構成された加減算回路はアドレス信号発生器２４０＿Ｌ６でキャリーが生成されたと仮定して動作する。
【００７２】
図４のＮＡＮＤゲートＧ１の出力信号ＰＣａｒｒｙＳＵＭがローレベルの場合（すなわち、アドレス信号発生器２４０＿Ｌ６でキャリーが生成されない時）に、伝達ゲートＴＧ１５が導通されないので、ＸＯＲゲートＧ１４の出力信号ＳＵＭ／ＳＵＢＴＲＡＣＴはラッチＬＡＴ１２に伝達されない。一方、伝達ゲートＴＧ１７は制御信号ＰＤＲＡＥ＿ＤＬＹがローからハイへの遷移を有する時に導通されて、ＸＯＲゲートＧ１４の出力信号ＳＵＭ／ＳＵＢＴＲＡＣＴがラッチＬＡＴ１２に伝達される。
【００７３】
図１０は本発明の望ましい実施の形態による図３の内部アドレス発生回路２１０を示すブロック図である。図１０を参照すると、本発明の実施の形態による内部アドレス発生回路２１０はラッチ回路２９０、遅延回路３００、デコーダ回路３１０、ＮＡＮＤゲートＧ２３、及び複数個のアドレス信号発生器２８０＿Ｌ１〜２８０＿Ｌ５、２８０＿Ｕ１〜２８０＿Ｕ５を含む。図１０に示した内部アドレス発生回路２１０は１０ビット列アドレス信号を生成する点を除けば、図４に示したものと実質的に同一であるので、これに対する説明は省略する。
【００７４】
本発明の半導体メモリ装置によるテスト動作モードの読み出し／書き込み動作を図面に基づいて以下詳細に説明する。
【００７５】
半導体メモリ装置をウェーハレベルでテストするため、先ず、アドレスパッドのうちの一部(この実施の形態においては、ＡＰ０〜ＡＰ３、ＡＰ１２、ＡＰ１３)、制御パッドＣＰ０〜ＣＰ４、及び電圧測定パッドＣＰ０がテスト装置１０の対応するチャンネルに連結される。すなわち、図２に示したように、テストしようとするメモリ装置には１２個のチャンネルのみが割り当てられる。したがって、テスト装置１０には４個の半導体メモリ装置が同時に連結される。
【００７６】
その次に、モードレジスタセット回路１７０が決められたタイミングに従ってテストモードに設定され、制御信号ＰＭＯＤＥはハイレベルになる。制御信号ＰＭＯＤＥがハイレベルに設定されることによって、スイッチ回路１６０、２２０、２３０は活性化される。テスト装置１０と連結されたアドレスパッドＡＰ０〜ＡＰ３は活性化されたスイッチ回路１６０を通じてデータパッドＤＰ０〜ＤＰ３と電気的に連結される。スイッチ回路２２０は内部アドレス発生回路２００のアドレス信号ラインＴＣＲＡ４〜ＴＣＲＡ１１を行デコーダ回路１１０に連結し、スイッチ回路２３０は内部アドレス発生回路２１０のアドレス信号ラインＴＣＣＡ４〜ＴＣＣＡ９を列デコーダ回路１３０に連結する。
【００７７】
モードレジスタセット回路１７０を設定する時に、制御信号ＰＳｅｔ＿Ｈ、ＰＳｅｔ＿Ｌは多様に設定することができる。先の説明のように、制御信号ＰＳｅｔ＿Ｈ、ＰＳｅｔ＿Ｌは内部アドレス発生回路２００、２１０各々のアドレス信号発生器のラッチＬＡＴ９、ＬＡＴ１２を設定するために使用される。説明の便宜上、制御信号ＰＳｅｔ＿Ｈがローレベルに設定され、制御信号ＰＳｅｔ＿Ｌがハイレベルに設定されると仮定すれば、制御信号ＰＳｅｔ＿Ｌがハイレベルに活性化されることによって、内部アドレス発生回路２００、２１０各々のアドレス信号発生器のラッチＬＡＴ９、ＬＡＴ１２はローレベルに各々設定される。したがって、内部アドレス発生回路２００の出力信号ＴＣＲＡ０〜ＴＣＲＡ１１は全部０になる。同様に、内部アドレス発生回路２１０の出力信号ＴＣＣＡ０〜ＴＣＣＡ９も全部０になる。もし制御信号ＰＳｅｔ＿Ｈがハイレベルに設定され、制御信号ＰＳｅｔ＿Ｌがローレベルに設定されれば、 内部アドレス発生回路２００、２１０各々のアドレス信号発生器のラッチＬＡＴ９、ＬＡＴ１２はハイレベルに各々設定される。したがって、内部アドレス発生回路２００の出力信号ＴＣＲＡ０〜ＴＣＲＡ１１は全部１になる。同様に、内部アドレス発生回路２１０の出力信号ＴＣＣＡ０〜ＴＣＣＡ９も全部１になる。
【００７８】
モードレジスタセット回路１７０を設定した後、アクティブ命令の入力とともに行アドレス信号が提供される。テスト動作モードで入力される行アドレスはただ６ビットアドレスである。本発明において、先の説明のように、二つのアドレスビットはバンク情報であり、四つのアドレスビットはジャンプ命令である。バンク情報はアドレスバッファ回路１５０を通じて直接行デコーダ回路１１０に伝達される。これと同時に、アクティブ命令が入力されることによって信号発生回路１８０は外部制御信号／ＲＡＳ、／ＣＳ、／ＷＥ、ＣＬＫ、ＣＫＥに応答してパルス形態の制御信号ＰＤＲＡＥを発生する。制御信号ＰＤＲＡＥが活性化されることによって、内部アドレス発生回路２００のラッチ回路２５０はアドレス信号ＴＲＡ３をラッチし、遅延回路２６０は制御信号ＰＤＲＡＥを遅延させ、内部アドレス発生回路２００のデコーダ回路２７０はアドレスバッファ回路１５０から出力されるアドレス信号ＴＲＡ０〜ＴＲＡ３をラッチする。デコーダ回路２７０にラッチされたアドレス信号の組み合わせに従ってジャンプ及びコンプリメント信号が選択的に活性化される。
【００７９】
例えば、アドレス信号ＴＲＡ０〜ＴＲＡ３が“００００”である時に、表１から分かるように、アドレス信号ＴＣＲＡ０〜ＴＣＲＡ１１は現在設定された値に維持される。さらに具体的に説明すると、次の通りである。
【００８０】
図９を参照すると、ラッチＬＡＴ９がローレベルに設定されているので、ＸＯＲゲート Ｇ１０の入力端子もローレベルになる。一番目の段のアドレス信号発生器２４０＿Ｌ１のキャリー信号ＰＣａｒｒｙＡ＿ＲＡｊ、ＰＣａｒｒｙＳ＿ＲＡｊが電源電圧に連結されており、ジャンプ信号ＰＪＵＭＰ１＿Ｂ及びコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂが全部ハイレベルに非活性化されているので、ＮＡＮＤゲートＧ９の出力はローレベルになる。そして、ＴＲＡ３＿ＬＡＴ信号がローレベルである時に、先の説明のように、加減算回路は加算器として動作する。ＮＡＮＤゲートＧ１２の出力ＰＣａｒｒｙＳ＿ＲＡｊはハイレベルに維持される。ＮＡＮＤゲートＧ９の出力がローレベルであるので、ＮＡＮＤＳゲートＧ１１の出力はハイレベルに維持される。この時に、ＸＯＲゲートＧ１０の出力信号ＳＵＭ／ＳＵＢＴＲＡＣＴはローレベルになる。アドレス信号発生器２４０＿Ｌ２の場合は、前段のキャリー信号ＰＣａｒｒｙＡ＿ＲＡｊ、ＰＣａｒｒｙＳ＿ＲＡｊが全部ハイレベルに維持され、ジャンプ信号ＰＪＵＭＰ２＿Ｂ及びコンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂが全部ハイレベルに非活性化されているので、ＸＯＲゲートＧ１０の出力もローレベルになる。同様に、アドレス信号発生器２４０＿Ｌ３〜２４０＿Ｌ６各々のＸＯＲゲートＧ１０の出力はローレベルになる。
【００８１】
アドレス信号発生器２４０＿Ｌ６からのキャリー信号ＰＣａｒｒｙＡ＿ＲＡｊ、ＰＣａｒｒｙＳ＿ＲＡｊが全部ハイレベルであるので、ＮＡＮＤゲートＧ１の出力信号 ＰＣａｒｒｙＳＵＭはキャリーが生成されなかったことを示すローレベルを有する。
【００８２】
アドレス信号発生器２４０＿Ｕ１〜２４０＿Ｕ６において、ＮＡＮＤゲートＧ１の出力信号ＰＣａｒｒｙＳＵＭがローレベルを有するので、伝達ゲートＴＧ１５は導通されない。ＮＡＮＤゲートＧ１７の出力信号は入力信号が全部ハイレベルであるので、ローレベルになる。したがって、ＸＯＲゲートＧ１８の出力信号ＳＵＭ／ＳＵＢＴＲＡＣＴはローレベルになる。アドレス信号発生器２４０＿Ｕ２の場合は、前段のキャリー信号ＰＣａｒｒｙＡ１＿ＲＡｊ、ＰＣａｒｒｙＳ１＿ＲＡｊ、ＰＣａｒｒｙＡ０＿ＲＡｊ、ＰＣａｒｒｙＳ０＿ＲＡｊが全部ハイレベルに維持され、コンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂがハイレベルに非活性化されているので、ＸＯＲゲートＧ１８の出力もローレベルになる。同様に、アドレス信号発生器２４０＿Ｕ３〜２４０＿Ｕ６各々のＸＯＲゲートＧ１８の出力はローレベルになる。
【００８３】
遅延回路２６０の出力信号ＰＤＲＡＥ＿ＤＬＹがローレベルからハイレベルに活性化される時に、アドレス信号発生器２４０＿Ｌ１〜２４０＿Ｌ６各々のＸＯＲゲートＧ１０の出力信号はラッチＬＡＴ９に貯蔵され、アドレス信号発生器２４０＿Ｕ１〜２４０＿Ｕ６各々のＸＯＲゲートＧ１８の出力信号はラッチＬＡＴ１２に貯蔵される。結果的に、“０００”のアドレス信号ＴＲＡ０〜ＴＲＡ２が入力される時に、ラッチＬＡＴ９、ＬＡＴ１２の値は初期設定値に維持される。以後、出力信号ＰＤＲＡＥ＿ＤＬＹがローレベルに非活性化される時に、内部アドレス発生回路２００の出力信号のうちの一部ＴＣＲＡ０〜ＴＣＲＡ３は直接行デコーダ回路１１０に伝達され、残りの信号ＴＣＲＡ４〜ＴＣＲＡ１１はスイッチ回路２２０を通じて行デコーダ回路１１０に伝達される。
【００８４】
アクティブ命令が入力された後、読み出し／書き込み命令の入力とともに列アドレス信号が提供される。テスト動作モードで入力される列アドレスはバンク情報を除いた４ビットアドレスである。先の説明のように、４ビットアドレスはジャンプ命令として使用される。ジャンプ命令として入力されたアドレス信号ＴＣＡ０〜ＴＣＡ３は、先の説明のように、制御信号ＰＤＣＡＥが活性化される時に、内部アドレス発生回路２１０にラッチされる。以後、入力アドレス信号に従って内部アドレス信号ＴＣＣＡ０〜ＴＣＣＡ９を発生する動作は内部アドレス発生回路２００と同一であるので、それに対する説明は省略する。
【００８５】
行デコーダ回路１１０はアクティブ命令の入力に従って内部的に生成された内部アドレス信号ＴＣＲＡ０〜ＴＣＲＡ１１を利用してメモリセルアレイ１００の行を選択し、選択された行のメモリセルに貯蔵されたデータは感知増幅回路１２０によって感知される。その次に、列デコーダ回路１３０は読み出し命令の入力に従って内部的に生成された内部アドレス信号ＴＣＣＡ０〜ＴＣＣＡ９を利用してメモリセルアレイ１００の列のうちの一部を選択する。そのように選択された列のデータはデータ入出力回路１４０とスイッチ回路１６０を通じてアドレスパッドＡＰ０〜ＡＰ３に伝達され、テスト装置１０はアドレスパッドＡＰ０〜ＡＰ３に伝達されたデータをフェッチする。ただ、４個のパッドを通じてデータが出力されるので、直列データ入出力方式を通じてＸ８／Ｘ１６のビット構造を達成することができる。例えば、４個のデータビットが二番/四番のアドレスパッドを通じて出力される。アクティブ命令の次に書き込み命令が入力される場合に、メモリセルアレイ１００に書き込まれるデータは直列データ入出力方式によって４個のアドレスパッドを通じてデータ入出力回路１４０に提供され、そのように入力されたデータは感知増幅回路１２０を通じてメモリセルアレイ１００の選択されたメモリセル(内部的に生成されたアドレス信号ＴＲＣＡ０〜ＴＲＣＡ１１、ＴＣＣＡ０〜ＴＣＣＡ９によって指定される)に書き込まれる。書き込み／読み出し動作が実行された後、よく知られたプリチャージ動作が実行される。
【００８６】
テスト動作モードでメモリセル全部にデータを書き込むか、読み出すために、先の説明の読み出し／書き込み動作は繰り返して実行される。次の読み出し／書き込み動作のため、アクティブ命令と読み出し／書き込み命令が決められたタイミングに従ってメモリ装置に入力される。列アドレスを発生する内部アドレス発生回路２１０が行アドレスを発生する内部アドレス発生回路２００と同一に動作するので、説明の便宜上、行アドレスを発生する動作のみ以下説明する。
【００８７】
アクティブ命令の入力とともに “１０００”のアドレス信号ＴＲＡ０〜ＴＲＡ３が提供されると仮定すれば、アドレス信号ＴＲＡ０〜ＴＲＡ３が“１０００”である時に、表１から分かるように、ジャンプ信号ＰＪＵＭＰ１＿Ｂが活性化される。ＴＲＡ３信号がローレベルに設定されることによって、各アドレス信号発生器の加減算回路は加算器として動作する。ジャンプ信号ＰＪＵＭＰ１＿Ｂがローレベルに活性化されることによって、アドレス信号発生器２４０＿Ｌ１のＮＡＮＤゲートＧ９はハイレベル信号を出力する。ラッチＬＡＴ１０の出力が“０”の状態で、ＸＯＲゲートＧ１０はハイレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。この時に、ＮＡＮＤゲートＧ１１の出力信号ＰＣａｒｒｙＡ＿ＲＡｉは続いてハイレベルに維持される。すなわち、アドレス信号発生器２４０＿Ｌ１ではキャリーが生成されない。残りのアドレス信号発生器２４０＿Ｌ２〜２４０＿Ｌ６、２４０＿Ｕ１〜２４０＿Ｕ６は先の説明と同一の条件で動作し、各発生器のＸＯＲゲートＧ１０／Ｇ１４はローレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。したがって、ただアドレス信号ＴＣＲＡ０の値のみが“０”から‘１“に変化し、残りのアドレス信号ＴＣＲＡ１〜ＴＣＲＡ１１は”０“に維持される。
【００８８】
アクティブ命令とともに入力されるアドレス信号ＴＲＡ０〜ＴＲＡ３が“１０００”である時に、ジャンプ信号ＰＪＵＭＰ１＿Ｂが活性化される。ＴＲＡ３信号がローレベルに設定されることによって、各アドレス信号発生器の加減算回路は加算器として動作する。ジャンプ信号ＰＪＵＭＰ１＿Ｂがローレベルで活性化されることによって、アドレス信号発生器２４０＿Ｌ１のＮＡＮＤゲートＧ９はハイレベル信号を出力する。ラッチＬＡＴ１０の出力が“１”の状態で、ＸＯＲゲートＧ１０はローレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。これはラッチＬＡＴ９の値が“１”から“０”に変化することを意味する。この時に、ＮＡＮＤゲートＧ１１の出力信号ＰＣａｒｒｙＡ＿ＲＡｉはハイレベルからローレベルに遷移する。すなわち、アドレス信号発生器２４０＿Ｌ１でキャリーが生成される。
【００８９】
アドレス信号発生器２４０＿Ｌ２は前段のキャリー信号に影響を受ける。すなわち、アドレス信号発生器２４０＿Ｌ２のＮＡＮＤゲートＧ９はハイレベルのキャリー信号ＰＣａｒｒｙＡ＿ＲＡｊに従ってハイレベル信号を出力する。アドレス信号発生器２４０ ＿Ｌ２のラッチＬＡＴ１０で“０”が出力されるので、ＮＡＮＤゲートＧ１１の出力信号は続いてハイに維持される一方、ＸＯＲゲートＧ１０はハイレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。これはアドレス信号発生器２４０＿Ｌ２のラッチＬＡＴ９の値が“０”から“１”に変化することを意味する。残りのアドレス信号発生器２４０＿Ｌ３〜２４０＿Ｌ６、２４０＿Ｕ１〜２４０＿Ｕ６は先の説明と同一の条件で動作し、各発生器のＸＯＲゲートＧ１０／Ｇ１４はローレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。したがって、アドレス信号ＴＣＲＡ０は“１”から“０”に遷移し、アドレス信号ＴＣＲＡ１は“０”から“１”に遷移する。一方、残りのアドレス信号ＴＣＲＡ２〜ＴＣＲＡ１１は続いて“０”に維持される。
【００９０】
アクティブ命令とともに入力されるアドレス信号ＴＲＡ０〜ＴＲＡ３が“１０００”である時に、ジャンプ信号ＰＪＵＭＰ１＿Ｂが活性化される。先の説明のように、ＴＲＡ３信号がローレベルに設定されることによって、各アドレス信号発生器の加減算回路は加算器として動作する。ジャンプ信号ＰＪＵＭＰ１＿Ｂがローレベルに活性化されることによって、アドレス信号発生器２４０＿Ｌ１のＮＡＮＤゲートＧ９はハイレベル信号を出力する。ラッチＬＡＴ１０の出力が“０”の状態で、ＸＯＲゲートＧ１０はハイレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。これはラッチＬＡＴ９の値が“０”から“１”に変化することを意味する。ＮＡＮＤゲートＧ１１の入力信号が全部ハイレベルであるので、アドレス信号発生器２４０＿Ｌ１でキャリーが生成されない。この時に、残りのアドレス信号発生器の出力信号は以前と同一の状態に維持される。したがって、アドレス信号ＴＣＲＡ０は“０”から“１”に遷移するが、アドレス信号ＴＣＲＡ１は‘１“に維持され、アドレス信号ＴＣＲＡ２〜ＴＣＲＡ１１は”０“に維持される。
【００９１】
アクティブ命令とともに入力されるアドレス信号ＴＲＡ０〜ＴＲＡ３が“１００１”である時に、ジャンプ信号ＰＪＵＭＰ１＿Ｂが活性化される。先の説明のように、ＴＲＡ３信号がハイレベルに設定されることによって、各アドレス信号発生器の加減算回路は減算器として動作する。ジャンプ信号ＰＪＵＭＰ１＿Ｂがローレベルに活性化されることによって、アドレス信号発生器２４０＿Ｌ１のＮＡＮＤゲートＧ９はハイレベル信号を出力する。ラッチＬＡＴ１０の出力が“１”の状態で、ＸＯＲゲートＧ１０はローレベル信号 ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。これはラッチＬＡＴ９の値が“１”から“０”に変化することを意味する。アドレス信号発生器２４０＿Ｌ１のＮＡＮＤゲートＧ１２はハイレベル信号ＰＣａｒｒｙＳ＿ＲＡｉを出力する。すなわち、アドレス信号発生器２４０＿Ｌ１でキャリーが生成されない。この時に、残りのアドレス信号発生器の出力信号は以前と同一の状態に維持される。したがって、アドレス信号ＴＣＲＡ０は“１”から“０”に遷移するが、アドレス信号ＴＣＲＡ１は“１”に維持され、アドレス信号ＴＣＲＡ２〜ＴＣＲＡ１１は “０”に維持される。
【００９２】
制御信号ＰＵＳＨ＿ＡＤＤがハイに活性化されるように、アクティブ命令の入力の以前にモードレジスタセット回路１７０が再設定される。制御信号ＰＵＳＨ＿ＡＤＤがハイに活性化されることによって、各アドレス信号発生器内のラッチＬＡＴ９／ＬＡＴ１２の値は対応するレジスタ２４１／２４１'に貯蔵される。貯蔵されたアドレスＴＣＲＡ１１〜ＴＣＲＡ０は“００００００００００１０”である。そのように貯蔵されたアドレスは今後使用され、これは以後説明する。
【００９３】
アクティブ命令とともに入力されるアドレス信号ＴＲＡ０〜ＴＲＡ３が“０１１０”である時に、表１から分かるように、ジャンプ信号ＰＪＵＭＰ３２＿Ｂが活性化される。先の説明のように、ＴＲＡ３信号がローレベルに設定されることによって、各アドレス信号発生器の加減算回路は加算器として動作する。ジャンプ信号ＰＪＵＭＰ３２＿Ｂがローレベルに活性化されることによって、アドレス信号発生器２４０＿Ｌ６のＮＡＮＤゲートＧ９はハイレベル信号を出力する。ラッチＬＡＴ１０の出力が“０”の状態で、ＸＯＲゲートＧ１０はハイレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。これはアドレス信号発生器２４０＿Ｌ６のラッチＬＡＴ９値が“０”から“１”に変化することを意味する。アドレス信号発生器２４０＿Ｌ６のＮＡＮＤゲートＧ１１はハイレベル信号ＰＣａｒｒｙＡ＿ＲＡｉを出力する。すなわち、アドレス信号発生器２４０＿Ｌ６でキャリーが生成されない。この時に、残りのアドレス信号発生器の出力信号は以前と同一の状態に維持される。したがって、アドレス信号ＴＣＲＡ５は“０”から“１”に遷移するが、アドレス信号ＴＣＲＡ１は“１”に維持され、アドレス信号ＴＣＲＡ０、ＴＣＲＡ２〜ＴＣＲＡ４、ＴＣＲＡ６〜ＴＣＲＡ１１は“０”に維持される。すなわち、行アドレスＴＣＲＡ１１〜ＴＣＲＡ０は“００００００１０００１０”になる。
【００９４】
アクティブ命令とともに入力されるアドレス信号ＴＲＡ０〜ＴＲＡ３が“０１１０”である時に、表１から分かるように、ジャンプ信号ＰＪＵＭＰ３２＿Ｂが活性化される。先の説明のように、ＴＲＡ３信号がローレベルに設定されることによって、各アドレス信号発生器の加減算回路は加算器として動作する。ジャンプ信号ＰＪＵＭＰ３２＿Ｂがローレベルに活性化されることによって、アドレス信号発生器２４０＿Ｌ６のＮＡＮＤゲートＧ９はハイレベル信号を出力する。ラッチＬＡＴ１０の出力が“１”の状態で、ＸＯＲゲートＧ１０はローレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力する。これはアドレス信号発生器４０＿Ｌ６のラッチＬＡＴ９の値が“１”から“０”に変化することを意味する。アドレス信号発生器２４０＿Ｌ６のＮＡＮＤゲートＧ１１はローレベル信号ＰＣａｒｒｙＡ＿ＲＡｉを出力する。すなわち、アドレス信号発生器２４０＿Ｌ６でキャリーが生成される。
【００９５】
アドレス信号発生器２４０＿Ｌ６の出力信号ＰＣａｒｒｙＡ＿ＲＡｉがローレベルになることによって、ＮＡＮＤゲートＧ１はハイレベル信号を出力する。これはアドレス信号発生器２４０＿Ｕ１〜２４０＿Ｕ６各々の伝達ゲートＴＧ１５が導通する一方、伝達ゲートＴＧ１７が導通しないことを意味する。すなわち、ラッチＬＡＴ１２の状態はＸＯＲゲートＧ１８の出力信号ではなく、ＸＯＲゲートＧ１４の出力信号によって決められる。図４に示したように、アドレス信号発生器２４０＿Ｕ１のキャリー信号ＰＣａｒｒｙＡ１＿ＲＡｊ、ＰＣａｒｒｙＳ１〜ＲＡｊが接地電圧に連結されているので、ＮＡＮＤゲートＧ１３はハイレベル信号を出力する。これはＸＯＲゲートＧ１４がハイレベル信号ＳＵＭ／ＳＵＢＴＲＡＣＴを出力するようにする。したがって、ラッチＬＡＴ１２の値は“０”から“１”に変化する。残りのアドレス信号発生器２４０＿Ｌ１〜２４０＿Ｌ５、２４０＿Ｕ２〜２４０＿Ｕ６の出力信号は以前と同一の状態に維持される。したがって、アドレス信号ＴＣＲＡ５は“１”から“０”に遷移し、アドレス信号ＴＣＲＡ６は“０”から“１”に遷移する。すなわち、行アドレスＴＣＲＡ１１〜ＴＣＲＡ０は“０００００１００００１０”になる。
【００９６】
アクティブ命令とともに入力されるアドレス信号ＴＲＡ０〜ＴＲＡ３が“１１１１”である時に、表１から分かるように、コンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂが活性化される。コンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂがローに活性化されることによって、各発生器のＮＡＮＤゲートＧ９／Ｇ１３はハイレベル信号を出力する。例えば、以前のアドレス信号がローレベルを有する時に、ＸＯＲゲートＧ１０／Ｇ１４はハイレベル信号を出力してラッチＬＡＴ９／１２の値が“０”から“１”に変更される。以前のアドレス信号がハイレベルを有する時に、ＸＯＲゲートＧ１０／Ｇ１４はローレベル信号を出力してラッチＬＡＴ９／１２の値が“１”から“０”に変更される。したがって、現在生成されるアドレスは以前に生成されたアドレスと相補的である。例えば、以前のアドレスＴＣＲＡ１１〜ＴＣＲＡ０が“０００００１００００１０”の状態で、コンプリメント信号ＣＯＭＰＬＥＭＥＮＴ＿Ｂがローに活性化されれば、現在のアドレスＴＣＲＡ１１〜ＴＣＲＡ０は“１１１１１０１１１１０１”になる。
【００９７】
制御信号ＰＯＰ＿ＡＤＤがハイに活性化されるようにアクティブ命令の入力の以前にモードレジスタセット回路１７０が再設定される。制御信号ＰＯＰ＿ＡＤＤがハイに活性化されることによって、各アドレス信号発生器内のレジスタ２４１／２４１'に貯蔵された値は対応するラッチＬＡＴ９／ＬＡＴ１２に伝達される。例えば、レジスタに貯蔵された値が“００００００１０００１０”であり、以前に生成されたアドレスＴＣＲＡ１１〜ＴＣＲＡ０が“１１１１１０１１１１０１”の場合に、ラッチＬＡＴ９、ＬＡＴ１２の値は“１１１１１０１１１１０１から”“００００００１０００１０”に変更される。
【００９８】
以上の説明による行アドレスの変化を要約すると、次の表２の通りである。
【００９９】
【表２】
2004319066.tif 000004
【０１００】
以上の説明から分かるように、ジャンプ命令として４ビットアドレスのみを利用して内部的に行及び列アドレスを生成することによって、すべてのメモリセルをアクセスすることが可能である。先の説明のジャンプ機能を利用して、行と列を多様な方法で選択することによって、多様なテストパターンをメモリセルアレイ１００に書き込むことができる。メモリ装置の内部に所定のテストパターンを貯蔵して使用する方式と比較すると、このようなテスト方法はテスト能力の向上をはかることができる。
【０１０１】
以上、本発明による回路の構成及び動作を上述の説明及び図面に従って示したが、これは、例をあげて説明しただけに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。
【図面の簡単な説明】
【０１０２】
【図１】本発明によるアドレス指定方式を説明するための図である。
【図２】本発明による半導体メモリ装置とテスト装置とを含むシステムを概略的に示すブロック図である。
【図３】本発明の実施の形態による半導体メモリ装置を示すブロック図である。
【図４】本発明の望ましい実施の形態による図３の内部アドレス発生回路２００を示すブロック図である。
【図５】本発明の望ましい実施の形態による図４のラッチ回路を示す回路図である。
【図６】本発明の望ましい実施の形態による図４に示したデコーダ回路を示す回路図である。
【図７】本発明の望ましい実施の形態による図４のアドレス信号発生器２４０＿Ｌ１、２４０＿Ｌ２、２４０＿Ｌ３、２４０＿Ｌ４のうち一つを示す回路図である。
【図８】本発明の望ましい実施の形態による図４のアドレス信号発生器２４０＿Ｌ５、２４０＿Ｌ６のうち一つを示す回路図である。
【図９】本発明の望ましい実施の形態による図４のアドレス信号発生器２４０＿Ｕ１〜２４０＿Ｕ６のうちの一つを示す回路図である。
【図１０】本発明の望ましい実施の形態による図３の内部アドレス発生回路２１０を示すブロック図である。
【符号の説明】
【０１０３】
１００    メモリセルアレイ
１１０    行デコーダ回路
１２０    感知増幅回路
１３０    列デコーダ回路
１４０    データ入出力回路
１５０    アドレスバッファ回路
１６０，２２０，２３０    スイッチ回路
１７０    モードレジスタセット回路
１８０，１９０    信号発生回路
２００，２１０    内部アドレス発生回路
【図１】
2004319066.tif 000005
【図２】
2004319066.tif 000006
【図３】
2004319066.tif 000007
【図４】
2004319066.tif 000008
【図５】
2004319066.tif 000009
【図６】
2004319066.tif 000010
【図７】
2004319066.tif 000011
【図８】
2004319066.tif 000012
【図９】
2004319066.tif 000013
【図１０】
2004319066.tif 000014