(57)【要約】【課題】磁気ランダムアクセスメモリ装置に関し、磁気抵抗記憶素子のプロセスダメージを低減して、磁気抵抗効果特性の劣化を防止する。【解決手段】半導体基板上に、互いに交差する方向に配置された第１のワード線４とビット線３との交差領域にそれぞれ配置され、磁化方向が可変な第１の磁性体層６と磁性体方向が固定された第２の磁性体層８とが非磁性中間層７を介して積層された磁気抵抗記憶素子５と、ビット線３に交差する方向に配置された第２のワード線２をゲートとするアクセストランジスタ１とを備えた磁気ランダムアクセスメモリ装置の磁気抵抗記憶素子５の側部を囲む絶縁体としてＳｉＯ２  より水透過防止性能に優れた水透過防止膜１０を用いる。【選択図】          図１
2004319725.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、互いに交差する方向に配置された第１のワード線とビット線との交差領域にそれぞれ配置され、磁化方向が可変な第１の磁性体層と磁化方向が固定された第２の磁性体層とが非磁性中間層を介して積層された磁気抵抗記憶素子と、前記ビット線に交差する方向に配置された第２のワード線をゲートとするアクセストランジスタとを備えた磁気ランダムアクセスメモリ装置において、前記磁気抵抗記憶素子の側部を囲む絶縁体としてＳｉＯ２  より水透過防止性能に優れた水透過防止膜を用いたことを特徴とする磁気ランダムアクセスメモリ装置。
【請求項２】
上記水透過防止膜として、Ａｌ２  Ｏ３  、ＳｉＮ、或いは、ＳｉＯＮのいずれかを用いたことを特徴とする請求項１記載の磁気ランダムアクセスメモリ装置。
【請求項３】
上記磁気抵抗記憶素子を構成する上部電極を、その酸化物も導電性を有する金属で構成することを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ装置。
【請求項４】
上記磁気抵抗記憶素子の側部を、上記水透過防止膜を介して平坦化絶縁膜で埋め込んだことを特徴とする請求項１乃至３のいずれか１項に記載の磁気ランダムアクセスメモリ装置。
【請求項５】
上記ビット線を、上記上部電極を覆うＳｉＯ２  より水透過防止性能に優れた絶縁膜に設けた開口を介して前記上部電極と電気的に接続したことを特徴とする請求項１乃至４のいずれか１項に記載の磁気ランダムアクセスメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は磁気ランダムアクセスメモリ装置に関するものであり、特に、書込用ワード線を有する磁気ランダムアクセスメモリ装置（ＭＲＡＭ：ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）における特性劣化を防止するための層間絶縁膜の構成に特徴のある磁気ランダムアクセスメモリ装置に関するものである。
【０００２】
【従来の技術】
ＭＲＡＭは、磁性構造に電流を流して、磁性体における電子のスピンの向きによって抵抗値が変化することを利用したメモリデバイスであり、メモリセルを構成する磁性構造としてはＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  ｒｅｓｉｓｔｉｖｅ）素子或いはＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子が検討されている（例えば、特許文献１或いは特許文献２参照）。
【０００３】
この様なＭＲＡＭには大きな抵抗変化が要求されているため、研究開発には主にＴＭＲ素子構造が用いられているので、ここで、図８を参照して従来のＭＲＡＭの一例を説明する。
図８参照
図８は従来のＭＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介して読み出しワード線となるＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ−  型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１６を形成する。
【０００４】
次いで、全面にＳｉＯ２  膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ＋  型ドレイン領域１８及びｎ＋  型ソース領域１９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ２  膜等からなる第１層間絶縁膜２０を形成したのち、ｎ＋  型ドレイン領域１８及びｎ＋  型ソース領域１９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ２１，２２を形成する。
【０００５】
次いで、全面にＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体２３及びソース配線層２４を形成したのち、再び、ＴＥＯＳ−ＮＳＧ膜等の厚いＳｉＯ２  膜等からなる第２層間絶縁膜２５を形成し、次いで、接続導体２３に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ２６を形成する。
なお、通常は、ソース配線層２４はＧＮＤラインに接続される。
【０００６】
次いで、再び、全面にＴｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体２７と書込み用ワード線２８を形成したのち、再び、ＴＥＯＳ−ＮＳＧ膜等の薄いＳｉＯ２  膜等からなる第３層間絶縁膜２９を形成し、次いで、接続導体２７に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ３０を形成する。
【０００７】
次いで、再び、全面にＡｌを堆積させたのちパターニングすることによって、下部電極３１を形成したのち、再び、ＴＥＯＳ−ＮＳＧ膜等の薄いＳｉＯ２  膜等からなる第４層間絶縁膜３２を堆積させ、次いで、下部電極３１が露出するまでＣＭＰ（化学機械研磨）して平坦化する。
【０００８】
次いで、全面にＴａ下地層３３、ＮｉＦｅフリー層３４、Ａｌ２  Ｏ３  からなるトンネル絶縁層３５、ＣｏＦｅピンド層３６、ＩｒＭｎピン層３７、Ｔａキャップ層５１を順次堆積させたのち、イオンミリングを施すことによって例えば、０．１５μｍ×０．１μｍの大きさのＴＭＲ素子５２を形成する。
この場合、ＴＭＲ素子５２をビット線方向に長い長方形をしているため、ＮｉＦｅフリー層３４のスピン方向はビット線５４の延在方向に向くのが容易になる。
【０００９】
次いで、再び、ＴＥＯＳ−ＮＳＧ膜等の薄いＳｉＯ２  膜等からなる第５層間絶縁膜５３を堆積させたのち、Ｔａキャップ層５１が露出するまでＣＭＰ（化学機械研磨）して平坦化する。
【００１０】
次いで、全面に、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造の多層導電層を堆積させたのち、書込み用ワード線２８と直交する方向に延在するようにパターニングしてビット線５４を形成することによって、ＭＲＡＭの基本構造が完成する。
【００１１】
この場合、ＴＭＲ素子５２への書込みは、ビット線５４と書込み用ワード線２８とに電流を流し、発生する磁界がＮｉＦｅフリー層３４のスピン方向を決定することにより行なわれ、ＣｏＦｅピンド層３６と同方向、または逆方向によって“１”または“０”のデータが書き込まれる。
【００１２】
一方、ＴＭＲ素子５２からの読み出しは、ＮｉＦｅフリー層３４とＣｏＦｅピンド層３６の間に電圧を印加し、かつ読み出しワード線であるゲート電極１５に電圧をかけてアクセストランジスタをオンし、流れ込む電流を読み取ることにより行なわれる。
【００１３】
ＮｉＦｅフリー層３４のスピンの向きがＣｏＦｅピンド層３６のスピンの向きと同方向である場合には低抵抗となり、逆方向である場合には高抵抗、例えば、低抵抗時の１０〜１００％増加となるので、電流の大小を判定することで１ビットの記録を読み出すことができる。
【００１４】
この様なＭＲＡＭにおいて、ＴＭＲ素子における抵抗変化が大きい方が、データ保持信頼性が向上するが、この抵抗変化はフリー層及びピンド層を構成するＮｉＦｅ、ＣｏＦｅ、ＣｏＦｅＢ、Ｃｏ、Ｆｅ、Ｎｉ等の磁性材料とトンネル絶縁層を構成するＡｌ２  Ｏ３  、ＡｌＯｘ  、或いは、ＨｆＯｘ  との組み合わせ、及び、薄膜構造に依存するため、成膜プロセス及び配線プロセスによるプロセスダメージの低減が要求される。
【００１５】
【特許文献１】
特開２００３−０３１７７６号公報
【特許文献２】
特開２００２−２９９５８４号公報
【００１６】
【発明が解決しようとする課題】
しかし、上述の磁性材料は、金属材料であり、酸化雰囲気中では酸化されやすく、抵抗増加、ひいてはスピン電子減少、消失、抵抗変化特性の劣化の原因となる。
【００１７】
特に、ＴＭＲ素子５２は平坦化機能を有する第５層間絶縁膜５３のみに覆われることになり、この第５層間絶縁膜５３は一般にはＴＥＯＳ−ＮＳＧ膜、即ち、Ｏ３  −ＴＥＯＳ−ＳｉＯ２  膜、或いは、ＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）−ＳｉＯ２  膜で構成されることになるが、このような有機シランを用いたＳｉＯ２  膜は、吸湿性が高く、製造工程の加熱プロセスにて大量のガス（主に、Ｈ２  Ｏ）を放出すことが知られている（必要ならば、１９９３ＶＩＭＣ，ｐ．２８７−２８９，１９９３参照）。
【００１８】
このような状況では、ＴＭＲ素子５２を構成する磁性体は酸化されて特性が劣化してしまうことは容易に推測でき、特に、高集積になる程、素子サイズは微細化するため、この対策は特性バラツキ抑制の重要な項目となる。
なお、この事情は、磁気抵抗記憶素子として、ＴＭＲ素子５２の代わりにＧＭＲ素子を用いた場合も同様である。
【００１９】
したがって、本発明は、磁気抵抗記憶素子のプロセスダメージを低減して、磁気抵抗効果特性の劣化を防止することを目的とする。
【００２０】
【課題を解決するための手段】
図１は本発明の原理的構成図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記目的を達成するため、本発明は、磁気ランダムアクセスメモリ装置において、半導体基板上に、互いに交差する方向に配置された第１のワード線４とビット線３との交差領域にそれぞれ配置され、磁化方向が可変な第１の磁性体層６と磁化方向が固定された第２の磁性体層８とが非磁性中間層７を介して積層された磁気抵抗記憶素子５と、ビット線３に交差する方向に配置された第２のワード線２をゲートとするアクセストランジスタ１とを備えた磁気ランダムアクセスメモリ装置において、磁気抵抗記憶素子５の側部を囲む絶縁体としてＳｉＯ２  より水透過防止性能に優れた水透過防止膜１０を用いたことを特徴とする。
【００２１】
この様に、磁気抵抗記憶素子５の側部を水透過防止膜１０で覆っているので、磁気抵抗記憶素子５を構成する第１の磁性体層６及び第２の磁性体層８のプロセス中及びプロセス後の酸化が抑制されるため、電気特性の安定性及び信頼性を向上することができる。
【００２２】
この場合の水透過防止膜１０として、ＳｉＯ２  より水透過防止性能に優れるＡｌ２  Ｏ３  、プラズマＳｉＮ等のＳｉＮ、或いは、プラズマＳｉＯＮ等のＳｉＯＮのいずれかが好適である。
【００２３】
なお、磁気抵抗記憶素子５としては、非磁性中間層７が非磁性導電層である巨大磁気抵抗効果素子（ＧＭＲ素子）でも良いが、非磁性中間層７がトンネル絶縁層であるトンネル磁気抵抗効果素子（ＴＭＲ素子）が望ましく、それによって、抵抗変化率をより大きくすることができる。
【００２４】
また、磁気抵抗記憶素子５を構成する上部電極９を、その酸化物も導電性を有する金属、例えば、ＲｕまたはＩｒのいずれかで構成することが望ましく、それによって、プロセス中及びプロセス後に進入するＯ２  或いはＨ２  Ｏは上部電極９の犠牲酸化によってくい止められ、且つ、上部電極９の酸化部も良好な導電性を有しているので電気的特性が劣化することがない。
【００２５】
この場合、磁気抵抗記憶素子５の側部を、水透過防止膜１０を介して平坦化絶縁膜で埋め込むことが望ましく、それによって、平坦化が容易になる。
【００２６】
また、ビット線３は、平坦化絶縁膜上に直接設けても良いが、上部電極９を覆うＳｉＯ２  より水透過防止性能に優れた絶縁膜に設けた開口を介して上部電極９と電気的に接続するように設けることが望ましく、それによって、磁気抵抗記憶素子５の上部も水透過防止性能に優れた絶縁膜で覆われるので、水透過防止効果をさらに高めることができる。
【００２７】
上述の磁気ランダムアクセスメモリ装置を製造する際には、磁気抵抗記憶素子５を覆うようにＳｉＯ２  より水透過防止性能に優れた水透過防止膜１０を設けたのち、平坦化絶縁膜を設け、次いで、平坦化絶縁膜及び水透過防止膜１０を磁気抵抗記憶素子５の最上層を構成する上部電極９の少なくとも上層部を除去するまで除去して平坦化することが望ましく、それによって、プロセス中に酸化した上部電極９の酸化部を除去することができるので、素子抵抗の増大をより防止することができる。
【００２８】
【発明の実施の形態】
ここで、図２乃至図６を参照して、本発明の実施の形態のＭＲＡＭの製造工程を説明する。
図２（ａ）参照
まず、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介して読み出しワード線となるＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓイオンを注入することによってｎ−  型ＬＤＤ領域１６を形成する。
【００２９】
次いで、全面にＳｉＯ２  膜を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓイオン注入することによってｎ＋  型ドレイン領域１８及びｎ＋  型ソース領域１９を形成し、次いで、Ｏ３  −ＴＥＯＳ−ＳｉＯ２  膜からなる厚い第１層間絶縁膜２０を形成したのち、ｎ＋  型ドレイン領域１８及びｎ＋  型ソース領域１９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ２１，２２を形成する。
なお、Ｏ３  −ＴＥＯＳ−ＳｉＯ２  膜の堆積に際しては、ＴＥＯＳ＋Ｏ３  をソースガスとして用いたＣＶＤ法により、４００℃で堆積させるものであり、以下の工程においても同様である。
【００３０】
図２（ｂ）参照
次いで、スパッタ法を用いて全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体２３及びソース配線層２４を形成したのち、再び、Ｏ３  −ＴＥＯＳ−ＳｉＯ２  膜からなる第２層間絶縁膜２５を形成し、次いで、接続導体２３に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ２６を形成する。
なお、通常は、ソース配線層２４はＧＮＤラインに接続される。
【００３１】
図３（ｃ）参照
次いで、再び、スパッタ法を用いて全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、接続導体２７と書込み用ワード線２８を形成したのち、再び、Ｏ３  −ＴＥＯＳ−ＳｉＯ２  膜からなる第３層間絶縁膜２９を形成し、次いで、接続導体２７に達するコンタクトホールを形成し、このコンタクトホールをＴｉ／ＴｉＮを介してＷで埋め込むことによってＷプラグ３０を形成する。
【００３２】
図３（ｄ）参照
次いで、再び、スパッタ法を用いて全面にＴｉＮ／Ａｌ／ＴｉＮを堆積させたのちパターニングすることによって、下部電極３１を形成したのち、再び、Ｏ３  −ＴＥＯＳ−ＳｉＯ２  膜からなる薄い第４層間絶縁膜３２を堆積させ、次いで、下部電極３１が露出するまでＣＭＰして平坦化する。
【００３３】
図４（ｅ）参照
次いで、スパッタ法を用いることによって、全面に厚さが、例えば、２０ｎｍのＴａ下地層３３、１０ｎｍのＮｉＦｅフリー層３４、１ｎｍのＡｌ２  Ｏ３  からなるトンネル絶縁層３５、１０ｎｍのＣｏＦｅピンド層３６、及び、３０ｎｍのＩｒＭｎピン層３７、及び、上部電極となる厚さが、例えば、１００ｎｍのＲｕキャップ層３８を順次真空中で堆積させる。
【００３４】
図４（ｆ）参照
次いで、イオンミリングを施すことによって例えば、０．２μｍ×０．１３μｍの大きさのＴＭＲ素子３９を形成する。
この場合、ＴＭＲ素子３９をビット線方向に長い長方形をしているため、ＮｉＦｅフリー層３４のスピン方向はビット線の延在方向に向くのが容易になる。
【００３５】
図５（ｇ）参照
次いで、再び、スパッタ法を用いて厚さが、例えば、１００ｎｍのＡｌ２  Ｏ３  防水膜４０でＴＭＲ素子３９を覆ったのち、再び、全面にＯ３  −ＴＥＯＳ−ＳｉＯ２  膜からなる第５層間絶縁膜４１をＴＭＲ素子３９上の厚さが例えば、４００ｎｍになるように堆積させる。
なお、この時のスパッタ工程における条件は、Ａｒガスを２０ｓｃｃｍ流した状態で、Ａｌ２  Ｏ３  ターゲットに２ｋｗの電力を印加して行うものであり、得られたＡｌ２  Ｏ３  防水膜４０の屈折率は１．６２〜１．６６、例えば、１．６４であり、また、膜密度は３．０〜３．２ｇ／ｃｍ３  、例えば、３．１ｇ／ｃｍ３  である。
【００３６】
図５（ｈ）参照
次いで、ＣＭＰ法を用いて、Ｒｕキャップ層３８の表面を例えば、５０ｎｍ除去するまで研磨して、全体を平坦化する。
この時、プロセス中で酸化されたＲｕキャップ層３８の表面は除去されるが、ＲｕＯ２  等の酸化物が残存していても、ＲｕＯ２  は良好な導電性を有しているので問題はない。
【００３７】
次いで、プラズマＣＶＤ法を用いて厚さが、例えば、１００ｎｍのｐ−ＳｉＮ膜４２を堆積させたのち、ＴＭＲ素子３９に対するコンタクトホールを設け、次いで、スパッタ法を用いて全面に、厚さが、例えば、１００ｎｍのＴｉＮ層、厚さが、例えば、８００ｎｍのＡｌ層、及び、厚さが、例えば、１００ｎｍのＴｉＮ層を順次堆積させてＴｉＮ／Ａｌ／ＴｉＮ構造の多層導電層を堆積させたのち、書込み用ワード線２８と直交する方向に延在するようにパターニングしてビット線４３を形成することによって、ＭＲＡＭの基本構造が完成する。
【００３８】
図７参照
図７は、Ａｌ２  Ｏ３  の水透過防止性能の説明図であり、従来のＴＥＯＳ−ＮＳＧ膜単独の場合に、３００℃程度で大量のＨ２  Ｏが放出されるが、ＴＥＯＳ−ＮＳＧ膜をＡｌ２  Ｏ３  で覆った場合には６００℃以下では殆どＨ２  Ｏは放出されないことが理解される。
【００３９】
以上説明したように、本発明の実施の形態のプロセス、デバイス構造においては、ＴＭＲ素子３９の上部にＲｕキャップ層３８を設けているので、Ｏ２  或いはＨ２  Ｏがプロセス中に進入しようとしても、Ｒｕの犠牲酸化により、ＴＭＲ素子３９内部への酸素の侵入を防止され、また、ＲｕＯ２  は良好な導電性を有しているので電気伝導性を維持することができる。
【００４０】
また、ＴＭＲ素子３９の側壁はＡｌ２  Ｏ３  防水膜４０で覆われているため、ＴＭＲ素子３９の側部からの酸化反応は、プロセス中及び、プロセス後も抑制されるため、電気特性の安定性、信頼性向上に大きく寄与する。
【００４１】
さらに、ＴＭＲ素子３９の上部も水透過防止性能に優れるｐ−ＳｉＮ膜４２で覆われているので、プロセス後のＴＭＲ素子３９の上部からの酸化反応が抑制されるため、電気特性の安定性、信頼性向上に大きく寄与する。
【００４２】
以上、本発明の各実施の形態を説明したが、本発明は各実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態において、水透過防止絶縁膜としてスパッタＡｌ２  Ｏ３  膜を使用しているが、ＴＭＲ素子にダメージを与えない３００℃以下の低温で形成可能で、水透過防止性能に優れるＳｉＮ膜或いはＳｉＯＮ膜、特に、プラズマＣＶＤによるｐ−ＳｉＮ膜或いは、ｐ−ＳｉＯＮ膜を用いても良いものである（必要ならば、上述の１９９３ＶＩＭＣ，ｐ．２８７−２８９，１９９３参照）。
【００４３】
また、上記の実施の形態においては、ＣＭＰにより第５層間絶縁膜の平坦化を行なっているが、ＣＭＰに限られるものではなく、Ｃｌ２  或いはＣＣｌ４  等の塩素系ガス、または、ＣＦ４  或いはＦ２  等のフッ素系ガスを用いたエッチバックによる平坦化を行なっても良いものである。
この時、上部電極を構成するＲｕキャップ層３８或いはその酸化物であるＲｕＯ２  は、これらのエッチングガスに対して不活性であるため、エッチングストッパー膜としても機能する。
【００４４】
また、上記の実施の形態においては、上部電極としてＲｕを用いているが、Ｒｕに限られるものではなく、Ｒｕと同様にその酸化物も良好な導電性を有する金属であれば良く、例えば、Ｉｒを用いても良いものである。
【００４５】
また、上記の実施の形態においては、ビット線４３をスパッターＡｌで構成しているが、Ａｌに限られるものではなく、ダマシン方法によるＣｕ配線を使用しても良いものである。
【００４６】
また、上記の実施の形態においては、磁気抵抗記憶素子をトンネル絶縁層を用いたＴＭＲ素子としているが、ＴＭＲ素子に限られるものではなく、Ａｌを一部酸化して局所的な電流通路が形成されるＧＭＲ素子としても良いものであり、さらには、Ａｌ２  Ｏ３  膜の代わりにＣｕ等の非磁性導電層を用いて通常のＧＭＲ素子としても良いものである。
【００４７】
また、上記の実施の形態においては、反強磁性ピン層としてＩｒＭｎを用いているが、ＩｒＭｎに限られるものではなく、ＦｅＭｎ或いはＰｄＰｔＭｎ等の他の反強磁性体を用いても良いものである。
なお、ＰｄＰｔＭｎを用いた場合には、ＰｄＰｔＭｎの成膜後に、磁場を印加した状態でアニール処理を行うことによって、ＰｄＰｔＭｎピン層の磁化方向を固定する必要がある。
【００４８】
また、上記の実施の形態におけるフリー層及びピンド層は単なる一例に過ぎず、フリー層、或いは、ピンド層をＮｉＦｅ／ＣｏＦｅ或いはＣｏＦｅ／Ｒｕ／ＣｏＦｅ等の多層構造で構成しても良いものである。
【００４９】
また、上記の実施の形態においては、磁気抵抗記憶素子をフリー層から積層するタイプの多層膜で構成しているが、反強磁性ピン層から積層するタイプの多層膜で構成しても良いものである。
【００５０】
また、上記の実施の形態においては、成膜プロセスにおける温度条件から、書込み用ワード線２８を磁気抵抗記憶素子の下側に配置しているが、低温プロセスで層間絶縁膜の形成、導電層の形成を行うのであれば、磁気抵抗記憶素子の上側に配置しても良いものである。
【００５１】
また、上記の実施の形態においては、ビット線４３をｐ−ＳｉＮ膜４２を介して堆積させているが、図１に示した原理的構成と同様に、第５層間絶縁膜４１上に直接堆積させるようにしても良いものである。
【００５２】
また、上記の実施の形態においては、各層間絶縁膜をＯ３  −ＴＥＯＳ−ＳｉＯ２  膜で構成しているが、ＳＯＧ−ＳｉＯ２  膜或いはＢＰＳＧ膜等の他の平坦化容易膜で構成しても良いものである。
【００５３】
また、上記の実施の形態においては、ＴＭＲ素子をパターニングする際に、イオンミリング法を用いているが、反応性イオンエッチング（ＲＩＥ）を用いても良いものである。
【００５４】
ここで、再び図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１）  半導体基板上に、互いに交差する方向に配置された第１のワード線４とビット線３との交差領域にそれぞれ配置され、磁化方向が可変な第１の磁性体層６と磁化方向が固定された第２の磁性体層８とが非磁性中間層７を介して積層された磁気抵抗記憶素子５と、前記ビット線３に交差する方向に配置された第２のワード線２をゲートとするアクセストランジスタ１とを備えた磁気ランダムアクセスメモリ装置において、前記磁気抵抗記憶素子５の側部を囲む絶縁体としてＳｉＯ２  より水透過防止性能に優れた水透過防止膜１０を用いたことを特徴とする磁気ランダムアクセスメモリ装置。
（付記２）  上記水透過防止膜１０として、Ａｌ２  Ｏ３  、ＳｉＮ、或いは、ＳｉＯＮのいずれかを用いたことを特徴とする付記１記載の磁気ランダムアクセスメモリ装置。
（付記３）  上記磁気抵抗記憶素子５が、上記非磁性中間層７がトンネル絶縁層であるトンネル磁気抵抗効果素子であることを特徴とする付記１または２に記載の磁気ランダムアクセスメモリ装置。
（付記４）  上記磁気抵抗記憶素子５を構成する上部電極９を、その酸化物も導電性を有する金属で構成することを特徴とする付記１乃至３のいずれか１項に記載の磁気ランダムアクセスメモリ装置。
（付記５）  上記金属が、ＲｕまたはＩｒのいずれかであることを特徴とする付記１乃至４のいずれか１に記載の磁気ランダムアクセスメモリ装置。
（付記６）  上記磁気抵抗記憶素子５の側部を、上記水透過防止膜１０を介して平坦化絶縁膜で埋め込んだことを特徴とする付記１乃至５のいずれか１に記載の磁気ランダムアクセスメモリ装置。
（付記７）  上記ビット線３を、上記上部電極９を覆うＳｉＯ２  より水透過防止性能に優れた絶縁膜に設けた開口を介して前記上部電極９と電気的に接続したことを特徴とする付記１乃至６のいずれか１に記載の磁気ランダムアクセスメモリ装置。
（付記８）  半導体基板上に、互いに交差する方向に配置された第１のワード線４とビット線３との交差領域にそれぞれ配置され、磁化方向が可変な第１の磁性体層６と磁化方向が固定された第２の磁性体層８とが非磁性中間層７を介して積層された磁気抵抗記憶素子５と、前記ビット線３に交差する方向に配置された第２のワード線２をゲートとするアクセストランジスタ１とを備えた磁気ランダムアクセスメモリ装置の製造方法において、前記磁気抵抗記憶素子５を覆うようにＳｉＯ２  より水透過防止性能に優れた水透過防止膜１０を設けたのち、平坦化絶縁膜を設ける工程、前記平坦化絶縁膜及び水透過防止膜１０を前記磁気抵抗記憶素子５の最上層を構成する上部電極９の少なくとも上層部を除去するまで除去して平坦化する工程を有することを特徴とする磁気ランダムアクセスメモリ装置の製造方法。
【００５５】
【発明の効果】
本発明によれば、磁気抵抗記憶素子の上部にＲｕ等の酸化物も導電性を有する金属を設けるとともに、側壁にＡｌ２  Ｏ３  等の水透過防止絶縁膜を設けているため、磁気抵抗記憶素子を構成する磁性体層の酸化は、プロセス中及び、プロセス後も抑制され、それによって、電気特性の安定性、信頼性は大きく向上し、ひいては、高集積度ＭＲＡＭの実用化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態のＭＲＡＭの途中までの製造工程の説明図である。
【図３】本発明の実施の形態のＭＲＡＭの図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施の形態のＭＲＡＭの図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施の形態のＭＲＡＭの図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施の形態のＭＲＡＭの図５以降の製造工程の説明図である。
【図７】Ａｌ２  Ｏ３  の水透過防止性能の説明図である。
【図８】従来のＭＲＡＭの概略的要部断面図である。
【符号の説明】
１  アクセストランジスタ
２  第２のワード線
３  ビット線
４  第１のワード線
５  磁気抵抗記憶素子
６  第１の磁性体層
７  非磁性中間層
８  第２の磁性体層
９  上部電極
１０  水透過防止層
１１  ｎ型シリコン基板
１２  ｐ型ウエル領域
１３  素子分離酸化膜
１４  ゲート絶縁膜
１５  ゲート電極
１６  ｎ−  型ＬＤＤ領域
１７  サイドウォール
１８  ｎ＋  型ドレイン領域
１９  ｎ＋  型ソース領域
２０  第１層間絶縁膜
２１  Ｗプラグ
２２  Ｗプラグ
２３  接続導体
２４  ソース配線層
２５  第２層間絶縁膜
２６  Ｗプラグ
２７  接続導体
２８  書込み用ワード線
２９  第３層間絶縁膜
３０  Ｗプラグ
３１  下部電極
３２  第４層間絶縁膜
３３  Ｔａ下地層
３４  ＮｉＦｅフリー層
３５  トンネル絶縁層
３６  ＣｏＦｅピンド層
３７  ＩｒＭｎピン層
３８  Ｒｕキャップ層
３９  ＴＭＲ素子
４０  Ａｌ２  Ｏ３  防水膜
４１  第５層間絶縁膜
４２  ｐ−ＳｉＮ保護膜
４３  ビット線
５１  Ｔａキャップ層
５２  ＴＭＲ素子
５３  第５層間絶縁膜
５４  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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