(57)【要約】【課題】小型化が可能で、製造も容易なプログラマブル・ロジック・コントローラ・モジュールを提供する。【解決手段】プログラマブル・ロジック・コントローラ・モジュール（１０）は、少なくともシーケンス制御を行うシーケンスプログラムを格納するシーケンスプログラム格納領域（１２ｂ）および前記シーケンスプログラムを解読する制御プログラムを格納する制御プログラム格納領域領域（１２ａ）を有するＲＯＭ部（１２）と、少なくとも前記シーケンスプログラムを実行するための第１の一時格納領域（１３ｂ）および前記制御プログラムを実行するための第２の一時格納領域（１３ａ）とを有するＲＡＭ部（１３）と、前記ＲＯＭ部から読み出した前記制御プログラムを用いて前記シーケンスプログラムを前記ＲＡＭ部を用いながら実行して制御対象を制御するプログラマブルロジック機能の実行制御を行うＣＰＵ部（１５）とを同一半導体基板（１１）上に単一素子として集積形成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
少なくともシーケンス制御を行うシーケンスプログラムを格納するシーケンスプログラム格納領域および前記シーケンスプログラムを解読する制御プログラムを格納する制御プログラム格納領域を有するＲＯＭ部と、
少なくとも前記シーケンスプログラムを実行するための第１の一時格納領域および前記制御プログラムを実行するための第２の一時格納領域とを有するＲＡＭ部と、
前記ＲＯＭ部から読み出した前記制御プログラムを用いて前記シーケンスプログラムを前記ＲＡＭ部を用いながら実行して制御対象を制御するプログラマブルロジック機能の実行制御を行うＣＰＵ部とを同一半導体基板上に単一素子として集積形成されたプログラマブル・ロジック・コントローラ・モジュール。
【請求項２】
前記ＲＯＭ部は再書き込み可能な読み出し専用メモリであることを特徴とする請求項１に記載のプログラマブル・ロジック・コントローラ・モジュール。
【請求項３】
前記ＲＯＭ部が前記シーケンスプログラムを格納する第１のＲＯＭ部と、前記制御プログラムを格納する第２のＲＯＭ部とを含むことを特徴とする請求項１または２に記載のプログラマブル・ロジック・コントローラ・モジュール。
【請求項４】
前記ＲＡＭ部が前記シーケンスプログラムを実行するための第１のＲＡＭ部と、前記制御プログラムを実行するための第２のＲＡＭ部とを含むことを特徴とする請求項１ないし３のいずれかに記載のプログラマブル・ロジック・コントローラ・モジュール。
【請求項５】
入出力インターフェース回路をさらに前記半導体基板上に集積形成した請求項１ないし４のいずれかに記載のプログラマブル・ロジック・コントローラ・モジュール。
【請求項６】
請求項１ないし５のいずれかに記載のプログラマブル・ロジック・コントローラ・モジュールおよび必要な機能部を同一基板上に備えた１ボード型プログラマブル・ロジック・コントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はプログラマブル・ロジック・コントローラ（ＰＬＣ）に係り、特に小型化されたＰＬＣモジュールに関する。
【０００２】
【従来の技術】
一連のリレー接点形式により表現されたシーケンス制御回路を、予め定められたプログラムにより電子的に制御するシーケンスコントローラは、  プログラマブル・ロジック・コントローラ（ＰＬＣ）とも称され、産業界において工作機械をはじめとする各種機器の制御に広く用いられている。
【０００３】
このＰＬＣにおいては、接点回路により表現された回路図（ラダー図）をそのまま制御回路に用い、アセンブラ言語の論理和、論理積命令および最終的な処理言語を用いてプログラムを作成し、このプログラムにより制御を行うことが従来より行われている。
【０００４】
改良されたＰＬＣでは、接点形式で表現された回路図を、いくつかの要素図、例えばメーク接点（Ａ接点）図、ブレーク接点（Ｂ接点）図、および並列分岐点図等の複数の図に分解し、これらの要素図に対応する中間言語で表現し、さらに要素図を順次接続して通常のラダー図を表現する。そして、制御処理においては、再度その中間言語をアセンブラ言語に翻訳し、最終的には装置に特有な機械語で制御を行うようにしている（例えば特開平１１−４５２０５号参照）。
【０００５】
いずれの形式のＰＬＣにおいても、シーケンス回路の演算や論理を処理するための処理装置が必要であり、専用の演算回路、あるいは汎用のマイクロコンピュータを備えている。また、シーケンスプログラムあるいはラダー図を調整・編集して得られたシーケンスプログラムを一時記憶するための書き換え可能な記憶装置、および最終的に完成したプログラムを格納する読み出し専用の記憶装置を必要としている。
【０００６】
このため、ＰＬＣを小型化するためには、汎用言語を処理するマイクロコンピュータ装置として小型の半導体デバイスを用いるとともに、このマイクロコンピュータに接続される周辺回路部も小型化する必要がある。
【０００７】
このようなＰＬＣの小型化技術の一例として、汎用ワンチップマイクロコンピュータを使用し、また、シーケンスプログラム格納部としてＲＯＭ素子を使用し、さらに必要な周辺回路を準備し、全体を樹脂封止して形成したハイブリッド型のＰＬＣ・モジュールが知られている。
【０００８】
このようなハイブリッド型ＰＬＣ・モジュール２００の一例を図３に示す。同図に示すように、共通のプリント基板２０１上にそれぞれ市販品であるＣＰＵ２０５、ＲＯＭ素子２０２、ＲＡＭ素子２０３，Ｉ／Ｏ用ＩＣ２０４を搭載し、環境から内部素子を保護するために全体を樹脂２０６で封止したパッケージとしたものである。
【０００９】
図４はこのようなハイブリッド型ＰＬＣ・モジュールの回路構成を示すブロック図である。
【００１０】
この回路は１枚のプリント基板２０１上に汎用１チップマイクロコンピュータ素子２０５、ＰＬＣ用ＲＯＭ素子２０２、ＰＬＣ用ＲＡＭ素子２０３、ＩＯインターフェース用ＩＣ素子２０４、クロック信号バッファ素子２０７、リセット信号バッファ素子２０８を有している。これらの素子はそれぞれ市販品を用いており、実装の容易性から例えばフラットリード型のものが用いられる。
【００１１】
なお、汎用ワンチップマイクロコンピュータ素子２０５は、通常、ＣＰＵ２０５ａと、これにバス接続されたＯＳプログラム格納用ＲＯＭ２０５ｂおよびＯＳプログラム実行用ＲＡＭ２０５ｃを有し、バッファ素子２０７，２０８から送られたクロック信号、リセット信号からマイクロコンピュータ各部に対する制御信号を発生する。また、ワンチップマイクロコンピュータ素子のバスには前述したＰＬＣ用ＲＯＭ素子２０２、ＰＬＣ用ＲＡＭ素子２０３、Ｉ／Ｏインターフェース用ＩＣ素子２０４がそれぞれ接続されている。
【００１２】
【特許文献】
特開平１１−４５２０５号
【００１３】
【発明が解決しようとする課題】
このようなハイブリッド型ＰＬＣ・モジュールは各回路を個別の半導体素子として構成しているため、十分な大きさを有する特定製品の専用コントローラとしては十分に小さいものとなっているが、使用する素子と実装技術の関係でこれ以上の小型化は不可能である。また、製造時にはプリント基板への各素子の取り付け作業および樹脂封止作業が必要なため、製造が煩雑であるとともに信頼性も必ずしも十分ではない。
【００１４】
本発明は、従来よりも小型化が可能で、製造も容易なＰＬＣ・モジュールを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明によれば
少なくともシーケンス制御を行うシーケンスプログラムを格納するシーケンスプログラム格納領域および前記シーケンスプログラムを解読する制御プログラムを格納する制御プログラム格納領域領域を有するＲＯＭ部と、
少なくとも前記シーケンスプログラムを実行するための第１の一時格納領域および前記制御プログラムを実行するための第２の一時格納領域とを有するＲＡＭ部と、
前記ＲＯＭ部から読み出した前記制御プログラムを用いて前記シーケンスプログラムを前記ＲＡＭ部を用いながら実行して制御対象を制御するプログラマブルロジック機能の実行制御を行うＣＰＵ部とを同一半導体基板上に単一素子として集積形成されたプログラマブル・ロジック・コントローラ・モジュールが提供される。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００１７】
図１は本発明にかかるプログラマブル・ロジック・コントローラ（ＰＬＣ）・モジュールの実施の形態を説明するブロック図である。
【００１８】
シリコン等の半導体基板１１の上にはＣＰＵ１５、ＲＯＭ部１２、ＲＡＭ部１３、Ｉ／Ｏインターフェース部１４が半導体素子として集積形成され、全体として１つのＬＳＩをなしている。
【００１９】
ここで、ＲＯＭ部１２はシーケンス制御を行うシーケンスプログラムを格納するシーケンスプログラム格納領域１２ａおよびシーケンスプログラムを解読する制御プログラムを格納する制御プログラム格納領域領域１２ｂを有している。このＲＯＭ部は、電気的に書き換え可能なフラッシュ型ＥＥＰＲＯＭを使用することにより、シーケンスプログラムの調整や編集を容易にすることができる。
【００２０】
また、ＲＡＭ部１３はシーケンスプログラムを実行するための第１の一時格納領域１３ａおよび制御プログラムを実行するための第２の一時格納領域１３ｂとを有している。
【００２１】
したがって、この実施の形態では、従来のシーケンスプログラム格納用のＰＬＣ用ＲＯＭや、シーケンスプログラム実行用のＰＬＣ用ＲＡＭを別個の素子ではなく、１つの半導体集積回路として一体的に集積形成し、１チップ型半導体素子を形成していることになる。
【００２２】
この１チップ型ＰＬＣ・モジュールは通常のＬＳＩ設計プロセスにしたがって、必要な機能部を割り付け、配線を行うことにより設計され、その製造も通常のＬＳＩ製造工程に準じて行われる。
【００２３】
したがって、完成した１チップ型ＰＬＣ・モジュールは従来のものと比べて大幅な小型化が可能であり、かつ全体がＬＳＩ化されているため、高い信頼性を有するものとなる。
【００２４】
なお、図１に示した実施の形態において、Ｉ／Ｏインターフェース部１４は入出力ポートが多岐にわたることもあり、また出力条件が多様であることから、１チップ型ＰＬＣ・モジュールには含めず、別素子にしても良い。
【００２５】
図２はこのようなＩ／Ｏインターフェース部１４がＩ／Ｏポート８０として分離された１チップ型ＰＬＣ・モジュール１０を用いて１ボード型のプログラマブル・ロジック・コントローラ１００を構成した例を示す。
【００２６】
このプログラマブル・ロジック・コントローラ１００では、上述した１チップ型ＰＬＣ・モジュール１０を中心として、制御の基準となる基本クロック信号ＣＬＫを発生する発振子２０、ＰＬＣ動作を初期状態にするためのリセット信号ＲＳＴを発生するリセット回路３０、デバッグ用プログラム等を格納する例えば容量１キロビットのシリアル転送仕様のＥＥＰＲＯＭ４０、開発デバッグ用インターフェース５０，各種の表示を行う表示パネル７０、入出力ポート８０、モード設定用のキースイッチ９０などを同一プリント基板上に搭載し、相互接続を行っている。また、このプリント基板上には、上述した各部に対して必要な電力を供給する電源６０も設けられている。
【００２７】
ここで、表示パネル７０はこの例では、動作状況を表示する最大８個の発光ダイオード７１、最大７桁分の数字を表示する７セグメント表示器７２、各種スイッチのオンオフに応じて点消灯する対応した最大１６個の発光ダイオード（あるいはランプ）７３を有しており、１チップＰＬＣモジュール中のパネルインターフェース部を通して点滅が制御される。
【００２８】
また、Ｉ／Ｏインターフェース部８０はリレー用ポート８１、フォトカプラ用ポート８２、トランジスタ用ポート８３、トライアック用ポート８４、サーミスタ用ポート８５、アナログ入力用ポート８６、接点入力用ポート８７、ＲＳ２３２Ｃ用ポート８８等を有している。
【００２９】
さらに、開発デバッグ用インターフェース５０にはプロトコル変換器５１を介して開発用コンピュータシステム５２を接続することができる。
【００３０】
ここで用いられる１チップ型ＰＬＣ・モジュール１０は制御対象や入出力に応じて多数の動作モードが予め用意されている。これらの動作モードのうち、所望のものを選択してキースイッチ等の入力装置９０でモードを指定すると、１チップ型ＰＬＣ・モジュール１０により最適なポート機能が準備されるようになっている。
【００３１】
また、開発デバッグ用インターフェース５０に開発用コンピュータシステム５２を接続した場合には、ＰＬＣを制御するために必要なラダープログラムを開発用コンピュータシステム５２で作成して転送することにより、プログラムの改良、改変が容易となり、より良好なプログラム・コントロールが可能となる。
【００３２】
このように、１チップ型のプログラマブル・ロジック・コントローラ・モジュールを用いることにより、多機能かつ各種仕様への融通性の高い１ボード型のプログラマブル・ロジック・コントローラを容易に構成することが可能となる。
【００３３】
【発明の効果】
以上のように本願発明によれば、従来別個の素子として実現されていたシーケンスプログラム格納用のＲＯＭおよびシーケンスプログラム実行用のＲＡＭを半導体集積回路の一部としてとして一体的に集積形成しているので、小型かつ信頼性の高いプログラマブル・ロジック・コントローラ・モジュールを得ることができる。
【図面の簡単な説明】
【図１】本発明にかかる１チップ型のプログラマブル・ロジック・コントローラ・モジュールの実施の一形態の構成を示すブロック図である。
【図２】本発明にかかる１チップ型プログラマブル・ロジック・コントローラ・モジュールを用いて１ボード型プログラマブル・コントローラを構成した一例を示すブロック図である。
【図３】従来のハイブリッド型のプログラマブル・ロジック・コントローラ・モジュールの構成を示す透視斜視図である。
【図４】従来のハイブリッド型のプログラマブル・ロジック・コントローラ・モジュールの構成を示すブロック図である。
【符号の説明】
１０  プログラマブル・ロジック・コントローラ・モジュール
１１  半導体基板
１２  ＲＯＭ
１２ａ  ＰＬＣ用ＲＯＭ
１２ｂ  ＯＳ用ＲＯＭ
１３  ＲＡＭ
１３ａ  ＰＬＣ用ＲＡＭ
１３ｂ  ＯＳ用ＲＡＭ
１４  ＩＯインターフェース
１５  ＣＰＵ
２０  発振子
３０  リセット回路
４０  ＥＥＰＲＯＭ
５０  開発デバッグ用インターフェース
６０  電源
７０  表示装置
８０  入出力ポート
９０  キースイッチ
１００  １ボード型プログラム・コントローラ
２００  ハイブリッド型プログラム・コントローラ・モジュール
２０１  プリント基板
２０２  ＲＯＭ素子
２０３  ＲＡＭ素子
２０４  ＩＯインターフェース素子
２０５  ワンチップマイクロコンピュータ
２０６  樹脂
【図１】
2004265108.tif 000003
【図２】
2004265108.tif 000004
【図３】
2004265108.tif 000005
【図４】
2004265108.tif 000006
【手続補正書】
【提出日】平成15年3月4日(2003.3.4)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2004265108.tif 000007
【図２】
2004265108.tif 000008
【図３】
2004265108.tif 000009
【図４】
2004265108.tif 000010