(57)【要約】【課　　題】本発明は、少なくともエピタキシャル技術により形成されているバイポーラトランジスタのベース領域を有する、高速で且つ高集積な半導体装置を提供することを目的としている。【解決手段】半導体基体上に絶縁膜を形成し、ついでバイポーラトランジスタのベース領域において前記絶縁膜を開口し、ついで前記開口部にはエピタキシャル技術によりベース領域となる半導体層を形成し、前記開口部以外の絶縁膜上には多結晶からなる非選択エピタキシャルベース層を形成することにより製造される半導体装置において、絶縁膜を開口する際に、その開口端における絶縁膜形状が、絶縁膜表面の非選択エピタキシャルベース層の堆積方向に向かう法線と基板面のその表面方向に向かう法線とのなす角度が０度より大きく９０度未満となる傾斜を有していることを特徴とする半導体装置。【選択図】　　図１
2004014805.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体上に絶縁膜を形成し、ついでバイポーラトランジスタのベース領域において前記絶縁膜を開口し、ついで前記開口部にはエピタキシャル技術によりベース領域となる半導体層を形成し、前記開口部以外の絶縁膜上には多結晶からなる非選択エピタキシャルベース層を形成することにより製造される半導体装置において、絶縁膜を開口する際に、その開口端における絶縁膜形状が、絶縁膜表面の非選択エピタキシャルベース層堆積方向に向かう法線と基板面の表面方向に向かう法線とのなす角度が０度より大きく９０度未満となる傾斜を有していることを特徴とする少なくともエピタキシャル技術により形成されるバイポーラトランジスタのベース領域を有する半導体装置。
【請求項２】
非選択エピタキシャルベース層が、（ｉ）バイポーラトランジスタのベース領域の不純物がドーピングされたシリコン層、（ｉｉ）シリコン−ゲルマニウム混晶層、または（ｉｉｉ）シリコン−ゲルマニウムとカーボンからなる混晶層のいずれかであることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基体上に絶縁膜を形成する工程と、バイポーラトランジスタのベース領域において前記絶縁膜を開口する工程と、前記開口部にはエピタキシャル技術によりベース領域となる半導体層を形成し、前記開口部以外の絶縁膜上には多結晶からなる非選択エピタキシャルベース層を形成する工程を有する半導体装置の製造方法であって、絶縁膜を開口する工程において、その開口端における絶縁膜形状に、絶縁膜表面の非選択エピタキシャルベース層堆積方向に向かう法線と基板面の表面方向に向かう法線とのなす角度が０度より大きく９０度未満となる傾斜を与えることを特徴とする少なくともエピタキシャル技術により形成されるバイポーラトランジスタのベース領域を有する半導体装置の製造方法。
【請求項４】
非選択エピタキシャルベース層が、（ｉ）バイポーラトランジスタのベース領域の不純物がドーピングされたシリコン層、（ｉｉ）シリコン−ゲルマニウム混晶層、または（ｉｉｉ）シリコン−ゲルマニウムとカーボンからなる混晶層のいずれかであることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
絶縁膜を開口する工程が、（ａ）半導体基体上の絶縁膜上にポリシリコン膜を形成する工程と、（ｂ）前記ポリシリコン膜上にシリコン窒化膜を形成する工程と、（ｃ）ベース形成予定領域に開口部を有するレジストを形成する工程と、（ｄ）前記レジストをマスクにして前記シリコン窒化膜をエッチングした後レジストを除去する工程と、（ｅ）露出した前記ポリシリコン膜を酸化膜にする工程と、（ｆ）前記シリコン窒化膜をマスクにして、バイポーラトランジスタのベース領域において前記酸化膜をエッチング除去する工程とを含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
絶縁膜を開口する工程が、（ａ）半導体基体上にトレンチ素子分離領域を形成する工程と、（ｂ）前記トレンチ素子分離領域に窪みを形成する工程と、（ｃ）前記トレンチ素子分離領域を含む半導体基体全面に絶縁膜を形成する工程と、（ｄ）バイポーラトランジスタのベース領域において、前記絶縁膜を除去する工程を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、エピタキシャル技術にて形成されるバイポーラトランジスタのベース領域を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
通信装置の周波数変換器などにおいて用いられる高周波用のバイポーラトランジスタには高速動作が要求される。この高速化のためには、バイポーラトランジスタのベースの浅接合化によるベース走行時間の短縮とベースの低抵抗化が重要である。しかし、従来多用されているイオン注入法によりベースを形成する方法では、不純物濃度プロファイルのチャネリングテイルの問題から浅接合化は困難であり、また、低抵抗化のために、不純物を高濃度にイオン注入すると、イオン注入のダメージによる結晶欠陥が発生するという問題も生じる。このため、バイポーラトランジスタのベース層をエピタキシャル技術で形成するエピタキシャルベース技術が開発されている。このエピタキシャルベース技術は、ベース層を高濃度かつ高精度に形成することが出来ることから、バイポーラトランジスタの高速化のためのキーテクノロジーとして注目されている。エピタキシャルベース層をバンドギャップがシリコン（Ｓｉ）よりも小さいシリコン−ゲルマニウム（ＳｉＧｅ）で形成することによって、高速なヘテロ接合型バイポーラトランジスタ（ＨＢＴ）が実現できる。
【０００３】
図１０に、ベース層がＳｉＧｅで形成されているＨＢＴの断面模式図を示す。ＳｉＧｅＨＢＴのベース領域においては、半導体基体１０１上の絶縁膜となるシリコン酸化膜１０９にベース領域の開口が施された状態で、エピタキシャル技術を用いてＳｉＧｅ混晶層が形成される。すなわち、シリコン酸化膜１０９の開口部には、エピタキシャル成長によりＳｉＧｅ混晶層１０３（以下、エピタキシャルＳｉＧｅ混晶層という。）が形成され、絶縁膜であるシリコン酸化膜１０９上には多結晶のＳｉＧｅ混晶層１０４（以下、多結晶ＳｉＧｅ混晶層という。）が形成される。ここで多結晶ＳｉＧｅ混晶層１０４は、その後のベースの取出し電極として用いられる。
【０００４】
以下に、従来技術を用いた高速用ＳｉＧｅＨＢＴの製造方法について説明する。図１０に示すように、例えば基板面方位が（１００）結晶面である第１導電型（この例ではｐ型とする）のシリコン基板１０５上に、第２導電型（この例ではｎ型とする）の例えば抵抗率１〜５Ωｃｍで厚さ０．６〜２．０μｍの半導体層１０６がエピタキシャル成長により形成されており、これら２層が半導体基体１０１を構成する。このシリコン基板の高速用ＨＢＴすなわちバイポーラトランジスタの形成部にｎ型のコレクタ埋め込み領域１０７が形成される。これらｎ型のコレクタ埋め込み領域１０７は、図示しないが、次のようにして形成される。すなわち、酸化シリコンを熱酸化により形成し、ＮＰＮトランジスタのコレクタ領域のシリコン酸化膜を開口する。そこに、三酸化アンチモン（Ｓｂ２Ｏ３）による固体ソース拡散を行ってＮ＋のコレクタ領域１０７が形成される。
【０００５】
その後、既存技術によりｎ−エピタキシャル層１０６が形成される。その後、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により、例えば厚さ３００〜８００ｎｍ程度の素子分離シリコン酸化膜１０８が形成される。その後、全面に減圧ＣＶＤ法にてテトラエトキシシラン（ＴＥＯＳ）を用いてシリコン酸化膜１０９が凡そ１００ｎｍ形成される。
【０００６】
続いて、シリコン酸化膜１０９においてバイポーラトランジスタのベース領域の開口が行われる。まず、図１１に示すように、シリコン酸化膜１０９上にレジストマスク１１０を使い、ドライエッチングにて、前記シリコン酸化膜１０９を凡そ３０ｎｍ程度の残膜となるように異方性エッチングが行われる。その後、ウェットエッチングにて前記シリコン酸化膜１０９が開口される。その後、レジストマスク１１０が除去され、図１２に示すような開口部が得られる。次に、図１３に示すように、エピタキシャル技術を用いて半導体膜が形成される。具体的には、例えば、減圧ＣＶＤ法により、半導体基体１０１の露出部にはエピタキシャルＳｉＧｅ混晶層１０３が形成され、シリコン酸化膜１０９上には多結晶ＳｉＧｅ混晶層１０４が形成される。ついで、前記ＳｉＧｅ混晶層には、不純物がドーピングされる。
【０００７】
図１４には、従来技術で開口部を有するシリコン酸化膜１０９上に半導体膜を形成した場合の模式図を示す。図１４に示すように、前記エピタキシャルＳｉＧｅ混晶層１０３と多結晶ＳｉＧｅ混晶層１０４との境界部分１１１が出来る。多結晶ＳｉＧｅ混晶層１０４は、主に下地のシリコン酸化膜１０９に対し垂直方向に成長する結晶粒の集まりとして膜成長して行く。多結晶ＳｉＧｅ混晶層１０４とエピタキシャルＳｉＧｅ混晶層１０３の境界部分では、エピタキシャルＳｉＧｅ混晶層１０３の結晶性が乱され、結晶欠陥、双晶構造が導入されてしまい、これが開口端での一部分を占めるために、図１４に示すようにエピタキシャルＳｉＧｅ混晶層１０３は、実際の開口幅よりもｄ１だけ小さくなる。多結晶ＳｉＧｅ混晶層１０４はもちろん、多結晶ＳｉＧｅ混晶層１０４とエピタキシャルＳｉＧｅ混晶層１０３の境界部分１１１の結晶欠陥や双晶導入領域は、結晶性が悪いため、エミッタ領域１１２が、前記図１４のｄ１に当たるとエミッタ−ベース間のリークが発生し不良が起こる。
【０００８】
これにより、コレクタ接合容量（以下、Ｃｊｃと記す）が大きくなりトランジスタの高速化の妨げとなってしまう。この理由を以下に述べる。バイポーラトランジスタの遮断周波数（以下、ｆＴと記す）は、以下の式で与えられる。
１／（２πｆＴ）＝τＥ＋τＢ＋τＸ＋τＣ
（式中、τＥはエミッタ空乏層充電時間を表し、τＢはベース走行時間を表し、τＸはコレクタ空乏層走行時間を表し、τＣはコレクタ充電時間を表す。）
コレクタ充電時間（τＣ）は、コレクタ抵抗（以下、ｒＳＣと記す）とコレクタ接合容量（Ｃｊｃ）の積で表される。従って、Ｃｊｃが大きくなるとｆＴが低下する。そこで、エミッタの形成を図１４のｄ１より離して形成する必要があり、トランジスタのサイズが大きくなってしまい、チップコストが増大するという問題も発生する。
【０００９】
【発明が解決しようとする課題】
本発明は、バイポーラトランジスタのベース領域において、絶縁膜の開口部にエピタキシャル技術により形成されているベース領域となる半導体層への、前記開口部以外の絶縁膜上に形成されている多結晶からなる非選択エピタキシャルベース層のせり出しが抑制されていることを特徴とする、高速で且つ高集積な半導体装置およびその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明者らは、上記目的を達成すべく鋭意検討した結果、バイポーラトランジスタのベース領域を形成するために絶縁膜を開口する際、開口部以外に残されている絶縁膜の形状を開口端に向かってその膜厚が厚くなるように傾斜させることにより、上記問題点を一挙に解決できることを知見した。具体的には、開口部の端部分における絶縁膜形状は、絶縁膜表面の非選択エピタキシャルベース層の堆積方向に向かう法線と基板面のその表面方向に向かう法線とのなす角度が０度より大きく９０度未満となる傾斜を有している。このような構造とすることにより、絶縁膜上に形成される非選択エピタキシャルベース層が、開口部に選択エピタキシャル成長により形成される半導体層へせり出す距離を抑制することができ、バイポーラトランジスタの高速化と高集積化を達成することができる。
本発明者らは、さらに検討を重ね、本発明を完成した。
【００１１】
すなわち、本発明は、
（１）　半導体基体上に絶縁膜を形成し、ついでバイポーラトランジスタのベース領域において前記絶縁膜を開口し、ついで前記開口部にはエピタキシャル技術によりベース領域となる半導体層を形成し、前記開口部以外の絶縁膜上には多結晶からなる非選択エピタキシャルベース層を形成することにより製造される半導体装置において、絶縁膜を開口する際に、その開口端における絶縁膜形状が、絶縁膜表面の非選択エピタキシャルベース層堆積方向に向かう法線と基板面の表面方向に向かう法線とのなす角度が０度より大きく９０度未満となる傾斜を有していることを特徴とする少なくともエピタキシャル技術により形成されるバイポーラトランジスタのベース領域を有する半導体装置、
（２）　非選択エピタキシャルベース層が、（ｉ）バイポーラトランジスタのベース領域の不純物がドーピングされたシリコン層、（ｉｉ）シリコン−ゲルマニウム混晶層、または（ｉｉｉ）シリコン−ゲルマニウムとカーボンからなる混晶層のいずれかであることを特徴とする前記（１）記載の半導体装置、
に関する。
【００１２】
また、本発明は、
（３）　半導体基体上に絶縁膜を形成する工程と、バイポーラトランジスタのベース領域において前記絶縁膜を開口する工程と、前記開口部にはエピタキシャル技術によりベース領域となる半導体層を形成し、前記開口部以外の絶縁膜上には多結晶からなる非選択エピタキシャルベース層を形成する工程を有する半導体装置の製造方法であって、絶縁膜を開口する工程において、その開口端における絶縁膜形状に、絶縁膜表面の非選択エピタキシャルベース層堆積方向に向かう法線と基板面の表面方向に向かう法線とのなす角度が０度より大きく９０度未満となる傾斜を与えることを特徴とする少なくともエピタキシャル技術により形成されるバイポーラトランジスタのベース領域を有する半導体装置の製造方法、
（４）　非選択エピタキシャルベース層が、（ｉ）バイポーラトランジスタのベース領域の不純物がドーピングされたシリコン層、（ｉｉ）シリコン−ゲルマニウム混晶層、または（ｉｉｉ）シリコン−ゲルマニウムとカーボンからなる混晶層のいずれかであることを特徴とする前記（３）記載の半導体装置の製造方法、
に関する。
【００１３】
また、本発明は、
（５）　絶縁膜を開口する工程が、（ａ）半導体基体上の絶縁膜上にポリシリコン膜を形成する工程と、（ｂ）前記ポリシリコン膜上にシリコン窒化膜を形成する工程と、（ｃ）ベース形成予定領域に開口部を有するレジストを形成する工程と、（ｄ）前記レジストをマスクにして前記シリコン窒化膜をエッチングした後レジストを除去する工程と、（ｅ）露出した前記ポリシリコン膜を酸化膜にする工程と、（ｆ）前記シリコン窒化膜をマスクにして、バイポーラトランジスタのベース領域において前記酸化膜をエッチング除去する工程とを含むことを特徴とする前記（３）記載の半導体装置の製造方法、
（６）　絶縁膜を開口する工程が、（ａ）半導体基体上にトレンチ素子分離領域を形成する工程と、（ｂ）前記トレンチ素子分離領域に窪みを形成する工程と、（ｃ）前記トレンチ素子分離領域を含む半導体基体全面に絶縁膜を形成する工程と、（ｄ）バイポーラトランジスタのベース領域において、前記絶縁膜を除去する工程を含むことを特徴とする前記（３）記載の半導体装置の製造方法、
に関する。
【００１４】
【発明の実施の形態】
本発明にかかる半導体装置の特長を、図１を参照しながら説明する。半導体基体２０１上には、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法やトレンチにより素子分離領域２０２が形成されている。半導体基体２０１の全面に絶縁膜２０３が形成されており、前記絶縁膜２０３はバイポーラトランジスタのベース領域に開口部を有する。バイポーラトランジスタのベース領域には、エピタキシャル技術により半導体層２０４が形成されている。また、前記開口部以外の絶縁膜上には多結晶からなる非選択エピタキシャルベース層２０５が形成されている。本発明の特長は、開口部付近において、絶縁膜２０３が、開口部の端で膜厚が最も大きく、開口部から遠ざかるに従いその膜厚が小さくなる傾斜を有することである。前記傾斜においては、絶縁膜表面の非選択エピタキシャルベース層（図１では、単にベース層という。）の堆積方向に向かう法線と基板面のその表面方向に向かう法線とのなす角度θが０度より大きく９０度未満となっている。
【００１５】
絶縁膜２０３の開口端付近の形状が前記のような傾斜を有することにより、下記のような効果を有する。開口部以外の絶縁膜２０３上に、多結晶からなる非選択エピタキシャルベース層２０５を形成する際に、絶縁膜２０３表面における非選択エピタキシャルベース層２０５の堆積方向に向かう法線が、図１に示すように、開口部から遠ざかる方向を向いているため、下地絶縁膜２０３に対し垂直方向にグレイン成長する非選択エピタキシャルベース層２０５は、開口部から遠ざかる向きにグレイン成長する。この結果、図１に示すように、本発明に係る半導体装置は、非選択エピタキシャルベース層２０５と露出した半導体基体２０１上にエピタキシャル成長により形成されている半導体層２０４との境界部分２０６、および、非選択エピタキシャルベース層２０５と半導体層２０４の会合部付近に導入される結晶欠陥や双晶構造の開口部へのせり出しがｄ２となり、図１４のｄ１と比べて抑制されている。これにより開口の寸法を従来の半導体装置に比べて小さくすることができる。
【００１６】
半導体層２０４および非選択エピタキシャルベース層２０５の組成は、特に限定されないが、不純物がドーピングされたシリコン、シリコン−ゲルマニウム混晶、またはシリコン−ゲルマニウムとカーボンからなる混晶などからが選ばれることが好ましい。
【００１７】
【実施例】
以下に、実施例を挙げて本発明をさらに詳細に説明するが、本発明は下記実施例に限定されないことは言うまでもない。
【００１８】
（実施例１）
本発明に係る半導体装置の好ましい実施形態を、図２に示した。かかる半導体装置においては、従来技術と同様に、第１導電型の基板上に低抵抗の第２導電型の半導体層がエピタキシャル成長されており、これら２層がシリコン基体１を構成し、さらにバイポーラトランジスタ形成部にｎ型のコレクタ埋め込み領域（図示しない）が形成されている。シリコン基体１上には、図２に示すようにＬＯＣＯＳ法による素子分離シリコン酸化膜２が形成されている。バイポーラトランジスタのベース領域に開口部を有する絶縁膜、例えばシリコン酸化膜４（本態様では、ＴＥＯＳ膜）が、素子分離シリコン酸化膜２とシリコン基体１上に形成されている。そして、該シリコン酸化膜４は、その開口部付近の形状において、上述したように、開口部端で膜厚が大きく、開口部から遠ざかるに従いその膜厚が小さくなる傾斜を有する。そして、前記開口部には、ベース領域となるエピタキシャルＳｉＧｅ混晶層３がエピタキシャル技術により形成されており、前記開口部以外のシリコン酸化膜４上には、多結晶ＳｉＧｅ混晶層５が形成されている。
【００１９】
次に、図２に示した半導体装置の製造方法を説明する。
（ａ）従来技術と同様に、例えば第１導電型基板（この例ではｐ型とする）の基板面方位が（１００）結晶面のシリコン基板上に、第２導電型（この例ではｎ型とする）の例えば抵抗率が抵抗率１〜５Ωｃｍ程度で厚さ０．６〜２．０μｍ程度の半導体層がエピタキシャル成長されてなるシリコン基体１（図２）を用意する。このシリコン基体１のバイポーラトランジスタ形成部にｎ型のコレクタ埋め込み領域（図示しない）を従来技術と同様に形成する。その後、従来技術と同様に、既存技術にてｎ−エピタキシャル層（図示しない）を形成する。
【００２０】
次に、（ｂ）基板上に素子分離シリコン酸化膜２を形成する。本実施例では、ＬＯＣＯＳを用いたシリコン素子分離を用いた例を示すが、ＬＯＣＯＳに限るものではなく、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）を用いた素子分離を用いることも可能である。具体的には、例えば半導体基板の表面を熱酸化して厚さ約５０ｎｍの酸化シリコンによるパッド層を形成し、この上にＣＶＤ法によって例えば厚さ約１００ｎｍの窒化シリコン（Ｓｉ３Ｎ４）層を形成することによって、耐酸化マスク層を形成し、これに対してフォトリソグラフィによるパターンエッチングを行って、素子分離を形成する部分に開口を形成する。その後、約１０００〜１０５０℃程度のスチーム酸化を行って、例えば厚さ約３００〜８００ｎｍの素子分離シリコン酸化膜２を形成する。
【００２１】
次に、図３に示すように、（ｃ）減圧ＣＶＤ法にて、テトラエトキシシラン（ＴＥＯＳ）を用いてシリコン酸化膜６を約５０ｎｍ形成し、続いて、シリコン酸化膜６上にポリシリコン膜７を約２０ｎｍ、さらにポリシリコン膜７の上にシリコン窒化膜８を約１２０ｎｍの厚さにそれぞれ形成する。
次に、（ｄ）シリコン窒化膜８の上にレジストを塗布し、バイポーラトランジスタのベース領域を形成する部分を開口したレジストマスク（図示しない）を形成する。その後、図４に示すように、（ｅ）ドライエッチングにて、シリコン窒化膜８をエッチングし、レジストマスクを従来技術にて除去する。
【００２２】
続いて、図５に示すように、（ｆ）前記シリコン窒化膜８のエッチングより露出したポリシリコン膜７を酸化し、シリコン酸化膜９とする。この酸化は、例えば、拡散炉を用い、ドライ酸素雰囲気にて約１０００℃、約１５分の熱処理で形成することが出来る。酸化は、シリコン窒化膜８をマスクとし、シリコン窒化膜８の開口部から進むため、ＬＯＣＯＳ形成時のようにポリシリコン膜７の開口部側だけ酸化が進み、ポリシリコン膜７の下側のシリコン酸化膜６とつながる。この際、ポリシリコン膜７は酸化により膨張するため、図５に示すように、開口部で盛り上がる形状のシリコン酸化膜９が形成される。
【００２３】
次に、（ｇ）シリコン窒化膜８をマスクとして、ドライエッチングによりシリコン酸化膜９を残り膜厚約２０ｎｍとなるまでエッチングし、さらに、マスクに用いたシリコン窒化膜８もエッチングにより除去し、図６に示す形状の層構造を得る。なお、本実施例においては、開口マスクにて開口したシリコン窒化膜８を対酸化マスクとして用いることによって開口端でのシリコン酸化膜９に傾斜を形成しているので、新たに追加のマスクを必要とせず、マスク枚数の増加は無いため、コストの大幅な増加は伴わない。
続いて、図７に示すように、（ｈ）ウェットエッチングにてポリシリコン膜７を除去し、さらにウェットエッチングにておよそ２０ｎｍ残ったシリコン酸化膜９を開口する。シリコン酸化膜９のウエットエッチングは、フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）の混合液を用いて行う。
【００２４】
以上の工程にて、開口部の端で膜厚が大きく、開口部から遠ざかるに従い膜厚が薄くなる傾斜を有するシリコン酸化膜４を形成することが出来る。前記傾斜の大きさは、シリコン酸化膜６とシリコン窒化膜８との間に挟まれたポリシリコン膜７の厚さと、前記ポリシリコン膜７の酸化時の開口端部から内部への酸化の進行の度合により制御され、シリコン基体１面の法線に対して０度より大きく９０度未満の大きさとすることができる。
【００２５】
次に、図２に示すように、（ｉ）シリコン酸化膜４の開口部、すなわちバイポーラトランジスタのベース領域にエピタキシャル技術を用いてエピタキシャルＳｉＧｅ混晶層３を形成する。また、シリコン酸化膜４上には、多結晶ＳｉＧｅ混晶層５を形成する。これらの層として、本実施例ではシリコン−ゲルマニウム（ＳｉＧｅ）混晶層を用いているが、シリコン層やシリコン−ゲルマニウムとカーボンの混晶層など他の半導体層を用いることもできる。また、これらの層の形成には超高真空ＣＶＤ法や分子線エピタキシー法および減圧ＣＶＤ法（ＲＰ　ＣＶＤ：　ｒｅｄｕｃｅｄ　ｐｒｅｓｓｕｒｅ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ）などの公知の方法を用いることができる。
【００２６】
ここでは、減圧ＣＶＤ法を用いてエピタキシャルＳｉＧｅ混晶層３および多結晶ＳｉＧｅ混晶層５を形成する手順について以下に述べる。まず、シリコン基体１の表面に付着している有機物を除去するために、例えば、所定の温度に加熱した硫酸と過酸化水素水との混合液を用いて洗浄する。次に、シリコン基体１上のパーティクルを除去するために、例えば、所定の温度に加熱したアンモニアと過酸化水素水との混合液を用いて洗浄する。次に、シリコン基体１上の表面の金属汚染物および自然酸化膜を除去するために、希フッ酸水溶液を用いて洗浄する。なお、この希フッ酸水溶液による洗浄では、水素パッシベーション処理も行われ、シリコン基体１の露出した表面が水素でターミネートされる。続いて、前記洗浄処理が施されたシリコン基体１を、前記成膜装置に導入する。前記シリコン基体１は、真空排気機能を有するロードロックに搬入され所定時間真空排気を行う。続いて、前記ロードロックに接続された反応炉にシリコン基体１を大気に解放せずに搬入する。次に、反応炉に水素ガスを導入しながら、約９００℃までシリコン基体１を加熱し、約５分間の水素ベークを行う。次に水素ガスを導入したままで、約７５０〜６５０℃の温度まで降温し、成膜のための原料ガスであるモノシラン（ＳｉＨ４）、ゲルマン（ＧｅＨ４）、および不純物ガスとしてジボラン（Ｂ２Ｈ６）ガスを供給してエピタキシャル成長を行う。このときの炉内の圧力は、約１．３ｋＰａ〜１３．３ｋＰａ程度である。更に、エピタキシャルＳｉＧｅ混晶層３は、例えば、シリコンのバッファ層を約５〜２０ｎｍ形成した後、ゲルマニウム濃度を０ａｔｏｍｓ％から１５ａｔｏｍｓ％に傾斜させた層を約１０〜１５ｎｍ形成し、その後、ゲルマニウム濃度を１５ａｔｏｍｓ％から０ａｔｏｍｓ％に傾斜させた層を約４０〜５０ｎｍ形成し、シリコンキャップ層を約４０〜６０ｎｍ形成する。また、前記多結晶ＳｉＧｅ混晶層５には、ボロン濃度５×１０１８〜３×１０１９／ｃｍ３程度となるよう不純物をドーピングする。
【００２７】
ここで、シリコン酸化膜４の開口部端において、シリコン酸化膜４表面の多結晶ＳｉＧｅ混晶層５が堆積する方向に向かう法線は、開口部から遠ざかる方向を向いているため、下地シリコン酸化膜４に対し垂直方向にグレイン成長する多結晶ＳｉＧｅ混晶層５は、開口部から遠ざかる向きにグレイン成長する。この結果、多結晶ＳｉＧｅ混晶層５と開口部上にあるエピタキシャルＳｉＧｅ混晶層３との境界部、および、多結晶ＳｉＧｅ混晶層５とエピタキシャルＳｉＧｅ混晶層３の会合部付近に導入される結晶欠陥や双晶構造の開口部へのせり出しが抑制される。
【００２８】
〔実施例２〕
素子分離にトレンチ素子分離１０を用いた場合においても、図８に示すように多結晶ＳｉＧｅ混晶層５とエピタキシャルＳｉＧｅ混晶層３の境界部、および、多結晶ＳｉＧｅ混晶層５とエピタキシャルＳｉＧｅ混晶層３の会合部付近に導入される結晶欠陥や双晶構造の開口部へのせり出しを抑制することが可能である。本実施例による半導体装置は、実施例１における工程（ｂ）の素子分離シリコン酸化膜２のかわりに、従来技術によりトレンチ素子分離１０を形成し、その後の（ｃ）〜（ｈ）の工程は、実施例１と同様にして、製造することができる。
【００２９】
〔実施例３〕
また、トレンチ素子分離の形成におけるＣＭＰ工程において、トレンチを埋め込んだシリコン酸化表面のトレンチ素子分離領域が早く削れる「ｄｉｓｈｉｎｇ」という現象の起きるＣＭＰ条件を用いることにより、図９に示すようなｄｉｓｈｉｎｇを有するトレンチ素子分離１１を形成することが出来る。
このｄｉｓｈｉｎｇを有するトレンチ素子分離膜１１上および基板上に、ＬＰ−ＣＶＤによるＴＥＯＳを用いたシリコン酸化膜をおよそ１００ｎｍ堆積し、この後、従来技術に従い、バイポーラトランジスタのベース領域における開口を行うことにより、図９に示すような、トレンチ素子分離領域に形成されたｄｉｓｈｉｎｇ形状を反映した絶縁膜表面形状１２が得られる。この場合の開口端部での絶縁膜表面の傾斜は、トレンチ素子分離領域１１のｄｉｓｈｉｎｇの深さにより制御される。これにより、実施例１および２と同様に多結晶ＳｉＧｅ混晶層５とエピタキシャルＳｉＧｅ混晶層３の境界部、および、多結晶ＳｉＧｅ混晶層５とエピタキシャルＳｉＧｅ混晶層３の会合部付近に導入される結晶欠陥や双晶構造の開口部へのせり出しが抑制された半導体装置が得られる。
なお、上記ｄｉｓｈｉｎｇに限らず、公知の技術を用いて前記トレンチ素子分離領域に窪みを形成することにより、上記と同様に本発明の半導体装置を製造することができる。
【００３０】
【発明の効果】
本発明によれば、バイポーラトランジスタのベース領域における絶縁膜の開口端において、絶縁膜の形状が、開口部の端で膜厚が大きく、開口部から遠ざかるに従い膜厚が薄くなる傾斜を有しているので、絶縁膜上の多結晶からなる非選択エピタキシャルベース層は、絶縁膜に対し垂直方向、すなわち開口部から遠ざかる向きにグレイン成長する。この結果、非選択エピタキシャルベース層と開口部上にあるエピタキシャル半導体層との境界部、および、非選択エピタキシャルベース層と開口部上にあるエピタキシャル半導体層の会合部付近に導入される結晶欠陥や双晶構造の開口部へのせり出しが抑制される。これにより、開口寸法を縮小することが可能となり、ひいては、コレクタ接合容量を低減することができ、高速で且つ高集積な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の断面図であって、本発明の特長を説明するための図である。
【図２】本発明に係る半導体装置の好ましい実施形態を示す断面図である。
【図３】図２に示す半導体装置の製造方法の好ましい態様を示す工程図である。
【図４】図３に示す製造工程の続きの工程図である。
【図５】図４に示す製造工程の続きの工程図である。
【図６】図５に示す製造工程の続きの工程図である。
【図７】図６に示す製造工程の続きの工程図である。
【図８】本発明に係る半導体装置の他の好ましい実施形態を示す断面図である。
【図９】本発明に係る半導体装置のさらに他の好ましい実施形態を示す断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】従来の半導体装置の製造方法を示す工程図である。
【図１２】図１１に示す製造工程の続きの工程図である。
【図１３】図１２に示す製造工程の続きの工程図である。
【図１４】従来の半導体装置の断面図であって、従来の半導体装置の問題点を説明するための図である。
【符号の説明】
１　シリコン基体
２　素子分離シリコン酸化膜
３　エピタキシャルＳｉＧｅ混晶層
４　シリコン酸化膜
５　多結晶ＳｉＧｅ混晶層
６　シリコン酸化膜
７　ポリシリコン膜
８　シリコン窒化膜
９　シリコン酸化膜
１０　トレンチ素子分離
１１　ｄｉｓｈｉｎｇを有するトレンチ素子分離
１２　ｄｉｓｈｉｎｇを反映したシリコン酸化膜
１０１　半導体基体
１０３　エピタキシャルＳｉＧｅ混晶層
１０４　多結晶ＳｉＧｅ混晶層
１０５　ｐ型シリコン基板
１０６　ｎ型半導体層
１０７　コレクタ埋め込み領域
１０８　素子分離シリコン酸化膜
１０９　シリコン酸化膜
１１０　レジストマスク
１１１　エピタキシャルＳｉＧｅ混晶層と多結晶ＳｉＧｅ混晶層との境界部分
１１２　エミッタ領域
２０１　半導体基体
２０２　素子分離領域
２０３　絶縁膜
２０４　半導体層
２０５　非選択エピタキシャルベース層
２０６　半導体層と非選択エピタキシャルベース層との境界部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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