(57)【要約】【課題】１ワードのビット長が比較的短いメモリセルを複数搭載する半導体集積回路において、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保する。【解決手段】この半導体集積回路は、第１群のメモリセル１０と第１のデータバスとの間に電気的に接続され、指定されたメモリセルにおけるデータの書込み又は読出しを行う書込み／読出し回路３０と、第２群のメモリセル１１と第２のデータバスとの間に電気的に接続され、指定されたメモリセルにおけるデータの書込み又は読出しを行う書込み／読出し回路３１と、第１のデータバスと第２のデータバスとの間に電気的に接続され、第１群及び第２群のメモリセルにおいて読出し動作が行われていないときに、第１及び第２のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路４０と、複数の入出力回路５０〜６７とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
データを記憶する第１群のメモリセル及び第２群のメモリセルと、
前記第１群のメモリセルと第１のデータバスとの間に電気的に接続され、前記第１群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第１の書込み／読出し回路と、
前記第２群のメモリセルと第２のデータバスとの間に電気的に接続され、前記第２群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第２の書込み／読出し回路と、
前記第１のデータバスと前記第２のデータバスとの間に電気的に接続され、前記第１群及び第２群のメモリセルにおいて読出し動作が行われていないときに、前記第１及び第２のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路と、
前記第１及び第２のデータバスの内の選択された一方と外部との間でデータの受け渡しを行う複数の入出力回路と、
を具備する半導体集積回路。
【請求項２】
前記データバス制御回路が、
信号を入力する入力端子と信号を出力する出力端子とを有する複数のバッファ回路と、
前記第１のデータバスの複数の配線と前記複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第１群のトランジスタスイッチと、
前記第１のデータバスの複数の配線と前記複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第２群のトランジスタスイッチと、
前記第２のデータバスの複数の配線と前記複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第３群のトランジスタスイッチと、
前記第２のデータバスの複数の配線と前記複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第４群のトランジスタスイッチと、
前記第１群及び第２群のメモリセルにおいて読出し動作が行われていないときに、前記第１群のメモリセルを選択する際に前記第１群及び第４群のトランジスタスイッチをオンさせ、前記第２群のメモリセルを選択する際に前記第２群及び第３群のトランジスタスイッチをオンさせる論理回路と、
を含む、請求項１記載の半導体集積回路。
【請求項３】
前記第１群及び第２群のメモリセルの各々が、１ワードが８ビットで構成されるデータを記憶するメモリセルアレイのブロックを構成する、請求項１又は２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む半導体集積回路に関し、特に、同期型のスタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリセルアレイを含む半導体集積回路に関する。
【０００２】
【従来の技術】
同期型ＳＲＡＭとしては、１ワードが８ビットのデータを記憶するものと、１ワードが１６ビットのデータを記憶するものとが、一般的に使用されている。図４に、１ワードが８ビットのデータを記憶するＳＲＡＭを示し、図５に、１ワードが１６ビットのデータを記憶するＳＲＡＭを示す。
【０００３】
図４において、８ビット×８ワード×２組のメモリセルを構成するメモリセルアレイのブロック１０及び１１が示されている。これらのメモリセルのワードラインＷＬ０〜ＷＬ７は、ワードライン駆動回路２０によって駆動され、バランス伝送を行うビットラインの組（ＢＬＨ０、ＢＬＣ０）〜（ＢＬＨ７、ＢＬＣ７）を介して接続された書込み／読出し回路３０及び３１によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み／読出し回路３０及び３１は、内部データバスＤＢ０〜ＤＢ７を介して、８個の入出力回路７０〜７７に接続されている。
【０００４】
一方、図５において、１６ビット×８ワードのメモリセルを構成するメモリセルアレイのブロック１０及び１１が示されている。これらのメモリセルのワードラインＷＬ０〜ＷＬ７は、ワードライン駆動回路２０によって駆動され、バランス伝送を行うビットラインの組（ＢＬＨ０、ＢＬＣ０）〜（ＢＬＨ７、ＢＬＣ７）を介して接続された書込み／読出し回路３０及び３１によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み／読出し回路３０及び３１は、内部データバスＤＢ０〜ＤＢ１５を介して、１６個の入出力回路８０〜９５に接続されている。
【０００５】
図４と図５とを比較すると、図４に示す１ワードが８ビットのデータを記憶するＳＲＡＭにおいては、図５に示す１ワードが１６ビットのデータを記憶するＳＲＡＭよりも内部データバスが長くなっており、メモリセルから読み出された信号の立上がりが遅れて、アクセスタイムやサイクルタイム等の特性が悪化する。一方、図５に示すＳＲＡＭを１ワードが８ビットのデータを記憶する場合に使用すると、アドレスの変換等が必要となり煩雑である。これを解決するために、図６に示すような構造のＳＲＡＭが考えられる。
【０００６】
図６に示すＳＲＡＭにおいては、内部データバスＤＢ０〜ＤＢ１５は、１ワードが１６ビットのデータを記憶するＳＲＡＭと同様にメモリセルアレイのブロック毎に分離されているが、ブロック選択信号ＢＳ及びＢＳバーに従って、２組の入出力回路５０〜５７及び６０〜６７の内の１組のみが活性化される。また、入出力回路５０〜５７の入力線は、入出力回路６０〜６７の入力線にそれぞれ接続され、入出力回路５０〜５７の出力線は、入出力回路６０〜６７の出力線にそれぞれ接続されている。
【０００７】
図７に、図６に示すＳＲＡＭにおける動作タイミング及び各部の信号レベルの変化を示す。クロック信号ＣＫの立上がりに同期して、ブロック選択信号ＢＳが、ブロック１０とブロック１１とを交互に選択するように変化する。また、クロック信号ＣＫの立上がりに同期して、ブロック１０の第１番目のビットから読み出された信号が内部データバスＤＢ０に供給され、ブロック１１の第１番目のビットから読み出された信号が内部データバスＤＢ８に供給される。入出力回路５０及び６０は、ブロック選択信号ＢＳ及びＢＳバーに従って、ブロック１０及び１１から読み出された信号の内の一方を選択し、Ｉ／Ｏ出力として入出力端子に供給する。
【０００８】
しかしながら、図７に示すように、ブロック１０からブロック１１に切り替わる際に、ブロック１１のメモリセルから前回読み出されたローレベルの信号が一旦出力されてしまうので、データの連続性が損なわれてしまい、使い勝手が悪くトラブルの原因になるという問題があった。
【０００９】
ところで、下記の特許文献１には、複数のＲＡＭマクロを備え、テスト入力用レジスタの数及びテスト用信号線の本数を抑え、チップ面積を低減した半導体集積回路が開示されている。しかしながら、メモリセルから読み出される信号の遅延やデータの連続性を改善することに関しては記載されていない。
【００１０】
【特許文献１】
特開平６−９６５９９号公報  （第１頁、図１）
【００１１】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、１ワードのビット長が比較的短いメモリセルを複数搭載する半導体集積回路において、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保することを目的とする。
【００１２】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、データを記憶する第１群のメモリセル及び第２群のメモリセルと、第１群のメモリセルと第１のデータバスとの間に電気的に接続され、第１群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第１の書込み／読出し回路と、第２群のメモリセルと第２のデータバスとの間に電気的に接続され、第２群のメモリセルの内の指定されたメモリセルにおけるデータの書込み又は読出しを行う第２の書込み／読出し回路と、第１のデータバスと第２のデータバスとの間に電気的に接続され、第１群及び第２群のメモリセルにおいて読出し動作が行われていないときに、第１及び第２のデータバスの内の選択された一方から他方にデータを供給するデータバス制御回路と、第１及び第２のデータバスの内の選択された一方と外部との間でデータの受け渡しを行う複数の入出力回路とを具備する。
【００１３】
ここで、データバス制御回路が、信号を入力する入力端子と信号を出力する出力端子とを有する複数のバッファ回路と、第１のデータバスの複数の配線と複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第１群のトランジスタスイッチと、第１のデータバスの複数の配線と複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第２群のトランジスタスイッチと、第２のデータバスの複数の配線と複数のバッファ回路の入力端子との間にそれぞれ電気的に接続された第３群のトランジスタスイッチと、第２のデータバスの複数の配線と複数のバッファ回路の出力端子との間にそれぞれ電気的に接続された第４群のトランジスタスイッチと、第１群及び第２群のメモリセルにおいて読出し動作が行われていないときに、第１群のメモリセルを選択する際に第１群及び第４群のトランジスタスイッチをオンさせ、第２群のメモリセルを選択する際に第２群及び第３群のトランジスタスイッチをオンさせる論理回路とを含むようにしても良い。
【００１４】
また、第１群及び第２群のメモリセルの各々が、１ワードが８ビットで構成されるデータを記憶するメモリセルアレイのブロックを構成するようにしても良い。
【００１５】
以上のように構成した本発明によれば、第１群及び第２群のメモリセルにおいて読出し動作が行われていないときに一方のデータバスから他方のデータバスにデータを供給するデータバス制御回路を設けることにより、内部データバスの長さに起因する信号の遅延を防止すると共に、データの連続性を確保することができる。
【００１６】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に含まれているＳＲＡＭの構成を示すブロック図である。図１に示すように、この半導体集積回路は、８ビット×８ワード×２組のメモリセルを構成するメモリセルアレイのブロック１０及び１１を有している。ブロック１０及び１１は、ブロック選択信号ＢＳ及びＢＳバーに従って選択的に使用される。
【００１７】
これらのメモリセルのワードラインＷＬ０〜ＷＬ７は、ワードライン駆動回路２０によって駆動され、バランス伝送を行うビットラインの組（ＢＬＨ０、ＢＬＣ０）〜（ＢＬＨ７、ＢＬＣ７）を介して接続された書込み／読出し回路３０及び３１によって、メモリセルへのデータの書込み及びメモリセルからのデータの読出しが行われる。書込み／読出し回路３０及び３１は、第１の内部データバスＤＢ０〜ＤＢ７及び第２の内部データバスＤＢ８〜ＤＢ１５を介して、２組の入出力回路５０〜５７及び６０〜６７にそれぞれ接続されている。
【００１８】
ブロック選択信号ＢＳ及びＢＳバーに従って、２組の入出力回路５０〜５７及び６０〜６７の内の１組が活性化され、活性化された入出力回路は、選択されたブロックに対応するデータバスと外部との間でデータの受け渡しを行う。また、入出力回路５０〜５７の入力線は、入出力回路６０〜６７の入力線にそれぞれ接続され、入出力回路５０〜５７の出力線は、入出力回路６０〜６７の出力線にそれぞれ接続されている。
【００１９】
第１の内部データバスＤＢ０〜ＤＢ７と第２の内部データバスＤＢ８〜ＤＢ１５との間には、データバス制御回路４０が接続されている。データバス制御回路４０は、図７に示すようなデータの不連続を防ぐために、メモリセルアレイのブロック１０及び１１において読出し動作が行われていないときに、選択されたブロックに対応する一方の内部データバスから他方の内部データバスにデータを供給する。
【００２０】
図２に、本実施形態において用いられるデータバス制御回路の１系統分の構成例を示す。図２に示すデータバス制御回路４０は、第１の内部データバスの配線ＤＢ０と第２の内部データバスの配線ＤＢ８との間に接続されるものである。
【００２１】
データバス制御回路４０は、入力端子及び出力端子を有するバッファ回路４４と、配線ＤＢ０とバッファ回路４４の入力端子との間に接続されたＮチャネルＭＯＳトランジスタＱ１と、配線ＤＢ０とバッファ回路４４の出力端子との間に接続されたＮチャネルＭＯＳトランジスタＱ２と、配線ＤＢ８とバッファ回路４４の入力端子との間に接続されたＮチャネルＭＯＳトランジスタＱ３と、配線ＤＢ８とバッファ回路４４の出力端子との間に接続されたＮチャネルＭＯＳトランジスタＱ４とを含んでいる。これらのトランジスタは、ゲートがハイレベルになるとオンするスイッチとして用いられる。
【００２２】
また、データバス制御回路４０は、ブロック選択信号ＢＳ及びＢＳバーと、書込み／読出し回路３０及び３１に含まれているセンスアンプを活性化するセンスアンプオン信号ＳＡとに基づいて、上記トランジスタスイッチをオン／オフさせるデータバス制御信号ＢＡ０及びＢＡ１を発生する論理回路を含んでいる。
【００２３】
この論理回路は、ブロック選択信号ＢＳ及びＢＳバーが一方の入力端子にそれぞれ供給される２つのＡＮＤ回路４１及び４２と、センスアンプオン信号ＳＡを反転するインバータ４３とを有している。ＡＮＤ回路４１及び４２の他方の入力端子には、インバータ４３によって反転されたセンスアンプオン信号が供給され、ＡＮＤ回路４１及び４２の出力端子から、データバス制御信号ＢＡ０及びＢＡ０がそれぞれ出力される。
【００２４】
上記論理回路は、メモリセルアレイのブロック１０及び１１において読出し動作が行われていないときに、ブロック１０を選択する際には、データバス制御信号ＢＡ０をハイレベルとしてトランジスタＱ１及びＱ４をオンさせ、ブロック１１を選択する際には、データバス制御信号ＢＡ１をハイレベルとしてトランジスタＱ２及びＱ３をオンさせる。これにより、メモリセルアレイのブロック１０及び１１において読出し動作が行われていないときに、ブロック１０を選択する際には、配線ＤＢ０から配線ＤＢ８にデータが供給され、ブロック１１を選択する際には、配線ＤＢ８から配線ＤＢ０にデータが供給される。
【００２５】
次に、図１に示すＳＲＡＭにおける動作タイミング及び各部の信号レベルの変化について、図３を参照しながら説明する。
図３に示すように、クロック信号ＣＫの立上がりに同期して、ブロック選択信号ＢＳが、メモリセルアレイのブロック１０とブロック１１とを交互に選択するように変化する。また、クロック信号ＣＫの立上がりに同期して、センスアンプオン信号ＳＡが所定の期間ハイレベルとされて、ブロック１０の第１番目のビットから読み出された信号が内部データバスＤＢ０に供給され、ブロック１１の第１番目のビットから読み出された信号が内部データバスＤＢ８に供給される。
【００２６】
データバス制御回路４０が存在しない場合には、内部データバスＤＢ８の信号レベルの変化は破線で示すようになるが、データバス制御回路４０を設けたことにより、内部データバスＤＢ８の信号レベルの変化は実線で示すようになる。これにより、Ｉ／Ｏ出力において、従来存在していた破線で示すようなレベル変化が解消されて、実線で示すようにデータの連続性が確保される。なお、本実施形態において、データバス制御回路４０を動作させないようにすれば、１ワードが１６ビットのデータをメモリセルアレイのブロック１０及び１１に記憶することも可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＳＲＡＭを示すブロック図。
【図２】図１のデータバス制御回路の１系統分の構成例を示す回路図。
【図３】図１のＳＲＡＭにおける各部の信号レベルの変化を示す図。
【図４】８ビットデータを記憶する従来のＳＲＡＭを示すブロック図。
【図５】１６ビットデータを記憶する従来のＳＲＡＭを示すブロック図。
【図６】８ビットデータを記憶する改良型ＳＲＡＭを示すブロック図。
【図７】図６のＳＲＡＭにおける各部の信号レベルの変化を示す図。
【符号の説明】
１０、１１  メモリセルアレイブロック、  ２０  ワードライン駆動回路、  ３０、３１  書込み／読出し回路、  ４０、データバス制御回路、  ４１、４２ＡＮＤ回路、  ４３  インバータ、  ４４  バッファ回路、  ５０〜５７、６０〜６７  入出力回路、  ＷＬ０〜ＷＬ７  ワードライン、  ＢＬＨ０〜ＢＬＨ７、ＢＬＣ０〜ＢＬＣ７  ビットライン、  ＤＢ０〜ＤＢ１５  内部データバス、  Ｑ１〜Ｑ４  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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