(57)【要約】【課題】　ＥＥＰＲＯＭメモリセルの消去効率を改善するために、メモリセルのフローティングゲート上にシャープなポリシリコンチップを形成する方法を提供する。【解決手段】　半導体基板上に第１ゲート誘電体層を設ける。第２ゲート誘電体層を第１ゲート誘電体層上に堆積する。フローティングゲート／制御ゲートスタックを第２ゲート誘電体層上に形成する。フローティングゲートの一つの側壁部分をマスクで被覆する。マスクで被覆されない第２ゲート誘電体層をエッチング除去し、これによって、フローティングゲートのアンダーカットが第２ゲート誘電体層中に形成される。マスクを除去する。ポリシリコンスペーサーをフローティングゲートの側壁上に形成し、このとき、ポリシリコンスペーサーの一部が前記アンダーカットを充填し、これによって、メモリセルの消去効率を改善するシャープなポリシリコンチップが形成される。【選択図】　図７
2004080015.tif 000002
【特許請求の範囲】
【請求項１】
　メモリセルの消去効率を改善するポリシリコンチップを形成する方法であって、下記の工程を含む方法：
　第２ゲート誘電体層とその下の第１ゲート誘電体層を含む複合ゲート誘電体層を基板上に設け、ここで、前記第２ゲート誘電体層は前記第１ゲート誘電体層に比べて選択的にエッチング可能であり、
　前記複合ゲート誘電体層の上にゲートスタックを形成し、
　前記ゲートスタックの一つの側壁部分をマスクで被覆し、そして前記マスクで被覆されない前記ゲートスタックの別の側壁部分上の前記第２ゲート誘電体層をエッチング除去し、これによって、前記マスクで被覆されない前記側壁部分上の前記ゲートスタックのアンダーカットが前記第２ゲート誘電体層中に形成され、
　前記マスクを除去し、そして
　その後、前記ゲートスタックの側壁上にポリシリコンスペーサーを形成し、ここで、前記ポリシリコンスペーサーの一部が前記アンダーカットを充填し、これによって、前記メモリセルの消去効率を改善するポリシリコンチップが形成される。
【請求項２】
　前記第１ゲート誘電体層は二酸化ケイ素を含み、そして約９０〜１１０オングストロームの厚さを有する、請求項１記載の方法。
【請求項３】
　前記第２ゲート誘電体層は窒化ケイ素を含み、そして約３５〜６５オングストロームの厚さを有する、請求項１記載の方法。
【請求項４】
　請求項１記載の方法において、前記ゲートスタックを形成する工程は下記の工程を含む：
　前記複合ゲート誘電体層の上に第１ポリシリコン層を堆積し、
　前記第１ポリシリコン層の上にインターポリ誘電体層を堆積し、
　前記インターポリ誘電体層上に第２ポリシリコン層を堆積し、
　前記第２ポリシリコン層上にハードマスク層を堆積し、そして
　前記第１ポリシリコン層、前記インターポリ誘電体層、前記第２ポリシリコン層、そして前記ハードマスク層をパターニングして、前記ゲートスタックを形成する。
【請求項５】
　前記ゲートスタックに隣接する前記基板内にソース及びドレイン領域を形成する工程を更に含む、請求項１記載の方法。
【請求項６】
　前記第１ポリシリコン層はフローティングゲートを形成し、そして前記第２ポリシリコン層は制御ゲートを形成する、請求項４記載の方法。
【請求項７】
　前記第１ポリシリコン層はその場でドープされる、請求項４記載の方法。
【請求項８】
　前記アンダーカットは前記ゲートスタックの下に１５０〜２５０オングストロームの範囲で広がる、請求項１記載の方法。
【請求項９】
　前記ポリシリコンスペーサーは前記フローティングゲートから拡散によってドープされる、請求項６記載の方法。
【請求項１０】
　前記ポリシリコンチップは前記ゲートスタック中のフローティングゲートの下にあり、これによって、前記メモリセルの消去特性が改善される、請求項１記載の方法。
【請求項１１】
　メモリセルの消去効率を改善するポリシリコンチップを形成する方法であって、下記の工程を含む方法：
　第２ゲート誘電体層とその下の第１ゲート誘電体層を含む複合ゲート誘電体層を基板上に設け、ここで、前記第２ゲート誘電体層は前記第１ゲート誘電体層に比べて選択的にエッチング可能であり、
　前記複合ゲート誘電体層の上にゲートスタックを形成し、ここで前記ゲートスタックはフローティングゲートの上にある制御ゲートを含み、
　前記ゲートスタックの一つの側壁部分をマスクで被覆し、そして前記マスクで被覆されない前記ゲートスタックの別の側壁部分上の前記第２ゲート誘電体層をエッチング除去し、これによって、前記マスクで被覆されない前記側壁部分上の前記フローティングゲートのアンダーカットが前記第２ゲート誘電体層中に形成され、
　前記マスクを除去し、そして
　その後、前記ゲートスタックの側壁上にポリシリコンスペーサーを形成し、ここで、前記ポリシリコンスペーサーの一部が前記アンダーカットを充填し、これによって、前記メモリセルの消去速度を改善するポリシリコンチップが形成される。
【請求項１２】
　前記第１ゲート誘電体層は二酸化ケイ素を含み、そして約９０〜１１０オングストロームの厚さを有する、請求項１１記載の方法。
【請求項１３】
　前記第２ゲート誘電体層は窒化ケイ素を含み、そして約３５〜６５オングストロームの厚さを有する、請求項１１記載の方法。
【請求項１４】
　請求項１１記載の方法において、前記ゲートスタックを形成する工程は下記の工程を含む：
　前記複合ゲート誘電体層の上に第１ポリシリコン層を堆積し、
　前記第１ポリシリコン層の上にインターポリ誘電体層を堆積し、
　前記インターポリ誘電体層上に第２ポリシリコン層を堆積し、
　前記第２ポリシリコン層上にハードマスク層を堆積し、そして
　前記第１ポリシリコン層、前記インターポリ誘電体層、前記第２ポリシリコン層、そして前記ハードマスク層をパターニングして、前記ゲートスタックを形成し、ここで、前記第１ポリシリコン層は前記フローティングゲートを形成し、そして前記第２ポリシリコン層は前記制御ゲートを形成する。
【請求項１５】
　前記ゲートスタックに隣接する前記基板内にソース及びドレイン領域を形成する工程を更に含む、請求項１１記載の方法。
【請求項１６】
　前記第１ポリシリコン層はその場でドープされる、請求項１４記載の方法。
【請求項１７】
　前記アンダーカットは前記ゲートスタックの下に１５０〜２５０オングストロームの範囲で広がる、請求項１１記載の方法。
【請求項１８】
　前記ポリシリコンスペーサーは前記フローティングゲートから拡散によってドープされる、請求項１１記載の方法。
【請求項１９】
　メモリセルの速度を改善するポリシリコンチップを形成する方法であって、
　基板上に第１ゲート誘電体層を設け、
　前記第１ゲート誘電体層の上に第２ゲート誘電体層を堆積し、
　前記第２ゲート誘電体層の上にフローティングゲートを形成し、
　前記フローティングゲートの一つの側壁部分をマスクで被覆し、そして前記マスクで被覆されない前記第２ゲート誘電体をエッチング除去し、これによって、前記フローティングゲートのアンダーカットが前記第２ゲート誘電体層中に形成され、
　前記マスクを除去し、そして
　その後、前記フローティングゲートの側壁上にポリシリコンスペーサーを形成し、ここで、前記ポリシリコンスペーサーの一部が前記アンダーカットを充填し、これによって、前記メモリセルの速度を改善するポリシリコンチップが形成される。
【請求項２０】
　前記第２ゲート誘電体層は前記第１ゲート誘電体層に比べて選択的にエッチング可能である、請求項１９記載の方法。
【請求項２１】
　前記第１ゲート誘電体層は二酸化ケイ素を含み、そして約９０〜１１０オングストロームの厚さを有する、請求項１９記載の方法。
【請求項２２】
　前記第２ゲート誘電体層は窒化ケイ素を含み、そして約３５〜６５オングストロームの厚さを有する、請求項１９記載の方法。
【請求項２３】
　前記フローティングゲートの上にあってそしてインターポリ誘電体層によって前記フローティングゲートから分離された制御ゲートを形成し、そして
　前記フローティングゲートに隣接する前記基板内にソース及びドレイン領域を形成する工程を更に含む、請求項１９記載の方法。
【請求項２４】
　前記アンダーカットは前記フローティングゲートの下に約１５０〜２５０オングストロームの範囲で広がる、請求項１９記載の方法。
【請求項２５】
　前記ポリシリコンスペーサーは前記フローティングゲートから拡散によってドープされる、請求項１１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明はフローティングゲートを用いる半導体メモリデバイスを製造する方法、特に、消去を通じて電子トンネリングが増大するフローティングゲートを用いるメモリデバイスを製造する方法に関する。
【背景技術】
【０００２】
　半導体メモリデバイスの一つの部類は、フローティングゲート、即ち、酸化ケイ素のような絶縁物の層で完全に取り囲まれたゲートを使用する。このフローティングゲート中の電荷の存在又は非存在によって、２進情報が示される。これらのメモリデバイスは電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）と呼ばれる。ＥＥＰＲＯＭＳは消去可能な読み出し専用メモリである。前記メモリセルの消去機能のために必要なトンネリング酸化物が、前記メモリセルのフローティングゲートの下に配置される。一部の現行のＥＥＰＲＯＭデバイスは、フローティングゲート上にシャープなポリシリコンチップを使用して、消去を通じてのフローティングゲートからの電子トンネリングを増大させ、これによって、より効率的な消去特性を達成する。
【０００３】
　Hsieh等の米国特許６,２４２,３０８、Hsieh等の米国特許６,２０４,１２６、及びSung等の米国特許６,１１７,７３３は、隣接するポリシリコンゲート中にシャープなチップを形成するために、酸化を用いる。Sung等の米国特許５,９６３,８０６は、フローティングゲートの下に3ある誘電体をアンダーカットする。前記フローティングゲートの一面の上にある第２ポリシリコン層は前記アンダーカット領域中にシャープなチップを形成する。Lin等の米国特許６,０９０,６６８は高圧エッチングを用いて、ポリシリコン層中にスロープを形成する。誘電体層が前記ポリシリコン中の傾斜する溝を充填する。パターニングの後に、前記スロープのシャープな端部がポリシリコンのシャープなチップを形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明の主要な目的は、集積回路の製造において、フローティングゲート上にシャープなチップを形成する効率的で極めて製造に適した方法を提供することである。
　本発明の別の目的は、ＥＥＰＲＯＭメモリセルの製造において、フローティングゲート上にシャープなチップを形成する効率的で極めて製造に適した方法を提供することである。
【０００５】
　本発明の他の目的は、小さなポリシリコンスペーサーを用いて、フローティングゲート上にシャープなポリシリコンチップを形成する方法を提供することである。
　本発明の更に他の目的は、小さなポリシリコンスペーサーを用いて、非対称の
シャープなポリチップを形成する方法を提供することである。
【課題を解決するための手段】
【０００６】
　これらの目的に従って、ＥＥＰＲＯＭメモリセルの製造において、フローティングゲート上にシャープなチップを形成する新規な方法が達成される。第１ゲート誘電体層が基板上に設けられる。第２ゲート誘電体層が前記第１ゲート誘電体層の上に堆積される。制御／フローティングゲートスタックが前記第２ゲート誘電体層の上に形成される。前記ゲートスタックの一つの側壁部分がマスクで被覆される。前記マスクで被覆されない前記第２ゲート誘電体層がエッチング除去され、これによって、前記フローティングゲートのアンダーカットが前記第２ゲート誘電体層中に形成される。前記マスクが除去される。ポリシリコンスペーサーが前記フローティングゲートの側壁上に形成され、ここで、前記ポリシリコンスペーサーの一部が前記アンダーカットを充填し、これによって、前記メモリセルの消去効率を改善するシャープなポリシリコンチップが形成される。
【発明を実施するための最良の形態】
【０００７】
　図１を参照して、部分的に完成したメモリセルの一部を示す。半導体基板１０は好ましくは単結晶シリコンから構成される。この半導体基板はｐ−基板としてドープされている。
【０００８】
　複合ゲート誘電体層１４／１６を前記基板の表面に形成する。例えば、第１ゲート誘電体層１４を基板の表面に約９０〜１１０オングストロームの厚さに成長させる。この第１ゲート誘電体層は二酸化ケイ素を包含できる。第２ゲート誘電体層１６が、前記第１ゲート誘電体層上に、低圧化学気相成長（ＬＰＣＶＤ）又はジェット気相成長（ＪＶＤ）によって約３５〜６５オングストロームの厚さに堆積される。この第２ゲート誘電体層は前記第１ゲート誘電体層に比べて選択的にエッチング可能な物質から形成されなければならない。
【０００９】
　図２に示すように、ポリシリコンゲートスタックを前記複合ゲート誘電体層の上に堆積する。その場でドープされた第１ポリシリコン層２０を前記複合ゲート誘電体層の上に約１０００〜１５００オングストロームの厚さに堆積する。あるいは、この第１ポリシリコン層はドープされないで堆積され、そして後でイオン注入によってドープされてもよい。
【００１０】
　インターポリ（interpoly）誘電体層２２を第１ポリシリコン層２０上に堆積する。この層は、ＬＰＣＶＤ又は炉酸化によって約８０〜１２０オングストロームの厚さに堆積及び／又は成長された二酸化ケイ素を包含できる。第２ポリシリコン層２４を前記インターポリ誘電体層上にＬＰＣＶＤによって約１０００〜１５００オングストロームの厚さに堆積する。
【００１１】
　最後に、例えば、酸化ケイ素又はオキシ窒化ケイ素を含むハードマスク２６を、前記第２ポリシリコン層上に約４００〜７００オングストロームの厚さに堆積する。
　図３に示すように、前記ゲートスタックを複合ゲート誘電体層１４／１６までエッチングして、完成したゲートスタックを形成する。
【００１２】
　図４に示すように、マスク３０を前記ゲートスタックの一側面を被覆するように形成する。マスク３０で被覆されない最上のゲート誘電体層１６を等方性エッチングで除去する。図示のように、ゲート誘電体層１６は、第１ゲート誘電体層１４に対して鈍角で第１ポリシリコン層２０の下をわずかにアンダーカットされる。このアンダーカットは前記ゲートスタックの端部から約１５０〜２５０オングストロームに存在する。このエッチングは、二酸化ケイ素層１４又は前記ポリシリコン層をエッチングすることなく、熱リン酸を用いて露出した窒化ケイ素層１６を除去するウエットエッチングであってもよい。
【００１３】
　マスク３０を剥離し、そして予備洗浄工程を実施して、前記ポリシリコン層上に生成した自然酸化物を除去する。図５に示すように、前記ゲート誘電体層及び前記ゲートスタック上に薄いポリシリコン層３２を堆積する。このポリシリコン層３２は、ＬＰＣＶＤによって約３００〜５００オングストロームの厚さに堆積する。このポリシリコン層は、好ましくは、ソース／ドレイン熱処理を通じて前記フローティングゲートから拡散によりドープできるように、ドープされない状態で堆積される。その場でドープされたポリシリコンスペーサー（ｎ形の場合）はｐ形ゲートをカウンタドープできた。
【００１４】
　図６に示すように、前記薄いポリシリコン層３２を異方性エッチング除去して、小さいポリシリコンスペーサー３４及び３６を残留させる。スペーサー３４が第１ポリシリコン層２０の下の前記上部誘電体層１６の前記アンダーカットを充填する。スペーサー３６は、第２ゲート誘電体層１６の上にある第１ポリシリコン層２０の下部側壁上にある。これらのスペーサー３４及び３６は、できるだけ小さく、即ち、高さが約３００オングストローム未満、幅が約３００オングストローム未満に形成されるべきである。過度に高いスペーサーはデバイスのソース／ドレインの形成に影響する。
【００１５】
　スペーサー３４はｎ-ドープされたポリシリコンから成る電子を注入するためのシャープなチップを形成する。一つのシャープなチップだけがデバイスを作動させるのに必要である。シャープなチップはゲートの両側に形成されてもよく、これによって、マスキング工程を省略できる。シャープなチップがドレイン側面上に正確に配置されると、これはプログラミングの間の熱電子のコレクタとして作用できるか、又は電子がドレイン並びにソースに突き抜けることによって消去効率を更に改善できる。シャープなチップをソースの側面上にのみ設けることによって、例えば、読み出し操作の間のフローティングゲートからドレインへの電子トンネリング（electrons tunneling）、又は熱電子のプログラミングの妨害を心配する必要はない。また、非対称デバイスの場合、しきい値電圧が消去後に小さくなり過ぎる過剰消去を防止する工程を採用する必要がある。
【００１６】
　シャープなポリシリコンチップは、このチップにおける電子の場が増大する結果として低電圧が使用できるため、消去効率を改善する。
　ＥＥＰＲＯＭデバイスを完成するために、処理を継続する。この技術分野で周知のように、そして図７で示すように、ソース／ドレイン領域４０及び側壁スペーサー４２及び４４を形成する。これによって、ＥＥＰＲＯＭデバイスのフローティングゲート２０と制御ゲート２４が完成する。
【００１７】
　本発明の方法はＥＥＰＲＯＭデバイスのフローティングゲート上にシャープなポリシリコンチップを形成する簡単な方法を提供する。得られる非対称不揮発性メモリデバイスは、電子トンネリングを増大させ、従って消去効率が増大する。
【００１８】
　本発明はその好ましい態様について特に説明されたが、種々の変更を本発明の精神又は範囲を逸脱することなく行うことができることは当業者によって理解されるであろう。
【図面の簡単な説明】
【００１９】
【図１】本発明の方法において、複合ゲート誘電体層を基板の表面に形成する工程を示す概略断面図である。
【図２】ポリシリコンゲートスタックを複合ゲート誘電体層の上に堆積する工程を示す概略断面図である。
【図３】ゲートスタックをエッチングする工程を示す概略断面図である。
【図４】マスクをゲートスタックの一側面を被覆するように形成する工程を示す概略断面図である。
【図５】ゲート誘電体層とゲートスタック上にポリシリコン層を堆積する工程を示す概略断面図である。
【図６】ポリシリコン層を異方性エッチング除去して、小さいポリシリコンスペーサー３４及び３６を残留させる工程を示す概略断面図である。
【図７】本発明の方法によって製造された完成したＥＥＰＲＯＭデバイスの概略断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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