(57)【要約】【課題】電界集中を生じ難くして耐圧性能を向上させるＪＦＥＴ、その製造方法および半導体装置を提供することを目的とする。【解決手段】第１導電型のソース領域８と、第１導電型のチャネル層６と、チャネル層に接して位置するゲート層７とを備え、第１導電型のドリフト層３と、ドリフト層とチャネル層とに挟まれて位置し、第１導電型の通路４を囲むように位置する第２導電型のチャネル限定層５とを備え、チャネル限定層が、所定の第２導電型不純物濃度の上部チャネル限定層５ａと、所定の第２導電型不純物濃度より低い第２導電型不純物濃度の下部チャネル限定層５ｂとから構成される。【選択図】        図１
2004335697.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板とその上に接して積層された半導体層を含む接合型電界効果トランジスタであって、
前記積層された半導体層の表層部に位置する第１導電型のソース領域と、
前記ソース領域に接してソース領域の下から表層部の下に沿って延在して位置する第１導電型のチャネル層と、
前記チャネル層に接して位置するゲート領域と、
前記半導体基板の上に接して位置し、ドレイン領域に通じる第１導電型のドリフト層と、
前記ドリフト層と前記チャネル層とに上下から挟まれて位置し、前記チャネル層から前記ドリフト層に通じる第１導電型の通路を囲むように位置する第２導電型のチャネル限定層とを備え、
前記チャネル限定層が、前記チャネル層の下に接して位置し、所定の第２導電型不純物濃度の上部チャネル限定層と、その上部チャネル限定層に接してその下に位置し、前記所定の第２導電型不純物濃度より低い第２導電型不純物濃度の下部チャネル限定層とから構成される、接合型電界効果トランジスタ。
【請求項２】
前記チャネル層の上の表層部に前記ゲート領域を備え、そのゲート領域は前記チャネル限定層とソース領域を挟んでいる、請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記チャネル限定層がゲート領域である、請求項１に記載の接合型電界効果トランジスタ。
【請求項４】
前記下部チャネル限定層は、前記上部チャネル限定層の側部を覆い、その上部チャネル限定層と前記第１導電型の通路との間に延在している、請求項１〜３のいずれかに記載の接合型電界効果トランジスタ。
【請求項５】
前記チャネル限定層は、ソース領域と電気的に導通されている、請求項１〜４のいずれかに記載の接合型電界効果トランジスタ。
【請求項６】
前記第１導電型の半導体基板の端縁において、前記半導体層の端縁に第２導電型の端縁領域が設けられている、請求項１〜５のいずれかに記載の接合型電界効果トランジスタ。
【請求項７】
前記接合型電界効果トランジスタは前記半導体基板にわたって複数個配置されており、前記半導体基板の端に位置する接合型電界効果トランジスタでは、前記半導体基板の端において、前記下部チャネル限定層が前記上部チャネル限定層の外側の側部を覆い、前記半導体層の端縁と前記上部チャネル限定層との間に延在している、請求項１〜６のいずれかに記載の接合型電界効果トランジスタ。
【請求項８】
前記半導体基板および半導体層がＳｉＣであり、前記下部チャネル限定層の不純物の主成分がボロンであり、前記上部チャネル限定層の不純物の主成分がアルミニウムおよびボロンである、請求項１〜７のいずれかに記載の接合型電界効果トランジスタ。
【請求項９】
前記第１導電型の通路の実効間隔が４μｍ以下である、請求項８に記載の接合型電界効果トランジスタ。
【請求項１０】
前記半導体層の端縁と前記上部チャネル限定層との間に延在する下部チャネル限定層の幅が３μｍ以上ある、請求項８に記載の接合型電界効果トランジスタ。
【請求項１１】
第１導電型の半導体基板とその上に接して積層された半導体層を含み、チャネル層を電流が前記半導体基板の面に沿う方向に流れ、チャネル層を経過してドリフト層を前記半導体基板の面に交差する方向に流れる接合型電界効果トランジスタの製造方法であって、
前記半導体基板上に前記ドリフト層を含む第１導電型の半導体層を形成する工程と、
前記ドリフト層の上であって前記チャネル層の下に、２種類の第２導電型不純物濃度の層を２層形成するに当り、前記第１導電型の半導体層中にイオン種の異なるイオン注入を行なう、接合型電界効果トランジスタの製造方法。
【請求項１２】
前記半導体はＳｉＣであり、前記第２導電型不純物濃度の層を２層形成するに当り、マスクを用いてまずボロンをイオン注入して下層のｐ型低濃度層を形成し、次いで、アルミニウムをイオン注入してその上に位置し、それより高濃度の上層のｐ型高濃度層を形成する、請求項１１に記載の接合型電界効果トランジスタの製造方法。
【請求項１３】
半導体基板とその上に形成された半導体層とによって形成された半導体装置であって、
前記半導体基板の面に交差する方向に電流が流れる第１導電型の半導体層と、前記半導体層の端縁に位置する第２導電型の端縁領域とを備える、半導体装置。
【請求項１４】
半導体基板とその上に形成された半導体層とによって形成された半導体装置であって、
前記半導体基板の面に交差する方向に電流が流れる第１導電型の半導体層と、前記半導体基板の端面と前記第１導電型の半導体層との間に位置する第２導電型の周囲領域とを備える、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、接合型電界効果トランジスタ、その製造方法および半導体装置に関し、より具体的には耐圧性能を高めた接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｏｉｎｔ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、その製造方法および半導体装置に関するものである。
【０００２】
【従来の技術】
シリコンカーバイド（ＳｉＣ）は、シリコン（Ｓｉ）と比較して、絶縁破壊電界強度が高く、また飽和電子速度が大きい、などの優れた特性を有する半導体である。このため、ＳｉＣを用いた電界効果トランジスタを、電力用のスイッチング装置に用いるなどパワートランジスタへの応用が図られてきた。半導体にＳｉＣを用いた場合でも、パワートランジスタにおいては、やはり耐圧性能を向上させることが大きな課題となる。
【０００３】
このため、４Ｈ−ＳｉＣ基板を用いた静電誘導トランジスタにおいて、ゲート間隔を短くすることによって遮断特性を改善し、デバイスの耐圧性能を向上させる提案がなされている（非特許文献１）。
【０００４】
また、４Ｈ−ＳｉＣ基板を用いたＪＦＥＴにおいて、埋込拡散層、すなわちゲート領域と対向するチャネル限定層を２層構造にする提案がなされている（非特許文献２）。この提案では、２層のうち高濃度層を下層にして端部を長くして、上層の低濃度層を短くして、両者に段差を設けることによりデバイスの耐圧性能を改善する。
【０００５】
【非特許文献１】
Ｔ．Ｉｗａｓａｋｉ，  Ｔ．Ｏｎｏ，  Ｙ．Ｓｕｇａｗａｒａ  ａｎｄ  Ｔ．Ｙａｔｓｕｏ；  Ｍａｔｅｒｉａｌ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  Ｖｏｌｓ．２６４−２６８，ｐｐ１０８−１０８８，”Ｅｌｅｃｔｒｉｃａｌ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ａ  Ｎｏｖｅｌ  Ｇａｔｅ  Ｓｔｒｕｃｔｕｒｅ  ４−Ｈ  ＳｉＣ  Ｐｏｗｅｒ  Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ”
【０００６】
【非特許文献２】
Ｐ．Ｆｒｉｅｄｒｉｃｈｓ，  Ｈ．  Ｍｉｔｌｅｈｎｅｒ，  Ｒ．  Ｓｃｈｏｒｎｅｒ，  Ｒ．  Ｋａｌｔｓｃｈｍｉｄｔ，  Ｋ．Ｏ．  Ｄｏｈｎｋｅ  ａｎｄ  Ｄ，Ｓｔｅｐｈａｎｉ；  ＳｉＣＥＤ  ＧｍｂＨ  ａｎｄ  Ｃｏ．ＫＧ，  ａ  Ｓｉｅｍｅｎｓ  Ｃｏｍｐａｎｙ  ａｎｄ  Ｓｉｅｍｅｎｓ  ＡＧ，  ＭＥＤＳＰＥ，  ”Ｉｎｆｌｕｅｎｃｅ  ｏｆ  ｔｈｅ  ｂｕｒｉｅｄ  ｐ−ｌａｙｅｒ  ｏｎ  ｔｈｅ  ｂｌｏｃｋｉｎｇ  ｂｅｈａｖｉｏｒ  ｏｆ  ｖｅｒｔｉｃａｌ  ＪＦＥＴｓ  ｉｎ  ４Ｈ−ＳｉＣ”
【０００７】
【発明が解決しようとする課題】
しかしながら、上述の改善を行なっても耐圧性能の向上は設計通りにならない場合が多い。たとえば、デバイスの耐圧性能を１ｋＶとするように不純物濃度やその不純物領域の寸法などのデバイス構造を設計しても、実際に得られるデバイスの耐圧性能は、目標より低いものとなる。その理由は、不純物拡散層の端部などにおいて局所的に電界強度が高くなり、耐圧の劣化を引き起こすためと考えられる。
【０００８】
とくに、電流経路を、チャネル部で半導体基板の面に沿う方向（横方向）とし、チャネル部を経過した後、ドリフト層で半導体基板の面に交差する方向（縦方向）とする場合、電流経路が横から縦に変化する部位で電界集中を生じやすい。このため、デバイスの耐圧が設計値の半分以下という場合さえ生じ、局所的な電界集中が生じにくい半導体装置の開発が望まれてきた。
【０００９】
本発明は、局所的な電界集中を生じ難くして耐圧性能を向上させるＪＦＥＴ、その製造方法および半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のＪＦＥＴは、第１導電型の半導体基板とその上に接して積層された半導体層を含むトランジスタである。このＪＦＥＴは、積層された半導体層の表層部に位置する第１導電型のソース領域と、そのソース領域に接してソース領域の下から表層部の下に沿って延在して位置する第１導電型のチャネル層と、そのチャネル層に接して位置するゲート層とを備える。また、半導体基板の上に接して位置し、ドレイン領域に通じる第１導電型のドリフト層と、ドリフト層とチャネル層とに上下から挟まれて位置し、チャネル層からドリフト層に通じる第１導電型の通路を囲むように位置する第２導電型のチャネル限定層とを備える。そして、チャネル限定層が、チャネル層の下に接して位置し、所定の第２導電型不純物濃度の上部チャネル限定層と、その上部チャネル限定層に接してその下に位置し、所定の第２導電型不純物濃度より低い第２導電型不純物濃度の下部チャネル限定層とから構成される。
【００１１】
この構成により、横チャネル縦型ＪＦＥＴにおいて、チャネル層からドリフト領域に入った部分における電界集中を避けることができる。とくにドリフト領域に入った部分で、そのドリフト領域に突き出るチャネル限定層の先端部分における電界集中を抑制することができる。これは、下部チャネル限定層が、上部チャネル限定層より低い第２導電型不純物濃度とされているためにである。
【００１２】
上記のチャネル層の上の表層部にゲート領域を備え、そのゲート領域は前記チャネル限定層とソース領域を挟む構造とすることができる。
この構造により、チャネルの遮断および開通を確実に行なうことができ、この半導体素子の信頼性を高めることができる。
【００１３】
また、上記の構造と異なり、上記のチャネル限定層をゲート領域として、ゲート電極と導通させた構造としてもよい。
【００１４】
このような簡単な構造によってもオンオフ制御を行なうことができる。
上記の下部チャネル限定層は、上部チャネル限定層の側部を覆い、その上部チャネル限定層と第１導電型の通路との間に延在している。
【００１５】
この構成により、よりいっそう確実に局所的な電界集中を防止することができる。
【００１６】
上記のチャネル限定層は、ソース領域と電気的に導通されてもよい。この構成により、ゲート領域からチャネル層へと伸び、チャネル限定層へと至る空乏層のみにより電流のオンオフ制御を行なうことができる。この結果、チャネル限定層を不純物濃度の異なる２層構造としても、チャネル層を横方向に流れる電流を１層構造のチャネル限定層と同じように制御することができる。
【００１７】
上記の第１導電型の半導体基板の端縁において、半導体層の端縁に第２導電型の端縁領域が設けられてもよい。
【００１８】
この構成により、横チャネル縦型ＪＦＥＴにおいて、半導体基板の切断時に生じた半導体基板の端面における細かい凹凸が原因で発生する電界集中を避けることができる。この結果、横チャネル縦型ＪＦＥＴにおいて、半導体基板の端面における耐圧性能劣化を防止することができる。なお、半導体基板の端において上記端縁領域が設けられるので、コーナー部においても、交差する端縁領域により耐圧性能の低下が防止される。
【００１９】
上記のＪＦＥＴは半導体基板にわたって複数個配置されており、半導体基板の端に位置するＪＦＥＴでは、半導体基板の端において、下部チャネル限定層が上部チャネル限定層の外側の側部を覆い、半導体層の端縁と上部チャネル限定層との間に延在してもよい。
【００２０】
この構成により、ＪＦＥＴの外周側の端に位置するソース領域からドレインに至る部分において絶縁破壊が生じることを抑制することができる。この結果、上記外周側の端部における電界集中による耐圧性能劣化を防止することができる。このような外周に沿って配置された第２導電型の半導体層を周囲領域と呼ぶ。
【００２１】
上記の半導体基板および半導体層がＳｉＣであり、下部チャネル限定層の不純物の主成分がボロンであり、上部チャネル限定層の不純物の主成分がアルミニウムおよびボロンとすることができる。
【００２２】
この構成により、耐圧性能に優れたＳｉＣ半導体のＪＦＥＴのチャネル限定層をイオン注入を用いて、セルフアラインメントに容易に形成することができる。
【００２３】
上記の第１導電型の通路の実効間隔を４μｍ以下としてもよい。
１ｋＶ程度の耐圧を確保するＳｉＣを用いたＪＦＥＴの場合、上記通路の実効間隔を４μｍ以下とすることにより、電流を遮断するオフ時の所定のゲート電圧印加の際に、空乏層が上記の第１導電型の通路を容易に塞ぐように形成される。より確実に空乏層が第１導電型の通路を塞ぐようにするためには、上記の実効間隔は２μｍ以下とするのがより望ましい。この結果、上記第１導電型の通路の耐圧性能への悪影響をほとんど生じないようにできる。
【００２４】
上記の実効間隔は、通路の横断面が円状の場合は平均的な直径を表し、その横断面が直線間の隙間の場合は隙間の間隔を表す。
【００２５】
上記の半導体層の端縁と上部チャネル限定層との間に延在する下部チャネル限定層の幅が３μｍ以上あってもよい。
【００２６】
１ｋＶ程度の耐圧を確保するＳｉＣを用いたＪＦＥＴの場合、下部チャネル限定層の幅を３μｍ以上端部に延在させることにより、端部での電界集中による耐圧性能の劣化を十分に防止することができる。より望ましくは５μｍ以上とするのがよい。さらに確実に端部での電界集中を避けるためには、上記の半導体層の端縁と上部チャネル限定層との間に延在する下部チャネル限定層の幅は１０μｍ以上とすることが望ましい。
【００２７】
本発明のＪＦＥＴの製造方法は、第１導電型の半導体基板とその上に接して積層された半導体層を含み、チャネル層を電流が半導体基板の面に沿う方向に流れ、チャネル層を経過してドリフト層を半導体基板の面に交差する方向に流れるトランジスタの製造方法である。このＪＦＥＴの製造方法は、半導体基板上にドリフト層を含む第１導電型の半導体層を形成する工程と、ドリフト層の上であってチャネル層の下に、２種類の第２導電型不純物濃度の層を２層形成するに当り、第１導電型の半導体層中にイオン種の異なるイオン注入を行なう。
【００２８】
この方法により、ＪＦＥＴのチャネル限定層をセルフアラインメントに容易に形成することができる。
【００２９】
上記の半導体はＳｉＣであり、第２導電型不純物濃度の層を２層形成するに当り、マスクを用いてまずボロンをイオン注入して下層のｐ型低濃度層を形成し、次いで、アルミニウムをイオン注入してその上に位置し、それより高濃度の上層のｐ型高濃度層を形成してもよい。
【００３０】
この方法により、浸透深さの大きいボロンを深い位置に打ち込み下部チャネル限定層とし、その上により浸透深さの小さいアルミニウムと、上記ボロンの上側の裾の部分とで上部チャネル限定層を、容易に形成することができる。これらの層の形成はセルフアラインメントであり、位置ずれなどを起こすことなく所定の位置に高精度で形成することができる。
【００３１】
本発明の半導体装置は、半導体基板とその上に形成された半導体層とによって形成された半導体装置である。この半導体装置は、半導体基板の面に交差する方向に電流が流れる第１導電型の半導体層と、その半導体層の端縁に位置する第２導電型の端縁領域とを備える。
【００３２】
トランジスタに限らず、ダイオードなどどのような半導体装置であっても、縦に電流が流れる半導体装置では、半導体基板の端面における何らかの不完全点で電界集中を生じ、耐圧性能劣化の原因となる。たとえば、半導体基板の端面は平滑とみなせる場合もあるが、何らかの凹凸を生じている場合もある。上記の構成により、端面における何らかの不完全点の有無にかかわらず電界集中による耐圧性能低下を防止することができる。
【００３３】
本発明の別の半導体装置は、半導体基板とその上に形成された半導体層とによって形成された半導体装置である。この半導体装置は、半導体基板の面に交差する方向に電流が流れる第１導電型の半導体層と、半導体基板の端面と第１導電型の半導体層との間に位置する第２導電型の周囲領域とを備える。
【００３４】
上記のような第２導電型の周囲領域によって、半導体装置の外周側の端の、半導体層の表層側に位置する電極コンタクト領域から、半導体基板に至る部分において絶縁破壊が生じることを抑制することができる。この結果、上記外周側の端部における電界集中による耐圧性能劣化を防止することができる。
【００３５】
たとえば、上記の端縁領域または周囲領域は、半導体基板に、単位半導体装置が、複数個、周期的に配列された半導体装置において、上記端部における電界集中を防止することにより、耐圧性能の劣化を防止することができる。また、上記の端縁領域または周囲領域は、半導体基板に集積され組み上げられた１つの半導体装置において、半導体基板の端面の表面性状にかかわらず端面における電界集中を防止することができる。
【００３６】
【発明の実施の形態】
次に図面を用いて、本発明の実施の形態について説明する。
【００３７】
（実施の形態１）
図１は、本発明の実施の形態１におけるＪＦＥＴを示す図である。本実施の形態におけるＪＦＥＴ１０は、ｎ＋型ＳｉＣ基板１の上にｎ−型ドリフト層３が形成され、そのドリフト層３に連通する通路４は、チャネル層６を下側から限定する上下２層からなるチャネル限定層５ａ，５ｂによって囲まれている。チャネル限定層５は、不純物濃度の大きいｐ＋型上部チャネル限定層５ａとｐ−型下部チャネル限定層５ｂとから形成される。
【００３８】
チャネル限定層５の上方の表層部にはｐ＋型ゲート領域７が形成されており、その外側の表層部にはｎ＋型ソース領域８が形成されている。ｎ＋型ソース領域８はソース電極Ｓとオーミック接触しており、上部チャネル限定層５ａは高濃度ｐ＋型コンタクト１８によりソース電極Ｓとオーミック接触しており、ｎ＋型ソース領域８と上部チャネル限定層５ａとは、同電位とされている。実効間隔Ｄｅは、後に説明されるように、不純物濃度の低い下部チャネル限定層５ｂの間隔をもとに決められる。この実効間隔は、ＳｉＣを半導体として用いた場合４μｍ以下とされるが、より望ましくは２μｍ以下とする。
【００３９】
次に、上記のＪＦＥＴの動作について説明する。オン状態では、所定の電圧がソース／ドレイン間に印加され、電子がソース領域８からチャネル層６を横方向に流れ、チャネル限定層５ａ，５ｂで囲まれた通路４にいたる。チャネル層６から通路４へと流れるとき、電流の向きを横方向から縦方向に変え、ドリフト領域３を縦方向に流れ、ドレイン電極Ｄにいたる。
【００４０】
オフ状態とするときは、チャネル層６とゲート領域７とのｐｎ接合に逆バイアス電圧を印加する。ゲート領域７のｐ型不純物濃度は、チャネル層６のｎ型不純物濃度に比べて数オーダー高いので、空乏層はもっぱらチャネル層に張り出す。そして、逆バイアス電圧の上昇につれ逆バイアス電圧の（１／２）乗に比例して上部チャネル限定層５ａに届き、チャネル層６を遮断し、電流をオフとする。上記の逆バイアス電圧の絶対値を十分高くとることにより、確実にオフ状態とすることができる。
【００４１】
このオフ状態において、ソースとドレインとの間に順方向の電圧を増大させていったとき、いずれかの絶縁部が破壊されて、電流がソース領域からドレインにいたる低抵抗の経路を見出し、アバランシェ状態で流れはじめる。このときの順方向電圧により耐圧性能を判断でき、この順方向電圧が高いほど耐圧性能は高いことになる。上記のいずれかの絶縁部の破壊は、電界が大きくなる電界集中箇所ほど生じ易い傾向がみられる。
【００４２】
上記のＪＦＥＴでは、チャネル限定層５の通路４を取り囲む端部Ｘにおいて電界集中が生じやすい。本実施の形態のＪＦＥＴのように、チャネル限定層５を不純物濃度の高い上部チャネル限定層５ａと、不純物濃度の低い下部チャネル限定層５ｂとにより構成すると、不純物濃度の低い下部チャネル限定層は、電界緩和層として機能する。このため、通路４に面するチャネル限定層の端部Ｘにおける電界集中を避けることができ、耐圧性能を高めることが可能となる。
【００４３】
なお、図１に示すＪＦＥＴの通路４の上端から下の部分は、耐圧基本構造として、以後の説明で用いる場合がある。
【００４４】
上記のような、チャネル限定層を２層構造とする構成は図１に示すＪＦＥＴに限定されず、図２に示すようにゲート領域７とチャネル限定層とを、同じ領域に分担させ、その領域をチャネル層の下に配置した単層チャネル構造であってもよい。この場合、ゲート領域７の機能は上部チャネル限定層５ａによって行なわれ、下部チャネル限定層５ｂは電界緩和層として機能する。なお、図２は、実効間隔の２等分線（面）の左半分のみを示している。
【００４５】
また、上記の本実施の形態における２層のチャネル限定層は、図３に示すように、ゲート領域７をチャネル層６の上に配置し、ゲート領域７とチャネル限定層５とでチャネル層６を挟むＪＦＥＴに用いることもできる。この図３に示すＪＦＥＴも実効間隔の２等分線（面）の左半分のみを示している。図３では、チャネル限定層５ａはｐ＋型領域１８を介在させてソース電極Ｓと電気的に接続している。しかし、ｐ＋型領域１８は、上記ソース電極Ｓの下に、絶縁層９を介在させて位置するゲート電極Ｇと電気的に接続されてもよい。すなわち、チャネル限定層５ａはゲート電極Ｇと電気的に接続されてもよい。
【００４６】
さらに、図４（ａ）〜図４（ｃ）に示す積層チャネル構造における複数ゲート層の配置を示す図である。図４（ａ）は積層チャネル構造における複数ゲートの配置を示す平面図である。また、図４（ｂ）は、そのＩＶＢ−ＩＶＢ線に沿う断面図であり、図４（ｃ）はそのＩＶＣ−ＩＶＣ線に沿う断面図である。このＪＦＥＴでは、これらの図に示すように、ソース領域８から複数のチャネル層６が右方に延在し、ｐ＋型領域７ｃによって接続される複数のゲート領域７ａ，７ｂがその複数のチャネル層６と交互に配置されている。上記構造のＪＦＥＴにも、上記２層のチャネル限定層を用いることができる。いずれの場合も２層のチャネル限定層の低濃度層は電界緩和層として機能する。図４（ｂ）および（ｃ）に示すＪＦＥＴも実効間隔の２等分線（面）の左半分のみを示している。
【００４７】
次に、図１に示すＪＦＥＴを製造する方法、とくに２層構造のチャネル限定層を形成する方法について説明する。ｎ＋型ＳｉＣ基板１の上にドリフト層３、すなわちｎ−型ＳｉＣ層３を形成した後、そのｎ−型ＳｉＣ層の表層部にｐ型不純物濃度の異なる２層からなるチャネル限定層５ａ，５ｂを形成する。そのとき、ｎ−型ＳｉＣ層３の上に、通路に対応する部分にｐ型不純物を導入しないようにＤｎの幅をもつマスク４１を配置して、イオン注入を行なう。チャネル限定層のうち高濃度の上部層５ａは、ｐ型不純物のＡｌとＢとが主に含まれるようにし、低濃度の下部層５ｂはＢが主に含まれるようにする。
【００４８】
上記のイオン注入は、表１に示すように複数回のイオン注入によって行なう。この複数回のイオン注入の間、マスク４１は同じマスクを配置したままでよい。
【００４９】
【表１】
2004335697.tif 000003
【００５０】
表１によれば、Ｂを注入する際は加速電圧をＡｌの注入の際よりも高め、深い位置まで到達するようにする。ＢはＡｌに比べて小さい元素であるので、上記の高い加速電圧に加速されてＡｌよりも深い位置に届きやすい。図６は、ＡｌおよびＢを合わせたｐ型不純物濃度の深さ方向分布を示す図である。図６の表面からの距離の小さい左側の高い不純物濃度分布は、上部チャネル限定層５ａに対応する層であり、深い位置の不純物濃度分布は下部チャネル限定層５ｂに対応している。いずれのチャネル限定層もすそを引いていることが分る。
【００５１】
上記のようなすその広がりは横方向にも生じる。すなわち、不純物濃度分布は、また横方向にもすそを引き、広がるので、マスク４１の幅Ｄｎの場合、ｎ型通路はそれより狭い間隔となる。このイオン注入の際におけるイオン種の横方向への広がりのために狭くされ、最終的に形成された通路の間隔を実効間隔Ｄｅと呼ぶ。
【００５２】
表１の注入条件で注入したとき、図５に示すように、上部チャネル限定層５ａはαだけマスク端部からマスクの下へと内側に広がり、また、下部チャネル限定層５ｂはさらにそれから内側に０．２μｍだけ広がる。このため、マスクの幅Ｄｎと実効間隔Ｄｅとの間には、Ｄｎ＝Ｄｅ＋２×０．２＋２α（単位：μｍ）の関係が成り立つ。実効間隔Ｄｅは４μｍ以下とするのがよく、より望ましくは２μｍ以下とするのがよい。
【００５３】
上記のように、チャネル限定層を２層構造にして、下部チャネル限定層の不純物濃度を低くすることにより、電界集中を抑制して耐圧性能を向上させることができる。電界集中を緩和する具体例については、実施例において説明する。
【００５４】
（実施の形態２）
本発明の実施の形態２では、実施の形態１で説明したＪＦＥＴ１０が、１つのＳｉＣ基板に複数個、配置された半導体装置５０について説明する。図７は本実施の形態における半導体装置の平面図である。ＪＦＥＴ１０は必ずしも規則正しく周期的に配列されていなくてもよい。図８は図７におけるＶＩＩＩ−ＶＩＩＩ線に沿う断面図である（耐圧基本構造）。半導体装置の端面は、図８に示すように平滑ではなく不完全性を有している可能性がある。この不完全性としては、たとえば、端面における凹凸の可能性を挙げることができる。この凹凸は、半導体基板の切断にともなって生じる可能性があるもので、実質上平滑とみなせる場合もあるが、そうでない場合もある。
【００５５】
図８は耐圧基本構造のみを示しているが、チャネル限定層の右側上方にはソース領域が位置しており、このソース領域とドレイン電極との間に電圧が印加される。ソース／ドレイン間に高電圧を印加したとき、半導体装置の端部において、何らかの不完全点を起点として絶縁破壊が生じ、アバランシェ電流の経路が形成されやすい。これを防止するため、ＳｉＣ基板の上に形成されたＳｉＣ層の端面５０ｂを含む端部にｐ型不純物領域、すなわち端縁領域５０ｓを配置する。この端縁領域５０ｓの配置により、端面の凹凸を起点とする絶縁破壊を抑制することができる。この端縁領域は、ＳｉＣ基板より上のＳｉＣ層に形成されるが、ＳｉＣ基板まで延びていてもよい。
【００５６】
また、下部チャネル限定層を基板の端面側に延在させて、端面５０ｂとＪＦＥＴとの間において、ｎ−型ＳｉＣ層３をその表層部に配置させないようにする。このような下部チャネル限定層の外側への延在によるｐ−型ＳｉＣ層の周囲領域５ｅの配置によっても、複数のＪＦＥＴのうちの外側の端に位置するソース領域からドレインに至る部分の絶縁破壊を防止することができる。図８に示すこの周囲領域５ｅの幅Ｄｂは、３μｍ以上がよく、さらに望ましくは５μｍ以上がよく、より一層確実性を追求するために望ましくは１０μｍ以上とする。
【００５７】
上記の説明において、ＳｉＣ基板というとき、ＳｉＣ基板１のみならず、その上に形成されるＳｉＣ層を含み、さらに、耐圧基本構造だけでなくその上のＳｉＣ層を含むものとする。ＳｉＣ基板の端面５０ｂも、ＳｉＣ基板１から上方のＳｉＣ層まで含む層の端面を指すこととする。端縁領域５０ｓも、耐圧基本構造のＳｉＣ層の端面にのみ形成されておらず、その上のソース領域が形成される層を含むＳｉＣ層の端部に形成される。
【００５８】
（実施の形態３）
本発明の実施の形態３では、半導体基板に形成される半導体装置の種類は問わず、その端部に端縁領域または周囲領域を配置した点に特徴がある。１つの半導体基板に形成される半導体装置は単複は問わず、またトランジスタでもよいしダイオードでもよい。図９は、上述の半導体装置６０を示す平面図である。四周を半導体基板の端面６０ｂで囲まれている。この半導体基板の端面というときの範囲は、上述のように端面５０ｂと同様に半導体層も含むように広く解釈する。
【００５９】
図１０および図１１は、図９に示す半導体装置の端部を含む断面図である。図１０では、電流ｉが半導体基板に向って縦方向に流れる部分３を有する半導体装置の端部に端縁領域６０ｓが設けられている。この端縁領域が耐圧性能を高める理由は、実施の形態２における端縁領域５０ｓと同様である。
【００６０】
図１１は、実施の形態２におけるチャネル限定層の有無に関わらず、電流が縦方向に流れる部分３を有する半導体装置が形成されている半導体基板の端部に、その半導体装置を囲むように、ｐ−型の周囲領域２６を配置する。この周囲領域を配置する理由は、上述のとおり、外側の端の表層部に位置する電極と、この電極に対向する電極が配置された半導体基板との間の部分の絶縁破壊を防止するためである。このｐ−型の周囲領域２６の幅Ｄｇは、半導体がＳｉＣである場合は、３μｍ以上あればよいが、より望ましくは５μｍ以上あるのがよく、さらに一層確実性を追求するために望ましくは１０μｍ以上あるのが望ましい。
【００６１】
【実施例】
次に、上述の半導体装置やＪＦＥＴについて各層および各領域に所定の不純物濃度を形成して、電界分布および電位分布をシミュレーション計算した結果について説明する。
【００６２】
（実施例１）
図１２に本発明の実施例１のＪＦＥＴの断面図（耐圧基本構造）を示す。このＪＦＥＴにおいて、耐圧性能に及ぼす実効間隔Ｄｅの影響を調べた。全幅は１０μｍ一定である。上部チャネル限定層５ａおよび下部チャネル限定層５ｂの不純物濃度は、それぞれ１×１０１８／ｃｍ３および１×１０１７／ｃｍ３である。このＪＦＥＴでは、ドリフト層を３ａおよび３ｂの２層にして下層３ｂを高濃度層とし、上層３ａを低濃度層としている。ここには詳しく説明しないが、別の調査において、ドリフト層を２層構造にすることのメリットはそれほど大きくないことを確認している。したがって、ドリフト層３ａ一層で構成した場合、本実施例と同様の結果を得ることができる。
【００６３】
図１３に実効間隔を３．２μｍ〜０．４μｍの範囲に変化させた場合のドレイン電圧と、最大電界強度との関係を示す。経験上、最大電界強度が２．３×１０６Ｖ／ｃｍ以上で絶縁破壊が生じるので、その電界強度を絶縁破壊の基準としている。図１３によれば、実効間隔が２．０μｍの試験体Ｃ７において、ドレイン電圧が１０００Ｖを超えても最大電界強度が２．３×１０６Ｖ／ｃｍ未満となっている。また、実効間隔がそれ以下の試験体Ｃ３〜Ｃ６においては、Ｃ７よりもさらに優れた耐圧性能を示している。
【００６４】
図１４は、ドレイン／ゲート間電圧５００Ｖおよび１０００Ｖの場合について、最大電界強度に及ぼす実効間隔の影響を示す。ドレイン／ゲート間電圧が５００Ｖの場合、最大電界強度が２．３×１０６Ｖ／ｃｍ以上になることはないが、ドレイン／ゲート間電圧が１０００Ｖになると実効間隔Ｄｅが２μｍを超えると最大電界強度が２．３×１０６Ｖ／ｃｍ以上になる。これらより、たとえば耐圧１０００Ｖを得たい場合には、実効間隔を２．０μｍ以下とすればよいことが分る。
【００６５】
図１５は、図１２に示すＪＦＥＴの実効間隔Ｄｅを２．０μｍとした場合の電界分布を示す図である。計算の便宜上、アノード３１を上端の左右に、カソード３２をＳｉＣ基板底部に配置して、アノード／カソード間に電圧を印加した。図１５によれば、電界強度の最大値はチャネル限定層５ａ，５ｂの端の部分ではなく、少なくともそれより少し間隔を隔てた内側に分布する。これは、チャネル限定層を２層構造にして下部チャネル限定層の不純物濃度を下げたことに起因して電界強度がチャネル限定層において緩和されているからである。すなわち、チャネル限定層の直近の周囲に電界強度１×１０５Ｖ／ｃｍの等電界強度線があり、その外側に小さいが間隙３０をおいて電界強度１×１０６Ｖ／ｃｍの等電界強度線が位置している。この間隙３０はチャネル限定層近傍で電界集中が緩和された領域ということができる。したがって、最大電界強度は通路に面するチャネル限定層の端部のコーナー部などに位置することなく、ドリフト層内に位置している。このため、異常に高い電界強度が局所的に形成されることが解消されている。
【００６６】
上記の実施例１から、チャネル限定層を２層構造にして下部チャネル限定層の不純物濃度を低下させることにより、電界緩和がなされることが分った。この電界緩和により、通路に面するチャネル限定層のコーナー部などに接して局所的に異常に大きい電界強度が分布することを解消することができる。また、通路の実効間隔を２．０μｍ以下とすることによりゲート／ドレイン間電圧を１０００Ｖとしたとき、最大電界強度を２．３×１０６未満とすることができる。上述のように、オフ状態を維持するゲート電圧においては空乏層がチャネル層を遮断している。実効間隔が狭い場合、両側から張り出す空乏層が合体しやすく、ソースやドレインから見て一体的な空乏層が形成されているように見え、最大電界強度の位置は通路に面するチャネル限定層のコーナー部から大きくドリフト層に入った位置になると考えられる。この結果、より一層、上記コーナー部の影響が減じられた電界強度分布になり、最大電界強度が低下する。
【００６７】
（実施例２）
本発明の実施例２では、ＪＦＥＴを配置した半導体装置のＳｉＣ基板の端部に向けて、低不純物濃度の下部チャネル限定層を延在させた周囲領域５ｅの効果について説明する。図１６は、用いた半導体装置の構造を示す図である。図１６に示す半導体装置では、ドリフト層は２層構造であるが、本実施例で調べた４試験体のうち、３体は図１６に示す２層のドリフト層を有するものであるが、１体は１層のドリフト層からなるものとした。
【００６８】
図１７に示すように、周囲領域の幅Ｄｂは９．８μｍ程度あれば、非常に優れた耐圧性能を示すことが分る。また、ドリフト層を単層とするか複層とするかで、最大電界強度は大きな相違はないので、ドリフト層の層数はあまり耐圧性能に影響しないことが分る。また、周囲領域の幅Ｄｂが９．８μｍあれば、最大電界強度は最大でも２．３×１０６Ｖ／ｃｍに届いていない。
【００６９】
図１８に電界分布を示す。本実施例ではＪＦＥＴは基板の端部に位置するものを問題とするので、アノード３１は図１８に示す位置となる。この電界分布によれば、最大電界強度は上部チャネル限定層のコーナー部に生じている。しかし、図１７において説明したように、チャネル限定層の端部に最大電界強度が生じてもその最大の電界強度は２．３×１０６Ｖ／ｃｍに達していない。これは、図１８に示すように、周囲領域の幅Ｄｂを１０μｍ程度とることにより、１×１０６Ｖ／ｃｍの等高線を表層部からドリフト層側に押し下げたためである。この結果、最大電界強度は２．３×１０６Ｖ／ｃｍを超えるほどの高い値にならない。領域３０は、チャネル限定層近傍で電界集中が緩和された領域ということができる。
【００７０】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００７１】
【発明の効果】
本発明のＪＦＥＴおよび半導体装置は、局所的な電界集中を生じにくいように構成されており、優れた耐圧性能を有する。また、本発明のＪＦＥＴの製造方法は、イオン注入法により容易に２層構造からなるチャネル限定層を形成することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＪＦＥＴを示す図である。
【図２】本発明の実施の形態１における別のＪＦＥＴを示す図である。
【図３】本発明の実施の形態１におけるさらに別のＪＦＥＴを示す図である。
【図４】図４（ａ）〜（ｃ）は本発明の実施の形態１における上記以外のＪＦＥＴを示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＩＶＢ−ＩＶＢ線に沿う断面図、（ｃ）は（ａ）のＩＶＣ−ＩＶＣ線に沿う断面図である。
【図５】図１のＪＦＥＴの製造においてチャネル限定層にイオン注入を行なった断面図である。
【図６】図５のイオン注入後の不純物濃度の深さ分布を示す図である。
【図７】本発明の実施の形態２における半導体装置を示す図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
【図９】本発明の実施の形態３における半導体装置を示す図である。
【図１０】図９の半導体装置の半導体基板の端部における断面図である。
【図１１】本発明の実施の形態３における別の半導体装置の半導体基板端部における断面図である。
【図１２】本発明の実施例１におけるＪＦＥＴである。
【図１３】ドレイン電圧と最大電界強度との関係を示す図である。
【図１４】実効間隔Ｄｅと最大電界強度との関係を示す図である。
【図１５】実効間隔２．０μｍの場合の電界分布を示す図である。
【図１６】本発明の実施例２における半導体装置である。
【図１７】各周囲領域の幅ごとに、ドレイン電圧と最大電界強度との関係を示す図である。
【図１８】周囲領域の幅９．８μｍの場合の電界分布を示す図である。
【符号の説明】
１  ＳｉＣ基板、３，３ａ，３ｂ  ドリフト層、４  通路、５  チャネル限定層、５ａ  上部チャネル限定層、５ｂ  下部チャネル限定層、５ｅ  半導体装置の端部に延在する下部チャネル限定層、６  チャネル層、７，７ａ，７ｂ  ゲート領域、７ｃ  ｐ＋型領域（接続領域）、８  ドレイン領域、９  絶縁層、１０ＪＦＥＴ、１８  ｐ＋型コンタクト、２６  周囲領域、３０，４０  チャネル限定層近傍の緩和された電界領域、３１  シミュレーション計算上の正極、３２シミュレーション計算上の負極、５０，６０  半導体装置、５０ｂ，６０ｂ  半導体装置の端面、Ｄｂ    基板端面、Ｄｅ    実効間隔、Ｄｇ    周囲領域の幅、Ｄ  ドレイン、Ｇ  ゲート、Ｓ  ソース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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