(57)【要約】【課題】  ３値の情報を記憶することができ、かつ誤ベリファイを招くことなく書き込みベリファイ動作の高速化をはかり得るＥＥＰＲＯＭを提供すること。【解決手段】  電気的書替え可能なメモリセルをマトリクス配置したメモリセルアレイ１を有し、１つのメモリセルに３つの記憶状態を持たせたＥＥＰＲＯＭにおいて、メモリセルアレイに接続される複数のビット線と、メモリセルアレイに接続される複数のワード線と、各々がそれぞれのビット線に対して設けられ、各々が２つ以上のバイナリデータラッチ回路から構成され、対応するメモリセルに書き込まれるｎ値の書き込みデータを２以上のバイナリデータの組み合わせで記憶し、対応するメモリセルから読み出されるｎ値の読み出しデータを２以上のバイナリデータの組み合わせで記憶する複数のデータラッチ回路とを備えた。【選択図】      図１
2004265596.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き替えを可能としｎ個の記憶状態（ｎ≧３）を持つことが可能な複数のメモリセルが直列接続されたＮＡＮＤセルユニットと、前記ＮＡＮＤセルユニット内の書き込みのために選択されたメモリセルに書き込み電圧を印加し、前記選択されたメモリセル以外のメモリセルに０Ｖと前記書き込み電圧との中間である電圧を持つ中間電圧を印加する書き込み回路と、を備えた不揮発性半導体記憶装置であって、
前記中間電圧が前記選択されたメモリセル以外のメモリセルに印加されるのを待って、前記書き込み電圧は前記選択されたメモリセルに印加されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的書き替えを可能としｎ個の記憶状態（ｎ≧３）を持つことが可能な複数のメモリセルが直列接続されたＮＡＮＤセルユニットと、前記ＮＡＮＤセルユニット内の書き込みのために選択されたメモリセルの制御ゲートに書き込み電圧を印加し、前記選択されたメモリセル以外のメモリセルの制御ゲートに０Ｖと前記書き込み電圧との中間である電圧を持つ中間電圧を印加する書き込み回路と、を備えた不揮発性半導体記憶装置であって、
前記中間電圧が前記選択されたメモリセル以外のメモリセルの制御ゲートに印加されるのを待って、前記書き込み電圧は前記選択されたメモリセルの制御ゲートに印加されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ＮＡＮＤセルユニットの一端はビット線に繋がり、前記書き込み回路は、前記ビット線に書き込みデータに応じた書き込み制御電圧を印加し、その後前記書き込み電圧を前記選択されたメモリセルの制御ゲートに印加することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に１つのメモリセルに１ビットより多い情報を記憶させる多値記憶を行うＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは、複数のメモリセルをそれらのソース，ドレインを隣接するもの同士で共用する形で直列接続し１単位としてビット線に接続するものである。メモリセルは通常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
【０００３】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで転送されて、電荷畜積層に電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えば“１”とする。ビット線にＶｍが与えられた時は電子注入が実効的に起こらず、従ってしきい値は変化せず、負に止まる。この状態は消去状態で“０”とする。データ書き込みは制御ゲートを共有するメモリセルに対して同時に行われる。
【０００４】
データ消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち全ての制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき選択ゲート，ビット線，ソース線も２０Ｖにされる。これにより、全てのメモリセルで電荷蓄積層の電子がｐ型ウェルに放出され、しきい値は負方向にシフトする。
【０００５】
データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００６】
読み出し動作の制約から、“１”書き込み後のしきい値は０ＶからＶｃｃの間に制御しなければならない。このため書き込みベリファイが行われ、“１”書き込み不足のメモリセルのみを検出し、“１”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。“１”書き込み不足のメモリセルは、選択された制御ゲートを例えば０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。
【０００７】
つまり、メモリセルのしきい値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“１”書き込み不足と検出される。“０”書き込み状態にするメモリセルでは当然電流が流れるため、このメモリセルが“１”書き込み不足と誤認されないよう、メモリセルを流れる電流を補償するベリファイ回路と呼ばれる回路が設けられる。このベリファイ回路によって高速に書き込みベリファイは実行される。
【０００８】
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで、個々のメモリセルに対して書き込み時間が最適化され、“１”書き込み後のしきい値は０ＶからＶｃｃの間に制御される。
【０００９】
このＮＡＮＤセル型ＥＥＰＲＯＭで、多値記憶を実現するため、例えば書き込み後の状態を“０”，“１”，“２”の３つにすることを考える。“０”書き込み状態はしきい値が負、“１”書き込み状態はしきい値が例えば０Ｖから１／２Ｖｃｃ、“２”書き込み状態はしきい値が１／２ＶｃｃからＶｃｃまでとする。従来のベリファイ回路では、“０”書き込み状態にするメモリセルを、“１”又は“２”書き込み不足のメモリセルと誤認されることを防ぐことはできる。
【００１０】
しかしながら、従来のベリファイ回路は多値記憶用でないため、“２”書き込み状態にするメモリセルで、そのしきい値が、“１”書き込み不足か否かを検出するためのベリファイ電圧以上で１／２Ｖｃｃ以下の書き込み不足状態である場合、“１”書き込み不足か否かを検出する時にメモリセルで電流が流れず書き込み十分と誤認されてしまうという難点があった。
【００１１】
また、書き込み不足の誤認を防止して多値の書き込みベリファイを行うには、“１”書き込み十分となったメモリセルに対し、“２”書き込み状態にするメモリセルには再書き込みを行い、“２”書き込み不足で状態であるか否かを検出してベリファイ書き込みを行うようにすればよい。しかしこの場合、“２”書き込み状態にするメモリセルに対しても“１”書き込みの後に“２”書き込み状態にするので、書き込みに時間がかかり書き込み速度が遅くなる。
【００１２】
また、多値記憶のＥＥＰＲＯＭは２値のデータを基に動作するコンピュータとの整合性が難しく、これもＥＥＰＲＯＭの動作速度を低下させる要因になるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上のように従来のＮＡＮＤセル型ＥＥＰＲＯＭに多値記憶させ、従来のベリファイ回路でビット毎ベリファイを行おうとすると、誤ベリファイが生じるという問題があった。また、多値のＥＥＰＲＯＭの場合は、２値のデータを処理するコンピュータとのデータの授受が複雑になり、その結果としてＥＥＰＲＯＭの動作速度が低下する問題があった。
【００１４】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、多値の情報を記憶することができ、かつ外部とは２値でデータの授受を行うことのできるＥＥＰＲＯＭを提供することにある。
【課題を解決するための手段】
【００１５】
本発明は上記課題を解決するために、次のような構成を採用している。
【００１６】
即ち本発明は、電気的書き替えを可能としｎ個の記憶状態（ｎ≧３）を持つことが可能な複数のメモリセルが直列接続されたＮＡＮＤセルユニットと、前記ＮＡＮＤセルユニット内の書き込みのために選択されたメモリセルに書き込み電圧を印加し、前記選択されたメモリセル以外のメモリセルに０Ｖと前記書き込み電圧との中間である電圧を持つ中間電圧を印加する書き込み回路と、を備えた不揮発性半導体記憶装置であって、前記中間電圧が前記選択されたメモリセル以外のメモリセルに印加されるのを待って、前記書き込み電圧は前記選択されたメモリセルに印加されることを特徴とする。
【００１７】
また本発明は、電気的書き替えを可能としｎ個の記憶状態（ｎ≧３）を持つことが可能な複数のメモリセルが直列接続されたＮＡＮＤセルユニットと、前記ＮＡＮＤセルユニット内の書き込みのために選択されたメモリセルの制御ゲートに書き込み電圧を印加し、前記選択されたメモリセル以外のメモリセルの制御ゲートに０Ｖと前記書き込み電圧との中間である電圧を持つ中間電圧を印加する書き込み回路と、を備えた不揮発性半導体記憶装置であって、前記中間電圧が前記選択されたメモリセル以外のメモリセルの制御ゲートに印加されるのを待って、前記書き込み電圧は前記選択されたメモリセルの制御ゲートに印加されることを特徴とする。
【発明の効果】
【００１８】
本発明に係わる多値（ｎ値）記憶型ＥＥＰＲＯＭでは、多値の情報を記憶することができ、かつ外部とは２値でデータの授受を行うことができる。従って、２値のデータを基に動作するコンピュータとの整合をとることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面を参照して説明する。
【００２０】
図１は、本発明の第１の実施形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。
【００２１】
メモリセルアレイ１に対して、読み出し／書き込み時のビット線を制御するためのビット線制御回路２と、ワード線電位を制御するためのワード線駆動回路７が設けられる。ビット線制御回路２，ワード線駆動回路７は、それぞれカラム・デコーダ３，ロウ・デコーダ８によって選択される。ビット線制御回路２は、データ入出力線（ＩＯ線）を介して入出力データ変換回路５と読み出しデータ／書き込みデータのやり取りを行う。入出力データ変換回路５は、読み出されたメモリセルの多値情報を外部に出力するため２値情報に変換し、外部から入力された書き込みデータの２値情報をメモリセルの多値情報に変換する。入出力データ変換回路５は、外部とのデータ入出力を制御するデータ入出力バッファ６に接続される。データ書き込み終了検知回路４はデータ書き込みが終了したか否かを検知する。
【００２２】
図２，図３は、メモリセルアレイ１とビット線制御回路２の具体的な構成を示している。メモリセルＭ1 〜Ｍ8 と選択トランジスタＳ1 ，Ｓ2 で、ＮＡＮＤ型セルを構成する。ＮＡＮＤ型セルの一端はビット線ＢＬに接続され、他端は共通ソース線Ｖｓと接続される。選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 は、複数個のＮＡＮＤ型セルで共有され、１本の制御ゲートを共有するメモリセルはページを構成する。メモリセルはそのしきい値Ｖｔでデータを記憶し、Ｖｔが０Ｖ以下である場合“０”データ、Ｖｔが０Ｖ以上１．５Ｖ以下の場合“１”データ、Ｖｔが１．５Ｖ以上電源電圧以下の場合“２”データとして記憶する。１つのメモリセルで３つの状態を持たせ、２つのメモリセルで９通りの組み合わせができる。この内、８通りの組み合わせを用いて、２つのメモリセルで３ビット分のデータを記憶する。この実施形態では、制御ゲートを共有する隣合う２つのメモリセルの組で３ビット分のデータを記憶する。また、メモリセルアレイ１は専用のｐウェル上に形成されている。
【００２３】
クロック同期式インバータＣＩ1 ，ＣＩ2 とＣＩ3 ，ＣＩ4 でそれぞれフリップ・フロップを構成し、書き込み／読み出しデータをラッチする。また、これらはセンス・アンプとしても動作する。クロック同期式インバータＣＩ1 ，ＣＩ2 で構成されるフリップ・フロップは、「“０”書き込みをするか、“１”又は“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、“１”又は“２”の情報を保持しているか」、を読み出しデータ情報としてラッチする。クロック同期式インバータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップは、「“１”書き込みをするか、“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、“０”又は“１”の情報を保持しているか」、を読み出しデータ情報としてラッチする。
【００２４】
ｎチャネルＭＯＳトランジスタの内で、Ｑｎ1 は、プリチャージ信号ＰＲＥが“Ｈ”となると電圧ＶPRをビット線に転送する。Ｑｎ2 は、ビット線接続信号ＢＬＣが“Ｈ”となってビット線と主要なビット線制御回路を接続する。Ｑｎ3 〜Ｑｎ6 ，Ｑｎ9 〜Ｑｎ12は、上述のフリップ・フロップにラッチされているデータに応じて、電圧ＶBLH ，ＶBLM ，ＶBLL を選択的にビット線に転送する。Ｑｎ7 ，Ｑｎ8 はそれぞれ信号ＳＡＣ2 ，ＳＡＣ1 が“Ｈ”となることでフリップ・フロップとビット線を接続する。Ｑｎ13は、フリップ・フロップにラッチされている１ページ分のデータが全て同じか否かを検出するために設けられる。Ｑｎ14，Ｑｎ15とＱｎ16，Ｑｎ17はそれぞれカラム選択信号ＣＳＬ1 ，ＣＳＬ2 が“Ｈ”となって、対応するフリップ・フロップとデータ入出力線ＩＯＡ，ＩＯＢを選択的に接続する。
【００２５】
なお、図３においてインバータ部分を図１９（ａ）に示すように省略して示しているが、これは図１９（ｂ）に示す回路構成となっている。
【００２６】
次に、このように構成されたＥＥＰＲＯＭの動作を図４〜図６に従って説明する。図４は読み出し動作のタイミング、図５は書き込み動作のタイミング、図６はベリファイ読み出し動作のタイミングを示している。いずれも制御ゲートＣＧ４が選択された場合を例に示してある。
【００２７】
読み出し動作は、２つの基本サイクルで実行される。読み出し第１サイクルは、まず電圧ＶPRが電源電圧Ｖccとなってビット線はプリチャージされ、プリチャージ信号ＰＲＥが“Ｌ”となってビット線はフローティングにされる。続いて、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ3 、ＣＧ5 〜ＣＧ8 はＶccとされる。同時に制御ゲートＣＧ4 は１．５Ｖにされる。選択されたメモリセルのＶｔが１．５Ｖ以上の場合のみ、つまりデータ“２”が書き込まれている場合のみ、そのビット線は“Ｈ”レベルのまま保持される。
【００２８】
この後、センス活性化信号ＳＥＮ2 ，ＳＥＮ2Bがそれぞれ“Ｌ”，“Ｈ”、ラッチ活性化信号ＬＡＴ2 ，ＬＡＴ2Bがそれぞれ“Ｌ”，“Ｈ”となって、クロック同期式インバータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップはリセットされる。信号ＳＡＣ2 が“Ｈ”となってクロック同期式インバータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップとビット線は接続され、まずセンス活性化信号ＳＥＮ2 ，ＳＥＮ2Bがそれぞれ“Ｈ”，“Ｌ”となってビット線電位がセンスされた後、ラッチ活性化信号ＬＡＴ2 ，ＬＡＴ2Bがそれぞれ“Ｈ”，“Ｌ”となり、クロック同期式インバータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップに、「“２”データか、１”又は“０”データか」の情報がラッチされる。
【００２９】
読み出し第２サイクルは読み出し第１サイクルと、選択制御ゲートＣＧ4 の電圧が１．５Ｖでなく０Ｖであること、信号ＳＥＮ2 ，ＳＥＮ2B，ＬＡＴ2 ，ＬＡＴ2B，ＳＡＣ2 の代わりに信号ＳＥＮ1 ，ＳＥＮ1B，ＬＡＴ1 ，ＬＡＴ1B，ＳＡＣ1 が出力されることが違う。よって、読み出し第２サイクルでは、クロック同期式インバータＣＩ1 ，ＣＩ2 で構成されるフリップ・フロップに、「“０”データか、“１”又は“２”データか」の情報がラッチされる。
【００３０】
以上説明した２つの読み出しサイクルによって、メモリセルに書き込まれたデータが読み出される。
【００３１】
データ書き込みに先だってメモリセルのデータは消去され、メモリセルのしきい値Ｖｔは０Ｖ以下となっている。消去はｐウェル、共通ソース線Ｖｓ、選択ゲートＳＧ1 ，ＳＧ2 を２０Ｖにし、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとして行われる。
【００３２】
書き込み動作では、まずプリチャージ信号ＰＲＥが“Ｌ”となってビット線がフローティングにされる。選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜ＣＧ8 がＶccとされる。選択ゲートＳＧ2 は書き込み動作中０Ｖである。同時に、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＭ，ＦＩＨがＶccとなる。“０”書き込みの場合は、クロック同期式インバータＣＩ1 ，ＣＩ2 で構成されるフリップ・フロップに、クロック同期式インバータＣＩ1 の出力が“Ｈ”になるようにデータがラッチされているため、ビット線はＶccにより充電される。“１”又は“２”書き込みの場合は、ビット線は０Ｖである。
【００３３】
続いて、選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 、信号ＢＬＣ、信号ＶＲＦＹ1 と電圧ＶＳＡが１０Ｖ、電圧ＶBLH が８Ｖ、電圧ＶBLM が１Ｖとなる。“１”書き込みの場合は、クロック同期式インバータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップに、クロック同期式インバータＣＩ3 の出力が“Ｈ”になるようにデータがラッチされているため、ビット線ＢＬには１Ｖが印加される。“２”書き込みの場合はビット線は０Ｖ、“０”書き込みの場合は８Ｖとなる。この後、選択された制御ゲートＣＧ4 が２０Ｖとされる。
【００３４】
“１”又は“２”書き込みの場合は、ビット線ＢＬと制御ゲートＣＧ4 の電位差によって電子がメモリセルの電荷蓄積層に注入され、メモリセルのしきい値は上昇する。“１”書き込みの場合は、“２”書き込みに比較してメモリセルの電荷蓄積層に注入すべき電荷量を少なくしなければならないため、ビット線ＢＬを１Ｖにして制御ゲートＣＧ4 との電位差を１９Ｖに緩和している。但し、この電位差の緩和はなくとも実施可能である。“０”書き込み時は、ビット線電圧８Ｖによってメモリセルのしきい値は実効的には変わらない。
【００３５】
書き込み動作の終了時は、まず選択ゲートＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8 を０Ｖとし、”０”書き込み時のビット線ＢＬの電圧８Ｖは遅れて０Ｖにリセットされる。この順序が反転すると一時的に“２”又は“１”書き込み動作の状態ができて、“０”書き込み時に間違ったデータを書いてしまうからである。
【００３６】
書き込み動作後に、メモリセルの書き込み状態を確認し書き込み不足のメモリセルにのみ追加書き込みを行うため、ベリファイ読み出しが行われる。ベリファイ読み出し中は、電圧ＶBLH はＶcc、ＶBLL は０Ｖ、ＦＩＭは０Ｖである。
【００３７】
ベリファイ読み出しは、２つの基本サイクルから実行される。この基本サイクルは読み出し第２サイクルに似ている。違うのは、選択された制御ゲートＣＧ4 の電圧と、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨが出力されることである（ベリファイ読み出し第１サイクルではＶＲＦＹ1 のみ）。信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨは、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜ＣＧ8 が０Ｖにリセットされた後で信号ＳＥＮ1 ，ＳＥＮ1B，ＬＡＴ1 ，ＬＡＴ1Bがそれぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”になる前に出力される。言い替えると、ビット線の電位がメモリセルのしきい値によって決定した後で、クロック同期式インバータＣＩ1 ，ＣＩ2 で構成されるフリップ・フロップがリセットされる前である。選択された制御ゲートＣＧ4 の電圧は、読み出し時の１．５Ｖ（第１サイクル）、０Ｖ（第２サイクル）に対応して、２Ｖ（第１サイクル）、０．５Ｖ（第２サイクル）と、０．５Ｖのしきい値マージンを確保するために高くしてある。
【００３８】
ここでは、クロック同期式インバータＣＩ1 ，ＣＩ2 で構成されるフリップ・フロップにラッチされているデータ（ｄａｔａ１）、クロック同期式インバータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップにラッチされているデータ（ｄａｔａ２）と選択されたメモリセルのしきい値によって決まるビット線ＢＬの電圧を説明する。ｄａｔａ１は「“０”書き込みか、“１”又は“２”書き込みか」を制御し、“０”書き込みの場合はＱｎ３は“ＯＮ”状態、“１”又は“２”書き込みの場合はＱｎ６が“ＯＮ”状態である。ｄａｔａ２は「“１”書き込みか、“２”書き込みか」を制御し、“１”書き込みの場合はＱｎ10は“ＯＮ”状態、“２”書き込みの場合はＱｎ11が“ＯＮ”状態である。
【００３９】
“０”データ書き込み時（初期書き込みデータが“０”）のベリファイ読み出し第１サイクルでは、メモリセルのデータが“０”であるから、制御ゲートＣＧ4 が２Ｖになるとメモリセルによってビット線電位は“Ｌ”となる。その後信号ＶＲＦＹ1 が“Ｈ”となることでビット線ＢＬは“Ｈ”となる。
【００４０】
“１”データ書き込み時（初期書き込みデータが“１”）のベリファイ読み出し第１サイクルでは、メモリセルのデータが“１”となるはずであるからメモリセルのしきい値は１．５Ｖ以下で、制御ゲートＣＧ4 が２Ｖになるとメモリセルによってビット線電位は“Ｌ”となる。その後信号ＶＲＦＹ1 が“Ｈ”となることで、既に“１”書き込み十分でｄａｔａ１が“０”書き込みを示している場合ビット線ＢＬは“Ｈ”（図６の(1) ）、さもなくばビット線ＢＬは“Ｌ”（図６の(2) ）となる。
【００４１】
“２”データ書き込み時（初期書き込みデータが“２”）のベリファイ読み出し第１サイクルでは、選択メモリセルのデータが“２”となっていない（“２”書き込み不十分）場合、制御ゲートＣＧ4 が２Ｖになるとメモリセルによってビット線電位は“Ｌ”となる（図６の(5) ）。選択メモリセルが“２”書き込み十分になっている場合、制御ゲートＣＧ4 が２Ｖになってもビット線電位は“Ｈ”のままである（図６の(3)(4)）。図６の(3) は既に“２”書き込み十分でｄａｔａ１が“０”書き込みを示している場合である。この場合、信号ＶＲＦＹ1 が“Ｈ”となることで、電圧ＶBHによってビット線ＢＬは再充電される。
【００４２】
“０”データ書き込み時（初期書き込みデータが“０”）のベリファイ読み出し第２サイクルでは、メモリセルのデータが“０”であるから、制御ゲートＣＧ4 が０．５Ｖになるとメモリセルによってビット線電位は“Ｌ”となる。その後、信号ＶＲＦＹ1 が“Ｈ”となることでビット線ＢＬは“Ｈ”となる。
【００４３】
“１”データ書き込み時（初期書き込みデータが“１”）のベリファイ読み出し第２サイクルでは、選択メモリセルのデータが“１”となっていない（“１”書き込み不十分）場合、制御ゲートＣＧ4 が０．５Ｖになるとメモリセルによってビット線電位は“Ｌ”となる（図６の(8) ）。選択メモリセルが“１”書き込み十分になっている場合、制御ゲートＣＧ4 が０．５Ｖになってもビット線電位は“Ｈ”のままである（図６の(6)(7)）。図６の(6) は既に“１”書き込み十分でｄａｔａ１が“０”書き込みを示している場合である。この場合信号ＶＲＦＹ1 が“Ｈ”となることで、電圧ＶBHによってビット線ＢＬは再充電される。
【００４４】
“２”データ書き込み時（初期書き込みデータが“２”）のベリファイ読み出し第２サイクルでは、メモリセルのデータが“２”となるはずであるからメモリセルのしきい値が０．５Ｖ以上であれば“２”書き込み十分でも不十分でも、制御ゲートＣＧ4 が０．５Ｖになってもビット線電位は“Ｈ”のままである（図６の(9)(10) ）。“２”書き込み不十分でメモリセルのしきい値が０．５Ｖ以下の場合、ビット線は“Ｌ”になる（図６の(11)）。
【００４５】
その後、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨが“Ｈ”となることで、既に“２”書き込み十分でｄａｔａ１が“０”書き込みを示している場合ビット線ＢＬは“Ｈ”（図６の(9) ）、さもなくばビット線ＢＬは“Ｌ”（図６の(10)(11)）となる。
【００４６】
このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが下記の（表１）のように設定される。
【表１】
2004265596.tif 000003
【００４７】
（表１）から分かるように、“１”書き込み不足のメモリセルのみ再度“１”書き込みが行われ、“２”書き込み不足のメモリセルにのみ再度“２”書き込みが行われるようになっている。また、全てのメモリセルでデータ書き込みが十分になると、全てのカラムのＱｎ１３が“ＯＦＦ”となり、信号ＰＥＮＤＢによってデータ書き込み終了情報が出力される。
【００４８】
図７はデータの入出力動作タイミングを示しており、（ａ）はデータ入力タイミング、（ｂ）はデータ出力タイミングである。外部からのデータ入力３サイクルの後、入出力データ変換回路５によって、ビット線制御回路２に入力するデータが発生され入力される。外部からの３ビット分のデータ（Ｘ1 ，Ｘ2 ，Ｘ3 ）は、２つのメモリセルのデータ（Ｙ1 ，Ｙ2 ）に変換され、実効的にはビット線制御回路２のクロック同期式インバータＣＩ1 ，ＣＩ2 で構成されるレジスタＲ1 とＣＩ3 ，ＣＩ4 で構成されるレジスタＲ2 に、データ入出力線ＩＯＡ，ＩＯＢを介して変換データが設定される。レジスタＲ1 ，Ｒ2 にラッチされている読み出しデータは、データ入出力線ＩＯＡ，ＩＯＢを介して入出力データ変換回路５に転送され変換されて出力される。図３に見られるカラム選択信号ＣＳＬ1iとＣＳＬ2iを同一信号にして、そのかわりＩＯＡ，ＩＯＢを２系統に分けて同一カラムの２つのレジスタを同時にアクセスすることも容易に可能で、アクセス時間を短くするためには効果的である。
【００４９】
下記の（表２）はデータ入力時の、外部からの３ビット分のデータ（Ｘ1 ，Ｘ2 ，Ｘ3 ）、メモリセルの２つのデータ（Ｙ1 ，Ｙ2 ）とＹ1 ，Ｙ2 それぞれに対応するレジスタＲ1 ，Ｒ2 のデータの関係を示している。
【表２】
2004265596.tif 000004
【００５０】
レジスタのデータはデータ転送時の入出力線ＩＯＡの電圧レベルで表現してある。データ入出力線ＩＯＢはＩＯＡの反転信号であるため省略してある。下記の（表３）は、データ出力時のそれである。
【表３】
2004265596.tif 000005
【００５１】
この実施形態では同じデータに対して、入力時のＩＯＡのレベルと出力時のＩＯＡのレベルが反転するようになっている。
【００５２】
メモリセルの２つデータ（Ｙ1 ，Ｙ2 ）の９つの組み合わせのうち１つは余るため、これを例えばポインタ情報などファイル管理情報に利用することは可能である。ここではポインタ情報をセルデータ（Ｙ1 ，Ｙ2 ）＝（２，２）に対応させている。
【００５３】
図８は、ＥＥＰＲＯＭをコントロールするマイクロプロセッサなどから見たときの、データ書き込みの単位であるページの概念を示している。ここでは１ページをＮバイトとしていて、マイクロプロセッサなどから見たときのアドレス（論理アドレス）を表示している。例えば、領域１（論理アドレス０〜ｎ）だけしか書き込みデータが入力されないとき、ｎ＝３ｍ＋２（ｍ＝０，１，２，…）であれば常に（Ｘ1 ，Ｘ2 ，Ｘ3 ）が揃うので問題ない。ｎ＝３ｍの場合はＸ1 しか入力されないので、ＥＥＰＲＯＭ内部でＸ2 ＝０，Ｘ3 ＝０を発生して（Ｘ1 ，Ｘ2 ，Ｘ3 ）を入出力データ変換回路５に入力する。ｎ＝３ｍ＋１の場合はＸ3 ＝０を内部で発生する。このｎがＮと等しいときも同様である。
【００５４】
領域１にデータ書き込みを行った（領域２の書き込みデータは全て“０”）後、追加的に領域２にデータ書き込みを行う場合、領域１の部分を読み出してそのデータに領域２の部分の書き込みデータを追加して入力すればよい。或いは、領域１の部分を読み出して、領域２の先頭アドレスｎ＋１＝３ｍの場合は領域１のデータを全て“０”、ｎ＋１＝３ｍ＋２の場合アドレスｎ−１、ｎのデータをＸ1 ，Ｘ2 としてアドレスｎ＋１のデータＸ3 に追加し領域１のアドレスｎ−２までのデータを全て“０”、ｎ＋１＝３ｍ＋１の場合アドレスｎのデータをＸ1 としてアドレスｎ＋１、ｎ＋２のデータＸ2 ，Ｘ3 に追加し領域１のアドレスｎ−１までのデータを全て“０”、としてもよい。これらの動作は、ＥＥＰＲＯＭ内部で自動的に行うことも容易である。この追加データ書き込みが可能となるよう、（表２）及び（表３）に示してあるように（Ｘ1 ，Ｘ2 ，Ｘ3 ）と（Ｙ1 ，Ｙ2 ）の関係は組まれている。（表２）及び（表３）に示してある（Ｘ1 ，Ｘ2 ，Ｘ3 ）と（Ｙ1 ，Ｙ2 ）の関係は１つの例であってこれに限るものではない。また、領域は３以上でも同様に追加データ書き込みは行える。
【００５５】
図９（ａ）は、データ書き込みアルゴリズムを示している。データロード後、書き込み、ベリファイ読み出しと書き込み終了検出動作が繰り返し行われる。点線の中はＥＥＰＲＯＭ内で自動的に行われる。
【００５６】
図９（ｂ）は、追加データ書き込みアルゴリズムを示している。読み出しとデータロード後、ベリファイ読み出し、書き込み終了検出と書き込み動作が繰り返し行われる。点線の中はＥＥＰＲＯＭ内で自動的に行われる。データロード後にベリファイ読み出しが行われるのは、既に“１”或いは“２”が書き込まれているところに書き込みが行われないようにするためである。そうないと過剰書き込みされる場合が生じる。
【００５７】
図１０は、このように構成されたＥＥＰＲＯＭでの、メモリセルのしきい値の書き込み特性を示している。“１”データが書き込まれるメモリセルと“２”データが書き込まれるメモリセルは同時に書き込みが行われ、それぞれ独立に書き込み時間が制御される。
【００５８】
下記の（表４）に、消去、書き込み、読み出し、ベリファイ読み出し時のメモリセルアレイ各部の電位を示す。
【表４】
2004265596.tif 000006
【００５９】
図１１は、本発明の第２の実施形態におけるＮＯＲセル型ＥＥＰＲＯＭの、メモリセルアレイ１とビット線制御回路２の具体的な構成を示している。メモリセルＭ10のみで、ＮＯＲ型セルを構成する。ＮＯＲ型セルの一端はビット線ＢＬに接続され、他端は共通接地線と接続される。１本の制御ゲートＷＬを共有するメモリセルＭはページを構成する。メモリセルＭはそのしきい値Ｖｔでデータを記憶し、ＶｔがＶcc以上である場合“０”データ、ＶｔがＶcc以下２．５Ｖ以上の場合“１”データ、Ｖｔが２．５Ｖ以下０Ｖ以上の場合“２”データとして記憶する。１つのメモリセルで３つの状態を持たせ、２つのメモリセルで９通りの組み合わせができる。この内、８通りの組み合わせを用いて、２つのメモリセルで３ビット分のデータを記憶する。この実施形態では、制御ゲートを共有する隣合う２つのメモリセルの組で３ビット分のデータを記憶する。
【００６０】
クロック同期式インバータＣＩ5 ，ＣＩ6 とＣＩ7 ，ＣＩ8 でそれぞれフリップ・フロップを構成し、書き込み／読み出しデータをラッチする。また、センス・アンプとしても動作する。クロック同期式インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フロップは、「“０”書き込みをするか、“１”又は“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、“１”又は“２”の情報を保持しているか」、を読み出しデータ情報としてラッチする。クロック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップは、「“１”書き込みをするか、“２”書き込みをするか」、を書き込みデータ情報としてラッチし、メモリセルが「“２”の情報を保持しているか、“０”又は“１”の情報を保持しているか」、を読み出しデータ情報としてラッチする。
【００６１】
ｎチャネルＭＯＳトランジスタの内、Ｑｎ18は、プリチャージ信号ＰＲＥが“Ｈ”となると電圧ＶPRをビット線に転送する。Ｑｎ19は、ビット線接続信号ＢＬＣが“Ｈ”となってビット線と主要なビット線制御回路を接続する。Ｑｎ20〜Ｑｎ23，Ｑｎ25〜Ｑｎ28は、上述のフリップ・フロップにラッチされているデータに応じて、電圧ＶBLH ，ＶBLM ，０Ｖを選択的にビット線に転送する。Ｑｎ24，Ｑ29はそれぞれ信号ＳＡＣ2 ，ＳＡＣ1 が“Ｈ”となることでフリップ・フロップとビット線を接続する。Ｑｎ30は、フリップ・フロップにラッチされている１ページ分のデータが全て同じか否かを検出するために設けられる。Ｑｎ31，Ｑｎ32とＱｎ33，Ｑｎ34はそれぞれカラム選択信号ＣＳＬ1 ，ＣＳＬ2 が“Ｈ”となって、対応するフリップ・フロップとデータ入出力線ＩＯＡ，ＩＯＢを選択的に接続する。
【００６２】
次に、このように構成されたＥＥＰＲＯＭの動作を図１２〜１４に従って説明する。図１２は読み出し動作のタイミング、図１３は書き込み動作のタイミング、図１４はベリファイ読み出し動作のタイミングを示している。
【００６３】
読み出し動作は、２つの基本サイクルで実行される。読み出し第１サイクルは、まず電圧ＶPRが電源電圧Ｖccとなってビット線はプリチャージされ、プリチャージ信号ＰＲＥが“Ｌ”となってビット線はフローティングにされる。続いて、制御ゲートＷＬは２．５Ｖにされる。選択されたメモリセルのＶｔが２．５Ｖ以下の場合のみ、つまりデータ“２”が書き込まれている場合のみ、そのビット線は“Ｌ”レベルになる。
【００６４】
この後、センス活性化信号ＳＥＮ2 ，ＳＥＮ2Bがそれぞれ“Ｌ”，“Ｈ”、ラッチ活性化信号ＬＡＴ2 ，ＬＡＴ2Bがそれぞれ“Ｌ”，“Ｈ”となって、クロック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップはリセットされる。信号ＳＡＣ2 が“Ｈ”となってクロック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップとビット線は接続され、まずセンス活性化信号ＳＥＮ2 ，ＳＥＮ2Bがそれぞれ“Ｈ”，“Ｌ”となってビット線電位がセンスされた後、ラッチ活性化信号ＬＡＴ2 ，ＬＡＴ2Bがそれぞれ“Ｈ”，“Ｌ”となり、クロック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップに、「“２”データか、“１”又は“０”データか」の情報がラッチされる。
【００６５】
読み出し第２サイクルは読み出し第１サイクルと、選択制御ゲートＷＬの電圧が２．５ＶでなくＶccであること、信号ＳＥＮ2 ，ＳＥＮ2B，ＬＡＴ2 ，ＬＡＴ2B，ＳＡＣ2 の代わりに信号ＳＥＮ1 ，ＳＥＮ1B，ＬＡＴ1 ，ＬＡＴ1B，ＳＡＣ1 が出力されることが違う。よって、読み出し第２サイクルでは、クロック同期式インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フロップに、「“０”データか、“１”又は“２”データか」の情報がラッチされる。
【００６６】
以上説明した２つの読み出しサイクルによって、メモリセルに書き込まれたデータが読み出される。
【００６７】
データ書き込みに先だってメモリセルのデータは消去され、メモリセルのしきい値ＶｔはＶcc以上となっている。消去は、制御ゲートＷＬを２０Ｖとしビット線を０Ｖにして行われる。
【００６８】
書き込み動作では、まずプリチャージ信号ＰＲＥが“Ｌ”となってビット線がフローティングにされる。信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＭ，ＦＩＬがＶccとなる。“２”書き込みの場合は、クロック同期式インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フロップに、クロック同期式インバータＣＩ5 の出力が“Ｈ”になるようにデータがラッチされているため、ビット線は０Ｖである。“１”又は“２”書き込みの場合は、ビット線はＶccに充電される。
【００６９】
続いて、信号ＢＬＣ，ＶＲＦＹ2 ，ＦＩＭ，ＦＩＬと電圧ＶSAが１０Ｖ、電圧ＶBLH が８Ｖ、電圧ＶBLM が７Ｖとなる。“１”書き込みの場合は、クロック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップに、クロック同期式インバータＣＩ7 の出力が“Ｈ”になるようにデータがラッチされているため、ビット線ＢＬには７Ｖが印加される。“２”書き込みの場合はビット線は８Ｖ、“０”書き込みの場合は０Ｖとなる。この後、選択された制御ゲートＷＬが−１２Ｖとされる。
【００７０】
“１”又は“２”書き込みの場合は、ビット線ＢＬと制御ゲートＷＬの電位差によって電子がメモリセルの電荷蓄積層から放出され、メモリセルのしきい値は下降する。“１”書き込みの場合は、“２”書き込みに比較してメモリセルの電荷蓄積層から放出すべき電荷量を少なくしなければならないため、ビット線ＢＬを７Ｖにして制御ゲートＷＬとの電位差を１９Ｖに緩和している。“０”書き込み時は、ビット線電圧０Ｖによってメモリセルのしきい値は実効的には変わらない。
【００７１】
書き込み動作後に、メモリセルの書き込み状態を確認し書き込み不足のメモリセルにのみ追加書き込みを行うため、ベリファイ読み出しが行われる。ベリファイ読み出し中は、電圧ＶBLH はＶcc、ＦＩＭは０Ｖである。
【００７２】
ベリファイ読み出しは、２つの基本サイクルから実行される。この基本サイクルは読み出し第１サイクルに似ている。違うのは、選択された制御ゲートＷＬの電圧と、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨが出力されることである（ベリファイ読み出し第１サイクルではＶＲＦＹ1 のみ）。信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨは、制御ゲートＷＬが０Ｖにリセットされた後で信号ＳＥＮ1 ，ＳＥＮ1B，ＬＡＴ1 ，ＬＡＴ1Bがそれぞれ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”になる前に出力される。言い替えると、ビット線の電位がメモリセルのしきい値によって決定した後で、クロック同期式インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フロップがリセットされる前である。選択された制御ゲートＷＬの電圧は、読み出し時の２．５Ｖ（第１サイクル）、Ｖcc（第２サイクル）に対応して、２Ｖ（第１サイクル）、４Ｖ（第２サイクル）と、しきい値マージンを確保するために低くしてある。
【００７３】
ここでは、クロック同期式インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フロップにラッチされているデータ（ｄａｔａ１）、クロック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップにラッチされているデータ（ｄａｔａ２）と選択されたメモリセルのしきい値によって決まるビット線ＢＬの電圧を説明する。ｄａｔａ１は「“０”書き込みか、“１”又は“２”書き込みか」を制御し、“０”書き込みの場合はＱｎ20は“ＯＮ”状態、“１”又は“２”書き込みの場合はＱｎ23が“ＯＮ”状態である。ｄａｔａ２は「“１”書き込みか、“２”書き込みか」を制御し、“１”書き込みの場合はＱｎ26は“ＯＮ”状態、“２”書き込みの場合はＱｎ27が“ＯＮ”状態である。
【００７４】
“０”データ書き込み時（初期書き込みデータが“０”）のベリファイ読み出し第１サイクルでは、メモリセルのデータが“０”であるから、制御ゲートＷＬが２Ｖになってもビット線電位は“Ｈ”のままである。その後信号ＶＲＦＹ1 が“Ｈ”となることでビット線ＢＬは“Ｌ”となる。
【００７５】
“１”データ書き込み時（初期書き込みデータが“１”）のベリファイ読み出し第１サイクルでは、メモリセルのデータが“１”となるはずであるからメモリセルのしきい値は２．５Ｖ以上で、制御ゲートＷＬが２Ｖになってもビット線電位は“Ｈ”のままである。その後信号ＶＲＦＹ1 が“Ｈ”となることで、既に“１”書き込み十分でｄａｔａ１が“０”書き込みを示している場合ビット線ＢＬは“Ｌ”（図１４の(2) ）、さもなくばビット線ＢＬは“Ｈ”（図１４の(1) ）となる。
【００７６】
“２”データ書き込み時（初期書き込みデータが“２”）のベリファイ読み出し第１サイクルでは、選択メモリセルのデータが“２”となっていない（“２”書き込み不十分）場合、制御ゲートＷＬが２Ｖになってもビット線電位は“Ｈ”である（図１４の(3) ）。選択メモリセルが“２”書き込み十分になっている場合、制御ゲートＷＬが２Ｖになるとビット線電位はメモリセルによって“Ｌ”となる（図１４の(4)(5)）。図１４の(5) は既に“２”書き込み十分でｄａｔａ１が“０”書き込みを示している場合である。この場合、信号ＶＲＦＹ1 が“Ｈ”となることで、ビット線ＢＬは接地される。
【００７７】
“０”データ書き込み時（初期書き込みデータが“０”）のベリファイ読み出し第２サイクルでは、メモリセルのデータが“０”であるから、制御ゲートＣＧ4 が４Ｖになってもビット線電位は“Ｈ”である。その後、信号ＶＲＦＹ1 が“Ｈ”となることでビット線ＢＬは“Ｌ”となる。
【００７８】
“１”データ書き込み時（初期書き込みデータが“１”）のベリファイ読み出し第２サイクルでは、選択メモリセルのデータが“１”となっていない（“１”書き込み不十分）場合、制御ゲートＷＬが４Ｖになってもビット線電位は“Ｈ”である（図１４の(6) ）。選択メモリセルが“１”書き込み十分になっている場合、制御ゲートＷＬが４Ｖになるとメモリセルによりビット線電位は“Ｌ”となる（図１４の(7)(8)）。図１４の(8) は既に“１”書き込み十分でｄａｔａ１が“０”書き込みを示している場合である。この場合、信号ＶＲＦＹ1 が“Ｈ”となることで、ビット線ＢＬは接地される。
【００７９】
“２”データ書き込み時（初期書き込みデータが“２”）のベリファイ読み出し第２サイクルでは、メモリセルのデータが“２”となるはずであるからメモリセルのしきい値が４Ｖ以下であれば“２”書き込み十分でも不十分でも、制御ゲートＷＬが４Ｖになるとビット線電位は“Ｌ”となる（図１４の(10)(11)）。“２”書き込み不十分でメモリセルのしきい値が４Ｖ以上の場合、ビット線は“Ｈ”になる（図１４の(9) ）。
【００８０】
その後、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨが“Ｈ”となることで、既に“２”書き込み十分でｄａｔａ１が“０”書き込みを示している場合ビット線ＢＬは“Ｌ”（図１４の(11)）、さもなくばビット線ＢＬは“Ｈ”（図１４の(9)(10) ）となる。
【００８１】
このベリファイ読み出し動作によって、書き込みデータとメモリセルの書き込み状態から再書き込みデータが、第１の実施形態と同様に表１のように設定される。また、全てのメモリセルでデータ書き込みが十分になると、全てのカラムのＱｎ30が“ＯＦＦ”となり、信号ＰＥＮＤＢによってデータ書き込み終了情報が出力される。
【００８２】
データの入出力動作タイミング、データ書き込みアルゴリズム、追加データ書き込みアルゴリズムなどは、図７〜９、（表２〜３）に見られるように第１の実施形態と同様である。
【００８３】
図１５は、このように構成されたＥＥＰＲＯＭでの、メモリセルのしきい値の書き込み特性を示している。“１”データが書き込まれるメモリセルと“２”データが書き込まれるメモリセルは同時に書き込みが行われ、それぞれ独立に書き込み時間が制御される。
【００８４】
下記の（表５）は、消去、書き込み、読み出し、ベリファイ読み出し時のメモリセルアレイ各部の電位を示している。
【表５】
2004265596.tif 000007
【００８５】
図３，１１に示した回路は、例えばそれぞれ図１６，１７のように変形できる。図１６は、図２に見られるＱｎ3 ，Ｑｎ4 をｐチャネルのＭＯＳトランジスタＱｐ1 ，Ｑｐ2 に置き換えてある。図１７は、図１１に見られるＱｎ22，Ｑｎ23，Ｑｎ25〜Ｑｎ28をｐチャネルのＭＯＳトランジスタＱｐ3 〜Ｑｐ8 に置き換えてある。このようにすることで、ｎチャネルＭＯＳトランジスタのしきい値による転送できる電圧の降下を防ぐことができ、この例では、電圧ＶSAを書き込み時に８Ｖまで上げればよく回路を構成するトランジスタの耐圧を下げることができる。図１６のＶＲＦＹ1Bは図２，３のＶＲＦＹ1 の反転信号、図１７のＶＲＦＹ2B，ＦＩＬＢ，ＦＩＭＢは図１１のＶＲＦＹ2 ，ＦＩＬ，ＦＩＭのそれぞれ反転信号である。
【００８６】
図８で、追加データ書き込みについて説明したが、例えば図１８のように追加データ書き込みを容易にするため、１ページを分割しておくことも１つの有効な方法である。この例では論理アドレス３２番地毎にメモリセル２２個で１つの領域を構成する。これによって領域単位での追加データ書き込みは容易となる。つまり領域２に追加データ書き込みをする場合、領域２以外の領域の書き込みデータを全て“０”として、図９（ａ）に見られるデータ書き込みアルゴリズムに従って行えばよい。１つの領域のサイズは図１８に示している以外の大きさでもかまわない。
【図面の簡単な説明】
【００８７】
【図１】第１及び第２の実施形態に係わるＥＥＰＲＯＭの概略構成を示すブロック図。
【図２】第１の実施形態におけるメモリセルアレイの具体的構成を示す図。
【図３】第１の実施形態におけるビット線制御回路の具体的構成を示す図。
【図４】第１の実施形態における読み出し動作を示すタイミング図。
【図５】第１の実施形態における書き込み動作を示すタイミング図。
【図６】第１の実施形態におけるベリファイ読み出し動作を示すタイミング図。
【図７】第１及び第２の実施形態におけるデータの入出力動作を示すタイミング図。
【図８】第１及び第２の実施形態における書き込み／読み出し単位のページの概念を示す図。
【図９】第１，第２の実施形態におけるデータ書き込み及び追加データ書き込みアルゴリズムを示す図。
【図１０】第１の実施形態におけるメモリセルの書き込み特性を示す図。
【図１１】第２の実施形態におけるメモリセルアレイとビット線制御回路の構成を示す図。
【図１２】第２の実施形態における読み出し動作を示すタイミング図。
【図１３】第２の実施形態における書き込み動作を示すタイミング図。
【図１４】第２の実施形態におけるベリファイ読み出し動作を示すタイミング図。
【図１５】第２の実施形態におけるメモリセルの書き込み特性を示す図。
【図１６】第１の実施形態におけるビット線制御回路の変形例を示す図。
【図１７】第２の実施形態におけるビット線制御回路の変形例を示す図。
【図１８】第１及び第２の実施形態における追加データ書き込みの単位を示す図。
【図１９】図３に示すインバータ部分の具体的構成例を示す図。
【符号の説明】
【００８８】
１…メモリセルアレイ
２…ビット線制御回路
３…カラム・デコーダ
４…データ書き込み終了検知回路
５…入出力データ変換回路
６…データ入出力バッファ
７…ワード線駆動回路
８…ロウ・デコーダ
【図１】
2004265596.tif 000008
【図２】
2004265596.tif 000009
【図３】
2004265596.tif 000010
【図４】
2004265596.tif 000011
【図５】
2004265596.tif 000012
【図６】
2004265596.tif 000013
【図７】
2004265596.tif 000014
【図８】
2004265596.tif 000015
【図９】
2004265596.tif 000016
【図１０】
2004265596.tif 000017
【図１１】
2004265596.tif 000018
【図１２】
2004265596.tif 000019
【図１３】
2004265596.tif 000020
【図１４】
2004265596.tif 000021
【図１５】
2004265596.tif 000022
【図１６】
2004265596.tif 000023
【図１７】
2004265596.tif 000024
【図１８】
2004265596.tif 000025
【図１９】
2004265596.tif 000026