(57)【要約】【課題】マルチチップパッケージをＰＯＰ構造にする場合に実装密度を高くすることができる半導体実装構造および半導体パッケージを提供する。【解決手段】半導体実装構造を、第１の半導体パッケージ１と第２の半導体パッケージ２とで構成する。第１の半導体パッケージ１は、第１の半導体パッケージ本体１Ｂの上面の一部から上方向に第１の突出部１Ｐを突出させて構成し、第２の半導体パッケージ２は、第２の半導体パッケージ本体２Ｂの下面の一部から下方向に第２の突出部２Ｐを突出させて構成する。そして、第２の半導体パッケージ本体２Ｂが、第１の半導体パッケージ本体１Ｂの上側に高さ方向に重なり、かつ、第１の突出部１Ｐと第２の突出部２Ｐとが高さ方向に重ならないようにこれらを配置する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の半導体パッケージ本体と前記第１の半導体パッケージ本体の上面の一部から上方向に突出した第１の突出部とを有する第１の半導体パッケージと、第２の半導体パッケージ本体と前記第２の半導体パッケージ本体の下面の一部から下方向に突出した第２の突出部とを有する第２の半導体パッケージとを備え、
前記第２の半導体パッケージ本体が、前記第１の半導体パッケージ本体の上側に少なくともその一部において高さ方向に重なり、前記第１の突出部と前記第２の突出部とが高さ方向に重ならないように、第１の半導体パッケージと第２の半導体パッケージとを配置した、半導体実装構造。
【請求項２】
前記第１の突出部は、略矩形の平面形状を有する前記第１の半導体パッケージ本体の一辺に沿って形成され、
前記第２の突出部は、略矩形の平面形状を有する前記第２の半導体パッケージ本体の、前記第１の突出部が設けられた辺とは高さ方向に重ならない平行な他片に沿って形成されている、請求項１に記載の半導体実装構造。
【請求項３】
前記第１の突出部が、前記第２の半導体パッケージ本体と高さ方向に重なり、前記第２の突出部が前記第１の半導体パッケージ本体と高さ方向に重なる、請求項１または２に記載の半導体実装構造。
【請求項４】
前記第１の突出部が、前記第２の半導体パッケージ本体と高さ方向に重ならず、前記第２の突出部が、前記第１の半導体パッケージ本体と高さ方向に重ならない、請求項１または２に記載の半導体実装構造。
【請求項５】
半導体パッケージ本体と半導体パッケージ本体の主表面の一部から高さ方向に突出した突出部とを有する半導体パッケージであって、
前記半導体パッケージ本体には、前記突出部に収納可能な半導体チップの平面的な寸法より大きい平面的な寸法を有する単一または複数の半導体チップを収納し、
前記突出部には、突出部に収納可能な平面的な寸法を有する、単一または複数の半導体チップまたは電子部品それぞれの、全部または一部を収納した、半導体パッケージ。
【請求項６】
前記半導体パッケージ本体は略矩形の平面形状を有し、前記突出部は、前記半導体パッケージ本体のいずれかの一辺に沿って形成されている、請求項５に記載の半導体パッケージ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マルチチップパッケージで構成された半導体パッケージおよびそれを用いた半導体実装構造に関する。
【０００２】
【従来の技術】
従来から、実装面積や実装高さを削減し、実装密度の高密度化が要求される携帯電話機や情報携帯端末などの実装構造に、半導体パッケージの内部に複数の半導体チップを収納したマルチチップパッケージが使用されている。従来のマルチチップパッケージは、たとえば特許文献１に記載されているように、複数の半導体チップを高さ方向に積層し、それぞれの半導体素子の平面形状に関わり無く、その積層した半導体チップの最大寸法に合わせてモールディングし、略直方体のマルチチップパッケージを構成していた。
【０００３】
一方、実装面積および実装高さの削減のために、半導体パッケージの上に半導体パッケージを重ねる構造（ＰＯＰ（ｐａｃｋａｇｅ  ｏｎ  ｐａｃｋａｇｅ）構造）が提案されている。従来の、ＰＯＰ構造としては、たとえば特許文献２および特許文献３に記載されているようなものがある。
【０００４】
【特許文献１】
実開平４−３８０６４号公報
【０００５】
【特許文献２】
特開平１１−２４３１７５号公報
【０００６】
【特許文献３】
特開平１１−３１７４９７号公報
【０００７】
【発明が解決しようとする課題】
従来のマルチチップパッケージにおいては、それぞれの半導体チップの平面形状に関わり無く、積層した半導体チップの最大寸法を基準に、略直方体の半導体パッケージを構成しているため、積層した半導体チップに平面的な大きさが比較的小さい半導体チップが含まれていた場合には、半導体パッケージ内に無駄な空間が生じていた。実装密度を向上させるために、このマルチチップパッケージを従来のように高さ方向に重ねても、上記の無駄な空間のために実装密度が高くならないという問題があった。
【０００８】
また、マルチチップパッケージに収納した半導体チップで発生したノイズを除去したり、高電圧を発生させたりするために、コンデンサ、抵抗、インダクタなどがマルチチップパッケージに外付けされている。このような電子部品を、マルチチップパッケージに内蔵するため、半導体チップの上方に位置させ、全体を直方体状のパッケージで覆うようにすると、電子部品を含めた平面的な実装面積は小さくなる。しかし、マルチチップパッケージの高さが高くなり、電子部品の形状によっては、半導体パッケージ内に無駄な空間が生じるために実装密度が高くならないという問題があった。
【０００９】
したがって、この発明は、上記課題を解決するためになされたものであり、マルチチップパッケージをＰＯＰ構造にする場合に実装密度を高くすることができる半導体実装構造および半導体パッケージを提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明に基づいた半導体実装構造に従えば、第１の半導体パッケージ本体と第１の半導体パッケージ本体の上面の一部から上方向に突出した第１の突出部とを有する第１の半導体パッケージと、第２の半導体パッケージ本体と第２の半導体パッケージ本体の下面の一部から下方向に突出した第２の突出部とを有する第２の半導体パッケージとを備えている。第２の半導体パッケージ本体が、第１の半導体パッケージ本体の上側に少なくともその一部において高さ方向に重なり、第１の突出部と第２の突出部とが高さ方向に重ならないように、第１の半導体パッケージと第２の半導体パッケージとが配置されている。
【００１１】
この発明に基づいた半導体パッケージに従えば、半導体パッケージ本体と半導体パッケージ本体の主表面の一部から高さ方向に突出した突出部とを有している。半導体パッケージ本体には、突出部に収納可能な半導体チップの平面的な寸法より大きい平面的な寸法を有する単一または複数の半導体チップを収納している。突出部には、突出部に収納可能な平面的な寸法を有する、単一または複数の半導体チップまたは電子部品それぞれの、全部または一部を収納している。
【００１２】
【発明の実施の形態】
以下、本実施の形態における半導体実装構造および半導体パッケージについて説明する。
【００１３】
（実施の形態１）
実施の形態１における半導体実装構造および半導体パッケージについて、図１から図４を参照して説明する。なお、図１は実施の形態１における半導体実装構造を示す一部を切り欠いた斜視図であり、図２は半導体パッケージの電極配置図であり、図３は実施の形態１の変形例の半導体パッケージの電極配置図であり、図４は実施の形態１における半導体実装構造の実装寸法を示す正面図であり、図５は実施の形態１の半導体実装構造の変形例を示す一部を切り欠いた斜視図である。
【００１４】
実施の形態１における半導体実装構造は、第１の半導体パッケージ１と第２の半導体パッケージ２とを備えている。第１の半導体パッケージ１は、第１の半導体パッケージ本体１Ｂと、第１の半導体パッケージ本体１Ｂの上面の一部から上方向に突出した第１の突出部１Ｐとで構成されている。第２の半導体パッケージ２は、第２の半導体パッケージ本体２Ｂと、第２の半導体パッケージ本体２Ｂの下面の一部から下方向に突出した第２の突出部２Ｐとで構成されている。図１および図５において、第１および第２の突出部１Ｐ，２Ｐには斜線を付している。そして、第２の半導体パッケージ本体２Ｂが、第１の半導体パッケージ本体１Ｂの上側に高さ方向に重なり、かつ、第１の突出部１Ｐと第２の突出部２Ｐとが高さ方向に重ならないように、第１の半導体パッケージ１と第２の半導体パッケージ２とが配置されている。
【００１５】
（第１の半導体パッケージ）
図１に示すように、第１の半導体パッケージ本体１Ｂには、共に半導体チップで構成された、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）２１とフラッシュメモリ２２とが収納されている。第１の半導体パッケージ本体１Ｂは、矩形の平面形状を有している。ＤＲＡＭ２１とフラッシュメモリ２２とは共に、矩形の平面形状を有しており、第１の半導体パッケージ本体１Ｂにちょうど収納可能な程度の平面的な寸法を有している。同時にＤＲＡＭ２１とフラッシュメモリ２２とは共に第１の突出部１Ｐに収納可能な平面的な寸法より大きな平面的寸法を有している。したがって、ＤＲＡＭ２１およびフラッシュメモリ２２は、第１の半導体パッケージ本体１Ｂには収納できるが、第１の突出部１Ｐには収納できない。
【００１６】
一方、第１の突出部１Ｐには、半導体チップからなるＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）２３が収納されている。ＳＲＡＭ２３は、第１の突出部１Ｐにちょうど収納可能な平面的な寸法を有している。但し本実施の形態のＳＲＡＭ２３は、高さ方向には、第１の突出部１Ｐに収納可能な寸法より若干大きい高さを有しているため、ＳＲＡＭ２３の下端部は、第１の半導体パッケージ本体１Ｂの内部に位置している。
【００１７】
ここで、収納可能な寸法とは、リードフレームの電極１４や、収納した半導体チップから電極１４にワイヤ１７などを接続するのに必要なスペースを考慮し、現実的に収納可能な半導体チップの寸法をいう。この収納可能な寸法は、たとえばワイヤ１７による接続を、半導体チップ裏面の半田バンプを電極に直接接続する、フリップチップ接続に変更することなどにより、拡大させることができる。
【００１８】
フラッシュメモリ２２とＤＲＡＭ２１とは、リードフレームのダイパッド１３の上下面にそれぞれ接着されている。第１の半導体パッケージ本体１Ｂにおいては、ＤＲＡＭ２１がダイパッド１３の下側に、フラッシュメモリ２２がダイパッド１３の上側に位置するように配設されている。また、図１および図２（ｂ）に示すように、ＤＲＡＭ２１およびフラッシュメモリ２２は、リードフレームの電極１４に金線などのワイヤ１７により電気的に接続されている。ＳＲＡＭ２３と、電極１４も、ワイヤ１７により電気的に接続されている。この電極１４にはそれぞれリード端子１５が設けられており、このリード端子１５により、実装される基板の電極（図示せず）に接続される。
【００１９】
次に、第１の半導体パッケージ１を製造する工程について説明する。まず、リードフレームのダイパッド１３の上面および下面にフラッシュメモリ２２およびＤＲＡＭ２１を接着する。次に、フラッシュメモリ２２およびＤＲＡＭ２１と電極１４とをワイヤ１７で接続する。続いて、フラッシュメモリ２２の上面にＳＲＡＭ２３を接着する。このとき、ＳＲＡＭ２３は、フラッシュメモリ２２に接続したワイヤ１７に干渉しない程度に電極１４寄りに配置する。接着したＳＲＡＭ２３と電極１４とをワイヤ１７で接続する。
【００２０】
最後にエポキシ樹脂などでモールディングを行いパッケージを形成する。このモールディングにおいては、第１の半導体パッケージ本体１Ｂを直方体状に形成し、その直方体状の第１の半導体パッケージ本体１Ｂの上面から、第１の突出部１Ｐが突出するように形成する。また、この突出部１Ｐは、第１の半導体パッケージ１のリード端子１５が設けられた一辺に沿うように形成する。
【００２１】
本実施の形態では、図２（ａ）に示すように、ＤＲＡＭ２１およびフラッシュメモリ２２の両側にそれぞれ８個の電極１４を設けている。そして、ＤＲＡＭ２１およびフラッシュメモリ２２はすべての電極１４に接続されている。ＳＲＡＭ２３は、すべての電極１４と接続されており、さらに、ＳＲＡＭ２３にのみ接続する電極１４を、ＳＲＡＭ２３を挟んで２個づつ設け、ＳＲＡＭ２３と接続している。
【００２２】
このような、電極１４の配置は、収納される半導体チップの種類などに応じて種々変更し得る。突出部１Ｐ，２Ｐに収納する半導体チップがＳＲＡＭやロジックチップのような多数の電極１４を必要とする場合には上記のように構成する必要があるが、たとえば、必要とする電極の数が少ない場合には、図３に示すように変更することができる。図３に示す変形例では、ＳＲＡＭに替えて、必要とする電極１４の数が少ない、メモリ２４を収納している。この場合には、メモリ２４は、中央部の二つの電極１４にのみ接続されている。また、ＳＲＡＭ２３を挟んで形成していた電極は省略されている。
【００２３】
また、半導体パッケージに収納する半導体チップは、その目的に応じて、異なる機能を有するものに種々変更し得る。また、その形状や収納する個数も種々変更し得る。本実施の形態では、第１の半導体パッケージ本体１Ｂに、大容量のメモリデバイスであるＤＲＡＭ２１およびフラッシュメモリ２２をそれぞれ１個ずつ収納しているが、たとえば、第１の半導体パッケージ本体１Ｂの内部に収納する半導体チップを１個または、３個以上にしてもよい。同様に、第１の突出部１Ｐに収納する半導体チップを複数にしても良い。
【００２４】
（第２の半導体パッケージ）
第２の半導体パッケージ２は、図１に示すように、第１の半導体パッケージ１を上下に１８０°回転させたような形状を有している。ダイパッド１３の下面にフラッシュメモリ２２が配設され、ダイパッド１３の上面にＤＲＡＭ２１が配設されている。第２の突出部２Ｐは、第２の半導体パッケージ本体２Ｂの一部から下向きに突出しており、第２の突出部２Ｐは、第２の半導体パッケージ本体２Ｂの第１の突出部１Ｐに重ならず平行な一辺に沿って形成されている。一方、第１の半導体パッケージ１と第２の半導体パッケージ２とは、全く同一の平面形状を有している。
【００２５】
第２の半導体パッケージ２のリード端子１５は、第１の半導体パッケージ１のリード端子１５より水平方向に長く形成されており、第１および第２の半導体パッケージ１，２を高さ方向に重ねたときに、リード端子１５，１５が接触しないように構成されている。その他図２（ａ）や図３（ａ）に示す電極１４の配置などの構成については、第１の半導体パッケージ１と同様であるので、その説明は繰り返さない。
【００２６】
（半導体実装構造）
上記の第１および第２の半導体パッケージ１，２を用いたＰＯＰ構造からなる半導体実装構造について説明する。第１の半導体パッケージ１は、図示しない基板に配設されている。その真上には、第２の半導体パッケージ２が配設されている。第１の半導体パッケージ本体１Ｂと第２の半導体パッケージ本体２Ｂとは、高さ方向にちょうど重なる。同時に、第１の半導体パッケージ１の第１の突出部１Ｐと第２の半導体パッケージ２の第２の突出部２Ｐとは、高さ方向に重ならないように配設されている。この第１の半導体パッケージ１の上面全面と第２の半導体パッケージ２の下面全面との間には、第１および第２の半導体パッケージ１，２に収納した半導体チップから発生する熱を放熱させるための隙間３１が形成されている。
【００２７】
このように実装した場合、図４に示すように、第１および第２の半導体パッケージ１，２の幅ＷＢと実装幅ＷＴとは同一であり、実装面積は増加しない。一方、その実装高さＨＴは、第１および第２の半導体パッケージ本体１Ｂ，２Ｂの高さの合計２ＨＢに、第１の突出部１Ｐの高さＨＰおよび隙間３１の高さＨＧを加えたものとなる。このように構成することで、たとえば図１１に示す比較例のように、第１の半導体パッケージ５１および第２の半導体パッケージ５２を共に直方体に構成した場合に比べ、第２の突出部２Ｐの高さＨＰに相当する実装高さを削減することができる。これにより実装密度を高くすることができる。
【００２８】
また、第１の半導体パッケージ１および第２の半導体パッケージ２に設けたＳＲＡＭ２３が、比較的小型の場合には、図５に示す変形例のように、第１の半導体パッケージ１と第２の半導体パッケージ２との間に貫通孔３２を形成するようにしてもよい。この貫通孔３２により放熱を行うことで、隙間３１を無くすことができるので、さらに実装高さを削減することができ、実装密度をさらに高くすることができる。
【００２９】
本実施の形態では、第１および第２の突出部１Ｐ，２Ｐを第１および第２の半導体パッケージ本体１Ｂ，２Ｂの高さ方向に重ならない一辺に沿って形成しているので、ＰＯＰ構造としたときに第１の突出部１Ｐと第２の突出部２Ｐとが高さ方向に重ならず、無駄なスペースを削減して実装密度を高くすることができる。
【００３０】
（実施の形態２）
実施の形態２について上記の実施の形態と異なる構成のみを説明する。なお、図６は、実施の形態２の半導体パッケージの電極配置図である。図６に示す本実施の形態においては、第１および第２の突出部１Ｐ，２Ｐに電子部品２５，２５を収納している。本明細書中、電子部品とは、抵抗、コンデンサ、インダクタなどの個別部品を意味する。これらの電子部品２５は、従来半導体パッケージに外付けされていたものであり、本実施の形態の半導体パッケージ１，２においては、これらを半導体パッケージ１，２の突出部１Ｐ，２Ｐに収納したものである。
【００３１】
このように半導体パッケージ１，２の突出部１Ｐ，２Ｐに電子部品２５，２５を収納することで、外付の電子部品を削減することで実装面積を削減することができる。さらに上述の実施の形態１と同様、実装高さを削減することができる。これにより実装密度を高くすることができる。
【００３２】
上記二つの実施の形態では、第１および第２の突出部１Ｐ，２Ｐは、第１および第２の半導体パッケージ本体１Ｂ，２Ｂの一辺に沿う直方体状に形成した。この突出部１Ｐ，２Ｐの形状は、その内部に収納する半導体チップや電子部品の形状に応じて種々変更し得る。
【００３３】
図７および図８は、実施の形態１および２の突出部１Ｐ，２Ｐの形状を変形した例を示し、第１および第２の突出部１Ｐ，２Ｐが水平方向に重なる位置における水平断面の端面図である。図７および図８においては、突出部１Ｐ，２Ｐに収納された半導体チップや電子部品の記載は省略している。たとえば、図７に示すように、突出部１Ｐ，２Ｐの平面形状が、半導体パッケージ本体１Ｂ，２Ｂの何れかの角部と直角部が重なる直角三角形となるように構成してもよい。また、図８に示すように突出部１Ｐ，２Ｐの平面形状が、半導体パッケージ本体１Ｂ，２Ｂの何れかの角部と直角部が重なるＬ字型となるように構成してもよい。さらに、第１の突出部１Ｐと、第２の突出部２Ｐとは、必ずしも同一の平面形状にする必要はなく、一方を拡大し、その分他方を縮小するようにしても良い。
【００３４】
また、上記実施の形態では、第１の半導体パッケージ本体１Ｂと、第２の半導体パッケージ本体２Ｂとが同一の平面形状となるように構成したが、たとえば、下側に位置する第１の半導体パッケージ本体１Ｂを、上側に位置する第２の半導体パッケージ本体２Ｂより小さくし、それぞれのリード端子１５，１５が互いに干渉しにくくなるようにしてもよい。
【００３５】
（実施の形態３）
実施の形態３について、実施の形態１と異なる構成のみを説明する。なお、図９は実施の形態３の半導体実装構造を示す一部を切り欠いた斜視図であり、図１０は実施の形態３の半導体実装構造の実装寸法を示す正面図である。
【００３６】
本実施の形態でも、実施の形態１と同様、第１および第２の半導体パッケージ本体１Ｂ，２Ｂから突出した第１および第２の突出部１Ｐ，２Ｐに、ＳＲＡＭ２３を収納している。本実施の形態のＳＲＡＭ２３は、実施の形態１のＳＲＡＭ２３に比べて高さが高く、これを収納する第１および第２の突出部１Ｐ，２Ｐの高さも実施の形態１より高く構成されている。なお図９において、第１および第２の突出部１Ｐ，２Ｐには斜線を付している。
【００３７】
本実施の形態の実装構造においては、図９に示すように、第１の半導体パッケージ本体１Ｂと第２の半導体パッケージ本体２Ｂとを、隙間３１を介して高さ方向に重ね、第１および第２の突出部１Ｐ，２Ｐと第１および第２の半導体パッケージ２Ｂ，１Ｂとがそれぞれ横方向に並ぶように配置する。このとき図１０に示すように第１の半導体パッケージ１と第２の半導体パッケージ２とは同じ高さとなる。
【００３８】
本実施の形態の半導体実装構造によると、上記のように第１の半導体パッケージ本体１Ｂの一部と第２の半導体パッケージ本体２Ｂの一部とを高さ方向に重ね、第１の突出部１Ｐと第２の突出部２Ｐとが高さ方向に重ならないように、第１および第２の半導体パッケージ１，２を配置したことにより、実装高さＨＴは、図１０に示すように、第１および第２の半導体パッケージ１，２単体と同一となる。したがって、実装高さを増加させることが無い。
【００３９】
また、実装面積は、第１および第２の半導体パッケージ１，２単体の場合に比べ増大する。その幅を基準に比較すると、実装幅ＷＴは、第１の半導体パッケージ１の幅ＷＢに隙間の幅ＷＧおよび第２の突出部２の幅ＷＰを加えたものとなる。しかし、第１および第２の半導体パッケージ１，２をＰＯＰ構造とせず、単に並列に並べた場合に比べると、実装面積を小さくすることができる。これらの結果、実装高さを増加させることなく実装面積を削減することができ、実装密度を高くすることができる。
【００４０】
また、実施の形態１の半導体実装構造と比較すると、実施の形態３の半導体実装構造は、図４と図１０との比較から明らかなように、実装面積は増大するが、実装高さは、小さくすることができる。したがって実施の形態３の半導体実装構造は、実装高さを低くしたい場合に好適である。
【００４１】
以上説明したように、本発明の各実施の形態に示した半導体実装構造および半導体パッケージによると、実装面積や実装高さを削減することができ、実装密度を向上させることができる。
【００４２】
なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるのではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【図面の簡単な説明】
【図１】この発明に基づいた実施の形態１における半導体実装構造を示す一部を切り欠いた斜視図である。
【図２】この発明に基づいた実施の形態１における半導体パッケージの電極配置図である。
【図３】この発明に基づいた実施の形態１の変形例の半導体パッケージの電極配置図である。
【図４】この発明に基づいた実施の形態１における半導体実装構造の実装寸法を示す正面図である。
【図５】この発明に基づいた実施の形態１における半導体実装構造の変形例を示す一部を切り欠いた斜視図である。
【図６】この発明に基づいた実施の形態２の半導体パッケージの電極配置図である。
【図７】この発明に基づいた実施の形態１および２の突出部の形状を変形した例を示し、第１および第２の突出部が水平方向に重なる位置における水平断面の端面図である。
【図８】この発明に基づいた実施の形態１および２の突出部の形状を変形した例を示し、第１および第２の突出部が水平方向に重なる位置における水平断面の端面図である。
【図９】この発明に基づいた実施の形態３の半導体実装構造を示す一部を切り欠いた斜視図である。
【図１０】この発明に基づいた実施の形態３の半導体実装構造の実装寸法を示す正面図である。
【図１１】比較例の半導体実装構造を示す一部を切り欠いた斜視図である。
【符号の説明】
１  第１の半導体パッケージ、１Ｐ  第１の突出部、１Ｂ  第１の半導体パッケージ本体、２  第２の半導体パッケージ、２Ｐ  第２の突出部、２Ｂ  第２の半導体パッケージ本体、２１  ＤＲＡＭ（半導体チップ）、２２  フラッシュメモリ（半導体チップ）、２３  ＳＲＡＭ（半導体チップ）、２４  メモリ（半導体チップ）、２５  電子部品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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