(57)【要約】【課題】高速化に対応できる、伝送線路上の反射信号が発生しない、複数のメモリモジュールがスタブ接続されたメモリシステムを提供する。【解決手段】メモリモジュール３０が装着されるコネクタ４２を、メモリコントローラ４１に接続されている伝送バスライン４３にスタブ接続する。メモリモジュールには、伝送バスライン３２とピン３３との間にスタブ抵抗を接続する。スタブ抵抗の抵抗値Ｒｓ及び終端抵抗３４の抵抗値Ｒｔｅｒｍは、伝送バスラインとメモリチップ３１とからなるメモリチップ配置部の実効インピーダンスをＺｅｆｆｄｉｍｍとして、Ｒｓ＝（ｎ−１）×Ｚｅｆｆｄｉｍｍ／ｎ、及び、Ｒｔｅｒｍ＝Ｚｅｆｆｄｉｍｍ、とし、マザーボードの配線インピーダンスＺｍｂをＺｍｂ＝（２ｎ−１）×Ｚｅｆｆｄｉｍｍ／ｎ２とする。【選択図】　　　図４
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【特許請求の範囲】
【請求項１】
メモリチップと、該メモリチップをマザーボード上のコネクタに接続するためのピンと、前記メモリチップと前記ピンとの間を接続するためのバスと、該バスの一端に接続された終端抵抗とを備えたメモリモジュールにおいて、
前記バスの他端と前記ピンとの間にスタブ抵抗を接続したことを特徴とするメモリモジュール。
【請求項２】
請求項１に記載のメモリモジュールにおいて、前記スタブ抵抗の抵抗値Ｒｓ及び前記終端抵抗の抵抗値Ｒｔｅｒｍを、前記バスと前記メモリチップとからなるメモリチップ配置部の実効インピーダンスをＺｅｆｆｄｉｍｍ、前記マザーボード上でスタブ接続されている前記コネクタの数をｎとして、Ｒｓ＝（ｎ−１）×Ｚｅｆｆｄｉｍｍ／ｎ、及び、Ｒｔｅｒｍ＝Ｚｅｆｆｄｉｍｍ、としたことを特徴とするメモリモジュール。
【請求項３】
請求項１又は２に記載のメモリモジュールにおいて、前記メモリチップを複数有し、前記バスがこれら複数のメモリチップに共通に接続されていることを特徴とするメモリモジュール。
【請求項４】
請求項１又は２に記載のメモリモジュールにおいて、前記メモリチップを複数有し、前記バスがこれら複数のメモリチップにそれぞれ対応するよう複数設けられていることを特徴とするメモリモジュール。
【請求項５】
請求項１乃至４のいずれかに記載のメモリモジュールにおいて、前記バスが双方向バスであることを特徴とするメモリモジュール。
【請求項６】
請求項１乃至４のいずれかに記載のメモリモジュールにおいて、前記バスが単方向バスであることを特徴とするメモリモジュール。
【請求項７】
請求項１乃至６のいずれかに記載のメモリモジュールにおいて、前記終端抵抗が、前記メモリチップの内部に形成されていることを特徴とするメモリモジュール。
【請求項８】
ｎ個のメモリモジュールをスタブ接続したメモリシステムであって、前記ｎ個のメモリモジュールが、それぞれ、メモリチップと、該メモリチップをマザーボード上のコネクタに接続するためのピンと、前記メモリチップと前記ピンとの間を接続するためのバスと、該バスの一端に接続された終端抵抗とを備えたメモリシステムにおいて、
前記ｎ個のメモリモジュールの各々が、前記バスの他端と前記ピンとの間に接続されたスタブ抵抗を有していることを特徴とするメモリシステム。
【請求項９】
請求項８に記載のメモリシステムにおいて、前記スタブ抵抗の抵抗値Ｒｓ及び前記終端抵抗の抵抗値Ｒｔｅｒｍを、前記バスと前記メモリチップとからなるメモリチップ配置部の実効インピーダンスをＺｅｆｆｄｉｍｍとして、Ｒｓ＝（ｎ−１）×Ｚｅｆｆｄｉｍｍ／ｎ、及び、Ｒｔｅｒｍ＝Ｚｅｆｆｄｉｍｍ、とするとともに、前記マザーボートの配線インピーダンスＺｍｂを、Ｚｍｂ＝（２ｎ−１）×Ｚｅｆｆｄｉｍｍ／ｎ２、としたことを特徴とするメモリシステム。
【請求項１０】
請求項８又は９に記載のメモリシステムにおいて、前記メモリモジュールの各々が、前記メモリチップを複数有しており、前記バスがこれら複数のメモリチップに共通に接続されていることを特徴とするメモリシステム。
【請求項１１】
請求項８又は９に記載のメモリシステムにおいて、前記メモリモジュールの各々が、前記メモリチップを複数有しており、前記バスがこれら複数のメモリチップにそれぞれ対応するように複数設けられていることを特徴とするメモリシステム。
【請求項１２】
請求項８乃至１１に記載のメモリシステムにおいて、前記バスが双方向バスであることを特徴とするメモリシステム。
【請求項１３】
請求項８乃至１１に記載のメモリシステムにおいて、前記バスが単方向バスであることを特徴とするメモリシステム。
【請求項１４】
請求項８，１０又は１１に記載のメモリシステムにおいて、前記バスが単方向バスである場合に、前記マザーボートの配線インピーダンスＺｍｂと、スタブ抵抗の抵抗値Ｒｓと、メモリチップ配置部の実効インピーダンスＺｅｆｆｄｉｍｍとの関係を、Ｚｍｂ＝（Ｒｓ＋Ｚｅｆｆｄｉｍｍ）／ｎ、としたことを特徴とするメモリシステム。
【請求項１５】
請求項８乃至１４のいずれかに記載のメモリシステムにおいて、前記終端抵抗が、前記メモリチップの内部に形成されていることを特徴とするメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリモジュール及びメモリシステムに関し、特に、複数のメモリモジュールがスタブ接続されるメモリシステムに関する。
【０００２】
【従来の技術】
図１５に従来のメモリモジュール１５０を示す。このメモリモジュールは、複数のメモリチップ１５１と、これらメモリチップ１５１に共通に接続される伝送バスライン１５２とを備えている。また、各メモリモジュールは、マザーボード（図示せず）上のコネクタに保持固定され、その端子に電気的に接続される複数のピン１５３を有している。伝送バスライン１５２の一端は、ピン１５３のうちの１本に接続されている。また、伝送バスライン１５２の他端には、その一端が所定の電圧レベルＶｔｅｒｍに接続されている終端抵抗（Ｒｔｅｒｍ）１５４の他端に接続されている。なお、このメモリモジュール１５０は、ＤＩＭＭ（Ｄｕａｌ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）である。
【０００３】
図１５のメモリモジュール１５０を複数用いた従来のメモリシステムは、図１６に示すように構成される。即ち、従来のメモリシステムは、図示しないマザーボード上に搭載されたメモリコントローラ１６１と、これにそれぞれ伝送バスライン１６２によって接続された複数（ここでは２個）のコネクタ１６３と、このコネクタ１６３にそれぞれ装着されたメモリモジュール１５０とを有している。
【０００４】
なお、このようなメモリシステムは、例えば、特開２００２−２３９０１号公報に記載されている。
【０００５】
【発明が解決しようとする課題】
従来のメモリシステムでは、メモリーコントローラとメモリモジュールが装着されるコネクタとの間を接続するために、コネクタの数に応じた数の伝送バスラインがマザーボード上に必要である。このため、従来のメモリシステムは、マザーボード上の配線数が多い（或いは総配線距離が長い）という問題点がある。そして、この問題は、より多くのメモリモジュールを接続できるメモリシステム（多スロットシステム）を構築しようとするときに、特に問題となる。
【０００６】
ＲＩＭＭ（Ｒａｍｂｕｓ　Ｉｎｌｉｎｅ　Ｍｅｍｏｒｙ　Ｍｏｄｕｌｅ）と呼ばれるメモリモジュールを用いるメモリシステムの場合は、全メモリモジュールがメモリ伝送バスラインによって分岐なく接続されるため、上記のような問題は発生しない。しかしながら、この場合には、伝送バス幅が狭い等の別の問題点がある。
【０００７】
マザーボード上の配線数が少なくてすみ、また伝送バス幅を広くできるメモリシステムとして、複数のメモリモジュールをスタブ接続することが考えられる。しかしながら、多数の分岐点を有するスタブ接続では、伝送線路上に反射信号が生じ易く、その動作が高速になればなるほどそれらの反射信号の存在を無視できなくなるという問題点がある。即ち、複数のメモリモジュールを単純にスタブ接続したのでは、動作速度に限界があるという問題点がある。
【０００８】
そこで、本発明は、伝送線路上の反射信号を抑え、高速化に対応できる、複数のメモリモジュールがスタブ接続されたメモリシステムを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によれば、メモリチップと、該メモリチップをマザーボード上のコネクタに接続するためのピンと、前記メモリチップと前記ピンとの間を接続するためのバスと、該バスの一端に接続された終端抵抗とを備えたメモリモジュールにおいて、前記バスの他端と前記ピンとの間にスタブ抵抗を接続したことを特徴とするメモリモジュールが得られる。
【００１０】
このメモリモジュールでは、前記スタブ抵抗の抵抗値Ｒｓ及び前記終端抵抗の抵抗値Ｒｔｅｒｍを、前記バスと前記メモリチップとからなるメモリチップ配置部の実効インピーダンスをＺｅｆｆｄｉｍｍ、前記マザーボード上でスタブ接続されている前記コネクタの数をｎとして、Ｒｓ＝（ｎ−１）×Ｚｅｆｆｄｉｍｍ／ｎ、及び、Ｒｔｅｒｍ＝Ｚｅｆｆｄｉｍｍ、とする。
【００１１】
また、本発明によれば、ｎ個のメモリモジュールをスタブ接続したメモリシステムであって、前記ｎ個のメモリモジュールが、それぞれ、メモリチップと、該メモリチップをマザーボード上のコネクタに接続するためのピンと、前記メモリチップと前記ピンとの間を接続するためのバスと、該バスの一端に接続された終端抵抗とを備えたメモリシステムにおいて、前記ｎ個のメモリモジュールの各々が、前記バスの他端と前記ピンとの間に接続されたスタブ抵抗を有していることを特徴とするメモリシステムが得られる。
【００１２】
このメモリシステムでは、前記スタブ抵抗の抵抗値Ｒｓ及び前記終端抵抗の抵抗値Ｒｔｅｒｍを、前記バスと前記メモリチップとからなるメモリチップ配置部の実効インピーダンスをＺｅｆｆｄｉｍｍとして、Ｒｓ＝（ｎ−１）×Ｚｅｆｆｄｉｍｍ／ｎ、及び、Ｒｔｅｒｍ＝Ｚｅｆｆｄｉｍｍ、とするとともに、前記マザーボートの配線インピーダンスＺｍｂを、Ｚｍｂ＝（２ｎ−１）×Ｚｅｆｆｄｉｍｍ／ｎ２、とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１４】
まず、本発明の理解を容易にするため、図１に示すスター結線における信号反射の防止方法について説明する。
【００１５】
図１のスター結線は、配線インピーダンスＺ０の伝送線４本を、それぞれの伝送線に接続される抵抗値Ｒｓのスタブ抵抗を介して１点で互いに接続したものである。このスター結線において、ある一本の伝送線に着目すると、残りの伝送線は、着目した伝送線から分岐した伝送線であるとみなせる。つまり、図１のスター結線は、分岐数ｎ＝３の伝送線路である。
【００１６】
このようなスター結線において、Ａ点で反射が生じない条件は、
【数１】
Ｚ０＝Ｒｓ＋（Ｒｓ＋Ｚ０）／３　　　　　…（１）
である。これを一般式で表すと、
【数２】
Ｚ０＝Ｒｓ＋（Ｒｓ＋Ｚ０）／ｎ　　　　　…（２）
となる。そして、この（２）式からスタブ抵抗の値Ｒｓを求めると、
【数３】
Ｒｓ＝（ｎ−１）×Ｚ０／（ｎ＋１）　　　　　…（３）
となる。なお、図１の場合は、ｎ＝３なので、Ｒｓ＝Ｚ０／２、である。
【００１７】
図１のスター結線では、全ての伝送線の配線インピーダンスがＺ０で互いに等しく、また、全てのスタブ抵抗の抵抗値がＲｓで互いに等しいので、上記のようにして求めた抵抗値Ｒｓを採用することにより、どの方向からの信号も分岐点において反射を生じることはない。つまり、以上のようにして求めた抵抗値Ｒｓを持つスタブ抵抗を使用することにより、信号反射が生じない、分岐数ｎの伝送線路を実現することができる。
【００１８】
なお、分岐数ｎ＝２の場合については、上記のようにしてスタブ抵抗Ｒｓを定めることが、例えば、特開２００１−８４０７０号公報に記載されている。（ただし、この公報には、分岐数ｎ＝２の場合しか記載されておらず、その技術は分岐数ｎが３以上の場合には適用できない。また、この公報に記載の技術は、液晶表示パネルに使用されるもので、終端抵抗が設けられておらず、配線の端部で反射が生じることを前提としており、メモリシステムへの適用を示唆するものではない。特に、高速動作が要求されるメモリシステムへの適用は到底考えられない。また、この公報記載の技術は、一の配線の特性インピーダンスを固定し、それに応じた他の２つの配線の特性インピーダンスや、抵抗素子の抵抗値を定めるというもので、メモリシステムに適用できるものではない。）
さて、上述したスター結線における信号反射を防止する技術を、複数のメモリモジュールがスタブ接続されるメモリシステムに導入（例えば、ＩＯバスラインに適用）することを考える。この場合、マザーボード上には、スタブ抵抗Ｒｓ（図１のＲ１）を形成したくない。これは、ユーザが要求するメモリモジュールの数（即ち、分岐数ｎ）は様々で、その要求に答えるには、スタブ抵抗Ｒｓの抵抗値を分岐数ｎに応じて変更できるようにする必要があるが、マザーボードの改造は通常その製造元によって禁止されており、マザーボード上のスタブ抵抗の抵抗値を変更することができないからである。また、マザーボード上の抵抗素子数（部品点数）の増加を防ぐとともに、信号振幅の減衰を抑えるためでもある。従って、マザーボード上にスタブ抵抗を形成することなく、上記メモリシステムにおいて信号の反射を防止するためには、図２に示すようなスター結線で信号反射が発生しないようにすればよい。即ち、図２のスター結線において、マザーボードの配線インピーダンスをＺｍｂ、メモリーモジュールの配線インピーダンスをＺｄｉｍｍ、スタブ抵抗をＲｓとし、Ａ点及びＢ点の双方において反射が生じない条件を求めればよい。
【００１９】
図２のスター結線において、分岐数をｎとすると、Ａ点で反射が生じない条件は、
【数４】
Ｚｍｂ＝（Ｒｓ＋Ｚｄｉｍｍ）／ｎ　　　　　…（４）
である。また、Ｂ点で反射が生じない条件は、
【数５】
Ｚｄｉｍｍ＝Ｒｓ＋｛Ｚｍｂ×（Ｒｓ＋Ｚｄｉｍｍ）｝
／｛（Ｒｓ＋Ｚｄｉｍｍ）＋Ｚｍｂ×（ｎ−１）｝　　　…（５）
である。
【００２０】
（４）式を（５）式に代入して、Ｚｍｂを消去すると、
【数６】
Ｒｓ＝（ｎ−１）×Ｚｄｉｍｍ／ｎ　　　　　…（６）
となる。また、（６）式を（４）式に代入してＲｓを消去すると、
【数７】
Ｚｍｂ＝（２ｎ−１）×Ｚｄｉｍｍ／ｎ２　　　　　…（７）
となる。
【００２１】
従って、（６）式を使って、メモリモジュールの配線インピーダンスＺｄｉｍｍに基づいてスタブ抵抗Ｒｓを決定し、（７）式を使って、マザーボードの配線インピーダンスＺｍｂを決定することにより、図２のようにスター結線されたマザーボードとメモリモジュールとの間で信号反射の無い双方向伝送を実現できる。なお、上記条件を満たすスター結線は、コマンドアドレスバスのような単方向バスにも適用可能であるが、単方向バスとして使用する場合には、（５）式の条件を満たす必要は無く、Ｚｍｂ、Ｒｓ及びＺｄｉｍｍが、（４）式の条件を満たす関係にあればよい。
【００２２】
次に、図３乃至図５を参照して、本発明の一実施の形態に係るメモリモジュール及びそれを用いたメモリシステムについて説明する。
【００２３】
図３に、本発明の一実施の形態に係るメモリモジュールを示す。図３のメモリモジュール３０は、９個のメモリチップ３１と、これらのメモリチップ３１に共通に接続される伝送バスライン３２と、マザーボード（図示せず）に搭載されたコネクタ（図４参照）のスロットに挿入保持され、そのコネクタの端子に電気的に接続される複数のピン３３と、伝送バスライン３２の一端に接続された終端抵抗（Ｒｔｅｒｍ）３４と、伝送バスライン３２の他端とピン３３のうちの１本との間に接続されたスタブ抵抗（Ｒｓ）３５とを有している。なお、終端抵抗（Ｒｔｅｒｍ）３４は、所定の終端電圧レベルＶｔｅｒｍに接続されるよう構成されている。
【００２４】
図４及び図５に、図３のメモリモジュール３０が２個スタブ接続されたメモリシステム及び３個スタブ接続されたメモリシステムをそれぞれ示す。
【００２５】
図４のメモリシステムは、図示しないマザーボード上に塔載されたメモリコントローラ４１と、２個のコネクタ４２と、メモリコントローラ４１にコネクタ４２をスタブ接続するための伝送バスライン４３とを有している。同様に、図５のメモリシステムは、図示しないマザーボード上に塔載されたメモリコントローラ５１と、３個のコネクタ５２と、メモリコントローラ５１にコネクタ５２をスタブ接続する伝送バスライン５３とを有している。なお、これらのメモリシステムは、メモリモジュール３０上の伝送バスライン３２及びマザーボード上の伝送バスライン４３又は５３がＩＯバスライン（双方向バス）として構成されているものとする。この場合、メモリコントローラ４１及各メモリチップ３１には、それぞれ、ＩＯバスラインに接続されるドライバとレシーバ（図４及び図５には、メモリコントローラ４１及び１個のメモリチップについて、それぞれ△及び▽で示す。）とを備えている。
【００２６】
図３のメモリモジュール３０において、伝送バスライン３２の配線インピーダンスをＺ０（＝√Ｌ／Ｃ）［Ω］、メモリチップ３１同士の間隔をＸ［ｍ］、及びメモリチップ３１の入力容量をＣｉｎ［Ｆ］とすると、伝送バスライン３２とメモリチップ３１とで構成されるメモリチップ配置部の実効インピーダンスＺｅｆｆｄｉｍｍ（図２におけるＺｄｉｍｍに相当）は、
【数８】
Ｚｅｆｆｄｉｍｍ＝√Ｌ／｛Ｃ＋Ｃｉｎ／Ｘ）｝
で表される。例えば、Ｚ０＝６０［Ω］（Ｌ＝３．６×１０−７［Ｈ／ｍ］，Ｃ＝１．０×１０−１０［Ｆ／ｍ］），Ｘ＝１２×１０−３［ｍ］，及びＣｉｎ＝１．６×１０−１２［Ｆ］のときは、Ｚｅｆｆｄｉｍｍ＝３９．３［Ω］である。
【００２７】
また、Ｚ０＝６０［Ω］（Ｌ＝３．６×１０−７［Ｈ／ｍ］，Ｃ＝１．０×１０−１０［Ｆ／ｍ］），Ｘ＝１３×１０−３［ｍ］，及びＣｉｎ＝１．２×１０−１２［Ｆ］のときは、Ｚｅｆｆｄｉｍｍ＝４３．３［Ω］である。
【００２８】
各メモリモジュール３０の終端抵抗３４の抵抗値Ｒｔｅｒｍは、メモリチップ配置部の実効インピーダンスＺｅｆｆｄｉｍｍに一致するよう設定される。また、スタブ抵抗３５の抵抗値Ｒｓは、（６）式と同様の式、即ち、
【数９】
Ｒｓ＝｛（ｎ−１）／ｎ｝×Ｚｅｆｆｄｉｍｍ
により求められる。例えば、図４においては、ｎ＝２であり、Ｚｅｆｆｄｉｍｍ＝３９．３［Ω］と仮定した場合、
【数１０】
Ｒｓ＝｛（ｎ−１）／ｎ｝×Ｚｅｆｆｄｉｍｍ
＝（１／２）×３９．３
＝１９．７［Ω］
となる。また、このときのマザーボード上の配線インピーダンスＺｍｂは、（７）式より、
【数１１】
Ｚｍｂ＝（２ｎ−１）Ｚｅｆｆｄｉｍｍ／ｎ２
＝３×３９．３／４
＝２９．５［Ω］
となる。これらを、簡単に模式図で表すと図６のようになる。
【００２９】
また、図５においては、ｎ＝３であり、Ｚｅｆｆｄｉｍｍ＝４３．３［Ω］と仮定した場合、スタブ抵抗３５の抵抗値Ｒｓ及びマザーボードの配線インピーダンスＺｍｂは、それぞれ、Ｒｓ＝２８．９［Ω］、Ｚｍｂ＝２４．１［Ω］となる。これらを簡単に模式図で表すと、図７のようになる。
【００３０】
図４や図５に示すメモリシステムは、分岐点で信号の反射が発生せず、また、終端部での反射も無いので、既存のＤＤＲ−Ｉ（動作周波数１３３ＭＨｚ）やＤＤＲ−ＩＩ（動作周波数２６６ＭＨｚ）に比べ、より高速（３００ＭＨｚ以上）の動作を安定して行うことができる。
【００３１】
また、これらのメモリシステムは、マザーボード上にスタブ抵抗を必要としないので、部品点数が少なくてすみ、マザーボード上の配線トレースに余裕ができる上、信号振幅の減衰を抑えることもできる。さらに、マザーボード上の配線を増加することなく多スロットシステムを構成することができる。
【００３２】
なお、上記実施の形態では、双方向バスであるＩＯバスへの本発明の適用について説明したが、本発明は、図８及び図９に示すように、コマンドアドレスバスのような単方向アドレスバスへの適用も可能である。この場合、マザーボードの配線インピーダンスＺｍｂ、スタブ抵抗値Ｒｓ及びメモリチップ配置部の実効インピーダンスＺｅｆｆｄｉｍｍは、（６）式及び（７）式の条件から求めてもよいし、（４）式の条件のみを満たすようにしてもよい。例えば、図８において、Ｚｅｆｆｄｉｍｍ＝３９．３［Ω］、Ｚｍｂ＝３０［Ω］と仮定した場合、
Ｚｍｂ＝（Ｒｓ＋Ｚｅｆｆｄｉｍｍ）／ｎ
より、
Ｒｓ　＝ｎ×Ｚｍｂ−Ｚｅｆｆｄｉｍｍ
＝２×３０−３９．３
＝２０．７［Ω］
となり、図９において、Ｚｅｆｆｄｉｍｍ＝４３．３［Ω］、Ｚｍｂ＝３０［Ω］と仮定した場合、
Ｚｍｂ＝（Ｒｓ＋Ｚｅｆｆｄｉｍｍ）／ｎ
より、
Ｒｓ　＝３×３０−４３．３
＝４６．７［Ω］
となる。
【００３３】
また、上記実施の形態では、終端抵抗３４はメモリチップ３１から独立してメモリモジュール上に形成されているが、図１０に示すように、メモリチップ３１内に形成することも可能である。これは、オン・ダイ・ターミネーション（Ｏｎ　Ｄｉｅ　Ｔｅｒｍｉｎａｔｉｏｎ）と呼ばれる公知の技術である。
【００３４】
次に、本発明の他の実施の形態に係るメモリモジュール及びメモリシステムについて、図１１乃至図１３を参照して説明する。
【００３５】
図１１に示されたメモリモジュール１１０は、９個のメモリチップ１１１と、これらメモリチップ１１１に各々接続されたＩＯバスライン１１２と、各メモリチップ１１１の内部に形成され、ＩＯバスライン１１２の一端に接続された終端抵抗１１３と、ＩＯバスライン１１２の他端にそれぞれ接続されたスタブ抵抗１１４と、スタブ抵抗１１４に接続されたピン１１５とを有している。
【００３６】
図１２に、図１１のメモリモジュールを３個有するメモリシステムを、図１３に、図１１のメモリモジュールを４個有するメモリシステムを示す。
【００３７】
図１２のメモリシステムは、図示しないマザーボード上に搭載されるメモリコントローラ１２１と、３つのコネクタ１２２と、これらを接続する複数のＩＯバスライン１２３とを有している。ＩＯバスライン１２３は、メモリモジュール１１０のメモリチップ１１１に１対１で対応するように用意されている。そして、ＩＯバスライン１２３の各々は、全てのメモリモジュール１１０のメモリチップ１１１を１個ずつ互いに接続するよう、３つのコネクタ１２２に接続されている。つまり、本実施の形態では、メモリモジュール１１０ではなくメモリチップがスタブ接続されている。
【００３８】
本実施の形態においても、終端抵抗１１３及びスタブ抵抗１１４の抵抗値を、それぞれ、前述の（６）式及び（７）式により定めることで、信号反射のない双方向伝送を実現できる。ただし、本実施の形態における実効インピーダンスＺｅｆｆｄｉｍｍは、各メモリチップ１１１とそれに接続されるＩＯバスライン１１２とによって定まる。
【００３９】
図１３のメモリシステムは、図１２のメモリシステムと同様のメモリシステムであって、メモリモジュール１１０の数を４個にしたものである。メモリモジュールの数（分岐数ｎ）を４にしたので、各メモリモジュール１１０のスタブ抵抗Ｒｓの抵抗値は、図１２のメモリシステムのものとは異なる値となっている。それ以外は、図１２のメモリシステムと同じである。
【００４０】
なお、上述したいずれの実施の形態においても、終端抵抗３４又は１１３が、所定の電圧レベルＶｔｅｒｍに接続される場合について説明したが、図１４に示すように、２個の抵抗を用いて電源電圧ＶＤＤを分圧し、所定の電圧レベルを得るようにしてもよい。
【００４１】
【発明の効果】
本発明によれば、メモリモジュールの伝送バスラインとピンとの間にスタブ抵抗を接続するようにしたことで、信号反射のない、安定した高速動作が可能な、スタブ接続メモリシステムを実現することができ、多スロットシステムを効率よく構築することができる。
【００４２】
また、本発明によれば、上述の多スロットシステムを構築する際に、マザーボード上の部品点数の増加や、配線数の増加がないため、マザーボード上の配線トレースを余裕を持って行うことができる。
【図面の簡単な説明】
【図１】スター結線について説明するための模式図である。
【図２】本発明に適用されるスター結線について説明するための模式図である。
【図３】本発明の一実施の形態に係るメモリモジュールの概略図である。
【図４】図３のメモリモジュールを２個スタブ接続したメモリシステムの構成図である。
【図５】図３のメモリモジュールを３個スタブ接続したメモリシステムの構成図である。
【図６】図４のメモリシステムの接続関係を示す模式図である。
【図７】図５のメモリシステムの接続関係を示す模式図である。
【図８】図４のメモリシステムの変形例を示す図である。
【図９】図５のメモリシステムの変形例を示す図である。
【図１０】図３のメモリモジュールの変形例を示す図である。
【図１１】本発明の他の実施の形態に係るメモリモジュールの概略図である。
【図１２】図１１のメモリモジュールを３個用いたメモリシステムの構成図である。
【図１３】図１１のメモリモジュールを４個用いたメモリシステムの構成図である。
【図１４】図１１のメモリモジュールにおける終端方法の他の例を示す図である。
【図１５】従来のメモリモジュールの概略図である。
【図１６】従来のメモリモジュールを２個用いたメモリシステムの構成図である。
【符号の説明】
３０　　　メモリモジュール
３１　　　メモリチップ
３２　　　伝送バスライン
３３　　　ピン
３４　　　終端抵抗
３５　　　スタブ抵抗
４１　　　メモリコントローラ
４２　　　コネクタ
４３　　　伝送バスライン
５１　　　メモリコントローラ
５２　　　コネクタ
５３　　　伝送バスライン
１１０　　メモリモジュール
１１１　　メモリチップ
１１２　　ＩＯバスライン
１１３　　終端抵抗
１１４　　スタブ抵抗
１１５　　ピン
１２１　　メモリコントローラ
１２２　　コネクタ
１２３　　ＩＯバスライン
【図１】
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【図２】
2004062530.tif 000004
【図３】
2004062530.tif 000005
【図４】
2004062530.tif 000006
【図５】
2004062530.tif 000007
【図６】
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【図７】
2004062530.tif 000009
【図８】
2004062530.tif 000010
【図９】
2004062530.tif 000011
【図１０】
2004062530.tif 000012
【図１１】
2004062530.tif 000013
【図１２】
2004062530.tif 000014
【図１３】
2004062530.tif 000015
【図１４】
2004062530.tif 000016
【図１５】
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【図１６】
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