(57)【要約】【課題】分岐が多い回路網を含む半導体集積回路のレイアウト設計において、ネットリストを変更することなしに、スルーレートを改善する。【解決手段】このレイアウト設計方法は、信号を出力する第１の回路と、第１の回路から出力される信号に基づいて動作する複数の第２の回路とを含むネットリストをコンピュータに入力するステップＳ２と、ネットリストに基づいて、少なくとも１つの分岐点を有する配線によって第１の回路の出力端子が複数の第２の回路の入力端子に接続されるように、ネットリストに含まれている回路の自動配置及び配線を行うステップＳ３と、少なくとも１つの分岐点と複数の第２の回路の入力端子との間において、いずれかの分岐点から所定の距離内に複数のバッファ回路をそれぞれ挿入するステップＳ４及びＳ５とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コンピュータを用いて半導体集積回路のレイアウトを設計する方法であって、
信号を出力する第１の回路と、前記第１の回路から出力される信号に基づいて動作する複数の第２の回路とを含むネットリストをコンピュータに入力するステップ（ａ）と、
前記ネットリストに基づいて、少なくとも１つの分岐点を有する配線によって前記第１の回路の出力端子が前記複数の第２の回路の入力端子に接続されるように、前記ネットリストに含まれている回路の自動配置及び配線を行うステップ（ｂ）と、
前記少なくとも１つの分岐点と前記複数の第２の回路の入力端子との間において、いずれかの分岐点から所定の距離内に複数のバッファ回路をそれぞれ挿入するステップ（ｃ）と、
を具備するレイアウト設計方法。
【請求項２】
ステップ（ｃ）が、
前記少なくとも１つの分岐点と前記複数の第２の回路の入力端子との間に、複数のバッファ回路をそれぞれ挿入するステップと、
前記複数のバッファ回路が前記少なくとも１つの分岐点に近付くように、前記複数のバッファ回路の位置を移動させるステップと、
を含む、請求項１記載のレイアウト設計方法。
【請求項３】
半導体集積回路であって、
信号を出力する第１の回路と、
前記第１の回路から出力される信号を複数の経路に分岐する少なくとも１つの分岐点を有する配線と、
分岐された複数の経路にそれぞれ電気的に接続されている複数のバッファ回路であって、いずれかの分岐点から所定の距離内に配置されている前記複数のバッファ回路と、
前記第１の回路から前記複数のバッファ回路を介して出力される信号にそれぞれ基づいて動作する複数の第２の回路と、
を具備する半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体集積回路のレイアウト設計方法に関し、特に、受注先の仕様に合わせて種々のセルを用いて設計されるゲートアレイ、エンベデッドアレイ、スタンダードセル等の半導体集積回路のレイアウト設計方法に関する。さらに、本発明は、そのようなレイアウト設計方法を用いて製造された半導体集積回路に関する。
【０００２】
【従来の技術】
従来、分岐が多い回路網を含む半導体集積回路のレイアウト設計においては、スルーレートを改善するために、分岐を有する回路網を駆動する送信側回路の出力側に、１つ又は複数のバッファ回路を挿入することが行われていた。図５に、そのような従来の半導体集積回路のレイアウトを示す。
【０００３】
図５に示すように、送信側回路１の出力には、２つのバッファ回路２２及び２３が直列に接続され、バッファ回路２３の出力端子に接続されている配線が分岐して、受信側回路２〜５に接続されている。しかしながら、このように複数のバッファ回路を直列に接続しても、後段のバッファ回路２３は長い配線を介して４つの受信側回路２〜５に接続されるので、配線の浮遊容量と受信側回路の入力容量との両方が付加されることになり、スルーレートの改善が困難であった。
【０００４】
ところで、下記の特許文献１には、クロックスキューを容易に低減可能な構成を有するクロック供給回路及びそのレイアウト方法が開示されている。このクロック供給回路は、入力端子がクロック信号源端子に接続された第１のバッファ素子と、出力端子がフリップフロップのクロック入力端子に接続された第２のバッファ素子とを備え、第１のバッファ素子の出力端子と第２のバッファ素子の入力端子とが、分岐なく、かつ、第３のバッファ素子を介して接続されている。しかしながら、このレイアウト方法は、スルーレートを改善することを目的としたものではなく、また、このようなレイアウト設計を行うためには、自動配置配線ツールにおいて用いるネットリストを変更しなければならないので手間がかかる。
【０００５】
【特許文献１】
特開平１１−１１１８５０号公報  （第１−２頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、分岐が多い回路網を含む半導体集積回路のレイアウト設計において、ネットリストを変更することなしに、スルーレートを改善することを目的とする。さらに、本発明は、そのようなレイアウト設計方法を用いて製造された半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るレイアウト設計方法は、コンピュータを用いて半導体集積回路のレイアウトを設計する方法であって、信号を出力する第１の回路と、第１の回路から出力される信号に基づいて動作する複数の第２の回路とを含むネットリストをコンピュータに入力するステップ（ａ）と、ネットリストに基づいて、少なくとも１つの分岐点を有する配線によって第１の回路の出力端子が複数の第２の回路の入力端子に接続されるように、ネットリストに含まれている回路の自動配置及び配線を行うステップ（ｂ）と、少なくとも１つの分岐点と複数の第２の回路の入力端子との間において、いずれかの分岐点から所定の距離内に複数のバッファ回路をそれぞれ挿入するステップ（ｃ）とを具備する。
【０００８】
ここで、ステップ（ｃ）が、少なくとも１つの分岐点と複数の第２の回路の入力端子との間に、複数のバッファ回路をそれぞれ挿入するステップと、複数のバッファ回路がいずれかの分岐点に近付くように、複数のバッファ回路の位置を移動させるステップとを含むようにしても良い。
【０００９】
また、本発明に係る半導体集積回路は、信号を出力する第１の回路と、第１の回路から出力される信号を複数の経路に分岐する少なくとも１つの分岐点を有する配線と、分岐された複数の経路にそれぞれ電気的に接続されている複数のバッファ回路であって、いずれかの分岐点から所定の距離内に配置されている複数のバッファ回路と、第１の回路から複数のバッファ回路を介して出力される信号にそれぞれ基づいて動作する複数の第２の回路とを具備する。
【００１０】
以上の様に構成した本発明によれば、信号を出力する第１の回路と、第１の回路から出力される信号に基づいて動作する複数の第２の回路とを含む半導体集積回路のレイアウト設計において、ネットリストに基づいて回路の自動配置及び配線を行った後で、少なくとも１つの分岐点と複数の第２の回路の入力端子との間において、いずれかの分岐点から所定の距離内に複数のバッファ回路をそれぞれ挿入することにより、ネットリストを変更することなしにスルーレートを改善することができる。
【００１１】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路のレイアウト設計方法を示すフローチャートである。
まず、ステップＳ１において、半導体集積回路の回路設計を行い、ネットリストを作成する。ここでは、図２に示すような半導体集積回路のレイアウトを設計するものとする。なお、図２においては、バッファ回路は含まれていない。
【００１２】
図２に示すように、この半導体集積回路は、信号を出力する送信側回路１と、送信側回路１から出力される信号に基づいて動作する複数の受信側回路２〜５とを含んでいる。ここでは、送信側回路１の出力端子の近傍において３つの分岐点Ｎ１〜Ｎ３を有する配線によって、送信側回路１の出力端子が受信側回路２〜５の入力端子に接続されている。
【００１３】
ネットリストは、上記の送信側回路や受信側回路等を半導体装置において形成するための複数のセルに関する情報と、これらのセル間の配線に関する情報とを含んでいる。
【００１４】
再び図１を参照すると、ステップＳ２において、作成されたネットリストをコンピュータに入力する。次に、ステップＳ３において、コンピュータ上で動作する自動配置配線ツールを用いて、ネットリストに基づいてセルの初期配置及び配線を行う。
【００１５】
ステップＳ４において、分岐点Ｎ１〜Ｎ３と受信側回路２〜５の入力端子との間に、複数のバッファ回路をそれぞれ挿入する。例えば、図３に示すように、受信側回路２〜５の入力端子の前段に、バッファ回路１２〜１５をそれぞれ挿入する。
【００１６】
次に、図１のステップＳ５において、バッファ回路１２〜１５がいずれかの分岐点に近付くように、バッファ回路１２〜１５の位置を移動させる。これにより、図４に示すように、バッファ回路１２及び１４が分岐点Ｎ２から所定の距離内に配置されると共に、バッファ回路１３及び１５が分岐点Ｎ３から所定の距離内に配置される。
【００１７】
本実施形態によれば、送信側回路１の出力端子の近傍において配線が分岐され、分岐された配線が直ちにバッファ回路１２〜１５に入力されるので、送信側回路１の出力端子に接続される配線の浮遊容量が小さく、分岐数が多くても送信側回路１のスルーレートがあまり劣化しない。一方、バッファ回路１２〜１５と受信側回路２〜５との間の距離は長くなるものの、１つのバッファ回路に１つの受信側回路しか接続されないので、受信側回路の入力容量によるバッファ回路のスルーレートの劣化があまり起こらない。これらのことにより、スルーレートを改善することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るレイアウト設計方法を示すフロー図。
【図２】レイアウト設計すべき半導体集積回路を示す図。
【図３】図２の回路にバッファ回路を挿入した状態を示す図。
【図４】図３の回路においてバッファ回路を移動した状態を示す図。
【図５】従来の半導体集積回路のレイアウトを示す図。
【符号の説明】
１  送信側回路、  ２〜５  受信側回路、  １２〜１５  バッファ回路、  Ｎ１〜Ｎ３  分岐点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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