(57)【要約】【課題】ＳｉＧｅ層を有する半導体基板の製造方法において、ＳｉＧｅ層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、無転位の歪Ｓｉ層を形成することができる半導体基板の製造方法を提供する。【解決手段】シリコン基板上にＳｉＧｅ層を臨界膜厚以下で形成する工程と、前記ＳｉＧｅ層を複数部分に分割する工程と、分割された前記ＳｉＧｅ層上にＳｉ層を形成する工程とを備えていることを特徴とする半導体基板の製造方法を用いる。【選択図】      なし【特許請求の範囲】
【請求項１】
シリコン基板上にＳｉＧｅ層を臨界膜厚以下で形成する工程と、前記ＳｉＧｅ層を複数部分に分割する工程と、分割された前記ＳｉＧｅ層上にＳｉ層を形成する工程とを備えていることを特徴とする半導体基板の製造方法。
【請求項２】
前記ＳｉＧｅ層の分割は、リソグラフィーにより行うことを特徴とする請求項１記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の製造方法、より詳細には、ＳｉＧｅ層を有する半導体基板の製造方法に関するものである。
【０００２】
【従来の技術】
近年、シリコン基板上に、ＳｉＧｅ層を介してＳｉをエピタキシャル成長させた歪Ｓｉ層をチャネル領域に用いた高速デバイスが提案されている。
この歪Ｓｉ層は、Ｓｉに比べて格子定数が大きいＳｉＧｅに引っ張られて歪を生じており、これにより、Ｓｉのバンド構造が変化し、縮退が解けて、キャリア移動度が増大する。
よって、この歪Ｓｉ層をチャネル領域に用いることにより、バルクＳｉを用いた場合の１．５倍以上のキャリア移動の高速化が可能となる。
【０００３】
上記のような歪Ｓｉ層を、転位を生じさせることなく得るためには、シリコン基板上に転位密度が低いＳｉＧｅ層をエピタキシャル成長させる必要がある。
しかしながら、ＳｉとＳｉＧｅは格子定数が異なることから、格子不整合により転位が発生し、その影響が歪Ｓｉ層にまで及び、その結果、デバイス活性層である歪Ｓｉ層において、転位が生じるという問題があった。
【０００４】
これに対しては、従来は、エピタキシャル成長の過程において、ＳｉＧｅ層中のＧｅ濃度を段階的に増加させる組成傾斜層を形成することにより、転位の発生を防止する方法が採用されていた（例えば、特許文献１参照）。
【０００５】
しかしながら、この方法でも、トランジスタの動作不良を防止するほどの転位の低減化を図ることは困難であった。
また、Ｇｅ濃度を段階的に増加させるため、ＳｉＧｅ層の厚さが約３μｍと非常に厚いものとなり、このような厚いＳｉＧｅ層のエピタキシャル成長には時間を要し、生産効率、コストの面においても劣っていた。
【０００６】
ところで、シリコン基板上にＳｉＧｅ層を形成する際は、それ以上の膜厚になると転位が生じて緩和が促進される膜厚、いわゆる臨界膜厚が存在する。この臨界膜厚は、ＳｉＧｅ層中のＧｅ濃度が大きくなるほど小さくなり、Ｇｅ濃度に依存するが、およそ数十ｎｍである。
【０００７】
しかしながら、通常は、臨界膜厚以下の数十ｎｍ程度の膜厚では、ＳｉＧｅ層を緩和させることは困難であり、その上に歪Ｓｉ層を形成することは困難であった。
したがって、臨界膜厚以下で、かつ、十分に緩和されたＳｉＧｅ層が形成される方法が求められていた。
【０００８】
上記課題に対しては、例えば、特許文献２に、ＳｉＧｅ層を成長させるシリコン基板を数μｍの正方形状の凸部として形成することにより、ＳｉＧｅ層の臨界膜厚を増大させることができ、無欠陥で熱的に安定なＳｉＧｅ層を有する半導体装置が得られることが記載されている。
【０００９】
【特許文献１】
特開平６−２５２０４６号公報
【特許文献２】
特開平５−２５９０７７号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上記のような半導体装置においては、所望のデバイスに応じて、シリコン基板表面自体を予め精密に凹凸加工しておく必要があり、しかも、前記凸部は、特定のサイズおよび形状に限定されるものであり、デバイスのサイズおよび形状も制約されるという課題を有していた。
また、上記特許文献２に記載されたような方法は、ＳｉＧｅ層の臨界膜厚が増大される方法であり、ＳｉＧｅ層の薄層化が図られるものではない。
【００１１】
したがって、基板全体を有効に活用することができることが望ましく、すなわち、ＳｉＧｅ層の薄層化を図るために、ＳｉＧｅ層が臨界膜厚以下で、かつ、十分に緩和された状態で形成され、パターン設計の自由度が高い基板が求められていた。
【００１２】
本発明は、上記技術的課題を解決するためになされたものであり、ＳｉＧｅ層を有する半導体基板の製造方法において、ＳｉＧｅ層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、無転位の歪Ｓｉ層を形成することができる半導体基板の製造方法を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、シリコン基板上にＳｉＧｅ層を臨界膜厚以下で形成する工程と、前記ＳｉＧｅ層を複数部分に分割する工程と、分割された前記ＳｉＧｅ層上にＳｉ層を形成する工程とを備えていることを特徴とする。
上記方法によれば、格子不整合により発生する転位をＳｉＧｅ層とシリコン基板との界面において捕捉し、ＳｉＧｅ層を緩和させることができるため、ＳｉＧｅ層の薄層化およびＳｉＧｅ層表面における転位密度の低減化を図り、無転位の歪Ｓｉ層を形成することができる。
【００１４】
前記ＳｉＧｅ層の分割は、リソグラフィーにより行うことが好ましい。
上記のような半導体基板の製造においては、シリコン基板上にｎｍオーダーの微細なメサ構造を形成することができることから、リソグラフィー技術を用いることが好ましい。
【００１５】
【発明の実施の形態】
本発明を、図面に基づいて、より詳細に説明する。
図１に、本発明に係る半導体基板の製造方法の製造過程を模式的に示す。
まず、図１（ａ）に示すように、シリコン基板１上にＳｉＧｅ層２を臨界膜厚以下の厚さで形成する。前記ＳｉＧｅ層２は、ＳｉＧｅ中のＧｅ濃度が１０〜３０％程度、膜厚１０〜１００ｎｍ程度で、エピタキシャル成長により形成させることが好ましい。
前記ＳｉＧｅ層２は、臨界膜厚以下で形成されているため、転位は発生しておらず、それと同時に、緩和もされていない。
【００１６】
次に、図１（ｂ）に示すように、前記ＳｉＧｅ層２上に、レジスト３を塗布し、これに、露光およびエッチング処理を施して、図１（ｃ）に示すように、部分的にレジスト３を除去する。
さらに、ウェットエッチング処理等により、レジスト３により被覆されておらず、露出している部分のＳｉＧｅ層２を除去する。これにより、図１（ｄ）に示すように、ＳｉＧｅ層２は、複数部分に分割されたメサ構造に形成される。
上記のように分割することにより、ＳｉとＳｉＧｅとの格子不整合による転位が発生し、ＳｉＧｅ層２は緩和する。このとき発生する転位は、ＳｉＧｅ層２とシリコン基板１との界面のＡ部分に集中し、横方向に緩和されるため、ＳｉＧｅ層２における転位密度の低減化を図ることができ、ＳｉＧｅ層２表面にまで転位が到達することを抑制することができる。
【００１７】
次に、前記ＳｉＧｅ層２上のレジストを剥離した後、図１（ｅ）に示すように、該ＳｉＧｅ層２上にＳｉ層４を形成する。このＳｉ層４は、無転位の歪Ｓｉ層として得ることができる。
【００１８】
上記のように、シリコン基板上にＳｉＧｅ層を臨界膜厚以下で形成する工程、前記ＳｉＧｅ層を複数部分に分割する工程を経ることにより、ＳｉとＳｉＧｅとの格子不整合により発生する転位を、ＳｉＧｅ層とシリコン基板との界面において、捕捉し、ＳｉＧｅ層を緩和させることができる。このため、ＳｉＧｅ層の薄層化およびＳｉＧｅ層表面における転位密度の低減化を図ることができる。
さらに、上記において分割されたＳｉＧｅ層上にＳｉ層を形成することにより、無転位の歪Ｓｉ層を得ることができる。
【００１９】
本発明におけるＳｉＧｅ層の分割工程は、半導体製造において通常行われるリソグラフィー技術を用いて行うことが好ましい。
リソグラフィーによれば、シリコン基板上にＳｉＧｅ層のｎｍオーダーの微細なメサ構造を形成することができる。
【００２０】
前記メサ構造は、分割された各ＳｉＧｅ層表面の面積が小さいほど、すなわち、凸部となるＳｉＧｅ層が微細かつ多数に分割されて形成されることが好ましい。
上記のようなメサ構造に形成されたＳｉＧｅ層においては、各ＳｉＧｅ層の隙間およびＳｉＧｅ層とシリコン基板との界面近傍に転位が集中しやすいため、ＳｉＧｅ層が細かく分割されている方が、転位集中部分が増大し、緩和されやすくなるため好ましい。
【００２１】
なお、本発明に係る製造方法において、Ｓｉ層を形成する前に、ＳｉＧｅ層上にＳｉＯ２層を形成して高温処理する酸化濃縮処理を施すことにより、ＳｉＧｅ層の緩和をより促進させることも可能である。
【００２２】
【実施例】
以下、本発明を実施例に基づきさらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
シリコン基板上にＳｉＧｅ層（Ｓｉ：７０％、Ｇｅ：３０％；厚さ１０ｎｍ）をエピタキシャル成長させて、ＳｉＧｅ層を形成した。
次に、前記ＳｉＧｅ層上に、レジストを塗布し、これに、露光およびエッチング処理を施して、部分的にレジストを除去した。
さらに、ウェットエッチング処理により、レジストにより被覆されておらず、露出している部分のＳｉＧｅ層を除去し、ＳｉＧｅ層を複数部分に分割されたメサ構造に形成した。なお、分割された各ＳｉＧｅ層表面の面積は、１００ｎｍ２程度となるようにした。
そして、分割された前記ＳｉＧｅ層上にＳｉ層（厚さ２０ｎｍ）をエピタキシャル成長させた。
【００２３】
上記により得られた基板をＳｅｃｃｏエッチングし、歪Ｓｉ層表面のエッチピット密度（ＥＰＤ：Ｅｔｃｈ  Ｐｉｔ  Ｄｅｎｓｉｔｙ）を評価したところ、５×１０３（／ｃｍ２）であった。
【００２４】
【発明の効果】
本発明に係る製造方法によれば、ＳｉＧｅ層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、無転位の歪Ｓｉ層を有する半導体基板を得ることができる。これにより、ＳｉＧｅ層を有する半導体基板の生産コストの削減、生産効率の向上を図ることも可能となる。
また、本発明に係る製造方法により得られた半導体基板に形成された転位密度の低い高品質の歪Ｓｉ層をチャネル領域として用いることにより、キャリア移動度の高速化が図られることとなり、半導体素子のより一層の微細化、高性能化等に寄与することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体基板の製造方法の製造過程を（ａ）〜（ｅ）に模式的に示した断面図である。
【符号の説明】
１  シリコン基板
２  ＳｉＧｅ層
３  レジスト
４  （歪）Ｓｉ層
【図１】
2004342817.tif 000002