(57)【要約】【課題】伝送ラインの変動する長さについての周波数応答を等化する適応型等化回路の提供。【解決手段】ブーストステージ(12)及び第１可変利得ステージ(14)を備えた第１経路と第２可変利得ステージ(16)を備えた第２経路とを有する適応型等化回路(10)である。第１経路が入力信号に応じて完全等化信号を生成する一方、第２経路が入力信号に応じて非等化信号を生成する。また加算ステージ(18)が完全等化信号と非等化信号とを組み合わせて等化出力信号を生成する。また第１制御ラインが第１可変利得ステージの利得を制限する一方、第２制御ラインが第２可変利得ステージの利得を制限する。【選択図】図７
2004015822.tif 000002
【特許請求の範囲】
【請求項１】
　第１ノード及び第２ノード間に接続された周波数応答平衡コンデンサであって、この周波数応答平衡コンデンサが、
　第１ゲートと第１ソースと第１ドレーンと第１ボディとを有する第１ＭＯＳトランジスタであって、前記第１ゲートが前記第１ノードに接続され、前記第１ソースと前記第１ドレーンと前記第１ボディとが前記第２ノードに接続されている、前記第１ＭＯＳトランジスタと、
　第２ゲートと第２ソースと第２ドレーンと第２ボディとを有する第２ＭＯＳトランジスタであって、前記第２ゲートが前記第２ノードに接続され、前記第２ソースと前記第２ドレーンと前記第２ボディとが前記第１ノードに接続されている、前記第２ＭＯＳトランジスタと
を備えていることを特徴とする、周波数応答平衡コンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は一般に、伝送ラインに接続された装置の受信回路に関し、特に、伝送ラインの変動長を等化させるための回路に関する。
【背景技術】
【０００２】
　最小限の長さを越える長さの伝送ラインは、その伝送ラインを経て伝送されるデータ信号の高周波成分を減衰させるものである。その高周波成分の減衰の程度は、その伝送ラインの長さによって決まり、伝達関数として数学的に表現することができる。
【０００３】
　等化増幅器は、周波数減衰に関してデータの補償を行う装置である。等化増幅器の周波数効果もまた、伝達関数として数学的に表現することができる。従って、伝送ラインの伝達関数のほぼ逆の伝達関数を有する等化増幅器を形成することにより、その伝送ラインによって減衰される高周波成分を実質的に全て回復させることができる。
【０００４】
　図１は、差動対構成に基づく等化増幅器2の一例の概要を示すものである。同図に示すように、その差動対は、一対の相補入力信号Ｖei+/-に応じて一対の相補出力信号Ｖeo+/-を生成する。
【０００５】
　その差動対は、第１入力トランジスタＴ１と、第２入力トランジスタＴ２と、逆伝達関数生成器4とを備えている。トランジスタＴ１のベースは、正入力信号Ｖei+を受信するよう接続され、コレクタは第１出力抵抗Ｒec1を介して電源へ接続され、エミッタは第１電流源Ｉec1を介して接地されている。
【０００６】
　また、トランジスタＴ２のベースは、負入力信号Ｖei-を受信するよう接続され、コレクタは第２出力抵抗Ｒec2を介して電源へ接続され、エミッタは第２電流源Ｉec2を介して接地されている。トランジスタＴ１,Ｔ２は、電流源Ｉec1,Ｉec2及びコレクタ負荷抵抗Ｒec1,Ｒec2によりバイアスされ、差動増幅器として線形動作するようになっている。
【０００７】
　逆伝達関数生成器4は、エミッタ抵抗Ｒe1と、第１コンデンサＣe1と、第２コンデンサＣe2と、その第２コンデンサＣe2と直列に接続された伝達抵抗Ｒe2とを備えており、その各々は、入力トランジスタＴ１のエミッタと入力トランジスタＴ２のエミッタとの間に接続されている。
【０００８】
　等化増幅器2の電圧伝達関数は、図１の回路を簡素化した形態の回路を最初に考察することにより決定することができる。図２は、図１に示した差動対の１／２に等価な、簡素化された中間周波数の小信号の回路を示す回路図である。差動増幅器の平衡駆動に伴う対称の概念を用いて、また、適用する周波数範囲についてインピーダンス Ｚ(s)>>１／ｇmであり、27℃でｇm＝Ｉec1ｑ／ＫT＝Ｉec1／0.0259であり、ｒπ＝β／ｇmであるという実際的な仮定を用いて、電圧伝達関数Ｖout／Ｖinは、次式の通り計算される。
【０００９】
【数１】
2004015822.tif 000003
【００１０】
　インピーダンスＺ(s)は、図１の回路の逆伝達関数生成器4と等価な対称回路を最初に考察することにより決定することができる。図３は、図１の逆伝達関数生成器4と等価な対称回路を示す回路図である。同図に示すように、Ｒe1,Ｒe2の値がそれぞれ１／２に分割されて対称線6の周辺に等しく分けられ、またＣe1,Ｃe2の値がそれぞれ２倍にされて対称線6の周辺に等しく分けられている。
【００１１】
　次に、図３の回路の一方の側を考察することにより、インピーダンスＺ(s)が決定される。図４は、図３の回路の一方の側を示す回路図である。同図に示すように、Ｚ(s)は、抵抗Ｒ1,Ｒ2及びコンデンサＣ1,Ｃ2から構成される複素インピーダンスである。ここで、Ｒ1＝Ｒe1／２、Ｒ2＝Ｒe2／２、Ｃ1＝２*Ｃe1、Ｃ2＝２*Ｃe2である。従って、Ｚ(s)についての実際の駆動点インピーダンスは、次式で表すことができる。
【００１２】
【数２】
2004015822.tif 000004
【００１３】
　この場合も、この適用にとって実際的な仮定を与えれば、インピーダンスＺ(s)を簡素化して次式で表すことができる。
【００１４】
【数３】
2004015822.tif 000005
【００１５】
ここで、（Ｒ1＋Ｒ2）≧２Ｒ2、Ｃ2＞Ｃ1である。
【００１６】
　図５は、インピーダンスの大きさと周波数との関係を示すグラフである。同図に示すように、インピーダンスＺ(s)は、最初に低周波数でＲe1に等しい値を呈し、次いで中間周波数に関してＲe2と並列のＲe1に等しい値まで減少し、周波数が無限に増大すると最終的にゼロに近づく。
【００１７】
　図５の周波数に対するインピーダンスの曲線におけるブレークポイントは、図１に示した等化増幅器に関する設計された極及びゼロを表すものである。その等化増幅器に関する伝達関数は、数３を数１に代入することにより与えられる。図１の各部品の値を用いると、その伝達関数は次式で表すことができる。
【００１８】
【数４】
2004015822.tif 000006
【００１９】
ここで、τz1＝Ｃe2（Ｒe1＋Ｒe2）、τz2＝Ｃe1・Ｒe1・Ｒe2／Ｒe1＋Ｒe2、
τp1＝Ｒe2Ｃe2 である。
【００２０】
　従って、極及び２つのゼロを正しく配置することにより、伝送ラインの或る長さに関して良好な補償を生成することができる。
【００２１】
　伝送ラインの或る長さについての逆伝達関数の良好な近似は、抵抗Ｒe1、抵抗Ｒe2、コンデンサＣe1、コンデンサＣe2についての部品の値を正しく選択することにより生成することができるが、それと同じ部品の値では、伝送ラインの別の長さについて適当な補正を行うことはできない。従って、伝送ラインの異なる長さに適応的に順応可能な等化増幅器が必要となる。
【００２２】
　図６は、図１の等化増幅器に可変抵抗Ｒvを配設した等化増幅器8を示す回路図である。同図に示すように、可変抵抗Ｒvは、入力トランジスタＴ１のエミッタと、コンデンサＣe1と伝達抵抗Ｒe2及びコンデンサＣe2の直列接続との両者との間に配置されている。動作に当たっては、制御信号Ｖecを介して可変抵抗Ｒvの抵抗値を変動させることにより、その適応型等化増幅器により生成される伝達関数が変更される。
【００２３】
　しかし、適応型等化増幅器8は、帯域幅の制限、及びモノリシック集積回路に関する実施上の問題といった欠点を有するものである。低損失の伝送ライン又は短い伝送ラインに適応させるために可変抵抗Ｒvを増大させるので、周波数が低下する第２の極が生成され、これにより高周波帯域幅が制限されてしまう。従って帯域幅は、単一の極及び２つのゼロの正しい配置に無関係のものではない。加えて、可変抵抗の作成に使用される適当にサイズ設定されたＪＦＥＴ又はＭＯＳＦＥＴに伴う寄生容量は、そのような部品の温度及び製造上の変動性と相まって、実際的なモノリシック集積回路の形態でこの回路を実施する上で重大な問題を発生させるものである。
【００２４】
　Fiber Distributed Data Interface（ＦＤＤＩ）ネットワークは、光ファイバ及び銅を伝送媒体として用いてコンピュータ及び周辺装置間の高帯域の相互接続を提供するローカルエリアネットワークである。記号は、125M(記号/秒)の速度で同期させて伝送される。また非同期転送モード（ＡＴＭ）ネットワークも、コンピュータ間での広帯域の相互接続を提供するローカルエリアネットワークである。ＡＴＭの記号は、156M(記号/秒)の速度で送られる。
【００２５】
　従って、銅式ＦＤＤＩ又はＡＴＭネットワークで用いられる適応型等化増幅器に関する好適な帯域幅は156MHzを越えるものとなる。約100(m)より短い最悪の場合の伝送ラインと共に図６の例をＦＤＤＩネットワークで用いた場合には、第２の極が、最大データ伝送速度に必要な帯域幅を下回ることとなる。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
　従って、データ信号の帯域幅に制限を加えることなく様々な長さの伝送ラインに適応可能であって、モノリシック集積回路プロセスを用いて高信頼性をもって生成可能な、適応型等化増幅器が必要とされている。
【課題を解決するための手段】
【００２７】
　本発明は、伝送ラインの変動する長さについての周波数応答を等化する適応型等化回路を提供するものである。
【００２８】
　この適応型等化回路は、等化された出力信号（以下、等化出力信号と称す）を形成するよう組み合わされる完全に等化された信号（以下、等化信号と称す）及び等化されていない信号（以下、非等化信号と称す）の比率を変動させることにより、周波数減衰の異なる程度を適応的に補償するものである。この回路は、２次抵抗-コンデンサネットワークを用いることにより、暗号化(scrambled)され156MHzでクロックされたデータストリームを伝送する５類シールドなしツイストペア伝送ラインに関して最長100(m)まで補償を提供する。更なる長さについては一層高次の抵抗-コンデンサネットワークを用いることにより補償可能である。
【００２９】
　この回路はまた、（125MHzの伝送クロック信号及び156MHz又はそれ以上における固定極に基づいて）62.5MHzというピークデータ周波数において0dB〜17dBの間で比較的線形の遷移を提供するものである。更に、この回路は、全てのパルス幅及び多数のライン長さに関して等しいピーク振幅を提供する。
【００３０】
　本発明による適応型等化回路は、伝送ラインの最大長さに関する周波数減衰を補償して等化された入力信号（以下、等化入力信号と称す）を生成するブーストステージを備えている。第１可変利得ステージは、その等化入力信号を増幅し、第１利得制御信号に応じて増幅された等化信号（以下、増幅等化信号と称す）を生成する。第２可変利得ステージは、入力信号を増幅し、第２利得制御信号に応じて増幅された非等化信号（以下、増幅非等化信号と称す）を生成する。加算ステージは、増幅等化信号及び増幅非等化信号を組み合わせて、等化出力信号を生成する。
【００３１】
　動作に当たり、伝送ラインの最大長が用いられる場合には、第１利得制御信号が第１可変利得ステージの利得を増大させる一方、第２利得制御信号が第２可変利得ステージの利得を低下させて、等化出力信号が実質的に増幅等化信号のみにより形成されるようにする。
【００３２】
　また、伝送ラインの最小長が用いられる場合には、第１利得制御信号が第１可変利得ステージの利得を低下させる一方、第２利得制御信号が第２可変利得ステージの利得を増大させて、等化出力信号が実質的に増幅非等化信号のみにより形成されるようにする。
【００３３】
　更に、伝送ラインの中間長が用いられる場合には、第１利得制御信号が第１可変利得ステージの利得を変動させ、また第２利得制御信号が第２可変利得ステージの利得を逆に変動させて、等化出力信号が、増幅等化信号及び増幅非等化信号の双方の一部を組み合わせることにより形成されるようにする。
【００３４】
　代替的には、本発明による適応型等化回路は、伝送ラインの最大長さに関する周波数減衰を補償して等化された電流信号（以下、等化電流信号と称す）を生成するブースト相互コンダクタンスステージを備えることができる。標準相互コンダクタンスステージは、入力電圧信号に応じて等化されていない電流信号（以下、非等化電流信号と称す）を生成する。第１可変利得電流ステージは、等化電流信号を増幅し、第１電流制御信号に応じて増幅された等化電流信号（以下、増幅等化電流信号と称す）を生成する。第２可変利得電流ステージは、非等化電流信号を増幅し、第２電流制御信号に応じて増幅された非等化電流信号（以下、増幅非等化電流信号と称す）を生成する。出力ステージは、増幅等化電流信号及び増幅非等化電流信号を組み合わせて出力電流を生成し、その出力電流に対応する等化出力信号を生成する。
【００３５】
　この代替的な回路の動作に当たり、伝送ラインの最大長が用いられる場合には、第１電流制御信号が第１可変利得電流ステージの利得を増大させる一方、第２電流制御信号が第２可変利得電流ステージの利得を低下させて、出力電流が実質的に増幅等化電流のみにより形成されるようにする。
【００３６】
　また、伝送ラインの最小長が用いられる場合には、第１電流制御信号が第１可変利得電流ステージの利得を低下させる一方、第２電流制御信号が第２可変利得電流ステージの利得を増大させて、出力電流が実質的に増幅非等化電流のみにより形成されるようにする。
【００３７】
　更に、伝送ラインの中間長が用いられる場合には、第１電流制御信号が第１可変利得電流ステージの利得を変動させ、また第２電流制御信号が第２可変利得電流ステージの利得を逆に変動させて、出力電流が、増幅等化電流及び増幅非等化電流の双方の一部を組み合わせることにより形成されるようにする。
【００３８】
　本発明の原理を用いた模範的な実施例を示す図面及びそれに関する以下の詳細な説明を参照することにより、本発明の特徴及び利点が一層良好に理解されよう。
【発明の効果】
【００３９】
　本発明は上述のように構成したので、データ信号の帯域幅に制限を加えることなく様々な長さの伝送ラインに適応可能であって、モノリシック集積回路プロセスを用いて高信頼性をもって生成可能な、適応型等化増幅器を提供することができる。
【発明を実施するための最良の形態】
【００４０】
　図７は、本発明による適応型等化回路10を示すものである。既述のように、伝送ラインの異なる長さにより、入力信号の高周波成分が異なる程度に減衰される。適応型等化回路10は、完全な等化信号及び非等化信号の異なる比率を組み合わせて等化出力信号を形成することにより、異なる程度の周波数減衰を適応的に補償する。本発明の好適実施例では、適応型等化回路10は、数メートル〜数百メートルの範囲の長さを有する伝送ラインにより他のネットワーク装置に接続可能なローカルエリアネットワーク装置の受信回路に用いられている。
【００４１】
　図７に示すように、適応型等化回路10は、伝送ラインの最大長についての周波数減衰に関して入力電圧信号Ｖiの補償を行って完全等化電圧信号Ｖfeを生成するブーストステージ12を備えている。第１可変利得ステージ14は、完全等化電圧信号Ｖfeを増幅し、第１利得制御信号Ｖfgに応じて増幅等化電圧信号Ｖaeを生成する。第２可変利得ステージ16は、入力信号Ｖiを増幅し、第２利得制御信号Ｖsgに応じて増幅非等化電圧信号Ｖaneを生成する。加算ステージ18は、増幅等化電圧信号Ｖae及び増幅非等化電圧信号Ｖaneを組み合わせて、等化出力電圧信号Ｖoを生成する。
【００４２】
　また、既述のように、伝送ラインの各長さは、その伝送ラインの長さについての周波数応答を数学的に表す伝達関数により特徴づけることができるものである。ブーストステージ12は、伝送ラインの最大長についての周波数応答の逆伝達関数を数学的に表す回路（ずっと以降で説明する）により、伝送ラインの最大長に関する入力電圧信号Ｖiの補償を行う。伝送ラインの最大長についての逆伝達関数を用いることにより、ブーストステージ12は、その伝送ラインの最大長により減衰される周波数成分を実質的に全て回復させる。
【００４３】
　本発明では、第１可変利得ステージ14の利得Ｇ１及び第２可変利得ステージ16の利得Ｇ２は逆の関係にあり、これにより適応型等化回路10の総利得Ｇtが次式のように数学的に規定可能となるようになっている。
　　　　Ｇt＝Ｇ１＋Ｇ２＝１
【００４４】
　従って、２つのローカルエリアネットワーク装置が伝送ラインの最大長により接続されている際には、適応型等化回路10は、第１利得制御信号Ｖfgを介して第１可変利得ステージ14の利得Ｇ１を増大させ、また第２利得制御信号Ｖsgを介して第２可変利得ステージ16の利得Ｇ２を低下させて、等化出力信号Ｖoが実質的に増幅等化信号Ｖaeのみにより形成されるようにすることにより、入力信号Ｖiの周波数減衰を補償する。
【００４５】
　これに対して、伝送ラインの最小長に関しては周波数減衰は殆ど存在しないと仮定することができる。このため、伝送ラインの最小長が用いられる際には、入力信号Ｖiに補償を行う必要はない。従って、２つのローカルエリアネットワーク装置が伝送ラインの最小長により接続されている際には、第１可変利得ステージ14の利得Ｇ１が第１利得制御信号Ｖfgを介して低下される一方、第２可変利得ステージ16の利得Ｇ２が第２利得制御信号Ｖsgを介して増大されて、等化出力信号Ｖoが実質的に増幅非等化信号Ｖaneのみにより形成されるようになる。
【００４６】
　また、２つのローカルエリアネットワーク装置が伝送ラインの中間長により接続されている際には、適応型等化回路10は、増幅等化信号Ｖaeの一部と増幅非等化信号Ｖaneの一部とを組み合わせることにより、伝送ラインの中間長に関する周波数減衰を補償する。
【００４７】
　動作に当たっては、増幅等化信号Ｖaeの一部及び増幅非等化信号Ｖaneの一部は、第１利得制御信号Ｖfgを介して第１可変利得ステージ14の利得Ｇ１を変動させる一方、第２利得制御信号Ｖsgを介して第２可変利得ステージ16の利得Ｇ２を逆に変動させることにより、それぞれ選択される。従って、出力電圧信号Ｖoの波形は、等化出力信号Ｖoを形成するよう組み合わされる増幅等化信号Ｖae及び増幅非等化信号Ｖaneの比率を変動させることにより、伝送ラインのどのような中間長に関しても補償を行うように修正することが可能なものである。
【００４８】
　ブースト回路12は、入力電圧信号Ｖiを電流信号に変換する抵抗-コンデンサネットワーク、または精密遅延ネットワークのいずれを用いても実施可能である。図８は、本発明による抵抗-コンデンサネットワークを用いた適応型等化回路10の一実施例を示すブロック図である。
【００４９】
　同図に示すように、適応型等化回路10はブースト相互コンダクタンスステージ20を備えている。このブースト相互コンダクタンスステージ20は、伝送ラインの最大長についての周波数減衰に関して入力電圧信号Ｖiを補償することにより、入力電圧信号Ｖiに応じて完全等化電流信号Ｉfeを生成するものである。標準相互コンダクタンスステージ22は、入力電圧信号Ｖiに応じて非等化電流信号Ｉneを生成する。第１可変利得電流ステージ24は、完全等化電流信号Ｉfeを増幅し、第１電流制御信号Ｖfccに応じて増幅等化電流信号Ｉaeを生成する。第２可変利得電流ステージ26は、非等化電流信号Ｉneを増幅し、第２電流制御信号Ｖsccに応じて増幅非等化電流信号Ｉaneを生成する。出力ステージ28は、増幅等化電流信号Ｉae及び増幅非等化電流信号Ｉaneを組み合わせて出力電流（図８には図示せず）を生成し、その出力電流に応じて等化出力電圧信号Ｖoを生成する。
【００５０】
　図８の実施例では、図７の実施例の場合のように、第１可変利得電流ステージ24の利得と第２可変利得電流ステージ26の利得とは逆の関係にあり、総利得が１になるようになっている。従って、２つのローカルエリアネットワーク装置が伝送ラインの最大長により接続されている際には、適応型等化回路10は、第１電流制御信号Ｖfccを介して第１可変利得電流ステージ24の利得を増大させ、また第２電流制御信号Ｖsccを介して第２可変利得電流ステージ26の利得を低下させて、出力電流が実質的に増幅等化電流信号Ｉaeのみにより形成されるようにすることにより、入力信号Ｖiの周波数減衰に関する補償を行う。
【００５１】
　同様に、２つのローカルエリアネットワーク装置が伝送ラインの最小長により接続されている際には、第１電流制御信号Ｖfccを介して第１可変利得電流ステージ24の利得が低下される一方、第２電流制御信号Ｖsccを介して第２可変利得電流ステージ26の利得利が増大されて、出力電流が実質的に増幅非等化電流信号Ｉaneのみにより形成されるようになる。
【００５２】
　更に、２つのローカルエリアネットワーク装置が伝送ラインの中間長により接続されている際には、適応型等化回路10は、増幅等化電流信号Ｉaeの一部と増幅非等化電流信号Ｉaneの一部とを組み合わせることにより、伝送ラインの中間長についての周波数減衰に関する補償を行う。
【００５３】
　図９は、図８の適応型等化回路10の実施態様の概要を示す回路図である。同図の実施例では、適応型等化回路10は、ツイストペア伝送ラインの信号等の一対の相補入力電圧信号Ｖin+/-を受信して、一対の相補制御信号Ｖc+/-に応じて一対の相補等化出力信号Ｖout+/-を生成する。
【００５４】
　同図に示すように、適応型等化回路10は、ブースト縮退(degenerated)共通エミッタ差動対入力ステージ32を備えており、このステージ32は、ブースト相互コンダクタンスステージ20に対応するものである。標準縮退共通エミッタ差動対入力ステージ34は、標準相互コンダクタンスステージ22に対応するものである。第１電流操作差動対36及び第２電流操作差動対38は、第１可変利得電流ステージ24に対応するものである。第３電流操作差動対40及び第４電流操作差動対42は、第２可変利得電流ステージ26に対応するものである。受動出力ステージ44は、出力ステージ28に対応するものである。
【００５５】
　図９に示すように、ブースト差動対32は、第１ブーストトランジスタＱ１と、第２ブーストトランジスタＱ２と、波形整形ステージ46とを備えている。第１ブーストトランジスタＱ１は、そのベースが一対の相補入力信号Ｖin+/-の負入力信号Ｖin-に接続され、そのコレクタが第１ノードＮ１に接続され、そのエミッタが第１ブースト電流源ＩＳb1を介して電位Ｖeeに接続されている。また、第２ブーストトランジスタＱ２は、そのベースが一対の相補入力信号Ｖin+/-の正入力信号Ｖin+に接続され、そのコレクタが第２ノードＮ２に接続され、そのエミッタが第２ブースト電流源ＩＳb2を介して電位Ｖeeに接続されている。波形整形ステージ46は、ブーストエミッタ抵抗Ｒbeと、第１ブーストコンデンサＣb1と、第１ブースト抵抗Ｒb1及び第２ブーストコンデンサＣb2を直列接続したものとを備えており、その各々は、第１ブーストトランジスタＱ１のエミッタと第２ブーストトランジスタＱ２のエミッタとの間に接続されている。
【００５６】
　標準差動対34は、第１標準トランジスタＱ３と、第２標準トランジスタＱ４と、標準エミッタ抵抗Ｒseとを備えている。第１標準トランジスタＱ３は、そのベースが一対の相補入力信号Ｖin+/-の負入力信号Ｖin-に接続され、そのコレクタが第３ノードＮ３に接続され、そのエミッタが第１標準電流源ＩＳs1を介して電位Ｖeeに接続されている。また、第２標準トランジスタＱ４は、そのベースが一対の相補入力信号Ｖin+/-の正入力信号Ｖin+に接続され、そのコレクタが第４ノードＮ４に接続され、そのエミッタが第２標準電流源ＩＳs2を介して電位Ｖeeに接続されている。標準エミッタ抵抗Ｒseは、第１標準トランジスタＱ３のエミッタと第２標準トランジスタＱ４のエミッタとの間に接続されている。
【００５７】
　第１電流操作差動対36は、第１操作トランジスタＱ５と第２操作トランジスタＱ６とを備えている。第１操作トランジスタＱ５は、そのベースが一対の相補制御信号Ｖc+/-の負制御信号Ｖc-に接続され、そのコレクタが第５ノードＮ５に接続され、そのエミッタが第１ノードＮ１に接続されている。また、第２操作トランジスタＱ６は、そのベースが一対の相補制御信号Ｖc+/-の正制御信号Ｖc+に接続され、そのコレクタが電源Ｖccに接続され、そのエミッタが第１ノードＮ１に接続されている。
【００５８】
　第２電流操作差動対38は、第３操作トランジスタＱ７と第４操作トランジスタＱ８とを備えている。第３操作トランジスタＱ７は、そのベースが一対の相補制御信号Ｖc+/-の正制御信号Ｖc+に接続され、そのコレクタが電源Ｖccに接続され、そのエミッタが第２ノードＮ２に接続されている。また、第４操作トランジスタＱ８は、そのベースが一対の相補制御信号Ｖc+/-の負制御信号Ｖc-に接続され、そのコレクタが第６ノードＮ６に接続され、そのエミッタが第２ノードＮ２に接続されている。
【００５９】
　第３電流操作差動対40は、第５操作トランジスタＱ９と第６操作トランジスタＱ10とを備えている。第５操作トランジスタＱ９は、そのベースが一対の相補制御信号Ｖc+/-の正制御信号Ｖc+に接続され、そのコレクタが第５ノードＮ５に接続され、そのエミッタが第３ノードＮ３に接続されている。また、第６操作トランジスタＱ10は、そのベースが一対の相補制御信号Ｖc+/-の負制御信号Ｖc-に接続され、そのコレクタが電源Ｖccに接続され、そのエミッタが第３ノードＮ３に接続されている。
【００６０】
第４電流操作差動対42は、第７操作トランジスタＱ11と第８操作トランジスタＱ12とを備えている。第７操作トランジスタＱ11は、そのベースが一対の相補制御信号Ｖc+/-の負制御信号Ｖc-に接続され、そのコレクタが電源Ｖccに接続され、そのエミッタが第４ノードＮ４に接続されている。また、第８操作トランジスタＱ12は、そのベースが一対の相補制御信号Ｖc+/-の正制御信号Ｖc+に接続され、そのコレクタが第６ノードＮ６に接続され、そのエミッタが第４ノードＮ４に接続されている。一対の相補出力信号Ｖout+/-のうち、正出力信号Ｖout+は第５ノードＮ５から取り出され、負出力信号Ｖout-は第６ノードＮ６から取り出されている。
【００６１】
　受動出力ステージ44は、第１出力抵抗Ｒ1out及び第１出力コンデンサＣ1outを備えており、それらは両方とも、電源Ｖccと第５ノードＮ５との間に接続されている。第２出力抵抗Ｒ2out及び第２出力コンデンサＣ2outは両方とも、電源Ｖccと第６ノードＮ６との間に接続されている。第１出力抵抗Ｒ1outと第１出力コンデンサＣ1outとの組合わせ、及び、第２出力抵抗Ｒ2outと第２出力コンデンサＣ2outとの組合わせにより、回路10の帯域幅を所定の周波数に制限する出力極が形成される。その帯域幅を制限することにより、過度の帯域幅に起因するノイズその他の公知の影響を最小限にすることができる。更に、その出力極は、コンデンサＣb1を実際的な集積回路で実施した結果として生じる接地に対する寄生容量に起因する寄生ゼロの補償を助けるものとなる。
【００６２】
　動作に当たっては、２つのローカルエリアネットワーク装置が伝送ラインの最大長により接続されている際には、外部制御回路（図９には図示せず）は、負制御電圧Ｖc-を高レベルに駆動すると同時に正制御電圧Ｖc+を低レベルに駆動し、これにより、第１操作トランジスタＱ５と第４操作トランジスタＱ８と第６操作トランジスタＱ10と第７操作トランジスタＱ11との相互コンダクタンスを最小限にし、また第２操作トランジスタＱ６と第３操作トランジスタＱ７と第５操作トランジスタＱ９と第８操作トランジスタＱ12との相互コンダクタンスを最小限にする。
【００６３】
　従って、負入力信号Ｖin-が高レベルに駆動された際には、第１ブーストトランジスタＱ１及び第１標準トランジスタＱ３のコンダクタンスが増大する。これに応じて、第１ブーストトランジスタＱ１は、第１出力抵抗Ｒ1out及び第１操作トランジスタＱ５を介して第１電流Ｉ１を取り込み、これにより、正相補出力電圧Ｖout+の電圧を低下させる。しかし、第１標準トランジスタＱ３は、第６操作トランジスタＱ10を介して第２電流Ｉ２を取り込む。第６操作トランジスタＱ10のコレクタが電源Ｖccに接続されているので、第１標準トランジスタＱ３により取り込まれる第２電流Ｉ２が正相補出力電圧Ｖout+の電圧に影響を与えるということはない。従って、伝送ラインの最大長が用いられる際には、正相補出力電圧Ｖout+は、第１ブーストトランジスタＱ１に取り込まれる第１電流Ｉ１のみに起因して生じるものとなる。
【００６４】
　負入力信号Ｖin-が高レベルに駆動され、それと同時に正入力信号Ｖin+が低レベルに駆動された際には、それにより、第２ブーストトランジスタＱ２及び第２標準トランジスタＱ４のコンダクタンスが低下する。これに応じて、第２ブーストトランジスタＱ２は、第２出力抵抗Ｒ2out及び第４操作トランジスタＱ８を介した第３電流Ｉ３の取り込みを減少させ、これにより、負相補出力電圧Ｖout-の電圧が増大される。更に、第２標準トランジスタＱ４は、第７操作トランジスタＱ11を介した第４電流Ｉ４の取り込みを減少させる。第７操作トランジスタＱ11のコレクタが電源Ｖccに接続されているので、第４電流Ｉ４が負相補出力電圧Ｖout-の電圧に影響を与えるということはない。
【００６５】
　同様に、正入力信号Ｖin+が高レベルに駆動された際には、第２ブーストトランジスタＱ２及び第２標準トランジスタＱ４のコンダクタンスが増大する。これに応じて、第２ブーストトランジスタＱ２は、第２出力抵抗Ｒ2out及び第４操作トランジスタＱ８を介して第３電流Ｉ３を取り込み、これにより、負相補出力電圧Ｖout-の電圧が低下する。しかし、第２標準トランジスタＱ４は、第７操作トランジスタＱ11を介して第４電流Ｉ４を取り込む。第７操作トランジスタＱ11のコレクタが電源Ｖccに接続されているので、第２標準トランジスタＱ４により取り込まれる第４電流Ｉ４が負相補出力電圧Ｖout-の電圧に影響を与えるということはない。従って、伝送ラインの最大長が用いられる際には、負相補出力電圧Ｖout-は、第２ブーストトランジスタＱ２に取り込まれる第３電流Ｉ３のみに起因して生じるものとなる。
【００６６】
　正入力信号Ｖin+が高レベルに駆動され、それと同時に負入力信号Ｖin-が低レベルに駆動された際には、これにより第１ブーストトランジスタＱ１及び第１標準トランジスタＱ３のコンダクタンスが低下する。これに応じて、第１ブーストトランジスタＱ１は、第１出力抵抗Ｒ1out及び第１操作トランジスタＱ５を介した第１電流Ｉ１の取り込みを減少させ、これにより、正相補出力電圧Ｖout+の電圧を増大させる。
【００６７】
　従って、伝送ラインの最大長が用いられる際には、一対の相補出力信号Ｖout+/-は、第１ブーストトランジスタＱ１に取り込まれる第１電流Ｉ１と、第２ブーストトランジスタＱ２に取り込まれる第３電流Ｉ３とにのみ起因して生じるものとなる。
【００６８】
　第１ブーストトランジスタＱ１及び第２ブーストトランジスタＱ２は、差動増幅器としての線形動作のため、電流源ＩＳb1,ＩＳb2、及び、コレクタ負荷抵抗Ｒ1out,Ｒ2outによりそれぞれバイアスされる。波形整形ステージ46は、図１の逆伝達関数生成器4と同一のものであることが理解されよう。従って、既述のように、伝達関数は前記数３を前記数１に代入することにより示すことができる。図９の部品変数を用いると、伝達関数は次式の通りとなる。
【００６９】
【数５】
2004015822.tif 000007
【００７０】
ここで、τz1＝Ｃb2（Ｒbe＋Ｒb1）、τz2＝Ｃb1・Ｒbe・Ｒb1／Ｒbe＋Ｒb1、
τp1＝（Ｒb1）（Ｃb2）である。
【００７１】
　これは、極のゼロ対及び第２ゼロを有する相互コンダクタンスを生成する。単一の極及び２つのゼロを正しく配置することにより、伝送ラインの最大長についての逆伝達関数の良好な近似を生成することができる。
【００７２】
　上述のように、ブーストエミッタ抵抗Ｒbeと、第１ブースト抵抗Ｒb1と、第１ブーストコンデンサＣb1と、第２ブーストコンデンサＣb2とが、２次抵抗-コンデンサネットワークを形成する。実験の結果、２次抵抗-コンデンサネットワークは、暗号化され125MHzでクロックされたデータストリームを伝送する最長100(m)の５類シールドなしツイストペア伝送ラインに関して十分な補償を提供する、ということが示された。代替的に、本発明によれば、ブーストエミッタ抵抗Ｒbeと直列に別のコンデンサを追加することにより、100(m)を越える伝送ラインに関して更に高次の抵抗-コンデンサネットワークを形成することができる。
【００７３】
　図１０は、図９におけるブーストエミッタ抵抗Ｒbeと、第１ブースト抵抗Ｒb1と、第１ブーストコンデンサＣb1と、第２ブーストコンデンサＣb2とから結果的に生じる大きさ応答を示すボーデ線図である。同図に示すように、ブーストエミッタ抵抗Ｒbe、第１ブースト抵抗Ｒbe、第１ブーストコンデンサＣb1、及び第２ブーストコンデンサＣb2は、第１ゼロに対応する第１ブレークポイントfZ1、第１極に対応する第２ブレークポイントfP1、及び第２ゼロに対応する第３ブレークポイントfZ2を生成する。
【００７４】
　第１ブレークポイントfZ1は、数学的に次式で表すことができる。
【００７５】
【数６】
2004015822.tif 000008
【００７６】
　第２ブレークポイントfP1は、数学的に次式で表すことができる。
【００７７】
【数７】
2004015822.tif 000009
【００７８】
　第３ブレークポイントfZ2は、数学的に次式で表すことができる。
【００７９】
【数８】
2004015822.tif 000010
【００８０】
　上述のように、第１ブーストトランジスタＱ１が第１電流Ｉ１を取り込む際に、第２ブースト電流源ＩＳb2は、ブーストエミッタ抵抗Ｒbeの両端に電圧降下を生成する。同様に、第２ブーストトランジスタＱ２が第３電流Ｉ３を取り込む際に、第１ブースト電流源ＩＳb1は、ブーストエミッタ抵抗Ｒbeの両端に電圧降下を生成する。
【００８１】
　ブーストエミッタ抵抗Ｒbeを介して第１電流Ｉ１及び第３電流Ｉ３を取り出すことは、負帰還電流を提供するための周知の方法であり、その負帰還電流は、直流又は低周波数利得を低下させるが伝達特性の線形性を増大させるものである。
【００８２】
　第１電流操作差動対36及び第２電流操作差動対38の直流又は低周波数利得Ｇdcは、数学的に次式で表すことができる。
【００８３】
【数９】
2004015822.tif 000011
【００８４】
　ここで再び図９を参照する。２つのローカルエリアネットワーク装置が伝送ラインの最小長により接続されている際には、外部制御回路は、負制御電圧Ｖc-を低レベルに駆動すると同時に正制御電圧Ｖc+を高レベルに駆動し、これにより、第１操作トランジスタＱ５と第４操作トランジスタＱ８と第６操作トランジスタＱ10と第７操作トランジスタＱ11との相互コンダクタンスを最小限にし、また第２操作トランジスタＱ６と第３操作トランジスタＱ７と第５操作トランジスタＱ９と第８操作トランジスタＱ12との相互コンダクタンスを最大限にする。
【００８５】
　従って、負入力信号Ｖin-が高レベルに駆動された際には、第１ブーストトランジスタＱ１及び第１標準トランジスタＱ３のコンダクタンスが増大する。これに応じて、第１ブーストトランジスタＱ１は、第２操作トランジスタＱ６を介して第１電流Ｉ１を取り込む。第２操作トランジスタＱ６のコレクタが電源Ｖccに接続されているので、第１ブーストトランジスタＱ１により取り込まれる第１電流Ｉ１が正出力信号Ｖout+の電圧に影響を与えるということはない。しかし、第１標準トランジスタＱ３は、第１出力抵抗Ｒ1out及び第５操作トランジスタＱ９を介して第２電流Ｉ２を取り込み、これにより、正出力電圧Ｖout+の電圧が低下する。従って、伝送ラインの最小長が用いられる際には、正出力信号Ｖout+は、第１標準トランジスタＱ３に取り込まれる第２電流Ｉ２のみに起因して生じるものとなる。
【００８６】
　負入力信号Ｖin-が高レベルに駆動され、それと同時に正入力信号Ｖin+が低レベルに駆動された際には、それにより、第２ブーストトランジスタＱ２及び第２標準トランジスタＱ４のコンダクタンスが低下する。これに応じて、第２ブーストトランジスタＱ２は、第３操作トランジスタＱ７を介した第３電流Ｉ３の取り込みを減少させる。第３操作トランジスタＱ７のコレクタが電源Ｖccに接続されているので、第３電流Ｉ３が負出力信号Ｖout-の電圧に影響を与えるということはない。加えて、第２標準トランジスタＱ４は、第２出力抵抗Ｒ2out及び第８操作トランジスタＱ12を介した第４電流Ｉ４の取り込みを減少させ、これにより、負出力信号Ｖout-の電圧が増大する。
【００８７】
　同様に、正入力信号Ｖin+が高レベルに駆動された際には、第２ブーストトランジスタＱ２及び第２標準トランジスタＱ４のコンダクタンスが増大する。これに応じて、第２ブーストトランジスタＱ２は、第３操作トランジスタＱ７を介して第３電流Ｉ３を取り込む。第３操作トランジスタＱ７のコレクタが電源Ｖccに接続されているので、第２ブーストトランジスタＱ２により取り込まれる第３電流Ｉ３が負出力信号Ｖout-の電圧に影響を与えるということはない。しかし、第２標準トランジスタＱ４は、第２出力抵抗Ｒ2out及び第８操作トランジスタＱ12を介して第４電流Ｉ４を取り込み、これにより負出力信号Ｖout-の電圧が低下する。従って、伝送ラインの最小長が用いられる際には、負出力信号Ｖout-は、第２標準トランジスタＱ４に取り込まれる第４電流Ｉ４のみに起因して生じるものとなる。
【００８８】
　正入力信号Ｖin+が高レベルに駆動され、それと同時に負入力信号Ｖin-が低レベルに駆動された際には、これにより第１ブーストトランジスタＱ１及び第１標準トランジスタＱ３のコンダクタンスが低下する。これに応じて、第１ブーストトランジスタＱ１は、第２操作トランジスタＱ６を介した第１電流Ｉ１の取り込みを減少させ、また第１標準トランジスタＱ３は、第６操作トランジスタＱ10を介した第２電流Ｉ２の取り込みを減少させる。
【００８９】
　従って、伝送ラインの最小長が用いられる際には、一対の相補出力信号Ｖout+/-は、第１標準トランジスタＱ３に取り込まれる第２電流Ｉ２と、第２標準トランジスタＱ４に取り込まれる第４電流Ｉ４とにのみ起因して生じるものとなる。
【００９０】
　第１標準トランジスタＱ３が第２電流Ｉ２を取り込む際には、第１標準電流源ＩＳs1及び第２標準電流源ＩＳs2は両方とも第２電流Ｉ２の等価部分を取り込む。従って、第２電流Ｉ２の等価部分を取り込むことにより、第２標準電流源ＩＳs2は、標準エミッタ抵抗Ｒseの両端に電圧降下を生成する。同様に、第２標準トランジスタＱ４が第４電流Ｉ４を取り込む際には、第１標準電流源ＩＳs1及び第２標準電流源ＩＳs2は両方とも第４電流Ｉ４の等価部分を取り込む。従って、第４電流Ｉ４の等価部分を取り込むことにより、第１標準電流源ＩＳs1は、標準エミッタ抵抗Ｒseの両端に電圧降下を生成する。
【００９１】
　第１電流Ｉ１及び第３電流Ｉ３の場合のように、標準エミッタ抵抗Ｒseを介して第２電流Ｉ２及び第４電流Ｉ４を取り出すことは、負帰還電流を提供するための周知の方法であり、その負帰還電流は、直流又は低周波数利得を低下させるが、伝達特性の線形性を増大させるものである。
【００９２】
　第３電流操作差動対40及び第４電流操作差動対42の直流又は低周波数利得Ｇdcは、数学的に次式で表すことができる。
【００９３】
【数１０】
2004015822.tif 000012
【００９４】
　２つのローカルエリアネットワーク装置が伝送ラインの中間長により接続されている際には、第１電流Ｉ１及び第２電流Ｉ２の一部が第１出力抵抗Ｒ1outを介して取り込まれる一方、第３電流Ｉ３及び第４電流Ｉ４の等価部分が第２出力抵抗Ｒ2outを介して取り込まれる。
【００９５】
　例えば、第１電流Ｉ１の70％と第２電流Ｉ２の30％とを第１出力抵抗Ｒ1outを介して取り込み、また第３電流Ｉ３の70％と第４電流Ｉ４の30％とを第２出力抵抗Ｒ2outを介して取り込むことにより、伝送ラインの中間長に関して補償を行うことができると仮定する。
【００９６】
　外部制御回路は、各操作トランジスタＱ５,Ｑ６,Ｑ７,Ｑ８,Ｑ９,Ｑ10が線形動作領域に入るように、一対の相補制御信号Ｖc+/-を設定し、これにより部分的にオン状態になる。この例では、外部制御回路は、総利用可能バイアス電流のほぼ70％の電流に対応する電圧に負制御電圧Ｖc-を設定することにより、第１操作トランジスタＱ５と第４操作トランジスタＱ８と第６操作トランジスタＱ10と第７操作トランジスタＱ11とを部分的にオン状態にする。
【００９７】
同様に、外部制御回路は、総利用可能バイアス電流のほぼ30％の電流に対応する電圧に正制御電圧Ｖc+を設定することにより、第２操作トランジスタＱ６と第３操作トランジスタＱ７と第５操作トランジスタＱ９と第８操作トランジスタＱ12とを部分的にオン状態にする。
【００９８】
　従って、負入力信号Ｖin-が高レベルに駆動された際には、第１ブーストトランジスタＱ１は、第１出力抵抗Ｒ1out及び第１操作トランジスタＱ５を介して第１電流Ｉ１の70％を取り込み、及び第２操作トランジスタＱ６を介して第１電流Ｉ１の30％を取り込み、その一方、第１標準トランジスタＱ３は、第１出力抵抗Ｒ1out及び第５操作トランジスタＱ９を介して第２電流Ｉ２の30％を取り込み、及び第６操作トランジスタＱ10を介して第２電流Ｉ２の70％を取り込む。
【００９９】
　第１電流Ｉ１の30％が第２操作トランジスタＱ６を介して取り込まれ、第２電流Ｉ２の70％が第６操作トランジスタＱ10を介して取り込まれる一方、第３電流Ｉ３の30％が第３操作トランジスタＱ７を介して取り込まれ、第４電流Ｉ４の70％が第７操作トランジスタＱ11を介して取り込まれるので、これらの電流の各部分が一対の相補出力信号Ｖout+/-に影響を与えるということはない。従って、伝送ラインの中間長が用いられる際には、第１電流Ｉ１及び第２電流Ｉ２の双方の一部により正出力信号Ｖout+が生成される一方、第３電流Ｉ３及び第４電流Ｉ４の双方の一部により負出力信号Ｖout-が生成される。
【０１００】
　同様に、正入力信号Ｖin+が高レベルに駆動された際には、第２ブーストトランジスタＱ２が、第２出力抵抗Ｒ2out及び第４操作トランジスタＱ８を介して第３電流Ｉ３の70％を取り込み、第３操作トランジスタＱ７を介して第３電流Ｉ３の30％を取り込む一方、第２標準トランジスタＱ４が、第２出力抵抗Ｒ2out及び第８操作トランジスタＱ12を介して第４電流Ｉ４の30％を取り込み、第７操作トランジスタＱ11を介して第４電流Ｉ４の70％を取り込む。従って、伝送ラインの中間長が用いられる際には、負出力信号Ｖout-は、第３電流Ｉ３及び第４電流Ｉ４の双方の一部により生成される。
【０１０１】
　第１及び第３電流Ｉ１,Ｉ３の量をそれぞれ制御することにより、また第２及び第４電流Ｉ２,Ｉ４の量をそれぞれ逆に制御することにより、電流操作対Ｑ５/Ｑ６,Ｑ７/Ｑ８,Ｑ９/Ｑ10,Ｑ11/Ｑ12は、ゼロから最大限まで有効等化を変動させることができる。実験の結果、外部制御回路が、実際の変数を対数差動制御電圧に圧縮する周知のＤＣバイアス回路である場合には、極値間の遷移を比較的線形とすることが可能であることが示された。
【０１０２】
　実験結果はまた、本発明が、（125MHzの伝送クロック信号及び156MHz又はそれ以上における固定極に基づき）62.5MHzのピークデータ周波数で0dB及び17dBの間の比較的線形の遷移を提供可能である、ということを示している。更に、本発明は、全てのパルス幅及び多数のライン長に関して等しいピーク振幅を提供可能なものである。
【０１０３】
　本発明の好適実施例では、電圧の上方(headroom)制限（Ｖcc＝5.0±10％）と、過度の電力を伴うことなく帯域幅を維持することとにより、適応型等化回路10は、-6dBの利得を提供する。適応型等化回路10の次に6dBの固定利得ステージを設けることにより、後続の受信回路によるデータレベルの量子化に先立ち、0dBの総利得を提供することができる。
【０１０４】
　図１１は、波形整形ステージ46を示すものであり、コンデンサＣb1を第１ＰＭＯＳトランジスタ48及び第２ＰＭＯＳトランジスタ50として実施し、またコンデンサＣb2を第３ＰＭＯＳトランジスタ52及び第４ＰＭＯＳトランジスタ54として実施したものを示している。同図に示すように、第１ＰＭＯＳトランジスタ48のソース、ボディ、ドレーンと第２ＰＭＯＳトランジスタ50のゲートとが第７ノードＮ７（第２ブーストトランジスタＱ２のエミッタに対応するもの）に接続されており、また、第２ＰＭＯＳトランジスタ50のソース、ボディ、ドレーンと第１ＰＭＯＳトランジスタ48のゲートとが第８ノードＮ８（第１ブーストトランジスタＱ１のエミッタに対応するもの）に接続されている。
【０１０５】
　コンデンサを単一のＭＯＳトランジスタから形成して、第１コンデンサプレートをソース、ボディ、ドレーンの接続により表すことができるということは周知であるが、そのようにして形成されたコンデンサはまた、ソース、ボディ、ドレーンの接続と接地との間に寄生容量を含むものであり、その寄生容量は、総静電容量の20％まで占め得るものである。従って、第１トランジスタ48、第２トランジスタ50、第３トランジスタ52、及び第４トランジスタ54は、それぞれ、寄生容量ＣＰ１,ＣＰ２,ＣＰ３,ＣＰ４を有している。
【０１０６】
　寄生容量は、第１コンデンサプレートには存在しない接地への高周波経路に、ソース、ボディ、ドレーンの接続から形成される第２コンデンサプレートを提供する。一方のプレートに最大20％までの寄生容量を与え、他方には一切与えないことにより、第７ノードＮ７での周波数応答が第８ノードＮ８の周波数応答とは異なることとなる。更に、第１及び第２プレートの何れにおいても電圧が変動するので、ＭＯＳで実施されたコンデンサの静電容量もまた変動する。
【０１０７】
図１１に示すように、第１ＰＭＯＳトランジスタ48及び第２ＰＭＯＳトランジスタ50を逆極性で並列に接続することにより、第７ノードＮ７及び第８ノードＮ８の双方に寄生容量を導入することができ、これは、一次的にその寄生容量による影響を平衡させるものである。
【０１０８】
　更に、変動する電圧によって一方のＰＭＯＳトランジスタの静電容量が変動する際、他方のＰＭＯＳトランジスタの静電容量は逆に変動する。従って、例えば、第１ＰＭＯＳトランジスタ48のゲート電圧が増大すると、そのトランジスタ48の静電容量は低下する。しかし、それに対応する第２ＰＭＯＳトランジスタ50のゲートからみた電圧の減少により、そのトランジスタ50の静電容量が増大する。この場合も、一次的に、電圧の変動に起因する寄生容量の変動による影響が平衡される。
【０１０９】
　同様に、図１１に示すように、第３ＰＭＯＳトランジスタ52のソース、ボディ、ドレーンと第４ＰＭＯＳトランジスタ54のゲートとが、第１ハーフ抵抗Ｒb11/2を介して第７ノードＮ７に接続され、また、第４ＰＭＯＳトランジスタ54のソース、ボディ、ドレーンと第３ＰＭＯＳトランジスタ52のゲートとが、第２ハーフ抵抗Ｒb21/2を介して第８ノードＮ８に接続されている。抵抗Ｒb1は、対称性を維持するように、第１ハーフ抵抗Ｒb11/2と第２ハーフ抵抗Ｒb21/2とに等しく分割されている。
【０１１０】
　更に、本発明は、一対のＰＭＯＳトランジスタを用いて周波数応答平衡コンデンサを実施しているが、同様の概念をＮＭＯＳトランジスタに適用することも可能である。
【０１１１】
　上記説明の構造についての様々な代替策を本発明の実施に採用することが可能であることが理解されよう。本発明は特許請求の範囲の記載によって規定されるものであり、その請求項の範囲内の構造及びそれと等価なものは本発明に含まれるものである、ということが意図されている。
【０１１２】
　以下においては、本発明の種々の構成要素の組み合わせからなる例示的な実施形態を示す。
１．伝送ラインの変動する長さについての周波数応答を等化させる適応型等化回路であって、この適応型等化回路が、
　伝送ライン上に与えられた入力信号に応じて伝送ラインの最大長に関する周波数減衰を補償して等化入力信号を生成するブーストステージと、
　前記等化入力信号を増幅し第１利得制御信号に応じて増幅等化信号を生成する第１可変利得ステージと、
　前記入力信号を増幅し第２利得制御信号に応じて増幅非等化信号を生成する第２可変利得ステージと、
　前記増幅等化信号及び前記増幅非等化信号を組み合わせて等化出力信号を生成する加算ステージとを備え、
　伝送ラインの最大長が用いられる際に、前記等化出力信号が実質的に前記増幅等化信号のみにより形成されるように、前記第１利得制御信号が前記第１可変利得ステージの利得を増大させる一方、前記第２利得制御信号が前記第２可変利得ステージの利得を低下させ、
　伝送ラインの最小長が用いられる際に、前記等化出力信号が実質的に前記増幅非等化信号のみにより形成されるように、前記第１利得制御信号が前記第１可変利得ステージの利得を低下させる一方、前記第２利得制御信号が前記第２可変利得ステージの利得を増大させ、
　伝送ラインの中間長が用いられる際に、前記増幅等化信号及び前記増幅非等化信号の双方の一部を組み合わせることにより前記等化出力信号が形成されるように、前記第１利得制御信号が前記第１可変利得ステージの利得を変動させる一方、前記第２利得制御信号が前記第２可変利得ステージの利得を逆に変動させる、ということを特徴とする、適応型等化回路。
２．前記ブーストステージが、伝送ラインの最大長についての逆伝達関数を数学的に表す回路からなることを特徴とする、上記１記載の適応型等化回路。
３．前記第１可変利得ステージ及び前記第２可変利得ステージの総利得がほぼ１と等価になるように前記第１可変利得ステージの利得及び前記第２可変利得ステージの利得が逆関係にあることを特徴とする、上記２記載の適応型等化回路。
４．伝送ラインの変動する長さについての周波数応答を等化させる適応型等化回路であって、この適応型等化回路が、
　伝送ライン上に与えられた入力電圧信号に応じて伝送ラインの最大長に関する周波数減衰を補償して等化電流信号を生成するブースト相互コンダクタンスステージと、
　前記入力電圧信号に応じて非等化電流信号を生成する標準相互コンダクタンスステージと、
　前記等化電流信号を増幅し第１電流制御信号に応じて増幅等化電流信号を生成する第１可変利得電流ステージと、
　前記非等化電流信号を増幅し第２電流制御信号に応じて増幅非等化電流信号を生成する第２可変利得電流ステージと、
　前記増幅等化電流信号及び前記増幅非等化電流信号を組み合わせて出力電流を生成し、その出力電流に応じて等化出力信号を生成する出力ステージとを備え、
　伝送ラインの最大長が用いられる際に、前記出力電流が実質的に前記増幅等化電流信号のみにより形成されるように、前記第１電流制御信号が前記第１可変利得電流ステージの利得を増大させる一方、前記第２電流制御信号が前記第２可変利得電流ステージの利得を低下させ、
　伝送ラインの最小長が用いられる際に、前記出力電流が実質的に前記増幅非等化電流信号のみにより形成されるように、前記第１電流制御信号が前記第１可変利得電流ステージの利得を低下させる一方、前記第２電流制御信号が前記第２可変利得電流ステージの利得を増大させ、
　伝送ラインの中間長が用いられる際に、前記増幅等化電流及び前記増幅非等化電流の双方の一部を組み合わせることにより前記出力電流が形成されるように、前記第１電流制御信号が前記第１可変利得電流ステージの利得を変動させる一方、前記第２電流制御信号が前記第２可変利得電流ステージの利得を逆に変動させる、ということを特徴とする、適応型等化回路。
５．前記ブースト相互コンダクタンスステージが、伝送ラインの最大長についての逆伝達関数を数学的に表す回路からなることを特徴とする、上記４記載の適応型等化回路。
６．前記第１可変利得電流ステージ及び前記第２可変利得電流ステージの総利得がほぼ１と等価になるように前記第１可変利得電流ステージの利得及び前記第２可変利得電流ステージの利得が逆関係にあることを特徴とする、上記５記載の適応型等化回路。
７．前記ブースト相互コンダクタンスステージが、ブースト縮退共通エミッタ差動対を備え、そのブースト縮退共通エミッタ差動対が、第１ブーストトランジスタと第２ブーストトランジスタと複数の波形整形要素とを備え、前記第１ブーストトランジスタは、そのベースが一対の相補入力信号のうちの第１入力信号に接続され、そのコレクタが第１ノードに接続され、そのエミッタが第１電流源により共通ノードに接続されており、前記第２ブーストトランジスタは、そのベースが前記一対の相補入力信号のうちの第２入力信号に接続され、そのコレクタが第２ノードに接続され、そのエミッタが第２電流源により前記共通ノードに接続されており、前記複数の波形整形要素は、前記第１ブーストトランジスタのエミッタと前記第２ブーストトランジスタのエミッタとの間に接続されていることを特徴とする、上記４記載の適応型等化回路。
８．前記標準相互コンダクタンスステージが標準縮退共通エミッタ差動対を備え、その標準縮退共通エミッタ差動対が第１標準トランジスタと第２標準トランジスタと標準エミッタ抵抗とを備え、前記第１標準トランジスタは、そのベースが前記第１入力信号に接続され、そのコレクタが第３ノードに接続され、そのエミッタが第３電流源により共通ノードに接続されており、前記第２標準トランジスタは、そのベースが前記第２入力信号に接続され、そのコレクタが第４ノードに接続され、そのエミッタが第４電流源により前記共通ノードに接続されており、前記標準エミッタ抵抗は、前記第１標準トランジスタのエミッタと前記第２標準トランジスタのエミッタとの間に接続されていることを特徴とする、上記７記載の適応型等化回路。
９．前記第１可変利得電流ステージが第１電流操作差動対及び第２電流操作差動対を備え、前記第１電流操作差動対が第１操作トランジスタ及び第２操作トランジスタを有し、前記第２電流操作差動対が第３操作トランジスタ及び第４操作トランジスタを有することを特徴とする、上記８記載の適応型等化回路。
１０．前記第１操作トランジスタは、そのベースが一対の相補制御信号のうちの第１制御信号に接続され、そのコレクタが第５ノードに接続され、そのエミッタが前記第１ノードに接続されており、また前記第２操作トランジスタは、そのベースが前記一対の相補制御信号のうちの第２制御信号に接続され、そのコレクタが電源ノードに接続され、そのエミッタが前記第１ノードに接続されていることを特徴とする、上記９記載の適応型等化回路。
１１．前記第３操作トランジスタは、そのベースが前記第２制御信号に接続され、そのコレクタが前記電源ノードに接続され、そのエミッタが前記第２ノードに接続されており、また前記第４操作トランジスタは、そのベースが前記第１制御信号に接続され、そのコレクタが第６ノードに接続され、そのエミッタが前記第２ノードに接続されていることを特徴とする、上記１０記載の適応型等化回路。
１２．前記第２可変利得電流ステージが第３電流操作差動対及び第４電流操作差動対を備え、前記第３電流操作差動対が第５操作トランジスタ及び第６操作トランジスタを有し、前記第４電流操作差動対が第７操作トランジスタ及び第８操作トランジスタを有することを特徴とする、上記１１記載の適応型等化回路。
１３．前記第５操作トランジスタは、そのベースが前記第２制御信号に接続され、そのコレクタが前記第５ノードに接続され、そのエミッタが前記第３ノードに接続されており、また前記第６操作トランジスタは、そのベースが前記第１制御信号に接続され、そのコレクタが前記電源ノードに接続され、そのエミッタが前記第３ノードに接続されていることを特徴とする、上記１２記載の適応型等化回路。
１４．前記第７操作トランジスタは、そのベースが前記第１制御信号に接続され、そのコレクタが前記電源ノードに接続され、そのエミッタが前記第４ノードに接続されており、また第８操作トランジスタは、そのベースが前記第２制御信号に接続され、そのコレクタが前記第６ノードに接続され、そのエミッタが前記第４ノードに接続されていることを特徴とする、上記１３記載の適応型等化回路。
１５．前記出力ステージが、前記電源ノード及び前記第５ノードの間に接続された第１出力抵抗及び第１出力コンデンサと、前記電源ノード及び前記第６ノードの間に接続された第２出力抵抗及び第２出力コンデンサとを備え、
　一対の相補出力信号のうちの第１出力信号が前記第５ノードから取り出され、前記一対の相補出力信号のうちの第２出力信号が前記第６ノードから取り出されることを特徴とする、上記１４記載の適応型等化回路。
１６．前記複数の波形整形要素が、ブーストエミッタ抵抗と、第１ブーストコンデンサと、互いに直列に接続された第１ブースト抵抗及び第２ブーストコンデンサとを備えていることを特徴とする、上記１５記載の適応型等化回路。
１７．伝送ラインの変動する長さについての周波数応答を等化させる適応型等化回路であって、この適応型等化回路が、
　一対の相補入力信号に応じて一対の第１相補電流を取り込む第１相互コンダクタンス手段と、
　前記一対の相補入力信号に応じて一対の第２相補電流を取り込む第２相互コンダクタンス手段とを備え、
　前記一対の第２相補電流が、伝送ラインの最大長についての逆伝達関数を数学的にほぼ表す波形を有し、前記一対の第１相補電流の各電流が、前記一対の第２相補電流の一方の電流に対応するものであり、
　更に、前記適応型等化回路が、
　一対の相補制御信号に応じて、前記一対の第１相補電流の大きさを変動させ、前記一対の第２相補電流の大きさを逆に変動させ、及び前記一対の第１相補電流の各電流と前記一対の第２相補電流からの対応する電流とを組み合わせて、対応する一対の相補出力電流を取り込む、電流加算手段と、
　前記一対の相補出力電流に応じて一対の相補出力信号を生成する出力手段とを備え、
　伝送ラインの最小長が用いられる際に、前記一対の相補出力信号が実質的に前記一対の第１相補電流のみにより形成されるように、前記一対の相補制御信号が、前記一対の第１相補電流の大きさを変動させ、及び前記一対の第２相補電流の大きさを逆に変動させ、
　伝送ラインの最大長が用いられる際に、前記一対の相補出力信号が実質的に前記一対の第２相補電流のみにより形成されるように、前記一対の相補制御信号が、前記一対の第１相補電流の大きさを変動させ、及び前記一対の第２相補電流の大きさを逆に変動させ、
　伝送ラインの中間長が用いられる際に、前記一対の相補出力信号が実質的に前記一対の第１相補電流及び前記一対の第２相補電流の双方により形成されるように、前記一対の相補制御信号が、前記一対の第１相補電流の大きさを変動させ、及び前記一対の第２相補電流の大きさを逆に変動させる、
ということを特徴とする、適応型等化回路。
１８．前記一対の第１相補電流が第１電流及び第１逆電流を含み、前記第１電流が第１出力電流成分及び第１出力ブースト電流成分を有し、前記第１逆電流が第１逆出力電流成分及び第１逆出力ブースト電流成分を有することを特徴とする、上記１７記載の適応型等化回路。
１９．前記一対の第２相補電流が第２電流及び第２逆電流を含み、前記第２電流が第２出力電流成分及び第２出力ブースト電流成分を有し、前記第２逆電流が第２逆出力電流成分及び第２逆出力ブースト電流成分を有することを特徴とする、上記１８記載の適応型等化回路。
２０．前記一対の相補出力電流が出力電流及び逆出力電流を含み、前記出力電流成分が、前記第１電流の前記第１出力電流成分と前記第２電流の前記第２出力電流成分とに対応し、前記逆出力電流成分が、前記第１逆電流の前記第１逆出力電流成分と前記第２逆電流の前記第２逆出力電流成分とに対応することを特徴とする、上記１９記載の適応型等化回路。
２１．前記電流加算手段が、前記第１出力電流成分の大きさ及び前記第２出力電流成分の大きさを逆に変動させることを特徴とする、上記２０記載の適応型等化回路。
２２．前記電流加算手段が、前記第１逆出力電流成分の大きさ及び前記第２逆出力電流成分の大きさを逆に変動させることを特徴とする、上記２１記載の適応型等化回路。
２３．前記第１出力ブースト電流成分の大きさが前記第２出力電流成分の大きさとほぼ等価になるように、前記電流加算手段が、前記第１出力ブースト電流成分と前記第１出力電流成分とを組み合わせて前記第１電流を生成して前記第１出力ブースト電流成分を生成することを特徴とする、上記２２記載の適応型等化回路。
２４．前記第２出力ブースト電流成分の大きさが前記第１出力電流成分の大きさとほぼ等価になるように、前記電流加算手段が、前記第２出力ブースト電流成分と前記第２出力電流成分とを組み合わせて前記第２電流を生成して前記第２出力ブースト電流成分を生成することを特徴とする、上記２３記載の適応型等化回路。
２５．前記第１逆出力ブースト電流成分の大きさが前記第２逆出力電流成分の大きさとほぼ等価になるように、前記電流加算手段が、前記第１逆出力ブースト電流成分と前記第１逆出力電流成分とを組み合わせて前記第１逆電流を生成して前記第１逆出力ブースト電流成分を生成することを特徴とする、上記２４記載の適応型等化回路。
２６．前記第２逆出力ブースト電流成分の大きさが前記第１逆出力電流成分の大きさとほぼ等価になるように、前記電流加算手段が、前記第２逆出力ブースト電流成分と前記第２逆出力電流成分とを組み合わせて前記第２逆電流を生成して前記第２逆出力ブースト電流成分を生成することを特徴とする、上記２５記載の適応型等化回路。
２７．伝送ラインの変動する長さについての周波数応答を等化させる方法であって、この方法が、
　入力信号を与え、
　伝送ラインの最大長に関する周波数減衰について前記入力信号を補償して等化入力信号を生成し、
　その等化入力信号を可変的に増幅し、第１利得制御信号に応じて増幅等化信号を生成し、
　前記入力信号を可変的に増幅し、第２利得制御信号に応じて増幅非等化信号を生成し、
　前記増幅等化信号及び前記増幅非等化信号を加算して等化出力信号を生成する、というステップを含み、
　伝送ラインの最大長が用いられる際に、前記等化出力信号が実質的に前記増幅等化信号のみにより形成されるように、前記第１利得制御信号が前記増幅等化信号の増幅を増大させる一方、前記第２利得制御信号が前記増幅非等化信号の増幅を低下させ、
　伝送ラインの最小長が用いられる際に、前記等化出力信号が実質的に前記増幅非等化信号のみにより形成されるように、前記第１利得制御信号が前記増幅等化信号の増幅を低下させる一方、前記第２利得制御信号が前記増幅非等化信号の増幅を増大させ、
　伝送ラインの中間長が用いられる際に、前記増幅等化信号及び前記増幅非等化信号の双方の一部を組み合わせることにより前記等化出力信号が形成されるように、前記第１利得制御信号が前記増幅等化信号の増幅を変動させる一方、前記第２利得制御信号が前記増幅非等化信号の増幅を逆に変動させる、
ということを特徴とする、伝送ラインの変動する長さについての周波数応答を等化させる方法。
２８．伝送ラインの変動する長さについての周波数応答を等化させる方法であって、この方法が、
　入力電圧信号を与え、
　その入力電圧信号に応じて電流信号を生成し、
　伝送ラインの最大長に関する周波数減衰について前記電流信号を補償して等化電流信号を生成し、
　その等化電流信号を可変的に増幅し、第１利得制御信号に応じて増幅等化電流信号を生成し、
　前記入力電圧信号に応じて非等化電流信号を生成し、
　その非等化電流信号を可変的に増幅し、第２利得制御信号に応じて増幅非等化電流信号を生成し、
　前記増幅等化電流信号及び前記増幅非等化電流信号を加算して出力電流信号を生成し、
　その出力電流信号に応じて等化出力電圧信号を形成する、というステップを含み、
　伝送ラインの最大長が用いられる際に、前記等化出力電圧信号が実質的に前記増幅等化電流信号のみにより形成されるように、前記第１利得制御信号が前記増幅等化電流信号の増幅を増大させる一方、前記第２利得制御信号が前記増幅非等化電流信号の増幅を低下させ、
　伝送ラインの最小長が用いられる際に、前記等化出力電圧信号が実質的に前記増幅非等化電流信号のみにより形成されるように、前記第１利得制御信号が前記増幅等化電流信号の増幅を低下させる一方、前記第２利得制御信号が前記増幅非等化電流信号の増幅を増大させ、
　伝送ラインの中間長が用いられる際に、前記増幅等化電流信号及び前記増幅非等化電流信号の双方の一部を組み合わせることにより前記等化出力電圧信号が形成されるように、前記第１利得制御信号が前記増幅等化電流信号の増幅を変動させる一方、前記第２利得制御信号が前記増幅非等化電流信号の増幅を逆に変動させる、
ということを特徴とする、伝送ラインの変動する長さについての周波数応答を等化させる方法。
２９．前記複数の波形整形要素が、
　前記第１ブーストトランジスタのエミッタと前記第２ブーストトランジスタのエミッタとの間に接続されたブーストエミッタ抵抗と、
　第１ゲートと第１ソースと第１ドレーンと第１ボディとを有する第１ＭＯＳトランジスタであって、前記第１ゲートが前記第１ブーストトランジスタのエミッタに接続され、前記第１ソースと前記第１ドレーンと前記第１ボディとが前記第２ブーストトランジスタのエミッタに接続されている、前記第１ＭＯＳトランジスタと、
　第２ゲートと第２ソースと第２ドレーンと第２ボディとを有する第２ＭＯＳトランジスタであって、前記第２ゲートが前記第２ブーストトランジスタのエミッタに接続され、前記第２ソースと前記第２ドレーンと前記第２ボディとが前記第１ブーストトランジスタのエミッタに接続されている、前記第２ＭＯＳトランジスタと、
　第１ハーフ第１ブースト抵抗と、
　第２ハーフ第１ブースト抵抗と、
　第３ゲートと第３ソースと第３ドレーンと第３ボディとを有する第３ＭＯＳトランジスタであって、前記第３ゲートが前記第１ハーフ第１ブースト抵抗を介して前記第１ブーストトランジスタのエミッタに接続され、前記第３ソースと前記第３ドレーンと前記第３ボディとが前記第２ハーフ第１ブースト抵抗を介して前記第２ブーストトランジスタのエミッタに接続されている、前記第３ＭＯＳトランジスタと、
　第４ゲートと第４ソースと第４ドレーンと第４ボディとを有する第４ＭＯＳトランジスタであって、前記第４ゲートが前記第３ソースと前記第３ドレーンと前記第３ボディとに接続され、前記第４ソースと前記第４ドレーンと前記第４ボディとが前記第３ゲートに接続されている、前記第４ＭＯＳトランジスタと
を備えていることを特徴とする、上記１５記載の適応型等化回路。
３０．第１ノード及び第２ノード間に接続された周波数応答平衡コンデンサであって、この周波数応答平衡コンデンサが、
　第１ゲートと第１ソースと第１ドレーンと第１ボディとを有する第１ＭＯＳトランジスタであって、前記第１ゲートが前記第１ノードに接続され、前記第１ソースと前記第１ドレーンと前記第１ボディとが前記第２ノードに接続されている、前記第１ＭＯＳトランジスタと、
　第２ゲートと第２ソースと第２ドレーンと第２ボディとを有する第２ＭＯＳトランジスタであって、前記第２ゲートが前記第２ノードに接続され、前記第２ソースと前記第２ドレーンと前記第２ボディとが前記第１ノードに接続されている、前記第２ＭＯＳトランジスタと
を備えていることを特徴とする、周波数応答平衡コンデンサ。
【図面の簡単な説明】
【０１１３】
【図１】従来の等化増幅器の概要を示す回路図である。
【図２】図１に示す差動対の半分と等価な、簡素化された中間周波数の小信号の回路を示す回路図である。
【図３】図１の逆伝達関数生成器4と等価な対称回路を示す回路図である。
【図４】図３の回路の一方の側を示す回路図である。
【図５】周波数に対するインピーダンスの大きさを示すグラフである。
【図６】図１の等化増幅器に可変抵抗Ｒvを配設してなる等化増幅器8を示す回路図である。
【図７】本発明による適応型等化回路を示すブロック図である。
【図８】本発明による抵抗-コンデンサネットワークを用いた適応型等化回路の実施例を示すブロック図である。
【図９】図８の適応型等化回路の実施例の実施態様の概要を示す回路図である。
【図１０】ブーストエミッタ抵抗Ｒbeと、第１ブースト抵抗Ｒbeと、第１ブーストコンデンサＣb1と、第２ブーストコンデンサＣb2とに起因して生じる大きさ応答を示すボーデ線図である。
【図１１】第１ＰＭＯＳトランジスタ48及び第２ＰＭＯＳトランジスタ50としてのコンデンサＣb1の実施態様、及び、第３ＰＭＯＳトランジスタ52及び第４ＰＭＯＳトランジスタ54としてのコンデンサＣb2の実施態様を示すと共に波形整形ステージ46の概要を示す回路図である。
【符号の説明】
【０１１４】
10      適応型等化回路
12      ブーストステージ
14      第１可変利得ステージ
16      第２可変利得ステージ
18      加算ステージ
Ｖi     入力電圧信号
Ｖfe    完全等化電圧信号
Ｖfg    第１利得制御信号
Ｖae    増幅等化電圧信号
Ｖsg    第２利得制御信号
Ｖane   増幅非等化電圧信号
Ｖo     等化出力電圧信号
【図１】
2004015822.tif 000013
【図２】
2004015822.tif 000014
【図３】
2004015822.tif 000015
【図４】
2004015822.tif 000016
【図５】
2004015822.tif 000017
【図６】
2004015822.tif 000018
【図７】
2004015822.tif 000019
【図８】
2004015822.tif 000020
【図９】
2004015822.tif 000021
【図１０】
2004015822.tif 000022
【図１１】
2004015822.tif 000023
【手続補正書】
【提出日】平成15年9月1日(2003.9.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
　第１ノードと第２ノードとの間に接続された周波数応答平衡コンデンサであって、この周波数応答平衡コンデンサが、
　第１ゲートと第１ソースと第１ドレーンと第１ボディとを有する第１ＭＯＳトランジスタであって、前記第１ゲートが前記第１ノードに接続され、前記第１ソースと前記第１ドレーンと前記第１ボディとが前記第２ノードに接続されている、第１ＭＯＳトランジスタと、及び
　第２ゲートと第２ソースと第２ドレーンと第２ボディとを有する第２ＭＯＳトランジスタであって、前記第２ゲートが前記第２ノードに接続され、前記第２ソースと前記第２ドレーンと前記第２ボディとが前記第１ノードに接続されている、第２ＭＯＳトランジスタとを備える、周波数応答平衡コンデンサ。
【請求項２】
　前記第１ＭＯＳトランジスタがＰチャンネルトランジスタである、請求項１の周波数応答平衡コンデンサ。
【請求項３】
　前記第２ＭＯＳトランジスタがＰチャンネルトランジスタである、請求項２の周波数応答平衡コンデンサ。
【請求項４】
　前記第１ノードと前記第２ノードとに接続された第１の抵抗素子をさらに含む、請求項３の周波数応答平衡コンデンサ。
【請求項５】
　前記第１ノードと第３ノードとに接続された第１の抵抗素子をさらに含む、請求項３の周波数応答平衡コンデンサ。
【請求項６】
　前記第２ノードと第４ノードとに接続された第２の抵抗素子をさらに含む、請求項５の周波数応答平衡コンデンサ。
【請求項７】
　前記第１ノードと前記第２ノードに接続された第３の抵抗素子をさらに含む、請求項６の周波数応答平衡コンデンサ。
【請求項８】
　第３ゲートと第３ソースと第３ドレーンと第３ボディとを有する第３ＭＯＳトランジスタであって、前記第３ゲートが第３ノードに接続され、前記第３ソースと前記第３ドレーンと前記第３ボディとが第４ノードに接続されている、第３ＭＯＳトランジスタと、及び
　第４ゲートと第４ソースと第４ドレーンと第４ボディとを有する第４ＭＯＳトランジスタであって、前記第４ゲートが前記第４ノードに接続され、前記第４ソースと前記第４ドレーンと前記第４ボディとが前記第３ノードに接続されている、第４ＭＯＳトランジスタとをさらに含む、請求項１の周波数応答平衡コンデンサ。
【請求項９】
　前記第３ＭＯＳトランジスタがＰチャンネルトランジスタである、請求項８の周波数応答平衡コンデンサ。
【請求項１０】
　前記第４ＭＯＳトランジスタがＰチャンネルトランジスタである、請求項９の周波数応答平衡コンデンサ。
【請求項１１】
　前記第１ノードと前記第３ノードとに接続された第１の抵抗素子をさらに含む、請求項８の周波数応答平衡コンデンサ。
【請求項１２】
　前記第２ノードと前記第４ノードとに接続された第２の抵抗素子をさらに含む、請求項１１の周波数応答平衡コンデンサ。
【請求項１３】
　前記第１ノードと前記第２ノードとに接続された第３の抵抗素子をさらに含む、請求項１２の周波数応答平衡コンデンサ。
【請求項１４】
　周波数応答平衡コンデンサであって、
　一対の間隔を置いたＰＮ接合を含む半導体材料の領域である、第１コンデンサプレートと、
　前記第１コンデンサプレート上に形成された第１絶縁体と、
　前記第１絶縁体上に形成された第２コンデンサプレートと、
　一対の間隔を置いたＰＮ接合を含む半導体材料の領域である、第３コンデンサプレートと、
　前記第３コンデンサプレート上に形成された第２絶縁体と、
　前記第２絶縁体上に形成された第４コンデンサプレートと、
　前記第２コンデンサプレートと前記第３コンデンサプレートとに接続された第１ノードと、及び
　前記第１コンデンサプレートと前記第４コンデンサプレートとに接続された第２ノードとを備える、周波数応答平衡コンデンサ。
【請求項１５】
　前記第１ノードと前記第２ノードとに接続された第１の抵抗素子をさらに含む、請求項１４の周波数応答平衡コンデンサ。
【請求項１６】
　前記第１ノードと第３ノードとに接続された第１の抵抗素子をさらに含む、請求項１４の周波数応答平衡コンデンサ。
【請求項１７】
　前記第２ノードと第４ノードとに接続された第２の抵抗素子をさらに含む、請求項１６の周波数応答平衡コンデンサ。
【請求項１８】
　前記第１ノードと前記第２ノードに接続された第３の抵抗素子をさらに含む、請求項１７の周波数応答平衡コンデンサ。
【請求項１９】
　　周波数応答平衡コンデンサであって、
　一対の間隔を置いたソース領域とドレーン領域を含む半導体材料の領域である、第１コンデンサプレートと、
　前記第１コンデンサプレート上に形成された第１絶縁体と、
　前記第１絶縁体上に形成された第２コンデンサプレートと、
　一対の間隔を置いたソース領域とドレーン領域を含む半導体材料の領域である、第３コンデンサプレートと、
　前記第３コンデンサプレート上に形成された第２絶縁体と、
　前記第２絶縁体上に形成された第４コンデンサプレートと、
　前記第２コンデンサプレートと前記第３コンデンサプレートとに接続された第１ノードと、及び
　前記第１コンデンサプレートと前記第４コンデンサプレートとに接続された第２ノードとを備える、周波数応答平衡コンデンサ。
【請求項２０】
　前記第１ノードと前記第２ノードとに接続された抵抗素子をさらに含む、請求項１９の周波数応答平衡コンデンサ。