(57)【要約】【課題】本発明の目的は、高密度で整列性の高い量子ドットの製造方法、構造体、及びこれを用いた半導体装置を提供することである。【解決手段】本発明の骨子は、基板と格子定数が異なり格子歪緩和してクロスハッチングができた結晶層上に量子ドット層を形成する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
結晶成長用基体上に、前記結晶成長用基体と格子定数が異なり且つその表面に格子状の凹凸を有する第１の半導体層を形成し、この第１の半導体層上に量子ドット用の半導体材料を堆積することにより、前記量子ドット用の半導体材料によって、少なくとも一層の２次元的に配置された複数の量子ドットの形成を行なうことを特徴とする半導体構造体の製造方法。
【請求項２】
結晶成長用基体が、基板とこの基板上に形成された少なくとも一層の半導体層を有することを特徴とする請求項１に記載の半導体構造体の製造方法。
【請求項３】
前記結晶成長用基体の表面近傍領域の格子定数と、この半導体基体上に堆積により形成される量子ドット用の半導体層の格子定数が異なることを特徴とする請求項１に記載の半導体構造体の製造方法。
【請求項４】
前記結晶成長用基体は、基板とこの上部に形成されたバッファ層となる第２の半導体層とを有することを特徴とする請求項１に記載の半導体構造体の製造方法。
【請求項５】
前記第２の半導体層が組成比が結晶成長の方向に変化してなることを特徴とする請求項４に記載の半導体構造体の製造方法。
【請求項６】
前記第２の半導体層の禁制帯幅が前記第１の半導体層の半導体材料の禁制帯幅より小さいことを特徴とする請求項１に記載の半導体構造体の製造方法。
【請求項７】
前記２次元的に配置された複数の量子ドットを覆って、前記量子ドットに対するバリア層が形成され、且つ前記２次元的に配置された複数の量子ドットと前記２次元的に配置された複数の量子ドットの組が複数組形成されることを特徴とする請求項１に記載の半導体構造体の製造方法。
【請求項８】
前記量子ドット用の半導体材料の堆積は、分子線エピタキシー法及び有機金属気相エピタキシー法のいずれかであることを特徴とする請求項１に記載の半導体構造体の製造方法。
【請求項９】
半導体基体と、前記半導体基体上に前記半導体基体と格子定数が異なり且つその表面に格子状凹凸を有する第１の半導体層と、この第１の半導体層上に少なくとも一層の２次元的に配置された複数の量子ドットとを、少なくとも有することを特徴とする半導体構造体。
【請求項１０】
前記半導体基体が、基板とこの基板上に形成された少なくとも一層の半導体層を有することを特徴とする請求項９に記載の半導体構造体。
【請求項１１】
前記半導体基体の表面近傍領域の格子定数と、この半導体基体上に堆積により形成される量子ドットの格子定数が異なることを特徴とする請求項９に記載の半導体構造体。
【請求項１２】
前記量子ドットの禁制帯幅が前記第１の半導体層の半導体材料の禁制帯幅より小さいことを特徴とする請求項９に記載の半導体構造体。
【請求項１３】
前記第１の半導体層とこの上部に形成された前記量子ドットとの組が複数あることを特徴とする請求項９に記載の半導体構造体。
【請求項１４】
半導体基体と、前記半導体基体上に前記半導体基体と格子定数が異なり且つその表面に格子状凹凸を有する第１の半導体層と、この第１の半導体層上に少なくとも一層の２次元的に配置された複数の量子ドットとを少なくとも有し、当該量子ドットがキャリア閉じ込め機能を有することを特徴とする半導体装置。
【請求項１５】
前記第１の半導体層の有する格子状凹凸がクロスハッチングであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記２次元的に配置された複数の量子ドットを覆って形成される第３の半導体層を少なくとも有し、前記量子ドットの禁制帯幅が前記第１の半導体層及び第３の半導体層の禁制帯幅より小さいことを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記２次元的に配置された複数の量子ドットが、これらの量子ドットの禁制帯幅より大きな禁制帯幅を有する半導体層によって、前記量子ドットの２次元的配置面に交差する方向に挟まれ、且つ前記禁制帯幅が大きい半導体層の少なくとも一方の半導体層を介して、前記２次元的に配置された複数の量子ドットが複数層積層されたことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１の半導体層上に順次形成された第１のクラッド層、及び第１の分離閉じ込め層と、
前記光閉じ込め層上にバリア層となる第４の半導体層及び２次元的に配置された複数の量子ドットの組が少なくとも一組と、
前記複数の量子ドットを覆って第３の半導体層と、
前記第３の半導体層上に順次第２の分離閉じ込め層及び第２のクラッド層とを有し、
前記複数の量子ドットを有する領域にキャリアを注入することによって発光が可能なことを特徴とする請求項１４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はより均一な量子ドットを有する半導体装置及びその製造方法に関するものである。その代表的な半導体装置は半導体レーザ装置であり、本発明を適用して極めて有用である。更に、本発明はより均一な量子ドットを提供する新たな製造方法をも提供する。
【０００２】
【従来の技術】
量子ドットを半導体装置に用いることによって性能の飛躍的な向上や新機能動作が期待されている。例えば、半導体レーザダイオードの活性層に用いると、レーザ発振を開始する閾値電流を大幅に下げたり、発振波長が温度変化や注入電流の変化により変動しにくくなるなどの効果が考えられる。又、電子デバイスに応用すると単電子トランジスタなどの集積度を飛躍的に高められる素子の量産も可能になる。
【０００３】
こうした量子ドットの製造方法に関しては下記の報告が代表的なものである。
（１）電子ビームリソグラフィによりパターンを形成した半導体結晶上に、分子線エピタキシ法（ＭＢＥ：ＭＯｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）や有機金属気相エピタキシ法（ＭＯＶＰＥ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｖａｐｏｕｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）で選択的な結晶成長を行い量子ドットを形成する。これはＹ．  Ｎａｋａｍｕｒａ  ｅｔ  ａｌ．、Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ、２４２（２００２年）、ｐ．３３９である（非特許文献１）。この方法は、量子ドットの位置制御には優れているものの、集積度に難点がある。即ち、この方法では、リソグラフィにより限界となる量子ドットの間隔の縮小が０．２ミクロンメートル程度である。この為、量子ドットの面密度が１平方センチメートルあたり１０億個のオーダに留まる。この結果、半導体レーザに必要とされる数１００億個以上には不足である。又、パターン形成時には、半導体結晶へのダメージや不純物の残留により量子ドットの品質に悪影響を与えやすい。即ち、量子ドットの密度の向上と品質の向上に課題が残る。
（２）上記の課題に対処できる方法を示す代表例として文献（Ｋ．  Ｍｕｋａｉｅｔ  ａｌ．、Ｌｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ  ３４（１６）１９９８年（非特許文献２）を挙げることが出来る。この方法では、ＭＢＥ法によって格子定数が大きく異なる結晶層を成長しようとすると、成長条件や表面状態から決まるある厚さ以上になると３次元的な凝集が起こって量子ドットが自己形成される（この成長モードはＳ−Ｋモードと呼ばれる）。このＳ−Ｋモードでは１００億個のオーダにまでドットの密度を上げることができ結晶欠陥も少ない。このことから、これを利用して半導体レーザの試作が行われている。
（３）しかし、上記（２）の方法では、量子ドットの分布、配列、密度、大きさ等が不揃いである。これを改善しようとする手立てとして、公開特許公報・特開平９−２８３７３７号にあるように結晶表面の面方位を傾斜した基板に形成した歪量子細線上に量子ドットを並べようとする方法も提案されている（特許文献１）。
【０００４】
【特許文献１】
特開平９−２８３７３７号公報（段落００５０より００５２、図３）
【非特許文献１】
Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ  ２４２  （２００２年）、３３９頁−３４４頁（Ｆｉｇ．１）
【非特許文献２】
Ｌｃｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒ  ３４（１６）、１９９８、１５８８頁−１５９０頁（図１）
【０００５】
【発明が解決しようとする課題】
上記項目（２）のＳ−Ｋモードでは、量子ドットが形成される条件が、結晶表面の欠陥、原子ステップの密度、原子配列の周期性などに極めて敏感である。このため、これらの分布が不均一な通常の結晶では、量子ドットの分布・配列・密度・大きさが不揃いであり、その制御に課題があった。又、Ｓ−Ｋモードにより量子ドットが形成させるためには、約７％も結晶格子定数が違う材料を１．８分子層の厚さに相当する程度供給する必要がある。その為、この方法では量子ドットから転位欠陥が発生し易いという問題もあった。
【０００６】
又、上記項目（３）においては、傾斜基板の原子ステップの間隔が不揃いであり、ステップ自体が湾曲していることから、ステップの制御を行わなくてはいけないと言う困難かつ本質的な問題がある。
【０００７】
本発明の目的は、上記従来技術における諸問題を考慮してなされたものである。即ち、本願発明の目的は、高配列、高密度な量子ドットを有する半導体構造体及びその製造方法を提供するものである。更に、本願発明の別な目的は、高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性での半導体装置として提供することである。
【０００８】
こうして、本願発明によれば、Ｓ−Ｋモードにおいて配列度に優れ、且つ、格子定数差が少ない材料でも量子ドットになりやすい半導体結晶の製造方法、及びこれを用いた半導体装置を提供することが出来る。
【０００９】
【課題を解決するための手段】
本発明の基本的な技術思想は、結晶成長用基体に、この結晶成長用基体と格子定数が異なり且つ格子歪緩和するまで厚く製膜した半導体結晶層の表面部に自然形成されるミクロなクロスハッチング（即ち、格子状の微少な凹凸）パターンを利用して、この半導体結晶層の上部に量子ドット用の半導体材料を堆積する工程を取ることによって自己形成、自己配列される量子ドットを形成するのである。尚、前述のように、結晶成長用基板にこの基板と格子定数が異なり且つ格子歪緩和するまで厚く製膜した結晶はメタモルフィック結晶と称される。従って、本発明の骨子は、メタモルフィック結晶上に量子ドット用の半導体材料を堆積する工程を取ると言っても良い。
【００１０】
本発明の第１の観点である製造方法を述べれば次の通りである。即ち、本半導体結晶製造方法は、結晶成長用基体を準備し、前記結晶成長用基体上に、前記結晶成長用基体と格子定数が異なり且つその表面に格子状の凹凸を有する第１の半導体層を形成する。そして、この第１の半導体層上に量子ドット用の半導体材料を堆積することにより、前記量子ドット用の半導体材料によって、少なくとも一層の２次元的に配置された複数の量子ドットの形成を行なうことを特徴とする。尚、ここで、「結晶成長用基体を準備し」と説明したが、基板に対して、これ以降の各層も、連続した工程で形成されることが実際的である。本明細書では、発明概念が容易に理解されるようにこのような表現を用いた。従って、前述のように連続した工程においても、結晶成長用基体が形成された時点で、準備が出来たものと考えて十分である。
【００１１】
本発明は、通例のメタモルフィック結晶を形成可能な結晶成長用基板、並びに堆積で形成出来る半導体材料を用いることが出来る。前記結晶成長用基体と前記堆積で形成する半導体結晶層との格子定数の差異は０．５％から１５％程度を用いている。より好ましくは０．７％から４％程度である。勿論、この格子定数の差異は完成品に要請される特性に依存して選択されることは言うまでもない。半導体結晶層材料も勿論、要請される装置の仕様に沿って選択されるが、ＩＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩ族化合物半導体などが代表的な諸例である。勿論、目的に応じて、窒化物を含むＩＩＩ−Ｖ族化合物半導体なども用いることが出来る。
【００１２】
ここで、前記第１の半導体層、即ち、クロスハッチを有する層の選択について補足説明しておく。尚、前記結晶成長用基板は、ＧａＡｓ基板或いはＩｎＰ基板が実用的且つ代表的な例である。又、前記結晶成長用基板が、ＧａＡｓ又はＩｎＰであり、その上に格子歪緩和して結晶成長させたクロスハッチングを有する第１の半導体層はＩｎｘＡｌｙＧａ１−ｘ−ｙＡｓｃＰｄＳｂ１−ｃ−ｄ層である例は、極めて実用的な例である。この材料系では、その組成をコントロールすることにより、各種材料の組み合わせを広範囲にカバーすることが出来る。尚、この組成のコントロールには、当該元素を含有しない例（即ち、元素組成比＝０）も含まれる。
【００１３】
更に、個別的な実例を説明する。最も、実用的な例として、基板がＧａＡｓに対して、ＩｎＡｌＡｓ層或いはＩｎＧａＰ層を形成する場合を例示する。ＩｎＸＡｌ１−ＸＡｓ（Ｉｎ組成（Ｘ）が０．１〜０．５）層では、格子不整合の割合は０．７％〜８．５％となり、一方、ＩｎＸＧａ１−ＸＰ（Ｉｎ組成（Ｘ）が０．６〜１．０）層では、格子不整合の割合は０．７％〜８．５％となる。尚、上記では格子定数は５．７Ａ〜５．８７Ａである。一般にクロスハッチを発生させる為には、格子不整合を１％〜２％とする必要がある。格子不整合が２％を越える場合、クロスハッチを発生させる為、格子不整合の割合を徐々に増加させて行く必要がある。例えば、格子不整合が４％の場合は、例えば３００ｎｍから６００ｎｍ程度の厚さとし、この厚さの間に格子定数を概ね線形に変化させることでクロスハッチングを発生させることが出来る。こうした格子不整合の割合を徐々に増加させて行く例は例えば実施例１に例示した。
【００１４】
クロスハッチングを発生させる層の、別な例を例示すれば、次の例である。基板がＧａＡｓに対して、ＡｌＡｓＳｂ層、基板がＩｎＰに対して、ＡｌＡｓＳｂ層を成長させる例をあげることが出来る。これらの場合の格子不整合の割合は次の通りである。ＧａＡｓ基板に対するＡｌＡｓＸＳｂ１−Ｘ（Ｓｂ組成（Ｘ）が０．１〜１．０）層では、格子不整合の割合は０．７％〜８．５％となり、ＩｎＰ基板に対するＡｌＡｓＸＳｂ１−Ｘ（Ｓｂ組成（Ｘ）が０．６〜１．０）層では、格子不整合の割合は０．７％〜４．５％となる。クロスハッチングを発生させるに留意すべき点は上述の通りである。
【００１５】
前記結晶成長用基体は結晶成長用基板に少なくとも一層の半導体層を設けて構成される形態は実用的である。この半導体層は、例えば、結晶性を改善する為のバッファ層である。更に、この半導体層は、結晶成長用基板から順次格子定数を変化させる、いわゆるグレーデッド層となすことも有用である。前記格子定数の変化は当該半導体層の組成を変化させることで容易に達成することが出来る。そして、前記結晶成長用基板上の半導体層、例えばバッファ層上に、本発明に関わるクロスハッチングを有する第１の半導体層が形成される。
【００１６】
更に、本半導体構造体を用いた半導体装置の要請によっては、前記結晶成長用基体は、結晶成長用基板上に複数の半導体層を積層して準備される。その具体的な例を例示すれば、半導体光装置の場合、結晶成長用基板上にグレーデッドなバッファ層、クラッド層が積層され、この上部に前記第１の半導体層が形成される。この第１の半導体層は、通例、量子ドットのバリア層となる半導体材料が選択される。更に別な半導体光装置の場合、前記クラッド層の上部にいわゆる分離閉じ込め層等を設けることもある。
【００１７】
このような例においても、当初の第１の半導体層に形成されるクロスハッチングが、これより上層の半導体層にまで反映される。逆に言うならば、クロスハッチングが、量子ドット用の半導体材料を堆積する結晶表面に引き継がれる状態を確保することが肝要である。こうして、この最上層が、本願に言う「結晶成長用基体」の表面層と見なし得る。
【００１８】
尚、ここで、分離閉じ込め層とは光を効率よく活性層に閉じ込める為の層で、バリア層とクラッド層の中間程度のバンドギャップを選択する。
【００１９】
前記半導体結晶層を堆積する方法は、通例の分子線エピタキシー法（ＭＢＥ）、有機金属気相エピタキシー法（ＭＯＶＰＥ）、或いはこれらの諸変形のエピタキシー法を用いることが出来る。
【００２０】
更に、本発明の第２の観点はこうして提供される新規な半導体構造体である。第２の観点である半導体構造体は次の構成を有する。即ち、半導体基体と、前記半導体基体上に前記半導体基体と格子定数が異なり且つその表面に格子状凹凸を有する第１の半導体層と、この第１の半導体層上に少なくとも一層の２次元的に配置された複数の量子ドットとを、少なくとも有する半導体構造体である。ここでの、「半導体基体」は前述の結晶成長用基体のことである。従って、当該半導体基体が結晶成長用半導体基板及び必要に応じての半導体層によって構成されることもある。より具体的な事例は前述の通りであるので、その詳細は省略する。本発明に関わる半導体構造体は極めて高配列、高密度な量子ドットを有している。
【００２１】
更に、第３の観点はこうした半導体構造体を用いた半導体装置を提供することである。即ち、当該半導体装置は、半導体基板と、前記半導体基板上に前記半導体基板と格子定数が異なり且つその表面にクロスハッチングを有する半導体結晶層と、このクロスハッチングを有する半導体結晶層の上部に複数の量子ドットの少なくとも一層を有することを特徴とする半導体装置である。当該半導体装置において、この量子ドットは量子力学的にキャリアを閉じ込める機能を有することとなる。こうして、本発明は高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性の実現を可能となす。量子ドットを用いた半導体装置の具体的な例を示せば、各種半導体発光装置、例えば半導体レーザ装置、各種電子デバイス、例えば単電子トランジスタ、半導体記憶装置などを挙げることが出来る。
【００２２】
こうして、本願諸発明は、特に高い発光効率や波長安定性に優れた高配列、高密度な量子ドットを用いた構造体、化合物半導体装置、及び、その製造方法を提供することが出来る。
【００２３】
【発明の実施の形態】
本発明の具体的な実施の形態を述べるに先立って、本発明の基本的な実験を詳述する。
【００２４】
本発明の目的は、クロスハッチングを有する結晶上に、いわゆるＳ−Ｋモード（Ｓｔｒａｎｓｋｉ−Ｋｒａｓｔａｎｏｗ  Ｍｏｄｅ）で半導体結晶の成長を行うことで達成できることを実験的に示した。以下にその具体的実験を説明する。
【００２５】
尚、ここで、Ｓ−Ｋモードとは、前述した通り、結晶成長用基体より格子定数の大きい異半導体材料を堆積して成長する場合、所定の厚さ以上の結晶成長層となると、３次元的な凝集が起こり、量子ドットが形成される。こうした結晶成長をＳ−Ｋモードでの結晶成長と称している。
【００２６】
図１は、結晶成長用基体の第１の例を示す断面図、図２は、この結晶成長用基体に量子ドットを形成した状態を示す断面図である。図３は、バッファ層を有する結晶成長用基体の第２の例を示す断面図、図４は、この結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【００２７】
図１では、結晶成長用基板２０、例えばＧａＡｓ基板上にクロスハッチングを有する第１の半導体層２１が形成される。これが、結晶成長用基体３０である。この結晶成長用基体３０に量子ドット２２が２次元的に配置されて形成される。
【００２８】
次いで、図３及び図４を参酌してより具体的な例を説明する。
【００２９】
例えば、ＧａＡｓ基板２０の上にＩｎＡｓの組成ｘを徐々に増加させた基板（ＧａＡｓ基板２０）と格子定数が異なるバッファ層２３（この例では、ＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層）を介して格子定数が一定なバリア層２１（この例では、Ｉｎ０．５Ａｌ０．５Ａｓバリア層）を形成する。この状態は結晶成長用基体である（図３）。尚、このバリア層が前記結晶成長用基板上に形成される第１の半導体層に相当する。即ち、発光或いは電子装置においては、通例、量子ドットにキャリアの閉じ込め機能を持たせる為、量子ドットを形成する面を提供する層は、量子ドットに対して量子力学的に障壁（バリア）となる層となされる。従って、本例では、前記第１の半導体層は、クロスハッチを有し、量子ドットを形成する面を提供すると共に、量子ドットに対して量子力学的にバリアとなる層として選択されている。
【００３０】
この時、前記グレーデッドバッファ層２３やバリア層２１をＧａＡｓに対して格子不整合による転位欠陥が発生する臨界膜厚より十分厚くすると、格子歪が緩和して平面方向の格子定数が基板のそれと異なるバリア層２１自身の格子定数をとるようになる。この結晶表面には微細な格子状の凹凸を持ったクロスハッチングが発生する。尚、バッファ層２３の構造を適当に選ぶことで電子顕微鏡による観察では、転位欠陥はバッファ層２３に集中的に存在し、表面のクロスハッチングには転位欠陥が存在しないようにすることができる。この表面にＩｎＡｓ層を１．５から２分子層程度の厚さに相当する分だけ堆積させるとクロスハッチングに沿ってＩｎＡｓ量子ドットが自然形成され、且つ、整列することができる（図４）。
【００３１】
又、Ｉｎ０．５Ａｌ０．５Ａｓバリア層２１とＩｎＡｓとは格子定数の差が４％以下であり、クロスハッチングがないＩｎＰ基板上の同じバリア層上には２分子層程度のＩｎＡｓを堆積させても均一な厚さの層になるだけである。しかし、上記ＧａＡｓ基板２０上に形成したクロスハッチングを有するＩｎ０．５Ａｌ０．５Ａｓバリア層２１上には１平方センチメートルあたり１００億個程度の量子ドット２２が形成できる。
【００３２】
例示した半導体材料以外でも、バッファ層やバリア層の材料及び基板の傾斜角や成長条件などを適当に選ぶことによりクロスハッチングの密度や凹凸を変えることができるため、量子ドットの密度や整列状態を制御することができる。
【００３３】
尚、前記半導体結晶層を堆積する方法は、通例の分子線エピタキシー法（ＭＢＥ）、有機金属気相エピタキシー法（ＭＯＶＰＥ）、或いはこれらの諸変形のエピタキシー法を用いることが出来ることは前述した。
【００３４】
＜実施の形態１＞
本発明の第１の実施例を図５と図６を用いて説明する。図５は、基板と格子定数の異なる結晶を成長した場合に発生するクロスハッチを示す斜視図、図６は図５の状態の結晶積層体上に化合物半導体層を堆積した場合に自己形成される量子ドットの例を示す斜視図である。
【００３５】
先ず、図５を参酌する。硫酸系のエッチング液により、表面の欠陥層や不純物を除去したＧａＡｓ基板１を、周知の分子線エピタキシ装置に導入し、１．３×１０−３Ｐａの圧力のＡｓ分子線を照射しながら、６００℃に加熱し表面の自然酸化膜を蒸発させて清浄の面を形成する。その後、基板温度を３５０℃に降下した後、Ａｌの分子線強度をＡｌＡｓの成長速度に換算して６００ｎｍ／ｈとなるように一定にした状態でＩｎの分子線強度を徐々に増加させることにより、ＩｎＡｓの組成ｘを０．１から０．５２まで線形に増加させた厚さ５００ｎｍのＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層２を成長する。このグレーデッドバッファ層２の厚さは臨界膜厚より十分大きいため、転位欠陥３を発生して格子歪緩和をしている。この為、この層の最上部では大部分の転位欠陥が消滅しており基板と約４％異なる格子定数になっている。この状態で、本願に言う結晶成長用基体が構成される。
【００３６】
ここで、基板温度を４５０℃に昇温した後、更に、このグレーデッドバッファ層２の最上層と格子定数が一致するＩｎ０．５２Ａｌ０．４８Ａｓバリア層上４を形成する。この層の形成中に転位欠陥は更に減少し５×１０５個ｃｍ−２程度になる。ここまでの工程で結晶表面には微細な格子状の凹凸を持ったクロスハッチング５が発生する。次に、ＩｎＡｓを毎秒０．０１分子層の成長速度で、１．８分子層堆積させる。この過程でクロスハッチングに沿って１平方センチメートルあたり１００億個程度の密度で整列したＩｎＡｓ量子ドット６を有する構造体が形成される（図５）。
【００３７】
尚、同様な条件でクロスハッチングがないＩｎＰ基板上に格子整合したＩｎ０．５２Ａｌ０．４８Ａｓバリア層上には２分子層程度のＩｎＡｓを堆積させても均一な厚さの層になるだけであり、量子ドットは形成されない。このＩｎＰ基板の例と比較して、明らかに本発明の有効性が示されている。
【００３８】
上記の半導体材料以外でも、バッファ層やバリア層の材料及び基板の傾斜角や成長条件などを適当に選ぶことによりクロスハッチングの密度や凹凸を変えることができるため、量子ドットの密度や整列状態を制御することができる。又、量子ドット６の上にＩｎ０．５２Ａｌ０．４８Ａｓを再度堆積させ再びＩｎＡｓ量子ドットをこの上に形成することを繰り返すことで量子ドットを積み重ねた構造体を形成できることはいうまでもない。
【００３９】
＜実施例２＞
本発明を前述したレーザダイオードに適用した第２の実施例を、図７、図８を用いて説明する。図７は、実施例２の半導体レーザ用の半導体積層体の断面図、図８は、実施例２の半導体レーザ装置のレーザ光の進行方向と交差する断面での断面図である。
【００４０】
周知の分子線エピタキシー（ＭＢＥ）法を用いてｎ形ＧａＡｓ基板７上に、Ｉｎの組成を０．１５から０．５３まで連続的に増加させ、同時にＧａとＡｌの組成の合計を０．８５から０．４８まで連続的に減少させたｎ形ＩｎＧａＡｌＡｓグレーデッド層８を形成する。この場合、グレーデッド層８の不純物はＳｉで、ドーピング濃度は１×１０１８ｃｍ−３である。又、厚さは５００ｎｍである。このｎ形ＩｎＧａＡｌＡｓグレーデッド層８より、クロスハッチングが形成され以後最表面の結晶層までハッチングは引き継がれる。
【００４１】
次いで、厚さ１５００ｎｍのｎ形クラッド層９、ｎ形下側分離閉じ込め層１０、アンドープバリア層１１、量子ドット活性層１２、更にバリア層１１と量子ドット活性層１２を７周期繰り返して形成する。更に、上側分離閉じ込め層１３、ｐ形Ｐクラッド層１４、及びｐ形コンタクト層１５を順次結晶成長する（図７）。尚、本例では、同一製造装置によって一連の工程で結晶成長されるが、アンドープバリア層１１までの積層によって、結晶成長用基体が準備されることとなる。
【００４２】
尚、各層の具体例を例示する。ｎ形クラッド層９は、ＩｎＰで、不純物としてＳｉを１×１０１８ｃｍ−３の濃度にドープされ、厚さは１５００ｎｍである。下側分離閉じ込め層１０は、ｎ形ＩｎＧａＡｌＡｓで、Ｓｉを１×１０１８ｃｍ−３の濃度にドープされ、厚さは１５０ｎｍである。尚、このｎ形ＩｎＧａＡｌＡｓ下側分離閉じ込め層では、Ｉｎ組成は０．５３で一定にし禁制帯幅を１．３５ｅＶから０．９５ｅＶにまで連続的に変化するようにＧａとＡｌの組成を変化させてある。バリア層１１は、禁制帯幅０．９５ｅＶの厚さ７ｎｍのアンドープＩｎＧａＡｌＡｓである。量子ドット活性層１２は、ＩｎＡｓを１．８分子層相当堆積させた。上側分離閉じ込め層１３は、Ｂｅを２×１０１７ｃｍ−３の濃度にドープし、厚さは１５０ｎｍである。このｐ形ＩｎＧａＡｌＡｓ上側分離閉じ込め層は、Ｉｎ組成は０．５３で一定にし禁制帯幅を０．９５ｅＶから１．３５ｅＶにまで連続的に変化するようにＧａとＡｌの組成を変化させた。クラッド層１４は、ＩｎＰで、Ｂｅを１×１０１８ｃｍ−３の濃度にドープし、厚さは１５００ｎｍである。コンタクト層１５は、ｐ形ＩｎＧａＡｓで、Ｂｅを２×１０１９ｃｍ−３の濃度にドープし、厚さは３００ｎｍである。
【００４３】
量子ドット層１２以外の層の結晶成長速度は２０ｎｍ／分であり、量子ドット層１２においては０．６分子層／分であり、成長の手順は上記実施例１と同様である。量子ドットの密度は１層あたり１×１０１１ｃｍ−２であり、これの８層分の数が活性領域に形成されることになる。なお、ＩｎＰ基板上に格子整合した結晶層上には量子ドットは形成されず、２次元的なＩｎＡｓ量子井戸層になった。
【００４４】
次に、周知のホトリソグラフィ技術とウェットエッチング技術を用いて幅１．５ミクロンのリッジ形のストライプ構造を形成する。更に、ホトリソグラフィ技術を適用してリッジ上面に所望の金属被着領域を開口した後、周知の金属被着法とリフトオフ技術によりＴｉ／Ｐｔ／Ａｕからなるオーミック金属を被着、リフトオフしてｐ形電極金属パターン１６を形成する。
【００４５】
次に裏面のＧａＡｓ基板７にＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕからなるオーミック金属を被着してｎ形電極金属パターン１７を形成する。以下本例では、通例のへき開を用いて端面ミラーを作成し、ファブリ・ペロー型半導体レーザ装置となす。以上により、図８に示す構造を有する量子ドット半導体レーザダイオードが完成する。尚、レーザ装置の保護膜など、本発明の本質以外の諸手段の説明を省略したが、本発明の実施に当って、これら諸手段を用い得ることは言うまでもない。
【００４６】
本実施例で作製したレーザダイオードは、本発明の効果を反映して閾値電流が５ｍＡである。本例は、ＩｎＰ基板上に格子整合した通常の量子井戸レーザに比べて、１／４の電流で発振する良好な特性を示した。又、１ＧＨｚ以上の実用動作領域において２０ＭＨｚ／ｍＡ以下の優れた低チャープ特性を示した。尚、発振波長を任意の値にするためには、各層にＰ、Ｓｂ、Ｎを添加することにより禁制帯幅を制御して行うことが出来る。
【００４７】
＜実施例３＞
本発明を電子デバイスに適用する例を説明する。本例は量子ドットＦＥＴ（Ｑｕａｎｔｕｍ  Ｄｏｔ  ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ））の例である。
【００４８】
量子ドットＦＥＴとは、ドット閉じ込めのエネルギー状態（Ｅｎｅｒｇｙ−Ｓｔａｔｅｓ）をゲート電圧或いは外部磁場、或いはその両者のスキャンニングによるドレイン電流の極大値の変化を生み出す半導体装置である。その動作要因は充電エネルギー（ｃｈａｒｇｉｎｇ  ｅｎｅｒｇｙ）と量子ドット閉じ込め状態（ｃｏｎｆｉｎｅｄ  ｅｎｅｒｇｙ  ｓｔａｔｅ）との相互作用による。平均の単一ドット（ｓｉｎｇｌｅ−ｄｏｔ）エネルギー状態が緩和される状態を利用し、量子状態を制御したＦＥＴとなし得るのである。又、磁場の印加により、電子のスピンなどの状態を制御し、この場合の量子ビットを１、０の記憶、判定に用いることで、通信技術に供することが出来る。
【００４９】
本例は、こうした量子ドットＦＥＴに本願発明を用いる例を例示する。図９を参酌して説明する。ＧａＡｓ基板２１上に、ＩｎＡｌＡｓ層になるグレーデッドバッファ層２２（厚さ：６００ｎｍ）、ＩｎＧａＡｓ層２３（Ｉｎ組成：０．５、厚さ：１０ｎｍ）、シリコンによるδドーピング層２４（Ｓｉドーピング濃度：２．５×１０１２ｃｍ−２）、ＩｎＧａＡｓ層２３（Ｉｎ組成：０．５、厚さ：１０ｎｍ）、ＩｎＡｌＡｓ層２５（Ｉｎ組成：０．５、厚さ４ｎｍ）、ＩｎＡｓ量子ドット２６、ＩｎＧａＡｓ埋め込み層２７（Ｉｎ組成：０．５、厚さ：３ｎｍ）、ＩｎＡｌＡｓ層２８（Ｉｎ組成：０．５、厚さ：７５ｎｍ）、ＩｎＧａＡｓ層２９（Ｉｎ組成：０．５、厚さ：１０ｎｍ）を順次成長する。尚、上記グレーデッドバッファ層２２はＩｎ組成を０．１から０．５まで徐々に変化させるものである。結晶成長は分子線エピタキシ装置を用いて行って十分である。
【００５０】
次いで、前記半導体積層体（層２２より層２９）をメサ形状に加工する。そして、通例の化合物半導体装置の場合と同様に、ＩｎＧａＡｓ層２９上にソース電極３０、ドレイン電極３１、及びゲート電極３２を形成して、デバイスが出来上がる。尚、上記ＩｎＧａＡｓ層２３は電子伝導層、ＩｎＡｌＡｓ層２５は電子走行層、ＩｎＡｌＡｓ層２５はスペーサ層、ＩｎＡｌＡｓ層２８はバリア層（高耐圧層）、及びＩｎＧａＡｓ層２９はキャップ層である。量子ドットが埋め込まれていることにより、ドレイン電流は、ゲート電圧及び磁場によって変化するため、高機能素子への適用が可能と考えられる。
【００５１】
本例では、量子ドット２６の形成に、本願発明の骨子たる、格子状凹凸、即ち、クロスハッチングを有する第１の半導体層を用いるものである。上述のＩｎＡｌＡｓ層２５の表面に形成されるクロスハッチング上に、前記量子ドット２６を形成することによって、量子ドットのサイズのばらつきを抑え、極めて高密度且つ整列状態の良いものを得ることが出来る。本例のように、単一ドットエネルギー状態を直接活用する電子デバイスであり、本発明は極めて有用と目される。
【００５２】
以上、諸実施例も含め詳細に説明したが、本発明によれば、Ｓ−Ｋモードにおいて格子定数差が少ない材料でも高密度に量子ドットを形成でき、且つ、配列度に優れた構造体及びその製造方法、また、これを用いた量子ドットを用いることにより従来よりも大幅に低閾値で発振し低チャープな半導体レーザなどの特性に優れた半導体装置を提供することが可能となる。
【００５３】
【発明の効果】
本発明の第１及び第２の観点は、高配列、高密度な量子ドットを有する半導体構造体の製造方法及び半導体構造体を提供することが出来る。更に、本発明の別な観点は、高配列、高密度な量子ドットを用いる各種半導体装置を、高い諸特性での半導体装置として提供することが出来る。
【図面の簡単な説明】
【図１】図１は、結晶成長用基体の第１の例を示す断面図である。
【図２】図２は、図１の結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【図３】図３は、第１の半導体を有する第２の結晶成長用基体の例を示す断面図である。
【図４】図４は、図３の結晶成長用基体に量子ドットを形成した状態を示す断面図である。
【図５】図５は、基板と格子定数の異なる結晶を成長した場合に発生するクロスハッチングを示す斜視図である。
【図６】図６は、図５で示した結晶層上に半導体材料を堆積した場合に自己形成される量子ドットを示す斜視図である。
【図７】図７は、実施例２の半導体レーザ用の半導体積層体の断面図である。
【図８】図８は、実施例２の半導体レーザ装置のレーザ光の進行方向と交差する断面での断面図である。
【図９】図９は、実施例３の電子デバイスの例を示す断面図である。
【符号の説明】
１……ＧａＡｓ基板、２……ＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層、３……転位欠陥、４……ＩｎＡｌＡｓバリア層、５……クロスハッチング、６……ＩｎＡｓ量子ドット、７……ｎ形ＧａＡｓ基板、８……ｎ形ＩｎＧａＡｌＡｓグレーデッド層、９……ｎ形ＩｎＰクラッド層、１０……ｎ形ＩｎＧａＡｌＡｓ下側分離閉じ込め層、１１……アンドープＩｎＧａＡｌＡｓバリア層、１２……量子ドット層、１３……ｐ形ＩｎＧａＡｌＡｓ上側分離閉じ込め層、１４……ｐ形ＩｎＰクラッド層、１５……ｐ形ＩｎＧａＡｓコンタクト層、１６……Ｔｉ／Ｐｔ／Ａｕからなるオーミック電極金属パターン、１７……ＡｕＧｅ／Ｎｉ／Ｔｉ／Ｐｔ／Ａｕからなるオーミック金属パターン、２０……結晶成長用基板、２１……第１の半導体層、２２……量子ドット層、２３……バッファ層、３０……結晶成長用基体（半導体基体）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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