(57)【要約】【課題】強誘電体薄膜を容量絶縁膜とした容量素子において、強誘電体薄膜のクラックやボイドの発生および残留ストレスによる強誘電体特性の低下を防ぐ。【解決手段】基板１０１上に下方より順に形成された下部電極１０７、容量絶縁膜１０９ａおよび上部電極１１０ａからなる容量素子が形成されている。下部電極１０７の周囲は、上面の高さが下部電極１０７の上面の高さよりも低い層間絶縁膜１０８で覆われ、下部電極１０７と層間絶縁膜１０８との間に段差が形成されている。容量絶縁膜１０９ａは下部電極１０７上から層間絶縁膜１０８上に渡って形成され、下部電極１０７の周囲の段差部分に空洞１１１が形成されている。この空洞１１１により異種膜が接する部分での歪みを緩和でき、容量絶縁膜１０９ａとなる強誘電体薄膜のクラックやボイドの発生および残留ストレスによる強誘電体特性の低下を防止できる。【選択図】　　　　図１
2004072001.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され周囲が層間絶縁膜で覆われた下部電極と、前記下部電極上から前記層間絶縁膜上に渡って形成された強誘電体薄膜からなる容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを備えた容量素子であって、
前記下部電極の外周上部の前記容量絶縁膜の下に空洞が形成されたことを特徴とする容量素子。
【請求項２】
基板上に形成され周囲が層間絶縁膜で覆われた下部電極と、前記下部電極上から前記層間絶縁膜上に渡って形成された強誘電体薄膜からなる容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを備えた容量素子であって、
前記層間絶縁膜の上面の高さが前記下部電極の上面の高さよりも低く前記下部電極の周囲で前記層間絶縁膜と前記下部電極との間に段差が形成され、この段差部分の前記容量絶縁膜が浮き上がって空洞が形成されたことを特徴とする容量素子。
【請求項３】
前記段差は前記下部電極の膜厚の半分以下であることを特徴とする請求項２に記載の容量素子。
【請求項４】
基板上に形成され周囲が層間絶縁膜で覆われた下部電極と、前記下部電極上から前記層間絶縁膜上に渡って形成された強誘電体薄膜からなる容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを備えた容量素子であって、
前記下部電極と前記層間絶縁膜との間で前記下部電極の周囲の側面に接するようにスペーサ膜が形成され、前記スペーサ膜の上面の高さは前記下部電極の上面の高さよりも低く、前記層間絶縁膜の上面の高さは前記下部電極の上面の高さとほぼ同等であり、前記下部電極、スペーサ膜および層間絶縁膜とによって凹部が形成され、この凹部部分の前記容量絶縁膜が浮き上がって空洞が形成されたことを特徴とする容量素子。
【請求項５】
前記凹部の深さは前記下部電極の膜厚の半分以下であり、前記スペーサ膜の膜厚は前記容量絶縁膜の膜厚の半分以下であることを特徴とする請求項４に記載の容量素子。
【請求項６】
基板上に下部電極を形成する工程と、前記下部電極を含む前記基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を前記下部電極表面が露出するまで研磨して平坦化する工程と、前記層間絶縁膜を選択的にエッチングすることにより前記層間絶縁膜の上面の高さを前記下部電極の上面の高さよりも低くして前記下部電極の周囲で前記下部電極と前記層間絶縁膜との間に段差を形成する工程と、前記下部電極上から前記層間絶縁膜上に渡って強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に上部電極となる導電膜を形成する工程と、酸素雰囲気下において前記強誘電体薄膜を焼結し、この焼結により前記段差部分の前記強誘電体薄膜が浮き上がり前記下部電極の周囲に空洞が形成される工程とを含む容量素子の製造方法。
【請求項７】
前記下部電極と前記層間絶縁膜との間の前記段差は前記下部電極の膜厚の半分以下とすることを特徴とする請求項６に記載の容量素子の製造方法。
【請求項８】
基板上に下部電極を形成する工程と、前記下部電極を含む前記基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第１および第２の層間絶縁膜を前記下部電極表面が露出するまで研磨して平坦化する工程と、前記第１の層間絶縁膜を選択的にエッチングすることにより前記第１の層間絶縁膜の上面の高さを前記下部電極および前記第２の層間絶縁膜の上面の高さよりも低くして前記下部電極の周囲に凹部を形成する工程と、前記下部電極上から前記第１および第２の層間絶縁膜上に渡って強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に上部電極となる導電膜を形成する工程と、酸素雰囲気下において前記強誘電体薄膜を焼結し、この焼結により前記凹部部分の前記強誘電体薄膜が浮き上がり前記下部電極の周囲に空洞が形成される工程とを含む容量素子の製造方法。
【請求項９】
前記下部電極の周囲に形成する前記凹部の深さは前記下部電極の膜厚の半分以下とし、前記第１の層間絶縁膜の膜厚は前記強誘電体薄膜の膜厚の半分以下とすることを特徴とする請求項８に記載の容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体薄膜を用いた半導体メモリセルのキャパシタ等の容量素子およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、成膜技術の進歩に伴い強誘電体薄膜を用いた不揮発性メモリの応用研究が盛んに進められている。強誘電体不揮発性メモリは、強誘電体薄膜の分極作用を利用して情報を記憶する半導体装置である。メモリ装置としての記憶容量をより大きく得るために、個々のキャパシタの分極量を大きくして、同時に電極サイズを小さくする必要がある。
【０００３】
従来から、メモリセルの構造をプレーナ型からスタック型へと移行することでセル面積の大幅な縮小を図ってきた。しかしながら、スタック型においても構造上の新たな課題があり、そのひとつに、メモリセルキャパシタの下部電極エッジ部に生じる膜ストレスによる歪がある。
【０００４】
以下、従来のメモリセルキャパシタについて、図面を参照しながら説明する。
【０００５】
図５は、従来のメモリセルキャパシタ構造を示す断面図である。シリコン基板５０１上に素子分離絶縁膜５０２とアクセストランジスタのソースまたはドレイン領域５０３が形成されている。このソースまたはドレイン領域５０３は、第１の層間絶縁膜５０４に形成されたコンタクトホール中の電極プラグ５０５を介して、バリアメタル５０６及び下部電極５０７に接続されている。更に、バリアメタル５０６及び下部電極５０７の周囲に第２の層間絶縁膜５０８が形成され、下部電極５０７上に容量絶縁膜５０９ａ及び上部電極５１０ａが形成されている。
【０００６】
図６は、従来のメモリセルキャパシタ構造の製造方法を示す工程断面図である。図６（ａ）に示すように、シリコン基板６０１上に素子分離絶縁膜６０２とアクセストランジスタのソースまたはドレイン領域６０３を形成する。次に、シリコン基板６０１上を第１の層間絶縁膜６０４で覆い、第１の層間絶縁膜６０４中に、ソースまたはドレイン領域６０３とメモリセルキャパシタを接続するためのコンタクトホール及び電極プラグ６０５を形成する。次に、図６（ｂ）に示すように、電極プラグ６０５上を覆うように、バリアメタル６０６及び下部電極６０７を形成する。次に、シリコン基板６０１上方の全面を覆うように、第２の層間絶縁膜６０８を形成する。次に、図６（ｃ）に示すように、第２の層間絶縁膜６０８をＣＭＰ法等によって下部電極６０７の表面が露出するまで研磨して平坦化する。次に、図６（ｄ）に示すように、平坦化された第２の層間絶縁膜６０８及び下部電極６０７の表面全体に強誘電体薄膜６０９及び導電膜６１０を形成する。次に、図６（ｅ）に示すように、強誘電体薄膜６０９及び導電膜６１０をパターニングしてそれぞれ容量絶縁膜６０９ａおよび上部電極６１０ａを形成し、強誘電体キャパシタとする。
【０００７】
【発明が解決しようとする課題】
しかしながらこのような構造は、プロセス条件による収縮・膨張率の異なる異種膜が接する部分での歪みを緩和あるいは吸収できるものではなかった。そのため、キャパシタの電極有効領域内で、強誘電体薄膜のクラックや膜厚の２分の１以上にも及ぶ大きなボイド等が発生し、また、このクラックやボイドによるストレス開放がなされない場合は、強誘電体薄膜そのものに残留ストレスが残存し、強誘電体特性の発現そのものを阻害していた。
【０００８】
本発明は、上記の課題に鑑みて、強誘電体薄膜のクラックやボイドの発生および残留ストレスによる強誘電体特性の低下を防止できる容量素子およびその製造方法を提供することを目的とする。
【０００９】
【発明が解決するための手段】
上記の目的を達成するため、本発明の請求項１の容量素子は、基板上に形成され周囲が層間絶縁膜で覆われた下部電極と、下部電極上から層間絶縁膜上に渡って形成された強誘電体薄膜からなる容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備えた容量素子であって、下部電極の外周上部の容量絶縁膜の下に空洞が形成されたことを特徴とする。
【００１０】
この請求項１の構成によれば、下部電極の外周上部に空洞が形成されているが、これは下部電極の外周上部付近に強誘電体薄膜が剥がれやすい部分を形成しておき、プロセス条件による収縮・膨張率の異なる異種膜が接する部分での歪みにより強誘電体薄膜が剥がれて形成されたもので、この空洞により上記歪みを緩和あるいは吸収することができ、キャパシタの電極有効領域内で、強誘電体薄膜（容量絶縁膜）のクラックや膜厚の２分の１以上にも及ぶ大きなボイド等が発生することを防止できる。
【００１１】
また、本発明の請求項２の容量素子は、基板上に形成され周囲が層間絶縁膜で覆われた下部電極と、下部電極上から層間絶縁膜上に渡って形成された強誘電体薄膜からなる容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備えた容量素子であって、層間絶縁膜の上面の高さが下部電極の上面の高さよりも低く下部電極の周囲で層間絶縁膜と下部電極との間に段差が形成され、この段差部分の容量絶縁膜が浮き上がって空洞が形成されたことを特徴とする。
【００１２】
この請求項２の構成によれば、プロセス条件による収縮・膨張率の異なる異種膜が接する部分での歪みを、下部電極周囲の層間絶縁膜と下部電極との段差部分に形成された空洞により緩和あるいは吸収することができ、キャパシタの電極有効領域内で、強誘電体薄膜（容量絶縁膜）のクラックや膜厚の２分の１以上にも及ぶ大きなボイド等が発生することを防止できる。
【００１３】
また、請求項２の容量素子において、段差は下部電極の膜厚の半分以下であることが好ましい（請求項３）。
【００１４】
また、本発明の請求項４の容量素子は、基板上に形成され周囲が層間絶縁膜で覆われた下部電極と、下部電極上から層間絶縁膜上に渡って形成された強誘電体薄膜からなる容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備えた容量素子であって、下部電極と層間絶縁膜との間で下部電極の周囲の側面に接するようにスペーサ膜が形成され、スペーサ膜の上面の高さは下部電極の上面の高さよりも低く、層間絶縁膜の上面の高さは下部電極の上面の高さとほぼ同等であり、下部電極、スペーサ膜および層間絶縁膜とによって凹部が形成され、この凹部部分の容量絶縁膜が浮き上がって空洞が形成されたことを特徴とする。
【００１５】
この請求項４の構成によれば、プロセス条件による収縮・膨張率の異なる異種膜が接する部分での歪みを、下部電極周囲の凹部部分に形成された空洞により緩和あるいは吸収することができ、キャパシタの電極有効領域内で、強誘電体薄膜（容量絶縁膜）のクラックや膜厚の２分の１以上にも及ぶ大きなボイド等が発生することを防止できる。
【００１６】
また、請求項４の容量素子において、凹部の深さは下部電極の膜厚の半分以下であり、スペーサ膜の膜厚は容量絶縁膜の膜厚の半分以下であることが好ましい（請求項５）。
【００１７】
本発明の請求項６の容量素子の製造方法は、基板上に下部電極を形成する工程と、下部電極を含む基板上に層間絶縁膜を形成する工程と、層間絶縁膜を下部電極表面が露出するまで研磨して平坦化する工程と、層間絶縁膜を選択的にエッチングすることにより層間絶縁膜の上面の高さを下部電極の上面の高さよりも低くして下部電極の周囲で下部電極と層間絶縁膜との間に段差を形成する工程と、下部電極上から層間絶縁膜上に渡って強誘電体薄膜を形成する工程と、強誘電体薄膜上に上部電極となる導電膜を形成する工程と、酸素雰囲気下において強誘電体薄膜を焼結し、この焼結により段差部分の強誘電体薄膜が浮き上がり下部電極の周囲に空洞が形成される工程とを含む。
【００１８】
この請求項６の製造方法によれば、下部電極周囲の層間絶縁膜と下部電極との間に段差を形成することで、プロセス条件による収縮・膨張率の異なる異種膜が接する部分での歪みを、段差部分に形成された空洞により緩和あるいは吸収することができ、キャパシタの電極有効領域内で、強誘電体薄膜（容量絶縁膜）のクラックや膜厚の２分の１以上にも及ぶ大きなボイド等が発生することを防止できる。
【００１９】
また、請求項６の容量素子の製造方法において、下部電極と層間絶縁膜との間の段差は下部電極の膜厚の半分以下とすることが好ましい（請求項７）。
【００２０】
また、本発明の請求項８の容量素子の製造方法は、基板上に下部電極を形成する工程と、下部電極を含む基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第１および第２の層間絶縁膜を下部電極表面が露出するまで研磨して平坦化する工程と、第１の層間絶縁膜を選択的にエッチングすることにより第１の層間絶縁膜の上面の高さを下部電極および第２の層間絶縁膜の上面の高さよりも低くして下部電極の周囲に凹部を形成する工程と、下部電極上から第１および第２の層間絶縁膜上に渡って強誘電体薄膜を形成する工程と、強誘電体薄膜上に上部電極となる導電膜を形成する工程と、酸素雰囲気下において強誘電体薄膜を焼結し、この焼結により凹部部分の強誘電体薄膜が浮き上がり下部電極の周囲に空洞が形成される工程とを含む。
【００２１】
この請求項８の製造方法によれば、下部電極の周囲に凹部を形成することで、プロセス条件による収縮・膨張率の異なる異種膜が接する部分での歪みを、凹部部分に形成された空洞により緩和あるいは吸収することができ、キャパシタの電極有効領域内で、強誘電体薄膜（容量絶縁膜）のクラックや膜厚の２分の１以上にも及ぶ大きなボイド等が発生することを防止できる。
【００２２】
また、請求項８の容量素子の製造方法において、下部電極の周囲に形成する凹部の深さは下部電極の膜厚の半分以下とし、第１の層間絶縁膜の膜厚は強誘電体薄膜の膜厚の半分以下とすることが好ましい（請求項９）。
【００２３】
【発明の実施の形態】
以下、本発明に係る実施形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるメモリセルキャパシタ構造を示す断面図である。シリコン基板１０１上に素子分離絶縁膜１０２とアクセストランジスタのソースまたはドレイン領域１０３が形成されている。このソースまたはドレイン領域１０３は、第１の層間絶縁膜１０４に形成されたコンタクトホール中の電極プラグ１０５を介して、バリアメタル１０６及び下部電極１０７に接続されている。更に、バリアメタル１０６及び下部電極１０７の周囲に、下部電極１０７表面の高さよりも高さが低い第２の層間絶縁膜１０８が形成され、下部電極１０７上を含む第２の層間絶縁膜１０８上に容量絶縁膜１０９ａ及び上部電極１１０ａが形成されている。
【００２５】
尚、本構造においては、下部電極１０７と第２の層間絶縁膜１０８の段差部において、下部電極１０７上部の周囲に空洞１１１が形成されている。
【００２６】
図２は、本発明の第１の実施形態におけるメモリセルキャパシタ構造の製造方法を示す工程断面図である。図２（ａ）に示すように、シリコン基板２０１上に素子分離絶縁膜２０２とアクセストランジスタのソースまたはドレイン領域２０３を形成する。次に、シリコン基板２０１上を第１の層間絶縁膜２０４で覆い、第１の層間絶縁膜２０４中に、ソースまたはドレイン領域２０３とメモリセルキャパシタを接続するためのコンタクトホール及び電極プラグ２０５を形成する。
【００２７】
次に、図２（ｂ）に示すように、電極プラグ２０５上を覆うように、バリアメタル２０６及び下部電極２０７を形成する。次に、シリコン基板２０１上方の全面を覆うように、第２の層間絶縁膜２０８を形成する。
【００２８】
次に、図２（ｃ）に示すように、第２の層間絶縁膜２０８をＣＭＰ法等によって下部電極２０７の表面が露出するまで研磨して平坦化する。次に、第２の層間絶縁膜２０８に対して、弗酸系の薬液により下部電極２０７の高さ未満且つ、下部電極２０７の高さの２分の１以上になるようにエッチングする。これにより、下部電極２０７周囲に、下部電極２０７よりも高さの低い第２の層間絶縁膜２０８が形成される。
【００２９】
次に、図２（ｄ）に示すように、第２の層間絶縁膜２０８及び下部電極２０７の表面全体に強誘電体薄膜２０９及び導電膜２１０を形成する。次に、酸素雰囲気下、６００℃〜８５０℃で熱処理を行い、強誘電体薄膜２０９を焼結する。ここで、強誘電体薄膜２０９はこの熱処理で大きく収縮するため、下部電極２０７とその周囲を覆う第２の層間絶縁膜２０８との間に段差があると、この段差部において強誘電体薄膜２０９が浮く現象が発生し、強誘電体薄膜２０９と第２の層間絶縁膜２０８との間に空洞２１１が形成される。
【００３０】
次に、図２（ｅ）に示すように、強誘電体薄膜２０９及び導電膜２１０をパターニングしてそれぞれ容量絶縁膜２０９ａおよび上部電極２１０ａを形成し、強誘電体キャパシタとする。
【００３１】
なお、図２（ｃ）の工程で下部電極２０７と第２の層間絶縁膜２０８との段差が、下部電極２０７の膜厚（バリアメタル２０６の膜厚を含む）の半分以下となるように形成したが、これは、段差が大きすぎると、空洞ができると同時に容量絶縁膜２０９ａ（強誘電体薄膜２０９）にクラックが発生したり、強誘電体薄膜２０９の不要部分を除去して容量絶縁膜２０９ａをパターン形成する際のエッチング時間が長くなってしまうことがあるので、これを防ぐためである。
【００３２】
以上のように、本実施形態によれば、プロセス条件による収縮・膨張率の異なる異種膜が接する部分での歪みを、強誘電体薄膜よりなる容量絶縁膜１０９ａ（２０９ａ）と第２の層間絶縁膜１０８（２０８）との間に形成された空洞１１１（２１１）により緩和あるいは吸収することができ、キャパシタの電極有効領域内で、強誘電体薄膜のクラックや膜厚の２分の１以上にも及ぶ大きなボイド等が発生することを防止でき、その結果、強誘電体薄膜そのものに残留ストレスが残存せず、十分な強誘電体特性を得ることができる。したがって、リーク電流が少なく、データ保持特性に優れた強誘電体不揮発性メモリを実現することができる。
【００３３】
（第２の実施形態）
図３は、本発明の第３の実施形態におけるメモリセルキャパシタ構造を示す断面図である。シリコン基板３０１上に素子分離絶縁膜３０２とアクセストランジスタのソースまたはドレイン領域３０３が形成されている。このソースまたはドレイン領域３０３は、第１の層間絶縁膜３０４に形成されたコンタクトホール中の電極プラグ３０５を介して、バリアメタル３０６及び下部電極３０７に接続されている。更に、バリアメタル３０６及び下部電極３０７の周囲に、下部電極３０７表面の高さよりも高さが低い第２の層間絶縁膜３０８と、更に、第２の層間絶縁膜３０８の周囲を覆うように、下部電極３０７表面の高さとほぼ同じ高さの第３の層間絶縁膜３０９が形成され、下部電極３０７上を含む第２の層間絶縁膜３０８上および第３の層間絶縁膜３０９上に容量絶縁膜３１０ａ及び上部電極３１１ａが形成されている。
【００３４】
尚、本構造においては、下部電極３０７、第２の層間絶縁膜３０８、第３の層間絶縁膜３０９とで形成された第２の層間絶縁膜３０８上の凹部とその上方に形成された容量絶縁膜３１０とで囲まれた空洞３１２が形成されている。
【００３５】
図４は、本発明の第２の実施形態におけるメモリセルキャパシタ構造の製造方法を示す工程断面図である。図４（ａ）に示すように、シリコン基板４０１上に素子分離絶縁膜４０２とアクセストランジスタのソースまたはドレイン領域４０３を形成する。次に、シリコン基板４０１上を第１の層間絶縁膜４０４で覆い、第１の層間絶縁膜４０４中に、ソースまたはドレイン領域４０３とメモリセルキャパシタを接続するためのコンタクトホール及び電極プラグ４０５を形成する。
【００３６】
次に、図４（ｂ）に示すように、電極プラグ４０５上を覆うように、バリアメタル４０６及び下部電極４０７を形成する。次に、シリコン基板４０１上方の全面を覆うように、第２の層間絶縁膜４０８及び第３の層間絶縁膜４０９をこの順に積層して形成する。
【００３７】
次に、図４（ｃ）に示すように、第３の層間絶縁膜４０９及び第２の層間絶縁膜４０８をＣＭＰ法等によって下部電極４０７の表面が露出するまで研磨して平坦化する。次に、第２の層間絶縁膜４０８を弗酸系の薬液により、第３の層間絶縁膜４０９とのエッチングレート差を利用して、下部電極４０７の高さ未満且つ、下部電極４０７の高さの２分の１以上になるようエッチングして、下部電極４０７、第２の層間絶縁膜４０８、第３の層間絶縁膜４０９とで囲まれた第２の層間絶縁膜４０８上の凹部を形成する。例えば、第２の層間絶縁膜４０８としてシリコン酸化膜（ＮＳＧ膜）、第３の層間絶縁膜４０９としてシリコン窒化膜（ＳｉＮ膜）、弗酸系の薬液として、ＮＨ４　Ｆ：ＨＦ＝２０：１を用いることで、第２の層間絶縁膜４０８の方が第３の層間絶縁膜４０９よりエッチングレートが速くなり、下部電極４０７の周囲に上記凹部を形成できる。また、第２の層間絶縁膜４０８としてシリコン酸化膜（ＢＰＳＧ膜）、第３の層間絶縁膜４０９としてシリコン酸化膜（ＮＳＧ膜）、弗酸系の薬液として、ＮＨ４　Ｆ：ＨＦ＝２０：１を用いても、第２の層間絶縁膜４０８の方が第３の層間絶縁膜４０９よりエッチングレートが速くなり、同様に下部電極４０７の周囲に上記凹部を形成できる。
【００３８】
次に、図４（ｄ）に示すように、下部電極４０７、第２の層間絶縁膜４０８上の凹部及び第３の層間絶縁膜４０９の表面全体に強誘電体薄膜４１０及び導電膜４１１を形成する。次に、酸素雰囲気下、６００℃〜８５０℃で熱処理を行い、強誘電体薄膜４１０を焼結する。ここで、強誘電体薄膜４１０はこの熱処理で大きく収縮するため、一度凹部に埋まった強誘電体薄膜４１０が焼結時の収縮によって凹部から剥離し、結果的に空洞４１２が形成される。
【００３９】
次に、図４（ｅ）に示すように、強誘電体薄膜４１０及び導電膜４１１をパターニングしてそれぞれ容量絶縁膜４１０ａおよび上部電極４１１ａを形成し、強誘電体キャパシタとする。
【００４０】
なお、図４（ｃ）の工程で下部電極４０７の周囲に形成される凹部は、その深さが下部電極４０７の膜厚（バリアメタル４０６の膜厚を含む）の半分以下となるように形成したが、これは、凹部の深さが大きすぎると、空洞ができると同時に容量絶縁膜４１０ａ（強誘電体薄膜４１０）にクラックが発生してしまうことがあるので、これを防ぐためである。
【００４１】
また、第２の層間絶縁膜４０８の膜厚は強誘電体薄膜４１０の膜厚の半分以下とすることが好ましい。これは、第２の層間絶縁膜４０８の膜厚が厚すぎると、下部電極４０７と第３の層間絶縁膜４０９の距離が大きくなり、空洞ができると同時に容量絶縁膜４１０ａ（強誘電体薄膜４１０）にクラックが発生してしまうことがあるので、これを防ぐためである。
【００４２】
以上のように、本実施形態によれば、プロセス条件による収縮・膨張率の異なる異種膜が接する部分での歪みを、強誘電体薄膜よりなる容量絶縁膜３１０ａ（４１０ａ）と第２の層間絶縁膜３０８（４０８）との間に形成された空洞３１２（４１２）により緩和あるいは吸収することができ、キャパシタの電極有効領域内で、強誘電体薄膜のクラックや膜厚の２分の１以上にも及ぶ大きなボイド等が発生することを防止でき、その結果、強誘電体薄膜そのものに残留ストレスが残存せず、十分な強誘電体特性を得ることができる。したがって、リーク電流が少なく、データ保持特性に優れた強誘電体不揮発性メモリを実現することができる。
【００４３】
【発明の効果】
以上のように、本発明に係る容量素子およびその製造方法によれば、強誘電体薄膜のクラックやボイドの発生および残留ストレスによる強誘電体特性の低下を防ぐことができる。したがってこの容量素子を強誘電体不揮発性メモリのメモリセルキャパシタに用いることで、リーク電流が少なく、データ保持特性に優れた強誘電体不揮発性メモリを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における容量素子の断面図
【図２】本発明の第１の実施形態における容量素子の製造方法を示す工程断面図
【図３】本発明の第２の実施形態における容量素子の断面図
【図４】本発明の第２の実施形態における容量素子の製造方法を示す工程断面図
【図５】従来の容量素子の断面図
【図６】従来の容量素子の製造方法を示す工程断面図
【符号の説明】
１０１，２０１　シリコン基板
１０２，２０２　素子分離絶縁膜
１０３，２０３　ソースまたはドレイン領域
１０４，２０４　第１の層間絶縁膜
１０５，２０５　電極プラグ
１０６，２０６　バリアメタル
１０７，２０７　下部電極
１０８，２０８　第２の層間絶縁膜
２０９　強誘電体薄膜
１０９ａ，２０９ａ　容量絶縁膜
２１０　導電膜
１１０ａ，２１０ａ　上部電極
１１１，２１１　空洞
３０１，４０１　シリコン基板
３０２，４０２　素子分離絶縁膜
３０３，４０３　ソースまたはドレイン領域
３０４，４０４　第１の層間絶縁膜
３０５，４０５　電極プラグ
３０６，４０６　バリアメタル
３０７，４０７　下部電極
３０８，４０８　第２の層間絶縁膜
３０９，４０９　第３の層間絶縁膜
４１０　強誘電体薄膜
３１０ａ，４１０ａ　容量絶縁膜
４１１　導電膜
３１１ａ，４１１ａ　上部電極
３１２，４１２　空洞
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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