(57)【要約】【課題】直流電源装置に使用できる、ヘリカル型インダクタを内蔵し、しかも厚みの薄いインダクタ内蔵型多層基板およびその製造方法を提供する。【解決手段】インダクタ内蔵型多層基板であって、前記インダクタ内蔵型多層基板は、表裏面、もしくはコア層の間に配置された信号の配線層や、グランド層や電源層等からなる複数の配線基板層と、インダクタを内蔵する単層もしくは複数のコア層４から構成され、前記インダクタは、薄い磁性体に、導体を巻線した構造のヘリカル型インダクタ２であるインダクタ内蔵型多層基板とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電子部品、半導体部品、インダクタが多層基板に搭載されたインダクタ内蔵型多層基板であって、前記インダクタが前記多層基板の中に内蔵されたことを特徴とするインダクタ内蔵型多層基板。
【請求項２】
前記インダクタ内蔵型多層基板は、表裏面、もしくはコア層の間に配置された信号の配線層や、グランド層や電源層等からなる複数の配線基板層と、内部に電子部品とともに、インダクタを内蔵する単層もしくは複数のコア層から構成されることを特徴とする請求項１に記載のインダクタ内蔵型多層基板。
【請求項３】
前記インダクタは、薄い磁性体に、導体を巻線した構造のヘリカル型インダクタであることを特徴とする請求項１または２に記載のインダクタ内蔵型多層基板。
【請求項４】
前記インダクタは、導体の最大の太さが１５０μｍ以下の連続した、１つのもしくは複数の導体を、最大部位の断面積が、０．０８〜８ｍｍ２の磁性体に、２０ターン以上巻線して形成された最大部位の厚みが８００μｍ以下であって、インダクタンス値が０．１μＨ以上であって、かつ最大許容電流が５０ｍＡ以上の電気的特性を有することを特徴とする請求項１ないし３のいずれかに記載のインダクタ内蔵型多層基板。
【請求項５】
前記インダクタは、扁平な磁性層の単層構造体、あるいは扁平な磁性層と絶縁層とを交互に複数層を積層した構造体、あるいは断面が円形や角形のワイヤ状の磁性体を束ねたものを用いることを特徴とする請求項１ないし４のいずれかに記載のインダクタ内蔵型多層基板。
【請求項６】
電子部品、半導体部品を搭載するインダクタ内蔵型多層基板の製造方法であって、前記インダクタ内蔵型多層基板を、表裏面、もしくはコア層の間に配置された信号の配線層や、グランド層や電源層等からなる複数の配線基板層と、内部に電子部品とともに、インダクタを内蔵する単層もしくは複数のコア層から構成し、前記インダクタを、薄い磁性体に、導体を巻線した構造として形成し、前記インダクタは、導体の最大太さが１５０μｍ以下の連続した１つの、もしくは複数の導体を、最大部位の断面積が、０．０８〜８ｍｍ２の磁性体に、２０ターン以上巻線して形成し、最大部位の厚みを８００μｍ以下とし、インダクタンス値を０．１μＨ以上とし、かつ最大許容電流を５０ｍＡ以上の電気的特性とし、前記インダクタの薄膜磁性体を、扁平な磁性層の単層構造、あるいは扁平な磁性層と絶縁層とを交互に複数層を積層した構造とし、あるいは前記インダクタの薄膜磁性体を、断面が円形や角形のワイヤ状の磁性体を束ねた構造とすることを特徴とするインダクタ内蔵型多層基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主として携帯機器、携帯端末等に使用されるのに好適な多層基板であって、特に薄型のヘリカル型インダクタを内蔵した多層基板およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、電池を駆動源とする携帯機器、特に携帯電話などの小型、薄型、高性能化等の技術が急速に進んでいる。更に、半導体メモリーの高速化、高容量処理化の急速な進展に対応して、ＬＳＩの発熱が問題となっている。この発熱を押さえるため、ＬＳＩの駆動電圧をいかに低くするかが、各メーカの課題となっている。
【０００３】
同時に、このＬＳＩに対応するために、比較的大きな電流を流せるインダクタ等の受動部品を高密度、高集積化する技術をいかに早く開発するかが課題となっている。最近では、小容量品の電力変換素子の多くがＩＣ化されており、わずかな点数の外付け部品でＤＣ−ＤＣコンバータや直流電源が構成できるようになっている。これらを構成する各々の部品が非常に小型化されたといえ、パターニングされた配線を有するエポキシ樹脂やセラミックスの類の多層基板上に、制御用のパワーＩＣやコンデンサ部品、インダクタ部品等の表面実装部品単体をハイブリッド型に形成していることで、小型化を阻む要因となっている。
【０００４】
その理由は、ハイブリッド基板が、ある厚みを有すること、さらに、電源用半導体や、コンデンサ等の部品を平面的に配置するためである。一般的に使用される巻線型の固定インダクタや、積層チップインダクタの小型、高容量化の勢いは、目を見張るものがある。しかし、最大許容電流が１００ｍＡ、インダクタンスが１μＨの電気特性を有する、巻線型固定インダクタについては、低背型のものでも、高さが１ｍｍもあり、基板への面実装には最適であるが、多層基板に内蔵させる部品としては、改善が必要であった。
【０００５】
また、スパイラル状のプリントコイルを内蔵させる方法も検討されているが、インダクタンス値が小さく、また許容電流も小さいため、発熱が生じ、電源として使用した場合、変換効率が低下し、目的とする特性が得られないという欠点を有している。
【０００６】
ここで、インダクタを内蔵する基板については、特許文献１に記載されている。特許文献１では、高周波回路に用いられる多層基板内にスパイラル状のインダクタを形成した例であり、周波数および損失特性が良好であると記載されている。
【０００７】
また、特許文献２には、チップインダクタを内蔵する例が示されている。これは、回路パターンを形成した樹脂板にチップコイルを貼り付け、キャビティ内に収納する方法である。
【０００８】
【特許文献１】
特開２００１−３０８５３８号公報
【特許文献２】
特開２００２−４３７５５号公報
【０００９】
【発明が解決しようとする課題】
ここで、特許文献１では、電源等を含む広範囲な用途のインダクタとしては、インダクタンスが小さいため、適切ではないという問題点があった。また、特許文献２では、セラミック材料の抗折強度の問題から、全体の厚みを薄くできず、また、インダクタンス値が大となる程、インダクダの厚みが厚くなるので、内蔵の厚いコア層が必要となるという問題点があった。
【００１０】
従って、本発明の目的は、直流電源装置に使用できる、インダクタを内蔵し、しかも厚みの薄いインダクタ内蔵型多層基板およびその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明のインダクタ内蔵型多層基板は、断面積が、０．０８〜８ｍｍ２の薄膜磁性体に、外径が１５０μｍ以下の連続した１つの、もしくは複数の導体を、２０〜２００ターンの巻線をして形成された、全厚みが５００μｍ以下のインダクタで、さらにインダクタンスが、０．１μＨ以上で、かつ最大許容電流が５０ｍＡ以上の電気的特性を有するインダクタを内蔵した、厚みを薄くした多層基板とする。
【００１２】
即ち、本発明は、電子部品、半導体部品を搭載した多層基板であって、インダクタが前記多層基板の中に内蔵されたインダクタ内蔵型多層基板である。
【００１３】
また、本発明は、前記インダクタ内蔵型多層基板が、表裏面、もしくはコア層の間に配置された信号の配線層や、グランド層や電源層等からなる複数の配線基板層と、内部に電子部品とともに、インダクタを内蔵する単層もしくは複数のコア層から構成されたインダクタ内蔵型多層基板である。
【００１４】
また、本発明は、前記インダクタが、薄い磁性体に、導体を巻線した構造のヘリカル型インダクタであるインダクタ内蔵型多層基板である。
【００１５】
また、本発明は、前記インダクタが、導体の最大太さが１５０μｍ以下の連続した１つの、もしくは複数の導体を、最大部位の平面的な断面積が、０．０８〜８ｍｍ２の磁性体に、２０ターン以上巻線して形成された最大部位の厚みが８００μｍ以下であって、インダクタンス値が０．１μＨ以上であって、かつ最大許容電流が５０ｍＡ以上の電気的特性を有するインダクタ内蔵型多層基板である。
【００１６】
また、本発明は、前記インダクタが、扁平な磁性層の単層構造、あるいは扁平な磁性層と絶縁層とを交互に複数層を積層した構造、あるいは断面が円形や角形のワイヤ状の磁性体を束ねたものを用いるインダクタ内蔵型多層基板である。
【００１７】
また、本発明は、電子部品、半導体部品を搭載したインダクタ内蔵型多層基板にて、インダクタを前記多層基板の中に内蔵するインダクタ内蔵型多層基板の製造方法であって、前記インダクタ内蔵型多層基板を、表裏面、もしくはコア層の間に配置された信号の配線層や、グランド層や電源層等からなる複数の配線基板層と、内部に電子部品とともに、インダクタを内蔵する単層もしくは複数のコア層から構成し、前記インダクタを、薄い磁性体に、導体を巻線した構造として形成し、前記インダクタは、導体の最大太さが１５０μｍ以下の連続した１つの、もしくは複数の導体を、最大部位の断面積が、０．０８〜８ｍｍ２の磁性体に、２０ターン以上巻線して形成された最大部位の厚みが８００μｍ以下であって、インダクタンス値が０．１μＨ以上とし、かつ最大許容電流を５０ｍＡ以上の電気的特性とし、前記インダクタの薄膜磁性体を、扁平な磁性層の単層構造、あるいは扁平な磁性層と絶縁層とを交互に複数層を積層した構造とし、あるいは前記インダクタの薄膜磁性体を断面が円形や角形のワイヤ状の磁性体を束ねた構造とするインダクタ内蔵型多層基板の製造方法である。
【００１８】
【発明の実施の形態】
本発明の実施の形態によるヘリカル型インダクタを内蔵した、インダクタ内蔵型多層基板について、以下に説明する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１によるヘリカル型インダクタ内蔵多層基板の説明図である。また、図２は、図１でのヘリカル型インダクタの外観図である。
【００２０】
基板は、所定の大きさで、２５μｍ厚みのポリイミド系ベース材料７上に、圧延法による３０μｍの銅箔５を用いた信号層やグランド層としての所要のパターニングを施した基板を３層積み重ねた。図１中の配線層を形成した基板３にて、３層積み重ねた状態を示す。その後、はんだ付け用ランド以外を、ポリイミド系カバー材で１５μｍの厚みになるようにカバーコートした。
【００２１】
次に、長さが２ｍｍ、幅が１ｍｍ、厚みが０．３ｍｍの薄膜磁性体１５の上に、絶縁被覆された８０μｍの銅細線コイルを巻線したインダクタのターミナル１３をはんだ付けした。さらに、インダクタを内蔵させるコア層を、熱硬化性樹脂基板で覆い、加熱加圧して、前記インダクタを埋め込んだ。
【００２２】
その後、８Ｗ以上に出力を調整したＵＶレーザを用いて、上部および下部に配置される基板の導通を確保するための８０μｍの底付け穴６を加工した。この底付穴６に、導体を埋め込み、更に上面に対向配置する前記と同様に所要のパターニングが施された基板を積み積ねた多層基板を加熱加圧し、ヘリカル型インダクダを埋設し一体化した。
【００２３】
図２のヘリカル型インダクタの基本構成は、ポリイミド系等の有機絶縁基板上に、予め補助材料上に形成しておいたＣｏＦｅＳｉＢ系軟磁性体からなる幅が２００μｍ、厚みが４μｍである線状の３本の磁性体１０を転写成形し、この磁性膜の厚みが総厚みで１２μｍになるように３層繰り返し積み重ねた。
【００２４】
積層後、１２０℃の温度、１０ｋｇ／ｃｍ２の圧力、保持時間１０分間の条件で加熱、加圧し接着した。この磁性体の上に８０μｍの平角銅線を２層の均一巻きで２０ターン巻いた。次に、平角銅線の端子部分の絶縁被覆を剥離して、予め絶縁基板の端子部分に形成しておいた３０μｍ厚みの銅箔からなるターミナルにはんだ付けした。
【００２５】
一般的なヘリカル型インダクタは、ターミナル部分をコイル部分よりも高く形成されているが、埋め込み部品として用いる場合は、はんだ付けが効率的にできれば良い。そこで、ターミナルは、有機絶縁基板の片一方の面に集約して形成され、かつ、このターミナルに、巻線端部をはんだ付けすることで、巻線部と略平面となるために、パターン上にセットしてもがたつきがなく、効率的なはんだ付けができるので、わざわざターミナルとしての凸部を形成したターミナルを形成しなくても良い。このヘリカル型インダクタの特性は、Ｌが０．４μＨ、Ｑが５０であり、電源として用いた場合に、電源変換効率を改善することが可能な優れた値を有していた。
【００２６】
このヘリカル型インダクタの磁性体は、扁平な磁性体の単層構造、もしくは磁性層と有機絶縁材料からなる絶縁層を交互に積み重ね圧着した構造、もしくは断面が円形や角形のワイヤ状の磁性体を束ねたものを用いることができる。また、磁性体の材料として、ＣｏＦｅＳｉＢ系もしくはＣｏＺｒＮｂ系等の軟磁性体を用いることができる。
【００２７】
直流電源等に用いられる場合は、インダクタンスが０．１μＨ以上必要なことから、巻線数は、２０ターン以上とした。また、でき上がったインダクタの厚みが８００μｍを超える場合、コア層の製造が困難となるために、巻線数を２００ターン以下とし、インダクタの総厚みを８００μｍ以下とした。面積についても、携帯機器やパワーＭＥＭＳ（大きな出力を発生する微小電気機械システム）用のマイクロエネルギー源として利用される薄膜化を図った直流電源装置に用いられる場合は、小型化が必要であり、必要最小限の特性が得られる面積に限定した。
【００２８】
さらに、電源等に用いた場合は、５０ｍＡ以上の電流を流すので、巻線する導体の太さ（丸い線の場合は最大径、角形の場合は対角線をとる）が細い場合は、発熱してしまうために、できる限り太い導体を選択したい。しかし、太い場合は、外形が大きくなるので、最大の太さを１５０μｍ以下とした。
【００２９】
なお、最小の太さでも、３μｍ以上の導体が望ましい。巻線方法については、密巻き、または均等巻き方法で、かつ一層巻きや多層巻きが行われるが、所定のインダクタンス値が得られば良く、巻線方法については、特に限定されるものではない。所定のインダクタンス値を得るためには、巻線材料と巻線方法を決め、巻数を最適に設計すれば良い。
【００３０】
なお、電源回路等に用いる場合は、Ｑ値が問題になり、効率を改善するために、高いＱ値が要求される。そこで、一本の磁性体を用いる外に、インダクタの磁性体の構成を、長手方向を磁化困難軸方向にした磁性層と絶縁層とを交互に積み重ねた複合多層膜で形成しても、磁性体損失を低減することができる。例えば、３μｍの磁性層を形成し、３枚合わせて９μｍの磁性層にすることで多層膜を形成する。
【００３１】
さらに、この高Ｑ値が得られる複合多数層を形成する場合は、長手方向を磁化困難軸方向とした磁性層の幅にも最適値が存在するために、面内で構成される磁性層の幅を２５０μｍ以下に分割すると良い。以上、複合多数層の設計には注意を要することになる。
【００３２】
複合多数層の形成には、各種ガラスやシリコン基板上に、前記磁性層を形成することもできるが、予め前記磁性層を形成し、長手方向を磁化困難軸方向に揃えて補助基板上に付着させておき、これを、フレキシブルの有機絶縁基板上に転写し、絶縁層が上下の面に形成されるように磁性層を転写した絶縁基板を積み重ね熱圧着して、一体化し、磁性体として利用する。この転写による磁性体の製造方法は、フレキシブルな有機絶縁体上に微細なパターンを形成する方法には都合の良い方法である。
【００３３】
また、磁性体を一つの複合多層体で構成しないで、細長い磁性体を組み合わせて、あたかも不定形の形状を使用しても良い。この場合にも、最大の巻線面積が、上記０．０８〜８ｍｍ２で、厚みが８００μｍ以下の範囲内にあれば、所要の特性が得られるので、適用できる。なお、実験では、長さが０．４ｍｍ、幅０．２ｍｍの複合多数層の磁性体に１０μｍの銅線を１２０ターンの巻数で、０．１μＨのインダクタンス値が得られ、同じく、長さが４ｍｍ、幅が２ｍｍの複合多数層の磁性体に１００μｍの銅線を４０ターンの巻線を施すことで、２μＨのインダクタンス値が得られている。このインダクタ全体の絶縁方法については、トランスファーモールドや、巻線全体を被覆する絶縁層をわざわざ形成しなくても良い。理由としては、コア層が回りを樹脂で覆われており、耐湿性や絶縁性に優れた構造になっているからである。
【００３４】
次に、インダクタのターミナル端子処理方法であるが、接続端子部分の導体は、露出していれば、フリー端子としてはんだ付けができるので、これでもかまわないが、一端面の絶縁体の一部に導体からなるターミナル構造を形成すると良い。このターミナルに巻線した導体を接合し、更に、上下片一方の積層基板に接合する。この接合の仕方は、後で行う基板への接合作業が自動化、簡略化できる方法として有効である。
【００３５】
前記、ヘリカル型インダクタを内蔵する上部もしくは下部に配置される多層基板としては、ベース材であるエポキシ系や、ポリイミド系等の材料上に、銅箔にて信号配線やグランドや電源等の配線を形成した。これを複数層積層し、ヘリカル型インダクタを内蔵するコア層の上部もしくは下部に配置する積層基板とした。コア層の材料は、同じくエポキシ系やポリイミド系等の材料とし、上記ヘリカル型インダクタや、他の電子部品を内蔵させた。
【００３６】
製造方法としては、下部もしくは上部側に配置する多層基板の所定位置に、コア層に内蔵するヘルカル型インダクタを含む電子部品を接続し、コア層を積層し、圧着する。この方法としては、大きく３種類の方法がある。
【００３７】
一つは、予め電子部品を配置する位置に、貫通孔を開け利用する方法、二つ目は、予め電子部品を配置する位置に、半貫通孔を開け、部品を配置し、圧着することで、樹脂の移動量を少なくした方法、三つ目は、部品を下部の基板に接続し、その上に埋め込み基板を載せ、そのまま圧着する方法である。樹脂としては、エポキシ系、ポリアミド系等の樹脂を用いることができるので、いずれの方法を選択できる。
【００３８】
さらに、この樹脂には、熱伝導性を確保するために、酸化アルミナ等の無機質からなるフィラーを５０％以下の割合で適量混合し、さらに補強用のガラス繊維等繊維を１０％以下の割合で適量混合することができる。
【００３９】
次に、上部の積層基板と下部の積層基板を導通させる所定の位置に、ＵＶレーザにて、ビアホールを形成し、導体を充填する。その後、上部もしくは下部に配置する多層基板を積層することでヘリカル型インダクタを内蔵した多層基板が得られる。
【００４０】
（実施の形態２）
次に、実施の形態１にて説明したヘリカル型インダクタ内蔵型多層基板を応用した電源回路内蔵多層基板の製造方法について、以下説明する。まず、電源用半導体である市販されている出力電圧固定用の同期整流型降圧ＤＣ−ＤＣコンバータ用ＩＣのベアチップを準備した。ベアチップの大きさは、３．０ｍｍＬ×２．９ｍｍＷ×２００μｍＴであり、電気的に、４Ｖ入力、１．５Ｖ出力の特性を有するものである。
【００４１】
次に、１０μＦと２２μＦとの２つの高容量コンデンサを内蔵する大きさが４．５ｍｍＬ×４．２ｍｍＷ×２００μｍＴの機能性高分子アルミ電解コンデンサを準備した。次に、大きさが、４．５ｍｍＬ×２．５ｍｍＷ×１００μｍＴの薄膜磁性体上に、絶縁被覆された７０μｍの銅細線コイルを巻線した５μＨの特性を有するヘリカル構造のインダクタを準備した。
【００４２】
これらの部品を、基板は、所定の大きさで２５μｍ厚みのポリイミド系ベース材料上に圧延法による３０μｍ銅箔を用いて信号層やグランド層として所望のパターニングを施した基板を３層積み重ねた。その後、はんだ付け用ランド以外をポリイミド系カバー材で１５μｍの厚みになるようにカバーコートした多層基板にはんだ付けした。
【００４３】
その後、これら電子部品を内蔵するコア層を形成させるためのポリイミド系の、主に有機物からなる基板で覆い、加熱加圧して、前述の電子部品を埋め込んだ。この後、８Ｗ以上に出力を調整したＵＶレーザを用いて上部および下部に配置される基板の導通を確保するための８０μｍ径の底付け穴を加工した。この底付穴の導体を埋め込み、更に上面に対向配置する前述と同様の多層基板を加熱加圧し、ヘリカル型インダクタを埋設した基板として一体化した。
【００４４】
でき上がった、ヘリカル型インダクタを利用した電源内蔵基板は、厚みが６００μｍの薄型であり、電気的には４Ｖ入力、１．５Ｖの単出力電圧電源であった。この小型電源は、８５％の高効率の電源として駆動した。特性的には、従来製品とほぼ同等の効率を示しながら、形状も小さく、厚みが十分に薄い電源が得られた。
【００４５】
（比較例）
比較例として、電源用半導体素子である市販されている出力電圧固定用の同期整流型降圧ＤＣ−ＤＣコンバータ用ＩＣのベアチップを準備した。ベアチップの大きさは、３．０ｍｍＬ×２．９ｍｍＷ×２００μｍＴのものもあり、電気的には、４Ｖ入力、１．５Ｖ出力の特性を有するものである。
【００４６】
次に、１０μＦと２２μＦとの２つの高容量コンデンサを内蔵する、大きさが４．５ｍｍＬ×４．２ｍｍＷ×２００μｍＴの機能性高分子アルミ電解コンデンサを準備し、大きさが５．５μｍＬ×５．０ｍｍＷ×８００μｍＴの形状のフェライト膜上にスパイラルコイルを形成した５μＨの特性を有する平面インダクタを準備した。
【００４７】
これらの部品を、基板は、所定の大きさで２５μｍ厚みのポリイミド系ベース材料上に圧延法により３０μｍ銅箔を用いた信号層やグランド層としての所定のパターニングを施した基板を３層積み重ねた。
【００４８】
その後、はんだ付け用ランド以外をポリイミド系カバー材で１５μｍの厚みになるようにカバーコートした多層基板に、はんだ付けした。その後、これら電子部品を内蔵するコア層を形成させるためのポリイミド系等の、主に、有機物からなる基板で覆い、加熱加工して、前述の電子部品を埋め込んだ。
【００４９】
この後、８Ｗ以上に出力を調整したＵＶレーザを用いて、上部および下部に配置される基板の導通を確保するための８０μｍ径の底付穴を加工した。この底付穴に導体を埋め込み、更に、上面に対向配置する前述と同様の多層基板を加熱加圧し、ヘリカル型インダクタを埋設した基板として一体化した。
【００５０】
でき上がったヘリカル型インダクタを埋設した基板（平面インダクタ）を利用した電源回路を内蔵する基板は、厚みが１ｍｍとなり、実施の形態２でのヘリカル型インダクタと比較して、１．７倍の厚いものに仕上がった。電気的には、４Ｖ入力、１．５Ｖの単出力電圧電源である。この小型電源は、８０％の高効率の電源として駆動した。
【００５１】
【発明の効果】
以上、本発明によれば、不定形を含む形状に巻線したヘルカル型インダクタを内蔵する基板を使用することで、薄型の構造体として形成でき、更に他の電力変換用部品の搭載を自由に選定し、実装することが可能となり、軽量化および小型化したインダクタ内蔵型多層基板およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるヘリカル型インダクタ内蔵多層基板の説明図。
【図２】図１のヘリカル型インダクタの外観図。
【符号の説明】
１    ヘリカル型インダクタ内蔵型多層基板
２    ヘリカル型インダクタ
３    配線層を形成した基板
４    コア層
５    配線用やグランド用の導体
６    底付穴
７    基板
１０    転写された磁性層
１１    絶縁層
１２    巻線
１３    ターミナル
１４    最大部位の断面積
１５    薄膜磁性体
【図１】
2004319875.tif 000003
【図２】
2004319875.tif 000004