(57)【要約】【課題】基板を大型化させることなく、ＦＥＴを保護することができるＦＥＴの保護回路を提供すること。【解決手段】ＦＥＴ２のソースと電極パターンとの間に配置され、温度に応じて抵抗値が変化する抵抗体４と、抵抗体４に加えられる電圧を検出し、検出された電圧が所定値よりも大きい場合には、ＦＥＴ２をオフとすべく制御する制御回路１０と、を保護回路１に備えさせた。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電界効果トランジスタを含むチップ、及び電極パターンを備えた基板上に配置され、前記電界効果トランジスタを保護する電界効果トランジスタの保護回路において、
前記電界効果トランジスタは、負荷と電源との間または負荷とグランドとの間に配置されて負荷のオン、オフ操作を行い、前記負荷は、前記電極パターンを介して、前記電界効果トランジスタの接続端子と接続され、
当該接続端子と前記電極パターンとの間に配置され、温度に応じて抵抗値が変化する抵抗体と、
前記抵抗体に加えられる電圧を検出し、検出された電圧が所定値よりも大きい場合には、前記電界効果トランジスタをオフとすべく制御する制御回路と、
を具備したことを特徴とする電界効果トランジスタの保護回路。
【請求項２】
前記接続端子は、前記電界効果トランジスタのソースであり、当該ソースは、前記抵抗体、及び前記負荷を介してグランド側に接続され、前記電界効果トランジスタのドレインが電源側に接続されることを特徴とする請求項１に記載の電界効果トランジスタの保護回路。
【請求項３】
前記接続端子は、前記電界効果トランジスタのドレインであり、当該ドレインは、前記負荷を介して電源側に接続され、前記電界効果トランジスタのソースは、前記抵抗体を介してグランド側に接続されることを特徴とする請求項１に記載の電界効果トランジスタの保護回路。
【請求項４】
前記抵抗体は、正の温度係数を有することを特徴とする請求項１〜３の何れか１項に記載の電界効果トランジスタの保護回路。
【請求項５】
前記抵抗体は、アルミニウム、または銅の何れかにて形成されることを特徴とする請求項１〜４の何れか１項に記載の電界効果トランジスタの保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタの保護回路に関する。
【０００２】
【従来の技術】
従来より、電界効果トランジスタの過熱状態を検知した際に、この電界効果トランジスタをオフにする電界効果トランジスタの保護回路が知られている（例えば特許文献１参照）。
【０００３】
この技術では、電界効果トランジスタの近傍にダイオードが設置されており、以下のようにして電界効果トランジスタをオフにする。
【０００４】
即ち、電界効果トランジスタの温度が上昇すると、ダイオードの温度も上昇して、当該ダイオードに加えられる電圧が下がるので、この電圧が予め定められた基準電圧よりも小さくなった際に、電界効果トランジスタをオフにする。
【０００５】
【特許文献１】
特開平６−３３２５５５号公報
【０００６】
【発明が解決しようとする課題】
しかし、この技術では、電界効果トランジスタの近傍にダイオードを設置する必要があるので、電界効果トランジスタを含む基板が大型化し、当該基板の製造コストが増大するという問題点があった。
【０００７】
また、電界効果トランジスタの電流、電圧定格を変更したい場合、変更の度に異なるダイオードを用意して、基板を製造し直す必要があるため、開発期間の長期化に繋がるという問題点もあった。
【０００８】
本発明はこのような従来の課題を解決するためになされたものであり、その主に目的とするところは、基板を大型化させることなく、電界効果トランジスタを保護することができる電界効果トランジスタの保護回路を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本願請求項１に記載の発明は、電界効果トランジスタを含むチップ、及び電極パターンを備えた基板上に配置され、電界効果トランジスタを保護する電界効果トランジスタの保護回路において、電界効果トランジスタは、負荷と電源との間または負荷とグランドとの間に配置されて負荷のオン、オフ操作を行い、当該負荷は、電極パターンを介して、電界効果トランジスタの接続端子と接続され、当該接続端子と電極パターンとの間に配置され、温度に応じて抵抗値が変化する抵抗体と、この抵抗体に加えられる電圧を検出し、検出された電圧が所定値よりも大きい場合には、電界効果トランジスタをオフとすべく制御する制御回路と、を具備したことを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の電界効果トランジスタの保護回路において、接続端子は、電界効果トランジスタのソースであり、当該ソースは、抵抗体、及び負荷を介してグランド側に接続され、電界効果トランジスタのドレインが電源側に接続されることを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１に記載の電界効果トランジスタの保護回路において、接続端子は、電界効果トランジスタのドレインであり、当該ドレインは、負荷を介して電源側に接続され、電界効果トランジスタのソースは、抵抗体を介してグランド側に接続されることを特徴とする。
【００１２】
請求項４に記載の発明は、請求項１〜３の何れか１項に記載の電界効果トランジスタの保護回路において、抵抗体は、正の温度係数を有することを特徴とする。
【００１３】
請求項５に記載の発明は、請求項１〜４の何れか１項に記載の電界効果トランジスタの保護回路において、抵抗体は、アルミニウム、または銅の何れかにて形成されることを特徴とする。
【００１４】
【発明の実施の形態】
（第一の実施の形態）
以下、本発明の第一の実施形態を図面に基づいて説明する。
【００１５】
まず、本第一の実施の形態に係る電界効果トランジスタの保護回路（以下、「保護回路」と称する）１の概略構成について、図１〜図３に基づいて説明する。ここで、図１は、保護回路１の概略構成について示した回路図であり、図２は、保護回路１が接続（配置）される基板１００の概略構成について示した平面図である。また、図３は、電界効果トランジスタ（以下、「ＦＥＴ」と称する）２の温度と負荷５に流れる電流との関係を示したグラフである。
【００１６】
保護回路１は、ＦＥＴ２を備えたチップ２ａに接続されるものであり、図１に示すように、駆動電源３と、抵抗体４と、負荷５、及び制御回路１０を備えている。
【００１７】
ＦＥＴ２は、基板１００上の金属製リードフレーム１０５にろう付けまたは接着される。
【００１８】
駆動電源３は、負荷５に電力を供給するものであり、ＦＥＴ２のドレインに接続される。
【００１９】
具体的には、図２に示すように、ＦＥＴ２のドレインが、基板１００の電極１０３に接続され、この電極１０３に駆動電源３が接続される。
【００２０】
ＦＥＴ２のソースは、アルミニウム製の抵抗体４にて電極１０４と接続される。なお、抵抗体４は銅製であってもよい。
【００２１】
具体的には、ＦＥＴ２のソースが基板１００の電極１０４に抵抗体４で接続されており、この電極１０４の一方の端部１０４ａに図１に示す負荷５が接続されている。
【００２２】
この抵抗体４及びＦＥＴ２は、熱伝導性の高い樹脂で覆われており、これにより、ＦＥＴ２の熱が抵抗体４に伝わって、抵抗体４及びＦＥＴ２は実質同一の温度をとるようになっている。また、抵抗体４は正の抵抗温度係数を有する。
【００２３】
したがって、抵抗体４は、ＦＥＴ２の温度に応じた抵抗値をとることができる。
【００２４】
具体的には、ＦＥＴ２及び抵抗体４の温度がＴとなっている場合、抵抗体４の抵抗値Ｒｓは、以下の式（１）により算出される。
【００２５】
Ｒｓ＝Ｒｓ０＊｛１＋α＊（Ｔ−Ｔ０）｝  …（１）
ここで、Ｒｓ０は常温Ｔ０（Ｔ０＝２０（℃））における抵抗体４の抵抗値であり、αは抵抗体４の抵抗温度係数である。
【００２６】
抵抗体４はアルミニウムで構成されているので、αの値は０．００３９となる。したがって、例えば、Ｒｓ０＝５．００（ｍΩ）とすると、１５５℃（Ｔ＝１５５（℃））では、Ｒｓ＝７．６３（ｍΩ）となる。
【００２７】
負荷５は、駆動電源３から与えられる電力により駆動する電気機器であり、例えば、車両に搭載されるヘッドライト等が該当する。
【００２８】
制御回路１０は、検出回路６、電源７及び遮断回路８を備えている。
【００２９】
検出回路６は、オペアンプ６１、基準電源６２、及びコンパレータ６３を備えている。
【００３０】
オペアンプ６１のプラス側入力端子は、ＦＥＴ２と抵抗体４を接続する回路上の点Ａに接続され、マイナス側入力端子は、抵抗体４と負荷５を接続する回路上の点Ｂに接続され、出力端子はコンパレータ６３のマイナス側入力端子に接続される。
【００３１】
具体的には、図２に示すように、ＦＥＴ２のソースが基板１００の電極１０２に導線１０７で接続され、この電極１０２にオペアンプ６１のプラス側入力端子が接続される。また、基板１００の電極１０４の他方の端部１０４ｂにオペアンプ６１のマイナス側入力端子が接続される。
【００３２】
したがって、オペアンプ６１は、抵抗体４に加えられる電圧を増幅し、この増幅電圧Ｖｍｏをコンパレータ６３のマイナス側入力端子に出力する。
【００３３】
ここで、増幅電圧Ｖｍｏは、以下の式（２）で与えられる。
【００３４】
Ｖｍｏ＝Ｒｓ＊ＩＬ＊Ｇ  …（２）
ここで、ＩＬは、負荷５に流れる電流、即ち負荷電流であり、Ｇはオペアンプ６１の増幅度である。
【００３５】
また、式（１）を式（２）に代入することで、以下の式（３）を得る。
【００３６】
Ｖｍｏ＝Ｒｓ０＊｛１＋α（Ｔ−Ｔ０）｝＊ＩＬ＊Ｇ  …（３）
式（３）により、負荷電流ＩＬが一定でも、温度が上がるとオペアンプ６１の増幅電圧Ｖｍｏも大きくなることが理解される。
【００３７】
例えば、Ｒｓ０＝５．００（ｍΩ）、ＩＬ＝５．００（Ａ）、Ｇ＝５０．０の場合、Ｔ＝２０（℃）ではＶｍｏ＝１．２５（Ｖ）となり、Ｔ＝１５５（℃）では、Ｖｍｏ＝１．９０（Ｖ）となる。
【００３８】
基準電源６２は、コンパレータ６３のプラス側入力端子に接続され、このプラス側入力端子に基準電圧Ｖｔｈを入力する。ここで、基準電源６２は、コンパレータ６３に過熱異常が発生していない場合には基準電圧Ｖｔｈが増幅電圧Ｖｍｏよりも大きくなるように、基準電圧Ｖｔｈを調整する。
【００３９】
コンパレータ６３の出力端子は、遮断回路８に接続される。したがって、コンパレータ６３は、基準電圧Ｖｔｈが増幅電圧Ｖｍｏよりも大きい場合にはＨｉレベルの電圧を遮断回路８に出力する。
【００４０】
一方、基準電圧Ｖｔｈが増幅電圧Ｖｍｏよりも小さい場合にはＬｏレベルの電圧を遮断回路８に出力する。
【００４１】
電源７は、遮断回路８に接続されており、ＦＥＴ２をオンにするための電圧Ｖｉｎを遮断回路８に出力する。
【００４２】
遮断回路８は、ＦＥＴ２のゲートに接続されている。具体的には、図１に示すように、ＦＥＴ２のゲートが電極１０１に接続されており、この電極１０１に遮断回路８が接続されている。
【００４３】
そして、遮断回路８は、コンパレータ６３から入力された電圧がＨｉレベルである場合には、電源７から入力された電圧ＶｉｎをＦＥＴ２のゲートに出力する。即ち、この場合、遮断回路８は電源７から入力された電圧Ｖｉｎを通過させて、ＦＥＴ２をオンにする。
【００４４】
一方、コンパレータ６３から入力された電圧がＬｏレベルである場合には、電圧ＶｉｎをＦＥＴ２のゲートに出力しない。即ち、この場合、遮断回路８は電圧Ｖｉｎを遮断して、ＦＥＴ２をオフにする。
【００４５】
次に、保護回路１の動作について説明する。
【００４６】
ＦＥＴ２に過熱異常が発生していない場合、即ち通常の場合では、遮断回路８は電圧Ｖｉｎを通過させ、ＦＥＴ２がオンにされる。ＦＥＴ２がオンにされると、駆動電源３からの電流が抵抗体４及び負荷５に流れる。
【００４７】
オペアンプ６１は、抵抗体４に加えられる電圧を増幅し、この増幅電圧Ｖｍｏをコンパレータ６３に出力する。一方、基準電源６２は、基準電圧Ｖｔｈをコンパレータ６３に出力する。
【００４８】
通常の場合、この増幅電圧Ｖｍｏは基準電圧Ｖｔｈよりも小さくなるので、コンパレータ６３はＨｉレベルの電圧を出力する。
【００４９】
これにより、遮断回路８は電圧Ｖｉｎを遮断しないので、ＦＥＴ２はオンに維持され、ＦＥＴ２及び負荷５に安定して電流が流れる。したがって、負荷５は安定して作動する。
【００５０】
ここで、ＦＥＴ２に過熱異常が発生すると、増幅電圧Ｖｍｏが基準電圧Ｖｔｈよりも大きくなるので、コンパレータ６３は、Ｌｏレベルの電圧を出力する。
【００５１】
これにより、遮断回路８は電圧Ｖｉｎを遮断するので、ＦＥＴ２がオフされ、ＦＥＴ２及び負荷５に電流が流れなくなる。したがって、ＦＥＴ２に過熱異常が発生した場合に、ＦＥＴ２及び負荷５が保護される。
【００５２】
ここで、ＦＥＴ２の定格温度を１５０℃、抵抗体４のＲｓ０を５．００ｍΩ、オペアンプ６１の増幅度Ｇを５０．０、負荷５に流れる電流ＩＬを５．００Ａとする。
【００５３】
この条件では、ＦＥＴ２の温度が２０℃の場合、式（３）により、オペアンプ６１の増幅電圧Ｖｍｏ＝１．２５（Ｖ）となり、１５５℃の場合、Ｖｍｏ＝１．９０（Ｖ）となる。
【００５４】
したがって、基準電圧Ｖｔｈ＝１．９０（Ｖ）としておけば、ＦＥＴ２の温度が１５５℃以下の場合には、コンパレータ６３はＨｉレベルの電圧を出力するので、ＦＥＴ２はオンに維持される。
【００５５】
一方、ＦＥＴ２の温度が１５５℃を超えた場合（過熱異常の場合）には、コンパレータ６３はＬｏレベルの電圧を出力するので、電圧Ｖｉｎが遮断され、ＦＥＴ２がオフされる。
【００５６】
したがって、基準電圧Ｖｔｈ＝１．９０（Ｖ）とすることで、ＦＥＴ２に過熱異常が発生した場合に、ＦＥＴ２をオフにすることができる。
【００５７】
なお、ＦＥＴ２の温度が常温であっても、負荷電流ＩＬ＞７．６０（Ａ）となった場合には、増幅電圧Ｖｍｏ＞１．９０（Ｖ）となる。したがって、この場合にも、コンパレータ６３はＬｏレベルの電圧を出力するので、ＦＥＴ２がオフされる。
【００５８】
ここで、負荷電流ＩＬとＦＥＴ２の温度の関係を図３に示す。図３において、直線２０は、負荷５に定常電流（５．００（Ａ））が流れている場合における負荷電流ＩＬとＦＥＴ２の温度との関係を示し、直線２１は、Ｖｍｏ＝１．９０（Ｖ）となる場合における負荷電流ＩＬとＦＥＴ２の温度との関係を示している。
【００５９】
図３によれば、ＩＬ＝５．００（Ａ）の場合でも、ＦＥＴ２の温度が１５５℃を超えると増幅電圧Ｖｍｏ＞１．９０（Ｖ）となり、ＦＥＴ２の温度が２０℃の場合でも、負荷電流ＩＬ＞７．６０（Ａ）となると、増幅電圧Ｖｍｏ＞１．９０（Ｖ）となることが理解される。
【００６０】
次に、保護回路１の具体的な構成を図４及び図５に基づいて説明する。ここで、図４は、保護回路１の具体的な構成を示した回路図であり、図５は、保護回路１の動作の流れを示したタイムチャートである。
【００６１】
当該具体例では、制御回路１０は、上述した構成要素の他、遮断回路８による遮断処理を実際に行う遮断実行回路９を備えている。
【００６２】
なお、ＦＥＴ２、駆動電源３、抵抗体４、電源７の構成は上述した構成と同様なので、説明を省略する。
【００６３】
負荷５は、車両のヘッドライト等を構成する電球である。
【００６４】
検出回路６は、上述したオペアンプ６１及びコンパレータ６３の他、抵抗６４ａ〜６４ｇ、コンデンサ６５ａ〜６５ｄ、定電流源６６、トランジスタ６７を備えている。
【００６５】
抵抗６４ａは、ＦＥＴ２と抵抗体４を接続する回路上の点Ａと、トランジスタ６７のコレクタを接続する。
【００６６】
コンデンサ６５ａは、抵抗６４ａとトランジスタ６７のコレクタを接続する回路上の点Ｄと、グランドを接続する。
【００６７】
オペアンプ６１のプラス側入力端子は、抵抗Ｒ１とトランジスタ６７のコレクタを接続する回路上の点Ｅに接続される。
【００６８】
抵抗６４ｂは、点Ｂとオペアンプ６１のマイナス側入力端子を接続し、コンデンサ６５ｂは、抵抗６４ｂとオペアンプ６１のマイナス側入力端子を接続する回路上の点Ｆと、グランドを接続する。
【００６９】
抵抗６４ｃは、オペアンプ６１の出力端子とトランジスタ６７のベースを接続する。
【００７０】
コンデンサ６５ｃは、抵抗６４ｃとトランジスタ６７のベースを接続する回路上の点Ｇと、グランドを接続する。
【００７１】
抵抗６４ｄは、トランジスタ６７のエミッタとグランドを接続し、抵抗６４ｅは、トランジスタ６７のエミッタとコンパレータ６３のマイナス側入力端子を接続する。
【００７２】
コンデンサ６５ｄは、抵抗６４ｅとコンパレータ６３のマイナス側入力端子を接続する回路上の点Ｈと、グランドを接続する。
【００７３】
抵抗６４ｆは、抵抗体４と負荷５を接続する回路上の点Ｃと、コンパレータ６３のプラス側入力端子を接続する。
【００７４】
抵抗６４ｇは、抵抗６４ｆとコンパレータ６３のプラス側入力端子を接続する回路上の点Ｊと、グランドを接続する。また、定電流源ＣＣ１は、抵抗６４ｆの両端に接続される。
【００７５】
したがって、点Ｊの電圧が上述した基準電圧Ｖｔｈとなり、点Ｈの電圧が上述した増幅電圧Ｖｍｏとなる。
【００７６】
このように、本検出回路６では、抵抗６４ｅ〜６４ｆ及び定電流源６６により、図１に示す基準電源６２を実現している。
【００７７】
この基準電圧Ｖｔｈは、定電流源６６に流れる電流ＣＣ１、抵抗６４ｅの抵抗値Ｒ６、及び抵抗６４ｆの抵抗値Ｒ７を変更することにより、変更される。
【００７８】
なお、負荷５が純抵抗である場合等のように、電源電圧Ｖｂと負荷電流ＩＬとの関係が線形になる場合には、定電流源６６を省略して、抵抗６４ｅ〜６４ｆのみで基準電圧Ｖｔｈを生成することができる。
【００７９】
また、負荷５が定電流源である場合には、定電流源６６及び抵抗６４ｆのみで基準電圧Ｖｔｈを生成することができる。
【００８０】
オペアンプ６１及びコンパレータ６３の動作は、上述した動作と同様である。即ち、オペアンプ６１は、抵抗体４に加えられる電圧を増幅し、この増幅電圧Ｖｍｏをコンパレータ６３のマイナス側入力端子に出力する。なお、オペアンプ６１の増幅度Ｇは、以下の式（４）により算出される。
【００８１】
Ｇ＝Ｒ４／Ｒ１  …（４）
ここで、Ｒ１は、抵抗６４ａの抵抗値であり、Ｒ４は、抵抗６４ｃの抵抗値である。
【００８２】
コンパレータ６３は、基準電圧Ｖｔｈが増幅電圧Ｖｍｏよりも大きい場合にはＨｉレベルの電圧を、基準電圧Ｖｔｈが増幅電圧Ｖｍｏよりも小さい場合には、Ｌｏレベルの電圧を出力する。
【００８３】
なお、検出回路６は、このような構成をとることで、駆動電源３の駆動電圧Ｖｂが変動しても、ＦＥＴ２に過熱異常が生じているかどうかを判定することができる。以下、当該判定が可能な理由について説明する。
【００８４】
負荷５は電球なので、駆動電圧Ｖｂと負荷電流ＩＬの関係は非線形となる。しかし、駆動電圧Ｖｂが所定の範囲内となっている場合には、当該関係は線形に近似される。
【００８５】
例えば、駆動電圧Ｖｂ＝１２．０（Ｖ）のときに負荷電流ＩＬ＝５．００（Ａ）となる場合、駆動電圧Ｖｂ＝１６．０（Ｖ）になると負荷電流ＩＬ＝５．８０（Ａ）となる。
【００８６】
ここで、定電流源６６に流れる電流ＣＣ１＝１００（μＡ）、抵抗６４ｅの抵抗値Ｒ６＝１２５（ｋΩ）、抵抗６４ｆの抵抗値Ｒ７＝１０．５（ｋΩ）と設定すれば、Ｖｂ＝１２．０（Ｖ）のときにＶｔｈ＝１．９０（Ｖ）となり、Ｖｂ＝１６．０（Ｖ）のときにＶｔｈ＝２．２０（Ｖ）となる。
【００８７】
一方、上述したように、抵抗体４のＲｓ０＝５．００（ｍΩ）、オペアンプ６１の増幅度Ｇ＝５０．０とすると、以下の関係が成り立つ。
【００８８】
即ち、Ｖｂ＝１２．０（Ｖ）のとき、ＦＥＴ２の温度が２０℃の場合では、Ｖｍｏ＝１．２５（Ｖ）となり、１５５℃の場合では、Ｖｍｏ＝１．９０（Ｖ）となる。なお、このとき基準電圧Ｖｔｈ＝１．９０（Ｖ）となる。
【００８９】
また、Ｖｂ＝１６．０（Ｖ）のとき、ＦＥＴ２の温度が２０℃では、Ｖｍｏ＝１．４５（Ｖ）となり、１５５℃では、Ｖｍｏ＝２．２０（Ｖ）となる。なお、このとき基準電圧Ｖｔｈ＝２．２０（Ｖ）となる。
【００９０】
したがって、駆動電圧Ｖｂが変動しても、ＦＥＴ２の温度が１５５℃よりも大きくなると、コンパレータ６３の出力電圧が反転する。言い換えれば、駆動電圧Ｖｂが変動しても、ＦＥＴ２に過熱異常が生じたかどうかを判定することができる。
【００９１】
電源７は、電圧Ｖｉｎを出力するが、本具体例では、電源７がオンの時の電圧Ｖｉｎ＝２２．０（Ｖ）とし、電源７がオフの時の電圧Ｖｉｎ＝０（Ｖ）とする。
【００９２】
遮断回路８は、抵抗８１ａ〜８１ｄ、コンデンサ８２、インバータ８３ａ〜８３ｂ、Ｄフリップフロップ８４、トランジスタ８５、Ｈｉレベルの電圧を出力する遮断電源８６ａ〜８６ｃを備えている。
【００９３】
抵抗８１ａは、遮断電源８６ａとコンパレータ６３の出力端子とを接続し、抵抗８１ｂは、コンパレータ６３の出力端子とインバータ８３ａの入力端子とを接続する。
【００９４】
コンデンサ８２は、抵抗８１ｂとインバータ８３ａとを接続する回路上の点Ｋと、グランドとを接続する。なお、抵抗８１ａの抵抗値Ｒ９及びコンデンサ８２の電気容量Ｃ５により決定される時定数ｔａは、突入電流（後述する）が流れる時間よりも十分長いものとする。
【００９５】
インバータ８３ａの出力端子は、Ｄフリップフロップ８４のクロック端子に接続される。
【００９６】
また、Ｄフリップフロップ８４のＤ端子は遮断電源８６ｂに接続される。したがって、Ｄ端子の電圧は、常にＨｉレベルとなる。
【００９７】
抵抗８１ｃは、電源７とトランジスタ８５のベースとを接続し、抵抗８１ｄは、遮断電源８６ｃとトランジスタ８５のコレクタとを接続する。また、トランジスタ８５のエミッタは接地される。
【００９８】
インバータ８３ｂの入力端子は、抵抗８１ｄとトランジスタ８５のコレクタとを接続する回路上の点Ｎに接続される。
【００９９】
また、インバータ８３ｂの出力端子は、Ｄフリップフロップ８４のＲＢ端子（リセット端子）に接続される。なお、インバータ８３ｂの出力電圧Ｖｒｂは、反転されてからリセット端子に入力される。
【０１００】
遮断実行回路９は、抵抗９１ａ〜９１ｂ、及びトランジスタ９２を備えている。
【０１０１】
抵抗９１ａは、電源７とＦＥＴ２のゲートを接続する。トランジスタ９２のコレクタは、抵抗９１ａとＦＥＴ２のゲートとを接続する回路上の点Ｌに接続され、エミッタは接地される。
【０１０２】
抵抗９１ｂは、トランジスタ９２のベースとＤフリップフロップ８４のＱ端子を接続する。
【０１０３】
次に、保護回路１の動作の一例について説明する。なお、本例では、定常状態におけるＦＥＴ２の温度を２０℃とし、駆動電源３は、一定の駆動電圧Ｖｂ（＝１２．０（Ｖ））を出力するものとする。これにより、負荷５には、一定の負荷電流ＩＬ（＝５．００（Ａ））が流れ、基準電圧Ｖｔｈは１．９０（Ｖ）となる。
【０１０４】
また、電圧Ｖｉｎは、電源７のオン時には２２．０（Ｖ）とし、オフ時には０（Ｖ）とする。
【０１０５】
電源７がオフの時、電圧Ｖｉｎ＝０（Ｖ）となるので、ＦＥＴ２はオフとなる。したがって、負荷５に電流は流れない。即ち、負荷電流ＩＬ＝０（Ａ）となる。
【０１０６】
また、この場合、トランジスタ８５もオフとなっているので、インバータ８３ｂの出力電圧ＶｒｂはＬｏレベルとなる。
【０１０７】
したがって、Ｄフリップフロップ８４はリセットされているので、Ｄフリップフロップ８４の出力電圧（Ｑ端子から出力される電圧）ＶｄｆｆはＬｏレベルとなり、トランジスタ９２はオフされる。
【０１０８】
また、オペアンプ６１の増幅電圧Ｖｍｏ＝０となり、基準電圧Ｖｔｈ（過電流判定値）よりも小さいので、コンパレータ６３の出力電圧ＶｃｍｐはＨｉレベルとなる。したがって、インバータ８２ａの出力はＬｏレベルとなる。
【０１０９】
その後、時刻ｔ１にて電源７がオンされて電圧Ｖｉｎ＝２２．０（Ｖ）（＝Ｖｂ＋１０．０（Ｖ））となると、トランジスタ９２はオフされているので、ＦＥＴ２のゲート電圧Ｖｇ≒２２．０（Ｖ）となる。これにより、ＦＥＴ２がオンされる。
【０１１０】
また、トランジスタ８５がオンされて、インバータ８３ｂの出力電圧ＶｒｂがＨｉレベルとなり、Ｄフリップフロップ８４のリセットが解除される。
【０１１１】
また、ＦＥＴ２がオンになることで、抵抗体４及び負荷５に突入電流が流れ、この突入電流により、時刻ｔ２にて、オペアンプ６１の増幅電圧Ｖｍｏが基準電圧Ｖｔｈよりも大きくなる。
【０１１２】
これにより、コンパレータ６３の出力電圧Ｖｃｍｐが所定時間Ｌｏレベルとなるが、この時間は時定数ｔａよりも短いので、インバータ８３ａの出力電圧Ｖｃｋは反転せず、Ｌｏレベルに維持される。
【０１１３】
したがって、Ｄフリップフロップ８４の出力電圧Ｖｄｆｆは、Ｌｏレベルに維持されるので、トランジスタ９２はオフされたままとなる。これにより、ＦＥＴ２はオンに維持されるので、突入電流によりＦＥＴ２がオフされることはない。
【０１１４】
突入電流が流れ終わった後は、負荷電流ＩＬは一定となり、オペアンプ６１の増幅電圧Ｖｍｏは、基準電圧Ｖｔｈよりも小さくなる。これにより、負荷５は安定して動作し、コンパレータ６３の出力電圧ＶｃｍｐはＨｉレベルに戻る。
【０１１５】
その後、時刻ｔ３にて、ＦＥＴ２に過熱異常が発生してＦＥＴ２の温度が上昇すると、式（３）により、オペアンプ６１の増幅電圧Ｖｍｏも上昇する。
【０１１６】
その後、時刻ｔ４にて、オペアンプ６１の増幅電圧Ｖｍｏが基準電圧Ｖｔｈよりも大きくなると、コンパレータ６３の出力電圧Ｖｃｍｐが反転してＬｏレベルとなる。
【０１１７】
この状態が時定数ｔａ以上続くと、インバータ８３ａの出力電圧Ｖｃｋが反転してＨｉレベルとなる（時刻ｔ５）。
【０１１８】
これにより、Ｄフリップフロップ８４の出力電圧ＶｄｆｆがＨｉレベルとなるので、トランジスタ９２はオンされ、ＦＥＴ２のゲート電圧Ｖｇ＝０（Ｖ）となる。
【０１１９】
即ち、遮断回路８により電圧Ｖｉｎが遮断され、ＦＥＴ２がオフされる。
【０１２０】
ＦＥＴ２がオフされると、抵抗体４及び負荷５に電流が流れなくなるので、負荷５は動作を停止する。また、オペアンプ６１の増幅電圧Ｖｍｏが基準電圧Ｖｔｈよりも小さくなり、コンパレータ６３の出力電圧ＶｃｍｐがＨｉレベルに戻る。
【０１２１】
これにより、インバータ８３ａの出力電圧ＶｃｋはＬｏレベルに戻るが、Ｄフリップフロップ８４の出力電圧ＶｄｆｆはＨｉレベルに維持されるので、ＦＥＴ２はオフに維持される。即ち、負荷５は停止状態に維持される。
【０１２２】
その後、時刻ｔ６にて、電源７がオフされて電圧Ｖｉｎ＝０（Ｖ）になると、トランジスタ８５がオフされるので、インバータ８３ｂの出力電圧ＶｒｂはＬｏレベルとなる。
【０１２３】
これにより、Ｄフリップフロップ８４はリセットされるので、Ｄフリップフロップ８４の出力電圧ＶｄｆｆはＬｏレベルとなり、トランジスタ９２はオフされる。
【０１２４】
その後、電圧Ｖｉｎ＝２２．０（Ｖ）となると、トランジスタ９２はオフに維持されているので、ＦＥＴ２がオンされて、負荷５に電流が再度流れるようになる。
【０１２５】
以上により、本第一の実施の形態によれば、保護回路１は、ＦＥＴ２を備えた基板１００に接続される。
【０１２６】
また、図１及び図２に示すように、抵抗体４は、ＦＥＴ２のソースと電極１０４の間に配置され、且つ、ＦＥＴ２の温度に応じた抵抗値をとる。
【０１２７】
そして、制御回路１０は、抵抗体４に加えられる電圧を検出し、検出された電圧が所定値よりも大きい場合には、ＦＥＴ２をオフとすべく制御する。
【０１２８】
具体的には、当該検出された電圧を増幅し、この増幅電圧Ｖｍｏが基準電圧Ｖｔｈよりも大きい場合、即ちＦＥＴ２に過熱異常が発生した場合には、ＦＥＴ２をオフとすべく制御する。
【０１２９】
これにより、ＦＥＴ２及び負荷５に電流が流れなくなるので、ＦＥＴ２に過熱異常が発生した場合には、ＦＥＴ２及び負荷５を保護することができる。
【０１３０】
また、保護回路１にはダイオードが含まれないので、基板１００が大型化することなく、ＦＥＴ２を保護することができる。
【０１３１】
さらに、基板１００が大型化しないので、当該基板１００の製造コストを低く抑えることができる。これにより、当該基板１００を含む装置を小型化でき、且つ製造コストを低く抑えることができる。
【０１３２】
また、ＦＥＴ２の電流、電圧定格を変更したい場合であっても、抵抗体４を変更する必要がない。
【０１３３】
したがって、ＦＥＴ２のみを変更すればよいので、当該変更における手間を軽減することができる。
【０１３４】
また、制御回路１０は、増幅電圧Ｖｍｏに基づいて、ＦＥＴ２をオンまたはオフとすべく制御するので、より正確な制御を行うことができる。
【０１３５】
また、ＦＥＴ２のソースは抵抗体４及び負荷５を介してグランド側に接続され、ＦＥＴ２のドレインは駆動電源３に接続される。
【０１３６】
これにより、ＦＥＴ２がオンの場合にＦＥＴ２及び負荷５に電流を流し、ＦＥＴ２がオフの場合にＦＥＴ２及び負荷５に電流を流さないようにすることができる。
【０１３７】
また、抵抗体４は、正の温度係数を有するので、ＦＥＴ２の温度が上がると抵抗体４の抵抗値が大きくなるので、増幅電圧Ｖｍｏが大きくなる。
【０１３８】
したがって、ＦＥＴ２に過熱異常が発生した場合に、増幅電圧Ｖｍｏが基準電圧Ｖｔｈよりも大きくなるように、基準電圧Ｖｔｈを調整することができる。
【０１３９】
また、抵抗体４をアルミニウムまたは銅の何れかにて形成することで、正の温度係数を有する抵抗体４を実現している。
【０１４０】
また、抵抗体４はＦＥＴ２に接続されているので、ＦＥＴ２に過電流が流れた場合にも、抵抗体４の電圧が上昇する。
【０１４１】
したがって、制御回路１０は、ＦＥＴ２に過電流が流れた場合にも、ＦＥＴ２をオフにするよう制御することができる。即ち、保護回路１は、ＦＥＴ２に過電流が流れた場合にも、ＦＥＴ２を保護することができる。
【０１４２】
また、ＦＥＴ２には、負荷５が接続されているので、ＦＥＴ２に過電流が流れた場合には、負荷５にも当該過電流が流れる。
【０１４３】
しかし、この場合、制御回路１０は、ＦＥＴ２をオフにすることで、負荷５に過電流が流れないようにすることができる。したがって、負荷５に過電流が流れた場合に、当該負荷５を保護することができる。
【０１４４】
なお、本第一の実施の形態では、電源７のオン時に電圧Ｖｉｎ＝２２．０（Ｖ）とし、オフ時に電圧Ｖｉｎ＝０（Ｖ）としたが、電圧Ｖｉｎは以下の条件を満たせばよい。
【０１４５】
即ち、電圧Ｖｉｎは、オン時に電圧Ｖｉｎ＞（Ｖｂ＋ＦＥＴ２のしきい値電圧）、オフ時に電圧Ｖｉｎ＜（ＦＥＴ２のしきい値電圧）であれば、保護回路１は上述した動作を行うことができる。
【０１４６】
また、インバータ８３ｂの出力電圧Ｖｒｂを電圧Ｖｉｎと連動して制御することとしたが、当該出力電圧Ｖｒｂを独立させて、他の制御手段により制御することとしても良い。
【０１４７】
また、負荷５を電球としたが、他の電気機器、例えばオーディオ等でもよい。これは、以下に説明する第二の実施の形態及び第三の実施の形態でも同様である。
【０１４８】
（第二の実施の形態）
次に、本発明の第二の実施の形態について、図６に基づいて説明する。図６は、第二の実施の形態に係る保護回路１１の構成を示した回路図である。
【０１４９】
まず、本第二の実施の形態に係る保護回路１１の構成について、図６に基づいて説明する。
【０１５０】
保護回路１１は、ＦＥＴ２を備えたチップに接続されるものであり、駆動電源３と、抵抗体４と、負荷５、及び制御回路１０を備えている。
【０１５１】
また、制御回路１０は、検出回路６と、電源７と、遮断回路８、及び遮断実行回路９を備えている。
【０１５２】
なお、駆動電源３と、抵抗体４と、負荷５と、検出回路６と、電源７と、遮断回路８、及び遮断実行回路９は、第一の実施の形態と同様のものである。ただし、負荷５の接続位置、検出回路６の内部構造、及び電源７の出力電圧（即ち、電圧Ｖｉｎ）は異なる。そこで、当該相異点について説明する。
【０１５３】
即ち、負荷５は、駆動電源３とＦＥＴ２のドレインを接続し、抵抗体４は、ＦＥＴ２のソースとグランドを接続する。
【０１５４】
検出回路６は、オペアンプ６１、基準電源６２、コンパレータ６３、抵抗６４ｈ〜６４ｊを備えている。
【０１５５】
オペアンプ６１及びコンパレータ６３は、第一の実施の形態と同様のものである。
【０１５６】
基準電源６２は、基準電圧Ｖｔｈを生成するものであり、例えば、第一の実施の形態と同様の構成（図４参照）をとることにより、実現される。
【０１５７】
抵抗６４ｈは、ＦＥＴ２のソースと抵抗体４を接続する回路上の点Ａと、オペアンプ６１のプラス側入力端子を接続する。
【０１５８】
抵抗６４ｉは、抵抗体４とグランドを接続する回路上の点Ｂと、オペアンプ６１のマイナス側入力端子を接続し、抵抗６４ｊは、オペアンプ６１の出力端子とマイナス側入力端子を接続する。また、点Ｂと抵抗６４ｉを接続する回路上の点Ｐは、グランドと接続される。
【０１５９】
この検出回路６の動作は、第一の実施の形態と同様である。即ち、オペアンプ６１は、抵抗体４に加えられる電圧を増幅し、この増幅電圧Ｖｍｏをコンパレータ６３のマイナス側入力端子に入力する。一方、基準電源６２は、基準電圧Ｖｔｈをコンパレータ６３のプラス側入力端子に入力する。
【０１６０】
そして、コンパレータ６３は、増幅電圧Ｖｍｏが基準電圧Ｖｔｈよりも大きい場合にはＬｏレベルの電圧を出力し、小さい場合には、Ｈｉレベルの電圧を出力する。
【０１６１】
電源７の電圧Ｖｉｎは、電源７のオン時に１０．０（Ｖ）となり、オフ時に０（Ｖ）となる。
【０１６２】
なお、本保護回路１１の動作は、第一の実施の形態と同様であるので、説明を省略する。
【０１６３】
以上により、本第二の実施の形態によれば、第一の実施の形態と同様の効果を得ることができる他、以下の効果を得ることができる。
【０１６４】
即ち、ＦＥＴ２のドレインは、負荷５を介して駆動電源３に接続され、ソースは、抵抗体４を介してグランドに接続される。
【０１６５】
これにより、ＦＥＴ２がオンの場合にＦＥＴ２及び負荷５に電流を流し、ＦＥＴ２がオフの場合にＦＥＴ２及び負荷５に電流を流さないようにすることができる。
【０１６６】
また、電源７のオン時における電圧Ｖｉｎを第一の実施の形態よりも低く抑えることができる。
【０１６７】
具体的には、電圧Ｖｉｎは、電源７のオン時にＶｉｎ＞（ＦＥＴ２のしきい値電圧）、オフ時にＶｉｎ＜（ＦＥＴ２のしきい値電圧）であればよい。
【０１６８】
（第三の実施の形態）
次に、本発明の第三の実施の形態について図７に基づいて説明する。ここで、ず７は、本第三の実施の形態に係る保護回路１２の構成を示した平面図である。
【０１６９】
まず、保護回路１２の構成について説明する。
【０１７０】
図７に示すように、保護回路１２は、ＦＥＴ２を備えたチップ２ｂに接続されるものであり、抵抗体４１の他、図示しない駆動電源と、負荷、及び制御回路を備えている。
【０１７１】
駆動電源、負荷、及び制御回路については、第一の実施の形態と同様のものであるので、説明を省略する。
【０１７２】
ＦＥＴ２のドレインは、基板１１０上の電極１１１にプリント配線で接続され、ゲートは、電極１１２にプリント配線で接続される。また、ソースは、抵抗体４１の左端部及び電極１１３にプリント配線で接続される。
【０１７３】
抵抗体４１は、第一の実施の形態における抵抗体４を基板１１０にプリントしたものであり、その右端部は、電極１１４、１１５にプリント配線で接続される。
【０１７４】
電極１１１は駆動電源に接続され、電極１１２は制御回路（具体的には、制御回路に含まれる遮断回路）に接続される。また、電極１１３は検出回路（具体的には、検出回路に含まれるコンパレータのプラス側入力端子）に接続され、電極１１４は検出回路（具体的には、検出回路に含まれるコンパレータのマイナス側入力端子）に接続される。また、電極１１５は負荷に接続される。
【０１７５】
保護回路１２の動作は、第一の実施の形態と同様であるので、説明を省略する。
【０１７６】
以上により、本第三の実施の形態によれば、第一の実施の形態と同様の効果を得ることができる他、以下の効果を得ることができる。
【０１７７】
即ち、抵抗体４１は基板１１０にプリントされているので、保護回路１２の製造過程において、抵抗体４１を他のプリント配線と共に基板１１０上に一体的に形成することができる。したがって、保護回路１２を容易に製造することができる。
【０１７８】
【発明の効果】
請求項１の発明では、電界効果トランジスタに過熱異常が発生した場合に、制御回路により検出される電圧が所定値よりも大きくなるように、当該所定値を設定することで、電界効果トランジスタに過熱異常が発生した場合に電界効果トランジスタをオフとすべく制御することができる。
【０１７９】
即ち、電界効果トランジスタに過熱異常が発生した場合には、当該電界効果トランジスタをオフにすることで、ＦＥＴを保護することができる。
【０１８０】
また、保護回路にはダイオードが含まれないので、基板が大型化することなく、電界効果トランジスタを保護することができる。
【０１８１】
請求項２記載の発明では、請求項１記載の発明と同様の効果を得ることができる他、電界効果トランジスタがオンの場合に電界効果トランジスタ及び負荷に電流を流し、電界効果トランジスタがオフの場合に電界効果トランジスタ及び負荷に電流を流さないようにすることができる。
【０１８２】
請求項３記載の発明では、請求項１記載の発明と同様の効果を得ることができる他、電界効果トランジスタがオンの場合に電界効果トランジスタ及び負荷に電流を流し、電界効果トランジスタがオフの場合に電界効果トランジスタ及び負荷に電流を流さないようにすることができる。
【０１８３】
また、電界効果トランジスタをオンにするために必要な電圧を、請求項２記載の発明に比べて低く抑えることができる。
【０１８４】
請求項４記載の発明では、請求項１〜３の何れか１項に記載の発明と同様の効果を得ることができる他、電界効果トランジスタに過熱異常が発生した場合に、抵抗体に加えられる電圧が所定値よりも大きくなるように、当該所定値を調整することができる。
【０１８５】
請求項５記載の発明では、請求項１〜４の何れか１項に記載の発明と同様の効果を得ることができる他、抵抗体がアルミニウムまたは銅の何れかにて形成されるので、正の抵抗温度係数を有する抵抗体が実現される。
【図面の簡単な説明】
【図１】第一の実施の形態に係る保護回路の構成を示した回路図である。
【図２】保護回路が接続される基板の構成を示した平面図である。
【図３】負荷電流とＦＥＴの温度との関係を示したグラフである。
【図４】保護回路の具体的な構成の一例を示した回路図である。
【図５】保護回路の動作の手順を示したタイムチャートである。
【図６】第二の実施の形態に係る保護回路の構成を示した回路図である。
【図７】第三の実施の形態に係る保護回路の構成を示した平面図である。
【符号の説明】
１  保護回路
２  ＦＥＴ
２ａ  チップ
３  駆動電源
４、４１  抵抗体
５  負荷
６  検出回路
７  電源
８  遮断回路
９  遮断実行回路
１０  制御回路
１１  保護回路
１２  保護回路
４１  抵抗体
６１  オペアンプ
６２  基準電源
６３  コンパレータ
１００  基板
Ｖｍｏ  増幅電圧
Ｖｔｈ  基準電圧
【図１】
2004335974.tif 000003
【図２】
2004335974.tif 000004
【図３】
2004335974.tif 000005
【図４】
2004335974.tif 000006
【図５】
2004335974.tif 000007
【図６】
2004335974.tif 000008
【図７】
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