(57)【要約】【課題】電圧降下のバラツキを最小限に抑制することができる半導体集積回路を提供する。【解決手段】所定の電源電圧で動作する内部スタンダードセル領域に対して、複数のリング電源を同心多角形状に形成し、内部スタンダードセル領域内に配置される任意のスタンダードセルが、所定のリング電源と所定のリング電源に隣接する他のリング電源との間に配置され、かつ所定のリング電源あるいは他のリング電源から一定の垂直距離内に配置される。【選択図】　図１
2004015025.tif 000002
【特許請求の範囲】
【請求項１】
所定の電源電圧で動作する内部スタンダードセル領域に対して、複数のリング電源を同心多角形状に形成し、前記内部スタンダードセル領域内に配置される任意のスタンダードセルが、所定のリング電源と前記所定のリング電源に隣接する他のリング電源との間に配置され、かつ前記所定のリング電源あるいは前記他のリング電源から一定の垂直距離内に配置されていることを特徴とする半導体集積回路。
【請求項２】
隣接する前記リング電源間に配置される複数の前記スタンダードセルを、内側の前記リング電源から電源を供給されるグループと、外側の前記リング電源から電源を供給されるグループとに分割する請求項１に記載の半導体集積回路。
【請求項３】
前記スタンダードセルの電源配線において、高位電源配線及び低位電源配線を、それぞれ前記スタンダードセルの外周部分にＬ字型に形成する請求項２に記載の半導体集積回路。
【請求項４】
配置・配線後の電圧降下解析結果に基づいて、前記各リング電源の電圧降下のバラツキを調整するように、前記リング電源に割り当てるスタンダードセルの数を変更する請求項２に記載の半導体集積回路。
【請求項５】
配置・配線後の実配線長による動作シミュレーションの結果に基づいて、同時にスイッチングするスタンダードセルを隣接する前記他のリング電源に属するように再配置する請求項２に記載の半導体集積回路。
【請求項６】
前記スタンダードセルの配置を行う際に、フリップフロップの配置上の制約として、前記リング電源への割り当て数のバラツキを最小限にすること、及び同一の前記リング電源に割り当てられる場合に、配置間隔を所定の距離以上に離すことが求められる請求項２に記載の半導体集積回路。
【請求項７】
クロックツリーシンセシス処理において、挿入される各段ごとのバッファに対して、前記バッファ配置上の制約として、前記リング電源への割り当て数のバラツキを最小限にすること、及び同一の前記リング電源に割り当てられる場合に、配置間隔を所定の距離以上に離すことが求められる請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のスタンダードセル領域における電圧降下のバラツキを抑制するための電源配置構造を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、プロセスの微細化や低消費電力化のニーズ増大に伴って、動作電源電圧が低下する傾向にある。これによって、電源配線の抵抗増加や回路のスイッチング動作による電圧降下現象が生じやすくなり、回路の動作に深刻な影響を及ぼしている。
【０００３】
スタンダードセル領域のレイアウト設計においては、かかる電圧降下の影響を軽減するために、リング電源に加えて、幹線・支線のストラップ電源を追加又は増強する、あるいは多層配線プロセスを用いてメッシュ電源構造にする等、電源配線構造に工夫を凝らしているのが現状である。
【０００４】
このような電源配線構造を有する半導体集積回路における電源供給経路は、スタンダードセル領域の外周電源線に外部電源供給源から電源を供給し、当該外周電源線から補強電源あるいはスタンダードセルが有する電源配線を経由してスタンダードセル領域の中心部に向かっていくことになる。
【０００５】
また、配置・配線後のレイアウト結果に基づいて、実動作による電圧降下現象をＥＤＡツール等を用いて解析し、電圧降下の著しい箇所に対して外部から電源配線の追加又は強化を行い、その影響を軽減させている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したような電源配線構造を有する半導体集積回路においては、電源供給源から供給先であるスタンダードセルまでの電源供給経路が非常に複雑となり、スタンダードセル領域の電圧降下のバラツキを軽減する対策を講じることが実際上困難であるという問題点があった。
【０００７】
また、電源配線設計・配置・配線後のバックアノテーションにより得られる、実際の動作パターンにおけるトグル情報により電圧降下が著しいことが判明した場合は、それを回避するために再度電源配線設計を行う必要があり、設計期間の増大を招くという問題点もあった。
【０００８】
さらに、電圧降下によりクロックスキューが増大することによって、半導体集積回路動作全体に影響を与えるおそれも残されており、クロックツリーシンセシス処理で挿入するバッファや最終到達フリップフロップの電圧降下による遅延変動を抑制することはきわめて重要であるのに対し、上述した従来の電源配線構造では、そのための配置制約を決定することが困難であるという問題点もあった。
【０００９】
本発明は、上述したような従来の問題点を解決するものであり、電圧降下のバラツキを最小限に抑制することができる半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体集積回路は、所定の電源電圧で動作する内部スタンダードセル領域に対して、複数のリング電源を同心多角形状に形成し、内部スタンダードセル領域内に配置される任意のスタンダードセルが、所定のリング電源と所定のリング電源に隣接する他のリング電源との間に配置され、かつ所定のリング電源あるいは他のリング電源から一定の垂直距離内に配置されていることを特徴とする。
【００１１】
かかる構成により、リング電源からスタンダードセルへの電源供給距離をある一定値以内に抑えることができるため、各リング電源に対する外部からの電源供給量を配線幅等で制御して均一にすることによって、各リング電源から各スタンダードセルまでの電源供給量もある一定値以内に抑えることができ、スタンダードセル領域全体としての電圧降下値のバラツキを軽減することが可能となる。
【００１２】
【発明の実施の形態】
本発明にかかる半導体集積回路は、隣接するリング電源間に配置される複数のスタンダードセルを、内側のリング電源から電源を供給されるグループと、外側のリング電源から電源を供給されるグループとに分割することが好ましい。
【００１３】
かかる構成とすることによって、各リング電源に接続されるスタンダードセル群を他のリング電源に接続されるスタンダードセル群と独立に扱うことができ、リング電源ごとの電流量を容易に見積もることができることから、各リング電源への電源供給量も容易に見積もることができ、スタンダードセル領域全体の電圧降下のバラツキを容易に軽減することができるからである。
【００１４】
また、本発明にかかる半導体集積回路は、スタンダードセルの電源配線において、高位電源配線及び低位電源配線を、それぞれスタンダードセルの外周部分にＬ字型に形成することが好ましい。
【００１５】
かかる構成にすることによって、隣接するリング電源の上辺に挟まれたスタンダードセル領域、あるいは下辺に挟まれたスタンダードセル領域に配置されるスタンダードセルについて、リング電源の左辺に挟まれたスタンダードセル領域及び右辺に挟まれたスタンダードセル領域に配置されたスタンダードセルと同様の電源供給パスを実現することができることから、隣接するリング電源の上辺に挟まれたスタンダードセル領域、あるいは下辺に挟まれたスタンダードセル領域に配置されるスタンダードセルであっても、通常のスタンダードセル配置レーンに通常の配置処理で配置することができ、新たなセル構造や配置フローを考慮する必要がないからである。
【００１６】
さらに、本発明にかかる半導体集積回路は、配置・配線後の電圧降下解析結果に基づいて、各リング電源の電圧降下のバラツキを調整するように、リング電源に割り当てるスタンダードセルの数を変更することが好ましい。スタンダードセルの配置・配線処理後の電源配線構造の変更を容易に実現することができ、電源配線構造の再構築による設計期間の増大、工数の増大を抑制することができるからである。
【００１７】
あるいは、本発明にかかる半導体集積回路は、配置・配線後の実配線長による動作シミュレーションの結果に基づいて、同時にスイッチングするスタンダードセルを隣接する他のリング電源に属するように再配置することも好ましい。スタンダードセルの配置・配線処理後に、最小限の変更によって電源ノイズを考慮したレイアウト構成に再構築することができ、大規模回路では考慮することが困難であったピーク電流の発生についても容易に軽減することができるからである。
【００１８】
また、本発明にかかる半導体集積回路は、スタンダードセルの配置を行う際に、フリップフロップの配置上の制約として、リング電源への割り当て数のバラツキを最小限にすること、及び同一のリング電源に割り当てられる場合に、配置間隔を所定の距離以上に離すことが求められることが好ましい。
【００１９】
かかる構成とすることによって、スタンダードセル配置処理により同一リング電源に割り当てられた、同一クロックで動作するフリップフロップ群が、同時スイッチングすることによって発生する電圧降下の影響を軽減することができるからである。すなわち、スタンダードセル配置処理時に同一クロックで動作するフリップフロップは可能な限り異なるリング電源に割り当てるようにし、同一リング電源に割り当てられる場合は、そのフリップフロップ間の配置間隔に制約を設けることによって、各リング電源における同時スイッチングノイズによる電圧降下の影響を軽減した配置結果を得ることができることになる。
【００２０】
さらに、本発明にかかる半導体集積回路は、クロックツリーシンセシス処理において、挿入される各段ごとのバッファに対して、バッファ配置上の制約として、リング電源への割り当て数のバラツキを最小限にすること、及び同一のリング電源に割り当てられる場合に、配置間隔を所定の距離以上に離すことが求められることが好ましい。
【００２１】
かかる構成とすることにより、クロックツリーシンセシスで挿入される各クロック系統の各段ごとのバッファ群が、同一リング電源に割り当てられ、同時スイッチングすることによって発生する電圧降下の影響を軽減することができるからである。すなわち、クロックツリーシンセシス処理によって挿入される同じ段の挿入バッファの配置制約として、上述した配置制約と同様の制約を加えることで、各リング電源での同時スイッチングノイズによる電圧降下のバラツキの影響を軽減した配置結果を得ることができることになる。
【００２２】
以下、本発明の実施の形態ごとに、図面を参照しながら詳細に説明する。
【００２３】
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体集積回路の電源配置構造について、図面を参照しながら説明する。図１は本発明の実施の形態１にかかる半導体集積回路における電源配線構造を示す図である。
【００２４】
まず、図１（ａ）において、１１は電源供給源を有する入出力回路領域を、１２はスタンダードセル配置領域を、１３はスタンダードセル配置領域２に敷設する複数のリング電源を、それぞれ示している。
【００２５】
そして、図１（ｂ）に示すように、任意のスタンダードセル１４がリング電源１３の間に配置されることになる。ここで、Ｘはスタンダードセル１４が配置されたスタンダードセル配置領域１２における内側のリング電源１３からスタンダードセル１４までの距離を示しており、Ｌはリング電源１３の間の距離を示している。なお、以下全ての実施の形態において、「リング電源」とは、ＶＤＤとＶＳＳのペアであるものとする。
【００２６】
スタンダードセル配置領域１２に対して、任意のスタンダードセル１５が最も近いリング電源１３からある一定距離Ｌ内に納まるように、複数のリング電源を同心多角形状に敷設する。すなわち、どのスタンダードセル配置領域１２についても、０＜Ｘ＜Ｌの関係が成立するようにリング電源を敷設することになる。
【００２７】
かかる配置にすることによって、複数のリング電源１３の電位を全て同一にすることで、リング電源１３から任意のスタンダードセル１４までの電源供給量をある一定内に抑制することができる。
【００２８】
以上のように本実施の形態１によれば、リング電源１３からスタンダードセル１４への電源供給距離をある一定値以内に抑えることができるため、各リング電源１３に対する外部からの電源供給量を配線幅等で制御して均一にすることにより、各リング電源１３から各スタンダードセル１４までの電源供給量もある一定値以内に抑えることができ、スタンダードセル領域１２全体としての電圧降下値のバラツキを軽減することが可能となる。
【００２９】
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体集積回路における電源配線構造について、図面を参照しながら説明する。図２は、本発明の実施の形態２にかかる半導体集積回路における電源配線構造を示す図である。
【００３０】
図２（ａ）において、２１ａはスタンダードセル領域１２における最も外周に位置するリング電源を、２１ｂはその１つ内側に位置するリング電源を、２１ｃは最も内周に位置するリング電源を、それぞれ示しており、２２ａはリング電源２１ａに接続されるスタンダードセル配置領域を、２２ｂはリング電源２１ｂに接続されるスタンダードセル配置領域を、２２ｃはリング電源２１ｃに接続されるスタンダードセル配置領域を、それぞれ示している。なお、本実施の形態２における２２ａ、２２ｂ、２２ｃは、それぞれ独立した電源配線構造となっている。
【００３１】
また、図２（ｂ）は相隣接するリング電源２１ａとリング電源２１ｂに関する右辺部分における拡大図である。図２（ｂ）において、２３はスタンダードセルに電源電圧を供給するＶＤＤ配線を、２４はリング電源２１ａとリング電源２１ｂの間に配置された左端のスタンダードセル（Ｓ１）を、２５はリング電源２１ａとリング電源２１ｂの間に配置された任意のセル（Ｓｋ）を、２６はリング電源２１ａとリング電源２１ｂの間に配置された右端のセル（Ｓｎ）を、それぞれ示している。
【００３２】
また、図３は、本発明の実施の形態２にかかる半導体集積回路における電源配線構造を実現するための処理の流れ図である。図３において、スタンダードセル配置領域１２に対して、２１ａ、２１ｂ、２１ｃに示すような複数のリング電源配線を敷設し、それぞれのリング電源に割り当てるスタンダードセル領域２１ｂ、２２ｂ、２３ｂを図３の流れに従って決定する。
【００３３】
すなわち、まずスタンダードセル１４の配置を行い（ステップＳ３１）、配置処理による概略配線結果とライブラリが有する単位消費電力値から各セルごとの消費電流値を計算する（ステップＳ３２）。そして、配置レーンごとに、計算されたセルごとの消費電流値を用いて、各々のセルが左右どちらの隣接するリング電源から電源を供給されることになるのかを、左右のリング電源に割り当てられるセルの消費電流量Ｉが均等になるように、すなわち（数１）が成立するように左右のリング電源割り当てを決定する（ステップＳ３３）。
【００３４】
【数１】
ＩＳ１＋・・・＋ＩＳｋ≒ＩＳ（ｋ＋１）＋・・・＋ＩＳｎ
なお（数１）において、（Ｓ１、Ｓ２、・・・、Ｓｋ）は、隣接する左側のリング電源より供給されるセルを示しており、（Ｓｋ＋１、・・・、Ｓｎ）は、隣接する右側のリング電源より供給されるセルを示している。
【００３５】
これによりリング電源２１ａとリング電源２１ｂの間を直接流れる電流経路がなくなり、それぞれのリング電源に対する電源供給方法を独立に考慮することができる。したがって、スタンダードセル領域１２全体の電圧降下のバラツキを制御することが容易になるという効果がある。
【００３６】
（実施の形態３）
以下、本発明の実施の形態３にかかる半導体集積回路における電源配線構造について、図面を参照しながら説明する。図４は、本発明の実施の形態３にかかる半導体集積回路における電源配線構造を示す図である。図４（ａ）において、４１は外側のリング電源を、４２は４１に隣接する内側のリング電源を、４３は隣接するリング電源４１と４２の間に配置されたスタンダードセルを、それぞれ示している。
【００３７】
また、図４（ｂ）にスタンダードセル４３の拡大図を示しており、４４はスタンダードセル４３が有するＶＤＤ電源配線構造を、４５はＶＳＳ電源配線構造を、４６は縦方向と横方向のＶＤＤ電源配線を接続するコンタクトを、４７は縦方向と横方向のＶＳＳ電源配線を接続するコンタクトを、それぞれ示している。図４（ｂ）からも分かるように、スタンダードセル４３は、ＶＤＤ電源配線構造４４及びＶＳＳ電源配線構造４５がＬ字型に形成されている。
【００３８】
かかる構成とすることによって、スタンダードセル４３は、隣接するリング電源４１及び４２の上辺に挟まれたスタンダードセル領域であっても、隣接するリング電源４１及び４２の左辺に挟まれたスタンダードセル領域、あるいは右辺に挟まれたスタンダードセル領域と同様の電源配線構造になるように、最も垂直距離の近いリング電源の一辺から電源供給を行うことができる。
【００３９】
なお、通常のスタンダードセルは、セルの上側（下側）に高電位の電源配線、下側（上側）に低電位の電源配線を有している。したがって、通常のスタンダードセルでは、リング電源の上辺に挟まれたスタンダードセル領域に配置されたスタンダードセルは、リング電源の左辺又は右辺から電源供給を受けることになってしまい、同じリング電源内であっても電圧降下のバラツキが大きくなっていた。
【００４０】
しかし、上述したようなＬ字型の電源配線構造を有するスタンダードセル４３を適用することにより、リング電源の上辺に挟まれたスタンダードセル領域に配置されたスタンダードセルであっても、リング電源の左辺に挟まれたスタンダードセル領域又は右辺に挟まれたスタンダードセル領域に配置されるスタンダードセルと同様の電源供給構造を実現することができる。もちろん、本実施の形態３はＶＳＳ電源配線についても同様の効果を有しており、かつリング電源の下辺に挟まれたスタンダードセル領域に配置されるスタンダードセルについても同様の効果が期待できる。
【００４１】
（実施の形態４）
以下、本発明の実施の形態４にかかる半導体集積回路における電源供給方法について、図面を参照しながら説明する。図５は、本発明の実施の形態４にかかる半導体集積回路における電源供給方法を説明する図である。図５（ａ）において、５１は内側に位置するリング電源の右辺を、５２はその外側に隣接するリング電源の右辺を、５３はリング電源５１に接続されるスタンダードセル群を、５４はリング電源５２に接続されるスタンダードセル群を、それぞれ示している。
【００４２】
また、スタンダードセル５５は、スタンダードセル群５３及び５４の境界に配置されており、最初はスタンダードセル群５３に属している。しかし、再配置処理によって、図５（ｂ）に示すようにスタンダードセル群５４に属するように変更されることになる。
【００４３】
すなわち、図６に示す処理流れ図のように、まず電源フロアプランを策定してから（ステップＳ６１）、スタンダードセルを配置する（ステップＳ６２）。そして、リング電源から各スタンダードセルへの電源供給配線を検討する（ステップＳ６３）。本実施の形態４では、スタンダードセル５５が、リング電源５１に割り当てられている。
【００４４】
その後、配置配線処理を行なった後の電圧降下を解析することにより（ステップＳ６４）、リング電源の総消費電流量のバランスを欠いている場合には（ステップＳ６４：Ｎｏ）、バランスを保つようにスタンダードセルへの電源供給方向を変更することになる（ステップＳ６５）。
【００４５】
本実施の形態４では、リング電源５１における総消費電流量がリング電源５２における総消費電流量に比較して大きい場合、スタンダードセル５５をスタンダードセル群５３からスタンダードセル群５４に所属を変更させる。リング電源５１における総消費電流量がリング電源５２における総消費電流量に比較して大きい場合、スタンダードセル５５をスタンダードセル群５３からスタンダードセル群５４に所属を変更させている。つまり、スタンダードセル５５の電源供給方向を左側に存在するリング電源５１から、右側に存在するリング電源５２へと変更することになる。
【００４６】
かかる構成にすることにより、配置配線後の動作パターンに依存による電圧降下のバラツキが生じた場合であっても、スタンダードセルの供給方向を左右逆にするだけでスタンダードセル領域１２全体としての電圧降下値のバラツキを軽減することができ、電源フロアプランや配置処理を再度行う必要がなくなる。
【００４７】
（実施の形態５）
以下、本発明の実施の形態５にかかる半導体集積回路における電源供給方法について、図面を参照しながら説明する。図７は、本発明の実施の形態５にかかる半導体集積回路における電源供給方法を説明する図である。図７（ａ）において、７１は内側のリング電源の右辺を、７２はその外側に隣接するリング電源の右辺を、７３はリング電源７１に接続されるスタンダードセル群を、７４はリング電源７２に接続されるスタンダードセル群を、それぞれ示している。また、スタンダードセル７５（ａ）、７５（ｂ）、７５（ｃ）は初期配置においてはスタンダードセル群７３に属している。一方、スタンダードセル７６はスタンダードセル７５（ａ）、７５（ｂ）、７５（ｃ）と同時にスイッチングすることなく、初期配置においてはスタンダードセル群７４に属している。
【００４８】
図７（ｂ）は再配置後の電源配線構造を示しており、スタンダードセル７５（ａ）、７５（ｂ）、７６はスタンダードセル群７３に、スタンダードセル７５（ｃ）はスタンダードセル群７４に属することを示している。また、図８はスタンダードセル７５（ａ）、７５（ｂ）、７５（ｃ）、７６のスイッチングによる電流値を、図９は本実施の形態５における処理流れ図を、それぞれ示している。
【００４９】
図９に示す処理流れ図のように、まず電源フロアプランを策定してから（ステップＳ９１）、スタンダードセルを配置する（ステップＳ９２）。そして、リング電源から各スタンダードセルへの電源供給配線を検討する（ステップＳ９３）。本実施の形態５においては、スタンダードセル７５（ａ）、７５（ｂ）、７５（ｃ）がスタンダードセル群７３に属している。
【００５０】
そして、配置配線処理を行なった後の動作タイミングを解析して（ステップＳ９４）、スタンダードセルの同時スイッチングによりノイズが発生している箇所を特定する（ステップＳ９５）。ノイズの発生箇所が特定できた場合にはノイズ発生箇所に対して、スタンダードセルの置換を行うことになる（ステップＳ９５）。
【００５１】
本実施の形態５においては、図８の配置配線処理後における動作タイミング解析結果に示すように、スタンダードセル７５（ａ）、７５（ｂ）、７５（ｃ）が同時スイッチングして電源ノイズを発生させており、スタンダードセル７５（ａ）、７５（ｂ）、７５（ｃ）の中から消費電流値が最も大きい、すなわち電源ノイズに一番影響の大きいセルと考えられるスタンダードセル７５（ｃ）を抽出し、同一配置レーンに存在するスタンダードセル７６と配置を置き換えることになる。
【００５２】
かかる置換を行うことによって、リング電源７１における同時スイッチングにおける電源ノイズによる電圧降下の影響を軽減することが可能となる。
【００５３】
すなわち、本実施の形態５によれば、電源フロアプランや配置処理を再度行う必要がなく、タイミング収束への影響を最小限に抑えながら、スイッチングノイズによる電圧降下の影響を軽減させることができる。
【００５４】
（実施の形態６）
以下、本発明の実施の形態６にかかる半導体集積回路におけるスタンダードセルの配置方法について、図面を参照しながら説明する。図１０は、本発明の実施の形態６にかかる配置方法を説明する電源配線構造である。図１０において１０１は内側のリング電源を、１０２は真ん中のリング電源を、１０３は外側のリング電源を、Ｎ１０１、Ｎ１０２、Ｎ１０３はそれぞれリング電源１０１、１０２、１０３に属するフリップフロップの数を、Ａ、Ｂはリング電源１０２に接続されているフリップフロップを、ＬＭはフリップフロップＡ及びＢのマンハッタン距離を、それぞれ示している。
【００５５】
スタンダードセルの配置処理における制約として、通常は（数２）に示すような制約が存在する。なお、（数２）において▲１▼、▲２▼は制約の優先順位を示している。
【００５６】
【数２】
（セル配置の制約）＝▲１▼混雑度＋▲２▼タイミング制約
しかしながら、フリップフロップの配置制約には、（数３）に示すように、リング電源に割り当てられるフリップフロップの数のバランスと、同一リング電源に割り当てられたフリップフロップ間の配置間隔に関する制約も追加される。
【００５７】
【数３】
（フリップフロップの配置制約）＝▲１▼混雑度＋▲２▼タイミング制約＋▲３▼リング電源のフリップフロップ割り当てのバランス＋▲４▼同一リング電源に割り当てられたフリップフロップ間の距離
ここで、（数３）における制約条件▲３▼では、ＮＩをリング電源Ｉ（Ｉは自然数）に割り当てられたフリップフロップ数とすると、Ｎ１０１≒Ｎ１０２≒Ｎ１０３となるように制御することになる。また、制約条件▲４▼では、ＰＸをフリップフロップＸの配置位置、δを配置間隔として設定した制約値とすると、（数４）を満たすように制御することになる。
【００５８】
【数４】
ＬＭ＝｜ＰＡ−ＰＢ｜１０２＜δ
なお、（数３）においても（数２）と同様に、▲１▼、▲２▼、▲３▼、▲４▼は制約の優先順位を示しており、当該制約に基づいた配置方法により、同一クロックで動作するフリップフロップの同時スイッチングによる電圧降下を抑制することが可能となる。
【００５９】
（実施の形態７）
以下、本発明の実施の形態７にかかる半導体集積回路におけるバッファ配置方法について、図面を参照しながら説明する。図１１は、本発明の実施の形態７にかかる半導体集積回路におけるクロックツリーシンセシス方法を説明するための図である。図１１において、１１１はクロックツリーシンセシス処理のソースセルを、１１２はソースセル１１１の次段における挿入バッファ群を、１１３は挿入バッファ群１１２の次段における挿入バッファ群を、１１４及び１１５は挿入バッファ群１１２に属するセルを、それぞれ示している。
【００６０】
また図１２において、１１６は内側のリング電源を、１１７は真ん中のリング電源を、１１８は外側のリング電源を、Ｎ１１６、Ｎ１１７、Ｎ１１８はそれぞれリング電源１１６、１１７、１１８に属するフリップフロップの数を、それぞれ示している。なお、Ａ及びＢは配置されたセルを示しており、ＬＭはセルＡとセルＢとのマンハッタン距離を示している。
【００６１】
クロックツリーシンセシスの処理において挿入されるバッファの配置制約として、通常は（数５）に示すような制約が存在する。
【００６２】
【数５】
（挿入バッファ配置の制約）＝クラスタリングした次段のセル群による負荷と、同一段における他のセルの負荷とのバランスの最適化
さらに、同一段におけるバッファの制約として、（数６）に示すように、リング電源に割り当てられる挿入バッファの数のバランスと、同一リング電源に割り当てられたバッファ間の配置間隔に関する制約が追加される。
【００６３】
【数６】
（同一段におけるバッファの配置制約）＝▲１▼リング電源のフリップフロップ割り当てのバランス＋▲２▼同一リング電源に割り当てられたフリップフロップ間の距離
ここで、（数６）における制約条件▲１▼においては、ＮＩをリング電源Ｉ（Ｉは自然数）に割り当てられた挿入バッファ数とすると、Ｎ７１≒Ｎ７２≒Ｎ７３となるように制御することになる。また、制約条件▲２▼では、ＰＸをフリップフロップＸの配置位置、δをリング電源Ｉに割り当てられたツリー上同一段のバッファ配置間隔として設定した制約値とすると、（数７）を満たすように制御することになる。
【００６４】
【数７】
｜ＰＡ−ＰＢ｜Ｉ＜δ
なお、（数７）においても▲１▼、▲２▼は制約の優先順位を示しており、当該制約に基づいた本実施の形態７にかかる配置方法によれば、上述した制約に基づいたクロックツリーシンセシス方法を採用することによって、同一のクロックツリーの同一段に属するセルの同時スイッチングによる電圧降下を抑制することが可能となる。
【００６５】
【発明の効果】
以上のように本発明にかかる半導体集積回路によれば、リング電源からスタンダードセルへの電源供給距離をある一定値以内に抑えることができるため、各リング電源に対する外部からの電源供給量を配線幅等で制御して均一にすることによって、各リング電源から各スタンダードセルまでの電源供給量もある一定値以内に抑えることができ、スタンダードセル領域全体としての電圧降下値のバラツキを軽減することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体集積回路における電源配線構造を示す図
【図２】本発明の実施の形態２にかかる半導体集積回路における電源配線構造を示す図
【図３】本発明の実施の形態２にかかる半導体集積回路の電源配線構造におけるスタンダードセルへの電源供給方法決定の流れ図
【図４】本発明の実施の形態３にかかる半導体集積回路における電源配線構造を示す図
【図５】本発明の実施の形態４にかかる半導体集積回路における電源供給方法の説明図
【図６】本発明の実施の形態４にかかる半導体集積回路における電源供給方法の処理流れ図
【図７】本発明の実施の形態５にかかる半導体集積回路における電源供給方法の説明図
【図８】電源ノイズによる電圧降下の波形図
【図９】本発明の実施の形態５にかかる半導体集積回路における電源供給方法の処理流れ図
【図１０】本発明の実施の形態６にかかる半導体集積回路における配置方法の説明図
【図１１】本発明の実施の形態７にかかる半導体集積回路におけるクロックツリーシンセシス方法の説明図
【図１２】本発明の実施の形態７にかかる半導体集積回路における電源配線構造を示す図
【符号の説明】
１１　電源供給源のある入出力回路領域
１２、２２ａ、２２ｂ、２２ｃ、５３、５４、７３、７４　スタンダードセル配置領域
１３、２１ａ、２１ｂ、２１ｃ、４１、４２、５１、５２、７１、７２、１０１、１０２、１０３　スタンダードセル配置領域に敷設するリング電源
１４、２４、２５、２６、４３、５５、７５（ａ）、７５（ｂ）、７５（ｃ）、７６　スタンダードセル
２３　スタンダードセルへの電源供給配線
４４　スタンダードセルの有するＶＤＤ電源配線
４５　スタンダードセルの有するＶＳＳ電源配線
４６　縦方向のＶＤＤ電源配線と横方向のＶＤＤ電源配線を接続するビア
４７　縦方向のＶＳＳ電源配線と横方向のＶＳＳ電源配線を接続するビア
Ｎ１０１、Ｎ１０２、Ｎ１０３、Ｎ１１６、Ｎ１１７、Ｎ１１８　リング電源に接続するスタンダードセルの数
ＬＭ　スタンダードセル間のマンハッタン距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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