(57)【要約】【課題】新たな外部信号線および外部制御を必要とせずにメモリ動作の高速化が可能な半導体記憶装置を提供する。【解決手段】ＸＯＲゲート６は、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲからの入力を受け、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開いているときにセルフプリチャージ信号ＳＥＬＦＰＲＥを出力する。これにより、ＲＥＡＤコマンド発行時に読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開き次第、自己整合的にプリチャージ動作が実行される。ゆえに、ＲＥＡＤコマンド発行時に外部からのプリチャージコマンドが不要となり、かつ高速化が容易となる。【選択図】        図１
2004234760.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセル、前記複数のメモリセルの複数の行にそれぞれ対応して配置される複数のワード線、および前記複数のメモリセルの複数の列にそれぞれ対応して配置される複数のビット線対を各々に含む複数のメモリブロックと、
前記複数のメモリブロックの各々に対応して設けられ、前記メモリセルから読み出されたデータを検知増幅する複数のセンスアンプ帯と、
前記複数のセンスアンプ帯の各々から共通に引き出された複数の読出しデータ線対と、
前記複数の読出しデータ線対の中の１対の読出しデータ線対が入力端子に接続された論理回路とを備え、
前記論理回路は、入力端子に接続された１対の読出しデータ線対の電位差が開いたときにセルフプリチャージ信号を出力する、半導体記憶装置。
【請求項２】
前記複数のセンスアンプ帯の各々は、前記複数のビット線対の各々に対応して設けられ、前記読出しデータ線対へデータを読み出すための読出しゲート回路を含み、
前記読出しゲート回路は、
ゲートが前記ビット線対の一方に接続され、ソースが前記センスアンプの活性／非活性に応じて動的に変化する第１のトランジスタと、
ゲートが前記ビット線対の他方に接続され、ソースが前記センスアンプの活性／非活性に応じて動的に変化する第２のトランジスタとを有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記セルフプリチャージ信号または外部プリチャージ信号のいずれかが入力されたときに内部プリチャージ信号を出力する中央制御回路をさらに備える、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数のセンスアンプ帯の各々は、前記セルフプリチャージ信号をもとに生成されたプリアンプ活性化信号が活性化されたときに前記読出しデータ線対から読み出されたデータを増幅するプリアンプを含む、請求項１または２に記載の半導体記憶装置。
【請求項５】
前記論理回路の入力端子に接続される１対の読出しデータ線対は、前記複数のセンスアンプ帯のいずれかから前記論理回路の入力端子までの距離が最長となる読出しデータ線対とは異なる読出しデータ線対である、請求項１または２に記載の半導体記憶装置。
【請求項６】
前記論理回路の入力端子に接続される１対の読出しデータ線対は、前記複数のセンスアンプ帯のいずれかから前記論理回路の入力端子までの距離が最短となる読出しデータ線対である、請求項５に記載の半導体記憶装置。
【請求項７】
前記複数の読出しデータ線対の中から１対の読出しデータ線対を選択して前記論理回路の入力端子に接続する入出力選択回路をさらに備える、請求項１または２に記載の半導体記憶装置。
【請求項８】
前記複数の読出しデータ線対のうち、前記論理回路の入力端子に接続される１対の読出しデータ線対は読出し時および書込み時に読出しデータを読み出せるようにし、前記論理回路の入力端子に接続される１対の読出しデータ線対とは異なる読出しデータ線対は読出し時専用とする、請求項１、２、５および７のいずれかに記載の半導体記憶装置。
【請求項９】
前記論理回路はＸＯＲ回路である、請求項１、２、５、７および８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記論理回路はＮＡＮＤ回路である、請求項１、２、５、７および８のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなプリチャージ動作を行なう半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置は、プリチャージ動作を行なわせるための専用の外部制御信号線を付加し、コマンドによらず、その外部制御信号線からの外部制御信号の入力により、強制的にプリチャージを実行できるようにすることで、メモリサイクル時間を短縮できる（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−２０７８８３号公報
【０００４】
【発明が解決しようとする課題】
従来の半導体記憶装置は、専用の外部制御信号線からの外部制御信号の入力によって強制的なプリチャージを実行するため、新たな外部信号線および外部制御が必要になるという問題があった。
【０００５】
それゆえに、この発明の目的は、新たな外部信号線および外部制御を必要とせずにメモリ動作の高速化が可能な半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】
この発明による半導体記憶装置は、行列状に配置される複数のメモリセル、複数のメモリセルの複数の行にそれぞれ対応して配置される複数のワード線、および複数のメモリセルの複数の列にそれぞれ対応して配置される複数のビット線対を各々に含む複数のメモリブロックと、複数のメモリブロックの各々に対応して設けられ、メモリセルから読み出されたデータを検知増幅する複数のセンスアンプ帯と、複数のセンスアンプ帯の各々から共通に引き出された複数の読出しデータ線対と、複数の読出しデータ線対の中の１対の読出しデータ線対が入力端子に接続された論理回路とを備え、論理回路は、入力端子に接続された１対の読出しデータ線対の電位差が開いたときにセルフプリチャージ信号を出力する。
【０００７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０００８】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置１Ａの全体構成を示した概略ブロック図である。
【０００９】
図１に示した実施の形態１の半導体記憶装置１Ａは、中央制御回路２Ａと、ロウデコーダ３と、センスアンプ帯４．１Ａ，４．２Ａ，４．３Ａと、メモリブロック５．１，５．２，５．３と、ＸＯＲゲート６とを備える。
【００１０】
中央制御回路２Ａは、コマンドを示す制御信号ｅｘｔＡＣＴ，ｅｘｔＰＲＥ，ｅｘｔＳＲＥＦ，ｅｘｔＲＥＡＤ、クロック信号ｅｘｔＣＬＫ、およびロウアドレス信号ｅｘｔＲＡを外部から受けて、内部制御信号ＡＣＴ，ＲＸＴ，ＲＡＬ，ＳＥＬＦＲＥＦ，ＲＥＡＤ，ＰＡＥ、およびアドレス信号ＸＯ＜１：０＞，ＸＮ＜３：０＞，ＸＭ＜３：０＞，ＸＳＤ＜３：０＞，ＲＡ＜７：２＞をロウデコーダ３に出力する。この中央制御回路２Ａの具体的構成については、後に詳述する。
【００１１】
ロウデコーダ３は、中央制御回路２Ａから与えられた各種信号を受けて、センスアンプ帯４．１Ａ，４．２Ａ，４．３Ａおよびメモリブロック５．１，５．２，５．３に対してロウ系のデコード処理を行なう。
【００１２】
センスアンプ帯４．１Ａ，４．２Ａ，４．３Ａからは、センスアンプ帯４．１Ａ，４．２Ａ，４．３Ａに共通の読出しデータ線対ＧＩＯＲ，／ＧＩＯＲが引き出され、ＸＯＲゲート６の入力端子に接続される。ＸＯＲゲート６は、データ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開いたときに、中央制御回路２に対してセルフプリチャージ信号ＳＥＬＦＰＲＥを出力する。
【００１３】
図１では、ＸＯＲゲートに接続された１対の読出しデータ線対ＧＩＯＲ，／ＧＩＯＲを代表して示しているが、実際には複数の読出しデータ線対がセンスアンプ帯４．１Ａ，４．２Ａ，４．３Ａから引き出されており、その中の１対の読出しデータ線対ＧＩＯＲ，／ＧＩＯＲがＸＯＲゲート６の入力端子に接続される。
【００１４】
図２は、この発明の実施の形態１による半導体記憶装置１Ａの全体構成を示した概略ブロック図の変形例である。図２に示した実施の形態１の半導体記憶装置１Ａ−２は、ＸＯＲゲート６がＮＡＮＤゲート７に置き換えられた点で、図１の半導体記憶装置１Ａと異なる。
【００１５】
ＸＯＲゲートとＮＡＮＤゲートとは、入力（０，０）の時の出力が異なるのみである。一方、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲがＨレベルでプリチャージされる場合には、通常動作時に読出しデータ線対ＧＩＯＲ，／ＧＩＯＲが共にＬレベルとなることはない。したがって、セルフプリチャージ信号ＳＥＬＦＰＲＥを生成するのに、ＸＯＲゲート６の代わりにＮＡＮＤゲート７を使用することができる。
【００１６】
ＮＡＮＤゲートは、一般にＸＯＲゲートより少ないトランジスタで構成できるため、ＸＯＲゲート６をＮＡＮＤゲート７に置き換えることによって、より少ない占有面積でセルフプリチャージ信号ＳＥＬＦＰＲＥを生成することが可能となる。なお、このＸＯＲゲート６からＮＡＮＤゲート７への置き換えは、他の実施の形態のＸＯＲゲート６に対しても同様に行なうことができる。
【００１７】
次に、センスアンプ帯４．１Ａ，４．２Ａ，４．３Ａを代表したセンスアンプ帯４．２Ａのうち、ＸＯＲゲート６の入力端子に接続された読出しデータ線対ＧＩＯＲ，／ＧＩＯＲ周辺の具体的回路構成について説明する。
【００１８】
図３は、この発明の実施の形態１によるセンスアンプ帯４．２Ａの一部回路構成を示した回路図である。
【００１９】
図３に示すように、実施の形態１のセンスアンプ帯４．２Ａは、メモリセル２０を含むメモリブロック５．２と隣接し、センスアンプ１０と、ＰチャネルＭＯＳトランジスタ１５と、ＮチャネルＭＯＳトランジスタ１６と、分離ゲート回路１７と、読出しゲート回路３０と、プリアンプ４０と、メインアンプ４１とを含む。
【００２０】
センスアンプ１０は、ビット線対ＢＬ，／ＢＬの間に接続され、センスアンプ駆動線ＳＰＬ側に接続されたＰチャネルＭＯＳトランジスタ１１，１２と、センスアンプ駆動線ＳＮＬ側に接続されたＮチャネルＭＯＳトランジスタ１３，１４とを含む。
【００２１】
センスアンプ駆動線ＳＰＬは、ＰチャネルＭＯＳトランジスタ１５に入力されるセンスアンプ活性化信号／Ｓ０Ｐによって電源電位ＶＣＣに駆動される。センスアンプ駆動線ＳＮＬは、ＮチャネルＭＯＳトランジスタ１６に入力されるセンスアンプ活性化信号Ｓ０Ｎによって接地電位ＧＮＤに駆動される。
【００２２】
メモリブロック５．２内のメモリセル２０は、ゲートがワード線ＷＬに、ドレインがビット線／ＢＬにそれぞれ接続されたＮチャネルＭＯＳトランジスタ２１と、一方の端子がＮチャネルＭＯＳトランジスタ２１のソースに接続され、他方の端子が所定の電位に固定されたキャパシタ２２とを含む。このメモリセル２０は、メモリブロック５．２に含まれる複数のメモリセルの１つを代表して示したものである。
【００２３】
分離ゲート回路１７は、ＮチャネルＭＯＳトランジスタ１８，１９を含み、ビット線分離信号ＢＬＩに応じて、ビット線対ＢＬ，／ＢＬのセンスアンプ帯４．２Ａ側とメモリブロック５．２側とを電気的に接続／分離する。
【００２４】
読出しゲート回路３０は、ビット線対ＢＬ，／ＢＬの間に接続される。読出しゲート回路３０は、ゲートがビット線対ＢＬ，／ＢＬにそれぞれ接続され、ソースがともに接地ノードに接続されたＮチャネルＭＯＳトランジスタ３１，３２と、ソースがＮチャネルＭＯＳトランジスタ３１，３２のドレインにそれぞれ接続され、ドレインが読出しデータ線対ＧＩＯＲ，／ＧＩＯＲにそれぞれ接続されたＮチャネルＭＯＳトランジスタ３３，３４とを含む。ＮチャネルＭＯＳトランジスタ３３，３４は、コラム選択線ＣＳＬＲの活性化／非活性化に応じてオン／オフする。
【００２５】
プリアンプ４０は，読出しデータ線対ＧＩＯＲ，／ＧＩＯＲに接続される。プリアンプ４０は、読出しデータ線対に読み出されたデータが入力され、プリアンプ活性化信号ＰＡＥに応じて、データをシングルエンド出力する。
【００２６】
メインアンプ４１は、プリアンプ４０からシングルエンド出力されたデータをバッファリングして、データ出力ピンＱにデータを出力する。
【００２７】
読出しデータ線対ＧＩＯＲ，／ＧＩＯＲから出力されたデータは、図１のＸＯＲゲート６または図２のＮＡＮＤゲート７に入力され、ＸＯＲゲート６またはＮＡＮＤゲート７は、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開いたときにセルフプリチャージ信号ＳＥＬＦＰＲＥを出力する。
【００２８】
図４は、この発明の実施の形態１による中央制御回路２Ａ−１の回路構成を示した回路図である。
【００２９】
図４を参照して、実施の形態１の中央制御回路２Ａ−１は、制御信号ｅｘｔＡＣＴをクロック信号ｅｘｔＣＬＫの立上がりに応じて取込み信号ＡＣＴを出力するＤフリップフロップ回路５１と、制御信号ｅｘｔＰＲＥをクロック信号ｅｘｔＣＬＫの立上がりに応じて取込むＤフリップフロップ回路５２と、Ｄフリップフロップ回路５２の出力と図１のＸＯＲゲート６または図２のＮＡＮＤゲート７から発生したセルフプリチャージ信号ＳＥＬＦＰＲＥとを受けてプリチャージ信号ＰＲＥを出力するＯＲゲート５３と、信号ＡＣＴ，ＰＲＥを受けるラッチ回路５４と、ラッチ回路５４の出力を受けて反転し信号ｉｎｔＲＡＳを出力するインバータ５７とを含む。
【００３０】
ＯＲゲート５３は、Ｄフリップフロップ回路５２の出力が立上がった場合だけでなく、セルフプリチャージ信号ＳＥＬＦＰＲＥが立上がった場合にもプリチャージ信号ＰＲＥを出力する。このため、制御信号ｅｘｔＰＲＥによる外部からのプリチャージコマンドがなくともセルフプリチャージ動作が可能となる。
【００３１】
また、ラッチ回路５４は、信号ＡＣＴを一方の入力に受けるＯＲゲート５５と、信号ＰＲＥの反転信号およびＯＲゲート５５の出力を受けるＮＡＮＤゲート５６とを含む。ＮＡＮＤゲート５６の出力は、ＯＲゲート５５の他方の入力に反転して与えられるのと同時に、インバータ５７の入力にも与えられる。
【００３２】
中央制御回路２Ａ−１は、さらに、信号ｉｎｔＲＡＳと信号ＳＲＡＳとを受けるＮＯＲゲート５８と、ＮＯＲゲート５８の出力を受けて遅延させる遅延回路５９と、遅延回路５９の出力およびＮＯＲゲート５８の出力を受けるＮＡＮＤゲート６０と、ＮＡＮＤゲート６０の出力を遅延させる遅延回路６１と、遅延回路６１の出力およびＮＡＮＤゲート６０の出力を受けるＮＡＮＤゲート６２と、ＮＡＮＤゲート６２の出力を受けて反転し信号ＲＸＴを出力するインバータ６３とを含む。信号ＲＸＴはワード線の活性化タイミングを示すトリガ信号である。
【００３３】
中央制御回路２Ａ−１は、さらに、ＮＡＮＤゲート６２の出力を受けて遅延させる遅延回路６４と、遅延回路６４の出力およびＮＡＮＤゲート６２の出力を受けるＮＡＮＤゲート６５と、ＮＡＮＤゲート６５の出力を受けて遅延させる遅延回路６６と、遅延回路６６の出力およびＮＡＮＤゲート６５の出力を受けるＮＡＮＤゲート６７と、ＮＡＮＤゲート６７の出力を受けて反転し信号ＲＡＬを出力するインバータ６８とを含む。信号ＲＡＬは、ロウアドレスをラッチするタイミングを示す信号である。
【００３４】
中央制御回路２Ａ−１は、さらに、セレクタ７１，７５を含む。
セレクタ７１は、外部から与えられるロウアドレス信号ｅｘｔＲＡ＜１２：８＞，ｅｘｔＲＡ＜１：０＞と、リフレッシュ時のアドレスＱＡ＜１２：０＞の対応するビットとを受けて、セルフリフレッシュ信号ＳＥＬＦＲＥＦがＨレベルの場合にはリフレッシュアドレスを出力し、セルフリフレッシュ信号ＳＥＬＦＲＥＦがＬレベルの場合には外部ロウアドレス信号を出力する。
【００３５】
セレクタ７５は、外部から与えられるロウアドレス信号ｅｘｔＲＡ＜７：２＞とリフレッシュ用のアドレスＱＡ＜１２：０＞の対応するビットとを受けて、セルフリフレッシュ信号ＳＥＬＦＲＥＦがＨレベルの場合にはセルフリフレッシュ用のアドレスを出力し、セルフリフレッシュ信号ＳＥＬＦＲＥＦがＬレベルの場合には外部ロウアドレス信号を出力する。
【００３６】
中央制御回路２Ａ−１は、さらに、セレクタ７１の出力をデコードするデコード回路７２と、クロック信号ｅｘｔＣＬＫ，ＰＨＹを受けるＯＲゲート７３と、ＯＲゲート７３の出力の立上がりに応じてデコード回路７２の出力を取込み、デコードされたアドレス信号ＸＯ＜１：０＞，ＸＮ＜３：０＞，ＸＭ＜３：０＞，ＸＳＤ＜３：０＞を出力するＤフリップフロップ回路７４と、信号ｅｘｔＣＬＫ，ＰＨＹを受けるＯＲゲート７６と、ＯＲゲート７６の出力の立上がりに応じてセレクタ７５の出力を取込みロウアドレス信号ＲＡ＜７：２＞を出力するＤフリップフロップ回路７７とを含む。
【００３７】
中央制御回路２Ａ−１は、さらに、制御信号ｅｘｔＳＲＥＦをクロック信号ｅｘｔＣＬＫの立上がりに応じて取込みセルフリフレッシュ信号ＳＥＬＦＲＥＦを出力するＤフリップフロップ回路７８と、セルフリフレッシュ信号ＳＥＬＦＲＥＦの活性化に応じてセルフリフレッシュ時のロウアドレスストローブ信号である信号ＳＲＡＳを出力し、リフレッシュ時のアドレス信号ＱＡ＜１２：０＞を発生し、クロック信号ＰＨＹを出力するセルフリフレッシュ信号発生回路７９とを含む。
【００３８】
中央制御回路２Ａ−１は、さらに、制御信号ｅｘｔＲＥＡＤをクロック信号ｅｘｔＣＬＫの立上がりに応じて取込み信号ＲＥＡＤを出力するＤフリップフロップ回路８１と、信号ＲＥＡＤを受けて遅延させる遅延回路８２と、遅延回路８２の出力および信号ＲＥＡＤを受けるＮＡＮＤゲート８３と、ＮＡＮＤゲート８３の出力を受けて遅延させる遅延回路８４と、遅延回路８４の出力およびＮＡＮＤゲート８３の出力を受けるＮＡＮＤゲート８５と、ＮＡＮＤゲート８５の出力を受けて反転しプリアンプ活性化信号ＰＡＥを出力するインバータ８６とを含む。
【００３９】
図５は、中央制御回路２Ａ−１によって制御されるセンスアンプ帯４．２Ａの回路動作を説明するための動作波形図である。
【００４０】
まず、時刻ｔ１において、ＡＣＴコマンド（アクティベートコマンド）が発行され、ロウアドレスが入力される。
【００４１】
ロウアドレスの入力を受けて、時刻ｔ２において、ワード線ＷＬが活性化される。ワード線ＷＬが活性化されることによって、メモリセル２０中のＮチャネルＭＯＳトランジスタ２１がオンし、キャパシタ２２からビット線／ＢＬに電荷が流れ込む。その結果、共に予めＶＣＣａ／２にイコライズされていたビット線対ＢＬ，／ＢＬに微小な電位差が生じる。なお、ＶＣＣａは、半導体記憶装置のメモリセルアレイにおける振幅電圧を表わす。
【００４２】
また、ロウアドレスが入力されることにより、共に予めＶＣＣａ／２にイコライズされていたセンスアンプ駆動線ＳＰＬ，ＳＮＬが、電源電位ＶＣＣ，接地電位ＧＮＤにそれぞれ駆動される。これにより、ビット線対ＢＬ，／ＢＬの微小電位差が、電源電位ＶＣＣと接地電位ＧＮＤとの電位差にまで増幅される。
【００４３】
時刻ｔ３において、ＲＤコマンド（リードコマンド）が発行され、コラムアドレスが入力される。
【００４４】
コラムアドレスの入力を受けて、時刻ｔ４において、リードコラム選択線ＣＳＬＲが活性化される。リードコラム選択線ＣＳＬＲが活性化されることによって、共に予めＨレベル（論理ハイ）にプリチャージされていた読出しデータ線対ＧＩＯＲ，／ＧＩＯＲは、ビット線対ＢＬ，／ＢＬに読出されたデータに基づいて、Ｈレベル，Ｌレベルにそれぞれ駆動される。
【００４５】
このように読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開くことによって、図１のＸＯＲゲート６または図２のＮＡＮＤゲート７を通じてセルフプリチャージ信号ＳＥＬＦＰＲＥが発生する。セルフプリチャージ信号ＳＥＬＦＰＲＥの発生を受けて、ワード線ＷＬが非活性化されるとともに、時刻ｔ５において、センスアンプ駆動線ＳＰＬ，ＳＮＬが共にＶＣＣａ／２にイコライズされる。これにより、ビット線対ＢＬ，／ＢＬが共にＶＣＣａ／２にイコライズされる。
【００４６】
また、コラムアドレスが入力されることにより、プリアンプ活性化信号ＰＡＥが活性化される。このプリアンプ活性化信号ＰＡＥの活性化を受けて、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲに出力されたデータは、プリアンプ４０，メインアンプ４１を介して、データ出力ピンＱに出力される。
【００４７】
したがって、ＲＤコマンド発行時に読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開き次第、自己整合的にプリチャージ動作が実行される。ゆえに、実施の形態１による半導体記憶装置は、ＲＤコマンド発行時に外部からのプリチャージコマンドが不要となり、かつ高速化が容易となる。
【００４８】
また、プリチャージ動作のタイミングは、プロセスばらつき，電圧上下限，高温／低温といった一般に動作速度が変化する条件に追随するので、外部コマンドでタイミングが固定されたプリチャージコマンドを発行した場合と比べて、タイミング設計が容易となる。
【００４９】
なお、上記では読出し動作時のみセルフプリチャージ動作を行ない、書込み動作時には外部からプリチャージコマンドを与えることを想定している。しかしながら、書込み動作時であっても読出し動作を常に同時に行なえば、書込み動作時にもプリチャージ動作を行なうことが可能となり、図４の中央制御回路２Ａ−１において、Ｄフリップフロップ回路５２およびＯＲゲート５３を取り除き、セルフプリチャージ信号ＳＥＬＦＰＲＥを直接ラッチ回路５４に入力することも可能となる。この場合の実施の形態については、次の実施の形態２において詳しく説明する。
【００５０】
図６は、この発明の実施の形態１による中央制御回路２Ａ−２の回路構成を示した回路図である。
【００５１】
図６に示した実施の形態１の中央制御回路２Ａ−２は、セルフプリチャージ信号ＳＥＬＦＰＲＥがＯＲゲート５３に入力される前段に遅延素子６９が挿入された点で、図４の中央制御回路２Ａと異なる。このように、セルフプリチャージ信号ＳＥＬＦＰＲＥを遅延素子６９で遅延させてからＯＲゲート５３に入力することによって、この発明による半導体記憶装置の動作マージンをさらに向上させることができ、タイミング調整も容易となる。
【００５２】
図７は、この発明の実施の形態１による中央制御回路２Ａ−３の回路構成を示した回路図である。
【００５３】
図７に示した実施の形態１の中央制御回路２Ａ−３は、信号ＲＥＡＤおよびその遅延信号の代わりにセルフプリチャージ信号ＳＥＬＦＰＲＥおよびその遅延信号をＮＡＮＤゲート８３に入力し、最終的にプリアンプ活性化信号を生成する点で、図４の中央制御回路２Ａ−１と異なる。
【００５４】
図８は、中央制御回路２Ａ−３によって制御されるセンスアンプ帯４．２Ａの回路動作を説明するための動作波形図である。
【００５５】
図８に示した動作波形図は、コラムアドレスの入力によってではなく、セルフプリチャージ信号ＳＥＬＦＰＲＥの発生を受けて、プリアンプ活性化信号ＰＡＥが活性化される点で、図５の動作波形図と異なる。
【００５６】
このように、セルフプリチャージ信号ＳＥＬＦＰＲＥの発生を受けてプリアンプ活性化信号ＰＡＥが活性化されることで、コラムアドレスの入力を受けた場合と比べてプリアンプ活性化信号ＰＡＥが活性化されるまでの遅延量が少なくて済む。また、プリアンプ活性化信号ＰＡＥの活性化が読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差の開きに追随するため、タイミング設計が容易となる。
【００５７】
以上のように、実施の形態１によれば、ＲＤコマンド発行時に読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開き次第、自己整合的にプリチャージ動作が実行されることによって、ＲＤコマンド発行時に外部からのプリチャージコマンドが不要となり、かつ高速化が容易となる。
【００５８】
［実施の形態２］
図９は、この発明の実施の形態２による半導体記憶装置１Ｂの全体構成を示した概略ブロック図である。
【００５９】
図９に示した実施の形態２の半導体記憶装置１Ｂは、中央制御回路２Ａ，センスアンプ帯４．１Ａ，４．２Ａ，４．３Ａが、中央制御回路２Ｂ，センスアンプ帯４．１Ｂ，４．２Ｂ，４．３Ｂにそれぞれ置き換えられた構成となっている。中央制御回路２Ｂ、およびセンスアンプ帯４．１Ｂ，４．２Ｂ，４．３Ｂを代表したセンスアンプ帯４．２Ｂの具体的構成については後に詳述する。なお、実施の形態１の図２に関連して説明したように、図９のＸＯＲゲート６は、ＮＡＮＤゲート７と置換可能である。
【００６０】
図１０は、この発明の実施の形態２によるセンスアンプ帯４．２Ｂの一部回路構成を示した回路図である。
【００６１】
図１０に示した実施の形態２のセンスアンプ帯４．２Ｂは、図２に示した実施の形態１のセンスアンプ帯４．２Ａにおける読出しゲート回路３０が読出しゲート回路３０ａに置き換えられた構成となっている。読出しゲート回路３０ａは、ＮチャネルＭＯＳトランジスタ３１，３２のソースが、接地ノードではなくセンスアンプ駆動線ＳＮＬに接続されている点で、読出しゲート回路３０と異なる。
【００６２】
実施の形態２のセンスアンプ帯４．２Ｂでは、ＮチャネルＭＯＳトランジスタ３１，３２のソースがセンスアンプ駆動線ＳＮＬに接続されているので、センスアンプ１３が活性化するまではＮチャネルＭＯＳトランジスタ２７，２８は共にオフの状態となる。
【００６３】
よって、センスアンプ１０が活性化される前にリードコラム選択線ＣＳＬＲを選択しても、ＮチャネルＭＯＳトランジスタ３１，３２が共にオフの状態のため、プリチャージされた読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電荷が共にグランドに向けて引き抜かれることはなく、プリアンプの入力が共にＬレベルとはならないので、正常なデータ読出しが可能である。
【００６４】
したがって、ＮチャネルＭＯＳトランジスタ３１，３２のソースがセンスアンプ駆動線ＳＮＬに接続されることによって、センスアンプ１０が活性化される前にリードコラム選択線ＣＳＬＲを選択しておくことが可能となる。これにより、従来の半導体記憶装置において必要だった、ＡＣＴコマンド発行からＲＤコマンド発行までの待ち時間をなくすことが可能となった。
【００６５】
ゆえに、実施の形態２の半導体記憶装置は、従来の半導体記憶装置のようにセンスアンプが活性化されてビット線間の電圧が十分増幅されるのを待ってからコラム選択線を活性化するのに比べて、データを高速に読み出すことができる。同じことは、データを高速に書き込む際にも言える。
【００６６】
なお、センスアンプでの増幅が十分行なわれてからコラム選択線の活性化を行なうようにするためのタイミング調整には、一般に遅延素子が用いられる。しかしながら、遅延素子の遅延値は、プロセスばらつきや電源電圧および周囲温度の変動などにより大きくばらつく場合がある。従来の半導体記憶装置では、このばらつきをマージンに含めてタイミング調整を行なわねばならず、データ出力が遅くなる要因の一つとなっていた。
【００６７】
これに対して、実施の形態２の半導体記憶装置では、コラム選択線の動作タイミングを細かく調整する必要がないので、プロセスばらつきや電源電圧および周囲温度の変動などによる影響を受けにくい。そのため、プロセスばらつきがワーストに振れた場合や電圧下限および高温状態など一般に半導体記憶装置の動作が遅れる条件下でも、従来の半導体記憶装置に比べて動作の遅れを小さくできる。
【００６８】
図１１は、この発明の実施の形態２による中央制御回路２Ｂ−１の回路構成を示した回路図である。ここでは、図４に示した実施の形態１の中央制御回路２Ａ−１と異なる部分について説明する。
【００６９】
図１１を参照して、中央制御回路２Ｂ−１は、制御信号ｅｘｔＷＲＩＴＥをクロック信号ｅｘｔＣＬＫの立上がりに応じて取込むＤフリップフロップ回路１０１と、Ｄフリップフロップ回路１０１の出力信号ＷＲＩＴＥおよびＤフリップフロップ回路８１の出力信号ＲＥＡＤを受けて信号ＡＣＴを出力するＯＲゲート１０２と、信号ＡＣＴおよびセルフプリチャージ信号ＳＥＬＦＰＲＥを受けるラッチ回路５４ａと、ラッチ回路５４ａの出力を受けて反転し信号ｉｎｔＲＡＳを出力するインバータ５７ａとを含む。
【００７０】
ＯＲゲート１０２は、信号ＷＲＩＴＥまたはＲＥＡＤの立上がりを受けて信号ＡＣＴを出力する。また、ラッチ回路５４ａは、こうして生成された信号ＡＣＴを一方の入力に受け、もう一方の入力にはセルフプリチャージ信号ＳＥＬＦＰＲＥが直接入力される。
【００７１】
また、ラッチ回路５４ａは、信号ＡＣＴを一方の入力に受けるＯＲゲート５５ａと、セルフプリチャージ信号ＳＥＬＦＰＲＥの反転信号およびＯＲゲート５５ａの出力を受けるＮＡＮＤゲート５６ａとを含む。ＮＡＮＤゲート５６ａの出力は、ＯＲゲート５５ａの他方の入力に反転して与えられるのと同時に、インバータ５７ａの入力にも与えられる。
【００７２】
このように、Ｄフリップフロップ回路５２およびＯＲゲート５３を取り除き、セルフプリチャージ信号ＳＥＬＦＰＲＥを直接ラッチ回路５４に入力することによって、タイミング設計がさらに容易となる。
【００７３】
図１２は、中央制御回路２Ｂ−１によって制御されるセンスアンプ帯４．２Ｂの回路動作を説明するための動作波形図である。
【００７４】
まず、時刻ｔ１において、ＲＤコマンド（リードコマンド）が発行され、ロウアドレスおよびコラムアドレスが同時に入力される。なお、実施の形態２では、書込み動作時であっても、常に読出し動作を同時に行なうこととする。
【００７５】
ロウアドレスの入力を受けて、ワード線ＷＬが活性化される。ワード線ＷＬが活性化されることによって、メモリセル２０中のＮチャネルＭＯＳトランジスタ２１がオンし、キャパシタ２２からビット線／ＢＬに電荷が流れ込む。その結果、共に予めＶＣＣａ／２にイコライズされていたビット線対ＢＬ，／ＢＬに微小な電位差が生じる。
【００７６】
一方、ロウアドレスと同時に入力されたコラムアドレスの入力を受けて、センスアンプ１０が活性化される前にリードコラム選択線ＣＳＬＲが活性化される。
【００７７】
リードコラム選択線ＣＳＬＲが活性化された後、ロウアドレスの入力を受けて、共に予めＶＣＣａ／２にイコライズされていたセンスアンプ駆動線ＳＰＬ，ＳＮＬが電源電位ＶＣＣ，接地電位ＧＮＤにそれぞれ駆動される。これにより、ビット線対ＢＬ，／ＢＬの微小電位差が、電源電位ＶＣＣと接地電位ＧＮＤとの電位差にまで増幅される。
【００７８】
ビット線対ＢＬ，／ＢＬの微小電位差が、電源電位ＶＣＣと接地電位ＧＮＤとの電位差にまで増幅されることにより、共に予めＨレベル（論理ハイ）にプリチャージされていた相補の読出しデータ線対ＧＩＯＲ，／ＧＩＯＲは、ビット線対ＢＬ，／ＢＬに読出されたデータに基づいて、Ｈレベル，Ｌレベルにそれぞれ駆動される。
【００７９】
このように読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開くことによって、図９のＸＯＲゲート６（または、ＮＡＮＤゲート７）を通じてセルフプリチャージ信号ＳＥＬＦＰＲＥが発生する。セルフプリチャージ信号ＳＥＬＦＰＲＥの発生を受けて、ワード線ＷＬが非活性化されるとともに、センスアンプ駆動線ＳＰＬ，ＳＮＬが共にＶＣＣａ／２にイコライズされる。これにより、ビット線対ＢＬ，／ＢＬが共にＶＣＣａ／２にイコライズされる。
【００８０】
また、コラムアドレスが入力されることにより、プリアンプ活性化信号ＰＡＥが活性化される。このプリアンプ活性化信号ＰＡＥの活性化を受けて、読出しデータ線対ＧＩＯＲ，／ＧＩＯＲに出力されたデータは、プリアンプ４０，メインアンプ４１を介して、データ出力ピンＱに出力される。
【００８１】
したがって、ＲＤコマンド発行時に読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差が開き次第、自己整合的にプリチャージ動作が実行される。ゆえに、実施の形態２の半導体記憶装置は、ＲＤコマンド発行時に外部からのプリチャージコマンドが不要となり、かつ高速化が容易となる。
【００８２】
また、プリチャージ動作のタイミングは、プロセスばらつき，電圧上下限，高温／低温といった一般に動作速度が変化する条件に追随し、かつセルフプリチャージ信号ＳＥＬＦＰＲＥがラッチ回路５４ａに直接入力されるので、外部コマンドでタイミングが固定されたプリチャージコマンドを発行した場合と比べて、タイミング設計がさらに容易となる。
【００８３】
図１３は、この発明の実施の形態２による中央制御回路２Ｂ−２の回路構成を示した回路図である。
【００８４】
図１３に示した実施の形態２の中央制御回路２Ｂ−２は、セルフプリチャージ信号ＳＥＬＦＰＲＥがＯＲゲート１０２に入力される前段に遅延素子６９が挿入された点で、図１０の中央制御回路２Ｂ−１と異なる。このように、セルフプリチャージ信号ＳＥＬＦＰＲＥを遅延素子６９で遅延させてからＯＲゲート１０２に入力することによって、この発明による半導体記憶装置の動作マージンをさらに向上させることができ、タイミング調整も容易となる。
【００８５】
図１４は、この発明の実施の形態２による中央制御回路２Ｂ−３の回路構成を示した回路図である。
【００８６】
図１４に示した実施の形態２の中央制御回路２Ｂ−３は、信号ＲＥＡＤおよびその遅延信号の代わりにセルフプリチャージ信号ＳＥＬＦＰＲＥおよびその遅延信号をＮＡＮＤゲート８３に入力し、最終的にプリアンプ活性化信号を生成する点で、図１０の中央制御回路２Ｂと異なる。
【００８７】
図１５は、中央制御回路２Ｂ−３によって制御されるセンスアンプ帯４．２Ｂの回路動作を説明するための動作波形図である。
【００８８】
図１５に示した動作波形図は、コラムアドレスの入力によってではなく、セルフプリチャージ信号ＳＥＬＦＰＲＥの発生を受けて、プリアンプ活性化信号ＰＡＥが活性化される点で、図１２の動作波形図と異なる。
【００８９】
このように、セルフプリチャージ信号ＳＥＬＦＰＲＥの発生を受けてプリアンプ活性化信号ＰＡＥが活性化されることで、コラムアドレスの入力を受けた場合と比べてプリアンプ活性化信号ＰＡＥが活性化されるまでの遅延量が少なくて済む。また、プリアンプ活性化信号ＰＡＥの活性化が読出しデータ線対ＧＩＯＲ，／ＧＩＯＲの電位差の開きに追随するため、タイミング設計が容易となる。
【００９０】
以上のように、実施の形態２では、実施の形態１での効果に加えて、ＮチャネルＭＯＳトランジスタ３１，３２のソースがセンスアンプ駆動線ＳＮＬに接続されることによって、高速なランダムアクセスを実現しつつ、常に正常なデータ読出しが可能となる。
【００９１】
また、セルフプリチャージ信号ＳＥＬＦＰＲＥがラッチ回路５４ａに直接入力されることによって、タイミング設計がさらに容易となる。
【００９２】
［実施の形態３］
図１６は、この発明の実施の形態３による半導体記憶装置１Ｃの全体構成を示した概略ブロック図である。
【００９３】
図１６に示した実施の形態３の半導体記憶装置１Ｃは、実施の形態２の半導体記憶装置１Ｂの構成において、複数の読出しデータ線対ＧＩＯＲ＜ｍ＞，／ＧＩＯＲ＜ｍ＞（ｍ＝１〜ｎ：ｎは自然数）が実際に図示され、その中からＸＯＲゲート６の入力端子に到達するまでの距離が最短となる読出しデータ線対ＧＩＯＲ＜０＞，／ＧＩＯＲ＜０＞がＸＯＲゲート６に接続された構成となっている。なお、この実施の形態３による半導体記憶装置１Ｃの構成は、実施の形態１の半導体記憶装置１Ａに対しても適応することが可能である。
【００９４】
このように、読出しデータ線対がＸＯＲゲート６の入力端子に到達するまでの距離が短くなることによって、セルフプリチャージのタイミングを早めることが可能となる。
【００９５】
なお、読出しデータ線対がＸＯＲゲート６の入力端子に到達するまでの距離は必ずしも最短でなくてもよく、ＸＯＲゲート６の入力端子に到達するまでの距離が最長となる読出しデータ線対ＧＩＯＲ＜ｎ＞，／ＧＩＯＲ＜ｎ＞以外の読出しデータ線対であれば、同様の効果が得られる。また、実施の形態１の図２に関連して説明したように、ＸＯＲゲート６はＮＡＮＤゲート７と置換可能である。
【００９６】
以上のように、実施の形態３によれば、読出しデータ線対がＸＯＲゲート６の入力端子に到達するまでの距離を短くすることによって、半導体記憶装置の動作がさらに高速化される。
【００９７】
［実施の形態４］
図１７は、この発明の実施の形態４による半導体記憶装置１Ｄの全体構成を示した概略ブロック図である。
【００９８】
図１７に示した実施の形態４の半導体記憶装置１Ｄは、実施の形態２の半導体記憶装置１Ｂの構成において、複数の読出しデータ線対ＧＩＯＲ＜ｍ＞，／ＧＩＯＲ＜ｍ＞（ｍ＝１〜ｎ：ｎは自然数）が実際に図示され、ＩＯ選択回路８が付加された構成となっている。なお、この実施の形態４による半導体記憶装置１Ｄの構成は、実施の形態１の半導体記憶装置１Ａに対しても適応することが可能である。
【００９９】
ＩＯ選択回路８は、複数の読出しデータ線対ＧＩＯＲ＜ｍ＞，／ＧＩＯＲ＜ｍ＞の入力を受け、これらの中からある任意の読出しデータ線対を選択し、その読出しデータ線対のデータをＸＯＲゲート６に出力する。ＩＯ選択回路８の選択手段としては、たとえばマスク切替え手段、あるいはヒューズプログラミングその他の既知のプログラミング手段などが利用できる。
【０１００】
このように、複数の読出しデータ線対の中から任意の読出しデータ線対を選択できることによって、セルフプリチャージのタイミングをより柔軟に設定することができ、その結果、半導体記憶装置の動作の歩留まりが改善される。なお、実施の形態１の図２に関連して説明したように、ＸＯＲゲート６はＮＡＮＤゲート７と置換可能である。
【０１０１】
以上のように、実施の形態４によれば、複数の読出しデータ線対の中から任意の読出しデータ線対を選択できるようにすることによって、実施の形態３での効果に加えて、半導体記憶装置の動作の歩留まりが改善される。
【０１０２】
なお、これまで述べてきた実施の形態において、セルフプリチャージ用に使用する読出し入出力線のみに書込み時も読出しデータを読み出せるようにし、セルフプリチャージ用に使用しない読出し入出力線には読出し時のみ読出しデータを読み出せるようにすることも可能である。こうすることにより、書込み時の動作電流を減少させることができる。
【０１０３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０４】
【発明の効果】
以上のように、この発明によれば、新たな外部信号線および外部制御を必要とせずにメモリ動作の高速化が可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置１Ａの全体構成を示した概略ブロック図である。
【図２】この発明の実施の形態１による半導体記憶装置１Ａの全体構成を示した概略ブロック図の変形例である。
【図３】この発明の実施の形態１によるセンスアンプ帯４．２Ａの一部回路構成を示した回路図である。
【図４】この発明の実施の形態１による中央制御回路２Ａ−１の回路構成を示した回路図である。
【図５】中央制御回路２Ａ−１によって制御されるセンスアンプ帯４．２Ａの回路動作を説明するための動作波形図である。
【図６】この発明の実施の形態１による中央制御回路２Ａ−２の回路構成を示した回路図である。
【図７】この発明の実施の形態１による中央制御回路２Ａ−３の回路構成を示した回路図である。
【図８】中央制御回路２Ａ−３によって制御されるセンスアンプ帯４．２Ａの回路動作を説明するための動作波形図である。
【図９】この発明の実施の形態２による半導体記憶装置１Ｂの全体構成を示した概略ブロック図である。
【図１０】この発明の実施の形態２によるセンスアンプ帯４．２Ｂの一部回路構成を示した回路図である。
【図１１】この発明の実施の形態２による中央制御回路２Ｂ−１の回路構成を示した回路図である。
【図１２】中央制御回路２Ｂ−１によって制御されるセンスアンプ帯４．２Ｂの回路動作を説明するための動作波形図である。
【図１３】この発明の実施の形態２による中央制御回路２Ｂ−２の回路構成を示した回路図である。
【図１４】この発明の実施の形態２による中央制御回路２Ｂ−３の回路構成を示した回路図である。
【図１５】中央制御回路２Ｂ−３によって制御されるセンスアンプ帯４．２Ｂの回路動作を説明するための動作波形図である。
【図１６】この発明の実施の形態３による半導体記憶装置１Ｃの全体構成を示した概略ブロック図である。
【図１７】この発明の実施の形態４による半導体記憶装置１Ｄの全体構成を示した概略ブロック図である。
【符号の説明】
１Ａ，１Ａ−２，１Ｂ，１Ｃ，１Ｄ  半導体記憶装置、２Ａ，２Ｂ  中央制御回路、３  ロウデコーダ、４．１Ａ，４．２Ａ，４．３Ａ，４．１Ｂ，４．２Ｂ，４．３Ｂ  センスアンプ帯、５．１，５．２，５．３  メモリブロック、６  ＸＯＲゲート、７，６０，６２，６５，６７，８３，８５  ＮＡＮＤゲート、８ＩＯ選択回路、１０  センスアンプ、１５  ＰチャネルＭＯＳトランジスタ、１６，２１  ＮチャネルＭＯＳトランジスタ、１７  分離ゲート回路、２０  メモリセル、２２  キャパシタ、３０，３０ａ  読出しゲート回路、４０  プリアンプ、４１  メインアンプ、５１，５２，７４，７７，７８，８１，１０１  Ｄフリップフロップ回路、５３，７３，７６，１０２  ＯＲゲート、５４，５４ａラッチ回路、５７，５７ａ，６３，６８，８６  インバータ、５８  ＮＯＲゲート、５９，６１，６４，６６，６９，８２，８４  遅延回路、７１，７５  セレクタ、７２  デコード回路、７９  セルフリフレッシュ信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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