(57)【要約】【課題】埋め込み型配線においてボイドの発生を抑えた信頼性の高い半導体装置とその製造方法を提供する。【解決手段】半導体基板１１上に第１の絶縁層１２を形成する工程と、第１の絶縁層１２の所定領域にコンタクトプラグ１５を形成する工程と、第１の絶縁層１２及び前記コンタクトプラグ１５上に、保護絶縁層２０を形成する工程と、保護絶縁層２０上に第２の絶縁層１６を形成する工程と、第２の絶縁層１６の所定領域に、前記保護絶縁層２０に達する開口部１７を形成する工程と、開口部１７底部の保護絶縁層２０を除去し、配線溝１７´を形成する工程と、前記配線溝１´に金属配線１８を埋込み、前記コンタクトプラグ１５と接続する工程を備える。【選択図】  図５
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【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁層を形成する工程と、
前記第１の絶縁層の所定領域にコンタクトプラグを形成する工程と、
前記第１の絶縁層及び前記コンタクトプラグ上に、保護絶縁層を形成する工程と、
前記保護絶縁層上に第２の絶縁層を形成する工程と、
前記第２の絶縁層の所定領域に、前記保護絶縁層に達する開口部を形成する工程と、
前記開口部底部の保護絶縁層を除去し、配線溝を形成する工程と、
前記配線溝に金属配線を埋込み、前記コンタクトプラグと接続する工程を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記開口部を形成する工程は、前記第２の絶縁層の所定領域を選択的にエッチングし、前記保護絶縁層に到達した際にエッチングを停止する工程を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁層は前記保護絶縁層に対してより大きなエッチング選択比を有することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記配線溝を形成する工程は、前記第２の絶縁層のエッチング条件と異なるエッチング条件で、前記保護絶縁層をエッチング除去する工程を備えることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁層の比誘電率は、前記保護絶縁層の比誘電率より低くすることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記保護絶縁層は、ＳｉＮ、ＳｉＣ、ＳｉＯＣのいずれかからなる膜を備えることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁層は、比誘電率４．２未満の膜とすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁層は、比誘電率３．７未満の膜とすることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
前記第２の絶縁層は、ＳｉＯＦ、ＳｉＯ２のいずれかからなる膜を備えることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１０】
前記保護絶縁層は５ｎｍ以上１００ｎｍ以下に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に形成された第１の絶縁層と、この第１の絶縁層の所定領域に形成され、高融点金属からなるコンタクトプラグと、前記第１の絶縁層上に形成された保護絶縁層と、この保護絶縁層上に積層された第２の絶縁層と、この第２の絶縁層の所定領域に形成され、前記コンタクトプラグと接続する埋め込み型金属配線層を備えることを特徴とする半導体装置。
【請求項１２】
前記複数のコンタクトプラグの表面と前記第１の絶縁層の表面の高さが実質的に等しいことを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記コンタクトプラグの表面と、前記第１の絶縁層の表面の高さの差が、５０ｎｍ以下であることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記保護絶縁層の比誘電率は、前記第２の絶縁層の比誘電率より高いことを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記保護絶縁層は、ＳｉＮ、ＳｉＣ、ＳｉＯＣのいずれかからなる膜を備えることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第２の絶縁層は、比誘電率が４．２未満の膜であることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記第２の絶縁層は、比誘電率が３．７未満の膜であることを特徴とする請求項１４記載の半導体装置。
【請求項１８】
前記第２の絶縁層はＳｉＯＦ、ＳｉＯ２のいずれかからなる膜を備えることを特徴とする請求項１４記載の半導体装置。
【請求項１９】
前記保護絶縁層は５ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１１記載の半導体装置。
【請求項２０】
前記金属配線層は、Ｃｕを主成分とする高融点金属層を備えることを特徴とする請求項１１記載の半導体装置。
【請求項２１】
前記コンタクトプラグは、Ｗを主成分とする高融点金属層を備えることを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、溝埋め込み型の金属配線構造を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体装置において形成される能動素子と配線の縦方向の接続には、タングステン等のコンタクトプラグ（以下Ｗ−ｐｌｕｇ）が用いられている。そして、近年、半導体素子の微細化及び高配線長化による抵抗の増大に伴い、従来のＡｌ配線に代わって比抵抗の低い銅配線が導入されている。このような銅配線は、従来のＡｌ配線と異なり、積層後、配線部分を残してエッチング除去することが困難であり、通常、絶縁膜に配線溝を形成した後、Ｃｕを埋め込むことにより形成される。
【０００３】
図１に従来の埋め込み型金属配線を備えた半導体装置を示す。半導体基板１上にはＳｉＯ２からなる絶縁層２が形成されている。半導体基板１には、素子分離層（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３ａ、ゲート電極３ｂ等を有する能動素子領域が形成されており、その所定位置に達するよう、順次積層されたＴｉ膜５ａ／ＴｉＮ膜５ｂ／Ｗ膜５ｃからなるコンタクトプラグ５（以下Ｗ−ｐｌｕｇ）が形成されている。そして、これらの上層には、ＳｉＯＦ膜６ａ／ＳｉＯ２膜６ｂが順次積層された絶縁層６が形成されており、その所定領域にＷ−ｐｌｕｇ５と接続され、順次積層されたＴａ膜８ａ／Ｃｕ膜８ｂ、８ｃからなる高融点金属配線層８（以下Ｃｕ配線層）が形成されている。
【０００４】
通常、このような埋め込み型金属配線は、以下のようにして形成される。
【０００５】
先ず、図２（ａ）に示すように、素子分離層（ＳＴＩ）３ａ、ゲート電極３ｂ等を有する能動素子領域が形成された半導体基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ）法によりＳｉＯ２からなる絶縁層２を形成する。そして絶縁層２の所定位置には半導体基板１に達するよう開口部４を形成する。
【０００６】
次いで、図２（ｂ）に示すように、その内部にバリアメタル膜としてＴｉ膜５ａ、ＴｉＮ膜５ｂを順次堆積した後、Ｗ膜５ｃを形成し、開口部４を埋め込む。そして、開口部４のみに埋め込み材が残るように表面の金属膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により除去する。これによりＳｉＯ２からなる絶縁層２中にＴｉ膜５ａ／ＴｉＮ膜５ｂ／Ｗ膜５ｃから構成されるＷ−ｐｌｕｇ５が形成される。
【０００７】
次いで、図２（ｃ）に示すように、絶縁層として例えばＳｉＯＦ膜６ａ、ＳｉＯ２膜６ｂを順次形成した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により所定位置にＷ−ｐｌｕｇ５に達する配線溝７を形成する。
【０００８】
そして、その内部に図１に示すように、バリアメタル膜であるＴａＮ膜８ａ、Ｃｕ膜８ｂを順次堆積した後、Ｃｕ膜８ｃにより配線溝を埋め込み、表面の金属膜を除去して、Ｃｕ配線層８を形成し、同図に示される半導体装置が形成される。
【０００９】
【発明が解決しようとする課題】
このように、Ｃｕ配線層８を形成するために、エッチングにより絶縁層６中に配線溝７を形成しているが、その際のエッチングレートは、実際には配線幅や配線の配置状態に依存してばらつきがある。例えば、幅の広い配線の溝においては、幅の狭い配線の溝よりエッチングレートが高くなり、幅の狭い配線の溝においてＷ−ｐｌｕｇの表面が完全に露出したとき、幅の広い配線の溝においては、図３（ａ）に示すように、絶縁層２がよりエッチングされ、Ｗ−ｐｌｕｇ５が凸状に露出した状態となる。すなわち、配線幅や配線の配置状態に依存して配線溝７の深さが変動することにより、Ｗ−ｐｌｕｇ５が凸状に露出する、さらに、その表面高さの差ｄ’も３０〜１２０ｎｍと大きくばらついてしまう、という問題があった。
【００１０】
さらに、図３（ｂ）に示すように、Ｗ−ｐｌｕｇ５が凸状に露出した状態で、スパッタ法によりＴａＮ膜８ａ、Ｃｕ膜８ｂを堆積すると、配線溝７の壁面とＷ−ｐｌｕｇ５との距離が狭くなっている部分が薄くなるため、この上にメッキにより形成されるべきＣｕ膜８ｃの成膜を阻害し、埋め込み不良によるボイド９を形成してしまう。そして、このようなボイド９の存在は、抵抗値が変動する等、信頼性に大きく影響する。特に図４（ａ）（ｂ）に示すように、Ｗ−ｐｌｕｇの幅と配線幅が同等である場合や、半導体装置の微細化が進み、配線幅がより狭くなるとその影響はさらに大きくなる。
【００１１】
そこで、本発明は、従来の欠点を取り除き、埋め込み型配線においてボイドの発生を抑えた信頼性の高い半導体装置とその製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁層を形成する工程と、第１の絶縁層の所定領域にコンタクトプラグを形成する工程と、第１の絶縁層及びコンタクトプラグ上に、保護絶縁層を形成する工程と、保護絶縁層上に第２の絶縁層を形成する工程と、第２の絶縁層の所定領域に、保護絶縁層に達する開口部を形成する工程と、開口部底部の保護絶縁層を除去し、配線溝を形成する工程と、配線溝に金属配線を埋込み、コンタクトプラグと接続する工程を備えることを特徴とするものである。
【００１３】
また、本発明の半導体装置は、半導体基板上に形成された第１の絶縁層の所定領域に形成され、高融点金属からなるコンタクトプラグと、第１の絶縁層上に順次積層された保護絶縁層、第２の絶縁層の所定領域に形成され、コンタクトプラグと接続する埋め込み型金属配線層を備えることを特徴とするものである。
【００１４】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
【００１５】
（第１の実施形態）
図５に本発明の第１の実施形態である半導体装置を示す。半導体基板１１上にはＳｉＯ２からなる第１の絶縁層１２が形成されている。半導体基板１１には、素子分離層（ＳＴＩ）１３ａ、ゲート電極１３ｂ等を有する能動素子領域が形成されており、その所定領域に達するよう、順次積層されたＴｉ膜１５ａ／ＴｉＮ膜１５ｂ／Ｗ膜１５ｃからなるコンタクトプラグ１５（以下Ｗ−ｐｌｕｇ）が形成されている。そして、これらの上層には、保護絶縁層２０であるＳｉＮ膜と、ＳｉＯＦ膜１６ａ／ＳｉＯ２膜１６ｂが順次積層された第２の絶縁層１６が形成されており、その所定位置にＷ−ｐｌｕｇ１５と電気的に接続され、順次積層されたＴａ膜１８ａ／Ｃｕ膜１８ｂ、メッキＣｕ膜１８ｃからなる高融点金属配線層１８（以下Ｃｕ配線層）が形成されている。
【００１６】
このような半導体装置は以下のように形成される。先ず図６（ａ）に示すように、素子分離層（ＳＴＩ）１３ａ、ゲート電極１３ｂを形成した半導体基板１１上に、ＣＶＤ法により第１の絶縁層１２となるＳｉＯ２膜を１．０μｍ堆積する。このとき、ゲート電極１３ｂ等により段差が存在しているため、ＣＭＰ法により０．２μｍ除去して上面を平坦化する。そして、通常のリソグラフィー技術とＲＩＥ法により、第１の絶縁層（ＳｉＯ２膜）１２の所定位置に能動素子領域に達する開口部１４を形成する。
【００１７】
次いで、図６（ｂ）に示すように、開口部１４内部を含む全面に、スパッタ法によりＴｉ膜１５ａを５０ｎｍ堆積し、さらにＣＶＤ法によりＴｉＮ膜１５ｂを５０ｎｍ堆積する。このようにしてＴｉ膜１５ａ／ＴｉＮ膜１５ｂからなるバリアメタル層を形成した後、ＣＶＤ法によりＷ膜１５ｃを２４０ｎｍ堆積し、開口部１４を埋め込み、ＣＭＰ法により開口部１４以外の金属膜を除去して、第１の絶縁層（ＳｉＯ２膜）１２の開口部にＷ−ｐｌｕｇ１５が形成される。このとき、Ｗ−ｐｌｕｇ１５と第１の絶縁層（ＳｉＯ２膜）１２の表面高さは実質的に等しく、その差は例えば１０ｎｍ未満となっている。
【００１８】
次いで、図７（ａ）に示すように、ＣＶＤ法により保護絶縁層２０となるＳｉＮ膜を５０ｎｍ堆積した後、図７（ｂ）に示すように、ＣＶＤ法によりそれぞれ絶縁層となるＳｉＯＦ膜１６ａを２５０ｎｍ、ＳｉＯ２膜１６ｂを５０ｎｍ連続して堆積する。
【００１９】
そして、図８（ａ）に示すように、レジスト２１を塗布し、通常のリソグラフィー技術によりパターニングし、例えばマグネトロンＲＩＥ装置を用いて、保護絶縁層（ＳｉＮ膜）２０に対するＳｉＯＦ１６ａ膜のエッチング選択比が１０以上となるよう、例えばＣ４Ｈ８／ＣＯ／Ａｒ／Ｏ２のガス種を主体にしてＣ４Ｈ８の分圧を１５０ｍＴｏｒｒとしてＲＩＥを行い、ＳｉＯＦ膜１６ａ／Ｓｉ膜１６ｂの所定領域に開口部１７を形成する。このとき、エッチング選択比が十分大きいので、保護絶縁層（ＳｉＮ膜）２０がストッパとして機能する。すなわち、保護絶縁層（ＳｉＮ膜）２０に到達するとエッチングの進行が自己制御的に抑えられ、全ての開口部において保護絶縁層（ＳｉＮ膜）２０に到達した時点で、開口部１７の底面の高さは、その幅や配置状態に大きく依存することなく、ほぼ等しいものが得られる。
【００２０】
このようにして保護絶縁層（ＳｉＮ膜）２０で一旦エッチングを止めた後、ＣＦ４／Ａｒ／Ｎ２ガス、若しくはＣＨＦ３／ＣＯ／Ｏ２／Ａｒのガス種を主体に切り替え、ＣＨＦ３の分圧を１５０ｍＴｏｒｒとしてＲＩＥを行い、図８（ｂ）に示すように、Ｗ−ｐｌｕｇ１５の表面が露出するまで保護絶縁層（ＳｉＮ膜）２０を均一にエッチングし、配線溝１７’を形成後、ＲＩＥによりレジスト２１を除去する。このとき、Ｗ−ｐｌｕｇ１５と第１の絶縁層（ＳｉＯ２膜）１２の表面高さはほぼ等しく、その差は例えば４０ｎｍ以下となっている。
【００２１】
このようにして形成された配線溝１７’の内部を含む全面に、図９に示すように、従来と同様に、スパッタ法によりバリアメタルとなるＴａＮ膜１８ａを１０ｎｍ、Ｃｕ膜１８ｂを５０ｎｍ順次堆積し、メッキ法によりＣｕ膜１８ｃを７００ｎｍ形成し、配線溝を埋め込む。このとき、Ｗ−ｐｌｕｇ１５が大きく凸状に露出していないので、スパッタＴａＮ膜１８ａ／Ｃｕ膜１８ｂの成膜状態も良好で、メッキＣｕ膜１８ｃの成膜も阻害されることがなく、ボイドの発生が抑えられる。そして、配線溝のみに埋め込み材が残るように表面の金属膜をＣＭＰ法により除去する。このようにして、図５に示すような、ＳｉＮ膜２０／ＳｉＯＦ膜１６ａ／ＳｉＯ２１６ｂからなる絶縁層中に、ＴａＮ膜１８ａ、Ｃｕ膜１８ｂ、１８ｃから構成されるＣｕ配線層１８が形成される。
【００２２】
（第２の実施形態）
図１０は、本発明の第２の実施形態により製造された半導体装置を示す。同図において、第１の実施形態における半導体装置の構成部分と同一の部分には、同一符号を付して、詳細な説明は省略する。この実施形態においては、第１の実施形態と同様に、第１の絶縁層（ＳｉＯ２膜）１２の開口部にＷ−ｐｌｕｇ１５を形成した後、保護絶縁層２０’としてＳｉＮ膜の代わりにＳｉＯＣ膜（ＳｉＣ膜）を３０ｎｍ形成する。ここで、ＳｉＯＣ膜は、ＳｉＮ膜より選択比を取りやすいので、より薄膜で保護絶縁層として機能させることができる。そして同様に、ＳｉＯＦ膜１６ａ、ＳｉＯ２膜１６ｂを連続して堆積する。
【００２３】
次いで、同様に通常のリソグラフィー技術とＲＩＥ法により、ＳｉＯＦ膜１６ａ／ＳｉＯ２膜１６ｂの所定位置に開口部を形成し、一旦エッチングを止めた後、Ｗ−ｐｌｕｇ１５の表面が露出するまで保護絶縁層２０´であるＳｉＯＣ膜を均一にエッチングし、配線溝１７´を形成する。このとき、平坦化工程時のディッシングや、Ｗ−ｐｌｕｇ１５上の保護絶縁層２０´膜を完全に除去するためのオーバーエッチングにより、若干の高さの差ｄが発生していても良い。例えば配線幅約１８０ｎｍのとき、ｄ≦５０ｎｍ程度は許容される。このとき、この高さの差ｄは、各々のＷ−ｐｌｕｇ１５において各配線の幅や配置状態によりばらつくことなく、実質的に等しくなっている。尚、このことは第１の実施形態についても同様である。
【００２４】
そして、同様にして、ＴａＮ膜１８ａ／Ｃｕ膜１８ｂ／メッキＣｕ膜１８ｃにより配線溝を埋め込み、表面の金属膜をＣＭＰ法により除去することにより、ＴａＮ膜１８ａ、Ｃｕ膜１８ｂ、１８ｃから構成され、第１の実施形態と同様に良好なＣｕ配線層１８が形成される。
【００２５】
以上本発明の実施形態について詳細に説明したが、本発明は上記の実施形態に限定されるものではなく、種々の変形が可能である。例えば、各層に用いられる材料は、これら実施形態において用いられたものに限定されるものではない。コンタクトプラグにおいて、Ｗの他Ｃｕや、微量にＦ、Ｓｉ、Ｈ等を含有していても良く、金属配線層１８において、Ｃｕの他、微量にＯ、Ｃｌ、Ｓｉ、Ｓ、Ｃを含有しても良い。またバリアメタルは、Ｔｉ、Ｔａの他Ｎｉ、Ｎｂを含有するものでも良い。
【００２６】
また、保護絶縁層２０、２０´は、その直上に形成される第２の絶縁層１６とのエッチング選択比を５以上、より好ましくは１０以上とするために、その直上に形成される第２の絶縁層１６より高誘電率とすることが必要である。そして、保護絶縁層２０、２０´には、比誘電率の高いＳｉＮ膜、ＳｉＣ膜（ＳｉＯＣ膜）等が用いられ、その厚さは５〜１００ｎｍであることが好ましい。５ｎｍより薄くなると、安定した成膜性が得られず、一方、１００ｎｍより厚くなると、配線間の誘電率が増大してしまう。また、保護絶縁層２０、２０´の直上に形成される第２の絶縁層１６は、保護絶縁層２０、２０´より比誘電率の低いものとし、比誘電率が３．７未満のＳｉＯＦ膜の他、比誘電率が４．２未満に制御されたＳｉＯ２等を用いることができる。このような絶縁膜上には、本実施形態のようにＳｉＯ２膜や、その他一般的に用いられる絶縁膜を積層しても良く、また、２層に限定されるものではなく、単層であってもさらに多層であっても良い。
【００２７】
また、各絶縁膜はＣＶＤ法により形成しているが、塗布法でも良く、形成後、薬液、或いはＲＩＥ法、ＣＭＰ法による表面処理や、熱処理を行っても良い。
【００２８】
【発明の効果】
本発明によれば、埋め込み型配線においてボイドの発生を抑えた信頼性の高い半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体装置の製造方法によって製造された半導体装置を示す断面図。
【図２】同じく従来の半導体装置の製造方法によって製造された半導体装置を示す断面図。
【図３】従来の半導体装置の製造方法における各製造工程を説明するための断面図。
【図４】同じく、従来の半導体装置の製造方法における各製造工程を説明するための断面図。
【図５】本発明の第１の実施形態における半導体装置の製造方法によって製造された半導体装置を示す断面図。
【図６】本発明の第１の実施形態である半導体装置の製造方法における各製造工程を説明するための断面図。
【図７】同じく本発明の第１の実施形態である半導体装置の製造方法における各製造工程を説明するための断面図。
【図８】同じく本発明の第１の実施形態である半導体装置の製造方法における各製造工程を説明するための断面図。
【図９】同じく本発明の第１の実施形態である半導体装置の製造方法における各製造工程を説明するための断面図。
【図１０】本発明の第２の実施形態における半導体装置の製造方法によって製造された半導体装置を示す断面図。
【符号の説明】
１、１１  半導体基板
２、１２、６、１６  絶縁層
３ａ、１３ａ  ＳＴＩ
３ｂ、１３ｂ  ゲート電極
４、１４、１７  開口部
５、１５  Ｗ−ｐｌｕｇ
７、１７’  配線溝
８、１８  銅配線層
９  ボイド
２０、２０’  保護絶縁層
２１  レジスト
【図１】
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【図２】
2004335721.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2004335721.tif 000008
【図７】
2004335721.tif 000009
【図８】
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【図９】
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【図１０】
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