(57)【要約】【課題】加工形状バラツキによるビット不良が抑制されると共に、メモリセルの誤動作やリークが起き難く、外部ノイズに対する耐量が高い、安価な不揮発性半導体記憶装置を提供する。【解決手段】浮遊ゲート電極型のメモリトランジスタ１０ｍｍを備えるメモリセル１０ｍが、アレイ状に配置されてメモリセルアレイが構成されてなる不揮発性半導体記憶装置１０１において、メモリトランジスタ１０ｍｍと同じゲート電極構造を有し、且つメモリトランジスタ１０ｍｍと同じ電位が印加されても動作しないダミーメモリトランジスタ１０ｄｍを備えるダミーセル１０ｄが、メモリセルアレイを取り囲んで、アレイ状に配置されてなる不揮発性半導体記憶装置１０１とする。【選択図】        図１
2004342261.tif 000002
【特許請求の範囲】
【請求項１】
浮遊ゲート電極型のメモリトランジスタを備えるメモリセルが、アレイ状に配置されてメモリセルアレイが構成されてなる不揮発性半導体記憶装置において、
前記メモリトランジスタと同じゲート電極構造を有し、且つメモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタを備えるダミーセルが、前記メモリセルアレイを取り囲んで、アレイ状に配置されてなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ダミーメモリトランジスタに接続される配線が、前記メモリトランジスタに接続される配線と一体化される配線を除いて、接地されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ダミーメモリトランジスタの閾値電圧が、前記メモリトランジスタの閾値電圧と異なる値に設定され、メモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタとなっていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板の表層部に、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が形成され、
前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が、前記閾値電圧を設定するチャネル拡散領域を除いて、同じ構造を有してなることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリトランジスタが、ゲート酸化膜の一部にトンネル酸化膜を有するメモリトランジスタであって、
前記ダミーメモリトランジスタが前記トンネル酸化膜を形成しないことにより、メモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタとなっていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板の表層部に、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が形成され、
前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が、同じ構造を有してなることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリトランジスタが、半導体基板の表層部におけるチャネル拡散領域に隣接して形成される電界緩和拡散領域を有するメモリトランジスタであって、
前記ダミーメモリトランジスタが前記電界緩和拡散領域を除いて形成され、メモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタとなっていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板の表層部に、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が形成され、
前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が、前記電界緩和拡散領域を除いて、同じ構造を有してなることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルが、前記メモリトランジスタを選択するための選択トランジスタを備えるＥＥＰＲＯＭであり、
前記ダミーセルが、前記選択トランジスタと同じゲート電極構造を有するダミー選択トランジスタを備えることを特徴とする請求項１乃至８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記ダミー選択トランジスタに接続される配線が、前記選択トランジスタに接続される配線と一体化される配線を除いて、接地されていることを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
半導体基板の表層部に、前記選択トランジスタとダミー選択トランジスタの各拡散領域が形成され、
前記選択トランジスタとダミー選択トランジスタの各拡散領域が同じ構造を有してなることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲート電極型のメモリトランジスタを備えるメモリセルが、アレイ状に配置されて、メモリセルアレイが構成されてなる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭに代表される不揮発性半導体記憶装置においては、微細な不揮発性メモリセルをアレイ状に配置してメモリセルアレイを構成し、ワード線とビット線をマトリックス状に配線した構造となる。このような構造とすることにより、所定のワード線とビット線を選択することで、メモリセルアレイの任意ビットに対するデータの書き込みを可能としている。
【０００３】
このようなメモリセルがアレイ状に配置されてメモリセルアレイが構成されてなる不揮発性半導体記憶装置が、例えば、特開平７−３００００号公報（特許文献１）に開示されている。
【０００４】
特許文献１に開示された不揮発性半導体記憶装置においては、アレイ状の配列外周部にあるメモリセルが、通常のデータ記憶には使用されないダミーセルとして形成されている。このダミーセル以外のメモリセルは、通常のデータ記憶に使用されるメモリセルアレイを構成している。また、この不揮発性半導体記憶装置においては、上記ダミーセルの閾値電圧をデータ記憶用のメモリセルの閾値電圧とは異なるように設定するダミーセル閾値電圧設定回路を具備している。このダミーセル閾値電圧設定回路により、ロウ方向における少なくとも１行、およびカラム方向における少なくとも１列のダミーセルの電荷蓄積領域に電荷を注入し、ダミーセルの閾値電圧をメモリセルの閾値電圧と異なるように設定している。これによって、汚染源からメモリセルアレイ内へ侵入してくる可動イオンをダミーセルで捕獲し、メモリセルの電荷保持特性を改善している。
【０００５】
【特許文献１】特開平７−３００００号公報
【０００６】
【発明が解決しようとする課題】
特許文献１に開示された不揮発性半導体記憶装置は、ダミーセル閾値電圧設定回路を設けているため、製品コストが上昇する。
【０００７】
一方、特許文献１の不揮発性半導体記憶装置に限らず、メモリセルをアレイ状に配置してメモリセルアレイを構成した不揮発性半導体記憶装置では、従来から、メモリセルアレイの形成領域であるメモリマットの外周領域に、配線しないダミーセルを配置する方法が用いられてきている。メモリセルアレイを構成している各メモリセルは、特性が均一でなければならない。しかしながら、ドライエッチングによるゲート電極構造の加工の際には、パタ−ン密度の変化に起因した加工形状バラツキがメモリマットの外周領域に発生し易く、これによってビット不良が発生するといった問題がある。これを避けるため、メモリマットの外周領域のメモリセルを配線せずにダミーセルとして用い、加工形状バラツキの少ないメモリマットの中央領域にあるメモリセルのみ結線して、メモリセルアレイとして使用するものである。
【０００８】
図４（ａ），（ｂ）に、上記の配線しないダミーセルを用いた不揮発性半導体記憶装置の一例を示す。
【０００９】
図４（ａ）は、浮遊ゲート電極型のメモリトランジスタ１０ｍｍと、メモリトランジスタを選択するための選択トランジスタ１０ｍｓを備える、ＥＥＰＲＯＭのメモリセル１０ｍを記号表記したものである。ＥＥＰＲＯＭでは、メモリトランジスタ１０ｍｍのゲート酸化膜の一部にトンネル酸化膜が形成されるため、図４（ａ）の記号表記では、浮遊ゲート電極を表すラインに凹部を設けてトンネル酸化膜を示してある。
【００１０】
図４（ｂ）は、図４（ａ）のメモリセル１０ｍの記号表記を用いて、メモリマットの外周領域にあるセルを配線せずにダミーセルとした、不揮発性半導体記憶装置１００を記号表記したものである。図４（ｂ）は不揮発性半導体記憶装置１００のメモリマットの一隅部を示したもので、図中の一点差線の右下側に広がる領域が、アレイ状に配置された図４（ａ）のメモリセル１０ｍからなるメモリセルアレイである。また、一点差線の左側と上側が、メモリセル１０ｍと同じものを配線せずにダミーセルとした、ダミーセルアレイである。
【００１１】
図４（ｂ）の不揮発性半導体記憶装置１００は、外周領域をダミーセルとして、ゲート電極構造形成時の加工形状バラツキの少ないメモリマットの中央領域をメモリセルアレイとして使用するため、ビット不良が抑制される。また、特許文献１の不揮発性半導体記憶装置と異なり、閾値電圧設定回路を設けずにダミーセルを構成しているため、製品コストが上昇することもない。
【００１２】
しかしながら、図４（ｂ）の不揮発性半導体記憶装置１００では、半導体基板の表層部に形成されるダミーセルの拡散領域は電気的に浮遊した状態にあり、ダミーセルとソース拡散領域を介して接続している外周領域のメモリセル１０ｍで、誤動作やリークが起き易くなっている。また、メモリセルアレイの周りに浮遊した状態のダミーセルの拡散領域があるため、メモリセルアレイが外部ノイズによる影響を受け易いという問題もある。
【００１３】
そこで本発明は、加工形状バラツキによるビット不良が抑制されると共に、メモリセルの誤動作やリークが起き難く、外部ノイズに対する耐量が高い、安価な不揮発性半導体記憶装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明は、浮遊ゲート電極型のメモリトランジスタを備えるメモリセルが、アレイ状に配置されてメモリセルアレイが構成されてなる不揮発性半導体記憶装置において、前記メモリトランジスタと同じゲート電極構造を有し、且つメモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタを備えるダミーセルが、前記メモリセルアレイを取り囲んで、アレイ状に配置されてなることを特徴としている。
【００１５】
これによれば、メモリトランジスタと同じゲート電極構造を有し、且つメモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタを備えるダミーセルが、メモリセルアレイを取り囲んでアレイ状に配置される。従って、ゲート電極構造形成時に加工バラツキの大きいメモリマット外周領域は、ダミーセルアレイとなる。言い換えれば、メモリマットの中央領域をメモリセルアレイとして使用するため、加工形状バラツキによるビット不良が抑制された不揮発性半導体記憶装置とすることができる。
【００１６】
請求項２に記載の発明は、前記ダミーメモリトランジスタに接続される配線が、前記メモリトランジスタに接続される配線と一体化される配線を除いて、接地されていることを特徴としている。
【００１７】
これによって、半導体基板の表層部に形成されるダミーメモリトランジスタの各拡散領域は、メモリトランジスタに接続される配線と一体化される配線に接続される拡散領域を除いて、電気的に接地された状態となる。従って、ダミーセルとソース拡散領域を介して接続される外周領域のメモリセルで、誤動作やリークが起き難くなる。また、メモリセルアレイの周りに接地された状態のダミーメモリトランジスタの各拡散領域があるため、メモリセルアレイが外部ノイズによる影響を受け難くなり、外部ノイズに対する耐量が高い不揮発性半導体記憶装置とすることができる。
【００１８】
請求項３に記載の発明は、前記ダミーメモリトランジスタの閾値電圧が、前記メモリトランジスタの閾値電圧と異なる値に設定され、メモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタとなっていることを特徴としている。
【００１９】
また、請求項４に記載の発明は、半導体基板の表層部に、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が形成され、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が、前記閾値電圧を設定するチャネル拡散領域を除いて、同じ構造を有してなることを特徴としている。
【００２０】
このように、ダミーメモリトランジスタとメモリトランジスタの各拡散領域についてチャネル拡散領域を除いて同じ構造とし、閾値電圧のみを異なる値に設定して、ダミーセルを構成することができる。チャネル拡散領域以外のダミーメモリトランジスタとメモリトランジスタの構造を同じにすることで、ダミーメモリトランジスタ形成のための特別な工程が必要なくなる。また、特別な閾値電圧設定回路を設けることなく、ダミーセルを構成することができる。従って、安価な不揮発性半導体記憶装置とすることができる。
【００２１】
請求項５に記載の発明は、前記メモリトランジスタが、ゲート酸化膜の一部にトンネル酸化膜を有するメモリトランジスタであって、前記ダミーメモリトランジスタが前記トンネル酸化膜を形成しないことにより、メモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタとなっていることを特徴としている。
【００２２】
また、請求項６に記載の発明は、半導体基板の表層部に、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が形成され、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が、同じ構造を有してなることを特徴としている。
【００２３】
メモリトランジスタがトンネル酸化膜を有する場合には、トンネル酸化膜を形成しないダミーメモリトランジスタを形成することで、メモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタとすることができる。この場合にも、トンネル酸化膜以外のダミーメモリトランジスタとメモリトランジスタの構造を同じにすることで、ダミーメモリトランジスタ形成のための特別な工程が必要なくなり、安価な不揮発性半導体記憶装置とすることができる。
【００２４】
請求項７に記載の発明は、前記メモリトランジスタが、半導体基板の表層部におけるチャネル拡散領域に隣接して形成される電界緩和拡散領域を有するメモリトランジスタであって、前記ダミーメモリトランジスタが前記電界緩和拡散領域を除いて形成され、メモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタとなっていることを特徴としている。
【００２５】
また、請求項８に記載の発明は、半導体基板の表層部に、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が形成され、前記メモリトランジスタとダミーメモリトランジスタの各拡散領域が、前記電界緩和拡散領域を除いて、同じ構造を有してなることを特徴としている。
【００２６】
メモリトランジスタが電界緩和拡散領域を有する場合には、電界緩和拡散領域を除いてダミーメモリトランジスタを形成することで、メモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタとすることができる。この場合にも、電界緩和拡散領域以外のダミーメモリトランジスタとメモリトランジスタの構造を同じにすることで、ダミーメモリトランジスタ形成のための特別な工程が必要なくなり、安価な不揮発性半導体記憶装置とすることができる。
【００２７】
請求項９に記載の発明は、前記メモリセルが、前記メモリトランジスタを選択するための選択トランジスタを備えるＥＥＰＲＯＭであり、前記ダミーセルが、前記選択トランジスタと同じゲート電極構造を有するダミー選択トランジスタを備えることを特徴ととしている。
【００２８】
ＥＥＰＲＯＭは、選択トランジスタを利用してワ−ド単位でデータの消去が可能であり、不揮発性半導体記憶装置として広く用いられている。
【００２９】
メモリセルが、メモリトランジスタと共に選択トランジスタを備えるＥＥＰＲＯＭであっても、ダミーセルを前記選択トランジスタと同じゲート電極構造を有するダミー選択トランジスタを備えるように構成する。このように構成したダミーセルを、メモリセルアレイの周りにアレイ状に配置することで、ＥＥＰＲＯＭについても前記と同様、加工形状バラツキによるビット不良が抑制された不揮発性半導体記憶装置とすることができる。
【００３０】
請求項１０に記載の発明は、前記ダミー選択トランジスタに接続される配線が、前記選択トランジスタに接続される配線と一体化される配線を除いて、接地されていることを特徴としている。
【００３１】
ＥＥＰＲＯＭのダミー選択トランジスタに接続される配線も接地することで、前記した接地の効果がより確実になる。
【００３２】
請求項１１に記載の発明は、半導体基板の表層部に、前記選択トランジスタとダミー選択トランジスタの各拡散領域が形成され、前記選択トランジスタとダミー選択トランジスタの各拡散領域が同じ構造を有してなることを特徴としている。
【００３３】
選択トランジスタとダミー選択トランジスタの構造を同じにすることで、前記と同様にダミー選択トランジスタ形成のための特別な工程が必要なくなり、ＥＥＰＲＯＭについても、安価な不揮発性半導体記憶装置とすることができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を、図に基づいて説明する。
【００３５】
図１（ａ）は、本発明の不揮発性半導体記憶装置１０１を、記号表記したものである。図１（ａ）では、図４（ａ）で示したメモリセル１０ｍの記号表記と共に、図１（ｂ）に示すダミーセル１０ｄの記号表記が用いられている。
【００３６】
図１（ａ）の不揮発性半導体記憶装置１０１では、図４（ｂ）の不揮発性半導体記憶装置１００と同様に、メモリセルアレイを取り囲んで、ダミーセル１０ｄがアレイ状に配置されている。図１（ａ）の不揮発性半導体記憶装置１０１にあるメモリセルアレイは、図４（ｂ）の不揮発性半導体記憶装置１００にあるメモリセルアレイと同じもので、図４（ａ）に示すＥＥＰＲＯＭのメモリセル１０ｍがアレイ状に配置されたものである。
【００３７】
図２に、ＥＥＰＲＯＭのメモリセル１０ｍの断面構造図を示す。
【００３８】
図２のメモリセル１０ｍは、２層のポリシリコン層で構成される浮遊ゲート電極型のメモリトランジスタ１０ｍｍと、メモリトランジスタ１０ｍｍを選択するための選択トランジスタ１０ｍｓを備える構成のＥＥＰＲＯＭである。
【００３９】
メモリトランジスタ１０ｍｍの形成領域では、シリコン（Ｓｉ）からなるｐ型の半導体基板１の表層に、ｎ型の埋め込み拡散領域１１およびｎ−型のドレイン側電界緩和拡散領域１２と、ｎ＋型のソース拡散領域１３が形成されている。埋め込み拡散領域１１は、不純物濃度が例えば１×１０１８ｃｍ−３以上となっている。ｎ−型のドレイン側電界緩和拡散領域１２は、不純物濃度が例えば１．０×１０１８ｃｍ−３以下であり、ドレイン領域の耐圧を確保するために、埋め込み拡散領域１１に隣接して形成されている。メモリトランジスタ１０ｍｍでは、この電界緩和拡散領域１２と埋め込み拡散領域１１とがドレイン領域を構成している。また、ｎ＋型ソース拡散領域１３は、不純物濃度が例えば５．０×１０１９ｃｍ−３以上であり、隣にあるメモリトランジスタのソース拡散領域と一体となって形成される。
【００４０】
半導体基板１の表面上にはゲート酸化膜２が形成されており、また埋め込み拡散領域１１の上では、ゲート酸化膜２の一部が除去されて、トンネル酸化膜３が形成されている。
【００４１】
ドレイン側電界緩和拡散領域１２とｎ＋型ソース拡散領域１３の間の領域は、チャネル拡散領域１４である。チャネル拡散領域１４に掛かるゲート酸化膜３上とトンネル酸化膜３上には、ポリシリコンからなる浮遊ゲート電極４が、一体的に形成されている。また、浮遊ゲート電極４上には、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜からなる層間絶縁膜５を介して、ポリシリコンからなる制御ゲート電極６が形成されている。制御ゲート電極６は、隣にあるメモリトランジスタの制御ゲート電極と一体となって形成される。
【００４２】
一方、選択トランジスタ１０ｍｓの形成領域では、半導体基板１上のゲート酸化膜２を介して、ポリシリコンからなるゲート電極７が形成されている。半導体基板１の表層においては、ゲート電極７の両側に、ｎ＋型のソース拡散領域１５と、ｎ−型のドレイン側電界緩和拡散領域１６およびｎ−／ｎ＋型二重拡散ドレイン拡散領域１７とが形成されている。ｎ＋型ソース拡散領域１５は埋め込み拡散領域１１と隣接しており、これによりメモリトランジスタと選択トランジスタとが接続されている。ｎ−／ｎ＋型二重拡散ドレイン拡散領域１７は、ｎ−型ドレイン側電界緩和拡散領域１６を構成する導電型不純物と、ｎ＋型ソース拡散領域１５を構成する導電型不純物の両方により形成された拡散領域である。尚、選択トランジスタ１０ｍｓのゲート電極７は、隣にある選択トランジスタのゲート電極と一体となって形成される。
【００４３】
図１（ａ）の不揮発性半導体記憶装置１０１において、メモリセルアレイを取り囲んでアレイ状に配置されたダミーセル１０ｄは、図１（ｂ）に示すように、ダミーメモリトランジスタ１０ｄｍとダミー選択トランジスタ１０ｄｓを備えている。図１（ｂ）のダミーセル１０ｄは、図２に示すメモリセル１０ｍと同じ基本構造を有するものであるが、ダミーメモリトランジスタ１０ｄｍが、メモリトランジスタ１０ｍｍと一部構造を異にしている。これによって、ダミーメモリトランジスタ１０ｄｍにメモリトランジスタ１０ｍｍと同じ電位が印加されても、ダミーメモリトランジスタ１０ｄｍが動作しないようにしている。これを示すために、図１（ｂ）の記号表記では、ダミーメモリトランジスタ１０ｄｍの表記したラインの１本を、破線で示してある。
【００４４】
ダミーメモリトランジスタ１０ｄｍの第１実施形態例は、図２のメモリトランジスタ１０ｍｍのチャネル拡散領域１４に対応する部分の不純物濃度を、メモリトランジスタ１０ｍｍより高く設定するものである。これによって、ダミーメモリトランジスタ１０ｄｍの閾値電圧がメモリトランジスタ１０ｍｍの閾値電圧より高く設定され、メモリトランジスタ１０ｍｍと同じ電位が印加されても、ダミーメモリトランジスタ１０ｄｍは動作しなくなる。尚、この方法では不純物濃度を変えるだけで、特別な閾値電圧設定回路を設けずにダミーメモリトランジスタ１０ｄｍを構成しているため、不揮発性半導体記憶装置１０１の製品コストが上昇することもない。
【００４５】
図３（ａ），（ｂ）に、それぞれ、メモリトランジスタ１０ｍｍとダミーメモリトランジスタ１０ｄｍの電流（Ｉ）−電圧（Ｖ）特性を示す。図３（ｂ）の特性を持つダミーメモリトランジスタ１０ｄｍは、図３（ａ）の特性を持つメモリトランジスタ１０ｍｍと同じ電位が印加されても、常にオフ状態（エンハンスメント型）になるよう設定されている。
【００４６】
ダミーメモリトランジスタ１０ｄｍの第２実施形態例は、図２のメモリトランジスタ１０ｍｍにあるトンネル酸化膜３を形成しないで、ダミーメモリトランジスタ１０ｄｍを形成するものである。これによって、ダミーメモリトランジスタ１０ｄｍでは、チャネル部のオフ状態が印加電位により変動しないため、メモリトランジスタ１０ｍｍと同じ電位が印加されても、ダミーメモリトランジスタ１０ｄｍは動作しなくなる。
【００４７】
ダミーメモリトランジスタ１０ｄｍの第３実施形態例は、図２のメモリトランジスタ１０ｍｍにある電界緩和拡散領域１２を除いて、ダミーメモリトランジスタ１０ｄｍを形成するものである。これによって、ダミーメモリトランジスタ１０ｄｍでは、図２のチャネル拡散領域１４に対応する部分が導通しないため、メモリトランジスタ１０ｍｍと同じ電位が印加されても、ダミーメモリトランジスタ１０ｄｍは動作しなくなる。
【００４８】
図１（ａ）の不揮発性半導体記憶装置１０１においては、メモリトランジスタと同じ電位が印加されても動作しない図１（ｂ）のダミーセル１０ｄが、メモリセルアレイを取り囲んで、アレイ状に配置される。ダミーセル１０ｄを構成するダミーメモリトランジスタ１０ｄｍとダミー選択トランジスタ１０ｄｓは、メモリセル１０ｍを構成するメモリトランジスタ１０ｍｍと選択トランジスタ１０ｍｓと、それぞれ同じゲート電極構造を持っている。且つ、図１（ａ）に示すように、加工形状バラツキの大きいメモリマットの外周領域には、メモリトランジスタ１０ｍと同じ電位が印加されても動作しないダミーメモリトランジスタ１０ｄｍを備えるダミーセル１０ｄがアレイ状に配置されている。従って、ゲート電極構造形成時に加工バラツキの大きいメモリマット外周領域は、ダミーセルアレイとなる。言い換えれば、メモリマットの中央領域をメモリセルアレイとして使用するため、図１（ａ）に示す不揮発性半導体記憶装置１０１を、加工形状バラツキによるビット不良が抑制された不揮発性半導体記憶装置とすることができる。
【００４９】
また、図１（ａ）の不揮発性半導体記憶装置１０１においては、ダミーメモリトランジスタ１０ｄｍに接続される配線が、メモリセルアレイの外周にあるメモリトランジスタに接続される配線と一体化される配線を除いて、接地されている。また、ダミー選択トランジスタ１０ｄｓに接続される配線についても、選択トランジスタに接続される配線（ワードラインおよびビットライン）と一体化される配線を除いて、接地されている。従って、半導体基板１の表層部に形成されるダミーメモリトランジスタ１０ｄｍとダミー選択トランジスタ１０ｄｓの各拡散領域も、上記一部の配線と一体化される配線に接続される拡散領域を除いて、電気的に接地された状態となっている。
【００５０】
ＥＥＰＲＯＭの場合、一般的にメモリトランジスタ１０ｍｍの初期状態の閾値電圧は、図３（ａ）に示すように、０Ｖ近傍となるよう設定される。また、図４（ｂ）に示す従来の不揮発性半導体記憶装置１００では、ダミーとして用いられる未結線のメモリセルが、メモリセルアレイの外周部にあるメモリセルとソース拡散領域を介して接続された状態となっている。従って、図４（ｂ）の不揮発性半導体記憶装置１００では、未結線のメモリセルがリークパスや浮遊電荷の蓄積領域となり、メモリの書き換え不良や誤書き換えの原因となる。
【００５１】
一方、図１（ａ）の不揮発性半導体記憶装置１０１では、メモリトランジスタ１０ｍｍと同じ電位が印加されても動作しないダミーメモリトランジスタ１０ｄｍが用いられている。このため、メモリセルアレイの外周部にあるメモリセル１０ｍとソース拡散領域１３を介して接続しているダミーセル１０ｄとが導通することがなく、リークパスが形成されない。また、ダミーセル１０ｄの各拡散領域が、電気的に接地されているため、浮遊電荷の蓄積もない。これによって、ダミーセル１０ｄとソース拡散領域１３を介して接続されるメモリセル１０ｍで、リークや誤動作が起き難くなる。また、メモリセルアレイの周りに接地された状態のダミーメモリトランジスタ１０ｄｍの各拡散領域があるため、メモリセルアレイは、外部ノイズに対しても、影響を受け難くなる。以上により、図１（ａ）の不揮発性半導体記憶装置１０１は、メモリセル１０ｍの誤動作やリークが起き難く、外部ノイズに対する耐量が高い不揮発性半導体記憶装置となっている。
【００５２】
また、前記第１実施形態例のダミーメモリトランジスタ１０ｄｍを用いた場合には、ダミーメモリトランジスタ１０ｄｍとメモリトランジスタ１０ｍｍの各拡散領域が、図２のチャネル拡散領域１４を除いて同じ構造となる。前記第２実施形態例のダミーメモリトランジスタ１０ｄｍを用いた場合には、ダミーメモリトランジスタ１０ｄｍとメモリトランジスタ１０ｍｍの各拡散領域が、全て同じ構造となる。また、前記第３実施形態例のダミーメモリトランジスタ１０ｄｍを用いた場合には、ダミーメモリトランジスタ１０ｄｍとメモリトランジスタ１０ｍｍの各拡散領域が、図２の電界緩和拡散領域１２を除いて同じ構造となる。このように、ダミーメモリトランジスタ１０ｄｍとメモリトランジスタ１０ｍｍの各拡散領域を、一つの構成部分を除いて同じ構造とすることで、ダミーメモリトランジスタ１０ｄｍ形成のための特別な工程が必要なくなる。これによって、図１（ａ）不揮発性半導体記憶装置１０１を、安価な不揮発性半導体記憶装置とすることができる。
【００５３】
（他の実施形態）
前記実施形態は、メモリセルが、ＥＥＰＲＯＭである不揮発性半導体記憶装置１０１であった。本発明はこれに限らず、メモリセルが、選択トランジスタを備えておらず、浮遊ゲート電極型のメモリトランジスタのみからなるＥＰＲＯＭやフラッシュメモリであってもよい。これらＥＰＲＯＭやフラッシュメモリにおいても、閾値電圧を異なる値に設定したり、トンネル酸化膜を除去したり、電界緩和拡散領域を除去したりすることで、同じゲート電極構造を有し、且つメモリトランジスタと同じ電位が印加されても動作しないダミーメモリトランジスタを構成することができる。このダミーメモリトランジスタからなるダミーセルを、上記のＥＥＰＲＯＭの場合と同様に、メモリセルアレイの周りにアレイ状に配置し、接続配線を接地する。これによって、ＥＰＲＯＭやフラッシュメモリからなる不揮発性半導体記憶装置についても、加工形状バラツキによるビット不良が抑制されると共に、メモリセルの誤動作やリークが起き難く、外部ノイズに対する耐量が高い、安価な不揮発性半導体記憶装置とすることができる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の不揮発性半導体記憶装置を記号表記したものであり、（ｂ）は、ダミーセルを記号表記したものである。
【図２】ＥＥＰＲＯＭのメモリセルの断面構造図である。
【図３】（ａ）は、メモリトランジスタの電流−電圧特性であり、（ｂ）は、ダミーメモリトランジスタの電流−電圧特性である。
【図４】（ａ）は、メモリセルを記号表記したものであり、（ｂ）は、従来の不揮発性半導体記憶装置を記号表記したものである。
【符号の説明】
１  半導体基板
１１  埋め込み拡散領域
１２  （ドレイン側）電界緩和拡散領域
１３  ソース拡散領域
１４  チャネル拡散領域
１５  ソース拡散領域
１６  （ドレイン側）電界緩和拡散領域
１７  二重拡散ドレイン拡散領域
２  ゲート酸化膜
３  トンネル酸化膜
４  浮遊ゲート電極
５  層間絶縁膜
６  制御ゲート電極
７  ゲート電極
１０ｍ  メモリセル
１０ｍｍ  メモリトランジスタ
１０ｍｓ  選択トランジスタ
１０ｄ  ダミーセル
１０ｄｍ  ダミーメモリトランジスタ
１０ｄｓ  ダミー選択トランジスタ
１００，１０１  不揮発性半導体記憶装置
【図１】
2004342261.tif 000003
【図２】
2004342261.tif 000004
【図３】
2004342261.tif 000005
【図４】
2004342261.tif 000006