(57)【要約】【課題】ＭＯＳ型トランジスタの素子サイズを増大することなく高耐圧化を図った半導体装置及びその製造方法を提供する。【解決手段】一導電型の半導体層１０１にゲート電極１０４、反対導電型のドレイン拡散層１０５及びソース拡散層１０６を備え、ドレイン拡散層１０５とゲート電極１０４との間に厚いゲート絶縁膜１０２ａを備え、ドレイン拡散層１０５を含む領域に低濃度の反対導電型のオフセット拡散層１０７を備える高耐圧半導体装置において、ゲート電極１０４の直下でオフセット拡散層１０７の深さとほぼ同じ深さ位置に半導体層よりも高濃度の一導電型の埋込層１０８を備える。埋込層によってドレイン接合部での電界集中を分散して高耐圧化が可能になる。【選択図】  図１
2004335812.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体層上にゲート電極を備え、前記半導体層に反対導電型のソース拡散層及びドレイン拡散層を備え、前記ドレイン拡散層とゲート電極との間のゲート絶縁膜が他の部分よりも厚く形成され、前記ドレイン拡散層を含む領域に低濃度の反対導電型のオフセット拡散層を備えるＭＯＳ型トランジスタを含む高耐圧半導体装置において、前記半導体層には前記ゲート電極の直下で前記オフセット拡散層の深さ以下の深さ位置に前記半導体層よりも高濃度の一導電型の埋込層を備えることを特徴とする高耐圧半導体装置。
【請求項２】
前記ソース拡散層と前記ゲート電極との間のゲート絶縁膜が他の部分よりも厚く形成され、前記ソース拡散層を含む領域に低濃度の反対導電型のオフセット拡散層を備え、前記埋込層はドレイン側及びソース側の両オフセット拡散層に挟まれた領域に配設されていることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記埋込層は前記オフセット拡散層の深さとほぼ同じ深さ位置に形成されていることを特徴とする請求項１又は２に記載の高耐圧半導体装置。
【請求項４】
前記埋込層は前記オフセット拡散層と一部が重なるように形成されていることを特徴とする請求項１又は３に記載の高耐圧半導体装置。
【請求項５】
前記ゲート絶縁膜の厚い部分は前記半導体層の表面を選択酸化した選択酸化膜或いは前記半導体層の表面に溝を形成して絶縁材を埋設した絶縁膜で構成されていることを特徴とする請求項１ないし４のいずれかに記載の高耐圧半導体装置。
【請求項６】
前記ＭＯＳ型トランジスタを隣接する素子と絶縁分離するための一導電型のガード拡散層を有し、前記オフセット拡散層と前記ガード拡散層との間の前記半導体層に前記半導体層よりも高濃度の一導電型の埋込層を備えることを特徴とする請求項１ないし５のいずれかに記載の高耐圧半導体装置。
【請求項７】
ゲート電極とソース拡散層及びドレイン拡散層を備えるＭＯＳ型トランジスタを含む半導体装置の製造方法であって、一導電型の半導体層の表面に素子形成領域を区画するための領域とチャネル領域のドレイン拡散層側の領域のそれぞれに選択的に素子分離絶縁膜と厚いゲート絶縁膜を形成する工程と、前記素子形成領域のドレイン拡散層を形成する領域を含み前記ゲート電極の直下の一部領域にまで伸びる領域に反対導電型の不純物を注入して低濃度のオフセット拡散層を形成する工程と、マスクを利用して前記ゲート電極の直下となる領域にしきい値調整用の不純物を選択的に注入する工程と、前記マスクを利用して前記半導体層の前記ゲート電極の直下に前記オフセット拡散層の深さ以下の深さに一導電型の不純物を注入して高濃度の埋込層を形成する工程と、前記半導体層の表面にゲート酸化膜及びゲート電極を形成する工程と、前記ゲート電極を利用して前記半導体層に反対導電型の不純物を選択的に注入してソース拡散層及びドレイン拡散層を形成する工程とを含むことを特徴とする高耐圧半導体装置の製造方法。
【請求項８】
前記厚いゲート絶縁膜を形成する工程では、前記ゲート電極と前記ドレイン拡散層及び前記ソース拡散層との間の領域に他の部分よりも厚いゲート絶縁膜を形成する工程を含み、前記オフセット拡散層を形成する工程では、前記ソース拡散層を含む領域にもオフセット拡散層を形成することを特徴とする請求項７に記載の高耐圧半導体装置の製造方法。
【請求項９】
前記埋込層を形成する工程では、埋込層を前記オフセット拡散層の深さとほぼ同じ深さとなるエネルギでイオン注入して形成することを特徴とする請求項７又は８に記載の高耐圧半導体装置の製造方法。
【請求項１０】
前記素子分離絶縁膜及び前記ゲート絶縁膜を形成する工程は、前記半導体層の表面を選択酸化するＬＯＣＯＳ法あるいは前記半導体層の表面に溝を形成し、この溝内に絶縁材を埋設するＳＴＩ法であることを特徴とする請求項７ないし９のいずれかに記載の高耐圧半導体装置の製造方法。
【請求項１１】
前記ＭＯＳ型トランジスタの外側に形成される一導電型のガード拡散層と前記オフセット拡散層との間の領域の前記半導体層に予め一導電型の不純物を注入して高濃度の埋込層を形成する工程を備えることを特徴とする請求項７ないし１０のいずれかに記載の高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高耐圧のＭＯＳ型トランジスタを含む半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
ＬＣＤ（液晶表示装置）やＰＤＰ（プラズマ表示装置）の駆動用半導体装置では出力段に１０Ｖ、１００Ｖ程度の高電位が印加されるため、当該出力段を構成しているＭＯＳ型トランジスタの高耐圧化が図られている。図１２はこのような用途に用いられる高耐圧ＭＯＳ型トランジスタの一例を示しており、特許文献１に記載されたものと同様である。シリコンからなるＰ型半導体基板２０１に形成された厚い絶縁膜（ＬＯＣＯＳ膜）２０２によって区画された素子形成領域内にＮチャネル型ＭＯＳ型トランジスタが形成されており、このＭＯＳ型トランジスタは基板表面に形成されたゲート酸化膜２０３及びゲート電極２０４と、当該ゲート電極２０４の両側に形成された高濃度のＮ型ドレイン拡散層２０５及びＮ型ソース拡散層２０６を備えている。また、このＭＯＳ型トランジスタではドレイン耐圧を向上するためにゲート電極２０４とドレイン拡散層２０５との間のチャネル領域の一部の基板表面に厚いゲート絶縁膜としてのＬＯＣＯＳ膜２０２ａを形成するとともに、ドレイン拡散層２０５及びチャネル領域の一部を含む領域に低濃度のＰ型電界緩和拡散層２０７を形成している。なお、同図において２３１は層間絶縁膜、２３２はコンタクトプラグ、２３３は第１配線層である。
【０００３】
【特許文献１】特開平１１−１６３３３６号公報
【０００４】
この高耐圧ＭＯＳ型トランジスタでは、ＬＯＣＯＳ膜２０２からなる厚いゲート絶縁膜によってゲート電極２０４とドレイン拡散層２０５との間の電気長を大きくとることができるとともに、ドレイン拡散層２０５に電位を印加したときに発生する空乏層の広がりを電界緩和拡散層２０７によって抑制することにより、ドレイン接合部、すなわち電界緩和拡散層２０７の基板２０１に対する接合部での電界集中を緩和し、電界破壊による電流リークを防止してドレイン耐圧を向上することが可能になる。また、特許文献１には、さらなる耐圧を向上するために電界緩和拡散層内に電界緩和用の中濃度の拡散層を形成する技術も記載されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、本発明者の検討によると、このような電界緩和拡散層を備えたＭＯＳ型トランジスタにおいても、ＬＣＤやＰＤＰを駆動するために必要な高電位をドレインに供給したときには、半導体基板の表面部において電界緩和拡散層２０７のチャネル領域との境界領域に電界集中が起こり、この電界集中によって要求されるような高耐圧を実現することが難しくなることが判明した。このＭＯＳ型トランジスタにおいて要求される高耐圧を実現するためには、例えばＬＯＣＯＳ膜２０２ａの長さを大きくしてゲート電極２０４とドレイン拡散層２０５との間の電気長を大きくし、あるいは電界緩和拡散層２０７をチャネル領域側に拡大し、これによって電界緩和拡散層２０７での電界を弱めることで耐圧をさらに向上することも可能ではあるが、これではドレイン拡散層２０５とチャネル領域の寸法が大きくなってＭＯＳ型トランジスタの素子サイズが増大することになり、半導体装置の高集積化に対応することができなくなる。
【０００６】
特に、電界緩和拡散層をドレイン拡散層とソース拡散層のそれぞれに形成し、またドレイン拡散層のみならずソース拡散層とゲート電極との間にも厚いゲート絶縁膜を形成することでドレイン及びソースの両耐圧を向上させた双方向型のＭＯＳ型トランジスタも提案されているが、このような双方向型のＭＯＳ型トランジスタにおいて耐圧を高めるために前述のようにソース・ドレインの両側において電界緩和拡散層を拡大し、あるいは厚いゲート絶縁膜の長さを長くすると素子サイズがさらに増大してしまうことになる。
【０００７】
本発明の目的は、ＭＯＳ型トランジスタの素子サイズを増大することなく高耐圧化を図った半導体装置及びその製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
本発明は、一導電型の半導体層上にゲート電極を備え、前記半導体層に反対導電型のソース拡散層及びドレイン拡散層を備え、前記ドレイン拡散層とゲート電極との間のゲート絶縁膜が他の部分よりも厚く形成され、前記ドレイン拡散層を含む領域に低濃度の反対導電型のオフセット拡散層を備えるＭＯＳ型トランジスタを含む高耐圧半導体装置において、前記半導体層には前記ゲート電極の直下で前記オフセット拡散層の深さ以下の深さ位置に前記半導体層よりも高濃度の一導電型の埋込層を備えることを特徴とする。また、ソース拡散層とゲート電極との間の半導体層の表面に他の部分よりも厚いゲート絶縁膜を備え、ソース拡散層を含む領域にオフセット拡散層を形成した構成のＭＯＳ型トランジスタにおいて、埋込層を両オフセット拡散層に挟まれた領域に形成した構成とする。
【０００９】
本発明においては、埋込層は前記オフセット拡散層の深さとほぼ同じ深さ位置に形成されていることが好ましい。また、他の部分よりも厚いゲート絶縁膜は半導体層の表面を選択酸化した選択酸化膜（ＬＯＣＯＳ膜）或いは半導体層の表面に溝を形成して絶縁材を埋設した絶縁膜（ＳＴＩ膜）で構成される。ＭＯＳ型トランジスタを隣接する素子と絶縁分離するための一導電型のガード拡散層を有し、オフセット拡散層とガード拡散層との間の半導体層に半導体層よりも高濃度の一導電型の埋込層を備えることが好ましい。
【００１０】
本発明の半導体装置によれば、少なくともドレイン拡散層とゲート電極との間に厚いゲート絶縁膜が存在しかつドレイン拡散層を含む領域に低濃度のオフセット拡散層が存在するＭＯＳ型トランジスタのチャネル領域の直下にオフセット拡散層の深さ以下の深さ位置に埋込層が形成されているため、埋込層によってオフセット拡散層の不純物の濃度プロファイルに影響を受け、濃度プロファイルがチャネル領域側において変形される。特に、埋込層はその一部がオフセット拡散層と平面的に重なっているため濃度プロファイルの変形を顕著なものとし、この濃度プロファイルの変形により、オフセット拡散層とチャネル領域との接合領域、すなわちオフセット拡散層のチャネル側端部での電界集中が深さ方向に分散されることになり、イオンピークが緩和されてＭＯＳ型トランジスタの高耐圧化を実現する。ソース拡散層側にオフセット拡散層を形成した場合にも同様にオフセット拡散層のチャネル側端部での電界集中を分散して高耐圧化を実現する。さらに、ガード領域においてもガード領域のオフセット拡散層側端部での電界集中を分散し、高耐圧化を実現することが可能である。
【００１１】
なお、チャネル領域の直下に高濃度の埋込層を形成する技術は、例えば特開平１０−５０９９２号公報に記載の技術がある。この技術はドレイン拡散層及びドレイン低濃度拡散層を備えるＭＯＳ型トランジスタにおいてゲート電極の直下に埋込層を形成することで、ドレイン空乏層の広がりを抑制し、短チャネル効果を抑制するものである。この技術では、ドレイン拡散層とゲート電極との間に厚い絶縁膜が存在していないＭＯＳ型トランジスタに適用されるものであるため、本発明のようなドレイン低濃度拡散層の濃度プロファイルへの影響による電界集中の分散効果を期待することは困難である。また、この技術ではゲート電極を形成するためのマスクを利用して埋込層を形成し、その後形成されたゲート電極を利用した自己整合法によりドレイン低濃度拡散層を形成しているため、結果的に埋込層とドレイン低濃度拡散層とは平面的には重ならない状態で形成されることになり、埋込層の不純物がドレイン低濃度拡散層の濃度プロファイルに与える影響は小さく、ドレイン低濃度拡散層のチャネル側端部での電界集中を緩和するような効果を期待することは困難である。
【００１２】
また、本発明は、ゲート電極及びソース拡散層及びドレイン拡散層を備えるＭＯＳ型トランジスタを含む半導体装置の製造方法であって、一導電型の半導体層の表面に素子形成領域を区画するため及びチャネル領域のドレイン側の領域のそれぞれに選択的に素子分離絶縁膜及び厚いゲート絶縁膜を形成する工程と、前記素子形成領域のドレイン拡散層を形成する領域を含み前記ゲート電極の直下の一部領域にまで延びる領域に反対導電型の不純物を注入して低濃度のオフセット拡散層を形成する工程と、マスクを利用して前記ゲート電極の直下となる領域にしきい値調整用の不純物を選択的に注入する工程と、前記マスクを利用して前記半導体層の前記ゲート電極の直下に前記オフセット拡散層の深さ以下の深さ位置に一導電型の不純物を注入して高濃度の埋込層を形成する工程と、前記半導体層の表面にゲート酸化膜及びゲート電極を形成する工程と、前記ゲート電極を利用して前記半導体層に反対導電型の不純物を選択的に注入してソース拡散層及びドレイン拡散層を形成する工程とを含むことを特徴とする。
【００１３】
本発明の製造方法では、厚いゲート絶縁膜をチャネル領域のソース側の領域にも形成し、ソース拡散層を含みゲート電極の直下の一部領域にまで延びる領域にもオフセット拡散層を形成する工程としてもよい。また、埋込層を形成する工程では、埋込層はその一部がオフセット拡散層と重なるように形成することが好ましい。さらに、埋込層をオフセット拡散層の深さとほぼ同じ深さとなるエネルギでイオン注入して形成することが好ましい。
【００１４】
本発明の製造方法によれば、従来から行われているＭＯＳ型トランジスタのしきい値調整用のイオン注入工程に用いられるマスクを利用して埋込層を形成することができるので、工程数をそれほど増加することなく本発明の高耐圧半導体装置を容易に製造することが可能である。
【００１５】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の第１の実施形態の断面図である。Ｐ型半導体基板１０１はＥ１５ｃｍ−３程度の不純物濃度のシリコン基板で構成されており、この半導体基板１０１にＮチャネル型のＭＯＳ型トランジスタが形成されている。このＭＯＳ型トランジスタは前記Ｐ型半導体基板１０１の表面に選択的に形成されたＬＯＣＯＳ膜１０２によって素子形成領域１が区画形成されるとともに、当該ＬＯＣＯＳ膜１０２の外側に形成されたガード領域２によって他の素子とは電気的に分離されている。前記半導体基板の前記素子形成領域１の表面にはゲート酸化膜１０３が形成され、その上にはリンを含んだポリシリコンからなるゲート電極１０４が形成されている。前記ゲート電極１０４の両側の前記半導体基板１０１にはＥ１８〜２０ｃｍ−３程度の高濃度のＮ型拡散層が形成されており、一方がドレイン拡散層１０５として、他方がソース拡散層１０６として構成される。また、ドレイン拡散層１０５とゲート電極１０６との境界領域には他の部分よりも厚いゲート絶縁膜としてのＬＯＣＯＳ膜１０２ａが形成されており、このＬＯＣＯＳ膜１０２ａ及び前記ドレイン拡散層１０５を含みさらに前記ゲート電極１０４の直下の一部領域にまで延長された領域には前記半導体基板１０１よりも高濃度で前記ドレイン拡散層１０５よりも低濃度のＥ１６〜１７ｃｍ−３程度のＮ型拡散層（ここではオフセット拡散層と称する）１０７が形成されている。
【００１６】
さらに、前記ゲート電極１０４の直下領域には、前記オフセット拡散層１０７とほぼ同じ深さの位置に前記半導体基板１０１の濃度よりも高濃度で、さらに前記オフセット拡散層１０７よりも高濃度のＥ１７〜１８ｃｍ−３程度のＰ型埋込層１０８が形成されている。このＰ型埋込層１０８は前記ゲート電極１０４の直下領域のほぼ全域にわたって形成されており、そのため当該Ｐ型埋込層１０８のドレイン側の一部領域は前記オフセット拡散層１０７と半導体基板１０１の厚さ方向、すなわち立体的に重なった状態に形成されている。
【００１７】
一方、前記ガード領域２にはＥ１６〜１７ｃｍ−３程度のガード拡散層１１０が形成され、さらにガード拡散層１１０の表面にはガードコンタクト拡散層１１１が形成されている。そして、前記ドレイン拡散層１０５、ソース拡散層１０６及びガードコンタクト拡散層１１１の各表面には高融点金属の金属シリサイド層１２１が形成されている。そして、前記半導体基板１０１上には層間絶縁膜１３１が形成されており、この層間絶縁膜１３１に開口されたコンタクトホール内に導電材が埋設されたコンタクトプラグ１３２が形成され、このコンタクトプラグ１３２によって前記ドレイン拡散層１０５、ソース拡散層１０６及びガードコンタクト拡散層１１１は層間絶縁膜１３１上の第１配線層１３３にそれぞれ電気接続され、所要の電位が供給されるようになっている。
【００１８】
図２〜図４は第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。先ず、図２（ａ）のように、半導体基板１０１の表面にパッド熱酸化膜１４１を形成した後、その上に形成したフォトレジスト膜１４２をマスクにしてＭＯＳ型トランジスタを形成する素子形成領域のうちチャネル領域の一部を含むドレイン側の領域にリンをエネルギ５００ＫｅＶ程度、ドーズ量Ｅ１２ｃｍ−２オーダでイオン注入し、Ｅ１６〜１７ｃｍ−３程度の濃度のＮ型の拡散層（オフセット拡散層）１０７を形成する。また、同図に鎖線で示すように、同様にしてフォトレジスト膜を用いてガード領域にはボロンをイオン注入してＥ１６〜１７ｃｍ−３程度の濃度のＰ型の拡散層（ガード拡散層）１１０を形成する。
【００１９】
次いで、図２（ｂ）のように、前記フォトレジスト膜を除去した後、前記パッド熱酸化膜１４１上にシリコン窒化膜１４３を形成し、図には表れないフォトレジストをマスクにしてＬＯＣＯＳ形成領域のシリコン窒化膜１４３をエッチング除去する。次いで、前記シリコン窒化膜１４３を耐酸化膜として前記半導体基板１０１の表面を選択的に酸化して素子分離絶縁膜としてのＬＯＣＯＳ膜１０２を形成する。このＬＯＣＯＳ膜１０２によりＭＯＳ型トランジスタの素子形成領域１が区画形成され、その外側領域はＭＯＳ型トランジスタを周囲の他の素子から絶縁分離するガード領域２として構成される。また、一部のＬＯＣＯＳ膜１０２ａは形成するＭＯＳ型トランジスタのチャネル領域とドレイン拡散層との境界に延在する位置に形成され、厚いゲート酸化膜として形成される。
【００２０】
次いで、図３（ａ）のように、半導体基板１０１の表面上にチャネル領域が開口するように選択形成したフォトレジスト膜１４４をマスクにしてＭＯＳ型トランジスタのチャネル領域に１５０ＫｅＶ程度の低エネルギでゲートしきい値調整用のボロンを所要の濃度にイオン注入する。また、同じフォトレジスト膜１４４をマスクに利用して同じ領域に５００ＫｅＶ程度の高いエネルギでドーズ量Ｅ１２ｃｍ−２程度でボロンをイオン注入し、Ｐ型埋込層１０８を形成する。このＰ型埋込層１０８はＥ１７〜１８ｃｍ−３程度の濃度で、前記Ｎ型のオフセット拡散層１０７とほぼ同じ深さの位置に形成される。ここで、このチャネル領域には前記オフセット拡散層１０７の一部が延長された状態で形成されているため、Ｐ型埋込層１０８はドレイン側の一部において前記オフセット拡散層１０７と基板の厚さ方向に立体的に重なった状態に形成されることになる。
【００２１】
次いで、図３（ｂ）のように、表面のパッド熱酸化膜１４１を除去し、改めて薄い熱酸化膜を成長してゲート酸化膜１０３を形成する。その上にリンをドープしたポリシリコン膜を形成した後、これを所要のパターンに形成してゲート電極１０４を形成する。次いで、図４（ａ）のように、半導体基板１０１の表面に選択形成したフォトレジスト膜１４５及び前記ゲート電極１０４を利用して前記素子形成領域に自己整合的に砒素をドーズ量Ｅ１５ｃｍ−２程度でイオン注入し、Ｅ１８〜２０ｃｍ−３程度の濃度のＮ型のドレイン拡散層１０５、ソース拡散層１０６を形成する。次いで、図４（ｂ）のように、図には表れないフォトレジスト膜を利用して前記ガード拡散層１１０にボロンをドーズ量Ｅ１５ｃｍ−２程度でイオン注入し、Ｅ１８〜２０ｃｍ−３程度の濃度のＰ型のガードコンタクト拡散層１１１を形成する。
【００２２】
次いで、全面にチタン等の高融点金属膜を形成し、熱処理してゲート電極１０４の上面、及びドレイン拡散層１０５、ソース拡散層１０６、ガードコンタクト拡散層１１１のそれぞれの表面に金属シリサイド層１２１を形成する。次いで、本発明との関連が少ないため詳細な説明は省略するが、図１に示したように、全面にシリコン酸化膜の層間絶縁膜１３１を形成し、ドレイン拡散層１０５、ソース拡散層１０６、ガードコンタクト拡散層１１１上にコンタクトホールを開口し、さらにこのコンタクトホール内に銅等の金属材を埋設してコンタクトプラグ１３２を形成する。さらに、前記層間絶縁膜１３１上に前記コンタクトプラグ１３２に接続する銅配線等の第１配線層１３３を形成する。
【００２３】
以上の構成のＭＯＳ型トランジスタによれば、ゲート電極１０４とドレイン拡散層１０５との間に存在する厚いゲート絶縁膜としてのＬＯＣＯＳ膜１０２ａによって両者間の電気長が増大され、またドレイン拡散層１０５はチャネル領域において覆われている低濃度のオフセット拡散層１０７によって空乏層が抑制され、オフセット拡散層１０７のチャネル側端部での電界集中が緩和され、ドレイン耐圧を向上することが可能であることは図１２に示したＭＯＳ型トランジスタと同じである。また、これに加えてこのＭＯＳ型トランジスタでは、ゲート電極１０４の直下のオフセット拡散層１０７の深さとほぼ同じ深さの領域にオフセット拡散層１０７とは反対導電型のＰ型埋込層１０８が存在しているため、Ｐ型埋込層１０８はオフセット拡散層１０７と半導体基板１０１との接合部をドレイン拡散層１０５側に後退させるようにその濃度プロファイルに影響を与えることになる。特に、この実施形態ではＰ型埋込層１０８はオフセット拡散層１０７とは重なった状態に形成されているため、当該濃度プロファイルへの影響は顕著なものとなる。これにより、オフセット拡散層１０７の濃度プロファイルはチャネル側の領域においてドレイン側に後退されるように変形され、特にチャネル側の深さ方向の一部においてＬＯＣＯＳ膜１０２ａの下側領域に向けて後退されることになる。
【００２４】
例えば、前記ＭＯＳトランジスタに対してゲート電極１０４に所要の正電位の信号を印加し、ドレイン拡散層１０５に３５Ｖの電位を印加し、ソース拡散層１０６及び基板１０１に０Ｖの電位を印加したとき、すなわちドレイン拡散層１０５に高電位を印加したときの等電位線図を図５（ａ）に示す。なお、図５（ｂ）はＰ型埋込層１０８を形成していない場合の等電位線図である。このように、Ｐ型埋込層１０８を形成することにより、オフセット拡散層１０７における不純物の濃度プロファイルが影響を受け、等電位線が波打ってドレイン側に後退されるとともに等電位線の間隔が広くなる。このことから、オフセット拡散層１０７における電界密度、すなわち電界強度が緩和され、チャネル領域のドレイン側端部に集中していた電界分布が、当該端部からＬＯＣＯＳ膜１０２ａの下側領域の広い領域に向けて深さ方向に分散されるようになり、電界集中を緩和し、電界による接合破壊を抑制してドレイン耐圧を向上することが可能になる。因みに、図５（ｂ）のＰ型埋込層１０８が存在しない場合には、等電位線がオフセット拡散層１０７内にのみ存在してオフセット拡散層１０７における等電位線の間隔が密となり電界集中が生じていることが判る。そのため、Ｐ型埋込層１０８が存在しない場合には電界破壊の要因となるインパクトイオン発生集中点がチャネル領域のドレイン側端部に集中してその発生ピーク数が３．３Ｅ２６個／ｓｅｃ・μｍであったのに対し、図５（ａ）のようにＰ型埋込層１０８を形成することで、インパクトイオン発生集中点がＬＯＣＯＳ下部からチャネル領域の間に分散してその発生ピーク数が６．１Ｅ２５個／ｓｅｃ・μｍに減少する。
【００２５】
ここで、本発明者がＰ型埋込層１０８の深さを相違させたＭＯＳ型トランジスタを設計した場合におけるオフセット拡散層１０７における接合界面のシミュレーション図を図６に示す。図６（ａ）はＰ型埋込層１０８が存在しない場合、図６（ｂ）〜（ｆ）はそれぞれボロンをドーズ量３Ｅ１２ｃｍ−２、注入エネルギが１００ＫｅＶ，３００ＫｅＶ，４００ＫｅＶ，５００ＫｅＶ，９００ＫｅＶでＰ型埋込層１０８を形成した場合のシミュレーション図であり、エネルギを大きくするほどＰ型埋込層１０８が深い位置に形成される。ここでは、３００ＫｅＶでほぼオフセット拡散層１０７の深さ（本明細書ではオフセット拡散層１０７の深さ方向の中間位置の深さを言う）と同じ深さになり、それよりもエネルギを大きくするとさらに深い位置に形成されることになる。また、図７は注入エネルギを５０〜６００ＫｅＶで変化したときのＭＯＳ型トランジスタのドレイン耐圧を示す図である。このように、注入エネルギを２５０ＫｅＶよりも大きく、若干のマージンをみて３００ＫｅＶよりも大きくすることで、図５で説明したようにＰ型埋込層１０８によるオフセット拡散層１０７の不純物濃度プロファイルへの影響が顕著になり、ドレイン耐圧が向上されることが判る。それよりもエネルギが小さいとＰ型埋込層１０８はオフセット拡散層１０７のチャネル領域を上方に押し上げるように作用し、ＬＯＣＯＳ膜１０２ａの下側領域に向けて後退させるように作用することはない。この３００ＫｅＶは前記のようにＰ型埋込層１０８がほぼオフセット拡散層１０７の深さと同じ程度の深さに形成されるエネルギであり、前記のように若干のマージンをみても、注入エネルギを３００ＫｅＶ以上にすることで十分な耐圧を得ることが可能になる。なお、注入エネルギをそれ以上に大きくしてＰ型埋込層１０８をより深い位置に形成してもオフセット拡散層１０７に対する好ましい影響がそれ以上増大することはなく、耐圧も飽和していることが判る。
【００２６】
したがって、この実施形態のＭＯＳ型トランジスタでは、ゲート電極１０４の長さ（チャネル長）及びドレイン拡散層１０５の寸法を低減して素子の縮小化を行った場合に、駆動するＬＣＤやＰＤＰ等に要求される高電位を印加した場合でもＰ型埋込層１０８による電界の分散効果によって十分なドレイン耐圧を得ることができ、これにより半導体装置の高集積化を実現することが可能になる。図８はＰ型埋込層１０８の有無によるドレイン耐圧のゲート長依存性を示す図であり、Ｐ型埋込層１０８を備えることによりゲート長を縮小しても十分なるドレイン耐圧が保持できることが判る。
【００２７】
また、このようにＭＯＳ型トランジスタの縮小化を図ってチャネル長を短縮した場合でも、ゲート電極１０４の直下に高濃度のＰ型埋込層１０８が存在していることで、チャネル領域に発生する空乏層がソース側にまで延びるのを抑制することができ、短チャネル効果を改善することも可能になる。図９はＰ型埋込層１０８の有無によるしきい値電圧のゲート長依存性を示す図であり、Ｐ型埋込層１０８を備えることによりしきい値電圧の低下が抑制でき、短チャネル効果が改善できることが判る。
【００２８】
図１０は本発明の第２の実施形態の断面図であり、第１の実施形態と等価な部分には同一符号を付している。また、後述する各拡散層についてはその不純物濃度についても第１の実施形態で説明した濃度に等しく設定している。Ｐ型半導体基板１０１にＮチャネル型のＭＯＳ型トランジスタが形成されており、このＭＯＳ型トランジスタは前記Ｐ型半導体基板１０１の表面に形成したＬＯＣＯＳ膜１０２によって素子形成領域１が区画形成されるとともに、当該ＬＯＣＯＳ膜１０２の外側に形成されたガード領域２によって周囲の他の素子とは電気的に分離されている。さらに、前記半導体基板１０１の前記素子形成領域１の表面には対をなすＬＯＣＯＳ膜１０２ａが厚いゲート酸化膜として形成されており、これらＬＯＣＯＳ膜１０２ａの内側にチャネル領域が区画形成され、両外側にドレイン、ソースの各領域が区画形成されている。チャネル領域では半導体基板１０１の表面にゲート酸化膜１０３が形成され、その上にはゲート電極１０４が形成されている。また、ドレイン及びソースの各領域には高濃度のＮ型拡散層が形成されており、一方がドレイン拡散層１０５として、他方がソース拡散層１０６として構成される。さらに、前記ドレイン拡散層１０５とソース拡散層１０６をそれぞれ含みかつチャネル領域の一部にまでわたって延長された領域には前記半導体基板１０１よりも高濃度で前記ドレイン拡散層１０５、ソース拡散層１０６よりも低濃度のＮ型のオフセット拡散層１０７がそれぞれ形成されている。
【００２９】
さらに、前記ゲート電極１０４の直下の半導体基板１０１には、前記ドレイン、ソースの各拡散層を含む両オフセット拡散層１０７の間に、これらオフセット拡散層１０７とほぼ同じ深さの位置に高濃度のＰ型埋込層１０８が形成されており、これは第１の実施形態と同じである。ここではＰ型埋込層１０８はその一部においてドレイン、ソースの両オフセット拡散層１０７とそれぞれ平面的に重なる位置に形成されることになる。
【００３０】
また、前記ＭＯＳ型トランジスタの外側に形成されているガード領域２は、前記ＬＯＣＯＳ膜１０２の外側に形成されており、このガード領域２には一導電型の拡散層からなるガード拡散層１１０が形成され、このガード拡散層１１０の表面部には高濃度のガードコンタクト拡散層１１１が形成されている。さらに、前記ゲート電極１０４の表面、並びに前記ドレイン拡散層１０５、ソース拡散層１０６、ガードコンタクト拡散層１１１の表面にそれぞれ金属シリサイド層１２１が形成され、層間絶縁膜１３１に設けられたコンタクトプラグ１３２を介して第１配線層１３３に電気接続されていることは第１の実施形態と同様である。
【００３１】
この第２の実施形態では、ドレイン拡散層１０５とソース拡散層１０６はそれぞれゲート電極１０４との間に厚いゲート絶縁膜としてのＬＯＣＯＳ膜１０２ａが形成されるとともに、各拡散層１０５，１０６のそれぞれにオフセット拡散層１０７が設けられているので、ドレインとソースとが対称構造となり、ドレインとソースの方向性が特定されることなく、第１の実施形態と同様の理由によってドレイン耐圧、あるいはソース耐圧を向上する。また、本発明により設けられているＰ型埋込層１０８によってドレイン拡散層１０５あるいはソース拡散層１０６のチャネル側の端部における電界を分散して電界集中を防止し、耐圧をさらに向上することが可能になる。
【００３２】
ここで、本発明においては、ガード領域にも前記各実施形態のＰ型埋込層と同様な埋込層を形成してもよい。例えば、図１１は第１の実施形態のガード領域２にＰ型埋込層１０８ａを形成したものである。ガード領域２にはＥ１６〜１７ｃｍ−３程度のガード拡散層１１０が形成されているが、このガード拡散層１１０に隣接するＭＯＳ型トランジスタの領域内には前記したようにオフセット拡散層１０７が存在しており、これらガード拡散層１１０とオフセット拡散層１０７とで挟まれる領域に前記ゲート電極の直下のＰ型埋込層１０８と同様に濃度がＥ１７〜１８ｃｍ−３程度のＰ型埋込層１０８ａが形成されている。なお、このガード領域２のＰ型埋込層１０８ａは素子形成領域を区画形成するためのＬＯＣＯＳ膜１０２を形成する前に予めイオン注入等によって形成しておくことになる。
【００３３】
このように構成することで、ドレインに高電位を印加したときに、ガード領域２においてオフセット拡散層１０７とガードコンタクト拡散層１１１、すなわちガード拡散層１１０との間に生じる電界をＰ型埋込層１０８ａによってオフセット拡散層１０７の表面部位からＬＯＣＯＳ膜１０２の下側領域に分散させることができ、電界集中による電界破壊を抑止し、ガード領域における耐圧を向上することが可能になる。なお、このようにガード領域２にＰ型埋込層１０８ａを形成することは図１１に示した第２の実施形態の半導体装置についても同様に適用することが可能である。また、この場合にＰ型埋込層１０８ａの一部がオフセット拡散層１０７と平面的に重なるように形成しておくことで耐圧の向上効果をより高めることが可能になることは言うまでもない。
【００３４】
ここで、前記各実施形態では素子分離絶縁膜及び厚いゲート絶縁膜をＬＯＣＯＳ膜で形成した例を示しているが、半導体基板の表面に浅い溝を形成し、この溝内にシリコン酸化膜等の絶縁材を埋設したＳＴＩで形成してもよい。
【００３５】
以上の説明はＰ型半導体基板にＮチャネル型のＭＯＳ型トランジスタを形成した例について説明したが、ＰチャネルのＭＯＳ型トランジスタを構成する場合についても同様であり、この場合にはドレイン、ソースの各オフセット拡散層がＰ型拡散層で構成されるので埋込層はＮ型埋込層として形成する。また、ＭＯＳ型トランジスタを形成する半導体層は半導体基板上にエピタキシャル成長した半導体層、あるいは不純物を導入した半導体ウェルであってもよいことは言うまでもない。
【００３６】
【発明の効果】
以上説明したように本発明は、一導電型の半導体層に形成された反対導電チャネルのＭＯＳ型トランジスタのチャネル領域の直下に、ドレイン拡散層やソース拡散層のオフセット拡散層の深さ以下の深さ位置に一導電型の高濃度の埋込層を形成しているので、埋込層によってオフセット拡散層の不純物の濃度プロファイルに影響を受け、チャネル領域のドレイン側端部での電界集中が分散されることになり、イオンピークを緩和してＭＯＳ型トランジスタの高耐圧化を実現することができる。ソース拡散層側にオフセット拡散層を形成した場合にも同様にチャネル領域のソース側端部での電界集中を分散して高耐圧化を実現する。特に、埋込層が一部においてオフセット拡散層と重なるように構成することで、高耐圧化の効果をさらに高めることができる。さらに、ガード領域にも埋込層を形成することで、ガード領域のオフセット拡散層側端部での電界集中を分散し、高耐圧化を実現することが可能になる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態の断面図である。
【図２】第１の実施形態の製造方法を説明するための工程断面図のその１である。
【図３】第１の実施形態の製造方法を説明するための工程断面図のその２である。
【図４】第１の実施形態の製造方法を説明するための工程断面図のその３である。
【図５】Ｐ型埋込層による電界集中の分散効果を説明するためのシミュレーション図である。
【図６】Ｐ型埋込層の注入エネルギの違いによる電界集中の分散効果を説明するためのシミュレーション図である。
【図７】Ｐ型埋込層の注入エネルギの違いによるドレイン耐圧を示す図である。
【図８】チャネル長に依存するドレイン耐圧を示す図である。
【図９】チャネル長に依存するしきい値電圧を示す図である。
【図１０】本発明の半導体装置の第２の実施形態の断面図である。
【図１１】第１の実施形態の変形例の断面図である。
【図１２】従来の高耐圧半導体装置の一例の断面図である。
【符号の説明】
１０１  半導体基板
１０２  ＬＯＣＯＳ膜（素子分離絶縁膜）
１０２ａ  ＬＯＣＯＳ膜（厚いゲート絶縁膜）
１０３  ゲート酸化膜
１０４  ゲート電極
１０５  ドレイン拡散層
１０６  ソース拡散層
１０７  オフセット拡散層
１０８，１０８ａ  Ｐ型埋込層
１１０  ガード拡散層
１１１  ガードコンタクト拡散層
１２１  金属シリサイド層
１３１  層間絶縁膜
１３２  コンタクトプラグ
１３３  第１配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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