(57)【要約】【課題】外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリが特定されるＣＰＵやＭＰＵを備えるコンピュータシステムにおいて、メモリ構成の設計における制約を少なくし、外部メモリ空間を効率的に使用し、フレキシブル性を高め、かつ、低コスト化を実現することができるコンピュータシステム及び外部メモリ空間の使用方法の提供。【解決手段】コンピュータシステムにプログラマブル論理回路２を接続し、内部にインターフェース回路やインターフェース変換回路、コントローラ等を構成することにより、任意の種類のメモリを接続可能とする。これにより、メモリ構成上の制約を減らして設計を容易にすると共に、外部メモリ空間を効率的に使用し、フレキシブル性の高いコンピュータシステム１を実現することができる。また、追加ハードウェアを減らして低コスト化を実現することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムであって、
前記１以上のメモリの少なくとも一部は、前記プログラマブル論理回路を介して前記演算処理部に接続され、
前記一部のメモリには、前記外部メモリ空間の所定のエリアが割り当てられていることを特徴とするコンピュータシステム。
【請求項２】
前記プログラマブル論理回路に、前記演算処理部とのアクセスを可能とする第１のインターフェース回路と、前記一部のメモリとのアクセスを可能とする第２のインターフェース回路と、前記第１のインターフェース回路と前記第２のインターフェース回路との間の信号変換を行うインターフェース変換回路と、を含むインターフェース手段を備えることを特徴とする請求項１記載のコンピュータシステム。
【請求項３】
前記一部のメモリは、前記所定のエリアに対して特定されるメモリとは異なる種類のメモリからなり、前記プログラマブル論理回路に構成される前記インターフェース手段により、前記演算処理部からのアクセスが可能とされることを特徴とする請求項２記載のコンピュータシステム。
【請求項４】
前記プログラマブル論理回路に複数の種類のメモリが接続され、前記コンピュータシステムで実行される処理に応じて、前記プログラマブル論理回路に、前記複数のメモリのいずれかに対応した前記インターフェース手段が構成され、割り当てられた前記所定のエリアに対して、前記複数のメモリが切り替え可能とされることを特徴とする請求項２又は３に記載のコンピュータシステム。
【請求項５】
前記複数の種類のメモリは、前記プログラマブル論理回路のコンフィグレーションデータを格納するコンフィグレーションメモリと、他のメモリとからなり、前記コンフィグレーションメモリからのコンフィグレーションデータのロードに応じて、前記プログラマブル論理回路に、前記コンフィグレーションメモリ又は前記他のメモリに対応した前記インターフェース手段が構成され、割り当てられた前記所定のエリアに対して、前記コンフィグレーションメモリ又は前記他のメモリが切り替え可能とされることを特徴とする請求項４記載のコンピュータシステム。
【請求項６】
前記コンピュータシステムで実行される処理に応じて、前記プログラマブル論理回路に構成される前記インターフェース手段が変更され、前記一部のメモリは、前記演算処理部からのアクセスが可能な状態、又は、前記演算処理部から切り離された状態のいずれかに切り替え可能とされることを特徴とする請求項２乃至５のいずれか一に記載のコンピュータシステム。
【請求項７】
前記演算処理部と前記１以上のメモリとを少なくとも有するシステムを複数備え、前記複数のシステムは前記プログラマブル論理回路を介して接続され、
前記プログラマブル論理回路は、前記複数のシステムの各々における前記演算処理部の外部メモリ空間に割り当てられ、前記プログラマブル論理回路が前記複数のシステムで共有されることを特徴とする請求項１乃至６のいずれか一に記載のコンピュータシステム。
【請求項８】
前記複数のシステムのいずれか一方に含まれるメモリは、他方のシステムにおける前記演算処理部の外部メモリ空間に割り当てられ、前記メモリが前記複数のシステムで共有されることを特徴とする請求項７記載のコンピュータシステム。
【請求項９】
前記複数のシステムから分離され、前記プログラマブル論理回路に接続されるメモリは、前記複数のシステムの各々における前記演算処理部の外部メモリ空間に割り当てられ、前記メモリが前記複数のシステムで共有されることを特徴とする請求項７記載のコンピュータシステム。
【請求項１０】
外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムにおけるメモリの接続方法であって、
前記１以上のメモリの少なくとも一部を、前記プログラマブル論理回路を介して前記演算処理部に接続し、前記一部のメモリを、前記外部メモリ空間の所定のエリアに割り当てることを特徴とするメモリの接続方法。
【請求項１１】
前記プログラマブル論理回路に、前記演算処理部とのアクセスを可能とする第１のインターフェース回路と、前記一部のメモリとのアクセスを可能とする第２のインターフェース回路と、前記第１のインターフェース回路と前記第２のインターフェース回路との間の信号変換を行うインターフェース変換回路と、を含むインターフェース手段を設け、
前記演算処理部が、前記一部のメモリにアクセスする際に、前記インターフェース変換回路で前記一部のメモリに適した信号に変換し、前記第２のインターフェース回路で前記一部のメモリに対してアクセスを可能とすることを特徴とする請求項１０記載のメモリの接続方法。
【請求項１２】
前記一部のメモリとして、前記所定のエリアに対して特定されるメモリとは異なる種類のメモリを接続し、前記プログラマブル論理回路に構成される前記インターフェース手段により、前記演算処理部からのアクセスを可能とすることを特徴とする請求項１１記載のメモリの接続方法。
【請求項１３】
前記プログラマブル論理回路に複数の種類のメモリが接続されている場合において、前記コンピュータシステムで実行される処理に応じて、前記プログラマブル論理回路では、前記複数のメモリのいずれかに対応した前記インターフェース手段を構成し、割り当てられた前記所定のエリアに対して、前記複数のメモリの切り替えを行うことを特徴とする請求項１１又は１２に記載のメモリの接続方法。
【請求項１４】
前記複数の種類のメモリとして、前記プログラマブル論理回路のコンフィグレーションデータを格納するコンフィグレーションメモリと、他のメモリとを接続し、
前記コンフィグレーションメモリからのコンフィグレーションデータのロードに応じて、前記プログラマブル論理回路では、前記コンフィグレーションメモリ又は前記他のメモリに対応した前記インターフェース手段を構成し、割り当てられた前記所定のエリアに対して、前記コンフィグレーションメモリ又は前記他のメモリの切り替えを行うことを特徴とする請求項１３記載のメモリの接続方法。
【請求項１５】
前記コンピュータシステムで実行される処理に応じて、前記プログラマブル論理回路に構成する前記インターフェース手段を変更し、前記一部のメモリを、前記演算処理部からのアクセス可能な状態、又は、前記演算処理部から切り離された状態のいずれかに切り替えることを特徴とする請求項１１乃至１４のいずれか一に記載のメモリの接続方法。
【請求項１６】
前記演算処理部と前記１以上のメモリとを少なくとも有するシステムを複数備え、前記複数のシステムは前記プログラマブル論理回路を介して接続される構成において、
前記プログラマブル論理回路を、前記複数のシステムの各々における前記演算処理部の外部メモリ空間に割り当て、前記プログラマブル論理回路を前記複数のシステムで共有することを特徴とする請求項１０乃至１５のいずれか一に記載のメモリの接続方法。
【請求項１７】
前記複数のシステムのいずれか一方に含まれるメモリを、他方のシステムにおける前記演算処理部の外部メモリ空間に割り当て、前記メモリを前記複数のシステムで共有することを特徴とする請求項１６記載のメモリの接続方法。
【請求項１８】
前記複数のシステムから分離され、前記プログラマブル論理回路に接続されるメモリを、前記複数のシステムの各々における前記演算処理部の外部メモリ空間に割り当て、前記メモリを前記複数のシステムで共有することを特徴とする請求項１６記載のメモリの接続方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部メモリ空間がエリア毎に区分されエリア毎に接続可能なメモリの種類が特定されるＣＰＵ又はＭＰＵを備えるコンピュータシステム及び該システムにおけるメモリの接続方法に関し、特に、ＣＰＵ又はＭＰＵに書き換え可能な論理領域を含むプログラマブル論理回路が接続されてなるコンピュータシステム及び該システムにおけるメモリの接続方法に関する。
【０００２】
【従来の技術】
ＣＰＵにＳＲＡＭ、ＳＤＲＡＭ、ＲＯＭ等のメモリやメモリーカード、Ｉ／Ｏカード等のＰＣカードなどを接続する場合、従来はメモリを接続するＣＰＵバスとは別にＰＣカードを接続するためのＣＰＵバスを設け、インターフェース制御を行うためのＩＣチップを介して上記メモリやＰＣカードを接続する方法が用いられていた。この方法では複数のＣＰＵバスを設けるためにバス構成が複雑になり設計工数が増加するという問題や、ＩＣチップなどの外付け部品が増加するためにコストが増加するといった問題があった。
【０００３】
上記問題に対して、特開平８−３２０８２３号公報には、ＣＰＵの外部バスのアドレス空間を複数のエリアに分割し、各々のエリアに予め特定された各種メモリやＰＣカードを固定的に割り当てると共に、ＣＰＵには、その内部における論理アドレスを外部バスの物理アドレスに変換するメモリ管理ユニットを備える構成が開示されている。このように各々のエリアに各種メモリ及びＰＣカードを割り当てることにより、各種メモリ及びＰＣカードを直接ＣＰＵのバスに接続することができ、バス構成を単純化することができると共に、インターフェース制御を行うためのＩＣチップを設ける必要がなくなるため、システムの構成を簡略化しコストを低減することができる。
【０００４】
【特許文献１】
特開平８−３２０８２３号公報（第３−１７頁、第５図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報記載の技術では、メモリの構成は各エリアに接続可能なメモリの種類に依存してしまい、設計者はメモリ構成を考える際に大きな制約を受けることになる。例えば、図１に示すように、外部メモリ空間をエリア０からエリア６までの７つのエリアに分割し、各々のエリアに各種メモリを割り当てた場合において、所定の処理（例えば、画面処理）を行う際のメインメモリをＳＤＲＡＭで構成しようとすると、図の構成ではエリア２とエリア３の外部メモリ空間しか使用することができない。そのため、使用できるメモリの容量が限られ、処理しようとする画像のサイズが大きい場合や枚数が多い場合にはメモリの容量が不足してしまい、その結果、画像処理ができない場合が生じる。
【０００６】
また、外部メモリ空間に接続された多くのメモリは固定的に接続されているため、一旦接続された後にエリアの割り当てを変更することは難しく、外部メモリ空間を効率的に使用することができず、様々なシステムにフレキシブルに対応することができないという問題がある。
【０００７】
また、外部メモリ空間に接続されるメモリの中には、速度や配置によってはバッファなどのハードウェアの追加が必要となる場合があり、その結果、コンピュータシステムの構成が複雑になり、コストの低減を図ることができないという問題もある。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリの種類が特定されるＣＰＵやＭＰＵを備えるコンピュータシステムにおいて、エリア毎に接続できるメモリにとらわれずに、各種のメモリを直接ＣＰＵバスに接続し、外部メモリ空間を効率的に使用でき、システム及びメモリ構成のフレキシブル性を高めることができるコンピュータシステム及び該システムにおけるメモリの接続方法を提供することにある。
【０００９】
また、本発明の他の目的は、メモリ接続によって発生する追加ハードウェアを減らすことによりシステムの構成の簡略化し、低コスト化を実現することができるコンピュータシステム及び該システムにおけるメモリの接続方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明のコンピュータシステムは、外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムであって、前記１以上のメモリの少なくとも一部は、前記プログラマブル論理回路を介して前記演算処理部に接続され、前記一部のメモリには、前記外部メモリ空間の所定のエリアが割り当てられているものである。
【００１１】
本発明においては、前記プログラマブル論理回路に、前記演算処理部とのアクセスを可能とする第１のインターフェース回路と、前記一部のメモリとのアクセスを可能とする第２のインターフェース回路と、前記第１のインターフェース回路と前記第２のインターフェース回路との間の信号変換を行うインターフェース変換回路と、を含むインターフェース手段を備えることが好ましく、前記一部のメモリは、前記所定のエリアに対して特定されるメモリとは異なる種類のメモリからなり、前記プログラマブル論理回路に構成される前記インターフェース手段により、前記演算処理部からのアクセスが可能とされる構成とすることができる。
【００１２】
また、本発明においては、前記プログラマブル論理回路に複数の種類のメモリが接続され、前記コンピュータシステムで実行される処理に応じて、前記プログラマブル論理回路に、前記複数のメモリのいずれかに対応した前記インターフェース手段が構成され、割り当てられた前記所定のエリアに対して、前記複数のメモリが切り替え可能とされる構成とすることができ、前記複数の種類のメモリは、前記プログラマブル論理回路のコンフィグレーションデータを格納するコンフィグレーションメモリと、他のメモリとからなり、前記コンフィグレーションメモリからのコンフィグレーションデータのロードに応じて、切り替えが行われる構成とすることもできる。
【００１３】
また、本発明においては、前記コンピュータシステムで実行される処理に応じて、前記プログラマブル論理回路に構成される前記インターフェース手段が変更され、前記一部のメモリは、前記演算処理部からのアクセスが可能な状態、又は、前記演算処理部から切り離された状態のいずれかに切り替え可能とされる構成とすることができる。
【００１４】
更に、本発明においては、前記演算処理部と前記１以上のメモリとを少なくとも有するシステムを複数備え、前記複数のシステムは前記プログラマブル論理回路を介して接続され、前記プログラマブル論理回路は、前記複数のシステムの各々における前記演算処理部の外部メモリ空間に割り当てられ、前記プログラマブル論理回路が前記複数のシステムで共有される構成とすることができ、前記複数のシステムのいずれか一方に含まれるメモリは、他方のシステムにおける前記演算処理部の外部メモリ空間に割り当てられ、前記メモリが前記複数のシステムで共有される構成、又は、前記複数のシステムから分離され、前記プログラマブル論理回路に接続されるメモリは、前記複数のシステムの各々における前記演算処理部の外部メモリ空間に割り当てられ、前記メモリが前記複数のシステムで共有される構成とすることもできる。
【００１５】
また、本発明のメモリの接続方法は、外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムにおけるメモリの接続方法であって、前記１以上のメモリの少なくとも一部を、前記プログラマブル論理回路を介して前記演算処理部に接続し、前記一部のメモリを、前記外部メモリ空間の所定のエリアに割り当てるものである。
【００１６】
このように、本発明は、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリが特定されているＣＰＵ又はＭＰＵ等の演算処理部のＣＰＵバスにプログラマブル論理回路を接続し、かつ、１以上のメモリの少なくとも一部をプログラマブル論理回路を介して接続するものであり、プログラマブル論理回路に、第１のインターフェース回路、第２のインターフェース回路、インターフェース変換回路、必要に応じて、メモリの切り替え制御やタイミング制御を行うコントローラなどを構成することにより、プログラマブル論理回路を１つのメモリとして利用するのみならず、任意の種類のメモリを接続するための手段として利用することが可能となる。
【００１７】
これにより、設計者がメモリ構成を考える際の制約を少なくすることができ、コンピュータシステムのフレキシブル性を高めることができる。また、処理に応じてプログラマブル論理回路に構成する回路を書き換えることにより、外部メモリ空間を効率的に使用することができ、メモリに応じて必要となる回路をハードウェアとして追加する必要がなくなるため、コンピュータシステムの構成を簡略化し、コスト低減を図ることができる。
【００１８】
【発明の実施の形態】
従来技術で示したように、特開平８−３２０８２３号公報記載の方法を用いることにより各種メモリを直接ＣＰＵバスに接続することができるが、各々のメモリが固定的に外部メモリ空間のエリアに割り当てられる構成では、メモリ構成上の制約が大きいと共に、外部メモリ空間を効率的に利用することができず、様々なシステムにフレキシブルに対応することができない。また、メモリによってはバッファ等のハードウェアの追加が必要な場合もあり、コンピュータシステムの構成が複雑になり低コスト化を図ることができない。
【００１９】
一方、近年、ＦＰＧＡ（ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅ）等の書き換え可能な論理領域を備えるデバイス（以下、これらを総称してプログラマブル論理回路と呼ぶ。）の開発が行われている。このプログラマブル論理回路の基本単位は、組み合わせ論理を実現するＬＵＴ（ＬｏｏｋＵｐ  Ｔａｂｌｅ）と、順序論理を実現するレジスタで構築された論理セルである。このプログラマブル論理回路内にはＳＲＡＭが存在し、プログラマブル論理回路の各論理セルがどのように動作するかを記述した回路データが格納される。このプログラマブル論理回路では、書き換え可能な論理領域の回路データを適宜書き換えることができることから様々な処理を実現することができる。
【００２０】
そこで、本発明では、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリの種類が特定されるＣＰＵ又はＭＰＵ（以下、ＣＰＵとして記述する。）を備えるコンピュータシステムにプログラマブル論理回路を組み込むことによって上記問題の解決を図っている。具体的には、ＣＰＵバスにプログラマブル論理回路を接続し、プログラマブル論理回路内部にインターフェース回路やインターフェース変換回路、コントローラ等を構成することにより、エリア毎に特定される種類と異なる種類のメモリを接続し、ＣＰＵで制御することが可能となる。
【００２１】
これにより、メモリ構成上の制約を減らして設計を容易にすると共に、外部メモリ空間を効率的に使用し、フレキシブル性の高いコンピュータシステムを実現することができる。また、メモリを接続するために必要な回路をプログラマブル論理回路内に構成することができるため、追加ハードウェアを減らして低コスト化を実現することができる。
【００２２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２３】
［実施例１］
まず、本発明の第１の実施例に係るコンピュータシステム及び該システムにおけるメモリの接続方法について、図１乃至図３及び図９を参照して説明する。図１は、外部メモリ空間のエリアの構成及びエリア毎に割り当てられるメモリの種類を示す図であり、図２は、第１の実施例に係るコンピュータシステムの構成を示す図である。また、図３は、プログラマブル論理回路の構成を示す図であり、図９は、従来のコンピュータシステムの構成を示す図である。
【００２４】
本発明は、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリの種類が特定されているＣＰＵとＣＰＵバスに接続されるプログラマブル論理回路とプログラマブル論理回路を介して接続される１以上のメモリとを少なくとも備える構成であればよいが、以下では説明を容易にするために、図１及び図２に示すような構成を例にして説明する。なお、図の構成は例示であり、外部メモリ空間のエリアの区分数、各々のエリアに接続可能なメモリの種類、各々のメモリの配置等は任意に設定することができる。
【００２５】
例えば、図１に示すように、ＣＰＵの外部メモリ空間は、エリア０からエリア６の７つのエリアに分割され、それぞれのエリアには図に示すような種類のメモリが接続可能であるとする。上記エリア中、エリア２とエリア３にはメインメモリとなるＳＤＲＡＭを使用し、エリア０にはプログラマブル論理回路２のコンフィグレーションデータもしくはブートプログラムを格納するためにバーストＲＯＭを使用する。また、プログラマブル論理回路２はＳＲＡＭインターフェースでアクセスするとし、エリア４が割り当てられているとする。また、ＣＦ（コンパクトフラッシュ（登録商標））は、ＯＳもしくはプログラマブル論理回路２のコンフィグレーションデータを有するメモリとして使用するとする。
【００２６】
ここで、図９に示すような従来のＣＰＵバス４の構成では、エリア２及びエリア３以外のエリアでは、ＣＰＵ３の外部メモリ空間がＳＤＲＡＭに対応していないため、ＳＤＲＡＭを接続することは困難であり、また、各々のメモリはＣＰＵバス４と固定的に繋がっている場合が多いため、処理に応じて外部メモリ空間を効率的に使用することができず、様々なシステムにフレキシブルに対応することはできなかった。
【００２７】
そこで、本発明では図２に示すように各々のメモリを配置する。具体的には、エリア２及びエリア３にはＳＤＲＡＭ６、７を使用し、エリア０にはＲＯＭ９を使用すると共に、エリア４のプログラマブル論理回路２を介して、ＳＤＲＡＭ５、８、ＣＦ１０を接続する。この場合、空いている外部メモリ空間はエリア１、エリア５及びエリア６であり、ＣＦ１０にはプログラマブル論理回路２を介してエリア５を割り当て、ＳＤＲＡＭ５、８には、空いているメモリ空間のエリア１及びエリア６を割り当てアクセスする。
【００２８】
上記構成において、ＣＦ１０のように外部メモリ空間と対応したメモリの場合には、プログラマブル論理回路２を介して直接接続することができる。これに対して、ＣＰＵ３の外部メモリ空間のエリア１とエリア６はＳＤＲＡＭに対応していないため、このままではプログラマブル論理回路２を介して割り当てたＳＤＲＡＭ５、８にアクセスすることができない。そこで、プログラマブル論理回路２内にＳＤＲＡＭと接続するためのインターフェース手段を設ける。
【００２９】
具体的には、図３に示すように、プログラマブル論理回路２の書き換え可能な論理領域に、ＳＲＡＭメモリや演算処理部として使用する領域（ここではメモリ領域２ａ）と、ＳＲＡＭのアクセスを受けるＳＲＡＭインターフェース回路２ｂと、プログラマブル論理回路２を介して接続されているメモリ（ここではＳＤＲＡＭ５又は８）と接続するためのＳＤＲＡＭインターフェース回路２ｃと、ＣＰＵ３からの信号（例えば、エリア５をＳＲＡＭとして認識している場合はＳＲＡＭに適合した信号）をプログラマブル論理回路２を介して接続されているメモリに適した信号（ここではＳＤＲＡＭに適した信号）に変換するためのインターフェース変換回路２ｄと、必要に応じて、使用するメモリの切り替え制御を行うコントローラ２ｅ、使用するメモリによってはウェイトコントロールやメモリコントローラ等を設ける。
【００３０】
このようなインターフェース手段を設けることにより、ＣＰＵ３に対して、エリア１もしくはエリア６には外部メモリ空間で特定されるメモリが擬似的に接続されているように見せる（ここではＳＲＡＭに接続しているように見せる）ことができ、ＣＰＵ３はＳＲＡＭにアクセスするが、実際はＳＤＲＡＭへアクセスすることになる。
【００３１】
従って、外部メモリ空間の各々のエリアに対して接続できるメモリの種類が固定的に割り当てられているシステムであっても、他の種類のメモリを利用することができ、メモリ構成の設計を容易にすると共に、外部メモリ空間を効率的に使用することができ、フレキシブル性の高いコンピュータシステム１を提供することができる。
【００３２】
また、プログラマブル論理回路２を介してメモリを接続することで、メモリに種類によって必要となるバッファなどのハードウェアをプログラマブル論理回路２内で実現することができ、追加ハードウェアを減らすことによりコンピュータシステムの構成を簡略化しコスト低減を図ることができる。
【００３３】
なお、上記説明では、エリア１と６にＳＤＲＡＭ５又は８を接続する場合について示したが、エリアで対応している種類のメモリ（例えば、ＳＲＡＭ）を接続する構成としてもよい。その場合は、ＳＤＲＡＭインターフェース回路２ｃやインターフェース変換回路２ｄを設ける必要はない。また、エリアで対応していない他の種類のメモリを使用する場合は、その種類に応じたインターフェース回路やインターフェース変換回路を設ければよい。更に、エリア１とエリア６に異なる種類のメモリ（例えば、エリア１にＳＤＲＡＭ、エリア６にＤＲＡＭ）を接続することも可能であり、その場合は、プログラマブル論理回路２にインターフェース回路やインターフェース変換回路を複数組設けてコントローラ２ｅで切り替え制御を行えばよい。
【００３４】
［実施例２］
次に、本発明の第２の実施例に係るコンピュータシステム及び該システムにおけるメモリの接続方法について、図４を参照して説明する。図４は、第２の実施例に係るコンピュータシステムの構成を示す図であり、ＣＦのデータのロード前後における構成の違いを説明する図である。
【００３５】
前記した第１の実施例では、空いている外部メモリ空間のエリアにエリアの数分のメモリを割り当てる場合について説明したが、空いている外部メモリ空間のエリアが少ない場合にはメモリを割り当てることができない場合も考えられる。そこで、本実施例では外部メモリ空間のエリアを複数のメモリで共有することによりこの問題を解決している。
【００３６】
例えば、第１の実施例と同様に、エリア２及びエリア３にＳＤＲＡＭ６、７を接続し、エリア０にＲＯＭ９を接続し、エリア４のプログラマブル論理回路２を介してＳＤＲＡＭ５、８とＣＦ１０とを接続する場合を考える。ここで、ＣＦ１０にエリア５が割り当てられているとすると、空いている外部メモリ空間は、エリア１とエリア６となり、エリア１が他のメモリの接続に使用されていたとすると、エリア６のみ空いていることになり、接続するメモリに比べて空いている外部メモリ空間のエリアが少なくなる。このような場合でもＳＤＲＡＭ５、８を接続できるようにするために、使用頻度の少ないメモリに割り当てられた外部メモリ空間のエリアを共有する。
【００３７】
具体的には、エリア５に接続されているＣＦ１０には、通常、ＯＳとプログラマブル論理回路２のコンフィグレーションデータが格納されており、データをロードした後、ＣＦ１０に対してほとんどアクセスされないシステムにおいては、このＣＦ１０の外部メモリ空間を共有化空間として使用することができる。例えば、ＣＦ１０のデータをロードする前は、図４（ａ）に示すように、ＣＦ１０に対してエリア５を割り当てておき、ＣＦ１０からデータをロードした後は、図４（ｂ）に示すようにエリア５の割り当てをＳＤＲＡＭ５に変更し、さらにもう一方のＳＤＲＡＭ８には空いているエリア６を割り当てるようにメモリ構成を変更する。
【００３８】
このように、メモリの使用頻度などを参照してエリアに割り当てるメモリを適宜変更することにより、外部メモリ空間を効率的に使用することができ、外部メモリ空間のエリア区分数に制限されずに多数のメモリを接続することができ、様々なシステムにフレキシブルに対応することが可能となる。
【００３９】
なお、図４（ａ）の状態ではプログラマブル論理回路２にＳＤＲＡＭインターフェース２ｃやインターフェース変換回路２ｄは構成されている必要はなく、ＣＦ１０のコンフィグレーションデータにより、接続しようとするメモリに対応したインターフェース回路を構成すればよい。また、ここでは１つのエリアを共有する場合について説明したが、複数のエリアを共有化する場合も同様の方法で実現することができる。
【００４０】
［実施例３］
次に、本発明の第３の実施例に係るコンピュータシステム及び該システムにおけるメモリの接続方法について、図５及び図６を参照して説明する。図５及び図６は、第３の実施例に係るコンピュータシステムの構成を示す図であり、処理に応じてメモリの接続状態を変更する例を示す図である。
【００４１】
前記した第１及び第２の実施例では、プログラマブル論理回路２を介して接続されているメモリ（ＳＤＲＡＭ５、８、ＣＦ１０）をＣＰＵ３で使用する構成としたが、プログラマブル論理回路２内に所定の処理を行う演算処理領域を設けた場合に、これらのメモリをＣＰＵ３の外部メモリ空間に接続せずに、プログラマブル論理回路２で利用することもできる。
【００４２】
具体的には、第１の実施例もしくは第２の実施例を用いて構成しているシステムにおいては、図５に示すように、プログラマブル論理回路２を介して接続されているメモリは、プログラマブル論理回路２内のＳＤＲＡＭインターフェース回路２ｃ、インターフェース変換回路２ｄ、必要に応じてコントローラ２ｅを用いてＣＰＵ３の外部メモリ空間に接続され、ＣＰＵ３からアクセスできるようになっている。一方、図６に示すように、プログラマブル論理回路２内に、ＣＰＵ３と接続するためのＳＲＡＭインターフェース回路２ａとコントローラ２ｆ、及び、ＳＤＲＡＭ５、８と接続するためのＳＤＲＡＭインターフェース回路２ｃとコントローラ２ｅを構成すれば、プログラマブル論理回路２を介して接続されているメモリをＣＰＵ３の外部メモリ空間とは別のメモリとして扱うことができるようになる。
【００４３】
例えば、画像処理システムなどの大量のデータを処理する場合などは、図５に示すようにプログラマブル論理回路２を介して接続されているメモリをＣＰＵ３の外部メモリ空間に接続してＣＰＵ３から自由にアクセスできるように構成し、データを高速に処理したい場合には、図６に示すようにプログラマブル論理回路２を介して接続されているメモリをＣＰＵ３の外部メモリ空間から切り離してＣＰＵ３から独立させることで、ＣＰＵ３と外部メモリ空間上のメモリ（ここでは、ＳＤＲＡＭ６、７、ＲＯＭ９）との高速処理と、プログラマブル論理回路２とプログラマブル論理回路２に接続されているメモリ（ここでは、ＳＤＲＡＭ５、８）との高速処理とを並列で行うことができ、処理能力を向上させることもできる。このプログラマブル論理回路２内の論理回路の変更は、コンピュータシステム１の起動時、動作時に関係なくできるため、コンピュータシステム１の処理に応じてどちらの構成とするかを適宜変更することができる。
【００４４】
このように、プログラマブル論理回路に構成するインターフェース回路を変更することで、プログラマブル論理回路を介して接続されているメモリをＣＰＵに接続したり切り離したりできるため、処理に応じた最適なコンピュータシステムを構築することができ、フレキシブル性を高めることができる。なお、上記説明では、プログラマブル論理回路２に接続されたメモリを一括してＣＰＵ３に接続したり切り離す構成としたが、上記メモリの一部をＣＰＵ３から切り離す構成とすることもできる。
【００４５】
［実施例４］
次に、本発明の第４の実施例に係るコンピュータシステム及び該システムにおけるメモリの接続方法について、図７及び図８を参照して説明する。図７は、第４の実施例に係るコンピュータシステムの構成を示す図であり、図８は、コンピュータシステムの他の構成を示す図である。
【００４６】
第１乃至第３の実施例では、ＣＰＵを備える１つのシステムにおけるメモリの接続方法について記載したが、本発明は、各々にＣＰＵを備える２つ以上のシステムにおけるメモリの接続についても同様に適用することができ、２つ以上のシステムでメモリを共有化することにより更にシステム全体のフレキシブル性を高めることができる。
【００４７】
例えば、図７に示すように、ＣＰＵ３ａとＣＰＵバス４ａに接続されるメモリ（ここでは、ＳＤＲＡＭ６ａ、７ａとＲＯＭ９ａ）とからなるシステムＭと、ＣＰＵ３ｂとＣＰＵバス４ｂに接続されるメモリ（ここでは、ＳＤＲＡＭ６ｂ、７ｂとＲＯＭ９ｂ）とからなるシステムＮとがあった場合に、プログラマブル論理回路２をＭ側ＣＰＵバス４ａとＮ側ＣＰＵバス４ｂの双方に接続し、各々のＣＰＵがプログラマブル論理回路２に対して外部メモリ空間の所定のエリア（ここでは、共にエリア４）を割り当てる構成とする。
【００４８】
このような構成とすることにより、プログラマブル論理回路２をそれぞれのシステムに対して共有可能なメモリとして用いることができる。また、プログラマブル論理回路２内に、インターフェース回路やインターフェース変換回路を２組設けることにより、Ｍ側のシステムからは、プログラマブル論理回路２を介して、例えばエリア６としてＳＤＲＡＭ６ｂにアクセスできるようにし、Ｎ側のシステムからは、プログラマブル論理回路２を介して、例えばエリア１としてＳＤＲＡＭ６ａにアクセスできるようにすることができ、各々のシステムのメモリを共有化させることができる。
【００４９】
なお、図ではプログラマブル論理回路２をエリア４に割り当てているが、他のエリアに割り当ててもよい。また、共有化するメモリも図の構成に限定されず、どのメモリでも構わないし、外部メモリ空間のエリア数及び容量内であればいくつであっても良い。
【００５０】
さらに、図８に示すように、プログラマブル論理回路２にＣＰＵに直接接続されていないメモリ１１を接続し、各々のシステムにおける外部メモリ空間のエリア（ここでは、Ｍ側及びＮ側双方のシステムともエリア１）を割り当て、プログラマブル論理回路２内にメモリ１１に対応するインターフェース回路やインターフェース変換回路を設けることにより、メモリ１１を共有化させることが可能である。また、第３の実施例で示したように、コンピュータシステム１で実行する処理に応じて、このメモリ１１を共有化することもできるし、独立させることもできる。
【００５１】
このように、複数のシステムが混在する構成において、プログラマブル論理回路２やそれぞれのシステムのメモリ、ＣＰＵに直接接続されていないメモリ等を共有化することにより、メモリを効率的に利用することができ、データ処理の効率を向上させることもできる。また、共通信号（データ線、アドレス線、制御線）を共有化させることによってコスト削減を図ることもできる。
【００５２】
【発明の効果】
以上説明したように、本発明のコンピュータシステム及び該システムにおけるメモリの接続方法によれば下記記載の効果を奏する。
【００５３】
本発明の第１の効果は、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリの種類が特定されるＣＰＵを備えるシステムであっても、システムのメモリ構成を設計する際の制約を少なくできるということである。
【００５４】
その理由は、ＣＰＵのバスにプログラマブル論理回路を接続し、そのプログラマブル論理回路を介して他のメモリを接続する構成とし、プログラマブル論理回路内に、インターフェース回路やインターフェース変換回路、各種コントローラ等を構成することにより、エリア毎に接続できるメモリにとらわれずに各種メモリを接続することができるからである。
【００５５】
また、本発明の第２の効果は、外部メモリ空間を効率的に使用することができ、フレキシブル性の高いコンピュータシステムを提供することができるということである。
【００５６】
その理由は、プログラマブル論理回路内に構成するインターフェース回路等を適宜変更することにより、使用していない外部メモリ空間もしくは使用頻度の低い外部メモリ空間をメモリ容量拡張用に用いたり、プログラマブル論理回路に接続されるメモリを、ＣＰＵの外部メモリとして使用したり、ＣＰＵとは別に独立したメモリとして使用する等の変更を行うことができるからである。
【００５７】
また、本発明の第３の効果は、コンピュータシステムの低コスト化を図ることができるということである。
【００５８】
その理由は、メモリの種類や配置場所によっては、ハードウェアの追加が必要となるが、プログラマブル論理回路内で容易に追加ハードウェアを実現することができるからである。また、複数のシステムが混在する構成において、メモリを共有化したり、信号線を共通化する等により、コンピュータシステムの構成を簡略化することができるからである。
【００５９】
そして、メモリの外部メモリ空間への接続による共有性とメモリの独立性の両方をもつシステムを実現することができ、高速な処理を実現することができるようになる。
【図面の簡単な説明】
【図１】本発明のメモリ空間の構成を示す図である。
【図２】本発明の第１の実施例に係るコンピュータシステムの構成を示す図である。
【図３】本発明の第１の実施例に係るプログラマブル論理回路の構成を示す図である。
【図４】本発明の第２の実施例に係るコンピュータシステムの構成を示す図である。
【図５】本発明の第３の実施例に係るコンピュータシステムの構成を示す図である。
【図６】本発明の第３の実施例に係るコンピュータシステムの構成を示す図である。
【図７】本発明の第４の実施例に係るコンピュータシステムの構成を示す図である。
【図８】本発明の第４の実施例に係るコンピュータシステムの他の構成を示す図である。
【図９】従来のコンピュータシステムの構成を示す図である。
【符号の説明】
１  コンピュータシステム
２  プログラマブル論理回路
２ａ  ＳＲＡＭメモリ領域又は演算処理領域
２ｂ  ＳＲＡＭインターフェース回路
２ｃ  ＳＤＲＡＭインターフェース回路
２ｄ  インターフェース変換回路
２ｅ、２ｆ  コントローラ
３、３ａ、３ｂ  ＣＰＵ
４、４ａ、４ｂ  ＣＰＵバス
５、５ａ、５ｂ  ＳＤＲＡＭ（エリア１）
６、６ａ、６ｂ  ＳＤＲＡＭ（エリア２）
７、７ａ、７ｂ  ＳＤＲＡＭ（エリア３）
８、８ａ、８ｂ  ＳＤＲＡＭ（エリア６）
９、９ａ、９ｂ  ＲＯＭ（エリア０）
１０  ＣＦ（エリア５）
１１  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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