(57)【要約】【課題】自己基準クロック信号を外部クロック信号に対し、周波数同期させるだけでなく、位相調整なしで位相差をゼロにするクロック同期装置を得る。【解決手段】第１の位相比較器２は外部クロック信号１と１／ｎ分周出力信号とを位相比較し、第１のパルス信号Ｓ１を出力する。分周比調整回路３は第１のパルス信号Ｓ１の極性及びパルス幅に応じて１／ｎ分周出力信号のパルス幅を変えた補正分周信号Ｓ２を出力する。第２の位相比較器４は外部クロック信号１と補正分周信号Ｓ２との位相を比較し、位相差に応じたパルス幅の第２のパルス信号Ｓ３を出力する。同信号Ｓ２を平滑回路６で平滑し、ＶＣＯ８を制御する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
電圧制御されて発振する電圧制御発振器と、前記電圧制御発振器からの発振信号の周波数を１／ｎに分周する１／ｎ分周器と、外部クロック信号と前記１／ｎ分周器からの１／ｎ分周出力信号とを位相比較し、位相の進み遅れ状態を示す極性および位相差に応じたパルス幅を有する第１のパルス信号を出力する第１の位相比較器と、前記第１のパルス信号の極性およびパルス幅に応じて前記１／ｎ分周出力信号を位相補正した補正分周信号を生成する分周信号補正手段と、前記外部クロック信号と前記補正分周信号との位相を比較し、位相差に応じたパルス幅を有する第２のパルス信号を出力する第２の位相比較器と、前記第２のパルス信号を平滑して前記電圧制御発振器の発振周波数を制御する直流電圧を生成する平滑回路とを備えたクロック同期装置。
【請求項２】
分周信号補正手段が、第１のパルス信号の極性およびパルス幅に応じて１／ｎ分周出力信号のパルス幅を変えた補正分周信号を出力する分周比調整回路から成ることを特徴とする請求項１記載のクロック同期装置。
【請求項３】
分周信号補正手段が、第１のパルス信号の極性およびパルス幅に応じて１／ｎ分周出力信号の位相をシフトした補正分周信号を出力する位相調整回路から成ることを特徴とする請求項１記載のクロック同期装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は自己基準クロック信号を外部クロック信号に対し、周波数および位相の双方を自動的に同期させるクロック同期装置に関するものである。
【０００２】
【従来の技術】
図７は特開平１１−８５３０３に記載された従来のクロック同期装置を示す構成図であり、図において、２１はＰＬＬ・ＩＣ（位相同期ループ・集積回路）、２２はコントローラ、２３はバス、２４は発振回路、２５は発振回路２４で生成された基本クロックの周波数を１／ｍに分周する１／ｍ分周器、２６は２つのクロックの位相差を比較する位相検波器（ＰＤ）、２７はローパスフィルタ（ＬＰＦ）、２８は電圧制御発振器（以下、「ＶＣＯ」とする）、２９は１／ｎ分周器、３０はバーニヤ、３１は位相調整用位相検波器（ＰＤ）、３２は制御回路である。
【０００３】
次に、図７に示した従来のクロック同期装置（特開平１１−８５３０３）の動作について説明する。
発振回路２４は水晶を用いた発振回路であり、例えば数十ＭＨｚの基本クロックを発生する。
上記発振回路２４で生成した基本クロックの周波数を１／ｍ分周器２５で１／ｍに分周し、位相検波器（ＰＤ）２６において、上記分周したクロックの位相と、電圧制御発振器（ＶＣＯ）２８の発振出力周波数を１／ｎ分周器２９により１／ｎに分周したクロックの位相とを比較する。
ローパスフィルタ（ＬＰＦ）２７は、位相検波器（ＰＤ）２６より出力された位相差比較信号にフィルタリングを施して電圧制御信号を生成する。
ＶＣＯ２８は上記ＬＰＦ２７からの電圧制御信号に基づいた周波数のクロックを発生し出力する。ＶＣＯ２８から出力されたクロックは、１／ｎ分周器２９により周波数が１／ｎに分周された後、位相検波器（ＰＤ）２６にフィードバックされる。
【０００４】
以上に示したＰＬＬ・ＩＣ２１内の各ブロック２５〜２９によりＰＬＬ回路が構成され、発振回路２４で発生された数十ＭＨｚの基本クロックから１００ＭＨｚを越える高速なバス用クロックが生成される。生成されたバス用クロックは、バス２３を介して図示しないメモリーに供給される。
このＰＬＬ・ＩＣ２１では、上記ＰＬＬ回路に加えてバーニヤ３０、ＰＤ３１及び制御回路３２を備えており前記ＶＣＯ２８から出力されたバス用クロックは、バーニヤ３０及びＰＤ３１にも入力される。
バーニヤ３０は、クロックの遅延時間設定機能を持つ積分遅延回路などで構成され、クロックの位相を微調整することができるようになっている。
ＶＣＯ２８からバーニヤ３０に供給されたバス用クロックはここで位相が微調整されてコントローラ用クロックとしてコントローラ２２へ出力される。
このコントローラ２２は上記コントローラ用クロックに基づき、データバスを介してデータの入出力をコントロールする。
【０００５】
コントローラ２２は、コントローラ用クロックが入力されると、それに対応してダミー信号を出力する。このダミー出力は、ＰＬＬ・ＩＣ２１内のＰＤ３１に供給される。ＰＤ３１はコントローラ２２から供給されたダミー出力信号の位相と、ＰＬＬ・ＩＣ２１内で発生している前記バス用クロックの位相とを比較し、両者の位相差比較信号を生成して制御回路３２に供給する。制御回路３２は、ＰＤ３１における比較の結果に応じてクロックの位相の調整を指示する信号をバーニヤ３０に供給する。例えば、ダミー出力信号の位相がバス用クロックの位相より遅れていれば、コントローラ用クロックの位相を進めるような指示を出す。
また、ダミー出力信号の位相がバス用クロックの位相より進んでいれば、コントローラ用クロックの位相を遅らすような指示を出す。
バーニヤ３０は、制御回路３２より与えられる指示に基づいてコントローラ用クロックの位相を調整した後、それをコントローラ２２に再び出力する。
以上のような処理を、ダミー出力信号の位相とバス用クロックの位相とが一致するまで繰り返す。
【０００６】
このように従来のクロック同期装置では、コントローラ用クロックに対応してコントローラ２２から出力されるダミー出力信号がバス用クロックと同期する様にＰＬＬ・ＩＣ２１の内部で位相を制御することとなり、最終的にコントローラ用のクロックの位相を最適なものとすることができる。
【０００７】
また、図８は従来における他のクロック同期装置を示す構成図であり、図において、４１は外部クロック信号、４２は位相比較器、４３は自己基準クロック発生用バイアス回路、４４は平滑回路（ＬＰＦ）、４５は位相調整用の可変抵抗器、４６は制御電圧出力部、４７はＶＣＯ、４８は１／ｎ分周器、４９は自己基準クロック信号（＝１／ｎ分周出力信号）である。
また、図９および図１０は図８を説明するためのタイミングチャートであり、図９は１／ｎ分周出力信号が外部クロック信号４１に対し位相進みの場合、図１０は１／ｎ分周出力信号が外部クロック信号４１に対し位相遅れの場合を示す。また、図９、図１０とも、（ａ）は位相差の在る同期状態、（ｂ）は位相差ゼロとした同期状態をそれぞれ示し、各図中のイはＶＣＯ４７の発振出力信号、ロは外部クロック信号４１、ハは１／ｎ分周器４８の１／ｎ分周出力信号、ニは位相比較器４２が発生するパルス信号Ｓ１１（ＵＰ／ＤＮ）、ホはＶＣＯ４７に供給される制御電圧信号Ｓ１２、の各波形図である。
【０００８】
次に図８に示した従来のクロック同期装置の動作につき、図９および図１０を併用して説明する。
まず、自己基準クロック信号４９の周波数設定のため、位相比較器４２の出力を開放にする。これにより、自己基準クロック発生用バイアス回路４３で設定した基準電圧が平滑回路４４を通過し、制御電圧出力部４６で所要の電圧にし、ＶＣＯ４７に制御電圧信号Ｓ１２として供給する。
一定電圧が給電されることによりＶＣＯ４７は安定して発振し、１／ｎ分周器４８を経由して、１／ｎ分周出力、即ち、自己基準クロック信号４９が出力される。
【０００９】
次に、１／ｎ分周器４８の出力信号の位相が外部クロック信号４１に対して進みの場合において、外部クロック信号４１［図９（ａ）ロ］に同期させるときは、位相比較器４２からは位相差分のパルス信号Ｓ１１（ＤＮ）が発生する［図９（ａ）ニ］。
上記パルス信号Ｓ１１は平滑回路４４で平滑され、制御電圧出力部４６において所要の電圧に設定された制御電圧信号Ｓ１２がＶＣＯ４７に供給される。
この制御電圧信号Ｓ１２はパルス信号Ｓ１１が負極性のため、０Ｖに対し負の電圧となる［図９（ａ）ホ］。
上記負電圧の制御電圧信号Ｓ１２の供給により、ＶＣＯ４７の出力信号は発振周波数が下がる。周波数が下がると１／ｎ分周器４８の出力の位相が遅れ、外部クロック信号４１との位相差が少なくなる。
【００１０】
これに対し、１／ｎ分周器４８の出力信号の位相が外部クロック信号４１に対して遅れの場合［図１０］、位相比較器４２からは位相差分のパルス信号Ｓ１１（ＵＰ）が発生する［図１０（ａ）ニ］。
上記パルス信号Ｓ１１は平滑回路４４で平滑され、制御電圧出力部４６において所要の電圧に設定された制御電圧信号Ｓ１２がＶＣＯ４７に供給される。
この制御電圧信号Ｓ１２はパルス信号Ｓ１１が正極性のため、０Ｖに対し正の電圧となる［図１０（ａ）ホ］。
上記正電圧の制御電圧信号Ｓ１２の供給により、ＶＣＯ４７の出力信号は発振周波数が上がる。周波数が上がると１／ｎ分周器４８の出力の位相が進み、外部クロック信号４１との位相差が少なくなる。
【００１１】
これらの動作を繰り返し、１／ｎ分周器４８の出力信号と外部クロック信号４１との位相差がなくなったところでバランスがとれ、ＶＣＯ４７の発振周波数が安定しようとする。
しかし、実際には、外部クロック信号４１と１／ｎ分周出力信号との間に周波数差分が存在し、この差分に依存して外部クロック信号４１と１／ｎ分周出力信号との間に位相差が発生し、位相比較器４２の出力Ｓ１１が発生する。
そこで、位相調整用の可変抵抗器４５により、平滑回路４４の出力にオフセット電圧を重畳し、周波数同期したときに位相差が０となるように調整している。このオフセット電圧重畳により、図９（ｂ）または図１０（ｂ）に示すように、外部クロック信号４１と１／ｎ分周出力信号との間の位相差が０になる。
【００１２】
【発明が解決しようとする課題】
図７（特開平１１−８５３０３）に示した従来のクロック同期装置は以上のように構成されているので、コントローラ２２を介在した位相制御となり、このために回路が複雑になるという課題があった。
また、図８に示した従来のクロック同期装置は以上のように構成されているので、位相差を０にするために位相調整をしなければならず、また装置を多段接続した場合のジッタノイズ（高周波変動）を下げるために平滑回路４４の時定数を大きくしてカットオフ周波数を下げると、外部クロックの周波数の変動に対する平滑回路出力の応答が鈍くなり、位相差が変化するという課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、自己基準クロックモードを持ち、周波数を同期させるだけでなく、位相調整なしで位相を自動的に同期させることができ、また、多段接続しても安定したクロックを供給できるクロック同期装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係るクロック同期装置は、電圧制御されて発振する電圧制御発振器と、前記電圧制御発振器からの発振信号の周波数を１／ｎに分周する１／ｎ分周器と、外部クロック信号と前記１／ｎ分周器からの１／ｎ分周出力信号とを位相比較し、位相の進み遅れ状態を示す極性および位相差に応じたパルス幅を有する第１のパルス信号を出力する第１の位相比較器と、前記第１のパルス信号の極性およびパルス幅に応じて前記１／ｎ分周出力信号を位相補正した補正分周信号を生成する分周信号補正手段と、前記外部クロック信号と前記補正分周信号との位相を比較し、位相差に応じたパルス幅を有する第２のパルス信号を出力する第２の位相比較器と、前記第２のパルス信号を平滑して前記電圧制御発振器の発振周波数を制御する直流電圧を生成する平滑回路とを備えたものである。
【００１５】
この発明に係るクロック同期装置は、分周信号補正手段が、第１のパルス信号の極性およびパルス幅に応じて１／ｎ分周出力信号のパルス幅を変えた補正分周信号を出力する分周比調整回路から成るものである。
【００１６】
この発明に係るクロック同期装置は、分周信号補正手段が、第１のパルス信号の極性およびパルス幅に応じて１／ｎ分周出力信号の位相をシフトした補正分周信号を出力する位相調整回路から成るものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるクロック同期装置の構成を示すブロック図であり、図１において、１は外部クロック信号、２は外部クロック信号１と１／ｎ分周出力信号とを位相比較し、第１のパルス信号Ｓ１を出力する第１の位相比較器、３は第１の位相比較器２からの第１のパルス信号Ｓ１の極性およびパルス幅に応じて１／ｎ分周出力信号のパルス幅を変えた補正分周信号Ｓ２を出力する分周比調整回路、４は外部クロック信号１と分周比調整回路３の出力Ｓ２とを位相比較し、第２のパルス信号Ｓ３を出力する第２の位相比較器、５は自己基準クロック信号の周波数を設定するための自己基準クロック発生用バイアス回路、６は第２の位相比較器４からの第２のパルス信号Ｓ３を平滑し、直流電圧を出力する平滑回路（ＬＰＦ）、７は平滑回路６からの信号（直流電圧）を所要の制御電圧信号Ｓ４として出力する制御電圧出力部、８は制御電圧信号Ｓ４に従い発振する電圧制御発振器（以下、「ＶＣＯ」とする）、９はＶＣＯ８の出力信号周波数を分周する１／ｎ分周器、１０は自己基準クロック信号である。
上記中、分周比調整回路３は実施の形態１における分周信号補正手段となっているものである。
【００１８】
また、図２および図３は図１を説明するためのタイミングチャートであり、図２は１／ｎ分周出力信号が外部クロック信号に対し位相進みの場合、図３は１／ｎ分周出力信号が外部クロック信号に対し位相遅れの場合を示す。
また、図２、図３とも、（ａ）は位相差の在る同期状態、（ｂ）は位相差ゼロとした同期状態をそれぞれ示し、各図中のイはＶＣＯ８の発振出力信号、ロは外部クロック信号１、ハは１／ｎ分周器９の１／ｎ分周出力信号、ニは第１の位相比較器２が発生するパルス信号（ＵＰ／ＤＮ）（第１のパルス信号Ｓ１）、ホは分周比調整回路３の出力信号（補正分周信号Ｓ２）、ヘは第２の位相比較器４が発生するパルス信号（ＵＰ／ＤＮ）（第２のパルス信号Ｓ３）、トはＶＣＯ８に供給される制御電圧信号Ｓ４、の各波形図である。
【００１９】
次に動作について説明する。
まず、前記図８と同様、自己基準クロック発生用バイアス回路５を設定し、ＶＣＯ８の出力を１／ｎに分周した自己基準クロック信号（１／ｎ分周出力信号）が外部クロック信号１とほぼ同じ周波数となるようにＶＣＯ８の発振周波数を設定する。この設定の際には、前記図８と同様に第２の位相比較器４の出力側は開放にしておく。
これにより、自己基準クロック発生用バイアス回路５で設定した基準電圧が平滑回路６を通過し、制御電圧出力部７より制御電圧信号Ｓ４がＶＣＯ８に供給される。
ＶＣＯ８は一定電圧が給電されることにより安定して発振し［図２（ａ）イ］、１／ｎ分周器９を経由して、１／ｎ分周出力［図２（ａ）ハ］、即ち、自己基準クロック信号１０が出力される。
【００２０】
外部クロック信号１［図２（ａ）ロ］に自己基準クロック信号１０を同期させる場合、初期状態時では１／ｎ分周器９の出力と分周比調整回路３の出力とは同期しており［図２（ａ）ハとホ］、両出力とも分周比５０％の信号、即ち、図示のように１周期（ｎ）の前半と後半の各期間が１対１（ｎ／２）の信号である。このときの外部クロック信号１に対する同期動作は前記図８の従来例と同様であり、図２（ａ）のように、１／ｎ分周器９の出力信号の位相が外部クロック信号１に対して進みの場合、第１の位相比較器２からは位相差分の第１のパルス信号Ｓ１（ＤＮ−負極正）が発生する［図２（ａ）ニ］。
前記初期状態時では、上記第１のパルス信号Ｓ１に対する分周比調整回路３の出力信号Ｓ２は１／ｎ分周器９の出力信号と同一となり［図２（ａ）ハとホ］、これにより、第２の位相比較器４からは［図２（ａ）ヘ］に示す第２のパルス信号Ｓ３（ＤＮ）が出力される。
上記第２のパルス信号Ｓ３は平滑回路６で平滑され、制御電圧出力部７より所要の制御電圧信号Ｓ４がＶＣＯ８に供給される。この制御電圧信号Ｓ４は第２のパルス信号Ｓ３が負極性（ＤＮ）のため、０Ｖに対し負の電圧となる［図２（ａ）ト］。
上記負電圧の制御電圧信号Ｓ４の供給により、ＶＣＯ８の出力信号は発振周波数が下がる。周波数が下がると１／ｎ分周器９の出力の位相が遅れ、外部クロック信号１との位相差が少なくなる。
【００２１】
上記に対し図３（ａ）のように、１／ｎ分周器９の出力信号の位相が外部クロック信号１に対して遅れの場合、第１の位相比較器２からは位相差分の第１のパルス信号Ｓ１（ＵＰ−正極性）が発生する［図３（ａ）ニ］。
以降、前記図２（ａ）の場合と同様にして、第２の位相比較器４からは［図３（ａ）ヘ］に示す第２のパルス信号Ｓ３（ＵＰ）が出力される。
上記第２のパルス信号Ｓ３は平滑回路６で平滑され、制御電圧出力部７より所要の制御電圧信号Ｓ４がＶＣＯ８に供給される。この制御電圧信号Ｓ４は第２のパルス信号Ｓ３が正極性（ＵＰ）のため、０Ｖに対し正の電圧となる［図３（ａ）ト］。
上記正電圧の制御電圧信号Ｓ４の供給により、ＶＣＯ８の出力信号は発振周波数が上がる。周波数が上がると１／ｎ分周器９の出力の位相が進み、外部クロック信号１との位相差が少なくなる。
【００２２】
上記動作を繰り返し、１／ｎ分周器９の出力信号と外部クロック信号１の位相差がなくなったところでバランスがとれ、ＶＣＯ８の発振周波数が安定しようとする。
しかし、実際には、外部クロック信号１と１／ｎ分周器９の出力信号との間に周波数差分が存在し、この周波数差分に依存して外部クロック信号１と分周比調整回路３の出力との間に位相差θが発生する［図２（ａ）ロとホ］［図３（ａ）ロとホ］。
この位相差θの発生については前述の従来の場合（図８）と同様である。
また、上記位相差θが発生している状態は外部クロック信号１と１／ｎ分周器９の出力信号とが周波数同期が取れている状態である。
そこで、上記位相差θに対し、この発明の実施の形態１では周波数同期が取れた後において以下に説明するように対応している。
ここで、分周比調整回路３の周波数追従特性は平滑回路６のそれよりも低くしてあり、周波数同期がとれるまでの分周比調整量は無視できるほど小さく設定してある。
【００２３】
周波数同期が取れた後、１／ｎ分周器９の出力信号が外部クロック信号１に対して進みの場合［図２（ａ）］、第１の位相比較器２からは位相差分の第１のパルス信号Ｓ１（ＤＮ）が発生する［図２（ａ）ニ］。分周比調整回路３は前記信号Ｓ１のパルス幅を計測し、同計測したパルス幅に応じて１／ｎ分周器９の出力信号の位相を遅らす方向にずらした信号（補正分周信号Ｓ２）を出力する［図２（ｂ）ホ］。これにより、第２の位相比較器４から出力される第２のパルス信号Ｓ３（ＤＮ）のパルス幅Ｐｄが増え［図２（ｂ）ヘ］、これを平滑回路６にて平滑することにより、制御電圧出力部７から出力される制御電圧信号Ｓ４の負電圧は大きくなる［図２（ｂ）ト］。同信号Ｓ４の印加により、ＶＣＯ８の発振周波数が下がる。周波数が下がると１／ｎ分周器９の出力の位相が遅れ、外部クロック信号１との位相差がなくなる。
【００２４】
また、周波数同期の取れた後、１／ｎ分周器９の出力信号が外部クロック信号１に対して遅れの場合［図３（ａ）］、第１の位相比較器２からは位相差分の第１のパルス信号Ｓ１（ＵＰ）が発生する［図３（ａ）ニ］。分周比調整回路３は前記信号Ｓ１のパルス幅を計測し、同計測したパルス幅に応じて１／ｎ分周器９の出力信号の位相を進める方向にずらした信号（補正分周信号Ｓ２）を出力する［図３（ｂ）ホ］。
これにより、第２の位相比較器４から出力される第２のパルス信号Ｓ３（ＵＰ）のパルス幅Ｐｕが増え［図３（ｂ）ヘ］、これを平滑回路６にて平滑することにより、制御電圧出力部７から出力される制御電圧信号Ｓ４の正電圧は大きくなる［図３（ｂ）ト］。同信号Ｓ４の印加により、ＶＣＯ８の発振周波数が上がる。周波数が上がると１／ｎ分周器９の出力の位相が進み、外部クロック信号１との位相差がなくなる。
【００２５】
上記のように分周比調整回路３は、第１の位相比較器２からの第１のパルス信号Ｓ１のパルス幅を計測し、同計測したパルス幅および第１のパルス信号Ｓ１の極性に応じて１／ｎ分周器９の分周出力に対し、等価的に分周比に修正を加えた補正分周信号Ｓ２を出力するものである。即ち、この補正分周信号Ｓ２を１／ｎ分周出力信号との関係で説明すれば、図２（ｂ）の場合は、１／ｎ分周出力信号の正側左右を上記計測したパルス幅分それぞれ広くし［図２（ｂ）ホ］、図３（ｂ）の場合は、１／ｎ分周出力信号の正側左右を上記計測したパルス幅分それぞれ狭くする［図３（ｂ）ホ］。
以上の繰り返しで、１／ｎ分周器９の出力信号（自己基準クロック信号１０）と外部クロック信号１の位相差が０になり、分周比調整回路３の出力（補正分周信号Ｓ２）と外部クロック信号１の位相差に基づく制御電圧信号Ｓ４とＶＣＯ８の発振周波数とのバランスがとれたところで安定することとなる。
【００２６】
ところで、例えば通信装置等では図１のクロック同期装置を多段接続して構成する場合がある。この場合、ジッタノイズ（高周波変動）の発生防止が重要な課題となる。このジッタノイズを抑制する方法として、平滑回路６の時定数を大きくし、カットオフ周波数を低くする方法があるが、この方法の場合、平滑回路６の入力に対する出力応答が鈍化し、この結果、外部クロック信号１の周波数変動により、自己基準クロック信号１０の外部クロック信号１との位相差が変化するという欠点がある。
ここで、前述のように、分周比調整回路３は１／ｎ分周器９の出力信号を外部クロック信号１に同期させる機能を有している。
従って、この分周比調整回路３の機能を活用し、平滑回路６の周波数特性はジッタノイズの防止に重きを置き、この弊害となる上記位相差変動については分周比調整回路３で補償することにより、平滑回路６の周波数特性を任意に設定でき、最適な設定が可能となる。
これにより、図１のクロック同期装置を多段接続した場合にもジッタノイズの発生が防止され、安定したクロックを供給できることとなる。
【００２７】
以上のように、この実施の形態１によれば、電圧制御されて発振する電圧制御発振器８と、前記電圧制御発振器８からの発振信号の周波数を１／ｎに分周する１／ｎ分周器９と、外部クロック信号１と前記１／ｎ分周器９からの１／ｎ分周出力信号とを位相比較し、位相の進み遅れ状態を示す極性および位相差に応じたパルス幅を有する第１のパルス信号Ｓ１を出力する第１の位相比較器２と、前記第１のパルス信号Ｓ１の極性およびパルス幅に応じて前記１／ｎ分周出力信号を位相補正した補正分周信号Ｓ２を生成する分周信号補正手段と、前記外部クロック信号１と前記補正分周信号Ｓ２との位相を比較し、位相差に応じたパルス幅を有する第２のパルス信号Ｓ３を出力する第２の位相比較器４と、前記第２のパルス信号Ｓ３を平滑して前記電圧制御発振器８の発振周波数を制御する直流電圧を生成する平滑回路６とを備え、そして、前記分周信号補正手段が、第１のパルス信号Ｓ１の極性およびパルス幅に応じて１／ｎ分周出力信号のパルス幅を変えた補正分周信号Ｓ２を出力する分周比調整回路３から成る構成としたので、自己基準クロック信号１０を外部クロック信号１に対し、周波数同期させるさせるだけでなく、位相調整なしで位相を自動的に同期させ、位相差をゼロにする効果が得られる。
【００２８】
また、平滑回路６の周波数特性が任意に設定でき、最適な設定が可能となるので、図１のクロック同期装置を多段接続した場合にもジッタノイズの発生が防止され、安定したクロックを供給できる効果が得られる。
【００２９】
実施の形態２．
図４はこの発明の実施の形態２によるクロック同期装置の構成を示すブロック図であり、前記分周信号補正手段を他の構成としたものである。
図４において、図１と同一のものについては同一符号を付してあり、１１は第１の位相比較器２からの第１のパルス信号Ｓ１の極性およびパルス幅に応じて１／ｎ分周出力信号の位相をシフトした補正分周信号Ｓ２を出力する位相調整回路である。
上記位相調整回路１１は実施の形態２における分周信号補正手段となっているものである。
なお、図１と同一符号を付したものについてはその説明を省略する。
【００３０】
また、図５および図６は図４を説明するためのタイミングチャートであり、図５は１／ｎ分周出力が外部クロック信号に対し位相進みの場合、図６は１／ｎ分周出力が外部クロック信号に対し位相遅れの場合を示す。
また、図５、図６とも、（ａ）は位相差の在る同期状態、（ｂ）は位相差ゼロとした同期状態をそれぞれ示し、各図中のイはＶＣＯ８の発振出力信号、ロは外部クロック信号１、ハは１／ｎ分周器９の１／ｎ分周出力信号、ニは第１の位相比較器２が発生するパルス信号（ＵＰ／ＤＮ）（第１のパルス信号Ｓ１）、ホは位相調整回路１１の出力信号（補正分周信号Ｓ２）、ヘは第２の位相比較器４が発生するパルス信号（ＵＰ／ＤＮ）（第２のパルス信号Ｓ３）、トはＶＣＯ８に供給される制御電圧信号Ｓ４、の各波形図である。
【００３１】
次に動作について説明する。
図４の構成が図１の構成と異なる点は、図１の分周比調整回路３に代えて位相調整回路１１を設けた点である。その他については図１と同様である。
従って、位相調整回路１１に入力する第１の位相比較器２からのＤＮまたはＵＰの第１のパルス信号Ｓ１の形態は図１の場合と変わらない［図５（ａ）ニ］［図６（ａ）ニ］。
また、１／ｎ分周器９の出力信号が外部クロック信号１に対して周波数同期するまでの動作は前記実施の形態１（図１）と同様であるのでその説明は省略し、周波数同期がとれた以降の動作につき以下に説明する。
周波数同期が取れた後において、１／ｎ分周器９の出力信号が外部クロック信号１に対して進みの場合［図５（ａ）］、第１の位相比較器２からは位相差分の第１のパルス信号Ｓ１（ＤＮ−負極性）が発生する［図５（ａ）ニ］。位相調整回路１１は前記信号Ｓ１のパルス幅を計測し、同計測したパルス幅に応じて１／ｎ分周器９の出力信号の位相を遅らす方向にずらした信号（補正分周信号Ｓ２）を出力する［図５（ｂ）ホ］。これにより、第２の位相比較器４から出力される第２のパルス信号Ｓ３（ＤＮ）のパルス幅Ｐｄが増え［図５（ｂ）ヘ］、これを平滑回路６にて平滑することにより、制御電圧出力部７から出力される制御電圧信号Ｓ４の負電圧は大きくなる［図５（ｂ）ト］。同信号Ｓ４の印加により、ＶＣＯ８の発振周波数が下がる。周波数が下がると１／ｎ分周器９の出力の位相が遅れ、外部クロック信号１との位相差がなくなる。
【００３２】
また、周波数同期の取れた後において、１／ｎ分周器９の出力信号が外部クロック信号１に対して遅れの場合［図６（ａ）］、第１の位相比較器２からは位相差分の第１のパルス信号Ｓ１（ＵＰ−正極性）が発生する［図６（ａ）ニ］。位相調整回路１１は前記信号Ｓ１のパルス幅を計測し、同計測したパルス幅に応じて１／ｎ分周器９の出力信号の位相を進める方向にずらした信号（補正分周信号Ｓ２）を出力する［図６（ｂ）ホ］。これにより、第２の位相比較器４から出力される第２のパルス信号Ｓ３（ＵＰ）のパルス幅Ｐｕが増え［図６（ｂ）ヘ］、これを平滑回路６にて平滑することにより、制御電圧出力部７から出力される制御電圧信号Ｓ４の正電圧は大きくなる［図６（Ｂ）ト］。同信号Ｓ４の印加により、ＶＣＯ８の発振周波数が上がる。周波数が上がると１／ｎ分周器９の出力の位相が進み、外部クロック信号１との位相差がなくなる。
上記のように位相調整回路１１は、第１の位相比較器２からの第１のパルス信号Ｓ１のパルス幅を計測し、同計測したパルス幅および第１のパルス信号Ｓ１の極性に応じて１／ｎ分周器９の分周出力に対し、その位相をずらした補正分周信号Ｓ２を出力することにより等価的に１／ｎ分周器９の分周出力に対し、さらに分周比の修正を加えるものである。
【００３３】
以上の動作を繰り返し、１／ｎ分周器９の出力信号と外部クロック信号１の位相差が０になり、位相調整回路１１の出力（補正分周信号Ｓ２）と外部クロック信号１の位相差に基づく制御電圧信号Ｓ４とＶＣＯ８の発振周波数とのバランスがとれたところで安定することとなる。
【００３４】
ここで、前述のように、位相調整回路１１は実施の形態１の分周比調整回路３に代るものである。即ち、位相調整回路１１についても１／ｎ分周器９の出力信号を外部クロック信号１に同期させる機能を有している。
従って、この位相調整回路１１の機能を活用し、平滑回路９の周波数特性はジッタノイズの防止に重きを置き、この弊害となる前記位相差変動については分周比調整回路３で補償することにより、平滑回路９の周波数特性を任意に設定でき、最適な設定が可能となる。
これにより、図１のクロック同期装置を多段接続した場合にもジッタノイズの発生が防止され、安定したクロックを供給できることとなる。
【００３５】
以上のように、この実施の形態２によれば、前記分周信号補正手段が、第１のパルス信号Ｓ１の極性およびパルス幅に応じて１／ｎ分周出力信号の位相をシフトした補正分周信号Ｓ２を出力する位相調整回路１１から成る構成としたので、自己基準クロック信号１０を外部クロック信号１に対し、周波数同期させるさせるだけでなく、位相調整なしで位相を自動的に同期させ、位相差をゼロにする効果が得られる。
【００３６】
また、平滑回路６の周波数特性が任意に設定でき、最適な設定が可能となるので、図１のクロック同期装置を多段接続した場合にもジッタノイズの発生が防止され、安定したクロックを供給できる効果が得られる。
【００３７】
【発明の効果】
以上のように、この発明によれば、電圧制御されて発振する電圧制御発振器と、前記電圧制御発振器からの発振信号の周波数を１／ｎに分周する１／ｎ分周器と、外部クロック信号と前記１／ｎ分周器からの１／ｎ分周出力信号とを位相比較し、位相の進み遅れ状態を示す極性および位相差に応じたパルス幅を有する第１のパルス信号を出力する第１の位相比較器と、前記第１のパルス信号の極性およびパルス幅に応じて前記１／ｎ分周出力信号を位相補正した補正分周信号を生成する分周信号補正手段と、前記外部クロック信号と前記補正分周信号との位相を比較し、位相差に応じたパルス幅を有する第２のパルス信号を出力する第２の位相比較器と、前記第２のパルス信号を平滑して前記電圧制御発振器の発振周波数を制御する直流電圧を生成する平滑回路とを備えたので、前記１／ｎ分周出力信号即ち、自己基準クロック信号を外部クロック信号に対し、周波数同期させるさせるだけでなく、位相調整なしで位相を自動的に同期させ、位相差をゼロにする効果が得られる。
【００３８】
この発明によれば、分周信号補正手段が、第１のパルス信号の極性およびパルス幅に応じて１／ｎ分周出力信号のパルス幅を変えた補正分周信号を出力する分周比調整回路から成ることとしたので、自己基準クロック信号を外部クロック信号に対し、周波数同期させるさせるだけでなく、位相調整なしで位相を自動的に同期させ、位相差をゼロにする効果が得られる。
【００３９】
この発明によれば、分周信号補正手段が、第１のパルス信号の極性およびパルス幅に応じて１／ｎ分周出力信号の位相をシフトした補正分周信号を出力する位相調整回路から成ることとしたので、自己基準クロック信号を外部クロック信号に対し、周波数同期させるさせるだけでなく、位相調整なしで位相を自動的に同期させ、位相差をゼロにする効果が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるクロック同期装置の構成を示すブロック図である。
【図２】図１を説明するためのタイミングチャートであって、１／ｎ分周出力信号が外部クロック信号に対し位相進みの場合を示し、（ａ）は位相差の在る同期状態のもの、（ｂ）は位相差ゼロとした同期状態のものである。
【図３】図１を説明するためのタイミングチャートであって、１／ｎ分周出力信号が外部クロック信号に対し位相遅れの場合を示し、（ａ）は位相差の在る同期状態のもの、（ｂ）は位相差ゼロとした同期状態のものである。
【図４】この発明の実施の形態２によるクロック同期装置の構成を示すブロック図である。
【図５】図４を説明するためのタイミングチャートであって、１／ｎ分周出力信号が外部クロック信号に対し位相進みの場合を示し、（ａ）は位相差の在る同期状態のもの、（ｂ）は位相差ゼロとした同期状態のものである。
【図６】図４を説明するためのタイミングチャートであって、１／ｎ分周出力信号が外部クロック信号に対し位相遅れの場合を示し、（ａ）は位相差の在る同期状態のもの、（ｂ）は位相差ゼロとした同期状態のものである。
【図７】特開平１１−８５３０３に記載された従来のクロック同期装置の構成を示すブロック図である。
【図８】従来のクロック同期装置の構成を示すブロック図である。
【図９】図８を説明するためのタイミングチャートであって、１／ｎ分周出力信号が外部クロック信号に対し位相進みの場合を示し、（ａ）は位相差の在る同期状態のもの、（ｂ）は位相差ゼロとした同期状態のものである。
【図１０】図８を説明するためのタイミングチャートであって、１／ｎ分周出力信号が外部クロック信号に対し位相遅れの場合を示し、（ａ）は位相差の在る同期状態のもの、（ｂ）は位相差ゼロとした同期状態のものである。
【符号の説明】
１　外部クロック信号、２　第１の位相比較器、３　分周比調整回路、４　第２の位相比較器、５　自己基準クロック発生用バイアス回路、６　平滑回路、７制御電圧出力部、８　電圧制御発振器（ＶＣＯ）、９　１／ｎ分周器、１０　自己基準クロック信号、１１　位相調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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