(57)【要約】【課題】強誘電体キャパシタの強誘電体薄膜の表面積を拡大して分極量の増加を図る。【解決手段】強誘電体キャパシタは、多結晶シリコン膜３０の表面をＨＳＧ成長させて半球状の膨出部３１を形成する。半球状の膨出部３１が形成された多結晶シリコン膜３０上に順次、密着層３２、下部電極３３、強誘電体膜３４及び上部電極３５を積層する。強誘電体膜３４は、多結晶シリコン膜３０の半球状の膨出部３１の形状に重なる形状となり表面積が拡大される。【選択図】      図４
2004335659.tif 000002
【特許請求の範囲】
【請求項１】
基板上に層間絶縁膜を介して形成された下部電極と、上記下部電極上に形成された強誘電体膜と、上記強誘電体膜上に形成される上部電極より成る強誘電体キャパシタであって、上記強誘電体膜は、表面上の複数箇所に強誘電体膜の表面積を拡大するために三次元形状の膨出部を形成したことを特徴とする三次元強誘電体キャパシタ。
【請求項２】
上記強誘電体膜の表面上に形成される膨出部は、半球形状であり、上記半球形状の強誘電体膜の結晶方位は等方性を有し、連続性のある均質な結晶構成であることを特徴とする請求項１記載の三次元強誘電体キャパシタ。
【請求項３】
基板上に層間絶縁膜を介して下部電極を形成する工程と、上記下部電極上に形成される強誘電体膜の表面積を拡大するために表面上の複数箇所に三次元形状の膨出部を形成する工程と、上記膨出部が形成された強誘電体膜上に上部電極を形成する工程を含むことを特徴とする三次元強誘電体キャパシタの製造方法。
【請求項４】
上記強誘電体膜の表面積を拡大するために三次元形状の膨出部を形成する工程は、多結晶シリコン膜に半球形状グレインを形成するＨＳＧ（（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ）成長工程を含むことを特徴とする請求項３記載の三次元強誘電体キャパシタの製造方法。
【請求項５】
半導体基板上に強誘電体キャパシタと電界効果トランジスタ素子とを具備し、上記強誘電体キャパシタは、上記半導体基板上に層間絶縁膜を介して形成された下部電極と、上記下部電極上に形成され複数箇所に表面積を拡大するために三次元形状の表面部分を有する強誘電体膜と、上記強誘電体膜上に形成される上部電極とより成り、上記強誘電体キャパシタと上記電界効果トランジスタ素子とは電気的に接続され、上記強誘電体キャパシタに情報を蓄積可能としたことを特徴とする半導体記憶装置。
【請求項６】
半導体基板上に強誘電体キャパシタ部と選択トランジスタ部とを並設して構成するプレーナ型半導体記憶装置であって、上記強誘電体キャパシタ部は、半導体基板上に設けられ表面に複数の半球状グレインが形成された多結晶シリコン膜ＨＳＧと、上記ＨＳＧ上に積層され上記半球状グレイン上に重なる膨出部が形成される密着層と、上記密着層上に積層され上記膨出部上に重なる膨出部が形成される下部電極と、上記下部電極上に積層され、その膨出部上に重なり表面積を拡大するために形成される複数の膨出部を有する強誘電体膜と、上記強誘電体膜上に形成される上部電極とより構成され、上記強誘電体キャパシタ部と上記選択トランジスタ部とは電気的に接続され、上記強誘電体キャパシタ部に情報を蓄積可能としたことを特徴とするプレーナ型半導体記憶装置。
【請求項７】
上記上部電極はプレート線に接続され、上記下部電極は電界効果トランジスタ素子の一方のソース・ドレイン領域に電気的に接続され、上記電界効果トランジスタ素子の他方のソース・ドレイン領域はビット線に電気的に接続されて上記強誘電体キャパシタと上記電界効果トランジスタ素子とが二次元的に配置されて構成されることを特徴とする請求項６記載のプレーナ型半導体記憶装置。
【請求項８】
半導体基板上に形成される選択トランジスタ部と強誘電体キャパシタ部とがスタック状に構成されるスタック型半導体記憶装置であって、上記強誘電体キャパシタ部は、表面に複数の半球状グレインが形成された多結晶シリコン膜ＨＳＧと、上記ＨＳＧ上に積層され上記半球状グレイン上に重なり膨出部が形成されるバリア層と、上記バリア層に積層されその膨出部に重なる膨出部が形成される密着層と、上記密着層上に積層され上記膨出部上に重なる膨出部を形成する下部電極と、上記下部電極上に積層されその膨出部上に重なり表面積を拡大するために形成される複数の膨出部を有する強誘電体膜と、上記強誘電体膜上に形成される上部電極とより構成され、上記強誘電体キャパシタ部と上記選択トランジスタ部とは電気的に接続され、上記強誘電体キャパシタ部に情報を蓄積可能としたことを特徴とするスタック型半導体記憶装置。
【請求項９】
上記強誘電体キャパシタの上記上部電極はプレート線に接続され、上記半球状グレインが形成された多結晶シリコン膜ＨＳＧは絶縁層を貫通して設けられる導電性プラグを介して電解効果トランジスタ素子の一方のソース・ドレイン領域に電気的に接続され、上記電解効果トランジスタ素子の他方のソース・ドレイン領域はビット線に電気的に接続されて上記強誘電体キャパシタと上記電解効果トランジスタ素子とがスタック状に配置されて構成されることを特徴とする請求項８記載のスタック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ、例えばＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用して好適な三次元強誘電体キャパシタ及びその製造方法並びに三次元強誘電体キャパシタを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
強誘電体型不揮発性半導体メモリは、誘電体キャパシタ部と選択トランジスタ部とから構成され、その記憶機能は誘電体キャパシタ部の強誘電体材料の持つ自発的な電気分極現象を利用し、この自発分極の安定した二つの状態を「１」と「０」に対応させることで情報として記憶させることができる。この自発分極は外部からの電界によりその向きを反転させることができ「１」、「０」情報を変更でき、又外部からの電界を取り去っても残存するため電源を切っても情報が保存されるメモリとして機能する。この強誘電体型不揮発性半導体メモリは、情報の高速書換え、低消費電力、高集積化、書き換え可能回数が飛躍的に高いという特長を有し実用化されている。
【０００３】
近年の半導体メモリの大容量化に伴うセル面積の微細化に対処して誘電体膜を高い誘電率を有するＳｒＴｉＯ３などの高誘電体材料の使用が検討されている。しかしながら、この高誘電体材料の電気特性はキャパシタ上に形成された層間絶縁膜に生じる応力や、基板内に発生する圧縮応力、引っ張り応力の影響を受け特性劣化の原因となっていた。
【０００４】
このため、半導体メモリの構造を改良し、三次元構造とした半導体装置を記載した文献がある（例えば、特許文献１参照。）。
この特許文献１の記載の半導体装置は、半導体基板上に柱状構造の第１の電極と、第１の電極を覆い設けられた誘電体膜と、第１の電極及び誘電体膜を覆うように第２の電極とからなる誘電体キャパシタを有し、第１の電極と誘電体膜との間に非導電体（低誘電率層）を設けた構造であり、柱状構造の第１の電極の側壁に誘電体膜及び第２の電極が順次積層され実効的にキャパシタとして動作する。
【０００５】
また、第１の電極と誘電体膜との間に非導電体として低誘電率層を設けたことにより下部電極の上部における電界を緩和させることができ誘電体キャパシタにおける電界を下部電極の側壁面に略垂直な方向に集中させることができる。そのため、下部電極のエッジ部分などに局所的に電界が集中するのを防止することができ、結果として半導体メモリの信頼性を高めることができるというものである。
【０００６】
上記特許文献１には第１の電極を柱状構造とし、その上を覆うように誘電体膜及び第２の電極を積層したことから三次元構造の半導体メモリであるとの記載がある。そして、誘電体キャパシタに用いられる誘電体膜が酸化物などからなる高誘電体膜や強誘電体膜を使用した場合であっても半導体基板の面内に発生する内部応力による誘電体膜の特性劣化や、下部電極のエッジ部分に電界が集中することに起因するリーク電流の増大などを抑制することができる半導体装置を提供しようとするものである。
【０００７】
しかしながら上記特許文献１における三次元構造の半導体装置には強誘電体キャパシタの微細化に伴い低下する強誘電体膜における分極量を補充又は増加させようとする意図はなくその記載もない。
【０００８】
また、強誘電体型不揮発性半導体メモリセルが強誘電体キャパシタ部と選択トランジスタ素子とから構成されていて強誘電体キャパシタ部は、例えば、下部電極、上部電極及びこれらの電極間に挟まれた強誘電体層から構成されていることがプレーナ型及びスタック型の強誘電体型不揮発性半導体メモリセルの両者について記載されている。（例えば特許文献２参照。）。
しかしながら、この特許文献２に記載の強誘電体層は、その表面積を拡大するために三次元形状に形成した複数の膨出部または半球状グレインを表面上に形成した旨の記載はない。
【０００９】
【特許文献１】
特開２００２−１９８４９５（第４頁段落〔００１１〕〜段落〔００１３〕、第７頁段落〔００４５〕）
【特許文献２】
特開２００２−５７２９７（第８頁段落〔００５８〕〜第９頁段落〔００６５〕、第９頁段落〔００６８〕）
【００１０】
【発明が解決しようとする課題】
一般に強誘電体型不揮発性半導体メモリセルに用いられる強誘電体キャパシタの性能（自発分極電荷量）を向上させるには、結晶性が良好で、結晶方位（配向性）が一定方向に揃った強誘電体を成膜することが重要である。近時、デバイス素子は微細化する傾向にある。このため強誘電体キャパシタを構成する下部電極を覆う強誘電体結晶膜の１素子当りの自発分極を含む容積も縮小され、従って、強誘電体キャパシタの自発分極電荷量は減少する傾向にある。
【００１１】
強誘電体型不揮発性半導体メモリセルの強誘電体のキャパシタの信号量は、用いる強誘電体（ＳＢＴ，ＰＺＴ，ＢＬＴ等）の分極量に依存する。０．１８ミクロン以下の微細化に伴う信号量の減少を補償するための方策が２つある。一方は、強誘電体薄膜結晶の配向性を制御して微細なキャパシタ内においても均一で且つ微細なグレインを形成することのできる薄膜結晶の作製技術の開発である。他方は限られたキャパシタの面積を増すために三次元構造を形成して表面積を拡大することである。
【００１２】
しかしながら、前者は各強誘電材料の性質に強く依存し、配向性の制御やグレインの微細化を設計通りに実現させるのが難しい。
そこで、後者の各強誘電材料の材料特性を変えることなく三次元構造を形成して表面積を拡大し微細化に伴う分極量の減少を補償することが有効であると考えられる。
【００１３】
強誘電体の表面積を拡大するための三次元キャパシタ構造としては直方体形状にエッチング加工された下地構造上に下部電極及び強誘電体層を積層し直方体の強誘電体キャパシタを構成することが考えられる。
【００１４】
図１は、強誘電体キャパシタを直方体形状の三次元構造とする概念図である。半導体基板（図示せず）上に層間絶縁膜１を介して形成された下部電極２と、下部電極２上に形成された強誘電体結晶膜３とで構成される強誘電体キャパシタは、上面での結晶方位（矢印Ａ）と側壁面での結晶方位（矢印Ｂ）とは結晶方位、即ち、結晶の配向性を異にしている。
【００１５】
更に、直方体形状のエッジ部４で上面と側壁面の異なる配向面がぶつかるために、連続性のある均一な結晶を得ることが難しく、このエッジ部分にボイドが生じ易く結晶欠陥と成り易い。このように強誘電体結晶膜３の形状を三次元構造とすることは強誘電体層の容積、即ち、表面積を拡大することで自発分極電荷量を増加させようとするには有効ではあるが図１に示す直方体構造には欠陥があった。
【００１６】
本発明は、上述の実情に鑑みてなされたものであり、強誘電体結晶膜の結晶方位（配向性）を等方向にして結晶膜の表面積を拡大しデバイスの微細化に伴う分極量の減少を補うことのできるＦｅＲＡＭに用いられる三次元強誘電体キャパシタ及びその製造方法並びに三次元強誘電体キャパシタを用いた半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の三次元強誘電体キャパシタは、基板上に層間絶縁膜を介して形成された下部電極と、上記下部電極上に形成された強誘電体膜と、上記強誘電体膜上に形成される上部電極より成る強誘電体キャパシタであって、上記強誘電体膜は、表面上の複数箇所に強誘電体膜の表面積を拡大するために膨出した三次元形状の膨出部を形成したことを特徴とする。
【００１８】
斯かる本発明の三次元強誘電体キャパシタによれば、強誘電体膜の表面上の複数箇所に強誘電体膜の表面積を拡大するために三次元形状の膨出部を形成したことによりデバイスの微細化に伴う強誘電体膜の分極量の減少を補うことができ、強誘電体材料を変更することなく高集積化に必要な分極量を維持することができる。
また、本発明の三次元強誘電体キャパシタの製造方法は、基板上に層間絶縁膜を介して下部電極を形成する工程と、上記下部電極上に形成され、強誘電体膜の表面積を拡大するために表面上の複数箇所に三次元形状の膨出部を形成する工程と、上記膨出部が形成された強誘電体膜上に上部電極を形成する工程を含むことを特徴とする。
斯かる本発明の三次元強誘電体キャパシタの製造方法によれば、強誘電体膜の表面上の複数箇所に三次元形状の膨出部を形成する工程を採用することにより強誘電体膜の表面積を拡大し、デバイスの微細化に伴う強誘電体膜の分極量の減少を補うことができる。
また、本発明の半導体記憶装置は、半導体基板上に強誘電体キャパシタと電界効果トランジスタ素子とを具備し、上記強誘電体キャパシタは、上記半導体基板上に層間絶縁膜を介して形成された下部電極と、上記下部電極上に形成され複数箇所に表面積を拡大するために三次元形状の表面部分を有する強誘電体膜と、上記強誘電体膜上に形成される上部電極より成り、上記強誘電体キャパシタと上記電界効果トランジスタ素子とは電気的に接続され、上記強誘電体キャパシタに情報を蓄積可能としたことを特徴とする。
斯かる本発明の半導体記憶装置によれば、強誘電体キャパシタと電界効果トランジスタ素子とが電気的に接続され、上記強誘電体キャパシタに情報を蓄積可能とした半導体記憶装置であって、上記強誘電体キャパシタを構成する下部電極と上部電極との間に介在される強誘電体膜は、表面部分の複数箇所に表面積を拡大するために三次元形状の膨出部を形成する。それによって、デバイス素子の微細化に伴う強誘電体膜の分極量の減少を補うことができ上記強誘電体キャパシタの性能の向上を図ることができ、如いては高性能な半導体記憶装置を得ることができる。
また、本発明のプレーナ型半導体記憶装置は、半導体基板上に強誘電体キャパシタ部と選択トランジスタ部とを並設して構成するプレーナ型半導体記憶装置であって、上記強誘電体キャパシタ部は、半導体基板上に設けられ表面に複数の半球状グレインが形成された多結晶シリコン膜ＨＳＧと、上記ＨＳＧ上に積層され上記半球状グレイン上に重なる膨出部が形成される密着層と、上記密着層上に積層され上記膨出部上に重なる膨出部が形成される下部電極と、上記下部電極上に積層され、その膨出部上に重なり表面積を拡大するために形成される複数の膨出部を有する強誘電体膜と、上記強誘電体膜上に形成される上部電極とより構成され、上記強誘電体キャパシタ部と上記選択トランジスタ部とは電気的に接続され、上記強誘電体キャパシタ部に情報を蓄積可能としたことを特徴とする。
斯かる本発明の強誘電体キャパシタと電界効果トランジスタ素子とが電気的に接続されて二次元的に配置されたプレーナ型半導体記憶装置においては、強誘電体キャパシタを構成する強誘電体膜は、表面部分の複数箇所に表面積を拡大するためにＨＳＧ成長により半円球の膨出部が形成され、表面積を拡大できるので、それによって、デバイス素子の微細化に伴う強誘電体膜の分極量の減少を補うことができ、しかも強誘電体結晶の結晶性、配向性が立体形状のいずれの方向に対しても等方性を有することにより、上記強誘電体キャパシタの性能の向上を図ることができ、如いては高性能なプレーナ型半導体記憶装置を得ることができる。
また、本発明のスタック型半導体記憶装置は、半導体基板上に設けられ表面に複数の本発明の半導体基板上に形成される選択トランジスタ部と強誘電体キャパシタ部とがスタック状に構成されるスタック型半導体記憶装置であって、上記強誘電体キャパシタ部は、表面に複数の半球状グレインが形成された多結晶シリコン膜ＨＳＧと、上記ＨＳＧ上に積層され上記半球状グレイン上に重なり膨出部が形成されるバリア層と、上記バリア層に積層されその膨出部に重なる膨出部が形成される密着層と、上記密着層上に積層され上記膨出部上に重なる膨出部を形成する下部電極と、上記下部電極上に積層されその膨出部上に重なり表面積を拡大するために形成される複数の膨出部を有する強誘電体膜と、上記強誘電体膜上に形成される上部電極とより構成され、上記強誘電体キャパシタ部と上記選択トランジスタ部とは電気的に接続され、上記強誘電体キャパシタ部に情報を蓄積可能としたことを特徴とする。
斯かる本発明の選択トランジスタ部と強誘電体キャパシタ部とがスタック状に構成されるスタック型半導体記憶装置によれば、強誘電体キャパシタを構成する強誘電体膜は、複数箇所に表面積を拡大するために三次元形状の膨出部が形成され、それによって、デバイス素子の微細化に伴う強誘電体膜の分極量の減少を補うことができ、しかも強誘電体結晶の結晶性、配向性が立体形状のいずれの方向に対しても等方性を有することにより、上記強誘電体キャパシタの性能の向上を図ることができ、如いては高性能なスタック型半導体記憶装置を得ることができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。
図１は、強誘電体キャパシタを三次元構造とする概念図である。図２は、本発明の一実施形態である強誘電体キャパシタの三次元構造を説明する概念図である。図３は、本発明の強誘電体キャパシタの一実施形態を示す概略的部分断面図、図４は、本発明の一実施形態を示す強誘電体キャパシタを用いたプレーナ型半導体記憶装置の構成を示す部分的断面図、図５は、本発明の一実施形態を示す強誘電体キャパシタを用いたスタック型半導体記憶装置の構成を示す部分的断面図である。
【００２０】
以下図２乃至図５を参照して本発明の実施の形態について説明する。
図２は、本発明の強誘電体キャパシタを三次元構造を説明する概念図であり１個の膨出部を示す。半導体基板（図示せず）上に半球状の層間膜１を形成し、その上に同形状に重なる下部電極２、強誘電体結晶膜３を順次積層する。
【００２１】
図２において、強誘電体結晶膜３の表面上の個々の半球形状の結晶方位（配向性）は矢印Ａで図示するように表面上の箇所のいずれにおいても表面に対して垂直方向の等方性を示す。このことは強誘電体キャパシタの性能を向上させることになる。
【００２２】
図３は、本発明の強誘電体キャパシタ７の一実施形態を示し強誘電体結晶膜３の表面の複数箇所に半球状の三次元構造が形成されることを示す概略的部分断面図である。
積層される層間膜１、下部電極２、強誘電体層３、上部電極５の夫々に形成される複数の膨出部６ａ、６ｂ、６ｃ、６ｄは互いに重なる箇所に形成され、夫々同一平面上に略等間隔に形成される。膨出部の配置は略等間隔に図示されているがランダムにも形成される。
【００２３】
層間膜１の表面の複数箇所に半球状の膨出部６ａを形成するには、既に半球状の膨出部が形成されている半導体基板上に層間膜１をＣＶＤ法で成膜する。該半球状の膨出部６ａの上に下部電極２を形成し同半球状の膨出部６ｂを得る。更に該下部電極２上に強誘電体結晶膜３を成膜すれば同半球状の膨出部６ｃが形成される。強誘電体結晶膜３の上に上部電極５を形成することで強誘電体キャパシタを得ることができる。
【００２４】
尚、図３には示されていないが最下底膜を多結晶シリコン膜で形成した場合は、膨出部を公知のＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ）技術を用いてＨＳＧ成長させ半球形状とし、その上に順次層間膜１、下部電極２、強誘電体層３、上部電極４の各層を積層し、各層の膨出部が夫々重なる箇所に形成されることで強誘電体キャパシタ７を構成する。
尚、図２及び図３は概念的な説明図であり、強誘電体キャパシタの具体的な製造方法については後述する。
【００２５】
図４は、本発明の強誘電体キャパシタを半導体記憶装置、特にＦｅＲＡＭに組み込んで用いられる場合の一実施形態を示す概略的部分断面図を示す。
図は、いわゆるプレーナ型ＦｅＲＡＭを示しプレーナ型強誘電体キャパシタ部Ｃと選択トランジスタ部Ｔとが並設されて構成されることを示す。
【００２６】
図中、本発明の強誘電体キャパシタ部Ｃにおける半球状ポリシリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）層３０上にプレーナ型の強誘電体キャパシタを構成する上部電極／強誘電体膜／下部電極（Ｐｔ／ＳｒＢｉ２Ｔａ２０９（ＳＢＴ）／Ｐｔ）を製造する方法について説明する。
多結晶シリコン層に公知のＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ）法を用いて表面に半球状グレイン（膨出部）３１を形成する。膨出部３１上には密着層３２としてＣＶＤ法によりＳｉＯ２膜を形成する。
【００２７】
密着層３２の上にＳｉＯ２膜４０を介して下部電極Ｐｔ３３をスパッタ法により形成する。下部電極Ｐｔ３３の上には強誘電体膜ＳＢＴ３４が形成される。強誘電体膜ＳＢＴ３４を被覆性がよく均一な成膜とするためにＭＯＣＶＤ法或いはＬＳＭＣＤ（Ｌｉｑｕｉｄ  Ｓｏｌｕｔｉｏｎ  Ｍｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いればよい。
【００２８】
次に、ＭＯＣＶＤ法による具体的な強誘電体膜ＳＢＴ３４の成膜条件及び成膜工程について説明する。
気化器温度１４０℃、キャリヤガス（Ａｒ）流量２００ｃｃ、酸化剤として用いる酸素の流量を２００ｃｃとする条件下で２種の有機金属原料Ｓｒ［Ｔａ２（ＯＣ２Ｈ５）６］２  と、Ｂｉ（ＯｔＣ４Ｈ９）３とを４：６の割合で供給することにより所望の組成を実現するガスをリアクタに送ることができる。リアクタ内に配置された基板の温度を４００℃、リアクタ内部の圧力を１Ｔｏｒｒとし、前記混合ガスを導入すると基板上にＳｒＢｉ２Ｔａ２Ｏ９のアモルファス薄膜を成長させることができる。
【００２９】
前述したソース原料の気化方法は、いわゆる液体供給法であるが、その他にステンレススチール製の原料容器に充填したソース原料にキャリアガスを導入して気化させる、いわゆるバブリング法を採用することもできる。この場合、効果的な気化を行うためには、前述の気化器の温度と同等もしくはそれ以上の温度、すなわち、１５０〜２００℃の温度にてシリンダーを加熱することが必要である。
【００３０】
ＳｒＢｉ２Ｔａ２Ｏ９の強誘電体特性を十分に引き出すためには、各元素の比率、すなわち組成比を精密に制御することが肝要である。このためにバイメタリックソースＳｒ［Ｔａ２（ＯＣ２Ｈ５）６］２を用いることでＳｒ：Ｔａは常に一定に保たれ、成膜条件により大きく変動しない。
【００３１】
一方、Ｂｉ源にＢｉ（ＯｔＣ４Ｈ９）３を用いた場合、膜中に導入されるＢｉ量は各種成膜条件により制御することが可能である。
【００３２】
上述のようにして形成されたアモルファス薄膜を強誘電体膜ＳＢＴとするためには結晶化アニールを施す必要がある。典型的なアニール条件として７００℃、酸素中で略１時間焼成し強誘電体膜ＳＢＴ３４を成膜する。
【００３３】
次いで、強誘電体膜ＳＢＴ３４上にスッパタ法によりＰｔ成膜を行い、上部電極３５を形成する。Ｐｔ成膜後には、いわゆる回復アニールを結晶化アニールと同条件で行う。これはスッパタ法により形成したＰｔが、強誘電体膜ＳＢＴのグレイン境界にあるボイドから侵入し実効的なＳＢＴの膜厚を薄くし、耐圧を低下させる虞を防ぐためである。
【００３４】
次いで、半球状構造を有する積層した上部電極／強誘電体膜／下部電極（Ｐｔ／ＳｒＢｉ２Ｔａ２０９（ＳＢＴ）／Ｐｔ）をドライエッチングにより３層を一括してエッチングすることにより所望のサイズに加工した強誘電体キャパシタを得ることができる。
【００３５】
上述した強誘電体キャパシタ部Ｃを組み込んで用いられる半導体記憶装置の一実施形態を図４の概略的部分断面図を参照して以下に説明する。
【００３６】
半導体基板１０上に層間絶縁膜２０を形成し、その間に素子分離領域１１を部分的に形成する。層間絶縁膜２０上に多結晶シリコン膜３０を形成しその表面をＨＳＧ成長させて半球状の膨出部３１を形成し半球状ポリシリコン層とする。
【００３７】
半球状の膨出部３１を有する多結晶シリコン膜３０上にはＩｒＨｆからなる密着層３２が積層され、次いで順にＰｔからなる下部電極３３、ＳＢＴからなる強誘電体絶縁膜３４及びＰｔからなる上部電極３５が積層される。各層の膨出部は、下地となる多結晶シリコン膜３０のＨＳＧ上に夫々が互いに重なる箇所に形成される。上部電極３５は、絶縁層２５に形成された接続孔２６を介してプレート線２７に接続される。
【００３８】
選択トランジスタ部Ｔは、強誘電体キャパシタ部Ｃに隣接し同一半導体基板１０上にゲート絶縁膜１２を介してゲート電極１３が形成される。ゲート電極１３の側面にはゲートサイドウオール１４が形成される。
半導体基板１０にイオン注入された不純物の活性化アニール処理を行いソース・ドレイン領域１５を形成し電界降下トランジスタを構成する。
ゲート電極１３の上には層間絶縁層２０と絶縁層２５とが積層され、ソース・ドレイン領域１５，１５上に夫々接続孔２６Ａ、２６Ｃが形成される。
【００３９】
強誘電体キャパシタ部Ｃの下部電極３３は、選択トランジスタ部Ｔの一方のソース・ドレイン領域１５と絶縁層２５に形成された接続孔２６Ｂ、配線２８及び接続孔２６Ａを介して電気的に接続される。他方のソース・ドレイン領域１５は、接続孔２６Ｃを介してビット線２９に接続される。
【００４０】
このようにして本発明のプレーナ型強誘電体キャパシタを有する誘電体キャパシタ部Ｃは選択トランジスタ部Ｔと共に、プレーナ型半導体記憶装置を構成する。
【００４１】
図５は、本発明の強誘電体キャパシタを半導体記憶装置に組み込んで用いられる場合の一実施形態を示す概略的部分断面図を示す。
図は、強誘電体キャパシタ部Ｃと選択トランジスタ部Ｔとが垂直方向に積層するように構成されることを示す。この場合の強誘電体キャパシタをスタック型強誘電体キャパシタと称する。
【００４２】
図中、本発明の強誘電体キャパシタ部Ｃにおける半球状ポリシリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）層３０上にスタック型の強誘電体キャパシタを構成する上部電極／強誘電体膜／下部電極（Ｐｔ／ＳｒＢｉ２Ｔａ２０９（ＳＢＴ）／Ｐｔ）を製造する方法について説明する。
【００４３】
スタック型のセルに用いるプラグ（タングステンまたはｐｏｌｙ−ｓｉｌｉｃｏｎ）層３０上にＨＳＧ法を用いて表面に半球状グレイン（膨出部）３１を形成する。プラグ層３０の上にＴｉＮよりなるバリア層３６に積層する。バリア層３６はスパッタ法により形成されプラグ層３１と下部電極３２と間の拡散・反応の防止のために設けられる。
【００４４】
バリア層３６上にはＩｒＨｆよりなる密着層３２がスパッタ法により形成される。密着層３２の上にはＩｒ，ＩｒＯ２，Ｐｔを順次積層して構成される下部電極３３がスパッタ法により形成される。
【００４５】
下部電極３３の上には強誘電体膜ＳＢＴ３４が形成される。表面に半球構造の膨出部を有した強誘電体膜ＳＢＴ３４を被覆性がよく均一な成膜とするためには、ＭＯＣＶＤ法を用いる。
【００４６】
次に、ＭＯＣＶＤ法による具体的な強誘電体膜ＳＢＴ３４の成膜条件及び成膜工程について説明する。
気化器温度１４０℃、キャリヤガス（Ａｒ）流量２００ｃｃ、酸化剤として用いる酸素の流量を２００ｃｃとする条件下で２種の有機金属原料Ｓｒ［Ｔａ２（ＯＣ２Ｈ５）６］２  と、Ｂｉ（ＯｔＣ４Ｈ９）３とを４：６の割合で供給することにより所望の組成を実現するガスをリアクタに送ることができる。リアクタ内に配置された基板の温度を４００℃、リアクタ内部の圧力を１Ｔｏｒｒとし、前記混合ガスを導入すると基板上にＳｒＢｉ２Ｔａ２Ｏ９のアモルファス薄膜を成長させることができる。
【００４７】
次いで、強誘電体膜ＳＢＴ３４上にスッパタ法によりＰｔ成膜を行い、上部電極３５を形成する。Ｐｔ成膜後には、いわゆる回復アニールを結晶化アニールと同条件で行う。これはスッパタ法により形成したＰｔが、強誘電体膜ＳＢＴのグレイン境界にあるボイドから侵入し実効的なＳＢＴの膜厚を薄くし、耐圧を低下させる虞があるがこれを防ぐためである。
【００４８】
次いで、半球状構造を有する積層した上部電極／強誘電体膜／下部電極（Ｐｔ／ＳｒＢｉ２Ｔａ２０９（ＳＢＴ）／Ｐｔ）をドライエッチングにより３層を一括してエッチングすることにより所望のサイズに加工した強誘電体キャパシタを得ることができる。
【００４９】
上述したスタック型強誘電体キャパシタを組み込んで用いられる半導体記憶装置、特に半導体記憶装置に用いられる場合の一実施形態を図５の概略的部分断面図を参照して以下に説明する。
半導体基板１０上に層間絶縁膜２０を形成し、その間に素子分離領域１１を部分的に形成する。選択トランジスタ部Ｔは、同一半導体基板１０上にゲート絶縁膜１２を介してゲート電極１３が形成される。ゲート電極１３の側面にはゲートサイドウオール１４が形成される。半導体基板１０にイオン注入された不純物の活性化アニール処理を行いソース・ドレイン領域１５が形成され電界効果トランジスタが構成される。
【００５０】
層間絶縁層２０を貫通するコンタクトホール１６に多結晶シリコン等の導電材料１７が充填され、選択トランジスタ部Ｔの一方のソース・ドレイン領域１５と強誘電体キャパシタ部Ｃのポリシリコン層３０とが電気的に接続される。他方のソース・ドレイン領域１５は、ビット線１８に接続される。
【００５１】
このようにして本発明のスタック型強誘電体キャパシタを有する強誘電体キャパシタ部Ｃは選択トランジスタ部Ｔと共に、スタック型半導体記憶装置を構成する。
【００５２】
【発明の効果】
以上説明したように、本発明の三次元強誘電体キャパシタによれば、強誘電体膜の表面上の複数箇所に強誘電体膜の表面積を拡大するために三次元形状の膨出部を形成したことによりデバイスの微細化に伴う強誘電体膜の分極量の減少を補うことができ、強誘電体材料を変更することなく高集積化に必要な分極量を維持することができる。
また、本発明の三次元強誘電体キャパシタの製造方法によれば、強誘電体膜の表面上の複数箇所に三次元形状の膨出部を形成する工程を採用することにより強誘電体膜の表面積を拡大し、デバイスの微細化に伴う強誘電体膜の分極量の減少を補うことができる。
また、本発明の強誘電体キャパシタと電界効果トランジスタ素子とが電気的に接続され、上記強誘電体キャパシタに情報を蓄積可能とした半導体記憶装置においては、上記強誘電体キャパシタを構成する下部電極と上部電極との間に介在される強誘電体膜が表面部分の複数箇所に表面積を拡大するために三次元形状の膨出部を有するように形成される。  それによって、デバイス素子の微細化に伴う強誘電体膜の分極量の減少を補うことができ上記強誘電体キャパシタの性能の向上を図ることができ、如いては高性能な半導体記憶装置を得ることができる。
また、本発明の強誘電体キャパシタと電界効果トランジスタ素子とが電気的に接続されて二次元的に配置されたプレーナ型半導体記憶装置においては、強誘電体キャパシタを構成する強誘電体膜は、表面部分の複数箇所に表面積を拡大するためにＨＳＧ成長により半円球の膨出部が形成され、それによって、デバイス素子の微細化に伴う強誘電体膜の分極量の減少を補うことができ、しかも強誘電体結晶の結晶性、配向性が立体形状のいずれの方向に対しても等方性を有することにより、上記強誘電体キャパシタの性能の向上を図ることができ、如いては高性能なプレーナ型半導体記憶装置を得ることができる。
また、本発明の選択トランジスタ部と強誘電体キャパシタ部とがスタック状に構成されるスタック型半導体記憶装置においては、強誘電体キャパシタを構成する強誘電体膜は、複数箇所に表面積を拡大するために三次元形状の膨出部が形成され、それによって、デバイス素子の微細化に伴う強誘電体膜の分極量の減少を補うことができ、しかも強誘電体結晶の結晶性、配向性が立体形状のいずれの方向に対しても等方性を有することにより、上記強誘電体キャパシタの性能の向上を図ることができ、如いては高性能なスタック型半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】強誘電体キャパシタを三次元構造とする概念図である。
【図２】本発明の一実施形態である強誘電体キャパシタの三次元構造を説明する概念図である。
【図３】本発明の強誘電体キャパシタの一実施形態を示す概略的部分断面図である。
【図４】本発明の一実施形態を示す強誘電体キャパシタを用いたプレーナ型ＦｅＲＡＭの構成を示す部分的断面図である。
【図５】本発明の一実施形態を示す強誘電体キャパシタを用いたスタック型ＦｅＲＡＭの構成を示す部分的断面図である。
【符号の説明】
Ｃ  強誘電体キャパシタ部、  ３０  多結晶シリコン層、  ３２  密着層、  ３３  下部電極、  ３４  強誘電体膜、  ３５  上部電極、    Ｔ  選択トランジスタ部、  １０  半導体基板、  ２０、層間絶縁膜、２５  絶縁版、２８  配線、  ２９  ビット線  ３０  プラグ層、  ３６  バリア層、  １８  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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