(57)【要約】【課題】高性能２段式センス増幅回路を提供すること。【解決手段】それぞれ第１のセンス線および第２のセンス線に動作可能に接続された第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた、第１のセンス線および第２のセンス線上の容量性負荷を低減するための第１のセンシング段を備えたメモリ・デバイス用センス増幅器。センシング・デバイスのソース端子はスイッチング可能な電流シンクに接続されており、そのドレイン端子は第２のセンシング段の入力に接続されている。センス増幅器はさらに、第１のセンシング段に応答する交差結合されたインバータを備え、選択された遅延の後のセンス・イネーブル信号によって活動化される第２のセンシング段と、第２のセンシング段に応答する出力ドライバとを含む。【選択図】図３
2004342299.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ第１のセンス線および第２のセンス線に動作可能に接続された第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた、前記第１のセンス線および前記第２のセンス線上の容量性負荷を低減するための第１のセンシング段であって、前記センシング・デバイスのソース端子がスイッチング可能な電流シンクに接続されており、そのドレイン端子が第２のセンシング段の入力に接続されている第１のセンシング段と、
前記第１のセンシング段に応答する交差結合されたインバータを備え、選択された遅延の後のセンス・イネーブル信号によって活動化される第２のセンシング段とを備え、
前記第１のセンシング段が、前記第２のセンシング段が活動化された後に非活動化され、
さらに、前記第２のセンシング段に応答する出力ドライバを備えた、メモリ・デバイス用センス増幅器。
【請求項２】
前記センス線上の電流および容量性負荷を低減するために、前記第１のセンシング段が、前記第２のセンシング段および前記出力ドライバよりも小さい静電容量を示すセンシング・デバイスを使用する、請求項１に記載のセンス増幅器。
【請求項３】
常に前記第１のセンシング段と前記第２のセンシング段のうちの一方だけが活動化されるように、前記センス増幅器の前記第２のセンシング段が、自らが活動化されたときに、前記第１のセンシング段を非活動化させるフィードバック信号を供給する、請求項１に記載のセンス増幅器。
【請求項４】
前記センス増幅器の前記第１のセンシング段および第２のセンシング段の活動化が逐次的に起こるように制御され、前記第１のセンシング段が活動化され、選択された遅延の後に、前記第２のセンシング段が活動化される、請求項１に記載のセンス増幅器。
【請求項５】
前記選択された遅延が、前記第２のセンシング段の活動化のタイミングを操作するように構成された一対のＣＭＯＳインバータによって提供される、請求項４に記載のセンス増幅器。
【請求項６】
前記センス増幅器の選択された動的ノードのプリチャージをさらに含む、請求項１に記載のセンス増幅器。
【請求項７】
前記出力ドライバが、前記第２のセンシング段に接続された高速プッシュプル回路であり、前記出力ドライバが、前記プリチャージが前記出力ドライバを非活動化させ、これによって前記センス増幅器がその出力に高インピーダンス状態を示すことが保証されるように構成されている、請求項６に記載のセンス増幅器。
【請求項８】
メモリ・デバイス用２段式センス増幅器の一対の相補センス線上の信号を検出する方法であって、
第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた第１のセンシング段を用いて、第１のセンス線と第２のセンス線の間の差動電圧を検出するステップと、
前記第１のセンシング段に応答する交差結合されたインバータを備え、選択された遅延の後のセンス・イネーブル信号によって活動化される第２のセンシング段を用いて前記差動電圧を増幅するステップとを含み、
前記第１のセンシング段が、前記第２のセンシング段が活動化された後に非活動化され、
さらに、前記第２のセンシング段に応答する出力ドライバを用いて出力信号を生成するステップを含む方法。
【請求項９】
前記増幅ステップが、前記出力ドライバを駆動する実質的にレール・ツー・レールの電圧振幅を生成するステップを含む、請求項８に記載の方法。
【請求項１０】
それぞれ第１のセンス線および第２のセンス線に動作可能に接続された第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた、前記第１のセンス線および前記第２のセンス線上の容量性負荷を低減するための第１のセンシング段であって、前記センシング・デバイスのソース端子がスイッチング可能な電流シンクに接続されており、そのドレイン端子が第２のセンシング段の入力に接続されている第１のセンシング段と、
前記スイッチング可能な電流シンクに結合された交差結合された一対の相補インバータを備え、前記第１のセンシング段に応答し、前記第１のセンス線および前記第２のセンス線に動作可能に接続され、センス・イネーブル信号によって活動化される第２のセンシング段と、
前記第２のセンシング段に応答する出力ドライバ
を備えたメモリ・デバイス用センス増幅器。
【請求項１１】
前記電流シンクが、前記第１のセンシング段と前記第２のセンシング段を同時に並列に活動化させる、請求項１０に記載のセンス増幅器。
【請求項１２】
前記センス増幅器の前記第１のセンシング段および第２のセンシング段の活動化が同時に起こるように制御され、前記第１のセンシング段が、前記第２のセンシング段と並列に活動化される、請求項１０に記載のセンス増幅器。
【請求項１３】
前記出力ドライバが、前記第２のセンシング段に接続された一対の高速ＣＭＯＳインバータ回路である、請求項１２に記載のセンス増幅器。
【請求項１４】
メモリ・デバイス用２段式センス増幅器の一対の相補センス線上の信号を検出する方法であって、
第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた第１のセンシング段を用いて、第１のセンス線と第２のセンス線の間の差動電圧を検出するステップと、
前記第１のセンシング段に応答し、前記第１のセンシング段と並列した交差結合されたインバータを備え、センス・イネーブル信号によって活動化される第２のセンシング段を用いて、前記差動電圧を増幅するステップと、
前記第２のセンシング段に応答する出力ドライバを用いて出力信号を生成するステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明には、一般には半導体メモリ用のセンス増幅器に関し、より詳細には、ＣＭＯＳメモリ用の高性能２段式センス増幅回路に関する。
【背景技術】
【０００２】
既存の相補型金属酸化膜半導体（ＣＭＯＳ）メモリは、ディジタル０またはディジタル１状態に対応する電荷をそれぞれが蓄積した多数の個別メモリ・セルからなる。このメモリは、複数のマルチビット・ワードをそれぞれが表すいくつかのセルを含んでいる。特定のセルを読み取るときには、センス増幅器に接続されたビット線上に、そのセルの状態に対応した小電圧信号が生成される（図１参照）。センス増幅器は、ディジタル０状態を表わすビット線小（低）出力電圧と、これよりもいくらか大きい（高い）、ディジタル１状態を表わすビット線電圧とを識別する。高性能の高密度ＣＭＯＳスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）の読取りは、超高速マイクロプロセッサと両立する非常に速い速度で実施されることが好ましい。高速性能に対する最大の障害は、１本のビット線上の小さなアレイ・セル・アナログ信号を完全な振幅のディジタル信号に増幅する回路から生じる。さらに、アナログ信号の高速読出しの主な問題の１つは、０信号と１信号の識別にかかる時間、および入力信号が適正に識別された後の出力信号の生成にかかる時間である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
既存のいくつかのセンス増幅器設計では、信号検出回路の状態を適正にトリガするために大きなビット線電圧振幅が必要であり、したがってメモリ・アクセス時間が長くなる。別のセンス増幅器設計では、ビット線に大きな容量性負荷が追加され、これによってビット線上の信号発達速度が低下する。その結果、完全なセンス信号の生成にかなりの時間が必要となり、ＳＲＡＭ速度に相当な遅延が加わる。したがって、低い負荷静電容量を示し、かつ高速センシングを容易にするセンス増幅器が求められている。
【課題を解決するための手段】
【０００４】
例示的な一実施形態では、それぞれ第１のセンス線および第２のセンス線に動作可能に接続された第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた、第１のセンス線および第２のセンス線上の容量性負荷を低減するための第１のセンシング段を備えたメモリ・デバイス用センス増幅器が開示される。センシング・デバイスのソース端子はスイッチング可能な電流シンクに接続されており、そのドレイン端子は第２のセンシング段の入力に接続されている。このセンス増幅器はさらに、第１のセンシング段に応答する交差結合されたインバータを備え、選択された遅延の後のセンス・イネーブル信号によって活動化される第２のセンシング段と、第２のセンシング段に応答する出力ドライバとを含む。
【０００５】
さらに、例示的な一実施形態では、それぞれ第１のセンス線および第２のセンス線に動作可能に接続された第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた、第１のセンス線および第２のセンス線上の容量性負荷を低減するための第１のセンシング段を備えたメモリ・デバイス用センス増幅器が開示される。センシング・デバイスのソース端子はスイッチング可能な電流シンクに接続されており、そのドレイン端子は第２のセンシング段の入力に接続されている。このセンス増幅器はさらに、スイッチング可能な電流シンクに結合された交差結合された一対の相補インバータを備え、第１のセンシング段に応答し、第１のセンス線および第２のセンス線に動作可能に接続され、センス・イネーブル信号によって活動化される第２のセンシング段と、第２のセンシング段に応答する出力ドライバとを含む。
【０００６】
さらに、例示的な他の実施形態では、メモリ・デバイス用２段式センス増幅器の一対の相補センス線上の信号を検出する方法が開示される。この方法は、第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた第１のセンシング段を用いて、第１のセンス線と第２のセンス線の間の差動電圧を検出するステップと、第１のセンシング段に応答する交差結合されたインバータを備えた第２のセンシング段を用いて前記差動電圧を増幅するステップとを含む。第２のセンシング段は、選択された遅延の後のセンス・イネーブル信号によって活動化され、第１のセンシング段は、第２のセンシング段が活動化された後に非活動化される。この方法はさらに、第２のセンシング段に応答する出力ドライバを用いて出力信号を生成するステップを含む。
【０００７】
さらに、例示的な他の実施形態では、メモリ・デバイス用２段式センス増幅器の一対の相補センス線上の信号を検出する方法が開示される。この方法は、第１のセンシング・デバイスおよび第２のセンシング・デバイスを備えた第１のセンシング段を用いて、第１のセンス線と第２のセンス線の間の差動電圧を検出するステップと、前記第１のセンシング段に応答し、前記第１のセンシング段と並列した交差結合されたインバータを備え、センス・イネーブル信号によって活動化される第２のセンシング段を用いて、差動電圧を増幅するステップとを含む。この方法はさらに、第２のセンシング段に応答する出力ドライバを用いて出力信号を生成するステップを含む。
【０００８】
これらの改良およびその他の改良は以下の詳細な説明に記載されている。本発明ならびに本発明の利点および特徴をより理解するため、以下の説明および図面を参照されたい。
【０００９】
次に、添付図面を参照して本発明を例示的に説明する。全図面を通じて同じ要素には同じ符号が付けられている。
【００１０】
以下の詳細な説明では、本発明の好ましい実施形態ならびにその利点および特徴を、図面を参照して例示的に説明する。
【発明を実施するための最良の形態】
【００１１】
現状技術のＳＲＡＭ設計において、低電力および高速度は決定的に重要な要素である。メモリ・アレイのアクセス遅延および電力消費を低減させるため、ビット線上の電圧振幅は供給電圧Ｖｄｄの振幅に比べて大幅に小さい。センス増幅器がオンになるのに必要な電圧振幅は一般にＶｄｄ電圧の約１０〜１５％である。この小さなビット線振幅をレール・ツー・レール（ｒａｉｌ−ｔｏ−ｒａｉｌ）の完全な電圧振幅に増幅するため、差動センス増幅器が使用される。図２に、既存のセンス増幅器構成の簡略図を示す。読取り操作中にビット線間に電圧差が発達する。十分な電圧差に到達したときに、センス増幅器はセンス増幅器イネーブル（ＳＡＥ）信号によってオンになる。ビット線入力に応じて、交差結合されたインバータ対が、完全な電圧振幅を有する安定状態に移動する。しかし、これらのタイプの設計はその意図する目的に対しては適しているが、３つの欠点がある。第１に、このセンス増幅器は単一の増幅段からなり、したがってそのセンシング速度は限られている。第２に、交差結合されたセンシング・デバイス（ゲート端子およびドレイン端子）、ならびに出力ドライバ（ｐ６／ｎ６およびｐ７／ｎ７）が全てビット線に直接に接続されており、これによって相当な負荷静電容量がビット線に加わり、センス信号のスルー・レートが低下する。第３に、センス線ＳＴＩおよびＳＣＩは、センス増幅器が活動化されたときに完全な振幅でスイッチし、これによって、やはり完全な振幅でスイッチするビット線を結合する。これによって、読取りサイクルの終わりにビット線が復元されるときの消費電力が増大する。
【００１２】
次に図１および３を参照する。例示的な一実施形態では、センス線上の容量性負荷を低減するセンス増幅器１０が開示される。以後このセンス線を、メモリ・セルに示されているようにＳＴＩ１２およびＳＣＩ１４（Sense True InputおよびSense Complement Input）と呼ぶことがある。さらに、２つの増幅段を使用することによって、センス線ＳＴＩ１２とＳＣＩ１４の間の差動電圧のより高速なセンシングが提供される。これらの２つの要因によってＳＲＡＭの読取りアクセス時間は大幅に向上する。例示的な一実施形態のセンス増幅器１０を実現するため、既存のセンス増幅器構成（図２）を修正して２段式（カスケード式）増幅を含める。ただしこれに限定されるわけではない。ＳＴＩ１２およびＳＣＩ１４は、センス増幅器の入力に接続された線／ノードである。センス線ＳＴＩ１２およびＳＣＩ１４は、高インピーダンス・センシング・デバイス１６だけに接続されている。例示的な一実施形態では、センス線ＳＴＩ１２およびＳＣＩ１４が、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタのゲートに接続される。ビット線信号は、図１のビット線ＢＬＴおよびＢＬＣ（BitLine TrueおよびBit Line Complement）からビット・スイッチ回路（図１）を介して入力ＳＴＩ１２およびＳＣＩ１４に「伝達（transfer）」されるので、ＳＴＩ１２およびＳＣＩ１４をビット線伝達ノードと記述することもできる。ビット・スイッチ回路は、一組のビット・デコード信号によって制御された１つまたは複数の伝達ゲート（例えばパス・ゲート・トランジスタ）を含むことができる。ただしこれに限定されるわけではない。読取り操作では、選択された伝達ゲートがオンになり、ビット線ＢＬＴ／ＢＬＣからセンス線ＳＴＩ１２およびＳＣＩ１４へビット線信号が渡される。
【００１３】
例示的な一実施形態では、本発明を説明するためにＮＭＯＳおよびＰＭＯＳデバイスが開示されるが、他のタイプのデバイスも可能であることを理解されたい。このようなデバイスは例えば、ＣＭＯＳ、他のＦＥＴ、ＪＦＥＴ、トランジスタ、半導体デバイスおよび他の同種のデバイス、ならびにこれらのうちの少なくとも１種類のデバイスを含む組合せ、を含むことができる。例示的な一実施形態のセンス増幅器構成１０は、センス線ＳＴＩ１２およびＳＣＩ１４に接続したデバイスのサイズおよび数を低減することによって、センス線ＳＴＩ１２およびＳＣＩ１４上の負荷静電容量を低減する。負荷静電容量を小さくすると、センス線ＳＴＩ１２およびＳＣＩ１４上の差動電圧の発達が容易になる（例えば、信号レベルが変化したときに充電／放電するより小さい静電容量。同様に、２段式センシングを使用することによって、センシング・デバイス１６（ｎｓ１／ｎ２と表示）を含む負荷の軽い入力段１８とそれに続くより高電力の第２段２０を提供し、これによってより短いセンシング時間およびより大きな出力駆動能力を可能にする。言い換えると、段を追加することにより、駆動されるデバイスの数の低減（出力ドライバがノードＳＴＩ１２およびＳＣＩ１４から切り離されるため）、ならびに駆動されるデバイスのサイズの低減（第１段のセンシング・デバイス１６（ｎｓ１／ｎｓ２）が第２段のデバイス（ｎｓ３／ｎｓ４）よりも小さく、ｎｓ３／ｎｓ４のゲートだけがＳＴＩ／ＳＣＩノードに接続されているため）によって、センス線ＳＴＩ１２およびＳＣＩ１４上の負荷が低減される。例示的な一実施形態では、センス線ＳＴＩ１２／ＳＣＩ１４と第２段２０との間に、したがって結局はセンス線ＳＴＩ１２／ＳＣＩ１４と全体が２２で示された出力ドライバとの間に、（負荷として非常に低いゲート静電容量を示す）非常に小さなデバイスが挿入される。さらに、入力段１８としてのセンシング・デバイス１６の追加は、その利得を利用して、第２段２０および出力ドライバ２２を駆動することを容易にする。
【００１４】
図３は、例示的な一実施形態の例示的な高性能２段式（ＣＭＯＳ）センス増幅器１０の回路図である。このゲート入力（すなわちトランジスタのゲートに接続された入力）２段式センシング方式は、ビット線（図１のＢＬＴおよびＢＬＣ）に多数のメモリ・セルが接続されている状況で特に有用である。高密度ＳＲＡＭでは例えば、一対のビット線（例えばＢＬＴ０およびＢＬＣ０）に１２８個から２５６個（またはそれ以上）のメモリ・セルが接続されている。ビット線ＢＬＴおよびＢＬＣならびにこれらに接続されたデバイスがかなりの静電容量を示すことがあり、これによって読取りのための信号発達速度が低下する可能性がある。有利には、入力段１８（本明細書では第１段とも呼ぶ）のセンシング・デバイス１６（例えばＮＭＯＳトランジスタ）の単一のゲート入力だけがそれぞれのセンス線ＳＴＩ１２およびＳＣＩ１４に接続されるので、例示的な一実施形態のセンス増幅器１０のこのゲート入力回路トポロジによって、ビット線ならびにセンス増幅器の入力線／ノードＳＴＩ１２およびＳＣＩ１４が経験する入力静電容量が相当に低減する。図２に示した設計などの既存の設計では、交差結合されたＮＭＯＳおよびＰＭＯＳセンシング・デバイスならびに大きな出力駆動デバイスの複数のゲート、ドレインおよびソースがセンス線に接続されることを理解されたい。センス線ＳＴＩ１２およびＳＣＩ１４に追加される容量性負荷が小さいと、センス線ＳＴＩ１２およびＳＣＩ１４上の電圧のスルー・レートが大幅に向上し、差動電圧の発達が速くなってセンシングが高速になる。さらに、２段式回路（例えば第１段１８および第２段２０）の第１段１８は、センス線ＳＴＩ１２およびＳＣＩ１４上の小差動電圧を増幅し、交差結合されたインバータ（第２段２０）にはるかに高い差動電圧を提示する。これによって、センス線ＳＴＩ１２とＳＣＩ１４の間の差動電圧を、回路出力に供給されるレール・ツー・レールの完全な振幅へより高速に増幅することが可能になる。したがって、この２段式センシングはセンス増幅器１０の電圧利得を事実上増大させ、より高速な回路スイッチングを提供する。さらに、出力駆動デバイス２２（ｐ７／ｎ７およびｐ８／ｎ８）は、センス線ＳＴＩ１２およびＳＣＩ１４から切り離され、代わりに第２段２０の出力ノード（図の６および７）に接続される。このように出力デバイス２２を入力段１８から分離することによって、ノードＳＴＩ１２およびＳＣＩ１４上の入力容量性負荷が低減され、同時に、第２段の出力ノード（６／７）にはるかに大きな出力駆動デバイス２２を接続すること、したがってより高速でより高い出力駆動能力を提供することが可能になる。
【００１５】
図３を続けて参照する。センス増幅器１０は５つのセクション、すなわち全体が３０で示された入力プリチャージ、センス・トリガ・タイミング４０、第１のセンシング段１８、全体が２０で示された第２のセンシング段、および全体が２２で示された出力ドライバを含む。ただしこれらに限定されるわけではない。
【００１６】
入力プリチャージ。ｓｔｉと表示された入力端子２４およびｓｃｉと表示された入力端子２６は、それぞれのセンス線ＳＴＩ１２およびＳＣＩ１４またはビット・スイッチ回路（図１）、あるいはその両方に接続されている。待機モードの間に、またはメモリ読取り操作の後に、センス線入力ＳＴＩ１２およびＳＣＩ１４は、ｒｓｅと表示されたリセット・イネーブル信号２８によって、ＰＭＯＳデバイスｐｒ１およびｐｒ３を介し、Ｖｄｄと表示された供給電圧に復元される。同時に、ＰＭＯＳデバイスｐｒ２がセンス線を等化する。リセット・イネーブル信号ｒｓｅ２８はさらに、ＰＭＯＳデバイスｐｒ４、ｐｒ５、ｐｒ６を介して第２段の内部電圧を復元する。すなわち、第２段２０の内部電圧を供給電圧Ｖｄｄにリセットする。
【００１７】
センス・トリガ・タイミング４０。例示的な一実施形態のセンス増幅器１０のこの部分では、デバイスｐ１／ｎ１からｐ３／ｎ３と表示されたインバータ・チェーンが、第１段１８および第２段２０の回路を駆動するｓａｅと表示されたセンス・イネーブル信号４２のバッファリングおよび遅延発生を提供する。先に述べたとおり、第１段１８は、ＮＭＯＳセンシング・デバイス１６、例えばトランジスタｎｓ１／ｎｓ２と、プルダウン・デバイスｎ４／ｎ１２とを含む。ただしこれらに限定されるわけではない。例示的な一実施形態では、プルダウン・デバイスｎ１２が、第２段からのフィードバック信号によってゲートされる。このフィードバックの効果は、第２段２０が活動化されたときに、第１段１８が使用禁止になる、例えばシャットオフされることを保証することである。有利には、この方法は、同時に駆動される／動作するトランジスタの数を減らすことによってかなりの電力を節約する。電力消費の低減は熱の発生を減らし利用を容易にする。
【００１８】
第２のセンシング段２０は、交差結合された２つのインバータｐ４／ｎｓ３およびｐ５／ｎｓ４、ならびにｎ６プルダウンおよびｐ１２プルアップを含む。第２段２０は、第１段１８の後、選択された遅延の後に、センス・イネーブル信号ｓａｅ４２によって活動化される（２つのインバータ遅延が図示されているが他の遅延も可能である）。第２段２０のタイミングは、第１段１８によって生成される所望の電圧差によって決まる。第２段２０がオンになると、第１段１８は、先に述べたフィードバック・デバイスｎ１２を介してオフにゲートされる。
【００１９】
出力ドライバ２２は、トランジスタ対ｐ７／ｎ７およびｐ８／ｎ８を含む高電力プッシュプル回路を含む。ただしこれに限定されるわけではない。このプッシュプル回路は、第２段２０の交差結合されたインバータに接続され、これによって駆動される。
【００２０】
センス増幅器１０の動作は、（センス増幅器１０の選択されたノードに既知の電圧を確立する）プリチャージから始まる。読取り操作の前に（または待機モードの間に）、リセット・イネーブル入力信号２８／ｒｓｅを引き下げてＰＭＯＳプリチャージ・デバイス（ｐｒ１〜ｐｒ3）および（ｐｒ４〜ｐｒ６）をオンにすることによって、ｓｔｉ／ｓｃｉ（センス線信号ＳＴＩ１２およびＳＣＩ１４）をＶｄｄにプリチャージする。読取り操作開始後、高レベルにスイッチしたリセット・イネーブル信号２８／ｒｓｅによってプリチャージ・デバイスはオフになる。メモリ・セル上のデータ極性に応じて所与のビット線上の選択されたメモリ・セルが活動化され、（それぞれｓｔｉおよびｓｃｉに接続された）ｂｌｔおよびｂｌｃ（図１）の一方が引き下げられ、他方は高レベルを維持し、これによってセンス線ＳＴＩ１２とＳＣＩ１４の間に小さな電圧差が徐々に発達する。ｓｔｉ／ｓｃｉ入力上の差動電圧が十分な大きさに達すると（このタイミングは、この図には示されていないＳＲＡＭ構造中のセンス増幅器タイミング発生器によって予め決められている）、（センス増幅器タイミング発生器から入力する）ｓａｅ信号がトリガされる。この信号は、まず最初に第１段のセンシング・デバイス１６  ｎ４およびｎｓ１／ｎｓ２をオンにして、入力センス線の電圧差を予め増幅する。これらのトランジスタは、内部ノード６および７により大きな差動電圧が構築されるのを助ける。これらのノードは、第２段２０の交差結合された相補デバイスｐ４／ｎｓ３およびｐ５／ｎｓ４に直接に供給する。ｐ２／ｎ２およびｐ３／ｎ３による２インバータ遅延４０の後、電流源デバイスｎ５がオンに切り替わり、第２のセンシング段２０を活動化させる。交差結合されたトランジスタ対は、ノード６および７のはるかに大きな差動電圧を見て、この電圧を完全なＶｄｄ振幅までさらに増幅し、プッシュプル出力デバイス２２のｐ７またはｎ７をオンに駆動する。
【００２１】
次に図１および図４を参照する。例示的な一実施形態では、メモリ・セルに示されているセンス線ＳＴＩ１２およびＳＣＩ１４（Sense True InputおよびSense Complement Input）上の容量性負荷を低減するセンス増幅器１０ａが開示される。さらに、２つの並列増幅段を使用することによって、センス線ＳＴＩ１２とＳＣＩ１４の間の差動電圧のより高速なセンシングが提供される。これらの２つの要因によってＳＲＡＭの読取りアクセス時間は大幅に向上する。この場合も、この例示的な実施形態のセンス増幅器１０ａを実現するため、既存のセンス増幅器構成（図２）を修正して２段式（カスケード式）増幅を含める。ただしこれに限定されるわけではない。ＳＴＩ１２およびＳＣＩ１４はセンス増幅器の入力に接続された線／ノードである。この実施形態では、センス線ＳＴＩ１２およびＳＣＩ１４がそれぞれ、第１段１８の第１のセンシング・デバイス１６（図にはｎｓ１と表示されている）のゲートおよびドレインに接続されており、第１段１８の第２のセンシング・デバイス１６（図にはｎｓ２と表示されている）では、センス線ＳＴＩ１２およびＳＣＩ１４がそれぞれドレインおよびゲートに接続されている。センス線ＳＴＩ１２およびＳＣＩ１４はさらに、第２段２０のセンシング・デバイス（図にはｎｓ３／ｎｓ４と表示されている）のゲートにも接続されている。以前に論じたとおり、センス線ＳＴＩ１２およびＳＣＩ１４は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタのゲートおよびドレインに接続されている。ビット線信号は、図１のビット線ＢＬＴおよびＢＬＣ（BitLine TrueおよびBit Line Complement）からビット・スイッチ回路（図１）を介して入力ＳＴＩ１２およびＳＣＩ１４に「伝達（transfer）」されるので、ＳＴＩ１２およびＳＣＩ１４をビット線伝達ノードと記述することもできる。ビット・スイッチ回路は、一組のビット・デコード信号によって制御された１つまたは複数の伝達ゲート（例えばパス・ゲート・トランジスタ）を含むことができる。ただしこれに限定されるわけではない。読取り操作では、選択された伝達ゲートがオンになり、ビット線ＢＬＴ／ＢＬＣからセンス線ＳＴＩ１２およびＳＣＩ１４へビット線信号が渡される。
【００２２】
この場合も、例示的な一実施形態では本発明を説明するためにＮＭＯＳおよびＰＭＯＳデバイスが開示されるが、他のタイプのデバイスも可能であることを理解されたい。このようなデバイスは例えば、ＣＭＯＳ、他のＦＥＴ、ＪＦＥＴ、トランジスタ、半導体デバイスおよび他の同種のデバイス、ならびにこれらのうちの少なくとも１種類のデバイスを含む組合せ、を含むことができる。例示的な一実施形態のセンス増幅器構成１０ａは、センス線ＳＴＩ１２およびＳＣＩ１４に接続したデバイスのサイズおよび数を低減することによって、センス線ＳＴＩ１２およびＳＣＩ１４上の負荷静電容量を低減する。負荷静電容量を小さくすると、センス線ＳＴＩ１２およびＳＣＩ１４上の差動電圧の発達が容易になる（例えば、信号レベルが変化したときに充電／放電するより小さい静電容量。同様に、並列２段式センシングを使用することによって、センシング・デバイス１６（ｎｓ１／ｎ２）を含む負荷の軽い入力段／第１段１８とそれに続く（デバイスｎｓ３／ｎｓ４を含む）より高電力の第２段２０を提供し、これによってより短いセンシング時間およびより大きな出力駆動能力を可能にする。言い換えると、段を追加することにより、駆動されるデバイスの数の低減（出力ドライバがノードＳＴＩ１２およびＳＣＩ１４から実質的に切り離されるため）、ならびに駆動されるデバイスのサイズの低減（第１段のセンシング・デバイスｎｓ１／ｎｓ２が第２段のデバイスｎｓ３／ｎｓ４よりも小さく、ｎｓ３／ｎｓ４のゲートだけがＳＴＩ／ＳＣＩノードに接続されているため）によって、センス線ＳＴＩ１２およびＳＣＩ１４上の負荷が低減される。例示的な一実施形態では、センス線ＳＴＩ１２／ＳＣＩ１４と第２段２０との間に、したがって結局はセンス線ＳＴＩ１２／ＳＣＩ１４と全体が２２で示された出力ドライバとの間に、（負荷として非常に低いゲート／ドレイン静電容量を示す）非常に小さなデバイスが挿入される。さらに、入力段１８としてのセンシング・デバイス１６の追加は、その利得を利用して、第２段２０および出力ドライバ２２を駆動することを容易にする。
【００２３】
図４は、例示的な一実施形態の例示的な高性能並列２段式（ＣＭＯＳ）センス増幅器１０ａの回路図である。この並列２段式センシング方式は、ビット線（図１のＢＬＴおよびＢＬＣ）に多数のメモリ・セルが接続されている状況で特に有用である。高密度ＳＲＡＭでは例えば、一対のビット線（例えばＢＬＴ０およびＢＬＣ０）に１２８個から２５６個（またはそれ以上）のメモリ・セルが接続されている。ビット線ＢＬＴおよびＢＬＣならびにこれらに接続されたデバイスがかなりの静電容量を示すことがあり、これによって読取りのための信号発達速度が低下する可能性がある。有利には、入力段１８のセンシング・デバイス１６（ｎｓ１／ｎｓ２）のサイズが小さく、第２段２０のセンシング・デバイス（ｎｓ３／ｎｓ４）のゲートがそれぞれセンス線ＳＴＩ１２およびＳＣＩ１４に接続されるので、例示的な一実施形態のセンス増幅器１０ａのこの入力回路トポロジによって、ビット線ならびにセンス増幅器の入力線／ノードＳＴＩ１２およびＳＣＩ１４が経験する入力静電容量が相当に低減する。図２に示した設計などの既存の設計では、交差結合されたＮＭＯＳおよびＰＭＯＳセンシング・デバイスならびに大きな出力駆動デバイスの複数のゲート、ドレインおよびソースがセンス線に接続されることを理解されたい。センス線ＳＴＩ１２およびＳＣＩ１４に追加される容量性負荷が小さいと、センス線ＳＴＩ１２およびＳＣＩ１４上の電圧のスルー・レートが大幅に向上し、差動電圧の発達が速くなってセンシングが高速になる。さらに、２段式回路（例えば第１段１８および第２段２０）の第１段１８は、センス線ＳＴＩ１２およびＳＣＩ１４上の小差動電圧を増幅し、交差結合された相補デバイスｎｓ３／ｐ５およびｎｓ４／ｐ６（第２段２０）にはるかに高い差動電圧を提示する。これによって、センス線ＳＴＩ１２とＳＣＩ１４の間の差動電圧を、回路出力に供給されるレール・ツー・レールの完全な振幅へより高速に増幅することが可能になる。したがって、この２段式センシングはセンス増幅器１０ａの電圧利得を事実上増大させ、より高速な回路スイッチングを提供する。さらに、出力駆動デバイス（ｐ７／ｎ７およびｐ８／ｎ８）は、センス線ＳＴＩ１２およびＳＣＩ１４から切り離され、代わりに第２段２０の出力ノード（図の６および７）に接続される。このように出力デバイス２２を入力段１８から分離することによって、ノードＳＴＩ１２およびＳＣＩ１４上の入力容量性負荷が低減され、同時に、第２段の出力ノード（６／７）にはるかに大きな出力駆動デバイス２２を接続すること、したがってより高速でより高い出力駆動能力を提供することが可能になる。
【００２４】
センス増幅器１０ａの並列２段式回路トポロジの他の主な利点は、第１段のセンシング・デバイス１６（ｎｓ１／ｎｓ２）と第２段２０のセンシング・デバイス（ｎｓ３／ｎｓ４）が、図４にはｎ２と表示されている同じ電流シンク５０によって同時に活動化されることである。したがって並列２段式のセンシングとなる。有利には、センス増幅器１０ａのこのような構成は、回路のスイッチング遅延をかなり低減する（これは、通常のカスケード回路トポロジと同じように、第２段２０のスイッチングが第１段１８の完了を待つ必要がないためである）。第１段１８と第２段２０は同時にオンになるが、電流比（例えば利得）は異なる。例示的な一実施形態では、第１段のセンシング・デバイス１６（ｎｓ１／ｎｓ２）が、第２段２０のデバイス（例えば図のｎ３／ｎ４）よりも小さなデバイスとして選択され、したがって、第１段１８のスイッチング・デバイス１６のスイッチング電流が第２段のデバイスのスイッチング電流よりもかなり小さくなる。有利には、センス増幅器１０ａのこの構成は、第１段１８が、センス線ＳＴＩ１２およびＳＣＩ１４に対してより小さな負荷効果を有することを可能にし、第２段２０が、はるかに高い電力駆動能力を有することを可能にする。センス線ＳＴＩ１２およびＳＣＩ１４をプルダウンし、これによってビット線をプルダウンする第１段１８からの電流負荷を低くすることによって、電圧振幅がより小さくなる。すなわち、レール・ツー・レール電圧振幅に近い図２に示した構成よりも電圧振幅が小さくなる。したがって、読取り操作終了時の復元のための消費電力が低減される。電力消費の低減は熱の発生を減らし利用を容易にする。
【００２５】
図４を続けて参照する。センス増幅器１０ａは５つのセクション、すなわち全体が３０で示された入力プリチャージ、センス・トリガ・タイミング４０、第１のセンシング段１８、全体が２０で示された第２のセンシング段、全体が２２で示された出力ドライバを含む。ただしこれらに限定されるわけではない。
【００２６】
入力プリチャージ。ｓｔｉと表示された入力端子２４およびｓｃｉと表示された入力端子２６は、それぞれのセンス線ＳＴＩ１２およびＳＣＩ１４またはビット・スイッチ回路（図１）、あるいはその両方に接続されている。待機モードの間に、またはメモリ読取り操作の後に、センス線入力ＳＴＩ１２およびＳＣＩ１４は、ｒｓｅと表示されたリセット・イネーブル信号２８によって、ＰＭＯＳデバイスｐｒ１およびｐｒ３を介し、Ｖｄｄと表示された供給電圧に復元される。同時に、ＰＭＯＳデバイスｐｒ２がセンス線を等化する。リセット・イネーブル信号ｒｓｅ２８はさらに、ＰＭＯＳデバイスｐｒ４、ｐｒ５、ｐｒ６を介して第２段の内部電圧（ノード６および７）を復元する。すなわち、第２段２０の内部電圧を供給電圧Ｖｄｄにリセットする。
【００２７】
例示的な一実施形態のセンス増幅器１０ａのこの部分では、デバイスｐ１／ｎ１と表示されたインバータおよびプルアップ／プルダウン・デバイスｐ２／ｎ２を備えたセンス・トリガ・タイミング４０が、第１段の回路１８と第２段の回路２０を同時に駆動するｓａｅと表示されたセンス・イネーブル信号４２のバッファリングおよび電流シンク５０を提供する。
【００２８】
先に述べたとおり、第１段１８は、ＮＭＯＳセンシング・デバイス１６、例えばトランジスタｎｓ１／ｎｓ２と、プルダウン・デバイスｎ２とを含む。ただしこれらに限定されるわけではない。第１段のセンシング・デバイス１６  ｎｓ１／ｎｓ２は、センス線ＳＴＩ１２およびＳＣＩ１４ならびにプルアップＰＭＯＳデバイスｐ３／ｐ４とそれぞれ交差結合されたドレイン端子を有する。先に述べたとおり、ｎｓ１／ｎｓ２およびｐ３／ｐ４はともに、センス線ＳＴＩ１２およびＳＣＩ１４のスイッチング電流ならびに容量性負荷を低減するために小さなデバイスとして選択される。この第１のセンシング段１６の出力は、センス線ＳＴＩ１２およびＳＣＩ１４に交差結合され、第２段２０のスイッチング・デバイス（ｎｓ３／ｎｓ４）の入力ゲートを駆動する。有利には、この方法は、ｎｓ３／ｎｓ４のドレイン端子（高電力スイッチング・ノード）を第１段１８から切り離し、これによって大出力駆動デバイスを、センス線ＳＴＩ１２およびＳＣＩ１４上の負荷から分離する。その結果、より大きなセンシング速度が達成される。
【００２９】
第２のセンシング段２０は、交差結合された２つの相補デバイスｎｓ３／ｐ５およびｎｓ４／ｐ６を含む。ｐ５およびｐ６は、ノード６および７に対する交差結合されたプルアップを提供する。この第２段２０の入力は、先に説明したように第１段１８の出力に接続されたセンシング・デバイスｎｓ３／ｎｓ４のゲートである。第２段２０の出力は、出力ドライバ２２に高電力レール・ツー・レール・スイッチングを提供するノード６および７である。ノード６および７はさらに、ＰＭＯＳデバイスｐ５／ｐ６を駆動して交差結合されたフィードバック・プルアップをノード６または７に提供し、ＰＭＯＳデバイスｐ３／ｐ４を駆動して、交差結合された同様のフィードバック・プルアップをセンス線ＳＴＩ１２およびＳＣＩ１４上に提供する。第２段２０のソース端子（すなわちｎｓ３／ｎｓ４のソース）は、第１段１８のスイッチング・デバイス１６のソース端子に接続されている。この共通ソース・ノードは、第１段と第２段のセンシングが並列にトリガされるように単一のスイッチング電流シンク５０（ｎ２）によって駆動される。この方法を用いると、第２段のスイッチングが（カスケード設計の場合のように）第１段の完了を待つ必要がなくなるので、センシング速度はかなり向上する。さらに、出力ノード６および７はセンス線ＳＴＩ１２およびＳＣＩ１４から分離されているので、センス線ＳＴＩ１２およびＳＣＩ１４上の大きなビット線静電容量が負荷とはならず、したがってそれらのスイッチング速度（スルー・レート）は大幅に向上する。これによってノード６および７は、高電力出力駆動能力を提供する非常に大きな出力デバイスを取り扱うことができる。
【００３０】
出力ドライバ２２は、この実施形態では真および補動的出力を供給する相補デバイスｐ７／ｎ７およびｐ８／ｎ８によって形成された一対の高電力インバータを含む。ただしこれに限定されるわけではない。出力ドライバ２２はあるいは、３状態動的出力を供給するトランジスタ対ｐ７／ｎ７およびｐ８／ｎ８を含む高電力プッシュプル回路を使用して形成することもできる。図５に、プッシュプル回路を使用して出力ドライバ２２を形成するセンス増幅器の他の代替実施形態１０ｂを示す。このインバータまたはプッシュプル回路は、第２段２０の交差結合された相補デバイスに接続され、これによって駆動される。
【００３１】
図４および５を続けて参照する。センス増幅器１０ａおよび１０ｂの動作は、（センス増幅器１０ａおよび１０ｂの選択されたノードに既知の電圧を確立する）プリチャージから始まる。読取り操作の前に（または待機モードの間に）、リセット・イネーブル入力信号２８／ｒｓｅを引き下げてＰＭＯＳプリチャージ・デバイス（ｐｒ１〜ｐｒ３）および（ｐｒ４〜ｐｒ６）をオンにすることによって、ｓｔｉ／ｓｃｉ（センス線信号ＳＴＩ１２およびＳＣＩ１４）をＶｄｄにプリチャージする。読取り操作開始後、高レベルにスイッチしたリセット・イネーブル信号２８／ｒｓｅによってプリチャージ・デバイスはオフになる。メモリ・セル上のデータ極性に応じて所与のビット線上の選択されたメモリ・セルが活動化され、（それぞれｓｔｉおよびｓｃｉに接続された）ｂｌｔおよびｂｌｃ（図１）の一方が引き下げられ、他方は高レベルを維持し、これによってセンス線ＳＴＩ１２とＳＣＩ１４の間に小さな電圧差が徐々に発達する。ｓｔｉ／ｓｃｉ入力上の差動電圧が十分な大きさに達すると（このタイミングは、この図には示されていないＳＲＡＭ構造中のセンス増幅器タイミング発生器によって予め決められている）、（センス増幅器タイミング発生器から入力する）ｓａｅ信号がトリガされる。この信号は、第１段のセンシング・デバイス１６  ｎｓ１／ｎｓ２と第２段のセンシング・デバイス２０  ｎｓ３／ｎｓ４を同時にオンにして、入力センス線の電圧差を増幅する。この並列２段式センシング方式は、完全なＶｄｄ振幅を提供して出力デバイスを駆動する内部ノード６および７のより高速なスルー・レートによって、はるかに大きな差動電圧が構築されるのを助ける。このセンス増幅器１０ａおよび１０ｂの出力は事実上、真／補出力または３状態出力を有する動的出力である（すなわち信号がパルスである）。
【００３２】
特に明記しない限り、同種の項目を表す第１、第２といった命名法の使用、または他の同様の命名法の使用は、特定の順序を指定しまたは含意するものではないことを理解されたい。
【００３３】
例示的な実施形態を参照して本発明を説明してきたが、本発明の範囲から逸脱することなくさまざまな変更を実施できること、および本発明の諸要素の代わりに等価物を使用できることを当業者は理解されたい。さらに、特定の状況または材料を本発明の教示に適合させるため、その必須の範囲から逸脱することなく多くの修正を実施することができる。したがって、本発明は、本発明を実施するために企図される最良の形態として開示した特定の実施形態に限定されるものではなく、本発明は、添付の請求項の範囲に含まれる全ての実施形態を含むものである。
【図面の簡単な説明】
【００３４】
【図１】例示的な一実施形態とともに使用することができるＣＭＯＳメモリ・アレイ／センス増幅器を示す図である。
【図２】大きな入力容量性負荷および単段式センシングを含む既存のセンス増幅器設計を示す図である。
【図３】例示的な一実施形態に基づく高性能２段式センス増幅回路を示す図である。
【図４】例示的な一実施形態に基づく、真および補動的出力を有する１つの高性能並列段式センス増幅回路を示す図である。
【図５】例示的な一実施形態に基づく、３状態動的出力を有する第２の高性能並列段式センス増幅回路を示す図である。
【符号の説明】
【００３５】
１０  センス増幅器
１０ａ  センス増幅器
１０ｂ  センス増幅器
１２  センス線
１４  センス線
１６  センシング・デバイス
１８  第１のセンシング段
２０  第２のセンシング段
２２  出力ドライバ
２４  入力端子
２６  入力端子
２８  リセット・イネーブル信号
３０  入力プリチャージ
４０  センス・トリガ・タイミング
４２  センス・イネーブル信号
５０  電流シンク
【図１】
2004342299.tif 000003
【図２】
2004342299.tif 000004
【図３】
2004342299.tif 000005
【図４】
2004342299.tif 000006
【図５】
2004342299.tif 000007