(57)【要約】【課題】外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路において、内部電源遮断時でも外部割込み要因からの割込み要求を外部へ通知する。【解決手段】割込み要求信号の出力セル１０７と外部割込み要因の入力セル１０８とをバイパス接続する抵抗素子１１５を備え、割込み要求信号の出力セル１０７を内部電源遮断時にハイインピーダンスに制御することにより、内部電源遮断時に外部割込み要因からの割込み要求信号をＣＰＵへ通知する。【選択図】  図１
2004157605.tif 000002
【特許請求の範囲】
【請求項１】
外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路であって、
前記割込み要求信号の出力端と前記外部割込み要因の入力端とをバイパス接続する抵抗素子と、
前記割込み要求信号の出力端を内部電源遮断時にハイインピーダンスに制御する制御手段と、
を備える半導体集積回路。
【請求項２】
外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路であって、
内部電源遮断後も電源供給が継続されるＩ／Ｏ電源部に前記割込み要求信号の出力端と前記外部割込み要因の少なくとも１つの入力端とをそれぞれバイパス接続する少なくとも１つの整流素子を備える半導体集積回路。
【請求項３】
外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路であって、
内部電源遮断後も電源供給が継続されるＩ／Ｏ電源部に設けられ、前記割込み要求信号の出力端と前記外部割込み要因の入力端とを前記内部電源遮断に連動する開閉動作でバイパス接続するスイッチング手段と、
前記割込み要求信号の出力端を前記内部電源遮断時にハイインピーダンスに制御する制御手段と、
を備える半導体集積回路。
【請求項４】
外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路であって、
内部電源遮断後も電源供給が継続されるＩ／Ｏ電源部に設けられ、前記割込み要求信号の出力端と前記外部割込み要因の入力端とを外部制御信号に応答する開閉動作でバイパス接続するスイッチング手段と、
前記割込み要求信号の出力端を前記外部制御信号供給時にハイインピーダンスに制御する制御手段と、
を備える半導体集積回路。
【請求項５】
外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路の割込み要求出力方法であって、
内部電源遮断時に前記割込み要求の出力端をハイインピーダンスに制御し、前記割込み要求信号の出力端と前記外部割込み要因の入力端とをバイパス接続した抵抗素子を介して前記外部割込み要因の入力端に供給される割込み要求信号を外部出力する半導体集積回路の割込み要求出力方法。
【請求項６】
外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路の割込み要求出力方法であって、
前記割込み要求信号の出力端と前記外部割込み要因の少なくとも１つの入力端とをそれぞれバイパス接続する少なくとも１つの整流素子を介して前記外部割込み要因の少なくとも１つの入力端に供給される割込み要求信号を外部出力する半導体集積回路の割込み要求出力方法。
【請求項７】
外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路の割込み要求出力方法であって、
内部電源遮断時に、前記割込み要求信号の出力端のハイインピーダンス制御および前記内部電源遮断時に閉じるスイッチング手段で前記割込み要求信号の出力端と前記外部割込み要因の入力端とのバイパス接続を行い、前記外部割込み要因の入力端に供給される割込み要求信号を外部出力する半導体集積回路の割込み要求出力方法。
【請求項８】
外部割込み要因からの割込み要求信号と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路の割込み要求出力方法であって、
外部制御信号供給時に、前記割込み要求の出力端のハイインピーダンス制御および前記外部制御信号供給時に閉じるスイッチング手段で前記割込み要求信号の出力端と前記外部割込み要因の入力端とのバイパス接続を行い、前記外部割込み要因の入力端に供給される割込み要求信号を外部出力する半導体集積回路の割込み要求出力方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路および半導体集積回路の割込み要求出力方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路を用いたシステム構成においては、外部割込み要因からの割込み要求信号を半導体集積回路内部に取り込み、そこで内部割込み要因による割込み要求信号と論理和制御を行い、１つの割込み要求信号に集約した後にＣＰＵに割込みを通知するようにシステムが構成される場合がある。
【０００３】
図５はこのような従来の割込み処理に係るシステム構成を示すブロック図である。図５において、５０１は半導体集積回路であり、内部あるいは外部からの割込み要因の論理和制御を行う割込み制御回路５１１を内蔵する。５０２は半導体集積回路５０１から通知される割込み要求を処理するＣＰＵ、５０３はＣＰＵ５０２から制御され半導体集積回路５０１に対して電源供給を行う電源供給素子である。５０４は外部割込み要因素子であり、この外部割込み要因素子５０４からのローアクティブの割込み信号は半導体集積回路５０１へ入力される。
【０００４】
半導体集積回路５０１は、回路に供給する電源電圧により、内部電源部５０５ａとＩ／Ｏ電源部５０５ｂに分離されており、ＣＰＵ５０２の制御を受け電源供給素子５０３からそれぞれ独立した電源供給を受ける。
【０００５】
Ｉ／Ｏ電源部５０５ｂには入出力端子セルが配置される。５０６は半導体集積回路５０１のパワーダウンモード時にＣＰＵ５０２からの内部電源遮断モード信号を受け取る入力セル、５０７はＣＰＵ５０２へ割込み要求信号を伝える出力セル、５０８は外部割込み要因素子５０４から発生する割込み要求信号を受け取る入力セルである。
【０００６】
内部電源部５０５ａとＩ／Ｏ電源部５０５ｂは異なる電圧で動作するため、電圧レベルシフタ回路を介して内部電源部５０５ａに配置されたロジックとＩ／Ｏ電源部５０５ｂに配置されたロジック間の信号受け渡しがなされる。そのため、出力セル５０７と入力セル５０８にはそれぞれ電圧レベルシフタ回路５０９、５１０が内蔵されている。
【０００７】
内部電源遮断モード信号は“１”アクティブであり、ＣＰＵ５０２がこの信号を“１”にすることにより半導体集積回路５０１に対して内部電源を遮断することをあらかじめ伝える。半導体集積回路５０１のパワーダウンモード移行に先立ち、ＣＰＵ５０２は、まず半導体集積回路５０１の入力セル５０６への内部電源遮断モード信号を“１”とし、Ｉ／Ｏ電源部５０５ｂの出力セルの論理を“Ｈ”または“Ｌ”のいずれかの安定方向に固定する。出力セル５０７の場合は内部電源遮断モード時は“Ｈ”に固定される。
【０００８】
その後、ＣＰＵ５０２は電源供給素子５０３に対して半導体集積回路の内部電源遮断命令を発行し、電源供給素子５０３は半導体集積回路５０１の内部電源部５０５ａに対する電源遮断を行う。この一連の手順により、半導体集積回路５０１をパワーダウンモードに移行させる。
【０００９】
内部電源部５０５ａには割込み制御回路５１１が配置され、外部割込み要因素子５０４から出力され入力セル５０８を通して内部電源部５０５ａに伝達される外部割込み要因５１２と、内部電源部５０５ａの他の回路で発生する内部割込み要因群５１３との論理和制御を行い、最終的に１つの割込み要求信号５１４として集約し、出力セル５０７を通じてＣＰＵ５０２に通知する。
【００１０】
なお、パワーダウンモード移行に関する割込み信号の扱いに関する技術は、特許文献１等に開示されている。
【００１１】
【特許文献１】
特開平９−４４２７８号公報
【００１２】
【発明が解決しようとする課題】
しかしながら上記従来の実施例による構成では、半導体集積回路のパワーダウンモード時に内部電源部が電源遮断されると同時に、内部電源部に配置される割込み制御回路が動作不能になる上、Ｉ／Ｏ電源部に配置される割込み要求信号の出力セルが“Ｈ”に固定されるため、外部割込み要因からの割込み要求が半導体集積回路の入力セルに伝えられても、これをＣＰＵに通知することができない。
【００１３】
この場合、半導体集積回路がパワーダウンモードである間は、外部割込み要因からの割込み要求をＣＰＵに通知することを中止するか、通知を中止できない場合は、半導体集積回路の出力セルからの割込み要求信号入力とは別に、ＣＰＵ側に外部割込み要因のための割込み要求信号入力を別途設けなければならない。
【００１４】
本発明は上記事情に鑑みてなされたもので、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路において、内部電源遮断時でも外部割込み要因からの割込み要求を外部へ通知することができる半導体集積回路および半導体集積回路の割込み要求出力方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この課題を解決するために、請求項１の半導体集積回路は、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路であって、前記割込み要求信号の出力端と前記外部割込み要因の入力端とをバイパス接続する抵抗素子と、前記割込み要求信号の出力端を内部電源遮断時にハイインピーダンスに制御する制御手段とを備える。
【００１６】
上記構成によれば、外部割込み要因の入力端と割込み要求信号の出力端とを抵抗素子でバイパス接続することにより、半導体集積回路の内部電源遮断時においても外部割込み要因からの割込み要求を外部に通知することが可能となる。
【００１７】
請求項２の半導体集積回路は、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路であって、内部電源遮断後も電源供給が継続されるＩ／Ｏ電源部に前記割込み要求信号の出力端と前記外部割込み要因の少なくとも１つの入力端とをそれぞれバイパス接続する少なくとも１つの整流素子を備える。
【００１８】
上記構成によれば、外部割込み要因の入力端と割込み要求信号の出力端とを整流素子でバイパス接続することにより、半導体集積回路の内部電源遮断時においても外部割込み要因からの割込み要求を外部に通知することが可能となる。また、少なくとも１つの整流素子が論理和回路を構成するため、外部割込み要因が複数発生しても割込み要求として外部へ確実に通知することが可能となる。さらに、バイパス接続する整流素子を内部電源遮断時にも電源供給が継続されるＩ／Ｏ電源部に配置することとにより、外部に回路を付加することなく、外部割込み要因からの割込み要求を外部に通知することが可能となる。
【００１９】
請求項３の半導体集積回路は、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路であって、内部電源遮断後も電源供給が継続されるＩ／Ｏ電源部に設けられ、前記割込み要求信号の出力端と前記外部割込み要因の入力端とを前記内部電源遮断に連動する開閉動作でバイパス接続するスイッチング手段と、前記割込み要求信号の出力端を前記内部電源遮断時にハイインピーダンスに制御する制御手段とを備える。
【００２０】
上記構成によれば、外部割込み要因の入力端と割込み要求信号の出力端とを内部電源遮断に連動して開閉するスイッチ手段でバイパス接続することにより、内部電源遮断時以外は回路から切り離し、内部電源遮断時にのみ上記バイパス接続を行い外部割込み要因からの割込み要求を外部に通知することが可能となる。また、スイッチング手段を内部電源遮断時にも電源供給が継続されるＩ／Ｏ電源部に配置することとにより、外部に回路を付加することなく、外部割込み要因からの割込み要求を外部に通知することが可能となる。
【００２１】
請求項４の半導体集積回路は、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路であって、内部電源遮断後も電源供給が継続されるＩ／Ｏ電源部に設けられ、前記割込み要求信号の出力端と前記外部割込み要因の入力端とを外部制御信号に応答する開閉動作でバイパス接続するスイッチング手段と、前記割込み要求信号の出力端を前記外部制御信号供給時にハイインピーダンスに制御する制御手段とを備える。
【００２２】
上記構成によれば、外部制御信号を用いてスイッチ手段を直接制御することが可能となり、内部電源遮断時にも外部割込み要因からの割込み要求を外部に通知することが可能となるとともに、ソフト処理上必要なときのみスイッチ手段を制御することが可能になる。また、スイッチング手段を内部電源遮断時にも電源供給が継続されるＩ／Ｏ電源部に配置することとにより、外部に回路を付加することなく、外部割込み要因からの割込み要求を外部に通知することが可能となる。
【００２３】
請求項５の半導体集積回路の割込み要求出力方法は、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路の割込み要求出力方法であって、内部電源遮断時に前記割込み要求の出力端をハイインピーダンスに制御し、前記割込み要求信号の出力端と前記外部割込み要因の入力端とをバイパス接続した抵抗素子を介して前記外部割込み要因の入力端に供給される割込み要求信号を外部出力する。
【００２４】
上記構成によれば、外部割込み要因の入力端と割込み要求信号の出力端とを抵抗素子でバイパス接続することにより、半導体集積回路の内部電源遮断時においても外部割込み要因からの割込み要求を外部に通知することが可能となる。
【００２５】
請求項６の半導体集積回路の割込み要求出力方法は、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路の割込み要求出力方法であって、前記割込み要求信号の出力端と前記外部割込み要因の少なくとも１つの入力端とをそれぞれバイパス接続する少なくとも１つの整流素子を介して前記外部割込み要因の少なくとも１つの入力端に供給される割込み要求信号を外部出力する。
【００２６】
上記構成によれば、外部割込み要因の入力端と割込み要求信号の出力端とをバイパス接続することにした整流素子を介して外部割り込み要因からの割込要求を、半導体集積回路の内部電源遮断時においても外部に通知することが可能となる。
【００２７】
請求項７の半導体集積回路の割込み要求出力方法は、外部割込み要因と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路の割込み要求出力方法であって、内部電源遮断時に、前記割込み要求信号の出力端のハイインピーダンス制御および前記内部電源遮断時に閉じるスイッチング手段で前記割込み要求信号の出力端と前記外部割込み要因の入力端とのバイパス接続を行い、前記外部割込み要因の入力端に供給される割込み要求信号を外部出力する。
【００２８】
上記構成によれば、外部割込み要因の入力端と割込み要求信号の出力端とを内部電源遮断に連動して開閉するスイッチ手段でバイパス接続することにより、内部電源遮断時以外は回路から切り離し、内部電源遮断時にのみ上記バイパス接続を行い外部割込み要因からの割込み要求を外部に通知することが可能となる。
【００２９】
請求項８の半導体集積回路の割込み要求出力方法は、外部割込み要因からの割込み要求信号と内部割込み要因との論理和出力を割込み要求信号として外部出力する半導体集積回路の割込み要求出力方法であって、外部制御信号供給時に、前記割込み要求の出力端のハイインピーダンス制御および前記外部制御信号供給時に閉じるスイッチング手段で前記割込み要求信号の出力端と前記外部割込み要因の入力端とのバイパス接続を行い、前記外部割込み要因の入力端に供給される割込み要求信号を外部出力する。
【００３０】
上記構成によれば、外部制御信号を用いてスイッチ手段を直接制御することが可能となり、内部電源遮断時にも外部割込み要因からの割込み要求を外部に通知することが可能となるとともに、ソフト処理上必要なときのみスイッチ手段を制御することが可能になる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態の構成を示すブロック図である。図１において、１０１は内部あるいは外部で発生する割込み要因の論理和制御を行う割込み制御回路を内蔵する半導体集積回路、１０２は半導体集積回路１０１から通知された割込み要求を処理するＣＰＵ、１０３はＣＰＵ１０２から制御され半導体集積回路１０１の内部電源部およびＩ／Ｏ電源部に対して電源供給を行う電源供給素子である。１０４は外部割込み要因素子であり、この外部割込み要因素子１０４からのローアクティブの割込み信号は半導体集積回路１０１へ入力される。
【００３２】
半導体集積回路１０１は、回路に供給する電源電圧により、内部電源部１０５ａとＩ／Ｏ電源部１０５ｂに分離されており、ＣＰＵ１０２の制御を受け電源供給素子１０３からそれぞれ独立した電源供給を受ける。
【００３３】
Ｉ／Ｏ電源部１０５ｂには入出力端子セルが配置される。１０６は半導体集積回路１０１のパワーダウンモード時にＣＰＵ１０２からの内部電源遮断モード信号を受け取る入力セル、１０７はＣＰＵ１０２へ割込み要求信号を伝える出力セル、１０８は外部割込み要因素子１０４から発生する割込み要求信号を受け取る入力セルである。
【００３４】
内部電源部１０５ａとＩ／Ｏ電源部１０５ｂは異なる電圧で動作するため、電圧レベルシフタ回路を介して内部電源部１０５ａに配置されたロジックとＩ／Ｏ電源部１０５ｂに配置されたロジック間の信号受け渡しがなされる。そのため、出力セル１０７と入力セル１０８にはそれぞれ電圧レベルシフタ回路１０９、１１０が内蔵されている。
【００３５】
内部電源遮断モード信号は“１”アクティブであり、ＣＰＵ１０２がこの信号を“１”にすることにより半導体集積回路１０１に対して内部電源を遮断することをあらかじめ伝える。半導体集積回路１０１のパワーダウンモード投入に先立ち、ＣＰＵ１０２は、まず半導体集積回路１０１の入力セル１０６への内部電源遮断モード信号を“１”にし、Ｉ／Ｏ電源部１０５ｂの出力セルの論理を“Ｈ”または“Ｌ”のいずれかの安定方向に固定する。
【００３６】
ここで、出力セル１０７の出力バッファはトライステート制御になっており、内部電源遮断モード信号が“０”の場合は出力が通常の“Ｈ”または“Ｌ”となり、内部電源遮断モード信号が“１”の場合は出力がハイインピーダンスに固定されるように制御される。
【００３７】
その後、ＣＰＵ１０２が電源供給素子１０３に対して半導体集積回路の内部電源遮断命令を発行すると、電源供給素子１０３は半導体集積回路１０１の内部電源部１０５ａに対する電源遮断を行う。この一連の手順により、半導体集積回路１０１をパワーダウンモードに移行させる。
【００３８】
内部電源部１０５ａには割込み制御回路１１１が配置され、通常動作時すなわち内部電源部１０５ａに電源が供給されている間は、外部割込み要因素子１０４から出力され入力セル１０８を通して内部電源部１０５ａに伝達される外部割込み要因１１２と、内部電源部１０５ａの他の回路で発生する内部割込み要因群１１３との論理和制御を行い、最終的に１つの割込み要求信号１１４に集約し、出力セル１０７を通じてＣＰＵ１０２に通知する。
【００３９】
割込み要求信号の出力セル１０７および割込み要求信号の入力セル１０８は、Ｉ／Ｏ電源部１０５ｂ内において近傍に配置され、出力セル１０７の出力端と入力セル１０８の入力端はＩ／Ｏ電源部１０５ｂでバイパス抵抗１１５により接続されている。
【００４０】
半導体集積回路１０１のパワーダウンモード時には、ＣＰＵ１０２から出力され入力セル１０６から入力される内部電源遮断モード信号が“１”となり、出力セル１０７の出力がハイインピーダンスに固定される。
【００４１】
その後、ＣＰＵ１０２からの内部電源遮断命令により電源供給素子１０３が半導体集積回路１０１の内部電源部１０５ａへの電源供給を遮断すると、半導体集積回路１０１の内部のすべての割込み要因は動作不能になるが、外部割込み要因素子１０４から出力されるローアクティブの割込み要求は、バイパス抵抗１１５を通してＣＰＵ１０２に通知される。
【００４２】
以上のように本実施形態によれば、外部割込み要因の入力端とＣＰＵへの割込み要求信号の出力端とを抵抗素子でバイパス接続することにより、半導体集積回路１０１の内部電源遮断時においても外部割込み要因素子１０４からの割込み要求をＣＰＵ１０２に通知することが可能となる。
【００４３】
また、半導体集積回路１０１内部で発生する割込み要因群１１３は電源遮断によりすべて動作不能になっていることをＣＰＵ１０２は認知しているので、半導体集積回路１０１の内部電源遮断時にＣＰＵ１０２が割込み入力端子からの割込み要求を受理すると、即座に外部割込み要因素子１０４からの割込み要求であることを特定することができる。また、本実施形態は抵抗素子１つの追加で実現できるので、Ｉ／Ｏ電源部への内蔵も容易である。
【００４４】
図２は本発明の第２の実施形態の構成を示すブロック図である。なお、図１と同一部分には同一符号を付して説明する。図２において、１０４ａの外部割込み要因素子ａおよび１０４ｂの外部割込み要因素子ｂからの２つの外部割込み要求信号がそれぞれ、入力セル２０１、入力セル２０２を通じて半導体集積回路１０１の内部電源部１０５ａに配置される割込み制御回路１１１に入力される。
【００４５】
２０３、２０４はそれぞれ入力セル２０１、入力セル２０２の内部電源部への出力側に配置されるレベルシフタ回路である。割込み制御回路１１１で１つに集約された割込み要求信号１１４は出力セル２０５を通してＣＰＵ１０２に通知される。
【００４６】
２０８は出力セル２０５の入力端に配置された内部電源部１０５ａからＩ／Ｏ電源部１０５ｂへのレベルシフタ回路であり、２０６は出力セル２０５のオープンドレイン出力を構成するＮチャネルトランジスタであり、２０７はＮチャネルトランジスタ２０６のドレインとＩ／Ｏ電源との間に接続されるプルアップ抵抗である。出力セル２０５の出力端から入力セル２０１、２０２の入力端へ、整流素子２０９、２１０がそれぞれ順方向に挿入される。
【００４７】
通常動作時すなわち内部電源部１０５ａに電源が供給されている間は、入力セル２０１、２０２を通して内部電源部１０５ａに伝達される２つの外部割込み要因と、内部電源部１０５ａの他の回路で発生する内部割込み要因群１１３との論理和制御を行い、最終的に１つの割込み要求出力信号１１４に集約し、出力セル１０７を通じてＣＰＵ１０２に通知される。
【００４８】
半導体集積回路１０１のパワーダウンモード時には、ＣＰＵ１０２から出力され入力セル１０６から入力される内部電源遮断モード信号が“１”となり、その後、ＣＰＵ１０２の内部電源遮断命令を受けて、電源供給素子１０３は半導体集積回路１０１の内部電源部１０５ａへの電源供給を遮断する。
【００４９】
これにより、割込み制御回路１１１は動作不能となり、出力セル２０５内のＮチャネルトランジスタ２０６がオフ状態になり、出力セル２０５の出力はプルアップ抵抗２０７により“Ｈ”となる。ところが２つの外部割込み要因素子１０４ａ、１０４ｂのいずれかがアクティブになり“Ｌ”に遷移すると、整流素子２０９、２１０を通してＣＰＵ１０２への割込み要求信号入力が“Ｌ”となり、ＣＰＵ１０２に割込み要求が通知される。
【００５０】
半導体集積回路１０１のパワーダウンモード中に割込み入力端子からの割込みが通知されると、ＣＰＵ１０２は内部電源部１０５ａの電源を投入し、通常動作時の割込み信号経路である割込み制御回路１１１を通して、この割込みが外部割込み要因素子１０４ａのものか、あるいは外部割込み要因素子１０４ｂのものかを特定する。
【００５１】
以上のように本実施形態によれば、外部割込み要因が複数ある場合にも、半導体集積回路１０１の内部電源遮断時においても外部割込み要因からの割込み要求をＣＰＵ１０２に通知することが可能となる。
【００５２】
また、本実施形態では外部割込み要因が２つの場合で説明したが、１つまたは３つ以上の外部割込み要因が存在する場合も、それぞれの外部割込み要因に対して整流素子を用いたバイパス手段を設けることにより、本実施形態と同等の半導体集積回路を実現することができる。
【００５３】
図３は本発明の第３の実施形態の構成を示すブロック図である。なお、図１と同一部分には同一符号を付して説明する。図３において、３０１は第１の実施形態で説明したバイパス抵抗１１５を置き換えたバイパス用のスイッチ素子である。スイッチ素子３０１のオン／オフ制御は、入力セル１０６へ入力される内部電源遮断モード信号によって切り換えられ、内部電源遮断モード信号が“１”のときスイッチ素子３０１はオンになり、“０”のときはオフになるように制御される。
【００５４】
上記構成の回路によれば、半導体集積回路１０１のパワーダウンモード時にも、外部割込み要因素子１０４からの割込み要求をスイッチ素子を通じてＣＰＵ１０２に通知することが可能となる。また、内部電源部１０５ａの電源遮断／投入と連動してバイパス用のスイッチ素子３０１をオン／オフするため、半導体集積回路のパワーダウンモード時以外はバイパス手段が自動的に切断される。
【００５５】
図４は本発明の第４の実施形態の構成を示すブロック図である。なお、図１と同一部分には同一符号を付して説明する。図４において、４０１は第３の実施形態におけるバイパス用のスイッチ素子と同等のものであるが、そのオン／オフ制御は出力セル１０７の出力制御とともに、入力セル４０２から入力されるＣＰＵからのバイパス制御信号により制御される。
【００５６】
上記構成によれば、半導体集積回路における割込み信号のバイパス手段をＣＰＵのポートから直接制御することが可能となり、半導体集積回路のパワーダウンモード時にも、外部割込み要因からの割込み要求をＣＰＵに通知することが可能となるとともに、ＣＰＵのソフト処理上必要なときのみバイパス素子をオンにすることができる。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、外部割込み要因を半導体集積回路外部へバイパス接続する抵抗素子や整流素子あるいはスイッチング手段を介して割込み要求信号として外部へ出力することができるため、半導体集積回路の内部電源遮断時においても外部割込み要因からの割込み要求を外部に通知することが可能となる。
【００５８】
また、半導体集積回路において、整流素子やスイッチング手段をＩ／Ｏ電源部に配置することで、外部に回路を付加することなくシステムを構成することができ、開発コスト負担を最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成を示すブロック図。
【図２】本発明の第２の実施形態の構成を示すブロック図。
【図３】本発明の第３の実施形態の構成を示すブロック図。
【図４】本発明の第４の実施形態の構成を示すブロック図。
【図５】従来の半導体集積回路の構成を示すブロック図。
【符号の説明】
１０１、５０１  半導体集積回路
１０２、５０２  ＣＰＵ
１０３、５０３  電源供給素子
１０４、１０４ａ、１０４ｂ、５０４  外部割込み要因素子
１０５ａ、５０５ａ  内部電源部
１０５ｂ、５０５ｂ  Ｉ／Ｏ電源部
１０６、５０６  内部電源遮断モード信号の入力セル
１０７、２０５、５０７  ＣＰＵへの割込み要求信号の出力セル
１０８、２０１、２０２、５０８  割込み要求信号の入力セル
１０９、１１０、２０３、２０４、２０８、５０９、５１０  電圧レベルシフタ回路
１１１、５１１  割込み制御回路
１１２、５１２  外部割込み要因
１１３、５１３  内部割込み要因群
１１４、５１４  ＣＰＵへの割込み要求信号
１１５  バイパス抵抗
２０６  Ｎチャネルトランジスタ
２０７  プルアップ抵抗
２０９、２１０  整流素子
３０１、４０１  スイッチ素子
４０２  バイパス制御信号の入力セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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