(57)【要約】【課題】観測ＦＦ（フリップフロップ）の個数を削減して、テスト容易化回路の規模を縮小する。【解決手段】故障検出率を向上するためにスキャンチェーンが形成され、かつ第１〜第４番目の観測ＦＦ１０３，１１３，１２３，１３３と選択器１０１，１１１，１２１，１３１とを備え、第１番目の観測ＦＦ１０３の出力が第２番目の観測ＦＦ１１３の入力を選択する第２番目の選択器１１１の制御信号となり、第２番目の観測ＦＦ１１３の出力が第３番目の観測ＦＦ１２３の入力を選択する第３番目の選択器１２１の制御信号となり、以降、第４番目の観測ＦＦ１３３の出力が第１番目の観測ＦＦ１０３の入力を選択する第１番目の選択器１０１の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されている。【選択図】　図１
2004138510.tif 000002
【特許請求の範囲】
【請求項１】
故障検出率を向上するためにスキャンチェーンが形成され、かつ複数Ｎ個の専用観測フリップフロップ（以下観測ＦＦと表記）と選択器とを備え、
第ｎ番目の観測ＦＦの出力が第（ｎ＋１）番目の観測ＦＦの入力を選択する選択器の制御信号となり、第（ｎ＋１）番目の観測ＦＦの出力が第（ｎ＋２）番目の観測ＦＦの入力を選択する選択器の制御信号となり、以降、第Ｎ番目の観測ＦＦの出力が上記第ｎ番目の観測ＦＦの入力を選択する選択器の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とするテスト容易化回路。
【請求項２】
Ｎ＝４，ｎ＝１とし、
第１番目の観測ＦＦの出力が第２番目の観測ＦＦの入力を選択する選択器の制御信号となり、第２番目の観測ＦＦの出力が第３番目の観測ＦＦの入力を選択する選択器の制御信号となり、以降、第４番目の観測ＦＦの出力が第１番目の観測ＦＦの入力を選択する選択器の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とする請求項１記載のテスト容易化回路。
【請求項３】
故障検出率を向上するためにスキャンチェーンが形成され、かつ複数Ｎ個の専用観測ＦＦと４入力以上を有するエンコーダ回路とを備え、
第ｎ番目と第（ｎ＋１）番目との観測ＦＦの出力が第（ｎ＋２）番目と第（ｎ＋３）番目との観測ＦＦの入力を選択するエンコーダ回路の制御信号となり、以降、第（Ｎ−１）番目と第Ｎ番目との観測ＦＦの出力が上記第ｎ番目と第（ｎ＋１）番目との観測ＦＦの入力を選択するエンコーダ回路の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とするテスト容易化回路。
【請求項４】
Ｎ＝４，ｎ＝１とし、
第１番目と第２番目との観測ＦＦの出力が第３番目と第４番目との観測ＦＦの入力を選択するエンコーダ回路の制御信号となり、第３番目と第４番目の観測ＦＦの出力が第１番目と第２番目との観測ＦＦの入力を選択するエンコーダ回路の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とする請求項３記載のテスト容易化回路。
【請求項５】
各観測ＦＦの入力選択はスキャンシフト時に事前に決定できるように設定可能であることを特徴とする請求項１から請求項４のいずれかに記載のテスト容易化回路。
【請求項６】
観測ＦＦは単一メモリーの入出力信号の観測に用いられていることを特徴とする請求項１から請求項５のいずれかに記載のテスト容易化回路。
【請求項７】
観測ＦＦは複数メモリーの入出力信号の観測に用いられることを特徴とする請求項１から請求項５のいずれかに記載のテスト容易化回路。
【請求項８】
故障検出率を向上するためにスキャンチェーンが形成され、かつ複数Ｎ個の専用観測ＦＦと４入力以上を有するエンコーダ回路とを備え、
少なくとも第ｎ番目と第（ｎ＋１）番目との観測ＦＦの出力が第（ｎ＋２）番目の観測ＦＦの入力を選択するエンコーダ回路の制御信号となり、少なくとも第（ｎ＋１）番目と第（ｎ＋２）番目との観測ＦＦの出力が第（ｎ＋３）番目の観測ＦＦの入力を選択するエンコーダ回路の制御信号となり、以降、少なくとも第（Ｎ−１）番目と第Ｎ番目との観測ＦＦの出力が上記第ｎ番目の観測ＦＦの入力を選択するエンコーダ回路の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とするテスト容易化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＣＭＯＳ構成による大規模なデジタル回路を内蔵するＬＳＩの故障検出向上を図るためのテスト容易化回路によるものである。
【０００２】
【従来の技術】
以下に従来のテスト容易化回路を図６に基づいて説明する。
すなわち、論理的な機能を有する論理回路１と、論理回路１の出力を入力とする論理回路２とは、複数のビット線１１〜１８によって接続されている。
【０００３】
また、ビット線１１，１２のいずれかを選択する選択器１０１と、選択器１０１の入力を制御する観測ＦＦ１０２（専用観測フリップフロップ）と、選択器１０１の出力をラッチする観測ＦＦ１０３と、ビット線１３，１４のいずれかを選択する選択器１１１と、選択器１１１の入力を制御する観測ＦＦ１１２と、選択器１１１の出力をラッチする観測ＦＦ１１３と、ビット線１５〜１８のいずれかを選択する選択器１２０と、選択器１２０の入力を制御する２ビットの観測ＦＦ１２２と、選択器１２０の出力をラッチする観測ＦＦ１２３とが設けられている。
【０００４】
さらに、上記観測ＦＦ１０２の入力側にはテスト入力用のスキャンチェーン２０１が接続されている。また、観測ＦＦ１０２と観測ＦＦ１０３とはスキャンチェーン２０２で接続され、観測ＦＦ１０３と観測ＦＦ１１２とはスキャンチェーン２０３で接続され、観測ＦＦ１１２と観測ＦＦ１１３とはスキャンチェーン２０４で接続され、観測ＦＦ１１３と観測ＦＦ１２２とはスキャンチェーン２０５で接続され、観測ＦＦ１２２と観測ＦＦ１２３とはスキャンチェーン２０６で接続されている。さらに、観測ＦＦ１２３の出力側にはテスト出力用のスキャンチェーン２０７が接続されている。
【０００５】
また、上記各観測ＦＦ１０２，１０３，１１２，１１３，１２２，１２３には、これら各観測ＦＦ１０２，１０３，１１２，１１３，１２２，１２３のスキャンモードであるシフト／キャプチャモードを決定する制御線３００が接続されている。
【０００６】
以上のように構成されたテスト容易化回路についてその動作を説明する。
先ず、制御線３００を“１”にすることでスキャンシフトモードにする。スキャンシフトモードになれば、各観測ＦＦ１０２、１０３、１１２、１１３、１２２、１２３は、これら各観測ＦＦが有するＤＴピンと呼ばれる入力を選択される構成になり、スキャンチェーン２０１、２０２、２０３、２０４、２０５、２０６、２０７に連なった１本のチェーンとなる。この構成では、クロックが入力されるたびにスキャンチェーン２０１から入力された値が各観測ＦＦ１０２、１０３、１１２、１１３、１２２、１２３と順番に伝搬し、スキャンチェーン２０７からは各観測ＦＦ１２３、１２２、１１３、１１２、１０３、１０２の順番に各観測ＦＦの値が参照できる。
【０００７】
今、スキャンチェーン２０１から観測ＦＦ１０２、１１２、１２２にそれぞれ“１‘ｂ０（１ビット幅バイナリ表記ゼロの意味）”、“１’ｂ０”、“２‘ｂ００（２ビット幅バイナリ表記ゼロの意味）”を設定する。観測ＦＦ１０２がゼロの場合、選択器１０１はビット線１１の値を選択することができる。同様に、観測ＦＦ１１２がゼロの場合、選択器１１１はビット線１３の値を選択することができる。さらに、観測ＦＦ１２２が共にゼロの場合、選択器１２０はビット線１５の値を選択することができる。
【０００８】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１０２、１０３、１１２、１１３、１２２、１２３は、これら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０００９】
この場合、上記観測ＦＦ１０２の値（＝０）により選択器１０１がビット線１１を選択し、観測ＦＦ１０３がビット線１１の値をラッチし、また、上記観測ＦＦ１１２の値（＝０）により選択器１１１がビット線１３を選択し、観測ＦＦ１１３がビット線１３の値をラッチし、さらに、上記観測ＦＦ１２２の値（＝００）により選択器１２０がビット線１５を選択し、観測ＦＦ１２３がビット線１５の値をラッチする。
【００１０】
この状態で制御線３００を“１”に設定しスキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１０２、１０３、１１２、１１３、１２２、１２３と順番に伝搬し、スキャンチェーン２０７から各観測ＦＦ１２３、１２２、１１３、１１２、１０３、１０２の順番でこれら各観測ＦＦの値が参照でき内部の動作を観測できる。
【００１１】
したがって、論理回路１に製造的な要因によって正しい回路が形成できずに不良回路が発生した場合、この観測値により良品か不良品かのいずれかを選別可能となる。上記のような観測用のスキャンチェーンを設けることで可観測性を向上させ故障検出率という不良品のスクリーニング効果を高めている。
【００１２】
上記の説明ではビット線１１、１３、１５を観測する場合を示したが、上記ビット線１２、１４、１６を観測する場合は、以下のようにする。
先ず、制御線３００を“１”にすることでスキャンシフトモードにする。そして、スキャンチェーン２０１から観測ＦＦ１０２、１１２、１２２にそれぞれ“１‘ｂ１”、“１’ｂ１”、“２‘ｂ０１”を設定する。観測ＦＦ１０２が“１”の場合、選択器１０１はビット線１２の値を選択することができる。同様に、観測ＦＦ１１２が“１”の場合、選択器１１１はビット線１４の値を選択することができる。さらに、観測ＦＦ１２２が“０１”の場合、選択器１２０はビット線１６の値を選択することができる。
【００１３】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１０２、１０３、１１２、１１３、１２２、１２３は、これら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【００１４】
この場合、上記観測ＦＦ１０２の値（＝１）により選択器１０１がビット線１２を選択し、観測ＦＦ１０３がビット線１２の値をラッチし、また、上記観測ＦＦ１１２の値（＝１）により選択器１１１がビット線１４を選択し、観測ＦＦ１１３がビット線１４の値をラッチし、さらに、上記観測ＦＦ１２２の値（＝０１）により選択器１２０がビット線１６を選択し、観測ＦＦ１２３がビット線１６の値をラッチする。
【００１５】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１０２、１０３、１１２、１１３、１２２、１２３と順番に伝搬し、スキャンチェーン２０７から各観測ＦＦ１２３、１２２、１１３、１１２、１０３、１０２の順番でこれら各観測ＦＦの値が参照でき内部の動作を観測できる。
【００１６】
また、ビット線１７を観測する場合は上記手順と同様に、先ず、制御線３００を“１”にすることでスキャンシフトモードにする。そして、スキャンチェーン２０１から観測ＦＦ１２２に“２‘ｂ１０”を設定する。以下、上記と同じ手順を実施することで、制御線３００をゼロに設定したスキャンキャプチャ時において、上記観測ＦＦ１２２の値（１０）により選択器１２０がビット線１７を選択し、観測ＦＦ１２３がビット線１７の値をラッチする。その後、再度、制御線３００を“１”であるスキャンシフトに設定することで、スキャンチェーン２０７から観測することができる。
【００１７】
さらに、ビット線１８を観測する場合は上記手順と同様に、先ず、制御線３００を“１”にすることでスキャンシフトモードにする。そして、スキャンチェーン２０１から観測ＦＦ１２２に“２‘ｂ１１”を設定する。以下、上記と同じ手順を実施することで、制御線３００をゼロに設定したスキャンキャプチャ時において、上記観測ＦＦ１２２の値（＝１１）により選択器１２０がビット線１８を選択し、観測ＦＦ１２３がビット線１８の値をラッチする。その後、再度、制御線３００を“１”であるスキャンシフト設定することで、スキャンチェーン２０７から観測することができる。
【００１８】
尚、上記従来例では論理回路１の後段は論理回路２としているが、メモリーに接続される場合では、通常メモリーに接続される信号を直接参照することができないため、特に観測ＦＦを挿入するするテスト容易化回路とする場合が多い。
【００１９】
また、上記図６に示した従来例以外に、複数のフリップフロップを用いたテスト容易化回路としては、下記の特許文献１が挙げられる。
【００２０】
【特許文献１】
特開平１１−２３６６０号公報
【００２１】
【発明が解決しようとする課題】
しかしながら、図６に示した従来のテスト容易化回路では、観測するビット線の本数が増加した場合、その観測する選択器と観測ＦＦとの個数が増加し、テスト容易化回路自体が巨大化するという問題があり、したがって、観測するビット線の本数が制限されるといった問題を有していた。また、メモリーを多く搭載する論理回路では制御信号が多いため観測数が多くなり、特にテスト容易化回路の規模が巨大化しやすいといった問題を有していた。
【００２２】
本発明は、観測ＦＦの個数を削減して、テスト容易化回路の規模を縮小することを目的とする。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、本第１発明のテスト容易化回路は、故障検出率を向上するためにスキャンチェーンが形成され、かつ複数Ｎ個の専用観測フリップフロップ（以下観測ＦＦと表記）と選択器とを備え、
第ｎ番目の観測ＦＦの出力が第（ｎ＋１）番目の観測ＦＦの入力を選択する選択器の制御信号となり、第（ｎ＋１）番目の観測ＦＦの出力が第（ｎ＋２）番目の観測ＦＦの入力を選択する選択器の制御信号となり、以降、第Ｎ番目の観測ＦＦの出力が上記第ｎ番目の観測ＦＦの入力を選択する選択器の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とするものである。
【００２４】
これによると、観測ＦＦの個数が削減され、テスト容易化回路の規模が縮小される。
また、本第２発明のテスト容易化回路は、Ｎ＝４，ｎ＝１とし、第１番目の観測ＦＦの出力が第２番目の観測ＦＦの入力を選択する選択器の制御信号となり、第２番目の観測ＦＦの出力が第３番目の観測ＦＦの入力を選択する選択器の制御信号となり、以降、第４番目の観測ＦＦの出力が第１番目の観測ＦＦの入力を選択する選択器の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とするものである。
【００２５】
また、本第３発明のテスト容易化回路は、故障検出率を向上するためにスキャンチェーンが形成され、かつ複数Ｎ個の専用観測ＦＦと４入力以上を有するエンコーダ回路とを備え、
第ｎ番目と第（ｎ＋１）番目との観測ＦＦの出力が第（ｎ＋２）番目と第（ｎ＋３）番目との観測ＦＦの入力を選択するエンコーダ回路の制御信号となり、以降、第（Ｎ−１）番目と第Ｎ番目との観測ＦＦの出力が上記第ｎ番目と第（ｎ＋１）番目との観測ＦＦの入力を選択するエンコーダ回路の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とするものである。
【００２６】
これによると、観測ＦＦの個数が削減され、テスト容易化回路の規模が縮小される。
また、本第４発明のテスト容易化回路は、Ｎ＝４，ｎ＝１とし、第１番目と第２番目との観測ＦＦの出力が第３番目と第４番目との観測ＦＦの入力を選択するエンコーダ回路の制御信号となり、第３番目と第４番目との観測ＦＦの出力が第１番目と第２番目との観測ＦＦの入力を選択するエンコーダ回路の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とするものである。
【００２７】
また、本第５発明のテスト容易化回路は、各観測ＦＦの入力選択はスキャンシフト時に事前に決定できるように設定可能であることを特徴とするものである。また、本第６発明のテスト容易化回路は、観測ＦＦは単一メモリーの入出力信号の観測に用いられていることを特徴とするものである。
【００２８】
また、本第７発明のテスト容易化回路は、観測ＦＦは複数メモリーの入出力信号の観測に用いられることを特徴とするものである。
また、本第８発明のテスト容易化回路は、故障検出率を向上するためにスキャンチェーンが形成され、かつ複数Ｎ個の専用観測ＦＦと４入力以上を有するエンコーダ回路とを備え、
少なくとも第ｎ番目と第（ｎ＋１）番目との観測ＦＦの出力が第（ｎ＋２）番目の観測ＦＦの入力を選択するエンコーダ回路の制御信号となり、少なくとも第（ｎ＋１）番目と第（ｎ＋２）番目との観測ＦＦの出力が第（ｎ＋３）番目の観測ＦＦの入力を選択するエンコーダ回路の制御信号となり、以降、少なくとも第（Ｎ−１）番目と第Ｎ番目との観測ＦＦの出力が上記第ｎ番目の観測ＦＦの入力を選択するエンコーダ回路の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されていることを特徴とするものである。
【００２９】
これによると、観測ＦＦの個数が削減され、テスト容易化回路の規模が縮小される。
【００３０】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本実施の形態１におけるテスト容易化回路の構成を示すものである。
【００３１】
論理的な機能を有する論理回路１と、論理回路１の出力を入力とする論理回路２とは、それぞれ単一メモリーから成り、これら両論理回路１，２間は複数のビット線１１〜１８によって接続されている。
【００３２】
また、テスト容易化回路は、第１〜第４番目の選択器１０１，１１１，１２１，１３１と、第１〜第４番目の観測ＦＦ（専用観測フリップフロップ）１０３，１１３，１２３，１３３とを備えている。すなわち、第１番目の選択器１０１はビット線１１，１２のいずれかを選択し、第１番目の観測ＦＦ１０３は第１番目の選択器１０１の出力をラッチし、第２番目の選択器１１１はビット線１３，１４のいずれかを選択し、第２番目の観測ＦＦ１１３は第２番目の選択器１１１の出力をラッチし、第３番目の選択器１２１はビット線１５，１６のいずれかを選択し、第３番目の観測ＦＦ１２３は第３番目の選択器１２１の出力をラッチし、第４番目の選択器１３１はビット線１７，１８のいずれかを選択し、第４番目の観測ＦＦ１３３は第４番目の選択器１３１の出力をラッチするものである。
【００３３】
さらに、上記第１番目の観測ＦＦ１０３の入力側にはテスト入力用のスキャンチェーン２０１が接続されている。また、第１番目の観測ＦＦ１０３と第２番目の観測ＦＦ１１３とはスキャンチェーン２１０で接続され、第２番目の観測ＦＦ１１３と第３番目の観測ＦＦ１２３とはスキャンチェーン２１１で接続され、第３番目の観測ＦＦ１２３と第４番目の観測ＦＦ１３３とはスキャンチェーン２１２で接続されている。さらに、第４番目の観測ＦＦ１３３の出力側にはテスト出力用のスキャンチェーン２０７が接続されている。
【００３４】
また、上記第１番目の観測ＦＦ１０３の出力を制御信号として第２番目の選択器１１１に入力するスキャンチェーン２０２と、第２番目の観測ＦＦ１１３の出力を制御信号として第３番目の選択器１２１に入力するスキャンチェーン２０３と、第３番目の観測ＦＦ１２３の出力を制御信号として第４番目の選択器１３１に入力するスキャンチェーン２０４と、第４番目の観測ＦＦ１３３の出力を制御信号として第１番目の選択器１０１に入力するスキャンチェーン２０５とが設けられており、これにより、閉ループ構造の観測ＦＦ回路群が形成されている。
【００３５】
また、上記各観測ＦＦ１０３，１１３，１２３，１３３には、これら各観測ＦＦ１０３，１１３，１２３，１３３のスキャンモードであるシフト／キャプチャモードを決定する制御線３００が接続されている。
【００３６】
以上のように構成されたテスト容易化回路についてその動作を説明する。
先ず、制御線３００を“１”にすることでスキャンシフトモードにする。スキャンシフトモードになれば、第１〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３は、これら各観測ＦＦが有するＤＴピンと呼ばれる入力を選択される構成になり、スキャンチェーン２０１、２１０、２１１、２１２、２０７に連なった１本のチェーンとなる。この構成では、クロックが入力されるたびにスキャンチェーン２０１から入力された値が第１〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３を順番に伝搬し、スキャンチェーン２０７からは各観測ＦＦ１３３、１２３、１１３、１０３の順番に各観測ＦＦの値が参照できる。
【００３７】
尚、上記スキャンシフトモード時、各観測ＦＦ１０３、１１３、１２３、１３３の入力選択は事前に決定できるように設定可能であり、これにより、スキャンチェーン２０１から各観測ＦＦ１０３、１１３、１２３、１３３にそれぞれ“１‘ｂ０”を設定する。第４番目の観測ＦＦ１３３がゼロの場合、第１番目の選択器１０１はスキャンチェーン２０５から入力される制御信号によってビット線１１の値を選択することができる。同様に、第１番目の観測ＦＦ１０３がゼロの場合、第２番目の選択器１１１はスキャンチェーン２０２から入力される制御信号によってビット線１３の値を選択することができる。また、第２番目の観測ＦＦ１１３がゼロの場合、第３番目の選択器１２１はスキャンチェーン２０３から入力される制御信号によってビット線１５の値を選択することができる。さらに、第３番目の観測ＦＦ１２３がゼロの場合、第４番目の選択器１３１はスキャンチェーン２０４から入力される制御信号によってビット線１７の値を選択することができる。
【００３８】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１０３、１１３、１２３、１３３はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。この場合、上記第４番目の観測ＦＦ１３３の値（＝０）により第１番目の選択器１０１がビット線１１を選択して、第１番目の観測ＦＦ１０３がビット線１１の値をラッチし、また、第１番目の観測ＦＦ１０３の値（＝０）により第２番目の選択器１１１がビット線１３を選択して、第２番目の観測ＦＦ１１３がビット線１３の値をラッチし、さらに、第２番目の観測ＦＦ１１３の値（＝０）により第３番目の選択器１２１がビット線１５を選択して、第３番目の観測ＦＦ１２３がビット線１５の値をラッチし、また、第３番目の観測ＦＦ１２３の値（＝０）により第４番目の選択器１３１がビット線１７を選択して、第４番目の観測ＦＦ１３３がビット線１７の値をラッチする。
【００３９】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が第１番目〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３と順番に伝搬し、スキャンチェーン２０７から各観測ＦＦ１３３、１２３、１１３、１０３の順番でこれら観測ＦＦの値が参照でき内部の動作を観測できる。したがって、論理回路１に製造的な要因によって正しい回路が形成できずに不良回路が発生した場合、この観測値により良品か不良品かのいずれかを選別可能となる。
【００４０】
次に、制御線３００を“１”にすることで、再度、スキャンシフトモードにする。そして、スキャンチェーン２０１から各観測ＦＦ１０３、１１３、１２３、１３３にそれぞれ“１‘ｂ１”を設定する。第４番目の観測ＦＦ１３３が“１”の場合、第１番目の選択器１０１はスキャンチェーン２０５から入力される制御信号によってビット線１２の値を選択することができる。同様に、第１番目の観測ＦＦ１０３が“１”の場合、第２番目の選択器１１１はスキャンチェーン２０２から入力される制御信号によってビット線１４の値を選択することができる。また、第２番目の観測ＦＦ１１３が“１”の場合、第３番目の選択器１２１はスキャンチェーン２０３から入力される制御信号によってビット線１６の値を選択することができる。さらに、第３番目の観測ＦＦ１２３が“１”の場合、第４番目の選択器１３１はスキャンチェーン２０４から入力される制御信号によってビット線１８の値を選択することができる。
【００４１】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、第１番目〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。この場合、上記第４番目の観測ＦＦ１３３の値（＝１）により第１番目の選択器１０１がビット線１２を選択して、第１番目の観測ＦＦ１０３がビット線１２の値をラッチし、また、第１番目の観測ＦＦ１０３の値（＝１）により第２番目の選択器１１１がビット線１４を選択して、第２番目の観測ＦＦ１１３がビット線１４の値をラッチし、さらに、第２番目の観測ＦＦ１１３の値（＝１）により第３番目の選択器１２１がビット線１６を選択して、第３番目の観測ＦＦ１２３がビット線１６の値をラッチし、また、第３番目の観測ＦＦ１２３の値（＝１）により第４番目の選択器１３１がビット線１８を選択して、第４番目の観測ＦＦ１３３がビット線１８の値をラッチする。
【００４２】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１０３、１１３、１２３、１３３と順番に伝搬し、スキャンチェーン２０７から各観測ＦＦ１３３、１２３、１１３、１０３の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。したがって、論理回路１に製造的な要因によって正しい回路が形成できずに不良回路が発生した場合、この観測値により良品か不良品かのいずれかを選別可能となる。
【００４３】
上記のように、第１番目の観測ＦＦ１０３の出力が第２番目の観測ＦＦ１１３の入力を選択する第２番目の選択器１１１の制御信号となり、第２番目の観測ＦＦ１１３の出力が第３番目の観測ＦＦ１２３の入力を選択する第３番目の選択器１２１の制御信号となり、以降、第４番目の観測ＦＦ１３３の出力が第１番目の観測ＦＦ１０３の入力を選択する第１番目の選択器１０１の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されているため、観測ＦＦ１０３、１１３、１２３、１３３の個数を従来のものよりも削減することができ、これによって、テスト容易化回路の規模を縮小することができる。
【００４４】
上記第１の実施の形態では、観測ＦＦ１０３、１１３、１２３、１３３の個数および選択器１０１、１１１、１２１、１３１の個数をそれぞれＮ＝４個としているが、４個以外の複数個であってもよい。また、ｎ＝１とし、第１番目〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３によって閉ループ構造の観測ＦＦ回路群を形成しているが、ｎ＝１に限定されるものではなく、例えばｎ＝２として、第２番目以降の観測ＦＦで閉ループ構造の観測ＦＦ回路群を形成してもよく、或いは、それ以外の任意の番号以降の観測ＦＦで閉ループ構造の観測ＦＦ回路群を形成してもよい。
（実施の形態２）
図２は、本実施の形態２におけるテスト容易化回路の構成を示すものである。
【００４５】
このテスト容易化回路は、第１〜第４番目のエンコーダ３０３，３１３，３２３，３３３と、第１〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３とを備えている。すなわち、第１番目のエンコーダ３０３はビット線１１，１２のいずれかを選択し、第１番目の観測ＦＦ１０３は第１番目のエンコーダ３０３の出力をラッチし、第２番目のエンコーダ３１３はビット線１３，１４のいずれかを選択し、第２番目の観測ＦＦ１１３は第２番目のエンコーダ３１３の出力をラッチし、第３番目のエンコーダ３２３はビット線１５，１６のいずれかを選択し、第３番目の観測ＦＦ１２３は第３番目のエンコーダ３２３の出力をラッチし、第４番目のエンコーダ３３３はビット線１７，１８のいずれかを選択し、第４番目の観測ＦＦ１３３は第４番目のエンコーダ３３３の出力をラッチするものである。
【００４６】
さらに、上記第１番目の観測ＦＦ１０３の入力側にはテスト入力用のスキャンチェーン２０１が接続されている。また、第１番目の観測ＦＦ１０３と第２番目の観測ＦＦ１１３とはスキャンチェーン２１０で接続され、第２番目の観測ＦＦ１１３と第３番目の観測ＦＦ１２３とはスキャンチェーン２１１で接続され、第３番目の観測ＦＦ１２３と第４番目の観測ＦＦ１３３とはスキャンチェーン２１２で接続されている。さらに、第４番目の観測ＦＦ１３３の出力側にはテスト出力用のスキャンチェーン２０７が接続されている。
【００４７】
また、上記第１番目の観測ＦＦ１０３の出力を制御信号として第３番目のエンコーダ３２３と第４番目のエンコーダ３３３とに入力するスキャンチェーン２５１，２５２と、第２番目の観測ＦＦ１１３の出力を制御信号として第３番目のエンコーダ３２３と第４番目のエンコーダ３３３とに入力するスキャンチェーン２５３，２５４と、上記第３番目の観測ＦＦ１２３の出力を制御信号として第１番目のエンコーダ３０３と第２番目のエンコーダ３１３とに入力するスキャンチェーン２５５，２５６と、上記第４番目の観測ＦＦ１３３の出力を制御信号として第１番目のエンコーダ３０３と第２番目のエンコーダ３１３とに入力するスキャンチェーン２５７，２５８とが設けられており、これにより、閉ループ構造の観測ＦＦ回路群が形成されている。
【００４８】
また、上記各観測ＦＦ１０３，１１３，１２３，１３３には、これら各観測ＦＦ１０３，１１３，１２３，１３３のスキャンモードであるシフト／キャプチャモードを決定する制御線３００が接続されている。
【００４９】
以上のように構成されたテスト容易化回路についてその動作を説明する。
先ず、制御線３００を“１”にすることでスキャンシフトモードにする。スキャンシフトモードになれば、第１〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３は、これら各観測ＦＦが有するＤＴピンと呼ばれる入力を選択される構成になり、スキャンチェーン２０１、２１０、２１１、２１２、２０７に連なった１本のチェーンとなる。この構成では、クロックが入力されるたびにスキャンチェーン２０１から入力された値が各観測ＦＦ１０３、１１３、１２３、１３３と順番に伝搬し、スキャンチェーン２０７からは各観測ＦＦ１３３、１２３、１１３、１０３の順番に各観測ＦＦの値が参照できる。
【００５０】
尚、上記スキャンシフトモード時、各観測ＦＦ１０３、１１３、１２３、１３３の入力選択は事前に決定できるように設定可能であり、これにより、スキャンチェーン２０１から各観測ＦＦ１０３、１１３、１２３、１３３にそれぞれ“１‘ｂ１”、“１’ｂ０”、　“１‘ｂ１”、“１’ｂ０”を設定する。
【００５１】
そして、第３番目の観測ＦＦ１２３が“１”、第４番目の観測ＦＦ１３３がゼロの組み合わせの場合、第１番目のエンコーダ３０３はスキャンチェーン２５５，２５７から入力される制御信号によってビット線１１の値を選択し、第２番目のエンコーダ３１３はスキャンチェーン２５６，２５８から入力される制御信号によってビット線１３の値を選択することができる。また、第１番目の観測ＦＦ１０３が“１”、第２番目の観測ＦＦ１１３がゼロの組み合わせの場合、第３番目のエンコーダ３２３はスキャンチェーン２５１，２５３から入力される制御信号によってビット線１５の値を選択し、第４番目のエンコーダ３３３はスキャンチェーン２５２，２５４から入力される制御信号によってビット線１７の値を選択することができる。
【００５２】
ここで制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１０３、１１３、１２３、１３３はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【００５３】
この構成では、上記第３番目の観測ＦＦ１２３の値（＝１）と第４番目の観測ＦＦ１３３の値（＝０）とによって第１番目のエンコーダ３０３がビット線１１を選択し、第１番目の観測ＦＦ１０３が上記ビット線１１の値をラッチする。同様に、上記第３番目の観測ＦＦ１２３の値（＝１）と第４番目の観測ＦＦ１３３の値（＝０）とによって第２番目のエンコーダ３１３がビット線１３を選択し、第２番目の観測ＦＦ１１３が上記ビット線１３の値をラッチする。また、上記第１番目の観測ＦＦ１０３の値（＝１）と第２番目の観測ＦＦ１１３の値（＝０）とによって第３番目のエンコーダ３２３がビット線１５を選択し、第３番目の観測ＦＦ１２３が上記ビット線１５の値をラッチする。さらに、上記第１番目の観測ＦＦ１０３の値（＝１）と第２番目の観測ＦＦ１１３の値（＝０）とによって第４番目のエンコーダ３３３がビット線１７を選択し、第４番目の観測ＦＦ１３３が上記ビット線１７の値をラッチする。
【００５４】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１０３、１１３、１２３、１３３と順番に伝搬し、スキャンチェーン２０７から各観測ＦＦ１３３、１２３、１１３、１０３の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。したがって、論理回路１に製造的な要因によって正しい回路が形成できずに不良回路が発生した場合、この観測値により良品か不良品かのいずれかを選別可能となる。
【００５５】
次に、制御線３００を“１”にすることで、再度、スキャンシフトモードにする。そして、スキャンチェーン２０１から各観測ＦＦ１０３、１１３、１２３、１３３にそれぞれ“１‘ｂ０”、“１’ｂ１”、　“１‘ｂ０”、“１’ｂ１”を設定する。第３番目の観測ＦＦ１２３がゼロ、第４番目の観測ＦＦ１３３が“１”の組み合わせの場合、第１番目のエンコーダ３０３はスキャンチェーン２５５，２５７から入力される制御信号によってビット線１２の値を選択し、第２番目のエンコーダ３１３はスキャンチェーン２５６，２５８から入力される制御信号によってビット線１４の値を選択することができる。同様に、第１番目の観測ＦＦ１０３がゼロ、第２番目の観測ＦＦ１１３が“１”の組み合わせの場合、第３番目のエンコーダ３２３はスキャンチェーン２５１，２５３から入力される制御信号によってビット線１６の値を選択し、第４番目のエンコーダ３３３はスキャンチェーン２５２，２５４から入力される制御信号によってビット線１８の値を選択することができる。
【００５６】
ここで制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、第１〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【００５７】
この構成では、上記第３番目の観測ＦＦ１２３の値（＝０）と第４番目の観測ＦＦ１３３の値（＝１）とによって第１番目のエンコーダ３０３がビット線１２を選択し、第１番目の観測ＦＦ１０３が上記ビット線１２の値をラッチする。同様に、上記第３番目の観測ＦＦ１２３の値（＝０）と第４番目の観測ＦＦ１３３の値（＝１）とによって第２番目のエンコーダ３１３がビット線１４を選択し、第２番目の観測ＦＦ１１３が上記ビット線１４の値をラッチする。また、上記第１番目の観測ＦＦ１０３の値（＝０）と第２番目の観測ＦＦ１１３の値（＝１）とによって第３番目のエンコーダ３２３がビット線１６を選択し、第３番目の観測ＦＦ１２３が上記ビット線１６の値をラッチする。さらに、上記第１番目の観測ＦＦ１０３の値（＝０）と第２番目の観測ＦＦ１１３の値（＝１）とによって第４番目のエンコーダ３３３がビット線１８を選択し、第４番目の観測ＦＦ１３３が上記ビット線１８の値をラッチする。
【００５８】
この状態で制御線３００を“１”に設定しスキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１０３、１１３、１２３、１３３と順番に伝搬し、スキャンチェーン２０７から各観測ＦＦ１３３、１２３、１１３、１０３の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。したがって、論理回路１に製造的な要因によって正しい回路が形成できずに不良回路が発生した場合、この観測値により良品か不良品かのいずれかを選別可能となる。
【００５９】
上記のように、第１番目と第２番目との観測ＦＦ１０３，１１３の出力が第３番目と第４番目との観測ＦＦ１２３，１３３の入力を選択する第３番目と第４番目とのエンコーダ３２３，３３３の制御信号となり、第３番目と第４番目との観測ＦＦ１２３，１３３の出力が第１番目と第２番目との観測ＦＦ１０３，１１３の入力を選択するエンコーダ３０３，３１３の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されているため、観測ＦＦ１０３、１１３、１２３、１３３の個数を従来のものよりも削減することができ、さらに、各エンコーダ３０３，３１３，３２３，３３３は上記実施の形態１（図１参照）における各選択器１０１，１１１，１２１，１３１よりも回路規模が小さいので、実施の形態１よりもさらにテスト容易化回路の規模を縮小することができる。
【００６０】
上記実施の形態２では、各エンコーダ３０３，３１３，３２３，３３３は４入力の回路のみで構成されているが、スキャンチェーン内の観測ＦＦ１０３、１１３、１２３、１３３の個数が多い場合は、４入力以上、たとえば６入力、８入力の回路を用いても構わない。また、これらのエンコーダの組み合わせ（すなわち４入力エンコーダ、６入力エンコーダ、８入力エンコーダ等の組み合わせ）を用いても差し支えない。
【００６１】
上記第２の実施の形態では、観測ＦＦ１０３、１１３、１２３、１３３の個数およびエンコーダ３０３，３１３，３２３，３３３の個数をそれぞれＮ＝４個としているが、４個以外の複数個であってもよい。また、ｎ＝１とし、第１番目〜第４番目の観測ＦＦ１０３、１１３、１２３、１３３によって閉ループ構造の観測ＦＦ回路群を形成しているが、ｎ＝１に限定されるものではなく、例えばｎ＝２として、第２番目以降の観測ＦＦで閉ループ構造の観測ＦＦ回路群を形成してもよく、或いは、それ以外の任意の番号以降の観測ＦＦで閉ループ構造の観測ＦＦ回路群を形成してもよい。
（実施の形態３）
図３は、本実施の形態３におけるテスト容易化回路の構成を示すものである。
【００６２】
すなわち、論理回路２は複数のメモリー３〜６から成るものである。ビット線１１，１２は論理回路１とメモリー３との間を接続し、ビット線１３，１４は論理回路１とメモリー４との間を接続し、ビット線１５，１６は論理回路１とメモリー５との間を接続し、ビット線１７，１８は論理回路１とメモリー６との間を接続している。また、上記以外の構成は、先に述べた実施の形態１（図１参照）のものと同一であり、同じ符号を付記して、その説明を省略する。
【００６３】
さらに、上記のように構成されたテスト容易化回路の動作は先に述べた実施の形態１のものと同一であり、観測ＦＦ１０３、１１３、１２３、１３３の個数を従来のものよりも削減することができ、これによって、テスト容易化回路の規模を縮小することができる。
（実施の形態４）
図４は、本実施の形態４におけるテスト容易化回路の構成を示すものである。
【００６４】
すなわち、論理回路２は複数のメモリー３〜６から成るものである。ビット線１１，１２は論理回路１とメモリー３との間を接続し、ビット線１３，１４は論理回路１とメモリー４との間を接続し、ビット線１５，１６は論理回路１とメモリー５との間を接続し、ビット線１７，１８は論理回路１とメモリー６との間を接続している。また、上記以外の構成は、先に述べた実施の形態２（図２参照）のものと同一であり、同じ符号を付記して、その説明を省略する。
【００６５】
さらに、上記のように構成されたテスト容易化回路の動作は先に述べた実施の形態２のものと同一であり、観測ＦＦ１０３、１１３、１２３、１３３の個数を従来のものよりも削減することができ、さらに、各エンコーダ３０３，３１３，３２３，３３３は上記実施の形態３における各選択器１０１，１１１，１２１，１３１よりも回路規模が小さいので、実施の形態３よりもさらにテスト容易化回路の規模を縮小することができる。
【００６６】
（実施の形態５）
図５は、本実施の形態５におけるテスト容易化回路の構成を示すものである。すなわち、論理的な機能を有する論理回路１と、論理回路１の出力を入力とする論理回路２とは、それぞれ単一メモリーから成り、これら両論理回路１，２間は複数のビット線１１〜２４によって接続されている。
【００６７】
また、このテスト容易化回路は、第１〜第５番目のエンコーダ３４１，３４２，３４３，３４４，３４５と、第１〜第５番目の観測ＦＦ１４１，１４２，１４３，１４４，１４５とを備えている。すなわち、第１番目のエンコーダ３４１はビット線１１，１２のいずれかを選択し、第１番目の観測ＦＦ１４１は第１番目のエンコーダ３４１の出力をラッチし、第２番目のエンコーダ３４２はビット線１３，１４のいずれかを選択し、第２番目の観測ＦＦ１４２は第２番目のエンコーダ３４２の出力をラッチし、第３番目のエンコーダ３４３はビット線１５，１６，１７のいずれかを選択し、第３番目の観測ＦＦ１４３は第３番目のエンコーダ３４３の出力をラッチし、第４番目のエンコーダ３４４はビット線１８，１９，２０のいずれかを選択し、第４番目の観測ＦＦ１４４は第４番目のエンコーダ３４４の出力をラッチし、第５番目のエンコーダ３４５はビット線２１，２２，２３，２４のいずれかを選択し、第５番目の観測ＦＦ１４５は第５番目のエンコーダ３４５の出力をラッチするものである。尚、上記第１および第２番目のエンコーダ３４１，３４２は４入力のものであり、第３および第４番目のエンコーダ３４３，３４４は６入力のものであり、第５番目のエンコーダ３４５は８入力のものである。
【００６８】
さらに、第１番目の観測ＦＦ１４１の入力側にはテスト入力用のスキャンチェーン２０１が接続されている。また、第１番目の観測ＦＦ１４１と第２番目の観測ＦＦ１４２とはスキャンチェーン２２０で接続され、第２番目の観測ＦＦ１４２と第３番目の観測ＦＦ１４３とはスキャンチェーン２２１で接続され、第３番目の観測ＦＦ１４３と第４番目の観測ＦＦ１４４とはスキャンチェーン２２２で接続され、第４番目の観測ＦＦ１４４と第５番目の観測ＦＦ１４５とはスキャンチェーン２２３で接続されている。さらに、第５番目の観測ＦＦ１４５の出力側にはテスト出力用のスキャンチェーン２０７が接続されている。
【００６９】
また、上記第１番目の観測ＦＦ１４１の出力を制御信号として、第２番目のエンコーダ３４２に入力するスキャンチェーン４０１と、第３番目のエンコーダ３４３に入力するスキャンチェーン４０２と、第４番目のエンコーダ３４４に入力するスキャンチェーン４０３と、第５番目のエンコーダ３４５に入力するスキャンチェーン４０４とが設けられている。
【００７０】
また、上記第２番目の観測ＦＦ１４２の出力を制御信号として、第３番目のエンコーダ３４３に入力するスキャンチェーン４０５と、第４番目のエンコーダ３４４に入力するスキャンチェーン４０６と、第５番目のエンコーダ３４５に入力するスキャンチェーン４０７とが設けられている。
【００７１】
また、上記第３番目の観測ＦＦ１４３の出力を制御信号として、第４番目のエンコーダ３４４に入力するスキャンチェーン４０８と、第５番目のエンコーダ３４５に入力するスキャンチェーン４０９とが設けられている。
【００７２】
また、上記第４番目の観測ＦＦ１４４の出力を制御信号として、第５番目のエンコーダ３４５に入力するスキャンチェーン４１０と、第１番目のエンコーダ３４１に入力するスキャンチェーン４１１とが設けられている。
【００７３】
また、上記第５番目の観測ＦＦ１４５の出力を制御信号として、第１番目のエンコーダ３４１に入力するスキャンチェーン４１２と、第２番目のエンコーダ３４２に入力するスキャンチェーン４１３と、第３番目のエンコーダ３４３に入力するスキャンチェーン４１４とが設けられている。
【００７４】
上記構成によって、閉ループ構造の観測ＦＦ回路群が形成されている。
また、上記各観測ＦＦ１４１〜１４５には、これら各観測ＦＦ１４１〜１４５のスキャンモードであるシフト／キャプチャモードを決定する制御線３００が接続されている。
【００７５】
以上のように構成されたテスト容易化回路についてその動作を説明する。
先ず、制御線３００を“１”にすることでスキャンシフトモードにする。スキャンシフトモードになれば、第１〜第５番目の観測ＦＦ１４１〜１４５は、これら各観測ＦＦが有するＤＴピンと呼ばれる入力を選択される構成になり、スキャンチェーン２０１，２２０，２２１，２２２，２２３，２０７に連なった１本のチェーンとなる。この構成では、クロックが入力されるたびにスキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７からは各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番に各観測ＦＦの値が参照できる。
【００７６】
（１）先ず、ビット線１１を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第４および第５番目の観測ＦＦ１４４，１４５にそれぞれ“１’ｂ０”、“１’ｂ１”を設定する。ここで、第１〜第３番目の観測ＦＦ１４１，１４２，１４３は任意の値でよい。第４番目の観測ＦＦ１４４がゼロ、第５番目の観測ＦＦ１４５が“１”の組み合わせの場合、第１番目のエンコーダ３４１はスキャンチェーン４１１，４１２から入力される制御信号によってビット線１１の値を選択する。
【００７７】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、第１〜第５番目の観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【００７８】
この構成では、第４番目の観測ＦＦ１４４の値（＝０）と第５番目の観測ＦＦ１４５の値（＝１）とによって第１番目のエンコーダ３４１はビット線１１を選択し、第１番目の観測ＦＦ１４１は上記ビット線１１の値をラッチする。
【００７９】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【００８０】
（２）次に、ビット線１２を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第４および第５番目の観測ＦＦ１４４，１４５にそれぞれ“１’ｂ１”、“１’ｂ０”を設定する。ここで、第１〜第３番目の観測ＦＦ１４１，１４２，１４３は任意の値でよい。
【００８１】
第４番目の観測ＦＦ１４４が”１”、第５番目の観測ＦＦ１４５がゼロの組み合わせの場合、第１番目のエンコーダ３４１はスキャンチェーン４１１，４１２から入力される制御信号によってビット線１２の値を選択する。
【００８２】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、第１〜第５番目の観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【００８３】
この構成では、第４番目の観測ＦＦ１４４の値（＝１）と第５番目の観測ＦＦ１４５の値（＝０）とによって第１番目のエンコーダ３４１はビット線１２を選択し、第１番目の観測ＦＦ１４１は上記ビット線１２の値をラッチする。
【００８４】
この状態で制御線３００を“１”に設定しスキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【００８５】
（３）次に、ビット線１３を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１および第５番目の観測ＦＦ１４１，１４５にそれぞれ“１’ｂ１”、“１’ｂ０”を設定する。ここで、第２〜第４番目の観測ＦＦ１４２，１４３，１４４は任意の値でよい。
【００８６】
第１番目の観測ＦＦ１４１が“１”、第５番目の観測ＦＦ１４５がゼロの組み合わせの場合、第２番目のエンコーダ３４２はスキャンチェーン４０１，４１３から入力される制御信号によってビット線１３の値を選択する。
【００８７】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【００８８】
この構成では、第１番目の観測ＦＦ１４１の値（＝１）と第５番目の観測ＦＦ１４５の値（＝０）とによって第２番目のエンコーダ３４２はビット線１３を選択し、第２番目の観測ＦＦ１４２は上記ビット線１３の値をラッチする。
【００８９】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【００９０】
（４）次に、ビット線１４を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１および第５番目の観測ＦＦ１４１，１４５にそれぞれ“１‘ｂ０”、“１‘ｂ１”を設定する。ここで、第２〜第４番目の観測ＦＦ１４２，１４３，１４４は任意の値でよい。
【００９１】
第１番目の観測ＦＦ１４１がゼロ、第５番目の観測ＦＦ１４５が“１”の組み合わせの場合、第２番目のエンコーダ３４２はスキャンチェーン４０１，４１３から入力される制御信号によってビット線１４の値を選択する。
【００９２】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【００９３】
この構成では、第１番目の観測ＦＦ１４１の値（＝０）と第５番目の観測ＦＦ１４５の値（＝１）とによって第２番目のエンコーダ３４２はビット線１４を選択し、第２番目の観測ＦＦ１４２は上記ビット線１４の値をラッチする。
【００９４】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【００９５】
（５）次に、ビット線１５を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１，第２，第５番目の観測ＦＦ１４１，１４２，１４５にそれぞれ“１‘ｂ０”、“１‘ｂ１”、“１‘ｂ０”を設定する。ここで、第３および第４番目の観測ＦＦ１４３，１４４は任意の値でよい。
【００９６】
上記第２番目の観測ＦＦ１４２が“１”、第１および第５番目の観測ＦＦ１４１，１４５が共にゼロの組み合わせの場合、第３番目のエンコーダ３４３はスキャンチェーン４０２，４０５，４１４から入力される制御信号によってビット線１５の値を選択する。
【００９７】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【００９８】
この構成では、第１番目の観測ＦＦ１４１の値（＝０）と第２番目の観測ＦＦ１４２の値（＝１）と第５番目の観測ＦＦ１４５の値（＝０）とによって第３番目のエンコーダ３４３はビット線１５を選択し、第３番目の観測ＦＦ１４３は上記ビット線１５の値をラッチする。
【００９９】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１００】
（６）次に、ビット線１６を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１，第２，第５番目の観測ＦＦ１４１，１４２，１４５にそれぞれ“１‘ｂ１”、“１‘ｂ０”、“１‘ｂ０”を設定する。ここで、第３および第４番目の観測ＦＦ１４３，１４４は任意の値でよい。
【０１０１】
上記第１番目の観測ＦＦ１４１が“１”、第２および第５番目の観測ＦＦ１４２，１４５が共にゼロの組み合わせの場合、第３番目のエンコーダ３４３はスキャンチェーン４０２，４０５，４１４から入力される制御信号によってビット線１６の値を選択する。
【０１０２】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１０３】
この構成では、第１番目の観測ＦＦ１４１の値（＝１）と第２番目の観測ＦＦ１４２の値（＝０）と第５番目の観測ＦＦ１４５の値（＝０）とによって第３番目のエンコーダ３４３はビット線１６を選択し、第３番目の観測ＦＦ１４３は上記ビット線１６の値をラッチする。
【０１０４】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１０５】
（７）次に、ビット線１７を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１，第２，第５番目の観測ＦＦ１４１，１４２，１４５にそれぞれ“１‘ｂ０”、“１‘ｂ０”、“１‘ｂ１”を設定する。ここで、第３および第４番目の観測ＦＦ１４３，１４４は任意の値でよい。
【０１０６】
上記第５番目の観測ＦＦ１４５が“１”、第１および第２番目の観測ＦＦ１４１，１４２が共にゼロの組み合わせの場合、第３番目のエンコーダ３４３は、スキャンチェーン４０２，４０５，４１４から入力される制御信号によって、ビット線１７の値を選択する。
【０１０７】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１０８】
この構成では、第１番目の観測ＦＦ１４１の値（＝０）と第２番目の観測ＦＦ１４２の値（＝０）と第５番目の観測ＦＦ１４５の値（＝１）とによって第３番目のエンコーダ３４３はビット線１７を選択し、第３番目の観測ＦＦ１４３は上記ビット線１７の値をラッチする。
【０１０９】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１１０】
（８）次にビット線１８を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１〜第３番目の観測ＦＦ１４１，１４２，１４３にそれぞれ“１‘ｂ０”、“１‘ｂ０”、“１‘ｂ１”を設定する。ここで、第４および第５番目の観測ＦＦ１４４，１４５は任意の値でよい。
【０１１１】
上記第３番目の観測ＦＦ１４３が“１”、第１および第２番目の観測ＦＦ１４１，１４２が共にゼロの組み合わせの場合、第４番目のエンコーダ３４４は、スキャンチェーン４０３，４０６，４０８から入力される制御信号によって、ビット線１８の値を選択する。
【０１１２】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１１３】
この構成では、第１番目の観測ＦＦ１４１の値（＝０）と第２番目の観測ＦＦ１４２の値（＝０）と第３番目の観測ＦＦ１４３の値（＝１）とによって第４番目のエンコーダ３４４はビット線１８を選択し、第４番目の観測ＦＦ１４４は上記ビット線１８の値をラッチする。
【０１１４】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１１５】
（９）次にビット線１９を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１〜第３番目の観測ＦＦ１４１，１４２，１４３にそれぞれ“１‘ｂ０”、“１‘ｂ１”、“１‘ｂ０”を設定する。ここで、第４および第５番目の観測ＦＦ１４４，１４５は任意の値でよい。
【０１１６】
上記第２番目の観測ＦＦ１４２が“１”、第１および第３番目の観測ＦＦ１４１，１４３が共にゼロの組み合わせの場合、第４番目のエンコーダ３４４は、スキャンチェーン４０３，４０６，４０８から入力される制御信号によって、ビット線１９の値を選択する。
【０１１７】
ここで制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１１８】
この構成では、第１番目の観測ＦＦ１４１の値（＝０）と第２番目の観測ＦＦ１４２の値（＝１）と第３番目の観測ＦＦ１４３の値（＝０）とによって第４番目のエンコーダ３４４はビット線１９を選択し、第４番目の観測ＦＦ１４４は上記ビット線１９の値をラッチする。
【０１１９】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１２０】
（１０）次にビット線２０を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１〜第３番目の観測ＦＦ１４１，１４２，１４３にそれぞれ“１‘ｂ１”、“１‘ｂ０”、“１‘ｂ０”を設定する。ここで、第４および第５番目の観測ＦＦ１４４，１４５は任意の値でよい。
【０１２１】
上記第１番目の観測ＦＦ１４１が“１”、第２および第３番目の観測ＦＦ１４２，１４３が共にゼロの組み合わせの場合、第４番目のエンコーダ３４４は、スキャンチェーン４０３，４０６，４０８から入力される制御信号によって、ビット線２０の値を選択する。
【０１２２】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１２３】
この構成では、第１番目の観測ＦＦ１４１の値（＝１）と第２番目の観測ＦＦ１４２の値（＝０）と第３番目の観測ＦＦ１４３の値（＝０）とによって第４番目のエンコーダ３４４はビット線２０を選択し、第４番目の観測ＦＦ１４４は上記ビット線２０の値をラッチする。
【０１２４】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１２５】
（１１）次にビット線２１を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１〜第４番目の観測ＦＦ１４１，１４２，１４３，１４４にそれぞれ“１‘ｂ１”、“１‘ｂ０”、“１‘ｂ０”、“１‘ｂ０”を設定する。ここで、第５番目の観測ＦＦ１４５は任意の値でよい。
【０１２６】
第１番目の観測ＦＦ１４１が“１”、第２〜第４番目の観測ＦＦ１４２，１４３，１４４が共にゼロの組み合わせの場合、第５番目のエンコーダ３４５は、スキャンチェーン４０４，４０７，４０９，４１０から入力される制御信号によって、ビット線２１の値を選択する。
【０１２７】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１２８】
この構成では、第１番目の観測ＦＦ１４１の値（＝１）と第２番目の観測ＦＦ１４２の値（＝０）と第３番目の観測ＦＦ１４３の値（＝０）と第４番目の観測ＦＦ１４４の値（＝０）とによって第５番目のエンコーダ３４５はビット線２１を選択し、第５番目の観測ＦＦ１４５は上記ビット線２１の値をラッチする。
【０１２９】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１３０】
（１２）次にビット線２２を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１〜第４番目の観測ＦＦ１４１，１４２，１４３，１４４にそれぞれ“１‘ｂ０”、“１‘ｂ１”、“１‘ｂ０”、“１‘ｂ０”を設定する。ここで、第５番目の観測ＦＦ１４５は任意の値でよい。
【０１３１】
上記第２番目の観測ＦＦ１４２が“１”、第１，第３，第４番目の観測ＦＦ１４１，１４３，１４４が共にゼロの組み合わせの場合、第５番目のエンコーダ３４５は、スキャンチェーン４０４，４０７，４０９，４１０から入力される制御信号によって、ビット線２２の値を選択する。
【０１３２】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１３３】
この構成では、第１番目の観測ＦＦ１４１の値（＝０）と第２番目の観測ＦＦ１４２の値（＝１）と第３番目の観測ＦＦ１４３の値（＝０）と第４番目の観測ＦＦ１４４の値（＝０）とによって第５番目のエンコーダ３４５はビット線２２を選択し、第５番目の観測ＦＦ１４５は上記ビット線２２の値をラッチする。
【０１３４】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１３５】
（１３）次にビット線２３を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１〜第４番目の観測ＦＦ１４１，１４２，１４３，１４４にそれぞれ“１‘ｂ０”、“１‘ｂ０”、“１‘ｂ１”、“１‘ｂ０”を設定する。ここで、第５番目の観測ＦＦ１４５は任意の値でよい。
【０１３６】
上記第３番目の観測ＦＦ１４３が“１”、第１，第２，第４番目の観測ＦＦ１４１，１４２，１４４が共にゼロの組み合わせの場合、第５番目のエンコーダ３４５は、スキャンチェーン４０４，４０７，４０９，４１０から入力される制御信号によって、ビット線２３を選択する。
【０１３７】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５はこれら各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１３８】
この構成では、第１番目の観測ＦＦ１４１の値（＝０）と第２番目の観測ＦＦ１４２の値（＝０）と第３番目の観測ＦＦ１４３の値（＝１）と第４番目の観測ＦＦ１４４の値（＝０）とによって第５番目のエンコーダ３４５はビット線２３を選択し、第５番目の観測ＦＦ１４５は上記ビット線２３の値をラッチする。
【０１３９】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１４０】
（１４）次にビット線２４を観測する場合を説明する。
すなわち、スキャンチェーン２０１から順次値をシフトさせ、第１〜第４番目の観測ＦＦ１４１，１４２，１４３，１４４にそれぞれ“１‘ｂ０”、“１‘ｂ０”、“１’ｂ０”、“１‘ｂ１”を設定する。ここで、第５番目の観測ＦＦ１４５は任意の値でよい。
【０１４１】
上記第４番目の観測ＦＦ１４４が“１”、第１〜第３番目の観測ＦＦ１４１，１４２，１４３が共にゼロの組み合わせの場合、第５番目のエンコーダ３４５は、スキャンチェーン４０４，４０７，４０９，４１０から入力される制御信号によって、ビット線２４の値を選択する。
【０１４２】
ここで、制御線３００をゼロに設定し、スキャンキャプチャモードにする。スキャンキャプチャモードでは、各観測ＦＦ１４１〜１４５は各観測ＦＦが有するＤピンと呼ばれる入力を選択される構成になる。
【０１４３】
この構成では、第１番目の観測ＦＦ１４１の値（＝０）と第２番目の観測ＦＦ１４２の値（＝０）と第３番目の観測ＦＦ１４３の値（＝０）と第４番目の観測ＦＦ１４４の値（＝１）とによって第５番目のエンコーダ３４５はビット線２４を選択し、第５番目の観測ＦＦ１４５は上記ビット線２４の値をラッチする。
【０１４４】
この状態で、制御線３００を“１”に設定し、スキャンシフトモードにする。そして、クロックを入力することにより、上記記述と同様に、この構成では、スキャンチェーン２０１から入力された値が各観測ＦＦ１４１，１４２，１４３，１４４，１４５と順番にシフト（伝搬）し、スキャンチェーン２０７から各観測ＦＦ１４５，１４４，１４３，１４２，１４１の順番で各観測ＦＦの値が参照でき内部の動作を観測できる。
【０１４５】
以上（１）〜（１４）の動作によって、論理回路１に製造的な要因によって正しい回路が形成できずに不良回路が発生した場合、この観測値により良品か不良品かのいずれかを選別可能となる。
【０１４６】
また、上記（１）〜（１４）のように、第１，第２，第５番目の観測ＦＦ１４１，１４２，１４５の出力が第３番目の観測ＦＦ１４３の入力を選択する第３番目のエンコーダ３４３の制御信号となり、第１〜第３番目の観測ＦＦ１４１，１４２，１４３の出力が第４番目の観測ＦＦ１４４の入力を選択する第４番目のエンコーダ３４４の制御信号となり、第１〜第４番目の観測ＦＦ１４１〜１４４の出力が第５番目の観測ＦＦ１４５の入力を選択する第５番目のエンコーダ３４５の制御信号となり、第４および第５番目の観測ＦＦ１４４，１４５の出力が第１番目の観測ＦＦ１４１の入力を選択する第１番目のエンコーダ３４１の制御信号となり、第１および第５番目の観測ＦＦ１４１，１４５の出力が第２番目の観測ＦＦ１４２の入力を選択する第２番目のエンコーダ３４２の制御信号となる閉ループ構造の観測ＦＦ回路群が形成されているため、観測ＦＦ１４１〜１４５の個数を削減することができ、さらに、各エンコーダ３４１〜３４５は選択器よりも回路規模が小さいので、テスト容易化回路の規模を縮小することができる。
【０１４７】
上記実施の形態５では、観測ＦＦ１４１〜１４５の個数およびエンコーダ３４１〜３４５の個数をそれぞれＮ＝５個としているが、６個以上であってもよい。また、ｎ＝１とし、第１〜第５番目の観測ＦＦ１４１〜１４５によって閉ループ構造の観測ＦＦ回路群を形成しているが、ｎ＝１に限定されるものではなく、例えばｎ＝２として、第２番目以降の観測ＦＦで閉ループ構造の観測ＦＦ回路群を形成してもよく、或いは、それ以外の任意の番号以降の観測ＦＦで閉ループ構造の観測ＦＦ回路群を形成してもよい。
【０１４８】
上記実施の形態５では、両論理回路１，２間を複数本のビット線１１〜２４で接続しているが、実施の形態４（図４参照）と同様に、論理回路２を複数のメモリーで構成し、論理回路１と論理回路２の各メモリーとの間を上記複数本のビット線１１〜２４で接続してもよい。
【０１４９】
【発明の効果】
以上のように本発明によると、観測ＦＦの個数を削減して、テスト容易化回路の規模を縮小することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるテスト容易化回路の図である。
【図２】本発明の実施の形態２におけるテスト容易化回路の図である。
【図３】本発明の実施の形態３におけるテスト容易化回路の図である。
【図４】本発明の実施の形態４におけるテスト容易化回路の図である。
【図５】本発明の実施の形態５におけるテスト容易化回路の図である。
【図６】従来のテスト容易化回路の図である。
【符号の説明】
３〜６　　メモリー
１０１，１１１，１２１，１３１　　選択器
１０３，１１３，１２３，１３３，１４１〜１４５　　観測ＦＦ
２０１〜２０５，２０７，２１０〜２１２，２２０〜２２３，２５１〜２５８，４０１〜４１１　　スキャンチェーン
３０３，３１３，３２３，３３３，３４１〜３４５　　エンコーダ
【図１】
2004138510.tif 000003
【図２】
2004138510.tif 000004
【図３】
2004138510.tif 000005
【図４】
2004138510.tif 000006
【図５】
2004138510.tif 000007
【図６】
2004138510.tif 000008