(57)【要約】【課題】素子領域に形成する素子の特性を安定させ、素子間の特性ばらつきを抑制すること。【解決手段】本発明は、半導体基板１０に形成された素子分離領域１２の間に設けられる素子領域１１と、素子領域１１に対応して形成されるゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄと、ゲート電極Ｇを被覆するため素子領域１１および素子分離領域１２の上に形成される第１絶縁膜２１と、素子領域１１におけるソース領域Ｓおよびドレイン領域Ｄと各々導通するため第１絶縁膜２１を貫通して設けられるコンタクトホール電極Ｃ１と、素子領域１１内で、ゲート電極Ｇに対してコンタクトホール電極Ｃ１の位置とほぼ対称な位置に第１絶縁膜２１を貫通して設けられるダミーコンタクトＤＣとを備える半導体装置である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域の間に設けられる素子領域と、
前記素子領域に対応して形成されるゲート電極、ソース領域、ドレイン領域と、
前記ゲート電極を被覆するため前記素子領域および前記素子分離領域の上に形成される絶縁膜と、
前記素子領域における前記ソース領域および前記ドレイン領域と各々導通するため前記絶縁膜を貫通して設けられるコンタクトホール電極と、
前記素子領域内で、前記ゲート電極に対して前記コンタクトホール電極の位置とほぼ対称な位置に前記絶縁膜を貫通して設けられるダミーコンタクトと
を備えることを特徴とする半導体装置。
【請求項２】
前記ダミーコンタクトは、前記コンタクトホール電極と同じ材料で構成される
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ダミーコンタクトは、絶縁材料で構成される
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ゲート電極を複数備える場合、一のゲート電極に対する前記コンタクトホール電極および前記ダミーコンタクトの位置関係と、他のゲート電極に対する前記コンタクトホール電極および前記ダミーコンタクトの位置関係とがほぼ等しくなっている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
半導体基板に素子分離領域で分離された素子領域を形成し、前記素子領域に対応して、ゲート電極、ソース領域、ドレイン領域を形成するする工程と、
前記ゲート電極を被覆するため前記素子領域および前記素子分離領域の上に絶縁膜を形成する工程と、
前記素子領域における前記ソース領域および前記ドレイン領域と対応する位置に前記絶縁膜を貫通する状態でダミーコンタクトを形成し、少なくとも前記ダミーコンタクトの上を覆うよう他の絶縁膜を形成する工程と、
前記素子領域内で、前記ゲート電極に対して前記ダミーコンタクトの位置とほぼ対称な位置に前記絶縁膜を貫通する状態でコンタクトホール電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板に素子分離領域で分離された素子領域を形成し、前記素子領域に対応して、ゲート電極、ソース領域、ドレイン領域を形成するする工程と、
前記ゲート電極を被覆するため前記素子領域および前記素子分離領域の上に絶縁膜を形成する工程と、
前記素子領域における前記ソース領域および前記ドレイン領域と対応する位置に前記絶縁膜を貫通する状態でコンタクトホール電極を形成するとともに、前記素子領域で前記ゲート電極に対して前記コンタクトホール電極の位置とほぼ対称な位置に前記絶縁膜を貫通する状態でダミーコンタクトを形成する工程と、
前記コンタクトホール電極および前記ダミーコンタクトの上を覆うよう他の絶縁膜を形成する工程と、
前記他の絶縁膜における前記コンタクトホール電極の位置に前記他の絶縁膜を貫通して前記コンタクトホール電極と導通する接続電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板に素子分離領域で分離された素子領域を形成し、前記素子領域に対応して、ゲート電極、ソース領域、ドレイン領域を形成するする工程と、
前記ゲート電極を被覆するため前記素子領域および前記素子分離領域の上に絶縁膜を形成する工程と、
前記素子領域における前記ソース領域および前記ドレイン領域と対応する位置に前記絶縁膜を貫通する状態で絶縁材料から成るダミーコンタクトを形成する工程と、
前記素子領域内で、前記ゲート電極に対して前記ダミーコンタクトの位置とほぼ対称な位置に前記絶縁膜を貫通する状態でコンタクトホール電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に半導体基板に設けられたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタにおけるコンタクトホールの配置および形成に関するものである。
【０００２】
【従来の技術】
従来、シリコン等の半導体基板を用いたデバイスでは通常、ＭＩＳトランジスタを形成した後に、コンタクトホールの過剰エッチングを防止するためのエッチングストッパ層、および上層からの水素や水分のストッパ層としてＳｉＮ（窒化シリコン）を３０〜５０ｎｍの厚さで形成し、その上にＳｉＮとエッチング選択比の取れるＳｉＯ２（酸化シリコン）をＭＩＳトランジスタと第１のメタル層間の絶縁層として形成する手法が一般的である。
【０００３】
ここで、ＳｉＯ２は一般に圧縮応力を有しており、ＳｉＮはその膜の形成方法によって圧縮応力や引っ張り応力を有する膜となる。ＭＩＳトランジスタのチャネル部分に加わる応力は、ＳｉＮ膜の応力に依存することが知られている（非特許文献１、非特許文献２参照。）。
【０００４】
【非特許文献１】
Ｓ．Ｉｔｏ  ｅｔ  ａｌ．，「Ｍｅｃｈａｎｉｃａｌ  Ｓｔｒｅｓｓ  Ｅｆｆｅｃｔ  ｏｆ  Ｅｔｃｈ−Ｓｔｏｐ  Ｎｉｔｒｉｄｅ  ａｎｄ  ｉｔｓ  Ｉｍｐａｃｔ  ｏｎ  Ｄｅｅｐ  Ｓｕｂ−ｍｉｃｒｏｎ  Ｔｒａｎｓｉｓｔｏｒ  Ｄｅｓｉｇｎ」，ＩＥＥＥ，２０００
【非特許文献２】
Ｆ．Ｏｏｔｓｕｋａ  ｅｔ  ａｌ．，「Ａ  Ｈｉｇｈｌｙ  Ｄｅｎｓｅ，Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  １３０ｎｍ  ｎｏｄｅ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｓｙｓｔｅｍ−Ｏｎ−ａＣｈｉｐ  Ａｐｐｌｉｃａｔｉｏｎｓ」，ＩＥＥＥ，２０００
【０００５】
【発明が解決しようとする課題】
このように、ＭＩＳトランジスタのチャネル部分に加わる応力は、キャリアの移動度に影響を与えるので、これによってＭＩＳトランジスタの能力が変動してしまうという問題が生じる。チャネル部分の応力はＳｉＮ膜の応力の大きさと、ＭＩＳトランジスタ周辺のＳｉＮ平坦部の大きさ、すなわち周辺レイアウトに依存する。このため同一チップ内のＭＩＳトランジスタの能力がレイアウトによって変動して、ばらつきが生じるという問題が発生する。
【０００６】
【課題を解決するための手段】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、半導体基板に形成された素子分離領域の間に設けられる素子領域と、素子領域に対応して形成されるゲート電極、ソース領域、ドレイン領域と、ゲート電極を被覆するため素子領域および素子分離領域の上に形成される絶縁膜と、素子領域におけるソース領域およびドレイン領域と各々導通するため絶縁膜を貫通して設けられるコンタクトホール電極と、素子領域内で、ゲート電極に対してコンタクトホール電極の位置とほぼ対称な位置に絶縁膜を貫通して設けられるダミーコンタクトとを備える半導体装置である。
【０００７】
また、半導体基板に素子分離領域で分離された素子領域を形成し、素子領域に対応して、ゲート電極、ソース領域、ドレイン領域を形成するする工程と、ゲート電極を被覆するため素子領域および素子分離領域の上に絶縁膜を形成する工程と、素子領域におけるソース領域およびドレイン領域と対応する位置に絶縁膜を貫通する状態でダミーコンタクトを形成し、少なくともダミーコンタクトの上を覆うよう他の絶縁膜を形成する工程と、素子領域内で、ゲート電極に対してダミーコンタクトの位置とほぼ対称な位置に絶縁膜を貫通する状態でコンタクトホール電極を形成する工程とを備える半導体装置の製造方法である。
【０００８】
また、半導体基板に素子分離領域で分離された素子領域を形成し、素子領域に対応して、ゲート電極、ソース領域、ドレイン領域を形成するする工程と、ゲート電極を被覆するため素子領域および素子分離領域の上に絶縁膜を形成する工程と、素子領域におけるソース領域およびドレイン領域と対応する位置に絶縁膜を貫通する状態でコンタクトホール電極を形成するとともに、素子領域でゲート電極に対してコンタクトホール電極の位置とほぼ対称な位置に絶縁膜を貫通する状態でダミーコンタクトを形成する工程と、コンタクトホール電極およびダミーコンタクトの上を覆うよう他の絶縁膜を形成する工程と、他の絶縁膜におけるコンタクトホール電極の位置に他の絶縁膜を貫通してコンタクトホール電極と導通する接続電極を形成する工程とを備える半導体装置の製造方法である。
【０００９】
また、半導体基板に素子分離領域で分離された素子領域を形成し、素子領域に対応して、ゲート電極、ソース領域、ドレイン領域を形成するする工程と、ゲート電極を被覆するため素子領域および素子分離領域の上に絶縁膜を形成する工程と、素子領域におけるソース領域およびドレイン領域と対応する位置に絶縁膜を貫通する状態で絶縁材料から成るダミーコンタクトを形成する工程と、素子領域内で、ゲート電極に対してダミーコンタクトの位置とほぼ対称な位置に絶縁膜を貫通する状態でコンタクトホール電極を形成する工程とを備える半導体装置の製造方法である。
【００１０】
このような本発明では、素子領域内で、ゲート電極に対してコンタクトホール電極の位置とほぼ対称な位置に、絶縁膜を貫通した状態でダミーコンタクトが設けられることから、ゲート電極を中心とした周辺に絶縁膜を貫通する部分がほぼ均等に配置されるようになり、絶縁膜からチャネルへかかる応力の均一化によって素子の特性を安定させることができるようになる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づき説明する。図１は、本実施形態に係る半導体装置を説明する模式断面図で、（ａ）〜（ｃ）は各々の形態を示すものである。すなわち、これら本実施形態の半導体装置は、半導体基板１０に形成された素子分離領域１２の間に設けられる素子領域１１と、素子領域１１に対応して形成されるゲート電極Ｇ、ソース領域Ｓ、ドレイン領域Ｄと、ゲート電極Ｇを被覆するため素子領域１１および素子分離領域１２の上に形成される第１絶縁膜２１と、素子領域１１におけるソース領域Ｓおよびドレイン領域Ｄと各々導通するため第１絶縁膜２１を貫通して設けられるコンタクトホール電極Ｃ１と、素子領域１１内で、ゲート電極Ｇに対してコンタクトホール電極Ｃ１の位置とほぼ対称な位置に第１絶縁膜２１を貫通して設けられるダミーコンタクトＤＣとを備えている。
【００１２】
図１（ａ）〜（ｃ）に示す各半導体装置の態様は、各々の製造工程もしくは材質の違いによる構成の相違となっている。これらの半導体装置で用いられるダミーコンタクトＤＣは、コンタクトホール電極Ｃ１と同様に第１絶縁膜２１を貫通する状態で設けられるが、外部との電気的導通を行わないようになっている。
【００１３】
つまり、ダミーコンタクトＤＣは、コンタクトホール電極Ｃ１が設けられることで第１絶縁膜２１から素子領域１１のチャネル部（ゲート電極Ｇの下方）に与える応力の不均一を解消するために設けられる。したがって、ダミーコンタクトＤＣは、素子領域１１においてゲート電極Ｇに対するコンタクトホール電極Ｃ１の位置とほぼ対称となる位置（ゲート電極Ｇの中心からの距離ｔがほぼ等しい位置）に配置される。これにより、ゲート電極Ｇの位置に対して第１絶縁膜２１を貫通するコンタクトホールの位置がほぼ対称となり、第１絶縁膜２１からチャネル部に加わる応力を均一化できるようになる。
【００１４】
図１（ａ）に示す半導体装置は、ゲート電極Ｇを覆う第１絶縁膜２１の上に第２絶縁膜２２が積層され平坦化されている。ダミーコンタクトＤＣは第１絶縁膜２１および第２絶縁膜２２を貫通する状態で形成され、その上に積層される第３絶縁膜２３によって上層との絶縁が図られている。一方、コンタクトホール電極Ｃ１は、第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３を貫通して設けられ、第４絶縁膜２４に設けられるメタル層Ｍと導通している。
【００１５】
図１（ｂ）に示す半導体装置は、ゲート電極Ｇを覆う第１絶縁膜２１の上に第２絶縁膜２２が積層され平坦化されており、この第１絶縁膜２１および第２絶縁膜２２を貫通する状態でダミーコンタクトＤＣおよびコンタクトホール電極Ｃ１が設けられている。また、第２絶縁膜２２の上に積層される第３絶縁膜２３でダミーコンタクトＤＣの上層との絶縁が図られる一方、第３絶縁膜２３のコンタクトホール電極Ｃ１と対応する位置に接続電極Ｃ２が形成され、第４絶縁膜２４に設けられるメタル層Ｍとの導通が図られている。
【００１６】
図１（ｃ）に示す半導体装置は、ゲート電極Ｇを覆う第１絶縁膜２１の上に第２絶縁膜２２が積層され平坦化されており、この第１絶縁膜２１および第２絶縁膜２２を貫通する状態でダミーコンタクトＤＣおよびコンタクトホール電極Ｃ１が設けられている。また、この例では、ダミーコンタクトＤＣが絶縁材料によって構成されており、直上のメタル層Ｍとの絶縁が図られている。これにより、ダミーコンタクトＤＣと上層との絶縁を図るための他の絶縁膜が不要となり、第２絶縁膜２２の上にメタル層Ｍを設けてコンタクトホール電極Ｃ１との導通が図られている。
【００１７】
次に、本実施形態の半導体装置における平面のレイアウトと従来例との相違を説明する。図２は、半導体装置の平面レイアウトを説明する模式平面図で、（ａ）は本実施形態、（ｂ）は従来例である。すなわち、本実施形態に係る半導体装置では、ゲート電極Ｇに対してダミーコンタクトＤＣがコンタクトホール電極Ｃ１とほぼ対称の位置に設けられているのに対し、従来例の半導体装置では、ゲート電極Ｇを中心としてコンタクトホール電極Ｃ１が非対称に配置されている。
【００１８】
本実施形態のように、ダミーコンタクトＤＣでストッパ層となる第１絶縁膜２１（図１参照）が開口されることにより、第１絶縁膜２１からチャネル部に加わる応力を緩和できるようになる。したがって、ゲート電極Ｇに対して対称にダミーコンタクトＤＣおよびコンタクトホール電極Ｃ１が設けられることで、第１絶縁膜２１からチャネル部に加わる応力が均等となり、素子特性の安定化を図ることができる。
【００１９】
また、素子領域１１に複数のゲート電極Ｇが設けられる場合、ゲート電極Ｇに対するコンタクトホール電極Ｃ１およびダミーコンタクトＤＣの位置関係と、他のゲート電極Ｇに対するコンタクトホール電極Ｃ１およびダミーコンタクトＤＣの位置関係とをほぼ等しくすることで、各ゲート電極Ｇに対応したチャネル部への第１絶縁膜２１からの応力を均一化することができ、各々の素子の特性のばらつきを抑制することが可能となる。
【００２０】
次に、本実施形態に係る半導体装置の製造方法を説明する。図３〜図４は、図１（ａ）に示す半導体装置の製造方法を順に説明する模式断面図である。先ず、通常のＭＩＳトランジスタ製造方法を用いて、素子領域１１および素子分離領域１２とＭＩＳトランジスタを形成し、ゲート電極Ｇ上に第１絶縁膜（ストッパ層、例えばＳｉＮ）２１と第２絶縁膜（絶縁層、例えばＳｉＯ２）２２を形成する（図３（ａ）参照）。
【００２１】
次に、通常のフォトリソグラフィ技術とドライエッチング技術を用いて、素子領域１１上のダミーコンタクトＤＣの位置にコンタクトホールを形成し、導電体（例えば、タングステン）を埋め込む。これにより第１絶縁膜２１および第２絶縁膜２２を貫通したダミーコンタクトＤＣが形成される（図３（ｂ）参照）。なお、必要に応じて素子分離領域１２上にダミーコンタクトＤＣを形成してもよい。
【００２２】
次に、第２絶縁膜２２の上に第３絶縁膜（絶縁層、例えばＳｉＯ２）２３を形成する（図３（ｃ）参照）。これにより、ダミーコンタクトＤＣが上層と絶縁されることになる。
【００２３】
次に、通常のフォトリソグラフィ技術とドライエッチング技術を用いて、コンタクトホール電極Ｃ１となる位置にコンタクトホールを形成し、導電体（例えば、タングステン）を埋め込む。これにより、第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３を貫通するコンタクトホール電極Ｃ１が形成される（図４（ａ）参照）。
【００２４】
その後、通常の半導体製造方法を用いて第４絶縁膜２４およびメタル層Ｍを形成してコンタクトホール電極Ｃ１との導通を得る（図４（ｂ）参照）。すなわち、第４絶縁膜２４を形成した後、通常のフォトリソグラフィ技術とドライエッチング技術を用いて、メタル層Ｍのパターンを第４絶縁膜２４に掘り込んで溝とし、この溝に導電体（例えば、Ｃｕ）をメッキしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）することにより溝を導電体で埋め込むことでメタル層Ｍを形成する。
【００２５】
これにより、コンタクトホール電極Ｃ１と同じ材料から成るダミーコンタクトＤＣがゲート電極Ｇに対してコンタクトホール電極Ｃ１とほぼ対称な位置に形成され、ゲート電極Ｇに対応したチャネル部への機械的応力の均一化を図ることができるようになる。
【００２６】
図５〜図６は、図１（ｂ）に示す半導体装置の製造方法を順に説明する模式断面図である。先ず、通常のＭＩＳトランジスタ製造方法を用いて、素子領域１１および素子分離領域１２とＭＩＳトランジスタを形成し、ゲート電極Ｇ上に第１絶縁膜（ストッパ層、例えばＳｉＮ）２１と第２絶縁膜（絶縁層、例えばＳｉＯ２）２２を形成する（図５（ａ）参照）。
【００２７】
次に、通常のフォトリソグラフィ技術とドライエッチング技術を用いて、素子領域１１上のコンタクトホール電極Ｃ１およびダミーコンタクトＤＣの位置にコンタクトホールを形成し、導電体（例えば、タングステン）を埋め込む。これにより第１絶縁膜２１および第２絶縁膜２２を貫通したコンタクトホール電極Ｃ１およびダミーコンタクトＤＣが形成される（図５（ｂ）参照）。なお、必要に応じて素子分離領域１２上にコンタクトホール電極Ｃ１やダミーコンタクトＤＣを形成してもよい。
【００２８】
次に、第２絶縁膜２２の上に第３絶縁膜（絶縁層、例えばＳｉＯ２）２３を積層し、コンタクトホール電極Ｃ１と対応する位置にコンタクトホールを形成し（図５（ｃ）参照）、このコンタクトホールに導電体（タングステン）を埋め込む。これにより、コンタクトホール電極Ｃ１の上に接続電極Ｃ２が形成される（図６（ａ）参照）。
【００２９】
その後、通常の半導体製造方法を用いて第４絶縁膜２４およびメタル層Ｍを形成してコンタクトホール電極Ｃ１および接続電極Ｃ２との導通を得る（図６（ｂ））。すなわち、第４絶縁膜２４を形成した後、通常のフォトリソグラフィ技術とドライエッチング技術を用いて、メタル層Ｍのパターンを第４絶縁膜２４に掘り込んで溝とし、この溝に導電体（例えば、Ｃｕ）をメッキしてＣＭＰすることにより溝を導電体で埋め込むことでメタル層Ｍを形成する。
【００３０】
これにより、コンタクトホール電極Ｃ１と同じ材料から成るダミーコンタクトＤＣがゲート電極Ｇに対してコンタクトホール電極Ｃ１とほぼ対称な位置に形成され、ゲート電極Ｇに対応したチャネル部への機械的応力の均一化を図ることができるようになる。
【００３１】
図７〜図８は、図１（ｃ）に示す半導体装置の製造方法を順に説明する模式断面図である。先ず、通常のＭＩＳトランジスタ製造方法を用いて、素子領域１１および素子分離領域１２とＭＩＳトランジスタを形成し、ゲート電極Ｇ上に第１絶縁膜（ストッパ層、例えばＳｉＮ）２１と第２絶縁膜（絶縁層、例えばＳｉＯ２）２２を形成する（図７（ａ）参照）。
【００３２】
次に、通常のフォトリソグラフィ技術とドライエッチング技術を用いて、素子領域１１上のダミーコンタクトＤＣの位置にコンタクトホールを形成し、導電体（絶縁層、例えばＳｉＯ２）を埋め込む。これにより第１絶縁膜２１および第２絶縁膜２２を貫通した絶縁材料から成るダミーコンタクトＤＣが形成される（図７（ｂ）参照）。なお、必要に応じて素子分離領域１２上にダミーコンタクトＤＣを形成してもよい。
【００３３】
次に、通常のフォトリソグラフィ技術とドライエッチング技術を用いて、コンタクトホール電極Ｃ１となる位置にコンタクトホールを形成し、導電体（例えば、タングステン）を埋め込む。これにより、第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３を貫通するコンタクトホール電極Ｃ１が形成される（図８（ａ）参照）。
【００３４】
その後、通常の半導体製造方法を用いて第２絶縁膜２２の上に第４絶縁膜２４を積層し、メタル層Ｍを形成してコンタクトホール電極Ｃ１との導通を得る（図８（ｂ））。すなわち、第２絶縁膜２２の上に第４絶縁膜２４を形成した後、通常のフォトリソグラフィ技術とドライエッチング技術を用いて、メタル層Ｍのパターンを第４絶縁膜２４に掘り込んで溝とし、この溝に導電体（例えば、Ｃｕ）をメッキしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）することにより溝を導電体で埋め込むことでメタル層Ｍを形成する。
【００３５】
このような半導体装置では、ダミーコンタクトＤＣが絶縁材料から成るため、ダミーコンタクトＤＣを形成した後にメタル層Ｍとの絶縁を図るための絶縁膜を形成する必要がなく、直接メタル層Ｍを形成することができる。したがって、他の半導体装置に比べて少ない工程で製造することが可能となる。
【００３６】
なお、上記説明した実施形態では、主として半導体基板としてＳｉ（シリコン）を用いる例を示したが、化合物半導体等の他の半導体基板であっても適用可能である。
【００３７】
【発明の効果】
以上説明したように、本発明によれば次のような効果がある。すなわち、ゲート電極を覆う第１絶縁膜からチャネル部へ加わる応力の均一化を図ることができ、本来のＭＩＳトランジスタ等の素子特性を得ることが可能となる。また、コンタクトのレイアウトを大きく変更することなく、ダミーコンタクトを配置することにより、素子の特性のばらつきを抑制することができ、半導体装置の高性能化を図ることが可能となる。特に、ＭＩＳトランジスタ等の素子のレイアウトによる能力ばらつきが大きいと、設計時にこのばらつき分のマージンを広く取る必要がある。マージンを大きく取って設計すると、デバイスの性能は劣化する。したがって、特性変動の小さな素子を用いることにより高性能の（例えば高速な）デバイスの設計および製造が可能となる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置を説明する模式断面図である。
【図２】半導体装置の平面レイアウトを説明する模式平面図である。
【図３】図１（ａ）に示す半導体装置の製造方法を説明する模式断面図（その１）である。
【図４】図１（ａ）に示す半導体装置の製造方法を説明する模式断面図（その２）である。
【図５】図１（ｂ）に示す半導体装置の製造方法を説明する模式断面図（その１）である。
【図６】図１（ｂ）に示す半導体装置の製造方法を説明する模式断面図（その２）である。
【図７】図１（ｃ）に示す半導体装置の製造方法を説明する模式断面図（その１）である。
【図８】図１（ｃ）に示す半導体装置の製造方法を説明する模式断面図（その２）である。
【符号の説明】
１０…半導体基板、１１…素子領域、１２…素子分離領域、２１…第１絶縁膜、２２…第２絶縁膜、２３…第３絶縁膜、２４…第４絶縁膜、Ｃ１…コンタクトホール電極、Ｃ２…接続電極、Ｄ…ドレイン領域、ＤＣ…ダミーコンタクト、Ｇ…ゲート電極、Ｍ…メタル層、Ｓ…ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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