(57)【要約】【課題】高速データ書込みクロックの信号波形を一周期目から等しくできる。【解決手段】レジスタ３の受けるＣＬＫ信号とイネーブル信号制御回路４の受ける書込みＣＭＤとからタイミング調整されたＤＱＳＥ信号を受ける内部クロック制御回路５は、フリップフロップ回路を形成する二つのＮＡＮＤ回路により、ＤＱＳ信号の初段入力回路２から出力されるＤＱＳｉｎ信号とＤＱＳＥ信号とにより第一周期目の信号波形の入力でＰチャネルトランジスタ（Ｑ）を「オン」にし、第二周期目以降の信号波形が入力した際には「オフ」にする。インバータを介したＤＱＳｉｎ信号から得られるＤＱＳｃｌｋ信号はＰチャネルトランジスタ（Ｑ）のドレイン・ソースを介して電源ＶＤＤに接続されているので、第一周期目の信号波形にのみ補助電位が与えられる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
外部データストローブ信号を内部データストローブ信号に変換して、入力する外部データの保持タイミングに使用する内部クロック信号を生成する回路において、前記外部データの取込みを行なうデータイネーブル信号を受けた際に、第一周期目に発生する前記内部クロック信号に一定の電位を加え、第一周期目の出力波形を第二周目以降の出力波形と同一波形に形成して出力する内部クロック制御回路を備えることを特徴とするクロック発生回路。
【請求項２】
請求項１において、前記内部クロック制御回路は、前記内部データストローブ信号に対して一定の遅延時間を持つ前記内部クロック信号と所定電源とをソース・ドレインそれぞれに接続し前記内部クロック信号に所定電位を供給するＰチャネルトランジスタと、第一及び第二の否定的論理積回路を有し第一の否定的論理積回路に前記データイネーブル信号を、また第二の否定的論理積回路にインバータを介して接続される前記内部クロック信号を、それぞれ入力するように構成したフリップフロップ回路と、このフリップフロップ回路の出力および前記内部データストローブ信号を入力して前記Ｐチャネルトランジスタのゲートに接続する第三の否定的論理積回路とを備え、データイネーブル信号が入力した際の第一周期目に入力する前記内部データストローブ信号の波形に対してのみ、前記内部クロック信号に前記Ｐチャネルトランジスタを介して一定の電位を与えることを特徴とするクロック発生回路。
【請求項３】
外部データストローブ（ＤＱＳ）信号を内部データストローブ（ＤＱＳｉｎ）信号に変換して内部クロック（ＤＱＳｃｌｋ）信号を生成し外部データ（ＤＱ１〜ＤＱＮ）を書込みのためラッチする半導体記憶装置において、外部データストローブ（ＤＱＳ）信号の取込みを行なうためにＤＱＳイネーブル（ＤＱＳＥ）信号を受けた際には、第一周期目の信号波形を発生する前記内部クロック（ＤＱＳｃｌｋ）信号に一定の電位を加えて、第一周期目の信号波形を第二周目以降の信号波形と同一波形に形成して出力するクロック発生回路を備えることを特徴とする半導体記憶装置。
【請求項４】
外部データストローブ（ＤＱＳ）信号を内部データストローブ（ＤＱＳｉｎ）信号に変換して内部クロック（ＤＱＳｃｌｋ）信号を生成し外部データ（ＤＱ１〜ＤＱＮ）を書込みのためラッチする半導体記憶装置において、前記内部クロック（ＤＱＳｃｌｋ）信号に前記内部データストローブ（ＤＱＳｉｎ）信号に対して一定の遅延時間を持たせ、かつトランジスタ（Ｑ）を介して所定の電位を接続し、外部データストローブ（ＤＱＳ）信号の取込みを行なうＤＱＳイネーブル（ＤＱＳＥ）信号を受けた一周期目の信号波形のみに対し前記トランジスタ（Ｑ）のドライバサイズを大きくして、第一周期目の信号波形を第二周目以降の信号波形と同一波形に形成して出力するクロック発生回路を備えることを特徴とする半導体記憶装置。
【請求項５】
外部データストローブ（ＤＱＳ）信号を内部データストローブ（ＤＱＳｉｎ）信号に変換して内部クロック（ＤＱＳｃｌｋ）信号を生成し外部データ（ＤＱ１〜ＤＱＮ）をラッチする半導体記憶装置において、前記内部データストローブ（ＤＱＳｉｎ）信号に対して一定の遅延時間を持たせた内部クロック（ＤＱＳｃｌｋ）信号と所定電源とをソース・ドレインそれぞれに接続して所定電位を供給するＰチャネルトランジスタ（Ｑ）と、第一及び第二の否定的論理積（ＮＡＮＤ）回路を有し、第一の否定的論理積（ＮＡＮＤ）回路に前記外部データストローブ（ＤＱＳ）信号を取込むＤＱＳイネーブル（ＤＱＳＥ）信号と第二の否定的論理積（ＮＡＮＤ）回路にインバータを介して接続される前記内部クロック（ＤＱＳｃｌｋ）信号とのそれぞれを入力するように構成したフリップフロップ回路と、このフリップフロップ回路の出力と前記内部データストローブ（ＤＱＳｉｎ）信号とを入力して前記Ｐチャネルトランジスタ（Ｑ）のゲートに接続する第三の否定的論理積（ＮＡＮＤ）回路とを備え、ＤＱＳイネーブル（ＤＱＳＥ）信号が入力した際の最初に入力する前記内部データストローブ（ＤＱＳｉｎ）信号の波形に対してのみ前記内部クロック（ＤＱＳｃｌｋ）信号に前記Ｐチャネルトランジスタ（Ｑ）を介して一定の電位を与えるクロック発生回路を備えることを特徴とする半導体記憶装置。
【請求項６】
請求項３から請求項５までのうちの一つにおいて、外部クロック（ＣＬＫ）を受け、プログラミングにより書込みタイミングを予め設定して出力するレジスタと、外部コマンド（ＣＭＤ）を受けた際に前記レジスタからの設定出力により前記ＤＱＳイネーブル（ＤＱＳＥ）信号を出力するイネーブル信号制御回路とを更に備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部データストローブ（ＤＱＳ）信号を内部データストローブ（ＤＱＳｉｎ）信号に変換して、入力する外部データ（ＤＱ１〜ＤＱＮ）の保持タイミングに使用する内部クロック（ＤＱＳｃｌｋ）信号を生成するクロック発生回路と、このクロック発生回路を搭載して外部データ（ＤＱ１〜ＤＱＮ）信号を内部データ（ＤＱ１ｉｎ〜ＤＱＮｉｎ）信号に変換して書込みのために内部データ（ＤＱ１ｉｎ〜ＤＱＮｉｎ）をラッチするデータ信号ごとの入力回路部（１−１〜１−Ｎ）とを備える半導体記憶装置に関し、特に、データ信号が高速化しても、内部データ信号の全ての波形においてセットアップ時間Ｔｓとホールド時間Ｔｈとのそれぞれを同一にできる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来のこの種の半導体記憶装置では、例えば基本構成が図３に示される。
【０００３】
図示されるように、外部入力データ（ＤＱ１〜ＤＱＮ）信号はデータ入力回路部１−１〜１−Ｎのそれぞれで初段入力回路１１に基準電圧ＶＲＥＦと共に入力される。
【０００４】
近年、半導体記憶装置の高速化が進み、例えば、ＤＲＡＭ（ダイナミックランダムメモリ）は、同期式のＳＤＲＡＭ（同期ＤＲＡＭ）からＤＤＲ（ダブルデータレート）−ＳＤＲＡＭと進んでいる。すなわち、一つのクロックで一つのデータをやり取りする同期式から、クロックを分割しクロックの立上りエッジと立下りエッジとで２個のデータを連続してやり取りするＤＤＲ方式が規格化された。
【０００５】
更に、ＤＤＲ方式の進歩型である第２ＤＤＲ方式では、ＤＤＲ方式の複数クロック信号ＣＬＫに対してデータのやり取りを図４に示されるように連続して行なわせることにより、高速化が図られている。この第２ＤＤＲ方式では、当初３００ＭＨｚ以上を目指していたが、最近では対応周波数が６６７ＭＨｚと極めて高速化が進んできている。
【０００６】
通常の半導体記憶装置は、上述するような外部入力データ信号を内部回路で動作可能な振幅の信号に増幅する入力回路部を備える。この入力回路部の出力は、外部入力データ信号の立上り・立下りに基づいて立上り・立下りを行なうので、それぞれの速度に差が生じる。
【０００７】
一般に、図３で示されるように、データの入力回路部１−１〜１−Ｎのそれぞれに入力する外部入力データ（ＤＱ１〜ＤＱＮ）信号のほかに、ＤＤＲ方式で外部入力データＤＱ１〜ＤＱＮの書込み時期を示すための高速信号である外部データストローブ信号（以後、ＤＱＳ信号）が、基準電圧ＶＲＥＦと共に、入力回路部１−１〜１−Ｎとは別で共通に使用される初段入力回路２に入力する。
【０００８】
入力回路部１−１を例に挙げれば、初段入力回路１１から出力する内部データ（ＤＱ１ｉｎ）信号が二つの入力ラッチ回路１２ａ，１２ｂに送られる。他方、初段入力回路２から出力される内部データストローブ信号（以後、ＤＱＳｉｎ信号）が内部クロック（以後、ＤＱＳｃｌｋ信号）から１８０度の位相差をもつラッチ信号（以後、ＬＴＳＡ信号およびＬＴＳＢ信号）となって入力ラッチ回路１２ａ，１２ｂそれぞれに送り込まれる。
【０００９】
従って、図４および図５を併せ参照して示されるように、ＤＱＳｉｎ信号は、ＤＱＳｃｌｋ信号として内部クロックに変換され、相互に１８０度の位相差をもつＬＴＳＡ信号およびＬＴＳＢ信号となって入力ラッチ回路１２ａ，１２ｂそれぞれに入力する。一方、初段入力回路１１で増幅され出力した内部データ（ＤＱ１ｉｎ）信号は入力ラッチ回路１２ａ，１２ｂそれぞれにおいて相互に１８０度の位相差を有するＬＴＳＡ信号およびＬＴＳＢ信号により１８０度の位相差を有してラッチされ、ＤＱＳ信号の立上りエッジと立下りエッジとでメモリの書込みに利用される。
【００１０】
このような構成で、ＤＱＳ信号の各立上りエッジと立下りエッジの相対的な遅延が生じ、相互の速度差により入力ラッチ回路１２ａ，１２ｂでのデータの書込みラッチのためのセットアップ時間Ｔｓとホールド時間Ｔｈとが不等となり、状況によっては、入力ラッチ回路１２ａ，１２ｂがデータのハイ（Ｈ）レベルとロー（Ｌ）レベルとを間違ってラッチする恐れがある。
【００１１】
この問題を解決するため、例えば初段入力回路の構成で、外部入力データと基準電圧それぞれを入力する一対のトランジスタそれぞれに流れる電流に応じて、外部入力データに対応する内部入力データを差動出力し、その電流量を内部入力データのレベルに応じて調整する入力回路が開示されている（例えば、特許文献１参照）。
【００１２】
また、図６に示されるような、入力データ（ＤＱ）信号について規定すべきセットアップ時間Ｔｓとホールド時間Ｔｈとのマージンの向上を図り高速化に対応することができる半導体集積回路がある（例えば、特許文献２参照）。
【００１３】
図６と図５との構成上の相違は、遅延回路１３、ラッチ信号生成回路１０２、およびラッチ信号生成制御回路１０３が追加された点である。
【００１４】
遅延回路１３は、入力回路部１０１で初段入力回路１１から出力する内部データ（ＤＱｉｎ）信号をラッチ信号（ＬＴＳＡ信号、ＬＴＳＢ信号）の生成に合わせて遅延させ入力ラッチ回路１２ａ，１２ｂへ入力する。ラッチ信号生成回路１０２は、初段入力回路２の出力をラッチ信号生成制御回路１０３の制御を受けて１８０度の位相差を有するＬＴＳＡ信号およびＬＴＳＢ信号に生成する。ラッチ信号生成制御回路１０３は、発振回路、二組のダミーの入力回路部、および比較回路を有し、ＤＳＱ信号の立上りエッジからＬＴＳＡ信号の、ＤＳＱ信号の立上りエッジに対応する、立上りエッジまでの遅延時間と、ＤＳＱ信号の立下りエッジからＬＴＳＢ信号の、ＤＳＱ信号の立下りエッジに対応する、立下りエッジまでの遅延時間との差がゼロまたはほぼゼロの許容範囲にあるように自動制御する。
【００１５】
【特許文献１】
特開２０００−１１４９５４号公報（図１、図４）
【００１６】
【特許文献２】
特開２００１−１２６４８１号公報（図１、図１２）
【００１７】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置では、取り扱う信号の立上りエッジおよび立下りエッジそれぞれでの遅延時間を改善・調整してセットアップ時間またはホールド時間を一致させている。しかしながら、取り扱う信号の高速化が進む現在、特に高速化された第２ＤＤＲ方式では、上述する技術だけでは、全ての波形を同一にすることが困難で、セットアップ時間またはホールド時間にずれを生じるようになった。
【００１８】
その理由は、特に高速化された第２ＤＤＲ方式では、データの書込みに対してクロックの立上りと立下りとのエッジを利用しているので、外部から入力する高速データ信号の振幅が極めて小さく、信号の立上りエッジおよび立下りエッジに対して高速の周波数に対応するフルスイングが困難となるからである。
【００１９】
例えば、図７に示されるように、信号波形が回路を構成するトランジスタのオン抵抗、配線抵抗、および配線容量により「なまる」と共に、特に、二周期目以降では電源またはグランドに対する安定レベルまでに達しない。
【００２０】
本発明の課題は、このような問題点を解決し、データ信号が高速化されても、ラッチ対象となる内部データ信号の全ての波形においてセットアップ時間Ｔｓとホールド時間Ｔｈとのそれぞれを同一にできるように、データストローブ信号による一周期目の波形を調整できる半導体記憶装置を提供することである。
【００２１】
【課題を解決するための手段】
本発明では、上記目的を達成するため、内部クロック信号をフリップフロップ回路により制御し、一周期目のクロックが入力された場合のみ、例えば、内部クロック信号を電源に接続するトランジスタを設け、このトランジスタを「オン」させて内部クロック信号に補助電位を加えることとしている。
【００２２】
本発明による内部回路で使用するクロック発生回路は、外部データストローブ（ＤＱＳ）信号を内部データストローブ（ＤＱＳｉｎ）信号に変換して、入力する外部データ（ＤＱ１〜ＤＱＮ）の保持タイミングに使用する内部クロック（ＤＱＳｃｌｋ）信号を生成する回路であって、外部データ（ＤＱ１〜ＤＱＮ）の取込みを行なうデータイネーブル（ＤＱＳＥ）信号を受けた際に、第一周期目に発生する内部クロック（ＤＱＳｃｌｋ）信号の波形に一定の補助電位を加えて、第一周期目の信号波形を第二周目以降の信号波形と同一波形に形成して出力する内部クロック制御回路を備えている。
【００２３】
この構成により、第一周期目の信号波形のみにずれを生じているので、最初の内部クロックに対して適切な補助電位を与えることにより第二周期目からの信号波形と同一波形を生成することができる。
【００２４】
この具体的な一つの内部クロック制御回路は、内部データストローブ（ＤＱＳｉｎ）信号に対して一定の遅延時間を持つ内部クロック（ＤＱＳｃｌｋ）信号と所定電源とをソース・ドレインそれぞれに接続し内部クロック（ＤＱＳｃｌｋ）信号に所定電位を供給するＰチャネルトランジスタ（Ｑ）と、第一及び第二の否定的論理積（ＮＡＮＤ）回路を有し、第一の否定的論理積（ＮＡＮＤ）回路にデータイネーブル（ＤＱＳＥ）信号、および第二の否定的論理積（ＮＡＮＤ）回路にインバータを介して接続される内部クロック（ＤＱＳｃｌｋ）信号それぞれを入力するように構成したフリップフロップ回路と、このフリップフロップ回路の出力および内部データストローブ（ＤＱＳｉｎ）信号を入力してＰチャネルトランジスタ（Ｑ）のゲートに接続する第三の否定的論理積（ＮＡＮＤ）回路とが備えられている。
【００２５】
この構成により、内部クロック制御回路は、データイネーブル（ＤＱＳＥ）信号が入力した際の第一周期目に入力する前記内部データストローブ（ＤＱＳｉｎ）信号の波形に対してのみ前記内部クロック（ＤＱＳｃｌｋ）信号に前記Ｐチャネルトランジスタ（Ｑ）を介して一定の電位を与えることができる。
【００２６】
また、本発明による半導体記憶装置は、上記クロック発生回路を用いて、外部データストローブ（ＤＱＳ）信号を内部データストローブ（ＤＱＳｉｎ）信号に変換して内部クロック（ＤＱＳｃｌｋ）信号を生成し外部データ（ＤＱ１〜ＤＱＮ）を書込みするためラッチ信号（ＬＴＳＡ信号およびＬＴＳＢ信号）を形成している。従って、外部データストローブ（ＤＱＳ）信号の取込みを行なうためＤＱＳイネーブル（ＤＱＳＥ）信号を受けた際には、第一周期目に発生する前記内部クロック（ＤＱＳｃｌｋ）信号に一定の電位を加えて、第一周期目の信号波形を第二周目以降の信号波形と同一波形に形成して出力することができる。
【００２７】
また、内部クロック制御回路の具体的な手段の一つは、Ｐチャネルトランジスタ（Ｑ）と、第一及び第二の否定的論理積（ＮＡＮＤ）回路を有するフリップフロップ回路と、第三の否定的論理積（ＮＡＮＤ）回路とを主要構成要素として有している。Ｐチャネルトランジスタ（Ｑ）は、内部クロック（ＤＱＳｃｌｋ）信号と所定電源とをソース・ドレインそれぞれに接続して所定電位を供給する。フリップフロップ回路は、第一及び第二の否定的論理積（ＮＡＮＤ）回路を有し、第一の否定的論理積（ＮＡＮＤ）回路に外部データストローブ（ＤＱＳ）信号を取り込むＤＱＳイネーブル（ＤＱＳＥ）信号、および第二の否定的論理積（ＮＡＮＤ）回路にインバータを介して接続される内部クロック（ＤＱＳｃｌｋ）信号それぞれを入力するように構成される。第三の否定的論理積（ＮＡＮＤ）回路はこのフリップフロップ回路の出力および内部データストローブ（ＤＱＳｉｎ）信号を入力してＰチャネルトランジスタ（Ｑ）のゲートに接続する。
【００２８】
このような構成により、ＤＱＳイネーブル（ＤＱＳＥ）信号が入力した際の最初に入力する前記内部データストローブ（ＤＱＳｉｎ）信号の波形に対してのみ内部クロック（ＤＱＳｃｌｋ）信号にＰチャネルトランジスタ（Ｑ）を介して一定の電位を与えることができる。
【００２９】
更に、上記半導体記憶装置は、外部クロック（ＣＬＫ）を受けて、プログラミングにより書込みタイミングを予め設定して出力するレジスタと、外部コマンド（ＣＭＤ）を受けた際にレジスタからの設定出力によりＤＱＳイネーブル（ＤＱＳＥ）信号を出力するイネーブル信号制御回路とを備え、タイミングの設定を制御することにより、より正確な制御を実行することができる。
【００３０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００３１】
図１は本発明における回路構成の実施の一形態を示す図である。
【００３２】
図示された半導体記憶装置では、Ｎ個の入力回路部１−１〜１−Ｎ、並びに、それぞれ一つの初段入力回路２、レジスタ３、イネーブル信号制御回路４、および内部クロック制御回路５が備えられている。
【００３３】
従来の半導体記憶装置における図３との相違は、レジスタ３、イネーブル信号制御回路４、および内部クロック制御回路５が追加されている点である。
【００３４】
入力回路部１−１〜１−Ｎそれぞれは、内部クロック信号（以後、ＤＱＳｃｌｋ信号）に同期する初段の回路であり、初段入力回路１１と、二つの入力ラッチ回路１２ａ，１２ｂと、一方に対して他方の位相を１８０度変換した二つのラッチ信号（以後、ＬＴＳＡ信号およびＬＴＳＢ信号）を入力ラッチ回路１２ａ，１２ｂそれぞれに送るインバータとにより構成され、基本的には図３に示される回路と同一である。
【００３５】
入力回路部１−１〜１−Ｎについては図示される入力回路部１−１を例に挙げて説明するが、他も同様である。
【００３６】
初段入力回路１１は、外部入力データ信号（以後、ＤＱ１信号）と基準電圧ＶＲＥＦとを入力して入力信号を増幅し、出力として内部データ信号（以後、ＤＱ１ｉｎ信号）を得る。入力ラッチ回路１２ａ，１２ｂそれぞれはフリップフロップ回路により形成されている。入力ラッチ回路１２ａ，１２ｂそれぞれに対するＬＴＳＡ信号およびＬＴＳＢ信号は内部クロック制御回路５から受けるＤＱＳｃｌｋ信号からインバータを介して得られる。
【００３７】
初段入力回路２は、入力回路部１−１〜１−Ｎに共通に設けられ、基本的には従来と同一の回路である。すなわち、外部データストローブ信号（以後、ＤＱＳ信号）と基準電圧ＶＲＥＦとを入力して入力信号を増幅し、ＤＱＳｉｎ信号を内部クロック制御回路５へ出力する。
【００３８】
レジスタ３は、外部クロック信号（ＣＬＫ信号）に同期してデータの入力を制御する制御信号をイネーブル信号制御回路４へ送る。この制御信号の出力時期はプログラムにより、所望の信号波形がえられるように変更可能である。
【００３９】
イネーブル信号制御回路４は、レジスタ３の設定に基づく制御信号を受けている間、別に外部から書込みコマンド（ＣＭＤ）を受けた際に、外部入力データＤＱの書込み指示をＤＱＳイネーブル信号（以後、ＤＱＳＥ信号）として内部クロック制御回路５へ送出する。すなわち、このＤＱＳＥ信号により、イネーブル信号制御回路４は、データ書込みのための高速ストロボ信号であるＤＱＳ信号の活性化タイミングを制御している。
【００４０】
内部クロック制御回路５は、Ｐチャネルトランジスタ（Ｑ）と、第一及び第二の否定的論理積（ＮＡＮＤ）回路を有するフリップフロップ回路と、第三の否定的論理積（ＮＡＮＤ）回路とを主要構成要素として有している。
【００４１】
Ｐチャネルトランジスタ（Ｑ）は、インバータを介して初段入力回路２の出力をドレインに、また電源ＶＲＥＦをソースにそれぞれ接続している。従って、Ｐチャネルトランジスタ（Ｑ）が「オン」の状態では、初段入力回路２の出力のＤＱＳｉｎ信号からインバータを介して供給されたＤＱＳｃｌｋ信号に補助電位を供給することになる。
【００４２】
第一および第二の否定的論理積（ＮＡＮＤ）回路により構成されるフリップフロップ回路は、外部データストローブ（ＤＱＳ）信号を第一の否定的論理積（ＮＡＮＤ）回路に取込むためのＤＱＳイネーブル（ＤＱＳＥ）信号を、また第二の否定的論理積（ＮＡＮＤ）回路にインバータを介して接続されるＤＱＳｃｌｋ信号をそれぞれ入力するように構成される。ＤＱＳＥ信号は上述したように、イネーブル信号制御回路４から受ける。
【００４３】
第三の否定的論理積（ＮＡＮＤ）回路は、このフリップフロップ回路の出力およびＤＱＳｉｎ信号を入力し、出力をＰチャネルトランジスタ（Ｑ）のゲートに接続する。
【００４４】
次に、図１に図２を併せ参照して、関連動作について説明する。
【００４５】
まず、レジスタ３に入力されるＣＬＫ信号の立上りエッジに同期して書込みコマンドＣＭＤがイネーブル信号制御回路４で受付けられる。イネーブル信号制御回路４は、書込みコマンドＣＭＤの入力に続く二つ目の書込み待ちとなるＣＬＫ信号の立上りエッジでＤＱＳ制御信号であるＤＱＳＥ信号を内部クロック制御回路５に送出する。
【００４６】
このＤＱＳＥ信号の発生に応じて、初段入力回路２にＤＱＳ信号がＣＬＫ信号に同期して受付けされる。従って、初段入力回路２は、上述したように、立上りエッジおよび立下りエッジがなまった波形で、ＤＱＳｉｎ信号を出力する。
【００４７】
内部クロック制御回路５では、当初、ＤＱＳｉｎ信号が現れていないので、Ｐチャネルトランジスタ（Ｑ）は「オフ」状態である。最初となる第一周期目のＤＱＳ信号の入力により内部クロック制御回路５では第三の否定的論理積（ＮＡＮＤ）回路にＤＱＳｉｎ信号が入力し、Ｐチャネルトランジスタ（Ｑ）を「オン」とする。
【００４８】
一方、ＤＱＳｉｎ信号はインバータを経由してＤＱＳｃｌｋ信号となる。ＤＱＳｃｌｋ信号は、一方では入力ラッチ回路１２ａ，１２ｂへ供給されるが、他方ではＰチャネルトランジスタ（Ｑ）のソース・ドレインを介して電源ＶＲＥＦに接続しており、Ｐチャネルトランジスタ（Ｑ）が「オン」状態で補助電位を与えられる。この結果、一周期目のＤＱＳｃｌｋ信号の波形は第二周期目以降の安定する波形と一致するように持ち上げられる。
【００４９】
この第一周期目のＤＱＳｃｌｋ信号が出力された際に、ＤＱＳＥ信号は第一および第二の否定的論理積（ＮＡＮＤ）回路のフリップフロップ構成によりハイ（Ｈ）レベルに変化してＰチャネルトランジスタ（Ｑ）を「オフ」にする。この動作以降の第二周期目からは、ＤＱＳｃｌｋ信号は安定した波形を維持できる。
【００５０】
更に、内部クロック制御回路５は、上述したように、レジスタ３およびイネーブル信号制御回路４との協同動作によりタイミングの設定を実行して、第一周期目の信号波形を周期目以降の信号波形に一致させるように調整制御している。
【００５１】
上記説明では、回路構成およびタイムチャートの一形態を図示し参照しているが、回路構成の変更は上記機能を満たす限り自由であり、上記説明が本発明を限定するものではなく、更に、半導体記憶装置における高速書込み全般に適用可能なものである。
【００５２】
【発明の効果】
以上説明したように本発明によれば、入力ラッチ回路にラッチのために供給する内部クロック信号を内部クロック制御回路で、連続するデータ書込みラッチ信号における第一周期目の信号波形のみに対して補助電位を付与し、更に、イネーブル信号制御回路で補助電位付与のタイミングを調整できる半導体記憶装置を得ることができる。
【００５３】
この構成によって、データ信号が高速化しても、ラッチ対象となる内部データ信号の全ての信号波形においてセットアップ時間Ｔｓとホールド時間Ｔｈとのそれぞれを同一にできるように、データストローブ信号による第一周期目の信号波形を調整制御して、高速データ信号書込みのためのクロック波形を第一周期目から等しくできるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の基本的な回路構成の実施の一形態を示す図である。
【図２】本発明に関する部分の実施の一形態を示すタイムチャートである。
【図３】従来の基本的な回路構成の一例を示す図である。
【図４】第２ＤＤＲデータをクロックと関連付けて説明するタイムチャートである。
【図５】ＤＤＲデータの内部および外部における波形の一例を示すタイムチャートである。
【図６】図３とは異なる従来の基本的な回路構成の一例を示すである。
【図７】高速信号の波形における「ずれ」の一例を示す図である。
【符号の説明】
１−１〜１−Ｎ    入力回路部
２、１１    初段入力回路
３    レジスタ
４    イネーブル信号制御回路
５    内部クロック制御回路
１２ａ、１２ｂ    入力ラッチ回路
【図１】
2004342212.tif 000003
【図２】
2004342212.tif 000004
【図３】
2004342212.tif 000005
【図４】
2004342212.tif 000006
【図５】
2004342212.tif 000007
【図６】
2004342212.tif 000008
【図７】
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