(57)【要約】【課題】ライン型パターンを有する半導体素子及びその製造方法を提供する。【解決手段】本発明によるこの素子は、半導体基板に定義されたパターン領域及び各パターン領域に第１間隔に平行に配置された多数のライン型パターンを含む。各ライン型パターンのうち少なくとも一つはその端部が拡張されたオーバーハングを有する。各セルブロックエッジのゲートラインは長手方向軸線に垂直な方向に拡張されたオーバーハングを有する。このライン型パターンのレイアウト方法は各パターン領域エッジのラインパターンは隣り合うパターン領域エッジのラインパターンと第２間隔を置いて平行に配置し、各パターン領域エッジのラインパターンはその端部に拡張されたオーバーハングを有するようにデザインする。【選択図】　図５
2004015056.tif 000002
【特許請求の範囲】
【請求項１】
多数のパターン領域を定義する段階と、
各パターン領域内に多数のラインパターンを第１間隔に平行に配置する段階とを含み、
各パターン領域エッジのラインパターンは隣り合うパターン領域エッジのラインパターンと第２間隔を置いて平行に配置し、各パターン領域エッジのラインパターンはその端部の幅が拡張されたオーバーハングを有するように形成することを特徴とする半導体素子のレイアウト方法。
【請求項２】
前記第２間隔は前記第１間隔よりも広く形成することを特徴とする請求項１に記載の半導体素子のレイアウト方法。
【請求項３】
前記オーバーハングは前記ラインパターンの長手方向軸線に垂直な一方向に拡張することを特徴とする請求項１に記載の半導体素子のレイアウト方法。
【請求項４】
前記オーバーハングは前記パターン領域の外側に向けて、前記ラインパターンの長手方向軸線に垂直に拡張することを特徴とする請求項３に記載の半導体素子のレイアウト方法。
【請求項５】
前記オーバーハングは隣り合うパターン領域のエッジのオーバーハングと第１間隔を置いて配置することを特徴とする請求項３に記載の半導体素子のレイアウト方法。
【請求項６】
前記オーバーハングは前記ラインパターンの長手方向軸線に垂直な両方向に拡張することを特徴とする請求項１に記載の半導体素子のレイアウト方法。
【請求項７】
前記オーバーハングは隣り合うパターン領域の他のオーバーハングと第１間隔ほど離隔させることを特徴とする請求項６に記載の半導体素子のレイアウト方法。
【請求項８】
前記各パターン領域で隣り合う二つのラインパターンのうち一つはその端部の幅が拡張されたオーバーハングを有するように形成することを特徴とする請求項１に記載の半導体素子のレイアウト方法。
【請求項９】
前記ラインパターンのオーバーハングは隣り合う他のオーバーハングと第１間隔を置いて配置することを特徴とする請求項８に記載の半導体素子のレイアウト方法。
【請求項１０】
半導体基板に定義されたパターン領域と、
各パターン領域に第１間隔に平行に配置された多数のライン型パターンとを含み、
前記各ライン型パターンのうち少なくとも一つはその端部の幅が拡張されたオーバーハングを有することを特徴とする半導体素子。
【請求項１１】
半導体基板に定義された複数のセルブロックと、
各セルブロック内に第１間隔に平行に配置された多数のゲートラインとを含み、
各セルブロックエッジのゲートラインは隣り合うセルブロックエッジのゲートラインと第２間隔を置いて平行に配置され、各セルブロックエッジのゲートラインはその端部の幅が拡張されたオーバーハングを有することを特徴とする半導体素子。
【請求項１２】
前記第２間隔は前記第１間隔よりも広いことを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記オーバーハングは前記ゲートラインの長手方向軸線に垂直な一方向に拡張されることを特徴とする請求項１１に記載の半導体素子。
【請求項１４】
前記オーバーハングは前記セルブロックの外側に向けて、前記ゲートラインの長手方向軸線に垂直に拡張されることを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記オーバーハングは隣り合うセルブロックエッジのオーバーハングと第１間隔を置いて配置されることを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記オーバーハングは前記ゲートラインの長手方向軸線に垂直な両方向に拡張されることを特徴とする請求項１１に記載の半導体素子。
【請求項１７】
前記オーバーハングは隣り合うセルブロックエッジのオーバーハングと第１間隔を置いて配置されることを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
各セルブロックで隣り合う二つのゲートラインのうち一つはその端部が拡張されたオーバーハングを有することを特徴とする請求項１１に記載の半導体素子。
【請求項１９】
前記ゲートラインのオーバーハングは隣り合う他のゲートラインのオーバーハングと第１間隔を置いて配置されることを特徴とする請求項１８に記載の半導体素子。
【請求項２０】
半導体基板上に第１間隔を置いて平行に配置された複数のビットラインを含み、隣り合う二つのビットラインうち一つはその端部の幅が拡張されたオーバーハングを有することを特徴とする半導体素子。
【請求項２１】
前記オーバーハングは前記ビットラインの長手方向軸線に垂直な方向に拡張されることを特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記ビットラインのオーバーハングは隣り合う他のビットラインのオーバーハングと第１間隔を置いて配置されることを特徴とする請求項２０に記載の半導体素子。
【請求項２３】
半導体基板上に第１間隔を置いて平行に配置された複数の活性領域を含み、隣り合う一対の活性領域のうち一つはその端部の幅が拡張されたオーバーハングを有することを特徴とする半導体素子。
【請求項２４】
前記オーバーハングは前記活性領域の長手方向軸線に垂直な方向に拡張されることを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記活性領域のオーバーハングは隣り合う他のオーバーハングと第１間隔を置いて配置されることを特徴とする請求項２３に記載の半導体素子。
【請求項２６】
半導体基板上に定義された多数のセルブロックと、
前記セルブロックを横切る複数の平行な第１活性領域と、
各セルブロックの両側エッジに各々配置されて互いに平行に前記第１活性領域の上部を横切り、所定の線幅を有する一対の選択ラインと、
前記選択ラインの間に互いに平行に配置されて前記第１活性領域の上部を横切る多数のワードラインと、
各セルブロックの選択ラインのうち一つと、隣接する他のセルブロックの選択ラインとの間に配置され、前記第１活性領域を垂直に横切る第２活性領域と、
前記第１活性領域の各々に対応して接続され、前記ワードライン及び前記選択ラインの上部を横切る複数のビットラインとを含み、
各セルブロックでワードライン及び選択ラインは第１間隔に配置され、隣接する選択ラインは第２間隔に配置され、前記各選択ラインはその端部の幅が拡張されたオーバーハングを有することを特徴とする半導体素子。
【請求項２７】
前記第２間隔は前記第１間隔よりも広いことを特徴とする請求項２６に記載の半導体素子。
【請求項２８】
前記選択ラインのオーバーハングは前記選択ラインの長手方向軸線に垂直な一方向に拡張されることを特徴とする請求項２６に記載の半導体素子。
【請求項２９】
前記選択ラインのオーバーハングは前記セルブロックの外側に向けて、前記選択ラインの長手方向軸線に垂直に拡張されることを特徴とする請求項２８に記載の半導体素子。
【請求項３０】
前記選択ラインのオーバーハングは隣り合うセルブロックの他の選択ラインのオーバーハングと第１間隔を置いて配置されることを特徴とする請求項２８に記載の半導体素子。
【請求項３１】
前記選択ラインのオーバーハングは前記選択ラインの長手方向軸線に垂直な両方向に拡張されることを特徴とする請求項２８に記載の半導体素子。
【請求項３２】
前記選択ラインのオーバーハングは隣り合うセルブロックエッジの他の選択ラインのオーバーハングと第１間隔を置いて配置されることを特徴とする請求項２６に記載の半導体素子。
【請求項３３】
前記各選択ラインの一端は周辺回路と接続され、他の端は電気的にフローティングされ、前記オーバーハングは前記電気的にフローティングされた後に形成されることを特徴とする請求項２６に記載の半導体素子。
【請求項３４】
各セルブロックで隣り合う二つのゲートラインのうち一つはその端部の幅が拡張されたオーバーハングを有することを特徴とする請求項２６に記載の半導体素子。
【請求項３５】
前記ゲートラインのオーバーハングは隣り合うゲートラインのオーバーハングまたは隣り合う選択ラインのオーバーハングと第１間隔を置いて配置されることを特徴とする請求項３４に記載の半導体素子。
【請求項３６】
前記各ゲートラインの一端は周辺回路と接続され、他の端は電気的にフローティングされ、前記オーバーハングは前記電気的にフローティングされた後に形成されることを特徴とする請求項３４に記載の半導体素子。
【請求項３７】
隣り合う二つのビットラインのうち一つはその端部の幅が拡張されたオーバーハングを有することを特徴とする請求項２６に記載の半導体素子。
【請求項３８】
前記ビットラインのオーバーハングは前記ビットラインの長手方向軸線に垂直な方向に拡張されることを特徴とする請求項３７に記載の半導体素子。
【請求項３９】
前記ビットラインのオーバーハングは隣り合う他のビットラインのオーバーハングと第１間隔を置いて配置されることを特徴とする請求項３７に記載の半導体素子。
【請求項４０】
隣り合う二つの活性領域のうち一つはその端部の幅が拡張されたオーバーハングを有することを特徴とする請求項３７に記載の半導体素子。
【請求項４１】
前記活性領域のオーバーハングは前記活性領域の長手方向軸線に垂直な方向に拡張されることを特徴とする請求項４０に記載の半導体素子。
【請求項４２】
前記活性領域のオーバーハングは隣り合う他の活性領域のオーバーハングと第１間隔を置いて配置されることを特徴とする請求項４０に記載の半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びそのレイアウト方法に関するものであり、さらに具体的には、所定の間隔で平行に配置された多数のライン型パターンを有する半導体素子及びパターンレイアウト方法に関するものである。
【０００２】
【従来の技術】
半導体素子を製造することにおいて、フォトレジストパターン形成技術は半導体素子の高集積化に大きな影響を及ぼす。最近、半導体素子のデザインルールが露光の光源の分解能の限界まで近接することによって、多様な工程欠陥が発生している。例えば、近接効果（ｐｒｏｘｉｍｉｔｙ　ｅｆｆｅｃｔ））によってレイアウトと異なる形状のパターンが形成されてフォトレジストレジストパターンの幅が広くなるか、または狭くなることがある。このような近接効果を補償するための方法として、既存の技術はウェーハにパターニングされず、但し、マスクデザインに変形を与える光学的近接補正（ＯＰＣ：Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ）が適用されている。
【０００３】
図１は従来の技術によるＮＡＮＤ型不揮発性メモリ素子のゲートライン及びコンタクトを示す平面図である。
【０００４】
図１を参照すると、従来の技術によれば、ＮＡＮＤ型不揮発性メモリ素子のセルアレイに複数の選択ラインＳＬ及びワードラインＷＬが所定の間隔に平行に配置される。セルアレイは行方向及び列方向に配列された複数のセルブロックを含む。前記選択ラインＳＬは前記各セルブロックに一対ずつ配置され、一対の選択ラインＳＬの間に複数のワードラインＷＬが配置される。互いに隣接する二つのセルブロックの間、すなわち、任意のセルブロックの選択ラインＳＬと隣接する他のセルブロックの選択ラインＳＬとの間には活性領域に接続されたジャンクションコンタクトパターン１０またはソースラインパターン８が形成される。このような前記選択ラインＳＬとの間の間隔は前記ジャンクションコンタクトパターン１０またはソースラインパターン８を形成するためのデザインルールによって前記ワードラインＷＬの間の間隔よりも広く形成する。セルアレイに配置されたワードライン及び選択ラインは最少のデザインルールまたはそれと類似なサイズのデザインルールにより形成されており、前記のようなワードライン及び選択ラインの一端は電気的接触がない形態２０になっており、他の一端は電気的に連結されたコンタクトパターン６が形成されている。一般的に安定的なコンタクトパターン形成のためのデザインルールは最少デザインルールの線幅の二倍以上であることが知られている。したがって、ワードライン及び選択ラインは前記コンタクトパターン６が接続される部分は拡張された構造を有する。
【０００５】
メモリ素子の製造工程において、分解能（ｒｅｓｏｌｕｔｉｏｎ）を向上させるために、短波長の光源を使用する。分解能Ｒは露光装置の光源の波長λ及び工程変数ｋに比例し、露光装置のレンズ口径（ｎｕｍｅｒｉｃａｌ　ａｐｅｒｔｕｒｅ：ＮＡ）に反比例する。通常的に線幅が小さいワードライン及びビットラインは波長が短い深紫外線（ｄｅｅｐ　ｕｌｔｒａ　ｖｉｏｌｅｔ）、例えば、２４８ｎｍであるＫｒＦ光源を使用して形成する。波長の１／２以上の線幅を有するパターンを形成する場合に、近接効果は無視する程度であるが、光源の１／２波長よりも小さい線幅、例えば、０．１２μｍ以下の線幅を有するパターンを形成する場合に、隣接するパターンと近接性が異なる部分でレイアウトと異なる形状のフォトレジストパターンが形成される。普通ＮＡＮＤ型メモリセルアレイでは前記ワードラインＷＬ及び前記選択ラインＳＬの端部２０で近接効果の影響を多く受ける。
【０００６】
図２及び図３は従来の技術の問題点を説明するために、図１の２０部分を示す図面である。
【０００７】
図２及び図３を参照すると、前記ワードラインＷＬ及び前記選択ラインＳＬの線幅が光源の１／２波長に近接する場合に、前記ワードラインＷＬ及び前記選択ラインＳＬを定義するためのフォトレジストパターンの端部は近接効果の影響により線幅が減少してフォトレジストの浮き現象（ｌｉｆｔｉｎｇ：２４）が発生する可能性がある。図示したように、各選択ラインＳＬは隣接するワードラインとＬ２間隔に配置され、隣接する次の選択ラインＳＬとＬ１の間隔に配置される。現像工程で固形化されないフォトレジストを除去する時に、ライン型パターンの間に現像液の流れ２８ａ、２８ｂが生じる。この時に、前記選択ラインＳＬの間と、前記選択ラインＳＬと前記ワードラインＷＬとの間とで現像液の流れの速度の差が発生し、各選択ラインＳＬの両側に与えられる圧力が異なって、前記選択ラインＳＬは一方向に力２６を受ける。結果的に、前記選択ラインに与えられる力２６により図示したようなパターン不良２２が発生する可能性がある。これは選択ラインの端部の幅が近接効果によって狭い時に、図３に示したように選択ラインの端部２４でフォトレジストパターンの粘着性（ａｄｈｅｓｉｏｎ）が弱くなり、その発生確率はさらに高くなることがある。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、平行に配置された多数のライン型パターンで両側に隣接した他のパターンの間の間隔の差によってパターンが押される現象を防止することができるレイアウト方法及び前記レイアウトを使用して形成された半導体素子を提供することにある。
【０００９】
本発明の他の課題は、平行に配置された多数のライン型パターンの端部でフォトレジストの浮き現象を防止することができる半導体素子及びそのレイアウト方法を提供することにある。
【００１０】
本発明のまた他の課題は、マスクデザインに変形を与えるだけではなく、実際に、ウェーハ上に近接効果を補償することができるパターンが形成されるレイアウト方法及び前記レイアウト方法を適用して形成された半導体素子に関するものである。
【００１１】
【課題を解決するための手段】
上述の課題を解決するために、本発明は多数のライン型パターンを平行に配置するレイアウト方法を提供する。この方法は、多数のパターン領域を定義し、各パターン領域内に多数のラインパターンを第１間隔に平行に配置することを含む。各パターン領域エッジのラインパターンは隣り合うパターン領域エッジのラインパターンと第２間隔を置いて平行に配置し、各パターン領域エッジのラインパターンはその端部に拡張されたオーバーハングを有するように形成（デザイン）する。前記オーバーハングは前記ラインパターンの長手方向軸線に垂直な一方向に拡張されるか、前記ラインパターンの長手方向軸線に垂直な両方向に拡張され得る。前記拡張された幅は前記ライン型パターンの幅と同様、または異なることもできる。これに加えて、前記パターン領域内で隣り合う二つのラインパターンのうち一つはその端部に拡張されたオーバーハングを有するように形成することができる。
【００１２】
上述の課題を解決するために、本発明は、半導体基板上に配置された多数のライン型パターンを有する半導体素子を提供する。この素子は、半導体基板に定義されたパターン領域と各パターン領域に第１間隔に平行に配置された多数のライン型パターンとを含む。前記各ライン型パターンのうち少なくとも一つはその端部が拡張されたオーバーハングを有する。前記ライン型パターンはゲートライン、ワードラインまたは活性領域であり得る。例えば、前記ライン型パターンがゲートラインである場合に、本発明は半導体基板に定義された複数のセルブロックと各セルブロック内に第１間隔に平行に配置された多数のゲートラインとを含む。各セルブロックエッジのゲートラインは隣り合うセルブロックエッジのゲートラインと第２間隔を置いて平行に配置され、各セルブロックエッジのゲートラインはその端部が拡張されたオーバーハングを有する。前記オーバーハングは前記ゲートラインの長手方向軸線に垂直な一方向に拡張されるか、前記ゲートラインの長手方向軸線に垂直な両方向に拡張され得る。他の例として、前記ライン型パターンがビットラインまたは活性領域である場合に、本発明は半導体基板上に第１間隔を置いて平行に配置された複数のビットラインまたは活性領域を含み、隣り合う一対のビットラインまたは活性領域のうち一つはその端部が拡張されたオーバーハングを有する。
【００１３】
【本発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明する実施形態に限定されずに、他の形態でも具体化され得る。むしろ、ここで紹介する実施形態は開示された内容が徹底、かつ完全なものに、そして当業者に本発明の思想が十分に伝達されるように提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層、または基板“上”にあると言及される場合に、それは他の層、または基板上に直接に形成することができるもの、またはそれらの間に第３の層を介することもできるものである。明細書の全体にわたって同一の参照番号で表示された部分は、同一の構成要素を示す。
【００１４】
図４はＮＡＮＤ型不揮発性メモリ素子のセルアレイの一部分を示すブロック図である。
【００１５】
図４を参照すると、典型的なＮＡＮＤ型不揮発性メモリ素子のセルブロックは多数のセルストリングが一方向に配置される。各々のセルストリングは一方向に配列された接地選択トランジスタ、複数のセルトランジスタ及びストリング選択トランジスタで形成される。前記セルストリングを横切って接地選択ラインＧＳＬ、多数のワードラインＷＬ及びストリング選択ラインＳＳＬが平行に配置される。前記接地選択ラインＧＳＬはセルブロック内に配置された接地選択ライントランジスタのゲート電極に接続され、前記ワードラインＷＬは前記セルストリングを横切り、各セルストリングのセルトランジスタのうち一つのゲート電極に接続される。セルブロック内で接地選択トランジスタはソース領域を共有して共通ソースラインを形成する。また、各セルストリングはビットラインを通じて各々ページババッファに接続される。メモリセルアレイ内で各セルブロックは隣接する他のセルブロックと共通ソースラインを共有する。また、メモリセルアレイはセルブロックを選択する列デコーダ（Ｒｏｗ　Ｄｅｃｏｄｅｒ）を具備しており、各々のセルブロックの接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ及びワードラインＷＬは各々選択デコーダ（Ｓ１　Ｄｅｃｏｄｅｒ）に接続される。
【００１６】
図５は本発明の望ましい実施形態を説明するためのＮＡＮＤ型不揮発性メモリ素子のセルアレイの一部分を概略的に示した平面図である。
【００１７】
図５を参照すると、複数のセルブロック４０が定義された半導体基板に素子分離膜が配置されて複数の平行な第１活性領域５２を限定する。各セルブロック４０に多数のゲートラインＳＳＬ、ＷＬ、ＧＳＬが平行に配置される。前記ゲートラインＳＳＬ、ＷＬ、ＧＳＬは前記第１活性領域５２の上部を横切る。ＮＡＮＤ型不揮発性メモリセルアレイで各セルブロック４０のエッジに位置するゲートラインは各々接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬに該当し、各セルブロック４０で前記接地選択ラインＧＳＬと前記ストリング選択ラインＳＳＬとの間に配置されたゲートラインはワードラインＷＬに該当する。通常、各セルブロック内のゲートラインの配置は隣接するセルブロック内のゲートラインの配置と対称をなす。したがって、各セルブロック４０の接地選択ラインＧＳＬは隣接するセルブロックの接地選択ラインＧＳＬに対向し、各セルブロック４０のストリング選択ラインＳＳＬは隣接する他のセルブロックのストリング選択ラインＳＳＬと対向する。前記ワードラインＷＬ、前記接地選択ラインＧＳＬ及び前記ストリング選択ラインＳＳＬの上部を横切って多数の平行なビットラインＢＬが配置される。前記ビットラインＢＬは前記第１活性領域５２に対応し、隣接する一対のストリング選択ラインＳＳＬの間の第１活性領域５２にビットラインコンタクトパターン６０により接続される。隣接する一対の接地選択ラインＧＳＬの間には前記第１活性領域５２に垂直な第２活性領域５４が配置される。前記第２活性領域５４にソースコンタクトパターン５８が接続される。前記第２活性領域５４に不純物が注入されてＮＡＮＤ型不揮発性メモリの共通ソースラインが形成される。しかし、最近は前記第２活性領域５４を形成せず、シリコン窒化膜、タングステンまたはメタルシリサイド膜などの導電膜からなる共通ソースラインを形成する場合もある。
【００１８】
通常、半導体素子には隣接するパターンの間の間隔が異なる部分がある。図示したように、ＮＡＮＤ型不揮発性メモリセルアレイではストリング選択ラインＳＳＬの間の間隔がセルブロック４０におけるワードラインＷＬとストリング選択ラインＳＳＬとの間の間隔よりも広い。接地選択ラインＧＳＬの間の間隔も同一に、接地選択ラインＧＳＬとワードラインＷＬとの間の間隔よりも広い。このように、選択ラインを配置することはビットラインコンタクトパターン６０及びソースコンタクトパターン５８を形成するためのデザインルールのためである。前記接地選択ラインＧＳＬ、前記ストリング選択ラインＳＳＬ及び前記ワードラインＷＬの一端にゲートコンタクトパターン５６が各々接続される。前記ゲートコンタクトパターン５６を接続するために、前記接地選択ラインラインＧＳＬ、前記ストリング選択ラインＳＳＬ及び前記ワードラインＷＬの一側の端部は拡張された構造を有する。本発明において、前記接地選択ラインＧＳＬ、前記ストリング選択ラインＳＳＬの他の端部に拡張されたオーバーハング７０をさらに含む。前記オーバーハング７０は前記選択ラインＧＳＬ、ＳＳＬの長手方向軸線に垂直な少なくとも一方向に拡張される。例えば、前記オーバーハング７０は前記ワードラインＷＬに向けて拡張されるか、隣接する他の選択ラインＧＳＬ、ＳＳＬに向けて拡張され得る。しかし、前記オーバーハング７０は各セルブロック４０の外側に、すなわち、隣接する他の選択ラインＧＳＬ、ＳＳＬに向けて拡張することが望ましい。また、隣接する二つのオーバーハング７０の間の間隔は前記ワードラインＷＬの間の間隔と同一、または異なることができるが、前記オーバーハング７０の間の間隔はセルブロック内のゲートラインの間の間隔と同一であることが望ましい。
【００１９】
図６は本発明の望ましい実施形態によるゲートライン及びそのレイアウト方法を説明するための平面図である。
【００２０】
図６を参照すると、セルブロック４０でワードラインＷＬ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは第１間隔Ｌ３に配置される。しかし、ストリング選択ラインＳＳＬは隣接する他のストリング選択ラインＳＳＬと第２間隔Ｌ４に配置され、接地選択ラインＧＳＬも隣接する他の接地選択ラインＧＳＬと第２間隔Ｌ４に配置される。前記ストリング選択ラインＳＳＬの間と、前記接地選択ラインＧＳＬの間とにコンタクトパターンを形成するために、前記第２間隔Ｌ４は前記第１間隔Ｌ３よりも広いことが望ましい。本発明の特徴は両側に隣接したパターンとの間隔が他のパターン、例えば、ＮＡＮＤ型不揮発性メモリ素子において、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬはその端部が拡張されたオーバーハング７０ａ、７０ｂを有するように形成することにある。この時に、前記オーバーハングは前記ゲートラインの長手方向軸線に垂直な一方向に拡張された形態７０ｂ、または両方向に拡張された形態７０ａを有することができる。二つの形態のオーバーハング７０ａ、７０ｂ全部と隣接するオーバーハングとの間隔は前記第１間隔Ｌ３であることが望ましい。
【００２１】
図示したような接地選択ラインＧＳＬ、ワードラインＷＬ及びストリング選択ラインＳＳＬを有するレイアウトを使用してフォトレジストパターンを形成する時に、隣接するオーバーハング７０ａ、７０ｂによって接地選択ラインＧＳＬまたはストリング選択ラインＳＳＬの両側に均一の圧力が与えられて、フォトレジストパターンが倒れるか、押される現象を防止することができる。さらに、近接効果によって接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬの端部の幅が狭くなることを補償することができるので、フォトレジストパターンの点着性が弱くなることを防止することができる。
【００２２】
図７は本発明の他の実施形態によるゲートライン及びそのレイアウト方法を説明するための図面である。
【００２３】
図７を参照すると、各セルブロック４０のエッジに位置して両側に隣接したパターンと各々第１間隔Ｌ３及び第２間隔Ｌ４に配置されたストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬと、前記ストリング選択ラインＳＳＬと前記接地選択ラインＧＳＬとの間に第１間隔Ｌ３に配置されたワードラインＷＬとは、その端部が拡張されたオーバーハング７０ｃを有する。図示したようなレイアウトを使用してフォトレジストパターンを形成する場合に、前記オーバーハング７０ｃはストリング選択ラインＳＳＬ、ワードラインＷＬ及び接地選択ラインＧＳＬの端部に対応するフォトレジストパターンの幅が近接効果によって薄くなることを補償することができる。結果的に、フォトレジストパターンの浮き現象を防止することができる。
【００２４】
図８は本発明のまた他の実施形態による活性領域またはビットライン及びそのレイアウト方法を説明するための図面である。
【００２５】
図８を参照すると、本発明のまた他の実施形態によると、多数のライン型パターン７２が一定の間隔に平行に配列される。前記ライン型パターン７２は図５に示したように、ＮＡＮＤ型フラッシュメモリセルアレイに配置された第１活性領域５２またはビットラインＢＬであり得る。半導体基板上に所定の間隔に平行に配置されたライン型パターン７２を形成する時に、前記ライン型パターン７２に対応するフォトレジストパターンの端部は中央に比べて近接性が低くなる。その結果、近接効果によってフォトレジストパターンの端部の幅が狭くなる問題が発生する可能性がある。本発明の特徴はフォトレジストパターンの端部で近接性が低くなることを補償するために、ライン型パターン７２を一側の端部の幅が拡張されたオーバーハング７０ｄを有するように形成することにある。この時に、一方向に配置された隣り合う二つのライン型パターン７２のうち一つに拡張されたオーバーハング７０ｄを形成する。隣接のオーバーハングは前記ライン型パターン７２の間の間隔と同一、または異なって形成することができる。しかし、前記オーバーハングは前記ライン型パターン７２の間の間隔と同一の間隔に配置することが望ましい。
【００２６】
先の説明のように、本発明はここで説明される実施形態に限定されず、他の形態で具体化することができる。本明書ではＮＡＮＤ型不揮発性メモリに適用した実施形態を紹介しているが、本発明は平行に配置されたライン型パターンを有するすべての半導体素子及びそのレイアウト方法に適用することができる。
【００２７】
【発明の効果】
上述のように、本発明によると、ライン型パターンの端部に幅が拡張されたオーバーハングを形成することによって、両側に隣接したパターンとの間隔が互いに異なるフォトレジストパターンが現像液の圧力によって倒れるか、押されることを防止することができる。また、ライン型パターンの端部に幅が拡張されたオーバーハングを形成することによって、近接効果によってライン型パターンの端部が薄くなることを防止してフォトレジストパターンの浮き現象を防止することができる。
【図面の簡単な説明】
【図１】従来の技術によるＮＡＮＤ型フラッシュメモリのゲートラインを示すレイアウトである。
【図２】従来の技術の問題点を説明するための図面である。
【図３】従来の技術の問題点を説明するための図面である。
【図４】ＮＡＮＤ型フラッシュメモリセルアレイの一部分を示すブロック図である。
【図５】本発明の望ましい実施形態による半導体素子及びそのレイアウト方法を説明するための平面図である。
【図６】本発明の望ましい実施形態による半導体素子及びそのレイアウト方法を説明するための平面図である。
【図７】本発明の望ましい実施形態による半導体素子及びそのレイアウト方法を説明するための平面図である。
【図８】本発明の望ましい実施形態による半導体素子及びそのレイアウト方法を説明するための平面図である。
【符号の説明】
４０　　　セルブロック
５２　　　第１活性領域
５４　　　第２活性領域
５６　　　ゲートコンタクトパターン
５８　　　ソースコンタクトパターン
６０　　　ビットラインコンタクトパターン
７０　　　オーバーハング
【図１】
2004015056.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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