(57)【要約】【課題】ＣＰＵからの命令に従いディジタル・データ記憶装置に対してデータの送受信を行うデータ処理装置においては、データ転送中のクロック周波数はＣＰＵから設定された固定値が使用される。固定のクロック周波数を使用した場合、データ転送に要する時間はクロック周波数により一意的に決まってしまう。【解決手段】システムレジスタ１はデータ処理装置がデータ転送で使用するクロック周波数、データ処理のタイムアウト時間などの設定値を格納し、各ブロックへ設定値を供給する。データ転送中のクロック周波数設定値として複数の値がクロック生成回路４に供給されており、データパターン検査回路７からクロック生成回路４に供給されている周波数設定値切替信号により動的に周波数設定値の切り替えを行う。【選択図】　　　図１
2004062349.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、
前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、
前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、
前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、
前記システムレジスタに設定された値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、
前記データ用レジスタから前記コマンド・データ転送回路に供給するデータと同じデータが供給され、供給されたデータパターンに応じて前記データ転送用クロックの切り替えを行う周波数設定値切替信号を生成するデータパターン検査回路と、
外部から供給されるシステムクロックを用いて前記システムレジスタから供給される設定値および前記制御回路から供給されるクロック供給制御信号ならびに前記データパターン検査回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路と
を備えることを特徴とするデータ処理装置。
【請求項２】
前記クロック生成回路は、
前記システムレジスタに設定された値および前記データパターン検査回路より供給される周波数設定値切替信号に基づき、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するクロック周波数設定回路と、
前記制御回路から供給されるクロック供給制御信号および前記クロック周波数設定回路より供給されるクロック周波数設定信号に応じて、外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成し出力するクロック切替回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記クロック切替回路の出力を前記データ転送用クロックとして前記ディジタル・データ記憶装置に供給または停止することを特徴とする
請求項１に記載のデータ処理装置。
【請求項３】
前記クロック周波数設定回路は、
前記システムレジスタに設定された周波数設定値および前記システムレジスタに設定された周波数設定調整値を入力し、前記周波数設定値または前記周波数設定調整値のいずれかを、前記データパターン検査回路より供給される周波数設定値切替信号により切り替えて前記クロック切替回路に出力する周波数設定値セレクタからなり、
コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するために前記クロック切替回路にクロック周波数設定信号を供給することを特徴とする
請求項２に記載のデータ処理装置。
【請求項４】
前記クロック切替回路は、
外部より供給されるシステムクロックを２分周，４分周，８分周，・・・と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、
前記分周回路から供給される複数の分周クロックを入力し、前記クロック周波数設定回路より供給されるクロック周波数設定信号を用いて切り替えて出力するデータ転送用クロックセレクタと、
前記データ転送用クロックセレクタからの出力と前記制御回路より供給されるクロック供給制御信号の論理積を出力するＡＮＤ回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックとして、前記ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給するか否かを制御することを特徴とする
請求項２に記載のデータ処理装置。
【請求項５】
前記データパターン検査回路は、
前記データ用レジスタから前記コマンド・データ転送回路に供給するデータと同じデータが同じタイミングで供給され、このデータを格納し前記クロック生成回路から供給される前記データ転送用クロックに同期してビットシフトを行うシフトレジスタと、
前記シフトレジスタの隣り合うビット出力の論理演算を行う論理演算回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際に、前記論理演算回路の出力を前記クロック生成回路に供給することにより前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成することを特徴とする
請求項１に記載のデータ処理装置。
【請求項６】
前記データパターン検査回路は、
前記データ用レジスタから前記コマンド・データ転送回路に供給するデータと同じデータが同じタイミングで供給され、このデータが予め定めたパターンと一致するか否かを判定するデータパターンデコーダとこのデータパターンデコーダの出力を前記システムレジスタに設定された値に応じた周期毎にクリアするリセット回路とからなる１つのデータパターンを検出する複数のデータパターン検出回路と、
それぞれのデータパターン検出回路の出力の論理和を出力するＯＲ回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成することを特徴とする
請求項１に記載のデータ処理装置。
【請求項７】
ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、
前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値およびディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、
前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、
前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、
前記システムレジスタから供給される設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、
前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理を行っているかというデータ処理状態を通知するデータ処理状態通知信号に応じて前記データ転送用クロックの切り替えを行う周波数設定値切替信号を生成するデータ処理状態検出回路と、
外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号ならびに前記データ処理状態検出回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路と
を備えることを特徴とするデータ処理装置。
【請求項８】
前記クロック生成回路は、
前記システムレジスタに設定された値および前記データ処理状態検出回路より供給されるクロック切替信号に基づき、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するクロック周波数設定回路と、
前記制御回路から供給されるクロック供給制御信号および前記クロック周波数設定回路より供給されるクロック周波数設定信号に応じて、外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成し出力するクロック切替回路と
からなり、前記クロック切替回路の出力を前記データ転送用クロックとして前記ディジタル・データ記憶装置に供給または停止することを特徴とする
請求項７に記載のデータ処理装置。
【請求項９】
前記クロック周波数設定回路は、
前記システムレジスタに設定された周波数設定値および前記システムレジスタに設定された周波数設定調整値を入力し、前記周波数設定値または前記周波数設定調整値のいずれかを、前記データ処理状態検出回路より供給される周波数設定値切替信号により切り替えて前記クロック切替回路に出力する周波数設定値セレクタからなり、
コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定することを特徴とする
請求項８に記載のデータ処理装置。
【請求項１０】
前記クロック切替回路は、
外部より供給されるシステムクロックを２分周，４分周，８分周，・・・と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、
前記分周回路から供給される複数の分周クロックを入力し前記クロック周波数設定回路より供給されるクロック周波数設定信号を用いて切り替えて出力するデータ転送用クロックセレクタと、
前記データ転送用クロックセレクタからの出力と前記制御回路より供給されるクロック供給制御信号の論理積を出力するＡＮＤ回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックとして、前記ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給するか否かを制御することを特徴とする
請求項８に記載のデータ処理装置。
【請求項１１】
前記データ処理状態検出回路は、
前記制御回路より供給される前記データ処理状態通知信号が予め定めたデータ処理状態であるか否かを判定する複数のデータ処理状態デコーダと、
前記データ処理状態デコーダのそれぞれの出力の論理和を出力するＯＲ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、予め定められたデータ処理状態においてのみ前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成することを特徴とする
請求項７に記載のデータ処理装置。
【請求項１２】
ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、
前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値およびディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、
前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、
前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、
前記システムレジスタに設定された値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタから供給されるコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、
前記コマンド・データ転送回路より供給される情報よりデータ送受の際の取り込みエラーを検出する誤り検出回路と、
外部から供給されるシステムクロックを用いて前記システムレジスタから供給される設定値および前記制御回路から供給されるクロック供給制御信号ならびに前記誤り検出回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路と
を備えることを特徴とするデータ処理装置。
【請求項１３】
前記クロック生成回路は、
前記システムレジスタに設定された値および前記誤り検出回路より供給されるクロック切替信号に基づき、コマンドまたはデータを前記ディジタル・データ記憶装置に送信後、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信後に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するクロック周波数設定回路と、
前記制御回路から供給されるクロック供給制御信号および前記クロック周波数設定回路より供給されるクロック周波数設定信号に応じて、外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成し出力するクロック切替回路と
からなり、前記クロック切替回路の出力を前記データ転送用クロックとして前記ディジタル・データ記憶装置に供給または停止することを特徴とする
請求項１２に記載のデータ処理装置。
【請求項１４】
前記クロック周波数設定回路は、
前記システムレジスタ設定された周波数設定値および前記システムレジスタに設定された周波数設定調整値を入力し、前記周波数設定値または前記周波数設定調整値のいずれかを、前記誤り検出回路より供給される周波数設定値切替信号により切り替えて前記クロック切替回路に出力する周波数設定値セレクタからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信後、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信後に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定することを特徴とする
請求項１３に記載のデータ処理装置。
【請求項１５】
前記クロック切替回路は、
外部より供給されるシステムクロックを２分周，４分周，８分周，・・・と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、
前記分周回路から供給される複数の分周クロックを入力し前記クロック周波数設定回路より供給されるクロック周波数設定信号を用いて切り替えて出力するデータ転送用クロックセレクタと、
前記データ転送用クロックセレクタからの出力と前記制御回路より供給されるクロック供給制御信号の論理積を出力するＡＮＤ回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信後、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信後に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックとして、前記ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給するか否かを制御することを特徴とする
請求項１３に記載のデータ処理装置。
【請求項１６】
前記誤り検出回路は、
前記コマンド・データ転送回路より供給されるステータス情報にデータ送受の取り込みエラーが含まれるかを検出するデータ取込エラー検出回路と、
前記データ取込エラー検出回路の出力および前記コマンド・データ転送回路より供給される全てのデータブロックの末尾に付加される誤り検出符号の演算結果でエラーが発生したことを通知する演算結果通知信号の論理和演算を行い出力するＯＲ回路と、
前記ＯＲ回路の出力を格納し前記クロック生成回路に供給する周波数切替レジスタと
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信後、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信後に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成することを特徴とする
請求項１２に記載のデータ処理装置。
【請求項１７】
ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、
前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、
前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、
前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、
前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、
前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを生成しコマンド送信時、ステータス受信時またはデータ送受信中のクロックを連続して何クロック供給し、その後何クロック分のクロック停止区間を設けるかを制御するクロック生成回路と
を備えることを特徴とする
データ処理装置。
【請求項１８】
前記クロック生成回路は、
前記システムレジスタに設定されたカウント周期設定値Ａに基づき前記データ転送用クロックの生成を不許可にするディスエーブルパルス信号を生成するディスエーブル信号生成用カウンタと、
前記システムレジスタに設定されたカウント周期設定値Ｂに基づき前記データ転送用クロックの生成を許可するイネーブルパルス信号を生成するイネーブル信号生成用カウンタと、
前記ディスエーブル信号生成用カウンタの出力信号および前記イネーブル信号生成用カウンタの出力信号を入力し前記データ転送用クロックを生成することを許可または不許可とする際に使用するクロック生成制御信号を出力するクロック生成制御用レジスタと、
前記クロック生成制御用レジスタから供給されるクロック生成制御信号および前記システムレジスタに設定された周波数設定値に応じて外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成し出力するクロック切替回路と、
前記クロック切替回路の出力と前記制御回路から供給されるクロック供給制御信号の論理積を出力するデータ転送用クロック供給用ＡＮＤ回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、前記データ転送用クロック供給用ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給または停止することを特徴とする
請求項１７に記載のデータ処理装置。
【請求項１９】
前記ディスエーブル信号生成用カウンタおよび前記イネーブル信号生成用カウンタは、
前記ディスエーブル信号生成用カウンタが前記データ転送用クロックを連続して何クロック供給するかを管理し、　前記イネーブル信号生成用カウンタが前記データ転送用クロックを連続して何クロック停止するかを管理することを特徴とする
請求項１８に記載のデータ処理装置。
【請求項２０】
前記クロック切替回路は、
コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際に、外部より供給されるシステムクロックを２分周，４分周，８分周，・・・と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、
前記分周回路から供給される複数の分周クロックを入力し前記システムレジスタに設定された周波数設定値を用いて切り替えて出力するデータ転送用クロックセレクタと、
前記データ転送用クロックセレクタからの出力と前記クロック生成制御用レジスタより供給されるクロック生成制御信号の論理積を出力するデータ転送用クロック生成用ＡＮＤ回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックを連続して何クロック供給しその後連続して何クロック停止するかを制御することを特徴とする
請求項１８に記載のデータ処理装置。
【請求項２１】
ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、
前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、
前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、
前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、
前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、
前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路と、
前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理状態を行っているかというデータ処理状態を通知するデータ処理状態通知信号、前記コマンド・データ転送回路より供給されるデータまたはステータス受信信号および前記クロック生成回路より供給されるデータ転送用クロックよりデータ処理装置の処理状態を検出するデータ処理状態検出回路と、
前記データ処理状態検出回路より供給される異常状態通知信号および外部から供給されるシステムクロックおよびシステムレジスタに設定された値を使用し前記ディジタル・データ記憶装置に供給する電源回路に電源供給制御信号を供給する電源制御回路と
を備えることを特徴とするデータ処理装置。
【請求項２２】
前記データ処理状態検出回路は、
前記制御回路から供給される前記データ処理状態通知信号が予め定めたデータ処理状態であるか否かを判定する第一のデータ処理状態デコーダおよび第二のデータ処理状態デコーダと、
前記第一のデータ処理状態デコーダから供給される信号と前記コマンド・データ転送回路より供給される前記データ受信信号または前記ステータス受信信号との論理積を出力する第一のＡＮＤ回路と、
前記第二のデータ処理状態デコーダから供給される信号と前記クロック生成回路より供給される前記データ転送用クロックとの論理積を出力する第二のＡＮＤ回路と、
前記第一のＡＮＤ回路と前記第二のＡＮＤ回路の出力の論理和を出力するＯＲ回路と、
前記ＯＲ回路からの出力を保持して出力する異常状態通知レジスタと
からなり、データ処理装置と前記ディジタル・データ記憶装置との間のデータ処理状態が一致しないことを検出した際、前記電源制御回路に前記異常状態通知レジスタの出力信号である異常状態通知信号を供給することを特徴とする
請求項２１に記載のデータ処理装置。
【請求項２３】
前記電源制御回路は、
前記データ処理状態検出回路より供給される異常状態通知信号と外部より供給されるシステムクロックとの論理積を出力するカウンタ用クロック供給ＡＮＤ回路と、
前記カウンタ用クロック供給ＡＮＤ回路の出力、前記システムレジスタに設定されたカウント値およびカウンタリセット信号を入力しカウントを行う電源供給制御信号生成用カウンタと、
前記データ処理状態検出回路より供給される異常状態通知信号と前記電源供給信号生成用カウンタの出力信号との論理積を出力する電源供給制御信号選択用ＡＮＤ回路と、
前記電源供給制御信号選択用ＡＮＤ回路の出力信号により論理“Ｈ”または論理“Ｌ”を選択する電源供給制御信号セレクタと
からなり、データ処理装置と前記ディジタル・データ記憶装置との間のデータ処理状態が一致しないことを検出した際に、前記ディジタル・データ記憶装置に電源を供給している電源回路に前記電源供給制御信号セレクタの出力信号である電源供給制御信号を供給することを特徴とする
請求項２１に記載のデータ処理装置。
【請求項２４】
ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、
前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、
前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、
前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、
前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、
前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドをディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、
外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路と、
前記制御回路から供給される前記制御回路のデータ処理状態を知らせるデータ処理状態通知信号、前記ディジタル・データ記憶装置に送信するコマンドの種類を知らせる発行コマンド通知信号および外部より供給されるデータ処理装置と前記ディジタル・データ記憶装置との間の電気的および物理的な接続状態を知らせる接続未接続通知信号より前記ディジタル・データ記憶装置との接続状態を管理し前記割り込み信号生成回路および前記制御回路に通知する接続状態検出回路とからなり、前記ディジタル・データ記憶装置との接続状態の変化に応じて初期化処理を変更することを特徴とする
データ処理装置。
【請求項２５】
前記接続状態検出回路は、
前記制御回路から供給される前記データ処理状態通知信号が予め定められたデータ処理状態であるか否かを判定するデータ処理状態デコーダと、
前記制御回路から供給される前記ディジタル・データ記憶装置に送信するコマンドの種類を知らせる発行コマンド通知信号が予め定めたコマンドと一致するか否かを判定する複数の発行コマンドデコーダと、
前記複数の発行コマンドデコーダの出力を入力し論理和を出力するＯＲ回路と、
前記ＯＲ回路の出力および前記データ処理状態デコーダの出力を入力し論理積を出力する第一のＡＮＤ回路と、
外部より供給される前記接続未接続通知信号を格納する接続状態通知用レジスタと、
前記接続状態通知用レジスタの出力と前記第一のＡＮＤ回路の出力との論理積を出力する第二のＡＮＤ回路と
からなり、前記ディジタル・データ記憶装置との接続状態の変化の有無を検出し、この接続状態の変化を前記制御回路および前記割り込み信号生成回路に通知することにより、前記ディジタル・データ記憶装置との接続状態の変化が無い場合には前記ディジタル・データ記憶装置の初期化処理手順を短縮し、前記ディジタル・データ記憶装置との接続状態が変化した場合には通常通り前記ディジタル・データ記憶装置の初期化処理を実行するよう制御することを特徴とする
請求項２４に記載のデータ処理装置。
【請求項２６】
ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、
前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、
前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、
前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、
前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、
前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタから供給されるコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路供給するコマンド・データ転送回路と、前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理を行っているかというデータ処理状態を通知するデータ処理状態通知信号が予め定めた状態を示している時に前記データ用レジスタより供給される前記データ用レジスタに格納されて未送信であるデータの蓄積量を知らせるデータ蓄積量通知信号により前記データ用レジスタの前記ディジタル・データ記憶装置に未送信のデータ蓄積量を検出し前記クロック生成回路にクロックの切り替えを行う周波数設定値切替信号を供給するデータ蓄積量検出回路と、
外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号ならびにデータ蓄積量検出回路から供給されるクロック切替信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路と
からなり、前記データ蓄積量検出回路より供給される信号を使用し前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うことを特徴とする
データ処理装置。
【請求項２７】
前記クロック生成回路は、
前記システムレジスタに設定された値および前記データ蓄積量検出回路より供給されるクロック切替信号に基づき、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するクロック周波数設定回路と、
前記制御回路から供給されるクロック供給制御信号および前記クロック周波数設定回路より供給されるクロック周波数設定信号に応じて、外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成および出力するクロック切替回路と
からなり、前記クロック切替回路の出力を前記データ転送用クロックとして前記ディジタル・データ記憶装置に供給または停止することを特徴とする
請求項２６に記載のデータ処理装置。
【請求項２８】
前記クロック周波数設定回路は、
前記システムレジスタに設定された周波数設定値および前記システムレジスタに設定された周波数設定調整値を入力し、前記周波数設定値または前記周波数設定調整値のいずれかを、前記データ蓄積量検出回路より供給される周波数設定値切替信号により切り替えて前記クロック切替回路に出力する周波数設定値セレクタからなり、
コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定することを特徴とする
請求項２７に記載のデータ処理装置。
【請求項２９】
前記クロック切替回路は、
外部より供給されるシステムクロックを２分周，４分周，８分周，・・・と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、
前記分周回路から供給される複数の分周クロックを入力し前記クロック周波数設定回路より供給されるクロック周波数設定信号を用いて切り替えて出力するデータ転送用クロックセレクタと、
前記データ転送用クロックセレクタからの出力と前記制御回路より供給されるクロック供給制御信号の論理積を出力するＡＮＤ回路と
からなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックとして、前記ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給するか否かを制御することを特徴とする
請求項２８に記載のデータ処理装置。
【請求項３０】
前記データ蓄積量検出回路は、
前記データ用レジスタから供給されるデータ蓄積量通知信号が予め定めた値よりも大きいか小さいかを判定するコンパレータと、
前記制御回路から供給されるデータ処理状態通知信号よりデータ処理装置の処理状態を検出するデータ処理状態デコーダと、
前記データ処理状態デコーダの出力信号と前記コンパレータの出力信号との論理積を出力するＡＮＤ回路と
からなり、前記ＡＮＤ回路の出力をコマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成することを特徴とする
請求項２６に記載のデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル・データ記憶装置にコマンド送信およびデータ送受信などのデータ転送を行うデータ処理装置に関するものである。
【０００２】
【従来の技術】
パーソナルコンピュータ内で使用するデータのみならず、映像、音楽等のあらゆるデータはディジタル・データ記憶装置に保存して持ち運び、データを自分の望む場所で再生することが自由に行えるようになった。
【０００３】
扱われるデータのデータ量は日々大きくなり、画像データを例に挙げると、これまでは静止画の再生が主流であったが、これからは動画再生が必須となってくる。
【０００４】
動画を扱う場合、数ＭＢ（メガビット）単位のデータをスムーズに再生またはコピーするために、データの処理速度の高速化が要求されてきている。
従来のデータ処理システムは、プログラム等に記されている予め決められた処理を、ＣＰＵを介してデータ処理用インターフェース回路（以後、データ処理回路と記す）に命令し、データ処理回路がディジタル・データ記憶装置へコマンド発行やデータの送受信等を実行している。
【０００５】
通常、データ処理回路とディジタル・データ記憶装置との間のデータ転送は、データをクロックの立ち上がり、またはクロックの立下りに同期させてディジタル・データ記憶装置に送信または受信することによりデータの受け渡しを行い、データ転送中に使用するクロックの周波数は固定であった。また通常データ転送用クロックの周波数が切り替え可能なシステムであっても、ＣＰＵからの指示がなければクロック周波数を切り替えることはできない。
【０００６】
【発明が解決しようとする課題】
このように、データ転送クロック周波数が固定であるということは、最低でも、転送するデータ数とクロック周波数の逆数を掛け合わせた時間は処理に必ずかかってしまう。
【０００７】
ディジタル・データ記憶装置からのデータ受信時には、ディジタル・データ記憶装置がデータ送信準備をしている間などの待ち時間にもクロックの供給を必要とするため、この待ち時間が長い場合には必要以上の電力を供給することになってしまう。
【０００８】
また、データ処理回路のデバッグの実行時、クロックと同時にデータ線の信号をモニタとして出力しても例えばバイト単位のデータ処理であっても、転送中のデータの判別にかなりの時間を要するだけでなく、判別誤りを起こす可能性もあるなど多くの問題がある。
【０００９】
加えて、クロック周波数の切り替えがＣＰＵの指示なしに行えないということは、例えばデータ記憶装置とのデータ転送時にデータ処理回路またはディジタル・データ記憶装置のどちらかでデータ取り込みエラーが起きた場合等のリカバリー処理もＣＰＵ任せとなってしまうため、エラーの復旧に時間がかかる。
【００１０】
また、ある特殊なディジタル・データ記憶装置においては、データ処理回路とディジタル・データ記憶装置のそれぞれの動作状態に不一致が生じるような状態に陥った際、ＣＰＵから送られてくるコマンドを受け付けなくなることが起こる。このような状態に陥った場合には、電源スイッチの操作が必要となるが、通常のデータ処理回路では電源のスイッチング機能は設けられていない。
【００１１】
さらに、着脱可能なディジタル・データ記憶装置を想定した場合、装置の着脱が行われたか否かに依らずディジタル・データ記憶装置内部の固有データの取得が電源投入時に行われる。このディジタル・データ記憶装置の内部固有データの取得は通常データ転送クロックの内でも遅いクロックが使用されるため、必要の無いデータ処理に無駄な時間を費やすだけでなく、無駄な電力も消費してしまう。
【００１２】
本発明は、上記の問題点を解決するためになされたもので、転送データの品質を保持しつつデータ処理速度の向上を図ることができ、無駄な電力消費の削減が可能であり、さらにデバッグを早く確実に行えるデータ処理装置を提供することを目的とする。
【００１３】
また、エラーのリカバリー処理やシステム復旧時間の短縮が図れるデータ処理装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明のデータ処理装置は、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタに設定された値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、前記データ用レジスタから前記コマンド・データ転送回路に供給するデータと同じデータが供給され、供給されたデータパターンに応じて前記データ転送用クロックの切り替えを行う周波数設定値切替信号を生成するデータパターン検査回路と、外部から供給されるシステムクロックを用いて前記システムレジスタから供給される設定値および前記制御回路から供給されるクロック供給制御信号ならびに前記データパターン検査回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路とを備えることを特徴とする。
【００１５】
また、本発明のデータ処理装置は、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値およびディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタから供給される設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理を行っているかというデータ処理状態を通知するデータ処理状態通知信号に応じて前記データ転送用クロックの切り替えを行う周波数設定値切替信号を生成するデータ処理状態検出回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号ならびに前記データ処理状態検出回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路とを備えることを特徴とする。
【００１６】
また、本発明のデータ処理装置は、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値およびディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタに設定された値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタから供給されるコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、前記コマンド・データ転送回路より供給される情報よりデータ送受の際の取り込みエラーを検出する誤り検出回路と、外部から供給されるシステムクロックを用いて前記システムレジスタから供給される設定値および前記制御回路から供給されるクロック供給制御信号ならびに前記誤り検出回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路とを備えることを特徴とする。
【００１７】
また、本発明のデータ処理装置は、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを生成しコマンド送信時、ステータス受信時またはデータ送受信中のクロックを連続して何クロック供給し、その後何クロック分のクロック停止区間を設けるかを制御するクロック生成回路とを備えることを特徴とする。
【００１８】
また、本発明のデータ処理装置は、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路と、前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理状態を行っているかというデータ処理状態を通知するデータ処理状態通知信号、前記コマンド・データ転送回路より供給されるデータまたはステータス受信信号および前記クロック生成回路より供給されるデータ転送用クロックよりデータ処理装置の処理状態を検出するデータ処理状態検出回路と、前記データ処理状態検出回路より供給される異常状態通知信号および外部から供給されるシステムクロックおよびシステムレジスタに設定された値を使用し前記ディジタル・データ記憶装置に供給する電源回路に電源供給制御信号を供給する電源制御回路とを備えることを特徴とする。
【００１９】
また、本発明のデータ処理装置は、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドをディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路と、前記制御回路から供給される前記制御回路のデータ処理状態を知らせるデータ処理状態通知信号、前記ディジタル・データ記憶装置に送信するコマンドの種類を知らせる発行コマンド通知信号および外部より供給されるデータ処理装置と前記ディジタル・データ記憶装置との間の電気的および物理的な接続状態を知らせる接続未接続通知信号より前記ディジタル・データ記憶装置との接続状態を管理し前記割り込み信号生成回路および前記制御回路に通知する接続状態検出回路とからなり、前記ディジタル・データ記憶装置との接続状態の変化に応じて初期化処理を変更することを特徴とする。
【００２０】
また、本発明のデータ処理装置は、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタから供給されるコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路供給するコマンド・データ転送回路と、前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理を行っているかというデータ処理状態を通知するデータ処理状態通知信号が予め定めた状態を示している時に前記データ用レジスタより供給される前記データ用レジスタに格納されて未送信であるデータの蓄積量を知らせるデータ蓄積量通知信号により前記データ用レジスタの前記ディジタル・データ記憶装置に未送信のデータ蓄積量を検出し前記クロック生成回路にクロックの切り替えを行う周波数設定値切替信号を供給するデータ蓄積量検出回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号ならびにデータ蓄積量検出回路から供給されるクロック切替信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路とからなり、前記データ蓄積量検出回路より供給される信号を使用し前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うことを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図３０に基づいて説明する。
（実施の形態１）
図１〜図７は本発明の（実施の形態１）を示す。
【００２２】
図１は、本発明の（実施の形態１）に係るデータ処理装置を示す。
このデータ処理装置に対するＣＰＵからの命令は、ＣＰＵデータバス１２１を通して送られてくる。ＣＰＵデータバス１２１は、システムレジスタ１、データ用レジスタ２および割り込み信号生成回路６に繋がれている。
【００２３】
システムレジスタ１は、データ処理装置の動作条件ならびにディジタル・データ記憶装置に発行するコマンドおよびディジタル・データ記憶装置から送られてくるステータスを格納するレジスタである。動作条件の変更を行うためにシステムレジスタ１の出力はデータ用レジスタ２、制御回路３、クロック生成回路４、コマンド・データ転送回路５、割り込み信号生成回路６およびデータパターン検査回路７にバス線で繋がれている。
【００２４】
データ処理装置の動作条件とは、データ転送用クロックの周波数、データ処理のタイムアウト時間、処理データ数、割り込み条件等である。データ転送用クロックの周波数は、ディジタル・データ記憶装置の初期化処理時とデータ転送時で異なるクロックを使用する。
【００２５】
システムレジスタ１には、システムの電源起動時の初期値として初期化処理で使用するクロック周波数が設定されており、そのクロック周波数設定値はクロック生成回路４に供給される。
【００２６】
クロック生成回路４は、システムレジスタ１に設定された値に応じた周波数のクロックをディジタル・データ記憶装置およびデータ処理装置内部に出力する。本実施の形態においては、データパターン検査回路７より供給される周波数設定値切替信号１２２を用いてデータ転送用クロックを切り替える構成としている。
【００２７】
ここでクロック生成回路４には、システムレジスタ１からの設定値を格納するレジスタを例えば二つ設け、データパターン検査回路７からの周波数設定値切替信号１２２のレベルが“Ｌ”か“Ｈ”かによって、データ転送用クロックの周波数の変更が可能となる。クロック生成回路４およびデータパターン検査回路７については後ほど詳しく述べる。
【００２８】
初期化処理は、ディジタル・データ記憶装置をデータの送受が行える状態にする活性化、およびディジタル・データ記憶装置に固有の情報取得とからなる。通常、ディジタル・データ記憶装置の固有データ取得は、データを確実に取得しディジタル・データ記憶装置のデータ処理能力を把握するために低速なクロックを使用して行われる。
【００２９】
初期化処理が完了すると、取得したディジタル・データ記憶装置のデータ処理能力に応じたクロック周波数設定値がＣＰＵよりシステムレジスタ１へ、システムレジスタ１に格納されたクロック周波数設定値がクロック生成回路４に供給され、クロック生成回路４において供給されたクロック周波数設定値に応じたデータ転送用クロック１２３を出力する。
【００３０】
データ処理のタイムアウト時間の代表的なものに、リード・タイムアウトとライト・タイムアウトがある。ここでリード・タイムアウトとは、ディジタル・データ記憶装置にリードコマンドを発行してからデータを受信するまでの時間が予め定められた時間以上にかかる場合を示す。
【００３１】
またライト・タイムアウトとは、ディジタル・データ記憶装置が予め定められた単位のライトデータをデータを受信してからディジタル・データ記憶装置内部に全ての受信データを記録するまでに要する時間が予め定められた時間以上にかかる場合を示す。
【００３２】
このタイムアウトの時間もディジタル・データ記憶装置に固有の値であるため、ディジタル・データ記憶装置の初期化処理中に取得した装置固有のデータをもとにＣＰＵより設定する。
【００３３】
タイムアウトの検出は、制御回路３に設けられたカウンタおよびコンパレータにより検出し、いずれかのタイムアウトが発生した場合には割り込み信号生成回路６に通知される。
【００３４】
処理データ数はマルチブロック転送などの高速転送コマンド使用時に設定し、標準転送時には使用しない。処理データ数はシステムレジスタ１から制御回路３に供給され、制御回路３に設けられた処理データ数用カウンタにより管理される。
【００３５】
次にコマンドの発行について述べる。
ディジタル・データ記憶装置に発行するコマンドは、ＣＰＵデータバス１２１を通してシステムレジスタ１に書き込まれる。システムレジスタ１には発行するコマンド長に応じた十分な記憶領域が確保されている。システムレジスタ１に記憶されたコマンドは、データ転送用クロックに同期した予め定められた周期（例えば８クロック）毎に発生するパルスに同期してバイト単位でコマンド・データ転送回路５の送信用シフトレジスタに受け渡され、クロック生成回路４で生成されたデータ転送用クロックに同期してディジタル・データ記憶装置に送信される。コマンドはシステムレジスタ１で付加されたコマンドの開始を知らせるフラグに続いて、例えば上位のビットから順番にディジタル・データ記憶装置に１ビットずつ送信される。
【００３６】
次に、ディジタル・データ記憶装置から送られてくるステータスの受信について述べる。
コマンドの発行またはデータの送信に対して送られてくるステータスは、クロック生成回路４で生成されたデータ転送用クロックに同期して、例えば１ビットずつコマンド・データ転送回路５の受信用シフトレジスタに取り込まれる。コマンド・データ転送回路５に取り込まれたデータが、例えば１バイトに達したら、データ転送用クロックに同期した予め定められた周期（例えば８クロック）毎に発生するパルスに同期してシステムレジスタ１に受け渡される。
【００３７】
システムレジスタ１には、ディジタル・データ記憶装置より送られてくるステータス長に応じた記憶領域が設けられており、コマンド・データ転送回路５を介して受信した順番に予め定められたアドレスに格納される。
【００３８】
データ用レジスタ２は、ディジタル・データ記憶装置とデータ処理装置との間で行うデータの送受で使用するデータを格納する。データ処理装置からディジタル・データ記憶装置へデータを送信する場合には、ＣＰＵバス１２１を通してデータ用レジスタ２に書き込まれたデータを、システムレジスタ１からのコマンド発行の時と同様に例えばバイト単位でコマンド・データ転送回路５に受け渡し、コマンド・データ転送回路５よりデータ転送用クロックに同期させて送信する。
【００３９】
ディジタル・データ記憶装置からのデータを受信する場合は、ディジタル・データ記憶装置からのステータス受信と同様に、データ転送用クロックに同期してコマンド・データ転送回路５で受信したデータを、例えばバイト単位で受け取り格納する。このようにデータ用レジスタ２に格納されたデータはＣＰＵに受け渡されデータに応じた処理が施される。
【００４０】
またデータ用レジスタ２には書き込まれたデータ量およびデータ用レジスタ２から読み出されたデータ量を管理する機能が設けられており、そのデータ蓄積量を制御回路３に通知することにより、データ送信時にデータ用レジスタのデータ蓄積量が空になった場合およびデータ受信時にデータ用レジスタのデータ蓄積量がいっぱいになった場合に、クロック生成回路４から出力されるデータ転送用クロックを停止するようになっている。またデータ用レジスタ２のデータ蓄積量は、システムレジスタ１を通してＣＰＵより見ることも可能である。
【００４１】
ところでデータ処理装置においてＣＰＵの処理が必要な場合、ＣＰＵに対して要求を知らせる割り込み信号生成回路６を使用する。最も使用頻度が高いのはステータス受信割り込みであり、ＣＰＵより発行要求のあったコマンドを発行し、発行したコマンドに対するステータスを受信しシステムレジスタ１に格納したことをＣＰＵに知らせ、システムレジスタ１に格納したステータスをＣＰＵに評価してもらう。受信ステータスにエラーフラグが含まれていなければそのまま発行コマンドの処理を続行し、受信ステータスにエラーフラグが含まれる場合にはエラーの種類に応じた処理をＣＰＵに施してもらう。
【００４２】
コマンド・データ転送回路５について補足説明をする。
コマンド・データ転送回路５は、ディジタル・データ記憶装置にコマンド送信を行うとともに、コマンドまたはデータを受信した前記ディジタル・データ記憶装置より送られてくるステータスを受信するだけでなく、受信したステータスよりコマンドまたはデータの送受が正常に行えたかどうかを検査する。検査方法には、コマンドまたはデータの送信に対してディジタル・データ記憶装置から送られてくるステータスをチェックする方法、およびデータ受信時に予め定められたデータバイト数毎に送られてくるデータ転送誤り検出符号の演算を行う方法等があり、二つの方法を実行する機能が設けられている。コマンドおよびデータ送信時、コマンドおよびデータにはそれぞれコマンド用またはデータ用のデータ転送誤り検出符号を付加する機能も設けられている。前記ディジタル・データ記憶装置より受信したステータスは、エラーの有無に関わらず上述のようにシステムレジスタ１に格納される。
【００４３】
データパターン検査回路７は、前記ディジタル・データ記憶装置にデータを送信する際に、前述のデータ用レジスタ２からコマンド・データ転送回路５にデータを受け渡す際と同じタイミングで同じデータを送信データ用シフトレジスタに例えばバイト単位で受け取り、受け取ったデータのビット列の１、０の並びを検査し、検査結果をもとにディジタル・データ記憶装置に供給するデータ転送用クロック周波数の切り替えを行う。例えばクロック生成回路４より２種類の異なる周波数のクロックを切り替えて出力する構成とし、送信するデータのパターンに応じて変化するデータパターン検査回路７より供給されるクロック切替信号を用いてデータ転送用クロック周波数を切り替える。クロック生成回路４のクロック供給および停止の制御は、制御回路３より供給されるクロック供給制御信号を使用して行う。例えばクロック供給制御信号が“Ｈ”ならばクロックを供給し、クロック供給制御信号が“Ｌ”ならばクロック供給を停止する。
【００４４】
なお、図１においてデータ処理装置の各ブロックで使用するシステムクロック１２４は示していないが、全てのブロックに供給されているものとする。またデータ転送用クロックも図示されていないが、システムレジスタ１、データ用レジスタ２、制御回路３、コマンドデータ転送回路５およびデータパターン検査回路７に供給されている。
【００４５】
クロック生成回路４は次のように構成されている。
図２（ａ）はクロック生成回路４の構成例、図２（ｂ）はクロック周波数設定回路８の構成例そして図２（ｃ）はクロック切替回路９の構成例をそれぞれ示している。
【００４６】
図２（ａ）に示すようにクロック生成回路４は、クロック周波数設定回路８とクロック切替回路９とからなる。クロック周波数設定回路８は、システムレジスタ１からのデータバス１２５より設定される周波数設定値または周波数設定調整値のいずれかを、前記データパターン検査回路７より供給される周波数設定値切替信号１２２により切り替えて前記クロック切替回路９に出力する周波数設定値セレクタ１０からなる（図２（ｂ）参照）。
【００４７】
図２（ａ）においてクロック周波数設定回路８からクロック切替回路９に供給されるクロック周波数設定信号１２６は、クロック切替回路９のデータ転送用クロックセレクタ１２を切り替えるために使用する。このデータ転送用クロックセレクタ１２には外部から供給されるシステムクロック１２４を、２分周，４分周，８分周，・・・と２のＮ乗分周して複数の異なる周波数のクロックを生成する分周回路１１の出力信号が入力され、例えばデータ転送用クロックセレクタ１２の番号が小さい方から順に分周比の大きいクロック、言い換えると周波数の低いクロックが順番に供給されており、データ転送用クロックセレクタ１２の番号が大きい方に分周比の小さいクロック、言い換えると周波数の高いクロックが供給されているものとする。
【００４８】
ここに示すクロック生成回路４を用いることにより、データパターン検査回路７より供給される周波数設定値切替信号１２２を用い、システムレジスタ１から設定された周波数設定値または周波数設定調整値のいずれかを選択する。
【００４９】
図２（ｂ）に示すクロック周波数設定回路８の構成では、データパターン検査回路７からの周波数設定値切替信号１２２が“Ｈ”の時に周波数設定調整値を選択し、“Ｌ”の時に周波数設定値を選択する。周波数設定値と周波数設定調整値との関係が、“　周波数設定調整値　＞　周波数設定値　”ならばデータパターン検査回路７からの周波数設定値切替信号が“Ｈ”の時にデータ転送用クロックとして高い周波数のクロックを選択し、周波数設定値切替信号が“Ｌ”の時にはデータ転送用クロックとして低い周波数のクロックを選択するシステムとなる。
【００５０】
また図２（ｃ）に示すようにデータ転送用クロックセレクタ１２の出力は、制御回路３から供給されるクロック供給制御信号１２７との論理積を出力するＡＮＤ回路１３に繋がれ、最終的にはこのＡＮＤ回路１３の出力がデータ転送用クロック１２３としてディジタル・データ記憶装置およびデータ処理装置内部に供給される。
【００５１】
このような構成にすることにより、ディジタル・データ記憶装置にデータを送信中に供給するデータ転送用クロックを高速なクロックまたは通常のクロックにダイナミックに切り替えられ、データ転送用クロックの供給および停止も自在に行える。
【００５２】
なお、図２（ｃ）はクロック切替回路９の一例を示すものであり、外部より供給されるシステムクロック１２４を、前記クロック周波数設定回路８より供給されるクロック周波数設定信号に応じた分周回路と、この分周回路の出力と前記制御回路３より供給されるクロック供給制御信号との論理積を出力するＡＮＤ回路とから構成しても良い。
【００５３】
図１に示したデータパターン検査回路７は、前記ディジタル・データ記憶装置にデータを送信する際に、前述のデータ用レジスタ２からコマンド・データ転送回路５にデータを受け渡すタイミングと同じタイミングで同じデータを送信データ用シフトレジスタに例えばバイト単位で受け取り、受け取ったデータのビット列の１、０の並びを検査し、検査結果をもとにディジタル・データ記憶装置に供給するデータ転送用クロック周波数の切り替えを行う。
【００５４】
例えば、クロック生成回路４より２種類の異なる周波数のクロックを切り替えて出力する構成とし、送信するデータのパターンに応じて変化するデータパターン検査回路７の出力信号であるクロック周波数設定値切替信号１２２を用いてデータ転送用クロック周波数を切り替える。クロック生成回路４のクロック供給および停止の制御は、制御回路３より供給されるクロック供給制御信号１２７を使用して行う。例えばクロック供給制御信号が“Ｈ”ならばクロックを供給し、クロック供給制御信号が“Ｌ”ならばクロック供給を停止する。
【００５５】
データパターン検査回路７は、図３と図４に示す（実施例１）または図５〜図７に示す（実施例２）のように構成できる。
（実施例１）
図３のデータパターン検査回路７は、データ用レジスタ２よりデータ転送用クロックに同期した予め定められた周期毎に出力されるパルス信号に同期して供給される送信データ１２８を格納し、データ転送用クロック１２９に同期させてビットシフト・アップを行うデータ転送用シフトレジスタ１４と、そのデータ転送用シフトレジスタ１４の上位２ビット（８ビットのレジスタであればビット７とビット６）の出力の論理演算を行う論理演算回路１５とからなる。
【００５６】
論理演算回路１５は、データ用レジスタ２より例えばバイト単位に供給される送信データの隣り合うビット列の値が一致するかどうかを判定するためのものであり、隣り合うビット列の値が同じ（０，０または１，１）場合には“Ｈ”を、隣り合うビット列の値が異なる（０，１または１，０）場合には“Ｌ”を出力する。この“Ｈ”および“Ｌ”の周波数設定値切替信号１２２をクロック切替回路９に供給し、データ送信中のデータ転送クロックをダイナミックに切り替える。
【００５７】
図４は図３に示す回路の動作を示すものである。
波形の上から順番に、固定周波数のデータ転送用クロック、固定周波数のデータ転送用クロックを使用して８ビットのデータパターン００ｈ、０Ｆｈ、３Ｅｈの判定を行った際のデータパターン検査回路７の出力信号である周波数設定値切替信号１２２、８ビットのデータを１６進数表示（上段）および２進数表示（下段）したもの、実際のデータパターン検出回路７の出力信号およびデータパターン検出回路７の出力信号をクロック切替信号として使用して生成したデータ転送用クロック１２９を示している。
【００５８】
データパターンは（Ｉ）のタイミングで“００ｈ”が、データパターン検査回路７に入力され、（ＩＩ）のタイミングで“０Ｆｈ”がデータパターン検査回路７に入力され、そして（ＩＩＩ）のタイミングで“３Ｅｈ”がデータパターン検査回路７に入力される。ここでは入力データが８ビットの場合を想定しているので、データ転送用クロックが８クロック供給される毎にデータ用レジスタ２からデータがロードされる。データパターンが“００ｈ”の場合にはビット列０が続くので、データパターン検査回路７の出力は８クロック連続で“Ｈ”を出力する。“００ｈ”に続いて“０Ｆｈ”が入力された場合、まず“０”が４つ続けて並んでおり、その後“１”が４つ続くので、“００ｈ”から“０Ｆｈ”への切変わり目でもデータパターン検査回路７の出力信号は“Ｈ”を維持し、“０Ｆｈ”の４つ目の“０”を送信し“Ｆ”の１つ目の“１”を送信する瞬間にデータパターン検査回路７の出力信号が“Ｌ”に切り替わる。次にデータパターン検査回路７の出力が変化するのは“０Ｆｈ”の“Ｆ”の１つ目の“１”を送信し２つ目の“１”を送信する瞬間であり、この瞬間にデータパターン検査回路７の出力信号は“Ｌ”から“Ｈ”に変化する。以降、同様なルールに従ってデータパターンの検査を行い、検査の結果隣り合うビット列が同じ値ならば“Ｈ”を、隣り合うビット列が異なる値ならば“Ｌ”を出力する。図４の上から２段目および４段目に示す波形がこれに相当するものである。上から２段目の波形はデータ転送用クロックが図４の一番上に示すように固定だった場合、言い換えるとクロック生成回路４にクロック切替信号として供給されない通常の場合を示しており、上から４段目の波形はデータパターン検査回路７の出力がクロック生成回路４に供給された場合を示している。この場合データ転送用クロックは、図４の一番下に示すような波形となる。ここでは同じ値のビット列が続いた場合、データ転送用クロックの周波数が２倍となる例を示している。（ＩＶ）のタイミングで通常ならば４ビットのデータしか送信できないところを２倍の８ビットのデータを送信しており、（Ｖ）のタイミングでは通常６ビット送信時に、１２ビットのデータを送信している。（Ｖ）のタイミングでビット列の変化点がくるため、（Ｖ）から（ＶＩ）の間は通常クロックでのデータ送信に変わっている。その後（ＶＩ）のタイミングで２倍の周波数クロックに切り替わり後３ビットのデータを送信し、（ＶＩＩ）のタイミングで通常のクロック周波数に切り替わり１ビットのデータ送信、（ＶＩＩＩ）のタイミングで２倍の周波数クロックに切り替わり１ビットのデータを送信し、（ＩＸ）のタイミングで再度通常のクロック周波数に切り替わり１ビットのデータ送信、（Ｘ）のタイミングで２倍のクロック周波数に切り替わり３ビットのデータ送信後、（ＸＩ）のタイミングで通常クロックに切り替わりデータ転送が続くといった具合である。
【００５９】
（実施例２）
図５（ａ）もデータ用レジスタ２よりデータ転送用クロックに同期した予め定められた周期毎に出力されるパルス信号に同期して供給される送信データのデータパターンを判定するデータパターン検査回路７である。
【００６０】
このデータパターン検査回路７は、データパターン検出回路群１６と、このデータパターン検出回路群１６の出力信号の論理和出力するＯＲ回路１７とからなる。
【００６１】
データパターン検出回路群１６は、例えばバイト単位で入力されるデータパターンが予め定めたパターンと一致するか否かを判定するデータパターンデコーダと、このデータパターンデコーダの出力信号が入力されシステムレジスタ１に設定された周期毎にデータパターンデコーダの出力をクリアするリセット回路とを組み合わせたデータパターン検出回路が複数設けられて構成される。
【００６２】
具体的には、４つのデータパターン検出回路１６１，１６２，１６３，１６４を設けた場合のデータパターン検出回路群１６の例を図５（ｂ）に示す。
これは、データ用レジスタ２から供給される送信データ１２８のうち予め定めた４つのパターン（例えば８ビット“００ｈ”　“ＦＦｈ”　“０Ｆｈ”　“Ｆ０ｈ”　）が入力された場合にデータパターン検出信号１２２として“Ｈ”を出力する回路例を示す。
【００６３】
データ用レジスタ２から供給されたバイト単位のデータ１２８は、第一〜第四の４つのデータパターンデコーダ１８，２０，２２，２４に入力される。第一のデータパターンデコーダ１８は、例えば“００ｈ”が入力された際に“Ｈ”を出力し、第二のデータパターンデコーダ２０は、例えば“ＦＦｈ”が入力された際に“Ｈ”を出力し、第三のデータパターンデコーダ２２は、例えば“０Ｆｈ”が入力された際に“Ｈ”を出力し、第四のデータパターンデコーダ２４は、例えば“Ｆ０ｈ”が入力された際に“Ｈ”を出力する。
【００６４】
それぞれのデータパターンデコーダの出力は、第一から第四のリセット回路１９，２１，２３，２５に入力される。第一のリセット回路１９には第一のデータパターンデコーダ１８の出力が入力され、第二のリセット回路２１には第二のデータパターンデコーダ２０の出力が入力され、第三のリセット回路２３には第三のデータパターンデコーダ２２の出力が入力され、第四のリセット回路２５には第四のデータパターンデコーダ２４の出力が入力される。
【００６５】
それぞれのリセット回路１９，２１，２３，２５においては、システムレジスタ１に設定された値に応じた供給クロック数毎にデータパターンデコーダ１８，２０，２２，２４の出力をクリアする。
【００６６】
上記のような処理が施された四つのリセット回路１９，２１，２３，２５の出力１３１１９，１３１２１，１３１２３，１３１２５がＯＲ回路１７に入力され、このＯＲ回路１７の出力が周波数設定値切替信号１２２としてクロック生成回路４に供給される。
【００６７】
図６に図５（ｂ）に示す第一〜第四のリセット回路１９，２１，２３，２５の一例を示す。
これは、システムレジスタ１より供給されるリセット信号１２９の周期に基づき周期的にカウントを続けるリセットカウンタ２９と、第一〜第四のデータパターンデコーダ１８，２０，２２，２４より供給されるデータパターン検出信号１３０またはクリア信号２７のいずれかをリセットカウンタ２９の出力信号を用いて切り替えて出力する２入力セレクタ２８とからなる。
【００６８】
図７に図５（ｂ）に示すデータパターン検査回路７の動作を示す。
データ用レジスタ２からの入力データが８ビットの場合の例であり、図７の▲１▼，▲２▼および▲３▼に示すようなデータ転送用クロック８クロック毎にタイミングでデータがロードされる。波形の上から順番に、固定周波数のデータ転送用クロック、固定周波数のデータ転送用クロックを使用して８ビットのデータパターン“００ｈ”、“０Ｆｈ”、“３Ｅｈ”の判定を行った際のデータパターン検査回路７の出力信号、８ビットのデータを１６進数表示（上段）および２進数表示（下段）したもの、実際のデータパターン検出回路７の出力信号およびデータパターン検出回路７の出力信号をクロック切替信号として使用して生成したデータ転送用クロックを示している。
【００６９】
まず、データ転送用クロックの周波数が固定の場合の波形であるが、図７の一番上にデータ転送用クロック、そして上から二番目にデータパターン検査回路７の出力信号を示している。▲１▼のタイミングで入力されたデータ“００ｈ”は図５（ｂ）に示したデータパターン検査回路７の第一〜第四の４つのデータパターンデコーダ１８，２０，２２，２４で予め定めたデータパターンであるので“Ｈ”が出力される。“００ｈ”は８ビット連続で０が続く、言い換えるとデータ転送中にビット列が変化しないので、通常のデータ転送用クロックよりも高い周波数のクロックでデータ転送を行う。但し、“００ｈ”の次に入力されるデータが何であるかが分からないので、次のデータがロードされる１クロック前の▲４▼のタイミングでクロック生成回路４に供給するクロック切替信号をクリアしている。
【００７０】
そのためデータパターン検査回路７の出力は００ｈの７ビット目のデータ転送終了後、８ビット目のデータ転送前に“Ｌ”に変化している。リセット信号は図７の上から３段目に示すようなパルス信号として供給される。“００ｈ”に続いて入力された“０Ｆｈ”も図５（ｂ）で予め決めたビットパターンであるのでデータパターン検査回路７として“Ｈ”が出力される。
【００７１】
“０Ｆｈ”はビットデータ“０”を四つ転送後、ビットデータ“１”を四つ転送するので転送データがビットデータ“０”からビットデータ“１”に切り替わる１クロック前の▲５▼のタイミングでクリアされ、“Ｆ”の１つ目の“１”の転送開始と同時に再度“Ｈ”を出力する。
【００７２】
また“０Ｆｈ”の次のデータである“３Ｅｈ”が入力される▲３▼のタイミングの１クロック前である▲６▼のタイミングにおいてもリセット信号が供給されるため、データパターン検査回路７の出力が“Ｌ”に変化する。▲３▼のタイミングで入力されたデータ３Ｅｈは図５（ｂ）では定められていないパターンであるので、出力信号を“Ｌ”を維持する。ここに示すデータパターン検査回路７の出力をクロック生成回路４に供給した場合の動作を、図７の下から２段目および一番下に示す。図３，図４の時と同様に、データパターン検査回路７の出力信号が“Ｈ”の場合には通常のデータ転送クロックの２倍の周波数のクロックが供給される構成とした例を示している。図７において通常のデータ転送用クロックを使用した場合、▲７▼のタイミングではデータ用レジスタ２からロードされたデータの４ビット目を送信しただけであるが、データパターン検査回路７の出力をクロック生成回路４のクロック切替信号として使用した場合にはデータ用レジスタ２からロードされたデータの７ビット目を送信し、８ビット目の送信を開始しようとしている。８ビット目のデータ送信は通常のデータ転送用クロックを使用して行うため、▲７▼のタイミングでデータパターン検査回路７の出力が“Ｌ”となっている。通常のデータ転送用クロックで８ビット目のデータを送信後の▲８▼のタイミングでは、データ用レジスタ２からの入力“０Ｆｈ”を受けてデータパターン検査回路７の出力が“Ｈ”に切り替わっている。ロードされたデータの３ビット目までは通常のデータ転送用クロックの２倍の周波数でデータを送信し、４ビット目のデータを送信する際（▲９▼のタイミング）で通常のデータ転送用クロックに切り替わり４ビット目のデータを送信する。▲４▼のタイミングで、再度２倍の周波数のクロックに切り替わり５ビット目から７ビット目のデータを送信し、（１０）のタイミングで通常のデータ転送用クロックに切り替わり８ビット目のデータを送信する。“０Ｆｈ”の次にロードされるデータが“３Ｅｈ”であるので、データパターン検査回路７の出力は“Ｌ”となる。そのため“３Ｅｈ”の全てのビットデータは通常のデータ転送用クロックを使用してデータ転送が行われる。
【００７３】
上記のデータパターン検査回路７の動作説明においては、通常のデータ転送用クロック（ディジタル・データ記憶装置より取得した固有情報を元に設定したクロック）と通常のデータ転送用クロックの２倍の周波数のクロックとを切り替えて使用する例を示したが、この設定は図２（ｂ）に示すクロック周波数設定回路入力であるのでシステムレジスタ１の周波数設定値と周波数設定調整値を変更することにより所望の値に変更可能である。
【００７４】
上記に示すようなデータパターン検査回路７を設け、データの送信を行うようにすることで、送信データ品質の劣化を防ぎつつ従来よりも高速にデータ転送を行うことができる。
【００７５】
（実施の形態２）
図８〜図１１は本発明の（実施の形態２）を示す。
図８は本発明の（実施の形態２）に係るデータ処理装置を示す。
【００７６】
ＣＰＵからデータ処理装置に対する命令はＣＰＵデータバス１２１を通して送られてくる。ＣＰＵデータバス１２１は、データ処理装置のシステムレジスタ３０、データ用レジスタ３１および割り込み信号生成回路３５に繋がれている。
【００７７】
システムレジスタ３０は、データ処理装置の動作条件ならびにディジタル・データ記憶装置に発行するコマンドおよびディジタル・データ記憶装置から送られてくるステータスを格納する。動作条件の変更を行うためにシステムレジスタ３０の出力はデータ用レジスタ３１，制御回路３２，クロック生成回路３３，コマンド・データ転送回路３４および割り込み信号生成回路３５にバス線で繋がれている。
【００７８】
データ処理装置の動作条件とは、データ転送用クロックの周波数、データ処理のタイムアウト時間、処理データ数、割り込み条件等である。これらの言葉については（実施の形態１）において説明しているので、ここでの説明は省略する。またデータ処理装置の基本的な動作についても（実施の形態１）において詳しく説明しているので、ここでの説明は省略する。
【００７９】
図９（ａ）はクロック生成回路３３の構成例を示す。図１０は図９（ａ）に示すクロック生成回路３３の動作説明をそれぞれ示している。
図９（ａ）に示すようにクロック生成回路３３は、クロック周波数設定回路３７とクロック切替回路３８とからなる。
【００８０】
クロック周波数設定回路３７は、図９（ｂ）に示すようにシステムレジスタ３０からのデータバス１２５より設定される周波数設定値または周波数設定調整値のいずれかを、前記データ処理状態検出回路３６より供給される周波数設定値切替信号１３２により切り替えて前記クロック切替回路３８に出力する周波数設定値セレクタ３９とからなる。
【００８１】
クロック切替回路３８は、図２（ｃ）に示す構成と同様のものを使用する。
クロック周波数設定回路３７からクロック切替回路３８に供給されるクロック周波数設定信号１２６は、クロック切替回路３８のデータ転送用クロックセレクタ１２を切り替えるために使用する。このデータ転送用クロックセレクタ１２には外部から供給されるシステムクロックを分周し複数の異なる周波数のクロックを生成する分周回路１１の出力信号が入力され、例えばデータ転送用クロックセレクタ１２入力の番号が小さい方から順に分周比の大きいクロック、言い換えると周波数の低いクロックが順番に供給されており、データ転送用クロックセレクタ１２の入力の番号が大きい方に分周比の小さいクロック、言い換えると周波数の高いクロックが供給されているものとする。
【００８２】
ここに示すクロック生成回路３３を用いることにより、データ処理状態検出回路３６より供給される周波数設定値切替信号１３２を用い、システムレジスタ３０から設定された周波数設定値または周波数設定調整値のどちらかを選択する。
【００８３】
図９（ｂ）に示す構成では、データ処理状態検出回路３６からのクロック切替信号１３２が“Ｈ”の時に低いクロック周波数を選択し、“Ｌ”の時に高いクロック周波数を選択する。この関係はシステムレジスタ３０に設定される周波数設定値と同じくシステムレジスタ３０に設定される周波数設定調整値との大小関係により決まるものであり、図９（ｂ）においては周波数設定調整値の方が周波数設定値よりも大きい場合を前提としてシステムであると言える。
【００８４】
また図２（ｃ）に示すようにデータ転送用クロックセレクタ１２の出力は、制御回路３２から供給されるクロック供給制御信号との論理積を出力するＡＮＤ回路１３に繋がれ、最終的にはこのＡＮＤ回路１３の出力がデータ転送用クロック１２３としてディジタル・データ記憶装置およびデータ処理装置内部に供給される。
【００８５】
このような構成にすることにより、ディジタル・データ記憶装置にデータを送信中に供給するデータ転送用クロックを高速なクロックまたは通常のクロックにダイナミックに切り替えられ、データ転送用クロックの供給および停止も自在に行える。
【００８６】
図１０を用いて、クロック生成回路３３の動作を説明する。
図１０に示す波形は上から順番にデータ処理状態検出回路３６からのクロック切替信号を使用しない固定周波数のデータ転送用クロック、データ処理状態通知信号、データ処理状態検出回路３６の出力信号そしてデータ処理状態検出回路３６から供給されるクロック切替信号を使用した場合のクロック生成回路３３の出力信号を示している。
【００８７】
データ処理状態通知信号はそれぞれ、ＣＭＤ＿ＴＲがコマンド送信状態、ＲＰ＿ＷＡＩＴがステータス受信待ち状態、ＲＰ＿ＲＣＶがステータス受信状態、ＤＴ＿ＷＡＩＴがデータ受信待ち状態、ＤＴ＿ＲＣＶがデータ受信状態そしてＣＭＤ＿ＷＡＩＴがコマンド発行待ち状態を意味している。図１０に示すＤＴ＿ＷＡＩＴ（Ａ−Ｂの区間）は、ディジタル・データ記憶装置からデータが送られてくるのを待つ状態であり、ＲＰ＿ＷＡＩＴとは桁違いの時間の待ち状態となるので、データ転送用クロックの周波数を通常のデータ転送時の周波数に保っておくことは電力消費を浪費するだけである。
【００８８】
そのため、図１１に示すデータ処理状態検出回路３６を用いて、制御回路３２より供給されるデータ処理状態通知信号からデータの処理状態を検出することにより、予め定めた処理状態においては無駄な電力消費を抑制するためにデータ転送用クロックの周波数を低くし、それ以外の状態においてはデータ転送時と同様のクロック周波数を使用するものである。図１０では上から３番目の波形がＤＴ＿ＷＡＩＴ状態を検出した結果、一番下がその検出結果を受けてクロック周波数を低くした波形ということになる。
【００８９】
図１１に示すデータ処理状態検出回路３６では、制御回路３２から供給される多ビットのデータ処理状態通知信号１３３が予め定めたデータ処理状態であるか否かを判定する第一のデータ処理デコーダ４０および第二のデータ処理デコーダ４１と、第一のデータ処理状態デコーダ４０および第二のデータ処理状態デコーダ４１の両出力の論理和を出力するＯＲ回路４２とが設けられている。
【００９０】
図１１ではデータ処理状態デコーダを二つ設けた場合の例を示したが、データ処理状態デコーダを増やすことにより更に多くの状態においてクロック周波数の切り替えが行えるようになる。
【００９１】
この図１１に示すデータ処理状態検出回路３６の出力信号を図８に示すクロック生成回路３３に周波数設定値切替信号として供給することにより、所望の制御状態におけるクロック周波数を低速なクロックに切り替えるまたはクロック供給を停止するなどの処理が可能となり、この処理を実現することにより無駄な電力消費の削減が行える。
【００９２】
（実施の形態３）
図１２〜図１４は本発明の（実施の形態３）を示す。
図１２は本発明の（実施の形態３）に係るデータ処理装置であり、図１または図８とほぼ同様な構成となっている。すなわちＣＰＵからデータ処理装置に対する命令はＣＰＵデータバス１２１を通して送られてくる。ＣＰＵデータバス１２１はデータ処理装置のシステムレジスタ４３、データ用レジスタ４４および割り込み信号生成回路４８に繋がれている。
【００９３】
システムレジスタ４３は、データ処理装置の動作条件ならびにディジタル・データ記憶装置に発行するコマンドおよびディジタル・データ記憶装置から送られてくるステータスを格納する。動作条件の変更を行うためにシステムレジスタ４３の出力は、データ用レジスタ４４、制御回路４５、クロック生成回路４６、コマンド・データ転送回路４７、割り込み信号生成回路４８および誤り検出回路４９にバス線で繋がれている。
【００９４】
データ処理装置の動作条件とは、データ転送用クロックの周波数、データ処理のタイムアウト時間、処理データ数、割り込み条件等である。これらの言葉については（実施の形態１）にて説明しているので、ここでの説明は省略する。またデータ処理装置の基本的な動作についても（実施の形態１）にて詳しく説明しているのでここでの説明は省略する。
【００９５】
クロック生成回路４６は図１３（ａ）に示すように構成されている。
図１３（ａ）に示すようにクロック生成回路４６は、クロック周波数設定回路５０とクロック切替回路５１とからなる。クロック周波数設定回路５０は、システムレジスタ４３からのデータバス１３４より設定される周波数設定値または周波数設定調整値のいずれかを、前記誤り検出回路４９より供給される周波数設定値切替信号１３５により切り替えて前記クロック切替回路５１に出力する周波数設定値セレクタ５２からなる（図１３（ｂ）参照）。
【００９６】
クロック切替回路５１は、図２（ｃ）に示す構成と同様のものを使用する。クロック周波数設定回路５０からクロック切替回路５１に供給されるクロック周波数設定信号１３６は、クロック切替回路５１のデータ転送用クロックセレクタ１２を切り替えるために使用する。このデータ転送用クロックセレクタ１２には外部から供給されるシステムクロック１２４を分周し複数の異なる周波数のクロックを生成する分周回路１１の出力信号が入力され、データ転送用クロックセレクタ１２の入力の番号が小さい方から順に分周比の大きいクロック、言い換えると周波数の低いクロックが順番に供給されており、データ転送用クロックセレクタ１２の入力の番号が大きい方に分周比の小さいクロック、言い換えると周波数の高いクロックが供給されているものとする。ここに示すクロック生成回路４６を用いることにより、誤り検出回路４９より供給される周波数設定値切替信号を用い、システムレジスタ４３から設定された周波数設定値または周波数設定調整値のどちらかを選択する。図１３（ｂ）に示す構成では、誤り検出回路４７からのクロック切替信号が“Ｈ”の時に低いクロック周波数を選択し、“Ｌ”の時に高いクロック周波数を選択する。この関係は前記システムレジスタ４３に設定される周波数設定値と同じく前記システムレジスタ４３に設定される周波数設定調整値との大小関係により決まるものであり、（実施の形態３）においては“Ｈ”で低い周波数のクロック、“Ｌ”で高い周波数のクロックを使用するものとする。また図２（ｃ）に示すようにデータ転送用クロックセレクタ１２の出力は、制御回路４５から供給されるクロック供給制御信号との論理積を出力するＡＮＤ回路に繋がれ、最終的にはこのＡＮＤ回路の出力がデータ転送用クロックとしてディジタル・データ記憶装置およびデータ処理装置内部に供給される。このような構成にすることによりディジタル・データ記憶装置にデータを送信中に供給するデータ転送用クロックを高速なクロックまたは通常のクロックにダイナミックに切り替えられ、データ転送用クロックの供給および停止も自在に行える。
【００９７】
誤り検出回路４９は、データ処理装置とディジタル・データ記憶装置との間のデータの送受信においてデータの取り込み失敗等のエラーが発生したことを検出する回路である。データ送信時は、データ処理装置からディジタル・データ記憶装置に送るべき全てのデータを送り終わった際にディジタル・データ記憶装置から送られてくるステータスにデータ取り込みが正常に行えたか、エラーが発生したか等情報が収められているので、ステータスのデコードをすることにより、データ取り込みの誤りを検出することが可能である。
【００９８】
図１４は誤り検出回路４９の構成を示す。
この誤り検出回路４９は、ディジタル・データ記憶装置より受信したステータス情報をデコードするデータ取込エラー検出回路５３と、このデータ取込エラー検出回路５３の出力であるエラー検出信号１３７およびコマンド・データ転送回路４７から供給される演算結果通知信号１３８の論理和を出力するＯＲ回路５４と、ＯＲ回路５４の出力結果を格納する周波数切替レジスタ５５とからなる。
【００９９】
データ取込エラー検出回路５３は、データ取り込み誤りが発生した際に“Ｈ”を出力するような構成としており、この情報を格納したレジスタはこの情報をクロック周波数設定回路５０の周波数設定値セレクタ５２のセレクト信号として供給することにより、データ取込誤りが発生した場合に低速なクロック周波数の選択を実現する。クロックの切り替えを終了してから再びライトコマンドおよびデータを送信し、正常にデータの授受が行えるかどうかを確かめる。正常にデータの送受が行えたならば、その後の処理は変更後の低速のクロックで行う。もしも低速クロックを使用してライトを実行してもデータ取り込み特性の改善が図れなければ、エラーを割り込み信号生成回路４８を介してＣＰＵに伝えエラー処理を任せる。データ受信時は、ディジタル・データ記憶装置からデータ処理装置に送られるべき全てのデータが送られてきた際に最後のデータの末尾に付加されてくるデータの演算を行い、データの送受が正常に行えたかどうかを確認する。もしも演算の結果、データの取り込みエラーが発生していることが分かれば、周波数設定値切替信号をクロック周波数設定回路５０の周波数設定値セレクタ５２のセレクト信号として供給し、低速なクロックに切り替えた後でリードコマンドの再発行を行う。正常にデータの送受が行えたならば、その後の処理は変更後の低速のクロックで行う。もしも低速クロックを使用してリードを再実行してもデータ取り込み特性の改善が図れなければ、ＣＰＵにその旨を伝えエラー処理を任せる。上記の機能を用いることにより、ＣＰＵ任せでエラー処理を行う場合に比べ早くリカバリーが行えるようになる。
【０１００】
（実施の形態４）
図１５〜図１９は本発明の（実施の形態４）を示す。
図１５は本発明の（実施の形態４）に係るデータ処理装置であり、ＣＰＵからデータ処理装置に対する命令はＣＰＵデータバス１２１を通して送られてくる。ＣＰＵデータバス１２１はデータ処理装置のシステムレジスタ５６、データ用レジスタ５７および割り込み信号生成回路６１に繋がれている。
【０１０１】
システムレジスタ５６は、データ処理装置の動作条件ならびにディジタル・データ記憶装置に発行するコマンドおよびディジタル・データ記憶装置から送られてくるステータスを格納する。動作条件の変更を行うためにシステムレジスタ５６の出力はデータ用レジスタ５７、制御回路５８、クロック生成回路５９、コマンド・データ転送回路６０および割り込み信号生成回路６１にバス線で繋がれている。
【０１０２】
データ処理装置の動作条件とは、データ転送用クロックの周波数、データ処理のタイムアウト時間、処理データ数、割り込み条件等である。これらの言葉については（実施の形態１）にて説明しているので、ここでの説明は省略する。またデータ処理装置の基本的な動作についても（実施の形態１）にて詳しく説明しているのでここでの説明は省略する。
【０１０３】
図１６はクロック生成回路５９の構成例である。
このクロック生成回路５９は、前記システムレジスタ５６に設定されたカウント周期設定値Ａに基づき前記データ転送用クロックの生成を不許可にするディスエーブルパルス信号を生成するディスエーブル信号生成用カウンタ６２と、前記システムレジスタ５６に設定されたカウント周期設定値Ｂに基づき前記データ転送用クロックの生成を許可するイネーブルパルス信号を生成するイネーブル信号生成用カウンタ６３と、前記ディスエーブル信号生成用カウンタ６２の出力信号および前記イネーブル信号生成用カウンタ６３の出力信号を入力し前記データ転送用クロックを生成することを許可または不許可とする際に使用するクロック生成制御信号を出力するクロック生成制御用レジスタ６４と、このクロック生成制御用レジスタ６４から供給されるクロック生成制御信号および前記システムレジスタ５６に設定された周波数設定値に応じて外部より供給されるシステムクロック１２４を分周し前記データ転送用クロックを生成し出力するクロック切替回路６５と、このクロック切替回路６５の出力と前記制御回路５８から供給されるクロック供給制御信号の論理積を出力するデータ転送用クロック供給用ＡＮＤ回路６６とからなる。
【０１０４】
クロック切替回路６５の構成例を図１７に示す。
データ転送用クロック供給用ＡＮＤ回路６６の出力を前記ディジタル・データ記憶装置に供給または停止するクロック切替回路６５は、外部から供給されるシステムクロック１２４を分周して複数の分周クロックを出力する分周回路６７と、この分周回路６７から供給される複数の分周クロックを入力し前記システムレジスタ５６に設定される周波数設定値に応じた分周クロックを選択するデータ転送用クロックセレクタ６８と、このデータ転送用クロックセレクタ６８の出力信号と制御回路５８からのクロック生成制御信号１３９との論理積を出力するＡＮＤ回路６９とからなる。これは（実施の形態１）の図２（ｃ）に示したものと等価であるので、説明は省略する。
【０１０５】
図１６に示す構成により、ディスエーブル信号生成用カウンタ６２、イネーブル信号生成用カウンタ６３は、前記システムレジスタ５６の設定値に従った周期のクロック信号をディジタル・データ記憶装置に供給することが可能となる。クロック生成制御用レジスタ６４の出力はデータ転送用クロックを生成する際のイネーブル信号となるものであり、前記ディスエーブル信号生成用カウンタ６２よりディスエーブルパルス信号が入力されると“Ｌ”に変化し、前記イネーブル信号生成用カウンタ６３よりイネーブルパルス信号が入力されると“Ｈ”に変化する。例えば連続８クロック供給後、連続“８”クロック停止動作させる場合のクロック生成回路５９の各信号の動きを図１８のタイミングチャートに示す。ディスエーブル信号生成用カウンタ６２のカウント値が“８”に達するまでクロックを出力後、ディスネーブル信号生成用カウンタ６２よりディスエーブルパルス信号がクロック生成制御用レジスタ６４に供給されクロック生成制御信号が“Ｌ”に落ちる。次にイネーブル信号生成用カウンタ６３のカウント値からディスエーブル信号生成用カウンタ６２に設定されたカウント値を減算した数に応じた回数分に相当する間、ディジタル・データ記憶装置へのクロック供給が停止する（図１８では“８”クロック）。イネーブル信号生成用カウンタ６３からもディスエーブル信号生成用カウンタ６２と同様に設定値毎にパルス信号が出力され、このパルス信号によりクロック生成制御用レジスタ６４の出力を“Ｈ”に変化させる。クロック生成制御用レジスタ６４の出力が“Ｈ”になりクロック出力が許可されるのでクロック供給が再開する。
【０１０６】
また、図１６に示すディスエーブル信号生成用カウンタ６２およびイネーブル信号生成用カウンタ６３により生成したクロックイネーブル信号を使用して生成したクロックを、コマンド線またはデータ線などの別の信号線と組み合わせて同時にプローブすることにより、送受信データの判別がし易くなるためデバッグが確実に、スムーズに行えるようになる。その例を図１９（ａ）および図１９（ｂ）に示した。
【０１０７】
図１９（ａ）および図１９（ｂ）において、それぞれの波形は上から順番にデータ転送用クロック、送信または受信データそして、データ処理状態通知信号を示している。図１９（ａ）は通常のデータ転送用クロックを使用した場合のデータ処理波形であり、図１９（ｂ）ではクロック生成回路５９を使用した場合のデータ処理波形である。図１９（ｂ）に示すデータ処理波形の方が間が空いている分８ビットの区切りが分かりやすく、発行コマンドや送受信データの値を識別しやすいので、デバッグ効率を上げられる。
【０１０８】
（実施の形態５）
図２０〜図２３は本発明の（実施の形態５）を示す。
図２０は本発明の（実施の形態５）に係るデータ処理装置であり、ＣＰＵからデータ処理装置に対する命令はＣＰＵデータバスを通して送られてくる。ＣＰＵデータバス１２１はデータ処理装置のシステムレジスタ７０、データ用レジスタ７１および割り込み信号生成回路７５に繋がれている。
【０１０９】
システムレジスタ７０は、データ処理装置の動作条件ならびにディジタル・データ記憶装置に発行するコマンドおよびディジタル・データ記憶装置から送られてくるステータスを格納する。動作条件の変更を行うためにシステムレジスタ７０の出力はデータ用レジスタ７１、制御回路７２、クロック生成回路７３、コマンド・データ転送回路７４、割り込み信号生成回路７５、データ処理状態検出回路７６および電源制御回路７７にバス線で繋がれている。
【０１１０】
データ処理装置の動作条件とはデータ転送用クロックの周波数、データ処理のタイムアウト時間、処理データ数、割り込み条件等である。これらの言葉については（実施の形態１）にて説明しているので、ここでの説明は省略する。またデータ処理装置の基本的な動作についても（実施の形態１）にて詳しく説明しているのでここでの説明は省略する。
【０１１１】
図２１にデータ処理状態検出回路例７６を示す。
制御回路７２より供給されるデータ処理状態通知信号１４０より二つの状態を検出するために第一のデータ処理状態デコーダ７８および第二のデータ処理状態デコーダ７９の二つが設けられている。さらにデータ処理状態が前記ディジタル・データ記憶装置と一致しなくなったことを限定するために第一のＡＮＤ回路８０および第二のＡＮＤ回路８１を用いて特殊な状態に陥ったことを検出している。前記制御回路７２から供給されたデータ処理状態検出信号１４０は、第一のデータ処理状態デコーダ７８または第二のデータ処理状態デコーダ７９で定められたデータ処理状態と一致する場合には、第一のＡＮＤ回路８０または第二のＡＮＤ回路８１のもう一方の入力信号が供給されるか否かをモニタする。もしもデータ処理状態が第一のデータ処理状態デコーダで定めたデータ処理状態であり、データ受信信号またはステータス受信信号がこなければ異常状態であるので、異常状態に陥ったことを異常状態通知信号１４１によって電源制御回路７７に通知する。
【０１１２】
前記制御回路７２から供給されたデータ処理状態通知信号１４０が第二のデータ処理状態デコーダ７９で定められたデータ処理状態と一致した場合には、データ転送用クロックが供給されているようであれば異常状態であるので、第二のＡＮＤ回路の出力信号により異常状態に陥ったことが分かる仕組みとなっている。
【０１１３】
それぞれのＡＮＤ回路８０，８１の出力はＯＲ回路８２に入力され、ＯＲ回路８２の出力を電源制御回路７７に供給することにより、ディジタル・データ記憶装置とのデータ処理で不具合が発生したことを知らせ、ディジタル・データ記憶装置への電源供給を一時的に停止後、再度電源供給を再開するものである。
【０１１４】
なお、ＯＲ回路８２の出力と電源制御回路７７の入力の間には、ＯＲ回路８２からの出力を保持して出力する異常状態通知レジスタ８３が介装されている。
図２２は電源制御回路７７であり、前記データ処理状態検出回路７６より供給される異常状態通知信号１４１と外部より供給されるシステムクロックとの論理積を出力するカウンタ用クロック供給ＡＮＤ回路８４と、カウンタ用クロック供給ＡＮＤ回路８４の出力、前記システムレジスタ７０に設定されたカウント値およびカウンタリセット信号を入力しカウントを行う電源供給制御信号生成用カウンタ８５と、前記データ処理状態検出回路７６より供給される異常状態通知信号１４１と前記電源供給信号生成用カウンタ８５の出力信号との論理積を出力する電源供給制御信号選択用ＡＮＤ回路８６と、電源供給制御信号選択用ＡＮＤ回路８６の出力信号により論理“Ｈ”または論理“Ｌ”を選択する電源供給制御信号セレクタ８７とからなり、データ処理装置と前記ディジタル・データ記憶装置との間のデータ処理状態が一致しないことを検出した際に、前記ディジタル・データ記憶装置に電源を供給している電源回路に前記電源供給制御信号セレクタ８７の出力信号である電源供給制御信号１４２を供給する。
【０１１５】
電源供給制御信号１４２は、前記データ処理状態検出回路７６から異常状態通知信号が供給されると同時に論理“Ｌ”となり前記ディジタル・データ記憶装置の電源回路の供給を停止し、前記カウンタ用クロック供給ＡＮＤ回路８４から供給されるクロックで前記システムレジスタ７０に設定されたカウント値を前記電源供給制御信号生成用カウンタ８５でダウンカウントし、このカウンタ値が０となったことを受けて電源供給制御信号を“Ｈ”に戻す。これにより前記ディジタル・データ記憶装置への電源供給が再び開始する。
【０１１６】
上記に示す機能を実現することにより、特定の異常状態に陥った場合に一時的な電源供給停止後パワーオンリセットをかけることが可能となるため、異常状態からの自動復旧が速やかに行える。また異常状態に陥るきっかけとなった処理を、電源供給再開後自動的に行うなどの処理を実行できれば、自動復旧だけでなくリカバリー処理まで行えてＣＰＵの負担を減らすことができる。
【０１１７】
図２３に図２２の動作波形を示す。
図２３に示す波形は上から順番にシステムクロック１２４、データ処理状態通知信号１４０、異常状態通知信号、電源供給制御信号生成用カウンタ８５のカウント値、該カウンタからの制御信号および電源制御信号である。
【０１１８】
ここではデータ送信中（ＤＴ＿ＴＲ状態）でデータ処理装置のデータ処理状態とディジタル・データ記憶装置のデータ処理状態に不一致が生じた場合について示している。異常状態を検出したデータ処理状態検出回路７６より供給された異常状態通知信号１４１を受けて電源供給が直ちに打ち切られ、電源供給制御信号生成用カウンタ８５がシステムレジスタ７０に設定された値のカウントを行ったら電源を再度起動する様子を示している。
【０１１９】
但し、ここに示す実施の形態においては、データ処理状態検出回路７６および電源制御回路７７はデータ処理装置の外部に設けられているものとする。電源制御回路７７は、データ処理装置の電源のみを制御するものとする。システムクロックはデータ処理装置外部より供給されるので、電源制御回路からの電源供給が断たれても供給され続けているものとする。また電源再起動後、ディジタル・データ記憶装置の初期化処理（ＩＮＩＴＩＡＬＩＺＥ）が終了したら、電源供給を通常モードに切り替えるものとする。
【０１２０】
（実施の形態６）
図２４〜図２６は本発明の（実施の形態６）を示す。
図２４は本発明の（実施の形態６）に係るデータ処理装置であり、ＣＰＵからデータ処理装置に対する命令はＣＰＵデータバス１２１を通して送られてくる。ＣＰＵデータバスはデータ処理装置のシステムレジスタ８８、データ用レジスタ８９および割り込み信号生成回路９３に繋がれている。
【０１２１】
システムレジスタ８８は、データ処理装置の動作条件ならびにディジタル・データ記憶装置に発行するコマンドおよびディジタル・データ記憶装置から送られてくるステータスを格納する。動作条件の変更を行うためにシステムレジスタ８８の出力はデータ用レジスタ８９、制御回路９０、クロック生成回路９１、コマンド・データ転送回路９２、割り込み信号生成回路９３および接続状態検出回路９４にバス線で繋がれている。
【０１２２】
データ処理装置の動作条件とは、データ転送用クロックの周波数、データ処理のタイムアウト時間、処理データ数、割り込み条件等である。これらの言葉については（実施の形態１）にて説明しているので、ここでの説明は省略する。またデータ処理装置の基本的な動作についても（実施の形態１）にて詳しく説明しているのでここでの説明は省略する。
【０１２３】
図２５に接続状態検出回路９４の構成例を示す。
接続状態検出回路９４は、接続未接続通知信号１４３を格納する接続状態通知用レジスタ１００と、制御回路９０よりデータ処理状態通知信号を受信するデータ処理状態デコーダ９５と、制御回路９０より前記ディジタル・データ記憶装置に発行するコマンドの種類を通知する発行コマンド通知信号１４４を受信する第一の発行コマンドデコーダ９６および第二の発行コマンドデコーダ９７と、前記複数の発行コマンドデコーダ９６，９７の出力信号の論理和を出力するＯＲ回路９８と、このＯＲ回路９８の出力信号と前記データ処理状態デコーダ９５の出力信号の論理積を出力する第一のＡＮＤ回路９９と、このＡＮＤ回路９９の出力と前記接続状態通知用レジスタ１００の出力である接続状態通知信号の論理積を出力する第二のＡＮＤ回路１０１とからなる。
【０１２４】
接続未接続通知信号１４３は、データ処理装置と前記ディジタル・データ記憶装置との間の物理的な接続状態および電気的な接続状態などを知らせるために、複数の接続状態検出手段の組み合わせにより生成される信号であり、ディジタル・データ記憶装置が図２４に示すデータ処理装置に一度物理的な接続に加えて電気的な接続が確立された後に、物理的な接続状態の変化があったかどうかを知らせる信号である。
【０１２５】
接続状態検出回路９４の出力信号１４５は、制御回路９０および割り込み信号生成回路９３に供給される。制御回路９０では、ＣＰＵの命令に従って初期化処理を行う際、ディジタル・データ記憶装置の固有データの取得に関わるコマンドが発行された場合、接続状態検出回路９４より供給される信号を参照して、通常のシーケンスをショートカットして実行する構成とする。またＣＰＵにもシーケンスのショートカットを実行することを知らせ、ＣＰＵと制御回路９０の処理状態の認識を一致を図らなければならないので、接続状態検出回路９４の出力を割り込み信号生成回路９３にも供給する。
【０１２６】
ディジタル・データ記憶装置とデータ処理装置との間の物理的な接続状態が不変であれば、ディジタル・データ記憶装置の固有データの取得を行わなくても良いので、極めて低速なクロックで行う初期化処理の時間を短縮することができる。但し、物理的な接続状態が変化した場合には、通常の初期化シーケンスであるディジタル・データ記憶装置の固有データ取得を行う。
【０１２７】
図２６に図２５に示す回路例の場合の動作波形を示す。
上から順番にデータ転送用クロック、データ処理状態通知信号、発行コマンドデコーダ出力信号、通常時処理状態、短縮時処理状態、短縮時データ転送用クロックを示している。
【０１２８】
ここに示すように、接続状態検出回路９４を設けることにより、接続状態が変化しない場合には、初期化処理時間を大幅に短縮可能であると言える。
（実施の形態７）
図２７〜図３０は本発明の（実施の形態７）を示す。
【０１２９】
図２７は本発明の（実施の形態７）に係るデータ処理装置であり、ＣＰＵからデータ処理装置に対する命令はＣＰＵデータバス１２１を通して送られてくる。ＣＰＵデータバス１２１はデータ処理装置のシステムレジスタ１０２、データ用レジスタ１０３および割り込み信号生成回路１０７に繋がれている。
【０１３０】
システムレジスタ１０２は、データ処理装置の動作条件ならびにディジタル・データ記憶装置に発行するコマンドおよびディジタル・データ記憶装置から送られてくるステータスを格納する。動作条件の変更を行うためにシステムレジスタ１０２の出力はデータ用レジスタ１０３、制御回路１０４、クロック生成回路１０５、コマンド・データ転送回路１０６、割り込み信号生成回路１０７およびデータ蓄積量検出回路１０８にバス線で繋がれている。
【０１３１】
データ処理装置の動作条件とはデータ転送用クロックの周波数、データ処理のタイムアウト時間、処理データ数、割り込み条件等である。これらの言葉については（実施の形態１）にて説明しているので、ここでの説明は省略する。またデータ処理装置の基本的な動作についても（実施の形態１）にて詳しく説明しているのでここでの説明は省略する。
【０１３２】
図２８（ａ）はクロック生成回路１０５の構成例を示す。
クロック生成回路１０５はクロック周波数設定回路１０９とクロック切替回路１１０とで構成されている。クロック切替回路１１０は、図２（ｃ）に示す構成と同様のものを使用する。
【０１３３】
クロック周波数設定回路１０９には、データ蓄積量検出回路１０８からデータ用レジスタ１０３のデータ蓄積量がある定められた値以下になった場合に変化する周波数設定値切替信号１４６が供給される。
【０１３４】
クロック周波数設定回路１０９は、図２８（ｂ）に示すように図２（ｂ）と同様に構成されており、ここでは周波数設定値セレクタ１１１には、周波数設定値切替信号１２２に代わって、データ蓄積量検出回路１０８からの周波数設定値切替信号１４６が供給されている。
【０１３５】
図２９にデータ蓄積量検出回路１０８の構成例を示す。
データ蓄積量検出回路１０８は、データ用レジスタ１０３から供給されるデータ蓄積量通知信号１４７が予め定められた値と比べて大きいか小さいかを検出するコンパレータ１１２と、前記制御回路１０４から供給されるデータ処理状態通知信号１４８よりデータ処理装置のデータ処理状態を検出するデータ処理状態デコーダ１１３と、前記コンパレータ１１２の出力信号と前記データ処理状態デコーダの出力信号との論理積を出力するＡＮＤ回路１１４とからなる。コンパレータ１１２は、例えばデータ蓄積量通知信号１４７がある定められた値よりも小さくなった時に“Ｈ”を出力し、データ蓄積量通知信号１４７が予め定められた値よりも大きい時には“Ｌ”を出力する。またデータ処理状態デコーダ１１３は、例えば前記制御回路１０４より受信したデータ処理状態通知信号１４８が予め定めたデータ処理状態と一致する場合に“Ｈ”を出力する。図２８（ａ）に示すクロック周波数設定回路１０９を図２８（ｂ）に示すような構成することにより、予め定めたデータ処理状態においてデータ用レジスタ１０３のデータ蓄積量が少なくなったらデータ転送用クロックを切り替えることが可能である。前記コンパレータ１１２と前記データ処理状態デコーダ１１３の出力がともに“Ｈ”の場合に、データ転送用クロックを低速な周波数のクロックに切り替えるようなシステムとすることによりデータ転送品質を保つことができる。
【０１３６】
図３０にデータ蓄積量検出回路１０８を用いた場合のクロック制御の結果を示す。上から順番にライトパルス、リードパルス、データバイト数カウンタ出力、コンパレータ出力信号、データ転送用クロックを示している。
【０１３７】
ここではデータ蓄積量通知信号が“４”以下となったことを受けてクロック周波数を落としている。またデータ用レジスタ１０３へのリードおよびライトが同時に発生しない場合の例を示しているが、実際にはリードおよびライトが同時に発生してもデータ蓄積量通知信号が正しい値となるようなケアが必要である。ここに示すシステム構成により、例えばデータ送信時にデータ用レジスタに書き込まれたデータのデータ蓄積量が、前記ディジタル・データ記憶装置へのデータ転送の結果減少した場合、必要以上に高速なデータ転送を行わないことでデータ転送品質を保つことが可能となる。
【０１３８】
【発明の効果】
以上のように本発明のデータ処理装置は、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタに設定された値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、前記データ用レジスタから前記コマンド・データ転送回路に供給するデータと同じデータが供給され、供給されたデータパターンに応じて前記データ転送用クロックの切り替えを行う周波数設定値切替信号を生成するデータパターン検査回路と、外部から供給されるシステムクロックを用いて前記システムレジスタから供給される設定値および前記制御回路から供給されるクロック供給制御信号ならびに前記データパターン検査回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路とを備えることを特徴とする。これにより送信データの隣り合うビット列が変化しない場合には高速なデータ転送用クロックを使用してデータ伝送を行い、隣り合うビット列が変化する場合には従来通りの低速なデータ転送用クロックを使用したデータ伝送を行うため、データ転送品質を劣化させることなくデータ転送の高速化が図れる。ここで、前記クロック生成回路は、前記システムレジスタに設定された値および前記データパターン検査回路より供給される周波数設定値切替信号に基づき、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するクロック周波数設定回路と、前記制御回路から供給されるクロック供給制御信号および前記クロック周波数設定回路より供給されるクロック周波数設定信号に応じて、外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成し出力するクロック切替回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記クロック切替回路の出力を前記データ転送用クロックとして前記ディジタル・データ記憶装置に供給または停止しても良い。これによって、前記ディジタル・データ記憶装置にデータを送信する時のみデータ転送用クロックを供給するデータ処理装置が実現される。また、前記クロック周波数設定回路は、前記システムレジスタに設定された周波数設定値および前記システムレジスタに設定された周波数設定調整値を入力し、前記周波数設定値または前記周波数設定調整値のいずれかを、前記データパターン検査回路より供給される周波数設定値切替信号により切り替えて前記クロック切替回路に出力する周波数設定値セレクタとからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するために前記クロック切替回路にクロック周波数設定信号を供給する構成としても良い。これによってデータパターン検査回路から供給される周波数設定値切替信号により容易にクロックの切り替えが行え、周波数設定値切替信号が“Ｈ”の時に高速なクロックを選択し、周波数設定値切替信号が“Ｌ”の時には低速なクロックを選択し供給できる。また、前記クロック切替回路は、外部より供給されるシステムクロックを２分周、４分周、８分周．．．と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、前記分周回路から供給される複数の分周クロックを入力し、前記クロック周波数設定回路より供給されるクロック周波数設定信号を用いて切り替えて出力するデータ転送用クロックセレクタと、前記データ転送用クロックセレクタからの出力と前記制御回路より供給されるクロック供給制御信号の論理積を出力するＡＮＤ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックとして、前記ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給するか否かを制御する構成としても良い。これによって、データ転送の用途に合わせたクロックの選択が行える。また、前記データパターン検査回路は、前記データ用レジスタから前記コマンド・データ転送回路に供給するデータと同じデータが同じタイミングで供給され、このデータを格納し前記クロック生成回路から供給される前記データ転送用クロックに同期してビットシフトを行うシフトレジスタと、前記シフトレジスタの隣り合うビット出力の論理演算を行う論理演算回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際に、前記論理演算回路の出力を前記クロック生成回路に供給することにより前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成する構成としても良い。これによって、少ない回路の追加でデータのビット列の変化に応じた周波数設定値切替信号を生成できる。また、前記データパターン検査回路は、前記データ用レジスタから前記コマンド・データ転送回路に供給するデータと同じデータが同じタイミングで供給され、このデータが予め定めたパターンと一致するか否かを判定するデータパターンデコーダとこのデータパターンデコーダの出力を前記システムレジスタに設定された値に応じた周期毎にクリアするリセット回路とからなる１つのデータパターンを検出する複数のデータパターン検出回路と、それぞれのデータパターン検出回路の出力の論理和を出力するＯＲ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成する構成としても良い。これによって、データのビット列の変化に応じた周波数設定値切替信号が生成できる。
【０１３９】
ところで、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値およびディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタから供給される設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理を行っているかというデータ処理状態を通知するデータ処理状態通知信号に応じて前記データ転送用クロックの切り替えを行う周波数設定値切替信号を生成するデータ処理状態検出回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号ならびに前記データ処理状態検出回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路とを備えることにより次のようなメリットがある。データ処理においてクロックを供給しつつデータの到着を待つ時間の消費電力の低減や、ディジタル・データ記憶装置の処理待ち時間における消費電力の削減が図れる。また、前記クロック生成回路は、前記システムレジスタに設定された値および前記データ処理状態検出回路より供給されるクロック切替信号に基づき、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するクロック周波数設定回路と、前記制御回路から供給されるクロック供給制御信号および前記クロック周波数設定回路より供給されるクロック周波数設定信号に応じて、外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成し出力するクロック切替回路とからなり、前記クロック切替回路の出力を前記データ転送用クロックとして前記ディジタル・データ記憶装置に供給または停止するような構成としても良い。これによって、予め定められたデータ処理状態においてデータ転送用クロックの切り替えまたは停止が行える。
【０１４０】
また、前記クロック周波数設定回路は、前記システムレジスタに設定された周波数設定値および前記システムレジスタに設定された周波数設定調整値を入力し、前記周波数設定用値または前記周波数設定調整値のいずれかを、前記データ処理状態検出回路より供給される周波数設定値切替信号により切り替えて前記クロック切替回路に出力する周波数設定値セレクタとからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するような構成としても良い。これによって、データ処理状態検出回路から供給される周波数設定値切替信号を利用してクロックの切り替えおよびクロックの停止を実現する。また、前記クロック切替回路は、外部より供給されるシステムクロックを２分周、４分周、８分周．．．と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、前記分周回路から供給される複数の分周クロックを入力し前記クロック周波数設定回路より供給されるクロック周波数設定信号を用いて切り替えて出力するデータ転送用クロックセレクタと、前記データ転送用クロックセレクタからの出力と前記制御回路より供給されるクロック供給制御信号の論理積を出力するＡＮＤ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックとして、前記ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給するか否かを制御するような構成としても良い。これによって、データ転送の用途に合わせたクロックの選択が行える。また、前記データ処理状態検出回路は、前記制御回路より供給される前記データ処理状態通知信号が予め定めたデータ処理状態であるか否かを判定する複数のデータ処理状態デコーダと、前記データ処理状態デコーダのそれぞれの出力の論理和を出力するＯＲ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、予め定められたデータ処理状態においてのみ前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成するような構成としても良い。これによって、予め定められた状態になったことをクロック生成回路に通知するとともに、データ転送用クロックの切り替えを行える。
【０１４１】
ところで、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値およびディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタに設定された値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタに設定された値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタから供給されるコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、前記コマンド・データ転送回路より供給される情報よりデータ送受の際の取り込みエラーを検出する誤り検出回路と、外部から供給されるシステムクロックを用いて前記システムレジスタから供給される設定値および前記制御回路から供給されるクロック供給制御信号ならびに前記誤り検出回路から供給される周波数設定値切替信号をもとに前記データ転送用クロックの周波数の切り替えおよびクロックの供給または停止の制御を行うクロック生成回路とを備えることにより次のようなメリットがある。前記クロック生成回路は、前記システムレジスタに設定された値および前記誤り検出回路より供給されるクロック切替信号に基づき、コマンドまたはデータを前記ディジタル・データ記憶装置に送信後、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信後に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するクロック周波数設定回路と、前記制御回路から供給されるクロック供給制御信号およびこのクロック周波数設定回路より供給されるクロック周波数設定信号に応じて、外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成し出力するクロック切替回路とからなり、前記クロック切替回路の出力を前記データ転送用クロックとして前記ディジタル・データ記憶装置に供給または停止するような構成としても良い。ディジタル・データ記憶装置との間のデータの送受においてデータ転送誤りが発生した場合、ＣＰＵに処理を依頼することなくリトライを行え、エラーのリカバリー処理時間を稼げる。また、前記クロック周波数設定回路は、前記システムレジスタ設定された周波数設定値および前記システムレジスタに設定された周波数設定調整値を入力し、前記周波数設定値または前記周波数設定調整値のいずれかを、前記誤り検出回路より供給される周波数設定値切替信号により切り替えて前記クロック切替回路に出力する周波数設定値セレクタとからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信後、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信後に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するような構成としても良い。これによって、誤り検出回路より供給される周波数設定値切替信号を利用しデータ転送用クロックの切り替えが行え、ＣＰＵに頼らずエラーのリカバリー処理を単独で実行可能となる。また、前記クロック切替回路は、外部より供給されるシステムクロックを２分周、４分周、８分周．．．と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、前記分周回路から供給される複数の分周クロックを入力し前記クロック周波数設定回路より供給されるクロック周波数設定信号を用いて切り替えて出力するデータ転送用クロックセレクタと、前記データ転送用クロックセレクタからの出力と前記制御回路より供給されるクロック供給制御信号の論理積を出力するＡＮＤ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信後、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信後に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックとして、前記ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給するか否かを制御するような構成としても良い。これによって、データ転送の用途に合わせたクロックの選択が行える。また、前記誤り検出回路は、前記コマンド・データ転送回路より供給されるステータス情報にデータ送受の取り込みエラーが含まれるかを検出するデータ取込エラー検出回路と、前記データ取込エラー検出回路の出力および前記コマンド・データ転送回路より供給される全てのデータブロックの末尾に付加される誤り検出符号の演算結果でエラーが発生したことを通知する演算結果通知信号の論理和演算を行い出力するＯＲ回路と、前記ＯＲ回路の出力を格納し前記クロック生成回路に供給する周波数切替レジスタとからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信後、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信後に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を切り替えるための周波数設定値切替信号を生成するような構成としても良い。これによって、ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したことをクロック生成回路およびコマンド・データ転送回路に通知するとともに、通知信号をトリガ信号または直接クロック切替信号として利用し、エラーのリカバリー処理が行える。
【０１４２】
ところで、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを生成しコマンド送信時、ステータス受信時またはデータ送受信中のクロックを連続して何クロック供給し、その後何クロック分のクロック停止区間を設けるかを制御するクロック生成回路とを備えることにより次のようなメリットがある。前記クロック生成回路は、前記システムレジスタに設定されたカウント周期設定値Ａに基づき前記データ転送用クロックの生成を不許可にするディスエーブルパルス信号を生成するディスエーブル信号生成用カウンタと、前記システムレジスタに設定されたカウント周期設定値Ｂに基づき前記データ転送用クロックの生成を許可するイネーブルパルス信号を生成するイネーブル信号生成用カウンタと、前記ディスエーブル信号生成用カウンタの出力信号および前記イネーブル信号生成用カウンタの出力信号を入力し前記データ転送用クロックを生成することを許可または不許可とする際に使用するクロック生成制御信号を出力するクロック生成制御用レジスタと、前記クロック生成制御用レジスタから供給されるクロック生成制御信号および前記システムレジスタに設定された周波数設定値に応じて外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成し出力するクロック切替回路と、前記クロック切替回路の出力と前記制御回路から供給されるクロック供給制御信号の論理積を出力するデータ転送用クロック供給用ＡＮＤ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、前記データ転送用クロック供給用ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給または停止するような構成としても良い。これによって、回路のデバッグを行う時に、ディジタル・データ記憶装置に発行されたコマンドの種類やライトデータまたはリードデータの識別が容易となるためデバッグ効率が格段に上がる。また、前記二つのカウンタは外部から供給されるシステムクロックを使用してカウントを行うカウンタであり、一方のカウンタは前記データ転送用クロックの連続クロック供給数を管理し、もう一方のカウンタは前記データ転送用クロックの連続クロック停止数を管理するような構成としても良い。これによって、所望のサイクルでクロック供給および停止が行える。また、前記ディスエーブル信号生成用カウンタおよび前記イネーブル信号生成用カウンタは、前記ディスエーブル信号生成用カウンタが前記データ転送用クロックを連続して何クロック供給するかを管理し、前記イネーブル信号生成用カウンタが前記データ転送用クロックを連続して何クロック停止するかを管理する構成としても良い。これによって、転送データビット数に応じたクロック供給期間、および適当なクロック停止期間を設けることでき、デバッグする人の見やすい間隔でのクロック供給を実現し、デバッグの効率化が図れる。また、前記クロック切替回路は、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際に、外部より供給されるシステムクロックを２分周、４分周、８分周と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、前記分周回路から供給される複数の分周クロックを入力し前記システムレジスタに設定された周波数設定値を用いて切り替えて出力するデータ転送用クロックセレクタと、前記データ転送用クロックセレクタからの出力と前記クロック生成制御用レジスタより供給されるクロック生成制御信号の論理積を出力するデータ転送用クロック生成用ＡＮＤ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、または前記ディジタル・データ記憶装置よりデータまたはステータスを受信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックを連続して何クロック供給しその後連続して何クロック停止するかを制御するような構成としても良い。これによって、クロックの供給期間および停止期間を思い通りに操ることができ、デバッグ者の見やすい間隔でクロックを供給することでデバッグの効率化が図れる。
【０１４３】
ところで、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路と、前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理状態を行っているかというデータ処理状態を通知するデータ処理状態通知信号、前記コマンド・データ転送回路より供給されるデータまたはステータス受信信号および前記クロック生成回路より供給されるデータ転送用クロックよりデータ処理装置の処理状態を検出するデータ処理状態検出回路と、前記データ処理状態検出回路より供給される異常状態通知信号および外部から供給されるシステムクロックおよびシステムレジスタに設定された値を使用し前記ディジタル・データ記憶装置に供給する電源回路に電源供給制御信号を供給する電源制御回路とを備えることによって次のようなメリットがある。データ処理装置の制御回路のデータ処理状態と、ディジタル・データ記憶装置のデータ処理状態に不一致が発生し、両者の間のデータ処理が滞った場合に、ＣＰＵに極力負担をかけずに復旧作業を行える。また、前記データ処理状態検出回路は、前記制御回路から供給される前記データ処理状態通知信号が予め定めたデータ処理状態であるか否かを判定する第一のデータ処理状態デコーダおよび第二のデータ処理状態デコーダと、前記第一のデータ処理状態デコーダから供給される信号と前記コマンド・データ転送回路より供給される前記データ受信信号または前記ステータス受信信号との論理積を出力する第一のＡＮＤ回路と、前記第二のデータ処理状態デコーダから供給される信号と前記クロック生成回路より供給される前記データ転送用クロックとの論理積を出力する第二のＡＮＤ回路と、前記第一のＡＮＤ回路と前記第二のＡＮＤ回路の出力の論理和を出力するＯＲ回路とこのＯＲ回路からの出力を保持して出力する異常状態通知レジスタとからなり、データ処理装置と前記ディジタル・データ記憶装置との間のデータ処理状態が一致しないことを検出した際、前記電源制御回路に前記異常状態通知レジスタの出力信号である異常状態通知信号を供給するような構成としても良い。これによって、予め定められた状態を検出するとともに電源制御回路および割り込み信号生成回路に通知することによりシステムの復旧作業を開始できる。また、前記電源制御回路は、前記データ処理状態検出回路より供給される異常状態通知信号と外部より供給されるシステムクロックとの論理積を出力するカウンタ用クロック供給ＡＮＤ回路と、前記カウンタ用クロック供給ＡＮＤ回路の出力、前記システムレジスタに設定されたカウント値およびカウンタリセット信号を入力しカウントを行う電源供給制御信号生成用カウンタと、前記データ処理状態検出回路より供給される異常状態通知信号と前記電源供給信号生成用カウンタの出力信号との論理積を出力する電源供給制御信号選択用ＡＮＤ回路と、前記電源供給制御信号選択用ＡＮＤ回路の出力信号により論理“Ｈ”または論理“Ｌ”を選択する電源供給制御信号セレクタとからなり、データ処理装置と前記ディジタル・データ記憶装置との間のデータ処理状態が一致しないことを検出した際に、前記ディジタル・データ記憶装置に電源を供給している電源回路に前記電源供給制御信号セレクタの出力信号である電源供給制御信号を供給するような構成としても良い。これによって、予め定められた状態に陥った際に、ＣＰＵの助けを借りずに電源供給を一時的に停止し定められた時間が経過した後に電源供給を再開できる。
【０１４４】
ところで、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタに設定されたコマンドをディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路に供給するコマンド・データ転送回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路と、前記制御回路から供給される前記制御回路のデータ処理状態を知らせるデータ処理状態通知信号、前記ディジタル・データ記憶装置に送信するコマンドの種類を知らせる発行コマンド通知信号および外部より供給されるデータ処理装置と前記ディジタル・データ記憶装置との間の電気的および物理的な接続状態を知らせる接続未接続通知信号より前記ディジタル・データ記憶装置との接続状態を管理し前記割り込み信号生成回路および前記制御回路に通知する接続状態検出回路とからなり、前記ディジタル・データ記憶装置との接続状態の変化に応じて初期化処理手順を変更することにより次のようなメリットがある。すなわち電源立ち上げ時に行う、低速なクロックで行う処理をショートカットできるので処理時間と消費電力を削減する。また、前記接続状態検出回路は、前記制御回路から供給される前記データ処理状態通知信号が予め定められたデータ処理状態であるか否かを判定するデータ処理状態デコーダと、前記制御回路から供給される前記ディジタル・データ記憶装置に送信するコマンドの種類を知らせる発行コマンド通知信号が予め定めたコマンドと一致するか否かを判定する複数の発行コマンドデコーダと、前記複数の発行コマンドデコーダの出力を入力し論理和を出力するＯＲ回路と、前記ＯＲ回路の出力および前記データ処理状態デコーダの出力を入力し論理積を出力する第一のＡＮＤ回路と、外部より供給される前記接続未接続通知信号を格納する接続状態通知用レジスタと、前記接続状態通知用レジスタの出力と前記第一のＡＮＤ回路の出力との論理積を出力する第二のＡＮＤ回路とからなり、前記ディジタル・データ記憶装置との接続状態の変化の有無を検出し、この接続状態の変化を前記制御回路および前記割り込み信号生成回路に通知することにより、前記ディジタル・データ記憶装置との接続状態の変化が無い場合には前記ディジタル・データ記憶装置の初期化処理手順を短縮し、前記ディジタル・データ記憶装置との接続状態が変化した場合には通常通り前記ディジタル・データ記憶装置の初期化処理を実行するよう制御するような構成としても良い。これによって、一度データ処理装置に接続されたディジタル・データ記憶装置の、その後の接続状態が分かるだけでなく、このことを利用して初期化処理の内ディジタル・データ記憶装置の固有データの取得時間および電力を削減できる。
【０１４５】
ところで、ＣＰＵからの命令に従いディジタル・データ記憶装置に対してコマンドの送信、ステータスの受信およびデータの送受信を行うデータ処理装置であって、前記ＣＰＵから供給されるコマンドやデータ処理装置のパラメータ設定値および前記ディジタル・データ記憶装置より送られてくるステータスを格納するシステムレジスタと、前記ＣＰＵから供給され前記ディジタル・データ記憶装置に送るライトデータおよび前記ディジタル・データ記憶装置より送られてくるリードデータを格納するデータ用レジスタと、前記システムレジスタからの設定値をもとにデータ処理装置の処理手順の管理および前記ディジタル・データ記憶装置に供給するデータ転送用クロックの供給ならびに停止の制御に使用するクロック供給制御信号を生成する制御回路と、前記ディジタル・データ記憶装置よりデータまたはステータスを受信したこと、この受信したデータまたはステータスの結果にエラーが含まれるか否か、前記データ用レジスタのデータ蓄積状態ならびに前記ディジタル・データ記憶装置との間のデータの送受においてエラーが発生したか否か等を前記ＣＰＵに通知する割り込み信号生成回路と、前記システムレジスタからの設定値をもとにコマンドおよびデータのある定められた単位毎にデータ転送誤り検出符号の演算ならびに付加を行い、前記システムレジスタから供給されるコマンドを前記ディジタル・データ記憶装置に送信し、前記データ用レジスタに格納されたデータの送信または前記ディジタル・データ記憶装置より供給されるデータを受信し前記データ用レジスタに供給し、前記ディジタル・データ記憶装置より供給されるステータスを受信し前記システムレジスタおよび前記割り込み信号生成回路供給するコマンド・データ転送回路と、前記制御回路で管理しているデータ処理装置の処理手順のうちどの処理を行っているかというデータ処理状態を通知するデータ処理状態通知信号が予め定めた状態を示している時に前記データ用レジスタより供給される前記データ用レジスタに格納されて未送信であるデータの蓄積量を知らせるデータ蓄積量通知信号により前記データ用レジスタの前記ディジタル・データ記憶装置に未送信のデータ蓄積量を検出し前記クロック生成回路にクロックの切り替えを行う周波数設定値切替信号を供給するデータ蓄積量検出回路と、外部から供給されるシステムクロックを用いて前記システムレジスタに設定された値および前記制御回路から供給されるクロック供給制御信号ならびにデータ蓄積量検出回路から供給されるクロック切替信号をもとに前記データ転送用クロックを供給および停止するクロック生成回路とからなり、前記データ蓄積量検出回路より供給される信号を使用し前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの制御を行うことにより次のようなメリットがある。データ用レジスタの状態をＣＰＵに通知してから実際にデータを補充してもらうまでの時間において、意味なく高速にデータ転送を行わず、データ転送品質を落さないようにデータの転送を実行するシステムを実現する。また、前記クロック生成回路は、前記システムレジスタに設定された値および前記データ蓄積量検出回路より供給されるクロック切替信号に基づき、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際、前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するクロック周波数設定回路と、前記制御回路から供給されるクロック供給制御信号および前記クロック周波数設定回路より供給されるクロック周波数設定信号に応じて、外部より供給されるシステムクロックを分周し前記データ転送用クロックを生成および出力するクロック切替回路とからなり、前記クロック切替回路の出力を前記データ転送用クロックとして前記ディジタル・データ記憶装置に供給または停止するような構成としても良い。これによって、データ蓄積量検出回路から供給されるクロック切替信号を利用し、データ転送中であってもデータ転送クロックを切り替えてデータの転送が行える。また、前記クロック周波数設定回路は、前記システムレジスタに設定された周波数設定値および前記システムレジスタに設定された周波数設定調整値を入力し、前記周波数設定値または前記周波数設定調整値のいずれかを、前記データ蓄積量検出回路より供給される周波数設定値切替信号により切り替えて前記クロック切替回路に出力する周波数設定値セレクタとからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの周波数を設定するような構成としても良い。これによって、データ蓄積量検出回路から供給されるクロック切替信号を利用して高速なクロックと低速なクロックの切り替えが行える。また、前記クロック切替回路は、外部より供給されるシステムクロックを２分周，４分周，８分周，・・・と２のＮ乗分周して複数の異なる周波数のクロックを出力する分周回路と、前記分周回路から供給される複数の分周クロックを入力し前記クロック周波数設定回路より供給されるクロック周波数設定信号を用いて切り替えて出力するデータ転送用クロックセレクタと、前記データ転送用クロックセレクタからの出力と前記制御回路より供給されるクロック供給制御信号の論理積を出力するＡＮＤ回路とからなり、コマンドまたはデータを前記ディジタル・データ記憶装置に送信する際に前記ディジタル・データ記憶装置に供給する前記データ転送用クロックとして、前記ＡＮＤ回路の出力を前記ディジタル・データ記憶装置に供給するか否かを制御する構成としても良い。これによって、データ転送の用途に合わせたクロックの選択が行える。また、前記データ蓄積量検出回路は、前記データ用レジスタから供給されるライトパルス信号およびリードパルス信号を使用して前記データ用レジスタに記憶されているデータのデータ蓄積量をカウントするデータバイト数カウンタと、前記データバイト数カウンタからの出力が予め定められた値と比べて小さい場合に“Ｈ”を出力し予め定められた値よりも大きい場合に“Ｌ”を出力するコンパレータとからなり、前記コンパレータの出力信号を使用して前記ディジタル・データ記憶装置に供給する前記データ転送用クロックの制御を行うような構成としても良い。これによって、データ用レジスタのデータ蓄積量をモニタするとともに、得た情報をクロック生成回路にフィードバックすることにより、データ用レジスタのデータ蓄積量に応じてクロックを切り替えながらデータ転送を行い、データ品質を損なわずに高速なデータ転送を実現する。
【図面の簡単な説明】
【図１】本発明のデータ処理装置の（実施の形態１）の構成図
【図２】同実施の形態のクロック生成回路、クロック周波数設定回路、クロック切替回路例の構成図
【図３】同実施の形態のデータパターン検査回路の構成図
【図４】同実施の形態のデータパターン検査回路の動作説明波形図
【図５】同実施の形態のデータパターン検査回路の別の例の構成図とデータパターン検査回路の構成図
【図６】同実施の形態のリセット回路の構成図
【図７】同実施の形態の図５の動作説明波形図
【図８】本発明のデータ処理装置の（実施の形態２）の構成図
【図９】同実施の形態のクロック生成回路とクロック周波数設定回路の構成図
【図１０】同実施の形態のクロック生成回路の動作説明波形図
【図１１】同実施の形態のデータ処理状態検出回路の構成図
【図１２】本発明のデータ処理装置の（実施の形態３）の構成図
【図１３】同実施の形態のクロック生成回路とクロック周波数設定回路の構成図
【図１４】同実施の形態の誤り検出回路の構成図
【図１５】本発明のデータ処理装置の（実施の形態４）の構成図
【図１６】同実施の形態のクロック生成回路の構成図
【図１７】同実施の形態のクロック切替回路の構成図
【図１８】同実施の形態のクロック生成回路の動作説明波形図
【図１９】同実施の形態のクロック生成回路例の動作説明波形図
【図２０】本発明のデータ処理装置の（実施の形態５）の構成図
【図２１】同実施の形態のデータ処理状態検出回路の構成図
【図２２】同実施の形態の電源制御回路の構成図
【図２３】同実施の形態の電源制御回路例の動作説明波形図
【図２４】本発明のデータ処理装置の（実施の形態６）の構成図
【図２５】同実施の形態の接続状態検出回路の構成図
【図２６】同実施の形態の図２５の動作説明波形図
【図２７】本発明のデータ処理装置の（実施の形態７）の構成図
【図２８】同実施の形態のクロック生成回路とクロック周波数設定回路の構成図
【図２９】同実施の形態のデータ蓄積量検出回路の構成図
【図３０】同実施の形態のデータ蓄積量検出回路の動作説明波形図
【符号の説明】
１　　システムレジスタ
２　　データ用レジスタ
３　　制御回路
４　　クロック生成回路
５　　コマンド・データ転送回路
６　　割り込み信号生成回路
７　　データパターン検出回路
８　　クロック周波数設定回路
９　　クロック切替回路
１０　　周波数設定値セレクタ
１１　　分周回路
１２　　データ転送用クロックセレクタ
１３　　ＡＮＤ回路
１４　　データ転送用シフトレジスタ
１５　　論理演算回路
１６　　データパターン検査回路群
１７　　ＯＲ回路
１８　　第一のデータパターンデコーダ
１９　　第一のリセット回路
２０　　第二のデータパターンデコーダ
２１　　第二のリセット回路
２２　　第三のデータパターンデコーダ
２３　　第三のリセット回路
２４　　第四のデータパターンデコーダ
２５　　第四のリセット回路
２７　　クリア信号
２８　　２入力セレクタ
２９　　リセットカウンタ
３０　　システムレジスタ
３１　　データ用レジスタ
３２　　制御回路
３３　　クロック生成回路
３４　　コマンド・データ転送回路
３５　　割り込み信号生成回路
３６　　データ処理状態検出回路
３７　　クロック周波数設定回路
３８　　クロック切替回路
３９　　周波数設定値セレクタ
４０　　第一のデータ処理状態デコーダ
４１　　第二のデータ処理状態デコーダ
４２　　ＯＲ回路
４３　　システムレジスタ
４４　　データ用レジスタ
４５　　制御回路
４６　　クロック生成回路
４７　　コマンド・データ転送回路
４８　　割り込み信号生成回路
４９　　誤り検出回路
５０　　クロック周波数設定回路
５１　　クロック切替回路
５２　　周波数設定値セレクタ
５３　　データ取込エラー検出回路
５４　　ＯＲ回路
５５　　周波数切替レジスタ
５６　　システムレジスタ
５７　　データ用レジスタ
５８　　制御回路
５９　　クロック生成回路
６０　　コマンド・データ転送回路
６１　　割り込み信号生成回路
６２　　ディスエーブル信号生成用カウンタ
６３　　イネーブル信号生成用カウンタ
６４　　クロック生成制御用レジスタ
６５　　クロック切替回路
６６　　データ転送用クロック供給用ＡＮＤ回路
６７　　分周回路
６８　　データ転送用クロックセレクタ
６９　　データ転送用クロック生成用ＡＮＤ回路
７０　　システムレジスタ
７１　　データ用レジスタ
７２　　制御回路
７３　　クロック生成回路
７４　　コマンド・データ転送回路
７５　　割り込み信号生成回路
７６　　データ処理状態検出回路
７７　　電源制御回路
７８　　第一のデータ処理状態デコーダ
７９　　第二のデータ処理状態デコーダ
８０　　第一のＡＮＤ回路
８１　　第二のＡＮＤ回路
８２　　ＯＲ回路
８３　　異常状態通知レジスタ
８４　　カウンタ用クロック供給ＡＮＤ回路
８５　　電源供給制御信号生成用カウンタ
８６　　電源供給制御信号選択用ＡＮＤ回路
８７　　電源供給制御信号セレクタ
８８　　システムレジスタ
８９　　データ用レジスタ
９０　　制御回路
９１　　クロック生成回路
９２　　コマンド・データ転送回路
９３　　割り込み信号生成用回路
９４　　接続状態検出回路
９５　　データ処理状態デコーダ
９６　　第一の発行コマンドデコーダ
９７　　第二の発行コマンドデコーダ
９８　　ＯＲ回路
９９　　第一のＡＮＤ回路
１００　　接続状態通知用レジスタ
１０１　　第二のＡＮＤ回路
１０２　　システムレジスタ
１０３　　データ用レジスタ
１０４　　制御回路
１０５　　クロック生成回路
１０６　　コマンド・データ転送回路
１０７　　割り込み信号生成回路
１０８　　データ蓄積量検出回路
１０９　　クロック周波数設定回路
１１０　　クロック切替回路
１１１　　周波数設定値セレクタ
１１２　　コンパレータ
１１３　　データ処理状態デコーダ
１１４　　ＡＮＤ回路
１２１　　ＣＰＵデータバス
１２２　　周波数設定値切替信号
１２３　　データ転送用クロック
１２４　　システムクロック
１２５　　データバス
１２６　　クロック周波数設定信号
１２７　　クロック供給制御信号
１２８　　送信データ
１２９　　データ転送用クロック
１３０　　データパターン検出信号
１３１１９　　第一のリセット回路１９の出力信号
１３１２１　　第二のリセット回路２１の出力信号
１３１２３　　第三のリセット回路２３の出力信号
１３１２５　　第四のリセット回路２５の出力信号
１３２　　周波数設定値切替信号
１３３　　データ処理状態通知信号
１３４　　データバス
１３５　　周波数設定値切替信号
１３６　　クロック周波数設定信号
１３７　　エラー検出信号
１３８　　演算結果通知信号
１３９　　クロック生成制御信号
１４０　　データ処理状態通知信号
１４１　　異常状態通知信号
１４２　　電源供給制御信号
１４３　　接続未接続通知信号
１４４　　発行コマンド通知信号
１４５　　接続状態検出回路９４の出力信号
１４６　　周波数設定値切替信号
１４７　　データ蓄積量通知信号
１４８　　データ処理状態通知信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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