(57)【要約】【課題】外部データバス上へのデータ出力時に、データ信号の切り替わりにより生ずる瞬間的な消費電流の増大と電源電圧変動とを抑止する。【解決手段】内部バスライン上のラッチデータバス信号２０ｉを、外部データバスライン上の出力データ４０ｉとして出力する場合、直前に外部データバスライン上に存在している外部データバス信号５０ｉと、ラッチデータバス信号２０ｉとを、出力データ制御回路３において、ビット対応に比較し、データに変化のあるビット数が過半数を超えているとき、データを反転させると共に、データ反転を示すデータ反転信号１３を生成する。この反転データとデータ反転信号１３とを外部へ出力することにより、データ出力時におけるデータ切り替わりにより生ずる瞬間的な消費電流の軽減と、電源電圧変動によるノイズ軽減とを図ることができる。【選択図】　　　図１
2004080553.tif 000002
【特許請求の範囲】
【請求項１】
内部バスライン上のデータを外部バスライン上に出力するデータ出力回路であって、
前記外部バスライン上のデータとこれから出力する内部バスライン上のデータとを比較する比較手段と、
この比較結果により、データが変化するビット数が全ビット数の過半数を超える場合に、前記内部バスライン上のデータを反転して前記外部バスライン上へ出力すると共に、データを反転したことを示すデータ反転信号をも出力する出力制御手段と、
を含むことを特徴とするデータ出力回路。
【請求項２】
クロック信号のサイクルに同期して、内部バスライン上のデータを外部バスライン上に出力するよう動作するデータ出力回路であって、
前記内部バスライン上のデータを出力する前のサイクルにおいて、前記外部バスライン上のデータとそのときの内部バスライン上のデータとを比較する比較手段と、
この比較結果により、データが変化するビット数が全ビット数の過半数超える場合に、前記内部バスライン上のデータを反転して、次のサイクルにおいて、前記外部バスライン上へ出力すると共に、データを反転したことを示すデータ反転信号をも出力する出力制御手段と、
を含むことを特徴とするデータ出力回路。
【請求項３】
前記内部バスライン上のデータは、記憶手段からの読出しデータであることを特徴とする請求項１または２記載のデータ出力回路。
【請求項４】
前記比較手段及び出力制御手段は、内部バスラインを複数のグループに分割して得られた各グループ毎に設けられていることを特徴とする請求項１〜３いずれか記載のデータ出力回路。
【請求項５】
内部バスライン上のデータを外部バスライン上に出力するデー出力方法であって、
前記外部バスライン上のデータとこれから出力する内部バスライン上のデータとを比較する比較ステップと、
この比較結果により、データが変化するビット数が全ビット数の過半数を超える場合に、前記内部バスライン上のデータを反転して前記外部バスライン上へ出力すると共に、データを反転したことを示すデータ反転信号をも出力する出力制御ステップと、
を含むことを特徴とするデータ出力方法。
【請求項６】
クロック信号のサイクルに同期して、内部バスライン上のデータを外部バスライン上に出力するよう動作するデータ出力方法であって、
前記内部バスライン上のデータを出力する前のサイクルにおいて、前記外部バスライン上のデータとそのときの内部バスライン上のデータとを比較する比較ステップと、
この比較結果により、データが変化するビット数が全ビット数の過半数を超える場合に、前記内部バスライン上のデータを反転して、次のサイクルにおいて、前記外部バスライン上へ出力すると共に、データを反転したことを示すデータ反転信号をも出力する出力制御ステップと、
を含むことを特徴とするデータ出力方法。
【請求項７】
前記内部バスライン上のデータは、記憶手段からの読出しデータであることを特徴とする請求項５または６記載のデータ出力方法。
【請求項８】
前記比較ステップ及び出力制御ステップは、内部バスラインを複数のグループに分割して得られた各グループ毎に行われることを特徴とする請求項５〜７いずれか記載のデータ出力方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ出力回路及びデータ出力方法に関し、特に半導体記憶装置の記憶データを内部バスライン上に読出してこれを外部バスライン上に出力するようにしたデータ出力方式に関するものである。
【０００２】
【従来の技術】
半導体記憶装置などのメモリデバイスを搭載する情報処理装置等の電子装置において、データ転送量の増大化が進んでいる。回路におけるデータ処理速度の高速化に加えて、メモリデータバスの信号数（ビット数）は、従来の８ビットや１６ビットから３２ビットや６４ビットという多ビットの装置が、試作検討の段階から実現の段階になってきている。これに伴って、システム装置の電源デバイスの供給電流を強化するために、また瞬間的に流れるデータバス信号の切り替わり（信号の変化）電流による電源電圧降下を防止するために、電源コンデンサの値を大きくするなどの対策が必要となり、装置電源設計におけるメモリ電源設計のウェイトが増加する傾向にある。
【０００３】
【発明が解決しようとする課題】
以上述べた様に、メモリのデータバス信号の多ビット化、処理速度の高速化などに起因して、使用するメモリに応じて以下の様な問題が生ずる。
【０００４】
第一の問題は、メモリから出力されるデータ信号の切替り時に発生する消費電流が大きいことである。加えて、切替り時における内部電源電圧の揺らぎが発生してしまうことである。同一電源を使用している自デバイスのみならず、他デバイスの誤動作の懸念はもとより、特に携帯電話機などでは、電源電圧の揺らぎの周波数要素が、無線特性などにも影響を及ぼす要因となる危険性を含んでいる。その理由は、データバスの多ビット化により複数のビットが同時に切り替るためである。
【０００５】
ここで、図１０を参照すると、従来の半導体記憶装置におけるデータ出力回路の例を示すブロック図であり、バス上のデータはｎビット（ｎは２以上の整数）であるものとする。すなわち、データが伝達される各バスの幅はｎビット幅であるものとする。
【０００６】
図１０において、図示せぬメモリのリードアンプからの出力である読出しデータバス信号１０ｉ（ｉは０〜ｎ）は、読出しデータラッチ回路８０１へ入力されラッチ信号１２によりラッチされる。このラッチ出力はラッチデータバス信号２０ｉとしてＩ／０バッファ回路８０２を介して、データ出力要求信号１１に応答して外部バス上へ出力データ４０ｉとして導出されるようになっている。
【０００７】
図１１は図１０のブロックにおける各部信号波形例を示すタイミングチャートである。図１１において、Ｔ９１〜Ｔ９６は各信号の変化タイミングをそれぞれ示している。
【０００８】
この様なデータ出力回路においては、上述した如く、データバスの多ビット化（ｎが大となることを意味する）に伴って、出力データ４０ｉ中の複数のビットが、タイミングＴ９６において、同時に切り替ると、消費電流が大となり、内部電源電圧の揺らぎが発生して、これがノイズとなって種々の悪影響を及ぼすことになるのである。
【０００９】
本発明の目的は、外部データバス上へのデータ出力時におけるデータ信号の切り替わりによって発生する瞬間的な消費電流を軽減して、電源電圧の変動を抑止してノイズ軽減を図るようにしたデータ出力回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明によるデータ出力回路は、内部バスライン上のデータを外部バスライン上に出力するデータ出力回路であって、前記外部バスライン上のデータとこれから出力する内部バスライン上のデータとを比較する比較手段と、この比較結果により、データが変化するビット数が全ビット数の過半数を超える場合に、前記内部バスライン上のデータを反転して前記外部バスライン上へ出力すると共に、データを反転したことを示すデータ反転信号をも出力する出力制御手段とを含むことを特徴とする。
【００１１】
本発明による他のデータ出力回路は、クロック信号のサイクルに同期して、内部バスライン上のデータを外部バスライン上に出力するよう動作するデータ出力回路であって、前記内部バスライン上のデータを出力する前のサイクルにおいて、前記外部バスライン上のデータとそのときの内部バスライン上のデータとを比較する比較手段と、この比較結果により、データが変化するビット数が全ビット数の過半数を超える場合に、前記内部バスライン上のデータを反転して、次のサイクルにおいて、前記外部バスライン上へ出力すると共に、データを反転したことを示すデータ反転信号をも出力する出力制御手段とを含むことを特徴とする。
【００１２】
本発明によるデータ出力方法は、内部バスライン上のデータを外部バスライン上に出力するデータ出力方法であって、前記外部バスライン上のデータとこれから出力する内部バスライン上のデータとを比較する比較ステップと、この比較結果により、データが変化するビット数が全ビット数の過半数を超える場合に、前記内部バスライン上のデータを反転して前記外部バスライン上へ出力すると共に、データを反転したことを示すデータ反転信号をも出力する出力制御ステップとを含むことを特徴とする。
【００１３】
本発明による他のデータ出力方法は、クロック信号のサイクルに同期して、内部バスライン上のデータを外部バスライン上に出力するよう動作するデータ出力方法であって、前記内部バスライン上のデータを出力する前のサイクルにおいて、前記外部バスライン上のデータとそのときの内部バスライン上のデータとを比較する比較ステップと、この比較結果により、データが変化するビット数が全ビット数の過半数を超える場合に、前記内部バスライン上のデータを反転して、次のサイクルにおいて、前記外部バスライン上へ出力すると共に、データを反転したことを示すデータ反転信号をも出力する出力制御ステップとを含むことを特徴とする。
【００１４】
本発明の作用を述べる。内部データバスラインから外部データバスラインへ複数ビットのデータを出力する際に、直前に外部データバスラインに存在しているデータと、内部バスラインの出力データとを比較し、データに変化のあるビット数が過半数を超えている場合には、データを反転させると共に、データを反転させて出力していることを示す信号を生成し、これ等反転データと反転を示す信号（１ビット）を出力する。こうすることにより、データ出力時におけるデータの切り替わりにより発生する瞬間的な消費電流の軽減と、電源電圧変動によるノイズ軽減とを実現できることになる。
【００１５】
【発明の実施の形態】
以下に、図面を用いて本発明の実施例について説明する。図１は本発明の一実施例のブロック図であり、データバスのビット幅はｎとする。図１において、リードアンプ（半導体メモリの読出しデータを増幅するアンプ）１の読出しデータバス信号１０ｉ（ｉは０〜ｎ）は読出しデータラッチ回路２に入力され、ラッチ信号１２に応答してラッチされる。このラッチ出力であるラッチデータバス信号２０ｉは出力データ制御回路３へ入力される。
【００１６】
この出力データ制御回路３は、入力されたラッチデータバス信号２０ｉと、現在外部データバス上に存在している出力データ４０ｉと同じデータ（外部データバス信号５０ｉと称す）とを、ビット対応に比較して、変化しているビット数がビット総数の過半数を超えているとき、ラッチデータバス信号２０ｉの全ビットを反転して出力データバス信号３０ｉとして導出すると共に、データを反転したことを示すデータ反転信号１３を生成して出力する。
【００１７】
入出力回路４は出力データバス信号３０ｉを出力データ４０ｉとして、外部データバス上へ伝達すると共に、この出力データ４０ｉを出力データ制御回路３へ外部データバス信号５０ｉとして帰還するものである。
【００１８】
図２は図１の読出しデータラッチ回路２の具体例を示す図である。入力される読出しデータバス信号１０ｉの各ビット対応にラッチ回路が設けられており、図２は、ｉ＝０及びｉ＝ｎのラッチ回路についてのみ示しており、他のｉ＝１〜ｎ−１のラッチ回路についても同一構成である。
【００１９】
読出しデータバス信号１０ｉの０ビット目、すなわちｉ＝０に対応したラッチ回路のみについて説明する。読出しデータバス信号１００はインバータＩ００を介して互いに直列接続されたＮチャネル及びＰチャネルトランジスタＮ００及びＰ００の各ゲートへ入力される。また、ラッチ信号１２はトランジスタＮ００とアースとの間のＮチャネルトランジスタＮ１０のゲートに印加されると共に、トランジスタＰ００と電源ＶＤＤとの間のＰチャネルトランジスタＰ１０のゲートに印加される。トランジスタＮ００とＰ００との直列接続点と、ラッチデータバス信号２００の出力点との間には、２ヶのインバータＩ１０，Ｉ２０によるインバータループからなるラッチ部が設けられている。
【００２０】
こうすることにより、ラッチ信号１２のタイミングに応答して、読出しデータバス信号１００がインバータループのラッチ部にラッチされることになる。他のデータバス信号１０１から１０ｎについても同様であることは明らかである。
【００２１】
図３及び図４は図１における出力データ制御回路３の具体例を示す回路図である。図３を参照すると、出力データ制御回路３におけるデータ比較部分の回路例であり、ラッチデータバス信号２０ｉと外部データバス信号５０ｉとを、ビット対応に比較する排他的論理和回路Ｘｉ　と、これ等排他的論理和出力を入力として、全ビットの過半数を超えるビットが反転していると判定されると、データ反転信号１３を生成するデータ反転信号生成回路５とを有する。このデータ反転信号１３は、ラッチデータバス信号２０ｉを反転したことを示すための信号である。
【００２２】
図４を参照すると、出力データ制御回路３におけるデータ反転制御部分の回路例であり、ラッチデータバス信号２０ｉの各ビット対応に設けられており、図４では、第０番目のビットと第ｎ番目のビットのみの回路についてのみ示している。これ等回路は全ビットについて同一であるので、第０番目のビットに対応する回路についてのみ説明する。
【００２３】
ラッチデータバス信号２００はインバータＩ３０を介してトランスファゲートＴ００へ入力され、またラッチデータバス信号２００は直接トランスファゲートＴ１０へ入力される。これ等トランスファゲートＴ００，Ｔ１０はデータ反転信号１３の相補信号（インバータＩ４０による）によりオンオフ制御されるようになっている。これ等トランスファゲートＴ００，Ｔ１０の両出力は出力データバス信号３００として導出される。
【００２４】
この様な構成とすることにより、データ反転信号１３がアクティブ（ハイレベル）のときには、トランスファゲートＴ００がオンとなり、ラッチデータバス信号２００のインバータＩ３０による反転信号が出力データバス信号３００となって導出される。データ反転信号１３がノンアクティブ（ローレベル）のときには、トランスファゲートＴ１０がオンとなり、ラッチデータバス信号２００がそのまま出力データバス信号３００となって導出されることになる。
【００２５】
図５は上述した各回路ブロックの各部動作波形を示すタイミングチャートの例を示す図である。メモリ読出し動作により、リードアンプ１から読出しデータバス信号１０ｉが出力される（Ｔ４２）。読出し動作開始を受けて、デバイス内部で発生されるラッチ信号１２に応答して（Ｔ４３）、読出しデータラッチ回路２は、読出しデータバス信号１０ｉをラッチして、ラッチデータバス信号２０ｉとして導出する（Ｔ４４）。
【００２６】
このとき、読出し動作開始時に取込まれていた外部データバス信号５０ｉ（Ｔ４１）と、ラッチデータバス信号２０ｉとが、出力データ制御回路３において、ビット対応に比較され、データ出力時に、現在外部バスライン上に存在するデータに対して変化するビットの数が、総ビット数の過半数を超えるときには、データ反転信号１３がアクティブとなり、ラッチデータバス信号２０ｉが反転されて、出力データバス信号３０ｉとして導出される。このとき、同時に、アクティブとなってデータが反転していることを示すデータが反転信号１３も導出される（Ｔ４５）。
【００２７】
なお、データの変化が全ビット数の過半数を超えないときには、ラッチデータバス信号２０ｉは反転されることなく、そのまま出力データバス信号３０ｉとして導出され、ノンアクティブのデータ反転信号１３も導出される。そして、データ出力要求信号１１に応答して（Ｔ４７）、入出力回路４から外部データバスへ出力データ４０ｉが出力されることになる（Ｔ４８）。
【００２８】
図６は本発明の他の実施例を示すブロック図であり、図１と同等部分は同一符号により示されている。本実施例では、図１の構成にクロック信号ＣＬＫが追加されており、それに伴って図１のデータ要求信号１１が省かれている。図６の例では、クロック信号サイクルに同期して外部バスライン上にメモリ読出しデータである内部バスライン上のデータを出力する、クロック同期方式の回路を示している。
【００２９】
読出しデータラッチ回路２、出力データ制御回路３及び入出力制御回路４にクロック信号ＣＬＫが供給され、これ等各回路がこのクロック信号サイクルに同期して動作するものである。これ等各回路は図２〜図３に示した構成と同じであり、図７及び図８は出力データ制御回路３のデータ比較部とデータ反転制御部との回路例を示しており、図３及び図４と同一であり、説明は省略する。なお、図７の比較部においては、データ反転信号生成回路５へ、データ比較要求信号１４と、クロック信号ＣＬＫとが印加されている。
【００３０】
また、入出力回路４には、図１のデータ出力要求信号１１の代りに、クロック信号ＣＬＫが入力されて、このクロック信号ＣＬＫに同期して外部データバス上へ出力データ４０ｉが導出される。なお、図９に、図６の各ブロックの各部信号波形の動作タイミングチャートの例を示している。図９におけるＴ７１〜Ｔ７６は各信号の変化タイミングを示し、クロック信号ＣＬＫに同期した動作を行っていることが判る。
【００３１】
本実施例においても、先の実施例と同様に、外部データバス上へ出力するデータ（内部データバス上のデータ）が、直前に出力したデータに比較して、データ変化をなすビット数が過半数を超えると、内部データバス上のデータを反転して外部データバスへ導出するようになっている。このとき、当然にデータ反転の有無を示すデータ反転信号も同時に出力されることは勿論である。
【００３２】
なお、上記実施例では、内部データバス上のデータの全てのビットについて、ビット比較及び反転／非反転制御を行っているが、データ幅が大きくてビット数が大なる場合には、データバスラインを複数のグループに分割して、各グループ毎に、ビット比較及び反転／非反転制御を行うよう構成することも可能である。また、これ等ビット比較や反転／非反転制御を、外部からの設定により任意に選択できる様に構成することもできるものである。
【００３３】
【発明の効果】
以上述べた如く、本発明によれば、内部データバス上のデータと直前に外部データバス上へ出力したデータとを、ビット対応に比較して、データ反転のあるビット数が全ビット数の過半数を超える場合には、内部データバス上のデータを反転して外部データバスへ導出するようにしたので、同時にデータが切り替るビット数を減少させることができ、消費電流の削減が可能となると共に、電源電圧の変動によるノイズ削減が可能となる。特に、メモリの出力データ数が増大し、変化データビット数が多いときには、より顕著な効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例の機能ブロック図である。
【図２】図１の読出しデータラッチ回路２の例を示す回路図である。
【図３】図１の出力データ制御回路３のデータ比較部の例を示す図である。
【図４】図１の出力データ制御回路３のデータ反転制御部の例を示す回路図である。
【図５】図１の各ブロックの各動作波形を示すタイミングチャートである。
【図６】本発明の他の実施例の機能ブロック図である。
【図７】図６の出力データ制御回路３のデータ比較部の例を示す図である。
【図８】図６の出力データ制御回路３のデータ反転制御部の例を示す回路図である。
【図９】図６の各ブロックの各部動作波形を示すタイミングチャートである。
【図１０】従来のデータ出力回路の例を示すブロック図である。
【図１１】図１０の各ブロックの各部動作波形を示すタイミングチャートである。
【符号の説明】
１　　　リードアンプ
２　　　読出しデータラッチ回路
３　　　出力データ制御回路
４　　　入出力回路
５　　　反転信号生成回路
【図１】
2004080553.tif 000003
【図２】
2004080553.tif 000004
【図３】
2004080553.tif 000005
【図４】
2004080553.tif 000006
【図５】
2004080553.tif 000007
【図６】
2004080553.tif 000008
【図７】
2004080553.tif 000009
【図８】
2004080553.tif 000010
【図９】
2004080553.tif 000011
【図１０】
2004080553.tif 000012
【図１１】
2004080553.tif 000013