(57)【要約】【課題】半導体チップ内でのインダクタ（オンチップインダクタ）の高周波特性値（Ｑファクター）の特性向上を行うこと。【解決手段】半導体チップの回路素子形成領域に誘導成分を形成させるため、ウエファーレベルパッケージの技術を利用し、かつ差動型インダクタを再配線層に適用することにより、Ｑファクターの向上を図る。本発明によりチップ面積を減少させながら、信頼性の高い、高周波特性の優れた誘導素子をコスト低減しつつも提供する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
回路素子が形成される回路素子形成層と、
前記回路素子形成層に隣接した面に形成された誘電体層と、
前記誘電体層に接して形成された導体層と、
前記導体層を覆い前記誘電体層に接して形成された保護膜層と、
前記保護膜層に接して形成された樹脂層と、
前記樹脂層に接して形成された第２導体層と、
前記誘電体層及び前記樹脂層を貫通して前記第１導体層と前記第２導体層とを接続する第３導体層とを備えたインダクタ装置であって、
前記第１層〜第３層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とするインダクタ装置。
【請求項２】
回路素子が形成される回路素子形成層と、
前記回路素子形成層に隣接した面に形成された誘電体層と、
前記誘電体層に接して形成された保護膜層と、
前記保護膜層に接して形成された導体層と、
前記導体層を覆い前記保護膜層に接して形成された樹脂層と、
前記樹脂層に接して形成された第２導体層と、
前記樹脂層を貫通して前記第１導体層と前記第２導体層とを接続する第３導体層とを備えたインダクタ装置であって、
前記第１層〜第３層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とするインダクタ装置。
【請求項３】
回路素子が形成される回路素子形成層と、
前記回路素子形成層に隣接した面に形成された誘電体層と、
前記誘電体層に接して形成された保護膜層と、
前記保護膜層に接して形成された第１樹脂層と、
前記第１樹脂層に接して形成された導体層と、
前記導体層を覆い前記第１樹脂層に接して形成された第２樹脂層と、
前記第２樹脂層に接して形成された第２導体層と、
前記第２樹脂層を貫通して前記第１導体層と前記第２導体層とを接続する第３導体層とを備えたインダクタ装置であって、
前記第１層〜第３層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とするインダクタ装置。
【請求項４】
請求項１〜３記載のインダクタ装置において、前記第３導体層が高アスペクト比をもつビアであることを特徴とするインダクタ装置。
【請求項５】
請求項１〜３記載のインダクタ装置において、前記第２導体層がワイヤ線により相互接続されていることを特徴とするインダクタ装置。
【請求項６】
請求項１〜５のインダクタ装置において、インダクタの中心又は中心近傍に高透磁率の磁性体が配置されたことを特徴とするインダクタ装置。
【請求項７】
請求項１〜３記載のインダクタ装置において、低融点物質を柱状に積層した周囲を前記樹脂層で充填した後に前記低融点物質を除去して前記貫通孔を形成することを特徴とするインダクタ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波用集積回路の半導体装置に内蔵される受動素子の構造によるインダクタ装置の小型化、性能向上に関するものである。
【０００２】
【従来の技術】
近年携帯電話やＰＤＡ（携帯情報端末）の普及にともない、無線インターフェースをもつ高周波回路の小型化の要求が強まっており、今まで半導体装置の外側にプリント基板部分に取り付けられていた（外付け部品）インダクタなどの受動素子を半導体装置内に収納する例が多くなってきた。
【０００３】
抵抗素子や容量素子は、チップ内に形成することは比較的容易なのに対し、インダクタの形成は困難であり、また、誘導性を生じさせる構造にさまざまな手法を採用することができた。
【０００４】
ここで、インダクタは、ＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）、ＰＡ（Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ）、ＲＦオシレータなどのＲＦＩＣ設計への応用は欠かせない部品である。特に、ＶＣＯ（電圧制御型オシレータ）では同一特性のインダクタが一対で使用される。
【０００５】
尚、以降の説明では、保護膜５より下側の層は、半導体製造工程の拡散工程とし、拡散工程での金属材料は、アルミニウム２層として説明するが、２層以上の多層配線にも適用可能である。
【０００６】
図９（ａ）は、従来の半導体チップ部内に形成したスパイラルインダクタの平面図である。また図９（ａ）内に一点鎖線Ａ−ａで示す線に沿って切断した断面図を図９（ｂ）に示した。
【０００７】
図９（ｂ）で、第１導体層の引き出し導体２１，２２及び第２導体層のスパイラルインダクタ４によりインダクタが形成されている。インダクタ４の中心部から第１導体層２１，２２の引き出し導体により電気信号を外部に取り出す構造となっている。
【０００８】
この場合第１導体層の引き出し導体２１，２２と第２導体層のスパイラルインダクタ４とは、交差部分が生じるため互いに異なる層を使用して、第１導体層の引き出し部２１，２２を経由して左右に電気的な取り出しを実施する。第１導体層２１，２２、及び第２導体層４は通常アルミニウムなどの金属で形成される。
【０００９】
この構造上の利点は半導体装置の従来の製造工程により製造が可能であり、他の方法に比べて形状のばらつきが少なく精度のよいインダクタを製造することが可能である。
【００１０】
次に図１０は、従来の他のインダクタの形状を示す図である。
【００１１】
図１０（ａ）は、平面図であり、図１０の（ａ）に記述した切断面Ａ−ａの断面図を図１０（ｂ）に示した。
【００１２】
この製造方法は半導体製造におけるチップの拡散プロセスの最終工程で保護膜５を形成した後に第１再配線樹脂層６を形成し、その後に第２再配線導体層７によりスパイラルインダクタを形成する。通常このようなプロセスは、ウエファーレベルパッケージングと呼ばれる。第１再配線樹脂層６は、たとえば、ポリイミドやＢＣＢ（ベンゾシクロブテン）などの低誘電率で絶縁性の高い樹脂で形成され、第２再配線導体層７は、導電率の高い材質、たとえば銅で形成される。
【００１３】
ここでスパイラルインダクタの特性について説明する。インダクタの特性としてクオリティ（Ｑ）ファクターがあり、たとえば、直列共振ＬＣ回路において、Ｑは共振周波数におけるインダクタ値を回路の直列抵抗値で割った値により決定され、次式で表される。
【００１４】
Ｑ＝ωＬ／Ｒ
ここで、ωは角周波数であり、Ｌはインダクタンス値、Ｒは抵抗値である。
【００１５】
このＱ値が大きな値になるほど、インダクタンス部品の電気特性が良くなり、回路の低消費電力化に寄与する。
【００１６】
図１１に一般的なインダクタのＱ特性を示す。
【００１７】
図１１で示されるように、Ｑ値は周波数が増加するとインダクタと基板間の容量値による容量損失のため高周波域では低下する。Ｑ値を高めるためにはインダクタの抵抗成分を小さくし、容量損失を抑えることが効果的である。
【００１８】
以上のことより銅を用いた導電率の高い図１０の場合の方が抵抗値は小さくなり、特性が良い結果となる。
【００１９】
図１２は、従来例のインダクタ装置を示す図である。インダクタは、差動型インダクタを使用し、従来の半導体プロセスの中で実施している。
【００２０】
文献（非特許文献１）は、差動型インダクタを半導体製造工程において実現したものである。
【００２１】
この場合、インダクタのＱ値は低く、外付けタイプのインダクタと比較して数分の１ではあるが、この差動型インダクタの場合は、特性の均一性がとれている２つのインダクタを得ることを目的としたものである。
【００２２】
最初に差動インダクタとスパイラルインダクタの比較を説明する。スパイラルインダクタは、図１３でもわかるように端子の左側から見た場合には右側から見た場合に比べて大きな導体ループが形成される。１ループ進む毎にループの曲率半径が小さくなってくる形状となり、特性インピーダンスも場所ごとに異なっている。つまり左右どちらかの端子選択によって電気特性が異なってくる。
【００２３】
差動インダクタの構造を図１４及び図１５で示す。差動インダクタも導体層を２つ必要としている。図１４がインダクタ部分、図１５はインダクタの交差部分を表している。図１４のインダクタ部分については、スパイラルインダクタは１周で１ピッチ分内側に入り込んでいく渦巻の形状をしており真の８角形ではなかったが、差動インダクタは真の８角形で構成されインダクタの交差部分を最小化すると理想の差動インダクタが完成する。そのため交差部分をできるだけ小さくすることが重要な技術である。また差動インダクタは端子に対し左右対称の構造であり電気特性も対称性をもつ。特にＶＣＯなどに代表される回路では、インダクタは同じ特性のものが２つ必要となってくる場合がある。これを達成するため半導体装置の外付けで使用するインダクタは、多くの中から特性が一致するものを選ぶために、ばらつきの考慮が必要になる。
【００２４】
この場合差動インダクタの場合でその中性点を接地した場合、同じ特性のインダクタが２つ内蔵された形となっているため、非常に有利である。また半導体装置に内蔵するインダクタを２つ配置する場合よりも占有する面積が小さくてすむ利点がある。
【００２５】
図１６（ａ）に再配線層のビア部分の断面図を示し、図１６（ｂ）に再配線層のビア部分の平面を示す。斜線で囲んだ領域が配線禁止領域である。再配線層を利用してスパイラルインダクタが形成される。スパイラルインダクタではビア部分はインダクタ導体から離れた場所に存在させることができるが、差動型インダクタでは交差部分が密集するため配線禁止領域をできるだけ、小さくする必要がある。
【００２６】
また、スパイラルインダクタは、二端子の内の一端子は、構造的には中心部から引き出し部を持ち、インダクタと引き出し部との交差部分で容量成分を生じるため、その成分により誘導成分を減ずる効果となる。一方、差動型インダクタの場合、引き出し部は両端ともインダクタの外側の領域に現れ、長い引き出し部は構造上持つことがないため有利である。そのため大部分の配線部分はすべて誘導成分に寄与し、効率のよい磁気特性を有する。
【００２７】
差動型インダクタを使用する場合にも、交差部が発生する。抵抗成分を最小化するため交差部はできるだけ短くすることが必要である。
【００２８】
一般の半導体プロセスでは、引き出し部分は、銅よりもアルミニウムのように抵抗値の高い導体を使用するため、引き出し部の長さが長ければ抵抗値が上昇し、スパイラルインダクタは特性的には不利な面がある。
【００２９】
なお、この出願の発明に関する先行技術文献情報としては、例えば、特許文献１が知られている。
【００３０】
【特許文献１】
特開２００２−５７２９２号公報
【非特許文献１】
ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３６  ＮＯ．７  ＪＵＬＹ「Ｌｏｗ  Ｐｏｗｅｒ  Ｌｏｗ−Ｐｈａｓｅ−Ｎｏｉｓｅ  Ｄｉｆｆｅｒｅｎｔｉａｌｌｙ  Ｔｕｎｅｄ  Ｑｕａｄｒａｔｕｒｅ  ＶＣＯ  Ｄｅｓｉｇｎ  ｉｎ  Ｓｔａｎｄａｒｄ  ＣＭＯＳ（ＭａｒｃＴｉｅｂｏｕｔ）
【００３１】
【発明が解決しようとする課題】
しかし誘電体の厚みは、たとえば６００ｎｍから１０００ｎｍと極めて薄く、インダクタ回路を動作させたときに発生する磁界成分が周囲にも強く影響し、周辺に存在する回路を誤動作させる危険性も大きい。
【００３２】
また、半導体チップに直接スパイラルインダクタを搭載する方法では、半導体チップ内にインダクタを敷設する場所が必要となりチップコストの増大の原因となっていた。
【００３３】
またウエファーレベルパッケージである再配線層の樹脂膜上でインダクタを形成する方法ではスパイラルインダクタが使用される。
【００３４】
しかしながら、スパイラルインダクタ回路のＱ値は引き出し部分において直流抵抗成分を構造上不可欠としているためＱ値を高くできない限界があった。
【００３５】
また、スパイラルインダクタを形成する方法を用いて差動インダクタ搭載は困難であった。この理由の一例を次に述べる。
【００３６】
差動インダクタは図１４で示すようにビアを近接して配置する必要がある。しかし、ビアの設計の制約によりビア近辺には配線禁止領域の存在があるため、差動タイプのインダクタの設置は困難であった。
【００３７】
一般に、再配線層は、たとえばポリイミドのような樹脂を用い半導体のビア部をマスクして塗布を行う。このときに図１０の第１再配線樹脂層６が、ビアの部分で除去されるが、この除去部のエッヂの急峻性が重要となる。そのためビア部分からの所定距離内には他の配線部分が配置できない事態が生じる。
【００３８】
再配線層を利用した差動型の誘導素子は、従来、ビア付近の配線制限領域の存在により配線ピッチなどが不規則になり、その結果、周波数依存性の特性が不規則になっていた。
【００３９】
一方、受動素子を半導体装置より外側の位置において、外部部品に設置する場合、外部部品の特性ばらつきや外部部品の取り付け時における取り付け方向や、はんだ接続時におけるはんだ量など、様々な要因でインダクタンス値の調整が必要となる。
【００４０】
また、一般に受動素子は、その素子の周辺に配置される導体もしくは誘電体などにより、特性値が変化する。つまり、半導体を実装用プリント基板へ搭載する前に調整作業が不可能なことから、プリント基板の搭載後に回路定数の調整作業が必要となり、付加的な作業が発生することになる。このための製造工数が多くかかることや、調整作業のための高周波技術者の知識を持った人が必要など半導体の製造コストが上昇するなど不利益の面も多くもっていた。
【００４１】
【課題を解決するための手段】
上記の課題を解決するために、本発明の請求項１に記載のインダクタ装置は、回路素子が形成される回路素子形成層と、前記回路素子形成層に隣接した面に形成された誘電体層と、前記誘電体層に接して形成された導体層と、前記導体層を覆い前記誘電体層に接して形成された保護膜層と、前記保護膜層に接して形成された樹脂層と、前記樹脂層に接して形成された第２導体層と、前記誘電体層及び前記樹脂層を貫通して前記第１導体層と前記第２導体層とを接続する第３導体層とを備えたインダクタ装置であって、前記第１層〜第３層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とする。
【００４２】
これによって、チップの面積を削減することができ、Ｑ値の高い誘導素子を配置することができる。
【００４３】
また、請求項２に記載のインダクタ装置は、回路素子が形成される回路素子形成層と、前記回路素子形成層に隣接した面に形成された誘電体層と、前記誘電体層に接して形成された保護膜層と、前記保護膜層に接して形成された導体層と、前記導体層を覆い前記保護膜層に接して形成された樹脂層と、前記樹脂層に接して形成された第２導体層と、前記樹脂層を貫通して前記第１導体層と前記第２導体層とを接続する第３導体層とを備えたインダクタ装置であって、前記第１層〜第３層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とする。
【００４４】
これによって、よりＱ値の高い、より信頼性の高いインダクタ装置が可能である。
【００４５】
また、請求項３に記載のインダクタ装置は、回路素子が形成される回路素子形成層と、前記回路素子形成層に隣接した面に形成された誘電体層と、前記誘電体層に接して形成された保護膜層と、前記保護膜層に接して形成された第１樹脂層と、前記第１樹脂層に接して形成された導体層と、前記導体層を覆い前記第１樹脂層に接して形成された第２樹脂層と、前記第２樹脂層に接して形成された第２導体層と、前記第２樹脂層を貫通して前記第１導体層と前記第２導体層とを接続する第３導体層とを備えたインダクタ装置であって、前記第１層〜第３層によって形成されるインダクタ形状が、インダクタ端子対に対して略線対称であることを特徴とする。
【００４６】
これによって、よりＱ値の高い、高信頼性のインダクタ装置の提供が可能である。
【００４７】
また、請求項４に記載のインダクタ装置は、請求項１及び請求項２及び請求項３のインダクタ装置において、前記接続導体が高アスペクト比をもつビアであることに特徴を有する。
【００４８】
これによって、小型化、複数のデバイスの設置が可能である。
【００４９】
また、請求項５に記載のインダクタ装置は、請求項１及び請求項２及び請求項３のインダクタ装置において、前記接続導体がワイヤ線により相互接続されていることに特徴を有する。
【００５０】
また、請求項６に記載のインダクタ装置は、請求項１、請求項２、請求項３、請求項４及び請求項５のインダクタ装置において差動インダクタの中心に高透磁率の磁性体が配置されたことに特徴を有する。
【００５１】
また、請求項７に記載のインダクタ装置の製造方法は、請求項１〜３記載のインダクタ装置において、低融点物質を柱状に積層した周囲を前記樹脂層で充填した後に前記低融点物質を除去して前記貫通孔を形成することを特徴とする。
【００５２】
これによって高アスペクト比をもつビアを製造することができ、小型化、複数のデバイスの設置が可能である。
【００５３】
【発明の実施の形態】
以下本発明の第１の実施形態について図面を参照しながら説明する。
【００５４】
図１は、本発明の第１実施形態についての平面図である。
【００５５】
差動型インダクタを第１再配線層の表面に形成し、差動型インダクタの交差部を半導体装置の第１導体層に形成している。
【００５６】
この方法により、インダクタの大部分を銅で形成し、従来品よりも大幅なＱ値の向上を図ることができる。実験結果では従来品よりも約２倍の特性向上が見られた。
【００５７】
次に本発明の第２の実施形態についてのインダクタ装置を図面を用いて説明する。図２（ａ）は、本発明の第２実施形態についての平面図、図２（ａ）で示す一点鎖線Ａ−ａ線に沿った断面図を図２（ｂ）に示す。
【００５８】
第１の実施事例では、保護膜５を拡散工程で作成する前に、差動型インダクタの交差部分をアルミニウムにより作成するが、本発明は半導体製造の拡散工程で保護膜５を積層した後に、ウエファーレベル化工程ではインダクタの交差部分を銅で配線することが可能となる。このため、ウエファーレベル化工程と拡散工程とを切り離すことができ、保護膜５が具備された状態となりウエファーの取り扱いが容易となる。
【００５９】
また差動インダクタのすべての部分に導電率が高い銅を利用することが可能である。
【００６０】
次に本発明の第３の実施形態についてのインダクタ装置を図面を参照しながら説明する。
【００６１】
図３（ａ）は、本発明の第３実施形態についての平面図である。図３（ａ）で示した一点鎖線Ａ−ａ線に沿って断面図を図３（ｂ）に示す。
【００６２】
本発明は保護膜５上のポリイミドやＢＣＢのようなウエファーレベルの工程である第２再配線樹脂層９を積層させた後に、第２再配線導体層７に銅配線を配置する工程となる。これは、保護膜上に銅配線を行うことが何らかの理由で困難なときには有効な手段である。また、差動型インダクタが半導体装置から、回路素子形成層１から遠く離れた位置に配置することができるため、インダクタにより発生する磁界成分が半導体装置の回路に対する影響が、より小さくなりノイズ低減に有効である。
【００６３】
なお、ここでは、再配線樹脂を２層分を積層することの例を示したが、積層数は２層以上であれば同様の効果をもつ。
【００６４】
次に本発明の第４の実施形態についてのインダクタ装置を図４を用いて説明する。
【００６５】
第１再配線樹脂層６、もしくは第２再配線樹脂層９を積層させる場合、ビア１２の部分での再配線樹脂のエッヂの傾きが重要であるが、エッヂの傾きをできるだけ急峻にすると配線禁止領域が小さくなり、インダクタ設計の自由度が増し、デバイスの高密度化に貢献できる。
【００６６】
ビアの配線禁止領域をできるだけ小さくするための第１再配線樹脂層のエッヂの傾きをできるだけ急峻にするための方法を次に示す。
【００６７】
図４は、ビア１２部近傍を第１再配線樹脂層６の厚みに応じて薄くした構成を示した図である。配線制限領域と再配線樹脂層厚みは比例の傾向にあるため、これにより配線制限領域は小さくなる。この形状を実現するため、再配線樹脂層積層工程を少なくとも２回以上の工程に分け、各工程でビア１２付近のマスキングを行い、ビア１２付近の再配線樹脂層の積層厚みを少なくする工程であり、この方法により厚みを制限する。
【００６８】
次に、本発明の第５の実施形態についてのインダクタ装置を図５を用いて説明する。
【００６９】
図５（ａ）〜（ｃ）は、ビアが存在する場所にあらかじめ、ビア形状と同じ高さの低融点物質１３をビア位置に配置する方法であり、再配線樹脂層積層工程を終了した後に、低融点物質１３を融解・除去する方法である。ここでは低融点物質１３は再配線層のＴｇ（ゲル化温度）より低い温度で融解するように選ばれる。例えば、再配線層がポリイミドの場合Ｔｇが３００℃で、低融点物質１３は、はんだの場合２３０℃に選ばれる。
【００７０】
尚、前記図５において、低融点物質１３のかわりに、再配線樹脂層積層工程を終了した後に薬品処理で洗い流すことができる物質でも同様の効果を生じる。
【００７１】
以上の方法により、スパイラルインダクタの導体のピッチを縮小し、より高密度のスパイラルインダクタを形成することができる。
【００７２】
図６（ａ）は、本発明の第５実施形態についての平面図である。図６（ａ）で示す一点鎖線Ａ−ａ線で沿った断面図を図６（ｂ）に示す。また、図７に図６（ｂ）の鎖線部を部分拡大した図を示す。第１再配線樹脂層６に敷設された第２再配線導体層７に、直接ワイヤボンドにより金属ワイヤ１０で電気的接続を実施する。また、ワイヤボンド接続時の接続強度を確保するためにあらかじめボンディング領域に、例えば金メッキもしくは金フラッシュめっきを施すことが好ましい。この実施形態により、差動インダクタの交差部分を実現するために、新たな配線層を用意する必要がなく、工程数を少なくすることが可能となる。
【００７３】
次に、本発明の第６の実施形態についてのインダクタ装置について図面を用いて説明する。図８（ａ）は、本発明の第６実施形態についての平面図である。図８（ａ）で示す一点鎖線Ａ−ａ線に沿った断面図を図８（ｂ）に示す。図８（ａ）で示すように、差動インダクタの中心部もしくは中心部近辺に磁性体膜１１を設けた構造である。磁性体膜１１は、強磁性体材料で形成したり、もしくは強磁性体材料もしくは軟磁性体材料を樹脂に混練させて形成することも可能である。このように差動インダクタの中心部もしくは中心部近辺に磁性体膜１１を設けると、強誘導性成分が生じ、その結果、誘導素子を小型化することが可能で、誘導特性を向上させることができる。
【００７４】
また、磁束は磁性体膜に集中するようになり、その結果、差動インダクタの動作によるノイズが低減でき、信頼性の高いインダクタ装置が実現できる。
【００７５】
なお、ここではインダクタの形状を八角形で示したが、この形状は円形、四角形など多角形の形状でも同様の効果をもつことは言うまでもない。
【００７６】
【発明の効果】
請求項１に記載の本発明によれば、チップの面積を削減することができ、Ｑ値の高い誘導素子を配置することができる。請求項２に記載の本発明によれば、よりＱ値の高い、より信頼性の高いインダクタ装置が可能である。請求項３に記載の本発明によれば、よりＱ値の高い、高信頼性のインダクタ装置の提供が可能である。請求項４に記載の本発明によれば、小型化、複数のデバイスの設置が可能である。請求項５に記載の本発明によれば、製造工程が削減でき低コストで薄型化を図ることが可能である。請求項６に記載の本発明によれば、小型化が図れ、より信頼性の高いインダクタ装置を実現できる。請求項７に記載の本発明によれば、前記接続導体が高アスペクト比をもつビアの製造方法にしたので、小型化、複数のデバイスの設置が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を説明する図
【図２】本発明の第２の実施形態を説明する図
【図３】本発明の第３の実施形態を説明する図
【図４】本発明の第４の実施形態を説明する図
【図５】本発明の第５の実施形態を説明する図
【図６】本発明の第５の実施形態を説明する図
【図７】図６の部分拡大図
【図８】本発明の第６の実施形態を説明する図
【図９】従来のスパイラルインダクタを示す図
【図１０】従来の他のスパイラルインダクタを示す図
【図１１】インダクタの性能を表す図
【図１２】従来例のインダクタ装置を示す図
【図１３】従来のスパイラルインダクタを示す図
【図１４】従来の差動型インダクタを示す図
【図１５】従来の差動型インダクタを示す図
【図１６】従来のビア部分の断面図
【符号の説明】
１  回路素子形成層
３  第１誘電体層
４  第２導体層
５  保護膜
６  第１再配線樹脂層
７  第２再配線導体層
８  第１再配線導体層
９  第２再配線樹脂層
１０  金属ワイヤ
１１  磁性体膜
１２  ビア
１３  低融点物質
２１，２２  第１導体層
【図１】
2004335761.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004335761.tif 000007
【図６】
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【図７】
2004335761.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2004335761.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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