(57)【要約】【課題】入力信号の反射および減衰を防止することが可能な半導体装置を提供する。【解決手段】このＬＳＩチップの終端抵抗素子１２は、半導体基板２表面のＰ型ウェル２０の表面にＮ−型不純物拡散領域２１を形成し、Ｎ−型不純物拡散領域２１の表面にＮ＋型不純物拡散層２２を形成し、Ｎ＋型不純物拡散層２２の表面両端部に１対の電極２３，２４を形成したものである。Ｎ−型不純物拡散領域２１の不純物濃度はＮ＋型不純物拡散層２２の不純物濃度よりも低い。したがって、Ｎ型不純物拡散層をＰ型半導体基板の表面に直接設けていた従来に比べ、ＰＮ接合部の容量値が小さくなる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体装置であって、
入力信号を受ける入力端子、および
前記入力信号の反射を防止する終端抵抗素子を備え、
前記終端抵抗素子は、
第１の導電形式の半導体基板、
前記半導体基板の表面に形成された前記第１の導電形式と異なる第２の導電形式の第１の不純物拡散領域、
前記第１の不純物拡散領域の表面に形成され、前記第１の不純物拡散領域よりも不純物濃度が高い第２の導電形式の不純物拡散層、および
前記不純物拡散層の表面に互いに離間して設けられ、それらのうちの一方が前記入力端子に接続され、他方が第１の電源電位のラインに接続された１対の電極を含む、半導体装置。
【請求項２】
前記終端抵抗素子は、
さらに、前記半導体基板の表面において前記第１の不純物拡散領域の周囲に形成された第１の導電形式の第２の不純物拡散領域、および
前記半導体基板の表面において前記第２の不純物拡散領域の周囲に形成され、第２の電源電位を受ける第２の導電形式の第３の不純物拡散領域を含む、請求項１に記載の半導体装置。
【請求項３】
さらに、前記入力端子と前記第１の電源電位のラインとの間に前記終端抵抗素子と直列接続され、前記入力信号の非入力時に非導通にされる第１のトランジスタを備える、請求項１または請求項２に記載の半導体装置。
【請求項４】
さらに、前記入力端子と前記第１の電源電位のラインとの間に前記終端抵抗素子と直列接続された第１のトランジスタ、および
前記第１のトランジスタのゲート電位を制御して前記第１のトランジスタの導通抵抗値を制御する制御回路を備える、請求項１または請求項２に記載の半導体装置。
【請求項５】
さらに、そのソースおよびゲートが前記第１の電源電位のラインに接続され、そのドレインが前記入力端子に接続され、前記入力端子に流入したサージ電流を前記第１の電源電位のラインに流出させる第２のトランジスタを備え、
前記第１のトランジスタおよび前記終端抵抗素子は、前記第１の電源電位のラインと前記入力端子との間にその順に直列接続され、
前記第１および第２のトランジスタのゲートは互いに隣接して配置され、前記第１および第２のトランジスタのゲート間の１つの不純物拡散層が前記第１および第２のトランジスタのソースとして使用されている、請求項３または請求項４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、入力信号の反射を防止する終端抵抗素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来より、ＬＳＩチップには、入力信号の反射を防止するための終端抵抗素子が設けられている。この終端抵抗素子は、第１の導電形式（たとえばＰ型）の半導体基板の表面に、その半導体基板と異なる第２の導電形式（この場合はＮ型）の不純物拡散層を形成し、その不純物拡散層の表面の両端部に１対の電極を形成したものである（たとえば特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−３８９５号公報
【０００４】
【発明が解決しようとする課題】
しかし、従来の終端抵抗素子を５００ＭＨｚ以上の高速信号が入力される高速ＬＳＩチップに設けると、上記半導体基板および不純物拡散層間のＰＮ接合部の容量値が大きいので、入力信号が減衰し、ＬＳＩチップが誤動作するという問題があった。
【０００５】
それゆえに、この発明の主たる目的は、入力信号の反射および減衰を防止することが可能な半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、入力信号を受ける入力端子と、入力信号の反射を防止する終端抵抗素子を備えたものである。ここで終端抵抗素子は、第１の導電形式の半導体基板と、半導体基板の表面に形成された第１の導電形式と異なる第２の導電形式の第１の不純物拡散領域と、第１の不純物拡散領域の表面に形成され、第１の不純物拡散領域よりも不純物濃度が高い第２の導電形式の不純物拡散層と、不純物拡散層の表面に互いに離間して設けられ、それらのうちの一方が入力端子に接続され、他方が第１の電源電位のラインに接続された１対の電極を含む。
【０００７】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるＬＳＩチップ１の構成を示すブロック図である。図１において、このＬＳＩチップ１は、５００ＭＨｚ以上の信号ＶＩ，ＶＯが入出力される高速ＬＳＩチップであって、半導体基板２と、その表面に形成された電源パッド３，４、複数の入力パッド５、複数の入力回路６、内部回路７、複数の出力回路８、および複数の出力パッド９とを備える。
【０００８】
電源パッド３は、電源電位ＶＤＤのライン（図示せず）を介して各入力回路６、内部回路７および各出力回路８に接続されており、外部から電源電位ＶＤＤを受ける。電源パッド４は、接地電位ＧＮＤのライン（図示せず）を介して各入力回路６、内部回路７および各出力回路８に接続されており、外部から接地電位ＧＮＤを受ける。各入力回路６、内部回路７および各出力回路８は、電源電位ＶＤＤおよび接地電位ＧＮＤによって駆動される。
【０００９】
入力回路６は、外部から入力パッド５を介して与えられた信号ＶＩを内部回路７に伝達する。内部回路７は、複数の入力回路６から与えられた信号に基づいて所定の動作を行ない、複数の信号を生成してそれぞれ複数の出力回路８に与える。出力回路８は、内部回路７から与えられた信号に応答して信号ＶＯを生成し、その信号ＶＯを出力パッド９を介して外部に出力する。
【００１０】
図２は、入力回路６の構成を示す回路ブロック図である。図２において、入力回路６は、ＰチャネルＭＯＳトランジスタ１０、ＮチャネルＭＯＳトランジスタ１１、終端抵抗素子１２，１３および入力バッファ１４を含む。ＰチャネルＭＯＳトランジスタ１０は、電源電位ＶＤＤのラインと入力パッド５との間に接続され、そのゲートは電源電位ＶＤＤのラインに接続される。ＮチャネルＭＯＳトランジスタ１１は、入力パッド５と接地電位ＧＮＤのラインとの間に接続され、そのゲートは接地電位ＧＮＤのラインに接続される。ＭＯＳトランジスタ１０，１１は、入力保護回路を構成する。
【００１１】
外部から入力パッド５に正極性のサージ電流が流入するとＰチャネルＭＯＳトランジスタ１０が導通し、サージ電流は電源電位ＶＤＤのラインに吸収される。外部から入力パッド５に負極性のサージ電流が流入するとＮチャネルＭＯＳトランジスタ１１が導通し、サージ電流は接地電位ＧＮＤのラインに吸収される。したがって、入力バッファ１４などがサージ電流によって破壊されることが防止される。
【００１２】
終端抵抗素子１２は電源電位ＶＤＤのラインと入力パッド５との間に接続され、終端抵抗素子１３は入力パッド５と接地電位ＧＮＤのラインとの間に接続される。終端抵抗素子１２，１３は、入力信号ＶＩ用の信号伝達線の特性インピーダンス（たとえば５０Ω）と同じ抵抗値を有し、信号伝達線と入力バッファ１４とのインピーダンス整合を行なって入力信号ＶＩの反射を防止する。これにより、信号ＶＩの反射に起因する信号ＶＩの波形の劣化が防止され、ＬＳＩチップの誤動作が防止される。入力バッファ１４は、外部から入力パッド５を介して与えられた信号ＶＩを内部回路７に伝達する。
【００１３】
図３（ａ）は終端抵抗素子１２の構成を示す平面図、図３（ｂ）は図３（ａ）のＩＩＩ−ＩＩＩ線断面図である。
図３（ａ）（ｂ）において、この終端抵抗素子１２は、半導体基板（結晶シリコン基板）２表面のＰ型ウェル２０の表面にＮ−型不純物拡散領域２１を形成し、Ｎ−型不純物拡散領域２１の表面にＮ＋型不純物拡散層２２を形成し、Ｎ−型不純物拡散層２２の表面両端部に１対の電極２３，２４を形成し、Ｎ＋型不純物拡散層２２の周囲にフィールド酸化膜（ＳｉＯ２膜）２５を形成したものである。
【００１４】
Ｎ−型不純物拡散領域２１はＮ＋型不純物拡散層２２と同じ導電形式（Ｎ型）であり、Ｎ−型不純物拡散領域２１の不純物濃度はＮ＋型不純物拡散層２２の不純物濃度よりも低い。Ｎ＋型不純物拡散層とＰ型ウェル２０とは、フィールド酸化膜２５によって分離されている。電極２３，２４は、Ｎ＋型不純物拡散層２２とのコンタクト抵抗を小さくし、オーミックなコンタクトを形成するためシリサイドで形成されている。
【００１５】
電極２３は電源電位ＶＤＤのラインに接続され、電極２４は入力パッド５に接続される。Ｐ型ウェル２０は接地電位ＧＮＤを受ける。したがって、Ｎ＋型不純物拡散層２２とＮ−型不純物拡散領域２１の間の接合部、およびＮ−型不純物拡散領域とＰ型ウェル２０の間の接合部の各々には、逆バイアス電圧が印加され、電流は流れない。終端抵抗素子１２の抵抗値は、主に電極２３，２４の幅Ｗと電極２３，２４間の距離ＬとＮ＋型不純物拡散層２２の導電率で決まる。終端抵抗素子１３も終端抵抗素子１２と同じ構成である。
【００１６】
この実施の形態１では、Ｎ＋型不純物拡散層２２とＰ型ウェル２０の間にＮ−型不純物拡散領域２１を設けたので、Ｎ型不純物拡散層をＰ型半導体基板の表面に直接設けていた従来に比べ、ＰＮ接合部の容量値が小さくなる。したがって、入力信号ＶＩがＰＮ接合容量によって減衰されてＬＳＩチップの誤動作が生じるのを防止することができる。
【００１７】
また、図４（ａ）は実施の形態１の変更例を示す平面図、図４（ｂ）は図４（ａ）のＩＶ−ＩＶ線断面図である。
図４（ａ）（ｂ）において、この終端抵抗素子１２は、半導体基板（結晶シリコン基板）２表面のＮ型ウェル３０の表面にＰ−型不純物拡散領域３１を形成し、Ｐ−型不純物拡散領域３１の表面にＰ＋型不純物拡散層３２を形成し、Ｐ＋型不純物拡散層３２の表面両端部に１対の電極３３，３４を形成し、Ｐ＋型不純物拡散層３２の周囲にフィールド酸化膜（ＳｉＯ２膜）３５を形成したものである。
【００１８】
Ｐ−型不純物拡散領域３１はＰ＋型不純物拡散層３２と同じ導電形式（Ｐ型）であり、Ｐ−型不純物拡散領域３１の不純物濃度はＰ＋型不純物拡散層３２の不純物濃度よりも低い。Ｐ＋型不純物拡散層３２とＮ型ウェル３０とは、フィールド酸化膜３５によって分離されている。電極３３，３４は、Ｐ＋型不純物拡散層３２とのコンタクト抵抗を小さくし、オーミックなコンタクトを形成するためシリサイドで形成されている。
【００１９】
電極３３は電源電位ＶＤＤのラインに接続され、電極３４は入力パッド５に接続される。Ｎ型ウェル３０は電源電位ＶＤＤを受ける。したがって、Ｐ＋型不純物拡散層３２とＰ−型不純物拡散領域３１の間の接合部、およびＰ−型不純物拡散領域３１とＮ型ウェル３０の間の接合部の各々には、逆バイアス電圧が印加され、電流は流れない。終端抵抗素子１２の抵抗値は、主に電極３３、３４の幅Ｗと電極３３，３４間の距離ＬとＰ＋型不純物拡散層３２の導電率で決まる。
【００２０】
この変更例では、Ｐ＋型不純物拡散層３２とＮ型ウェル３０の間にＰ−型不純物拡散領域３１を設けたので、Ｐ型不純物拡散層をＮ型半導体基板の表面に直接設けていた従来に比べ、ＰＮ接合部の容量値が小さくなる。したがって、入力信号ＶＩがＰＮ接合容量によって減衰されてＬＳＩチップの誤動作が生じるのを防止することができる。
【００２１】
［実施の形態２］
図５は、この発明の実施の形態２によるＬＳＩチップの終端抵抗素子の構成を示す断面図であって、図３（ｂ）と対比される図である。
【００２２】
図５を参照して、この終端抵抗素子では、Ｎ−型不純物拡散領域２１の周囲にＰ−型不純物拡散領域４１が形成され、Ｐ−型不純物拡散領域４１の周囲にＮ−型不純物拡散領域４２が形成され、Ｎ−型不純物拡散領域４２の周囲にＰ−型不純物拡散領域４３が形成される。
【００２３】
Ｐ−型不純物拡散領域４１、Ｎ−型不純物拡散領域４２およびＰ−型不純物拡散領域４３の表面にそれぞれＰ＋型不純物拡散層４４、Ｎ＋型不純物拡散層４５およびＰ＋型不純物拡散層４６が形成される。Ｐ＋型不純物拡散層４４とＮ＋型不純物拡散層４５、Ｎ＋型不純物拡散層４５とＰ＋型不純物拡散層４６、Ｐ＋型不純物拡散層４６とＰ型ウェル２０の各々は、フィールド酸化膜２５で分離される。Ｎ＋型不純物拡散層４５およびＰ＋型不純物拡散層４６の表面にそれぞれ電極４７，４８が形成され、電極４７，４８にはそれぞれ電源電位ＶＤＤおよび接地電位ＧＮＤが与えられる。Ｐ型ウェル２０には接地電位ＧＮＤが与えられるので、各ＰＮ接合部は逆バイアス状態にされる。
【００２４】
入力パッド５に流入した正極性のサージ電流は、Ｎ＋型不純物拡散層２２、Ｎ−型不純物拡散領域２１、Ｐ−型不純物拡散領域４１、Ｎ−型不純物拡散領域４２、Ｎ＋型不純物拡散層４５および電極４７を介して電源電位ＶＤＤのラインに吸収される。したがって、サージ電流が入力バッファ１４に流入して入力バッファ１４が破壊されるのを防止することができる。他の構成および動作は、図３（ａ）（ｂ）の終端抵抗素子１２と同じであるので、その説明は繰返さない。
【００２５】
また、図６は、この実施の形態２の変更例を示す断面図であって、図４（ｂ）と対比される図である。
【００２６】
図６を参照して、この終端抵抗素子では、Ｐ−型不純物拡散領域３１の周囲にＮ−型不純物拡散領域５１が形成され、Ｎ−型不純物拡散領域５１の周囲にＰ−型不純物拡散領域５２が形成され、Ｐ−型不純物拡散領域５２の周囲にＮ−型不純物拡散領域５３が形成される。
【００２７】
Ｎ−型不純物拡散領域５１、Ｐ−型不純物拡散領域５２およびＮ−型不純物拡散領域５３の表面にそれぞれＮ＋型不純物拡散層５４、Ｐ＋型不純物拡散層５５およびＮ＋型不純物拡散層５６が形成される。Ｎ＋型不純物拡散層５４とＰ＋型不純物拡散層５５、Ｐ＋型不純物拡散層５５とＮ＋型不純物拡散層５６、Ｎ＋型不純物拡散層５６とＮ型ウェル３０の各々は、フィールド酸化膜２５で分離される。Ｐ＋型不純物拡散層５５およびＮ＋型不純物拡散層５６の表面にそれぞれ電極５７，５８が形成され、電極５７，５８にはそれぞれ接地電位ＧＮＤおよび電源電位ＶＤＤが与えられる。Ｎ型ウェル３０には電源電位ＶＤＤが与えられるので、各ＰＮ接合部は逆バイアス状態にされる。
【００２８】
入力パッド５に流入した負極性のサージ電流は、Ｐ＋型不純物拡散層３２、Ｐ−型不純物拡散領域３１、Ｎ−型不純物拡散領域５１、Ｐ−型不純物拡散領域５２、Ｐ＋型不純物拡散層５５および電極５７を介して接地電位ＧＮＤのラインに吸収される。したがって、サージ電流が入力バッファ１４に流入して入力バッファ１４が破壊されるのを防止することができる。他の構成および動作は、図４（ａ）（ｂ）の終端抵抗素子１２と同じであるので、その説明は繰返さない。
【００２９】
［実施の形態３］
図７は、この発明の実施の形態３によるＬＳＩチップの入力回路の構成を示す回路ブロック図であって、図２と対比される図である。
【００３０】
図７を参照して、この入力回路が図２の入力回路と異なる点は、信号ＰＣＭが導入され、インバータ６１，６２、ＰチャネルＭＯＳトランジスタ６３およびＮチャネルＭＯＳトランジスタ６４が追加されている点である。インバータ６１は信号ＰＣＭを反転させて信号ＰＣＭ１を生成し、インバータ６２は信号ＰＣＭ１を反転させて信号ＰＣＭ２を生成する。ＰチャネルＭＯＳトランジスタ６３は、電源電位ＶＤＤのラインと終端抵抗素子１２の一方電極との間に接続され、そのゲートは信号ＰＣＭ２を受ける。ＮチャネルＭＯＳトランジスタ６４は、終端抵抗素子６４の一方電極と接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号ＰＣＭ１を受ける。
【００３１】
ＬＳＩチップが信号ＶＩを受信する場合は、信号ＰＣＭが「Ｌ」レベルにされてＭＯＳトランジスタ６３，６４が導通し、終端抵抗素子１２の一方電極がＰチャネルＭＯＳトランジスタ６３を介して電源電位ＶＤＤのラインに接続されるとともに終端抵抗素子１３の一方電極がＮチャネルＭＯＳトランジスタ６４を介して接地電位ＧＮＤのラインに接続される。これにより、信号ＶＩ用の信号伝達線と入力バッファ１４とのインピーダンス整合がとられ、信号ＶＩの波形劣化が防止される。
【００３２】
ＬＳＩチップが信号ＶＩを受信しない場合は、信号ＰＣＭが「Ｈ」レベルにされてＭＯＳトランジスタ６３，６４が非導通になり、終端抵抗素子１２，１３に流れる電流が遮断されて消費電力の低減化が図られる。
【００３３】
図８は、ＭＯＳトランジスタ１０，１１，６３，６４のレイアウトを示す図である。図８において、Ｎ型ウェルの表面にゲート酸化膜を介して、ＰチャネルＭＯＳトランジスタ６３のゲート電極６３ｇ１，６３ｇ２およびＰチャネルＭＯＳトランジスタ１０のゲート電極１０ｇ１，１０ｇ２が平行に配置される。４本のゲート電極６３ｇ１，６３ｇ２，１０ｇ１，１０ｇ２を覆うようにして、長方形のＰ型不純物拡散層６５が形成される。
【００３４】
Ｐ型不純物拡散層６５は、４本のゲート電極６３ｇ１，６３ｇ２，１０ｇ１，１０ｇ２によって、ＰチャネルＭＯＳトランジスタ６３の第１のソース領域６３ｓ１と、ＰチャネルＭＯＳトランジスタ６３のドレイン領域６３ｄと、ＰチャネルＭＯＳトランジスタ６３の第２ソース領域６３ｓ２およびＰチャネルＭＯＳトランジスタ１０の第１ソース領域１０ｓ１を兼ねる領域と、ＰチャネルＭＯＳトランジスタ１０のドレイン領域１０ｄと、ＰチャネルＭＯＳトランジスタ１０の第２ソース領域１０ｓ２とに分割される。
【００３５】
領域６３ｓ１，６３ｓ２（１０ｓ１），１０ｓ２およびゲート電極１０ｇ１，１０ｇ２の各々は、ビアホールＶＨを介して電源電位ＶＤＤを受ける。ゲート電極６３ｇ１，６３ｇ２の各々は、ビアホールＶＨを介して信号ＶＣＭ２を受ける。ドレイン領域６３ｄはビアホールＶＨを介して終端抵抗素子１２の一方電極に接続され、ドレイン領域１０ｄはビアホールＶＨを介して入力パッド５に接続される。
【００３６】
また、Ｐ型ウェルの表面にゲート酸化膜を介して、ＮチャネルＭＯＳトランジスタ６４のゲート電極６４ｇ１，６４ｇ２およびＮチャネルＭＯＳトランジスタ１１のゲート電極１１ｇ１，１１ｇ２が平行に配置される。４本のゲート電極６４ｇ１，６４ｇ２，１１ｇ１，１１ｇ２を覆うようにして、長方形のＮ型不純物拡散層６６が形成される。
【００３７】
Ｎ型不純物拡散層６６は、４本のゲート電極６４ｇ１，６４ｇ２，１１ｇ１，１１ｇ２によって、ＮチャネルＭＯＳトランジスタ６４の第１ソース領域６４ｓ１と、ＮチャネルＭＯＳトランジスタ６４のドレイン領域６４ｄと、ＮチャネルＭＯＳトランジスタ６４の第２のソース領域６４ｓ２およびＮチャネルＭＯＳトランジスタ１１の第１ソース領域１１ｓ１を兼ねる領域と、ＮチャネルＭＯＳトランジスタ１１のドレイン領域１１ｄと、ＮチャネルＭＯＳトランジスタ１１の第２ソース領域１１ｓ２とに分割される。
【００３８】
領域６４ｓ１，６４ｓ２（１１ｓ１），１１ｓ２およびゲート電極１１ｇ１，１１ｇ２の各々は、ビアホールＶＨを介して接地電位ＧＮＤを受ける。ゲート電極６４ｇ１，６４ｇ２の各々は、ビアホールＶＨを介して信号ＶＣＭ１を受ける。ドレイン領域６４ｄはビアホールＶＨを介して終端抵抗素子１３の一方電極に接続され、ドレイン領域１１ｄはビアホールＶＨを介して入力パッド５に接続される。
【００３９】
このレイアウト方法では、ゲート電極６３ｇ２と１０ｇ１の間のＰ型不純物拡散領域がＰチャネルＭＯＳトランジスタ６３のソース領域６３ｓ２とＰチャネルＭＯＳトランジスタ１０のソース領域１０ｓ１とを兼ね、ゲート電極６４ｇ２と１１ｇ１の間のＮ型不純物拡散領域がＮチャネルＭＯＳトランジスタ６４のソース領域６４ｓ２とＮチャネルＭＯＳトランジスタ１１のソース領域１１ｓ１とを兼ねるので、レイアウト面積が小さくてすむ。これに対して図９に示すように、ＰチャネルＭＯＳトランジスタ６３と１０を別々に形成し、ＮチャネルＭＯＳトランジスタ６４と１１を別々に形成した場合は、図８の場合に比べてレイアウト面積が大きくなる。
【００４０】
また、図１０は、この実施の形態３の変更例を示す回路ブロック図であって、図７と対比される図である。図１０を参照して、この入力回路が図７の入力回路と異なる点は、インバータ６１，６２が導通抵抗制御回路６７で置換されている点である。導通抵抗制御回路６７は、ＭＯＳトランジスタ６４，６３のゲートにそれぞれ制御電位Ｖ１，Ｖ２を与える。ＭＯＳトランジスタ６４，６３の導通抵抗値は、それぞれ制御電位Ｖ１，Ｖ２に応じて変化する。したがって、この変更例では、信号ＶＩ用の信号伝達線の特性インピーダンスに合せて、終端抵抗値を所望の値に調整することができ、信号ＶＩの反射を一層効果的に防止することができる。
【００４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００４２】
【発明の効果】
以上のように、この発明に係る半導体装置では、入力信号を受ける入力端子と、入力信号の反射を防止する終端抵抗素子とが設けられ、この終端抵抗素子は、第１の導電形式の半導体基板と、半導体基板の表面に形成された第１の導電形式と異なる第２の導電形式の第１の不純物拡散領域と、第１の不純物拡散領域の表面に形成され、第１の不純物拡散領域よりも不純物濃度が高い第２の導電形式の不純物拡散層と、不純物拡散層の表面に互いに離間して設けられ、それらのうちの一方が入力端子に接続され、他方が第１の電源電位のラインに接続された１対の電極を含む。したがって、不純物拡散層と半導体基板との間に不純物濃度が低い第１の不純物拡散領域を設けたので、ＰＮ接合部の容量値を小さくすることができ、入力信号の反射および減衰を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＬＳＩチップの全体構成を示すブロック図である。
【図２】図１に示した入力回路の構成を示す回路ブロック図である。
【図３】図２に示した終端抵抗素子の構成を示す図である。
【図４】実施の形態１の変更例を示す図である。
【図５】この発明の実施の形態２によるＬＳＩチップの終端抵抗素子の構成を示す断面図である。
【図６】実施の形態２の変更例を示す断面図である。
【図７】この発明の実施の形態３によるＬＳＩチップの入力回路の構成を示す回路ブロック図である。
【図８】図７に示したＭＯＳトランジスタのレイアウトを示す図である。
【図９】実施の形態３の効果を説明するための図である。
【図１０】実施の形態３の変更例を示す回路ブロック図である。
【符号の説明】
１  ＬＳＩチップ、２  半導体基板、３，４  電源パッド、５  入力パッド、６  入力回路、７  内部回路、８  出力回路、９  出力パッド、１０，６３  ＰチャネルＭＯＳトランジスタ、１１，６４  ＮチャネルＭＯＳトランジスタ、１２，１３  終端抵抗素子、１４  入力バッファ、２０  Ｐ型ウェル、２１，４２，５１，５３  Ｎ−型不純物拡散領域、２２，４５，５４，５６  Ｎ＋型不純物拡散層、３０  Ｎ型ウェル、３１，４１，４３，５２  Ｐ−型不純物拡散領域、３２，４４，４６，５５  Ｐ＋型不純物拡散層、２３，２４，３３，３４，４７，４８，５７，５８  電極、６１，６２  インバータ、６５  Ｐ型不純物拡散層、６６  Ｎ型不純物拡散層、ｓ  ソース、ｄ  ドレイン、ｇ  ゲート、ＶＨ  ビアホール、６７  導通抵抗制御回路。
【図１】
2004342897.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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