(57)【要約】【課題】チップ面積の増大を抑制しつつ、書き込みスピードを高速化することが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置を提供する。【解決手段】グローバルビット線（ＧＢＬ）と、第１、第２セクションビット線（ＳＢＬ〔Ａ〕、ＳＢＬ〔ｂ〕）と、ＧＢＬをＳＢＬ〔Ａ〕に接続する第１セクション選択トランジスタ（ＳＳＴ〔Ａ〕）と、ＧＢＬをＳＢＬ〔Ｂ〕に接続する第２セクション選択トランジスタ（ＳＳＴ〔Ｂ〕）と、ＳＳＴ〔Ａ〕及びＳＳＴ〔Ｂ〕のいずれかを選択するセクション選択回路（１１１）と、ＧＢＬの電位を受けるとともに、ＧＢＬに電位を与えるデータラッチ回路（ＤＬ）とを具備する。データラッチ回路（ＤＬ）は、ＳＢＬ〔Ａ〕及びＳＢＬ〔Ｂ〕からの読み出しデータを増幅するデータ増幅回路（ＳＬＣ）と、ＳＢＬ〔Ａ〕への書き込みデータ及び読み出しデータを保持する第１データ保持回路（ＬＣ〔Ａ〕）と、ＳＢＬ〔Ｂ〕への書き込みデータ及び読み出しデータを保持する第２データ保持回路（ＬＣ〔Ｂ〕）とを備える。【選択図】    図１
2004326974.tif 000002
【特許請求の範囲】
【請求項１】
グローバルビット線と、
第１セクションビット線と、
前記グローバルビット線を前記第１セクションビット線に接続する第１セクション選択トランジスタと、
前記第１セクションビット線に接続された、データ書き換えが可能な第１メモリセルと、
第２セクションビット線と、
前記グローバルビット線を前記第２セクションビット線に接続する第２セクション選択トランジスタと、
前記第２セクションビット線に接続された、データ書き換えが可能な第２メモリセルと、
前記第１セクション選択トランジスタ及び前記第２セクション選択トランジスタのいずれかを選択するセクション選択回路と、
前記グローバルビット線の電位を受けるとともに、前記グローバルビット線に電位を与えるデータラッチ回路とを具備し、
前記データラッチ回路は、
前記第１メモリセルから読み出された第１読み出しデータ及び前記第２メモリセルから読み出された第２読み出しデータを増幅するデータ増幅回路と、
前記第１メモリセルに書き込む第１書き込みデータ及び前記第１読み出しデータを保持する第１データ保持回路と、
前記第２メモリセルに書き込む第２書き込みデータ及び前記第２読み出しデータを保持する第２データ保持回路と
を含むことを特徴とする半導体集積回路装置。
【請求項２】
前記第１セクションビット線、前記第１セクション選択トランジスタ、及び前記第１メモリセルは、第１セクションを構成し、
前記第２セクションビット線、前記第２セクション選択トランジスタ、及び前記第２メモリセルは、第２セクションを構成し、
前記第１セクションは、前記データラッチ回路に沿って配置され、
前記第２セクションは、前記データラッチ回路と前記第１セクションとの間に配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１メモリセル、前記第２メモリセル、前記第１セクション選択トランジスタ、及び前記第２セクション選択トランジスタはそれぞれ、同じセルウェル領域に配置され、
前記データラッチ回路は、前記セルウェル領域以外に配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記データラッチ回路は、データ消去時に、前記データ増幅回路、前記第１データ保持回路、及び前記第２データ保持回路を、前記グローバルビット線から電気的に分離する分離トランジスタを含むことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記分離トランジスタは、前記セルウェル領域と前記データラッチ回路との間の半導体基板に形成されることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項６】
前記分離トランジスタのチャネル長は、前記データ保持回路、前記第１データ保持回路、及び前記第２データ保持回路に含まれるトランジスタのチャネル長よりも長いことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記セクション選択回路は、データ消去時に、前記第１セクション選択トランジスタのゲート電極及び前記第２セクション選択トランジスタのゲート電極を電気的に浮遊な状態に制御する制御回路を有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項８】
前記第１メモリセルは、第１ドレイン側ブロック選択トランジスタと、第１ソース側ブロック選択トランジスタと、前記第１ドレイン側ブロック選択トランジスタと前記第１ソース側ブロック選択トランジスタとの間に接続された少なくとも１つの第１セルトランジスタとを含み、
前記第２メモリセルは、第２ドレイン側ブロック選択トランジスタと、第２ソース側ブロック選択トランジスタと、前記第２ドレイン側ブロック選択トランジスタと前記第２ソース側ブロック選択トランジスタとの間に接続された少なくとも１つの第２セルトランジスタとを含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項９】
前記第１、第２ドレイン側選択トランジスタ、前記第１、第２ソース側トランジスタ、前記第１、第２セルトランジスタ、及び前記第１、第２セクション選択トランジスタはそれぞれ、同じ活性領域に形成されることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記第１セクション選択トランジスタのソース／ドレイン拡散層の一方は、前記第１セルトランジスタのソース／ドレイン拡散層の一方と共有され、この共有されたソース／ドレイン拡散層に前記第１セクションビット線が接続され、
前記第２セクション選択トランジスタのソース／ドレイン拡散層の一方は、前記第２セルトランジスタのソース／ドレイン拡散層の一方と共有され、この共有されたソース／ドレイン拡散層に前記第２セクションビット線が接続され、
前記第１セクション選択トランジスタのソース／ドレイン拡散層の他方は、前記第２セクション選択トランジスタのソース／ドレイン拡散層の他方と共有され、この共有されたソース／ドレイン拡散層に前記グローバルビット線が接続されることを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
前記第１、第２セクションビット線は同じ導電体層から構成され、前記グローバルビット線は前記第１、第２セクションビット線と異なる導電体層から構成されることを特徴とする請求項１０に記載の半導体集積回路装置。
【請求項１２】
前記第１データ保持回路に保持された第１書き込みデータを、前記グローバルビット線及び前記第１セクション選択トランジスタを介して前記第１セクションビット線に転送し、前記第１書き込みデータを前記第１セクションビット線の電位として前記第１セクションビット線に記憶させ、記憶させた第１書き込みデータに基いて、前記第１メモリセルに前記第１書き込みデータを書き込み、
前記第１書き込みデータを前記第１セクションビット線に記憶させた後、前記第２データ保持回路に保持された第２書き込みデータを、前記グローバルビット線及び前記第２セクション選択トランジスタを介して前記第２セクションビット線に転送し、前記第２書き込みデータを前記第２セクションビット線の電位として前記第２セクションビット線に記憶させ、記憶させた第２書き込みデータに基いて、前記第２メモリセルに前記第２書き込みデータを書き込むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１３】
前記第１書き込みデータは、前記第１セクション選択トランジスタを導通、前記第２セクション選択トランジスタを遮断して前記グローバルビット線中の電荷を前記第１セクションビット線に転送した後、前記第１セクション選択トランジスタを遮断することで前記第１セクションビット線に記憶され、
前記第２書き込みデータは、前記第１セクション選択トランジスタを遮断、前記第２セクション選択トランジスタを導通して前記グローバルビット線中の電荷を前記第２セクションビット線に転送した後、前記第２セクション選択トランジスタを遮断することで前記第２セクションビット線に記憶されることを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記第１データ保持回路に保持された第１書き込みデータを、前記グローバルビット線及び前記第１セクション選択トランジスタを介して前記第１セクションビット線に転送し、前記第１書き込みデータを前記第１セクションビット線の電位として前記第１セクションビット線に記憶させ、記憶させた第１書き込みデータに基いて、前記第１メモリセルに前記第１書き込みデータを書き込み、
前記第１書き込みデータの書き込み中に、前記第２メモリセルから前記第２セクション選択トランジスタ及び前記グローバルビット線を介してデータを読み出すことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１５】
前記第１書き込みデータは、前記第１セクション選択トランジスタを導通、前記第２セクション選択トランジスタを遮断して前記グローバルビット線中の電荷を前記第１セクションビット線に転送した後、前記第１セクション選択トランジスタを遮断することで前記第１セクションビット線に記憶され、
前記第１書き込みデータが前記第１セクションビット線に記憶された後、前記第１、第２セクション選択トランジスタ各々が遮断された状態で前記グローバルビット線をプリチャージし、前記第１セクション選択トランジスタを遮断、前記第２セクション選択トランジスタを導通して前記第２メモリセルからデータを読み出すことを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項１６】
請求項１乃至請求項１５いずれか一項に記載の半導体集積回路装置を内蔵したＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近時、データの書き換えが可能な不揮発性半導体記憶装置は、携帯電子機器の記録メディアとして、急速に普及しつつある。
【０００３】
このような不揮発性半導体記憶装置において、高速な書き込みスピードに対する要求が、例えば、デジタルスチルカメラ等のマーケットにおいて大きくなってきている。これは記録メディアに記憶させる写真等のメディア容量が、近時急速に大きくなっているためである。
【０００４】
この要求に応えるため、不揮発性半導体記憶装置においては、書き込みページ長を長くし、同時に書き込むメモリセルの個数を増やすことで書き込みスピードを高速化するようにしている。例えば、ＮＡＮＤ型不揮発性半導体記憶装置のページ長は、通常５１２バイトである。このページ長を、例えば、４倍の２ｋバイトに拡大する。これにより、ページ長５１２バイトの装置に比較し、書き込みスピードを、約４倍速くすることができる。
【０００５】
この種のＮＡＮＤ型不揮発性半導体記憶装置の典型的な例を図３１に示す。
【０００６】
図３１に示すように、メモリセルアレイ及び５１２バイト分のデータラッチ回路をひとつの塊とし、この塊を、１つのチップ中に４セット配置する。記憶容量を変更しない場合には、一つのメモリセルアレイに含まれるメモリセルの個数は１／４にすることができる。しかし、５１２バイト（＝４ｋビット）のデータラッチ回路がチップ全体に占める面積の割合は大きい。このようなデータラッチ回路を、４セット配置（２ｋバイト（＝１６ｋビット））したり、さらに書き込みスピードを高速化するために８セット配置（４ｋバイト（＝３２ｋビット））したりすると、チップ面積が増大する。
【０００７】
そこで、データラッチ回路の増加を抑えつつ、書き込みスピードを高速化できる書き込み方法が、非特許文献１に記載されている。
【０００８】
典型的なＮＡＮＤ型不揮発性半導体記憶装置では、１つのビット線に、約１０００個のＮＡＮＤ束（ＮＡＮＤ  ｓｔｒｉｎｇ）が接続されている。書き込み時には、約１０００個のＮＡＮＤ束のうち、書き込みが行われるセルトランジスタを含んだ１個のＮＡＮＤ束が選択される。この理由は、データラッチ回路から、常に０Ｖをセルトランジスタのチャンネルに供給し続け、セルトランジスタの、例えば、浮遊ゲートに、十分に電荷（例えば、電子）を供給するためである。しかし、セルトランジスタの微細化とともに浮遊ゲートに注入される電荷の量が減ってきた。そこで、非特許文献１に記載されているように、ビット線中に蓄えた電荷を、セルトランジスタの浮遊ゲートに注入するＮＡＮＤ型不揮発性半導体記憶装置が提案されるに至っている。
【０００９】
非特許文献１では、データラッチ回路（Ｐａｇｅ  Ｂｕｆｆｅｒ）をチップのセンターに配置し、データラッチ回路の上下にメモリセルアレイを配置する。データの書き込みは、上側（Ｕｐｐｅｒ  ｂａｎｋ）メモリセルアレイのビット線及び下側（Ｌｏｗｅｒ  ｂａｎｋ）メモリセルアレイのビット線それぞれに蓄えた電荷を使用し、上側メモリセルアレイと下側メモリセルアレイとで同時に行う。これにより、データラッチ回路の増加を抑えつつ、書き込みスピードが高速化される。
【００１０】
【非特許文献１】
Ｋｅｎ  Ｔａｋｅｕｃｈｉ  ｅｔ  ａｌ．  「Ａ  Ｄｕａｌ  Ｐａｇｅ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｓｃｈｅｍｅ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  Ｍｕｌｔｉ−Ｇｂ−Ｓｃａｌｅ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」  ２０００  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．１５６  −  ｐｐ．１５７
【００１１】
【発明が解決しようとする課題】
記録メディアに記憶させるメディア容量が近時急速に大きくなってきており、不揮発性半導体記憶装置における書き込みスピード高速化の要求が高まってきている。しかしながら、書き込みスピードを高速化するために、“書き込みページ長を長くし、同時に書き込むメモリセルの個数を増やす”という典型的な方法では、データラッチ回路が増加し、チップ面積が大きくなる、という事情がある。
【００１２】
対して、非特許文献１に記載された書き込み方法では、データラッチ回路の増加を抑えることができる。しかしながら、チップ面積を大きくする要因は、データラッチ回路だけに限られるものではない。
【００１３】
この発明は、上記事情に鑑み為されたもので、その目的は、チップ面積の増大を抑制しつつ、書き込みスピードを高速化することが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置、及びこの半導体集積回路装置を内蔵したＩＣカードを提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置はグローバルビット線と、第１セクションビット線と、前記グローバルビット線を前記第１セクションビット線に接続する第１セクション選択トランジスタと、
前記第１セクションビット線に接続された、データ書き換えが可能な第１メモリセルと、第２セクションビット線と、前記グローバルビット線を前記第２セクションビット線に接続する第２セクション選択トランジスタと、前記第２セクションビット線に接続された、データ書き換えが可能な第２メモリセルと、前記第１セクション選択トランジスタ及び前記第２セクション選択トランジスタのいずれかを選択するセクション選択回路と、前記グローバルビット線の電位を受けるとともに、前記グローバルビット線に電位を与えるデータラッチ回路とを具備する。そして、前記データラッチ回路は、前記第１メモリセルから読み出された第１読み出しデータ及び前記第２メモリセルから読み出された第２読み出しデータを増幅するデータ増幅回路と、前記第１メモリセルに書き込む第１書き込みデータ及び前記第１読み出しデータを保持する第１データ保持回路と、前記第２メモリセルに書き込む第２書き込みデータ及び前記第２読み出しデータを保持する第２データ保持回路とを含むことを特徴としている。
【００１５】
上記目的を達成するために、この発明の第２態様に係るＩＣカードは、上記第１態様に係る半導体集積回路装置を内蔵することを特徴としている。
【００１６】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
（第１実施形態）
この発明の第１実施形態に係る不揮発性半導体記憶装置は、ビット線を、グローバルビット線とセクションビット線とに分離し、セクションビット線に蓄えられる電荷を、データ書き込みに使用する。これにより、データを、同じグローバルビット線に接続された複数のセクションに同時に書き込むことが可能となり、かつデータラッチ回路を複数のセクションで共有することが可能となる。このため、データラッチ回路の回路規模の増大を抑制しつつ、書き込みスピードの高速化が達成される。
【００１８】
図１はこの発明の第１実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図、図２はメモリセルアレイの一等価回路例を示す等価回路図である。なお、第１実施形態では、８個のセクション〔Ａ〕〜セクション〔Ｈ〕中の、任意のメモリセルに、データを同時に書き込む場合を例として説明するが、データを同時に書き込むセクション数は８個に限られるものではなく、セクション分割数は任意である。
【００１９】
図１及び図２に示すように、例えば、Ｐ型半導体基板１００内には、セルＮ型ウェル領域１０１が形成され、セルＮ型ウェル領域１０１内には、セルＰ型ウェル領域１０２が形成されている。メモリセルアレイ１０３は、セルＰ型ウェル領域１０２内に形成される。本例のメモリセルアレイ１０３は、８個のセクション〔Ａ〕〜セクション〔Ｈ〕に分かれる。セクション〔Ａ〕〜セクション〔Ｈ〕は、ビット線が延びる方向（本明細書ではカラム方向と定義する）に沿って並ぶ。メモリセルアレイ１０３の上方には、ｍ本のグローバルビット線ＧＢＬ１〜ＧＢＬｍが配置される。ＧＢＬ１〜ＧＢＬｍは、カラム方向と交差し、ワード線が延びる方向（本明細書ではロウ方向と定義する）に沿って並ぶ。セクション〔Ａ〕〜セクション〔Ｈ〕内にはそれぞれ、ｍ本のセクションビット線ＳＢＬ１〜ＳＢＬｍが配置される。ＳＢＬ１〜ＳＢＬｍは、ロウ方向に沿って並ぶ。ＳＢＬ１〜ＳＢＬｍにはそれぞれ、データ書き換えが可能なメモリセルが複数個接続される。メモリセルの一例は、ＮＡＮＤ型メモリセルである。ＮＡＮＤ型メモリセルは、図２に示すように、ドレイン側ブロック選択トランジスタＳＴＤと、ソース側ブロック選択トランジスタＳＴＳと、ＳＴＤとＳＴＳとの間に接続された少なくとも１つのセルトランジスタＣＴとを含む。本明細書では、ＳＴＤ、ＣＴ、ＳＴＳを含むトランジスタユニットを、ＮＡＮＤ束と呼ぶ。図３、図４Ａ及び図４Ｂに、ＮＡＮＤ束の一構造例を示す。
【００２０】
図３は第１実施形態に係る装置のメモリセルアレイ１０３の一平面パターン例を示す平面図、図４Ａは図３中の４Ａ−４Ａ線に沿う断面図、図４Ｂは図３中の４Ｂ−４Ｂ線に沿う断面図である。
【００２１】
図３、図４Ａ及び図４Ｂに示すように、例えば、Ｐ型シリコンからなるＰ型半導体基板１００内にはセルＮ型ウェル１０１が形成され、セルＮ型ウェル１０１内にはセルＰ型ウェル１０２が形成されている。セルＰ型ウェル１０２の表面には、例えば、シリコン酸化膜からなるトンネル絶縁膜１０４が形成されている。トンネル絶縁膜１０４上には浮遊ゲートＦＧが形成され、浮遊ゲートＦＧ上には層間膜１０５として、例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造絶縁膜が形成されている。層間膜１０５上には、制御ゲートＣＧが形成されている。制御ゲートＣＧはワード線ＷＬである。セルトランジスタＣＴは、例えば、トンネル絶縁膜１０４、浮遊ゲートＦＧ、層間膜１０５、及び制御ゲートＣＧからなるスタックゲート構造を持つしきい値可変型トランジスタから構成される。セルトランジスタＣＴは、例えば、スタックゲート構造を持つしきい値可変型トランジスタから構成されるが、セルトランジスタの構造としては、これに限られるものではない。
【００２２】
セルトランジスタＣＴのソース／ドレイン拡散層１０６は、隣り合うセルトランジスタＣＴで共有されることで直列に接続される。直列に接続されたセルトランジスタＣＴは、ドレイン側ブロック選択トランジスタＳＴＤとソース側ブロック選択トランジスタＳＴＳとによって挟まれる。
【００２３】
ＳＴＳのソース／ドレイン拡散層１０６の一方は、セルトランジスタＣＴのソース／ドレイン拡散層１０６と共有される。ＳＴＳのソース／ドレイン拡散層１０６の他方（１０６Ｓ）は、隣り合うＮＡＮＤ束中のＳＴＳのソース／ドレイン拡散層１０６（１０６Ｓ）と共有される。ソース／ドレイン拡散層１０６Ｓはセルソース線ＳＬに、例えば、導電性プラグ１０７を介して接続される。本例のＳＬは、第１層金属層により形成される。ＳＬは、ロウ方向に延び、例えば、セルウェル領域１０１、１０２以外の領域に配置されたセルソース線バイアス回路１０８に接続される。
【００２４】
ＳＴＤのソース／ドレイン拡散層１０６の一方は、セルトランジスタＣＴのソース／ドレイン拡散層１０６と共有される。ソース／ドレイン拡散層１０６Ｄは、セクションビット線ＳＢＬに、例えば、導電性プラグ１０９を介して接続される。ＳＢＬは、例えば、第１層金属層の上層にある第２層金属層により形成される。ＳＢＬは、カラム方向に延び、セクション〔Ａ〕〜セクション〔Ｈ〕内それぞれに配置された、１列分のＮＡＮＤ束それぞれにドレイン側ブロック選択トランジスタＳＴＤを介して接続される。
【００２５】
本例では、ＳＴＳとＳＴＤとの間に挟まれるセルトランジスタＣＴの直列接続数を８個としているが、直列接続数は８個に限られるものではない。８個以上でも良く、また、８個未満でも良い。もちろん、ＳＴＳとＳＴＤとの間に１個のセルトランジスタＣＴを挟んだ、所謂３トランジスタ型メモリセルとすることも可能であるし、ＳＴＳとＳＴＤとの間に、複数のセルトランジスタＣＴを並列接続することも可能である。
【００２６】
セクションビット線ＳＢＬ１〜ＳＢＬｍのうち、セクション〔Ａ〕内に配置されたＳＢＬ１〔Ａ〕〜ＳＢＬｍ〔Ａ〕は、セクション選択トランジスタＳＳＴ１〔Ａ〕〜ＳＳＴｍ〔Ａ〕を介してＧＢＬ１〜ＧＢＬｍに接続される。同様に、セクション〔Ｂ〕内に配置されたＳＢＬ１〔Ｂ〕〜ＳＢＬｍ〔Ｂ〕は、ＳＳＴ１〔Ｂ〕〜ＳＳＴｍ〔Ｂ〕を介してＧＢＬ１〜ＧＢＬｍに接続され、…、セクション〔Ｈ〕内に配置されたＳＢＬ１〔Ｈ〕〜ＳＢＬｍ〔Ｈ〕は、ＳＳＴ１〔Ｈ〕〜ＳＳＴｍ〔Ｈ〕を介してＧＢＬ１〜ＧＢＬｍに接続される。
【００２７】
ＳＳＴ１〔Ａ〕〜ＳＳＴｍ〔Ａ〕は、セクション〔Ａ〕が選択されたとき、ＧＢＬ１〜ＧＢＬｍをＳＢＬ１〔Ａ〕〜ＳＢＬｍ〔Ａ〕に接続する。同様に、ＳＳＴ１〔Ｂ〕〜ＳＳＴｍ〔Ｂ〕は、セクション〔Ｂ〕が選択されたとき、ＧＢＬ１〜ＧＢＬｍをＳＢＬ１〔Ｂ〕〜ＳＢＬｍ〔Ｂ〕に接続し、…、ＳＳＴ１〔Ｈ〕〜ＳＳＴｍ〔Ｈ〕は、セクション〔Ｈ〕が選択されたとき、ＧＢＬ１〜ＧＢＬｍをＳＢＬ１〔Ｈ〕〜ＳＢＬｍ〔Ｈ〕に接続する。本例のＳＳＴ１〔Ａ〕〜ＳＳＴｍ〔Ａ〕及びＳＳＴ１〔Ｂ〕〜ＳＳＴｍ〔Ｂ〕は、セクション〔Ａ〕とセクション〔Ｂ〕との間に配置され、ＧＢＬ１〜ＧＢＬｍとのコンタクトを共有する。同様に、ＳＳＴ１〔Ｃ〕〜ＳＳＴｍ〔Ｃ〕及びＳＳＴ１〔Ｄ〕〜ＳＳＴｍ〔Ｄ〕は、セクション〔Ｃ〕とセクション〔Ｄ〕との間に配置され、ＧＢＬ１〜ＧＢＬｍとのコンタクトを共有し、…、ＳＳＴ１〔Ｇ〕〜ＳＳＴｍ〔Ｇ〕及びＳＳＴ１〔Ｈ〕〜ＳＳＴｍ〔Ｈ〕は、セクション〔Ｇ〕とセクション〔Ｈ〕との間に配置され、ＧＢＬ１〜ＧＢＬｍとのコンタクトを共有する。これらセクション選択トランジスタＳＳＴは、セルトランジスタＣＴと同様に、セルＰ型ウェル領域１０２上に形成される。これらＳＳＴのゲート絶縁膜には、例えば、セルトランジスタＣＴのトンネル絶縁膜１０４と同じ膜が用いられ、ＳＳＴのゲート絶縁膜の厚さは、セルトランジスタＣＴのトンネル絶縁膜１０４の厚さと同じとされる。
【００２８】
セクションどうしの境界部分では、ドレイン側ブロック選択トランジスタＳＴＤのソース／ドレイン拡散層１０６Ｄは、セクション選択トランジスタＳＳＴ〔Ａ〕のソース／ドレイン拡散層１０６の一方と共有される。ＳＳＴ〔Ａ〕のソース／ドレイン拡散層１０６の他方（１０６ＤＤ）は、隣り合うセクション中のセクション選択トランジスタＳＳＴ〔Ｂ〕のソース／ドレイン拡散層１０６（１０６ＤＤ）と共有される。ソース／ドレイン拡散層１０６ＤＤは、グローバルビット線ＧＢＬに、例えば、導電性プラグ１１０を介して接続される。ＧＢＬは、例えば、第２層金属層の上層にある第３層金属層により形成される。ＧＢＬは、カラム方向に延び、セクション〔Ａ〕〜セクション〔Ｈ〕内それぞれに配置された、１列分のセクションビット線ＳＢＬそれぞれにセクション選択トランジスタＳＳＴを介して接続される。セクション〔Ａ〕〜セクション〔Ｈ〕は、セクション選択回路１１１により選択される。
【００２９】
セクション選択回路１１１は、例えば、セルウェル領域１０１、１０２以外の領域に配置され、例えば、メモリセルアレイの“ロウ”を選択するロウデコーダＲ．ＤＥＣ．内に配置される。本例のセクション選択回路１１１は、セクション選択回路１１１〔Ａ／Ｂ〕、１１１〔Ｃ／Ｄ〕、１１１〔Ｅ／Ｆ〕、及び１１１〔Ｇ／Ｈ〕の４個に分かれる。セクション選択回路１１１〔Ａ／Ｂ〕は、セクション〔Ａ〕を選択する信号を、セクション選択線ＳＳ〔Ａ〕を介してＳＳＴ１〔Ａ〕〜ＳＳＴｍ〔Ａ〕のゲートに与えるとともに、セクション〔Ｂ〕を選択する信号を、セクション選択線ＳＳ〔Ｂ〕を介してＳＳＴ１〔Ｂ〕〜ＳＳＴｍ〔Ｂ〕のゲートに与える。以下同様に、セクション選択回路１１１〔Ｃ／Ｄ〕は、セクション〔Ｃ〕を選択する信号を、セクション選択線ＳＳ〔Ｃ〕を介してＳＳＴ１〔Ｃ〕〜ＳＳＴｍ〔Ｃ〕のゲートに与えるとともに、セクション〔Ｄ〕を選択する信号を、セクション選択線ＳＳ〔Ｄ〕を介してＳＳＴ１〔Ｄ〕〜ＳＳＴｍ〔Ｄ〕のゲートに与え、…、セクション選択回路１１１〔Ｇ／Ｈ〕は、セクション〔Ｇ〕を選択する信号を、セクション選択線ＳＳ〔Ｇ〕を介してＳＳＴ１〔Ｇ〕〜ＳＳＴｍ〔Ｇ〕のゲートに与えるとともに、セクション〔Ｈ〕を選択する信号を、セクション選択線ＳＳ〔Ｈ〕を介してＳＳＴ１〔Ｈ〕〜ＳＳＴｍ〔Ｈ〕のゲートに与える。本例では、セクション選択回路１１１〔Ａ／Ｂ〕は、セクション〔Ａ〕に対応するＲ．ＤＥＣ．〔Ａ〕とセクション〔Ｂ〕に対応するＲ．ＤＥＣ．〔Ｂ〕との間に配置される。以下同様に、セクション選択回路１１１〔Ｃ／Ｄ〕は、Ｒ．ＤＥＣ．〔Ｃ〕とＲ．ＤＥＣ．〔Ｄ〕との間に配置され、…、セクション選択回路１１１〔Ｇ／Ｈ〕は、Ｒ．ＤＥＣ．〔Ｇ〕とＲ．ＤＥＣ．〔Ｈ〕との間に配置される。
【００３０】
図５Ａはセクション選択回路の一回路例を示す回路図である。図５Ａでは、セクション選択回路１１１〔Ａ／Ｂ〕を示すが、他のセクション選択回路１１１〔Ｃ／Ｄ〕〜１１１〔Ｇ／Ｈ〕についても同様の回路である。また、ＮＡＮＤ束をひとつの四角いボックスで表記する。このボックス内の等価回路は、図５Ｂに示す通りである。
【００３１】
図５Ａに示すように、セクション〔Ａ〕とセクション〔Ｂ〕との間には、ドレイン端子を共有し、このドレイン端子にＧＢＬを共通に接続したセクション選択トランジスタＳＳＴ〔Ａ〕及びＳＳＴ〔Ｂ〕が接続される。ＳＳＴ〔Ａ〕及びＳＳＴ〔Ｂ〕のゲート電極は、セクション選択回路１１１〔Ａ／Ｂ〕から延びる２本のセクション選択線ＳＳ〔Ａ〕及びＳＳ〔Ｂ〕に接続される。セクション選択回路１１１内には、消去動作時に、セクション選択線ＳＳ〔Ａ〕及びＳＳ〔Ｂ〕を電気的にフローティング状態にする高電圧系Ｎチャネル型トランジスタ１１２〔Ａ〕及び１１２〔Ｂ〕が配置されている。高耐圧系トランジスタ１１２〔Ａ〕及び１１２〔Ｂ〕のゲート電極には、信号ＥＲＡＳＥ−ＯＦＦが供給される。信号ＥＲＡＳＥ−ＯＦＦは、書き込み動作時及び読み出し動作時に“ＨＩＧＨ”レベルとされ、高耐圧系トランジスタ１１２〔Ａ〕及び１１２〔Ｂ〕を導通させ、消去動作時に“ＬＯＷ”レベル、例えば０Ｖとされ、高耐圧系トランジスタ１１２〔Ａ〕及び１１２〔Ｂ〕を非導通とする。信号ＥＲＡＳＥ−ＯＦＦの電位は、例えば、昇圧回路から供給され、その“ＨＩＧＨ”レベルの電位の一例は、電源電圧ＶＣＣよりもＮチャネル型トランジスタのしきい値分高い電位である。
【００３２】
高耐圧系トランジスタ１１２〔Ａ〕及び１１２〔Ｂ〕の電流通路の一端は、セクション選択線ＳＳ〔Ａ〕及びＳＳ〔Ｂ〕に接続され、他端はバッファ用インバータ回路１１３〔Ａ〕及び１１３〔Ｂ〕を介して、グローバルセクション選択信号線ＧＳ〔Ａ〕及びＧＳ〔Ｂ〕に接続される。本例の信号線ＧＳ〔Ａ〕の電位は、セクション〔Ａ〕が選択されたときに“ＬＯＷ”レベルとなり、インバータ回路１１３〔Ａ〕、高耐圧系トランジスタ１１２〔Ａ〕を介してＳＳＴ〔Ａ〕を導通させる。信号線ＧＳ〔Ｂ〕の電位はセクション〔Ｂ〕が選択されたときに“ＬＯＷ”レベルとなり、インバータ回路１１３〔Ｂ〕、高耐圧トランジスタ１１２〔Ｂ〕を介してＳＳＴ〔Ｂ〕を導通させる。
【００３３】
グローバルビット線ＧＢＬ１〜ＧＢＬｍは、データラッチ回路ＤＬ１〜ＤＬｍに接続される。データラッチ回路ＤＬ１〜ＤＬｍは、例えば、セルウェル領域１０１、１０２以外の領域に配置される。
【００３４】
図６はデータラッチ回路の一回路例を示す回路図である。図６には、データラッチ回路ＤＬ１〜ＤＬｍのうちの一個が示されている。
【００３５】
図６に示すように、データラッチ回路ＤＬには、高耐圧系Ｎチャネル型トランジスタ１１４、センス回路ＳＬＣ、及びセクション〔Ａ〕〜セクション〔Ｈ〕それぞれに対応するデータラッチＬＣ〔Ａ〕〜データラッチＬＣ〔Ｈ〕が配置されている。
【００３６】
グローバルビット線ＧＢＬは、高耐圧系トランジスタ１１４の電流通路の一端に接続される。高耐圧系トランジスタ１１４の電流通路の他端は、ＶＣＣ系Ｎチャネル型トランジスタ１１５の電流通路の一端に接続される。高耐圧系トランジスタ１１５はセルウェル領域１０１、１０２以外の領域に配置され、例えば、Ｐ型半導体基板１００内に配置される。トランジスタ１１５は、高耐圧系トランジスタ１１４を間に挟んでメモリセルアレイ１０３に相対して配置される。
【００３７】
高耐圧系トランジスタ１１４のゲート電極の電位は、読み出し動作時及び書き込み動作時に、高耐圧系トランジスタ１１４を導通させるために高レベルとなり、消去動作時に、高耐圧系トランジスタ１１４を非導通にするために、例えば、０Ｖに制御される。高耐圧系トランジスタ１１４は、消去動作時に、セルＰ型ウェル領域１０２及びセルＮ型ウェル領域１０１を介してグローバルビット線ＧＢＬに対して供給される、例えば、２０Ｖ程度の高電圧がデータラッチ回路ＤＬの内部に伝達されないようにするための、所謂分離トランジスタである。このため、高耐圧系トランジスタ１１４のサイズは、例えば、データラッチ回路ＤＬ内の他のトランジスタ、例えば、ＶＣＣ系トランジスタのサイズよりも大きい。高耐圧系トランジスタ１１４の大きさの一例、例えば、高耐圧系トランジスタ１１４のチャネル長の一例は、ＶＣＣ系トランジスタのチャネル長の６倍以上である。
【００３８】
トランジスタ１１５のゲート電極には、読み出し動作時、グローバルビット線ＧＢＬの充電電圧を制御するために、電源電圧ＶＣＣと０Ｖとの間の所定の電圧が供給され、書き込み動作時には電源電圧ＶＣＣが所定の期間供給される。
【００３９】
トランジスタ１１５の電流通路の他端は、Ｖｃｃ系Ｎチャネル型トランジスタ１１６〔Ａ〕〜１１６〔Ｈ〕を介して書き込みデータラッチＬＣ〔Ａ〕〜ＬＣ〔Ｈ〕に接続される。ＬＣ〔Ａ〕〜ＬＣ〔Ｈ〕はクロックドインバータＣＬＫ１１とＣＬＫ１２とにより構成される。ＬＣ〔Ａ〕〜ＬＣ〔Ｈ〕には、書き込みデータの入力動作時に、例えば、チップ外部から入力される書き込みデータが、Ｉ／Ｏデータバス（Ｉ／Ｏ  Ｂｕｓ）とＮチャネル型トランジスタ１１７〔Ａ〕〜１１７〔Ｈ〕を介して入力される。ＬＣ〔Ａ〕〜ＬＣ〔Ｈ〕は入力された書き込みデータを保持する。
【００４０】
さらに、トランジスタ１１５の電流通路の他端は、Ｖｃｃ系Ｎチャネル型トランジスタ１１８を介して読み出しセンス回路ＳＬＣに接続される。ＳＬＣは、クロックドインバータＣＬＫ２１とＣＬＫ２２とにより構成される。ＳＬＣは、読み出し動作時、書き込み動作時におけるベリファイ読み出し動作時、及び消去動作時におけるベリファイ読み出し動作時に、グローバルビット線ＧＢＬの電位をセンスし、センスした読み出しデータを保持する。保持したデータは、トランジスタ１１８、１１６〔Ａ〕〜１１６〔Ｈ〕、ＬＣ〔Ａ〕〜ＬＣ〔Ｈ〕内のクロックドインバータＣＬＫ１１、トランジスタ１１７〔Ａ〕〜１１７〔Ｈ〕を介してＩ／Ｏ  Ｂｕｓに伝達され、メモリチップ外部に出力される。
【００４１】
さらに、トランジスタ１１５の電流通路の他端は、ＶＣＣ系Ｎチャネル型トランジスタ１１９、ＶＣＣ系Ｐチャネル型トランジスタ１２０を介して、例えば、電位ＶＣＣが供給される端子１２１に接続される。
【００４２】
次に、第１実施形態に係る不揮発性半導体記憶装置の一動作例について、説明する。
【００４３】
〔読み出し動作〕
読み出し動作時には、Ｐチャネル型トランジスタ１２０が導通状態となり、Ｎチャネル型トランジスタ１１９、１１５、１１４を介してグローバルビット線ＧＢＬを所定の電圧にプリチャージする。また、セクション選択回路１１１によりセクション〔Ａ〕〜セクション〔Ｈ〕のいずれかを選択し、選択したセクション内のセクションビット線ＳＢＬをプリチャージする。その後、選択したセクション内で、ロウデコーダにより選択されたメモリセルがオンするかオフするかにより、ＳＢＬ、ＧＢＬの電位が変化する。具体的な一例は、トランジスタ１１５のゲート電位が、例えば、１．６Ｖに制御されており、ＧＢＬ、ＳＢＬが、例えば、１Ｖに充電されるとする。その後、メモリセルがオンし、所定の電流（例えば、１００ｍＶ）の電流を流したとすると、ＧＢＬ、ＳＢＬの電位が、例えば、０．９Ｖに低下する。トランジスタ１１５とトランジスタ１１９とのノード１２２の電位は、ＧＢＬ／ＳＢＬプリチャージ動作後には、トランジスタ１１９のゲート電位（例えば、ＶＣＣ）よりも、トランジスタ１１９のしきい値分低い値である（例えば、２．４Ｖ）。ＧＢＬの電位が０．９Ｖに低下すると、ノード１２２の電位は、ＧＢＬの電位と同電位の０．９Ｖまで低下する。また、メモリセルがオフし、所定の電流を流さない場合、ＧＢＬ、ＳＢＬの電位は１Ｖのプリチャージ電位を保持する。そのため、トランジスタ１１５はオフ状態を保持し、ノード１２２の電位も２．４Ｖを保持したままとなる。
【００４４】
センス回路ＳＬＣ内のクロックドインバータＣＬＫ２２は、トランジスタ１１８が導通することにより、ＧＢＬの電位の状態をセンスし、その後クロックドインバータＣＬＫ２１が導通することにより、読み出しデータをＳＬＣ内に“１”または“０”データとして保持する。この後、データラッチＬＣ〔Ａ〕〜ＬＣ〔Ｈ〕のうち、選択したセクションに対応するデータラッチに、トランジスタ１１６〔Ａ〕〜１１６〔Ｈ〕のいずれかを介して転送する。
【００４５】
〔書き込み動作〕
ＮＡＮＤ型不揮発性半導体記憶装置の書き込み方式は、よく知られているようにトンネル絶縁膜を介してチャネル中の電子を、浮遊ゲートＦＧに注入することにより行われる。
【００４６】
本例では、“０”データを書き込む場合、例えば、０Ｖを、グローバルビット線ＧＢＬからセクションビット線ＳＢＬに転送し、さらに、転送された０Ｖを、ＳＢＬから選択されたセルトランジスタＣＴのチャンネルまで転送する。例えば、選択されたＮＡＮＤ束内のブロック選択トランジスタＳＴＤ、ＳＴＳのゲートにはＶＣＣの電圧を印加し、選択されたＮＡＮＤ束内の非選択セルトランジスタＣＴの制御ゲートＣＧには１０Ｖ程度の電圧を印加し、選択されたＮＡＮＤ束内の選択セルトランジスタＣＴの制御ゲートＣＧには２０Ｖ程度の電圧を印加して選択セルトランジスタＣＴのチャネルに０Ｖを転送する。これにより、選択セルトランジスタＣＴの浮遊ゲートＦＧに電子が注入され、“０”データが書き込まれる。
【００４７】
また、“１”データを書き込む場合には、例えば、ＶＣＣを、グローバルビット線ＧＢＬからセクションビット線ＳＢＬに転送する。選択されたＮＡＮＤ束内のブロック選択トランジスタＳＴＤ、ＳＴＳのゲートにはＶＣＣの電圧を印加されている。このため、ブロック選択トランジスタＳＴＤのゲートとＳＴＤのソース（セクションビット線ＳＢＬ）との電位差がしきい値Ｖｔｈ未満、もしくは以下となり、ブロック選択トランジスタＳＴＤが非導通となる。この結果、選択されたＮＡＮＤ束内のセルトランジスタＣＴのチャネルが電気的にフローティング状態となり、選択されたＮＡＮＤ束内のチャネルの電位が、このＮＡＮＤ束内の制御ゲートＣＧの電位と容量結合することによって上昇する。チャネルの電位が上昇する結果、選択セルトランジスタＣＴのチャネルと制御ゲートＣＧとの電位差は“０”データ書き込み時に比較して緩和され、選択セルトランジスタＣＴの浮遊ゲートＦＧには電子が注入されない。よって、選択セルトラジスタのデータは、消去状態である“１”データが保持される。
【００４８】
書き込み動作時には、まず、書き込みデータが、例えば、チップ外部からＩ／Ｏバス線、トランジスタ１１７を経由してデータラッチＬＣに記憶される。８セクション中の８ページにデータを同時に書く場合には、書き込みデータ入力を８回行う。それぞれの入力動作でトランジスタ１１７〔Ａ〕〜１１７〔Ｈ〕を順次導通させ、対応するデータラッチＬＣ〔Ａ〕〜ＬＣ〔Ｈ〕に書き込みデータを記憶させる。“０”データ書き込み時には、ノード１２３が“ＨＩＧＨ”レベルに、ノード１２４が“ＬＯＷ”レベルにセットされる。書き込み動作が始まると、トランジスタ１１６〔Ａ〕〜１１６〔Ｈ〕の１個、１１５、及び１１４が導通状態となり、ノード１２４に保持される書き込みデータが、ＧＢＬ、ＳＢＬを介して選択セルトランジスタのチャネルまで転送される。
【００４９】
このような書き込みデータを、トランジスタ１１６〔Ａ〕〜１１６〔Ｈ〕を順次パルス状に導通させることにより、グローバルビット線ＧＢＬにパルス状に転送させる。それぞれのパルスが出力される間に、セクション選択トランジスタＳＳＴ〔Ａ〕〜ＳＳＴ〔Ｈ〕を導通させ、書き込みデータをグローバルビット線ＧＢＬからセクションビット線ＳＢＬ〔Ａ〕〜ＳＢＬ〔Ｈ〕に転送させる。
【００５０】
書き込み終了後は、セルトランジスタのしきい値が所定の値まで上昇したかをチェックするためベリファイ読み出しが行われる。
【００５１】
ベリファイ読み出し動作時には、トランジスタ１１６〔Ａ〕〜１１６〔Ｈ〕が非導通となり、トランジスタ１１８が導通し、センス回路ＳＬＣにより、上記読み出し動作と同じ動作が行われる。この結果、選択セルトランジスタのしきい値が所定の電圧まで上昇しておらず、ＳＢＬ、ＧＢＬに電流が流れる場合、ノード１２５に“ＬＯＷ”レベルが記憶される。次に、このベリファイ結果をもとに、次の追加書き込み動作を行うかどうかの判定動作がチップ内で自動的に行われる。このとき、クロックドインバータＣＬＫ２１は非導通状態、クロックドインバータＣＬＫ２２が導通状態となる。ここで、例えば、セクション〔Ａ〕に対するベリファイ読み出しが行われている、とする。この場合には、トランジスタ１２７〔Ａ〕〜１２７〔Ｈ〕のうち、トランジスタ１２７〔Ａ〕が導通している。しかし、ノード１２５が“ＬＯＷ”レベルのため、トランジスタ１２６〔Ａ〕〜〔Ｈ〕は導通せず、データラッチＬＣ〔Ａ〕のノード１２３は、容量Ｃに記憶された電荷により前の電位を保持する。即ち、“ＨＩＧＨ”レベルのままとなり、ノード１２４が“ＬＯＷ”レベルとなる。その後、クロックドインバータＣＬＫ１１が導通状態となり、ノード１２４の“ＬＯＷ”レベルがデータラッチＬＣ〔Ａ〕に記憶される。この状態で、追加書き込みが行われる。なお、追加書き込みでは、ワード線ＷＬの電位を前回の書き込みより、所定の電位だけ高くする、所謂ステップアップ書き込みを用いることが可能である。
【００５２】
また、選択セルトランジスタのしきい値が所定の電圧まで上昇しており、選択セルトランジスタに電流が流れない場合、ノード１２５に“ＨＩＧＨ”レベルが記憶される。次に、上記ベリファイ読み出し動作と同様に、ＣＬＫ２１が非導通状態、ＣＬＫ２２が導通状態となる。このとき、ノード１２５が“ＨＩＧＨ”レベルとなる。例えば、セクション〔Ａ〕に対するベリファイ読み出しが行われている場合には、トランジスタ１２７〔Ａ〕、１２６〔Ａ〕〜１２６〔Ｈ〕が導通し、データラッチＬＣ〔Ａ〕のノード１２３は“ＬＯＷ”レベルに反転し、ノード１２４は“ＨＩＧＨ”レベルに反転する。その後、クロックドインバータＣＬＫ１１が導通状態となり、ノード１２４の“ＨＩＧＨ”レベルがデータラッチＬＣ〔Ａ〕に記憶される。この状態で、追加書き込み動作が行われても、ＧＢＬ、ＳＢＬにはＶＣＣが供給されるので、書き込みが行われない。
【００５３】
セクションビット線ＳＢＬに書き込みデータを転送する一動作例を、図７に示す。ここでは説明を簡略化するため、２セクション中の２ページにデータを同時に書き込む場合を説明する。一動作例では、カラムｎ番地のセクション〔Ａ〕中のＮＡＮＤ束の、任意のワード線により選択されるセルトランジスタＣＴに“０”データを書き込み、また、同じカラムｎ番地のセクション〔Ｂ〕中のＮＡＮＤ束の、任意のワード線により選択されるセルトランジスタＣＴに“１”データを書き込む。
【００５４】
図７に示すように、グローバルビット線ＧＢＬを“ＬＯＷ”レベル（例えば、０Ｖ）、セクション選択線ＳＳ〔Ａ〕、ＳＳ〔Ｂ〕を“ＨＩＧＨ”レベル（例えば、ＶＣＣ）とし、全てのセクションビット線ＳＢＬ〔Ａ〕、ＳＢＬ〔Ｂ〕をディスチャージし、例えば、０Ｖに初期化する（ＳＢＬディスチャージ期間）。
【００５５】
次に、ＳＳ〔Ａ〕を“ＨＩＧＨ”レベル、ＳＳ〔Ｂ〕を“ＬＯＷ”レベルとする。これと同時、もしくはその前後に、ＳＢＬ〔Ａ〕に書き込む書き込みデータを、データラッチＬＣ〔Ａ〕からＧＢＬに転送する。これにより、ＳＢＬ〔Ａ〕には“０”データを書き込むための書き込み電位、例えば、０Ｖが設定される（ＳＢＬ〔Ａ〕データ設定期間）。
【００５６】
次に、ＳＳ〔Ａ〕を“ＬＯＷ”レベル、ＳＳ〔Ｂ〕を“ＨＩＧＨ”レベルとし、ＳＢＬ〔Ａ〕をＧＢＬから分離するとともに、ＳＢＬ〔Ｂ〕をＧＢＬに接続する。これと同時、もしくはその後、ＳＢＬ〔Ｂ〕に書き込む書き込みデータを、データラッチＬＣ〔Ｂ〕からＧＢＬに転送する。これにより、ＳＢＬ〔Ｂ〕には“１”データを書き込むための書き込み電位、例えば、ＶＣＣ−ＶｔｈＶが設定される（ＳＢＬ〔Ｂ〕データ設定期間）。この間、セクション〔Ａ〕においては、ＮＡＮＤ束の、任意のワード線により選択されるセルトランジスタＣＴに“０”データが書き込まれる。
【００５７】
書き込み動作後のベリファイ読み出し動作では、書き込みが成功したか否かの判定がセンス回路ＳＬＣにより為される。
【００５８】
書き込み動作が行われたページが順次選択され、毎回、センス回路ＳＬＣにラッチされたベリファイ結果にもとづき、書き込みデータが記憶されているデータラッチＬＣ〔Ａ〕、ＬＣ〔Ｂ〕のデータが見直される。書き込みが充分である場合（書き込み成功）、そのページに対応するデータラッチＬＣに記憶された書き込みデータが“１”データに変更される。反対に、書き込みが不十分である場合には、最初の書き込みデータが対応するデータラッチ回路ＬＣに保存され、次回も最初の書き込みデータに従った書き込みが行われる。
【００５９】
〔消去動作〕
消去動作時には、セルＰ型ウェル領域１０２を、例えば、２０Ｖとし、選択したブロックの全てのワード線ＷＬを０Ｖとする。これにより、セルトランジスタＣＴの浮遊ゲートＦＧから電子が放出されてしきい値が負となり、“１”データ状態になる。ここで、非選択ブロックのワード線ＷＬ、グローバルビット線ＧＢＬ、セクション選択線ＳＳは電気的にフローティング状態とされる。これにより、非選択ブロックのワード線ＷＬ、グローバルビット線ＧＢＬ、セクション選択線ＳＳは、消去動作時には、セルＰ型ウェル１０２との容量結合により２０Ｖ近くとなる。上述したように、本例のグローバルビット線ＧＢＬは高耐圧系トランジスタ１１４を非導通とすることによって、また、セクション選択線ＳＳは高耐圧系トランジスタ１１２を非導通とすることによって、電気的にフローティング状態とされる。
【００６０】
第１実施形態に係る不揮発性半導体記憶装置によれば、ビット線を、グローバルビット線ＧＢＬとセクションビット線ＳＢＬとに分離し、セクションビット線ＳＢＬに蓄えられる電荷を、データ書き込みに使用する。これにより、データを、同じグローバルビット線に接続された複数のセクションに同時に書き込むことが可能となる。さらに、データラッチ回路ＤＬは複数のセクション毎に分割せず、複数のセクションで共有できる。このため、データラッチ回路ＤＬの規模を小さくすることができる。これにより、データラッチ回路ＤＬの回路規模の増大を抑制しつつ、書き込みスピードの高速化を達成することが可能となる。
【００６１】
例えば、第１実施形態に係る不揮発性半導体記憶装置のデータラッチ回路ＤＬでは、書き込みデータをラッチするデータラッチＬＣは複数のセクション毎に設けられるが、センス回路ＳＬＣ、高耐圧系トランジスタ１１４は、複数のセクションで共有できる。さらに、例えば、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの数は１つで済む。
【００６２】
図３１に示す不揮発性半導体記憶装置に対するデータラッチ回路ＤＬの削減数、回路ＤＬ内のセンス回路ＳＬＣの削減数、回路ＤＬ内の高耐圧系トランジスタの削減数、及びメモリセルアレイの削減数の具体的一例は、次の通りである。
【００６３】
・ページ長５１２バイト×８（４ｋバイト＝（３２ｋビット））の場合
〔図３１に示す不揮発性半導体記憶装置〕
データラッチ回路ＤＬの数：８個
センス回路の数          ：５１２バイト×８個
高耐圧系トランジスタの数：５１２バイト×８個
メモリセルアレイの数    ：８個
〔第１実施形態に係る不揮発性半導体記憶装置（セクションの数８）〕
データラッチ回路ＤＬの数：１個
センス回路の数          ：５１２バイト×１個
高耐圧系トランジスタの数：５１２バイト×１個
メモリセルアレイの数    ：１個
以上のように、データラッチ回路ＤＬの数、センス回路の数、高耐圧系トランジスタの数、及びメモリセルアレイの数がそれぞれ削減される。
【００６４】
また、非特許文献１に対するデータラッチ回路ＤＬの削減数、回路ＤＬ内のセンス回路ＳＬＣの削減数、回路ＤＬ内の高耐圧系トランジスタの削減数、及びメモリセルアレイの削減数の具体的一例は、次の通りである。
【００６５】
・ページ長５１２バイト×８（４ｋバイト＝（３２ｋビット））の場合
〔非特許文献１に示す不揮発性半導体記憶装置〕
データラッチ回路ＤＬの数：４個
センス回路の数          ：５１２バイト×４個
（ただし、センス回路を上側バンクと下側バンクとで共有した場合）
高耐圧系トランジスタの数：５１２バイト×８個
メモリセルアレイの数    ：８個
〔第１実施形態に係る不揮発性半導体記憶装置（セクションの数８）〕
データラッチ回路ＤＬの数：１個
センス回路の数          ：５１２バイト×１個
高耐圧系トランジスタの数：５１２バイト×１個
メモリセルアレイの数    ：１個
いずれにせよ、第１実施形態に係る不揮発性半導体記憶装置によれば、データラッチ回路ＤＬの数、センス回路の数、高耐圧系トランジスタの数、及びメモリセルアレイの数がそれぞれ削減される。
【００６６】
また、非特許文献１のように、データラッチ回路を上側バンクと下側バンクとの間に配置する構成では、消去動作時に、データラッチ回路とビット線とを分離する高耐圧系トランジスタを、データラッチ回路と上側バンクとの間、及びデータラッチ回路と下側バンクとの間に配置する必要がある。高耐圧系トランジスタはサイズが大きい。これは、高電圧が印加されてもパンチスルーが生じないようにするためであり、例えば、そのチャネル長は、ＶＣＣ系トランジスタのチャネル長に比較して、例えば、６倍ある。このような、サイズが大きい高耐圧系トランジスタの削減が困難である事情がある。
【００６７】
対して、第１実施形態に係る不揮発性半導体記憶装置によれば、高耐圧系トランジスタを複数のセクションで共有できるので、高耐圧系トランジスタの削減が可能である。
【００６８】
また、高電圧系トランジスタは、セルＮ型ウェルの外の、例えば、Ｐ型半導体基板内に形成する必要がある。セルＮ型ウェルは、セルＰ型ウェルをＰ型半導体基板から分離する領域であるために、広く、かつ深い。このため、横方向拡散が大きくなりやすく、チップ平面にデッドスペースを増加させやすい。
【００６９】
対して、第１実施形態に係る不揮発性半導体記憶装置によれば、メモリセルアレイを１個にすることが可能である。メモリセルアレイを１個にした場合には、メモリセルアレイを、データラッチ回路の上側及び下側に１個ずつ配置する構成に比較して、セルＮ型ウェルの横方向拡散によって生ずるようなデッドスペースを、削減することも可能である。
【００７０】
次に、第１実施形態に係る不揮発性半導体記憶装置に施された一つの工夫について、第１実施形態の変形例として説明する。この工夫は、メモリセルアレイの面積増加を抑制する一つの手法に関する。
【００７１】
第１実施形態では、セクション選択回路１１１を共有するセクションどうし、例えば、セクション〔Ａ〕とセクション〔Ｂ〕とでは、セクション選択トランジスタＳＳＴ〔Ａ〕のソース／ドレイン拡散層１０６ＤＤを、ＳＳＴ〔Ｂ〕のソース／ドレイン拡散層１０６ＤＤと共有し、共有した拡散層１０６ＤＤにＧＢＬをコンタクトさせる。これにより、ＧＢＬのコンタクト数を削減でき、セクション間の距離を詰めることができ、メモリセルアレイの面積増加を抑制することができる。
【００７２】
さらに、第１実施形態では、セクション選択回路１１１を共有しないセクションどうし、例えば、セクション〔Ｂ〕とセクション〔Ｃ〕との間でも、一つの工夫が施されている。それは、セクション〔Ｂ〕とセクション〔Ｃ〕との境界で、ソース線ＳＬを共有することである。
【００７３】
図８Ａに、セクション〔Ｂ〕とセクション〔Ｃ〕との分離の状態の一例を、図８Ｂに、セクション〔Ｂ〕とセクション〔Ｃ〕との分離の状態の他例を示す。
【００７４】
図８Ａに示すように、一例では、セクション〔Ｂ〕とセクション〔Ｃ〕との分離は、素子分離領域ＩＳＯ．を用いて分離する。この場合の構造の一例を、図９Ａ、図９Ｂに示す。
【００７５】
図９Ａは平面図、図９Ｂは図９Ａ中の９Ｂ−９Ｂ線に沿う断面図である。
【００７６】
図９Ａ及び図９Ｂに示すように、セクション〔Ｂ〕とセクション〔Ｃ〕とを素子分離領域ＩＳＯ．を用いて分離する場合には、例えば、ドレイン側ブロック選択トランジスタＳＴＤ〔Ｂ〕のソース／ドレイン拡散層１０６ＤとＳＴＤ〔Ｃ〕のソース／ドレイン拡散層１０６Ｄとの間に、絶縁物からなる素子分離領域ＩＳＯ．が形成されることになる。
【００７７】
図８Ｂに示す他例では、セクション〔Ｂ〕とセクション〔Ｃ〕とでソース線ＳＬを共有する。この場合の構造の一例を、図１０Ａ、図１０Ｂに示す。
【００７８】
図１０Ａは平面図、図１０Ｂは図１０Ａ中の１０Ｂ−１０Ｂ線に沿う断面図である。
【００７９】
図１０Ａ及び図１０Ｂに示すように、セクション〔Ｂ〕とセクション〔Ｃ〕とでソース線ＳＬを共有する場合には、例えば、ソース側ブロック選択トランジスタＳＴＳ〔Ｂ〕のソース／ドレイン拡散層１０６ＳとＳＴＳ〔Ｃ〕のソース／ドレイン拡散層１０６Ｓとを共有できる。このため、ソース／ドレイン拡散層１０６Ｓ間には素子分離領域が不要となり、図８Ａ、図９Ａ及び図９Ｂに示す一例と比較して、セクション〔Ｂ〕とセクション〔Ｃ〕との間の距離を詰めることができる。
【００８０】
このように、セクション選択回路１１１を共有しないセクション間の距離を詰め、メモリセルアレイの面積増加を抑制したい、あるいはメモリセルアレイの集積密度を向上させたい場合には、図８Ｂ、図１０Ａ及び図１０Ｂに示す他例を採用すると良い。
【００８１】
もちろん、上記一例、及び他例のどちらを採用するのかは任意であり、適宜選択すれば良い。例えば、上記一例では末端のＮＡＮＤ束がＳＴＤで終端するのに対し、上記他例では末端のＮＡＮＤ束がＳＴＳで終端する。このため、例えば、１個のセクションで、１カラム当たりのＮＡＮＤ束の数が変わることになる。例えば、ＮＡＮＤ束が偶数個になるか奇数個になるかである。例えば、このような集積回路の設計に関わる相違点があるために、上記一例、及び他例のどちらを採用するかは、状況に鑑み、適宜選択されれば良い。
【００８２】
なお、図８、図９、図１０に示す変形例は、後述する他の実施形態においても適用可能である。
【００８３】
（第２実施形態）
図１１はこの発明の第２実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図である。
【００８４】
図１１に示すように、第２実施形態に係る不揮発性半導体記憶装置が、第１実施形態と異なるところは、セクション間、例えば、セクション〔Ａ〕とセクション〔Ｂ〕との間に、４個のセクション選択トランジスタＳＳＴ〔Ａ１〕、ＳＳＴ〔Ａ２〕、ＳＳＴ〔Ｂ１〕、ＳＳＴ〔Ｂ２〕が配置されていることにある。そして、１本のＧＢＬが、セクション〔Ａ〕の、例えば、奇数番地ＳＢＬ１〔Ａ１〕、ＳＢＬ３〔Ａ１〕、…に、ＳＳＴ１〔Ａ１〕、ＳＳＴ３〔Ａ１〕、…を介して接続され、偶数番地ＳＢＬ２〔Ａ２〕、ＳＢＬ４〔Ａ２〕、…に、ＳＳＴ２〔Ａ２〕、ＳＳＴ４〔Ａ２〕を介して接続される。また、同じＧＢＬが、セクション〔Ｂ〕の、例えば、奇数番地ＳＢＬ１〔Ｂ１〕、ＳＢＬ３〔Ｂ１〕、…に、ＳＳＴ１〔Ｂ１〕、ＳＳＴ３〔Ｂ１〕、…を介して接続され、偶数番地ＳＢＬ２〔Ｂ２〕、ＳＢＬ４〔Ｂ２〕、…に、ＳＳＴ２〔Ｂ２〕、ＳＳＴ４〔Ｂ２〕を介して接続される。
【００８５】
セクション選択回路１１１は、第１実施形態と同様に、セクション選択回路１１１〔Ａ／Ｂ〕、１１１〔Ｃ／Ｄ〕、１１１〔Ｅ／Ｆ〕、及び１１１〔Ｇ／Ｈ〕の４個に分かれる。ただし、本例のセクション選択回路１１１〔Ａ／Ｂ〕は、セクション〔Ａ〕の奇数番地ＳＢＬを選択する信号を、セクション選択線ＳＳ〔Ａ１〕を介してＳＳＴ１〔Ａ１〕、ＳＳＴ３〔Ａ１〕、…のゲートに与え、偶数番地ＳＢＬを選択する信号を、セクション選択線ＳＳ〔Ａ２〕を介してＳＳＴ２〔Ａ２〕、ＳＳＴ４〔Ａ２〕、…のゲートに与える。また、セクション〔Ｂ〕の奇数番地ＳＢＬを選択する信号を、セクション選択線ＳＳ〔Ｂ１〕を介してＳＳＴ１〔Ｂ１〕、ＳＳＴ３〔Ｂ１〕、…のゲートに与え、偶数番地ＳＢＬを選択する信号を、セクション選択線ＳＳ〔Ｂ２〕を介してＳＳＴ２〔Ｂ２〕、ＳＳＴ４〔Ｂ２〕、…のゲートに与える。セクション選択回路１１１〔Ｃ／Ｄ〕、１１１〔Ｅ／Ｆ〕、１１１〔Ｇ／Ｈ〕も同様である。
【００８６】
図１２は第２実施形態に係る装置のメモリセルアレイの一平面パターン例を示す平面図、図１３Ａは図１２中の１３Ａ−１３Ａ線に沿う断面図、図１３Ｂは図１２中の１３Ｂ−１３Ｂ線に沿う断面図、図１３Ｃは図１２中の１３Ｃ−１３Ｃ線、図１３Ｄは図１２中の１３Ｄ−１３Ｄ線に沿う断面図、図１３Ｅは図１２中の１３Ｅ−１３Ｅ線に沿う断面図である。
【００８７】
図１２、図１３Ａ〜図１３Ｅに示すように、ＮＡＮＤ束の構造は、第１実施形態と基本的に同じである。異なるところは、２カラムのＳＢＬに対して１カラムのＧＢＬが対応する構造となることである。本例では、第３層金属層を使用して形成されるＧＢＬの下に、第２層金属層を使用して形成されるＳＢＬが形成され、２カラムのＳＢＬ間の上方に、１カラムのＧＢＬが配置される。
【００８８】
２カラムのＳＢＬに対して１カラムのＧＢＬが対応する構造による利点は、ＧＢＬのピッチを、ＳＢＬのピッチや、セルトランジスタＣＴの、例えば、ワード線のピッチよりも緩和でき、第３層金属層の加工工程、例えば、リソグラフィ工程及びエッチング工程に、プロセス的な余裕ができることにある。
【００８９】
セクションどうしの境界部分のうち、奇数番地の下方では、セクション〔Ａ〕のドレイン側ブロック選択トランジスタＳＴＤのソース／ドレイン拡散層１０６Ｄが、セクション選択線ＳＳ〔Ａ２〕をゲートとするトランジスタＰＳＳＴ〔Ａ１〕のソース／ドレイン拡散層の一方と共有される。ＰＳＳＴ〔Ａ１〕のソース／ドレイン拡散層の他方１０６は、セクション選択線ＳＳ〔Ａ１〕をゲートとするセクション選択トランジスタＳＳＴ〔Ａ１〕のソース／ドレイン拡散層の一方１０６と共有される。ＳＳＴ〔Ａ１〕のソース／ドレイン拡散層の他方１０６ＤＤは、セクション選択線ＳＳ〔Ｂ１〕をゲートとするセクション選択トランジスタＳＳＴ〔Ｂ１〕のソース／ドレイン拡散層の一方と共有される。ＳＳＴ〔Ｂ１〕のソース／ドレイン拡散層の他方１０６は、セクション選択線ＳＳ〔Ｂ２〕をゲートとするトランジスタＰＳＳＴ〔Ｂ１〕のソース／ドレイン拡散層の一方と共有される。ＰＳＳＴ〔Ｂ１〕のソース／ドレイン拡散層の他方１０６Ｄはセクション〔Ｂ〕のドレイン側ブロック選択トランジスタＳＴＤのソース／ドレイン拡散層と共有される。
【００９０】
また、偶数番地の下方では、セクション〔Ａ〕のドレイン側ブロック選択トランジスタＳＴＤのソース／ドレイン拡散層１０６Ｄが、セクション選択線ＳＳ〔Ａ２〕をゲートとするセクション選択トランジスタＳＳＴ〔Ａ２〕のソース／ドレイン拡散層の一方と共有される。ＳＳＴ〔Ａ２〕のソース／ドレイン拡散層の他方１０６ＤＤは、セクション選択線ＳＳ〔Ａ１〕をゲートとするトランジスタＰＳＳＴ〔Ａ２〕のソース／ドレイン拡散層の一方と共有される。ＰＳＳＴ〔Ａ２〕のソース／ドレイン拡散層の他方１０６は、セクション選択線ＳＳ〔Ｂ１〕をゲートとするトランジスタＰＳＳＴ〔Ｂ２〕のソース／ドレイン拡散層の一方と共有される。ＰＳＳＴ〔Ｂ２〕のソース／ドレイン拡散層の他方１０６ＤＤは、セクション選択線ＳＳ〔Ｂ２〕をゲートとするセクション選択トランジスタＳＳＴ〔Ｂ２〕のソース／ドレイン拡散層の一方と共有される。ＳＳＴ〔Ｂ２〕のソース／ドレイン拡散層の他方１０６Ｄはセクション〔Ｂ〕のドレイン側ブロック選択トランジスタＳＴＤのソース／ドレイン拡散層と共有される。
【００９１】
なお、奇数番地に形成されるトランジスタＰＳＳＴ〔Ａ１〕、ＰＳＳＴ〔Ｂ１〕、偶数番地に形成されるトランジスタＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕は、いずれもセクション選択線ＳＳをゲートとするトランジスタであるが、セクション選択には使用されない。そこで、ＰＳＳＴ〔Ａ１〕、ＰＳＳＴ〔Ｂ１〕、ＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕は、それぞれソース／ドレイン間を短絡し、ノーマリーオンとされる。このため、図１１に示すブロック図では、ＰＳＳＴ〔Ａ１〕、ＰＳＳＴ〔Ｂ１〕、ＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕の図示を省略した。
【００９２】
本例では、ＰＳＳＴ〔Ａ１〕は、セクション〔Ａ〕内の奇数番地ＳＢＬ１〔Ａ１〕を用いて、ＰＳＳＴ〔Ａ１〕の拡散層１０６Ｄ、１０６を短絡する。同様に、ＰＳＳＴ〔Ｂ１〕の拡散層１０６Ｄ、１０６は、セクション〔Ｂ〕内の奇数番地ＳＢＬ１〔Ｂ１〕を用いて短絡する。
【００９３】
また、ＰＳＳＴ〔Ａ２〕は、ＳＢＬに使用される、例えば、第２層金属層を用いて、ＳＢＬ〔Ａ２〕とＳＢＬ〔Ｂ２〕との間に、局所配線１３０を形成し、局所配線１３０を用いてＰＳＳＴ〔Ａ２〕の拡散層１０６、１０６ＤＤを短絡する。同様に、ＰＳＳＴ〔Ｂ２〕の拡散層１０６、１０６ＤＤは、局所配線１３０を用いて短絡する。本例では、ＰＳＳＴ〔Ａ２〕の拡散層１０６とＰＳＳＴ〔Ｂ２〕とで拡散層１０６は共有されているので、局所配線１３０の拡散層１０６に対するコンタクトは共有される。
【００９４】
また、局所配線１３０は、ＳＳＴ〔Ａ２〕の拡散層１０６ＤＤ及びＳＳＴ〔Ｂ２〕の拡散層１０６ＤＤに接続されている。これを考慮し、局所配線１３０を、ＳＳＴ〔Ａ１〕の拡散層１０６ＤＤ、及びＳＳＴ〔Ｂ１〕の拡散層１０６ＤＤに接続することで、局所配線１３０は、ＧＢＬを、ＳＢＬ〔Ａ１〕、ＳＢＬ〔Ａ２〕、ＳＢＬ〔Ｂ１〕、及びＳＢＬ〔Ｂ２〕に接続するための配線としても機能させることが可能となる。本例では、局所配線１３０を、ＳＳＴ〔Ａ１〕、ＳＳＴ〔Ａ２〕、ＳＳＴ〔Ｂ１〕及びＳＳＴ〔Ｂ２〕の拡散層１０６ＤＤに接続し、ＧＢＬを局所配線１３０に接続することで、１本のＧＢＬが４本のＳＢＬに接続される。
【００９５】
図１４Ａは、第２実施形態に係る装置のセクション選択回路１１１の一回路例を示す回路図である。図１４Ａでは、セクション選択回路１１１〔Ａ／Ｂ〕を示すが、他のセクション選択回路１１１〔Ｃ／Ｄ〕〜１１１〔Ｇ／Ｈ〕についても同様の回路である。また、ＮＡＮＤ束をひとつの四角いボックスで表記する。このボックス内の等価回路は、図１４Ｂに示す通りである。
【００９６】
図１４Ａに示すように、第２実施形態に係る装置のセクション選択回路１１１は、消去動作時に、セクション選択線ＳＳ〔Ａ１〕、ＳＳ〔Ａ２〕、ＳＳ〔Ｂ１〕及びＳＳ〔Ｂ２〕を電気的にフローティング状態にする高電圧系Ｎチャネル型トランジスタ１１２〔Ａ１〕、１１２〔Ａ２〕、１１２〔Ｂ１〕、及び１１２〔Ｂ２〕が配置されている。これら高耐圧系トランジスタ１１２〔Ａ１〕、１１２〔Ａ２〕、１１２〔Ｂ１〕及び１１２〔Ｂ２〕のゲート電極には、第１実施形態と同様に、信号ＥＲＡＳＥ−ＯＦＦが供給される。高耐圧系トランジスタ１１２〔Ａ１〕、１１２〔Ａ２〕、１１２〔Ｂ１〕及び１１２〔Ｂ２〕は、書き込み動作時及び読み出し動作時には導通し、消去動作時には非導通となる。
【００９７】
高耐圧系トランジスタ１１２〔Ａ１〕、１１２〔Ａ２〕、１１２〔Ｂ１〕及び１１２〔Ｂ２〕の電流通路の一端は、セクション選択線ＳＳ〔Ａ１〕、ＳＳ〔Ａ２〕、ＳＳ〔Ｂ１〕、ＳＳ〔Ｂ２〕に接続され、他端はバッファ用インバータ回路１１３〔Ａ１〕、１１３〔Ａ２〕、１１３〔Ｂ１〕及び１１３〔Ｂ２〕を介して、グローバルセクション選択信号線ＧＳ〔Ａ１〕、ＧＳ〔Ａ２〕、ＧＳ〔Ｂ１〕及びＧＳ〔Ｂ２〕に接続される。本例の信号線ＧＳ〔Ａ１〕の電位は、セクション〔Ａ〕のうち奇数番地が選択されたときに“ＬＯＷ”レベルとなり、インバータ回路１１３〔Ａ１〕、高耐圧系トランジスタ１１２〔Ａ１〕を介してＳＳＴ〔Ａ１〕を導通させる。同様に、信号線ＧＳ〔Ａ２〕の電位は、セクション〔Ａ〕のうち偶数番地が選択されたときに“ＬＯＷ”レベルとなり、インバータ回路１１３〔Ａ２〕、高耐圧系トランジスタ１１２〔Ａ２〕を介してＳＳＴ〔Ａ２〕を導通させ、信号線ＧＳ〔Ｂ１〕の電位はセクション〔Ｂ〕の奇数番地が選択されたときに“ＬＯＷ”レベルとなり、インバータ回路１１３〔Ｂ１〕、高耐圧トランジスタ１１２〔Ｂ１〕を介してＳＳＴ〔Ｂ１〕を導通させ、信号線ＧＳ〔Ｂ２〕の電位はセクション〔Ｂ〕の偶数番地が選択されたときに“ＬＯＷ”レベルとなり、インバータ回路１１３〔Ｂ２〕、高耐圧トランジスタ１１２〔Ｂ２〕を介してＳＳＴ〔Ｂ２〕を導通させる。
【００９８】
次に、第２実施形態に係る不揮発性半導体記憶装置の一動作例について、説明する。
【００９９】
〔読み出し動作〕
第１実施形態では、ＳＢＬの番地に関係なく、偶数／奇数の全データが一度に読み出される。対して、第２実施形態では、例えば、１本のワード線ＷＬに２ページ分のメモリセルが接続されており、ＳＢＬの番地が偶数（１ページ）、あるいは奇数（残りの１ページ）が読み出されるかが相違するのみで、第１実施形態と基本的に同じである。
【０１００】
なお、データの読み出しを偶数、奇数で行うことによる利点は、データ読み出しの際に、両隣のセクションビット線ＳＢＬを、例えば、０Ｖにできることである。このため、セクションビット線ＳＢＬへのデータの読み出し精度をあげることができる。
【０１０１】
〔書き込み動作〕
第２実施形態では、例えば、１本のワード線ＷＬに２ページ分のメモリセルが接続されている。このため、１ページ分のデータを書き込むためには、両隣のセクションビット線ＳＢＬ（次のページアドレス）のメモリセルは書き込み非選択状態にされる。このため、例えば、カラム番地ｎの両隣のカラム番地ｎ−１、ｎ＋１のメモリセルには、ＧＢＬ、ＳＢＬを介して“１”データを書き込む。例えば、図１４Ａに示すカラム番地ｎ＋１のＮＡＮＤ束〔Ａ２〕、〔Ｂ２〕にあり、書き込み選択されたワード線ＷＬに接続されるセルトランジスタＣＴのチャネルには、書き込み非選択となるような電位、例えば、電位ＶＣＣが、ＧＢＬ、ＳＢＬを介して与えられる。電位ＶＣＣはデータラッチ回路ＤＬから供給する。カラム番地ｎ＋１のＳＢＬに、電位ＶＣＣを供給するには、ＧＢＬに電位ＶＣＣを供給する。ＧＢＬに電位ＶＣＣを供給するには、図６に示したデータラッチ回路ＤＬのＶＣＣ系Ｐチャネル型トランジスタ１２０のゲート電極に０Ｖの電位を与え、ＶＣＣ系Ｎチャネル型トランジスタ１１９のゲート電極に電位ＶＣＣよりトランジスタ１１９のしきい値電圧Ｖｔｈ分高い電位（ＶＣＣ＋Ｖｔｈ）を与える。そして、ノード１２２を電位ＶＣＣとし、トランジスタ１１５、１１４を介してＧＢＬに転送すれば良い。一動作例を図１５に示す。ここでは説明を簡略化するため、２セクション中の２ページにデータを同時に書き込む場合を説明する。
【０１０２】
図１５に示すように、セクション選択線ＳＳ〔Ａ１〕、ＳＳ〔Ａ２〕、ＳＳ〔Ｂ〕を“ＨＩＧＨ”レベル（例えば、ＶＣＣ）、グローバルビット線ＧＢＬを“ＬＯＷ”レベル（例えば、０Ｖ）とし、全てのセクションビット線ＳＢＬ〔Ａ１〕、ＳＢＬ〔Ｂ１〕、ＳＢＬ〔Ａ２〕、ＳＢＬ〔Ｂ２〕をディスチャージし、例えば、０Ｖに初期化する（ＳＢＬディスチャージ期間）。
【０１０３】
次に、書き込むページに対応するＳＢＬ〔Ａ１〕、ＳＢＬ〔Ｂ１〕に隣接したＳＢＬ〔Ａ２〕、ＳＢＬ〔Ｂ２〕のセクション選択トランジスタＳＳＴ〔Ａ２〕、ＳＳＴ〔Ｂ２〕を導通状態とするため、セクション選択線ＳＳ〔Ａ２〕、ＳＳ〔Ｂ２〕に“ＨＩＧＨ”レベルを供給する（ＳＢＬ〔Ａ２、Ｂ２〕データ設定期間）。
【０１０４】
このとき、ＧＢＬにトランジスタ１２０、１１９を介して“１”データに対応する電位ＶＣＣを供給する。この結果、ＳＢＬ〔Ａ２〕及びＳＢＬ〔Ｂ２〕には、ＶＣＣ−Ｖｔｈの電位が供給される。また、ＳＢＬ〔Ａ１〕、ＳＢＬ〔Ｂ１〕はフローティング状態のため、図１６に示す寄生容量Ｃ３２−１、Ｃ２２−１、Ｃ２２−２の影響により、ＳＢＬ〔Ａ１〕、ＳＢＬ〔Ｂ１〕の電位が数１００ｍＶ上昇する（図１５中のカップリングノイズ〔１〕）。
【０１０５】
次に、セクション〔Ａ〕のＳＢＬ〔Ａ１〕に“０”データをＧＢＬから供給するため、ＳＳ〔Ａ１〕に“ＨＩＧＨ”レベルを供給する。（ＳＢＬ〔Ａ１〕データ設定期間）。このとき、データラッチ回路ＤＬからＧＢＬに“０”データに対応する電位０Ｖを供給する。この結果、ＳＢＬ〔Ａ１〕には、０Ｖが供給される。
【０１０６】
また、ＳＢＬ〔Ａ２〕、ＳＢＬ〔Ｂ１〕、ＳＢＬ〔Ｂ２〕はフローティング状態のため、容量結合の影響を受ける。ＳＢＬ〔Ｂ１〕及びＳＢＬ〔Ｂ２〕は、ＳＢＬ〔Ａ１〕との容量結合の影響は受け難いが、主にＧＢＬとの間の寄生容量Ｃ３２−１とＣ３２−２の影響により、ＳＢＬ〔Ｂ１〕及びＳＢＬ〔Ｂ２〕の電位が数１００ｍＶ低下する（図１５中のカップリングノイズ〔２〕）。また、ＳＢＬ〔Ａ２〕は、ＧＢＬとの容量結合の他に、両隣のＳＢＬとの容量結合の影響を受ける。両隣のＳＢＬが“０”データ書き込みの場合、図１６に示す寄生容量Ｃ３２−１とＣ２２−２、Ｃ２２−３の影響を受け、ＳＢＬ〔Ａ２〕の電位が数１００ｍＶ以上低下する（図１５中のカップリングノイズ〔３〕）。
【０１０７】
次に、セクション〔Ｂ〕のＳＢＬ〔Ｂ１〕に“０”データをＧＢＬから供給するため、ＳＳ〔Ｂ１〕に“ＨＩＧＨ”レベルを供給する。（ＳＢＬ〔Ｂ１〕データ設定期間）。このとき、データラッチ回路ＤＬからＧＢＬに“１”データに対応する電位ＶＣＣを供給する。この結果、ＳＢＬ〔Ｂ１〕には、電位ＶＣＣ−Ｖｔｈが供給される。
【０１０８】
また、ＳＢＬ〔Ａ１〕、ＳＢＬ〔Ａ２〕、ＳＢＬ〔Ｂ２〕はフローティング状態のため、容量結合の影響を受ける。ＳＢＬ〔Ａ１〕及びＳＢＬ〔Ａ２〕は、主にＧＢＬとの間の寄生容量Ｃ３２−１とＣ３２−２の影響により、ＳＢＬ〔Ａ１〕及びＳＢＬ〔Ａ２〕の電位が数１００ｍＶ上昇する（図１５中のカップリングノイズ〔４〕）。また、ＳＢＬ〔Ｂ２〕は、ＧＢＬとの容量結合の他に、両隣のＳＢＬとの容量結合の影響を受け、両隣のＳＢＬが“１”データ書き込みの場合、図１６に示す寄生容量Ｃ３２−１とＣ２２−２、Ｃ２２−３の影響を受け、ＳＢＬ〔Ａ２〕の電位が数１００ｍＶ以上上昇する（図１５中のカップリングノイズ〔５〕）。
【０１０９】
このような一動作例によれば、最初に、非選択ページのＳＢＬ〔Ａ２〕、ＳＢＬ〔Ｂ２〕に書き込み非選択となるような電位を転送し、その後、書き込みデータを選択ページのＳＢＬ〔Ａ１〕、ＳＢＬ〔Ｂ１〕に転送することにより、カップリングノイズによるＳＢＬの書き込みデータの変動を抑制することができる。
【０１１０】
また、カップリングノイズにより、書き込み非選択電位ＶＣＣ−Ｖｔｈが、数１００ｍＶ以上低下することで、メモリセルの誤書き込みが発生するような場合は、セクション選択線ＳＳ及びブロック選択線ＳＧＤ、ＳＧＳの“ＨＩＧＨ”レベルの電位をＶＣＣよりも高い電圧とすることにより、改善することが可能である。
【０１１１】
書き込み動作後のベリファイ読み出し動作では、書き込みが成功したか否かの判定がセンス回路ＳＬＣにより為される。
【０１１２】
書き込み動作が行われたページが順次選択され、毎回、センス回路ＳＬＣにラッチされたベリファイ結果にもとづき、書き込みデータが記憶されているデータラッチＬＣ〔Ａ〕、ＬＣ〔Ｂ〕のデータが見直される。書き込みが充分である場合（書き込み成功）、そのページに対応するデータラッチＬＣに記憶された書き込みデータが“１”データに変更される。反対に、書き込みが不十分である場合には、最初の書き込みデータが対応するデータラッチ回路ＬＣに保存され、次回も最初の書き込みデータに従った書き込みが行われる。
【０１１３】
〔消去動作〕
第２実施形態に係る装置の消去動作は、第１実施形態の消去動作と、基本的に同じである。
【０１１４】
第２実施形態に係る不揮発性半導体記憶装置によれば、第１実施形態と同様に、ビット線を、ＧＢＬとＳＢＬとに分離し、ＳＢＬに蓄えられる電荷をデータ書き込みに使用する。このため、第２実施形態においても、第１実施形態と同様な利点を得ることができる。
【０１１５】
さらに、第２実施形態では、２カラムのＳＢＬに対して１カラムのＧＢＬが対応する構造となるので、第１実施形態に比較して、ＧＢＬのピッチを緩和できる利点がある。ＧＢＬのピッチを緩和できることによって、例えば、第３層金属層を使用してＧＢＬを形成した場合に、第３層金属層の加工工程、例えば、リソグラフィ工程及びエッチング工程にプロセス的な余裕ができる。
【０１１６】
さらに、第２実施形態では、読み出し動作時、例えば、ＳＢＬ１本おきに読み出し動作が行われる。この読み出し動作の際、データの読み出しを行うＳＢＬの両隣のＳＢＬを、例えば、０Ｖにしておく。このようにすると、ＳＢＬに読み出されたデータが、両隣のＳＢＬからの電位の影響を受け難くなり、第１実施形態に比較してＳＢＬへのデータ読み出し精度を向上できる。
【０１１７】
さらに、書き込み動作時、例えば、セクションＳＢＬ１本おきに書き込み動作が行われる。この書き込み動作の際、最初に、データの書き込みを行うＳＢＬの両隣のＳＢＬを、例えば、書き込み非選択となるような電位、例えば、電位ＶＣＣ−Ｖｔｈ、あるいは電位ＶＣＣ以上にしておく。このようにすると、第２実施形態に係る装置に対して、データを書き込むことが可能となる。また、両隣のＳＢＬについては、データ書き込みがされず、カップリングノイズによる変動を除き、基本的に電位が変動しない。このため、ＳＢＬに転送された“０”データに対応する電位０Ｖ、“１”データに対応する電位ＶＣＣ−Ｖｔｈが変動し難くなり、第１実施形態に比較してＳＢＬへの書き込みデータの転送精度を向上できる。
【０１１８】
次に、第２実施形態の変形例に係る不揮発性半導体記憶装置を説明する。
【０１１９】
図１７は第２実施形態の変形例に係る装置のメモリセルアレイの一平面パターン例を示す平面図、図１８Ａは図１７中の１８Ａ−１８Ａ線に沿う断面図、図１８Ｂは図１７中の１８Ｂ−１８Ｂ線に沿う断面図、図１８Ｃは図１７中の１８Ｃ−１８Ｃ線に沿う断面図、図１８Ｄは図１７中の１８Ｄ−１８Ｄ線に沿う断面図、図１８Ｅは図１７中の１８Ｅ−１８Ｅ線に沿う断面図である。なお、この変形例は、トランジスタＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕、ＰＳＳＴ〔Ｂ１〕、ＰＳＳＴ〔Ｂ２〕の他の構造例に関している。
【０１２０】
図１７、図１８Ａ〜図１８Ｅに示すように、変形例に係る装置では、トランジスタＰＳＳＴ〔Ａ１〕、ＰＳＳＴ〔Ｂ１〕、ＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕をデプレッション型トランジスタとし、例えば、ＰＳＳＴ〔Ａ１〕、ＰＳＳＴ〔Ｂ１〕、ＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕がＮチャネル型である場合には、セクション選択線ＳＳ〔Ａ１〕、ＳＳ〔Ａ２〕、ＳＳ〔Ｂ１〕、ＳＳ〔Ｂ２〕の電位が、例えば、０Ｖであっても導通するようにしている。
【０１２１】
本変形例では、デプレッション化の一例としてＰＳＳＴ〔Ａ１〕、ＰＳＳＴ〔Ｂ１〕、ＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕のゲート電極下のチャネルに、ソース／ドレイン拡散層と同じ導電型の不純物、例えば、Ｎ型不純物であるヒ素を導入して拡散層１３１を形成する。この拡散層１３１を用いてＰＳＳＴ〔Ａ１〕、ＰＳＳＴ〔Ｂ１〕、ＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕のソース／ドレイン拡散層を短絡する。
【０１２２】
このようにしても、ＰＳＳＴ〔Ａ１〕、ＰＳＳＴ〔Ｂ１〕、ＰＳＳＴ〔Ａ２〕、ＰＳＳＴ〔Ｂ２〕をセクション選択トランジスタとして機能させないようにすることができる。
【０１２３】
なお、変形例の利点は、セクション選択線ＳＳ〔Ａ１〕とＳＳ〔Ａ２〕との間、及びＳＳ〔Ｂ１〕とＳＳ〔Ｂ２〕との間に、コンタクトを形成しなくて済むことである。
【０１２４】
このため、例えば、図１９に示すように、セクション選択線ＳＳ〔Ａ１〕とＳＳ〔Ａ２〕との間の距離、及びＳＳ〔Ｂ１〕とＳＳ〔Ｂ２〕との間の距離（これらの距離をＰ１ＳＳＴ−ＳＳＴとする）を詰めることが可能となり、メモリセルアレイ１０３の集積度を向上させることができる。
【０１２５】
（第３実施形態）
不揮発性半導体記憶装置は、近時、ファイルメモリとして使用されるだけでなく、その一部にプログラムデータを格納するような使い方をされるようになってきた。例えば、携帯電話の通信プログラムを不揮発性半導体記憶装置の数１０Ｍバイトのアドレス空間に記憶させるような使われ方である。
【０１２６】
例えば、通信プログラムを不揮発性半導体記憶装置に記憶する場合、通信に関係するワークは、ファイルメモリの書き込み動作中でも非同期的に発生する。通信プログラムを外部に読み出す動作は、書き込み動作よりも優先させる必要がある。このため、従来は、アクセスが高速なＤＲＡＭ等の揮発性メモリを準備し、不揮発性半導体記憶装置中に記憶されたプログラムデータを、電源投入時に揮発性メモリに転送する構成がとられている。しかし、数１０Ｍバイトの容量を持つ揮発性メモリを外部に用意するため、システムのコストが高くなる事情がある。
【０１２７】
そこで、書き込み動作中に、読み出し動作を行う例を、この発明の第３実施形態として説明する。
【０１２８】
図２０は、典型的なシステムの書き込み動作時における外部データバスの動作を示す動作波形図である。
【０１２９】
典型的な不揮発性半導体記憶装置では、書き込みコマンド８０Ｈを入力した後、アドレスを数回に分けてＩ／Ｏから入力し、その後、５１２バイトの連続した書き込みデータをデータラッチに入力する。その後、コマンド１０Ｈを入力することにより、内部のシーケンサが書き込み動作を開始し、装置は、Ｒｅａｄｙ状態から、Ｂｕｓｙ状態に遷移する。書き込み動作は、上述の通り、書き込み動作とベリファイ読み出し動作との繰り返しにより実行される。
【０１３０】
図２１は、この発明の第３実施形態に係る不揮発性半導体記憶装置の書き込み動作時における外部データバスの動作を示す動作波形図である。
【０１３１】
図２１に示すように、第３実施形態では、書き込み動作中であり、不揮発性半導体記憶装置がＢｕｓｙ状態であっても、外部から読み出しコマンド００Ｈを入力することで、即座にコマンド００Ｈに続くアドレスで指定されたページのメモリセルデータを読み出す。
【０１３２】
図２２に、第３実施形態に係る不揮発性半導体記憶装置の書き込み動作中に、読み出し動作が割り込んだ場合の内部動作シーケンスを示す。
【０１３３】
例えば、セクション〔Ａ〕中で選択されたページに書き込みが開始されると前述のように書き込み動作（Ｐｒｏｇｒａｍ）とベリファイ読み出し動作（Ｖｅｒｉｆｙ）が繰り返し行われる。図２２に示すように、２回目の書き込み動作（Ｐｒｏｇｒａｍ）中に、読み出しコマンド００Ｈが入力され、セクション〔Ｃ〕中のページに読み出し要求が発生したとする。この場合、セクション〔Ｃ〕中のＳＢＬ〔Ｃ〕を選択するセクション選択トランジスタＳＳＴ〔Ｃ〕が導通状態となり、ＧＢＬがＳＢＬ〔Ｃ〕に接続される。そして、所定の読み出し時間の間、ＳＢＬ〔Ａ〕、ＳＢＬ〔Ｂ〕、ＳＢＬ〔Ｄ〕、…がフローティング状態となる。この状態で、セクション〔Ｃ〕の選択されたページからデータがＳＢＬ〔Ｃ〕、ＧＢＬを介してデータラッチ回路ＤＬに読み出され、ＧＢＬの電位が所定の電位まで低下するか否かで読み出しデータの論理値が判断される。この読み出し動作の間、セクション〔Ａ〕中のＳＢＬ〔Ａ〕には書き込みデータが記憶されている。また、ＳＳＴ〔Ａ〕が非導通状態となっているために、セクション〔Ｃ〕からデータを読み出したとしても、ＳＢＬ〔Ａ〕に記憶された書き込みデータは破壊されることは無く、セクション〔Ａ〕の選択されたメモリセルに正常にデータを書き込むことが可能である。
【０１３４】
セクション〔Ｃ〕の読み出し動作の完了を待って、セクション〔Ａ〕の書き込み動作中のページのベリファイ読み出し動作が再開される。
【０１３５】
図２３に、第３実施形態に係る不揮発性半導体記憶装置のベリファイ読み出し動作中に、読み出し動作が割り込んだ場合の内部動作シーケンスを示す。
【０１３６】
図２３に示すように、ベリファイ読み出し動作（Ｖｅｒｆｙ１）中に、読み出しコマンド００Ｈが入力され、セクション〔Ｃ〕中のページに読み出し要求が発生したとする。この場合、読み出しコマンド００Ｈが入力されると、ベリファイ読み出し動作（Ｖｅｒｆｙ１）はサスペンド状態に入る。例えば、シーケンサはベリファイ読み出し動作（Ｖｅｒｆｙ１）を中断し、ＧＢＬをベリファイ読み出し動作（Ｖｅｒｆｙ１）から開放する。その後、選択されたセクション〔Ｃ〕の選択されたページからデータがＳＢＬ〔Ｃ〕、ＧＢＬを介してデータラッチ回路ＤＬに読み出される。
【０１３７】
セクション〔Ｃ〕の読み出し動作の完了を待って、シーケンサは記憶していたセクション〔Ａ〕の書き込み中であったメモリセルに対して、ベリファイ読み出し動作（Ｖｅｒｉｆｙ１）を再開する。本例では、第１回目のベリファイ読み出し動作中に、外部から読み出しコマンド００Ｈが入力された例を示しており、ベリファイ読み出し動作が再開される場合には、第１回目のベリファイが再開されることになる。
【０１３８】
第３実施形態に係る不揮発性半導体記憶装置によれば、書き込み動作中でも読み出しを即座に開始することができる。このため、例えば、システムが持つキャッシュメモリの容量を小さくすることが可能となり、システムのコストを低く抑えることが可能となる。
【０１３９】
（第４実施形態）
第４実施形態は、読み出し動作を高速化する一例に関する。第４実施形態では、例えば、読み出し動作を、同じメモリセルアレイ内の複数のセクションについて同時に行い、読み出し動作を高速化する。
【０１４０】
図２４は、第４実施形態に係る不揮発性半導体記憶装置の一動作例を示す動作波形図である。
【０１４１】
まず、読み出し動作のはじめに、複数の読み出しを行うセクションのセクション選択線ＳＳを１．２Ｖよりセクション選択トランジスタＳＳＴのしきい値電圧分高い電圧に設定する。これにより複数のＳＳＴを同時に選択状態する。さらに、図６に示すトランジスタ１１９のゲート電極を電位ＶＣＣに、トランジスタ１１５のゲート電極を１．３Ｖよりトランジスタ１１５のしきい値電圧分高い電圧に設定する。この結果、ＧＢＬは１．３Ｖにプリチャージされ、ＳＳＴにより選択されたＳＢＬは、１．２Ｖにプリチャージされる。このとき、データラッチ回路ＤＬのノード１２２の電位は、電位ＶＣＣよりトランジスタ１１９のしきい値電圧分低い電圧にプリチャージされる（選択ＳＢＬプリチャージ期間）。
【０１４２】
選択ＳＢＬプリチャージ期間の最後に、セクション選択線ＳＳの電位はＶＳＳに接地され、ＳＳＴは非導通状態となる。ＳＢＬプリチャージ期間に続き、複数のセクションの、選択されたブロック内の２つのブロック選択線ＳＧＳ、ＳＧＤが電位ＶＣＣとなり、同時に、選択されたブロック内の非選択制御ゲートが４Ｖ程度の所定の電位に昇圧される。
【０１４３】
このとき、選択制御ゲートの電位はＶＳＳに保持される。この結果、選択されたセルトランジスタが“１”データを記憶していると、そのＳＢＬは放電し、電位が１．２Ｖから低下する。また、選択されたセルトランジスタが“０”データを記憶していると、そのＳＢＬは放電せず１．２Ｖを保持する（ＳＢＬフリーランニング期間）。
【０１４４】
ＳＢＬフリーランニング期間が終了すると、次に、データラッチＬＣ内にこれらＳＢＬの電位に対応した読み出しデータをラッチする動作を行う。
【０１４５】
図２４のデータラッチ期間では、図６に示すデータラッチＬＣ内に、読み出しデータを順次ラッチする動作を示す。
【０１４６】
まず、トランジスタ１１９のゲート電極を電位ＶＣＣとし、ノード１２２及びＧＢＬのプリチャージを行い、その後、セクション選択線ＳＳ〔Ａ〕を１．２ＶよりＳＳＴ〔Ａ〕のしきい値電圧分高い電圧に設定する。その結果、ＳＢＬ〔Ａ〕の電位が１．２Ｖよりも低下していると、ＳＳＴ〔Ａ〕が導通状態となり、ＧＢＬの電位が低下する。ＧＢＬの反応速度を高速にするためには、ＧＢＬの寄生容量を小さくすると良い。このためには、例えば、ＧＢＬのロウ方向に沿った幅を、できるだけ小さくし、ＧＢＬの寄生容量を小さくすると良い。
【０１４７】
図２４では、ＳＢＬ〔Ａ〕は放電する場合について記載してあり、その結果ＧＢＬの電位が低下し、データラッチ回路ＬＣ内のトランジスタ１１５が導通状態となるため、データラッチ回路ＬＣ内のノード１２２もＧＢＬと同電位まで低下する。次いで、図２４に示すタイミングで、トランジスタ１１６〔Ａ〕を導通状態とすることで、ノード１２２が“ＬＯＷ”レベルの状態であることを、データラッチＬＣ〔Ａ〕にラッチさせる。これにより、セクション〔Ａ〕の選択されたセルトランジスタのデータが、データラッチＬＣ〔Ａ〕に記憶される。
【０１４８】
引き続き、トランジスタ１１９のゲート電極を、再度、電位ＶＣＣとし、ノード１２２及びＧＢＬをプリチャージする。その後、セクション選択線ＳＳ〔Ｂ〕をＳＳ〔Ａ〕と同じ所定の電位になるように設定する。セクション〔Ｂ〕内のＳＢＬ〔Ｂ〕が１．２Ｖを保持していると、ＳＳＴ〔Ｂ〕は非導通状態となるため、ＧＢＬは１．３Ｖを保持する。さらに、データラッチ回路ＤＬ内のトランジスタ１１５は非導通状態となり、ノード１２２は“ＨＩＧＨ”レベルを維持する。次いで、図２４に示すタイミングで、トランジスタ１１６〔Ｂ〕を導通状態とすることで、ノード１２２が“ＨＩＧＨ”レベルの状態であることを、データラッチＬＣ〔Ｂ〕にラッチさせる。これにより、セクション〔Ｂ〕の選択されたセルトランジスタのデータが、データラッチＬＣ〔Ｂ〕に記憶される。
【０１４９】
以下同様に、複数のセクション分の、ＳＢＬの電位に対応したデータを、データラッチ回路ＤＬ内の、複数のデータラッチＬＣに記憶させていく。
【０１５０】
第４実施形態では、複数のセクションの、複数のページを同時に読み出す方法を説明したが、ベリファイ読み出し動作時についても適用することができる。
【０１５１】
例えば、書き込み動作時のベリファイ読み出し動作では、選択ＳＢＬプリチャージ期間、及びＳＢＬフリーランニング期間の動作は、上記読み出し動作と同じである。データラッチ期間中にデータラッチＬＣで直接ラッチする代わりに、センス回路ＳＬＣで一度ラッチし、そのラッチした結果をデータラッチＬＣにノード１２５を介してフィードバックすれば良い。
【０１５２】
また、不揮発性半導体記憶装置がＮＡＮＤ型である場合、セルトランジスタが直列に接続されるため、セル電流が１μＡ程度しか流れず、ＳＢＬフリーランニング期間には、１０μｓｅｃ程度の時間が必要となる。このため、８ページを連続して読み出すと、フリーランニング期間で１０μｓｅｃ程度の時間が必要となる。
【０１５３】
対して、第４実施形態を適用すると、フリーランニング期間を１０μｓｅｃ程度にすることができるので、１ページ当たりの読み出しパフォーマンスを向上させることができる。
【０１５４】
（第５実施形態）
次に、上記実施形態に係る不揮発性半導体記憶装置を使用したカードシステムを、この発明の第５実施形態として説明する。
【０１５５】
図２５はメモリカードの一構成例を示すブロック図、図２６はメモリコントローラの一構成例を示すブロック図、図２７はシステムの一制御例を示す流れ図である。第５実施形態では、ホストシステムのバスにメモリカードが接続される場合について説明する。
【０１５６】
図２５に示すように、メモリカードは、メモリコントローラチップと、例として２つのＮＡＮＤ型不揮発性半導体記憶装置により構成される。もちろん、２つ以上のＮＡＮＤ型不揮発性半導体記憶装置により構成されていても良し、１つでも良い。
【０１５７】
メモリコントローラとメモリチップとの間の内部バスは、Ｉ／Ｏ  ＢｕｓとＣＥ、ＡＬＥ、ＣＬＣ、ＲＥ、ＷＥ、ＷＰのコントロールシグナル線と、Ｒ／Ｂ信号線により構成される。メモリコントローラは、メモリチップに対して、アドレス、コマンド、書き込みデータ、読み出しデータをＩ／Ｏ  Ｂｕｓを介してやりとりする。メモリチップ内部は、メモリセルアレイが４Ｐｌａｎｅに分割されており、各Ｐｌａｎｅのページ長に対応したデータラッチ回路が各Ｐｌａｎｅ端部にビット線を介して配置される。また、各メモリチップ内には、ロウデコーダ回路がメモリセルアレイに接して配置され、さらにセクション数に対応した複数のアドレスラッチ回路が、各チップの周辺回路内に配置される。またこのアドレスラッチ回路の出力信号をうけ、それぞれの、セクション内の所定のブロックを多重選択できるように、ロウデコーダ回路内に、ラッチ回路が配置される。このロウデコーダ内にラッチを設けて複数ブロックを同時に選択する回路技術は、複数ブロック消去技術として用いられている公知の回路であるため詳細な記述は省略する。
【０１５８】
図２５の２つのチップのアドレス空間は直列につながっており、第１のチップの上位に第２のチップのメモリアドレスが割り付けられる。それぞれのチップは複数チップ分の拡張されたアドレスラッチ回路を持っており、外部から入力されたアドレスをそれぞれのチップがデコードして、自分の持つアドレス空間領域と一致したチップのみが動作を行うよう構成される。
【０１５９】
メモリコントローラ内は、図２６に示すように、論理アドレス（ホストアドレス）と物理アドレス（不揮発性半導体記憶装置管理アドレス）を変換するための処理回路（論物変換処理）、この論物変換処理に必要な論物変換テーブル記憶ＲＡＭ回路、ページ単位データにＥＣＣ処理を行うためのＥＣＣ処理回路、不揮発性半導体記憶装置に書き込み・消去・読み出し命令を実行するための不揮発性半導体記憶装置プロトコル変換処理回路（ＮＡＮＤプロトコル変換回路）、これらの回路を制御するためのシーケンス制御プロセッサとから構成される。
【０１６０】
メモリコントローラは、ホストから書き込み命令を受け取ると、図２７に示すシーケンスにより、不揮発性半導体記憶装置チップに対して書き込み処理を行う。まず、ホストからの書き込み命令が複数ページ分かどうか判断し、複数ページの場合は、複数セクターを同時に書きこめるだけの書き込み可能なブロックが複数セクションにわたって存在するＰｌａｎｅアドレスを検索する。このＰｌａｎｅアドレスが発見されれば、メモリコントローラはこのＰｌａｎｅの複数セクション内の各ブロックアドレスおよび、そのブロック内のページアドレスをＨｏｓｔの複数セクターアドレスに割り付ける。そしてこのＰｌａｎｅの複数のページバッファ内に、割り付けられた複数のページデータをＬｏａｄする。そして、図７、又は図１５に示すシーケンスで書き込みを実行するためのコマンドを発行する。
【０１６１】
また、ホストからの書き込み命令が１ページ分の場合は、通常の方法で空きブロックを検索して発見されたブロック内のページアドレスを、ホストのセクターアドレスに割り付け、この空きブロックのＰｌａｎｅアドレスに対応するアドレスにページ分のデータをロードする。その後、従来の書き込みコマンドを発行して１ページ分のデータを書き込む。
【０１６２】
また、複数セクター書き込みの場合で、複数セクターを同時に書きこめるだけの書き込み可能なブロックが複数セクションにわたって存在しない場合は、各セクターをチップ内の別のＰｌａｎｅの空きブロックに割付ける必要がある。このため、従来のように１ページずつの書き込み処理を全部の書き込み要求セクターに対して行う。
【０１６３】
以上の書き込み処理が終了すると、書き込まれた各ページのステータスを確認し、異常がなければ書き込みを終了する。異常が発生した場合には、異常のあったページアドレスを再度別のアドレスに割り付けて、書き込みを行う。
【０１６４】
このように、第６実施形態を使用したメモリカードでは、ホストからの複数ページの書き込み処理があるかどうか判断して、不揮発性半導体記憶装置チップに対して異なる書き込み処理を行うことで、複数ページ書き込みの場合の書き込みパフォーマンスを向上できる。
【０１６５】
（第６実施形態）
第６実施形態では、上記実施形態に係る不揮発性半導体記憶装置を用いたＩＣカード、及びこれを利用する電子機器の例を説明する。
【０１６６】
図２８はこの発明の第６実施形態に係るＩＣカードを利用する電子機器の一例を示す斜視図である。図２８には、電子機器の一例として、携帯電子機器、例えば、デジタルスチルカメラが示されている。第６実施形態に係るＩＣカードは、例えば、メモリカードであり、例えば、デジタルスチルカメラの記録メディアとして利用される。
【０１６７】
図２８に示すように、デジタルスチルカメラ７１の筐体（ケース）には、カードスロット７２、及びこのカードスロット７２に接続される回路基板が収容されている。なお、回路基板は、図２８ではその図示を省略している。メモリカード７０は、デジタルスチルカメラ７１のカードスロット７２に取り外し可能な状態で装着される。メモリカード７０は、カードスロット７２に装着されることで、回路基板上の電子回路に、電気的に接続される。
【０１６８】
図２９は、デジタルスチルカメラの基本システムを示すブロック図である。
【０１６９】
被写体からの光はレンズ７３により集光されて撮像装置７４に入力される。撮像装置７４は、入力された光を光電変換して、例えば、アナログ信号とする。撮像装置７４の一例は、ＣＭＯＳイメージセンサである。アナログ信号は、アナログ増幅器（ＡＭＰ．）で増幅された後、Ａ／Ｄコンバータ（Ａ／Ｄ）でデジタル信号に変換される。デジタル化された信号は、カメラ信号処理回路７５に入力され、例えば、自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【０１７０】
画像をモニタする場合、カメラ信号処理回路７５から出力された信号がビデオ信号処理回路７６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、ＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路７７を介して、デジタルスチルカメラ７１に取り付けられた表示部７８に出力される。表示部７８の一例は液晶モニタである。また、ビデオ信号は、ビデオドライバ７９を介して、ビデオ出力端子８０に出力される。デジタルスチルカメラ７１により撮像した画像は、ビデオ出力端子８０を介して、画像機器、例えばパーソナルコンピュータのディスプレイやテレビジョンに出力することができ、撮像した画像を表示部７８以外でも楽しむことができる。撮像装置７４、アナログ増幅器（ＡＭＰ．）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路７５は、マイクロコンピュータ８１により制御される。
【０１７１】
画像をキャプチャする場合、操作ボタン、例えばシャッタボタン８２を押す。これにより、マイクロコンピュータ８１は、メモリコントローラ８３を制御し、カメラ信号処理回路７５から出力された信号がフレーム画像としてビデオメモリ８４に書き込まれる。ビデオメモリ８４に書き込まれたフレーム画像は、圧縮／伸張処理回路８５により、所定の圧縮フォーマットに基づき圧縮され、カードインターフェース８６を介してカードスロット７２に装着されているメモリカード７０に記録される。
【０１７２】
記録した画像を再生する場合、メモリカード７０に記録されている画像を、カードインターフェース８６を介して読み出し、圧縮／伸張処理回路８５により、伸張した後、ビデオメモリ８４に書き込む。書き込まれた画像はビデオ信号処理回路７６に入力され、画像をモニタする場合と同様に、表示部７８や、画像機器に映し出される。
【０１７３】
なお、本基本システム例では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ．）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、表示装置１０７、ビデオドライバ１０９、マイクロコンピュータ１１１、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインターフェース１１６が実装される例を示している。なお、カードスロット７２については、回路基板８９上に実装される必要はなく、コネクタケーブル等により、回路基板８９に接続されても良い。また、本例では、回路基板８９上には、さらに、電源回路８７が実装される。電源回路８７は、外部電源、あるいは電池から電源の供給を受け、デジタルスチルカメラ７１の内部で使用する内部電源を発生する。電源回路８７の一例は、ＤＣ−ＤＣコンバータである。内部電源は、上記各回路に動作電源として供給される他、ストロボ８８の電源、及び表示部７８の電源として供給される。
【０１７４】
このように、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、携帯電子機器、例えば、デジタルスチルカメラに利用することができる。
【０１７５】
また、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、デジタルスチルカメラに利用されるばかりでなく、図３０Ａ〜図３０Ｌに示すように、例えば、ビデオカメラ（図３０Ａ）、テレビジョン（図３０Ｂ）、オーディオ／ビジュアル機器（図３０Ｃ）、オーディオ機器（図３０Ｄ）、ゲーム機器（図３０Ｅ）、電子楽器（図３０Ｆ）、携帯電話（図３０Ｇ）、パーソナルコンピュータ（図３０Ｈ）、パーソナルデジタルアシスタント（ＰＤＡ、図３０Ｉ）、ボイスレコーダ（図３０Ｊ）、ＰＣカード（図３０Ｋ）、電子書籍端末（図３０Ｌ）等にも利用することができる。
【０１７６】
また、上記実施形態に係る不揮発性半導体記憶装置を使用したメモリカードは、これら以外の電子機器にも利用することができる。
【０１７７】
以上、この発明を第１〜第６実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１７８】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１７９】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１８０】
また、上記各実施形態では、この発明を不揮発性半導体記憶装置に適用した例に基づき説明したが、上述したような不揮発性半導体記憶装置を内蔵した半導体集積回路装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【０１８１】
【発明の効果】
以上説明したように、この発明によれば、チップ面積の増大を抑制しつつ、書き込みスピードを高速化することが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置、及びこの半導体集積回路装置を内蔵したＩＣカードを提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図
【図２】図２はメモリセルアレイの一等価回路例を示す等価回路図
【図３】図３はメモリセルアレイの一平面パターン例を示す平面図
【図４】図４Ａは図３中の４Ａ−４Ａ線に沿う断面図、図４Ｂは図３中の４Ｂ−４Ｂ線に沿う断面図
【図５】図５Ａはセクション選択回路の一回路例を示す回路図、図５ＢはＮＡＮＤ束の一等価回路例を示す回路図
【図６】図６はデータラッチ回路の一回路例を示す回路図
【図７】図７はこの発明の第１実施形態に係る不揮発性半導体記憶装置の一書き込み動作例を示す動作波形図
【図８】図８Ａはこの発明の第１実施形態に係る不揮発性半導体記憶装置の第１変形例を示す構成図、図８Ｂはこの発明の第２実施形態に係る不揮発性半導体記憶装置の第２変形例を示す構成図
【図９】図９Ａは第１実施形態の第１変形例に係る不揮発性半導体記憶装置の一平面パターン例を示す平面図、図９Ｂは図９Ａ中の９Ａ−９Ａ線に沿う断面図
【図１０】図１０Ａは第１実施形態の第２変形例に係る不揮発性半導体記憶装置の一平面パターン例を示す平面図、図１０Ｂは図１０Ａ中の１０Ａ−１０Ａ線に沿う断面図
【図１１】図１１はこの発明の第２実施形態に係る不揮発性半導体記憶装置の一構成例を示すブロック図
【図１２】図１２はこの発明の第２実施形態に係る装置のメモリセルアレイの一平面パターン例を示す平面図
【図１３】図１３Ａは図１２中の１３Ａ−１３Ａ線に沿う断面図、図１３Ｂは図１２中の１３Ｂ−１３Ｂ線に沿う断面図、図１３Ｃは図１２中の１３Ｃ−１３Ｃ線、図１３Ｄは図１２中の１３Ｄ−１３Ｄ線に沿う断面図、図１３Ｅは図１２中の１３Ｅ−１３Ｅ線に沿う断面図
【図１４】図１４Ａはセクション選択回路の一回路例を示す回路図、図１４ＢはＮＡＮＤ束の一等価回路例を示す回路図
【図１５】図１５はこの発明の第１実施形態に係る不揮発性半導体記憶装置の一書き込み動作例を示す動作波形図
【図１６】図１６はセクションビット線に寄生する寄生容量を示す図
【図１７】図１７は第２実施形態の変形例に係る不揮発性半導体記憶装置のメモリセルアレイの一平面パターン例を示す平面図
【図１８】図１８Ａは図１７中の１８Ａ−１８Ａ線に沿う断面図、図１８Ｂは図１７中の１８Ｂ−１８Ｂ線に沿う断面図、図１８Ｃは図１７中の１８Ｃ−１８Ｃ線に沿う断面図、図１８Ｄは図１７中の１８Ｄ−１８Ｄ線に沿う断面図、図１８Ｅは図１７中の１８Ｅ−１８Ｅ線に沿う断面図
【図１９】図１９は第２実施形態の変形例に係る不揮発性半導体記憶装置により得られる利点の一例を示す平面図
【図２０】図２０は典型的なシステムの書き込み動作時における外部データバスの動作を示す動作波形図
【図２１】図２１はこの発明の第３実施形態に係る不揮発性半導体記憶装置の書き込み動作時における外部データバスの動作を示す動作波形図
【図２２】図２２はこの発明の第３実施形態に係る不揮発性半導体記憶装置の書き込み動作中に読み出し動作が割り込んだ場合の内部動作シーケンスを示す動作波形図
【図２３】図２３はこの発明の第３実施形態に係る不揮発性半導体記憶装置のベリファイ読み出し動作中に読み出し動作が割り込んだ場合の内部動作シーケンスを示す動作波形図
【図２４】図２４はこの発明の第４実施形態に係る不揮発性半導体記憶装置の一動作例を示す動作波形図
【図２５】図２５はメモリカードの一構成例を示すブロック図
【図２６】図２６はメモリコントローラの一構成例を示すブロック図
【図２７】図２７はシステムの一制御例を示す流れ図
【図２８】図２８はこの発明の第６実施形態に係るＩＣカードを利用する電子機器の一例を示す斜視図
【図２９】図２９はデジタルスチルカメラの基本システムを示すブロック図
【図３０】図３０Ａ〜図３０Ｌはこの発明の第６実施形態に係るＩＣカードを利用する電子機器の他例を示す図
【図３１】図３１は不揮発性半導体記憶装置の典型例を示す平面図
【符号の説明】
１００…Ｐ型半導体基板、１０１…セルＮ型ウェル領域、１０２…セルＰ型ウェル領域、１０３…メモリセルアレイ、１０４…トンネル絶縁膜、１０５…層間膜、１０６…ソース／ドレイン拡散層、１０７…導電性プラグ、１０８…セルソース線バイアス回路、１０９…導電性プラグ、１１０…導電性プラグ、１１１…セクション選択回路、１１２、１１４…高耐圧系Ｎチャネル型トランジスタ、１１３…インバータ回路、１１５、１１６、１１７、１１８、１１９…ＶＣＣ系Ｎチャネル型トランジスタ、１２０…ＶＣＣ系Ｐチャネル型トランジスタ、１３０…局所配線、１３１…拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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