(57)【要約】【課題】書き込みまたは消去処理に要する時間の短縮化と書き込みまたは消去精度の高い半導体記憶装置を提供する。【解決手段】電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される抵抗変化素子Ｒ１１〜ＲｉｊとＮ型ＮＯＳＦＥＴで構成される選択トランジスタＴ１１〜Ｔｉｊを備えてなるメモリセル１ｃがマトリックス状に配列されたメモリアレイ１と、前記抵抗変化素子Ｒ１１〜Ｒｉｊに電気ストレスを印加して前記メモリセル１ｃへのデータの書き込みを行う書き込み手段２と、書き込み動作時における前記電気抵抗の変化を検知する書き込み状態検知手段３と、前記電気抵抗が所定のリファレンス値まで変化したときに電気ストレスの印加を停止する書き込み制御手段４とを備えて構成する。【選択図】  図１
2004234707.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗が変化する抵抗変化素子を備えてなるメモリセルと、
前記抵抗変化素子の前記電気抵抗の変化を用いて前記メモリセルへのデータの書き込みを行う書き込み手段と、
前記書き込み手段による書き込み動作時における前記電気抵抗の変化を検知する書き込み状態検知手段と、
前記電気抵抗が所定のリファレンス値まで変化したときに前記書き込み手段による書き込みを停止する書き込み制御手段と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される抵抗変化素子を備えてなるメモリセルと、
前記抵抗変化素子に前記電気的ストレスを印加して前記電気抵抗を変化させることにより前記メモリセルへのデータの書き込みを行う書き込み手段と、
前記書き込み手段による書き込み動作時における前記電気抵抗の変化を検知する書き込み状態検知手段と、
前記電気抵抗が所定のリファレンス値まで変化したときに前記書き込み手段による前記電気的ストレスの印加を停止する書き込み制御手段と、
を備えたことを特徴とする半導体記憶装置。
【請求項３】
前記書き込み状態検知手段は、前記メモリセルの前記電気抵抗の変化を、書き込みリファレンスセルに固定された前記リファレンス値と比較することにより検知可能に構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記リファレンスセルは固定抵抗を用いて形成されることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
【請求項５】
前記固定抵抗が、拡散抵抗またはポリシリコン抵抗で形成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記メモリセルは、電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される抵抗変化素子と選択トランジスタとで構成されていることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項７】
前記抵抗変化素子は、電極間にマンガンを含有するペロブスカイト構造の酸化物が形成されていることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
【請求項８】
電気抵抗が変化する抵抗変化素子を備えてなるメモリセルへ前記電気抵抗の変化を用いてデータを書き込むと同時に、
前記書き込み動作時における前記電気抵抗の変化を検知し、
前記電気抵抗が所定のリファレンス値に達するまで前記書き込み動作を行うことを特徴とするメモリセルの書き込み方法。
【請求項９】
電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される抵抗変化素子を備えてなるメモリセルの書き込み方法であって、
前記抵抗変化素子に前記電気的ストレスを印加して前記電気抵抗を変化させることにより前記メモリセルへのデータの書き込みを行うと同時に、
前記書き込み動作時における前記電気抵抗の変化を検知し、
前記電気抵抗が所定のリファレンス値まで変化したときに前記電気的ストレスの印加を停止することを特徴とするメモリセルの書き込み方法。
【請求項１０】
前記抵抗変化素子の前記電気抵抗の変化を用いて前記メモリセルへのデータの消去を行なう消去手段と、
前記消去手段による消去動作時における前記電気抵抗の変化を検知する消去状態検知手段と、
前記電気抵抗が所定の第２のリファレンス値まで変化したときに前記消去手段による消去を停止する消去制御手段とを、
さらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記抵抗変化素子に前記電気的ストレスを印加して前記電気抵抗を変化させることにより前記メモリセルへのデータの消去を行なう消去手段と、
前記消去手段による消去動作時における前記電気抵抗の変化を検知する消去状態検知手段と、
前記電気抵抗が所定の第２のリファレンス値まで変化したときに前記消去手段による前記電気的ストレスの印加を停止する消去制御手段とを、
さらに備えたことを特徴とする請求項２に記載の半導体記憶装置。
【請求項１２】
前記書き込み状態検知手段及び前記消去状態検知手段、並びに前記書き込み制御手段及び前記消去制御手段が、それぞれ兼用されていることを特徴とする請求項１０または１１に記載の半導体記憶装置。
【請求項１３】
前記消去状態検知手段は、前記メモリセルの前記電気抵抗の変化を、消去リファレンスセルに固定された前記第２のリファレンス値と比較することにより検知可能に構成されていることを特徴とする請求項１０〜１２の何れか１項に記載の半導体記憶装置。
【請求項１４】
前記消去リファレンスセルは固定抵抗を用いて形成されることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記固定抵抗が、拡散抵抗またはポリシリコン抵抗で形成されていることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
電気抵抗が変化する抵抗変化素子を備えてなるメモリセルと、
前記抵抗変化素子の前記電気抵抗の変化を用いて前記メモリセルへのデータの消去を行なう消去手段と、
前記消去手段による消去動作時における前記電気抵抗の変化を検知する消去状態検知手段と、
前記電気抵抗が所定の第２のリファレンス値まで変化したときに前記消去手段による消去を停止する消去制御手段とを備えたことを特徴とする半導体記憶装置。
【請求項１７】
電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される抵抗変化素子を備えてなるメモリセルと、
前記抵抗変化素子に前記電気的ストレスを印加して前記電気抵抗を変化させることにより前記メモリセルへのデータの消去を行なう消去手段と、
前記消去手段による消去動作時における前記電気抵抗の変化を検知する消去状態検知手段と、
前記電気抵抗が所定の第２のリファレンス値まで変化したときに前記消去手段による前記電気的ストレスの印加を停止する消去制御手段とを備えたことを特徴とする半導体記憶装置。
【請求項１８】
前記消去状態検知手段は、前記メモリセルの前記電気抵抗の変化を、消去リファレンスセルに固定された前記第２のリファレンス値と比較することにより検知可能に構成されていることを特徴とする請求項１６または１７に記載の半導体記憶装置。
【請求項１９】
前記消去リファレンスセルは固定抵抗を用いて形成されることを特徴とする請求項１８に記載の半導体記憶装置。
【請求項２０】
前記固定抵抗が、拡散抵抗またはポリシリコン抵抗で形成されていることを特徴とする請求項１９に記載の半導体記憶装置。
【請求項２１】
前記メモリセルは、電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される抵抗変化素子と選択トランジスタとで構成されていることを特徴とする請求項１６〜２０の何れか１項に記載の半導体記憶装置。
【請求項２２】
前記抵抗変化素子は、電極間にマンガンを含有するぺロブスカイト構造の酸化物が形成されていることを特徴とする請求項１６〜２１の何れか１項に記載の半導体記憶装置。
【請求項２３】
電気抵抗が変化する抵抗変化素子を備えてなるメモリセルへ前記電気抵抗の変化を用いてデータを消去すると同時に、
前記消去動作時における前記電気抵抗の変化を検知し、
前記電気抵抗が所定のリファレンス値に達するまで前記消去動作を行うことを特徴とするメモリセルの消去方法。
【請求項２４】
電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される抵抗変化素子を備えてなるメモリセルの消去方法であって、
前記抵抗変化素子に前記電気的ストレスを印加して前記電気抵抗を変化させることにより前記メモリセルへのデータの消去を行なうと同時に、
前記消去動作時における前期電気抵抗の変化を検知し、前記電気抵抗が所定の第２のリファレンス値まで変化したときに前記電気的ストレスの印加を停止することを特徴とするメモリセルの消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置、及び、メモリセルの書き込み並びに消去方法に関するものであり、抵抗変化素子を用いた不揮発性半導体記憶装置等に有効に利用可能な書き込み並びに消去手段に関するものである。
【０００２】
【従来の技術】
従来技術として、例えば、電気的に消去、書き込み可能な読み出し専用メモリであるＥＥＰＲＯＭの一つとして、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。特開平５−１８２４７４号公報には、以下のように記載されている。ＮＡＮＤセル型ＥＥＰＲＯＭは、複数のメモリセルをそれらのソース、ドレインを隣接するもの同士で共用する形で直列接続して一単位としてビット線に接続するものである。メモリセルは通常電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。メモリセルアレイは、Ｐ型基板またはＮ型基板に形成されたＰ型ウェル内に集積形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介してソース線（基準電位配線）に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
【０００３】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。データ書込みの動作は、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには、高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電位ＶｐｐＭ  （＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖまたは中間電位を与える。ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで伝達されて、基板側から浮遊ゲートに電子注入が生じる。これによりその選択されたメモリセルのしきい値は正方向にシフトする。この状態をたとえば“１”とする。ビット線に中間電位が与えられたときは電子注入が起こらず、従ってしきい値は変化せず、負に止まる。この状態は“０”である。
【０００４】
データ消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。すなわち全ての制御ゲートを０Ｖとし、選択ゲート、ビット線、ソース線、メモリセルアレイが形成されたＰ型ウェル、及びＮ型基板に高電圧２０Ｖを印加する。これにより、全てのメモリセルで浮遊ゲートの電子が基板側に放出され、しきい値は負方向にシフトする。
【０００５】
データ読出し動作は、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖｃｃ（＝５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００６】
以上の動作説明から明らかなように、ＮＡＮＤセル型ＥＥＰＲＯＭでは、書込み及び読出し動作時には非選択メモリセルは転送ゲートとして作用する。この観点から、書込みがなされたメモリセルのしきい値電圧には制限が加わる。たとえば、“１”書込みされたメモリセルのしきい値の好ましい範囲は、０．５〜３．５Ｖ程度となる。データ書込み後の経時変化、メモリセルの製造パラメータのばらつきや電源電位のばらつきを考慮すると、データ書込み後のしきい値分布はこれより小さい範囲であることが要求される。
【０００７】
しかしながら、従来のような、書込み電位及び書込み時間を固定して全メモリセルを同一条件でデータ書込みする方式では、“１”書込み後のしきい値範囲を許容範囲に収めることが難しい。たとえばメモリセルは製造プロセスのばらつきから、その特性にもばらつきが生じる。従って書込み特性を見ると、書込まれやすいメモリセルと書込まれにくいメモリセルがある。従来はこれに対して、書込まれにくいメモリセルに十分に書込まれるように、書込み時間に余裕を持たせて全メモリセルを同一条件で書込むという事が一般に行われている。これでは、書込まれ易いメモリセルには必要以上に書込まれ、しきい値電圧が許容範囲を越えて高くなってしまう。
【０００８】
一方、“０”書込みしたメモリセル或いはデータ消去したＮＡＮＤセルのメモリセルのしきい値電圧が負方向にある値以上大きくなっていないと、これも問題になる。“０”書込みしたメモリセルのしきい値は、これによってデータ読出し時のセル電流（読出し電流）が変化し、その結果アクセスタイムが変化するから、ＥＥＰＲＯＭの仕様を左右する。またデータ消去によって十分に消去がなされていないと、その後のデータ書込みで“１”状態のしきい値が必要以上に高くなってしまい、しきい値の許容範囲を越えることになる。
【０００９】
これらの問題を解決するために、上記公報では、書込みベリファイ機能を有するＮＡＮＤセル型のＥＥＰＲＯＭを提案している。ここでは、データ書込み時選択されたＮＡＮＤセル内の各メモリセルの制御ゲートに第１の書込みベリファイ電位を順次印加してデータ読出しを行って書込み不足状態を確認する機能と、第２の書込みベリファイ電位を選択メモリセルの制御ゲートに印加してデータ読出しを行って書込み過剰状態を確認する機能とを有する書込みベリファイ制御回路を備えている。これにより、もし、書込み不足状態のメモリセルがあれば、書込み動作が追加され、再度第１のデータ書込みベリファイ電位の印加による書込み状態の確認がなされる。この動作を繰り返して、そのメモリセルについて第１の書込みベリファイとデータ再書込みが終わった後、そのメモリセルに対して第２の書込みベリファイ電位を用いた書込み過剰状態の確認動作が行なわれる。このような動作を繰り返すことにより、規定のしきい値に達しているメモリセルに対しては、再書込みをしないように、制御され、上記の問題を解決できる。
【００１０】
また、米国特許第５，２８７，３１７号明細書においても電気的に消去・書込みが可能な半導体メモリにおいて同様な提案をしている。即ちデータ書込みの場合、図１４に示すように、電気的に消去・書込みが可能な半導体メモリにおいて、書込みコマンドを入力（ステップ１）後、アドレスとデータを入力する（ステップ２）ことにより、選択メモリセルへのプログラムパルス印加が開始され、メモリセルにデータが書込まれる（ステップ３）。プログラムパルス印加停止後、プログラムベリファイコマンドを入力することによりプログラムベリファイモードとなり（ステップ４）、書込みを行ったメモリセルからのデータ読み出しが開始される（ステップ５）。読み出しを行い、読み出されたデータと、最初に入力された期待値（レファレンス）データとの比較を行い（ステップ６）、一致している場合は、プログラムの正常終了し、読み出しモードとなり、プログラムを終了する。一方、データが一致していない場合は、再度、プログラムパルスの印加が行われる（ステップ７）。この一連の動作は、すべてのデータが一致するまで繰り返し行われる。図１５は、プログラムパルス印加後、ベリファイ動作を実行する一連の動作を行なって、期待値データと書込まれたデータとが３度目で一致したため、プログラムを終了したことを示すタイミングチャートである。
【００１１】
以上、述べてきたように、電気的に消去・書込みが可能な半導体メモリ（ＥＥＰＲＯＭ）においては、期待値データと書込まれたデータとが一致するまで、プログラムパルス印加し、その後、ベリファイ動作を実行するという一連の動作が繰り返し行われることにより、メモリセルのしきい値を望む値へ設定していた。
【００１２】
最近注目されている不揮発性抵抗変化素子（Ｎｏｖｅｌ  ｒｅｓｉｓｔａｎｃｅ  ｃｏｎｔｒｏｌ  ｎｏｎｖｏｌａｔｉｌｅ  ＲＡＭ  以下、本明細書では「ＲＲＡＭ素子」とも記す。）を使用したメモリにおいても上記技術を採用することは可能である。
【００１３】
【特許文献１】
特開平５−１８２４７４号公報
【特許文献２】
米国特許第５，２８７，３１７号明細書
【００１４】
【発明が解決しようとする課題】
上記従来技術のプログラムベリファイ機能を採用することにより、プログラムベリファイ機能を持たないＥＥＰＲＯＭに比べると、しきい値のばらつきを低減させることが可能である。しかしながらプログラムパルス印加中に関しては、強制的に書込み動作が行われるため、プログラムパルス印加時間によっては、印加中にメモリセルのしきい値が希望するしきい値よりも、かなり高くなってしまう可能性があった。また、上記で述べたようにメモリセルは製造プロセスのばらつきから、その特性にもばらつきが生じるため、書込み特性を見ると、書込まれやすいメモリセルと書込まれにくいメモリセルがあるので最適な一律の印加時間の設定は困難であった。これは、不揮発性抵抗変化素子メモリにおいても同様であり、希望する抵抗値への設定が困難となる。特に、不揮発性抵抗変化素子メモリにおいて、複数存在する抵抗状態の１つの状態を１つのメモリセルへ記憶させる多値技術を導入する場合においては、ばらつきの少ない抵抗値の設定を行う必要があるが、上記技術では、高精度に行うことは困難であった。また、プログラムパルス印加後、ベリファイ動作という一連の繰り返し動作により、プログラム時間が長いという問題があった。
【００１５】
本発明の目的は、上述した従来の問題点に鑑み、書き込み処理に要する時間の短縮化を図ることができるとともに、メモリセルへのデータの書き込みを目標値に精度良く設定でき、従って、多値化対応に優れた半導体記憶装置及びメモリセルの書き込み方法を提供する点にある。
【００１６】
【課題を解決するための手段】
この目的を達成するため、本発明による半導体記憶装置の特徴構成は、電気抵抗が変化する抵抗変化素子を備えてなるメモリセルと、前記抵抗変化素子の前記電気抵抗の変化を用いて前記メモリセルへのデータの書き込みを行う書き込み手段と、前記書き込み手段による書き込み動作時における前記電気抵抗の変化を検知する書き込み状態検知手段と、前記電気抵抗が所定のリファレンス値まで変化したときに前記書き込み手段による書き込みを停止する書き込み制御手段と、を備えた点にあり、本発明によるメモリセルの書き込み方法の特徴構成は、電気抵抗が変化する抵抗変化素子を備えてなるメモリセルへ前記電気抵抗の変化を用いてデータを書き込むと同時に、前記書き込み動作時における前記電気抵抗の変化を検知し、前記電気抵抗が所定のリファレンス値に達するまで前記書き込み動作を行なう点にある。
【００１７】
つまり、メモリセルへのデータの書き込みと同時期にベリファイすることにより、書き込みとベリファイに要する時間の短縮化を図ることができるとともに、電気抵抗が所定のリファレンス値に達した時点で書き込み処理を停止できるので、精度良く目標の抵抗値に設定でき、従って、多値化に優れたものとなるのである。
【００１８】
前記抵抗変化素子の前記電気抵抗の変化を用いて前記メモリセルへのデータの消去を行なう消去手段と、前記消去手段による消去動作時における前記電気抵抗の変化を検知する消去状態検知手段と、前記電気抵抗が所定の第２のリファレンス値まで変化したときに前記消去手段による消去を停止する消去制御手段とを、さらに備えることが望ましい。
【００１９】
この場合には、メモリセルに対するデータの消去と同時期にベリファイすることにより、消去とベリファイに要する時間の短縮化を図ることができるとともに、電気抵抗が所定の第２のリファレンス値に達した時点で消去処理を停止できるので、精度良く目標の抵抗値に設定できるのであり、規定の抵抗値に達した時点で、そのメモリセルへの電圧印加が停止するため、消費電流削減も実現する。
【００２０】
上述のメモリセルは、ＲＲＡＭ素子のように電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持される抵抗変化素子を備えて構成するのが好ましく、マンガンを含有するペロブスカイト構造の酸化物が使用される。ＥＥＰＲＯＭのような不揮発性メモリと比較するとプログラムパルス印加時間は短い。ＥＥＰＲＯＭでは、１μｓ程度であるのに対し、不揮発性抵抗変化素子メモリは、１００ｎｓ程度である。
【００２１】
前記書き込み状態検知手段は、前記メモリセルの前記電気抵抗の変化を、書き込みリファレンスセルに固定された前記リファレンス値と比較することにより検知可能に構成されていることが好ましく、そのリファレンスセルは、精度上の観点から電気的ストレスでその値が変動することのない固定抵抗を用いて形成され、製造上の観点から拡散抵抗またはポリシリコン抵抗で形成されていることが好ましい。
【００２２】
さらに、前記消去状態検知手段は、前記メモリセルの前記電気抵抗の変化を、消去リファレンスセルに固定された前記第２のリファレンス値と比較することにより検知可能に構成されていることが好ましく、前記消去レファレンスセルは、精度上の観点から電気的ストレスでその値が変動することのない固定抵抗を用いて形成され、製造上の観点から拡散抵抗またはポリシリコン抵抗で形成されていることが好ましい。
【００２３】
【発明の実施の形態】
以下、本発明による半導体記憶装置の第一の実施形態を説明する。半導体記憶装置は、図１に示すように、電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持されるＲＲＡＭ素子である抵抗変化素子Ｒ１１〜ＲｉｊとＮ型ＭＯＳＦＥＴで構成される選択トランジスタＴ１１〜Ｔｉｊを備えてなるメモリセル１ｃがマトリックス状に配列されたメモリアレイ１と、制御回路Ｃとで構成される。前記制御回路Ｃは、前記抵抗変化素子Ｒ１１〜Ｒｉｊに前記電気的ストレスを印加して前記電気抵抗を変化させることにより前記メモリセル１ｃへのデータの書き込みを行う書き込み手段２と、前記書き込み手段２による書き込み動作時における前記電気抵抗の変化を検知する書き込み状態検知手段３と、前記電気抵抗が所定のリファレンス値まで変化したときに前記書き込み手段３による前記電気的ストレスの印加を停止する書き込み制御手段４として機能し、その具体的動作は後に詳述する。
【００２４】
前記抵抗変化素子Ｒ１１〜Ｒｉｊは、電気的ストレスにより電気抵抗が変化し前記電気的ストレス解除後も変化した電気抵抗が保持されるもので、マンガンを含有するペロブスカイト構造の酸化物、例えば、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３、Ｌａ（１−ｘ）ＣａｘＭｎＯ３、または、Ｌａ（１−ｘ―ｙ）ＣａｘＰｂｙＭｎＯ３（但し、ｘ＜１、ｙ＜１、ｘ＋ｙ＜１）で表される何れかの物質、例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、Ｌａ０．６５Ｃａ０．３５ＭｎＯ３、Ｌａ０．６５Ｃａ０．１７５Ｐｂ０．１７５ＭｎＯ３等のマンガン酸化膜をＭＯＣＶＤ法、スピンコーティング法、レーザアブレーション、スパッタリング法等で成膜して作成される。
【００２５】
以下、本明細書では、ＲＲＡＭ素子の「抵抗値を上げる」ときを「書き込む」と表現し、通常、書き込みを行なうときは選択トランジスタをオンにしてビット線に３Ｖ、ソース線に０Ｖに電圧を印加し、逆に「抵抗値を下げる」ときを「消去する」と表現し、消去するときは選択トランジスタをオンにして逆極性の電圧を印加し、読み出しを行なうときは選択トランジスタをオンにしてビット線に１．５Ｖ、ソース線に０Ｖを印加するものとして説明するが、それぞれの電圧値は、電圧発生回路により切り替え供給されるように構成され、その値は、上述の値に限定されるものではなく、不揮発性抵抗変化素子の特性に合わせて適宜設定すればよい。
【００２６】
前記メモリセル１ｃは、アドレス信号によりワード線セレクタからの出力ＷＬ１、ＷＬ２・・・ＷＬｉ及びビット線セレクタからの出力ＢＬ１、ＢＬ２・・・ＢＬｊにより個別に選択可能に構成され、抵抗変化素子の一端は、グランドレベルに接続される。前記ビット線セレクタは、簡略化のため２本のノードＳＨ１、ＳＨ２に接続してあるものとして説明するが、例えば、１６セル同時読み出しや、同時書き込みなどをする場合には、ＳＨ１〜ＳＨ１６の１６本が必要となることに留意する必要がある。
【００２７】
前記制御回路Ｃについて説明する。ノードＳＨ１、ＳＨ２は、それぞれＮ型ＭＯＳＦＥＴで構成されたＴＮ１、ＴＮ２を介して電圧発生回路の出力かグランドレベルに選択的に接続され、且つ、２つのセンスアンプ回路ＳＡの入力端子にそれぞれ接続される。前記センスアンプ回路ＳＡのもう一方の入力端子は、リファレンスセル回路ＲＣと接続され、且つ、プログラムイネーブル信号（書き込み許可信号）ＰＥＮでオン／オフするＮ型ＭＯＳＦＥＴを介してＶｏｕｔノードに接続される。
【００２８】
前記リファレンスセル回路ＲＣは、ビット線セレクタで選択される本数と同数の回路を有し、各リファレンスセル回路ＲＣは、前記所定のリファレンス値となるリファレンス抵抗Ｒｒｅｆ１〜Ｒｒｅｆ４と、各リファレンス抵抗を選択するための選択トランジスタＡ５〜Ａ８を備えてある。図１では、４値データを書き込む一例であり、期待値データとなるリファレンス抵抗を４つ有し、各リファレンス抵抗は、Ｒｒｅｆ１＜Ｒｒｅｆ２＜Ｒｒｅｆ３＜Ｒｒｅｆ４の関係を有する。また、このリファレンスセルは、電圧または電流印加などの電気的ストレスにより抵抗が変化しない固定の抵抗で形成され、拡散抵抗またはポリシリコン抵抗などで形成することが望ましい。
【００２９】
前記センスアンプ回路ＳＡの出力がフリップフロップ回路ＦＦの入力に接続され、フリップフロップ回路ＦＦの出力がＡＮＤ回路及び高電圧ドライバ回路を介してＮ型ＭＯＳＦＥＴで構成されるＴＮ１、ＴＮ２のゲートにそれぞれ接続される。ここでのゲート電圧は、高電圧ドライバ回路により電圧発生回路からの出力電圧よりも十分高い電圧に変換されている。前記ＡＮＤ回路は各選択メモリセルへの書込み動作が終了した信号が伝えられ、全ての選択メモリセルへの書込み動作が終了した時点でプログラム終了信号が出力される。
【００３０】
次に、具体的な選択メモリセルへの書込み動作について、図１からメモリセルの選択トランジスタなどを省略して基本回路構成のみ抜粋した図３に基づいて説明する。ここでは、第２のリファレンス抵抗Ｒｒｅｆ２を選択して、選択トランジスタを省略した場合を示す。抵抗変化素子からなる複数のメモリセルの内、選択されたメモリセルの抵抗変化素子Ｒｍは、ノードＷ２を介してＴＮ２のソース及びセンスアンプ回路ＳＡの入力端子に接続され、リファレンス抵抗Ｒｒｅｆ２は、ノードＷ１を介してＴＮ１のソース及びセンスアンプ回路の入力端子に接続されている。ＴＮ１のドレインは、電源電圧Ｖｃｃと接続されており、ゲートは、プログラムイネーブル信号Ｐｅｎを受けて高電圧ドライバ回路ＨＶにより電源電圧Ｖｃｃよりも十分高い電圧ＨＶ１に変換された信号が印加される。一方、ＴＮ２のドレインは、電源電圧Ｖｃｃと接続されており、ゲートは、フリップフロップ回路ＦＦからの出力信号を受けて高電圧ドライバ回路ＨＶにより電源電圧Ｖｃｃよりも十分高い電圧ＨＶ１に変換された信号が印加される。前記フリップフロップ回路ＦＦの入力信号は、プログラム開始信号Ｗｓと上記センスアンプ回路ＳＡの出力信号が入力されている。
【００３１】
上述の回路の動作を図２に示すタイミングチャートに基づいて説明する。先ず、プログラムイネーブル信号Ｐｅｎが高レベルになるとＴＮ１はオン状態となり、データ入力によりリファレンスセル抵抗Ｒｒｅｆ２が選択され、ＴＮ１とリファレンスセル抵抗Ｒｒｅｆ２を通じて電源電圧からグランドレベルへ電流が流れる。この時にノードＷ１はＴＮ１のオン抵抗とリファレンスセル抵抗Ｒｒｅｆ２の抵抗分割により第１の電圧を有する。次に、プログラム開始信号Ｗｓが高レベルとなりＴＮ２がオン状態となると電源電圧からグランドレベルへ電流が流れてメモリセルの抵抗変化素子Ｒｍへの書き込みが開始される。尚、この後、プログラム開始信号Ｗｓが低レベルとなるがフリップフロップ回路ＦＦによりデータはラッチされているので書き込み動作は継続される。ここで、ＴＮ１とＴＮ２のトランジスタ能力が等しいとすると、リファレンス抵抗Ｒｒｅｆ２と選択メモリセルの抵抗変化素子Ｒｍが同じ抵抗になった時に等しい電流が流れることになる。選択メモリセルの抵抗変化素子Ｒｍがリファレンス抵抗Ｒｒｅｆ２より小さい時には選択メモリセルの抵抗変化素子Ｒｍの抵抗値が低いため、ノードＷ２はノードＷ１に比べて電圧が低くなり、リファレンス抵抗Ｒｒｅｆ２と等しくなるまで書込みパルスが印加される。従って、ノードＷ１とノードＷ２をセンスアンプ回路ＳＡに入力することにより、選択メモリセルの抵抗変化素子Ｒｍがリファレンス抵抗Ｒｒｅｆ２の抵抗値より低いかどうか判別し、選択メモリセルの抵抗変化素子Ｒｍがリファレンス抵抗Ｒｒｅｆ２と等しい抵抗値になった時点で、センスアンプ回路ＳＡの出力信号ＥＮＢが高レベルとなり、ＴＮ２がオフ状態となるため電圧印加が停止され、書込みが終了する。ここで、図２に示すファーストビットとは、選択メモリセルの抵抗変化素子Ｒｍに対する電圧印加から所定レベルまでの書き込み時間が速い素子をいい、スロービットとは、選択メモリセルの抵抗変化素子Ｒｍに対する電圧印加から所定レベルまでの書き込み時間が遅い素子をいい、素子の特性ばらつきを示すものである。
【００３２】
上述の回路が、前記抵抗変化素子Ｒ１１〜Ｒｉｊに前記電気的ストレスを印加して前記電気抵抗を変化させることにより前記メモリセル１ｃへのデータの書き込みを行う書き込み手段２と、前記書き込み手段２による書き込み動作時における前記電気抵抗の変化を検知する書き込み状態検知手段３と、前記電気抵抗が所定のリファレンス値まで変化したときに前記書き込み手段３による前記電気的ストレスの印加を停止する書き込み制御手段４となる。
【００３３】
上述の半導体記憶装置及びメモリセルの書き込み方法によれば、書込み動作とベリファイ動作がメモリセル単位で同時に行なわれるので、メモリセル毎にプログラム電圧印加時間が異なり素子間のばらつきが吸収される点が特長的である。これにより、過剰書込みを防止するだけでなく、消費電流の削減の役割も果たしている。
【００３４】
複数存在するリファレンス抵抗の内、第２のリファレンス抵抗を選択して、選択メモリセルを第２の抵抗に設定すること以外に、第３のリファレンス抵抗を選択してメモリセルを第３の抵抗へ設定、第４のリファレンス抵抗を選択してメモリセルを第４の抵抗へ設定、または第１のリファレンス抵抗を選択してメモリセルを第１の抵抗へ設定することが可能である。
【００３５】
以下、図１から基本回路構成のみ抜粋した図４に基づいて詳述する。抵抗変化素子からなる複数のメモリセルの内、選択されたメモリセルの抵抗変化素子Ｒｍの２端子それぞれは、選択トランジスタＴＮ３のソース及びグランドレベルに接続され、選択トランジスタＴＮ３のドレインはノードＷ２を介してセンスアンプ回路ＳＡの入力端子とＴＮ２のソースに接続されて、ＴＮ２のドレインは電源電圧Ｖｃｃに接続される。第１のリファレンス抵抗Ｒｒｅｆ１、第２のリファレンス抵抗Ｒｒｅｆ２、第３のリファレンス抵抗Ｒｒｅｆ３、第４のリファレンス抵抗Ｒｒｅｆ４の一端は、それぞれＮ型ＭＯＳＦＥＴで構成されるＴＮ５、ＴＮ６、ＴＮ７、ＴＮ８のソースに接続され、一方の端子はグランドレベルに接続される。ＴＮ５、ＴＮ６、ＴＮ７、ＴＮ８のドレインは、ノードＷ１を介してＴＮ１のソースとセンスアンプ回路ＳＡの入力端子に接続され、ゲートにはそれぞれノードＡ５、Ａ６、Ａ７、Ａ８が接続される。さらに、ＴＮ１のドレインは電源電圧に接続され、ゲートは、プログラムイネーブル信号Ｐｅｎを受けて、高電圧ドライバ回路ＨＶを介して電源電圧Ｖｃｃよりも十分高い電圧ＨＶ２に変換されたノードに接続されている。また、センスアンプ回路ＳＡの出力とプログラム開始信号Ｗｓは、フリップフロップ回路ＦＦに入力され、フリップフロップ回路ＦＦの出力は、高電圧ドライバ回路ＨＶを介して電源電圧Ｖｃｃよりも十分高い電圧ＨＶ１に変換された後、ＴＮ２のゲートに入力される。
【００３６】
先ず最初に、第１のメモリセルを選択するためＷＬ１を高レベルとし、さらに設定したい抵抗値をＲｒｅｆ１、Ｒｒｅｆ２、Ｒｒｅｆ３、Ｒｒｅｆ４から選択する。仮に第３のリファレンス抵抗Ｒｒｅｆ３を選択する場合は、信号Ａ７を高レベル、信号Ａ５、Ａ６、Ａ８をそれぞれ低レベルにすることにより、ＴＮ７がオン状態となり、ＴＮ５、ＴＮ６、ＴＮ８はオフ状態となる。次に、プログラムイネーブル信号Ｐｅｎを高レベルにすることによりＴＮ１がオン状態となり、ＴＮ１、ＴＮ７、リファレンス抵抗Ｒｒｅｆ３を介して、Ｖｃｃからグランドレベルへ電流が流れる。これにより、ノードＷ１はこれらの抵抗分割によりある中間電位となる。次に、プログラム開始信号Ｗｓが高レベルとなり、ＴＮ２はオン状態となる。この後、プログラム開始信号Ｗｓが低レベルとなってもフリップフロップ回路によりデータはラッチされる。ＴＮ２がオンになることで、ＴＮ２、選択メモリセルのＴＮ３、抵抗変化素子Ｒｍを通じて、抵抗変化素子Ｒｍの抵抗値を変化させると共に、電源電圧からグランドレベルへ電流が流れる。ここで、ＴＮ１とＴＮ２、ＴＮ３とＴＮ７のトランジスタ能力は等しいとすると、リファレンス抵抗と選択メモリセルの抵抗変化素子Ｒｍが同じ抵抗値になった時、等しい電流が流れることになる。選択メモリセルの抵抗変化素子Ｒｍがリファレンス抵抗Ｒｒｅｆ３より抵抗値が低い時、印加される電位差で抵抗変化素子Ｒｍは書込み状態となる。抵抗変化素子Ｒｍがリファレンス抵抗より抵抗値が低い場合には、抵抗変化素子ＲｍのノードＷ２は、ノードＷ１に比べて電圧が低い。つまり、ノードＷ１とノードＷ２をセンスアンプ回路ＳＡに入力することにより、抵抗変化素子Ｒｍの抵抗値がリファレンス抵抗の抵抗値より低いかどうか判別することが可能となる。そして、選択メモリセルの抵抗変化素子Ｒｍがリファレンス抵抗と等しい抵抗値になり、さらに、選択メモリセルの抵抗変化素子Ｒｍがリファレンス抵抗の抵抗値より大きくなった時点で、センスアンプ回路の出力信号ＥＮＢが高レベルとなり、ＴＮ２がオフ状態となるため電圧印加が停止され、書込みが終了する。
【００３７】
つまり、選択メモリセルの抵抗変化素子Ｒｍは、４種類のリファレンス抵抗のうち、どのリファレンス抵抗を選択するかによって４つの状態が記憶可能となる。つまり、リファレンス抵抗のうち、第１の抵抗Ｒｒｅｆ１の状態を“００”、第２の抵抗Ｒｒｅｆ２の状態を“０１”、第３の抵抗Ｒｒｅｆ３の状態を“１０”、第４の抵抗Ｒｒｅｆ４の状態を“１１”と定義すると、第１の選択メモリセルは、００、０１、１０、１１の４つの状態を記憶することが可能となる。尚、４種類のリファレンス抵抗を備えることにより、選択メモリセルの抵抗変化素子Ｒｍに２ビットデータを記憶可能な例を説明したが、リファレンス抵抗の種類を増やすことにより、それ以上のデータを記憶することが可能となる。
【００３８】
以下に第二の実施形態を説明する。図５に示すように、メモリ素子１ｃへのデータの書き込み電圧が、電源電圧より高い電圧を必要する場合には昇圧回路を備える。つまり、ＴＮ１及びＴＮ２のドレインに昇圧回路の出力Ｖｏｕｔを接続し、プログラムイネーブル信号Ｐｅｎを受けて前記昇圧回路が起動するように構成し、昇圧回路の出力Ｖｏｕｔをプログラム電圧として使用する。尚、図５も、メモリセルの選択トランジスタなどを省略した基本回路構成のみ示してある。
【００３９】
また、上述の実施形態では、トランジスタのオン／オフによりプログラム電圧を選択メモリセルの抵抗変化素子Ｒｍへ印加するか否かを制御するものを説明したが、図６に示すように、昇圧回路の出力から電圧を供給するかどうかにより制御する制御回路を構成してもよい。詳述すると、抵抗変化素子からなる複数のメモリセルの内、選択されたメモリセルの抵抗変化素子Ｒｍは、ＴＮ２のソース及びセンスアンプ回路ＳＡの入力端子にノードＷ２により接続され、リファレンス抵抗Ｒｒｅｆ２は、ノードＷ１を介してＴＮ１のソース及びセンスアンプ回路ＳＡの入力端子に接続されている。ＴＮ１及びＴＮ２のドレインは、昇圧回路からの出力Ｖｏｕｔと接続され、ゲートは、プログラムイネーブル信号Ｐｅｎを受けて昇圧電圧Ｖｏｕｔよりも十分高い電圧ＨＶ２に変換された信号が印加される。昇圧回路の起動信号ＥＮＢは、センスアンプ回路ＳＡから出力さる。選択メモリセルの抵抗変化素子Ｒｍをプログラムする、つまり所定のデータを書き込むときには、プログラムイネーブル信号Ｐｅｎが高レベルになった後、昇圧回路を起動させ、選択メモリセルの抵抗変化素子Ｒｍ及びリファレンス抵抗Ｒｒｅｆ２に電圧を印加する。ＴＮ１とリファレンス抵抗Ｒｒｅｆ２の抵抗分圧であるノードＷ１と、ＴＮ２と選択メモリセルの抵抗変化素子Ｒｍの抵抗分圧であるノードＷ２が同じ電圧に達した時点で昇圧回路は停止し、メモリセルの抵抗変化素子Ｒｍへの電圧印加が停止して書込みが終了する。
【００４０】
尚、前記抵抗変化素子Ｒ１１〜Ｒｉｊに電気的ストレスを印加して前記メモリセル１ｃへのデータの書き込みを行う書き込み手段２と、書き込み動作時における前記電気抵抗の変化を検知する書き込み状態検知手段３と、前記電気抵抗が所定のリファレンス値まで変化したときに電気的ストレスの印加を停止する書き込み制御手段４とからなる制御回路Ｃは、上述の構成に限るものではなく、公知の論理回路を用いて適宜構成することが可能である。
【００４１】
次に、本発明による半導体記憶装置の第三の実施形態を説明する。尚、上述した第一の実施形態と対応付けられる部位については簡略化して説明する。図７に示すように、半導体記憶装置は、上述した抵抗変化素子Ｒ１１〜ＲｉｊとＮ型ＭＯＳＦＥＴで構成される選択トランジスタＴ１１〜Ｔｉｊを備えてなるメモリセル１ｃがマトリックス状に配列されたメモリアレイ１と、前記抵抗変化素子Ｒ１１〜Ｒｉｊに前記電気的ストレスを印加して前記電気抵抗を変化させることにより前記メモリセル１ｃへのデータの消去を行う消去手段２´と、前記消去手段２´による消去動作時における前記電気抵抗の変化を検知する消去状態検知手段３´と、前記電気抵抗が所定のリファレンス値まで変化したときに前記消去手段３´による前記電気的ストレスの印加を停止する消去制御手段４´として機能する制御回路Ｃ´とで構成される。
【００４２】
前記メモリセル１ｃは、アドレス信号によりワード線セレクタからの出力ＷＬ１、ＷＬ２・・・ＷＬｉ及びビット線セレクタからの出力ＢＬ１、ＢＬ２・・・ＢＬｊにより選択され、前記抵抗変化素子Ｒ１１〜Ｒｉｊの一端のソース線ＳＲＣ１、ＳＲＣ２・・・ＳＲＣｊは、ソース線セレクタに接続される。複数存在するソース線ＳＲＣを個別に選択するソース線セレクタは、簡単のため２本のノードＳＲ１、ＳＲ２に接続してあるものとして説明するが、例えば、１６セル同時消去をする場合には、ＳＲ１〜ＳＲ１６の１６本を用意する必要がある。
【００４３】
ノードＳＲ１、ＳＲ２は、それぞれＮ型ＭＯＳＦＥＴで構成されたＴＮ３、ＴＮ４を介して電圧発生回路の出力Ｖｏｕｔかグランドレベルへ選択して接続される。また、ノードＳＲ１、ＳＲ２は、２つのセンスアンプ回路ＳＡの一方の入力端子にそれぞれ接続される。センスアンプ回路ＳＡのもう一方の入力端子には、リファレンスセル回路が接続されており、十分高い電圧を有する消去イネーブル信号ＥＲＳＥＮによってオン／オフするＮ型ＭＯＳＦＥＴで構成されるＴＮ５、ＴＮ６を介してＨＶＥノードに接続される。
【００４４】
前記センスアンプ回路ＳＡはそれぞれに１つのリファレンスセル回路を有し、各リファレンスセル回路は、それぞれ、期待値データとなるリファレンス抵抗Ｒｒｅｆ１とこのリファレンス抵抗Ｒｒｅｆ１を選択するための選択トランジスタとを備える。このリファレンス抵抗Ｒｒｅｆ１は、電圧または電流印加により抵抗が変化しない固定の抵抗であり、拡散抵抗またはポリシリコン抵抗等で形成することが望ましい。
【００４５】
また、センスアンプ回路ＳＡの出力には、フリップフロップ回路ＦＦが接続されており、フリップフロップ回路ＦＦの出力はＡＮＤ回路とＮ型ＭＯＳＦＥＴ  でなるＴＮ３、ＴＮ４のゲートにそれぞれ接続されている。ここでのゲート電圧は、電圧発生回路からの出力電圧よりも十分高い電圧に変換されている。また、ＡＮＤ回路は各選択メモリセルへの消去動作が終了したことを示す信号が伝えられ、すべての選択メモリセルへの消去動作が終了した時点で、消去終了信号を出力する。このタイミング図を図１０に示している。ここで、ファーストビット・スロービットとは、プロセスばらつき等により、消去時間が高速なセルと低速なセルのことであり、高速なセルから次々と消去電圧印加は停止していく。
【００４６】
次に、第四の実施形態を説明する。図８は、書込み回路及び消去回路を両方備えている回路構成の一例であり、ここでは、図７のソース線セレクタ側に位置する制御回路としての消去回路Ａ１０（Ｃ´）に加えて、ビット線セレクタ側に位置する書込み回路Ａ１１を追加している。
【００４７】
書き込み時にはプログラムイネーブル信号ＰＥＮが高レベル、消去イネーブル信号ＥＲＳＥＮが低レベルとなりビット線側に電圧が供給され、ソース線側はグランドレベルとなり書き込み動作が行われる。この時、ソース線側のカラムスイッチＴＮ３、ＴＮ４はオン状態になるように制御しておく。一方、消去時には、プログラムイネーブル信号ＰＥＮが低レベル、消去イネーブル信号ＥＲＳＥＮが高レベルとなりソース線側に電圧が供給され、ビット線側はグランドレベルとなり消去動作が行われる。この時、ビット線側のカラムスイッチＴＮ１、ＴＮ２はオン状態になるように制御しておくことにより、ソース線側からビット線側に電流が流れて消去とベリファイが同時に実行される。
【００４８】
しかしながら、図８に示す例においては、書込み回路と消去回路それぞれに、電圧発生回路とセンスアンプ等を要しているが、これらを兼用させることにより面積削減を行うことも可能である。この一例を第五の実施形態として図９に示す。電圧発生回路の出力Ｖｏｕｔをビット線側に供給するかソース線側に供給するかをＮ型ＭＯＳＦＥＴをスイッチングさせることにより選択し、書き込み及び消去を実行する。
【００４９】
書込み時には、プログラムイネーブル信号ＰＥＮが高レベル、消去イネーブル信号ＥＲＳＥＮが低レベルとなり、ビット線側に電圧発生回路の出力Ｖｏｕｔが供給され、ソース側はグランドレベルになり書き込み動作が実行される。一方、消去時には、プログラムイネーブル信号ＰＥＮが低レベル、消去イネーブル信号ＥＲＳＥＮが高レベルとなり、ソース側に電圧発生回路の出力Ｖｏｕｔが供給され、ビット側はグランドレベルになり消去される。
【００５０】
また、センスアンプ回路ＳＡへの入力信号ＳＨ１またはＳＨ２についても同様に、プログラムイネーブル信号ＰＥＮと消去イネーブル信号ＥＲＳＥＮに応じてビット線側もしくはソース線側から電圧を取り出してセンスアンプ回路ＳＡへ入力される。リファレンスセル回路においては、Ｒｒｅｆ１を消去リファレンスセル、Ｒｒｅｆ２を第２プログラムセル、Ｒｒｅｆ３を第３プログラムセル、Ｒｒｅｆ４を第４プログラムセルと定義することにより、消去から多値書込みまで兼用することが可能となる。
【００５１】
プログラムイネーブル信号ＰＥＮまたは消去イネーブル信号ＥＲＳＥＮによりスイッチングするＮ型ＭＯＳＦＥＴでなるＴＮ８、ＴＮ９とリファレンスセルを介して電圧発生回路の出力Ｖｏｕｔからグランドレベルへ電流が流れ、この時の抵抗分圧がセンスアンプ回路ＳＡに入力されている。このように書込みに対応したプログラムイネーブル信号ＰＥＮ信号と消去に対応した消去イネーブル信号ＥＲＳＥＮに応じてスイッチングするトランジスタを採用することにより、電圧発生回路やセンスアンプ回路等を兼用することが可能となる。
【００５２】
以下に、上述した第三から第五の実施形態について、具体的な選択メモリセルへの消去動作について説明する。簡単のために図７より基本回路構成のみ抜粋した図１１を参照する。ここでは、選択トランジスタを省略し、消去リファレンス抵抗Ｒｒｅｆ１を選択した場合について説明する。尚、図では把握し辛いが消去動作時には、上述した通り、選択トランジスタをオンにして書き込み時とは逆極性の電圧を印加しなければならない点に留意すべきである。
【００５３】
抵抗変化素子からなる複数のメモリセルの内、選択されたメモリセルの抵抗変化素子Ｒｍは、ノードＷ２を介してＮ型ＭＯＳＦＥＴで構成されたＴＮ２のソース及びセンスアンプ回路ＳＡの入力端子に接続されている。また、電流や電圧印加によるストレスによっても抵抗値が変化しないリファレンス抵抗Ｒｒｅｆ１は、ノードＷ１を介してＮ型ＭＯＳＦＥＴで構成されたＴＮ１のソース及びセンスアンプ回路ＳＡの入力端子に接続されている。ＴＮ１のドレインは電源電圧Ｖｃｃと接続されており、ゲートは消去イネーブル信号ＥＲＳＥＮを受けて電源電圧Ｖｃｃよりも十分高い電圧に変換された信号が印加される。一方、ＴＮ２のドレインは電源電圧Ｖｃｃと接続されており、ゲートはフリップフロップ回路ＦＦからの出力信号を受けて電源電圧Ｖｃｃよりも十分高い電圧に変換された信号が印加される。また、フリップフロップ回路の入力信号は、消去電圧印加開始信号Ｅｓと上記センスアンプ回路ＳＡの出力信号ＥＮＢが入力されている。
【００５４】
上述した基本回路構成において、まず、消去イネーブル信号ＥＲＳＥＮが高レベルになるとＴＮ１はオン状態となり、ＴＮ１とリファレンスセル抵抗を通じて電源電圧からグランドレベルへ電流が流れる。この時にノードＷ１はＴＮ１のオン抵抗とリファレンスセル抵抗の抵抗分割により定まる第１の電圧を有する。次に、消去信号Ｅｓが伝達された時には、ＴＮ２はオン状態となる。この後、Ｅｓが低レベルとなってもフリップフロップ回路ＦＦによりデータはラッチされているため問題ない。ＴＮ２がオンになることで、ＴＮ２と選択メモリセルＲｍを通じて、電源電圧からグランドレベルへ電流が流れ、選択メモリセルＲｍが消去される。ここで、Ｎ型ＭＯＳＦＥＴで構成されたＴＮ１とＴＮ２のトランジスタ能力が等しいとすると、リファレンス抵抗と選択メモリセルＲｍが同じ抵抗に成った時、等しい電流が流れることになる。
【００５５】
つまり、ノードＷ１とノードＷ２をセンスアンプ回路ＳＡに入力することにより、選択メモリセルがリファレンス抵抗の抵抗値より抵抗が低いかどうか判別され、選択メモリセルがリファレンス抵抗と等しい抵抗値になった時点で、センスアンプ回路ＳＡの出力信号ＥＮＢがＨレベルとなり、ＴＮ２がオフ状態となるため電圧印加が停止され、消去が終了する。つまり、消去動作とベリファイ動作を同時に行っている。また、メモリセルごとに消去電圧印加時間が違うことが特長的である。これにより、過剰消去を防止するだけでなく、消費電流の低減の役割も果たしている。
【００５６】
次に、電源電圧が低い時、もしくは、消去電圧に電源電圧以上に高い電圧を必要する場合には、昇圧回路を含めた回路構成が考えられる。これを図１２に示す。ここで、図１１と異なる点は、ＴＮ１及びＴＮ２のドレインに昇圧回路の出力Ｖｏｕｔが接続されており、消去イネーブル信号ＥＲＳＥＮを受けて前記昇圧回路が起動することであり、昇圧回路の出力Ｖｏｕｔを消去電圧として使用することである。
【００５７】
また、消去方法の別の実施形態として、トランジスタのオン／オフにより、消去電圧を選択メモリセルへ印加するか否かの制御を行うのではなく、図１３に示すように、昇圧回路の出力から電圧を供給するかどうかにより制御する方法も考えられる。抵抗変化素子からなる複数のメモリセルの内、選択されたメモリセルであるＲｍは、ノードＷ２を介してＴＮ２のソース及びセンスアンプ回路ＳＡの入力端子に接続されている。また、電流・電圧により抵抗が変化しないリファレンス抵抗Ｒｒｅｆ１は、ノードＷ１を介してＴＮ１のソース及びセンスアンプ回路ＳＡの入力端子に接続されている。Ｎ型ＭＯＳＦＥＴで構成されるＴＮ１及びＴ２のドレインは、昇圧回路からの出力Ｖｏｕｔと接続されており、ゲートは、消去イネーブル信号ＥＲＳＥＮを受けて昇圧電圧Ｖｏｕｔよりも十分高い電圧に変換された信号が印加される。昇圧回路の起動信号ＥＮＢは、センスアンプ回路から出力さる。
【００５８】
選択メモリセルＲｍを消去したい場合には、消去イネーブル信号ＥＲＳＥＮを高レベルにした後、昇圧回路を起動させ、選択メモリセル及びリファレンス抵抗Ｒｒｅｆ１に電圧を印加する。ＴＮ１とリファレンス抵抗Ｒｒｅｆ１の抵抗分圧であるノードＷ１とＴＮ２と選択メモリセルＲｍの抵抗分圧であるノードＷ２が同じ電圧に達した時点で昇圧回路は停止し、メモリセルへの電圧印加が停止するため消去が終了する。
【００５９】
尚、上述したいずれかの実施形態において、前記抵抗変化素子Ｒ１１〜ＲｉｊとしてＲＲＡＭ素子を用いてメモリセルを構成するものを説明したが、抵抗変化素子としては、ＲＲＡＭ素子に代えて磁化の方向により抵抗値が変わるＭＲＡＭ素子や熱による結晶状態の変化により抵抗値が変わるＯＵＭ素子などを用いることも可能である。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、メモリセルへのデータの書き込みとベリファイを同時に実行するので、書き込み処理に要する時間の短縮化を図ることができるとともに、電気抵抗が所定のリファレンス値に達した時点で書き込み処理を停止できるので、メモリセルへのデータの書き込みを目標値に精度良く設定でき、従って、多値化対応に優れたものとなるのであり、消去電圧印加とベリファイを同時に実行することにより高速な消去が実現でき、さらに、規定の抵抗値に達した時点で、そのメモリセルへの電圧印加が停止するため、消費電流削減も実現するのである。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の一実施の形態を示す回路ブロック構成図
【図２】本発明による半導体記憶装置によるデータ書き込み処理のタイミングチャート
【図３】本発明による半導体記憶装置の要部の回路ブロック構成図
【図４】本発明による半導体記憶装置の要部の回路ブロック構成図
【図５】本発明による半導体記憶装置の別実施の形態を示す要部の回路ブロック構成図
【図６】本発明による半導体記憶装置の別実施の形態を示す要部の回路ブロック構成図
【図７】本発明による半導体記憶装置の別実施の形態を示す回路ブロック構成図
【図８】本発明による半導体記憶装置の別実施の形態を示す回路ブロック構成図
【図９】本発明による半導体記憶装置の別実施の形態を示す回路ブロック構成図
【図１０】本発明による半導体記憶装置によるデータ消去処理のタイミングチャート
【図１１】本発明による半導体記憶装置の別実施の形態を示す要部の回路ブロック構成図
【図１２】本発明による半導体記憶装置の別実施の形態を示す要部の回路ブロック構成図
【図１３】本発明による半導体記憶装置の別実施の形態を示す要部の回路ブロック構成図
【図１４】従来技術を説明するフローチャート
【図１５】従来技術を説明するタイミングチャート
【符号の説明】
１：        メモリセルアレイ
２：        書き込み手段
２´：      消去手段
３：        書き込み状態検知手段
３´：      消去状態検知手段
４：        書き込み制御手段
４´：      消去制御手段
Ｃ：        制御回路
【図１】
2004234707.tif 000003
【図２】
2004234707.tif 000004
【図３】
2004234707.tif 000005
【図４】
2004234707.tif 000006
【図５】
2004234707.tif 000007
【図６】
2004234707.tif 000008
【図７】
2004234707.tif 000009
【図８】
2004234707.tif 000010
【図９】
2004234707.tif 000011
【図１０】
2004234707.tif 000012
【図１１】
2004234707.tif 000013
【図１２】
2004234707.tif 000014
【図１３】
2004234707.tif 000015
【図１４】
2004234707.tif 000016
【図１５】
2004234707.tif 000017