(57)【要約】　【課題】　EEPROM及びマスクROMを具備する半導体装置及びその製造方法を提供する。 【解決手段】　この方法は半導体基板に活性領域を限定する素子分離膜を形成した後に、該領域上にゲート絶縁膜を形成する段階を含む。ゲート絶縁膜を含む半導体基板上にゲート絶縁膜の所定の領域を露出させるフォトレジストパターンを形成後、不純物領域形成のためのイオン注入工程及びトンネル絶縁膜形成のためのゲート絶縁膜エッチング工程をフォトレジストパターンと共通のマスクとして使用して順次実施する。形成された不純物領域は浮遊不純物領域及びチャンネル不純物領域を含む。ゲート絶縁膜エッチング工程はフォトレジストパターンを通じて露出する素子分離膜をリセスできる。形成された装置はチャンネル不純物領域で離隔された部分の素子分離膜がチャンネル不純物領域に隣接した部分の素子分離膜よりさらに高い上部面を有する。【選択図】　図８
2004080037.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板の所定の領域に形成され、セル活性領域及びチャンネル不純物領域を含むマスクＲＯＭ活性領域を限定する素子分離膜と、
　前記チャンネル不純物領域を横切る複数個のマスクＲＯＭゲートと、
　前記マスクＲＯＭゲート及び前記マスクＲＯＭ活性領域の間に介在されるマスクＲＯＭゲート絶縁膜とを含み、
　前記素子分離膜は前記チャンネル不純物領域で離隔された部分より前記チャンネル不純物領域に隣接した部分でより低い上部面を有することを特徴とする半導体装置。
【請求項２】
　半導体基板に、セル活性領域及びマスクＲＯＭ活性領域を限定する素子分離膜を形成する段階と、
　前記素子分離膜が形成された半導体基板上にゲート絶縁膜を形成する段階と、
　前記ゲート絶縁膜を含む半導体基板上に、前記ゲート絶縁膜の所定の領域を露出させる開口部を有する第１フォトレジストパターンを形成する段階と、
　前記第１フォトレジストパターンを使用して、前記開口部の下部の前記セル活性領域に浮遊不純物領域を形成する段階と、
　前記第１フォトレジストパターンを使用して前記浮遊不純物領域を露出させる段階と、
　前記第１フォトレジストパターンを除去する段階と、
　前記露出した浮遊不純物領域上にトンネル絶縁膜を形成する段階とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
　前記ゲート絶縁膜を形成する段階は、前記セル活性領域及び前記マスクＲＯＭ活性領域に前記ゲート絶縁膜を同時に形成する段階をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
　前記ゲート絶縁膜を形成する段階は、前記半導体基板を熱酸化させることによって、シリコン酸化膜からなる前記ゲート絶縁膜を形成する段階をさらに含み、
　前記トンネル絶縁膜を形成する段階は、前記半導体基板を熱酸化させることによって、シリコン酸化膜からなる前記トンネル絶縁膜を形成する段階をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
　前記トンネル絶縁膜は前記ゲート絶縁膜より薄いことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
　前記第１フォトレジストパターンを形成する段階は、前記セル活性領域内で前記ゲート絶縁膜の所定の領域を露出させ、前記マスクＲＯＭ領域内で前記ゲート絶縁膜及び前記素子分離膜の所定の領域を露出させるように、前記第１フォトレジストパターンを形成する段階をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
　前記浮遊不純物領域を形成する間、前記第１フォトレジストパターンをイオン注入マスクとして使用して、前記マスクＲＯＭ活性領域にチャンネル不純物領域を形成する段階をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
　前記浮遊不純物領域を露出させる間、前記第１フォトレジストパターンをエッチングマスクとして使用して、前記チャンネル不純物領域を露出させる段階をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
　前記浮遊不純物領域を露出させる段階は、前記ゲート絶縁膜及び前記素子分離膜の前記露出した領域をエッチングする段階をさらに含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
　前記露出した領域をエッチングする段階は、前記第１フォトレジストパターンの開口部を通じて露出した領域での前記素子分離膜の上部面が前記第１フォトレジストパターンによって覆われた前記素子分離膜の領域より低くなるように、前記素子分離膜をエッチングする段階をさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
　前記トンネル絶縁膜を形成する段階は、前記露出したチャンネル不純物領域及び前記露出した浮遊不純物領域上に、前記トンネル絶縁膜を同時に形成する段階をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１２】
　前記トンネル絶縁膜を形成した後に、
　前記セル活性領域を横切るセンスライン及び選択ラインを形成する段階と、
　前記マスクＲＯＭ活性領域を横切るマスクＲＯＭゲートを形成する段階とをさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１３】
　前記センスライン及び前記選択ラインを形成する段階は、
　前記トンネル絶縁膜を含む半導体基板上に下部導電膜を形成する段階と、
　前記下部導電膜をパターニングして、前記素子分離膜の上部面を露出させる開口部を形成する段階と、
　前記開口部が形成された半導体基板の全面を覆うゲート層間絶縁膜を形成する段階と、
　前記ゲート層間絶縁膜上に上部導電膜を形成する段階と、
　前記上部導電膜、前記ゲート層間絶縁膜及び前記下部導電膜を順次にパターニングして前記センスライン及び前記選択ラインを形成する段階とをさらに含み、
　前記センスラインは前記開口部を過ぎることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
　前記マスクＲＯＭゲートを形成する段階は、
　前記上部導電膜を形成する前に、前記マスクＲＯＭ活性領域の上部面が露出するように前記ゲート層間絶縁膜及び前記下部導電膜を順次にパターニングする段階をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
　前記下部導電膜をパターニングした後に、前記露出したマスクＲＯＭ活性領域の上部面に低電圧ゲート酸化膜を形成する段階をさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
　前記低電圧ゲート酸化膜が露出するように、
　 前記マスクＲＯＭ活性領域で前記上部導電膜を除去する段階を含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
　前記マスクＲＯＭ領域で前記上部導電膜を除去する段階は、前記パターニングされたゲート層間絶縁膜及び前記低電圧ゲート酸化膜に対してエッチング選択性を有する異方性エッチング方法で実施する段階を含むことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
　前記マスクＲＯＭゲートを形成する段階は、
　前記上部導電膜を形成する前に、前記マスクＲＯＭ活性領域の上部面を露出させる段階と、
　前記露出したマスクＲＯＭ活性領域に低電圧ゲート酸化膜を形成する段階と、
　前記低電圧ゲート酸化膜を含む半導体基板上に、前記上部導電膜を形成する段階と、
　前記上部導電膜をパターニングして、前記マスクＲＯＭ活性領域を横切る上部導電膜パターンを形成する段階とをさらに含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１９】
　前記マスクＲＯＭ活性領域を露出させる段階は、前記マスクＲＯＭ領域で前記素子分離膜の所定の領域にリセスを形成する段階をさらに含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
　前記上部導電膜は前記センスライン及び前記選択ラインを形成する時に、パターニングされることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２１】
　前記浮遊不純物領域を形成する段階は、イオン注入マスクとして前記第１フォトレジストパターンを使用する第１不純物注入工程を実施し、前記開口部の下の前記セル活性領域内に前記浮遊不純物領域を形成する段階をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項２２】
　前記第１不純物注入工程は、不純物イオンを前記半導体基板に対して傾くように注入する傾いたイオン注入工程であることを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
　前記第１フォトレジストパターンを使用して前記浮遊不純物領域を露出させる段階は、前記浮遊不純物領域を露出させるためのエッチングマスクとして、前記第１フォトレジストパターンを使用して前記露出したゲート絶縁膜をエッチングする段階をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項２４】
　セルアレイ領域及びマスクＲＯＭ領域を具備する半導体基板に、セル活性領域及びマスクＲＯＭ活性領域を限定する素子分離膜を形成する段階と、
　前記素子分離膜が形成された半導体基板上にゲート絶縁膜を形成する段階と、
　前記ゲート絶縁膜を含む半導体基板上に、前記ゲート絶縁膜の所定の領域を露出させる開口部を有する第１フォトレジストパターンを形成する段階と、
　前記第１フォトレジストパターンをマスクとして使用するイオン注入工程を実施し、前記セル活性領域及び前記マスクＲＯＭ活性領域に各々浮遊不純物領域及びチャンネル不純物領域を形成する段階と、
　前記第１フォトレジストパターンをエッチングマスクとして使用して前記露出したゲート絶縁膜をエッチングすることによって、前記浮遊及びチャンネル不純物領域を露出させる段階と、
　前記第１フォトレジストパターンを除去する段階と、
　前記露出した浮遊不純物領域及び前記露出したチャンネル不純物領域上にトンネル絶縁膜を形成する段階と、
　前記トンネル絶縁膜を含む半導体基板上に、前記セル活性領域を過ぎるセンスライン及び選択ラインを形成し、前記マスクＲＯＭ活性領域を過ぎるマスクＲＯＭゲートを形成する段階とを含むことを特徴とする半導体装置の製造方法。
【請求項２５】
　請求項２に記載の方法で形成された半導体装置。
【請求項２６】
　請求項２４に記載の方法で形成された半導体装置。
【請求項２７】
　半導体基板に素子分離膜を形成する段階と、
　前記半導体基板上に第１絶縁膜を形成する段階と、
　前記第１絶縁膜上に、前記第１絶縁膜及び前記素子分離膜の所定の領域を露出させる開口部を具備するフォトレジストパターンを形成する段階と、
　前記フォトレジストを使用して、前記開口部の下に浮遊不純物領域を形成する段階と、
　前記フォトレジストパターンを使用して、前記浮遊不純物領域をエッチングして露出した領域を形成する段階と、
　前記フォトレジストパターンを除去する段階と、
　前記露出した領域上に第２絶縁膜を形成する段階とを含むことを特徴とする半導体装置の製造方法。
【請求項２８】
　前記フォトレジストパターンの開口部を通じて露出した領域での前記素子分離膜の上部面は前記フォトレジストパターンによって覆われた前記素子分離膜の領域に比べて低いことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項２９】
　前記素子分離膜はセル活性領域及びマスクＲＯＭ活性領域を限定することを特徴とし、
　前記方法は前記セル活性領域に前記浮遊不純物領域を形成する段階と、
　前記マスクで活性領域にチャンネル不純物領域を形成する段階とを含み、浮遊不純物及びチャンネル不純物領域を形成する各段階は、マスクで前記第１フォトレジストパターンを使用するイオン注入工程を実行することを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３０】
　前記第２絶縁膜が形成された半導体基板上に、前記セル活性領域を過ぎるセンスライン及び選択ラインを形成して、前記マスクＲＯＭ活性領域を過ぎるマスクＲＯＭゲートを形成する段階を含むことを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３１】
　請求項７に記載の方法で形成された半導体装置。
【請求項３２】
　第１活性領域及び第２活性領域を限定し、半導体基板の所定の領域に形成された素子分離膜と、
　前記第２活性領域を過ぎる複数個のゲートと、
　前記ゲートの一つ及び前記第２活性領域の間に介在される絶縁膜を具備し、
　前記素子分離膜は複数個の表面を有し、前記複数個の表面の少なくとも一部は互いに対して異なる高さであることを特徴とする半導体装置。
【請求項３３】
　前記第１活性領域はセル活性領域であり、
　前記第２活性領域はチャンネル不純物領域を具備するマスクＲＯＭ領域であることを特徴とする請求項３２に記載の半導体装置。
【請求項３４】
　前記チャンネル不純物領域に隣接した前記素子分離膜の表面は前記チャンネル不純物領域にすぐ隣接しない前記素子分離膜の表面より低いことを特徴とする請求項３３に記載の半導体装置。
【請求項３５】
　前記ゲートは前記チャンネル不純物領域を横切るマスクＲＯＭゲートであることを特徴とする請求項３３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置及びその製造方法に関するものであり、特に、ＥＥＰＲＯＭトランジスタ及びマスクＲＯＭトランジスタを具備する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
　身分証、クレジットカード及び電子貨幣などのように、多い機能を一枚のカードに入れることができるスマートカードの使用が徐徐に拡がっている。 前記スマートカードは使用者情報及び取り引き情報などを貯蔵すると同時に、その目的に当たるプログラムを内蔵している。これによって、前記スマートカードは使用者情報及び取り引き情報を記録／貯蔵するための不揮発性メモリトランジスタとプログラムをコーディングするためのマスクＲＯＭトランジスタを共に具備する。この時に、前記スマートカードに使用される前記不揮発性メモリトランジスタは通常安定した情報貯蔵特性を有する ＦＬＯＴＯＸ(ｆｌｏａｔｉｎｇ　ｇａｔｅ　ｔｕｎｎｅｌ　ｏｘｉｄｅ)型ＥＥＰＲＯＭである。また、前記マスクＲＯＭトランジスタは空乏型または増加型電界效果トランジスタＭＯＳＦＥＴを主に使用する。
【０００３】
　図１乃至図４は従来技術によるＥＥＰＲＯＭトランジスタ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【０００４】
　図１を参照すると、半導体基板１０の所定の領域に素子分離膜２０を形成する。前記素子分離膜２０はセルアレイ領域１及びマスクＲＯＭ領域２で各々セル活性領域及びマスクＲＯＭ活性領域を限定する。前記セル活性領域及び前記マスクＲＯＭ活性領域上にゲート酸化膜３０を形成する。前記ゲート酸化膜３０が形成された半導体基板上に、前記セル及びマスクＲＯＭ活性領域の各所定の領域を露出させる開口部４５を有する第１フォトレジストパターン４０を形成する。この時に、前記セル活性領域を露出させる開口部４５は浮遊不純物領域を定義し、前記マスクＲＯＭ活性領域を露出させる開口部４５はチャンネル不純物領域を定義する。以後、前記第１フォトレジストパターン４０をイオン注入マスクとして使用するイオン注入工程５０を実施する。これによって、前記セル及びマスクＲＯＭ活性領域には各々浮遊不純物領域６０及びチャンネル不純物領域６５が形成される。
【０００５】
　図２を参照すると、前記第１フォトレジストパターン４０を除去した後に、その結果物上に前記セル活性領域の前記ゲート酸化膜３０を露出させる開口部７５を有する第２フォトレジストパターン７０を形成する。この時に、前記第２フォトレジストパターン７０の開口部７５は前記浮遊不純物領域６０上の前記ゲート酸化膜３０を露出させる。
【０００６】
　前記第２フォトレジストパターン７０をエッチングマスクとして使用して、前記開口部７５を通じて露出した前記ゲート酸化膜３０をエッチングする。これによって、前記浮遊不純物領域６０が露出する。この時に、前記第２フォトレジストパターン７０は前記マスクＲＯＭ領域２の全面を覆うことによって、前記マスクＲＯＭ領域２の前記ゲート酸化膜３０と前記素子分離膜２０はエッチングされない。
【０００７】
　図３を参照すると、前記第２フォトレジストパターン７０を除去した後に、前記露出した浮遊不純物領域６０にトンネル酸化膜８０を形成する。前記トンネル酸化膜８０は前記露出した半導体基板１０を熱酸化させる方法を使用して、前記ゲート酸化膜３０より薄く形成する。
【０００８】
　このような従来技術によると、前記浮遊不純物領域６０と前記トンネル酸化膜８０は互いに異なるフォトレジストパターン４０、７０を使用して形成される。これによって、前記浮遊不純物領域６０ 及び前記トンネル酸化膜８０を形成するためには、二度のフォトリソグラフィ工程が要求される。しかし、一連のフォトリソグラフィ　工程は誤整列の問題から完全に自由ではなく、但し許される工程偏差の範囲内で正確に整列されることが要求されるだけである。これによって、前記トンネル酸化膜８０は前記浮遊不純物領域６０から、許される工程偏差の範囲内で、誤整列することができる。このような誤整列の問題は、二つの単位セルが面対称的に(ｐｌａｎｅ　ｓｙｍｍｅｔｒｉｃａｌｌｙ)配置されるＥＥＰＲＯＭで、セルしきい値電圧の均一性を撹乱する原因になる。これは隣接する二つのＥＥＰＲＯＭトランジスタを示した下の図４を通じてさらに詳細に説明する。
【０００９】
　図４を参照すると、前記トンネル酸化膜８０を形成した後に、前記セル活性領域を横切るメモリゲート９２及び選択ゲート９４を形成する。隣接する二つの前記メモリゲート９２の間のセル活性領域には共通ソース領域８５ｓが形成される。隣接する二つの前記選択ゲート９４の間のセル活性領域にはドレイン領域８５ｄが形成される。前記メモリ及び選択ゲート９２、９４を含む半導体基板は層間絶縁膜９６で覆われる。前記ドレイン領域８５ｄには前記層間絶縁膜９６を貫通してコンタクト／配線９８が接続される。
【００１０】
　この時に、図３で説明したように、前記浮遊不純物領域６０及び前記トンネル酸化膜８０の形成のためのフォトリソグラフィ工程の間には誤整列が発生することができる。これによって、前記浮遊不純物領域６０と前記共通ソース領域８５ｓとの間の距離、すなわち左右セルトランジスタの各チャンネルの長さは互いに異なることができる。（ＩＬ１≠ＩＬ２)。特に、前記ＥＥＰＲＯＭセルトランジスタが面対称的構造を有する場合に、前記誤整列による不作用は増幅する。すなわち、前記浮遊不純物領域６０と前記トンネル酸化膜８０を形成する工程での整列の偏差がδである場合に、前記セルトランジスタの左右チャンネルの長さの差は2δになる(| １ＬＬ−１ＬＲ|=２δ)。面対称的構造を有する左右ＥＥＰＲＯＭセルで、チャンネルの長さのこのような変化はＢＴＢＴ（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ−Ｔｕｎｎｅｌｉｎｇ)によるセルトランジスタのしきい値電圧の変化を誘発する。
【００１１】
　また、フォトリソグラフィ工程は一般的に費用が多く消耗する半導体装置の製造段階である。したがって、半導体装置の製造費用減少のためには、前記フォトリソグラフィ工程の段階数を減らすことが必要である。このために、前記浮遊不純物領域６０及び前記トンネル酸化膜８０を形成するために実施される二度のフォトリソグラフィ工程を一段階に減らすことができる方法は半導体装置の製造費用を節減する方法を提供する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　本発明の課題は、トンネル酸化膜が浮遊不純物領域に誤整列する問題を予防することができる半導体装置の製造方法を提供することにある。
【００１３】
　本発明の他の課題は、一段階のフォトリソグラフィ工程を使用して浮遊不純物領域及びトンネル酸化膜を形成する半導体装置の製造方法を提供することにある。
【００１４】
　本発明のまた他の課題は、面対称的構造を有するＥＥＰＲＯＭセルトランジスタを具備する半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
　上述の課題を達成するために、本発明はＥＥＰＲＯＭ及びマスクＲＯＭを具備する半導体装置を提供する。この装置は、半導体基板の所定の領域に形成されてセル活性領域及びマスクＲＯＭ活性領域を限定する素子分離膜、そして前記マスクＲＯＭ活性領域の所定の領域に形成されたチャンネル不純物領域を含む。前記チャンネル不純物領域が形成された前記マスクＲＯＭ活性領域には、その上部を横切る複数個のマスクＲＯＭゲートが配置される。前記マスクＲＯＭゲート及び前記マスクＲＯＭ活性領域の間にはマスクＲＯＭゲート絶縁膜が介在される。この時に、前記素子分離膜は前記チャンネル不純物領域で離隔された部分より前記チャンネル不純物領域に隣接した部分でさらに低い上部面を有することを特徴とする。
【００１６】
　前記セル活性領域及び前記素子分離膜上には、これらを横切るセンスライン及び選択ラインがさらに配置されることもできる。 前記センスラインは情報を保存するための不揮発性素子を構成し、順次に積層された浮遊ゲート、ゲート層間絶縁膜及び制御ゲートからなる。この時に、前記浮遊ゲートは前記素子分離膜上で断絶され、前記ゲート層間絶縁膜は前記断絶された浮遊ゲートの間の前記素子分離膜の上部面と前記浮遊ゲートの側壁及び上部面を覆う。
【００１７】
　前記浮遊ゲートは多結晶シリコンからなり、前記ゲート層間絶縁膜は酸化膜−窒化膜−酸化膜ＯＮＯからなり、前記制御ゲートは順次に積層された多結晶シリコン及びシリサイドからなることが望ましい。この時に、前記マスクＲＯＭゲートは前記浮遊ゲートまたは前記制御ゲートと化学成分（化学組成）及び厚さが同一の物質からなることが望ましい。
【００１８】
　前記選択ラインは順次に積層された下部選択ゲート、選択ゲート層間絶縁膜及び上部選択ゲートからなる。この時に、前記下部選択ゲート、前記選択ゲート層間絶縁膜及び前記上部選択ゲートは、各々前記浮遊ゲート、前記ゲート層間絶縁膜及び前記制御ゲートと化学成分及び厚さが同一の物質からなることが望ましい。また、前記下部選択ゲート及び上部選択ゲートは電気的に互いに連結されることが望ましい。
【００１９】
　前記センスラインと前記セル活性領域及び前記選択ラインと前記セル活性領域との間にはゲート絶縁膜がさらに配置される。前記マスクＲＯＭゲート絶縁膜は、前記ゲート絶縁膜と同一の化学成分及び厚さを有するシリコン酸化膜を含むことができる。この場合に、前記マスクＲＯＭゲート絶縁膜は前記チャンネル不純物領域が形成されない前記マスクＲＯＭ活性領域上に形成される。または、前記マスクＲＯＭゲート絶縁膜は通常に周辺回路領域で形成される低電圧ゲート酸化膜であり得る。この場合に、前記マスクＲＯＭゲート絶縁膜は前記ゲート絶縁膜より薄い厚さを有し、前記マスクＲＯＭ活性領域で均一の厚さを有する。一方、前記センスラインと前記セル活性領域との間には前記ゲート絶縁膜により囲まれるトンネル絶縁膜がさらに介在されることができる。前記トンネル絶縁膜はいわゆるＦＮトンネリングが容易に行われるように、前記ゲート絶縁膜より薄い厚さを有することが望ましい。この時に、前記マスクＲＯＭゲート絶縁膜は前記チャンネル不純物領域上に形成され、前記トンネル絶縁膜と同一の化学成分及び厚さを有するシリコン酸化膜を含むこともできる。
【００２０】
　前記センスライン下部の前記セル活性領域内には前記トンネル絶縁膜の下面を囲む浮遊不純物領域がさらに形成されることができる。 この時に、前記浮遊不純物領域は前記チャンネル不純物領域と同一の不純物の種類、濃度及び深さを有することが望ましい。
【００２１】
　前記マスクＲＯＭ活性領域上で、前記マスクＲＯＭゲート絶縁膜は前記チャンネル不純物領域が形成されない領域より前記チャンネル不純物領域が形成された領域でさらに薄く形成されることができる。
【００２２】
　前記他の課題を達成するために、本発明はトンネル酸化膜及び浮遊不純物領域を同一な一つのマスクで形成するＥＥＰＲＯＭ及びマスクＲＯＭを具備する半導体装置の製造方法を提供する。この方法は、セルアレイ領域及びマスクＲＯＭ領域を具備する半導体基板に、 セル活性領域及びマスクＲＯＭ活性領域を限定する素子分離膜を形成した後に、前記半導体基板上にゲート絶縁膜を形成し、その結果物上に前記ゲート絶縁膜の所定の領域を露出させる開口部を有する第１フォトレジストパターンを形成する段階を含む。以後、前記第１フォトレジストパターンをイオン注入マスクとして使用する第１不純物注入工程を実施して、前記開口部の下部の前記セル活性領域に浮遊不純物領域を形成し、再び前記第１フォトレジストパターンをエッチングマスクとして使用して前記露出したゲート絶縁膜をエッチングすることによって、前記浮遊不純物領域を露出させる。以後、前記第１フォトレジストパターンを除去した後に、前記露出した浮遊不純物領域にトンネル絶縁膜を形成する。
【００２３】
　前記ゲート絶縁膜は前記セル活性領域及び前記マスクＲＯＭ活性領域で同時に形成され、前記トンネル絶縁膜より厚く形成される。この時に、前記ゲート絶縁膜及び前記トンネル絶縁膜は前記半導体基板を熱酸化させる方法で形成したシリコン酸化膜であることが望ましい。
【００２４】
　前記第１フォトレジストパターンは前記セル活性領域の所定の領域では、前記ゲート絶縁膜のみを露出させ、前記マスクＲＯＭ領域の所定の領域では、前記ゲート絶縁膜及び前記素子分離膜をともに露出させるように形成することが望ましい。また、前記浮遊不純物領域を形成する段階は、前記第１フォトレジストパターンをイオン注入マスクとして使用することが望ましい。これによって、前記浮遊不純物領域を形成する間、前記マスクＲＯＭ活性領域にはチャンネル不純物領域が同時に形成される。これに加えて、前記浮遊不純物領域を露出させる段階も、前記第１フォトレジストパターンをエッチングマスクとして再使用することが望ましい。これによって、前記浮遊不純物領域及び前記チャンネル不純物領域は同時に露出する。一方、先の説明のように、前記マスクＲＯＭ領域の前記ゲート絶縁膜及び前記素子分離膜は前記第１フォトレジストパターンの開口部を通じて共に露出する。これによって、前記浮遊不純物領域を露出させる間、前記マスクＲＯＭ領域の前記ゲート絶縁膜及び前記素子分離膜が共にエッチングされることができる。その結果として、前記素子分離膜の上部面は前記第１フォトレジストパターンによって覆われた領域より前記第１フォトレジストパターンの開口部を通じて露出した領域でさらに低くなる。前記トンネル絶縁膜は前記露出したチャンネル不純物領域及び浮遊不純物領域に同時に形成されることができる。
【００２５】
　前記トンネル絶縁膜を形成した後に、前記セル活性領域を横切るセンスライン及び選択ラインを形成し、前記マスクＲＯＭ活性領域を横切るマスクＲＯＭゲートを形成する段階をさらに実施する。
【００２６】
　前記センスライン及び前記選択ラインを形成する段階は、前記トンネル絶縁膜を含む半導体基板の全面に下部導電膜を形成し、これをパターニングして前記素子分離膜の上部面を露出させる開口部を形成した後に、その結果物の全面を覆うゲート層間絶縁膜を形成する段階を含むことが望ましい。以後、前記ゲート層間絶縁膜上に上部導電膜を形成し、前記上部導電膜、前記ゲート層間絶縁膜及び前記下部導電膜を順次にパターニングする。このように形成される前記センスライン及び選択ラインは前記セル活性領域及び前記素子分離膜を横切り、前記センスラインは前記開口部を過ぎる。
【００２７】
　一方、前記マスクＲＯＭゲートを形成する段階は前記上部導電膜を形成する前に、前記マスクＲＯＭ活性領域の上部面が露出するように、前記ゲート層間絶縁膜及び前記下部導電膜を順次にパターニングする段階をさらに含むことが望ましい。以後、前記露出したマスクＲＯＭ活性領域の上部面に低電圧ゲート酸化膜を形成する。また、前記上部導電膜を形成した後には、前記低電圧ゲート酸化膜が露出するように、前記マスクＲＯＭ領域で前記上部導電膜を除去する。この時に、前記上部導電膜を除去する段階は、前記パターニングされたゲート層間絶縁膜及び前記低電圧ゲート酸化膜に対してエッチング選択性を有する異方性エッチングの方法で実施することが望ましい。 
【００２８】
　前記マスクＲＯＭゲートを形成する段階は、他の方法により形成されることもできる。すなわち、前記上部導電膜を形成する前に前記マスクＲＯＭ活性領域の上部面を露出させた後、前記露出したマスクＲＯＭ活性領域に低電圧ゲート酸化膜を形成する段階を含むことが望ましい。前記低電圧ゲート酸化膜を含む半導体基板の全面に前記上部絶縁膜を形成した後に、これをパターニングして前記マスクＲＯＭ活性領域を横切る上部絶縁膜パターンを形成する。一方、前記マスクＲＯＭ領域で前記素子分離膜は前記マスクＲＯＭ活性領域を露出させる間リセスされることもできる。
【００２９】
　前記上部導電膜をパターニングする段階は、前記センスライン及び前記選択ラインを形成する段階を利用することが望ましい。また、前記第１不純物注入工程は不純物イオンを前記半導体基板に対して傾くように注入することが望ましい。
【発明の効果】
【００３０】
　本発明によると、浮遊不純物領域及びトンネル絶縁膜を同一のフォトレジストパターンを使用して形成する。これによって、前記トンネル絶縁膜が前記浮遊不純物領域に誤整列する問題を予防し、ＥＥＰＲＯＭセルトランジスタを面対称的構造で形成することができる。その結果、均一なしきい値電圧特性を有するＥＥＰＲＯＭを具備する半導体装置を製造することができる。
【００３１】
　また、同一のフォトレジストパターンを使用して、前記浮遊不純物領域及び前記トンネル絶縁膜を形成することによって、製造費用の増加を誘発するフォトリソグラフィ工程の段階を減らすことができる。これによって、ＥＥＰＲＯＭ及びマスクＲＯＭを具備する半導体装置の製造費用を減少させることができる。
【発明を実施するための最良の形態】
【００３２】
　以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介する実施の形態は開示された内容が徹底的で、完全になるように、そして当業者に本発明の思想が十分に伝達するようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層または基板‘上’にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。
【００３３】
　図５及び図６は各々一般的なＥＥＰＲＯＭトランジスタ及びマスクＲＯＭトランジスタを示す平面図である。図７及び図８は本発明の望ましい実施の形態によるＥＥＰＲＯＭトランジスタ及びマスクＲＯＭトランジスタを示す斜視図である。
【００３４】
　図６及び図７を参照すると、半導体基板１００の所定の領域にセル活性領域を限定する素子分離膜１１０が配置される。前記素子分離膜１１０を含む半導体基板上には、前記セル活性領域及び前記素子分離膜１１０を横切るセンスライン２３０及び選択ライン２３５が配置される。
【００３５】
　前記センスライン２３０は順次に積層された浮遊ゲート１７７、ゲート層間絶縁膜パターン１９７及び制御ゲート２１５で構成される。前記浮遊ゲート１７７は前記セル活性領域を横切り、隣合うセル活性領域まで延長されず、前記素子分離膜１１０上で断絶される。 これに比べて、前記ゲート層間絶縁膜１９７は前記断絶された浮遊ゲート１７７を覆い、前記セル活性領域及び前記素子分離膜１１０を横切る。前記浮遊ゲート１７７は多結晶シリコン膜であることが望ましく、前記ゲート層間絶縁膜１９７は順次に積層された酸化膜-窒化膜-酸化膜ＯＮＯであることが望ましい。前記制御ゲート２１５は順次に積層された多結晶シリコン膜２１６及びシリサイド２１８からなることが望ましい。前記シリサイド２１８の上部にはシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜のような絶縁膜をさらに積層することもできる。
【００３６】
　前記選択ライン２３５は順次に積層された下部選択ゲート１７９、選択ゲート層間絶縁膜１９８及び上部選択ゲート２５５で構成される。この時に、前記下部選択ゲート１７９、選択ゲート層間絶縁膜１９８及び上部選択ゲート２２５は各々前記浮遊ゲート１７、ゲート層間絶縁膜１９７及び制御ゲート２１５と同一の化学成分及び厚さを有する物質膜である。したがって、前記上部選択ゲート２２５は前記制御ゲート２１５のように、順次に積層された多結晶シリコンパターン２２６及びシリサイドパターン２２８からなることが望ましい。前記下部選択ゲート１７９及び上部選択ゲート２２５は所定の領域で電気的に連結される。
【００３７】
　前記センスライン２３０及び前記セル活性領域の間にはトンネル絶縁膜１６０が介在される。前記トンネル絶縁膜１６０はおおよそ１２乃至１５０Åの厚さを有する。前記セル活性領域上には前記トンネル絶縁膜１６０を囲むゲート絶縁膜１２０が介在されて、前記センスライン２３０と前記半導体基板１００を絶縁させる。前記ゲート絶縁膜１２０は前記選択ライン２３５と前記セル活性領域との間にも介在される。この時に、前記ゲート絶縁膜１２０は前記トンネル絶縁膜１６０より厚くて、望ましくは、２００乃至４００Åの厚さである。
【００３８】
　前記トンネル絶縁膜１６０の下の前記セル活性領域には浮遊不純物領域１５０が配置される。この時に、前記浮遊不純物領域１５０は前記センスライン２３０と前記選択ライン２３５との間の前記セル活性領域に延長することもできる。しかし、前記浮遊不純物領域１５０は、前記センスライン２３０の下部のセル活性領域全部に形成されるわけではない。すなわち、前記センスライン２３０の下部のセル活性領域には前記浮遊不純物領域１５０が形成されない領域が設けられ、この領域はＥＥＰＲＯＭセルトランジスタのチャンネル領域で使用される。前記浮遊不純物領域１５０は前記セル活性領域と異なる導電型の不純物を含むことが望ましい。前記浮遊不純物領域１５０の不純物の濃度は１０１８乃至１０２０ａｔｏｍｓ／ｃｍ２であることが望ましい。
【００３９】
　互いに隣接した前記センスライン２３０の間のセル活性領域及び互いに隣接する前記選択ライン２３５の間のセル活性領域には、各々ＥＥＰＲＯＭセルトランジスタのソース及びドレインで使用される不純物領域２４０が配置される。また、前記センスライン２３０及び前記選択ライン２３５の間のセル活性領域には高電圧不純物領域２４５が配置される。
【００４０】
　図６及び図８を参照すると、半導体基板１００の所定の領域にマスクＲＯＭ活性領域を限定する素子分離膜１１０が配置される。前記マスクＲＯＭ活性領域上にはマスクＲＯＭゲート絶縁膜が配置される。前記マスクＲＯＭゲート絶縁膜は図７で説明した互いに異なる厚さを有するトンネル絶縁膜１６０またはゲート絶縁膜１２０からなることができる。これによって、前記マスクＲＯＭゲート絶縁膜は位置によって互いに異なる厚さを有するシリコン酸化膜である。 前記トンネル絶縁膜１６０は１２乃至１５０Åの厚さであり、前記ゲート絶縁膜１２０は２００乃至４００Åの厚さであることが望ましい。
【００４１】
　前記マスクＲＯＭゲート絶縁膜上には前記マスクＲＯＭ活性領域及び前記素子分離膜１１０を横切るマスクＲＯＭゲート１９９が配置される。前記マスクＲＯＭゲート１９９は化学成分及び厚さで、図７で説明したＥＥＰＲＯＭセルトランジスタの浮遊ゲート１７７と同一である。前記マスクＲＯＭゲート１９９の周辺の前記マスクＲＯＭ活性領域にはシリコン酸化膜からなる低電圧ゲート絶縁膜２００を配置することもできる。前記低電圧ゲート絶縁膜２００は前記ゲート絶縁膜１２０よりは薄くて、前記トンネル絶縁膜１６０よりは厚い厚さであることが望ましい。
【００４２】
　前記トンネル絶縁膜１６０下の前記マスクＲＯＭ活性領域にはチャンネル不純物領域１５５が配置される。前記チャンネル不純物領域１５５は前記マスクＲＯＭ活性領域と異なる導電型の不純物を含む。一方、前記チャンネル不純物領域１５５は前記ゲート絶縁膜１２０の下には配置されない。これによって、前記チャンネル不純物領域１５５を前記マスクＲＯＭゲート１９９の下に配置するかしないかによって、マスクＲＯＭトランジスタのしきい値電圧を異なるようにすることができる。このようなしきい値電圧の差を利用することがマスクＲＯＭトランジスタの原理である。深さ、含まれた不純物の濃度及び種類で、前記チャンネル不純物領域１５５は図７で説明した浮遊不純物領域１５０と同一である。
【００４３】
　前記チャンネル不純物領域１５５に隣接する前記素子分離膜１１０にはリセスされた部分１１１が形成される。前記リセスされた（凹みが形成された）部分１１１の上部面はリセスされない（凹みが形成されない）素子分離膜１１０の上部面より少なくとも前記ゲート絶縁膜１２０の厚さだけ低い。前記リセスされない素子分離膜１１０は前記チャンネル不純物領域１５５が形成されない、すなわち、前記ゲート絶縁膜１２０に隣接した領域に配置される。したがって、本発明によると、前記チャンネル不純物領域１５５の有無によって、その上部の前記マスクＲＯＭゲート絶縁膜１６０、１２０の厚さが変わる。これに加えて、前記素子分離膜１１０に前記リセスされた部分１１１が形成されるか否かは、前記素子分離膜１１０の周辺に前記チャンネル不純物領域１５５が配置されるか否かに従って決められる。
【００４４】
　前記マスクＲＯＭゲート１９９の間の半導体基板１００にはマスクＲＯＭトランジスタのソース／ドレインとして使用される不純物領域２４０が配置される。
【００４５】
　図９は本発明の望ましい他の実施の形態によるマスクＲＯＭトランジスタを示す斜視図である。この実施の形態で、素子分離膜１１０、チャンネル不純物領域１５５及び不純物領域２４０は図８で説明した実施の形態と同一であるので、これに対する詳細な説明は最小化する。
【００４６】
　図６及び図９を参照すると、前記素子分離膜１１０によって限定されるマスクＲＯＭ活性領域上には均一な厚さを有するマスクＲＯＭゲート絶縁膜３００が配置される。前記マスクＲＯＭゲート絶縁膜３００は図８で説明した低電圧ゲート絶縁膜２００と同一の厚さのシリコン酸化膜であることが望ましい。前記マスクＲＯＭ活性領域及び前記素子分離膜１１０を横切るマスクＲＯＭゲート３１０が配置される。この実施の形態で、前記マスクＲＯＭゲート３１０は図８で説明した制御ゲート２１５または上部選択ゲート２２５と同一の厚さ及び化学成分を有する物質からなることが望ましい。
【００４７】
　前記マスクＲＯＭ活性領域の所定の領域には図８で説明した前記チャンネル不純物領域１５５が配置される。この時に、前記マスクＲＯＭゲート３１０は前記チャンネル不純物領域１５５の上部を過ぎることもできる。前記チャンネル不純物領域１５５に隣接する前記素子分離膜１１０には図８で説明したリセスされた部分１１１よりさらに低い上部面を有する深いリセス部分１１２が形成される。この時に、前記チャンネル不純物領域１５５が形成されない領域に隣接する前記素子分離膜１１０には前記セル活性領域の素子分離膜(図７、１１)より低い上部面を有する低いリセス部分１１３が形成される。前記深いリセス部分１１２は前記低いリセス部分１１３より少なくとも前記ゲート絶縁膜(図７、１２０)の厚さだけ低い上部面を有することができる。また、前記低いリセス部分１１３は少なくとも前記セル活性領域の素子分離膜(図７、１１０)より少なくとも前記ゲート絶縁膜(図７、１２０)の厚さだけ低い上部面を有することができる。
【００４８】
　図１０乃至図１８は本発明の望ましい一実施の形態によるＥＥＰＲＯＭのセルトランジスタ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。図１９乃至図２１は本発明の望ましい他の実施の形態によるＥＥＰＲＯＭのセルトランジスタ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。図１０乃至図２１において、図面の中央に示した切断線を基準に、左側は図５のＩ−Ｉ'に沿って見える断面を示し、右側は図６のＩＩ-ＩＩ'に沿って見える断面を示す。すなわち、図１０乃至図２１は同一の工程段階で見えるＥＥＰＲＯＭのセルトランジスタ(左側)とマスクＲＯＭトランジスタ(右側)の断面を示す。
【００４９】
　図５、図６及び図１０を参照すると、半導体基板１００の所定の領域に素子分離膜１１０を形成する。前記素子分離膜１１０はセルアレイ領域１及びマスクＲＯＭ領域２で各々セル活性領域及びマスクＲＯＭ活性領域を限定する。前記セルアレイ領域１はＦＬＯＴＯＸ型ＥＥＰＲＯＭのセルトランジスタが形成される領域であり、前記マスクＲＯＭ領域２は複数個のマスクＲＯＭトランジスタが形成される領域である。前記素子分離膜１１０はＬＯＣＯＳ技術またはトレンチ技術を使用して形成することが望ましい。一般的に、前記素子分離膜１１０は前記半導体基板１００より高い上部面を有するように形成される。
【００５０】
　前記セル活性領域及び前記マスクＲＯＭ活性領域を覆うゲート絶縁膜１２０を形成する。前記ゲート絶縁膜１２０は前記半導体基板１００を熱酸化させる方法で形成したシリコン酸化膜として、２００乃至３００Åの厚さであることが望ましい。前記ゲート絶縁膜１２０を具備する半導体基板上に、前記セルアレイ領域１及び前記マスクＲＯＭ領域２の所定の領域を露出させる開口部１３５を有する第１フォトレジストパターン１３０を形成する。
【００５１】
　この時に、前記第１フォトレジストパターン１３０は後続工程で形成される浮遊不純物領域、チャンネル不純物領域及びトンネル絶縁膜を定義する共通のマスク役割を果たす。これによって、前記セルアレイ領域１に形成される前記開口部１３５は前記ゲート絶縁膜１２０のみを露出させるように、前記素子分離膜１１０から離隔されて形成される。これに比べて、前記マスクＲＯＭ領域２に形成される前記開口部１３５は前記ゲート絶縁膜１２０及びそれらに隣接する素子分離膜１１０を共に露出させる。
【００５２】
　図５、図６及び図１１を参照すると、前記第１フォトレジストパターン１３０をマスクとして使用する第１イオン注入工程１４０を実施する。これによって、前記セル活性領域及び前記マスクＲＯＭ活性領域には各々浮遊不純物領域１５０及びチャンネル不純物領域１５５が形成される。先の説明のように、前記浮遊及びチャンネル不純物領域１５０、１５５は前記開口部１３５によって、その位置が決められる。
【００５３】
　前記第１イオン注入工程１４０は前記セル活性領域及び前記マスクＲＯＭ活性領域と異なる導電型の不純物を使用して実施する。また、前記第１イオン注入工程１４０は前記半導体基板１００に対して前記注入される不純物の入射方向がおおよそ７乃至４５゜の傾斜を有するように実施することが望ましい。これによって、前記浮遊不純物領域１５０は前記セル活性領域での前記開口部１３５より広い幅で形成される。このような幅拡張の現象は、前記チャンネル不純物領域１５５でも生じ得る。
【００５４】
　一方、前記チャンネル不純物領域１５５の有無によって、マスクＲＯＭトランジスタは“オン（Ｏｎ）” または“オフ（Ｏｆｆ）”状態を有する。したがって、前記チャンネル不純物領域１５５は前記マスクＲＯＭ活性領域の全面に形成されることではなく、所定の位置に局所的に形成される。前記チャンネル不純物領域１５５上に形成されるマスクＲＯＭトランジスタは一般的に“オン”状態を有する空乏型ＭＯＳＦＥＴになる。
【００５５】
　図５、図６及び図１２を参照すると、前記第１フォトレジストパターン１３０を再びエッチングマスクとして使用して、前記開口部１３５を通じて露出したゲート絶縁膜１２０をエッチングする。これによって、前記セルアレイ領域及び前記マスクＲＯＭ領域には各々前記浮遊不純物領域１５０及び前記チャンネル不純物領域１５５の上部面が露出する。
【００５６】
　ところで、先の説明のように、前記開口部１３５は前記マスクＲＯＭ活性領域だけではなく、前記チャンネル不純物領域１５５に隣接した前記素子分離膜１１０の上部面も共に露出させる。これによって、前記ゲート絶縁膜１２０と同一にシリコン酸化膜で形成された前記素子分離膜１１０は前記エッチング工程で前記ゲート絶縁膜１２０と共にエッチングされる。その結果、前記開口部１３５下に露出した前記素子分離膜１１０は前記ゲート絶縁膜１２０のエッチング厚さだけリセスされる。すなわち、前記チャンネル不純物領域１５５に隣接する前記素子分離膜１１０にはリセスされた部分１１１が形成される。前記リセスされた部分１１１は前記エッチング工程が前記半導体基板１００に対してエッチング選択性を有するエッチングレシピを使用する過渡エッチングの方法で実施される場合に、前記ゲート絶縁膜１２０のエッチングの厚さの以上にリセスされることもできる。
【００５７】
　図５、図６及び図１３を参照すると、前記第1フォトレジストパターン１３０を除去して、前記素子分離膜１１０及び前記ゲート絶縁膜１２０を露出させる。以後、露出した前記浮遊不純物領域１５０ 及び前記チャンネル不純物領域１５５上にトンネル絶縁膜１６０を形成する。前記トンネル絶縁膜１６０は熱酸化を通じて形成したシリコン酸化膜として、１２乃至１５０Åの厚さであることが望ましい。
【００５８】
　前記マスクＲＯＭ領域２で、前記トンネル絶縁膜１６０は前記ゲート絶縁膜１２０と共にマスクＲＯＭゲート絶縁膜を構成する。この時に、前記トンネル絶縁膜１６０は前記チャンネル不純物領域１５５上にだけ形成される。前記チャンネル不純物領域１５５が形成されない前記マスクＲＯＭ活性領域は前記ゲート絶縁膜１２０で覆われる。これによって、前記マスクＲＯＭゲート絶縁膜は均一ではない厚さを有する。
【００５９】
　一方、前記第１フォトレジストパターン１３０は前記浮遊及びチャンネル不純物領域１５０、１５５の形成のためのイオン注入マスクとしてだけではなく、前記トンネル絶縁膜１６０の形成のためのエッチングマスクでも使用される。これによって、本発明の方法は、二段階のフォトリソグラフィ工程を使用する従来技術に比べて、工程段階の数を減少させることができる。また、同一のマスクとして使用する本発明の方法は互いに異なるマスクパターンを使用して前記浮遊不純物領域１５０と前記トンネル絶縁膜１６０を形成する場合に発生する誤整列の問題を予防する。すなわち、本発明によると、前記浮遊不純物領域１５０に前記トンネル絶縁膜１６０を正確に整列することが可能である。これによって、セルしきい置電圧の非対称性(不均一性)の問題を解決することができる。
【００６０】
　一方、本発明の方法によると、先の詳細な説明のように、前記マスクＲＯＭ領域２での前記マスクＲＯＭゲート絶縁膜及び前記素子分離膜１１０は前記チャンネル不純物領域１５５の有無によって、他の特徴を有する。すなわち、前記チャンネル不純物領域１５５の有無によって、前記マスクＲＯＭゲート絶縁膜は互いに異なる厚さを有する前記トンネル絶縁膜１６０または前記ゲート絶縁膜１２０であり得る。また、前記素子分離膜１１０が前記チャンネル不純物領域１５５に隣接するか否かに従って、前記リセスされた部分１１１が形成されるか否かが決められる。
【００６１】
　図５、図６及び図１４を参照すると、前記トンネル絶縁膜１６０を含む半導体基板の全面に、下部導電膜１７０を形成する。前記下部導電膜１７０上に、前記セルアレイ領域１の所定の領域を露出させる開口部１８５を有する第２フォトレジストパターン１８０を形成する。この時に、前記第２フォトレジストパターン１８０は前記マスクＲＯＭ領域２の全面を覆う。以後、前記第２フォトレジストパターン１８０をエッチングマスクとして使用して前記下部導電膜１７０をパターニングすることによって、前記素子分離膜１１０の上部面を露出させる開口部１７５を形成する。
【００６２】
　前記下部導電膜１７０は多結晶シリコンで形成することが望ましい。また、前記下部導電膜１７０の前記開口部１７５はＥＥＰＲＯＭセルトランジスタの浮遊ゲートを形成するために、予めパターニングされた部分に該当する。すなわち、前記浮遊ゲートは他の導電パターンから絶縁されるように、通常、平面的に四角形である。このように平面的に四角形のパターンは、上述のように、予めパターニングされた一方向の開口部を形成した後に、直交する方向にまた他のの開口部を形成する段階を通じて形成することが望ましい。前記開口部１７５は、このように予めパターニングされた一方向の開口部の役割を果たす。
【００６３】
　図５、図６及び図１５を参照すると、前記第２フォトレジストパターン１８０を除去して前記下部導電膜１７０を露出させる。前記下部導電膜１７０を含む半導体基板の全面にゲート層間絶縁膜をコンフォマルに形成する。前記ゲート層間絶縁膜は順次に積層された酸化膜−窒化膜−酸化膜ＯＮＯであることが望ましい。
【００６４】
　前記ゲート層間絶縁膜上に、前記マスクＲＯＭ領域２で前記ゲート層間絶縁膜を露出させる第３フォトレジストパターンｚ（図示しない）を形成する。この時に、前記第３フォトレジストパターンは後続マスクＲＯＭゲート形成工程でエッチングマスクとして使用される。したがって、前記第３フォトレジストパターンは前記セルアレイ領域１の全面を覆うことが望ましい。
【００６５】
　前記第３フォトレジストパターンをエッチングマスクとして使用して前記ゲート層間絶縁膜及び前記ハブ導電膜１７０を順次にエッチングすることによって、下部導電パターン１７６及びゲート層間絶縁膜パターン１９５を形成する。この時に、前記下部導電パターン１７６及び前記ゲート層間絶縁膜パターン１９５は前記マスクＲＯＭ領域２でマスクＲＯＭゲート１９９を構成する。前記マスクＲＯＭゲート１９９は前記マスクＲＯＭ活性領域及び前記素子分離膜１１０を横切る。前記マスクＲＯＭゲート１９９の形成のためのエッチング工程は異方性エッチングの方法で実施することが望ましい。この時に、前記マスクＲＯＭゲート１９９の横の前記マスクＲＯＭゲート絶縁膜はエッチングされて、前記マスクＲＯＭ活性領域の上部面を露出させることもできる。一方、前記ゲート層間絶縁膜パターン１９５は前記セルアレイ領域１の全面を覆うように、前記マスクＲＯＭゲート１９９の形成のためのエッチング工程でエッチングされない。
【００６６】
　以後、前記第３フォトレジストパターンを除去する。これによって、前記ゲート層間絶縁膜パターン１９５で覆われた前記セルアレイ領域１が露出する。これと共に、前記マスクＲＯＭ領域２では前記マスクＲＯＭゲート１９９、前記素子分離膜１１０及び前記マスクＲＯＭ活性領域の上部面が露出する。
【００６７】
　図５、図６及び図１６を参照すると、前記第３フォトレジストパターンが除去された結果物に対して、熱酸化工程を実施する。これによって、前記マスクＲＯＭ活性領域にはシリコン酸化膜からなる低電圧ゲート絶縁膜２００が形成される。これと共に、前記マスクＲＯＭゲート１９９を構成する前記下部導電パターン１７６の側壁にはゲート側壁酸化膜２０５が形成される。
【００６８】
　前記熱酸化工程が実行された半導体基板の全面に、上部導電膜２１０を形成する。前記上部導電膜２１０は順次に積層された多結晶シリコン２１２及びシリサイド２１４からなることが望ましい。前記シリサイド２１４上にはシリコン酸化膜、シリコン酸化窒化膜またはシリコン窒化膜のうちから選択された少なくとも一つの物質膜をさらに形成することもできる。
【００６９】
　前記上部導電膜２１０上に前記マスクＲＯＭ領域２を露出させる第４フォトレジストパターン２２０を形成する。前記第４フォトレジストパターン２２０をエッチングマスクとして使用するエッチング工程を実施し、前記上部導電膜２１０を前記露出したマスクＲＯＭ領域２で除去する。この時に、前記第４フォトレジストパターン２２０は前記セルアレイ領域１の全面を覆うことによって、前記セルアレイ領域１の前記上部導電膜２１０はエッチングされない。
【００７０】
　前記マスクＲＯＭ領域２で前記上部導電膜２１０を除去する段階は異方性エッチングの方法で実施することが望ましい。一方、本発明の実施の形態によると、前記上部導電膜２１０は前記下部導電パターン１７６及び前記半導体基板１００のようなシリコンからなることができる。この場合に、前記上部導電膜２１０のエッチング工程は前記低電圧ゲート絶縁膜２００、前記ゲート層間絶縁膜パターン１９５及び前記素子分離膜１１０に対して優れたエッチング選択性を有するエッチングレシピを使用する。
【００７１】
　図５、図６及び図１７を参照すると、前記第４フォトレジストパターン２２０を除去して前記セルアレイ領域１の前記上部導電膜２１０を露出させる。以後、前記上部導電膜２１０、前記ゲート層間絶縁膜パターン１９５及び前記下部導電パターン１７６をパターニングして、前記セル活性領域及び前記素子分離膜１１０を横切るセンスライン２３０及び選択ライン２３５を形成する。前記センス及び選択ライン２３０、２３５の形成のための前記パターニング工程は前記マスクＲＯＭ領域２を覆うまた他のフォトレジストパターンを使用して形成することが望ましい。前記パターニング工程は前記センスライン２３０が図１４で説明した前記下部導電膜の開口部１７５を過ぎるように実施する。
【００７２】
　前記センスライン２３０は順次に積層された浮遊ゲート１７７、ゲート層間絶縁膜１９７及び制御ゲート２１５からなる。この時に、前記センスライン２３０は前記浮遊不純物領域１５０及び前記トンネル絶縁膜１６０上を過ぎるように形成される。すなわち、前記浮遊ゲート１７７は前記セルアレイ領域１で前記トンネル絶縁膜１６０の上部面を覆う。また、前記浮遊ゲート１７７は前記セル活性領域を横切り、前記素子分離膜１１０上で断絶されることによって、平面的に見ると、四角形の模様を有する。前記浮遊ゲート１７７の断絶される領域は前記下部導電膜の開口部１７５によって決められる。前記制御ゲート２１５は順次に積層された多結晶シリコンパターン２１６及びシリサイドパターン２１８からなる。
【００７３】
　前記選択ライン２３５は順次に積層された下部選択ゲート１７９、選択ゲート層間絶縁膜１９８及び上部選択ゲート２２５からなる。この時に、前記下部選択ゲート１７９、選択ゲート層間絶縁膜１９８及び上部選択ゲート２２５は各々前記浮遊ゲート１７７、セルゲート層間絶縁膜１９７及び制御ゲート２１５と同一の化学成分及び厚さを有することが望ましい。すなわち、前記上部選択ゲート２２５は前記制御ゲート２１５のように、順次に積層された多結晶シリコン膜パターン２２６及びシリサイドパターン２２８からなる。また、前記下部選択ゲート１７９と上部選択ゲート２２５は所定の領域で電気的に連結される。このために、前記選択ゲート層間絶縁膜１９８を除去するための工程を以前または以後にさらに実施することができる。
【００７４】
　図５、図６及び図１８を参照すると、前記センスライン２３０、前記選択ライン２３５及び前記マスクＲＯＭゲート１９９の側壁に、通常の方法を使用してゲートスペーサ２５０を形成する。前記ゲートスペーサ２５０を形成する前、または後に、前記半導体基板１００の所定の領域に不純物領域２４０を形成するためのイオン注入工程を実施することが望ましい。
【００７５】
　前記不純物領域２４０は前記センスライン２３０、選択ライン２３５、マスクＲＯＭゲート１９９またはゲートスペーサ２５０をマスクとして使用する、少なくとも一段階の以上のイオン注入工程を通じて形成することが望ましい。前記イオン注入工程はまた他のフォトレジストパターンをマスクとして使用することもできる。前記不純物領域２４０はＥＥＰＲＯＭのセルトランジスタ及びマスクＲＯＭトランジスタのソース／ドレインの役割を果たす。一方、通常のＥＥＰＲＯＭトランジスタに形成される高電圧不純物領域２４５も先の方法に従って形成される前記不純物領域２４０に含まれることができる。前記高電圧不純物領域２４５は前記選択ライン２３５及び前記センスライン２３０の間の前記セル活性領域に形成される。前記浮遊不純物領域１５０は前記高電圧不純物領域２４５と所定の領域で重畳される。一方、前記ゲートスペーサ２５０を形成する前に実施するイオン注入工程は一般的に、その後に実施するイオン注入工程より低いドーズ(ｄｏｓｅ)条件を有することが望ましい。
【００７６】
　前記不純物領域２４０を形成した後に、前記ゲートスペーサ２５０を含む半導体基板の全面を覆う層間絶縁膜２６０を形成する。前記層間絶縁膜２６０を貫通して、前記不純物領域２４０の所定の領域を露出させる開口部２６５を形成する。前記層間絶縁膜の開口部２６５を通じて露出する前記不純物領域２４０に接続するコンタクト／配線２７０を形成する。前記層間絶縁膜２６０及び前記コンタクト／配線２７０は通常の半導体装置の製造方法に従って形成する。
【００７７】
　今まで、前記マスクＲＯＭゲート１９９は前記センスライン２３０の浮遊ゲート１７７、すなわち前記下部導電膜１７０と同一の厚さ及び化学成分を有することを特徴とする本発明の第１実施の形態に対して説明した。これと異なり、前記上部導電膜２１０を前記マスクＲＯＭゲートとして使用する第２実施の形態が可能である。
【００７８】
　第２実施の形態において、前記ゲート層間絶縁膜を形成するまでの過程は第１及び第２実施の形態が同一である。これに加えて、第２実施の形態で前記ＥＥＰＲＯＭのセルトランジスタ形成方法は第１実施の形態と同一である。したがって、下では第１実施の形態から変化した部分を示す図１９乃至図２１を説明し、重複する説明は最小にする。
【００７９】
　図５、図６及び図１９を参照すると、前記ゲート層間絶縁膜及び前記下部導電膜１７０をパターニングして、 前記マスクＲＯＭ領域２で前記トンネル絶縁膜１６０及び前記ゲート絶縁膜１２０を露出させる。前記パターニング段階は、シリコン酸化膜に対してエッチング選択性を有するエッチングレソピを使用することが望ましい。この時に、前記トンネル及びゲート絶縁膜１６０、１２０とともに前記マスクＲＯＭ領域２には前記素子分離膜１１０の上部面が露出する。
【００８０】
　以後、前記露出したトンネル及びゲート絶縁膜１６０、１２０をエッチングして前記マスクＲＯＭ活性領域を露出させる。この時に、前記マスクＲＯＭ領域２の前記素子分離膜１１０は少なくとも前記ゲート絶縁膜１２０の厚さでリセスされる。その結果、前記素子分離膜１１０は深いリセス部分１１２と低いリセス部分１１３を形成する。前記深いリセス部分１１２は図１２で説明した前記リセスされた部分１１１がさらにリセスされることによって形成される部分である。これに比べて、前記低いリセス部分１１３は前記トンネル絶縁膜１６０形成のための前記ゲート絶縁膜１２０エッチング工程の間、エッチングされなかった部分である。
【００８１】
　図５、図６及び図２０を参照すると、前記露出したマスクＲＯＭ活性領域に新しいマスクＲＯＭゲート絶縁膜３００を形成する。前記マスクＲＯＭゲート絶縁膜３００は熱酸化工程を通じて形成したシリコン酸化膜として、低電圧ゲート絶縁膜で形成することが望ましい。前記低電圧ゲート絶縁膜は前記ＥＥＰＲＯＭのセルトランジスタを動作させるために、周辺回路領域に配置される低電圧トランジスタのゲート絶縁膜である。
【００８２】
　前記マスクＲＯＭゲート絶縁膜３００を含む半導体基板の全面に上部導電膜２１０を形成する。前記上部導電膜２１０は図１６で説明した第１実施の形態と同一である。これによって、前記上部導電膜２１０は順次に積層された多結晶シリコン２１２及びシリサイド２１４からなり、その上部には絶縁膜がさらに形成されることもできる。
【００８３】
　一方、前記マスクＲＯＭゲート絶縁膜３００は前記マスクＲＯＭ活性領域のゲート絶縁膜１２０を除去した後に形成する。これによって、前記マスクＲＯＭゲート絶縁膜３００は第１実施の形態と異なり均一の厚さを有する。
【００８４】
　図５、図６及び図２１を参照すると、前記上部導電膜２１０をパターニングして、多結晶シリコンパターン３１２及びシリサイドパターン３１４からなるマスクＲＯＭゲート３１０を形成する。前記マスクＲＯＭゲート３１０を形成する段階は、図１７で説明したセンスライン２３０及び選択ライン２３５の形成のためのパターニング工程を利用することが望ましい。
【００８５】
　前記センス及び選択ライン２３０、２３５を形成した後の工程段階は、すなわち、ゲートスペイで２５０、不純物領域２４５、２４０、層間絶縁膜２６０及びコンタクト／配線２７０を形成する段階は、第１実施の形態で説明したものと同一である。
【産業上の利用可能性】
【００８６】
　本発明はＥＥＰＲＯＭとマスクＲＯＭを共に具備する、例えば、スマートカードのような半導体装置産業に利用することができる。
【図面の簡単な説明】
【００８７】
【図１】従来技術によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図２】従来技術によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図３】従来技術によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図４】従来技術によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図５】一般的なＥＥＰＲＯＭトランジスタを示す平面図である。
【図６】一般的なマスクＲＯＭトランジスタを示す平面図である。
【図７】本発明の望ましい実施の形態によるＥＥＰＲＯＭトランジスタを示す斜視図である。
【図８】本発明の望ましい一実施の形態によるマスクＲＯＭトランジスタを示す斜視図である。
【図９】本発明の望ましい他の実施の形態によるマスクＲＯＭトランジスタを示す斜視図である。
【図１０】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１３】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１４】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１５】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１６】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１７】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１８】本発明の望ましい一実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図１９】本発明の望ましい他の実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図２０】本発明の望ましい他の実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【図２１】本発明の望ましい他の実施の形態によるＥＥＰＲＯＭ及びマスクＲＯＭトランジスタを具備する半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００８８】
　１１０　素子分離膜
　１１１　リセスされた部分
　１２０　ゲート絶縁膜
　１５５　チャネル不純物領域
　１６０　トンネル絶縁膜
　１９９　マスクＲＯＭゲート
　２００　低電圧ゲート絶縁膜
　２４０　不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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