(57)【要約】【課題】サブフィールド駆動において、より高品質な階調表示を可能にする。【解決手段】１フレームを複数のサブフィールドＳＦ１〜ＳＦ７に分割し、階調データに応じたサブフィールドＳＦの組み合わせによって、階調表示を行う。画素を駆動させるサブフィールドＳＦが１フレームにおいて連続するように、階調データに応じたサブフィールドＳＦの組み合わせを設定する。サブフィールドＳＦのそれぞれの一部期間において、画素に対してオフ電圧を供給した上で、サブフィールドＳＦの組み合わせに基づいて、画素を駆動させる。【選択図】図１
2004037495.tif 000002
【特許請求の範囲】
【請求項１】
所定の期間を複数のサブフィールドに分割し、階調データに応じた前記サブフィールドの組み合わせによって、階調表示を行う電気光学装置の駆動方法において、
前記画素を駆動させるサブフィールドが前記所定の期間内において連続するように、階調データに応じた前記サブフィールドの組み合わせを設定する第１のステップと、
前記サブフィールドのそれぞれの一部期間において、前記画素に対して所定の電圧を供給した上で、前記サブフィールドの組み合わせに基づいて、前記画素を駆動させる第２のステップと
を有することを特徴とする電気光学装置の駆動方法。
【請求項２】
前記一部期間は、一のサブフィールドにおいて、全ての前記画素にデータを書込むのに要するデータ書込期間相当であることを特徴とする請求項１に記載された電気光学装置の駆動方法。
【請求項３】
前記所定の電圧は、前記画素の表示状態をオフ状態にするオフ電圧であって、
前記第２のステップでは、前記画素の表示状態をオン状態にするサブフィールドの一部期間において、前記オフ電圧が供給されることを特徴とする請求項１または２に記載された電気光学装置の駆動方法。
【請求項４】
前記所定の電圧は、前記画素の表示状態をオン状態にするオン電圧であって、
前記第２のステップでは、前記画素の表示状態をオフ状態にするサブフィールドの一部期間において、前記オン電圧が供給されることを特徴とする請求項１または２に記載された電気光学装置の駆動方法。
【請求項５】
前記階調データの一部である第１のビット列に対応付けられ、所定の重み付けを有する連続した複数の第１のサブフィールドと、前記階調データの一部である第２のビット列に対応付けられ、前記第１のサブフィールドよりも大きな重み付けを有する連続した複数の第２のサブフィールドとが予め設定されており、
前記第１のステップでは、
前記第１のビット列が示す値の増加に伴い、前記複数の第１のサブフィールドの内、前記第２のサブフィールドに近い前記第１のサブフィールドから順に、前記画素の表示状態をオン状態にするサブフィールドを設定するとともに、前記第２のビット列が示す値の増加に伴い、前記複数の第２のサブフィールドの内、前記第１のサブフィールドに近い前記第２のサブフィールドから順に、前記画素の表示状態をオン状態にするサブフィールドを設定することを特徴とする請求項１から４のいずれかに記載された電気光学装置の駆動方法。
【請求項６】
前記第１のサブフィールドのそれぞれは、実質的に同一の重み付けを有するとともに、前記第２のサブフィールドのそれぞれは、実質的に同一の重み付けを有することを特徴とする請求項５に記載された電気光学装置の駆動方法。
【請求項７】
前記第１のステップにおいて、
前記第１のサブフィールドと前記第２のサブフィールドとの間には、階調データに拘わらず、前記画素の表示状態をオン状態にするサブフィールドが設けられていることを特徴とする請求項５または６に記載された電気光学装置の駆動方法。
【請求項８】
所定の期間を複数のサブフィールドに分割し、画素の表示状態をオン状態にするサブフィールドが前記所定の期間内において連続するようなサブフィールドの組み合わせによって、階調表示を行う電気光学装置において、
複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素のそれぞれが、前記走査線と前記データ線とに接続されたメモリと、前記メモリに記憶されたサブフィールドデータに応じて、前記画素の表示状態がオン状態になるオン電圧または前記画素の表示状態がオフ状態になるオフ電圧のいずれかを画素電極に印加する画素駆動回路とを有する表示部と、
階調データに基づいて、一のサブフィールドにおいて、前記画素の表示状態がオン状態になるか否かを示す前記サブフィールドデータを出力するデータ変換回路と、
サブフィールド単位で、前記走査線を選択する走査線駆動回路と、
前記走査線駆動回路によって選択された前記走査線に対応する前記画素が有する前記メモリに、前記データ線を介して、前記サブフィールドデータを書込むデータ線駆動回路と、
前記オン電圧と前記オフ電圧とを生成して前記画素駆動回路に供給するとともに、それぞれのサブフィールドの一部期間において、前記オン電圧または前記オフ電圧に所定の電圧パルスを入れる電圧生成回路と
を有することを特徴とする電気光学装置。
【請求項９】
前記一部期間は、一のサブフィールドでデータ書込対象となる全ての前記画素に対してデータを書込むのに要するデータ書込期間相当であることを特徴とする請求項８に記載された電気光学装置。
【請求項１０】
前記電圧生成回路は、前記画素の表示状態をオン状態にするサブフィールドの一部期間において、前記画素駆動回路に供給する前記オン電圧にオフ電圧パルスを入れることを特徴とする請求項８または９に記載された電気光学装置。
【請求項１１】
前記電圧生成回路は、前記画素の表示状態をオフ状態にするサブフィールドの一部期間において、前記画素駆動回路に供給する前記オフ電圧にオン電圧パルスを入れることを特徴とする請求項８または９に記載された電気光学装置。
【請求項１２】
所定の期間を複数のサブフィールドに分割し、画素の表示状態をオン状態にするサブフィールドが前記所定の期間内において連続するようなサブフィールドの組み合わせによって、階調表示を行う電気光学装置において、
複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素のそれぞれが、前記走査線と前記データ線とに接続されたメモリと、前記メモリに記憶されたサブフィールドデータに応じて、前記画素の表示状態をオン状態にするオン電圧または前記画素の表示状態をオフ状態にするオフ電圧のいずれかを画素電極に印加する画素駆動回路とを有する表示部と、
階調データに基づいて、一のサブフィールドにおいて、前記画素の表示状態をオン状態にするか否かを示す前記サブフィールドデータを出力するデータ変換回路と、
サブフィールド単位で、前記走査線を選択する走査線駆動回路と、
前記走査線駆動回路によって選択された前記走査線に対応する前記画素が有する前記メモリに、前記データ線を介して、前記サブフィールドデータを書込むデータ線駆動回路と、
前記オン電圧と前記オフ電圧とを生成して前記画素駆動回路に供給する電圧生成回路とを有し、
前記画素駆動回路は、それぞれの前記サブフィールドの一部期間において、前記メモリに記憶された前記サブフィールドデータに拘わらず、所定の電圧を前記画素電極に印加することを特徴とする電気光学装置。
【請求項１３】
前記一部期間は、一のサブフィールドでデータ書込対象となる全ての前記画素に対してデータを書込むのに要するデータ書込期間相当であることを特徴とする請求項１２に記載された電気光学装置。
【請求項１４】
前記画素駆動回路は、前記画素の表示状態をオン状態にするサブフィールドの一部期間において、前記メモリに記憶された前記サブフィールドデータに拘わらず、前記オフ電圧を前記画素電極に印加することを特徴とする請求項１２または１３に記載された電気光学装置。
【請求項１５】
前記画素駆動回路は、前記画素の表示状態をオフ状態にするサブフィールドの一部期間において、前記メモリに記憶された前記サブフィールドデータに拘わらず、前記オン電圧を前記画素電極に印加することを特徴とする請求項１２または１３に記載された電気光学装置。
【請求項１６】
所定の期間を複数のサブフィールドに分割し、画素の表示状態をオン状態にするサブフィールドが連続するようなサブフィールドの組み合わせによって、階調表示を行う電気光学装置において、
複数の第１の走査線と複数の第１のデータ線との各交差であって、かつ、複数の第２の走査線と複数の第２のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素のそれぞれが、第１のスイッチング素子と、第２のスイッチング素子とを有し、前記第１のスイッチング素子は、前記第１の走査線のいずれかと、前記第１のデータ線のいずれかとに接続されており、前記第１の走査線の走査信号に応じて導通し、前記第２のスイッチング素子は、前記第２の走査線のいずれかと、前記第２のデータ線のいずれかとに接続されており、前記第２の走査線の走査信号に応じて導通する表示部と、
それぞれのサブフィールドにおいて、サブフィールドの開始タイミングから一定期間が経過した後に、前記第１の走査線の順次選択を開始する第１の走査線駆動部と、
それぞれのサブフィールドにおいて、サブフィールドの開始タイミングと同期して、前記第２の走査線の順次選択を開始する第２の走査線駆動部と、
前記第１の走査線駆動部によって選択された前記第１の走査線に対応する前記画素に対して、前記画素の表示状態がオン状態になるサブフィールドの場合には、前記画素の表示状態をオン状態にするオン電圧を供給し、前記画素の表示状態がオフ状態になるサブフィールドの場合には、前記画素の表示状態をオフ状態にするオフ電圧を供給するとともに、前記第２のデータ線に所定の電圧を供給するデータ線駆動回路と
を有することを特徴とする電気光学装置。
【請求項１７】
前記所定の電圧は、前記オフ電圧または前記オン電圧のいずれかであることを特徴とする請求項１６に記載された電気光学装置。
【請求項１８】
請求項８から１７のいずれかに記載された電気光学装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置の駆動方法、電気光学装置および電子機器に係り、特に、サブフィールド駆動による階調制御に関する。
【０００２】
【従来の技術】
従来より、中間調表示方式の１つとして、サブフィールド駆動が知られている。時間軸変調方式の一種であるサブフィールド駆動では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフィールドに分割し、表示すべき階調に応じたサブフィールドの組み合わせで画素が駆動される。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフィールドの組み合わせによって特定される。この方式では、電圧階調法のように、液晶等の電気光学素子に対する印加電圧を表示階調数分だけ用意する必要がないので、データ線駆動用ドライバの回路規模を縮小できる。また、Ｄ／Ａ変換回路やオペアンプ等の特性のばらつき、或いは、各種の配線抵抗の不均一性等に起因した表示品質の低下を抑制できるという利点もある。
【０００３】
また、特開２００２−０８２６５３号公報には、それぞれの画素に内蔵されたメモリを用いたサブフィールド駆動について開示されている。具体的には、それぞれの画素は、階調データを記憶するメモリと、この画素内メモリの後段に接続されたパルス幅制御回路とを有する。パルス幅制御回路は、画素内メモリに記憶されたデータに応じて、画素の表示状態をオン状態に設定するオン電圧または画素の表示状態をオフ状態に設定するオフ電圧を択一的に画素電極に印加する。１フレーム期間に占めるオン電圧の印加時間の割合、すなわち、デューティ比は、画素内メモリに記憶されている階調データに基づいて特定される。ある画素に関して、その画素内メモリに階調データを一旦書込んでしまえば、記憶されたデータに応じた階調表示が継続される。したがって、階調を変更する必要がない画素に対しては、基本的に、データの再書込みを行う必要はない。一方、階調を変更すべき画素に対しては、その画素のみを書込対象として、その都度、新たな階調データを画素内メモリに書込めばよい。
【０００４】
【発明が解決しようとする課題】
ところで、実際に表示される階調は、上述したデューティ比のみによって決まるわけではなく、画素の表示状態をオン状態にさせるサブフィールドの連続性の影響も受ける。すなわち、デューティ比が同一であったとしても、画素の表示状態をオン状態に設定するサブフィールドが１フレーム内で連続的になる場合と、これらが断続的になる場合とでは、実際の表示階調にずれが生じる。このため、階調データによって、このようなサブフィールドの組み合わせが連続するケースと断続するケースとの双方が出現するサブフィールド駆動では、特に多階調化した場合に、高品質な表示が困難になるという問題がある。
【０００５】
また、周知のように、液晶等の電気光学材料の電気的特性、すなわち、非線形な電圧−透過率特性（または電圧−反射率特性）において、透過率（または反射率）が変化が始める閾値電圧Ｖｔｈは、その材料組成に依存する。そのため、電気光学材料固有の閾値電圧Ｖｔｈを考慮した上で、それに適した駆動回路系を設計する必要がある。しかしながら、その設計には労力を要するという問題がある。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、サブフィールド駆動において、より高品質な階調表示を可能にすることである。
【０００７】
また、本発明の別の目的は、サブフィールド駆動において、電気光学材料の組成に起因した閾値電圧の違いを吸収することにより、様々な電気光学素子に柔軟に対応可能にすることである。
【０００８】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、所定の期間を複数のサブフィールドに分割し、階調データに応じたサブフィールドの組み合わせによって、階調表示を行う電気光学装置の駆動方法において、画素を駆動させるサブフィールドが所定の期間内において連続するように、階調データに応じたサブフィールドの組み合わせを設定する第１のステップと、サブフィールドのそれぞれの一部期間において、画素に対して所定の電圧を供給した上で、サブフィールドの組み合わせに基づいて、画素を駆動させる第２のステップとを有する電気光学装置の駆動方法を提供する。
【０００９】
かかる構成において、上記一部期間は、一のサブフィールドにおいて、全ての画素にデータを書込むのに要するデータ書込期間相当であることが好ましい。また、上記所定の電圧は、画素の表示状態をオフ状態にするオフ電圧であってもよい。この場合、第２のステップでは、画素の表示状態をオン状態にするサブフィールドの一部期間において、オフ電圧が供給される。また、上記所定の電圧は、画素の表示状態をオン状態にするオン電圧であってもよい。この場合、第２のステップでは、画素の表示状態をオフ状態にするサブフィールドの一部期間において、オン電圧が供給される。
【００１０】
また、第１の発明において、階調データの一部である第１のビット列に対応付けられ、所定の重み付けを有する連続した複数の第１のサブフィールドと、階調データの一部である第２のビット列に対応付けられ、第１のサブフィールドよりも大きな重み付けを有する連続した複数の第２のサブフィールドとが予め設定されていることが好ましい。この場合、第１のステップでは、第１のビット列が示す値の増加に伴い、複数の第１のサブフィールドの内、第２のサブフィールドに近い第１のサブフィールドから順に、画素の表示状態をオン状態にするサブフィールドを設定するとともに、第２のビット列が示す値の増加に伴い、複数の第２のサブフィールドの内、第１のサブフィールドに近い第２のサブフィールドから順に、画素の表示状態をオン状態にするサブフィールドを設定する。
【００１１】
また、第１の発明において、第１のサブフィールドのそれぞれは、実質的に同一の重み付けを有するとともに、第２のサブフィールドのそれぞれは、実質的に同一の重み付けを有していてもよい。また、第１のステップにおいて、第１のサブフィールドと第２のサブフィールドとの間には、階調データに拘わらず、画素の表示状態をオン状態にするサブフィールドが設けられていることが好ましい。
【００１２】
第２の発明は、所定の期間を複数のサブフィールドに分割し、画素の表示状態をオン状態にするサブフィールドが所定の期間内において連続するようなサブフィールドの組み合わせによって、階調表示を行う電気光学装置を提供する。表示部は、複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有する。画素のそれぞれは、走査線とデータ線とに接続されたメモリと、画素駆動回路とを有する。画素駆動回路は、メモリに記憶されたサブフィールドデータに応じて、画素の表示状態がオン状態になるオン電圧または画素の表示状態がオフ状態になるオフ電圧のいずれかを画素電極に印加する。データ変換回路は、階調データに基づいて、一のサブフィールドにおいて、画素の表示状態がオン状態になるか否かを示すサブフィールドデータを出力する。走査線駆動回路は、サブフィールド単位で、走査線を選択する。データ線駆動回路は、走査線駆動回路によって選択された走査線に対応する画素が有するメモリに、データ線を介して、サブフィールドデータを書込む。また、電圧生成回路は、オン電圧とオフ電圧とを生成して画素駆動回路に供給するとともに、それぞれのサブフィールドの一部期間において、オン電圧またはオフ電圧に所定の電圧パルスを入れる。
【００１３】
ここで、第２の発明において、上記一部期間は、一のサブフィールドでデータ書込対象となる全ての画素に対してデータを書込むのに要するデータ書込期間相当であることが好ましい。電圧生成回路は、画素の表示状態をオン状態にするサブフィールドの一部期間において、画素駆動回路に供給するオン電圧にオフ電圧パルスを入れることが好ましい。また、電圧生成回路は、画素の表示状態をオフ状態にするサブフィールドの一部期間において、画素駆動回路に供給するオフ電圧にオン電圧パルスを入れてもよい。
【００１４】
第３の発明は、所定の期間を複数のサブフィールドに分割し、画素の表示状態をオン状態にするサブフィールドが所定の期間内において連続するようなサブフィールドの組み合わせによって、階調表示を行う電気光学装置を提供する。表示部は、複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有する。画素のそれぞれは、走査線とデータ線とに接続されたメモリと、画素駆動回路とを有する。画素駆動回路は、メモリに記憶されたサブフィールドデータに応じて、画素の表示状態をオン状態にするオン電圧または画素の表示状態をオフ状態にするオフ電圧のいずれかを画素電極に印加する。データ変換回路は、階調データに基づいて、一のサブフィールドにおいて、画素の表示状態をオン状態にするか否かを示すサブフィールドデータを出力する。走査線駆動回路は、サブフィールド単位で、走査線を選択する。データ線駆動回路は、走査線駆動回路によって選択された走査線に対応する画素が有するメモリに、データ線を介して、サブフィールドデータを書込む。電圧生成回路は、オン電圧とオフ電圧とを生成して画素駆動回路に供給する。ここで、画素駆動回路は、それぞれのサブフィールドの一部期間において、メモリに記憶されたサブフィールドデータに拘わらず、所定の電圧を画素電極に印加する。
【００１５】
ここで、第３の発明において、上記一部期間は、一のサブフィールドでデータ書込対象となる全ての画素に対してデータを書込むのに要するデータ書込期間相当であることが好ましい。画素駆動回路は、画素の表示状態をオン状態にするサブフィールドの一部期間において、メモリに記憶されたサブフィールドデータに拘わらず、オフ電圧を画素電極に印加してもよい。また、画素駆動回路は、画素の表示状態をオフ状態にするサブフィールドの一部期間において、メモリに記憶されたサブフィールドデータに拘わらず、オン電圧を画素電極に印加してもよい。
【００１６】
第４の発明は、所定の期間を複数のサブフィールドに分割し、画素の表示状態をオン状態にするサブフィールドが連続するようなサブフィールドの組み合わせによって、階調表示を行う電気光学装置を提供する。表示部は、複数の第１の走査線と複数の第１のデータ線との各交差であって、かつ、複数の第２の走査線と複数の第２のデータ線との各交差に対応して設けられた複数の画素を有する。画素のそれぞれは、第１のスイッチング素子と、第２のスイッチング素子とを有する。第１のスイッチング素子は、第１の走査線のいずれかと、第１のデータ線のいずれかとに接続されており、第１の走査線の走査信号に応じて導通する。第２のスイッチング素子は、第２の走査線のいずれかと、第２のデータ線のいずれかとに接続されており、第２の走査線の走査信号に応じて導通する。第１の走査線駆動部は、それぞれのサブフィールドにおいて、サブフィールドの開始タイミングから一定期間が経過した後に、第１の走査線の順次選択を開始する。第２の走査線駆動部は、それぞれのサブフィールドにおいて、サブフィールドの開始タイミングと同期して、第２の走査線の順次選択を開始する。データ線駆動回路は、第１の走査線駆動部によって選択された第１の走査線に対応する画素に対して、画素の表示状態がオン状態になるサブフィールドの場合には、画素の表示状態をオン状態にするオン電圧を供給し、画素の表示状態がオフ状態になるサブフィールドの場合には、画素の表示状態をオフ状態にするオフ電圧を供給するとともに、第２のデータ線に所定の電圧を供給する。
【００１７】
ここで、第４の発明において、上記所定の電圧は、オフ電圧またはオン電圧のいずれかであることが好ましい。
【００１８】
第５の発明は、上述した第２から第４の発明に係る電気光学装置を有する電子機器を提供する。
【００１９】
【発明の実施の形態】
電気光学装置の具体的な説明に先立ち、まず、本実施形態に係るサブフィールド駆動の概要について、図１を参照しながら説明する。入力階調データは、一例として、Ｄ０〜Ｄ３の４ビットで構成される１６階調データである。画像の表示単位である１フレーム（１Ｆ）は、１６階調表示を可能にすべく、７つのサブフィールドＳＦ１〜ＳＦ７に分割されている。なお、サブフィールドＳＦの分割数は、階調数に応じて適宜設定されるべきものであるから、分割の仕方を含めて適宜設定すればよい。しかしながら、原則として、階調データに応じて画素の表示状態をオン状態にするサブフィールドＳＦが１フレーム期間内で連続していることが前提となる。
【００２０】
表示すべき階調との関係において、前半の連続したサブフィールドＳＦ１〜ＳＦ３は、階調”１”の重み付け与える長さ（表示期間）に設定されている。それぞれのサブフィールドＳＦ１〜ＳＦ３の重み付けは、実質的に同一であればよく、液晶の特性に応じて、例えば２０％程度の範囲内で適宜調整してもよい（例えば、１：１．１：・・・：０．９）。また、後半の連続したサブフィールドＳＦ５〜ＳＦ７は、階調”４”の重み付けを与える長さに設定されている。それぞれのサブフィールドＳＦ５〜ＳＦ７の重み付けは、実質的に同一であればよく、液晶の特性に応じて、例えば２０％程度の範囲内で適宜調整してもよい（例えば、４：４．１：・・・：３．９）。したがって、後半のサブフィールドＳＦ５〜ＳＦ７の重み付けの方が、前半のサブフィールドＳＦ１〜ＳＦ３の重み付けよりも大きい。なお、前半と後半のサブフィールドの重み付けを例えば１：４．１に設定するといったように、液晶の特性によって重み付けを調整することもある。また、中間のサブフィールドＳＦ４は、階調”１”の重み付けを与える長さを有するが、このサブフィールドＳＦ４だけは、階調データに拘わらず、常時オン状態に設定される。その理由は、液晶等の電気光学材料に関する電圧−透過率特性（または電圧−反射率特性）において、透過率（または反射率）が立ち上がり始める閾値電圧Ｖｔｈを与えるためである。なお、コントラスト特性の改善を図るという観点でいえば、階調”０”の場合だけは、中間のサブフィールドＳＦ４をオフ状態に設定し、１フレーム全体をオフ状態に設定してもよい。
【００２１】
画素の表示階調は、基本的に、画素の表示状態をオン状態に設定するサブフィールドＳＦの組み合わせに応じた実効電圧によって決定されるが、この組み合わせは、階調データＤ０〜Ｄ３よって一義的に特定される。以下、ある階調表示を行う際に、画素の表示状態をオン状態に設定、すなわち、画素を駆動させる電圧を供給するサブフィールドＳＦを「オン・サブフィールドＳＦｏｎ」という。また、画素の表示状態をオフ状態に設定、すなわち、画素を駆動させない電圧を供給するサブフィールドＳＦを「オフ・サブフィールドＳＦｏｆｆ」という。具体的には、階調データＤ０〜Ｄ３の下位２ビットによって、前半のサブフィールドＳＦ１〜ＳＦ３における画素の表示状態のオン状態またはオフ状態が決定される。例えば、下位２ビット（Ｄ１Ｄ０）が“００”の場合には、サブフィールドＳＦ１〜ＳＦ３が全てにおいて画素の表示状態がオフ状態になり、“０１”の場合には、サブフィールドＳＦ３のみで画素の表示状態がオン状態になるといった如くである。つまり、前半のサブフィールドＳＦ１〜ＳＦ３に関しては、下位ビット列（Ｄ１Ｄ０）が示す値の増加に伴い、後半のサブフィールドＳＦ５〜ＳＦ７に近いものから順に、オン・サブフィールドＳＦｏｎを設定していく。一方、後半のサブフィールドＳＦ５〜ＳＦ７における画素の表示状態のオン状態またはオフ状態は、階調データＤ０〜Ｄ３の上位２ビットによって決定される。例えば、上位２ビット（Ｄ１Ｄ０）が“００”の場合には、サブフィールドＳＦ５〜ＳＦ７の全てにおいて画素の表示状態がオフ状態になり、“０１”の場合には、サブフィールドＳＦ５のみで画素の表示状態がオン状態になるといった如くである。つまり、後半のサブフィールドＳＦ５〜ＳＦ７に関しては、上位ビット列（Ｄ３Ｄ２）が示す値の増加に伴い、前半のサブフィールドＳＦ１〜ＳＦ３に近いものから順に、オン・サブフィールドＳＦｏｎを設定していく。基本的に、実効電圧は、１フレーム期間に占めるオン・サブフィールドＳＦｏｎの長さ（表示期間）が増大するほど高くなる。例えば、ノーマリブラックモードで駆動する液晶の場合、オン・サブフィールドＳＦｏｎが長くなるにつれて、高輝度（白表示）になっていく。
【００２２】
本サブフィールド駆動では、オン・サブフィールドＳＦｏｎの全期間に亘って画素の表示状態がオン状態が維持されるのではなく、その一部において、オン電圧よりも低い所定の電圧（ここではオフ電圧）を与える期間（オフ期間）が設けられている。つまり、オフ期間では、オフ電圧パルスが画素に印加される。例えば、４ビット（Ｄ３Ｄ２Ｄ１Ｄ０）が”０００１”の場合、オン・サブフィールドＳＦｏｎに相当する２つのサブフィールドＳＦ３，ＳＦ４の前半において、オフ電圧パルスが画素に印加される。なお、オフ期間は、オン・サブフィールドＳＦｏｎの長さに関わりなく、全てのサブフィールドＳＦ１〜ＳＦ７において、実質的に同一の長さ（時間幅）に設定されている。
【００２３】
このようなサブフィールド駆動によれば、表示階調のずれを抑制できるため、表示品質の向上を図ることができるという効果がある。上述したように、画素の表示階調は、理想的には、デューティ比によって決定されるが、オン・サブフィールドＳＦｏｎの連続性の影響も受ける。そこで、本サブフィールド駆動では、全ての階調データにおいて、１フレーム期間内でオン・サブフィールドＳＦｏｎが必ず連続的になるように、オン・サブフィールドＳＦｏｎを組み合わせる。これにより、オン・サブフィールドＳＦｏｎの連続または断続の違いに起因した階調ずれを防ぐことができる。なお、この点については、本出願人が既に出願した特願２００１−０６７６４６号に詳述されている。
【００２４】
また、本サブフィールド駆動によれば、材料組成が異なる画素のサブフィールド駆動に関して、駆動回路系を大きく変更することなく、柔軟かつ汎用的に対応できるという効果がある。上述したように、非線形な電圧−透過率特性等において、透過率等が変化を始める閾値電圧Ｖｔｈは、電気光学材料の組成によって異なる。そこで、本サブフィールド駆動では、この材料組成に起因した閾値電圧Ｖｔｈを考慮した上で、オフ期間を長さを設定することで、電気光学材料の特性に合致した実効電圧を任意に設定できる。オフ期間の長さは、オフ期間を規定する制御信号のパルス幅の調整することによって、容易に変更可能である。その結果、電気光学材料の組成の違いに起因した電気的特性の相違を、オフ期間の調整によって柔軟に吸収できる。
【００２５】
なお、以上のようなオフ期間付サブフィールド駆動と同様の効果は、オフ・サブフィールドＳＦｏｆｆの一部にオン期間を設けたオン期間付サブフィールド駆動でも得ることができる。図２は、オン期間付サブフィールド駆動の説明図である。サブフィールドＳＦ１〜ＳＦ７の分割の仕方および階調データとの関係等に関しては、図１に示したオフ期間付サブフィールド駆動と同様である。
【００２６】
オン期間付サブフィールド駆動では、オフ・サブフィールドＳＦｏｆｆの全期間に亘ってオフ状態が維持されるのではなく、その一部にオン期間が設けられている。このオン期間において、一定の電圧（ここではオン電圧）が画素に印加される。例えば、”１００１”の場合、オフ・サブフィールドＳＦｏｆｆに相当する３つのサブフィールドＳＦ１，ＳＦ２，ＳＦ７の前半に、オン電圧パルスが画素に供給される。なお、オン期間は、オフ・サブフィールドＳＦｏｆｆの長さに関わりなく、全てのサブフィールドＳＦ１〜ＳＦ７において、同一の時間幅に設定されている。
【００２７】
以上の説明から分かるように、本実施形態の特徴の一つは、オン・サブフィールドＳＦｏｎが所定の期間内（本実施形態では１フレーム）で連続するサブフィールド駆動において、各サブフィールドＳＦの一部に、一定の電圧を供給する期間を設けた点にある。上述したように、この電圧の典型例は、オン電圧またはオフ電圧であるが、これは画素に対する２値的な書込電圧を考慮したものにすぎず、本発明は、これに限定されるものではない。例えば、オン電圧とオフ電圧との間の中間電圧を印加する形態であっても、同様の効果を得ることができる。また、オフ期間付サブフィールド駆動において、オフ期間の幅を調節したり、オン期間付サブフィールド駆動駆動において、オン期間の幅を調節したりしてもよい。例えば、後述するデータ書込期間より、オフ期間（またはオン期間）を長くするといった如くである。これにより、様々な電気光学材料に対して、その閾値電圧Ｖｔｈの相違を吸収し、柔軟に対応することができる。
【００２８】
つぎに、上述したオフ期間付（またはオン期間付）サブフィールド駆動を行う電気光学装置として、２つの実施形態を例示する。第１の実施形態は、メモリを内蔵したタイプの画素を用いた構成例であり、第２の実施形態は、メモリを内蔵しないタイプの画素を用いた構成例である。
（第１の実施形態）
図３は、第１の実施形態に係る電気光学装置の構成図である。タイミング信号生成回路２００には、図示しない上位装置より、垂直同期信号Ｖｓ、水平同期信号Ｈｓ、および、入力階調データＤ０〜Ｄ３のドットクロック信号ＤＣＬＫといった外部信号が供給される。発振回路１５０は、読出しタイミングの基本クロックＲＣＬＫを生成し、これをタイミング信号生成回路２００に供給する。
【００２９】
タイミング信号生成回路２００は、外部信号Ｖｓ，Ｈｓ，ＤＣＬＫに基づいて、交流化信号ＦＲ、駆動信号ＬＣＯＭ、スタートパルスＤＹ、クロック信号ＣＬＹ、ラッチパルスＬＰ、クロック信号ＣＬＸ、オフ期間指示信号ＰＩ等を含む各種の内部信号を生成する。ここで、交流化信号ＦＲは、１フレーム毎に極性反転する信号である。駆動信号ＬＣＯＭは、表示部１００の対向基板に形成された対向電極に印加される信号であり、本実施形態では一定電圧（０［Ｖ］）としている。スタートパルスＤＹは、それぞれのサブフィールドＳＦの開始タイミングに出力されるパルス信号であり、このパルスＤＹによって、サブフィールドＳＦの切り替わりが制御される。クロック信号ＣＬＹは、走査側（Ｙ側）における水平走査期間（１Ｈ）を規定する信号である。ラッチパルスＬＰは、水平走査期間の最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移時、すなわち、立ち上がり時および立ち下がり時に出力される。クロック信号ＣＬＸは、画素１１０（具体的には、画素１１０に内蔵されたメモリ）へのデータ書込用のドットクロック信号である。オフ期間指示信号ＰＩは、それぞれのサブフィールドＳＦの最初に設定されているオフ期間を指示する信号である。
【００３０】
表示部１００には、それぞれがＸ方向（行方向）に延在するｍ本の走査線１１２と、それぞれがＹ方向（列方向）に延在するｎ本のデータ線１１４とが形成されている。画素１１０は、走査線１１２とデータ線１１４との各交差に対応して設けられており、表示部１００においてマトリクス状に配列されている。なお、それぞれの画素１１０には、１ビットデータを記憶するメモリが内蔵されているが、その具体的な構成については後述する。
【００３１】
走査線駆動回路１３０は、それぞれのサブフィールドＳＦの最初に供給されるスタートパルスＤＹを、クロック信号ＣＬＹにしたがって転送し、各走査線１１２に対して、走査信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｍとして、順次排他的に供給する。これにより、同図おける最上の走査線１１２から最下の走査線１１２に向って、走査線１１２が順次選択されていく。
【００３２】
データ変換回路３００は、入力階調データＤ０〜Ｄ３に応じて、オン・サブフィールドＳＦｏｎが１フレーム期間内で連続するように、サブフィールドＳＦの組み合わせを設定する。具体的には、このデータ変換回路３００は、上位装置からパラレルに入力される４ビットの階調データＤ０〜Ｄ３に基づいて、１ビットのシリアルデータであるデータ信号Ｄｓ（サブフィールドデータ）を生成し、これをデータ線駆動回路１４０に出力する。このサブフィールドデータＤｓは、”１”の場合は、一のサブフィールドにおいて画素１１０の表示状態をオン状態に設定することを示し、”０”の場合は、一のサブフィールドにおいて画素１１０の表示状態をオフ状態に設定することを示す。図４は、データ変換回路３００の構成図である。このデータ変換回路３００は、書込アドレス制御部３１０、デコーダ３１２、複数のメモリブロック３２１〜３２７、表示アドレス制御部３３０およびＯＲ回路３３２で構成されている。メモリブロック３２１〜３２７は、各サブフィールドＳＦに対応して設けられているが、画素１１０の表示状態を常時オン状態に設定する中間のサブフィールドＳＦ４だけは、サブフィールドデータを記憶する必要はない。そのため、メモリブロック３２１〜３２７の個数は、サブフィールドＳＦ４用を除いた６個でよい。デコーダ３１２は、階調データＤ０〜Ｄ３を、図１のようなサブフィールドＳＦの組合せになるように、各サブフィールドＳＦ１〜ＳＦ３，ＳＦ５〜ＳＦ７のオン／オフ状態に対応付けた１ビットデータであるサブフィールドデータＳＤ１〜ＳＤ３，ＳＤ５〜ＳＤ７に変換する。それぞれのメモリブロック３２１〜３２７は、表示部１００の解像度に相当するｍ×ｎビットのメモリ空間を有し、自己が担うサブフィールドＳＦに関するサブフィールドデータＳＤ１〜ＳＤ３，ＳＤ５〜ＳＤ７を記憶する。なお、これらのメモリブロック３２１〜３２７は、書込動作と読出動作とを非同期かつ独立して実行可能である。
【００３３】
書込アドレス制御部３１０は、外部信号Ｖｓ，Ｈｓ，ＤＣＬＫと同期して、ライトイネーブル信号ＷＥと書込アドレスＷＡＤとを各メモリブロック３２１〜３２７に供給する。具体的には、書込アドレス制御部３１０は、ドットクロック信号ＤＣＬＫをカウントアップし、このカウント結果を書込アドレスＷＡＤとして出力するとともに、書込アドレスＷＡＤの値が確定する毎にライトイネーブル信号ＷＥを出力する。このカウント結果は、垂直同期信号Ｖｓの入力毎にリセットされる。これにより、各メモリブロック３２１〜３２７には、そのｍ×ｎビットのメモリ空間を順次アクセスする書込アドレスＷＡＤが供給され、表示部１００の表示位置に対応したアドレスに、サブフィールドデータＳＤ１〜ＳＤ３，ＳＤ５〜ＳＤ７が順次格納されていく。
【００３４】
表示アドレス制御部３３０は、あるサブフィールドＳＦが開始されると、表示すべき行のビットデータにアクセスすべく、アドレス信号ＲＡＤを出力する。このアドレス信号ＲＡＤは、クロック信号ＣＬＸに同期しており、表示列数に応じて、（ｎ−１）回インクリメントされる。これにより、表示すべき行に関して、第１列〜第ｎ列のビットを順次アクセスするアドレス信号ＲＡＤが出力される。
【００３５】
それぞれの読出信号ＲＤ１〜３，ＲＤ５〜７は、それが対応するサブフィールドＳＦ１〜ＳＦ３，ＳＦ５〜ＳＦ７の期間内は、常にイネーブル状態に設定され、それ以外の期間ではオフ状態に設定される。これにより、あるサブフィールドＳＦの期間内では、このサブフィールドＳＦに対応する一つのメモリブロックのみが読出し可能な状態になり、他のメモリブロックは読出し禁止状態になる。１フレーム期間において、最初のサブフィールドＳＦ１が開始されると、メモリブロック３２１からｍ行×ｎ列のサブフィールドデータＳＤ１が順次読出される。その後、サブフィールドＳＦ２，ＳＦ３へと移行するのに伴い、読出対象もメモリブロック３２２，３２３へと順次移行する。そして、中間のサブフィールドＳＦ４では、全ての画素１１０の表示状態をオン状態に設定すべく、オン信号Ｓ＿ｏｎがＨレベルになる。このオン信号Ｓ＿ｏｎは、中間のサブフィールドＳＦ４の期間内のみＨレベルに維持され、それ以外の期間ではＬレベルに維持される。続く後半のサブフィールドＳＦ５〜ＳＦ７では、メモリブロック３２５〜３２７が順次アクセスされ、ｍ行×ｎ列のサブフィールドデータＳＤ５〜ＳＤ７が順次読出される。ＯＲ回路３３２は、サブフィールドデータＳＤ１〜ＳＤ３，ＳＤ５〜ＳＤ７とオン信号Ｓ＿ｏｎとの論理和をデータ信号Ｄｓとして出力する。
【００３６】
データ線駆動回路１４０は、１水平走査期間（１Ｈ）において、今回データを書込む画素行に対するデータの一斉出力と、次の１Ｈでデータを書込む画素行に関するデータの点順次的なラッチとを並行して行う。ある水平走査期間において、データ線１１４の本数に相当するｎ個のデータ信号Ｄｓ（サブフィールドデータ）が順次ラッチされる。そして、次の水平走査期間において、ラッチされたｎ個のデータ信号Ｄｓは、データ信号ｄ１，ｄ２，ｄ３，…，ｄｎとして、それぞれのデータ線１１４に一斉に出力される。
【００３７】
図５は、データ線駆動回路１４０の構成図である。このデータ線駆動回路１４０は、Ｘシフトレジスタ１４０２、第１のラッチ回路１４０４および第２のラッチ回路１４０６で構成されている。Ｘシフトレジスタ１４０２は、水平走査期間の最初に供給されるラッチパルスＬＰをクロック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｎとして順次排他的に供給する。第１のラッチ回路１４０４は、ラッチ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｎの立ち下がりにおいて、シリアルデータであるデータ信号Ｄｓを順次ラッチする。第２のラッチ回路１４０６は、第１のラッチ回路１４０４によりラッチされた各データ信号ＤｓをラッチパルスＬＰの立ち下がりにおいてラッチし、ＨレベルまたはＬレベルの２値データｄ１，ｄ２，ｄ３，・・・，ｄｎとして、データ線１１４にパラレルに出力する。
【００３８】
なお、本実施形態において、それぞれの画素１１０の画素電極には、データ線１１４に供給された２値データ相当の電圧が直接印加されるのではなく、これとは別系統で供給される書込電圧Ｖｏｎ，Ｖｏｆｆが印加される。
【００３９】
電圧生成回路１６０は、画素１１０に対する２値的な書込電圧として、オン電圧Ｖｏｎとオフ電圧Ｖｏｆｆとを生成し、これらの電圧Ｖｏｎ，Ｖｏｆｆを画素１１０に対して供給する。ここで、オン電圧Ｖｏｎは、電気光学材料である液晶の配向状態を変化させるのに十分な高電圧であり、オフ電圧Ｖｏｆｆは、液晶の配向状態を全く変化させないか、或いは、殆ど変化させない低電圧である。本実施形態において、オン電圧Ｖｏｎは、オフ期間を除いて＋Ｖ１［Ｖ］（または−Ｖ１［Ｖ］）に設定され、オフ電圧Ｖｏｆｆは常時０［Ｖ］に設定されている。オン電圧Ｖｏｎの極性は、交流化信号ＦＲに応じて１フレーム毎に反転する。オン電圧Ｖｏｎは、サブフィールドＳＦの全期間に亘って一定電圧（＋Ｖ１［Ｖ］または−Ｖ１［Ｖ］）ではなく、サブフィールドＳＦの開始タイミングを始点とした一定のオフ期間において、オフ電圧Ｖｏｆｆ相当になる。つまり、オン・サブフィールドＳＦｏｎのオフ期間において、オン電圧Ｖｏｎにオフ電圧パルスが入れられる。なお、オフ期間（オフ電圧パルスの幅）は、全てのサブフィールドＳＦにおいて同一であり、タイミング信号生成回路２００からのオフ期間指示信号ＰＩに基づき設定される。
【００４０】
図６は、メモリ内蔵型の画素１１０の回路図である。画像の最小構成単位である画素１１０は、メモリセル１１０ａ、インバータ１１０ｃ、一対のトランスミッションゲート１１０ｄ，１１０ｅ、蓄積容量１１０ｆおよび液晶容量１１０ｇで構成されている。メモリセル１１０ａは、１ビットの記憶容量を有し、データ線１１４より供給されたサブフィールドデータであるデータ信号ｄ（”ｄ”は、データ信号ｄ１，ｄ２，ｄ３，・・・，ｄｎのいずれか一つを指す）の”１”または”０”を記憶する。また、インバータ１１０ｃと一対のトランスミッションゲート１１０ｄ，１１０ｅとは、メモリセル１１０ａに記憶されたデータに応じて、画素１１０を駆動する画素駆動回路を構成する。なお、データ線１１４は、実際には、２本のデータ線１１４ａ，１１４ｂで構成されており、データ信号ｄと、データ信号ｄのレベルを反転させた反転データ信号／ｄとがそれぞれ供給される。
【００４１】
図７は、１つのメモリセル１１０ａの回路図である。このメモリセル１１０ａは、一対のインバータ１３０１，１３０２と、一対のトランジスタ１３０３，１３０４とを有するスタティックメモリ（ＳＲＡＭ）構成となっている。インバータ１３０１，１３０２は、一方の出力端が他方の入力端に接続されたフリップフロップ構成を有し、１ビットのデータを記憶する。トランジスタ１３０３，１３０４は、データ書込時またはデータ読出時にオン状態となるＮチャネルトランジスタである。一方のトランジスタ１３０３のドレインは、インバータ１３０１の入力とインバータ１３０２の出力とが供給される端子（Ｑ出力）に接続されており、そのソース（Ｄ入力）は、データ線１１４ａに接続されている。また、他方のトランジスタ１３０４のドレインは、インバータ１３０１の出力とインバータ１３０２の入力とが供給される端子（／Ｑ出力）に接続されており、そのソース（／Ｄ入力）は、データ線１１４ｂに接続されている。そして、これらのトランジスタ１３０３，１３０４のゲート（Ｇ入力）は、走査線１１２に共通接続されている。
【００４２】
このような構成において、走査線１１２の走査信号Ｇ（”Ｇ”は、走査信号Ｇ１，Ｇ２，Ｇ３，・・・，Ｇｍのいずれか一つを指す）がＨレベルの場合、トランジスタ１３０３，１３０４が共にオン状態となる。これにより、データ線１１４ａ（１１４ｂ）より供給されたデータ信号ｄ（／ｄ）が、一対のインバータ１３０１，１３０２で構成されたメモリに書込まれる。この書込まれたデータ信号ｄは、走査信号ＧがＬレベルとなり、トランジスタ１３０３，１３０４が共にオフ状態になった後も保持される。このような走査信号Ｇによる制御下において、メモリセル１１０ａに記憶された１ビットのデータ信号ｄの書換えは、各サブフィールドＳＦのデータ書込期間において行われる。
【００４３】
図６において、メモリセル１１０ａのＱ出力は、後段の画素駆動回路１１０ｃ〜１１０ｅに出力される。具体的には、このＱ出力は、トランスミッションゲート１１０ｄの一部を構成するＰチャネルトランジスタのゲートと、トランスミッションゲート１１０ｅの一部を構成するＮチャネルトランジスタのゲートとに供給される。また、このＱ出力は、インバータ１１０ｃによってレベル反転された後、トランスミッションゲート１１０ｄのＮチャネルトランジスタのゲートと、トランスミッションゲート１１０ｅのＰチャネルトランジスタのゲートとに供給される。トランスミッションゲート１１０ｄ，１１０ｅは、ＰチャネルトランジスタにＬレベルのゲート信号が与えられ、かつ、ＮチャネルトランジスタにＨレベルのゲート信号が与えられた場合に、オン状態となる。したがって、メモリセル１１０ａのＱ出力レベルに応じて、どちらかのトランスミッションゲート１１０ｄ，１１０ｅが択一的にオン状態になる。また、一方のトランスミッションゲート１１０ｄの入力端には、オフ電圧Ｖｏｆｆが供給され、他方のトランスミッションゲート１１０ｅの入力端には、上述したオフ電圧パルス付のオン電圧Ｖｏｎが供給される。一対のトランスミッションゲート１１０ｄ，１１０ｅの出力端は、並列に設けられた液晶容量１１０ｇと蓄積容量１１０ｆとに共通接続されている。液晶容量１１０ｇは、画素電極と対向電極とで電気光学材料である液晶を挟持することによって形成されている。この画素電極には、データに応じて、±Ｖ１［Ｖ］または０［Ｖ］が選択的に印加され、対向電極には、駆動信号ＬＣＯＭによって０［Ｖ］が常時印加されている。
【００４４】
メモリセル１１０ａの出力がＬレベルの場合、一方のトランスミッションゲート１１０ｄがオン状態となり、他方のトランスミッションゲート１１０ｅがオフ状態となる。したがって、液晶容量１１０ｇの画素電極には、トランスミッションゲート１１０ｄを介して、オフ電圧Ｖｏｆｆ（一定電圧）が印加される。その結果、液晶に印加される液晶電圧ＶＬＣＤは、画素電極側の電圧Ｖｏｆｆと対向電極側の電圧ＬＣＯＭとの電位差相当（≒０［Ｖ］）になるため、画素１１０は駆動しない（オフ状態）。これに対して、メモリセル１１０ａの出力がＨレベルの場合、一方のトランスミッションゲート１１０ｄがオフ状態となり、他方のトランスミッションゲート１１０ｅがオン状態となる。したがって、液晶容量１１０ｇの画素電極には、トランスミッションゲート１１０ｅを介して、オフ電圧パルス付のオン電圧Ｖｏｎが印加される。これにより、液晶電圧ＶＬＣＤは、画素電極側の電圧Ｖｏｎと対向電極側の印加電圧ＬＣＯＭとの電位差相当になる。オン電圧Ｖｏｎが±Ｖ１［Ｖ］の場合には（オフ電位パルス非印加時）、液晶電圧ＶＬＣＤが±Ｖ１［Ｖ］相当になるため、液晶が駆動する（オン状態）。これに対して、オン電圧Ｖｏｎが０［Ｖ］の場合には（オフ電位パルス印加時）、液晶電圧ＶＬＣＤが０［Ｖ］相当になるため、液晶はオフ状態となる。以上のような液晶の駆動状態をまとめると下記のようになる。
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つぎに、図８に示すタイミングチャートを参照しながら、線順次走査による表示部１００の表示制御について説明する。まず、交流化信号ＦＲがＬレベルになる１フレーム（１Ｆ）において、最初のサブフィールドＳＦ１の開始を指示するスタートパルスＤＹが走査線駆動回路１３０に供給される。これを受けて、走査線駆動回路１３０は、クロック信号ＣＬＹにしたがったデータ転送を行い、走査信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｍをこの順序で排他的にＨレベルに設定する。これにより、図３の上から下に向かって走査線１１２が順次選択される。上述したオフ期間ｔは、データ書込期間、すなわち、サブフィールドＳＦ１の開始タイミングから最後の走査線１１２の選択終了までに要する期間に相当する。このオフ期間ｔは、全てのサブフィールドＳＦ１〜ＳＦ７で同一の時間幅であり、最も短いサブフィールドＳＦ１等よりもさらに短い期間に設定されている。オフ期間ｔでは、オン電圧Ｖｏｎが０［Ｖ］に設定される。
【００４５】
走査信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｍは、それぞれクロック信号ＣＬＹの半周期に相当するパルス幅を有する。最上の走査線１１２に出力される走査信号Ｇ１は、スタートパルスＤＹが供給された後、クロック信号ＣＬＹが最初に立ち上がってから、少なくともクロック信号ＣＬＹの半周期だけ遅延して出力される。したがって、スタートパルスＤＹが供給されてから、走査信号Ｇ１が出力されるまでに、データ線駆動回路１４０にラッチパルスＬＰの１ショット（Ｇ０）が供給される。これを受けて、データ線駆動回路１４０は、１水平走査期間（１Ｈ）において、クロック信号ＣＬＸにしたがったデータ転送を行い、ラッチ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｎを順次排他的に出力する。なお、ラッチ信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｎは、それぞれクロック信号ＣＬＸの半周期に相当するパルス幅を有する。
【００４６】
図５に示した第１のラッチ回路１４０４は、ラッチ信号Ｓ１の立ち下がりタイミングにおいて、最上の走査線１１２と最左のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓをラッチする。つぎに、ラッチ信号Ｓ２の立ち下がりタイミングにおいて、最上の走査線１１２と左から２番目のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓがラッチされる。それ以降も同様であり、ラッチ信号Ｓ（ｎ）の立ち下がりタイミングにおいて、最上の走査線１１２と左からｎ番目のデータ線１１４との交差に対応する画素１１０へのデータ信号Ｄｓが順次ラッチされていく。これにより、最上の走査線１１２に対応する画素行分（ｎ個）のデータ信号Ｄｓが、第１のラッチ回路１４０４により点順次的にラッチされる。
【００４７】
つぎに、クロック信号ＣＬＹが立ち下がると、走査信号Ｇ１がＨレベルになり、最上の走査線１１２が選択される。これにより、この走査線１１２に対応する最上の画素行に関して、全てのメモリセル１１０ａのＧ入力が同時にＨレベルに設定される。一方、このクロック信号ＣＬＹの立ち下がりと同期して、次のラッチパルスＬＰが出力される。このラッチパルスＬＰの立ち下がりタイミングにおいて、第２のラッチ回路１４０６は、第１のラッチ回路１４０４によって点順次的にラッチされたｎ個のデータ信号Ｄｓを、データ信号ｄ１，ｄ２，ｄ３，…，ｄｎとして、ｎ本のデータ線１１４に一斉に供給する。これにより、最上の画素行に対応したメモリセル１１０ａ（Ｇ入力がＨレベルになっている）のＤ入力にデータ信号ｄが供給され、その内容（”１”または”０”）がメモリセル１１０ａに書込まれる。このデータ書込と並行して、上から２本目の走査線１１２との交差に対応する１画素行分のデータ信号Ｄｓが、第１のラッチ回路１４０４により点順次的にラッチされる。
【００４８】
以上のような動作は、走査線駆動回路１３０によって最下の走査線１１２が選択されるまで繰り返される。なお、サブフィールドＳＦ１において、メモリセル１１０ａに一旦書込まれたデータは、次のサブフィールドＳＦ２におけるデータ書込が行われるまで保持される。そして、最下の走査線１１２に対応する１画素行へのデータ書込が完了し、最下の走査線１１２の選択が終了した時点で、最初のサブフィールドＳＦ１におけるデータ書込期間が終了する。
【００４９】
サブフィールドＳＦ１においてオン電圧Ｖｏｎを供給する場合には、その一部期間であるオフ期間ｔにおいて、オン電圧Ｖｏｎとして０［Ｖ］（オフ電圧パルス）が供給される。そして、オフ期間ｔが経過した後は、サブフィールドＳＦ１が終了するまで、オン電圧Ｖｏｎとして＋Ｖ１［Ｖ］が供給される。これに対して、サブフィールドＳＦ１においてオフ電圧Ｖｏｆｆを供給すべき場合には、オフ期間ｔを含む全期間において、オフ電圧Ｖｏｆｆが供給され続ける。したがって、このオフ期間ｔでは、メモリセル１１０ａに記憶されたデータとは無関係に、換言すれば、トランスミッションゲート１１０ｄ，１１０ｅのどちらがオン状態になろうとも、画素電極への印加電圧である液晶電圧ＶＬＣＤは、０［Ｖ］相当になる。
【００５０】
以上、最初のサブフィールドＳＦ１について説明したが、これと同様の動作が、サブフィールドＳＦ２〜４において行われる（ただし、サブフィールドＳＦ４では画素１１０の表示状態が必ずオン状態となる）。各サブフィールドにおける最初のオフ期間ｔでは、メモリセル１１０ａに記憶されたデータの内容に拘わらず、液晶電圧ＶＬＣＤが０［Ｖ］相当になる点に留意されたい。交流化信号ＦＲがＨレベルに反転した次にフレームでは、オン電圧Ｖｏｎの極性が反転する点を除けば、先のフレームと同様の表示制御が行われる。
【００５１】
このように、本実施形態に係る電気光学装置において、それぞれの画素１１０がメモリセル１１０ａを有し、データ信号ｄに相当する１ビットデータを記憶する。あるサブフィールドＳＦにおいて、メモリセル１１０ａに”１”が記憶された場合、そのサブフィールドＳＦがオン・サブフィールドＳＦｏｎであることを意味する。オン・サブフィールドＳＦｏｎでは、データ書込期間に相当するオフ期間ｔにおいて、液晶電圧ＶＬＣＤが０［Ｖ］相当になる。これにより、図１に示したオフ期間付サブフィールド駆動が実現される。
【００５２】
なお、本実施形態に係る電気光学装置を用いて、図２に示したオン期間付サブフィールド駆動を実現することも当然可能である。この場合、基本的には、オン電圧Ｖｏｎを一定値とし、オフ電圧Ｖｏｆｆをパルス状に変化させればよい。
【００５３】
また、上述した実施形態では、画素電極に印加されるオン電圧Ｖｏｎをパルス状に変化させることにより、オフ期間付サブフィールド駆動を実現している。しかしながら、画素１１０の構成を図９のようにすれば、オン電圧Ｖｏｎをパルス状に変化させなくても（すなわち、書込電圧Ｖｏｎ，Ｖｏｆｆを共に一定電圧としても）、本サブフィールド駆動を実現できる。
【００５４】
図９は、メモリ内蔵型画素１１０の変形例の回路図である。この画素１１０の構成上の特徴は、メモリセル１１０ａとインバータとの間に、２入力のＡＮＤゲート１１０ｂを追加した点にある。このＡＮＤゲート１１０ｂには、メモリセル１１０ａのＱ出力と、オフ期間指示信号ＰＩとが入力される。オフ期間指示信号は、図１０に示すように、オフ期間ｔ内のみＬレベルなり、それ以外ではＨレベルになる。オン電圧Ｖｏｎ（＝±Ｖ１［Ｖ］）およびオフ電圧Ｖｏｆｆ（＝０［Ｖ］）は共に常に一定である。
【００５５】
オフ期間ｔでは、オフ期間指示信号ＰＩがＬレベルであるから、メモリセル１１０ａのＱ出力のレベルに拘わらず、ＡＮＤゲート１１０ｂが必ずＬレベルを出力する。したがって、トランスミッションゲート１１０ｄを介して、オフ電圧Ｖｏｆｆが画素電極に印加される。その結果、オフ期間ｔでは、メモリセル１１０ａの記憶内容に関係なく、液晶がオフ状態に設定される。また、オフ期間ｔ経過後は、オフ期間指示信号ＰＩがＨレベルになるから、メモリセル１１０ａのＱ出力のレベルに応じて、ＡＮＤゲート１１０ｂの出力がＨレベルまたはＬレベルになる。したがって、データに応じて、トランスミッションゲート１１０ｄ，１１０ｅが択一的に選択され、オン電圧Ｖｏｎまたはオフ電圧Ｖｏｆｆが画素電極に印加される。その結果、オフ期間ｔ以外の期間では、メモリセル１１０ａの記憶内容に応じて、液晶のオン／オフ状態が設定される。
【００５６】
また、本実施形態では、一般的な液晶パネルと同様に、線順次走査によって画素１１０へのデータ書込みを行っている。しかしながら、メモリ内蔵型の画素１１０を用いる場合には、線順次走査以外の方法、例えば、点順次走査やランダムアクセス等によって、データの書込みを行うことも当然可能である。
【００５７】
さらに、本実施形態では、対向電極に印加する駆動信号ＬＣＯＭを一定の電圧０［Ｖ］）とし、画素電極に印加するオン電圧Ｖｏｎを±Ｖ１［Ｖ］とすることで、液晶を交流駆動する例について説明した。これは、対向電極に一定電圧Ｖｃを印加した上で、画素電極の印加電圧をＶ１、ＶｃまたはＶ２のいずれかを印加することにより、画素１１０の表示状態のオン／オフ状態を制御する方式ということができる。ここで、電圧Ｖ１は、電圧Ｖｃと比較して電圧ＶＨだけ高い電圧であり、電圧Ｖ２は、電圧Ｖｃと比較して電圧ＶＨだけ低い電圧である。しかしながら、液晶の交流駆動方式はこれに限定されるものではなく、他の方式を用いてもよいのは当然である。例えば、一方の極性で駆動する場合には、対向電極に交流化信号ＦＲを印加した上で、画素電極の印加電圧を信号ＦＲまたは信号／ＦＲのいずれかを印加する。ここで、交流化信号ＦＲは、１フレーム毎にレベル反転する信号である。また、信号／ＦＲは、交流化信号ＦＲをレベル反転した信号である。これに対して、逆の極性で駆動する場合には、対向電極に信号／ＦＲを印加した上で、画素電極の印加電圧を信号／ＦＲまたは信号ＦＲを印加する。なお、この点は、次に述べる第２の実施形態についても同様である。
（第２の実施形態）
図１１は、第２の実施形態に係る電気光学装置の概略的な構成図である。本実施形態において、表示部１の一部を構成する画素２は、図６に示した画素１１０とは異なり、メモリを内蔵しないタイプのものを用いる。この画素２の特徴は、一般的なアクティブ素子とは異なり、２つのスイッチング素子を有し、２系統の駆動系によって駆動される点にある。
【００５８】
表示部１は、アクティブマトリクス型の液晶パネルであり、ｎドット×ｍライン分の画素２がマトリクス状に並んでいる。また、この表示部１が、第１の実施形態における表示部１００と相違する点は、２組の走査線群ＧＡ１〜ＧＡｍ，ＧＢ１〜ＧＢｍと、２組のデータ線群ＳＡ１〜ＳＡｎ，ＳＢ１〜ＳＢｎとが設けられている点である。第１の走査線群ＧＡ１〜ＧＡｍと第１のデータ線群ＳＡ１〜ＳＡｎとは互いに交差し、第２の走査線群ＧＢ１〜ＧＢｍと第２のデータ線群ＳＢ１〜ＳＢｎとは互いに交差している。画素２は、第１の走査線群ＧＡ１〜ＧＡｍと第１のデータ線群ＳＡ１〜ＳＡｎとの各交差で、かつ、第２の走査線群ＧＢ１〜ＧＢｍと第２のデータ線群ＳＢ１〜ＳＢｎとの各交差に対応して配置されている。すなわち、表示部１中の１水平ラインには、２本の走査線ＧＡ，ＧＢが対応付けられており、１垂直ラインには、２本のデータ線ＳＡ，ＳＢが対応付けられている（ここで、”ＧＡ”とは、ＧＡ１〜ＧＡｍの任意の１本を指す意味で用いており、他の符号についても同様である）。
【００５９】
図１２は、電気光学材料として液晶を用いた画素２の等価回路図である。この画素２には、２つのスイッチング素子２ａ，２ｂが並列に設けられている。第１のスイッチング素子であるＦＥＴ２ａのソースは、第１のデータ線ＳＡに接続されているとともに、そのゲートは、第１の走査線ＧＡに接続されている。同一の垂直ライン上に存在する複数の画素２に関して、それぞれのＦＥＴ２ａのソースは、第１のデータ線ＳＡに共通に接続されている。また、同一の水平ライン上に存在する複数の画素２に関して、それぞれのＦＥＴ２ａのゲートは、第１の走査線ＧＡに共通に接続されている。一方、第２のスイッチング素子であるＦＥＴ２ｂのソースは、第２のデータ線ＳＢに接続されているとともに、そのゲートは、第２の走査線ＧＢに接続されている。同一の垂直ライン上に存在する複数の画素２に関して、それぞれのＦＥＴ２ｂのソースは、第２のデータ線ＳＢに共通に接続されている。また、同一の水平ライン上に存在する複数の画素２に関して、それぞれのＦＥＴ２ｂのゲートは、第２の走査線ＧＢに共通に接続されている。また、１つの画素２に含まれる２つのＦＥＴ２ａ，２ｂのドレインは、共通接続されており、この共通接続されたノードには、液晶容量２ｃと蓄積容量２ｄとが並列に接続されている。あるサブフィールドＳＦのデータ書込期間において、ある画素２に書込データが供給されると、その画素２内の容量２ｃ，２ｄが充放電され、書込データに応じた電位差が画素電極と対向電極との間に生じる。これにより、そのサブフィールドの表示期間内において、画素電極と対向電極との間に封じ込まれた液晶が駆動される。
【００６０】
ここで、１つの画素２に関して、液晶容量２ｃ等に対する書込データの供給経路は２つ存在する。１つは、第１のデータ線ＳＡ、ＦＥＴ２ａのソース−ドレインを介した経路であり、この経路は、第１の走査線ＧＡの走査信号に応じて、一方のＦＥＴ２ａが導通（オン）した場合に形成される。もう１つは、第２のデータ線ＳＢ、ＦＥＴ２ｂのソース−ドレインを介した経路であり、この経路は、第２の走査線ＧＢの走査信号に応じて、他方のＦＥＴ２ｂが導通（オン）した場合に形成される。これらの経路は、いずれかのＦＥＴ２ａ，２ｂをオンすることにより択一的に形成され、同一画素２中の２つのＦＥＴ２ａ，２ｂが同時にオンすることはない。そのため、１つの画素２内の液晶容量２ｃ等に対して、２つの経路より書込電圧とオフ電圧パルスとが同時に供給されることはない。
【００６１】
走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されているが、これを機能的に捉えた場合、第１の走査線駆動部３ａと第２の走査線駆動部３ｂとを有する。第１の走査線駆動部３ａは、第１の走査線群ＧＡ１〜ＧＡｍの線順次走査を行い、最上の走査線ＧＡ１から最下の走査線ＧＡｍに向かって、１本ずつ走査線ＧＡを選択していく。また、第２の走査線駆動部３ｂは、第２の走査線群ＧＢ１〜ＧＢｍの線順次走査を行い、最上の走査線ＧＢ１〜最下の走査線ＧＢｍに向かって、１本ずつ走査線ＧＢを選択していく。
【００６２】
データ線駆動回路４は、シフトレジスタ、ラインラッチ回路、マルチプレクサ等を主体に構成されており、第１のデータ線群ＳＡ１〜ＳＡｎと第２のデータ線群ＳＢ１〜ＳＢｎとに接続されている。データ線駆動回路４は、第１のデータ線群ＳＡ１〜ＳＡｎに対して、データ信号に応じて、オン電圧Ｖｏｎ（±Ｖ１［Ｖ］）またはオフ電圧Ｖｏｆｆ（０［Ｖ］）を供給するとともに、第２のデータ線群ＳＢ１〜ＳＢｎに対して、常時オフ電圧Ｖｏｆｆを供給する。
【００６３】
信号制御部５は、第１の実施形態と同様に、外部信号に基づいて、クロック信号、パルス信号、データ信号等を含む各種の内部信号を生成し、これらに基づいて、走査線駆動回路３とデータ線駆動回路４とを制御する。内部信号による同期制御の下、走査線駆動回路３とデータ線駆動回路４とは互いに協働し、表示パネル１を構成する各画素２に対して、データの書込みとオフ電圧パルスの供給とを行う。
【００６４】
図１３は、本実施形態に係るオフ期間付サブフィールド駆動のタイミングチャートである。なお、同図において、ハッチングで示した領域は、オン・サブフィールドＳＦｏｎにおいて、画素２にオフ電圧パルスが供給されるオフ期間を示している。
【００６５】
まず、サブフィールドＳＦ１の開始タイミングにおいて、第２の走査線駆動部３ｂは、第２の走査線群ＧＢ１〜ＧＢｍのうち、まず、最上の走査線ＧＢ１を選択する。このタイミングで、走査線ＧＢ１の電圧ＶＧＢ１がＨレベル（ＦＥＴ２ｂが導通状態になるオン電圧）に立ち上がり、所定の選択期間だけこのレベルに維持される。この走査線ＧＢ１の選択時において、非選択の走査線ＧＢ２〜ＧＢｍの電圧ＶＧＢ２〜ＶＧＢｍは、Ｌレベル（ＦＥＴ２ｂが非導通状態になるオフ電圧）のままである。最上の走査線ＧＢ１の選択によって、最上の画素行が同時に選択され、これにゲート接続されているＦＥＴ２ｂが同時にオンする。また、この時点では、最上ラインの画素２におけるＦＥＴ２ａはオフしている。したがって、最上の画素行のそれぞれには、導通状態にあるＦＥＴ２ｂを介して、オフ電圧Ｖｏｆｆが供給され、これらの画素２の表示状態がオフ状態になる。第２の走査線駆動部３ｂは、最上の走査線ＧＢ１の選択期間が終了すると、この走査線ＧＢ１の電圧ＶＧＢ１をＬレベルに立ち下げるとともに、次の走査線ＧＢ２の電圧ＶＧＢ２をＬレベルからＨレベルに立ち上げる。これによって、この走査線ＧＢ２に接続されている複数のＦＥＴ２ｂが同時にオンし、この走査線ＧＢ２に対応する複数の画素２の表示状態がオフ状態になる。それ以降の走査線ＧＢ３〜ＧＢｍについても同様であり、第２の走査線駆動部３ｂは、走査線ＧＢを１本ずつ順次選択していく。
【００６６】
一方、第１の走査線駆動部３ａは、サブフィールドＳＦ１の開始タイミングから上述したオフ期間ｔ相当の時間が経過した後に、第１の走査線群ＧＡ１〜ＧＡｍの線順次走査を開始する。すなわち、第１の走査線駆動部３ａは、第１の走査線群ＧＡ１〜ＧＡｍのうち、まず、最上の走査線ＧＡ１を選択する。このタイミングで、走査線ＧＡ１の電圧ＶＧＡ１がＨレベル（ＦＥＴ２ａが導通状態になるオン電圧）に立ち上がり、所定の選択期間だけこのレベルに維持される。この走査線ＧＡ１の選択時において、非選択の走査線ＧＡ２〜ＧＡｍの電圧ＶＧＡ２〜ＶＧＡｍは、Ｌレベル（ＦＥＴ２ａが非導通状態になるオフ電圧）のままである。最上の走査線ＧＡ１の選択によって、最上の画素行が同時に選択され、これにゲート接続されているＦＥＴ２ａが同時にオンする。なお、この時点では、最上ラインの画素２におけるＦＥＴ２ｂは既にオフになっている。したがって、最上の画素行のそれぞれには、導通状態にあるＦＥＴ２ａを介して、データ信号に応じたオン電圧Ｖｏｎまたはオフ電圧Ｖｏｆｆが供給され、画素２の表示状態がオン／オフ状態になる。第１の走査線駆動部３ａは、最上の走査線ＧＡ１の選択期間が終了すると、この走査線ＧＡ１の電圧ＶＧＡ１をＬレベルに立ち下げるとともに、次の走査線ＧＡ２の電圧ＶＧＡ２をＬレベルからＨレベルに立ち上げる。これによって、この走査線ＧＡ２に接続されている複数のＦＥＴ２ａが同時にオンするため、この走査線ＧＡ２に対応する複数の画素２にオン電圧Ｖｏｎまたはオフ電圧Ｖｏｆｆが供給される。その結果、これらの画素２の表示状態がデータに応じてオン／オフ状態になる。それ以降の走査線ＧＡ３〜ＧＡｍについても同様である。
【００６７】
サブフィールドＳＦ１で表示状態がオン状態に設定される画素２についてみた場合（オン・サブフィールドＳＦｏｎの場合）、まず、第２のデータ線ＳＢを介して、オフ電圧Ｖｏｆｆが強制的に印加される。そして、この状態がオフ期間ｔに相当する時間だけ維持された後に、第１のデータ線ＳＡを介して、書込データ”１”に相当するオン電圧Ｖｏｎが印加される。つまり、オン・サブフィールドＳＦｏｎでは、その期間の前半にオフ期間が設けられる。
【００６８】
これに対して、サブフィールドＳＦ１で表示状態がオフ状態に設定される画素２についてみた場合（オフ・サブフィールドＳＦｏｆｆの場合）、まず、第２のデータ線ＳＢを介して、オフ電圧Ｖｏｆｆが強制的に印加される。そして、この状態がオフ期間ｔに相当する時間だけ維持された後に、第１のデータ線ＳＡを介して、書込データ”０”に相当するオフ電圧Ｖｏｆｆが印加される。したがって、オフ・サブフィールドＳＦｏｆｆでは、その全期間においてオフ電圧Ｖｏｆｆが印加される。
【００６９】
サブフィールドＳＦ１以降のサブフィールドＳＦ２〜ＳＦ７についても同様である。すなわち、まず、サブフィールドＳＦの開始タイミングで、第２の走査線駆動部３ｂは、第２の走査線群ＧＢ１〜ＧＢｍを順次選択し、選択された画素行に対して一律にオフ電圧Ｖｏｆｆを供給していく。そして、これよりもオフ期間ｔ相当遅れて、第１の走査線駆動部３ａは、第１の走査線群ＧＡ１〜ＧＡｍの選択を開始する。これによって、選択された画素行に対して、データに応じた書込電圧Ｖｏｎ，Ｖｏｆｆが供給されていく。なお、上述したように、中間のサブフィールドＳＦ４だけは、画素２の表示状態が強制的にオン状態に設定される。
【００７０】
本実施形態では、各サブフィールドＳＦにおけるオフ電圧パルスの供給とデータ書込みとを、複数の駆動系を用いることにより、オーバーラップして行っている。そのため、全ての画素２に対するオフ電圧パルスの供給が終了するよりも前に、データの書込みを開始することが可能になる。このような駆動制御は、表示部１の一層の高解像度化または一層の多階調化を図る上で、特に有効である。
【００７１】
なお、上述した第１および第２の実施形態に係るサブフィールド駆動において、各サブフィールドＳＦの重み付けの設定や階調データに応じた組み合わせ方は一例であって、本発明はこれに限定されるものではない。本発明は、本出願人が既に出願した特願２００１−６７６４６号に開示された変形例を含めて、オン・サブフィールドＳＦｏｎが連続するサブフィールド駆動に広く適用可能である。したがって、例えば、各サブフィールドＳＦに２ｋ（ｋ＝１，２，３，・・・）の重み付けがなされたサブフィールド駆動、或いは、全てのサブフィールドＳＦの重みが同一である等間隔サブフィールド駆動に対しても適用できる。
【００７２】
また、上述した第１および第２の実施形態では、電気光学材料として、液晶（ＬＣ）を用いた電気光学素子を例に説明した。液晶としては、例えば、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）型のほか、１８０以上のねじれ配向を有するＳＴＮ（Ｓｕｐｅｒ　Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）型、ＢＴＮ（Ｂｉ−ｓｔａｂｌｅ　Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）型、強誘電型等のメモリ性を有する双安定型、高分子分散型、ゲストホスト型等を含めて、周知なものを広く用いることができる。また、本発明は、３端子スイッチング素子であるＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）以外に、例えばＴＦＤ（Ｔｈｉｎ　Ｆｉｌｍ　Ｄｉｏｄｅ）といった２端子スイッチング素子を用いたアクティブマトリクス型パネルに対しても適用可能である。それとともに、本発明は、スイッチング素子を用いないパッシブマトリクス型パネルに対しても適用可能である。さらに、液晶以外の電気光学材料、例えば、エレクトロルミネッセンス（ＥＬ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或いは、プラズマ発光や電子放出による蛍光等を用いた様々な電気光学素子に対しても適用可能である。
【００７３】
さらに、高品質な階調表示が可能な表示部１，１００（投射型、反射型の別を問わない）を有する上述した電気光学装置は、例えば、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々なの電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
【００７４】
【発明の効果】
このように、本発明によれば、全ての階調データに関して、所定の期間内でオン・サブフィールドＳＦｏｎが必ず連続的になるように、オン・サブフィールドＳＦｏｎを組み合わせを規定する。これにより、オン・サブフィールドＳＦｏｎの連続・断続の違い起因した階調性の悪化を防ぎ、高品質な階調表示を行うことができる。また、隣接したサブフィールドの間に、電気光学素子に対して一定の電圧パルスを印加することにより、電気光学素子の材料組成の異なる様々な画素のサブフィールド駆動に関して、柔軟かつ汎用的に対応可能となる。
【図面の簡単な説明】
【図１】オフ期間付サブフィールド駆動の説明図。
【図２】オン期間付サブフィールド駆動の説明図。
【図３】第１の実施形態に係る電気光学装置の構成図。
【図４】データ変換回路の構成図。
【図５】データ線駆動回路の構成図。
【図６】メモリ内蔵型画素の回路図。
【図７】メモリセルの回路図。
【図８】線順次走査による表示制御のタイミングチャート。
【図９】メモリ内蔵型画素の変形例の回路図。
【図１０】図９の画素を用いた場合のタイミングチャート。
【図１１】第２の実施形態に係る電気光学装置の概略的な構成図。
【図１２】第２の実施形態に係る画素の等価回路図。
【図１３】第２の実施形態に係るオフ期間付サブフィールド駆動のタイミングチャート。
【符号の説明】
１　表示部
２　画素
２ａ　ＦＥＴ
２ｂ　ＦＥＴ
２ｃ　液晶容量
２ｄ　蓄積容量
３　走査線駆動部
３ａ　第１の走査線駆動部
３ｂ　第２の走査線駆動部
４　データ線駆動部
５　信号制御部
１００　表示部
１１０　画素
１１０ａ　メモリセル
１１０ｂ　ＡＮＤゲート
１１０ｃ　インバータ
１１０ｄ　トランスミッションゲート
１１０ｅ　トランスミッションゲート
１１０ｆ　蓄積容量
１１０ｇ　液晶容量
１１１　画素
１１２　走査線
１１４　データ線
１３０　走査線駆動回路
１４０　データ線駆動回路
１５０　発振回路
１６０　電圧生成回路
２００　タイミング信号生成回路
３００　データ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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