(57)【要約】【課題】不測の事故等により不揮発性半導体メモリに記憶しているシステム制御情報にビットエラーが発生した場合、誤ったシステム制御情報に従って意図しないシステム制御が実行されないようにする不揮発性半導体メモリ装置を提供する。【解決手段】システム制御情報Ａを第１の記憶領域１１１に格納し、所定の変換処理を施したシステム制御情報Ａをシステム制御情報Ｂとして第２の記憶領域１１２に記憶しておき、当該装置の電源投入時に、不揮発性半導体メモリ１１に記憶されているシステム制御情報Ａとシステム制御情報Ｂを読み出し、読み出したシステム制御情報Ｂをデコード処理した結果とシステム制御情報Ａとを比較し、一致していればシステム制御許可信号１６１を出力してシステム制御情報Ａに基づくシステム制御を実行し、一致しなければエラー信号１６２を出力して当該装置の動作を禁止するようにした。【選択図】      図１
2004326564.tif 000002
【特許請求の範囲】
【請求項１】
予め所定の記憶領域に不揮発的に記憶されたシステム制御情報に基づいてシステム制御を行う不揮発性半導体メモリ装置において、
第１のシステム制御情報を格納する第１の記憶領域と、所定の変換処理を施した前記第１のシステム制御情報を第２のシステム制御情報として格納する第２の記憶領域とを有する不揮発性半導体メモリと、
当該装置の電源投入時に、前記第１の記憶領域に格納された前記第１のシステム制御情報と、前記第２の記憶領域に格納された前記第２のシステム制御情報とを各々読み出し、一時的に格納する複数のデータバッファと、
前記データバッファに格納された前記第２のシステム制御情報を、前記所定の変換処理と逆の処理であるデコード処理を行なうデコーダと、
前記第１のシステム制御情報と、前記第２のシステム制御情報が前記デコーダによりデコード処理された結果とを比較し、不一致のときはエラー信号を外部に出力するエラー検知手段とを具備する、
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
予め所定の記憶領域に不揮発的に記憶されたシステム制御情報に基づいてシステム制御を行う不揮発性半導体メモリ装置において、
第１のシステム制御情報を格納する第１の記憶領域と、前記第１のシステム制御情報の反転データを第２のシステム制御情報として格納する第２の記憶領域とを有する不揮発性半導体メモリと、
当該装置の電源投入時に、前記第１の記憶領域に格納された前記第１のシステム制御情報と、前記第２の記憶領域に格納された前記第２のシステム制御情報とを各々読み出し、一時的に格納する複数のデータバッファと、
前記データバッファに格納された第２のシステム制御情報が、前記第１のシステム制御情報の反転データであるか否かを判定し、反転データでないときはエラー信号を外部に出力するエラー検知手段とを具備する、
ことを特徴とする不揮発性半導体メモリ装置。
【請求項３】
請求項１または請求項２に記載の不揮発性半導体メモリ装置において、
前記エラー検知手段によりエラー信号が出力された際、前記不揮発性半導体メモリの未使用領域である第３の記憶領域に対して、ビットエラー検出情報を書き込む書き込み制御手段と、
当該装置の電源投入時に、前記第３の記憶領域に格納されているデータを読み出し、該読み出されたデータが前記ビットエラー検出情報であるときは、エラー信号を外部に出力する第２のエラー検知手段とを具備する、
ことを特徴とする不揮発性半導体メモリ装置。
【請求項４】
請求項１または請求項２に記載の不揮発性半導体メモリ装置において、
前記エラー検知手段によりエラー信号が出力された際、前記不揮発性半導体メモリの複数の記憶領域に格納されている複数のシステム制御情報の内、所定のシステム制御情報を格納している記憶領域に対してビットエラー検出情報を書き込む書き込み制御手段を備え、
前記エラー検知手段は、前記書き込み制御手段により前記所定のシステム制御情報を格納している記憶領域に前記ビットエラー検出情報が書き込まれた後は、常にエラー信号を出力する、
ことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリ装置に関し、特に、不揮発性半導体メモリシステムの制御情報等の重要な情報のエラー検出を実現し、信頼性の向上を期するための技術に関する。
【０００２】
【従来の技術】
従来の冗長救済や内部電圧補正可能な不揮発性半導体メモリ装置について、以下に説明する。
図５は、従来の不揮発性半導体メモリ装置の構成を示すブロック図である。
【０００３】
図５において、５１はフラッシュＥＥＰＲＯＭからなり冗長救済用の冗長ブロックを含む不揮発性半導体メモリ、５２はメモリ制御部、５３は変数レジスタ、５４はデコーダ、５５はメモリ用電源ユニット、５１１は不揮発性半導体メモリ５１の冗長情報や、不揮発性半導体メモリ装置の内部電圧補正情報等を含むシステム制御情報であり、不揮発性半導体メモリ５１に記憶されている。
【０００４】
以上のように構成された不揮発性半導体メモリ装置の動作について説明する。不揮発性半導体メモリ装置に電源が投入されると、メモリ制御部５２の命令に従って不揮発性半導体メモリ５１から変数レジスタ５３にシステム制御情報５１１が転送される。デコーダ５４では、変数レジスタ５３に格納されているシステム制御情報５１１の内容に従って不揮発性半導体メモリ５１の選択先ブロックを切り替えることで冗長置換を行う。また、メモリ用電源ユニット５５では、変数レジスタ５３に格納されているシステム制御情報５１１の内容に従って不揮発性半導体メモリ装置の内部電圧補正を行う。
【０００５】
【特許文献１】
特開２００１−２９７０３８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、不測の事故等により不揮発性半導体メモリ５１に記憶しているシステム制御情報５１１にビットエラーが発生した場合、電源投入時に誤ったシステム制御情報５１１が変数レジスタ５３に転送され、デコーダ５４およびメモリ用電源ユニット５５では、誤ったシステム制御情報５１１に従って意図しない冗長置換や、内部電圧補正が実行されてしまうため、結果として不揮発性半導体メモリ装置が誤動作してしまう恐れがあった。
【０００７】
また、上記従来の構成では、不揮発性半導体メモリ５１に記憶しているシステム制御情報５１１が、正常に読み出し可能な場合と、誤読み出しをする場合との境界付近でビットエラーを発生するような状態、すなわちエラービットの変動が中途半端で不安定な状態のとき、電源投入時に正しいシステム制御情報５１１が変数レジスタ５３に転送され、正しく冗長置換や内部電圧補正が実行されることもあれば、電源投入時に誤ったシステム制御情報５１１が変数レジスタ５３に転送され、誤った冗長置換や内部電圧補正が実行されることもあるため、結果として不揮発性半導体メモリ装置が不安定な動作をしてしまう恐れがあった。
【０００８】
本発明は、上記問題点を解消するためになされたものであり、不揮発性半導体メモリ装置のシステム制御情報等の重要な情報のエラー検出を行い、信頼性を向上させることのできる不揮発性半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１にかかる不揮発性半導体メモリ装置は、予め所定の記憶領域に不揮発的に記憶されたシステム制御情報に基づいてシステム制御を行う不揮発性半導体メモリ装置において、第１のシステム制御情報を格納する第１の記憶領域と、所定の変換処理を施した前記第１のシステム制御情報を第２のシステム制御情報として格納する第２の記憶領域とを有する不揮発性半導体メモリと、当該装置の電源投入時に、前記第１の記憶領域に格納された前記第１のシステム制御情報と、前記第２の記憶領域に格納された前記第２のシステム制御情報とを各々読み出し、一時的に格納する複数のデータバッファと、前記データバッファに格納された前記第２のシステム制御情報を、前記所定の変換処理と逆の処理であるデコード処理を行なうデコーダと、前記第１のシステム制御情報と、前記第２のシステム制御情報が前記デコーダによりデコード処理された結果とを比較し、不一致のときはエラー信号を外部に出力するエラー検知手段とを具備することを特徴とするものである。
【００１０】
これにより、不測の事故等により、前記第１のシステム制御情報、あるいは前記第２のシステム制御情報のいずれかにビットエラーが発生したことを簡単に検知することができ、その結果、誤ったシステム制御情報に従って意図しない冗長置換や、内部電圧補正が実行されてしまう、というような不揮発性半導体メモリ装置の誤動作を防止することができる。
【００１１】
また、本発明の請求項２にかかる不揮発性半導体メモリ装置は、予め所定の記憶領域に不揮発的に記憶されたシステム制御情報に基づいてシステム制御を行う不揮発性半導体メモリ装置において、第１のシステム制御情報を格納する第１の記憶領域と、前記第１のシステム制御情報の反転データを第２のシステム制御情報として格納する第２の記憶領域とを有する不揮発性半導体メモリと、当該装置の電源投入時に、前記第１の記憶領域に格納された前記第１のシステム制御情報と、前記第２の記憶領域に格納された前記第２のシステム制御情報とを各々読み出し、一時的に格納する複数のデータバッファと、前記データバッファに格納された第２のシステム制御情報が、前記第１のシステム制御情報の反転データであるか否かを判定し、反転データでないときはエラー信号を外部に出力するエラー検知手段とを具備することを特徴とするものである。
【００１２】
これにより、不測の事故等により、前記第１のシステム制御情報、あるいは前記第２のシステム制御情報のいずれかにビットエラーが発生したことを簡単に検知することができ、その結果、誤ったシステム制御情報に従って意図しない冗長置換や、内部電圧補正が実行されてしまう、というような不揮発性半導体メモリ装置の誤動作を防止することができる。
【００１３】
また、本発明の請求項３にかかる不揮発性半導体メモリ装置は、請求項１または請求項２に記載の不揮発性半導体メモリ装置において、前記エラー検知手段によりエラー信号が出力された際、前記不揮発性半導体メモリの未使用領域である第３の記憶領域に対して、ビットエラー検出情報を書き込む書き込み制御手段と、当該装置の電源投入時に、前記第３の記憶領域に格納されているデータを読み出し、該読み出されたデータが前記ビットエラー検出情報であるときは、エラー信号を外部に出力する第２のエラー検知手段とを具備することを特徴とするものである。
【００１４】
これにより、ビットエラー検出情報により、当該システム制御情報が過去に一度でもビットエラーが発生したシステム制御情報であるかを認知することができるため、当該装置の誤動作をより一層防止し、不揮発性半導体メモリに格納されているシステム制御情報の信頼性の向上を実現することができる。
【００１５】
また、本発明の請求項４にかかる不揮発性半導体メモリ装置は、請求項１または請求項２に記載の不揮発性半導体メモリ装置において、前記エラー検知手段によりエラー信号が出力された際、前記不揮発性半導体メモリの複数の記憶領域に格納されている複数のシステム制御情報の内、所定のシステム制御情報を格納している記憶領域に対してビットエラー検出情報を書き込む書き込み制御手段を備え、前記エラー検知手段は、前記書き込み制御手段により前記所定のシステム制御情報を格納している記憶領域に前記ビットエラー検出情報が書き込まれた後は、常にエラー信号を出力することを特徴とするものである。
【００１６】
これにより、より簡単、かつ小規模な回路構成でビットエラーの発生履歴を認知することができ、不揮発性半導体メモリに格納されているシステム制御情報の信頼性をより向上させることができる。
【００１７】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる不揮発性半導体メモリ装置について、図面を参照しながら説明する。
図１は、本実施の形態１による不揮発性半導体メモリ装置の構成を示すブロック図である。
【００１８】
図１において、１１はフラッシュＥＥＰＲＯＭからなる不揮発性半導体メモリ、１２は制御回路、１３はデータバッファＡ、１４はデータバッファＢ、１５はデコーダ、１６は比較器である。
【００１９】
また、１１１は第１のシステム制御情報（システム制御情報Ａ）を格納する第１の記憶領域、１１２は所定の変換処理を施した第１のシステム制御情報を第２のシステム制御情報（システム制御情報Ｂ）として格納する第２の記憶領域である。
【００２０】
また、１２１は制御回路１２から不揮発性半導体メモリ１１に出力されるシステム制御情報転送命令、１６１はシステム制御情報Ａに基づき冗長置換や内部電圧補正等の不揮発性半導体メモリ装置のシステム制御の実行を許可するシステム制御許可信号、１６２はシステム制御情報Ａ、あるいはシステム制御情報Ｂのいずれかでビットエラーを発生していることを本不揮発性半導体メモリ装置の外部に通知するエラー信号である。
【００２１】
次に、動作について説明する。
不揮発性半導体メモリ装置に電源が投入されると、制御回路１２から不揮発性半導体メモリ１１に対してシステム制御情報転送命令１２１が出力される。そして、不揮発性半導体メモリ１１の第１の記憶領域１１１に格納されているシステム制御情報Ａ、および第２の記憶領域１１２に格納されているシステム制御情報ＢがデータバッファＡ１３およびデータバッファＢ１４に各々転送され、データバッファＡ１３にはシステム制御情報Ａが一時格納され、データバッファＢ１４にはシステム制御情報Ｂが一時格納される。
【００２２】
データバッファＢ１４に一時格納されたシステム制御情報Ｂは、デコーダ１５に転送され、デコーダ１５により所定の変換を施す前の状態にデコードされ、比較器１６に入力され、データバッファＡ１３に一時格納されたシステム制御情報Ａも、デコーダ１５によりデコードされたシステム制御情報Ｂと同じタイミングで比較器１６に入力される。比較器１６では、入力されたシステム制御情報Ａとデコードされたシステム制御情報Ｂが同一の情報であるか否かを比較する。
【００２３】
比較の結果、同一の情報であると判断した場合にはシステム制御許可信号１６１を出力し、システム制御情報Ａに基づいて不揮発性半導体メモリ装置のシステム制御を実行する。
【００２４】
また、同一の情報ではないと判断した場合にはエラー信号１６２を出力し、本不揮発性半導体メモリ装置の外部の制御回路、あるいはソフトウェア制御により、該不揮発性半導体メモリ装置の動作を禁止する。
【００２５】
このような実施の形態１による不揮発性半導体メモリ装置では、システム制御情報Ａ、および該システム制御情報Ａに所定の変換処理を施したシステム制御情報Ｂを不揮発性半導体メモリ１１に記憶しておき、当該装置の電源投入時に、不揮発性半導体メモリ１１に記憶されているシステム制御情報Ａとシステム制御情報Ｂを読み出し、該読み出したシステム制御情報Ｂをデコード処理した結果がシステム制御情報Ａと一致するかどうかを比較し、一致しなければエラー信号１６２を出力して当該装置の動作を禁止するようにしたので、システム制御情報Ａの信頼性向上を実現するとともに、ビットエラー発生による不揮発性半導体メモリ装置の誤動作を防止することができる。
【００２６】
（実施の形態２）
以下、本発明の実施の形態２にかかる不揮発性半導体メモリ装置について図面を参照しながら説明する。
図２は、本実施の形態２による不揮発性半導体メモリ装置の構成を示すブロック図である。
【００２７】
図２において、２１はフラッシュＥＥＰＲＯＭからなる不揮発性半導体メモリ、２２は制御回路、２３はデータバッファＡ、２４はデータバッファＢ、２５は比較器である。
【００２８】
また、２１１は第１のシステム制御情報（システム制御情報Ａ）を格納する第１の記憶領域、２１２は第１のシステム制御情報の反転データを第２のシステム制御情報（システム制御情報Ｂ）として格納する第２の記憶領域である。
【００２９】
また、２２１は制御回路２２から不揮発性半導体メモリ２１に出力されるシステム制御情報転送命令、２５１はシステム制御情報Ａに基づき冗長置換や内部電圧補正等の不揮発性半導体メモリ装置のシステム制御の実行を許可するシステム制御許可信号、２５２はシステム制御情報Ａ、あるいはシステム制御情報Ｂのいずれかでビットエラーを発生していることを本不揮発性半導体メモリ装置の外部に通知するエラー信号である。
【００３０】
以上のように構成された不揮発性半導体メモリ装置の動作について説明する。
不揮発性半導体メモリ装置に電源が投入されると、制御回路２２から不揮発性半導体メモリ２１に対してシステム制御情報転送命令２２１が出力される。そして、不揮発性半導体メモリ２１の第１の記憶領域２１１に格納されているシステム制御情報Ａ、および第２の記憶領域２１２に格納されているシステム制御情報ＢがデータバッファＡ２３およびデータバッファＢ２４に各々転送され、データバッファＡ２３にはシステム制御情報Ａが一時格納され、データバッファＢ２４にはシステム制御情報Ｂが一時格納される。
【００３１】
データバッファＡ２３に一時格納されたシステム制御情報ＡとデータバッファＢ２４に一時格納されたシステム制御情報Ｂは、同じタイミングで比較器２５に入力される。比較器２５では、入力されたシステム制御情報Ａとシステム制御情報Ｂの排他的論理和をとることにより、システム制御情報Ｂがシステム制御情報Ａの反転データであるか否かを比較する。
【００３２】
比較の結果、システム制御情報Ｂがシステム制御情報Ａの反転データであると判断した場合にはシステム制御許可信号２５１を出力し、システム制御情報Ａに基づいて不揮発性半導体メモリ装置のシステム制御を実行する。
【００３３】
また、システム制御情報Ｂがシステム制御情報Ａの反転データではないと判断した場合にはエラー信号２５２を出力し、本不揮発性半導体メモリ装置の外部の制御回路、あるいはソフトウェア制御により、該不揮発性半導体メモリ装置の動作を禁止する。
【００３４】
このような実施の形態２による不揮発性半導体メモリ装置では、システム制御情報Ａ、および該システム制御情報Ａの反転データであるシステム制御情報Ｂを不揮発性半導体メモリ２１に記憶しておき、当該装置の電源投入時に、不揮発性半導体メモリ２１に記憶されているシステム制御情報Ａとシステム制御情報Ｂを読み出し、該読み出したシステム制御情報Ｂがシステム制御情報Ａを反転させたものであるかどうかを比較し、反転データでなければエラー信号２５２を出力して当該装置の動作を禁止するようにしたので、システム制御情報Ａの信頼性向上を実現するとともに、ビットエラー発生による不揮発性半導体メモリ装置の誤動作を防止することができる。また、重要なシステム制御情報を異なる複数のデータに変換して複数の記憶領域に記憶させる際、異なる複数のデータをシステム制御情報とシステム制御情報の反転データとの２種類のデータとすることで、前記実施の形態１で示すような異なるデータ同士の内容を比較するためのデコーダが不要となり、より簡単かつ小規模な回路構成でビットエラーを検出することができる。
【００３５】
（実施の形態３）
以下、本実施の形態３にかかる不揮発性半導体メモリ装置について図面を参照しながら説明する。
図３は、本実施の形態３による不揮発性半導体メモリ装置の構成を示すブロック図である。
【００３６】
図３において、３１はフラッシュＥＥＰＲＯＭからなる不揮発性半導体メモリ、３２は制御回路、３３はデータバッファＡ、３４はデータバッファＢ、３５はデータバッファＣ、３６は比較器、３７は判定回路である。
【００３７】
また、３１１は第１のシステム制御情報（システム制御情報Ａ）を格納する第１の記憶領域、３１２は第１のシステム制御情報の反転データを第２のシステム制御情報（システム制御情報Ｂ）として格納する第２の記憶領域、３１３は不揮発性半導体メモリ３１のビットエラー発生履歴を示すビットエラー検出情報が書き込まれる第３の記憶領域である。
【００３８】
また、３２１は制御回路３２から不揮発性半導体メモリ３１に出力されるビットエラー検出情報転送命令、３２２は制御回路３２から不揮発性半導体メモリ３１に出力されるシステム制御情報転送命令、３２３は制御回路３２から不揮発性半導体メモリ３１に出力されるビットエラー検出情報書込み命令、３６１はシステム制御情報Ａに基づき冗長置換や内部電圧補正等の不揮発性半導体メモリ装置のシステム制御の実行を許可するシステム制御許可信号、３６２はシステム制御情報Ａ、あるいはシステム制御情報Ｂのいずれかでビットエラーが発生していることを本不揮発性半導体メモリ装置の外部および制御回路３２に通知するエラー信号、３７１は判定回路３７から制御回路３２に出力されるシステム制御情報転送許可信号、３７２はシステム制御情報Ａ、あるいはシステム制御情報Ｂのいずれかで過去にビットエラーを発生していることを本不揮発性半導体メモリ装置の外部に通知するエラー信号である。
【００３９】
次に、動作を説明する。
不揮発性半導体メモリ装置に電源が投入されると、制御回路３２から不揮発性半導体メモリ３１に対してビットエラー検出情報転送命令３２１が出力される。そして、不揮発性半導体メモリ３１の第３の記憶領域３１３に記憶されているビットエラー検出情報がデータバッファＣ３５に転送され、データバッファＣ３５にはビットエラー検出情報が一時格納される。
【００４０】
データバッファＣ３５に一時格納されたビットエラー検出情報は、続いて判定回路３７に入力される。判定回路３７では、入力されたビットエラー検出情報の内容が、不揮発性半導体メモリ３１において過去にビットエラーを発生していないことを示す内容である場合にはシステム制御情報転送許可信号３７１を出力し、不揮発性半導体メモリ３１において過去にビットエラーを発生していることを示す内容である場合にはエラー信号３７２を出力する。このエラー信号３７２が出力されたときは、本不揮発性半導体メモリ装置の外部の制御回路、あるいはソフトウェア制御により、該不揮発性半導体メモリ装置の動作を禁止する。なお、ビットエラー検出情報の初期状態は過去にビットエラーを発生していないことを示す内容である。
【００４１】
判定回路３７から制御回路３２にシステム制御情報転送許可信号３７１が入力されると、制御回路３２から不揮発性半導体メモリ３１に対してシステム制御情報転送命令３２２が出力される。そして、不揮発性半導体メモリ３１の第１の記憶領域３１１に格納されているシステム制御情報Ａ、および第２の記憶領域３１２に格納されているシステム制御情報Ｂが、データバッファＡ３３およびデータバッファＢ３４に各々転送され、データバッファＡ３３にはシステム制御情報Ａが一時格納され、データバッファＢ３４にはシステム制御情報Ｂが一時格納される。
【００４２】
データバッファＡ３３に一時格納されたシステム制御情報ＡとデータバッファＢ３４に一時格納されたシステム制御情報Ｂは同じタイミングで比較器３６に入力される。比較器３６では、入力されたシステム制御情報Ａとシステム制御情報Ｂの排他的論理和をとることにより、システム制御情報Ｂがシステム制御情報Ａの反転データであるか否かを比較する。
【００４３】
上記比較の結果、システム制御情報Ｂがシステム制御情報Ａの反転データであると判断した場合にはシステム制御許可信号３６１を出力し、システム制御情報Ａに基づいて不揮発性半導体メモリ装置のシステム制御を実行する。
【００４４】
一方、システム制御情報Ｂがシステム制御情報Ａの反転データではないと判断した場合には不揮発性半導体メモリ装置外部および制御回路３２にエラー信号３６２を出力し、本不揮発性半導体メモリ装置の外部の制御回路、あるいはソフトウェア制御により、該不揮発性半導体メモリ装置の動作を禁止するとともに、制御回路３２から不揮発性半導体メモリ３１に対してビットエラー検出情報書込み命令３２３を出力し、不揮発性半導体メモリ３１に格納されているビットエラー検出情報を、過去にビットエラーを発生していることを示すデータに書き換える。
【００４５】
このような実施の形態３による不揮発性半導体メモリ装置では、システム制御情報Ａ、および該システム制御情報Ａの反転データであるシステム制御情報Ｂを不揮発性半導体メモリ３１に記憶しておき、当該装置の電源投入時に、不揮発性半導体メモリ３１に記憶されているシステム制御情報Ａとシステム制御情報Ｂを読み出し、該読み出したシステム制御情報Ｂがシステム制御情報Ａを反転させたものであるかどうかを比較し、反転データでなければエラー信号３６２を出力して当該装置の動作を禁止するようにしたので、システム制御情報Ａの信頼性向上を実現するとともに、ビットエラー発生による不揮発性半導体メモリ装置の誤動作を防止することができる。
【００４６】
また、本実施の形態３による不揮発性半導体メモリ装置では、比較器３６によりエラー信号が出力された際、不揮発性半導体メモリ３１の未使用領域である第３の記憶領域３１３にビットエラー検出情報を書き込み、該ビットエラー検出情報が書き込まれた後は常にエラー信号３７２を出力し、当該装置の動作を禁止するようにしたので、フラッシュＥＥＰＲＯＭで不揮発的に記憶しているシステム制御情報が、正常に読み出し可能な場合と誤読み出しをする場合との境界付近でビットエラーを発生するような状態、すなわちエラービットの変動が中途半端で不安定な状態であっても、システム制御情報において過去に一度でもビットエラーが発生した場合は、システム制御情報を格納している記憶領域とは独立した記憶領域に書き込まれたビットエラー検出情報によりビットエラーの発生履歴を認知して、不揮発性半導体メモリの動作を禁止することができるため、より一層不揮発性半導体メモリのシステム制御情報の信頼性の向上を実現することができる。
【００４７】
なお、本実施の形態３では、システム制御情報Ｂをシステム制御情報Ａの反転データとし、かつ比較器３６ではシステム制御情報Ｂがシステム制御情報Ａの反転データであるか否かを比較する構成として説明したが、前記実施の形態１に示すようにシステム制御情報Ａに所定の変換を施したものをシステム制御情報Ｂとし、かつデータバッファＢ３４と比較器３６の間にシステム制御情報Ｂを所定の変換を施す前の情報にデコードするデコーダを追加し、比較器３６ではシステム制御情報Ａとデコード後のシステム制御情報Ｂが同一の情報であるか否かを比較する構成でも構わない。
【００４８】
（実施の形態４）
以下、本発明の実施の形態４にかかる不揮発性半導体メモリ装置について図面を参照しながら説明する。
図４は、本実施の形態４による不揮発性半導体メモリ装置の構成を示すブロック図である。
【００４９】
図４において、４１はフラッシュＥＥＰＲＯＭからなる不揮発性半導体メモリ、４２は制御回路、４３はデータバッファＡ、４４はデータバッファＢ、４５は比較器である。
【００５０】
また、４１１は第１のシステム制御情報（システム制御情報Ａ）を格納する第１の記憶領域、４１２は第１のシステム制御情報の反転データを第２のシステム制御情報（システム制御情報Ｂ）として格納する第２の記憶領域であり、４１１ａは第１の記憶領域４１１に書き込まれるビットエラー検出情報である。
【００５１】
また、４２１は制御回路４２から不揮発性半導体メモリ４１に出力されるシステム制御情報転送命令、４２２は制御回路４２から不揮発性半導体メモリ４１に出力されるビットエラー検出情報書込み命令、４５１はシステム制御情報Ａに基づき冗長置換や内部電圧補正等の不揮発性半導体メモリ装置のシステム制御の実行を許可するシステム制御許可信号、４５２はシステム制御情報Ａ、あるいはシステム制御情報Ｂのいずれかでビットエラーを発生していることを本不揮発性半導体メモリ装置の外部および制御回路４２に通知するエラー信号である。
【００５２】
次に、動作を説明する。
不揮発性半導体メモリ装置に電源が投入されると、制御回路４２から不揮発性半導体メモリ４１に対してシステム制御情報転送命令４２１が出力される。そして、不揮発性半導体メモリ４１の第１の記憶領域４１１に格納されているシステム制御情報Ａ、および第２の記憶領域４１２に格納されているシステム制御情報ＢがデータバッファＡ４３およびデータバッファＢ４４に各々転送され、データバッファＡ４３にはシステム制御情報Ａが一時格納され、データバッファＢ４４にはシステム制御情報Ｂが一時格納される。
【００５３】
データバッファＡ４３に一時格納されたシステム制御情報ＡとデータバッファＢ４４に一時格納されたシステム制御情報Ｂは同じタイミングで比較器４５に入力される。比較器４５では、入力されたシステム制御情報Ａとシステム制御情報Ｂの排他的論理和をとることにより、システム制御情報Ｂがシステム制御情報Ａの反転データであるか否かを比較する。
【００５４】
比較の結果、システム制御情報Ｂがシステム制御情報Ａの反転データであると判断された場合、システム制御許可信号４５１を出力し、システム制御情報Ａに基づいて不揮発性半導体メモリ装置のシステム制御を実行する。
【００５５】
また、システム制御情報Ｂがシステム制御情報Ａの反転データではないと判断された場合、不揮発性半導体メモリ装置外部および制御回路４２にエラー信号４５２を出力し、不揮発性半導体メモリ装置外部の制御回路やソフトウェア制御により不揮発性半導体メモリ装置の動作を禁止するとともに、制御回路４２から不揮発性半導体メモリ４１に対してビットエラー検出情報書込み命令４２２を出力し、不揮発性半導体メモリ４１の第１の記憶領域４１１に格納されているシステム制御情報Ａの一部、あるいは全てにビットエラー検出情報４１１ａを書き込む。なお、ビットエラー検出情報４１１ａは、通常のシステム制御情報Ａでは使用しないデータで構成されており、システム制御情報Ａにビットエラー検出情報４１１ａを書き込むことで、システム制御情報Ａの内容が書き換えられてしまうため、以降比較器４５は常にエラー信号４５２を出力する。
【００５６】
このような実施の形態４による不揮発性半導体メモリ装置では、システム制御情報Ａ、および該システム制御情報Ａの反転データであるシステム制御情報Ｂを不揮発性半導体メモリ４１に記憶しておき、当該装置の電源投入時に、不揮発性半導体メモリ４１に記憶されているシステム制御情報Ａとシステム制御情報Ｂを読み出し、該読み出したシステム制御情報Ｂがシステム制御情報Ａを反転させたものであるかどうかを比較し、反転データでなければエラー信号４５２を出力して当該装置の動作を禁止するようにしたので、システム制御情報Ａの信頼性向上を実現するとともに、ビットエラー発生による不揮発性半導体メモリ装置の誤動作を防止する。
【００５７】
また、本実施の形態４による不揮発性半導体メモリ装置では、システム制御情報の過去のビットエラー発生履歴を示すビットエラー検出情報を、システム制御情報を格納している記憶領域とは独立した記憶領域に書き込むのではなく、システム制御情報を格納している複数の記憶領域の一部の領域に対してビットエラー検出情報を書き込むようにしたので、電源投入時、前記実施の形態３に示すように、始めにエラー検出情報を確認するといった特別なパワーオンシーケンスが不要となり、より簡単かつ小規模な回路構成でビットエラーの発生履歴を認知し、不揮発性半導体メモリのシステム制御情報の信頼性の向上を実現することができる。
【００５８】
なお、ここではシステム制御情報Ｂをシステム制御情報Ａの反転データとし、かつ比較器４５ではシステム制御情報Ｂがシステム制御情報Ａの反転データであるか否かを比較する構成として説明したが、前記実施の形態１に示すようにシステム制御情報Ａに所定の変換を施したものをシステム制御情報Ｂとし、かつデータバッファＢ４４と比較器４５の間にシステム制御情報Ｂを所定の変換を施す前の情報にデコードするデコーダを追加し、比較器４５ではシステム制御情報Ａとデコード後のシステム制御情報Ｂが同一の情報であるか否かを比較する構成でも構わない。
【００５９】
【発明の効果】
以上のように、本発明の請求項１にかかる不揮発性半導体メモリ装置によれば、予め所定の記憶領域に不揮発的に記憶されたシステム制御情報に基づいてシステム制御を行う不揮発性半導体メモリ装置において、第１のシステム制御情報を格納する第１の記憶領域と、所定の変換処理を施した前記第１のシステム制御情報を第２のシステム制御情報として格納する第２の記憶領域とを有する不揮発性半導体メモリと、当該装置の電源投入時に、前記第１の記憶領域に格納された前記第１のシステム制御情報と、前記第２の記憶領域に格納された前記第２のシステム制御情報とを各々読み出し、一時的に格納する複数のデータバッファと、前記データバッファに格納された前記第２のシステム制御情報を、前記所定の変換処理と逆の処理であるデコード処理を行なうデコーダと、前記第１のシステム制御情報と、前記第２のシステム制御情報が前記デコーダによりデコード処理された結果とを比較し、不一致のときはエラー信号を外部に出力するエラー検知手段とを具備することより、不測の事故等により、前記第１のシステム制御情報、あるいは前記第２のシステム制御情報のいずれかにビットエラーが発生したことを簡単に検知することができ、その結果、誤ったシステム制御情報に従って意図しない冗長置換や、内部電圧補正が実行されてしまう、というような不揮発性半導体メモリ装置の誤動作を防止することができる。
【００６０】
また、本発明の請求項２にかかる不揮発性半導体メモリ装置によれば、予め所定の記憶領域に不揮発的に記憶されたシステム制御情報に基づいてシステム制御を行う不揮発性半導体メモリ装置において、第１のシステム制御情報を格納する第１の記憶領域と、前記第１のシステム制御情報の反転データを第２のシステム制御情報として格納する第２の記憶領域とを有する不揮発性半導体メモリと、当該装置の電源投入時に、前記第１の記憶領域に格納された前記第１のシステム制御情報と、前記第２の記憶領域に格納された前記第２のシステム制御情報とを各々読み出し、一時的に格納する複数のデータバッファと、前記データバッファに格納された第２のシステム制御情報が、前記第１のシステム制御情報の反転データであるか否かを判定し、反転データでないときはエラー信号を外部に出力するエラー検知手段とを具備することより、不測の事故等により、前記第１のシステム制御情報、あるいは前記第２のシステム制御情報のいずれかにビットエラーが発生したことを簡単に検知することができ、その結果、誤ったシステム制御情報に従って意図しない冗長置換や、内部電圧補正が実行されてしまう、というような不揮発性半導体メモリ装置の誤動作を防止することができる。
【００６１】
また、本発明の請求項３にかかる不揮発性半導体メモリ装置によれば、請求項１または請求項２に記載の不揮発性半導体メモリ装置において、前記エラー検知手段によりエラー信号が出力された際、前記不揮発性半導体メモリの未使用領域である第３の記憶領域に対して、ビットエラー検出情報を書き込む書き込み制御手段と、当該装置の電源投入時に、前記第３の記憶領域に格納されているデータを読み出し、該読み出されたデータが前記ビットエラー検出情報であるときは、エラー信号を外部に出力する第２のエラー検知手段とを具備することより、ビットエラー検出情報により、当該システム制御情報が過去に一度でもビットエラーが発生したシステム制御情報であるかを認知することができるため、当該装置の誤動作をより一層防止し、不揮発性半導体メモリに格納されているシステム制御情報の信頼性の向上を実現することができる。
【００６２】
また、本発明の請求項４にかかる不揮発性半導体メモリ装置は、請求項１または請求項２に記載の不揮発性半導体メモリ装置において、前記エラー検知手段によりエラー信号が出力された際、前記不揮発性半導体メモリの複数の記憶領域に格納されている複数のシステム制御情報の内、所定のシステム制御情報を格納している記憶領域に対してビットエラー検出情報を書き込む書き込み制御手段を備え、前記エラー検知手段は、前記書き込み制御手段により前記所定のシステム制御情報を格納している記憶領域に前記ビットエラー検出情報が書き込まれた後は、常にエラー信号を出力するようにしたので、より簡単、かつ小規模な回路構成でビットエラーの発生履歴を認知することができ、不揮発性半導体メモリに格納されているシステム制御情報の信頼性をより向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における不揮発性半導体メモリ装置の構成を示すブロック図である。
【図２】本発明の実施の形態２における不揮発性半導体メモリ装置の構成を示すブロック図である。
【図３】本発明の実施の形態３における不揮発性半導体メモリ装置の構成を示すブロック図である。
【図４】本発明の実施の形態４における不揮発性半導体メモリ装置の構成を示すブロック図である。
【図５】従来の不揮発性半導体メモリ装置の構成を示すブロック図である。
【符号の説明】
１１    不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）
１２    制御回路
１３    データバッファＡ
１４    データバッファＢ
１５    デコーダ
１６    比較器
１１１  第１の記憶領域
１１２  第２の記憶領域
１２１  システム制御情報転送命令
１６１  システム制御許可信号
１６２  エラー信号
２１    不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）
２２    制御回路
２３    データバッファＡ
２４    データバッファＢ
２５    比較器
２１１  第１の記憶領域
２１２  第２の記憶領域
２２１  システム制御情報転送命令
２５１  システム制御許可信号
２５２  エラー信号
３１    不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）
３２    制御回路
３３    データバッファＡ
３４    データバッファＢ
３５    データバッファＣ
３６    比較器
３７    判定回路
３１１  第１の記憶領域
３１２  第２の記憶領域
３１３  第３の記憶領域
３２１  ビットエラー検出情報転送命令
３２２  システム制御情報転送命令
３２３  ビットエラー検出情報書込み命令
３６１  システム制御許可信号
３６２  エラー信号
３７１  システム制御情報転送許可信号
３７２  エラー信号
４１    不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）
４２    制御回路
４３    データバッファＡ
４４    データバッファＢ
４５    比較器
４１１  第１の記憶領域
４１１ａ  ビットエラー検出情報
４１２  第２の記憶領域
４２１  システム制御情報転送命令
４２２  ビットエラー検出情報書込み命令
４５１  システム制御許可信号
４５２  エラー信号
５１    不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）
５２    メモリ制御部
５３    変数レジスタ
５４    デコーダ
５５    メモリ用電源ユニット
５１１  システム制御情報記憶領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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