(57)【要約】【課題】ゼロクロス動作を安定させられる半導体装置を簡易な構成にて提供すること。【解決手段】本発明の双方向サイリスタ１は、半導体基板２に、サイリスタＴ１，Ｔ２を逆並列に接続して構成される双方向サイリスタ１と、抵抗Ｒ１，Ｒ２と、ＭＯＳＦＥＴＭ１，Ｍ２と、を形成し、それぞれのサイリスタＴ１，Ｔ２のゲート４ａ，４ｂとカソード７ａ，７ｂとの間に、抵抗Ｒ１，Ｒ２及びＭＯＳＦＥＴＭ１，Ｍ２をそれぞれ接続し、それぞれのＭＯＳＦＥＴＭ１，Ｍ２のゲート１３ａ，１３ｂをサイリスタＴ１，Ｔ２のアノード３ａ，３ｂにそれぞれ接続したものであって、ＭＯＳＦＥＴＭ１，Ｍ２のドレイン９ａ，９ｂ、又はＭＯＳＦＥＴＭ１，Ｍ２のソース８ａ，８ｂのうち少なくとも一の拡散深さは、サイリスタＴ１，Ｔ２のカソード７ａ，７ｂの拡散深さより浅く形成したことを特徴としている。【選択図】          図１
2004319827.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、サイリスタを逆並列に接続して構成される双方向サイリスタと、抵抗と、ＭＯＳＦＥＴと、を形成し、それぞれのサイリスタのゲートとカソードとの間に、抵抗及びＭＯＳＦＥＴをそれぞれ接続し、それぞれのＭＯＳＦＥＴのゲートをサイリスタのアノードにそれぞれ接続して構成される双方向サイリスタであって、
前記ＭＯＳＦＥＴのドレイン、又は前記ＭＯＳＦＥＴのソースのうち少なくとも一の拡散深さは、前記サイリスタのカソードの拡散深さより浅く形成してあることを特徴とする双方向サイリスタ。
【請求項２】
前記ＭＯＳＦＥＴのドレイン、又は前記ＭＯＳＦＥＴのソースのうち少なくとも一の不純物濃度は、前記サイリスタのカソードの不純物濃度より薄く形成してあることを特徴とする請求項１記載の双方向サイリスタ。
【請求項３】
一のサイリスタのアノードのコンタクトホールは、他のサイリスタのアノードと、この他のサイリスタに接続されるＭＯＳＦＥＴのソース及びドレインと、の間に形成してあることを特徴とする請求項１又は２記載の双方向サイリスタ。
【請求項４】
請求項１乃至３のいずれかに記載の双方向サイリスタを出力側端子間に接続して出力側回路を構成し、発光ダイオードを入力側端子間に接続して構成した入力側回路に入力する入力信号に応じて、出力側端子間を導通・遮断させることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発光ダイオードで発生した光に感応してオンオフする双方向サイリスタ及びこれを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来、この種の半導体装置として、例えば図４乃至図６に示すようなものがある（例えば、特許文献１参照。）。なお、図４は、半導体装置Ａの回路図、図５は、この半導体装置Ａに用いる双方向サイリスタ１００の概略断面図、図６は、この双方向サイリスタ１００の概略平面図である。
【０００３】
この半導体装置Ａは、主に交流電源等に接続した負荷のスイッチング等に好適に使用することができるものであって、図４に示すように、入力信号に応じて光を発生させる発光ダイオードＬ１を入力側端子Ａ１１，Ａ１２間に接続した入力側回路と、発光ダイオードＬ１で発生した光に感応してオンオフする双方向サイリスタ１００を出力側端子Ａ２１，Ａ２２間に接続した出力側回路と、から構成される。詳しくは、出力側回路は、ゲートが出力側端子Ａ２１，Ａ２２にそれぞれ接続されたＭＯＳＦＥＴＭ１，Ｍ２と、抵抗Ｒ１，Ｒ２とを、Ｐゲートとカソードとの間にそれぞれ並列に接続したサイリスタＴ１，Ｔ２を逆並列に接続した双方向サイリスタ１００により構成されている。
【０００４】
双方向サイリスタ１００は、図５に示すように、Ｎ型半導体基板２の主表面に、サイリスタＴ１，Ｔ２のＰ型アノード層３ａ，３ｂ、Ｐ型ゲート層４ｂ，４ａ、及びＮ型カソード層７ｂ，７ａと、ＭＯＳＦＥＴＭ１，Ｍ２のＰ型ベース層６ｂ，６ａ、Ｎ型ソース層８ｂ，８ａ、及びＮ型ドレイン層９ｂ，９ａと、抵抗Ｒ１，Ｒ２のＰ型拡散抵抗層５ｂ，５ａと、をそれぞれ形成して構成される。そして、Ｐ型アノード層３ａ，３ｂ、Ｎ型カソード層７ａ，７ｂ、及びＮ型ソース層８ａ，８ｂとそれぞれ電気的に接続される出力電極１１ａ，１１ｂと、Ｐ型ゲート層４ａ，４ｂ、及びＮ型ドレイン層９ａ，９ｂとそれぞれ電気的に接続されるサイリスタゲート電極１２ａ，１２ｂと、が形成されている。また、絶縁膜１０上にＭＯＳＦＥＴＭ１，Ｍ２のゲート電極１３ｂ，１３ａがそれぞれ形成され、さらに保護膜１４が形成されている。
【０００５】
次に、上記構成による半導体装置Ａの動作について説明する。半導体装置Ａの出力側端子Ａ２１，Ａ２２間を導通させるときには、入力側端子Ａ１１，Ａ１２間に入力信号を入力する。すると、発光ダイオードＬ１が光を発生させて双方向サイリスタ１００に光を照射する。このとき、出力側端子Ａ２１，Ａ２２間の電圧がＭＯＳＦＥＴＭ１，Ｍ２のしきい値を超えていると、ＭＯＳＦＥＴＭ１，Ｍ２によりサイリスタＴ１，Ｔ２のＰ型ゲート層４ｂ，４ａとＮ型カソード層７ｂ，７ａとの間がクランプされるので、双方向サイリスタ１００がオンできず、出力側端子Ａ２１，Ａ２２間は導通しない。一方、出力側端子Ａ２１，Ａ２２間の電圧がＭＯＳＦＥＴＭ１，Ｍ２のしきい値を超えていないときには、ＭＯＳＦＥＴＭ１，Ｍ２によりサイリスタＴ１，Ｔ２のＰ型ゲート層４ｂ，４ａとＮ型カソード層７ｂ，７ａとの間がクランプされないので、双方向サイリスタ１００がオンできて、出力側端子Ａ２１，Ａ２２間が導通する。
【０００６】
また、半導体装置Ａの出力側端子Ａ２１，Ａ２２間を遮断させるときには、入力側端子Ａ１１，Ａ１２間に入力する入力信号を停止させる。すると、発光ダイオードＬ１が発生させる光が止み、やがて出力側端子Ａ２１，Ａ２２間に印加される電圧が低下して、サイリスタＴ１，Ｔ２に流れる電流が保持電流より少なくなると、双方向サイリスタ１００がオフする。その結果、出力側端子Ａ２１，Ａ２２間が遮断する。
【０００７】
すなわち、上記半導体装置Ａは、出力側端子Ａ２１，Ａ２２間の電圧がゼロボルト付近でオンオフ動作を行う機能（以下、「ゼロクロス」という。）を有しているのである。
【０００８】
【特許文献１】
特公昭６１−２３６６６号公報（第２−５頁、第１−７図）
【０００９】
【発明が解決しようとする課題】
ところで、上記半導体装置Ａは、Ｐ型アノード層３ａ，３ｂ、Ｎ型半導体基板２、Ｐ型ゲート層４ｂ，４ａ、及びＮ型カソード層７ｂ，７ａよりなるサイリスタＴ１，Ｔ２のみならず、Ｐ型アノード層３ａ，３ｂ、Ｎ型半導体基板２、Ｐベース層６ｂ，６ａ、及びＮ型ドレイン層９ｂ，９ａよりなる寄生サイリスタ、及びＰ型アノード層３ａ，３ｂ、Ｎ型半導体基板２、Ｐベース層６ｂ，６ａ、及びＮ型ソース層８ｂ，８ａよりなる寄生サイリスタが存在している。
【００１０】
これにより、半導体装置Ａの出力側端子Ａ２１，Ａ２２間を導通させようとして入力側端子Ａ１１，Ａ１２間に入力信号を入力すると、サイリスタＴ１，Ｔ２のみならず、寄生サイリスタにも光が照射されて光点弧しようとするのである。そして、寄生サイリスタがサイリスタＴ１，Ｔ２より早くオンした場合には、その影響によりサイリスタＴ１，Ｔ２がオンするのである。しかしながら、出力側端子Ａ２１，Ａ２２間の電圧がＭＯＳＦＥＴＭ１，Ｍ２のしきい値を超えているときに寄生サイリスタがオンしてしまうと、双方向サイリスタ１００もオンして、出力側端子Ａ２１，Ａ２２間が導通してしまうこととなる（非ゼロクロス化）。特に、入力側端子Ａ１１，Ａ１２間に比較的、大きい入力信号を入力した場合には、発光ダイオードＬ１が照射する光量が増大するため、この非ゼロクロス化が発生し易くなる、という問題点があった。
【００１１】
本発明は、上記事由に鑑みてなしたもので、その目的とするところは、ゼロクロス動作を安定させられる半導体装置を簡易な構成にて提供することにある。
【００１２】
【課題を解決するための手段】
請求項１に係る発明の双方向サイリスタは、半導体基板に、サイリスタを逆並列に接続して構成される双方向サイリスタと、抵抗と、ＭＯＳＦＥＴと、を形成し、それぞれのサイリスタのゲートとカソードとの間に、抵抗及びＭＯＳＦＥＴをそれぞれ接続し、それぞれのＭＯＳＦＥＴのゲートをサイリスタのアノードにそれぞれ接続して構成される双方向サイリスタであって、前記ＭＯＳＦＥＴのドレイン、又は前記ＭＯＳＦＥＴのソースのうち少なくとも一の拡散深さは、前記サイリスタのカソードの拡散深さより浅く形成してあることを特徴としている。
【００１３】
請求項２に係る発明の双方向サイリスタは、請求項１の構成において、前記ＭＯＳＦＥＴのドレイン、又は前記ＭＯＳＦＥＴのソースのうち少なくとも一の不純物濃度は、前記サイリスタのカソードの不純物濃度より薄く形成してあることを特徴としている。
【００１４】
請求項３に係る発明の双方向サイリスタは、請求項１又は２の構成において、一のサイリスタのアノードのコンタクトホールは、他のサイリスタのアノードと、この他のサイリスタに接続されるＭＯＳＦＥＴのソース及びドレインと、の間に形成してあることを特徴としている。
【００１５】
請求項４に係る発明の半導体装置は、請求項１乃至３のいずれかに記載の双方向サイリスタを出力側端子間に接続して出力側回路を構成し、発光ダイオードを入力側端子間に接続して構成した入力側回路に入力する入力信号に応じて、出力側端子間を導通・遮断させることを特徴としている。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づいて詳細に説明する。なお、本実施形態の基本的な構成は従来の技術において説明したものと同様であるから、基本的機能が実質的に同様の部分には同一の符号を付し、半導体装置の基本動作等の説明を省略する。
【００１７】
図１は、本発明の実施の形態に係る半導体装置に用いる双方向サイリスタ１の実施の形態を示す概略断面図、図２は、この双方向サイリスタ１の概略平面図である。また、図３は、この双方向サイリスタ１の主要な拡散層のプロファイルを示している。
【００１８】
この双方向サイリスタ１は、図１及び図２に示すように、Ｎ型半導体基板２の主表面に、Ｐ型アノード層３ａ，３ｂと、Ｐ型ゲート層４ｂ，４ａと、Ｐ型ベース層６ｂ，６ａと、Ｐ型拡散抵抗層５ｂ，５ａと、を形成し、さらに、Ｐ型ゲート層４ｂ，４ａにＮ型カソード層７ｂ，７ａをそれぞれ形成し、Ｐ型ベース層６ｂ，６ａにＮ型ソース層８ｂ，８ａ、及びＮ型ドレイン層９ｂ，９ａをそれぞれ形成してある。ここで、Ｎ型ソース層８ｂ，８ａ、及びＮ型ドレイン層９ｂ，９ａは、図３に示すように、Ｎ型カソード層７ａ，７ｂより拡散深さが浅く、不純物濃度が薄くなるように形成してある。
【００１９】
さらに、双方向サイリスタ１は、Ｎ型半導体基板２の主表面に形成された絶縁膜１０を部分的に開口してコンタクトホール３ａｃ，３ｂｃ，４ａｃ，４ｂｃ，７ａｃ，７ｂｃ，８ａｃ，８ｂｃ，９ａｃ，９ｂｃを設け、Ｐ型アノード層３ａ，３ｂ、Ｎ型カソード層７ａ，７ｂ、及びＮ型ソース層８ａ，８ｂとそれぞれ電気的に接続する出力電極１１ａ，１１ｂと、Ｐ型ゲート層４ａ，４ｂ、及びＮ型ドレイン層９ａ，９ｂとそれぞれ電気的に接続するサイリスタゲート電極１２ａ，１２ｂと、を形成し、絶縁膜１０上にゲート電極１３ａ，１３ｂを形成し、さらに保護膜１４を形成してある。
【００２０】
こうして、双方向サイリスタ１は、Ｐ型アノード層３ａ，３ｂ、Ｎ型半導体基板２、Ｐ型ゲート層４ｂ，４ａ、及びＮ型カソード層７ｂ，７ａにより、サイリスタＴ１，Ｔ２（図４参照）をそれぞれ構成し、Ｐ型ベース層６ｂ，６ａ、Ｎ型ソース層８ｂ，８ａ、Ｎ型ドレイン層９ｂ，９ａ、絶縁膜１０、及びゲート電極１３ｂ，１３ａにより、ＭＯＳＦＥＴＭ１，Ｍ２（図４参照）をそれぞれ構成し、Ｐ型拡散抵抗層５ｂ，５ａにより、抵抗Ｒ１，Ｒ２（図４参照）をそれぞれ構成しているのである。なお、双方向サイリスタ１は、従来例と同様に、Ｐ型アノード層３ａ，３ｂ、Ｎ型半導体基板２、Ｐ型ベース層６ｂ，６ａ、及びＮ型ドレイン層９ｂ，９ａにより、寄生サイリスタがそれぞれ形成され、Ｐ型アノード層３ａ，３ｂ、Ｎ型半導体基板２、Ｐ型ベース層６ｂ，６ａ、及びＮ型ソース層８ｂ，８ａにより、寄生サイリスタがそれぞれ形成されることとなる。
【００２１】
なお、この双方向サイリスタ１は、図２に示すように、出力電極１１ａ，１１ｂ間のＮ型半導体基板２内において主電流が流れる方向（図２に矢印Ｐで示す方向）に対して、ＭＯＳＦＥＴのＮ型ドレイン層９ａ，９ｂとＮ型ソース層８ａ，８ｂとの間で主電流が流れる方向（図２に矢印Ｑで示す方向）が略平行となるように各拡散層及び表面電極等を配置すると共に、Ｐ型アノード層３ａ，３ｂのコンタクトホール３ａｃ，３ｂｃを、Ｐ型ベース層６ａ，６ｂの近傍まで延在させ、平面視における長辺の長さ、つまり出力電極１１ａ，１１ｂ間のＮ型半導体基板２内において主電流が流れる方向（図２に矢印Ｐで示す方向）に対して略直交する方向の長さを、従来例の約２倍以上となるように形成してある。これにより、コンタクトホール３ａｃは、平面視、Ｐ型アノード層３ｂとＮ型ソース層８ａ及びＮ型ドレイン層９ａとの間に形成され、同様に、コンタクトホール３ｂｃは、平面視、Ｐ型アノード層３ａとＮ型ソース層８ｂ及びＮ型ドレイン層９ｂとの間に形成される。
【００２２】
かくして、本発明の実施の形態に係る半導体装置は、図４に示すように、ゲートが出力側端子Ａ２１，Ａ２２にそれぞれ接続されたＭＯＳＦＥＴＭ１，Ｍ２と、抵抗Ｒ１，Ｒ２とを、Ｐゲートとカソードとの間にそれぞれ並列に接続したサイリスタＴ１，Ｔ２を逆並列に接続した双方向サイリスタ１を出力側端子Ａ２１，Ａ２２間に接続して出力側回路を構成し、発光ダイオードＬ１を入力側端子Ａ１１，Ａ１２間に接続して構成した入力側回路に入力する入力信号に応じて、出力側端子Ａ２１，Ａ２２間を導通・遮断するのである。
【００２３】
したがって、上記構成によれば、双方向サイリスタ１は、寄生サイリスタのカソードをなすＮ型ドレイン層９ｂ，９ａ及びＮ型ソース層８ｂ，８ａの拡散深さを、サイリスタＴ１，Ｔ２のカソードであるＮ型カソード層７ａ，７ｂの拡散深さより浅く形成してあるので、寄生サイリスタのＰ型ベース層６ａ，６ｂの深さ方向の幅ＸがサイリスタＴ１，Ｔ２のＰ型ゲート層４ｂ，４ａの深さ方向の幅Ｙより大きいものとなる（図１及び図３参照）。これにより、寄生サイリスタは、Ｐ型ベース層６ａ，６ｂにおける少数キャリアの輸送効率が低下するので、サイリスタＴ１，Ｔ２より光点弧しにくいものとなる。その結果、入力側端子Ａ１１，Ａ１２間に比較的、大きい入力信号を入力し、発光ダイオードＬ１が照射する光量が増大した場合であっても、寄生サイリスタがサイリスタＴ１，Ｔ２より点弧しにくいものとなり、以って、半導体装置の非ゼロクロス化が抑えられるものとなるのである。
【００２４】
また、双方向サイリスタ１は、寄生サイリスタのカソードをなすＮ型ドレイン層９ｂ，９ａ、及びＮ型ソース層８ｂ，８ａの不純物濃度を、サイリスタＴ１，Ｔ２のカソードであるＮ型カソード層７ａ，７ｂの不純物濃度より薄く形成してあるので（図３参照）、寄生サイリスタのカソードからの少数キャリアの注入効率が低下して、サイリスタＴ１，Ｔ２より光点弧しにくいものとなる。その結果、上記同様に、非ゼロクロス化が抑えられるものとなるのである。
【００２５】
また、双方向サイリスタ１は、Ｐ型アノード層３ａ，３ｂのコンタクトホール３ａｃ，３ｂｃを、Ｐ型ベース層６ａ，６ｂの近傍まで延在させて、コンタクトホール３ａｃを、平面視、Ｐ型アノード層３ｂとＮ型ソース層８ａ及びＮ型ドレイン層９ａとの間に形成し、同様に、コンタクトホール３ｂｃを、平面視、Ｐ型アノード層３ａとＮ型ソース層８ｂ及びＮ型ドレイン層９ｂとの間に形成してあるので、光照射により発生した少数キャリアが、Ｐ型ベース層６ａ，６ｂ（つまり、寄生サイリスタのゲート）近傍におけるコンタクトホール３ａｃ，３ｂｃによって捕獲されやすいものとなる。これにより、寄生サイリスタが光点弧しにくいものとなるので、非ゼロクロス化が抑えられるものとなるのである。
【００２６】
さらに、双方向サイリスタ１は、コンタクトホール３ａｃ，３ｂｃの平面視における長辺の長さ、つまり、出力電極１１ａ，１１ｂ間のＮ型半導体基板２内において主電流が流れる方向に対して、略直交する方向の長さを、従来例の約２倍以上となるように形成してあるので、双方向サイリスタ１の電流容量が増大させられ、以って、半導体装置の出力電極１１ａ，１１ｂ間に流すことができる電流容量が増大させられるものとなる。
【００２７】
なお、双方向サイリスタ１は、Ｎ型ソース層８ａ，８ｂ、又はＮ型ドレイン層９ａ，９ｂのいずれか一方の拡散深さのみ浅くする構成にすることもできる。あるいは、双方向サイリスタ１は、Ｎ型ソース層８ａ，８ｂ、又はＮ型ドレイン層９ａ，９ｂのいずれか一方の不純物濃度のみ薄くする構成にすることもできる。あるいは、双方向サイリスタ１は、Ｐ型アノード層３ａ，３ｂのコンタクトホール３ａｃ，３ｂｃを、Ｐ型ベース層６ａ，６ｂの近傍まで延在させない構成にすることもできる。
【００２８】
しかしながら、双方向サイリスタ１は、Ｎ型ソース層８ａ，８ｂ、及びＮ型ドレイン層９ａ，９ｂの双方の拡散深さを浅く、不純物濃度を薄くすると共に、Ｐ型アノード層３ａ，３ｂのコンタクトホール３ａｃ，３ｂｃを、Ｐ型ベース層６ａ，６ｂの近傍まで延在させて、コンタクトホール３ａｃを、平面視、Ｐ型アノード層３ｂとＮ型ソース層８ａ及びＮ型ドレイン層９ａとの間に形成し、同様に、コンタクトホール３ｂｃを、平面視、Ｐ型アノード層３ａとＮ型ソース層８ｂ及びＮ型ドレイン層９ｂとの間に形成する構成にした方が、ゼロクロス動作を、より一層、安定させられるものとなるので好適である。
【００２９】
【発明の効果】
請求項１に係る発明の双方向サイリスタは、ＭＯＳＦＥＴのドレイン、又はＭＯＳＦＥＴのソースのうち少なくとも一の拡散深さを、サイリスタのカソードの拡散深さより浅く形成してあることを特徴としているので、寄生サイリスタの光点弧感度がサイリスタの光点弧感度より小さく抑えられるものとなり、以って、この双方向サイリスタを備えた半導体装置のゼロクロス動作を安定させられるものとなる。
【００３０】
請求項２に係る発明の双方向サイリスタは、請求項１の構成において、ＭＯＳＦＥＴのドレイン、又はＭＯＳＦＥＴのソースのうち少なくとも一の不純物濃度を、サイリスタのカソードの不純物濃度より薄く形成してあることを特徴としているので、寄生サイリスタの光点弧感度がサイリスタの光点弧感度より小さく抑えられるものとなり、以って、この双方向サイリスタを備えた半導体装置のゼロクロス動作を安定させられるものとなる。
【００３１】
請求項３に係る発明の双方向サイリスタは、請求項１又は２の構成において、一のサイリスタのアノードのコンタクトホールは、他のサイリスタのアノードと、この他のサイリスタに接続されるＭＯＳＦＥＴのソース及びドレインと、の間に形成してあることを特徴としているので、寄生サイリスタの光点弧感度がサイリスタの光点弧感度より小さく抑えられるものとなり、以って、この双方向サイリスタを備えた半導体装置のゼロクロス動作を安定させられるものとなる。
【００３２】
請求項４に係る発明の半導体装置は、請求項１乃至３のいずれかに記載の双方向サイリスタを出力側端子間に接続して出力側回路を構成し、発光ダイオードを入力側端子間に接続して構成した入力側回路に入力する入力信号に応じて、出力側端子間を導通・遮断させることを特徴としているので、ゼロクロス動作を安定させられるものとなる。
【図面の簡単な説明】
【図１】本発明に係る双方向サイリスタの実施の形態を示す概略断面図である。
【図２】同上の双方向サイリスタの概略平面図である。
【図３】同上の双方向サイリスタの主要な拡散層のプロファイルを示した図である。
【図４】双方向サイリスタを備えた半導体装置を示す回路図である。
【図５】従来の双方向サイリスタを示す概略断面図である。
【図６】同上の双方向サイリスタの概略平面図である。
【符号の説明】
１                  双方向サイリスタ
２                  半導体基板（Ｎ型半導体基板）
Ｔ１，Ｔ２          サイリスタ
３ａ，３ｂ        サイリスタのアノード（Ｐ型アノード層）
３ａｃ，３ｂｃ    サイリスタのアノードのコンタクトホール
４ａ，４ｂ        サイリスタのゲート（Ｐ型ゲート層）
７ａ，７ｂ        サイリスタのカソード（Ｎ型カソード層）
Ｍ１，Ｍ２          ＭＯＳＦＥＴ
６ａ，６ｂ        ＭＯＳＦＥＴのベース（Ｐ型ベース層）
８ａ，８ｂ        ＭＯＳＦＥＴのソース（Ｎ型ソース層）
９ａ，９ｂ        ＭＯＳＦＥＴのドレイン（Ｎ型ドレイン層）
１３ａ，１３ｂ    ＭＯＳＦＥＴのゲート（ゲート電極）
Ｒ１，Ｒ２          抵抗
Ａ１１，Ａ１２      入力側端子
Ａ２１，Ａ２２      出力側端子
Ｌ１                発光ダイオード
【図１】
2004319827.tif 000003
【図２】
2004319827.tif 000004
【図３】
2004319827.tif 000005
【図４】
2004319827.tif 000006
【図５】
2004319827.tif 000007
【図６】
2004319827.tif 000008