(57)【要約】【課題】本発明は、所定の値域に属する全ての値に対応した複数の出力を有し、これらの出力の内、外部から指定された値域に属する全ての値に対応した出力のみに特定の論理値を出力するデコーダに関し、安価に汎用性が確保され、かつ多数の回路や素子を並行して選択できるデコーダを提供することを目的とする。【解決手段】規定の値域に属する複数Ｐの異なる値が個別に与えられ、この規定の値域の全てまたは一部に該当する共通の特定の値域にその値が属するか否かを判別し、その判別の結果としてこの特定の値域をデコードする複数Ｐの判別手段１１−１〜１１−Ｐの組み合わせとして構成される。【選択図】　　　図１
2004015613.tif 000002
【特許請求の範囲】
【請求項１】
規定の値域に属する複数Ｐの異なる値が個別に与えられ、この規定の値域の全てまたは一部に該当する共通の特定の値域にその値が属するか否かを判別し、その判別の結果としてこの特定の値域をデコードする複数Ｐの判別手段の組み合わせとして構成された
ことを特徴とするデコーダ。
【請求項２】
規定の値域に属する複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値に応じて、これらの出力に、その最小値以上の値に対応するか否かを示す二値情報を出力する上界特定手段と、
前記複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、かつ前記特定の値域に属する最大値に応じて、これらの出力に、その最大値以下の値に対応するか否かを示す二値情報を出力する下界特定手段と、
前記複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、これらの出力に、前記上界特定手段と前記下界特定手段との対応する出力に出力された二値情報の論理積を出力する共通界識別手段と
を備えたことを特徴とするデコーダ。
【請求項３】
規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報を出力する最小値デコード手段と、
前記最小値デコード手段の出力に対応した複数Ｐの出力を有し、その最小値デコード手段の出力の内、この最小値デコード手段によって出力された二値情報の値が「真」である出力と、その出力に前記昇順に隣接する全ての出力とに対応する出力とにこの二値情報の値「真」を引き渡す昇順引き渡し手段と、
前記複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ前記特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報を出力する最大値デコード手段と、
前記最大値デコード手段の出力に対応した複数Ｐの出力を有し、その最大値デコード手段の複数Ｐの出力の内、この最大値デコード手段によって出力された二値情報の値が「真」である出力と、その出力に前記降順に隣接する全ての出力とに対応する出力にこの二値情報の値「真」を引き渡す降順引き渡し手段と、
前記複数Ｐの異なる値の順に対応させて、前記昇順引き渡し手段と前記降順引き渡し手段とによって出力された二値情報の論理積を出力する共通界識別手段と
ことを特徴とするデコーダ。
【請求項４】
特定の値域に属する最小値の下位オーダの値となり得る複数ｐの異なる値に個別に対応した複数ｐの出力を有すると共に、その下位オーダの値をデコードし、これらの複数ｐの出力に、この下位オーダの値以上の値に対応するか否かを示す二値情報の列からなる第一の語を出力する最小値デコード手段と、
前記特定の値域を含む規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、これらの出力が前記最小値の上位オーダに対応付けられて等分されてなるブロックの内、この最小値が属するブロックと、そのブロックにこの昇順に連なる全てのブロックとに、前記最小値デコード手段によって出力された第一の語と、論理値が「真」であるビットのみからなる補完語とをそれぞれ出力する昇順引き渡し手段と、
前記最大値の下位オーダの値となり得る複数ｐの異なる値に個別に対応した複数ｐの出力を有すると共に、その下位オーダの値をデコードし、これらの複数ｐの出力に、この下位オーダの値以下の値に対応するか否かを示す二値情報の列からなる第二の語を出力する最大値デコード手段と、
前記規定の値域に属する複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、これらの出力が前記最大値の上位オーダに対応付けられて等分されてなるブロックの内、この最大値が属するブロックと、そのブロックにこの降順に連なる全てのブロックとに、前記最大値デコード手段によって出力された第二の語と、前記補完語とをそれぞれ出力する降順引き渡し手段と、
前記複数Ｐの異なる値の順に対応させて、前記昇順引き渡し手段と前記降順引き渡し手段とによってそれぞれ出力された語の論理積を出力する共通界識別手段と
を備えたことを特徴とするデコーダ。
【請求項５】
規定の値域の全てまたは一部に該当する特定の値域に属する最小値と最大値との共通の上位オーダをデコードし、その結果に基づいて、この規定の値域がその上位オーダに対応付けられて等分されてなる部分値域毎に、これらの最小値と最大値との双方と何れか一方とがそれぞれ含まれることを意味する第一ないし第三の属性と、この特定の値域においてこれらの第二および第三の属性を個別に有する部分値域の間に介在することを意味する第四の属性と、これらの何れの属性にも該当しないことを意味する第五の属性との内、該当する属性を識別する属性識別手段と、
前記最小値と前記最大値との上位オーダの下位に連なる下位オーダをデコードし、その結果に基づいて、前記複数の部分値域の内、前記最小値と最大値との双方と何れか一方とがそれぞれ含まれる第一ないし第三の部分値域を示すビット列として、第一ないし第三の部分復号語を生成する部分復号語生成手段と、
前記部分復号語生成手段によって生成された第一ないし第三の部分復号語と、前記特定の値域においてこれらの第二および第三の部分値域の間に介在する第四の部分値域を示すビット列である第四の部分復号語と、前記第一ないし第四の部分値域の何れにも該当しない第五の部分値域を示すビット列である第五の部分復号語との内、前記属性識別手段によって識別された属性に対応する部分復号語を前記部分値域毎に選択する選択手段と
を備えたことを特徴とするデコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、数値がとり得る個々の値に対応した複数の出力を有し、これらの出力の内、所望の値域に属する値に対応した出力に他の出力と異なる論理値を出力するデコーダに関する。
【０００２】
【従来の技術】
近年、通信装置、情報機器その他の電子機器には、製造者の間における競争の下で付加価値および性能の向上が厳しく要求され、このような要求を安価に、かつ確実に達成するために、ディジタル回路が多く適用されている。
また、このようなディジタル回路の内、メモリ、レジスタ、パッケージその他（これらを「メモリ等」と総称する。）が複数個備えられたディジタル回路では、これらのメモリ等の内、アクセスされ、あるいは稼働すべきメモリ等は、規定の形式で与えられる識別子の所定のフィールドの値をデコードするデコーダによって適宜選択される。
【０００３】
従来、このようなデコーダは、一般に、複数のメモリ等の内、単一のメモリ等を選択する機能を有するが、デコードの対象となった値に予め関連付けられた（例えば、その値とこの値に連なる）複数のメモリ等を並行して選択する機能は有していなかった。
なお、このような複数のメモリ等を並行して選択するデコーダは、例えば、図２１に示すように、下記の要素の組み合わせとして実現され得る。
【０００４】
・　デコードの対象となる値（ここでは、簡単のため、整数であると仮定する。）の値域の全体に亘って、シーケンシャルな計数値の更新が可能であり、かつ外部からその値が初期値としてプリセットされると共に、入力されるクロック信号に応じて十分に高速に計数を行うことができるカウンタ１６１
・　上述した値域に属する全ての値に対応した出力を有し、これらの出力の内、カウンタ１６１によって出力され、かつ更新される計数値を順次デコードすることによって、個々の計数値に対応した出力のみの論理値を特定の値に設定する基本デコーダ１６２
【０００５】
【発明が解決しようとする課題】
ところで、図２１に示すデコーダでは、所要の周期や頻度で選択されるべきメモリ等の数が大きな値となるほど、上述したクロック信号の周波数も高い値に設定されなければならないために、所望の応答性や性能が達成され難かった。
さらに、このような高い周波数に対して応答可能なカウンタ１６１および基本デコーダ１６２は、一般に、適用された素子に固有の最大の速度だけではなく、消費電力、実装性、熱設計等に多くの制約を伴うために、実際には適用され難い場合が多かった。
【０００６】
なお、多数のメモリ等を同時に選択することは、例えば、図２１に示すデコーダであっても、既述のカウンタ１６１および基本デコーダ１６２が十分に高速に作動し得る場合には、その基本デコーダ１６２の出力に個別に対応した一次ラッチと、これらの一次ラッチの出力を所定の時点で同時に保持する二次ラッチが備えられることによって達成され得る。
【０００７】
しかし、このようにして構成されたデコーダは、基本デコーダ１６２によってデコードされ得る値の値域が広いほど、上述した一次ラッチおよび二次ラッチの総合的な回路の規模が著しく増大するために、実際には適用され難い場合が多かった。
また、大容量の通信設備等の保守および運用の過程では、何らかのデコーダによって、例えば、数千に亘る多数のパッケージやチャネルの稼働にかかわる規制やその規制の解除が数百マイクロ秒以内に完結することに併せて、これらの規制や解除の対象となるパッケージやチャネルの組み合わせにかかわる柔軟な変更が可能であることが要求される。
【０００８】
本発明は、安価に汎用性が確保され、かつ多数の回路や素子を並行して選択できるデコーダを提供することを目的とする。
【０００９】
【課題を解決するための手段】
図１は、本発明の第一の原理ブロック図である。
請求項１に記載の発明では、複数Ｐの判別手段１１−１〜１１−Ｐは、規定の値域に属する複数Ｐの異なる値が個別に与えられ、この規定の値域の全てまたは一部に該当する共通の特定の値域にその値が属するか否かを判別し、その判別の結果としてこの特定の値域をデコードする。
このような判別の処理は、判別手段１１−１〜１１−Ｐが個別に構成され、これらの判別手段１１−１〜１１−Ｐの間で如何なる資源も共用されない限り、並行して行われる。
【００１０】
したがって、構成の標準化と規模の縮小とが図られると共に、上述した規定の値域に属する値の数Ｐが大きい場合であっても、応答が高速に行われる。
図２は、本発明の第二の原理ブロック図である。
請求項２に記載の発明では、上界特定手段２１は、規定の値域に属する複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値に応じて、これらの出力に、その最小値以上の値に対応するか否かを示す二値情報を出力する。下界特定手段２２は、複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、かつ特定の値域に属する最大値に応じて、これらの出力に、その最大値以下の値に対応するか否かを示す二値情報を出力する。共通界識別手段２３は、複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、これらの出力に、上界特定手段２１と下界特定手段２２との対応する出力に出力された二値情報の論理積を出力する。
【００１１】
これらの上界特定手段２１、下界特定手段２２および共通界識別手段２３は、シーケンシャル回路を何ら含むことなく構成が可能であるので、これらの手段を構成する回路に固有の伝搬遅延時間内に速やかに応答する。
したがって、上述した最小値と最大値との差が広範に可変され得る場合であっても、これらの最大値と最小値との対は、確度高く、かつ高速にデコードされる。
【００１２】
図３は、本発明の第三の原理ブロック図である。
請求項３に記載の発明では、最小値デコード手段３１は、規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報を出力する。昇順引き渡し手段３２は、最小値デコード手段３１の出力に対応した複数Ｐの出力を有し、その最小値デコード手段３１の出力の内、この最小値デコード手段３１によって出力された二値情報の値が「真」である出力と、その出力に昇順に隣接する全ての出力とに対応する出力とにこの二値情報の値「真」を引き渡す。最大値デコード手段３３は、複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報を出力する。降順引き渡し手段３４は、最大値デコード手段３３の出力に対応した複数Ｐの出力を有し、その最大値デコード手段３３の複数Ｐの出力の内、この最大値デコード手段３３によって出力された二値情報の値が「真」である出力と、その出力に降順に隣接する全ての出力とに対応する出力にこの二値情報の値「真」を引き渡す。共通界識別手段３５は、複数Ｐの異なる値の順に対応させて、昇順引き渡し手段３２と降順引き渡し手段３４とによって出力された二値情報の論理積を出力する。
【００１３】
これらの最小値デコード手段３１、昇順引き渡し手段３２、最大値デコード手段３３、降順引き渡し手段３４および共通界識別手段３５は、何れもシーケンシャル回路を含むことなく構成され得る。
したがって、既述の連係を可能する機能分散の下で構成のモジュール化が図られ、かつ信頼性が高く維持される。
【００１４】
図４は、本発明の第四の原理ブロック図である。
請求項４に記載の発明では、最小値デコード手段４１は、特定の値域に属する最小値の下位オーダの値となり得る複数ｐの異なる値に個別に対応した複数ｐの出力を有すると共に、その下位オーダの値をデコードし、これらの複数ｐの出力に、この下位オーダの値以上の値に対応するか否かを示す二値情報の列からなる第一の語を出力する。昇順引き渡し手段４２は、特定の値域を含む規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、これらの出力が前記最小値の上位オーダに対応付けられて等分されてなるブロックの内、この最小値が属するブロックと、そのブロックにこの昇順に連なる全てのブロックとに、最小値デコード手段４１によって出力された第一の語と、論理値が「真」であるビットのみからなる補完語とをそれぞれ出力する。最大値デコード手段４３は、最大値の下位オーダの値となり得る複数ｐの異なる値に個別に対応した複数ｐの出力を有すると共に、その下位オーダの値をデコードし、これらの複数ｐの出力に、この下位オーダの値以下の値に対応するか否かを示す二値情報の列からなる第二の語を出力する。降順引き渡し手段４４は、規定の値域に属する複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、これらの出力が最大値の上位オーダに対応付けられて等分されてなるブロックの内、この最大値が属するブロックと、そのブロックにこの降順に連なる全てのブロックとに、最大値デコード手段４３によって出力された第二の語と、補完語とをそれぞれ出力する。共通界識別手段４５は、複数Ｐの異なる値の順に対応させて、昇順引き渡し手段４２と降順引き渡し手段４４とによってそれぞれ出力された語の論理積を出力する。
【００１５】
すなわち、上述した最小値と最大値とは、既述のブロック単位に並行してデコードされる。
したがって、これらの最小値と最大値とは、両者の差が著しく大きくなり得る場合であっても、ハードウエアの規模が大きくなり、または応答時間が過度に長くなることなく、デコードされる。
【００１６】
図５は、本発明の第五の原理ブロック図である。
請求項５に記載の発明では、属性識別手段５１は、規定の値域の全てまたは一部に該当する特定の値域に属する最小値と最大値との共通の上位オーダをデコードし、その結果に基づいて、この規定の値域がその上位オーダに対応付けられて等分されてなる部分値域毎に、これらの最小値と最大値との双方と何れか一方とがそれぞれ含まれることを意味する第一ないし第三の属性と、この特定の値域においてこれらの第二および第三の属性を個別に有する部分値域の間に介在することを意味する第四の属性と、これらの何れの属性にも該当しないことを意味する第五の属性との内、該当する属性を識別する。部分復号語生成手段５２は、最小値と最大値との上位オーダの下位に連なる下位オーダをデコードし、その結果に基づいて、複数の部分値域の内、最小値と最大値との双方と何れか一方とがそれぞれ含まれる第一ないし第三の部分値域を示すビット列として、第一ないし第三の部分復号語を生成する。選択手段５３は、部分復号語生成手段５２によって生成された第一ないし第三の部分復号語と、特定の値域においてこれらの第二および第三の部分値域の間に介在する第四の部分値域を示すビット列である第四の部分復号語と、第一ないし第四の部分値域の何れにも該当しない第五の部分値域を示すビット列である第五の部分復号語との内、属性識別手段５１によって識別された属性に対応する部分復号語を部分値域毎に選択する。
【００１７】
すなわち、最小値と最大値とは、上述した部分値域毎に、既述の第一ないし第五の部分復号語が並行して選択されることによって、確実にデコードされる。
したがって、最小値と最大値とは、両者の差が著しく大きな値となり得る場合であっても、ハードウエアの規模が大きくなり、または応答時間が過度に長くなることなく、高速にデコードされる。
【００１８】
図６は、本発明の第六の原理ブロック図である。
請求項２に記載の発明に関連した第一の発明では、最小値デコード手段３１は、規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報を出力する。最大値デコード手段３３は、複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報を出力する。論理和ゲート３２Ｇ−１〜３２Ｇ−Ｐは、昇順に対応する順序で縦続接続され、かつ一方の入力に最小値デコード手段３１が有する複数Ｐの出力が個別に接続されると共に、規定の値域の内、特定の値域を示すビット列を出力する。ゲート３５Ｇ−１〜３５Ｇ−（Ｐ−１）は、論理和ゲート３２Ｇ−１〜３２Ｇ−Ｐの段間に個別に配置されると共に、これらの段間の内、最大値デコード手段３３によって降順に出力された二値情報の値が「真」である段間の伝達を阻止する。
【００１９】
すなわち、最小値と最大値とは、最大値デコード手段３３によって行われるその最大値のデコードの結果に応じて、上述した論理和ゲート３２Ｇ−１〜３２Ｇ−Ｐの段間における無用な伝搬遅延の発生が阻止されつつデコードされる。
したがって、構成の簡略化に併せて、応答の高速化が図られる。
図７は、本発明の第七の原理ブロック図である。
【００２０】
請求項２に記載の発明に関連した第二の発明では、最小値デコード手段３１は、規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報を出力する。最大値デコード手段３３は、複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報を出力する。論理和ゲート３４Ｇ−１〜３４Ｇ−Ｐは、降順に対応する順序で縦続接続され、かつ一方の入力に最大値デコード手段３３が有する複数Ｐの出力が個別に接続されると共に、規定の値域の内、前記特定の値域を示すビット列を出力する。ゲート３６Ｇ−１〜３６Ｇ−（Ｐ−１）　は、論理和ゲート３４Ｇ−１〜３４Ｇ−Ｐの段間に個別に配置されると共に、これらの段間の内、最小値デコード手段３１によって昇順に出力された二値情報の値が「真」である段間の伝達を阻止する。
【００２１】
すなわち、最小値と最大値とは、最小値デコード手段３１によって行われるその最小値のデコードの結果に応じて、上述した論理和ゲート３４Ｇ−１〜３４Ｇ−Ｐの段間における無用な伝搬遅延の発生が阻止されつつデコードされる。
したがって、構成の簡略化に併せて、応答の高速化が図られる。
図８は、本発明の第八の原理ブロック図である。
【００２２】
請求項２に記載の発明に関連した第三の発明では、最小値デコード手段３１Ａは、規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報ｂ１〜ｂＰを出力する。最大値デコード手段３３Ａは、複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報Ｂ１〜ＢＰを出力する。組み合わせ回路３４Ｃ−１〜３４Ｃ−Ｐは、複数Ｐの異なる値にその値の順Ｓ（＝１〜Ｐ）に個別に対応し、かつ二値情報ｂＳ、ＢＳと、昇順に先行する組み合わせ回路３４Ｃ−（Ｓ−１）から引き渡された二値情報ｂＳ−１と、降順に先行する組み合わせ回路３４Ｃ−（Ｓ＋１）から引き渡された二値情報ＢＳ＋１とに対して、（ｂＳ・ＢＳ−）∨（ｂＳ−１・ＢＳ＋１−）と、（ｂＳ−・ＢＳ）∨（ｂＳ−１−・ＢＳ＋１）とに相当する論理値をこれらの組み合わせ回路３４Ｃ−（Ｓ＋１）、３４Ｃ−（Ｓ−１）に引き渡すと共に、ｂＳ∨ＢＳ∨ｂＳ−１∨ＢＳ＋１に相当する論理値を出力する。
【００２３】
すなわち、最小値と最大値とは、構成が共通であって縦続接続された組み合わせ回路３４Ｃ−１〜３４Ｃ−Ｐによって、その縦続接続の双方向における無用な伝搬遅延が回避されつつ確実にデコードされる。
したがって、構成の標準化に併せて応答性の向上が図られる。
請求項３に記載の発明の第一の下位概念の発明では、昇順引き渡し手段３２は、その昇順引き渡し手段３２が有する複数Ｐの出力に個別に出力が接続され、かつ縦続接続された論理和ゲート３２ｇ−１〜３２ｇ−Ｐを有すると共に、最小値の上位オーダをデコードし、これらの論理和ゲート３２ｇ−１〜３２ｇ−Ｐの内、複数Ｐの出力がこの上位オーダに対応付けられて等分されてなるブロック毎に昇順に最先に対応する論理和ゲートを介して、このデコードの結果を反映させる。降順引き渡し手段３４は、その降順引き渡し手段３４が有する複数Ｐの出力に出力が個別に接続され、かつ縦続接続された論理和ゲート３４ｇ−１〜３４ｇ−Ｐを有すると共に、最大値の上位オーダをデコードし、これらの論理和ゲート３４ｇ−１〜３４ｇ−Ｐの内、複数Ｐの出力がこの上位オーダに対応付けられて等分されてなるブロック毎に降順に最先に対応する論理和ゲートを介して、このデコードの結果を反映させる。
【００２４】
すなわち、昇順引き渡し手段３２に備えられた論理和ゲート３２ｇ−１〜３２ｇ−Ｐと、降順引き渡し手段３４に備えられた３４ｇ−１〜３４ｇ−Ｐとの段間における論理値の引き渡しは、それぞれ最小値と最大値との下位オーダの値として表され得る最大の値の数に等しい段数の単位に並行して行われる。
したがって、構成が簡略化され、かつ応答性が高められる。
【００２５】
請求項３に記載の発明に関連した第一の発明では、論理和ゲート３２ｇ−１〜３２ｇ−Ｐと論理和ゲート３４ｇ−１〜３４ｇ−Ｐとの全てまたは一部は、規定の値域において最小値と最大値となり得る値の分布の下で総合的な伝搬遅延時間が平均的に短縮される論理で構成される。
すなわち、最小値と最大値とのデコードは、これらの最小値と最大値との分布の分散が過度に大きな値とならない限り、高速に達成される。
【００２６】
したがって、構成が著しく複雑化し、あるいはコストが大幅に増加することなく、応答性が高められる。
請求項３に記載の発明に関連した第二の発明では、論理和ゲート３２ｇ−１〜３２ｇ−Ｐの段間と、論理和ゲート３４ｇ−１〜３４ｇ−Ｐの段間との双方もしくは一方の一部には、値が「真」である二値情報の伝搬遅延時間が短縮される迂回路が形成される。
【００２７】
すなわち、論理和ゲート３２ｇ−１〜３２ｇ−Ｐの縦続接続と、論理和ゲート３４ｇ−１〜３４ｇ−Ｐの縦続接続とに伴うこれらのオアゲートの総合的な伝搬遅延時間の短縮が図られる。
したがって、構成が大幅に複雑化することなく、応答性が確実に高められる。請求項２に記載の発明の下位概念の発明では、上界特定手段２１、下界特定手段２２および共通界識別手段２３の全てまたは一部が有する複数Ｐビットの出力は、最小値と最大値とに同期して作動する規定のバスまたはポートとして構成される。
【００２８】
すなわち、これらのバスやポートを介して所望の方式に基づくインタフェースが実現される。
したがって、構成の標準化に併せて、布線の本数の削減が可能となり、外部とのインタフェースにかかわる柔軟性が確保される。
【００２９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図９は、本発明の第一の実施形態を示す図である。
図において、比較器９１−１〜９１−Ｐの第一および第二の入力には、下限値Ｌと上限値Ｕとがそれぞれ並列に入力される。これらの比較器９１−１〜９１−Ｐは、上述した下限値Ｌと上限値Ｕとの対として指定され得る最も広い値域（以下、「最広値域」という。）に属する異なる整数（ここでは、簡単のため、「０」〜「Ｐ−１」からなるＰ個の整数であると仮定する。）にそれぞれ対応する。さらに、比較器９１−１〜９１−Ｐの第三の入力には、これらの整数「０」〜「Ｐ−１」の内、それぞれに対応する単一の整数が基準値として与えられ、これらの比較器９１−１〜９１−Ｐの出力には、後述する１ビットの二値情報が出力される。
【００３０】
以下、図９を参照して本発明の第一の実施形態の動作を説明する。
まず、比較器９１−１〜９１−Ｐに共通の事項については、添え文字「１」〜「Ｐ」の何れにも該当し得る添え文字「ｃ」を用いて表記し、かつ上述した基準値「０」〜「Ｐ−１」については、基準値「ｃ−１」と表記する。
比較器９１−ｃは、上述した最広値域の内、既述の下限値Ｌ以上であって上限値Ｕ以下である整数の集合である値域（以下、「カレント値域」という。）に「基準値「ｃ−１」が属するか否かを定常的に判別し、その判別の結果である真偽をそれぞれ論理値「１」、「０」で示す二値情報を出力する。
【００３１】
このような処理は比較器９１−１〜９１−Ｐの全てによって並行して行われるので、最広値域に属するＰ個の整数に個別に対応する二値情報の内、カレント値域に属する整数に対応した二値情報のみの論理値が「１」に設定され、かつ残りの二値情報の論理値が「０」に設定される。
また、比較器９１−１〜９１−Ｐは、必ずしも共通の組み合わせ回路からなる「ウインドウコンパレータ」として構成されなくてもよく、例えば、総合的な回路規模の低減と消費電力の節減とに併せて、応答性の向上が図られるように、「下限値Ｌおよび上限値Ｍを示す符号の体系に整合し、これらの下限値Ｌおよび上限値Ｍと上述した基準値との大小関係が確実に判別される最適な組み合わせ回路」として構成されてもよい。
【００３２】
したがって、本実施形態によれば、回路規模の増加が適正に抑えられ、かつ定常的に応答する組み合わせ回路として構成された比較器９１−１〜９１−Ｐによって、所望のカレント値域に対応する二値情報のみの論理値が「１」となるデコーダが確実に達成され、かつ最広値域の幅が広い場合であっても安定に高速な応答が確保される。
【００３３】
なお、上述した「最広値域」および「カレント値域」については、以下の第二ないし第七の実施形態の何れにおいても、既述の下限値Ｌおよび上限値Ｕとの関連性において共通であるので、以下では、再度の説明を省略する。
図１０は、本発明の第二の実施形態を示す図である。
図において、基本デコーダ１０１Ｌの入力には下限値Ｌが入力され、かつ基本デコーダ１０１Ｕの入力には上限値Ｕが入力される。これらの基本デコーダ１０１Ｌ、１０１Ｕが個別に有する複数Ｐビットの出力は、それぞれオア部１０２Ｌ、１０２Ｕを介してアンド部１０３の対応する入力に接続され、そのアンド部１０３が有する複数Ｐビットの出力にはそれぞれ対応する２値情報が出力される。
【００３４】
オア部１０２Ｌは、下記の通りに構成される。
・　一方の入力に基本デコーダ１０１Ｌの第一ないし第Ｐの出力がそれぞれ接続されたオアゲート１０４Ｌ−１〜１０４Ｌ−Ｐが備えられる。
・　これらのオアゲート１０４Ｌ−１〜１０４Ｌ−Ｐの内、オアゲート１０４Ｌ−１の他方の入力には論理値「０」が定常的に与えられる。
【００３５】
・　オアゲート１０４Ｌ−１〜１０４−Ｐの出力は、アンド部１０３の対応する入力（以下、それぞれ「第一の下位入力」〜「第Ｐの下位入力」という。）にそれぞれ接続される。
・　さらに、オアゲート１０４Ｌ−１〜１０４−（Ｐ−１）の出力は、オアゲート１０４Ｌ−２〜１０４−Ｐの他方の入力に接続される。
【００３６】
オア部１０２Ｕは、下記の通りに構成される。
・　一方の入力に基本デコーダ１０１Ｕの第一ないし第Ｐの出力がそれぞれ接続されたオアゲート１０４Ｕ−１〜１０４Ｕ−Ｐが備えられる。
・　これらのオアゲート１０４Ｕ−１〜１０４Ｕ−Ｐの内、オアゲート１０４Ｕ−Ｐ　の他方の入力には論理値「０」が定常的に与えられる。
【００３７】
・　オアゲート１０４Ｕ−１〜１０４−Ｐの出力は、アンド部１０３の対応する入力（以下、それぞれ「第一の上位入力」〜「第Ｐの上位入力」という。）にそれぞれ接続される。
・　さらに、オアゲート１０４Ｕ−１〜１０４−（Ｐ−１）の出力は、オアゲート１０４Ｕ−２〜１０４−Ｐの他方の入力に接続される。
【００３８】
アンド部１０３は、上述した「第一の下位入力」〜「第Ｐの下位入力」（「第一の上位入力」〜「第Ｐの上位入力」）に個別に対応し、かつ上述した整数「１」〜「Ｐ」の何れにも該当し得る整数Ｃに対して、下記の条件を満たすＰ個のアンドゲート１０５−Ｃの集合（符号「１０５−１」〜「１０５−Ｐ」で示される。）の集合として構成される。
【００３９】
・　一方の入力に第Ｃの下位入力（オアゲート１０４Ｌ−Ｃの出力）が接続され、他方の入力に第Ｃの上位入力（オアゲート１０４Ｕ−Ｃの出力）が接続される。
・　アンド部１０３が有する複数Ｐビットの出力の内、対応する１ビットの出力として既述の二値情報を出力する。
以下、図１０を参照して本発明の第二の実施形態の動作を説明する。
【００４０】
基本デコーダ１０１Ｌは、その基本デコーダ１０１Ｌによって出力されるべきＰビットの内、下限値Ｌとして与えられたａ（０≦ａ≦Ｐ−１）に対して第（ａ＋１）のビットのみの論理値を「１」に設定し、かつ他の全てのビットの論理値を「０」に設定する。
オア部１０２Ｌでは、そのオア部１０２Ｌによってアンド部１０３の第一ないし第Ｐの下位入力に与えられるべきＰビットの内、第（ａ＋１）ないし第Ｐビットの全ての論理値は、オアゲート１０４Ｌ−（ａ＋１）と、そのオアゲート１０４Ｌ−（ａ＋１）の出力に順次縦続接続されたオアゲート１０４Ｌ−（ａ＋２）〜１０４Ｌ−Ｐによって「１」に設定され、かつ他の全てのビットの論理値は、オーゲート１０４Ｌ−１〜１０４Ｌ−ａによって「０」に設定される。
【００４１】
一方、基本デコーダ１０１Ｕは、その基本デコーダ１０１Ｕによって出力されるべきＰビットの内、上限値Ｕとして与えられたｂ（０≦ｂ≦Ｐ−１）に対して第（ｂ＋１）のビットのみの論理値を「１」に設定し、かつ他の全てのビットの論理値を「０」に設定する。
オア部１０２Ｕでは、そのオア部１０２Ｕによってアンド部１０３の第一ないし第Ｐの上位入力に与えられるべきＰビットの内、第ｂ（≧１）ないし第１のビットの全ての論理値は、オアゲート１０４Ｕ−ｂと、そのオアゲート１０４Ｕ−ｂの出力に順次縦続接続されたオアゲート１０４Ｕ−（ｂ−１）〜１０４Ｕ−１によって「１」に設定され、かつ他の全てのビットの論理値は、オーゲート１０４Ｕ−（ｂ＋１）〜１０４Ｕ−Ｐによって「０」に設定される。
【００４２】
すなわち、アンド部１０３の第一ないし第Ｐの下位入力には、最広値域の内、下限値Ｌ（＝ａ）以上の値に対応するビットのみの論理値が「１」に設定されてなるビットパターン（以下、「上界パターン」という。）が与えられ、かつ第一ないし第Ｐの上位入力には、この最広値域の内、上限値Ｕ（＝ｂ）以下の値に対応するビットのみの値が「１」に設定されてなるビットパターン（以下、「下界パターン」という。）が与えられる。
【００４３】
アンドゲート１０５−１〜１０５−Ｐは、最広値域との対応関係を保ちつつこれらの上界パターンと下界パターンとの論理積をとることによって、Ｐビットのビットパターン（以下、「出力パターン」という。）を生成する。
このように本実施形態によれば、シーケンシャル回路を何ら含むことなく構成され、かつ固有の伝搬遅延時間内に定常的に応答する基本デコーダ１０１Ｌ、１０１Ｕ、オア部１０２Ｌ、１０２Ｕおよびアンド部１０３の連係の下で、下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）との対は、「最広値域の内、その下限値ａ以上であり上限値ｂ以下である整数の集合として定義される所望の値域に対応すると共に、隣接した（ｂ−ａ＋１）ビットのみの論理値が「１」に設定された出力パターン」にデコードされる。
【００４４】
したがって、上述した下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）との対として指定される所望の値域が広範に可変され得る場合であっても、その値域に対応する全てのハードウエアを速やかに並行して選択することが可能となる。
なお、本実施形態では、基本デコーダ１０１Ｌ、１０１Ｕ、オア部１０２Ｌ、１０２Ｕおよびアンド部１０３の全てが正論理に基づいて作動する組み合わせ回路として構成されている。
【００４５】
しかし、本発明はこのような構成に限定されず、例えば、図１１に示すように、下記の点で本実施形態と異なる組み合わせ回路が適用されることによって負論理に基づいて作動し、かつ最広値域におけるカレント値域の分布の下で平均的な応答性が高められてもよい。
・　オア部１０２Ｌに備えられたオアゲート１０４Ｌ−１〜１０４Ｌ−Ｐの間における縦続接続の方向と、１０２Ｕに備えられたオアゲート１０４Ｕ−１〜１０４Ｕ−Ｐの間における縦続接続の方向との双方が反対に設定される。
【００４６】
・　アンドゲート１０５−１〜１０５−Ｐにそれぞれ代わるノアゲート１０５Ａ−１〜１０５Ａ−Ｐからなるノア部１０３Ａがアンド部１０３に代えて備えられる。
また、本実施形態では、オア部１０２Ｌ、１０２Ｕの応答性は、最広値域に属する整数の数Ｐが大きいほど低下する。
しかし、本発明はこのような構成に限定されず、例えば、図１２に太線で示すように、下記の通りに構成されることによって、オアゲート１０４Ｌ−１〜１０４Ｌ−Ｐの縦続接続と、オアゲート１０４Ｕ−１〜１０４Ｕ−Ｐの縦続接続とに伴うこれらのオアゲートの総合的な伝搬遅延時間の短縮が図られることによって、応答性の向上が図られてもよい。
【００４７】
・　縦続接続されたオアゲート１０４Ｌ−１〜１０４Ｌ−Ｐと、縦続接続されたオアゲート１０４Ｕ−１〜１０４Ｕ−Ｐとの一部が同じ頻度で３入力オアゲートに置換される。
・　これらの３入力オアゲートの何れについても、対応する２入力オアゲートとの代替に伴って追加された入力に、該当する３入力オアゲートより複数段に亘って前段に配置されたオアゲートの出力が直結される。
【００４８】
さらに、本実施形態では、基本デコーダ１０１Ｌ、１０１Ｕおよびオアゲート１０４Ｌ−１〜１０４Ｌ−Ｐ、１０４Ｕ−１〜１０４Ｕ−Ｐが個別の回路（集積回路であってもよい。）やパッケージとして構成されている。
しかし、本発明はこのような構成に限定されず、例えば、オアゲート１０４Ｌ−１〜１０４Ｌ−Ｐの一部または全てと基本デコーダ１０１Ｌとが併合され、あるいは（さらに）オアゲート１０４Ｕ−１〜１０４Ｕ−Ｐの一部または全てと基本デコーダ１０１Ｕとが併合されることによって、ハードウエアの構成にかかわる総合的な最適化、規模の縮小、応答時間の短縮等が図られてもよい。
【００４９】
図１３は、本発明の第三の実施形態を示す図である。
本実施形態の構成は、下記の点で図１０に示す第二の実施形態の構成と異なる。
・　基本デコーダ１０１Ｌに代えて、下限値Ｌ（＝ａ）の下位オーダの値ａＬと上位オーダの値（＝ａＨ）とがそれぞれ入力される２つの基本デコーダ１０１Ｌ−Ｌ、１０１Ｌ−Ｈが備えられる。
【００５０】
・　基本デコーダ１０１Ｕに代えて、上限値Ｕ（＝ｂ）の下位オーダの値ｂＬと上位オーダの値（＝ｂＨ）とがそれぞれ入力される２つの基本デコーダ１０１Ｕ−Ｌ、１０１Ｕ−Ｈが備えられる。
・　オア部１０２Ｌに代えて、基本デコーダ１０１Ｌ−Ｌ、１０１Ｌ−Ｈにそれぞれ縦続接続されたオア部１０２Ｌ−Ｌ、１０２Ｌ−Ｈが備えられる。
【００５１】
・　オア部１０２Ｈに代えて、基本デコーダ１０１Ｈ−Ｌ、１０１Ｈ−Ｈにそれぞれ縦続接続されたオア部１０２Ｕ−Ｌ、１０２Ｕ−Ｈが備えられる。
・　これらのオア部１０２Ｌ−Ｌ、１０２Ｌ−Ｈとアンド部１０３との段間にセレクタ１１１Ｌが配置され、このセレクタ１１１Ｌの選択入力に基本デコーダ１０１Ｌ−Ｈの出力が接続される。
【００５２】
・　これらのオア部１０２Ｕ−Ｌ、１０２Ｕ−Ｈとアンド部１０３との段間にセレクタ１１１Ｕが配置され、このセレクタ１１１Ｕの選択入力に基本デコーダ１０１Ｕ−Ｈの出力が接続される。
以下、図１３を参照して本発明の第三の実施形態の動作を説明する。
基本デコーダ１０１Ｌ−Ｌおよびオア部１０２Ｌ−Ｌは、下限値Ｌ（＝ａ）に代えて上述した「下位オーダの値ａＬ」に応答する点を除いて、図１０に示す１０１Ｌおよびオア部１０２Ｌと基本的に同様の処理を行うことによって、下記の「部分上界パターン」を生成する。
【００５３】
ここに、「部分上界パターン」は、既述の下限値Ｌ（＝ａ）が純二進数コードで与えられる場合には、最広値域が２ａＨ等分されてなる「区分値域」の内、下限値Ｌ（＝ａ）が属する（含まれる）区分値域（以下、「下端区分値域」という。）において、『ａＬ以上の値に対応するビットのみの論理値が「１」に設定されてなるビットパターン』を意味する。
【００５４】
また、基本デコーダ１０１Ｌ−Ｈは基本的に図１０に示す基本デコーダ１０１Ｌおよびオア部１０２Ｌと同様の処理を行い、かつオア部１０２Ｌ−Ｈ　は、その基本デコーダ１０１Ｌ−Ｈと連係することによって、下記の「部分上界マスクパターン」を生成する。
ここに、「部分上界マスクパターン」は、下限値Ｌ（＝ａ）が純二進数コードで与えられる場合には、『最広値域が２ａＨ等分されてなる個々の「区分値域」に対応したビットの列として構成され、これらのビットの内、下限値Ｌ（＝ａ）以上の値が属する（含まれる）全ての「区分値域」に対応するビットのみの論理値が「１」に設定されてなるビットパターン』を意味する。
【００５５】
また、基本デコーダ１０１Ｕ−Ｌおよびオア部１０２Ｕ−Ｌは、上限値Ｕ（＝ｂ）に代えて上述した「下位オーダの値ｂＬ」に応答する点を除いて、図１０に示す１０１Ｕおよびオア部１０２Ｕと基本的に同様の処理を行うことによって、下記の「部分下界パターン」を生成する。
ここに、「部分下界パターン」は、既述の上限値Ｕ（＝ｂ）が純二進数コードで与えられる場合には、最広値域が２ｂＨ等分されてなる「区分値域」の内、上限値Ｕ（＝ｂ）が属する（含まれる）区分値域（以下、「上端区分値域」という。）において、『ｂＬ以上の値に対応するビットのみの論理値が「１」に設定されてなるビットパターン』を意味する。
【００５６】
また、基本デコーダ１０１Ｕ−Ｈ　は基本的に図１０に示す基本デコーダ１０１Ｕおよびオア部１０２Ｕと同様の処理を行い、かつオア部１０２Ｕ−Ｈ　は、その基本デコーダ１０１Ｕ−Ｈと連係することによって、下記の「部分下界マスクパターン」を生成する。
ここに、「部分下界マスクパターン」は、既述の上限値Ｕ（＝ｂ）が純二進数コードで与えられる場合には、『最広値域が２ｂＨ等分されてなる個々の「区分値域」に対応したビットの列として構成され、これらのビットの内、上限値Ｕ（＝ｂ）以上の値が属する（含まれる）全ての「区分値域」に対応するビットのみの論理値が「１」に設定されてなるビットパターン』を意味する。
【００５７】
さらに、セレクタ１１１Ｌは、基本デコーダ１０１Ｌ−Ｈによって出力され、かつ既述の「最広値域が２ａＨ等分されてなる個々の区分値域に対応した２ａＨビットのデコード結果」に併せて、上述した「部分上界パターン」および「部分上界マスクパターン」に基づいて、これらの区分値域毎に規定された下記の処理を　これらの全ての区分値域について並行して行うことによって、既述の第二の実施形態におけるオア部１０２Ｌと同様に「上界パターン」を生成すると共に、その「上界パターン」をアンド部１０３の上位入力に与える。
【００５８】
・　該当する区分値域に対応するデコード結果の論理値が「１」である場合には、その区分値域に対応する出力に上述した「部分上界パターン」を出力する。
・　「部分上界マスクパターン」を構成するビットの内、該当する区分値域に対応するビットの論理値が「１」である場合には、その区分値域に対応する出力に論理値「１」の列を出力する。
【００５９】
・　上記の何れの場合にも該当しない場合には、該当する区分値域に対応した出力に論理値「０」の列を出力する。
また、セレクタ１１１Ｕは、基本デコーダ１０１Ｕ−Ｈによって出力され、かつ既述の「最広値域が２ｂＨ等分されてなる個々の区分値域に対応した２ｂＨビットのデコード結果」に併せて、上述した「部分下界パターン」および「部分下界マスクパターン」に基づいて、これらの区分値域毎に規定された下記の処理を　これらの全ての区分値域について並行して行うことによって、既述の第二の実施形態におけるオア部１０２Ｕと同様に「下界パターン」を生成すると共に、その「下界パターン」をアンド部１０３の上位入力に与える。
【００６０】
・　該当する区分値域に対応するデコード結果の論理値が「１」である場合には、その区分値域に対応する出力に上述した「部分下界パターン」を出力する。
・　「部分下界マスクパターン」を構成するビットの内、該当する区分値域に対応するビットの論理値が「１」である場合には、その区分値域に対応する出力に論理値「１」の列を出力する。
【００６１】
・　上記の何れの場合にも該当しない場合には、該当する区分値域に対応した出力に論理値「０」の列を出力する。
すなわち、セレクタ１１１Ｌ、１１１Ｕは、何れも最広値域が等分されてなる区分値域毎に、下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）との双方もしくは何れか一方の有無と、その最広値域における「これらの下限値Ｌ（＝ａ）や上限値Ｕ（＝ｂ）が含まれる区分値域」との相対的な位置とに基づいて、２ａＬビットからなるビットパターン毎に並列に「上界パターン」を設定し、かつ２ａＬビットからなるビットパターン毎に並列に「下界パターン」を設定する。
【００６２】
したがって、本実施形態によれば、下限値Ｌと上限値Ｕとの差が広範に変化し得る場合であっても、ハードウエアの規模の増加が抑えられつつ応答性が高く維持される。
図１４は、本発明の第四の実施形態を示す図である。
本実施形態には、図１０に示すオア部１０２Ｌ、１０２Ｕおよびアンド部１０３に代えて下記のデコード支援部１２０が備えられる。
【００６３】
デコード支援部１２０は、以下の通りに構成される。
・　一方の入力が基本デコーダ１０１Ｌが有するＰビットの出力にそれぞれ接続され、かつ図１０に示すアンド部１０３に代わる最終段として配置されたオアゲート１２１−１〜１２１−Ｐが備えられる。
・　単一の正論理入力と単一の負論理入力とを個別に有し、これらの正論理入力と負論理入力とに、オアゲート１２１Ｌ−１〜１２１−（Ｐ−１）の出力と基本デコーダ１０１Ｕの第１ないし第（Ｐ−１）の出力とにそれぞれ直結されると共に、出力がそれぞれオアゲート１２１Ｌ−２〜１２１−Ｐの他方の入力に接続されたアンドゲート１２２−１〜１２２−（Ｐ−１）が備えられる。
【００６４】
・オアゲート１２１−１の他方の入力には、規定の論理値「０」が定常的に与えられる。
以下、図１４を参照して本発明の第四の実施形態の動作を説明する。
オアゲート１２１Ｌ−１〜１２１−Ｐは、例えば、上限値Ｕ（＝ｂ）が最広値域に属する最大の値（＝Ｐ−１）に等しいために、アンドゲート１２２−１〜１２２−（Ｐ−１）の全てが開かれている（これらのアンドゲート１２２−１〜１２２−（Ｐ−１）の全ての負論理入力に論理値「０」が並行して与えられている。）状態では、図１０に示すオアゲート１０４Ｌ−１〜１０４Ｌ−Ｐと同様の処理を行うことによって、下限値Ｌ（＝ａ）に適応した「上界パターン」を生成する。
【００６５】
しかし、上限値Ｕ（＝ｂ）が上述した最大の値未満の値（０≦ｂ≦（Ｐ−２））である場合には、アンドゲート１２２−１〜１２２−（Ｐ−１）の内、第（ｂ＋１）　番目のアンドゲート１２２−（ｂ＋１）の負論理入力に与えられる論理値は、基本デコーダ１０１Ｕによって「１」に設定される。
このような状態では、オアゲート１２１−（ｂ＋１）の出力からオアゲート１２１−（ｂ＋２）の正論理入力に至る縦続接続が解除される。
【００６６】
すなわち、オアゲート１２１Ｌ−１〜１２１Ｌ−Ｐが下限値Ｌ（＝ａ）に応じて生成される「上界パターン」を構成するビットの内、第（ｂ＋１）ないし第Ｐの論理値は、「１」に反転することなく「０」に維持されるので、このような「上界パターン」は、既述の第二の実施形態において、オア部１０２Ｌによって生成された「上界パターン」とオア部１０２Ｕによって生成された「下界パターン」との論理積として、アンド部１０３によって生成されるビットパターンと等価となる。
【００６７】
また、本実施形態では、下限値Ｌや上限値Ｕの如何にかかわらず、図１０に示すオア部１０２Ｌ、１０２Ｕの応答時間が、「オアゲート１０４Ｌ−１からオアゲート１０４Ｌ−Ｐに至る縦続接続区間の総合的な伝搬遅延時間」と、「オアゲート１０４Ｕ−１〜オアゲート１０４Ｕ−Ｐに至る縦続接続区間の総合的な伝搬遅延時間」との何れか一方以上となる第二の実施形態に比べて、これらの上限値Ｕと下限値Ｌとの差のヒストグラムが小さいほど、応答性が平均的に高められる。
【００６８】
なお、本実施形態では、オアゲート１２１−１〜１２１−Ｐによって生成されるべき「上界パターン」を構成するビットの内、上限値Ｕ（＝ｂ）以下の値に対応するビットのみの値がアンドゲート１２２−（ｂ＋１）によって「０」に設定されている。
しかし、本発明は、このような構成に限定されず、例えば、以下に列記する通りに構成されてもよい。
【００６９】
・　オアゲート１２１−１〜１２１−Ｐの一方の入力に、基本デコーダ１０１Ｕの対応する出力が接続される。
・　アンドゲート１２２−１〜１２２−（Ｐ−１）の負論理入力に、基本デコーダ１０１Ｌの対応する出力が接続される。
・　アンドゲート１２２−１〜１２２−（Ｐ−１）の正論理入力に、オアゲート１２１−２〜１２１−（Ｐ−１）の出力が接続される。
【００７０】
・　アンドゲート１２２−１〜１２２−（Ｐ−１）の出力がオアゲート１２１−１〜１２１−（Ｐ−１）の他方の入力に接続される。
・　オアゲート１２１−Ｐの他方の入力に、論理値「０」が定常的に与えられる。
図１５は、本発明の第五の実施形態を示す図である。
本実施形態の特徴は、図１４に示すデコード支援部１２０に代えてデコード支援部１３０が備えられた点にある。
【００７１】
デコード支援部１３０は、基本デコーダ１０１Ｌによって並行して出力されるＰビットのビットＤＬ１〜ＤＬＰと、基本デコーダ１０１Ｕによって並行して出力されるＰビットのビットＤＵ１〜ＤＵＰとにそれぞれ対応し、これらのビットＤＬ１〜ＤＬＰ（ＤＵ１〜ＤＵＰ）の列に対応する双方向に縦続接続され、かつ構成が同じである標準回路１３１−１〜１３１−Ｐから構成される。
【００７２】
なお、標準回路１３１−１〜１３１−Ｐに共通の事項については、以下では、簡単のため、添え番号「１」〜「Ｐ」の何れにも該当し得ることを示す添え文字「ｃ」を適用して記述する。
標準回路１３１−ｃの第一および第二の入力には基本デコーダ１０１Ｌによって出力されたビットＤＬｃ、ＤＵｃがそれぞれ与えられ、その標準回路１３１−ｃの第一の出力はデコード支援部１３０の対応する出力として外部に接続される。標準回路１３１−ｃの第二および第三の出力は、先行する標準回路１３１−（ｃ−１）と後続する標準回路１３１−（ｃ＋１）との対応する入力（後述する第三および第四の入力に該当する。）に接続される。さらに、標準回路１３１−ｃの第三および第四の入力には、先行する標準回路１３１−（ｃ−１）と後続する標準回路１３１−（ｃ＋１）ととの対応する出力（上述した第二および第三の出力に該当する。）が接続される。
【００７３】
なお、標準回路１３１−１の第三の入力と、標準回路１３１−Ｐの第四の入力とには、定常的に論理値「０」が与えられる。
図１６は、本発明の第五の実施形態に備えられた標準回路の真理値表である。
以下、図１５および図１６を参照して本発明の第五の実施形態の動作を説明する。
【００７４】
まず、基本デコーダ１０１Ｌによって出力されるビットＤＬ１〜ＤＬＰと、基本デコーダ１０１Ｕによって出力されるビットＤＵ１〜ＤＵＰとについては、以下では、簡単のため、最広値域に属し、かつ下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）として指定され得る値の昇順に対応すると仮定する。
また、以下では、標準回路１３１−ｃの第三および第四の入力に与えられるビットについてはそれぞれ「Ｃｉｐｃ」、「Ｃｉｓｃ」と表記し、その標準回路１３１−ｃの第一ないし第三の出力に得られるビットについてはそれぞれ「Ｏｓｅｌｆｃ」，「Ｃｏｐｃ」，「Ｃｏｓｃ」と表記する。
【００７５】
標準回路１３１−ｃは、下記の条件の何れかが成立するか否かを判別する。
・　基本デコーダ１０１Ｌ、１０１Ｕによってそれぞれ与えられるビットＤＬｃ、ＤＵｃの双方または何れか一方の論理値が「１」である（図１６（１）〜（３））。
・　先行する標準回路１３１−（ｃ−１）によって与えられるビットＣｉｐｃと、後続する標準回路１３１−（ｃ＋１）によって与えられるビットＣｉｓｃとの双方もしくは何れか一方の論理値が「１」である（図１６（４）〜（６））。
【００７６】
このような判別の結果が真である場合には、「これらのビットＤＬｃ、ＤＵｃの何れかに対応する値が下限値Ｌ（＝ａ）以上であり、かつ上限値Ｕ（＝ｂ）以下であること」を意味するので、標準回路１３１−ｃは、ビットＯｓｅｌｆｃの論理値を「１」に設定する。
また、標準回路１３１−ｃは、上述したビットＤＬｃ、ＤＵｃ、Ｃｉｐｃ、Ｃｉｓｃの全ての論理値が「０」である場合には、「これらのビットＤＬｃに対応する値が下限値Ｌ（＝ａ）未満であり、かつビットＤＵｃに対応する値が上限値Ｕ（＝ｂ）を超えること」を意味するので、ビットＯｓｅｌｆｃの論理値を「０」に設定する。
【００７７】
さらに、標準回路１３１−ｃは、下記の条件の何れかが成立する場合に限って、後続する標準回路１３１−（ｃ＋１）に与えられるべきビットＣｏｓｃの論理値を「１」に設定する。
（Ａ）　ビットＤＬｃ、ＤＵｃの内、ビットＤＬｃのみの論理値が「１」である（図１６（１））。
【００７８】
（Ｂ）　ビットＣｉｐｃ、Ｃｉｓｃの内、ビットＣｉｓｃのみの論理値が「１」である（図１６（４））。
また、標準回路１３１−ｃは、下記の条件の何れかが成立する場合に限って、先行する標準回路１３１−（ｃ−１）に与えられるべきビットＣｏｐｃの論理値を「１」に設定する。
【００７９】
（ａ）　ビットＤＬｃ、ＤＵｃの内、ビットＤＵｃのみの論理値が「１」である（図１６（２））。
（ｂ）　ビットＣｉｐｃ、Ｃｉｓｃの内、ビットＣｉｓｃのみの論理値が「１」である（図１６（５））。
しかし、下記の条件の何れかが成立する場合には、標準回路１３１−ｃは、後続する標準回路１３１−（ｃ＋１）に与えられるべきビットＣｏｓｃと、先行する標準回路１３１−（ｃ−１）に与えられるべきビットＣｏｐｃとの双方の論理値を「０」に設定する。
【００８０】
▲１▼　ビットＤＬｃ、ＤＵｃの双方の論理値が「１」である（図１６（３））。
▲２▼　ビットＣｉｐｃ、Ｃｉｓｃの双方の論理値が「１」である（図１６（６））。
このように上述した条件（Ａ）、（Ｂ）、（ａ）、（ｂ）、▲１▼、▲２▼の何れかが成立する場合に標準回路１３１−１〜１３１−Ｐによって行われる処理の過程では、論理値が「１」であるＣｉｐｃ、Ｃｉｓｃがこれらの標準回路１３１−１〜１３１−Ｐの間で無用に引き渡されることなく、既述の「上界パターン」と「下界パターン」との論理積に等価なデコードの結果が速やかに求められる。
【００８１】
さらに、このようなデコードの完了は、先行する標準回路１３１−（ｃ−１）と後続する標準回路１３１−（ｃ＋１）とによって、論理値が「１」であるビットＣｉｐｃ、Ｃｉｓｃが与えられた標準回路１３１−ｃによって最も早く識別される（図１６（６））。すなわち、本実施形態によれば、構成が共通である標準回路１３１−１〜１３１−Ｐの集合としてデコード支援部１３０が構成されることによって構成の標準化に併せて、信頼性および応答性の向上が図られる。
【００８２】
さらに、本実施形態によれば、デコードが完了した時点が確度高く速やかに検出されるので、デコードの結果に基づいて行われるべき処理の開始が無用に遅延することが回避される。
なお、本実施形態では、標準回路１３１−１〜１３１−Ｐは、図１５に点線で示すように、図１６に示す真理値表に整合した組み合わせ回路として構成されている。
【００８３】
しかし、これらの標準回路１３１−１〜１３１−Ｐは、このような構成に限定されず、図１６に示す真理値表に整合した応答が所望の速度で行われる限り、例えば、上述したビットＤＬｃ、ＤＵｃ、Ｃｉｐｃ、Ｃｉｓｃの論理値の全ての組み合わせがアドレスとして入力され、これらのアドレスに対応した記憶領域に真理値表に定義されたビットＯｓｅｌｆｃ，Ｃｏｐｃ，Ｃｏｓｃの論理値が予め格納されたＲＯＭその他の如何なる回路で代替されてもよい。
【００８４】
図１７は、本発明の第六の実施形態を示す図である。
本実施形態の構成は、下記の点で、既述の第三の実施形態の構成と異なる。
・　図１３に示すセレクタ１１１Ｌ、１１１Ｕに代えて補足処理部１４０が備えられる。
・　アンド部１０３に代えてセレクタ１４１−１〜１４１−ｋが備えられる。
【００８５】
なお、セレクタ１４１−１〜１４１−ｋの数ｋについては、ここでは、簡単のため、基本デコーダ１０１Ｌ−Ｈ、１０１Ｕ−Ｈによって出力されるビットの数に等しいと仮定する。
補足処理部１４０は、下記の要素から構成される。
・　一方の入力にオア部１０２Ｌ−Ｌが有する（Ｐ−ｋ）ビットの出力がそれぞれ接続され、かつ他方の入力にオア部１０２Ｕ−Ｌが有する（Ｐ−ｋ）ビットの出力がそれぞれ接続されると共に、出力がセレクタ１４１−１〜１４１−ｋの第一の入力に並列に接続されたアンドゲート１４２−１〜１４２−（Ｐ−ｋ）
・　一方の入力にオア部１０２Ｌ−Ｈが有するｋビットの出力がそれぞれ接続され、かつ他方の入力にオア部１０２Ｕ−Ｈが有するｋビットの出力がそれぞれ接続されると共に、出力がセレクタ１４１−１〜１４１−ｋの第一の選択入力に並列に接続されたアンドゲート１４３−１〜１４３−ｋ
また、セレクタ１４１−１〜１４１−ｋの第二ないし第五の入力と、第二および第三の選択入力には、下記の通りに布線が施される。
【００８６】
・　第二および第三の入力には、それぞれアンドゲート１４２−１〜１４２−（Ｐ−ｋ）およびオア部１０２Ｕ−Ｌ、１０２Ｌ−Ｌの出力が接続される。
・　第四および第五の入力には、それぞれ論理値が「０」であるビットのみの集合からなる「マスクパターン」と、論理値が「１」であるビットのみの集合からなる「補充パターン」とが定常的に与えられる。
【００８７】
・　セレクタ１４１−１〜１４１−ｋの第二の選択入力には、それぞれ基本デコーダ１０１Ｕ−Ｌが有するｋビットの出力がビット毎に入力される。
・　セレクタ１４１−１〜１４１−ｋの第三の選択入力には、それぞれ基本デコーダ１０１Ｌ−Ｌが有するｋビットの出力がビット毎に入力される。
図１８は、本発明の第六の実施形態の動作を説明する図（１）である。
【００８８】
図１９は、本発明の第六の実施形態の動作を説明する図（２）である。
以下、図１７〜図１９を参照して本発明の第六の実施形態の動作を説明する。
既述の「区分値域」は、下限値Ｌ（＝ａ）、上限値Ｕ（＝ｂ）およびこれらの下限値Ｌ（＝ａ）、上限値Ｕ（＝ｂ）が両端に配置されてなる値域に含まれるか否かに応じて、図１８（ａ）〜（ｅ）に示す５通りに分類することが可能である。
【００８９】
アンドゲート１４２−１〜１４２−（Ｐ−ｋ）は、既述の第三の実施形態と同様にしてオア部１０２Ｌ−Ｌ、１０２Ｕ−Ｌによってそれぞれ生成された「部分上界パターン」と「部分下界パターン」との論理積をとることによって、下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）との双方が含まれる区分値域に対応し、かつ複数（Ｐ−ｋ）のビットＬＵＰ１〜ＬＵＰ（Ｐ−ｋ）からなる「部分上下界パターン」を生成する。
【００９０】
また、アンドゲート１４３−１〜１４３−（Ｐ−ｋ）は、既述の第三の実施形態と同様にしてオア部１０２Ｌ−Ｈ、１０２Ｕ−Ｈによってそれぞれ生成された「部分上界マスクパターン」と「部分下界マスクパターン」との論理積をとることによって、下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）との双方が含まれる区分値域に対応し、かつ複数（Ｐ−ｋ）のビットＬＵＭ１〜ＬＵＭ（Ｐ−ｋ）からなる「部分上下界マスクパターン」を生成する。
【００９１】
なお、以下では、基本デコーダ１０１Ｌ−Ｈによって出力され、かつ（Ｐ−ｋ）ビットからなるデコードの結果については、ビットの単位に「ｄＬ１」〜「ｄＬ（Ｐ−ｋ）」と表記する。
また、基本デコーダ１０１Ｕ−Ｈによって出力され、かつ（Ｐ−ｋ）ビットからなるデコードの結果については、ビットの単位に「ｄＵ１」〜「ｄＵ（Ｐ−ｋ）」と表記する。
【００９２】
さらに、以下では、セレクタ１４１−１〜１４１〜１４２−ｋに共通の事項については、添え番号「１」〜「ｋ」の何れにも該当し得ることを意味する添え文字「ｉ」を適用して記述する。
セレクタ１４１−ｉは、ビット単位に並行して与えられる既述のデコードの結果ｄＬｉ、ｄＵｉおよび部分上下界マスクパターンＬＵＭｉの論理値の組み合わせ（ｄＬｉ、ｄＵｉ、ＬＵＭｉ）を識別し、その組み合わせに応じて下記の処理を行う。
【００９３】
・　（ｄＬｉ、ｄＵｉ、ＬＵＭｉ）＝（０，０，０）である場合には、『該当する「区分値域」に下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）との双方が含まれないこと（図１８（ａ））』を意味するので、既述の「マスクパターン」を出力する（図１９（１））。
・　（ｄＬｉ、ｄＵｉ、ＬＵＭｉ）＝（１，０，０）である場合には、『該当する「区分値域」に下限値Ｌ（＝ａ）が含まれ、かつ上限値Ｕ（＝ｂ）が含まれないこと（図１８（ｂ））』を意味するので、既述の「部分上界パターン」を出力する（図１９（２））。
【００９４】
・　（ｄＬｉ、ｄＵｉ、ＬＵＭｉ）＝（０，１，０）である場合には、『該当する「区分値域」に下限値Ｌ（＝ａ）が含まれず、かつ上限値Ｕ（＝ｂ）が含まれること（図１８（ｃ））』を意味するので、既述の「部分下界パターン」を出力する（図１９（３））。
・　（ｄＬｉ、ｄＵｉ、ＬＵＭｉ）＝（１，１，０）である場合には、『該当する「区分値域」に下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）との双方が含まれること（図１８（ｄ））』を意味するので、既述の「部分上下界パターン」を出力する。
【００９５】
・　（ｄＬｉ、ｄＵｉ、ＬＵＭｉ）＝（０，０，１）である場合には、『下限値Ｌ（＝ａ）が含まれる「区分値域」と、上限値Ｕ（＝ｂ）が含まれる「区分値域」との間に、該当する「区分値域」が介在すること（図１８（ｅ））』を意味するので、既述の「補充パターン」を出力する。
すなわち、上述した「区分値域」毎に既述の５通りの何れに該当するかが識別され、その識別の結果に適応した出力が並行して出力されることによって、下限値Ｌ（＝ａ）と上限値Ｕ（＝ｂ）との対のデコードが達成される。
【００９６】
したがって、本実施形態によれば、既述の第三の実施形態と同様に、下限値Ｌと上限値Ｕとの差が広範に変化し得る場合であっても、ハードウエアの規模の増加が抑えられつつ応答性が高く維持される。
図２０は、本発明の第七の実施形態を示す図である。
本実施形態の構成は、下記の点で図１３に示す第三の実施形態の構成と異なる。
【００９７】
・　基本デコーダ１０１Ｌ−Ｌ、１０１Ｕ−Ｌに代えて、図１０に示す基本デコーダ１０１Ｌ、１０１Ｕが備えられる。
・　セレクタ１１１Ｌ、１１１Ｕが備えられない。
・　オア部１０２Ｌ−Ｌ、１０２Ｕ−Ｌに代えて、オア部１０２ＬＡ、１０２ＵＡが備えられ、これらのオア部１０２ＬＡ、１０２ＵＡの出力がセレクタ１１１Ｌ、１１１Ｕを介することなくアンド部１０３の対応する入力に接続される。
【００９８】
・　基本デコーダ１０１Ｌ−Ｈ、１０１Ｕ−Ｈの出力は、それぞれオア部１０２ＬＡ、１０２ＵＡの対応する入力に接続される。
オア部１０２ＬＡの構成は、下記の点で図１０に示すオア部１０２Ｌの構成と異なる。
・　図１０に示すオアゲート１０４Ｌ−１〜１４Ｌ−Ｐの内、基本デコーダ１０１Ｌ−Ｈが出力するｋビットの出力に個別に対応するオアゲート（以下、「３入力オアゲート」という。）は３つの入力を有する。
【００９９】
・　これらの３入力オアゲートのみが有する入力には、基本デコーダ１０１Ｌ−Ｈの対応する出力に接続される。
オア部１０２ＵＡの構成は、下記の点で図１０に示すオア部１０２Ｕの構成と異なる。
・　図１０に示すオアゲート１０４Ｕ−１〜１４Ｕ−Ｐの内、基本デコーダ１０１Ｕ−Ｈが出力するｋビットの出力に個別に対応するオアゲート（以下、「３入力オアゲート」という。）は３つの入力を有する。
【０１００】
・　これらの３入力オアゲートのみが有する入力には、基本デコーダ１０１Ｕ−Ｈの対応する出力に接続される。
以下、図２０を参照して本発明の第七の実施形態の動作を説明する。
基本デコーダ１０１Ｌ−Ｈによって出力される「部分上界マスクパターン」の全てのビットの論理値が「０」である場合におけるオア部１０２ＬＡの動作と、基本デコーダ１０１Ｕ−Ｈによって出力される「部分下界マスクパターン」の全てのビットの論理値が「０」である場合におけるオア部１０２ＵＡの動作とについては、それぞれ図１０に示すオア部１０２Ｌ、１０２Ｕの動作と同じであるので、ここではその説明を省略する。
【０１０１】
オア部１０２ＬＡに備えられた既述の３入力オアゲートの第三の入力には、「基本デコーダ１０１Ｌが有する複数Ｐビットの出力の内、最広値域が区分されてなる個々の「区分値域」に属する最小の数に対応したビット」が与えられる。
さらに、オア部１０２ＵＡに備えられた既述の３入力オアゲートの第一および第三の入力には、「基本デコーダ１０１Ｕが有する複数Ｐビットの出力の内、最広値域が区分されてなる個々の「区分値域」に属する最小の数に対応したビット」が与えられる。
【０１０２】
したがって、オア部１０２ＬＡに備えられた個々の３入力オアゲートは、上述した「部分上界マスクパターン」の対応するビットの論理値が「１」である場合には、その３入力オアゲートの前段に縦続接続されたオアゲートの出力が確定する時点に先行して、この３入力オアゲートの後段に縦続接続された他のオアゲートに、該当する論理値「１」を引き渡すことができる。
【０１０３】
さらに、オア部１０２ＵＡに備えられた個々の３入力オアゲートは、上述した「部分下界マスクパターン」の対応するビットの論理値が「１」である場合には、その３入力オアゲートの前段に縦続接続されたオアゲートの出力が確定する時点に先行して、この３入力オアゲートの後段に縦続接続された他のオアゲートに、該当する論理値「１」を引き渡すことができる。
【０１０４】
すなわち、オア部１０２ＬＡ、１０２ＵＡは、図１７に示すセレクタ１１１Ｌ、１１１Ｕが備えられなくても、これらの３入力オアゲートによってオア部１０２Ｌ、１０２Ｕより高速に、既述の「上界パターン」と「下界パターン」とを生成し、これらの「上界パターン」と「下界パターン」とをアンド部１０３に与えることができる。
【０１０５】
したがって、本実施形態によれば、既述の第二および第三の実施形態に比べて、構成が簡略化され、かつ応答性が高められる。
なお、上述した各実施形態では、最広値域に属する全ての整数に個別に対応したＰビットの出力がデコードの結果として得られている。
しかし、本発明はこのような構成に限定されず、例えば、最広値域に属する単一または複数の整数が「出力上限値Ｌ（＝ａ）以上であり、かつ上限値Ｕ（＝ｂ）以下である値」として指定され得ない場合には、既述のＰビットのデコードの結果の内、これらの整数に対応したビットの論理値を求めるために作動すべき回路は備えられなくてもよい。
【０１０６】
また、上述した各実施形態では、全ての段間の結線は、並列に敷設された布線として形成されている。
しかし、本発明はこのような構成に限定されず、所望の応答性が確実に達成される限り、例えば、多重化伝送が行われ、もしくは規定のインタフェースを実現するバスとしてこれらの布線が実現されることによって、段間の布線の本数が適宜削減され、または、構成の標準化が図られてもよい。
【０１０７】
さらに、上述した各実施形態では、バイポーラ型のゲート回路が組み合わせられることによって各部が構成されている。
しかし、本発明はこのような構成に限定されず、例えば、２通りの論理値の一方が「無給電状態」、「無接地状態」として表される論理回路、その他の如何なる回路が適用されてもよい。
【０１０８】
また、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲において、多様な形態の実施形態が可能であり、かつ構成装置の一部もしくは全てに如何なる改良が施されてもよい。
以下、上述した各実施形態に開示された発明を階層的・多面的に整理し、付記項として列記する。
【０１０９】
（付記１）　規定の値域に属する複数Ｐの異なる値が個別に与えられ、この規定の値域の全てまたは一部に該当する共通の特定の値域にその値が属するか否かを判別し、その判別の結果としてこの特定の値域をデコードする複数Ｐの判別手段１１−１〜１１−Ｐの組み合わせとして構成された
ことを特徴とするデコーダ。
【０１１０】
（付記２）　規定の値域に属する複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値に応じて、これらの出力に、その最小値以上の値に対応するか否かを示す二値情報を出力する上界特定手段２１と、
前記複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、かつ前記特定の値域に属する最大値に応じて、これらの出力に、その最大値以下の値に対応するか否かを示す二値情報を出力する下界特定手段２２と、
前記複数Ｐの異なる値に個別に対応した複数Ｐビットの出力を有し、これらの出力に、前記上界特定手段２１と前記下界特定手段２２との対応する出力に出力された二値情報の論理積を出力する共通界識別手段２３と
を備えたことを特徴とするデコーダ。
【０１１１】
（付記３）　規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報を出力する最小値デコード手段３１と、
前記最小値デコード手段３１の出力に対応した複数Ｐの出力を有し、その最小値デコード手段３１の出力の内、この最小値デコード手段３１によって出力された二値情報の値が「真」である出力と、その出力に前記昇順に隣接する全ての出力とに対応する出力とにこの二値情報の値「真」を引き渡す昇順引き渡し手段３２と、
前記複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ前記特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報を出力する最大値デコード手段３３と、
前記最大値デコード手段３３の出力に対応した複数Ｐの出力を有し、その最大値デコード手段３３の複数Ｐの出力の内、この最大値デコード手段３３によって出力された二値情報の値が「真」である出力と、その出力に前記降順に隣接する全ての出力とに対応する出力にこの二値情報の値「真」を引き渡す降順引き渡し手段３４と、
前記複数Ｐの異なる値の順に対応させて、前記昇順引き渡し手段３２と前記降順引き渡し手段３４とによって出力された二値情報の論理積を出力する共通界識別手段３５と
ことを特徴とするデコーダ。
【０１１２】
（付記４）　特定の値域に属する最小値の下位オーダの値となり得る複数ｐの異なる値に個別に対応した複数ｐの出力を有すると共に、その下位オーダの値をデコードし、これらの複数ｐの出力に、この下位オーダの値以上の値に対応するか否かを示す二値情報の列からなる第一の語を出力する最小値デコード手段４１と、
前記特定の値域を含む規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、これらの出力が前記最小値の上位オーダに対応付けられて等分されてなるブロックの内、この最小値が属するブロックと、そのブロックにこの昇順に連なる全てのブロックとに、前記最小値デコード手段４１によって出力された第一の語と、論理値が「真」であるビットのみからなる補完語とをそれぞれ出力する昇順引き渡し手段４２と、
前記最大値の下位オーダの値となり得る複数ｐの異なる値に個別に対応した複数ｐの出力を有すると共に、その下位オーダの値をデコードし、これらの複数ｐの出力に、この下位オーダの値以下の値に対応するか否かを示す二値情報の列からなる第二の語を出力する最大値デコード手段４３と、
前記規定の値域に属する複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、これらの出力が前記最大値の上位オーダに対応付けられて等分されてなるブロックの内、この最大値が属するブロックと、そのブロックにこの降順に連なる全てのブロックとに、前記最大値デコード手段４３によって出力された第二の語と、前記補完語とをそれぞれ出力する降順引き渡し手段４４と、
前記複数Ｐの異なる値の順に対応させて、前記昇順引き渡し手段４２と前記降順引き渡し手段４４とによってそれぞれ出力された語の論理積を出力する共通界識別手段４５と
を備えたことを特徴とするデコーダ。
【０１１３】
（付記５）　規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報を出力する最小値デコード手段３１と、
前記複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ前記特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報を出力する最大値デコード手段３３と、
前記昇順に対応する順序で縦続接続され、かつ一方の入力に前記最小値デコード手段３１が有する前記複数Ｐの出力が個別に接続されると共に、前記規定の値域の内、前記特定の値域を示すビット列を出力する論理和ゲート３２Ｇ−１〜３２Ｇ−Ｐと、
前記論理和ゲート３２Ｇ−１〜３２Ｇ−Ｐの段間に個別に配置されると共に、これらの段間の内、前記最大値デコード手段３３によって前記降順に出力された二値情報の値が「真」である段間の伝達を阻止するゲート３５Ｇ−１〜３５Ｇ−（Ｐ−１）　と
を備えたことを特徴とするデコーダ。
【０１１４】
（付記６）　規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報を出力する最小値デコード手段３１と、
前記複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ前記特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報を出力する最大値デコード手段３３と、
前記降順に対応する順序で縦続接続され、かつ一方の入力に前記最大値デコード手段３３が有する複数Ｐの出力が個別に接続されると共に、前記規定の値域の内、前記特定の値域を示すビット列を出力する論理和ゲート３４Ｇ−１〜３４Ｇ−Ｐと、
前記論理和ゲート３４Ｇ−１〜３４Ｇ−Ｐの段間に個別に配置されると共に、これらの段間の内、前記最小値デコード手段３１によって前記昇順に出力された二値情報の値が「真」である段間の伝達を阻止するゲート３６Ｇ−１〜３６Ｇ−（Ｐ−１）　と
を備えたことを特徴とするデコーダ。
【０１１５】
（付記７）　規定の値域に属する複数Ｐの異なる値に昇順に対応した複数Ｐの出力を有し、その規定の値域の全てまたは一部に該当する特定の値域に属する最小値をデコードし、これらの出力に、その最小値に対応するか否かを示す二値情報ｂ１〜ｂＰを出力する最小値デコード手段３１Ａと、
前記複数Ｐの異なる値に降順に対応した複数Ｐの出力を有し、かつ前記特定の値域に属する最大値をデコードし、これらの出力に、その最大値に対応するか否かを示す二値情報Ｂ１〜ＢＰを出力する最大値デコード手段３３Ａと、
組み合わせ回路３４Ｃ−１〜３４Ｃ−Ｐとを備え、
前記組み合わせ回路３４Ｃ−１〜３４Ｃ−Ｐは、
前記複数Ｐの異なる値にその値の順Ｓ（＝１〜Ｐ）に個別に対応し、かつ前記二値情報ｂＳ、ＢＳと、前記昇順に先行する組み合わせ回路３４Ｃ−（Ｓ−１）から引き渡された二値情報ｂＳ−１と、前記降順に先行する組み合わせ回路３４Ｃ−（Ｓ＋１）から引き渡された二値情報ＢＳ＋１とに対して、（ｂＳ・ＢＳ−）∨（ｂＳ−１・ＢＳ＋１−）と、（ｂＳ−・ＢＳ）∨（ｂＳ−１−・ＢＳ＋１）とに相当する論理値をこれらの組み合わせ回路３４Ｃ−（Ｓ＋１）、３４Ｃ−（Ｓ−１）に引き渡すと共に、ｂＳ∨ＢＳ∨ｂＳ−１∨ＢＳ＋１に相当する論理値を出力する
ことから構成されたことを特徴とするデコーダ。
【０１１６】
（付記８）　規定の値域の全てまたは一部に該当する特定の値域に属する最小値と最大値との共通の上位オーダをデコードし、その結果に基づいて、この規定の値域がその上位オーダに対応付けられて等分されてなる部分値域毎に、これらの最小値と最大値との双方と何れか一方とがそれぞれ含まれることを意味する第一ないし第三の属性と、この特定の値域においてこれらの第二および第三の属性を個別に有する部分値域の間に介在することを意味する第四の属性と、これらの何れの属性にも該当しないことを意味する第五の属性との内、該当する属性を識別する属性識別手段５１と、
前記最小値と前記最大値との上位オーダの下位に連なる下位オーダをデコードし、その結果に基づいて、前記複数の部分値域の内、前記最小値と最大値との双方と何れか一方とがそれぞれ含まれる第一ないし第三の部分値域を示すビット列として、第一ないし第三の部分復号語を生成する部分復号語生成手段５２と、
前記部分復号語生成手段５２によって生成された第一ないし第三の部分復号語と、前記特定の値域においてこれらの第二および第三の部分値域の間に介在する第四の部分値域を示すビット列である第四の部分復号語と、前記第一ないし第四の部分値域の何れにも該当しない第五の部分値域を示すビット列である第五の部分復号語との内、前記属性識別手段５１によって識別された属性に対応する部分復号語を前記部分値域毎に選択する選択手段５３と
を備えたことを特徴とするデコーダ。
【０１１７】
（付記９）　付記３に記載のデコーダにおいて、
前記昇順引き渡し手段３２は、
その昇順引き渡し手段３２が有する前記複数Ｐの出力に個別に出力が接続され、かつ縦続接続された論理和ゲート３２ｇ−１〜３２ｇ−Ｐを有すると共に、前記最小値の上位オーダをデコードし、これらの論理和ゲート３２ｇ−１〜３２ｇ−Ｐの内、前記複数Ｐの出力がこの上位オーダに対応付けられて等分されてなるブロック毎に前記昇順に最先に対応する論理和ゲートを介して、このデコードの結果を反映させる
前記降順引き渡し手段３４は、
その降順引き渡し手段３４が有する複数Ｐの出力に出力が個別に接続され、かつ縦続接続された論理和ゲート３４ｇ−１〜３４ｇ−Ｐを有すると共に、前記最大値の上位オーダをデコードし、これらの論理和ゲート３４ｇ−１〜３４ｇ−Ｐの内、前記複数Ｐの出力がこの上位オーダに対応付けられて等分されてなるブロック毎に前記降順に最先に対応する論理和ゲートを介して、このデコードの結果を反映させる
ことを特徴とするデコーダ。
【０１１８】
（付記１０）　付記９に記載のデコーダにおいて、
前記論理和ゲート３２ｇ−１〜３２ｇ−Ｐと前記論理和ゲート３４ｇ−１〜３４ｇ−Ｐとの全てまたは一部は、
前記規定の値域において前記最小値と前記最大値となり得る値の分布の下で総合的な伝搬遅延時間が平均的に短縮される論理で構成された
ことを特徴とするデコーダ。
【０１１９】
（付記１１）　付記９または付記１０に記載のデコーダにおいて、
前記論理和ゲート３２ｇ−１〜３２ｇ−Ｐの段間と、前記論理和ゲート３４ｇ−１〜３４ｇ−Ｐの段間との双方もしくは一方の一部には、
値が「真」である二値情報の伝搬遅延時間が短縮される迂回路が形成されたことを特徴とするデコーダ。
【０１２０】
（付記１２）　付記２に記載のデコーダにおいて、
前記上界特定手段２１、前記下界特定手段２２および前記共通界識別手段２３の全てまたは一部が有する複数Ｐビットの出力は、
前記最小値と前記最大値とに同期して作動する規定のバスまたはポートとして構成されたことを特徴とするデコーダ。
【０１２１】
【発明の効果】
上述したように請求項１に記載の発明では、構成の標準化と規模の縮小とが図られると共に、規定の値域に属する値の数Ｐが大きい場合であっても、応答が高速に行われる。
また、請求項２に記載の発明では、最小値と最大値との差が広範に可変され得る場合であっても、これらの最大値と最小値との対は、確度高く、かつ高速にデコードされる。
【０１２２】
さらに、請求項３に記載の発明では、所定の機能分散の下で構成のモジュール化が図られ、かつ信頼性が高く維持される。
また、請求項４に記載の発明では、最小値と最大値とは、両者の差が著しく大きくなり得る場合であっても、ハードウエアの規模が大きくなり、または応答時間が過度に長くなることなく、デコードされる。
【０１２３】
請求項５に記載の発明では、最小値と最大値との差が著しく大きくなり得る場合であっても、ハードウエアの規模が大きくなり、または応答時間が過度に長くなることなく、これらの最上値と最大値とのデコードが高速に達成される。
請求項２に記載の発明に関連した第一ないし第三の発明と、請求項３に記載の発明の第一の下位概念の発明とでは、構成の簡略化に併せて、応答の高速化が図られる。
【０１２４】
請求項３に記載の発明に関連した第一および第二の発明では、構成が著しく複雑化し、あるいはコストが大幅に増加することなく、応答性が高められる。
請求項２に記載の発明の下位概念の発明では、構成の標準化に併せて、布線の本数の削減が可能となり、外部とのインタフェースにかかわる柔軟性が確保される。
【０１２５】
したがって、これらの発明が適用された機器やシステムでは、安価に性能および信頼性が高められ、実装や配置にかかわる自由度が高く維持される。
【図面の簡単な説明】
【図１】本発明の第一の原理ブロック図である。
【図２】本発明の第二の原理ブロック図である。
【図３】本発明の第三の原理ブロック図である。
【図４】本発明の第四の原理ブロック図である。
【図５】本発明の第五の原理ブロック図である。
【図６】本発明の第六の原理ブロック図である。
【図７】本発明の第七の原理ブロック図である。
【図８】本発明の第八の原理ブロック図である。
【図９】本発明の第一の実施形態を示す図である。
【図１０】本発明の第二の実施形態を示す図である。
【図１１】本発明の第二の実施形態の他の構成を示す図（１）である。
【図１２】本発明の第二の実施形態の他の構成を示す図（２）である。
【図１３】本発明の第三の実施形態を示す図である。
【図１４】本発明の第四の実施形態を示す図である。
【図１５】本発明の第五の実施形態を示す図である。
【図１６】本発明の第五の実施形態に備えられた標準回路の真理値表である。
【図１７】本発明の第六の実施形態を示す図である。
【図１８】本発明の第六の実施形態の動作を説明する図（１）である。
【図１９】本発明の第六の実施形態の動作を説明する図（２）である。
【図２０】本発明の第七の実施形態を示す図である。
【図２１】従来のデコーダの構成例を示す図である。
【符号の説明】
１１　判別手段
２１　上界特定手段
２２　下界特定手段
２３，３５，４５　共通界識別手段
３１，３１Ａ，４１　最小値デコード手段
３２，４２　昇順引き渡し手段
３２Ｇ，３２ｇ，３４Ｇ，３４ｇ　論理和ゲート
３３，３３Ａ，４３　最大値デコード手段
３４，４４　降順引き渡し手段
３４Ｃ　組み合わせ回路
３５Ｇ，３６Ｇ　ゲート
５１　属性識別手段
５２　部分符号語生成手段
５３　選択手段
９１　比較器
１０１，１６２　基本デコーダ
１０２Ｌ，１０２Ｕ，１０２ＡＬ，１０２ＡＵ　オア部
１０３　アンド部
１０３Ａ　ノア部
１０４Ｌ，１０４Ｕ，１２１　オアゲート
１０５，１２２，１４２，１４３　アンドゲート
１０５Ａ　ノアゲート
１１１Ｌ，１１１Ｕ，１４１　セレクタ
１２０，１３０　デコード支援部
１３１　標準回路
１４０　補足処理部
１６１　カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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