(57)【要約】【課題】ＮｉＳｉがＮｉＳｉ２に相転移する温度をより高くし、６００℃以上の熱処理条件を経たとしても、より低抵抗、かつ接合リークを防ぐＮｉシリサイド形成が可能な半導体装置の製造方法及び半導体装置を提供する。【解決手段】ソース／ドレインの低濃度エクステンション領域を有するスペーサ（サイドウォール）が設けられたＭＯＳＦＥＴを形成する。自然酸化膜除去工程を経て、処理Ｓ１０３の酸素のイオン注入工程に移行する。シリサイド化予定領域を含んだ基板全面にＯ２をイオン注入し、シリサイド化予定領域のＳｉ中の酸素濃度が０．０５〜５ａｔｏｍ％になるようにする。次に、Ｎｉをゲート電極及びソース／ドレイン領域上にスパッタ被覆する。次に、処理Ｓ１０５の熱処理工程でゲート電極及びソース／ドレイン領域におけるＳｉとＮｉとを反応させＮｉＳｉ層を形成する。ウェットエッチング技術を用いて、Ｎｉを含む未反応膜の部分を除去する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
Ｓｉ基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサーを配しゲート電極及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、
前記シリサイド化する金属膜としてＮｉを少なくとも前記ゲート電極及びソース／ドレイン領域上にスパッタ被覆する工程と、
前記ゲート電極及びソース／ドレイン領域におけるＳｉとＮｉとを反応させＮｉＳｉ層を形成する熱処理工程と、
少なくとも前記Ｎｉを含む未反応膜を除去する工程と、
を具備し、
前記Ｎｉのスパッタ被覆前または後の段階で酸素のイオン注入工程が挿入されることを特徴とする半導体装置の製造方法。
【請求項２】
Ｓｉ基板上においてＳｉ中の酸素濃度が０．０５〜５ａｔｏｍ％であるシリサイド化予定領域を形成する工程と、
前記シリサイド化予定領域にＮｉをスパッタ被覆する工程と、
前記ＳｉとＮｉとを反応させＮｉＳｉ層を形成する熱処理工程と、
少なくとも前記Ｎｉを含む未反応膜を除去する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項３】
前記シリサイド化予定領域は所定ドーズ量の酸素のイオン注入を経て現出させることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
Ｓｉ基板上においてシリサイド化予定領域を形成する工程と、
前記シリサイド化予定領域を含む前記Ｓｉ基板全面にＮｉをスパッタ被覆する工程と、
少なくとも前記シリサイド化予定領域に酸素を０．０５〜５ａｔｏｍ％含むＮｉ膜を形成する工程と、
前記ＳｉとＮｉとを反応させＮｉＳｉ層を形成する熱処理工程と、
少なくとも前記Ｎｉを含む未反応膜を除去する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項５】
前記酸素を０．０５〜５ａｔｏｍ％含むＮｉ膜は所定ドーズ量の酸素のイオン注入を経て現出させることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記熱処理工程はランプアニールで達成することを特徴とする請求項１〜５いずれか一つに記載の半導体装置の製造方法。
【請求項７】
前記請求項１〜６いずれかに記載の半導体装置の製造方法を用いて形成され、ゲート電極及びソース／ドレイン領域上に自己整合的なＮｉＳｉ層を有するＭＯＳ型トランジスタ素子を具備したことを特徴とした半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細化された絶縁ゲート型のトランジスタを含む半導体装置に係り、特にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造、すなわちエクステンション領域を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタのシリサイド構造を含んだ半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される半導体集積回路では、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）のサリサイドプロセスが一般的になっている。サリサイドプロセスは、ＭＯＳＦＥＴのソース／ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化するものであり、素子の寄生抵抗の低減がなされ、微細化と高速動作化に対応できる。
【０００３】
サリサイドプロセスは、次のように実現される。ＭＯＳＦＥＴとしてゲート電極はまずポリシリコンで形成される。ポリシリコンのゲート電極両側は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造、すなわちソース／ドレインの低濃度エクステンション領域を配するためのスペーサ（サイドウォール）が設けられる。スペーサはシリサイド化する際の分離領域になり、ゲート電極上部及びソース／ドレインのＳｉ基板上に自己整合的に高融点金属薄膜形成→シリサイド化→低抵抗シリサイド層形成が可能である。このようなサリサイドプロセスは、低抵抗化、性能向上を図るＭＯＳＦＥＴとして周知技術である。
【０００４】
サリサイドプロセスに用いられる高融点金属としてＴｉ，Ｃｏ，Ｎｉ等の利用が知られている。Ｃｏは、Ｔｉに比較して加工時の細線効果の影響が少ないことが判っている。反面、Ｃｏはシリサイド化の際にＳｉの消費量が大きく、膜厚制御に注意が必要である。Ｎｉは、シリサイド化の際、Ｓｉの消費量がＣｏのそれに比べて小さく、シリサイド化物質がメタルリッチな低抵抗性を有する。これにより、浅いソース／ドレイン領域のシリサイド化に有利である。
【０００５】
ＭＯＳＦＥＴにおけるサリサイドプロセスとしてＮｉを利用する方法例を次に説明する。まず、ＭＯＳＦＥＴにおけるゲート電極のポリシリコン表面及びソース／ドレイン領域のシリコン基板表面を覆うようにＮｉをスパッタする。４００〜６００℃のランプアニールにて、ＮｉとＳｉを反応させＮｉＳｉを形成する。未反応のＮｉは、ウェットエッチングにより選択的に除去する。
【０００６】
浅いソース／ドレイン領域に設けるＮｉシリサイドは、Ｃｏシリサイドに比べてＰＮ接合リーク問題を大幅に改善する（例えば、非特許文献１参照）。この非特許文献１には、６００℃以下で低抵抗のＮｉＳｉの安定した形成がなされることが開示されている（Ｆｉｇ．４  ）。また、８５０℃のＲＴＡ（急速熱アニール）処理により、ＮｉＳｉは高抵抗のＮｉＳｉ２に相転移し、シリコンの消費量が増大する内容が開示されている（Ｆｉｇ．６  ）。
【０００７】
【非特許文献１】
“Ｓｉｌｉｃｉｄｅ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ＵＳＪ  ｉｎ  Ｎｅｘｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｎｏｄｅ．”
Ｋ．Ｓｕｇｕｒｏ  ｅｔ  ａｌ．／Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｊｕｎｃｔｉｏｎ  ｔｅｃｈｎｏｌｏｇｙ  ２００２．
【０００８】
【発明が解決しようとする課題】
メモリ製品等では、周辺ＭＯＳＦＥＴにサリサイドプロセスとしてＮｉを利用し、ＮｉＳｉを形成した後にもキャパシタ素子形成工程等があり、６００℃以上、７００℃以上の熱処理工程を経る場合がある。その場合、サリサイドプロセスで形成したＮｉＳｉがＮｉＳｉ２に相転移する可能性が高い。ＮｉＳｉ２に相転移すると、高抵抗となるばかりでなく、Ｓｉの消費量が増大する。これにより、浅いＰＮ接合を有するソース／ドレインは、ＮｉＳｉ２とＰＮ接合部の距離が近くなり、接合リークが増大する恐れがある。
【０００９】
本発明は上記のような事情を考慮してなされたもので、ＮｉＳｉがＮｉＳｉ２に相転移する温度をより高くし、６００℃以上の熱処理条件を経たとしても、より低抵抗、かつ接合リークを防ぐＮｉシリサイド形成が可能な半導体装置の製造方法及び半導体装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、Ｓｉ基板上のゲート絶縁膜、ポリシリコン層でなるゲート側部に絶縁膜スペーサーを配しゲート電極及びソース／ドレイン領域上を自己整合的にシリサイド化する半導体装置の製造方法であって、前記シリサイド化する金属膜としてＮｉを少なくとも前記ゲート電極及びソース／ドレイン領域上にスパッタ被覆する工程と、前記ゲート電極及びソース／ドレイン領域におけるＳｉとＮｉとを反応させＮｉＳｉ層を形成する熱処理工程と、少なくとも前記Ｎｉを含む未反応膜を除去する工程と、を具備し、前記Ｎｉのスパッタ被覆前または後の段階で酸素のイオン注入工程が挿入されることを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、Ｎｉのスパッタ被覆前または後の段階で酸素をイオン注入することにより、Ｎｉシリサイド層におけるＮｉＳｉからＮｉＳｉ２への相転移の開始温度を上昇させることができる。これにより、その後の熱処理工程においてもＮｉＳｉのモノシリサイド状態を維持しやすい。
【００１２】
本発明に係る半導体装置の製造方法は、Ｓｉ基板上においてＳｉ中の酸素濃度が０．０５〜５ａｔｏｍ％であるシリサイド化予定領域を形成する工程と、前記シリサイド化予定領域にＮｉをスパッタ被覆する工程と、前記ＳｉとＮｉとを反応させＮｉＳｉ層を形成する熱処理工程と、少なくとも前記Ｎｉを含む未反応膜を除去する工程と、を具備したことを特徴とする。
【００１３】
上記本発明に係る半導体装置の製造方法によれば、Ｓｉ中の酸素濃度が０．０５〜５ａｔｏｍ％になるようなシリサイド化予定領域が形成される。すなわち、１ｃｍ３当りのＳｉ原子密度を１００（％）とすると、そのうち、０．０５〜５％の原子数の酸素が含まれるようにする。これにより、ＮｉＳｉ層の形成後、ＮｉＳｉからＮｉＳｉ２への相転移の開始温度は上昇し、従来に比べより高い温度環境下に置かれてもＮｉＳｉのモノシリサイド状態が維持される。
なお、好ましくは、前記シリサイド化予定領域は所定ドーズ量の酸素のイオン注入を経て現出させることを特徴とする。前記熱処理工程はランプアニールで達成することを特徴とする。
【００１４】
本発明に係る半導体装置は、Ｓｉ基板上においてシリサイド化予定領域を形成する工程と、前記シリサイド化予定領域を含む前記Ｓｉ基板全面にＮｉをスパッタ被覆する工程と、少なくとも前記シリサイド化予定領域に酸素を０．０５〜５ａｔｏｍ％含むＮｉ膜を形成する工程と、前記ＳｉとＮｉとを反応させＮｉＳｉ層を形成する熱処理工程と、少なくとも前記Ｎｉを含む未反応膜を除去する工程と、を具備したことを特徴とする。
【００１５】
上記本発明に係る半導体装置の製造方法によれば、シリサイド化予定領域を含む前記Ｓｉ基板全面にＮｉをスパッタ被覆後、酸素を０．０５〜５ａｔｏｍ％含むＮｉ膜を形成する。すなわち、Ｎｉ膜の１ｃｍ３当りのＮｉ原子密度を１００（％）として、そのうち、０．０５〜５％の原子数の酸素が含まれるようにする。これにより、ＮｉＳｉからＮｉＳｉ２への相転移の開始温度は上昇し、従来に比べより高い温度環境下に置かれてもＮｉＳｉのモノシリサイド状態が維持される。
なお、好ましくは、前記酸素を０．０５〜５ａｔｏｍ％含むＮｉ膜は所定ドーズ量の酸素のイオン注入を経て現出させることを特徴とする。前記熱処理工程はランプアニールで達成することを特徴とする。
【００１６】
本発明に係る半導体装置は、上述したいずれかの半導体装置の製造方法を用いて形成され、ゲート電極及びソース／ドレイン領域上に自己整合的なＮｉＳｉ層を有するＭＯＳ型トランジスタ素子を具備したことを特徴としている。安定した低抵抗Ｎｉシリサイド層を配し、リークの低減された高信頼性の素子を有する半導体装置が実現される。
【００１７】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の製造方法の要部を示す流れ図である。処理Ｓ１０１として、少なくとも半導体基板上にソース／ドレインの低濃度エクステンション領域を有する、ゲート側部にスペーサ（サイドウォール）が設けられたＭＯＳＦＥＴを形成する。
処理Ｓ１０２では、自然酸化膜除去のためのウェットエッチング工程を経る。これはフッ酸系のウェットエッチング→純水洗浄等で達成する。ウェットエッチングはＳＴＩ等の素子分離領域が局部的に損なわれるような悪影響のない時間を選択する。
次に、処理Ｓ１０３において、酸素のイオン注入工程に移行する。イオン注入装置にて、シリサイド化予定領域を含んだ基板全面に、酸素をイオン注入する。シリサイド化予定領域ではＳｉ中の酸素濃度が０．０５〜５ａｔｏｍ％になるようにする。すなわち、Ｓｉの１ｃｍ３当りの原子密度（５×１０２２個）を１００（％）とすると、そのうち、０．０５〜５％の原子数の酸素が含まれるようにする。
次に、処理Ｓ１０４において、スパッタ装置を利用してシリサイド化のための金属膜、Ｎｉをゲート電極及びソース／ドレイン領域上にスパッタ被覆する。
次に、処理Ｓ１０５において、熱処理工程を導入する。これにより、ゲート電極及びソース／ドレイン領域におけるＳｉとＮｉとを反応させＮｉＳｉ層を形成する。
処理Ｓ１０６では、ウェットエッチング技術、洗浄技術を用いて、Ｎｉを含む未反応膜の部分を除去する。
【００１８】
上記実施形態の方法によれば、Ｎｉのスパッタ被覆前の段階で酸素を所定濃度になるようにイオン注入する。すなわち、シリサイド化予定領域においてＳｉ中の酸素濃度が０．０５〜５ａｔｏｍ％になるようにする。これにより、Ｎｉシリサイド層におけるＮｉＳｉからＮｉＳｉ２への相転移の開始温度を上昇させることができる。これは、酸素濃度が０．０５ａｔｏｍ％よりも低いとＮｉＳｉからＮｉＳｉ２への相転移温度の上昇は見られず、一方、酸素濃度が５ａｔｏｍ％よりも高いと６００℃程度の熱処理でもＮｉＳｉが凝集して高抵抗となってしまうからである。これにより、その後の６００℃以上または７００℃以上の熱処理工程においてもＮｉＳｉのモノシリサイド状態を維持しやすい。従って、Ｓｉ消費量の増大を抑え、リークが低減される低抵抗のＮｉシリサイド層を有するＭＯＳＦＥＴが構成される。
【００１９】
図２〜図４は、それぞれ上記第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。
図２に示すように、所定の不純物濃度で構成されるＳｉ基板１１上の素子領域に、ゲート絶縁膜１２、ポリシリコン層を順次形成してゲート電極１３をパターニングする。その後、ゲート電極１３の領域をマスクに、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域１４を不純物イオン注入により形成する。
【００２０】
次に、ＣＶＤ法によりゲート電極１３上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のサイドウォール１５を形成する。次に、ゲート電極１３の領域及びサイドウォール１５をマスクにしてソース／ドレインの高濃度領域１６を不純物イオン注入により形成する。これにより、サリサイドプロセス前のＭＯＳＦＥＴ  Ｑ１を形成する。
【００２１】
次に、フッ酸系のウェットエッチング→純水洗浄等で自然酸化膜を除去する。次に、ゲート電極１３及びソース／ドレイン領域１６上を含む全面に対し、イオン注入法にて、Ｏ２を導入する。Ｏ２のドーズ量は、１×１０１４／ｃｍ２〜１×１０１９／ｃｍ２程度、さらに望ましくは１×１０１５／ｃｍ２〜１×１０１８／ｃｍ２程度の範囲から選択される。実質的には、Ｓｉ中の酸素濃度が０．０５〜５ａｔｏｍ％となるドーズ量を選択する。
【００２２】
次に、図３に示すように、シリサイド化予定領域、すなわちゲート電極１３及びソース／ドレイン領域１６を含む全面にＮｉ膜１８を堆積する。Ｎｉ膜１８はスパッタ法を利用して１０〜２０ｎｍ程度堆積する。すなわち、Ｎｉをターゲット電極とする真空チャンバー内でＡｒ（アルゴン）ガスを供給しプラズマを発生させ、Ｎｉのスパッタ現象を現出することにより達成する。このときのＮｉスパッタ温度は室温〜２００℃程度とする。
【００２３】
次に、上記構成に対するシリサイド化を促す熱処理工程、ここではランプアニール工程を経る。これは、４００〜６００℃のうち選択されたアニール温度で３０〜９０秒くらいの熱処理である。場合によっては６００℃以上にする場合もあり得る。これにより、少なくともゲート電極１３上部及びソース／ドレイン領域１６上部にはＮｉＳｉ層１９が形成される。
【００２４】
次に、図４に示すように、Ｎｉを含む未反応膜を除去する。これら不要な膜の除去工程はウェットエッチングであり、例えば塩酸＋過酸化水素水を含む溶液（ＲＣＡ洗浄でいうＳＣ−２）に所定時間漬浸される。その後、洗浄及び乾燥工程を経て、ゲート電極１３上部及びソース／ドレイン領域１６上部のみに１７〜２０μΩｃｍ程度の低抵抗ＮｉＳｉ層１９が構成される。
【００２５】
上記実施形態の方法によれば、Ｓｉ中の酸素濃度が０．０５〜５ａｔｏｍ％となるようなシリサイド化予定領域を形成する。これにより、ＮｉＳｉ層の形成後、ＮｉＳｉからＮｉＳｉ２への相転移の開始温度は上昇し、従来に比べより高い温度環境、６００℃以上または７００℃以上の条件下でも、ＮｉＳｉのモノシリサイド状態が維持される。従って、Ｓｉ消費量の増大を抑え、リークが低減される低抵抗のＮｉシリサイド層を有するＭＯＳＦＥＴを構成することができる。浅いＰＮ接合を有するソース／ドレインに適用すれば、接合リークの低減に大いに寄与する。
【００２６】
図５は、本発明の第２実施形態に係る半導体装置の製造方法の要部を示す流れ図である。処理Ｓ２０１として、少なくとも半導体基板上にソース／ドレインの低濃度エクステンション領域を有する、ゲート側部にスペーサ（サイドウォール）が設けられたＭＯＳＦＥＴを形成する。
処理Ｓ２０２では、自然酸化膜除去のためのウェットエッチング工程を経る。これはフッ酸系のウェットエッチング→純水洗浄等で達成する。ウェットエッチングはＳＴＩ等の素子分離領域が局部的に損なわれるような悪影響のない時間を選択する。
次に、処理Ｓ２０３において、スパッタ装置を利用してシリサイド化のための金属膜、Ｎｉをゲート電極及びソース／ドレイン領域上にスパッタ被覆する。
次に、処理Ｓ２０４において、酸素のイオン注入工程に移行する。イオン注入装置にてＯ２をイオン注入し、シリサイド化予定領域を含んで酸素を０．０５〜５ａｔｏｍ％含むＮｉ膜を形成する。すなわち、Ｎｉ膜の１ｃｍ３当りのＮｉ原子密度を１００（％）として、そのうち、０．０５〜５％の原子数の酸素が含まれるようにする。
次に、処理Ｓ２０５において、熱処理工程を導入する。これにより、ゲート電極及びソース／ドレイン領域におけるＳｉとＮｉとを反応させＮｉＳｉ層を形成する。
処理Ｓ２０６では、ウェットエッチング技術、洗浄技術を用いて、Ｎｉを含む未反応膜の部分を除去する。
【００２７】
上記実施形態の方法によれば、Ｎｉのスパッタ被覆後の段階で酸素をイオン注入することにより、酸素を０．０５〜５ａｔｏｍ％含むＮｉ膜を形成する。これにより、Ｎｉシリサイド層におけるＮｉＳｉからＮｉＳｉ２への相転移の開始温度を上昇させることができる。よって、その後の６００℃以上または７００℃以上の熱処理工程においてもＮｉＳｉのモノシリサイド状態を維持しやすい。従って、Ｓｉ消費量の増大を抑え、リークが低減される低抵抗のＮｉシリサイド層を有するＭＯＳＦＥＴが構成される。
【００２８】
図６〜図８は、それぞれ上記第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付して説明は簡単にする。
図６に示すように、前記第１実施形態と同様の方法によって、サリサイドプロセス前のＭＯＳＦＥＴ  Ｑ２を形成する。次に、フッ酸系のウェットエッチング→純水洗浄等で自然酸化膜を除去する。
【００２９】
次に、図７に示すように、シリサイド化予定領域、すなわちゲート電極１３及びソース／ドレイン領域１６を含む全面にＮｉ膜１８を堆積する。Ｎｉ膜１８は、前記第１実施形態と同様に、スパッタ法を利用して１０〜２０ｎｍ程度堆積する。次に、Ｎｉ膜１８に対しイオン注入法にて、Ｏ２を導入する。Ｏ２のドーズ量は、Ｎｉ中の酸素濃度が０．０５〜５ａｔｏｍ％となるように決定される。
【００３０】
次に、上記構成に対するシリサイド化を促す熱処理工程、ランプアニール工程を経る。これは、４００〜６００℃のうち選択されたアニール温度で３０〜９０秒くらいの熱処理である。場合によっては６００℃以上にする場合もあり得る。これにより、少なくともゲート電極１３上部及びソース／ドレイン領域１６上部にはＮｉＳｉ層１９が形成される。
【００３１】
次に、図８に示すように、Ｎｉを含む未反応膜を除去する。これら不要な膜の除去工程は、前記第１実施形態と同様のウェットエッチングを適用する。洗浄及び乾燥工程を経て、ゲート電極１３上部及びソース／ドレイン領域１６上部のみに１７〜２０μΩｃｍ程度の低抵抗ＮｉＳｉ層１９が構成される。
【００３２】
上記実施形態の方法によれば、シリサイド化予定領域にＮｉをスパッタ被覆後、Ｎｉの酸化物を凝集を防ぎつつ形成する。これにより、ＮｉＳｉ層の形成後、ＮｉＳｉからＮｉＳｉ２への相転移の開始温度は上昇し、従来に比べより高い温度環境、６００℃以上または７００℃以上の条件下でも、ＮｉＳｉのモノシリサイド状態が維持される。従って、Ｓｉ消費量の増大を抑え、リークが低減される低抵抗のＮｉシリサイド層を有するＭＯＳＦＥＴを構成することができる。浅いＰＮ接合を有するソース／ドレインに適用すれば、接合リークの低減に大いに寄与する。
【００３３】
以上説明したように本発明によれば、Ｎｉのスパッタ被覆前または後の段階で酸素をイオン注入することにより、Ｎｉシリサイド層におけるＮｉＳｉからＮｉＳｉ２への相転移の開始温度を上昇させることができる。これにより、その後の高温の熱処理工程においてもＮｉＳｉのモノシリサイド状態が維持され易い。Ｓｉ消費量の増大を抑え、リークが低減される低抵抗のＮｉシリサイド層を有するＭＯＳＦＥＴが実現される。この結果、ＮｉＳｉがＮｉＳｉ２に相転移する温度をより高くし、６００℃以上の熱処理条件を経たとしても、より低抵抗、かつ接合リークを防ぐＮｉシリサイド形成が可能な半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法の要部を示す流れ図。
【図２】第１実施形態に係る半導体装置の製造方法の要部を工程順に示す第１の断面図。
【図３】図２に続く第２の断面図。
【図４】図３に続く第３の断面図。
【図５】第２実施形態に係る半導体装置の製造方法の要部を示す流れ図。
【図６】第２実施形態に係る半導体装置の製造方法の要部を工程順に示す第１の断面図。
【図７】図６に続く第２の断面図。
【図８】図７に続く第３の断面図。
【符号の説明】
Ｓ１０１〜Ｓ１０６，Ｓ２０１〜Ｓ２０６…処理ステップ、１１…Ｓｉ基板、１２…ゲート絶縁膜、１３…ゲート電極（ポリシリコンゲート電極）、１４…ソース／ドレイン領域（低濃度領域）、１５…サイドウォール、１６…ソース／ドレイン領域（高濃度領域）、１８…Ｎｉ膜、１９…ＮｉＳｉ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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