(57)【要約】【課題】トレンチ型素子分離領域におけるハンプ現象を抑制し、信頼性の向上が図れる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１の活性領域上にパッド絶縁膜２及び保護絶縁膜３を形成する。その後、保護絶縁膜３をマスクにして、半導体基板１を異方性エッチングして分離溝４を形成する。その後、保護絶縁膜３を酸化防止マスクにして熱酸化を行い、半導体基板１の分離溝４表面に下地絶縁膜５を形成する。その後、分離溝４内の内壁面に、炭素イオンを注入した後、熱処理を行い化合物半導体領域６を形成する。その後、分離溝４内に分離絶縁膜７を形成した後、半導体基板１の活性領域上に、ゲート絶縁膜９及びゲート電極１０を形成する。【選択図】  図１
2004319573.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された分離溝と、
前記分離溝に埋め込まれた分離絶縁膜と、
前記半導体基板における前記分離溝内の少なくとも側壁部に形成された、前記半導体基板よりもエネルギーバンドギャップが大きい化合物半導体領域と、
前記分離溝に囲まれた前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板は、シリコン基板であり、
前記化合物半導体領域は、炭素とシリコンを含むことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記化合物半導体領域は、ＳｉｘＣ１−ｘ（０＜ｘ＜１）であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記分離溝と前記分離絶縁膜との間に炭素含有絶縁膜が形成されていることを特徴とする半導体装置。
【請求項５】
半導体基板に分離溝を形成する工程（ａ）と、
前記半導体基板における前記分離溝内の少なくとも側壁部に、前記半導体基板よりもエネルギーバンドギャップが大きい化合物半導体領域を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記分離溝内に分離絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記半導体基板上にゲート絶縁膜を形成する工程（ｄ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記半導体基板における前記分離溝内の少なくとも側壁部に炭素をイオン注入した後、熱処理することによって炭素とシリコンを含む前記化合物半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記半導体基板上に炭素含有絶縁膜を形成した後、熱処理することによって炭素とシリコンを含む前記化合物半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５〜７のうちいずれか１項に記載の半導体装置の製造方法において、
前記化合物半導体領域は、ＳｉｘＣ１−ｘ（０＜ｘ＜１）であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にハンプ現象の抑制されたトレンチ型素子分離領域を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化・高集積化に伴い、素子領域（活性領域）及び素子分離領域の寸法もますます小さくなってきている。従来、素子分離領域の形成には、工程が簡便なＬＯＣＯＳ法が用いられてきたが、ＬＯＣＯＳ素子分離領域の端部に形成されるバーズビークによる素子領域の寸法縮小が無視できなくなってきており、最近ではＬＯＣＯＳ法による素子分離にかわりトレンチ型素子分離領域（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が使用されるようになってきている（例えば、特許文献１参照）。
【０００３】
以下、従来のトレンチ型素子分離領域を有する半導体装置の製造方法について説明する。
【０００４】
図４（ａ）〜図４（ｅ）は、従来のトレンチ型素子分離領域を有する半導体装置の製造工程を示す断面図である。
【０００５】
まず、図４（ａ）に示す工程で、半導体基板１０１上にシリコン酸化膜及びシリコン窒化膜を順次形成する。その後、シリコン酸化膜及びシリコン窒化膜のパターニングを行い、活性領域上にパッド絶縁膜１０２及び保護絶縁膜１０３を形成する。その後、保護絶縁膜１０３をマスクにして、半導体基板１０１を異方性エッチングし分離溝（トレンチ）１０４を形成する。
【０００６】
次に、図４（ｂ）に示す工程で、保護絶縁膜１０３を酸化防止マスクにして熱酸化を行い、シリコンが露出している半導体基板１０１の分離溝１０４表面にシリコン酸化膜１０５を形成する。
【０００７】
次に、図４（ｃ）に示す工程で、基板上の全面に、分離溝１０４が埋まるようにシリコン酸化膜からなる絶縁膜を堆積した後、化学的機械研磨（ＣＭＰ）等によって保護絶縁膜１０３が露出するまで絶縁膜の平坦化を行い、分離溝１０４内に分離絶縁膜１０６を形成する。
【０００８】
次に、図４（ｄ）に示す工程で、露出した保護絶縁膜１０３及びパッド絶縁膜１０２を順次除去する。これにより、分離溝１０４内にシリコン酸化膜１０５及び分離絶縁膜１０６が埋め込まれた素子分離領域１０７が形成される。その後、半導体基板１０１の活性領域上にゲート絶縁膜１０８を形成する。
【０００９】
次に、図４（ｅ）に示す工程で、ゲート絶縁膜１０８及び分離絶縁膜１０６上に多結晶シリコン膜からなるゲート電極１０９を形成する。
【００１０】
その後、周知のプロセスを用いて、ソース・ドレイン領域、層間絶縁膜、コンタクト及び配線などを形成することによって、ＭＩＳ型トランジスタを有する半導体装置を形成することができる。
【００１１】
【特許文献１】
特開平９−１２９７２１号公報（第３頁、図３−図７）
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置及びその製造方法では、下記のような不具合があった。
【００１３】
図５（ａ）〜図５（ｃ）は、従来の半導体装置におけるトランジスタ特性を説明するための図であり、（ａ）はゲート幅方向における活性領域中央部付近のＶｇ−Ｉｄ特性、（ｂ）はゲート幅方向における活性領域端部付近のＶｇ−Ｉｄ特性、（ｃ）はトランジスタ全体のＶｇ−Ｉｄ特性である。ここで、Ｖｇはゲート電圧、Ｉｄは単位ゲート幅あたりのドレイン電流である。
【００１４】
図５（ａ）及び図５（ｂ）に示すように、活性領域中央部付近の閾値電圧Ａ１に比べて、活性領域端部付近の閾値電圧Ａ２は低くなっている。この閾値電圧Ａ２が低くなるのは、活性領域端部の電界の強さが活性領域中央部よりも強くなり、活性領域端部において先に反転層が形成されるためである。また、Ｎ型ＭＩＳトランジスタの場合には、閾値制御用拡散層の不純物が素子分離領域の方向によって抜け、活性領域中央部付近に比べて活性領域端部付近の閾値制御用拡散層の不純物濃度が低下するため、閾値電圧Ａ２が低くなる。
【００１５】
そのため、トランジスタ全体のトランジスタ特性は、図５（ｃ）に示すように、図５（ａ）に示す活性領域中央部付近におけるＶｇ−Ｉｄ特性と図５（ｂ）に示す活性領域端部付近におけるＶｇ−Ｉｄ特性とを合わせた特性となるため、Ｖｇ−Ｉｄ特性にハンプ現象が生じる。このハンプ現象が生じることにより、トランジスタのリーク電流の増加やオン・オフ特性の劣化を招き、信頼性が低下するという課題がある。
【００１６】
本発明の目的は、トレンチ型素子分離領域におけるハンプ現象を抑制し、信頼性の向上が図れる半導体装置及びその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、前記半導体基板に形成された分離溝と、前記分離溝に埋め込まれた分離絶縁膜と、前記半導体基板における前記分離溝内の少なくとも側壁部に形成された、前記半導体基板よりもエネルギーバンドギャップが大きい化合物半導体領域と、前記分離溝に囲まれた前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えている。
【００１８】
この構成によれば、半導体基板における分離溝内の側壁部に半導体基板よりもエネルギーバンドギャップが大きい化合物半導体領域を形成することによって、活性領域中央部に比べて活性領域端部における閾値電圧を高くすることができる。この結果、寄生トランジスタの影響が低減され、ハンプ現象が抑制された信頼性の高い半導体装置を得ることができる。
【００１９】
上記半導体装置において、前記半導体基板は、シリコン基板であり、前記化合物半導体領域は、炭素とシリコンを含むものである。
【００２０】
上記半導体装置において、前記化合物半導体領域は、ＳｉｘＣ１−ｘ（０＜ｘ＜１）である。
【００２１】
上記半導体装置において、前記分離溝と前記分離絶縁膜との間に炭素含有絶縁膜が形成されている。
【００２２】
本発明の半導体装置は、半導体基板に分離溝を形成する工程（ａ）と、前記半導体基板における前記分離溝内の少なくとも側壁部に、前記半導体基板よりもエネルギーバンドギャップが大きい化合物半導体領域を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記分離溝内に分離絶縁膜を形成する工程（ｃ）と、前記工程（ｃ）の後に、前記半導体基板上にゲート絶縁膜を形成する工程（ｄ）と、前記ゲート絶縁膜上にゲート電極を形成する工程（ｅ）とを備えている。
【００２３】
この構成によれば、素子分離領域と半導体基板の活性領域との界面近傍の活性領域に、化合物半導体領域を選択的に形成することができる。これにより、半導体基板における分離溝内の側壁部に半導体基板よりもエネルギーバンドギャップが大きい化合物半導体領域が形成されるため、活性領域中央部に比べて活性領域端部における閾値電圧を高くすることができる。この結果、寄生トランジスタの影響が低減され、ハンプ現象が抑制された信頼性の高い半導体装置を得ることができる。
【００２４】
上記半導体装置の製造方法において、前記工程（ｂ）では、前記半導体基板における前記分離溝内の少なくとも側壁部に炭素をイオン注入した後、熱処理することによって炭素とシリコンを含む前記化合物半導体領域を形成する。
【００２５】
上記半導体装置の製造方法において、前記工程（ｂ）では、前記半導体基板上に炭素含有絶縁膜を形成した後、熱処理することによって炭素とシリコンを含む前記化合物半導体領域を形成する。
【００２６】
上記半導体装置の製造方法において、前記化合物半導体領域は、ＳｉｘＣ１−ｘ（０＜ｘ＜１）である。
【００２７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施形態では、Ｎ型ＭＩＳトランジスタの製造方法を用いて説明する。
【００２８】
図１（ａ）〜図１（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２９】
まず、図１（ａ）に示す工程で、Ｐ型のシリコン基板からなる半導体基板１上に厚み２０ｎｍのシリコン酸化膜、及び、厚み１００ｎｍのシリコン窒化膜を順次形成する。その後、シリコン酸化膜及びシリコン窒化膜のパターニングを行い、活性領域上にパッド絶縁膜２及び保護絶縁膜３を形成する。その後、保護絶縁膜３をマスクにして、半導体基板１を異方性エッチングし深さ３００ｎｍの分離溝（トレンチ）４を形成する。このとき、シリコン酸化膜及びシリコン窒化膜のパターニングに用いたエッチングマスク、例えばレジスト膜をマスクにして分離溝４を形成してもよい。
【００３０】
次に、図１（ｂ）に示す工程で、保護絶縁膜３を酸化防止マスクにして熱酸化を行い、シリコンが露出している半導体基板１の分離溝４表面に厚み２０ｎｍのシリコン酸化膜からなる下地絶縁膜５を形成する。
【００３１】
次に、図１（ｃ）に示す工程で、保護絶縁膜３をマスクにして、分離溝４内の内壁面である半導体基板１に、下地絶縁膜５越しに炭素（ｃ）イオンをドーズ量１×１０１６ａｔｏｍｓ／ｃｍ２、注入エネルギー３０ｋｅＶ注入角度１５゜の注入条件で注入する。その後、基板をアルゴン（Ａｒ）雰囲気中で、１３５０℃で６０分間の熱処理を行うことにより、炭素とシリコンを反応させてＳｉＸＣ１−Ｘ（０＜ｘ＜１）からなる化合物半導体領域６を分離溝４の内壁面である半導体基板１の表面部に形成する。この化合物半導体領域６には、１．３×１０２１個／ｃｍ３の炭素原子を注入し、化合物半導体領域６に炭素が３％以上含まれることが望ましい。
【００３２】
次に、図１（ｄ）に示す工程で、基板上の全面に、分離溝４が埋まるように厚み５００ｎｍのシリコン酸化膜からなる絶縁膜を堆積した後、化学的機械研磨（ＣＭＰ）等によって保護絶縁膜３が露出するまで絶縁膜の平坦化を行い、分離溝４内に分離絶縁膜７を形成する。
【００３３】
次に、図１（ｅ）に示す工程で、ウェットエッチングにより分離絶縁膜７の膜厚（半導体基板１表面からの高さ）を制御するとともに、保護絶縁膜３及びパッド絶縁膜２を順次除去して半導体基板１の活性領域表面を露出する。これにより、分離溝４内に分離絶縁膜７及び下地絶縁膜５が埋め込まれた素子分離領域８が形成される。その後、半導体基板１の活性領域上に、ＣＶＤ法により厚み２ｎｍのシリコン酸窒化膜からなるゲート絶縁膜９を形成する。
【００３４】
次に、図１（ｆ）に示す工程で、ゲート絶縁膜９上に厚み１５０ｎｍのｎ型多結晶シリコン膜からなるゲート電極１０を形成する。
【００３５】
その後、周知のプロセスを用いて、ｎ型ソース・ドレイン領域、層間絶縁膜、コンタクト及び配線などを形成することによって、Ｎ型ＭＩＳトランジスタを有する半導体装置を形成することができる。
【００３６】
図２（ａ）〜図２（ｃ）は、本発明の第１の実施形態に係る半導体装置におけるトランジスタ特性を説明するための図であり、（ａ）はゲート幅方向における活性領域中央部付近のＶｇ−Ｉｄ特性を示す図、（ｂ）はゲート幅方向における活性領域端部付近のＶｇ−Ｉｄ特性を示す図、（ｃ）はトランジスタ全体のＶｇ−Ｉｄ特性を示す図である。
【００３７】
図２（ａ）及び図２（ｂ）に示すように、活性領域中央部付近の閾値電圧Ｂ１に比べて、活性領域端部付近の閾値電圧Ｂ２は約１００ｍＶ程度高くなっている。この閾値電圧Ｂ２が高くなるのは、活性領域端部にエネルギーバンドギャップが高い化合物半導体領域６が形成されているためである。
【００３８】
この結果、トランジスタ全体のトランジスタ特性は、図２（ｃ）に示すように、ハンプ現象は見られず、図２（ａ）に示す活性領域中央部付近におけるＶｇ−Ｉｄ特性と同様のＶｇ−Ｉｄ特性が得られる。
【００３９】
本実施形態によれば、半導体基板における分離溝の内壁面に炭素をイオン注入することにより、素子分離領域と半導体基板の活性領域との界面近傍の活性領域に、シリコンと炭素を含む化合物半導体領域を選択的に形成することができる。この化合物半導体領域は、シリコン基板に比べてエネルギーバンドギャップが高いため、活性領域中央部に比べて活性領域端部における閾値電圧を高くすることができる。この結果、寄生トランジスタの影響が低減され、ハンプ現象が抑制された信頼性の高い半導体装置を得ることができる。
【００４０】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。なお、本実施形態では、Ｎ型ＭＩＳトランジスタの製造方法を用いて説明する。
【００４１】
図３（ａ）〜図３（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４２】
まず、図３（ａ）に示す工程で、Ｐ型のシリコン基板からなる半導体基板１上に厚み２０ｎｍのシリコン酸化膜、及び、厚み１００ｎｍのシリコン窒化膜を順次形成する。その後、シリコン酸化膜及びシリコン窒化膜のパターニングを行い、活性領域上にパッド絶縁膜２及び保護絶縁膜３を形成する。その後、保護絶縁膜３をマスクにして、半導体基板１を異方性エッチングし深さ３００ｎｍの分離溝（トレンチ）４を形成する。このとき、シリコン酸化膜及びシリコン窒化膜のパターニングに用いたエッチングマスク、例えばレジスト膜をマスクにして分離溝４を形成してもよい。
【００４３】
次に、図３（ｂ）に示す工程で、基板上の全面に、厚み２０ｎｍの炭素を含む酸化膜（ＳｉＯＣ膜）からなる炭素含有絶縁膜１１を形成する。
【００４４】
次に、図３（ｃ）に示す工程で、基板に、１３５０℃で９０分間の熱処理を行うことにより、炭素含有絶縁膜１１に含まれる炭素を半導体基板１に固相拡散しシリコンと反応させてＳｉＸＣ１−Ｘ（０＜ｘ＜１）からなる化合物半導体領域１２を分離溝４の内壁面である半導体基板１の表面部に選択的に形成する。
【００４５】
次に、図３（ｄ）に示す工程で、基板上の全面に、分離溝４が埋まるように厚み５００ｎｍのシリコン酸化膜からなる絶縁膜を堆積した後、化学的機械研磨（ＣＭＰ）によって保護絶縁膜３が露出するまで絶縁膜及び炭素含有絶縁膜１１を研磨して平坦化を行い、分離溝４内に分離絶縁膜７及び炭素含有絶縁膜からなる下地絶縁膜１１ａを形成する。
【００４６】
次に、図３（ｅ）に示す工程で、ウェットエッチングにより分離絶縁膜７及び下地絶縁膜１１ａの膜厚（半導体基板１表面からの高さ）を制御するとともに、保護絶縁膜３及びパッド絶縁膜２を順次除去して半導体基板１の活性領域表面を露出する。これにより、分離溝４内に分離絶縁膜７及び下地絶縁膜１１ａが埋め込まれた素子分離領域１３が形成される。その後、半導体基板１の活性領域上に、ＣＶＤ法により厚み２ｎｍのシリコン酸窒化膜からなるゲート絶縁膜９を形成する。
【００４７】
次に、図３（ｆ）に示す工程で、ゲート絶縁膜９上に厚み１５０ｎｍのｎ型多結晶シリコン膜からなるゲート電極１０を形成する。
【００４８】
その後、周知のプロセスを用いて、ｎ型ソース・ドレイン領域、層間絶縁膜、コンタクト及び配線などを形成することによって、Ｎ型ＭＩＳトランジスタを有する半導体装置を形成することができる。
【００４９】
本実施形態によれば、半導体基板における分離溝の内壁面に炭素含有絶縁膜から炭素を固相拡散することにより、素子分離領域と半導体基板の活性領域との界面近傍の活性領域に、シリコンと炭素を含む化合物半導体領域を選択的に形成することができる。炭素含有絶縁膜からの固相拡散によって炭素を導入する場合、高濃度に炭素を導入することができるため、化合物半導体領域のエネルギーバンドギャップを容易に変化させることができる。この化合物半導体領域は、シリコン基板に比べてエネルギーバンドギャップが高いため、活性領域中央部に比べて活性領域端部における閾値電圧を高くすることができる。この結果、寄生トランジスタの影響が低減され、ハンプ現象が抑制された信頼性の高い半導体装置を得ることができる。また、炭素含有酸化膜（ＳｉＯＣ膜）を素子分離領域の下地絶縁膜とした場合、シリコン酸化膜に比誘電率４．０に対して２．７と低いため、素子分離領域に形成される寄生トランジスタの容量を４％程度低減することができる。
【００５０】
【発明の効果】
本発明の半導体装置及びその製造方法によれば、半導体基板における分離溝内の側壁部に半導体基板よりもエネルギーバンドギャップが大きい化合物半導体領域を形成することによって、活性領域中央部に比べて活性領域端部における閾値電圧を高くすることができる。この結果、寄生トランジスタの影響が低減され、ハンプ現象が抑制された信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置におけるトランジスタ特性を説明するための図であり、
（ａ）はゲート幅方向における活性領域中央部付近のＶｇ−Ｉｄ特性を示す図（ｂ）はゲート幅方向における活性領域端部付近のＶｇ−Ｉｄ特性を示す図
（ｃ）はトランジスタ全体のＶｇ−Ｉｄ特性を示す図
【図３】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図４】（ａ）〜（ｅ）は、従来の半導体装置の製造工程を示す断面図
【図５】（ａ）〜（ｃ）は、従来の半導体装置におけるトランジスタ特性を説明するための図であり、
（ａ）はゲート幅方向における活性領域中央部付近のＶｇ−Ｉｄ特性を示す図
（ｂ）はゲート幅方向における活性領域端部付近のＶｇ−Ｉｄ特性を示す図
（ｃ）はトランジスタ全体のＶｇ−Ｉｄ特性を示す図
【符号の説明】
１  半導体基板
２  パッド絶縁膜
３  保護絶縁膜
４  分離溝
５  下地絶縁膜
６  化合物半導体領域
７  分離絶縁膜
８  素子分離領域
９  ゲート絶縁膜
１０  ゲート電極
１１  炭素含有絶縁膜
１１ａ  下地絶縁膜
１２  化合物半導体領域
１３  素子分離領域
【図１】
2004319573.tif 000003
【図２】
2004319573.tif 000004
【図３】
2004319573.tif 000005
【図４】
2004319573.tif 000006
【図５】
2004319573.tif 000007