(57)【要約】【課題】回路動作の検証を行う際に、ダミーパターンと信号配線間の配線容量をも考慮した信号遅延シミュレーションの高精度化を図る。【解決手段】レイアウト設計処理データに回路的に機能しないダミーパターンをレイアウト処理手段２６１が配置する。このダミーパターンとその周辺に配置される他の配線および基板の導体および半導体との間に存在する負荷情報を負荷情報抽出手段２６２が抽出する。抽出したダミーパターン周辺に存在する負荷情報を回路接続情報の対応する接続ノードに負荷情報付与手段２６３が付与する。付与した負荷情報のうちダミーパターンの接続点に対応するノードに対し電源電位または接地電位を示す情報を電位情報付加手段２６４が付加する。このようにして得たダミーパターンを考慮したシミュレーション用等価回路モデルを用いて、回路シミュレーション装置３が信号遅延シミュレーションを実行する。【選択図】　図１
2004086318.tif 000002
【特許請求の範囲】
【請求項１】
回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置において、
該シミュレーション用等価回路モデルは、該各接続ノードに付加される負荷情報として、回路的に機能しないダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する負荷情報を含むシミュレーション用等価回路モデル生成装置。
【請求項２】
回路設計処理で得た回路設計データに従ってレイアウト設計処理を行うと共に、該レイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置するレイアウト処理手段と、
該レイアウト処理手段で配置されたダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する負荷情報抽出手段と、
該負荷情報抽出手段で抽出した該ダミー配線周辺に存在する負荷情報を、前記回路接続情報の対応する接続ノードに付与する負荷情報付与手段と、
該負荷情報付与手段で付与された該負荷情報のうち該ダミー配線の接続点に対応するノードに対して電源電位または接地電位を示す情報を付加する電位情報付加手段とを有するシミュレーション用等価回路モデル生成装置。
【請求項３】
前記負荷情報抽出手段は、
前記負荷情報のうち、前記ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、
前記レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となる該ダミー配線の電位を接地電位または電源電位に設定して、該容量の電極部表面近傍の電位勾配を算出する電位勾配算出手段と、
該電位勾配算出手段で算出した電位勾配から該電極部表面の電荷量を算出する電荷量算出手段と、
該電荷量算出手段で算出した電荷量と該電極部との間の電位差より容量値を算出する容量値算出手段とを有する請求項２記載のシミュレーション用等価回路モデル生成装置。
【請求項４】
請求項１〜３の何れかに記載のシミュレーション用等価回路モデル生成装置により生成されたシミュレーション用等価回路モデルを用いて回路シミュレーションを実行可能とする回路シミュレーションシステム。
【請求項５】
回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルの生成方法において、
回路設計処理および該回路設計処理に従ったレイアウト設計処理を行うと共に、該レイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置する第１ステップと、
該ダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する第２ステップと、
該第２ステップで抽出した該ダミー配線周辺に存在する負荷情報を、該回路接続情報の対応する接続ノードに付与する第３ステップと、
該第３ステップで付与された該負荷情報のうち、該ダミー配線の接続点に対応するノードに対し電源電位または接地電位を示す情報を付加する第４ステップとを有するシミュレーション用等価回路モデル生成方法。
【請求項６】
前記第２ステップにおいて、前記負荷情報のうち、前記ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、前記レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となる該ダミー配線の電位を接地電位または電源電圧に設定して、該容量の電極部表面近傍の電位勾配を算出するステップと、
該電位勾配から該電極部表面の電荷量を算出するステップと、
該電荷量と電極部間の電位差より容量値を算出するステップとを有する請求項５記載のシミュレーション用等価回路モデル生成方法。
【請求項７】
請求項５または６記載のシミュレーション用等価回路モデル生成方法における各処理手順をコンピュータに実行させる制御プログラム。
【請求項８】
請求項７記載の制御プログラムが記録されたコンピュータ読み取り可能な可読記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばシステムＬＳＩやフラッシュメモリＬＳＩなどの回路設計に適用され、層間構造平坦化を行う多層配線プロセスの半導体集積回路設計技術（回路シミュレーション技術）に用いるシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置、これを用いた回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、この手順を実行させるための制御プログラムおよびこれを記録した可読記録媒体に関する。
【０００２】
【従来の技術】
近年、半導体集積回路のプロセスの微細化に伴って寄生配線容量（以下単に、配線容量という）が信号遅延時間（以下単に信号遅延という）に及ぼす影響は非常に大きくなってきている。この信号遅延時間とは電気信号が半導体集積回路内部を伝達する時間のことである。半導体集積回路の最小加工寸法が０．２５μｍ以下の最先端プロセスでは約６割以上が配線容量に起因すると言われている。この信号遅延と配線容量との依存関係については、文献「ＤＥＮＮＩＳ　ＳＹＬＶＥＳＴＥＲ，”Ｉｍｐａｃｔ　ｏｆ　Ｓｍａｌｌ　Ｐｒｏｃｅｓｓ　Ｇｅｏｍｅｔｒｉｅｓ　ｏｎ　Ｍｉｃｒｏａｒｃｈｉｔｅｃｔｕｒｅｓ　ｉｎ　Ｓｙｓｔｅｍｏｎ　Ｃｈｉｐ”，　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　　ＴＨＥ　ＩＥＥＥ．　ＶＯＬ．８９，　ＮＯ．４，　ＡＰＲＩＬ　２００１」に詳しく記載されている。
【０００３】
特に、最近の多層配線プロセスを用いた半導体集積回路装置（以下、半導体チップという）では、半導体チップ内の信号配線の粗密によって信号配線の段差による断線の原因となる凹凸が生じるのを防ぎ、信頼性を向上させるため、半導体チップ内の空き領域のメタル層にダミーパターン（フローティング状態のメタル層配線パターン）を配置することで層間構造の平坦化を行う。これら配置場所はレイアウト後の半導体チップ上における信号配線の粗密に依存するので、レイアウト完了後にデザインルールで規定した配置ルールに基づいて後処理としてダミーパターンを配置する。その結果、ダミーパターンに対する信号配線間に配線容量が新たに生じる。
【０００４】
ここで、上述した段差の発生メカニズムを図６（ａ）に、ダミーパターンの挿入による平坦化を図６（ｂ）に、ダミーパターンに起因する寄生容量を含む信号配線周辺の容量の形成を図６（ｃ）にそれぞれ示している。
【０００５】
即ち、図６（ａ）では、３層のメタル配線Ｍ１〜Ｍ３が奥行き方向に配線されている半導体チップの断面図を示しており、３層のメタル配線が図面内の両端付近に密集し、中央部分には２層目のメタル配線ＭＬしかない配線密度が疎の状態を示している。この疎の部分では、特に、メタル配線ＭＬの真下の１層目にメタル配線が存在しないために、基板（Ｓｕｂｓｔｒａｔｅ）上に層間絶縁膜材料を一様に堆積すると配線部分上下の疎の部分に窪みが発生する。これが段差Ｈとなり、この段差Ｈによって２層目のメタル配線ＭＬに断線が発生し易くなる。
【０００６】
図６（ｂ）では、上記段差Ｈの発生を回避するために、配線密度が疎の領域に信号の伝達には用いないダミーの配線パターン（これをダミーパターンＤＰという）を形成した場合の断面図を示しており、メタル配線ＭＬの上下位置にダミーパターンＤＰをそれぞれ設けることにより層間絶縁膜に窪みがなくなって段差Ｈは発生しない。このように、疎密均一化のためにダミーパターンＤＰを空領域に配置することによって、配線疎密による段差Ｈがなくなって、２層目のメタル配線ＭＬの段差Ｈによる断線は発生しない。ところが、このダミーパターンＤＰが電極となって信号配線の周辺に寄生容量が付加されてしまう。
【０００７】
図６（ｃ）では、ダミーパターンＤＰを設けた場合の信号配線周辺の寄生容量を示しており、メタルＭ２層の各信号配線間の寄生容量Ｃｐに加えて、メタルＭ３層のダミーパターンＤＰとメタルＭ２層の信号配線との間（異層間）に寄生容量Ｃｔが付加され、かつメタルＭ１層のダミーパターンＤＰとメタルＭ２層の信号配線との間（異層間）に寄生容量Ｃｂが付加されている。これらダミーパターンＤＰと信号配線ＭＬとの間の配線容量Ｃｔ，Ｃｂは、信号配線ＭＬと他の信号配線との間の配線容量Ｃｐおよび、信号配線ＭＬと基板（Ｓｕｂｓｔｒａｔｅ）との間の配線容量（図示せず）と同様に、信号遅延や回路動作速度などの回路性能に影響を及ぼすものである。
【０００８】
例えば、ダミーパターンＤＰの有無が信号遅延に及ぼす影響を実際のテスト回路の試作評価により調べた実験例として、文献『中林、堀、他「層間ＣＭＰのダミーパターンが信号遅延に及ぼす影響とその回路シミュレーション方法」、第６２回応用物理学会学術講演会、２００１年９月』に、ダミーパターンＤＰが存在することにより信号遅延が最大約２０％増加するという結果が報告されている。
【０００９】
【発明が解決しようとする課題】
ところが、現状の回路設計では、レイアウト後に配線容量を抽出して回路シミュレーションで回路動作検証を行う際に、回路的に機能する各信号配線間および信号配線と基板間の各配線容量についてのみ考慮しており、ダミーパターンＤＰと信号配線との間の配線容量については考慮できていないのが現状である。このため、信号遅延などの回路性能を精度良く見積りできないという大きな問題がある。
【００１０】
また、多層配線プロセスの配線容量に関する文献としては「Ｍｏｄｅｌｉｎｇａｎｄ　Ｅｘｔｒａｃｔｉｏｎ　ｏｆ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｃａｐａｃｉｔａｎｃｅｓ　ｆｏｒ　Ｍｕｌｔｉｌａｙｅｒ　ＶＬＳＩ　Ｃｉｒｃｕｉｔｓ」　（ＩＥＥＥＣＡＤ　ＶＯＬ．１５，　ＮＯ．１，　ＪＡＮＵＡＲＹ　１９９６）などがある。この文献では、信号配線と信号配線間、信号配線と基板間の配線容量に関する計算手法などが論じられているが、ここでは、ダミーパターンＤＰに対する取り扱いについては一切考察されていない。他の文献においても同様であり、ダミーパターンＤＰを考慮に入れた回路シミュレーション手法などについては未だ確立されておらず、多層配線プロセスを用いた回路設計技術上の重要な課題の一つとなっている。
【００１１】
このように、多層配線プロセスの層間構造の平坦化を保つためのダミーパターンＤＰは、回路的に機能する実際の信号配線ではなく、周囲を層間絶縁体に囲まれた何処にも接続されていないフローティング状態であるにもかかわらず、層間絶縁膜を挟んで（特に上下の異層の）信号配線との間に配線容量Ｃｔ，Ｃｂを形成し、信号遅延に大きな影響を及ぼしている。
【００１２】
ここで、この信号遅延の影響について図７を用いて詳細に説明する。
【００１３】
図７は、従来の半導体集積回路に用いるダミーパターンの物理的効果の概要説明図であって、（ａ）はダミーパターン幅が信号配線幅よりも非常に大きい場合のシールド効果の概要説明図、（ｂ）はダミーパターンの同層信号配線への影響を説明するための図である。
【００１４】
図７（ａ）では、ダミーパターン幅が信号配線幅よりも非常に大きい場合に、ダミーパターンＤＰはシールド効果を有する平行版と近似できることを示しており、図７（ｂ）では、ダミーパターンＤＰが平行板と近似されても水平方向に隣接する同層の信号配線には大きな影響を与えないことを示している。
【００１５】
例えば信号配線ＭＬの幅を０．５０μｍ以下、ダミーパターンＤＰの幅を１０μｍ以上とすると、異なる層に配置される信号配線幅に対してダミーパターンＤＰは２桁程度大きい幅を有している。このような場合に、図７（ａ）に示すように両者に電位差が生じると、配線容量に相当する信号配線から引き出される電気力線は全てダミーパターンＤＰに吸収される。即ち、信号配線から出る電気力線は平行板として働く上下層のダミーパターンＤＰによりシールドされるため、ダミーパターンＤＰは信号配線に対して、電位の揺れが小さいシールド効果を有する電源またはグランドと等価と見なすことができ、実効的に信号配線の幅が直接寄与する以上の容量に相当する影響を与える。なお、この実効的な容量を図６（ｃ）では両者が配置される配線層の関係によって異層間の配線容量Ｃｔ，Ｃｂで表している。これに対し、図７（ｂ）に示すようにダミーパターンＤＰに水平方向に隣接し同じ層に配置される信号配線に対しては両者の側面部分しか容量に寄与しないため、ダミーパターンＤＰが同層の他の信号配線に及ぼす影響は非常に小さい。この容量を図６（ｂ）では同層の配線容量Ｃｐで表している。実測では同層の配線容量Ｃｐは異層間の配線容量Ｃｂの約１／１０程度（Ｃｐ≒Ｃｂ／１０）である。
【００１６】
ところが、これらダミーパターンＤＰはフローティング状態であり、その電位の絶対値は決定しないため、ダミーパターンＤＰと信号配線との間に形成される配線容量の計算方法については確立できていない。ダミーパターンＤＰと信号配線との間に形成される配線容量を考慮に入れたシミュレーション用等価回路モデルについても確立できていない。
【００１７】
上記半導体回路における信号遅延を求めるるための過渡解析（回路の時間応答解析）を行う際に必要となる初期電圧設定ができず、ダミーパターンＤＰがフローティング状態のままでは回路シミュレーションできない（回路シミュレーションの解法の制約上、解を求めることができない）。この理由により、現状のバックアノテーション（以下、回路図作成およびレイアウト完了後に配線容量を抽出して、その配線容量情報を付加した上で再度回路シミュレーションすることを意味する）ではダミーパターンＤＰが信号遅延に及ぼす影響を考慮できず、精度良く信号遅延の見積りができないという問題がある。
【００１８】
ここでは、ダミーパターンＤＰを信号遅延に関して予め考慮できないことにより、半導体集積回路における現状の信号遅延の見積り精度にダミーパターンＤＰがどの程度の影響を及ぼしているかを定量的に検討する。
【００１９】
まず、ダミーパターンＤＰによる信号遅延の影響事例１について説明する。前述したようにダミーパターンＤＰは異層の信号配線に大きく影響を及ぼす。逆に言うと、信号配線は異層のダミーパターンＤＰから大きく影響を受ける。本事例１では、信号配線がダミーパターンＤＰから受ける影響をわかりやすく説明するために、多層配線プロセスを用いて製造された層間構造を持つ半導体チップについて考える。
【００２０】
図８は、多層配線プロセスによる層間構造を持つ半導体チップの断面構成図である。
【００２１】
図８に示すように、半導体基板（Ｓｕｂｓｔｒａｔｅ）上に各層間絶縁膜ＳｉＯ２をそれぞれ介して５層のメタル材料で形成される信号配線Ｍ１〜Ｍ５がそれぞれ積層され、最上層の信号配線上にはさらに保護膜としてＰＩＱ、ＳＩＮ、ＰＳＧがそれぞれ積層されている。
【００２２】
ここでは、ＳｉＯ２、ＰＳＧ、ＳＩＮ、ＰＩＱの比誘電率は各々４．１、４．２、６．３、３．４とし、各層間絶縁膜ＳｉＯ２の厚さは各層とも１１００ｎｍ、メタル配線Ｍ１〜Ｍ５の厚さは各々５５０ｎｍ、７５０ｎｍ、７５０ｎｍ、７５０ｎｍ、９００ｎｍとし、ＰＩＱ、ＳＩＮ、ＰＳＧの積層構造からなる保護膜の厚さは合計で４４５０ｎｍとしている。
【００２３】
このような層間構造を有する半導体チップにおいて、メタル第２層（Ｍ２）に単一信号配線があり、この上層のメタル第３層（Ｍ３）と下層のメタル第１層（Ｍ１）にそれぞれダミーパターンＤＰがある簡単な場合を考える。これを模式的に示したものが図９であり、以下この模式図を用いて説明する。
【００２４】
図９において、Ｍ２信号配線に着目し、その配線容量を、文献『培風館「現在物理学入門」第２章』などで一般に知られている電磁界理論に基づいて求める。
【００２５】
ダミーパターンＤＰがある場合には、このＭ２信号配線の配線容量Ｃｍ２は、Ｍ３ダミーパターンＤＰとＭ２信号配線間の配線容量Ｃｔと、Ｍ２信号配線とＭ１ダミーパターンＤＰ間の配線容量Ｃｂとの容量の総和で表すことができる。このため、Ｍ２信号配線の幅を０．３６μｍ、ダミーパターンＤＰの幅を１０μｍとした場合（図８と同様）のＣｔ＝０．０６６２［ｆＦ／ｕｍ］およびＣｂ＝０．０６６５［ｆＦ／ｕｍ］の典型値を用いれば、Ｃｍ２＝Ｃｔ＋Ｃｂ＝０．１３２７［ｆＦ／ｕｍ］となる。
【００２６】
仮に、ダミーパターンＤＰがない場合には、Ｍ２信号配線の配線容量Ｃｍ２’は、単純にＭ２信号配線と基板間の配線容量Ｃｂ’のみで表されるので、Ｃｍ２’＝Ｃｂ’であり典型値は０．０７６６［ｆＦ／ｕｍ］となる。
ここで得られたＣｍ２’＜Ｃｍ２の関係から、従来のバックアノテーションで採用され、ダミーパターンＤＰを考慮しない配線容量Ｃｍ２’はダミーパターンＤＰ配置後の実際の配線容量Ｃｍ２よりも大幅に小さいことが判る。言い換えれば、信号遅延は配線容量（及び抵抗値）に比例する。即ち配線の時定数ＲＣで決まることから、従来では信号遅延を実際よりも過小評価しながらバックアノテーションしていたことになる。なお、本事例１においては、わかりやすく説明するため、単一Ｍ２信号配線の上下層にそれぞれＭ３ダミーパターンＤＰとＭ１ダミーパターンＤＰがある簡単な場合を考えたが、より一般的には、信号配線が隣接して複数並んでいる場合に、信号配線が任意のメタル層にある場合、さらにダミーパターンＤＰが信号配線の上層または下層の何れか片方にしか存在しないような場合においても同様のことが言える。
【００２７】
次に、ダミーパターンＤＰによる信号遅延の影響事例２について説明する。実際の信号遅延評価を目的とする信号遅延測定回路（以下、遅延回路という）を考える。この遅延回路は図１０および図１１に示すように基本論理ゲートを偶数段チェン接続したもので、各段の基本論理ゲートの出力部には信号配線による負荷が付いている。この信号配線による負荷としては、実際の半導体集積回路中でよく使われる典型的な二つの信号配線タイプからなる。
【００２８】
その一つは図１０に示すように単一信号配線が走るタイプで異層間容量や対基板容量の影響が支配的なケース（以下、タイプ１という）、他の一つは図１１に示すように複数の同層信号配線が隣接並行して走るタイプでこれら隣接信号配線間の容量の影響がより大きなケース（以下、タイプ２という）である。
【００２９】
図１０および図１１において、（ａ）は信号配線による負荷（配線ＲＣ負荷）が付加される位置を論理回路レベルで示した回路図、（ｂ）は配線ＲＣ負荷を形成するレイアウト例の平面図、（ｃ）は（ｂ）のＸ−Ｘ’断面構成例と負荷容量の等価回路とを同時に示す図（メタル第２層が信号配線の場合）、（ｄ）は信号遅延回路の信号配線幅を示す図である。さらに、それぞれについて信号配線層がＭ１，Ｍ２，Ｍ３の何れであるかの３ケース合計６ケース（２×３＝６）を考える。それぞれの遅延回路についてチェン段数が異なるものを２種類用意しておき、信号遅延の差分をとることでチェン１段当りの信号遅延を測定評価する。ここで、チェン１段とは、図１０および図１１において、（ａ）に示すようにある基本論理ゲートの入力から配線ＲＣ負荷を含む次段の基本論理ゲートの入力に至るまでの部分とする。この具体的な測定方法を図１２に示している。
【００３０】
図１２（ａ）および図１２（ｂ）に示すように、まず、基本論理ゲートの段数（段数は偶数とする）が異なる以外は同一構成を有する２種類の信号遅延回路を設ける。ここで、図１２（ａ）では偶数段の段数Ｎ１を有し、図１２（ｂ）では偶数段の段数Ｎ２を有し、各段数はＮ２＞Ｎ１である。
【００３１】
次に、各々の信号遅延回路の遅延時間（入力ＰＡＤに信号を入力してから、出力ＰＡＤに信号が出力されるまでの時間）を測定する。図１２（ａ）の信号遅延回路の場合は、図１２（ｃ）に示すように振幅Ｖｄｄのパルス信号が入力されてから、遅延時間ｔｒ１後に出力信号が立ち上がり遅延時間ｔｆ１後に立ち下がる。
【００３２】
また、図１２（ｂ）の信号遅延回路の場合は、図１２（ｄ）に示すように振幅Ｖｄｄのパルス信号が入力されてから、遅延時間ｔｒ２後に出力信号が立ち上がり遅延時間ｔｆ２後に立ち下がる。これにより、チェン１段当たりの信号遅延時間は次の式から容易に算出される。
【００３３】
チェン１段当たりの信号遅延時間＝（全信号遅延時間２−全信号遅延時間１）／（Ｎ２−Ｎ１）　但し、ここで全信号遅延時間とは立ち上がり遅延時間と立ち下がり遅延時間の平均値とし、
全信号遅延時間１＝（ｔｒ１＋ｔｆ１）／２
全信号遅延時間２＝（ｔｒ２＋ｔｆ２）／２
とする。
【００３４】
以上により、１段当たりの信号遅延時間を求めるには、まず、異なる遇数段を持つ同一構成の信号遅延回路を２種類用意する。次に、各信号遅延回路について入力から出力までの全信号遅延時間を測定する。さらに、各全信号遅延時間の差分を段数差で割ることにより１段当たりの信号遅延時間を得ることができる。
【００３５】
次に、これまでのバックアノテーションのとおりダミーパターンＤＰを考慮せず存在しないものとして信号配線−信号配線間および信号配線−基板間の配線容量を、一般的に知られている電磁界理論により求め、この配線容量を用いてさらに回路シミュレーションで信号遅延を求める。
【００３６】
図１０および図１１に示したタイプ１，２の両回路について各信号配線層（Ｍ１，Ｍ２，Ｍ３）の信号遅延時間の実測値と現状回路シミュレーション値の比較結果を図１３に示している。なお、タイプ１（図１３（ａ））およびタイプ２（図１３（ｂ））の何れにおいても現状回路シミュレーション値よりも実測値の方が遅延時間が大きく、これは信号配線層がＭ１、Ｎ２、Ｍ３の何れにも当てはまる。現状の回路シミュレーション値の実測値に対する誤差はタイプ１の場合では最大−１３．６％にも至る。これらの結果から実際に製造した遅延回路から実測した信号遅延値（ダミーパターン有り）、現状の回路シミュレーション手法による信号遅延値（ダミーパターン考慮なし）を比較すると一致せず、何れの場合にも実測値の方が大きく、ダミーパターンＤＰの影響が無視できないことが判る。特に、タイプ１のＭ３信号配線のケースでは上述のように−１３．６％の実測誤差がある。今後の半導体集積回路の高性能化に伴い、バックアノテーションにおいて信号遅延を精度良く見積る必要を考えると誤差−１３．６％は大きく、例えば文献「ＴＳＭＣＴｅｃｈｎｏｌｏｇｙ　　’Ｄｅｖｉｃｅ　Ｍｏｄｅｌｉｎｇ’」によれば、誤差は少なくとも数％以内におさめる必要があるとされている。
【００３７】
本発明は、上記事情に鑑みて為されたもので、回路動作の検証を行う際に、ダミーパターンと信号配線間の配線容量をも考慮した信号遅延シミュレーションの高精度化を図ることができるシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置、これを用いた回路シミュレーションシステム、シミュレーション用等価回路モデル生成方法、この手順を実行させるための制御プログラムおよびこれを記録した可読記録媒体を提供することを目的とする。
【００３８】
【課題を解決するための手段】
本発明のシミュレーション用等価回路モデル生成装置は、回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置において、シミュレーション用等価回路モデルは、各接続ノードに付加される負荷情報として、回路的に機能しないダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する負荷情報を含むものであり、そのことにより上記目的が達成される。
【００３９】
また、好ましくは、本発明のシミュレーション用等価回路モデル生成装置において、回路設計処理で得た回路設計データに従ってレイアウト設計処理を行うと共に、このレイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置するレイアウト処理手段と、レイアウト処理手段で配置されたダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する負荷情報抽出手段と、負荷情報抽出手段で抽出したダミー配線周辺に存在する負荷情報を、回路接続情報の対応する接続ノードに付与する負荷情報付与手段と、負荷情報付与手段で付与された負荷情報のうちダミー配線の接続点に対応するノードに対して電源電位または接地電位を示す情報を付加する電位情報付加手段とを有する。
【００４０】
さらに、好ましくは、本発明のシミュレーション用等価回路モデル生成装置における負荷情報抽出手段は、負荷情報のうち、ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となる該ダミー配線の電位を接地電位または電源電位に設定して、容量の電極部表面近傍の電位勾配を算出する電位勾配算出手段と、電位勾配算出手段で算出した電位勾配から電極部表面の電荷量を算出する電荷量算出手段と、電荷量算出手段で算出した電荷量と電極部との間の電位差より容量値を算出する容量値算出手段とを有する。
【００４１】
本発明の回路シミュレーションシステムは、請求項１〜３の何れかに記載のシミュレーション用等価回路モデル生成装置により生成されたシミュレーション用等価回路モデルを用いて回路シミュレーションを実行可能とするものであり、そのことにより上記目的が達成される。
【００４２】
本発明のシミュレーション用等価回路モデル生成方法は、回路シミュレーションの対象となる回路接続情報および各接続ノードに付加される負荷情報を含むシミュレーション用等価回路モデルの生成方法において、回路設計処理およびこの回路設計処理に従ったレイアウト設計処理を行うと共に、このレイアウト設計処理で得たレイアウト設計データに回路的に機能しないダミー配線を配置する第１ステップと、ダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する容量値を含む負荷情報を抽出する第２ステップと、第２ステップで抽出したダミー配線周辺に存在する負荷情報を、回路接続情報の対応する接続ノードに付与する第３ステップと、第３ステップで付与された負荷情報のうち、ダミー配線の接続点に対応するノードに対し電源電位または接地電位を示す情報を付加する第４ステップとを有するものであり、そのことにより上記目的が達成される。
【００４３】
また、好ましくは、本発明のシミュレーション用等価回路モデル生成方法における第２ステップにおいて、負荷情報のうち、ダミー配線とその周辺の導体および半導体との間の容量値を抽出するに際して、レイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極部となるダミー配線の電位を接地電位または電源電圧に設定して、容量の電極部表面近傍の電位勾配を算出するステップと、この電位勾配から電極部表面の電荷量を算出するステップと、この算出された電荷量と電極部間の電位差より容量値を算出するステップとを有する。
【００４４】
本発明の制御プログラムは、請求項５または６記載のシミュレーション用等価回路モデル生成方法における各処理手順をコンピュータに実行させるものであり、そのことにより上記目的が達成される。
【００４５】
本発明の可読記録媒体は、請求項７記載の制御プログラムが記録されたコンピュータ読み取り可能であり、そのことにより上記目的が達成される。
【００４６】
上記構成により、本発明では、多層配線プロセスを用いた半導体集積回路の設計において、レイアウト完了後に配線容量を抽出して回路シミュレーションで回路動作の検証を行う際に、従来の信号配線と信号配線間および信号配線と基板間の配線容量に加えて、従来では考慮できていなかったダミーパターンと信号配線との間に形成される配線容量をも精度良く抽出して、回路シミュレーションに反映させることにより、信号遅延動作などの回路シミュレーションの高精度化を図ることが可能となる。
【００４７】
【発明の実施の形態】
以下、本発明の回路シミュレーションシステムの実施形態について図面を参照しながら説明する。
【００４８】
図１は、本発明の一実施形態における回路シミュレーションシステムの要部ハード構成を示すブロック図である。
【００４９】
図１において、回路シミュレーションシステム１は、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成するシミュレーション用等価回路モデル生成装置２と、このシミュレーション用等価回路モデルを用いて信号遅延シミュレーションなどの回路シミュレーションを実行可能とする回路シミュレーション装置３とを有している。
【００５０】
シミュレーション用等価回路モデル生成装置２は、記憶部としてのＲＯＭ２１、ＲＡＭ２２およびデータベース２３と、入力操作部２４と、表示画面を持つ表示部２５と、各部を制御する制御部２６とを有している。
【００５１】
ＲＯＭ２１は、シミュレーション用等価回路モデル生成制御プログラムなどの制御プログラムおよび各種表示画面情報やテーブル情報などの各種データを記憶する。
【００５２】
ＲＡＭ２２は、制御部２６の動作に際して制御プログラムおよび各種データなど必要なデータを一旦記憶するワークメモリとして働く。
【００５３】
データベース２３は、シミュレーション用等価回路モデル生成用の各種データを記憶している。
【００５４】
入力操作部２４は、キーボードおよびマウスなどの入力装置で構成され、シミュレーション用等価回路モデル生成用の制御プログラムの起動指令および終了指令などの各種入力指令をユーザ入力操作可能としている。
【００５５】
表示部２５は、シミュレーション用等価回路モデル生成処理用の初期画面や各種選択画面およびその結果画面など各種画面情報を表示画面上に表示するものである。
【００５６】
制御部２６は、ＣＰＵ（中央演算処理装置）で構成されており、制御プログラムおよびその各種データに基づいて、回路設計処理およびこの回路設計処理データに従ったレイアウト設計処理、さらにレイアウト設計処理データに回路的に機能しないダミーパターン（ダミー配線）を配置するレイアウト処理手段２６１と、ダミーパターンとその周辺に配置される他の配線および基板の導体および半導体との間に存在する負荷情報を抽出する負荷情報抽出手段２６２と、抽出したダミーパターン周辺に存在する負荷情報を回路接続情報の対応する接続ノードに付与する負荷情報付与手段２６３と、付与した負荷情報のうちダミーパターンの接続点に対応するノードに対し電源電位または接地電位を示す情報を付加する電位情報付加手段２６４とを有することにより、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成する。
【００５７】
負荷情報抽出手段２６２は、抽出した負荷情報のうち、ダミーパターンＤＰとその周辺の導体および半導体との間の容量値がレイアウト設計データから得られる物理的形状情報および回路シミュレーションの対象となるプロセスパラメータと共に容量の電極となるダミーパターンＤＰの電位を接地電位または電源電位に設定して、該容量の電極部表面近傍の電位勾配を算出する電位勾配算出手段２６２Ａと、算出した電位勾配から電極部表面の電荷量を算出する電荷量算出手段２６２Ｂと、算出した電荷量と電極部との間の電位差により容量値を算出する容量値算出手段２６２Ｃとを有する。
【００５８】
回路シミュレーション装置３は、シミュレーション用等価回路モデル生成装置２と同様、制御部（ＣＰＵ）を有するコンピュータで構成されており、回路シミュレーション制御プログラムおよびその各種データに基づいて、シミュレーション用等価回路モデル生成装置２からのシミュレーション用等価回路モデルを用いて信号遅延シミュレーションなどの各種回路シミュレーションを実行可能とするものである。
【００５９】
上記構成により、以下、ダミーパターンを考慮したシミュレーション用等価回路モデルを生成する手順および、このシミュレーション用等価回路モデルを用いて信号遅延動作などの回路シミュレーションの手順について順追って説明する。
【００６０】
図２は、図１の回路シミュレーションシステム１による各処理手順を示すフローチャートである。なお、図２の左側には処理フローを示し、右側には処理フローの各ステップで入出力されるデータフローを示している。
（事前準備処理；回路設計処理、レイアウト設計処理およびダミーパターン配置処理）
図２に示すように、まず、ステップＳ１の回路設計処理およびそのレイアウト設計処理が終了した時点において、ステップＳ２で、バックアノテーションにおいてダミーパターンＤＰを考慮するため、半導体集積回路の回路設計に従ったレイアウト設計完了後のレイアウトデータ上に、層の平坦化のために配線疎領域にダミーパターンＤＰを配置する。具体的には、デザインルールで規定された配置ルールにしたがって半導体チップ内の信号配線の粗密状態に応じてダミーパターンＤＰの配置場所を決めて、ダミーパターンＤＰをレイアウトデータ上に配置処理する。これにより、設計回路図データおよびレイアウトデータが生成される。
【００６１】
次に、負荷情報として配線容量を求めるために、層間構造を表す下記のプロセスパラメータを用意する。ここでは具体例として例えば図８に示した層間構造と同じプロセスパラメータを用いればよい。即ち、下記のパラメータおよびその値を用いればよい。
絶縁膜の厚さ　　　１１００ｎｍ
絶縁膜の誘電率　　４．１（ＳｉＯ２）
配線の高さ　　　　５５０ｎｍ（Ｍ１）、７５０ｍｎ（Ｍ２〜Ｍ４）、９００ｎｍ（Ｍ５）
（負荷情報抽出処理；電位勾配算出処理、電荷量算出処理および容量値算出処理）
ステップＳ２で生成したレイアウトデータから得られるダミーパターンと信号配線の配置位置、形状、配線層および上記事前準備工程で用意したプロセスパラメータを入力情報として、文献『培風館「現在物理学入門」第２章』などで知られている電磁界理論に基づいて配線容量を計算する。この配線容量が導体と絶縁体（層間絶縁膜）の形状／位置関係および絶縁体の誘電率によってのみ決まることを利用して、ダミーパターンと信号配線間を含む上記配線容量を求める。
【００６２】
その配線容量の計算手順の概要を図３（ａ）および図３（ｂ）に示している。その計算手順（電位勾配算出処理、電荷量算出処理および容量値算出処理）について説明する。
【００６３】
ダミーパターンＤＰは信号配線と同様にメタル材料で作られているので導体である。つまり、ダミーパターンＤＰと信号配線間は、図３（ａ）に示すように、信号配線の導体ＡとダミーパターンＤＰの導体Ｂ間に、層間絶縁膜からなる絶縁体Ｃが挟また積層構造になっている。
【００６４】
この構造において、境界条件として導体Ａにおいて電位Φ＝Ｖ１＝１Ｖ、導体Ｂにおいて電位Φ＝Ｖ２＝０Ｖであることを用いて、次の（数１）で示す電磁界方程式であるＬａｐｌａｃｅ方程式および電場式を境界要素法ＢＦＭまたは有限要素法ＦＥＭ（例えば文献『サイエンス社「有限要素法と境界要素法」』などに詳しく記載されている。）などを用いて解き、導体表面に垂直な方向の電位Φの微分係数（導体表面に垂直な電場Ｅ）を計算する（電位勾配算出処理）。即ち、導体Ｂの電位は本来フローティング状態であるが、後述のように電源またはグランド面と見なすことができるため、正の電位とした導体Ａに対してグランド電位０Ｖとしている。その結果、絶縁体中の電位分布Φが得られる。
【００６５】
【数１】
2004086318.tif 000003
次に、この電位分布Φを用いて図３（ａ）のガウス数値積分公式（数１；ガウスの定理）により導体Ａ，Ｂ表面の電荷量Ｑを計算し（電荷量算出処理）、電荷量Ｑと電位差（Ｖ１−Ｖ２）の関係より配線容量Ｃを求める。同様に、信号配線と信号配線間および、信号配線と基板間などについても配線容量を求める（容量値算出処理）。
【００６６】
これらの計算方法を用いてステップＳ３でダミーパターンＤＰと信号配線間、信号配線と信号配線間および信号配線と基板間の配線容量を求める。即ち、このステップＳ３ではデータとしてプロセス層間構造情報を入力とし、配線容量値を出力とする。
（ダミーパターンＤＰを考慮した等価回路モデル作成処理；負荷情報付与処理）上記ステップＳ３の配線容量計算処理で求めたダミーパターンＤＰと信号配線間、信号配線と信号配線間、信号配線と基板間の負荷情報としての各配線容量を設計回路図データ（ステップＳ１；回路を構成するトランジスタや基本素子の接続関係を記述したデータ）にマージ（合併、融合）させて、シミュレーション用等価回路モデルを作成する（負荷情報付与処理）。図４（ａ）〜図４（ｄ）にその考え方を具体例としてタイプ２の信号遅延回路（メタル第２層Ｍ２が信号配線層のケース）の場合で示している。
【００６７】
図４（ａ）では、図１１の信号配線回路（タイプ２の信号遅延回路；メタル第２層が信号配線）と同等の回路レイアウトの平面図を示している。図４（ａ）の回路レイアウトから、基本論理ゲートＡ，Ｂ間を接続する信号配線をその配線抵抗Ｒｉｎｔと配線容量Ｃｉｎｔで置きかえることにより図４（ｂ）の等価回路モデルを得ている。
【００６８】
この場合の配線抵抗については物理式Ｒｉｎｔ＝ρ＊（Ｌｉｎｔ／Ｗｉｎｔ）（ρ；メタル材料のシート抵抗値、Ｌｉｎｔ：信号配線長、Ｗｉｎｔ：信号配線幅）で計算する。
【００６９】
また、配線容量Ｃｉｎｔについては、図４（ｃ）の信号配線のＸ−Ｘ’断面に対応して上記配線容量計算処理で求めたダミーパターンＤＰと信号配線間容量間、信号配線と信号配線間および、信号配線と基板間の配線容量を用いて図４（ｃ）の等価回路モデルを作成する。より詳しくは、配線容量Ｃｉｎｔについては、図４（ｃ）に示した信号配線の断面に対応した各配線容量が回路動作に及ぼす影響を正確にシミュレーションするため、図４（ｄ）に示すように、ステップＳ４で、Ｍ２層信号配線とＭ２層信号配線間（Ｃｐ２２，Ｃｐ２３）、Ｍ３層ダミーパターンとＭ１層ダミーパターン間（Ｃ３１）、Ｍ３層ダミーパターンと基板間（Ｃ３）、Ｍ１層ダミーパターンと基板間（Ｃ１）、Ｍ３層ダミーパターンとＭ２層信号配線間（Ｃｔ，Ｃｔ’）、Ｍ１層ダミーパターンとＭ２層信号配線間（Ｃｂ，Ｃｂ’）などの全ての配線容量を含むシミュレーション用等価回路モデルを作成する。つまり、このステップＳ４では、データとしてステップＳ１の設計回路図データとステップＳ３の配線容量値データとを入力とし、図４（ｄ）のシミュレーション用等価回路モデルを出力とする。
（ダミーパターンＤＰに対する電圧設定処理；電位情報付加処理）
ダミーパターンＤＰを用いる最近の微細加工の多層配線プロセスでは、一般的に信号配線幅は０．５ｕｍ以下であるのに対して、ダミーパターンＤＰのサイズは１０ｕｍ×１０ｕｍ以上と非常に大きい。このことから半導体チップ上に配置されたダミーパターンＤＰを実質的に平行板と見なすことができる。これら平行板の配線容量は（上下の異層へ向かう）底面成分が支配的であり、同層へ向かう側面成分はそれに比べて小さく約１／１０以下である。言い換えると、ダミーパターンＤＰは同層にある他の信号配線などに及ぼす影響は小さいが、上下の異層にある信号配線などに及ぼす影響は大きく、信号配線をシールドする効果を持っている。即ち、図７でも説明したように、電源／グランド面と等価と見なすことができる。これは、文献『「ＶＬＳＩシステム設計」回路と実装の基礎　第４章』または、文献”ＡＳＨＯＫＫ．　ＧＯＥＬ，’Ｈｉｇｈ−Ｓｐｅｅｄ　ＶＬＳＩ　Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎｓ：　Ｍｏｄｅｌｉｎｇ，Ａｎａｌｙｓｉｓ　ａｎｄ　Ｓｉｍｕｌａｔｉｏｎ’，ＷＩＬＥＹ−ＩＮＴＥＲＳＣＩＥＮＣＥＰＵＢＬＩＣＡＴＩＯＮ，１９９４”などに詳しく記載されている。このことを利用して上記処理で作成したシミュレーション用等価回路モデルの各ダミーパターンに対応する全ノード（図４（ｄ）の斜線の○印）についてその電圧を電源電圧値Ｖｄｄまたはグランド電圧レベル（０Ｖ）の何れかに固定する。どちらに固定しても信号遅延の回路シミュレーション結果は同じであるので（シミュレーション結果に影響なし）、通常、取り扱い易いグランド電圧レベル（０Ｖ）に固定する。
【００７０】
さらに繰り返して説明するが、ダミーパターンＤＰは周囲を全て層間絶縁膜で囲まれているフローティング状態であるため、上記等価回路モデル作成処理（図２のステップＳ４）で作成した等価回路モデルにおいてダミーパターンＤＰに対応するノード（図４（ｄ）の斜線の○印）には配線容量のみが接続されている。前述のようにダミーパターンＤＰは図７で前述したように平行板として信号配線をシールドする効果を持っているので、ダミーパターンＤＰを電源／グランド面と見なし、各ダミーパターンＤＰに対応するこれらノードを電源／グランドと同一電位に固定する。具体的には、上記ステップＳ４で生成されたシミュレーション用等価回路モデルに対して、電源名（通常はＶｄｄ）またはグランド名（通常はＧＮＤ）をこれらノードに名前として与える（電位情報付加処理）。また、ダミーパターンＤＰを電源と見なした場合とグランドと見なした場合とで信号遅延の回路シミュレーション結果は変わらないので（シミュレーション結果は同じで影響なしである）、ここでは取り扱い易いグランド０Ｖを設定する（図２のステップＳ５）。即ち、このステップＳ５の電位情報付加処理では、ステップＳ４で生成されたシミュレーション用等価回路モデルに対して電源名またはグランド名を付加する。
（信号遅延シミュレーション処理；信号遅延時間計算処理）
上記処理で作成したシミュレーション用等価回路モデルとダミーパターンＤＰに対する設定電圧を用いて、回路シミュレータによる直流解析（バイアス点を求める）と過渡解析（回路動作の時間応答）を行う。その結果得られた回路動作を示す波形グラフ（回路の入出力、内部ノードの電圧の時間変化）から注目する信号についてその信号遅延時間を求める。
【００７１】
即ち、前述のステップＳ４の等価回路モデル作成処理で作成した等価回路モデル（図４（ｄ））と前述のステップＳ５のダミーパターンＤＰの電圧設定処理によるダミーパターンＤＰの設定電圧を用いて、回路シミュレーション（直流解析、過渡解析）を実行する（ステップＳ６）。ステップＳ６の実行後に得られた回路動作を示す波形グラフ（回路の入出力、内部ノードの電圧の時間変化）から信号遅延時間を求める（ステップＳ７）。
【００７２】
本実施形態として、上記タイプ１，２の信号遅延回路について実際に製造した信号遅延回路の各信号配線層の信号遅延における実測値と本発明のシミュレーション値Ｓｉｍとの比較結果を図５に示している。図５において、ダミーパターンＤＰを考慮したことにより実測値とシミュレーション値Ｓｉｍとがほぼ一致していることが判る（シミュレーション値Ｓｉｍと実測値の誤差約３％以内）。特に、タイプ１のＭ３信号配線の遅延回路については、図１３に示したようにダミーパターンＤＰの影響を考慮する前はシミュレーション値Ｓｉｍと実測値との誤差が−１３．６％であったのに対して、本発明による考慮後は誤差＋２．６％でほぼ一致するまで精度が大幅に改善されている。
【００７３】
以上により、本実施形態によれば、ダミーパターンＤＰを考慮した精度良い回路シミュレーションが可能である。シミュレーション値Ｓｉｍと実測値との誤差とが約３パーセント以内であった。特に、ダミーパターンＤＰを考慮しなかった場合にシミュレーション値Ｓｉｍと実測値の誤差が大きかったタイプ１の遅延回路については、誤差が−１３．６パーセントから＋２．６パーセントへ大幅に改善できている（図５と図１３を参照）。本発明の回路シミュレーション手法により半導体集積回路の設計精度が向上するので非常に効果がある。本発明のシミュレーション手法は高い設計精度が要求されるシステムＬＳＩやフラッシュメモリなどの半導体集積回路の開発・設計に適用可能である。また、設計精度を向上することで試作回数削減や開発期間の短縮化などのコストダウンの経済的効果も大いにある。
【００７４】
特に、半導体集積回路のプロセスが微細化されると配線負荷が信号遅延時間に及ぼす影響が顕著になるので、本発明は高集積化された半導体集積回路に適用することにより絶大な効果を奏するものである。
【００７５】
【発明の効果】
以上のように、本発明によれば、シミュレーション用等価回路モデルは、該各接続ノードに付加される負荷情報として、回路的に機能しないダミー配線とその周辺に配置される他の配線、基板の導体および半導体との間に存在する負荷情報を含むため、回路動作の検証を行う際に、ダミーパターンと信号配線間の配線容量をも考慮したシミュレーション用等価回路モデルを用いることにより、信号遅延などの回路シミュレーションの高精度化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における回路シミュレーションシステムの要部ハード構成を示すブロック図である。
【図２】図１の回路シミュレーションシステムによる各処理手順を示すフローチャートである。
【図３】（ａ）および（ｂ）は電磁界方程式を用いた本発明の数値解析による配線容量計算処理を説明するための図である。
【図４】信号遅延測定回路において複数の同層信号配線が隣接並行して走るタイプ２の説明図であって、（ａ）はダミーパターンを含む信号配線負荷を形成するレイアウト例の平面図、（ｂ）は（ａ）の信号配線負荷が付加される位置を論理回路レベルで示した回路図、（ｃ）は（ａ）のＸ−Ｘ’断面構成と同時に示す負荷容量の等価回路図、（ｄ）はダミーパターンを考慮に入れた本発明の等価回路モデルを示す図である。
【図５】信号遅延時間における本発明のシミュレーション値と実測値の比較結果を示す図であって、（ａ）は遅延回路タイプ１を示す図、（ｂ）は遅延回路タイプ２を示す図である。
【図６】従来の半導体集積回路に用いるダミーパターンの概要説明図であって、（ａ）は段差の発生メカニズムを説明するための半導体装置の積層断面図、（ｂ）はダミーパターンの挿入による平坦化を説明するための半導体装置の積層断面図、（ｃ）はダミーパターンに起因する寄生容量を含む信号配線周辺の容量形成を説明するための半導体装置の積層状態を示す斜視図である。
【図７】従来の半導体集積回路に用いるダミーパターンの物理的効果の概要説明図であって、（ａ）はダミーパターン幅が信号配線幅よりも非常に大きい場合のシールド効果の概要説明図、（ｂ）はダミーパターンの同層信号配線への影響を説明するための図である。
【図８】多層配線プロセスによる層間構造を持つ従来の半導体チップの断面構成図である。
【図９】ダミーパターンが信号配線に及ぼす影響を説明するための図である。
【図１０】従来の信号遅延測定回路において単一信号配線が走るタイプ１の説明図であって、（ａ）は信号配線負荷が付加される位置を論理回路レベルで示した回路図、（ｂ）は信号配線負荷を形成するレイアウト例の平面図、（ｃ）は（ｂ）のＸ−Ｘ’断面構成と負荷容量の等価回路とを同時に示す図、（ｄ）は信号遅延回路の信号配線幅を示す図である。
【図１１】従来の信号遅延測定回路において複数の同層信号配線が隣接並行して走るタイプ２の説明図であって、（ａ）は信号配線負荷が付加される位置を論理回路レベルで示した回路図、（ｂ）は信号配線負荷を形成するレイアウト例の平面図、（ｃ）は（ｂ）のＸ−Ｘ’断面構成と負荷容量の等価回路とを同時に示す図、（ｄ）は信号遅延回路の信号配線幅および線間隔を示す図である。
【図１２】従来の信号遅延回路における測定評価手法の説明図であって、（ａ）および（ｂ）は基本論理ゲートの段数が異なる場合の２種類の信号遅延回路図、（ｃ）は（ａ）の信号遅延回路の入力信号と出力信号の遅延時間を示す信号波形図、（ｄ）は（ｂ）の信号遅延回路の入力信号と出力信号の遅延時間を示す信号波形図である。
【図１３】信号遅延時間における従来のシミュレーション値と実測値の比較結果を示す図であって、（ａ）は遅延回路タイプ１を示す図、（ｂ）は遅延回路タイプ２を示す図である。
【符号の説明】
１　　回路シミュレーションシステム
２　　シミュレーション用等価回路モデル生成装置
２１　　ＲＯＭ
２２　　ＲＡＭ
２３　　データベース
２４　　入力操作部
２５　　表示部
２６　　制御部
２６１　　レイアウト処理手段
２６２　　負荷情報抽出手段
２６２Ａ　　電位勾配算出手段
２６２Ｂ　　電荷量算出手段
２６２Ｃ　　容量値算出手段
２６３　　負荷情報付与手段
２６４　　電位情報付加手段
３　　回路シミュレーション装置
【図１】
2004086318.tif 000004
【図２】
2004086318.tif 000005
【図３】
2004086318.tif 000006
【図４】
2004086318.tif 000007
【図５】
2004086318.tif 000008
【図６】
2004086318.tif 000009
【図７】
2004086318.tif 000010
【図８】
2004086318.tif 000011
【図９】
2004086318.tif 000012
【図１０】
2004086318.tif 000013
【図１１】
2004086318.tif 000014
【図１２】
2004086318.tif 000015
【図１３】
2004086318.tif 000016