(57)【要約】      （修正有）【課題】半導体記憶装置に対する再プログラミング処理のときに、データの読出しを行えるようにすることにより、処理速度の向上を図る。【解決手段】第１メモリアレイＭＡ１と、アレイＭＡ１の第１アドレスを格納する第１アドレスレジスタＡＲ１と、第２メモリアレイＭＡ２と、アレイＭＡ２の第２アドレスを格納する第２アドレスレジスタＡＲ２と、アレイＭＡ１とアレイＭＡ２に接続されており、かつアレイＭＡ１またはアレイＭＡ２を選択的に出力するメモリ出力部に接続されたマルチプレクサと、入力されたアドレスに応じて再プログラミングのためにアレイＭＡ１を選択し、読出しオペレーションのためにアレイＭＡ２を選択するアレイ選択回路を備え、アレイＭＡ１の再プログラミングを行っているときにアレイＭＡ２をメモリ出力部に接続させ、前記第１メモリアレイおよび第２メモリアレイが複数個の不揮発性メモリ素子からなる。【選択図】図２６
2004342281.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリアレイと、第１メモリアレイの第１アドレスを格納する第１アドレスレジスタと、第２メモリアレイと、第２メモリアレイの第２アドレスを格納する第２アドレスレジスタと、
第１メモリアレイと第２メモリアレイに接続され、かつ第１メモリアレイまたは第２メモリアレイを選択的に出力するメモリ出力部に接続されたマルチプレクサと、
入力されたアドレスに応じて再プログラミングのために第１メモリアレイを選択し、読出しオペレーションのために第２メモリアレイを選択するアレイ選択回路とを備え、
前記アレイ選択回路が、第１アドレスを第１アドレスレジスタへ送り、第２アドレスを第２アドレスレジスタへ送り、さらに、マルチプレクサを制御することにより、第１メモリアレイの再プログラミングを行っているときに第２メモリアレイをメモリ出力部に接続させ、
前記第１メモリアレイおよび第２メモリアレイが複数個の不揮発性メモリ素子からなり、前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置。
【請求項２】
前記第１メモリアレイは電気的に消去および電気的にプログラム可能な第１メモリ素子を備え、
前記第２メモリアレイは電気的に消去および電気的にプログラム可能な第２メモリ素子を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記再プログラミングが前記第１および第２メモリ素子の消去およびプログラムを含む請求項２記載の半導体記憶装置。
【請求項４】
再プログラミングを行うための状態制御部を更に備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
状態制御部は、自動書込み機能を提供する書込み状態制御回路である請求項４記載の半導体記憶装置。
【請求項６】
前記第１メモリアレイは、複数のビット線ブロックごとに配置され、
第１メモリアレイの複数のビット線ブロックに接続される第１ブロックデコーダをさらに備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記第１メモリアレイは、複数のワード線ブロックごとに配置され、
第１メモリアレイの複数のワード線ブロックに接続される第１ブロックデコーダをさらに備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記アレイ選択回路は、再プログラミング中に第１アドレスレジスタへの第１アドレスのラッチと、第２アドレスレジスタへの第２アドレスのラッチを制御するパス論理回路をさらに備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
前記第１メモリアレイは、第１メインブロックと、
再プログラミング書込みロック回路を含む第１ブートブロックと、第１パラメータブロックとを備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項１０】
制御部と、通信ポートと、前記制御部と通信ポートに接続されているバスと、バスを介して制御部と通信ポートに接続された第１メモリアレイおよび第２メモリアレイとを備え、
前記第１メモリアレイおよび第２メモリアレイが複数個の不揮発性メモリ素子からなり、前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなり、
前記制御部が第１メモリアレイの再プログラミングを行っているときに第２メモリアレイに格納されている情報にアクセスすることを特徴とするマイクロプロセッサ装置。
【請求項１１】
中央処理装置（ＣＰＵ）と、通信ポートと、
ＣＰＵおよび通信ポートに接続されるバスと、
バスを介してＣＰＵおよび通信ポートに接続される半導体記憶装置とを備え、前記半導体記憶装置が、単一のシリコン基板上に存在し、
（ａ）第１メモリアレイと、
（ｂ）第１メモリアレイの第１アドレスを記憶する第１アドレスレジスタと、
（ｃ）第２メモリアレイ、
（ｄ）第２メモリアレイの第２アドレスを記憶する第２アドレスレジスタと、
（ｅ）第１メモリアレイおよび第２メモリアレイに接続される入力部を備え、第１メモリアレイと第２メモリアレイのうち１つを記憶装置の出力部に選択的に接続させるマルチプレクサと、
（ｆ）第１アドレスに関する入力アレイ選択情報および再プログラミング処理のために第１メモリアレイを選択し、第１メモリアレイの再プログラミング処理中に第２メモリアレイに対して読み出し処理を可能にするメモリ動作制御情報に応答するアレイ選択回路とを備え、
前記第１および第２メモリアレイが、複数の不揮発性メモリ素子からなり、
前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなり、
前記アレイ選択回路が、前記ＣＰＵから入力アレイ選択情報およびメモリ動作制御情報を受け取るためにバスを介してＣＰＵに接続され、受け取った入力アレイ選択情報およびメモリ動作制御情報に対応する再プログラミング処理のために第１アドレスを第１アドレスレジスタに導き、かつ第１メモリアレイの再プログラミング処理中の読み出し処理のために第２アドレスを第２アドレスレジスタに導き、さらに、前記アレイ選択回路が、第１メモリアレイが再プログラミング処理中の間、第２メモリアレイがＣＰＵによって読み出すことができるようにし、第１メモリアレイの再プログラミング処理および第２メモリアレイの読み出し処理中に第２メモリアレイを出力部に接続させるように、マルチプレクサを制御することを特徴とするマイクロプロセッサ装置。
【請求項１２】
前記第１メモリアレイと第２メモリアレイのそれぞれがブートブロックを含み、そのブートブロックが、不揮発性メモリ素子の再プログラミングを制御するための再プログラミングプログラムを記憶し、前記ＣＰＵが、不揮発性メモリ素子の再プログラミング中に、再プログラミングのプログラミングに基づいて動作することを特徴とする請求項１１のマイクロプロセッサ装置。
【請求項１３】
前記不揮発性メモリ素子が、電気的に消去可能かつ電気的にプログラム可能な請求項１１のマイクロプロセッサ装置。
【請求項１４】
前記再プログラミング処理が、消去処理とプログラミング処理を含むことを特徴とする請求項１１のマイクロプロセッサ装置。
【請求項１５】
再プログラミング処理を制御する状態制御回路をさらに含み、前記状態制御回路が、第１および第２メモリアレイ、第１および第２アドレスレジスタおよびアレイ選択回路に接続されていることを特徴とする請求項１１のマイクロプロセッサ装置。
【請求項１６】
前記状態制御回路が、前記不揮発性メモリ素子の自動書き込みを制御する書込み状態機構であることを特徴とする請求項１５のマイクロプロセッサ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及び表示装置及び携帯電子機器に関し、特に、同時読出しおよび書込み機能を有する半導体記憶装置に関する。さらにより詳細には、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる不揮発性の半導体メモリ素子を配列してなる半導体記憶装置、並びにそのような半導体記憶装置を備えた表示装置及び携帯電子機器に関する。
また、半導体メモリ素子をアレイ状に配置したメモリアレイと、そのメモリアレイに対するデータの書込み中に、データの読出しを行うことのできる周辺回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から半導体記憶装置にはデータを保持しつづけるメモリとして不揮発性メモリがすでに採用されているが、この不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図２２に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリ素子を構成する。メモリ素子の周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００３】
メモリ素子は、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリ素子を配列して構成したメモリアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリ素子の書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図２３に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。実線は書き込み状態、点線は消去状態の特性である。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００４】
【特許文献１】特開平５−３０４２７７号公報
【０００５】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリ素子の微細化を阻害していた。
【０００６】
ところで、非揮発型のメモリの１つとしてフラッシュ電気消去／プログラミング式リードオンリメモリ（フラッシュＥＰＲＯＭ）がある。フラッシュＥＰＲＯＭは、使用者がプログラミングすることができ、一度プログラミングすれば消去されるまでデータを保持する。一度プログラミングしたあと、比較的速やかな１回の操作で、電気消去法によってフラッシュＥＰＲＯＭの全内容または、ある特定のブロックを消去し、新規データを再プログラミングすることができる。一例として、フラッシュＥＰＲＯＭは、インシステム再プログラミング可能な非揮発型記憶装置としてマイクロプロセッサ  ベースシステムに適用されている。フラッシュＥＰＲＯＭは、電気消去／再プログラミング可能であるため、プログラムの記憶／更新のための費用効果の高い手段ということができる。中央処理装置（ＣＰＵ）でフラッシュＥＰＲＯＭを再プログラミングすることができ、この再プログラミングをインシステム書込み（ＩＳＷ）と言う。
【０００７】
しかし、ＣＰＵが、フラッシュＥＰＲＯＭをプログラム中、または再プログラムをしている間はフラッシュＥＰＲＯＭからデータの読出しを行うことができないという問題点がある。つまり、フラッシュＥＥＰＲＯＭへのプログラム中、または再プログラム中はフラッシュＥＥＰＲＯＭに対しての処理はできない。ある意味ではＣＰＵが遊んでいるとも言える。
たとえば、フラッシュＥＰＲＯＭの消去時間は一般的に約０．５  〜３０秒であるのに対し、フラッシュＥＰＲＯＭの１バイトプログラミング時間は約１６〜４００マイクロ秒である。すなわち、フラッシュＥＰＲＯＭのプログラミング時間に比べて、フラッシュＥＰＲＯＭを消去する時間はかなり長い。
【０００８】
したがって、あるフラッシュＥＰＲＯＭに対して、一旦データの書き込み、または消去を行うと、アクセスしていないその他のアドレス空間を持つ他のフラッシュＥＰＲＯＭに対する読み出し動作もできなくなり、メモリに対するアクセスの遅さが原因で、このフラッシュＥＰＲＯＭを用いたコンピュータシステム全体のパーフォーマンス（処理速度）を下げてしまうことになる。
【０００９】
この発明は、以上のような観点を考慮してなされたものであり、再プログラミング中に再プログラムを行っていない別のデータの読出しを行うことができる不揮発型の半導体記憶装置を提供することを目的とする。
また、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明は、第１メモリアレイと、第１メモリアレイの第１アドレスを格納する第１アドレスレジスタと、第２メモリアレイと、第２メモリアレイの第２アドレスを格納する第２アドレスレジスタと、第１メモリアレイと第２メモリアレイに接続され、かつ第１メモリアレイまたは第２メモリアレイを選択的に出力するメモリ出力部に接続されたマルチプレクサと、入力されたアドレスに応じて再プログラミングのために第１メモリアレイを選択し、読出しオペレーションのために第２メモリアレイを選択するアレイ選択回路とを備え、前記アレイ選択回路が、第１アドレスを第１アドレスレジスタへ送り、第２アドレスを第２アドレスレジスタへ送り、さらに、マルチプレクサを制御することにより、第１メモリアレイの再プログラミングを行っているときに第２メモリアレイをメモリ出力部に接続させ、前記第１メモリアレイおよび第２メモリアレイが複数個の不揮発性メモリ素子からなり、前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置を提供するものである。
【００１１】
また、別の観点から、この発明は、制御部と、通信ポートと、前記制御部と通信ポートに接続されているバスと、バスを介して制御部と通信ポートに接続された第１メモリアレイおよび第２メモリアレイとを備え、前記第１メモリアレイおよび第２メモリアレイが複数個の不揮発性メモリ素子からなり、前記不揮発性メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなり、前記制御部が第１メモリアレイの再プログラミングを行っているときに第２メモリアレイに格納されている情報にアクセスすることを特徴とするマイクロプロセッサ装置を提供するものである。
これによれば、データのプログラミング中に、データの読み出し動作が可能となるので、このメモリアレイを用いたシステムの処理の高速化が可能となる。
【００１２】
【発明の実施の形態】
この発明の半導体記憶装置は、主として不揮発性メモリ素子と、複数の不揮発性メモリ素子で構成されるメモリブロックと、そのメモリブロックの読み出し回路、読み出し結果を選択して、デバイス出力とする出力マルチプレクサ回路、プログラム・消去の為のアドレスレジスター回路、プログラム、消去をコントロールする制御回路、プログラム、消去電圧を制御するスイッチ等からなる。
ここで、プログラムとは不揮発性メモリ素子が所望の電荷量を蓄積した状態にすることである。なお、この発明の半導体記憶装置は、基本的にＭＯＳ回路を採用し、ＭＯＳ回路を含むすべての回路が、１つの半導体基板上に搭載されていることが好ましい。
【００１３】
この発明の半導体記憶装置における不揮発性メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００１４】
具体的には、この発明の不揮発性メモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。以下、この発明による不揮発性メモリ素子をサイドウォールメモリ素子という。
【００１５】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００１６】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部に流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００１７】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００１８】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００１９】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２０】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するサイドウォールメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２１】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２２】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のサイドウォールメモリ素子を配列する場合、サイドウォールメモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２３】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２４】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００２５】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００２６】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００２７】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００２８】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００２９】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３０】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するサイドウォールメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３１】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３２】
サイドウォールメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３３】
本発明によるサイドウォールメモリ素子の形成方法の一例を説明する。まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００３４】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
その後、ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００３５】
サイドウォールメモリ素子を配列してメモリアレイを構成した場合、サイドウォールメモリ素子の最良の形態は、例えば、（１）複数のサイドウォールメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のサイドウォールメモリ素子の書き込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００３６】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
【００３７】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はサイドウォールメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりサイドウォールメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００３８】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、サイドウォールメモリ素子毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のサイドウォールメモリ素子で共有される１本のワード線の両側に形成されたメモリ機能体は、サイドウォールメモリ素子毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のサイドウォールメモリ素子で共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、サイドウォールメモリ素子間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、サイドウォールメモリ素子占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をサイドウォールメモリ素子毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００３９】
さらに、メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４０】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書き込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はサイドウォールメモリ素子よりも、サイドウォールメモリ素子を駆動する周辺回路の占有面積が支配的となるため、サイドウォールメモリ素子用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４１】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書き込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書き込み補助を行なうからである。
【００４２】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書き込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書き込み動作を行なうことができる。
【００４３】
本発明の半導体記憶装置においては、サイドウォールメモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にサイドウォールメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、サイドウォールメモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４４】
本発明の半導体記憶装置は、サイドウォールメモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、サイドウォールメモリ素子は、２値の情報を記憶させるのみでもよい。また、サイドウォールメモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリ素子としても機能させることができる。
【００４５】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００４６】
【実施例】
以下に、この発明の半導体記憶装置及び携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００４７】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、サイドウォールメモリ素子１を備える。
【００４８】
サイドウォールメモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００４９】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５０】
サイドウォールメモリ素子の書き込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書き込みとは、サイドウォールメモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、サイドウォールメモリ素子はＮチャネル型であるとして説明する。
【００５１】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書き込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００５２】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書き込みを行なうことができる。
次に、サイドウォールメモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００５３】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００５４】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５５】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５６】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるサイドウォールメモリ素子の劣化を抑制することができる。
【００５７】
また、いずれの消去方法によっても、サイドウォールメモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にサイドウォールメモリ素子の選択が不可能になるという致命的な動作不良を生じる。一方、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
さらに、サイドウォールメモリ素子の読み出し動作原理を、図７を用いて説明する。
【００５８】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００５９】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００６０】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６１】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６２】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書き込み及び消去が可能となる。また、サイドウォールメモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、サイドウォールメモリ素子を配列することにより、サイドウォールメモリアレイを構成することができる。
【００６３】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書き込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００６４】
以上の説明から明らかなように、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６５】
（実施の形態２）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のサイドウォールメモリ素子１と実質的に同様の構成である。
【００６６】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このサイドウォールメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００６７】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００６８】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００６９】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７０】
図１１は、図９のサイドウォールメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、素子シミュレーションにより求めた。
【００７１】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７２】
上述した素子シミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、サイドウォールメモリアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのサイドウォールメモリアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００７３】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００７４】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００７５】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００７６】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００７７】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いサイドウォールメモリ素子を得ることができる。
【００７８】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、サイドウォールメモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００７９】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８０】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８１】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００８２】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００８３】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００８４】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、サイドウォールメモリ素子の信頼性を向上させることができる。
【００８５】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００８６】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるサイドウォールメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００８７】
このようなサイドウォールメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００８８】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００８９】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９０】
（実施の形態５）
この実施の形態における半導体記憶装置のサイドウォールメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
このサイドウォールメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
このサイドウォールメモリ素子によっても、実施の形態２のサイドウォールメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００９１】
（実施の形態６）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のサイドウォールメモリ素子と実質的に同様の構成を有する。
【００９２】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【００９３】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書き込み及び消去動作時にホットキャリアが発生し易くなり、書き込み動作及び消去動作の電圧を低下させ、あるいは書き込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なサイドウォールメモリ素子を得ることができる。
【００９４】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書き込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書き込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書き込み時の閾値のみが非常に大きく変動し、メモリ効果（書き込み時と消去時での閾値の差）を著しく増大させることができる。
【００９５】
（実施の形態７）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【００９６】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【００９７】
つまり、このサイドウォールメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【００９８】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【００９９】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書き込み動作及び消去動作が高速になる。
【０１００】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、サイドウォールメモリ素子の機能の最適化が阻害される。
【０１０１】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１０２】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用としてこの発明の不揮発性メモリを混載する場合、サイドウォールメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのサイドウォールメモリ素子に対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書き込み効率の良いサイドウォールメモリ素子を実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１０３】
（実施の形態８）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０４】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１０５】
このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１０６】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１０７】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書き込み消去ゲート電極を構成し、上記書き込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このサイドウォールメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１０８】
例えば、ゲート電極長（ワード線幅）４５ｎｍのサイドウォールメモリ素子に対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないサイドウォールメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１０９】
また、このサイドウォールメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するサイドウォールメモリ素子を実現することができる。
【０１１０】
（実施の形態９）
この実施の形態は、半導体記憶装置のサイドウォールメモリ素子の書換えを行ったときの電気特性の変化について説明する。
Ｎチャネル型サイドウォールメモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１１１】
図１９から明らかなように、消去状態（実線）から書き込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書き込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２２）と大きく異なる。
【０１１２】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。サイドウォールメモリ素子が書き込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書き込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１１３】
一方、サイドウォールメモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１１４】
以上のことから明らかなように、この発明の半導体メモリ素子を構成するサイドウォールメモリ素子は、書き込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１１５】
以上、実施の形態１〜９で述べたように、サイドウォールメモリ素子は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有しており、絶縁膜膜圧はゲート絶縁膜の膜圧より薄く、かつ０．８ｎｍ以上であることによってメモリ機能体への電荷の注入が容易になる。このことから書き込み動作を高速化することができ、基準素子の書き込み時間を短縮できる。
【０１１６】
また、前記サイドウォールメモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むことによって、メモリ効果のばらつきを抑制することができる。さらにこのようなサイドウォールメモリ素子を使った本実施例によれば、ばらつきに対する設計マージンを大きく設定でき、設計が容易になる。
【０１１７】
また、前記サイドウォールメモリ素子は、メモリ機能体内の電荷保持膜が絶縁膜であって、電荷リークに強く、保持特性が良好である。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、さらに同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。
【０１１８】
また、前記サイドウォールメモリ素子は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることによって、保持特性が良好である。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、さらに同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。
【０１１９】
また、前記サイドウォールメモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むことによって、保持中の特性変化が抑制されている。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、さらに同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。
【０１２０】
（実施の形態１０）
この実施の形態の半導体記憶装置は、メモリ素子配列領域５２１をさらに高密度化したものに関する。
図２４において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５はビット線である。ここで、ビット線は隣り合う列に属するメモリ素子に共有されている。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこの限りではない。
【０１２１】
この半導体記憶装置においては、読出し動作は、夫々異なるブロックに属する２個のメモリ素子、例えば、メモリ素子５０１ａＡ１と５０１ｂＢ１とを流れる電流を、夫々センスアンプの一方の入力及び他方の入力に入力し、その差を検知することにより行なう。その場合は、例えば、センスアンプの一方の入力とビット線Ａ１を接続し、他方の入力とビット線Ｂ１を接続する。さらに、ビット線Ａ２及びＢ２に読出し動作に適当な電圧（例えば＋１．８Ｖ）を加える。図２４の点線は、このとき流れる電流の経路を示している。これらの経路を流れる電流がセンスアンプの２つの入力に夫々入力され、その差が検知される。なお、図２４ではメモリ素子と電圧入力端子及びセンスアンプとを接続する回路等は省略している。
本実施の形態の半導体記憶装置によれば、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができる。したがって、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。
【０１２２】
（実施の形態１１）
ここでは、複数のサイドウォールメモリ素子を用いて構成されたメモリアレイに対するプログラミング処理の一実施例について説明する。
このプログラミング処理では、あるメモリ素子に対して書込み処理等の再プログラミングを行っているときに、他のメモリ素子に対して同時に読み出し処理を行うことを可能とすることを特徴とする。
【０１２３】
また、後述するように、この実施例では、メモリセル部は、少なくとも２つのサイドウォールメモリアレイであり、２つのアドレスレジスタと、１つのマルチプレクサと、１つのアレイ選択回路と、メモリ出力部とを備えることを特徴とする。また、１つのサイドウォールメモリアレイ（ＳＷＡと呼ぶ）は、複数のサイドウォールメモリセルから構成される。
以下の実施例では、マルチプレクサを入出力マルチプレクサ、アレイ選択回路をアレイセレクト回路、メモリ出力部を入出力バッファと呼ぶ。
【０１２４】
図２５に、この発明のサイドウォールメモリアレイを備えたメモリアレイを有するマイクロプロセッサシステムＭＰＳの構成ブロック図を示す。
このマイクロプロセッサシステムは、メモリアレイ１０に対してＩＳＷを行い、ＩＳＷプロセスの一環としてのあるメモリセルに書込みを行っているときに他のメモリセルに対して読出しを行う。図２５において、システムＭＰＳは、メモリアレイ１０、中央処理装置（ＣＰＵ）２、通信ポート（コミュニケーションポート）８、ＶＰＰ発生回路３、ならびにバス９を備える。
【０１２５】
ＣＰＵ２はシステムＭＰＳのマイクロプロセッサである。ＣＰＵ２は、主として、メモリアレイ１０のＩＳＷを行うものである。通信ポート８は、他のコンピュータシステム（不図示）に対する通信媒体として動作するが、システムＭＰＳは通信ポート８を介してメモリアレイ１０を再プログラミングするデータを受ける。ＶＰＰ発生回路３はメモリセル１０を再プログラミングするのに要するプログラミング／消去電圧（ＶＰＰ／Ｖｎｎ）を発生する。この発明においては、ＶＰＰは６Ｖ以上の電圧で、たとえば約８Ｖである。バス９によってシステムＭＰＳ内のＣＰＵ２、ＶＰＰ発生回路３、メモリアレイ１０および通信ポート８が相互接続されている。
【０１２６】
図２５では、メモリアレイ１０は４つのサイドウォールメモリアレイＳＷＡ（４、５、６、７）で構成されている。ただし４つに限るものではない。各メモリアレイ（４〜７）はＣＰＵ２によって各々別個に制御される。すなわち別々に読出し、プログラミング、または消去を行うことができる。メモリアレイ１０は単一基板上に搭載されている。各メモリアレイＳＷＡ（４〜７）には各々固有のアドレスレジスタとデコーダ等が備えられているが、メモリアレイ１０で動作に必要な他の周辺回路は共用する。このような構成において、１つのメモリアレイＳＷＡでプログラミングを行っているときに、他のメモリアレイＳＷＡにアクセス（たとえばメモリセル読出し）をする。
【０１２７】
たとえば、ＣＰＵ２はメモリアレイＳＷＡ４の消去／再プログラミングを行いつつメモリアレイＳＷＡ７の読出しを行う。すなわち、この実施例では、ＣＰＵ２は、メモリセル１０の再プログラミングを行っている最中に、同時にメモリセル１０に記憶されている情報にアクセスする必要があるタスクを実行することができる。
【０１２８】
また、他の実施態様としては、メモリセル１０にブート情報を記憶するようにしてもよい。メモリセル１０はデュアルアレイ構造になっている故に、再プログラミング中でさえブート情報をメモリセル１０の中に保持、読み出しすることができる。
【０１２９】
図２６に、メモリセル１０のブロック図を示す。図２６では、メモリセル１０は、２つのサイドウォールメモリアレイＳＷＡ４、５を備え、メモリアレイＳＷＡ４、５は共にデータとアドレスを記憶する複数のサイドウォールメモリセル（不図示）で構成されている。たとえば、メモリアレイＳＷＡ４、５のデータ記憶容量は各々５１２キロビット（ＫＢ）であるが、これらのデータ記憶容量はこれに限るものではない。
【０１３０】
また、メモリアレイ１０は、単一基板上に搭載した相補型金属酸化膜半導体（ＣＭＯＳ）回路とすることができる。各メモリアレイＳＷＡ４、５をいわゆるマトリクス構造としてもよい。この場合、ワード線（不図示）とビット線（不図示）の交点にメモリアレイＳＷＡ４、５の各メモリセルが位置している。
例えば、図２４で示されるアレイ構成でもよい。
アレイＳＷＡ４、５の各ワード線は１つの行内に位置しているメモリセルの制御ゲートに接続されている。メモリアレイＳＷＡ４、５の各ビット線は１つの列内に位置しているメモリセルのドレイン領域に接続されている。
また、メモリアレイＳＷＡ４、５は各々、ビット線が複数の群になっている複数のビット線ブロックで構成してもよい。さらに、メモリアレイＳＷＡ４、５は、各々、ワード線が複数の群になっている複数のワード線ブロックで構成してもよい。
【０１３１】
メモリアレイＳＷＡ４、５をビット線ブロック構造とする場合、各ブロックは複数のビット線で構成される。ワード線は１つのメモリアレイの全ブロックを通っており、したがって同メモリアレイの全ブロックのメモリセルがワード線を共用する。
【０１３２】
メモリアレイＳＷＡ４、５をワード線ブロック構造とする場合は、各ブロックは複数のワード線で構成されている。ビット線は１つのメモリアレイの全ブロックを通っており、したがって同メモリアレイの全ブロックのメモリセルがビット線を共用する。
【０１３３】
また、各メモリアレイＳＷＡ４、５を１つの８キロバイトのブートブロックと２つの４キロバイトのパラメータブロックとで構成してもよい。一例として、ブートブロックは、システム初期化、再プログラミングアルゴリスムならびに通信ソフトウェアのブートコードを記憶するものとする。パラメータブロックは、頻繁に更新されるシステムパラメータ、ならびに構成情報を記憶するものとする。ブートブロックは頻繁に更新しないので、データの一貫性を確保するための機能として再プログラミング書込みロックアウト機能を設ける。
【０１３４】
図２６において、メモリアレイ１０は、アレイＳＷＡ４とアレイＳＷＡ５との他に、入出力マルチプレクサ１１、データラッチ１２、および入出力バッファ１９を備える。入出力マルチプレクサ１１は各々バス５９、５２を介してメモリアレイＳＷＡ４、５に接続されている。入出力マルチプレクサ１１は、メモリアレイＳＷＡ４または５に記憶されているデータを表す出力をバス１８を介して入出力バッファ１９に供給する。出力データはバス２４を介して図示しない外部回路へ送られる。バス２４は双方向バスである。メモリアレイ１０にプログラムすべきデータはまずバス２４を介して入出力バッファ１９にラッチされ、その後バス１６を介してデータラッチ１２へ送られる。データラッチ１２はバス５１を介してメモリアレイＳＷＡ４、５に接続されている。
【０１３５】
ＶｎｎとＶｐｐは、それぞれメモリアレイ１０の消去／プログラミング電源電圧である。図示していないが、Ｖｃｃはシステム電源電圧Ｖｃｃや、接地電圧Ｖｓｓも入力される。たとえば、Ｖｐｐは６Ｖ以上とし、Ｖｃｃは約３．０Ｖとする。また、Ｖｐｐ入力ピンに高Ｖｐｐ電圧が存在していないときはメモリアレイ１０はリードオンリメモリとして機能する。アドレスバス１３を介して供給されるアドレスに記憶されているデータがアレイＳＷＡ４またはアレイＳＷＡ５から読み出される。データは、出力マルチプレクサ１１ならびにバス５２またはバス１８を介して入出力バッファ１９に供給される。続いてデータはバス２４を介して外部回路へ送られる。メモリアレイ１０にはチップイネーブルＣＥ（バー）入力と出力イネーブルＯＥ（バー）入力の２つの制御機能入力がある。チップイネーブル入力ＣＥ（バー）は電力制御入力であり、システム選択用に用いる。出力イネーブル入力ＯＥ（バー）はメモリアレイ１０の出力制御入力であり、システム選択に関係なく出力ピンから送られてくるデータを通過させる働きをする。制御機能ＣＥ（バー）、ＯＥ（バー）は共に、メモリアレイ１０の出力においてデータが得られるように論理的にアクティブローでなければならない。
【０１３６】
Ｘデコーダ６３はメモリアレイＳＷＡ４の行デコーダであり、Ｙデコーダ６１はメモリアレイＳＷＡ４の列デコーダ、アドレスレジスタ６４はメモリアレイＳＷＡ４のアドレスレジスタである。Ｘデコーダ６８はメモリアレイＳＷＡ５の行デコーダ、Ｙデコーダ６６はメモリアレイＳＷＡ５の列デコーダ、アドレスレジスタ６９はメモリアレイＳＷＡ５のアドレスレジスタである。
【０１３７】
アドレスレジスタ６４はメモリアレイＳＷＡ４のアドレスをアドレスバス１３から受ける。アドレスレジスタ７４はメモリアレイＳＷＡ５のアドレスをアドレスバス１３から受ける。アドレスレジスタ６４、６９は各々読出しオペレーション、プログラムオペレーション、消去オペレーションの間に対応メモリアレイのアドレスをアドレスバス１３から受ける。Ｘデコーダ６８はすべてのワード線をメモリアレイＳＷＡ４に接続している。Ｘデコーダ６８はアドレスレジスタＳＷＡ４からＸアドレスを受ける。読出しオペレーション時あるいはプログラムオペレーション時にＸデコーダ６８はアドレスレジスタＳＷＡ４から供給される各アドレスに従って１つのワード線を選択する。
【０１３８】
Ｙデコーダ６１はＹゲート回路６２を介してメモリアレイＳＷＡ４のすべてのビット線に接続されている。Ｙデコーダ６１はアドレスレジスタ６４からＹアドレスを受ける。読出しオペレーション時あるいはプログラムオペレーション時にＹデコーダ６１はアドレスレジスタ６４から供給される各Ｙアドレスに関して１バイト分のビット線（すなわち８つのビット線）を選択する。Ｙゲート回路６２はまた、バス５９を介して入出力マルチプレクサ１１に接続されており、バス５１を介してデータラッチ１２に接続されている。
【０１３９】
Ｘデコーダ６８はすべてのワード線をメモリアレイＳＷＡ５に接続している。Ｘデコーダ６８はアドレスレジスタ６９からＸアドレスを受ける。読出しオペレーション時あるいはプログラムオペレーション時にＸデコーダ６８はアドレスレジスタ６９から供給される各Ｘアドレスに従って１つのワード線を選択する。Ｙデコーダ６６はＹゲート回路６７を介してメモリアレイＳＷＡ５のすべてのビット線に接続されている。Ｙデコーダ６６はアドレスレジスタ６９からＹアドレスを受ける。読出しオペレーション時あるいはプログラムオペレーション時にＹデコーダ６６はアドレスレジスタ６９から供給される各アドレスに関して１バイト分のビット線（すなわち８つのビット線）を選択する。Ｙゲート回路６７はまた、バス５９を介して入出力マルチプレクサ１１に接続されており、バス５１を介してデータラッチ１２に接続されている。
【０１４０】
メモリアレイＳＷＡ５のメモリセルのプログラミング時にアドレスレジスタ６９からＸデコーダ６８とＹデコーダ６６にアドレスが供給される。Ｘデコーダ６８は供給されるＸアドレスに関して１つのワード線を選択し、ワード線プログラミング電圧（例えば５Ｖ）を選択したワード線へ送る。Ｙデコーダ６６は、供給されるＹアドレスに関して１バイト分のビット線を選択し、ビット線プログラム電圧（例えば５Ｖ）  を選択したビット線へ送る。
１つのメモリアレイＳＷＡ４またはＳＷＡ５の消去は全アレイ消去することができる。全アレイ消去を行うには、メモリアレイ１０の１つのメモリアレイＳＷＡの全メモリセルのソース及びドレインに例えば５Ｖ電圧を印加する。次にメモリセルの全てのワード線に−５Ｖの電圧を印加する。
メモリアレイＳＷＡ４、ＳＷＡ５を、複数のブロックで構成した場合も、全アレイ消去またはブロック消去を行うことができる。
【０１４１】
一例として、本発明の１つの実施態様としては、メモリアレイＳＷＡ４は複数のワード線で構成されるブロックとする事で構成する。
又、複数のビット線で構成されるブロックとする事で構成してもよい。
【０１４２】
図２６において、メモリアレイ１０の構成要素として、命令レジスタ回路３３と状態制御回路３２が備えられている。状態制御回路３２はメモリアレイ１０の内部状態制御器（ｉｎｔｅｒｎａｌ  ｓｔａｔｅ  ｍａｃｈｉｎｅ）としての働きをする。命令レジスタ回路３３自体はアドレスできるメモリ位置を有せず、命令レジスタ回路３３は、命令を実行するために必要であるアドレスならびにデータ情報とともに命令を記憶するラッチである。このメモリアレイ１０ではデータの読出し、プログラムおよび読出し、消去および読出しの３つのオペレーションを制御するようにしてもよい。
【０１４３】
各々特定の命令をバス２４、２５を介して命令レジスタ回路３３に書き込むことによってこれらのオペレーションを選択する。図２５のＣＰＵ２または他の外部マイクロプロセッサによって命令をバス２４、２５を介して命令レジスタ回路３３に書き込む。たとえば標準命令としては、消去命令、消去検査命令、プログラム命令、プログラム検査命令ならびに読出し命令などがある。たとえば、ＣＰＵ２が消去命令を発した場合は、命令レジスタ回路３３の内容を消去／読出し命令にデフォルトしてもよい。また、ＣＰＵ２がプログラム命令を発した場合は、命令レジスタ回路３３の内容がプログラミング／読出し命令にデフォルトしてもよい。電圧ライン２０に１２ＶのＶＰＰ電圧が印加された場合、命令レジスタ回路３３の状態が切り替わる。高圧検知回路３４がライン２０を介してＶＰＰ電圧を受け、高圧ＶＰＰを表すＶＰＰＨ  信号をライン２２を介して命令レジスタ回路３３へ送る。それに応じて命令レジスタ回路３３がメモリアレイＳＷＡ４、５の消去及びプログラミングを開始させる信号を状態制御回路３２へ送る。
【０１４４】
高圧ＶＰＰ  が消滅すればＶＰＰＨ信号がローになり、命令レジスタ回路３３の内容が読出し命令にデフォルトされる。この場合はメモリアレイ１０はリードオンリメモリとして機能する。この他に、電圧Ｖｐｐを常時命令レジスタ回路３３に供給してもよい。この場合はメモリアレイ１０のすべてのオペレーションは、命令レジスタ回路３３に連動して実行される。
【０１４５】
図２６において、命令レジスタ回路３３に入力される命令はＣＰＵ２から供給される。この命令はバス２４、入出力バッファ１９ならびにバス２５を介して供給される。チップイネーブル信号ＣＥ（バー）がローであるときに書込みイネーブルＷＥ（バー）信号を論理ローレベルにすることによって命令レジスタ回路３３に命令を書き込む。ＣＥ（バー）信号がアクティブローであるときはＮＯＲゲート５０がＷＥ（バー）信号を通過させる。ＮＯＲゲート５０の出力は命令レジスタ回路３３、状態制御回路３２、ならびにアレイ選択回路３０に接続されている。書込みイネーブル信号ＷＥ（バー）はアクティブローである。書込みイネーブルパルスの立下りにおいてアドレスレジスタ６４またはアドレスレジスタ６９にアドレスがラッチされる。書込みイネーブルパルスＷＥ（バー）の立上りにおいて命令レジスタ回路３３ならびにデータラッチ１２に命令がラッチされる。ＷＥ（バー）の立上りにおいて消去／プログラムオペレーションが開始される。ＣＰＵ２が書込みイネーブルパルスＷＥ（バー）を供給するが、標準的なマイクロプロセッサ書込みタイミングを用いてもよい。
【０１４６】
状態制御回路３２はバス２１を介して命令レジスタ回路２１から入力を受ける。状態制御回路３２はメモリアレイ１０のオペレーションを制御するものであり、具体的には、消去電圧スイッチ３５、３６ならびにプログラム電圧スイッチ３７、３８を制御する。これによってメモリアレイＳＷＡ４、５の消去／プログラムオペレーションが制御される。状態制御回路３２は、アドレスレジスタ６４、６９へのアドレスのラッチを制御する。状態制御回路３２はまたデータラッチ１２へのデータのラッチを制御する。状態制御回路３２の１つの出力であるＳＴＢ信号は、アドレスレジスタ６４、６９ならびにデータラッチ１２へ送られる。書込みイネーブル信号ＷＥ（バー）の立下りにおいてＳＴＢ信号に応じてアドレスレジスタ６４またはアドレスレジスタ６９にアドレスがラッチされる。書込みイネーブル信号ＷＥ（バー）の立上りにおいてＳＴＢ信号に応じてデータラッチ１２にアドレスがラッチされる。状態制御回路３２の別の出力である消去イネーブル信号ＳＥＬＶＰＳ１は、ライン２７を介して消去電圧スイッチ３５へ送られる。消去電圧スイッチ３５はメモリアレイＳＷＡ４の消去電圧スイッチである。
【０１４７】
状態制御回路３２のまた別の出力である消去イネーブル信号ＳＥＬＶＰＳ２はライン２８を介して消去電圧スイッチ３６へ送られる。消去電圧スイッチ３６はメモリアレイＳＷＡ５の消去電圧スイッチである。高圧Ｖｐｐがライン２０を介して消去電圧スイッチ３６に印加される。消去電圧スイッチ３６は、ライン２８を介して論理ハイ消去イネーブル信号ＳＥＬＶＰＳ２を受け、ライン２０からライン４１を介してメモリアレイＳＷＡ５のメモリセルのソースへ消去電圧ＶＰＰを送る。それに応じてメモリアレイＳＷＡ５の電気式消去が開始される。メモリアレイＳＷＡ５のメモリセルがブロック構造である場合は、ライン４１のＶＰＰ電圧がまずメモリアレイＳＷＡ５のブロックデコーダに供給される。それに応じてメモリアレイＳＷＡ５に供給されるブロックアドレスが指定するアレイＳＷＡ５内のブロックの消去が開始される。ライン２８の消去イネーブル信号ＳＥＬＶＰＳ２が論理ローになれば消去電圧スイッチ３６はライン４１の高圧ＶＰＰの供給を停止し、ライン４１の電圧が０Ｖになり、メモリアレイＳＷＡ５の消去プロセスが停止する。
【０１４８】
状態制御回路３２のまた別の出力であるメモリアレイＳＷＡ４のプログラムイネーブルバー信号ＰＲＯＢ１はライン２９を介してプログラム電圧スイッチ３７へ送られる。また高圧プログラムＶＰＰがライン２０を介してプログラム電圧スイッチ３７に印加される。ライン２９のＰＲＯＢ１電圧が論理ローであればプログラム電圧スイッチ３７がライン４２を介してＶＰＰ電圧をＸデコーダ６３とＹデコーダ６１に供給する。それに応じてメモリアレイＳＷＡ４のプログラムオペレーションが開始される。Ｙデコーダ６１においてＶＰＰ電圧がプログラム電圧ＶＰ  まで低下する。
【０１４９】
メモリアレイＳＷＡ４のＸアドレスはアドレスレジスタ６４からＸデコーダ６３に供給される。それを受けてＸデコーダ６３は１つのワード線を選択し、選択したワード線にＶＰＰ電圧を印加する。メモリアレイＳＷＡ４のＹアドレスはアドレスレジスタ６４からＹデコーダ６１に供給される。それを受けてＹデコーダ６１は１バイト分のビット線を選択し、選択したビット線にＶＰ  電圧を印加する。メモリアレイＳＷＡ４にプログラムすべきデータは入出力バッファ１９ならびにバス２４、１６を介してデータラッチ１２にラッチされる。Ｙゲート回路６２がバス５１を介してデータラッチ１２からデータを受け、ＶＰ  電圧を印加すべきビット線を確認する。すなわち、選択したビット線にＶＰ  電圧が印加されるかまたは印加されないかはデータラッチ１２のデータによる。
【０１５０】
ライン２９のプログラムイネーブルバー信号ＰＲＯＢ１が論理ハイ値になればライン４２が０Ｖになり、メモリアレイＳＷＡ４のプログラムオペレーションが終了する。状態制御回路３２のまた別の出力であるメモリアレイＳＷＡ５のプログラムイネーブルバー信号ＰＲＯＢ２はライン３９を介してプログラム電圧スイッチ３８へ送られる。ＶＰＰ電圧がライン２０を介してプログラム電圧スイッチ３８に印加される。ライン３９のＰＲＯＢ２電圧が論理ロー値であればプログラム電圧スイッチ３８がライン４３を介してＶＰＰ電圧をＸデコーダ６８とＹデコーダ６６に供給する。それに応じてメモリアレイＳＷＡ５のプログラムオペレーションが開始される。Ｙデコーダ６６においてＶＰＰ電圧がプログラム電圧ＶＰまで低下する。Ｘデコーダ６８がＸアドレスをアドレスレジスタ６９から受け、１つのワード線を選択し、選択したワード線にＶＰＰ電圧を印加する。Ｙデコーダ６６がメモリアレイＳＷＡ５のＹアドレスをアドレスレジスタ６９から受け、１バイト分のビット線を選択し、選択したビット線にＶＰ  電圧を印加する。
【０１５１】
メモリアレイＳＷＡ５にプログラムすべきデータは入出力バッファ１９ならびにバス２４、１６を介してデータラッチ１２にラッチされる。Ｙゲート回路６７がバス５１を介してデータラッチ１２からデータを受け、ＶＰ  電圧を印加すべきビット線を確認する。このとき、データラッチ１２にラッチされるデータに従って、選択したビット線にＶＰ  電圧が印加されるかまたは印加されない。ライン３９のプログラムイネーブルバー信号ＰＲＯＢ２が論理ハイ値になればライン４３が０Ｖになり、メモリアレイＳＷＡ５のプログラムオペレーションが終了する。
【０１５２】
また、この他に、自動内部書込み機能をメモリアレイ１０に備えてもよい。自動内部書込み機能を備えることによってメモリアレイ１０を制御するＣＰＵ２の負担を軽減することができる。自動内部書込み機能を備えるには、状態制御回路３２に代えて書込み状態制御回路を使用する。書込み状態制御回路には消去アルゴリスムとプログラミングアルゴリスムが記憶されている。書込み状態制御回路によってプログラミング検査モードと消去検査モードを制御する。メモリアレイ１０が消去命令あるいはプログラム命令を受ければ、書込み状態制御回路が、メモリアレイ１０の各種回路のシーケンシングを制御し、プログラムオペレーション、プログラム検査オペレーション、消去オペレーション、消去検査オペレーションを制御する。これによってＣＰＵ２が他のタスクに専念することができる。
【０１５３】
ＣＰＵ２は、書込み状態制御器の状態レジスタにアクセスすることによって書込み状態制御回路の状態を常に把握しておくことができる。この状態レジスタは書込み状態制御回路の状態を記憶する。書込み状態制御回路は、たとえば、時間カウンタ（ｐｅｒｉｏｄ  ｃｏｕｎｔｅｒ）、イベントカウンタ（ｅｖｅｎｔ  ｃｏｕｎｔｅｒ）、  後続状態コントローラ（ｎｅｘｔ  ｓｔａｔｅ  ｃｏｎｔｒｏｌｌｅｒ）、発振器／位相発生器（ｏｓｃｉｌｌａｔｏｒ  ｐｈａｓｅｇｅｎｅｒａｔｏｒ）、同期化回路、ならびにデータラッチ／比較回路を備えるものである。  時間カウンタは、プログラム／消去パルス幅と、検査遅延の４つの個別時間を生成するものである。イベントカウンタは、メモリアレイＳＷＡ４またはメモリアレイＳＷＡ５に印加するプログラム／消去パルスの数の限界値を設定するものである。発振器／位相発生器は同期化回路において使用するクロック信号を生成するものである。同期化回路は命令レジスタ３３を書込み状態制御回路に同期化させるものである。データラッチ／比較回路は、入出力マルチプレクサ１１の出力をデータラッチ／比較回路にラッチされているデータと比較し、再プログラミングを行うものである。後続状態コントローラは、書込み状態制御回路の各種アクティビティを制御し、統合し、書込み状態制御回路の後続状態を確認するものである。書込み状態制御回路に設けられている命令ポートは、書込み状態制御回路とＣＰＵ２との間のインタフェースとしての働きをする。
【０１５４】
図２６において、さらにメモリアレイ１０には、アレイ選択回路３０とパス論理回路３１が備えられる。アレイ選択回路３０は、再プログラミングを行うべきメモリアレイ、あるいはまた読出しを行うべきメモリアレイを選択するものである。アレイ選択回路３０は、制御信号ＡＳを、ライン４４を介してパス論理回路３１へ送り、ライン４５を介して状態制御回路３２へ送り、ライン４６を介して入出力マルチプレクサ１１へ送る。パス論理回路３１は、アドレスレジスタ６４ならびにアドレスレジスタ６９へのアドレスのラッチを制御する。パス論理回路３１の一方の出力信号であるＰＡＳＳＡ信号はライン１５を介してアドレスレジスタ６４へ送られる。ＰＡＳＳＡ信号はアドレスレジスタ６４へのアドレスのラッチを制御する。パス論理回路３１の他方の出力信号であるＰＡＳＳＢ信号はライン１７を介してアドレスレジスタ６９へ送られる。ＰＡＳＳＢ信号はアドレスレジスタ６９へのアドレスのラッチを制御する。
【０１５５】
この発明において、アドレスバス１３を介して送るアドレスは、１７のビット（ビットＡ０〜Ａ１６）からなるアドレス情報を用いることができる。ビットＡ０〜Ａ１５の１６のビットは、アドレスレジスタ６４またはアドレスレジスタ６９にラッチされるアレイアドレスを構成する。残りのビットＡ１６はアレイ選択ビットである。アレイ選択ビットＡ１６は、メモリアレイＳＷＡ４、５のいずれにメモリアドレスが与えられるかを決定するアレイ選択情報である。ただし、アレイ選択ビットとして、Ａ０〜Ａ１５アドレスビットの中の１つを用いてもよい。
【０１５６】
メモリアレイＳＷＡ４またはメモリアレイＳＷＡ５の読出しオペレーション中は、ＶＰＰ電圧はメモリアレイ１０に印加されない。したがって高圧検知回路３４の出力信号Ｖｐｐｈ  は論理ローである。アドレスはアドレスバス１３へ送られる。Ａ１６アドレスビットはライン４７を介してアレイ選択回路３０へ送られる。たとえば、論理ローであるＡ１６ビットがメモリアレイＳＷＡ４を選択し、論理ハイであるＡ１６アドレスビットがメモリアレイＳＷＡ５を選択するものとする。ローＶＰＰＨ  信号の働きによってＡ１６信号がアレイ選択回路３０を通過し、ＡＳ信号になる。ＡＳ信号は、ライン４５を介して状態制御回路３２へ送られ、ライン４６を介して入出力マルチプレクサ１１へ送られる。また、パス論理回路３１がライン４４を介してアレイ選択回路３０からＡＳ信号を受ける。しかし、ローＶＰＰＨ  信号がパス論理回路３１へ送られているために、パス論理回路３１はＡＳ信号に対して動作できない。パス論理回路３１の出力信号ＰＡＳＳＡ、ＰＡＳＳＢは共に論理ハイにデフォルトされる。ハイＰＡＳＳＡ信号とハイＰＡＳＳＢ信号はアドレスレジスタ６４、６９をイネーブルする。アドレスバス１３のアドレスは両アドレスレジスタ６４、６９に与えられ、両メモリアレイＳＷＡ４、５の読出しオペレーションが実行される。
【０１５７】
アレイＳＷＡ４、５のいずれの出力が入出力バッファ１９に接続されているかを入出力マルチプレクサ１１が確認する。入出力マルチプレクサ１１に供給されるＡＳ信号が入出力マルチプレクサ１１を制御するものである。ビットＡ１６が論理ローであれば、入出力マルチプレクサ１１はバス５９のデータをバス１８へ送る。バス５２のデータはバス１８へは送られない。すなわち、メモリＳＷＡ４から読み出されたデータのみが、入出力バッファ１９へ送られる。ビットＡ１６が論理ハイであれば、入出力マルチプレクサ１１はバス５２のデータをバス１８へ送る。すなわち、メモリＳＷＡ５から読み出されたデータのみが入出力バッファ１９へ送られる。消去および読出しオペレーション時は、ＶＰＰ電圧がメモリアレイ１０に印加される。高圧検知回路３４が論理ハイＶＰＰＨ  信号を発生する。ＣＰＵ２が消去命令を命令レジスタ回路３３へ送る。消去プロセスを実行すべきメモリアレイを指示する消去アドレスがアドレスバス１３へ送られる。アドレスのＡ１６アドレスビットがライン４７を介してアレイ選択回路３０へ送られる。メモリアレイＳＷＡ４、５がブロック構造である実施態様においては、消去すべきブロックを指示する情報も消去アドレスに入っている。
【０１５８】
ＶＰＰＨ  信号が論理ハイレベルであるときはアレイ選択回路３０はラッチとして機能する。アレイ選択回路３０は、ＷＥ（バー）信号によって制御されてＡ１６アドレス選択ビットをラッチする。ＷＥ（バー）信号が論理ロー  レベルになれば、ＷＥ（バー）信号の立下り縁においてＡ１６ビットがアレイ選択回路３０にラッチされる。Ａ１６ビットは、アレイ選択回路３０にラッチされればＡＳ信号になり、ライン４４を介してパス論理回路３１へ送られる。パス論理回路３１に供給されるＡＳ信号が論理ローであれば（すなわちビットＡ１６が論理ローであれば）、パス論理回路３１は論理ローＰＡＳＳＡ信号と論理ハイＰＡＳＳＢ信号を発生する。パス論理回路３１に供給されるＡＳ信号が論理ハイ値であれば（すなわちビットＡ１６が論理ハイであれば）、パス論理回路３１は論理ハイＰＡＳＳＡ信号と論理ローＰＡＳＳＢ信号を発生する。言い換えれば、ＰＡＳＳＡ信号とＰＡＳＳＢ信号は相補関係になっている。
【０１５９】
ＡＳ信号がローであれば論理ローＰＡＳＳＡ信号がアドレスレジスタ６４へ送られ、論理ハイＰＡＳＳＢ信号がアドレスレジスタ６９へ送られる。アドレスレジスタ６４は、状態制御回路３２から供給されるＳＴＢ信号によって制御されてバス１３から送られてくる消去アドレスをラッチする。ＳＴＢ信号は論理アクティブロー信号である。ＳＴＢ信号の立下りにおいて消去アドレスがアドレスレジスタ６４にラッチされる。論理ハイＰＡＳＳＢ信号がアドレスレジスタ６９をイネーブルし、それに応じてアドレスレジスタ６９がライン１３を介して供給される後続のアドレスを読み込む。
【０１６０】
また、ＡＳ信号はライン４５を介して状態制御回路３２へ送られる。ＡＳ信号が論理ローであれば、状態制御回路３２は論理ハイ消去イネーブル信号ＳＥＬＶＰＳ１を消去電圧制御スイッチ３５へ送り、ＳＥＬＶＰＳ２は論理ローに維持される。ＡＳ信号が論理ハイであれば、状態制御回路３２は論理ハイ消去イネーブル信号ＳＥＬＶＰＳ２を消去電圧制御スイッチ３６へ送り、ＳＥＬＶＰＳ１は論理ローに維持される。ＳＥＬＶＰＳ１が論理ハイであり、ＳＥＬＶＰＳ２が論理ローであれば、消去プロセスの一環として供給されるＶＰＰ電圧がライン４０を介してメモリアレイＳＷＡ４に供給される。そしてメモリアレイＳＷＡ４において消去初期化が行われ、メモリアレイＳＷＡ５においては行われない。ＰＡＳＳＢ信号が論理ハイレベルであればアドレスレジスタ６９はラッチとしての働きをしない。アドレスバス１３へ送られる後続アドレスはすべてアドレスレジスタ６９を通過し、読出しオペレーションの一環としてメモリアレイＳＷＡ５へ送られる。メモリアレイＳＷＡ５から読み出されたデータはバス５２を介して入出力マルチプレクサ１１へ送られる。この場合はＡＳ信号は入出力マルチプレクサ１１も制御し、メモリアレイＳＷＡ５から読み出されたデータを入出力バッファ１９へ送らせる。
【０１６１】
しかし、ＶＰＰＨ  信号が論理ハイレベルであり、ＷＥ（バー）信号がアクティブローであればメモリアレイＳＷＡ４の読出しオペレーションは阻止される。アドレスレジスタ６４に消去アドレスがラッチされる。しかし、ＡＳ信号が論理ハイ値であれば論理ハイＰＡＳＳＡ信号がアドレスレジスタ６４へ送られ、論理ローＰＡＳＳＢ信号がアドレスレジスタ６４へ送られる。論理ハイＡＳ信号は、信号ＳＥＬＶＰＳ２が論理ハイであり、信号ＳＥＬＶＰＳ１が論理ローであることを意味する。ＶＰＰ信号はメモリアレイＳＷＡ５へ送られ、メモリアレイＳＷＡ４へは送られない。アドレスレジスタＳＷＡ５が消去アドレスをラッチする。アレイＳＷＡ５の消去が開始される。アドレスレジスタ６４がイネーブルされ、メモリアレイＳＷＡ４の読出しを行うことができる。入出力マルチプレクサ１１がメモリアレイＳＷＡ４から読み出されたデータをバス５９、１８を介して入出力バッファ１９へ送る。
【０１６２】
プログラム／読出しオペレーション時は、高圧Ｖｐｐがメモリアレイ１０のＶＰＰピンに印加される。高圧検知回路３４がＶＰＰ電圧を検知し、論理ハイＶＰＰＨ信号をアレイ選択回路３０とパス論理回路３１へ送る。ＷＥ（バー）信号がＣＰＵ２から命令レジスタ回路３３へ送られる。プログラムアドレスがアドレスバス１３へ送られる。アドレスのビットＡ１６がライン４７を介してアレイ選択回路３０へ送られる。すなわちＡ１６はプログラミングを行うべきメモリアレイを指示する。ＶＰＰＨ  信号が論理ハイレベルであるときはアレイ選択回路３０はラッチとして機能する。アレイ選択回路３０は、ＷＥ（バー）信号によって制御されてＡ１６アドレス選択ビットをラッチする。ＷＥ（バー）信号の立下りにおいてＡ１６ビットがアレイ選択回路３０にラッチされる。Ａ１６アドレス選択ビットは、アレイ選択回路３０にラッチされればＡＳ信号になり、ライン４４を介してパス論理回路３１へ送られる。
【０１６３】
パス論理回路３１に供給されるＡＳ信号が論理ローであれば（すなわちビットＡ１６が論理ローであれば）、パス論理回路３１は論理ローＰＡＳＳＡ信号と論理ハイＰＡＳＳＢ信号を発生する。パス論理回路３１に供給されるＡＳ信号が論理ハイであれば（すなわちビットＡ１６が論理ハイであれば）、パス論理回路３１は論理ハイＰＡＳＳＡ信号と論理ローＰＡＳＳＢ信号を発生する。ＡＳ信号がハイであれば論理ハイＰＡＳＳＡ信号がアドレスレジスタ６４へ送られ、論理ローＰＡＳＳＢ信号がアドレスレジスタ６９へ送られる。アドレスレジスタ６４は、状態制御回路３２から供給されるＳＴＢ信号によって制御されてバス１３から送られてくるプログラムアドレスをラッチする。ＳＴＢ信号の立下りにおいてアドレスがアドレスレジスタ６９にラッチされる。
【０１６４】
プログラムすべきデータがＳＴＢ信号によって制御されてデータラッチ１２にラッチされる。ＳＴＢ信号の立上りにおいてデータがデータラッチ１２にラッチされる。また、ＡＳ信号はライン４５を介して状態制御回路３２へ送られる。ＡＳ信号が論理ハイであれば、状態制御回路３２は論理ローのプログラムイネーブルバー信号ＰＲＯＢ２をプログラム電圧制御スイッチ３８へ送り、プログラムイネーブルバー信号ＰＲＯＢ２は論理ハイに維持される。ＡＳ信号が論理ローであれば、状態制御回路３２は論理ロープログラムイネーブルバー信号ＰＲＯＢ１をプログラム電圧制御スイッチ３７へ送り、プログラムイネーブルバー信号ＰＲＯＢ２は論理ハイに維持される。
【０１６５】
ＡＳが論理ハイであり、ＰＲＯＢ２が論理ローであり、ＰＲＯＢ１が論理ハイであればプログラム高圧ＶＰＰがライン４３を介してＸデコーダ６８とＹデコーダ６６へ送られる。プログラム高圧ＶｐｐはＹデコーダ６６においてＶＰ  電圧レベルに低下し、それに応じてメモリアレイＳＷＡ５におけるプログラムオペレーションが開始される。パス論理回路３１から供給されるＰＡＳＳＡ信号が論理ハイレベルである場合は、アドレスレジスタ６４はラッチとしては機能せず、高圧ＰＡＳＳＡ信号によってアドレスレジスタ６４がイネーブルされる。アドレスバス１３へ送られる後続アドレスはすべてアドレスレジスタ６４を通過し、読出しオペレーションの一環としてメモリアレイＳＷＡ５へ送られる。メモリアレイＳＷＡ４から読み出されたデータはＡＳ信号によって制御されてバス５９を介して入出力マルチプレクサ１１へ送られる。
【０１６６】
しかし、ＡＳ信号が論理ローであれば、論理ローＰＡＳＳＡ信号がアドレスレジスタ６４へ送られ、論理ハイＰＡＳＳＢ信号がアドレスレジスタ６９へ送られる。論理ローＡＳ信号は、ＰＲＯＢ１信号が論理ローであり、ＰＲＯＢ２信号が論理ハイであることを意味する。続いてプログラム高圧ＶＰＰがメモリアレイＳＷＡ４のＹデコーダ６１とＸデコーダ６３へ送られる。Ｙデコーダ６１において電圧ＶｐｐがＶＰ  電圧に低下する。アドレスレジスタ６４がプログラムアドレスをラッチする。データラッチ１２がプログラムすべきデータをラッチする。メモリアレイＳＷＡ４のプログラミングが開始される。アドレスレジスタ６９がイネーブルされ、メモリアレイＳＷＡ５の読出しを行うことができる。入出力マルチプレクサ１１がメモリアレイＳＷＡ５から読み出されたデータをバス５２、１８を介して入出力バッファ１９へ送る。
【０１６７】
また、この発明としては、ブート情報を記憶するブートブロック（不図示）を各メモリアレイＳＷＡ４、ＳＷＡ５に設けてもよい。たとえば、ブート情報にはシステム初期化情報と再プログラミング情報を含めてもよい。ブートブロックは最少限度の更新を必要とする。メモリアレイＳＷＡ４の再プログラミングを行っているときにＣＰＵ２は読出しオペレーションによってメモリアレイＳＷＡ５のブーツブロックのブーツ情報にアクセスすることができる。一方、メモリアレイＳＷＡ５が再プログラムされているときには、ＣＰＵ２はブーツ情報用のメモリアレイＳＷＡ４のブロックをアクセスするために読出しオペレーションを利用することができる。
【０１６８】
図２７にアレイ選択回路３０のブロック図を示す。アレイ選択回路３０は、インバータ８６、８７で構成されている第１ラッチと、インバータ８９、９０で構成されている第２ラッチを備える。ここで、トランジスタ８５、８８はＮチャンネルトランジスタである。第１ラッチの出力は第２ゲートトランジスタ８８のドレインに接続されている。ただし、トランジスタ８５、８８に、Ｐチャンネルトランジスタを用いてもよい。
【０１６９】
ＷＥ（バー）信号が入力としてＯＲゲート８２へ送られる。ＶＰＰＨ  信号が入力としてインバータ８１へ送られる。インバータ９０の出力が別の入力としてＯＲゲート８２へ送られる。ＯＲゲート８２の出力はトランジスタ８５のゲートに接続されている。トランジスタ８５のドレンは、アレイ選択ビットであるアドレスのビットＡ１６に接続されている。Ａ１６信号はライン４７を介してアレイ選択回路３０に供給される（図２６参照）。ＷＥ（バー）またはＶＰＰＨ  によってトランジスタ８５がオンとなればＡ１６信号がトランジスタ８５を通過し、インバータ８６、８７で構成されている第１ラッチへ送り込まれる。トランジスタ８８が切れていればＡ１６信号は第１ラッチにラッチされ、そこで保持される。トランジスタ８８がオンされればＡ１６信号はトランジスタ８８を通過し、インバータ８９、９０で構成されている第２ラッチへ送り込まれる。Ａ１６信号がアレイ選択回路３０の出力信号ＡＳになる。
【０１７０】
ＷＥ（バー）信号はまたＮＯＲゲート８３の一方の入力へ送られる。インバータ８１の出力はまたＮＯＲゲート８３の他方の入力に接続されている。ＮＯＲゲート８３の出力はＯＲゲート８４の一方の入力に接続されている。インバータ８１の出力はまたＯＲゲート８４の他方の入力に接続されている。ＯＲゲート８４の出力はトランジスタ８８のゲートに接続されている。ＶＰＰＨ  信号が論理ローレベルであれば（メモリアレイ１０がリードオンリメモリとして機能することを意味する）ＯＲゲート８２、８４の出力は論理ハイであり、両トランジスタ８５、８８がオンとされる。したがってアレイ選択回路３０はＷＥ（バー）信号に応答せず、Ａ１６信号が回路３０を通過してＡＳ出力になる。
【０１７１】
ＶＰＰＨ  信号が論理ハイレベルであれば（メモリアレイ１０が消去自在あるいはプログラミング自在であることを意味する）両トランジスタ８５、８８がＷＥ（バー）信号によって制御される。ＷＥ（バー）信号が論理ハイであればトランジスタ８５がオンであり、トランジスタ８８は切れている。Ａ１６信号が第１ラッチ（すなわちインバータ８６、８７）にラッチされ、そこで保持される。ＷＥ（バー）信号が論理ローになればトランジスタ８８がオンとされ、トランジスタ８５が切れる。それによってＡ１６信号が第１ラッチからインバータ８９、９０で構成されている第２ラッチへ送られる。第２ラッチの出力がＡＳ信号である。
【０１７２】
図２８に、パス論理回路３１のブロック図を示す。パス論理回路３１は、インバータ９１とＮＡＮＤゲート９２、９３を備える。ＶＰＰＨ  が論理ロー信号であれば（メモリアレイ１０がリードオンリメモリであることを意味する）、ＡＳ信号に関係なくＰＡＳＳＡ信号とＰＡＳＳＢ信号は共に論理ハイてある。ＶＰＰＨ  信号が論理ハイであればＰＡＳＳＡ信号とＰＡＳＳＢ信号はＡＳ信号によって制御される。ＡＳが論理ローであればＰＡＳＳＡがローになり、ＰＡＳＳＢがハイになり、ＡＳが論理ハイであればＰＡＳＳＡがハイになり、ＰＡＳＳＢがローになる。
【０１７３】
図２９に、アドレスレジスタ６４またはアドレスレジスタ６９の単一ビットアドレスレジスタのブロック図を示す。ここでは、ビットアドレスレジスタを示している。ＡＩＮは入力されるアドレスの１ビットである。ＡＯＵＴ  はビットアドレスレジスタの出力である。
ビットアドレスレジスタは、インバータ７７、７８で構成されている第１アドレスラッチと、インバータ７９、７６で構成されている第２アドレスラッチがある。第１ラッチは、第２アドレスラッチのゲートとしての働きをするトランジスタ７５を介して第２ラッチに接続されている。入力ビットアドレスＡＩＮは第１アドレスラッチのゲートとしての働きをするトランジスタ７４を介して第１アドレスラッチに接続されている。第２アドレスラッチの出力がビットアドレスレジスタの出力Ａｏｕｔ  となる。また、トランジスタ７４、７５はＮチャンネルトランジスタを用いることができる。ただし、トランジスタ７４、７５に、Ｐチャンネルトランジスタを用いてもよい。
【０１７４】
ビットアドレスレジスタにはＰＡＳＳ信号とＳＴＢ信号という２つの制御信号が記憶されている。ＳＴＢ信号は、ＯＲゲート７１の入力とＮＯＲゲート７２の入力へ送られる。ＰＡＳＳ信号は、ＯＲゲート７１、７３の入力とＮＯＲゲート７２の入力へ送られる。ビットアドレスレジスタがアドレスレジスタ６４のビットレジスタである場合はＰＡＳＳ信号はＰＡＳＳＡ信号であり、ビットアドレスレジスタがアドレスレジスタ６９のビットレジスタである場合はＰＡＳＳ信号はＰＡＳＳＢ信号である。ＰＡＳＳ信号が論理ハイであれば、ＯＲゲート７１の出力によってトランジスタ７４がオンされ、ＯＲゲート７３の出力によってトランジスタ７５がオンされる。トランジスタ７４、７５がイネーブルされればＡＩＮ信号がビットアドレスレジスタを通過し、ＡＯＵＴ  信号になる。ＰＡＳＳ信号が論理ローであり、ＳＴＢ信号が論理ハイであればトランジスタ７４がオンされ、トランジスタ７５が切れる。ＡＩＮアドレスが第１アドレスラッチにラッチされ、保持される。ＳＴＢ信号が論理ローに切り替わればトランジスタ７４が切れ、トランジスタ７５がオンされ、第１アドレスラッチに記憶されているＡＩＮ  アドレスが第２アドレスラッチへ移行し、入力ＡＩＮが出力ＡＯＵＴになる。
【０１７５】
（実施の形態１２）
上述した半導体記憶装置の応用例として、例えば、図２０に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１７６】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、サイドウォールメモリ素子、より好ましくは実施の形態１〜９に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１７７】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
液晶ドライバ１００２は、図２０に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０１７８】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとしてサイドウォールメモリ素子を用いるのが好ましく、特に、サイドウォールメモリ素子を集積した実施の形態１〜９に記載の半導体記憶装置を用いるのが好ましい。
【０１７９】
（実施の形態１３）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２１に示す。
【０１８０】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述したこの発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１８１】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１８２】
【発明の効果】
この発明によれば、アレイ選択回路を設けて２つのメモリアレイに対する制御をしているので、一方のメモリアレイの再プログラミング中に、他方のメモリアレイに対してデータの読み出しが可能となり、メモリアレイに対するアクセスを高速化でき、このメモリアレイを用いたコンピュータシステムのパフォーマンスを向上させることができる。
【０１８３】
この発明のメモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離しているため、メモリ機能を損なうことなく、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制することができる。
【０１８４】
更に、ＥＥＰＲＯＭに比べて書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、メモリ素子の書込み状態と消去状態との判別が容易となり、信頼性を向上させることができる。
【０１８５】
しかも、この発明のメモリ素子の形成プロセスは、通常のトランジスタ形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタと混載する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、チップの歩留まりが向上し、コストが削減され、安価でかつ信頼性の高いメモリ素子を得ることができる。
【０１８６】
さらに、この発明によれば、この発明のメモリ素子を備えているため、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高いマイクロプロセッサ装置、携帯電子機器や表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１２）の概略構成図である。
【図２１】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１３）の概略構成図である。
【図２２】従来のフラッシュメモリの要部の概略断面図である。
【図２３】従来のフラッシュメモリの電気特性を示すグラフである。
【図２４】本発明の半導体記憶装置（実施の形態１０）の回路図である。
【図２５】この発明のメモリアレイを有するマイクロプロセッサシステムのブロック図である。
【図２６】図２５のメモリアレイの内部構成のブロック図である。
【図２７】図２６のアレイ選択回路のブロック図である。
【図２８】図２６のパス論理回路のブロック図である。
【図２９】図２６のアドレスレジスタの１ビット回路のブロック図である。
【符号の説明】
１、３０１ａＡ〜３０１ａＤ、４０１ａＡ、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４、６０１Ａ、６０１Ｂ  メモリ素子
１０１、２１１、２８６、７１１  半導体基板
１０２  Ｐ型ウェル領域
１０３、２１４、７１２  ゲート絶縁膜
１０４、２１７、７１３  ゲート電極
１０５ａ、１０５ｂ  メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３  拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ  シリコン窒化膜
１２０、２７１  オフセット領域
１２１  ゲート電極下の領域
１１１  微粒子
１１２  絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ  メモリ機能体
２２６  反転層
２４１、２４３、２４４  シリコン酸化膜
２８１、２８２、２９２、４２１  領域
２８３、２８４  電気力線
２８７  ボディ領域
２８８  埋め込み酸化膜
２９１  高濃度領域
３０２ａＡ〜３０２ａＤ、３０３ａＡ〜３０３ａＤ    選択トランジスタ
３０４、３０５、４０４、４０５  動作選択トランジスタ
３０６、３０７、４０６、４０７  トランジスタ
３０８ａ、４０８ａ〜４０８ｎ、５０８ａ〜５０８ｎ  ワード線
３０９ａ、３１０ａ  選択トランジスタワード線
３１２、３１３、４１２  動作選択線
３１４、３１５、４１４、４１５  トランジスタ選択線
３１６Ａ１、３１６Ａ２、３１６Ｂ１、３１６Ｂ２、４１６Ａ１、４１６Ａ２、Ａ２〜Ａ４、Ｂ２〜Ｂ４、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５  ビット線
３１７Ａ１、３１７Ａ２、３１７Ｂ１、３１７Ｂ２、４１７Ａ１、４１７Ａ２
電圧入力端子
３１８ＡＢ、４１８ＡＢ、４１８ＣＤ、６１８ＡＢ、３１８ＡＢ、６１８ＡＢ１  センスアンプ
３２１、４２１、５２１  メモリ素子配列領域
８１１  制御回路
８１２  電池
８１３  ＲＦ回路
８１４  表示部
８１５  アンテナ
８１６  信号線
８１７  電源線
１００１  液晶パネル
１００２  液晶ドライバ
１００３  不揮発性メモリ部
１００４  ＳＲＡＭ部
１００５  液晶ドライバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004342281.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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