(57)【要約】【課題】データ読出とデータ書込を並列かつ高速に実行可能なアレイ構成を有する薄膜磁性体記憶装置を提供することである。【解決手段】ＭＴＪメモリセルの各列に対応してビット線ＢＬが設けられる。一方、ＭＴＪメモリセルの各行に対応して、読出選択線として作用するワード線ＷＬおよび書込選択線として作用するライトディジット線ＷＤＬが設けられる。読出ポート２に入力された読出アドレスＡＤＤｒに応じて、ワード線ＷＬを選択的に活性化するワード線デコーダ２０ｒと、書込ポート３に入力された書込アドレスＡＤＤｗに応じて、ライトディジット線ＷＤＬを選択的に活性化するディジット線デコーダ２０ｗとは、独立に設けられる。【選択図】　　　　図１
2004086952.tif 000002
【特許請求の範囲】
【請求項１】
磁気的に書込まれた記憶データを保持する複数の磁性体メモリセルを含むメモリセルアレイと、
前記メモリセルアレイ中の書込先を示す書込アドレスおよび前記書込先への書込データを受ける第１のポートと、
前記メモリセルアレイ中の読出先を示す読出アドレスを受けるとともに、前記読出先からの読出データを出力する第２のポートと、
前記読出アドレスおよび前記書込アドレスにそれぞれ基づいて、前記メモリセルアレイに対して、データ読出およびデータ書込を並列に実行する周辺回路とを備える、薄膜磁性体記憶装置。
【請求項２】
前記複数の磁性体メモリセルは行列状に配置され、
前記メモリセルアレイは、
メモリセル行にそれぞれ対応して設けられた、複数の読出選択線および書込選択線と、
メモリセル列にそれぞれ対応して設けられた複数のビット線とをさらに含み、
前記周辺回路は、
前記読出アドレスに応じて前記複数の読出選択線を選択的に活性化する第１のデコード回路と、
前記書込アドレスに応じて前記複数の書込選択線を選択的に活性化する第２のデコード回路と、
前記複数のビット線のうちの前記読出アドレスに応じて選択された１本を用いて、前記読出先から前記記憶データを読出すデータ読出回路と、
前記複数のビット線のうちの前記書込アドレスに応じて選択された１本を用いて、前記書込先へ前記書込データを書込むデータ書込回路とを含む、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記周辺回路は、前記データ書込回路によって前記書込先に書込まれるまでの間、前記書込データをラッチデータとして一時的に保持するラッチ回路をさらに含み、
前記データ書込回路は、並列に選択された前記読出先および前記書込先が同一のビット線に対応する場合には、前記書込先へのデータ書込を以降のサイクルへ延期し、
前記周辺回路は、前記ラッチ回路に保持された前記ラッチデータに対応するアドレスが前記読出先に指定されたときに、前記ラッチデータを前記読出データとして前記第２のポートから出力する転送回路をさらに含む、請求項２に記載の薄膜磁性体記憶装置。
【請求項４】
前記データ書込回路は、前記複数のビット線のうちの前記書込アドレスに対応する選択ビット線へ、前記書込データに応じた第１のデータ書込電流を供給し、
前記複数の書込選択線の各々は、活性化時に所定方向の第２のデータ書込電流の供給を受け、
前記データ書込回路は、前記書込アドレスに対応する書込選択線へ前記第２のデータ書込電流の供給が開始された後に、前記第１のデータ書込電流の供給を開始し、前記第２のデータ書込電流の前記供給が終了する前に、前記第１のデータ書込電流の供給を終了する、請求項２に記載の薄膜磁性体記憶装置。
【請求項５】
前記メモリセルアレイは、複数のバンクに分割され、
前記複数のバンクの各々は、前記データ読出および前記データ書込のいずれかを独立に実行可能であり、
前記周辺回路は、前記複数のバンクのうちの１つに対する前記データ読出と、前記複数のバンクの他の１つに対する前記データ書込とを並列に実行する、請求項１に記載の薄膜磁性体記憶装置。
【請求項６】
磁気的に書込まれた記憶データを保持する複数の磁性体メモリセルが行列状に配置されたメモリセルアレイを備え、
前記メモリセルアレイは、
メモリセル行にそれぞれ対応して設けられる、複数の読出選択線および書込選択線と、
メモリセル列にそれぞれ対応して設けられ、各々が対応する前記メモリセル列の磁性体メモリセルと電気的に結合される複数の読出ビット線と、
メモリセル列にそれぞれ対応して設けられ、各々が前記複数の磁性体メモリセルと電気的に非結合である複数の書込ビット線とをさらに含み、
前記メモリセルアレイ中の書込先を示す書込アドレスおよび前記書込先への書込データを受ける第１のポートと、
前記メモリセルアレイ中の読出先を示す読出アドレスを受けるとともに、前記読出先からの読出データを出力する第２のポートと、
前記読出アドレスおよび前記書込アドレスにそれぞれ基づいて、前記メモリセルアレイに対して、データ読出およびデータ書込を並列に実行するための周辺回路とをさらに備え、
前記周辺回路は、
前記複数の読出ビット線のうちの前記読出アドレスに応じて選択された少なくとも１本を用いて、前記読出先から前記記憶データを読出すデータ読出回路と、
前記複数の書込ビット線のうちの前記書込アドレスに応じて選択された少なくとも１本を用いて、前記書込先へ前記書込データを書込むデータ書込回路とを含む、薄膜磁性体記憶装置。
【請求項７】
前記周辺回路は、
前記読出アドレスに応じて前記複数の読出選択線を選択的に活性化する第１のデコード回路と、
前記書込アドレスに応じて前記複数の書込選択線を選択的に活性化する第２のデコード回路とをさらに含む、請求項６に記載の薄膜磁性体記憶装置。
【請求項８】
前記データ書込回路は、前記複数の書込ビット線のうちの、前記書込先に対応する書込データ線に対して前記書込データに応じたデータ書込電流を供給するとともに、それ以外の書込ビット線の各々を接地電圧に固定する、請求項６に記載の薄膜磁性体記憶装置。
【請求項９】
前記複数のメモリセルの各々と前記複数の書込ビット線の対応する１本との距離は、前記複数のメモリセルの各々と前記複数の読出ビット線の対応する１本との距離よりも短い、請求項６に記載の薄膜磁性体記憶装置。
【請求項１０】
各々が、行列状に配置されて磁気的に書込まれた記憶データを保持する複数の磁性体メモリセルを含む複数のメモリブロックを備え、
前記複数のメモリブロックの各々は、データ読出およびデータ書込のいずれかを独立に実行可能であり、
書込データおよび前記書込データの書込先を示す書込アドレスを受ける第１のポートと、
読出先を示す読出アドレスを受けるとともに、前記読出先からの読出データを出力する第２のポートと、
前記第１および第２のポートと前記複数のメモリブロックとの間に設けられ、前記複数のメモリブロックに対する前記データ読出および前記データ書込を制御する周辺回路とをさらに備え、
前記周辺回路は、転送命令に応答して、前記複数のメモリブロックの１つに対応する前記読出データあるいは前記書込データを、前記複数のメモリブロックの他の１つへ書込むための転送回路を含む、薄膜磁性体記憶装置。
【請求項１１】
前記周辺回路は、
前記複数のメモリブロックにそれぞれ対応して設けられ、対応するメモリブロックからの前記読出データを伝達するための複数の読出バスと、
前記複数のメモリブロックにそれぞれ対応して設けられ、対応するメモリブロックへの前記読出データを伝達するための複数の書込バスと、
前記書込アドレスに応じて、前記第１のポートから前記複数の書込バスへ前記書込データを選択的に伝達する第１のセレクタと、
前記読出アドレスに応じて、前記複数の読出バスから前記第２のポートへ前記読出データを選択的に伝達する第２のセレクタとを含み、
前記転送回路は、前記読出アドレスおよび前記書込アドレスの一方に基づいて選択された２つのメモリブロック間でデータを伝達するための転送バスを有する、請求項１０に記載の薄膜磁性体記憶装置。
【請求項１２】
前記複数のメモリブロックの各々は、前記転送バスを介して前記複数のメモリブロックの他の１つと接続され、
前記周辺回路は、
前記複数のメモリブロックにそれぞれ対応して設けられる、複数のデータ読出回路およびデータ書込回路と、
前記複数のメモリブロックにそれぞれ対応して設けられ、各々が、対応するメモリブロックからのデータ読出指示および前記転送指示の有無に応じて、対応するデータ読出回路と、対応する読出バスおよび転送バスとの間の接続を制御する複数の第１の転送スイッチ部と、
前記複数のメモリブロックにそれぞれ対応して設けられ、各々が、対応するメモリブロックへのデータ書込指示および前記転送指示の有無に応じて、対応するデータ書込回路と、対応する書込バスおよび転送バスとの間の接続を制御する複数の第２の転送スイッチ部とを有する、請求項１１に記載の薄膜磁性体記憶装置。
【請求項１３】
前記周辺回路は、前記転送命令の実行時に、転送先および転送元のメモリブロックを指定する転送制御回路をさらに含み、
前記転送制御回路は、前記転送命令と並列に実行される前記データ書込および前記データ読出の有無に応じて、前記読出先に対応するメモリブロックおよび前記書込先に対応するメモリブロックの一方を、前記転送元のメモリブロックに指定する、請求項１０に記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　ＭａｇｎｅｔｉｃＴｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，　ＴＡ７．２，　Ｆｅｂ．　２０００．、　“Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３，　Ｆｅｂ．　２０００．　、および“Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６，　Ｆｅｂ．　２００１．等の技術文献に開示されている。
【０００４】
図２１は、磁気トンネル接合を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図２１を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース電圧線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース電圧線ＳＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース電圧線ＳＬおよびビット線ＢＬの間に電気的に結合される。
【０００７】
図２２は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図２２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図２３は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００１２】
図２３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図２３に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図２３に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１６】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
図２４は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２４を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤへプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１８】
この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００１９】
なお、データ読出時においても、トンネル磁気抵抗素子ＴＭＲにデータ読出電流が流れるが、データ読出電流Ｉｓは、一般的に上述したデータ書込電流と比較して１〜２桁程度小さくなるように設計される。したがって、データ読出時におけるデータ読出電流Ｉｓの影響によって、ＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。すなわち非破壊的なデータ読出が可能である。
【００２０】
図２５および２６は、半導体基板上に作製されたＭＴＪメモリセルの構造を説明するための断面図および上面図である。
【００２１】
図２５を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域である不純物領域３１０および３２０と、ゲート３３０とを有する。不純物領域３１０は、コンタクトホール３４１に形成される金属膜を介してソース電圧線ＳＬと電気的に結合される。
【００２２】
ライトディジット線ＷＤＬは、ソース電圧線ＳＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ライトディジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップ３５０およびコンタクトホール３４０に形成された金属膜を介して、アクセストランジスタＡＴＲの不純物領域３２０と電気的に結合される。ストラップ３５０は、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。
【００２３】
データ書込電流およびデータ読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるライトディジット線ＷＤＬは、金属配線層を用いて形成される。一方、ワード線ＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線ＷＬは、独立した金属配線層を新たに設けることなく、ゲート３３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２４】
図２６を参照して、ライトディジット線ＷＤＬおよびビット線ＢＬは、互いに交差する方向に設けられる。たとえば、ライトディジット線ＷＤＬおよびビット線ＢＬを、トンネル磁気抵抗素子ＴＭＲの磁化容易軸（ＥＡ）および磁化困難軸（ＨＡ）にそれぞれ沿った方向に配置すると、ライトディジット線ＷＤＬおよびビット線ＢＬを流れる電流によって、図２３に示した磁界Ｈ（ＨＡ）およびＨ（ＥＡ）がそれぞれ発生する。したがって、ライトディジット線ＷＤＬおよびビット線ＢＬのそれぞれへのデータ書込電流供給を選択的に制御することにより、データ書込先のＭＴＪメモリセルを選択できる。
【００２５】
このように、ＭＲＡＭデバイスは、半導体基板上に集積配置されたＭＴＪメモリセルによって、不揮発的なデータ記憶を実行できる。すなわち各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換え可能な磁化方向に応じて、その電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２６】
【発明が解決しようとする課題】
メモリデバイスのアプリケーションによっては、データ読出およびデータ書込が混在した動作が要求される使用形態が存在する。たとえば、サーバ等からダウンロードした情報を蓄積するためのメモリにおいては、情報をダウンロードしながら、ダウンロードした情報を随時読出すような動作が要求される。
【００２７】
このようなアプリケーションに従来のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ−ｏｎｌｙ　ｍｅｍｏｒｙ）やフラッシュメモリ（Ｒ）を使用した場合には、データ書込動作（プログラム動作）に比較的時間を要するために、このような不揮発性メモリの他に専用のバッファメモリを設けて、当該バッファメモリにも同様の情報をダウンロードしながら、当該バッファメモリからデータを随時読出す動作が必要であった。このように、従来の不揮発性メモリは、書込みつつある情報を並行して読出すような、データ読出およびデータ書込とが混在した動作には適していなかった。
【００２８】
一方、ＭＴＪメモリセルを備えたＭＲＡＭデバイスでは、ＥＥＰＲＯＭやフラッシュメモリ（Ｒ）よりは高速に動作が実行されるものの、上述したようなアプリケーションで使用する場合には、混在するデータ読出とデータ書込との効率的な処理に適したアレイ構成が必要となってくる。
【００２９】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、データ読出とデータ書込を並列かつ高速に実行可能なアレイ構成を有する薄膜磁性体記憶装置を提供することである。
【００３０】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、磁気的に書込まれた記憶データを保持する複数の磁性体メモリセルを含むメモリセルアレイと、メモリセルアレイ中の書込先を示す書込アドレスおよび書込先への書込データを受ける第１のポートと、メモリセルアレイ中の読出先を示す読出アドレスを受けるとともに、読出先からの読出データを出力する第２のポートと、読出アドレスおよび書込アドレスにそれぞれ基づいて、メモリセルアレイに対して、データ読出およびデータ書込を並列に実行する周辺回路とを備える。
【００３１】
好ましくは、複数の磁性体メモリセルは行列状に配置され、メモリセルアレイは、メモリセル行にそれぞれ対応して設けられた、複数の読出選択線および書込選択線と、メモリセル列にそれぞれ対応して設けられた複数のビット線とをさらに含み、周辺回路は、読出アドレスに応じて複数の読出選択線を選択的に活性化する第１のデコード回路と、書込アドレスに応じて複数の書込選択線を選択的に活性化する第２のデコード回路と、複数のビット線のうちの読出アドレスに応じて選択された１本を用いて、読出先から記憶データを読出すデータ読出回路と、複数のビット線のうちの書込アドレスに応じて選択された１本を用いて、書込先へ書込データを書込むデータ書込回路とを含む。
【００３２】
さらに好ましくは、周辺回路は、データ書込回路によって書込先に書込まれるまでの間、書込データをラッチデータとして一時的に保持するラッチ回路をさらに含み、データ書込回路は、並列に選択された読出先および書込先が同一のビット線に対応する場合には、書込先へのデータ書込を以降のサイクルへ延期し、周辺回路は、ラッチ回路に保持されたラッチデータに対応するアドレスが読出先に指定されたときに、ラッチデータを読出データとして第２のポートから出力する転送回路をさらに含む。
【００３３】
あるいは、さらに好ましくは、データ書込回路は、複数のビット線のうちの書込アドレスに対応する選択ビット線へ、書込データに応じた第１のデータ書込電流を供給し、複数の書込選択線の各々は、活性化時に所定方向の第２のデータ書込電流の供給を受け、データ書込回路は、書込アドレスに対応する書込選択線へ第２のデータ書込電流の供給が開始された後に、第１のデータ書込電流の供給を開始し、第２のデータ書込電流の供給が終了する前に、第１のデータ書込電流の供給を終了する。
【００３４】
また好ましくは、メモリセルアレイは、複数のバンクに分割され、複数のバンクの各々は、データ読出およびデータ書込のいずれかを独立に実行可能であり、周辺回路は、複数のバンクのうちの１つに対するデータ読出と、複数のバンクの他の１つに対するデータ書込とを並列に実行する。
【００３５】
この発明の他の構成に従う薄膜磁性体記憶装置は、磁気的に書込まれた記憶データを保持する複数の磁性体メモリセルが行列状に配置されたメモリセルアレイを備え、メモリセルアレイは、メモリセル行にそれぞれ対応して設けられた、複数の読出選択線および書込選択線と、メモリセル列にそれぞれ対応して設けられ、各々が対応するメモリセル列の磁性体メモリセルと電気的に結合される複数の読出ビット線と、メモリセル列にそれぞれ対応して設けられ、各々が複数の磁性体メモリセルと電気的に非結合である複数の書込ビット線とをさらに含み、薄膜磁性体記憶装置は、さらに、メモリセルアレイ中の書込先を示す書込アドレスおよび書込先への書込データを受ける第１のポートと、メモリセルアレイ中の読出先を示す読出アドレスを受けるとともに、読出先からの読出データを出力する第２のポートと、読出アドレスおよび書込アドレスにそれぞれ基づいて、メモリセルアレイに対して、データ読出およびデータ書込を並列に実行するための周辺回路とを備え、周辺回路は、複数の読出ビット線のうちの読出アドレスに応じて選択された少なくとも１本を用いて、読出先から記憶データを読出すデータ読出回路と、複数の書込ビット線のうちの書込アドレスに応じて選択された少なくとも１本を用いて、書込先へ書込データを書込むデータ書込回路とを含む。
【００３６】
好ましくは、周辺回路は、読出アドレスに応じて複数の読出選択線を選択的に活性化する第１のデコード回路と、書込アドレスに応じて複数の書込選択線を選択的に活性化する第２のデコード回路とをさらに含む。
【００３７】
また好ましくは、データ書込回路は、複数の書込ビット線のうちの、書込先に対応する書込データ線に対して書込データに応じたデータ書込電流を供給するとともに、それ以外の書込ビット線の各々を接地電圧に固定する。
【００３８】
あるいは好ましくは、複数のメモリセルの各々と複数の書込ビット線の対応する１本との距離は、複数のメモリセルの各々と複数の読出ビット線の対応する１本との距離よりも短い。
【００３９】
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が、行列状に配置されて磁気的に書込まれた記憶データを保持する複数の磁性体メモリセルを含む複数のメモリブロックを備え、複数のメモリブロックの各々は、データ読出およびデータ書込のいずれかを独立に実行可能であり、薄膜磁性体記憶装置は、さらに、書込データおよび書込データの書込先を示す書込アドレスを受ける第１のポートと、読出先を示す読出アドレスを受けるとともに、読出先からの読出データを出力する第２のポートと、第１および第２のポートと複数のメモリブロックとの間に設けられ、複数のメモリブロックに対するデータ読出およびデータ書込を制御する周辺回路とをさらに備え、周辺回路は、転送命令に応答して、複数のメモリブロックの１つに対応する読出データあるいは書込データを、複数のメモリブロックの他の１つへ書込むための転送回路を含む。
【００４０】
好ましくは、周辺回路は、複数のメモリブロックにそれぞれ対応して設けられ、対応するメモリブロックからの読出データを伝達するための複数の読出バスと、複数のメモリブロックにそれぞれ対応して設けられ、対応するメモリブロックへの読出データを伝達するための複数の書込バスと、書込アドレスに応じて、第１のポートから複数の書込バスへ書込データを選択的に伝達する第１のセレクタと、読出アドレスに応じて、複数の読出バスから第２のポートへ読出データを選択的に伝達する第２のセレクタとを含み、転送回路は、読出アドレスおよび書込アドレスの一方に基づいて選択された２つのメモリブロック間でデータを伝達するための転送バスを有する。
【００４１】
さらに好ましくは、複数のメモリブロックの各々は、転送バスを介して複数のメモリブロックの他の１つと接続され、周辺回路は、複数のメモリブロックにそれぞれ対応して設けられる、複数のデータ読出回路およびデータ書込回路と、複数のメモリブロックにそれぞれ対応して設けられ、各々が、対応するメモリブロックからのデータ読出指示および転送指示の有無に応じて、対応するデータ読出回路と、対応する読出バスおよび転送バスとの間の接続を制御する複数の第１の転送スイッチ部と、複数のメモリブロックにそれぞれ対応して設けられ、各々が、対応するメモリブロックへのデータ書込指示および転送指示の有無に応じて、対応するデータ書込回路と、対応する書込バスおよび転送バスとの間の接続を制御する複数の第２の転送スイッチ部とを有する。
【００４２】
また好ましくは、周辺回路は、転送命令の実行時に、転送先および転送元のメモリブロックを指定する転送制御回路をさらに含み、転送制御回路は、転送命令と並列に実行されるデータ書込およびデータ読出の有無に応じて、読出先に対応するメモリブロックおよび書込先に対応するメモリブロックの一方を、転送元のメモリブロックに指定する。
【００４３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、同一符号は同一または相当部分を示すものとする。
【００４４】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイスのアレイ構成を示すブロック図である。
【００４５】
図１を参照して、実施の形態１に従うＭＲＡＭデバイス１００は、読出ポート２と、書込ポート３と、周辺回路８と、メモリセルアレイ１０とを備える。
【００４６】
メモリセルアレイ１０は、行列状に配置された複数のＭＴＪメモリセルＭＣを有する。ＭＴＪメモリセルの行（以下、「メモリセル行」とも称する）にそれぞれ対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、ＭＴＪメモリセルの列（以下、「メモリセル列」とも称する）にそれぞれ対応して、ビット線ＢＬおよびソース電圧線ＳＬが配置される。
【００４７】
ＭＴＪメモリセルＭＣの各々は、図２１で説明したのと同様の構成を有し、対応するビット線ＢＬおよびソース電圧線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。なお、以下においては、ＭＴＪメモリセルを、単にメモリセルとも称する。
【００４８】
トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、各メモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）のいずかのデータを記憶するために所定方向に沿って磁化されて、その電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかに設定される。
【００４９】
各ソース電圧線ＳＬは、接地電圧ＧＮＤに結合される。これにより、各アクセストランジスタＡＴＲのソース電圧は、接地電圧ＧＮＤに固定される。これにより、対応するワード線ＷＬがＨレベルに活性化される選択行において、トンネル磁気抵抗素子ＴＭＲの各々は、接地電圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接続される。
【００５０】
読出ポート２は、データ出力端子５ｒとアドレス端子６ｒとを含む。データ出力端子５ｒからは、アドレス端子６ｒに入力された読出アドレスＡＤＤｒによって選択されたメモリセル（以下、「読出先」とも称する）の記憶データが出力データＤＯＵＴとして出力される。
【００５１】
書込ポート３は、データ入力端子５ｗおよびアドレス端子６ｗを有する。データ入力端子５ｗに入力された入力データＤＩＮは、アドレス端子６ｗに入力された書込アドレスＡＤＤｗによって選択されたメモリセル（以下、「書込先」とも称する）へ書込まれる。
【００５２】
周辺回路８は、メモリセルアレイ１０に対して、読出アドレスＡＤＤｒに対応する読出先からの出力データＤＯＵＴの読出動作および書込アドレスＡＤＤｗに対応する書込先への入力データＤＩＮの書込動作を実行するための回路群を総称するものである。
【００５３】
周辺回路８は、独立に設けられたディジット線デコーダ２０ｗおよびワード線デコーダ２０ｒと、各ライトディジット線ＷＤＬに対応して設けられたライトディジット線ドライバ２１と、各ワード線ＷＬに対応して設けられたワード線ドライバ２３と、列デコーダ２５とを含む。
【００５４】
ディジット線デコーダ２０ｗは、書込アドレスＡＤＤｗによって示される書込ロウアドレスＲＡｗに応じて、メモリセルアレイ１０における書込行選択を実行する。ワード線デコーダ２０ｒは、読出アドレスＡＤＤｒによって示される読出ロウアドレスＲＡｒに応じて、メモリセルアレイ１０における読出行選択を実行する。
【００５５】
列デコーダ２５は、読出アドレスＡＤＤｒによって示される読出コラムアドレスＣＡｒおよび書込アドレスＡＤＤｗによって示される書込コラムアドレスＣＡｗを受けて、メモリセルアレイ１０における列選択を実行する。
【００５６】
ディジット線デコーダ２０ｗは、書込アドレスＡＤＤｗによって示される書込ロウアドレスＲＡｗと制御信号ＷＴＳとを受けて、メモリセル行ごとに書込ロウデコード信号Ｒｄｗを生成する。書込ロウデコード信号Ｒｄｗは、データ書込動作が指示されたサイクルにおいて、書込アドレスＡＤＤｗ（書込ロウアドレスＲＡｗ）によって選択されたメモリセル行（以下、「書込選択行」とも称する）においてＨレベルに活性化され、それ以外のメモリセル行（以下、「書込非選択行」とも称する）においてＬレベルに非活性化される。一方、データ書込動作が指示されていないサイクルにおいては、各メモリセル行の書込ロウデコード信号Ｒｄｗは、Ｌレベルに非活性化される。書込ロウデコード信号Ｒｄｗは、対応するメモリセル行のライトディジット線ドライバ２１に与えられる。
【００５７】
図２は、ライトディジット線ドライバの構成を示す回路図である。
図２を参照して、ライトディジット線ドライバ２１は、対応するライトディジット線ＷＤＬの一端と電源電圧Ｖｃｃとの間に電気的に結合されたドライバトランジスタ２２を有する。ドライバトランジスタ２２はＮチャネルＭＯＳトランジスタで構成され、そのゲートには対応するメモリセル行の書込ロウデコード信号Ｒｄｗが入力される。各ライトディジット線ＷＤＬの他端側は、図１にも示したように、アドレス選択結果にかかわらず接地電圧ＧＮＤと接続されている。
【００５８】
したがって、データ書込動作が指示されたサイクルにおいて、書込選択行ではドライバトランジスタ２２がターンオンして、ライトディジット線ＷＤＬに、ライトディジット線ドライバ２１から接地電圧ＧＮＤに向かう方向に、データ書込電流が流される。一方、非選択書込行においては、ドライバトランジスタ２２がターンオフされるので、ライトディジット線ＷＤＬにデータ書込電流は流されない。また、データ書込動作が指示されないサイクルにおいても、各ライトディジット線ＷＤＬにはデータ書込電流は流されない。
【００５９】
再び図１を参照して、ワード線デコーダ２０ｒは、読出アドレスＡＤＤｒによって示される読出ロウアドレスＲＡｒと制御信号ＲＤＳとを受けて、メモリセル行ごとに読出ロウデコード信号／Ｒｄｒを生成する。読出ロウデコード信号／Ｒｄｒは、データ読出動作が指示されたサイクルにおいて、読出アドレスＡＤＤｒ（読出ロウアドレスＲＡｒ）によって選択されたメモリセル行（以下、「読出選択行」とも称する）においてＬレベルに活性化され、それ以外のメモリセル行（以下、「読出非選択行」とも称する）においてＨレベルに非活性化される。一方、データ読出動作が指示されていないサイクルにおいては、各メモリセル行の読出ロウデコード信号／Ｒｄｒは、Ｈレベルに非活性化される。読出ロウデコード信号／Ｒｄｒは、対応するメモリセル行のワード線ドライバ２３に与えられる。
【００６０】
図３は、ワード線ドライバの構成を示す回路図である。
図３を参照して、ワード線ドライバ２３は、対応するワード線ＷＬの一端側と、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとの間にそれぞれ電気的に結合されたドライバトランジスタ２４および２４♯を有する。ドライバトランジスタ２４はＰチャネルＭＯＳトランジスタで構成され、ドライバトランジスタ２４♯は、ＮチャネルＭＯＳトランジスタで構成される。ドライバトランジスタ２４および２４♯の各ゲートには読出ロウデコード信号／Ｒｄｒが入力される。
【００６１】
したがって、データ読出動作が指示されたサイクルにおいて、読出選択行のワード線ＷＬは電源電圧Ｖｃｃと結合されて活性化され、読出非選択行のワード線ＷＬは接地電圧ＧＮＤと接続されて非活性化される。一方、データ読出動作が指示されていないサイクルにおいては、各ワード線ＷＬは、接地電圧ＧＮＤと接続されて非活性化される。
【００６２】
再び図１を参照して、周辺回路８は、さらに、各ビット線ＢＬの両端にそれぞれ対応して設けられたビット線ドライバ３０ａ，３０ｂと、入力データＤＩＮを受ける入力バッファ４０と、入力バッファ４０に入力された入力データＤＩＮを一時的に保持するためのライトラッチ回路５０と、ライトラッチ回路５０にラッチされた書込データＷＤＴに基づいて、ビット線ドライバ３０ａ，３０ｂの動作を制御するライトドライバ制御回路６０とを含む。
【００６３】
ライトドライバ制御回路６０は、ライトラッチ回路５０にラッチされた書込データＷＤＴおよび列デコーダ２５での列選択結果に応じて、各メモリセル列における書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を制御する。
【００６４】
ビット線ドライバ３０ａは、対応するメモリセル列の書込制御信号ＷＴａ０およびＷＴａ１に応じて、対応するビット線ＢＬの一端側を電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方で駆動する。同様に、ビット線ドライバ３０ｂは、対応するメモリセル列の書込制御信号ＷＴｂ０およびＷＴｂ１により、対応するビット線ＢＬの一端側を電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方で駆動する。
【００６５】
図４は、ビット線ドライバの構成を詳細に示す回路図である。
図４を参照して、ビット線ドライバ３０ａは、対応するビット線ＢＬの一端側と、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとの間にそれぞれ電気的に結合されるドライバトランジスタ３１ａおよび３２ａを有する。ビット線ドライバ３０ｂは、対応するビット線ＢＬの他端側と、電源電圧Ｖｃｃおよび接地電圧ＧＮＤとの間にそれぞれ電気的に結合されるドライバトランジスタ３１ｂおよび３２ｂを有する。ドライバトランジスタ３１ａ，３２ａ，３１ｂ，３２ｂの各々は、小さいトランジスタサイズで十分な書込電流を供給するために、相対的に電流駆動能力の大きいＮチャネル型ＭＯＳトランジスタで構成される。
【００６６】
ドライバトランジスタ３１ａおよび３２ａのゲートには、書込制御信号ＷＴａ１およびＷＴａ０がそれぞれ入力され、ドライバトランジスタ３１ｂおよび３２ｂのゲートには、書込制御信号ＷＴｂ１およびＷＴｂ０がそれぞれ入力される。
【００６７】
書込アドレスＡＤＤｗ（書込コラムアドレスＣＡｗ）によって選択されたメモリセル列（以下、「書込選択列」とも称する）において、書込制御信号ＷＴａ０およびＷＴａ１は、入力データＤＩＮに応じた一方がＨレベルに設定され、他方がＬレベルに設定される。さらに、書込制御信号ＷＴｂ０およびＷＴｂ１は、書込制御信号ＷＴａ０およびＷＴａ１のそれぞれと相補に設定される。たとえば、入力データＤＩＮが“１”であるときには、書込制御信号ＷＴａ１およびＷＴｂ０がＨレベルに設定され、書込制御信号ＷＴａ０およびＷＴｂ１がＬレベルに設定される。この結果、書込選択列のビット線には、ビット線ドライバ３０ａから３０ｂへ向かう方向にデータ書込電流が流される。これに対して、入力データＤＩＮが“０”であるときには、書込制御信号ＷＴａ０およびＷＴｂ１がＨレベルに設定され、書込制御信号ＷＴａ１およびＷＴｂ０がＬレベルに設定される。この結果、書込選択列のビット線には、ビット線ドライバ３０ｂから３０ａへ向かう方向にデータ書込電流が流される。
【００６８】
一方、書込非選択列においては、書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１の各々はＬレベルに設定される。したがって、書込非選択列のビット線ドライバ３０ａ，３０ｂは、対応するビット線を電源電圧Ｖｃｃおよび接地電圧ＧＮＤのいずれとも非接続とする。
【００６９】
ライトディジット線ＷＤＬを流れるデータ書込電流は、メモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。書込データに応じた方向を有する、ビット線を流れるデータ書込電流は、メモリセルＭＣにおいて磁化容易軸方向に沿った磁界を発生させる。対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたメモリセルＭＣにおいて、ビット線を流れるデータ書込電流の方向に応じた書込データが磁気的に書込まれる。同様の構成は、各メモリセル列のビット線ＢＬに対応して設けられる。なお、ビット線ドライバ３０ａおよび３０ｂの駆動電圧は、接地電圧ＧＮＤおよび電源電圧Ｖｃｃ以外の独立した電圧とすることも可能である。
【００７０】
次に、周辺回路内のデータ読出構成について説明する。
周辺回路８は、さらに、各ビット線ＢＬとノードＮ１との間に接続された読出選択ゲートＲＳＧと、ノードＮ２と参照ビット線ＢＬｒｅｆとの間に設けられた参照読出選択ゲートＲＳＧｒとを有する。各読出選択ゲートＲＳＧのゲートには、列デコーダ２５から対応するメモリセル列での読出コラムデコード信号ＣＳｒが入力される。
【００７１】
読出コラムデコード信号ＣＳｒは、データ読出動作が指示されたサイクルには、読出アドレスＡＤＤｒ（読出コラムアドレスＣＡｒ）によって選択されたメモリセル列（以下、「読出選択列」とも称する）でＨレベルに活性化され、それ以外のメモリセル列（以下、「読出非選択列」とも称する）でＬレベルに非活性化される。一方、データ読出動作が指示されないサイクルにおいては、各メモリセル列において、読出コラムデコード信号ＣＳｒはＬレベルに非活性化される。
【００７２】
周辺回路８は、データ読出回路８０をさらに含む。データ読出回路８０は、ノードＮ１へ読出電流を供給するための電流供給トランジスタ８１と、ノードＮ１およびＮ２の通過電流差を増幅するセンスアンプ８２と、センスアンプ８２の出力をさらに増幅するセンスアンプ８５と、センスアンプ８５の出力を所定タイミングでラッチして読出データＲＤＴを生成するリードラッチ回路９０とを有する。
【００７３】
電流供給トランジスタ８１は、電源電圧ＶｃｃとノードＮ１との間に電気的に結合され、ゲートに制御信号／ＲＤＳを受ける。
【００７４】
既に説明したように、データ読出動作が指示されたサイクルにおいては、選択行のワード線ＷＬが活性化（Ｈレベルへ）され、各ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲをそれぞれ介して接地電圧ＧＮＤにプルダウンされている。したがって、データ読出動作が指示されたサイクルでは、電流供給トランジスタ８１のターンオンに応答して、ノードＮ１には、読出先へのアクセスに基づいて、当該読出先の電気抵抗（ＲｍａｘまたはＲｍｉｎ）に応じて、電流Ｉ（Ｒｍａｘ）またはＩ（Ｒｍｉｎ）が流れる。
【００７５】
参照ビット線ＢＬｒｅｆは、基準電流Ｉｒｅｆを供給する基準電流発生回路７０を介して接地電圧ＧＮＤにプルダウンされる。参照読出選択ゲートＲＳＧｒのゲートには、制御信号ＣＳｒｅｆが入力される。制御信号ＣＳｒｅｆは、データ読出が指示されたサイクルにおいてＨレベルに活性化される。基準電流Ｉｒｅｆは、上述のノードＮ１の通過電流Ｉ（Ｒｍａｘ）およびＩ（Ｒｍｉｎ）と中間レベルに予め設定された一定電流である。したがって、データ読出動作が指示されたサイクルにおいて、ノードＮ２は、参照ビット線ＢＬｒｅｆと接続されて基準電流Ｉｒｅｆが流される。
【００７６】
したがって、ノードＮ１を通過する読出電流、すなわち読出先の通過電流と、ノードＮ２を通過する基準電流Ｉｒｅｆとの電流差をセンスアンプ８２，８５で検知・増幅することによって、読出先の記憶データを読出すことができる。
【００７７】
リードラッチ回路９０は、センスアンプ８２，８５での増幅動作の所要時間を考慮して、センスアンプ８５からの出力電圧が所定レベル以上の振幅に達したとのタイミングで、センスアンプ８５の出力電圧をラッチして読出データＲＤＴを生成する。
【００７８】
次に、図５の動作波形図を用いて、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作およびデータ書込動作を具体的に説明する。図５においては、図１に示したメモリセルＭＣ♯ａ，ＭＣ♯ｂ，ＭＣ♯ｃが読出先または書込先として選択される動作例を示している。
【００７９】
図１に示されるように、同一メモリセル行に属するメモリセルＭＣ♯ａおよびＭＣ♯ｂにはワード線ＷＬ♯１およびライトディジット線ＷＤＬ♯１が対応し、メモリセルＭＣ♯ｃにはワード線ＷＬ♯２およびライトディジット線ＷＤＬ♯２が対応している。また、メモリセルＭＣ♯ａにはビット線ＢＬ♯１が対応し、同一メモリセル列に属するメモリセルＭＣ♯ｂおよびＭＣ♯ｃにはビット線ＢＬ♯２が対応する。
【００８０】
図５を参照して、クロック信号ＣＬＫは、所定周期でＨレベル（活性状態）およびＬレベル（非活性状態）を繰返す。クロック信号ＣＬＫの活性化エッジは、時刻Ｔ１〜Ｔ６でそれぞれ示され、対応するクロック周期は、サイクル１１１〜１１５で示される。
【００８１】
各サイクルにおいて、ＭＲＡＭデバイス１００への動作指示が出される場合には、サイクル開始時のクロック活性化エッジにおいて、チップセレクト信号ＣＳがＨレベルに活性化される。各サイクルにおいて、ライトコマンド（データ書込指示）入力時にはチップセレクト信号ＣＳと併せてコマンド制御信号ＷＴがＨレベルに活性化される。同様に、リードコマンド（データ読出指示）入力時には、チップセレクト信号ＣＳと併せてコマンド制御信号ＲＤがＨレベルに活性化される。
【００８２】
制御信号ＲＤＳは、データ読出動作が指示されたサイクルにおいてＨレベルに設定され、その他のサイクルでＬレベルに設定される。同様に、制御信号ＷＴＳは、データ書込動作が指示されたサイクルにおいてＨレベルに設定され、その他のサイクルでＬレベルに設定される。
【００８３】
時刻Ｔ１においては、メモリセルＭＣ♯ａを書込先とするライトコマンドが入力される。したがって、図示しないが、メモリセルＭＣ♯ａを示す書込アドレスＡＤＤｗがアドレス端子６ｗに入力される。また、メモリセルＭＣ♯ａへの書込データに相当するデータＩＤ（１）が、入力データＤＩＮとしてデータ入力端子５ｗから取込まれ、図１に示したライトラッチ回路５０によって保持される。
【００８４】
サイクル１１１においては、時刻Ｔ１で取込まれたライトコマンド、書込アドレスおよび書込データに応答して、メモリセルＭＣ♯ａに対応するライトディジット線ＷＤＬ♯１に所定方向のデータ書込電流が流され、ビット線ＢＬ♯１には、対応するビット線ドライバ３０ａ，３０ｂによって、データＩＤ（１）に応じた方向のデータ書込電流が流される。これにより、メモリセルＭＣ♯ａにデータＩＤ（１）が書込まれる。
【００８５】
ここで、選択されたビット線（ＢＬ♯１）におけるデータ書込電流の供給期間ＴＷ２は、選択されたライトディジット線（ＷＤＬ♯１）へのデータ書込電流の供給期間ＴＷ１中に含まれ、かつＴＷ１よりも短く設定される。すなわち、書込先（メモリセルＭＣ♯ａ）に対しては、ライトディジット線ＷＤＬ♯１からの磁化困難軸方向の磁界が印加された状態の下で、ビット線ＢＬ♯１からの磁化容易軸方向の磁界の印加が開始されかつ終了される。このように、選択ビット線への電流供給期間を短縮することにより、複数のメモリセルへデータ書込を実行するような場合において、データ書込電流量を抑制することができる。
【００８６】
次のサイクル１１２が開始される時刻Ｔ２においては、メモリセルＭＣ♯ａを読出先とするリードコマンドが指示される。したがって、図示しないが、メモリセルＭＣ♯ａを示す読出アドレスＡＤＤｒがアドレス端子６ｒに入力される。
【００８７】
これに応じて、サイクル１１２においては、制御信号ＲＤＳがＨレベルに活性化されるとともに、メモリセルＭＣ♯ａに対応するワード線ＷＬ♯１がＨレベルに活性化される。さらに、制御信号／ＲＤＳ（制御信号ＲＤＳの反転信号）に応答した電流供給トランジスタ８１のターンオンによって、メモリセルＭＣ♯ａに対応するビット線ＢＬ♯１には、読出電流Ｉｓが流れる。既に説明したように、読出電流Ｉｓは、読出先であるメモリセルＭＣ♯ａの記憶データに応じて、Ｉ（Ｒｍａｘ）またはＩ（Ｒｍｉｎ）となる。
【００８８】
センスアンプ８２および８５は、選択ビット線（ＢＬ♯１）上の読出電流Ｉｓと基準電流Ｉｒｅｆとを比較することによってデータ読出を実行する。センスアンプ８２および８５による読出データは、サイクル１１２の途中において有効な振幅まで増幅される。リードラッチ回路９０でラッチされる読出データＲＤＴは、この時点から有効となる（データＯＤ（１））。したがって、次のクロック活性化エッジである時刻Ｔ３において、メモリセルＭＣ♯ａから読出されたデータＯＤ（１）を出力データＤＯＵＴとしてデータ出力端子５ｒから出力できる。
【００８９】
次のサイクル１１３が開始される時刻Ｔ３において、メモリセルＭＣ♯ａを読出先とするリードコマンドと、メモリセルＭＣ♯ｂを書込先とするライトコマンドとが同時に入力される。読出先および書込先にそれぞれ指定されたメモリセルＭＣ♯ａおよびＭＣ♯ｂは、同一のメモリセル行に属しているが、異なるビット線ＢＬ♯１およびＢＬ♯２にそれぞれ対応する。なお、実施の形態１に従う構成においては、同一のビット線に対応するメモリセル群を、同一サイクルに入力されるリードコマンドおよびライトコマンドの読出先および書込先に指定することはできない。
【００９０】
時刻Ｔ３においては、リードコマンドおよびライトコマンドとともに、メモリセルＭＣ♯ａを指定する読出アドレスＡＤＤｒ、メモリセルＭＣ♯ｂを指定する書込アドレスＡＤＤｗおよびメモリセルＭＣ♯ｂへの書込データに相当するデータＩＤ（２）が取込まれる。
【００９１】
サイクル１１３においては、制御信号ＲＤＳおよび制御信号ＷＴＳがＨレベルに設定されて、ライトディジット線ＷＤＬ♯１およびワード線ＷＬ♯１の両方が活性化される。さらに、ビット線ＢＬ♯１は、対応する読出選択ゲートＲＳＧのターンオンによって、電流供給トランジスタ８１によって電源電圧Ｖｃｃと結合されたノードＮ１と接続される。この結果、ビット線ＢＬ♯１には、メモリセルＭＣ♯ａの記憶データに応じた読出電流Ｉｓが流れる。
【００９２】
これにより、データ読出回路８０は、ビット線ＢＬ♯１を通過する読出電流Ｉｓに基づいて、メモリセルＭＣ♯ａの記憶データに相当するデータＯＤ（２）を生成する。データＯＤ（２）は、次のクロック活性化エッジの時刻Ｔ４において、出力データＤＯＵＴとしてデータ出力端子５ｒから出力される。
【００９３】
これに対して、メモリセルＭＣ♯ｂに対応するビット線ＢＬ♯２は、対応するビット線ドライバ３０ａ，３０ｂによって、データＩＤ（２）に応じた方向のデータ書込電流の供給を受ける。この結果、ビット線ＢＬ♯２上のデータ書込電流の方向に応じて、メモリセルＭＣ♯ｂにデータＩＤ（２）が書込まれる。
【００９４】
このように、ワード線ＷＬおよびライトディジット線ＷＤＬの選択を独立化することにより、サイクル１１３においては、異なるビット線にそれぞれ対応するメモリセルＭＣ♯ａおよびＭＣ♯ｂを対象として、データ読出およびデータ書込動作を並列に実行することができる。
【００９５】
次のサイクル１１４が開始される時刻Ｔ４において、メモリセルＭＣ♯ｃを書込先とするライトコマンドが指示される。すなわち、メモリセルＭＣ♯ｃを示す書込アドレスＡＤＤｗがアドレス端子６ｗに入力される。また、メモリセルＭＣ♯ｃへの書込データに相当するデータＩＤ（３）が、入力データＤＩＮとしてデータ入力端子５ｗから取込まれる。
【００９６】
サイクル１１４においては、時刻Ｔ４で取込まれたライトコマンド、書込アドレスおよび書込データに応答して、メモリセルＭＣ♯ｃに対応するライトディジット線ＷＤＬ♯２に所定方向のデータ書込電流が流され、ビット線ＢＬ♯２には、対応するビット線ドライバ３０ａ，３０ｂによって、データＩＤ（３）に応じた方向のデータ書込電流が流される。これにより、メモリセルＭＣ♯ｃにデータＩＤ（３）が書込まれる。
【００９７】
さらにその次のサイクル１１５が開始される時刻Ｔ５において、メモリセルＭＣ♯ｃを読出先とするリードコマンドと、メモリセルＭＣ♯ａとを書込先とするライトコマンドとが同時に入力される。メモリセルＭＣ♯ａおよびＭＣ♯ｃは、異なるメモリセル行およびメモリセル列に対応している。
【００９８】
時刻Ｔ５においては、リードコマンドおよびライトコマンドとともに、メモリセルＭＣ♯ｃを指定する読出アドレスＡＤＤｒ、メモリセルＭＣ♯ａを指定する書込アドレスＡＤＤｗおよびメモリセルＭＣ♯ａへの書込データに相当するデータＩＤ（４）が取込まれる。
【００９９】
サイクル１１５においては、制御信号ＲＤＳおよび制御信号ＷＴＳがＨレベルに設定されて、ライトディジット線ＷＤＬ♯１およびワード線ＷＬ♯２が活性化される。さらに、ビット線ＢＬ♯２は、対応する読出選択ゲートＲＳＧのターンオンによって、電流供給トランジスタ８１によって電源電圧Ｖｃｃと結合されたノードＮ１と接続される。この結果、ビット線ＢＬ♯２には、メモリセルＭＣ♯ｃの記憶データに応じた読出電流Ｉｓが流れる。
【０１００】
これにより、データ読出回路８０は、ビット線ＢＬ♯２を通過する読出電流Ｉｓに基づいて、メモリセルＭＣ♯ｃの記憶データに相当するデータＯＤ（３）を生成する。データＯＤ（３）は、次のクロック活性化エッジである時刻Ｔ６において、出力データＤＯＵＴとしてデータ出力端子５ｒから出力される。
【０１０１】
一方、メモリセルＭＣ♯ａに対応するビット線ＢＬ♯１は、対応するビット線ドライバ３０ａ，３０ｂによって、入力データＩＤ（４）に応じた方向のデータ書込電流の供給を受ける。この結果、ビット線ＢＬ♯１上のデータ書込電流の方向に応じて、メモリセルＭＣ♯ｂにデータＩＤ（４）が書込まれる。
【０１０２】
このように、サイクル１１５においては、メモリセルＭＣ♯ｃを対象とするデータ読出と、メモリセルＭＣ♯ａを対象とするデータ書込とを並列に実行することができる。
【０１０３】
以上説明したように、実施の形態１に従うＭＲＡＭデバイスにおいては、読出ポートと書込ポートとを別々に設け、書込先を示す書込アドレスＡＤＤｗおよび読出先を示す読出アドレスＡＤＤｒを独立に入力する。さらに、ワード線ＷＬおよびライトディジット線ＷＤＬのデコード回路を独立に設けることによって、読出先および書込先が同一ビット線と接続されている場合を除いて、データ読出およびデータ書込を同一サイクル内で並列に実行して、読出／書込コンカレント処理が可能となる。
【０１０４】
［実施の形態１の変形例］
実施の形態１の変形例においては、同一のビット線に対応するメモリセル群をについても、同一サイクルに入力されるリードコマンドおよびライトコマンドの読出先および書込先として指定可能な構成について説明する。
【０１０５】
図６は、本発明の実施の形態１の変形例に従うＭＲＡＭデバイスのアレイ構成を示すブロック図である。
【０１０６】
図６を参照して、実施の形態１の変形例に従うＭＲＡＭデバイス１０１は、実施の形態１に従うＭＲＡＭデバイス１００と比較して、周辺回路８に代えて周辺回路８♯を備える点で異なる。周辺回路８♯は、図１に示された周辺回路８と比較して、データ読出回路８０に代えてデータ読出回路８０♯を有する点と、ライトラッチ回路５０に代えてライトラッチ回路５０♯を有する点と、アドレス比較部１３５をさらに有する点とで異なる。データ読出回路８０♯は、図１に示されたデータ読出回路８０と比較して、キャッシュ転送部１４０とをさらに有する点で異なる。
【０１０７】
ＭＲＡＭデバイス１０１において、同一サイクルで、読出先および書込先が同一ビット線に対応するリードコマンドおよびライトコマンドが並列に指示されたときには、リードコマンドが優先的に実行される一方で、ライトドライバ制御回路６０は、当該ライトコマンドに対応するデータ書込動作の実行を、必要なビット線がデータ読出動作に不使用である以降のサイクルまで延期する。
【０１０８】
延期されたデータ書込動作に対応する書込データおよび書込アドレスＡＤＤｗは、ライトラッチ回路５０♯に一時的に保持される。ライトラッチ回路５０♯は、複数組の入力データＤＩＮおよび書込アドレスＡＤＤｗを、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）方式で記憶可能である。
【０１０９】
アドレス比較部１３５は、ライトラッチ回路５０♯に一時的に保持された書込アドレスＡＤＤｗと、新たに入力された読出アドレスＡＤＤｒとの一致比較を行なう。すなわち、アドレス比較部１３５は、ライトラッチ回路５０♯に保持された、メモリセルアレイ１０への書込前の書込データに対応するアドレスが、読出アドレスＡＤＤｒによって読出先として新たに選択されたことを検出するために設けられる。
【０１１０】
キャッシュ転送部１４０は、センスアンプ８２，８５とリードラッチ回路９０との間に設けられ、アドレス比較部１３５の指示に応じて、ライトラッチ回路５０♯に保持され、かつ、メモリセルアレイ１０に対して未書込の書込データＷＤＴを読出データとしてリードラッチ回路９０へ転送する。
【０１１１】
この結果、ライトラッチ回路５０♯に保持された、メモリセルアレイ１０への書込前の書込データに対応するアドレスが、読出アドレスＡＤＤｒによって読出先として新たに選択された場合には、当該書込データはキャッシュ転送部１４０にコピーされて、リードラッチ回路９０に対して読出データＲＤＴとして与えられる。この場合においても、延期されたデータ書込動作は、以降のサイクルにおいて実行される。
【０１１２】
このようにして、同一ビット線に対応するメモリセル群を読出先および書込先とするリードコマンドおよびライトコマンドを同一サイクルで並列に指示することが可能となる。
【０１１３】
実施の形態１の変形例に従うＭＲＡＭデバイス１０１のその他の部分の構成は、図１に示したＭＲＡＭデバイス１００と同様であるので詳細な説明は繰返さない。
【０１１４】
図７は、実施の形態１の変形例に従うＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を具体的に説明する動作波形図である。
【０１１５】
図７を参照して、サイクル１５１においては、図５に示したサイクル１１１と同様に、メモリセルＭＣ♯ａへのデータＩＤ（１）の書込を指示するライトコマンドが入力される。これに応答して、図５に示したサイクル１１１と同様に、ライトディジット線ＷＤＬ♯１およびビット線ＢＬ♯１にそれぞれデータ書込電流が供給されて、書込先のメモリセルＭＣ♯ａに対してデータＩＤ（１）が書込まれる。
【０１１６】
次のサイクル１５２においては、図５に示したサイクル１１３と同様に、同一メモリセル行に属し、異なるメモリセル列（ビット線）にそれぞれ対応するメモリセルＭＣ♯ａおよびＭＣ♯ｂをそれぞれ読出先および書込先とするリードコマンドおよびライトコマンドが並列に入力される。
【０１１７】
サイクル１５２においては、図５に示したサイクル１１３と同様に、読出先および書込先にそれぞれ対応するワード線ＷＬ♯１およびライトディジット線ＷＤＬ♯１が活性化される。さらに、読出先に対応するビット線ＢＬ♯１を通過する読出電流Ｉｓに基づいて読出先であるメモリセルＭＣ♯ａの記憶データがデータＯＤ（１）として読出され、次のクロック活性化エッジである時刻Ｔ３に出力データＤＯＵＴとして出力可能となる。
【０１１８】
一方、書込先に対応するビット線ＢＬ♯２に、書込データに応じたデータ書込電流が供給されて、メモリセルＭＣ♯ｂへデータＩＤ（２）が書込まれる。
【０１１９】
次のサイクル１５３においては、図５に示したサイクル１１４と同様に、メモリセルＭＣ♯ｃを書込先とするライトコマンドが入力され、メモリセルＭＣ♯ｃへの書込データＩＤ（３）が取りこまれる。これに応答して、ライトディジット線ＷＤＬ♯２およびビット線ＢＬ♯２にそれぞれデータ書込電流が供給されて、書込先のメモリセルＭＣ♯ｃに対してデータＩＤ（３）が書込まれる。
【０１２０】
さらに、サイクル１５４において、同一のビット線に対応するメモリセルＭＣ♯ｃおよびＭＣ♯ｂをそれぞれ読出先および書込先とするリードコマンドおよびライトコマンドが並列に入力される。このようなケースでは、当該ライトコマンドに対応するデータ書込動作は以降のサイクルに延期されて、サイクル１５４ではデータ読出動作のみが実行される。
【０１２１】
したがって、サイクル１５４においては、読出先のメモリセルＭＣ♯ｃに対応するワード線ＷＬ♯２がＨレベルに活性化されて、ビット線ＢＬ♯２を通過する読出電流Ｉｓに基づいて、読出先であるメモリセルＭＣ♯ｃの記憶データがデータＯＤ（２）として読出され、次のクロック活性化エッジである時刻Ｔ５に出力データＤＯＵＴとして出力可能となる。
【０１２２】
時刻Ｔ４に入力されたメモリセルＭＣ♯ｂへの書込データＩＤ（４）は、メモリセルＭＣ♯ｂを示す書込アドレスＡＤＤｗとともに、図６に示したライトラッチ回路５０♯に一時的に保持される。
【０１２３】
次のサイクル１５５において、メモリセルＭＣ♯ａを読出先とするリードコマンドが入力される。当該サイクルでの読出先であるメモリセルＭＣ♯ａと、延期されたデータ書込動作の書込先であるメモリセルＭＣ♯ｂとは異なるビット線にそれぞれ対応するので、サイクル１５５において、延期されたデータ書込動作がデータ読出動作と並列に実行される。
【０１２４】
サイクル１５５においては、読出先に対応するワード線ＷＬ♯１がＨレベルに活性化されて、ビット線ＢＬ♯１を通過する読出電流Ｉｓに基づいて、読出先であるメモリセルＭＣ♯ａの記憶データがデータＯＤ（３）として読出され、次のクロック活性化エッジである時刻Ｔ６に出力データＤＯＵＴとして出力可能となる。
【０１２５】
さらに、ライトラッチ回路５０♯に保持された書込データＩＤ（４）および書込アドレスＡＤＤｗに基づいて、メモリセルＭＣ♯ｂに対応するライトディジット線ＷＤＬ♯１が活性化され、さらに、対応するビット線ドライバ３０ａ，３０ｂによって、データＩＤ（４）に対応した方向のデータ書込電流がビット線ＢＬ♯２に流される。
【０１２６】
これにより、サイクル１５５においては、サイクル１５４に入力され、その実行が一旦延期されたライトコマンドに対応するデータ書込動作と、サイクル１５５に入力されたリードコマンドに対応するデータ読出動作とが並列に実行される。このように、実施の形態１の変形例に従うＭＲＡＭデバイスにおいては、実施の形態１に従うＭＲＡＭデバイスと同様に読出／書込コンカレント処理が可能であるのに加えて、同一ビット線に対応するメモリセル群を読出先および書込先とするリードコマンドおよびライトコマンドを同一サイクルに並列に指示することが可能である。
【０１２７】
［実施の形態２］
実施の形態２においては、ビット線を読出用と書込用とに分割配置することによって、読出／書込のコンカレント処理を実行可能とするアレイ構成について説明する。
【０１２８】
図８は、実施の形態２に従うＭＲＡＭデバイスにおけるメモリセルに対して設けられる信号線群の配置を示す回路図である。
【０１２９】
図８を参照して、実施の形態２に従う構成においては、図２１に示されたビット線ＢＬに相当する読出専用のリードビット線ＲＢＬと、データ書込電流を流すためのライトビット線ＷＢＬとが独立に設けられる。ライトビット線ＷＢＬは、リードビット線ＲＢＬと同一方向に沿って配置され、データ書込時に書込データのレベルに応じた方向を有するデータ書込電流の供給を受ける。ライトビット線ＷＢＬは、トンネル磁気抵抗素子ＴＭＲとは電気的に結合されないが、自身を流れる電流によって生じる磁界はトンネル磁気抵抗素子ＴＭＲの磁化容易軸に沿った方向に作用する。ワード線ＷＬ，ライトディジット線ＷＤＬおよびソース電圧線ＳＬの配置については、図２１と同様であるので詳細な説明は繰り返さない。
【０１３０】
図９および図１０は、実施の形態２に従うＭＲＡＭデバイスにおけるメモリセル構造を示す断面図および上面図である。
【０１３１】
図９および図１０には、リードビット線ＲＢＬがライトビット線ＷＢＬよりも上層の金属配線層に形成される構造例が示されるが、リードビット線ＲＢＬおよびライトビット線ＷＢＬは、同一金属配線層に設けることもできる。
【０１３２】
ただし、ライトビット線ＷＢＬから生じるデータ書込磁界をトンネル磁気抵抗素子ＴＭＲに効率的に作用させるために、ライトビット線ＷＢＬとトンネル磁気抵抗素子ＴＭＲとの間の距離は、リードビット線ＲＢＬとトンネル磁気抵抗素子ＴＭＲとの距離よりも短くなるように設計される。
【０１３３】
リードビット線ＲＢＬは、ストラップ３５５およびビアホール３４２に形成された金属膜を介して、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。これに対してライトビット線ＷＢＬはトンネル磁気抵抗素子ＴＭＲと近接して設けられるが、両者の間は電気的には結合されていない。メモリセルのその他の部分の構造については図２５および図２６に示したのと同様であるので詳細な説明は繰返さない。
【０１３４】
このように、データ書込時において、所定レベル以上のデータ書込磁界を書込先へ作用させるために設けられたライトビット線ＷＢＬをＭＴＪメモリセル（トンネル磁気抵抗素子ＴＭＲ）に近接させて設けることにより、必要なデータ書込電流量を抑制して低消費電力化を図ることができる。
【０１３５】
図１１は、実施の形態２に従うＭＲＡＭデバイスの全体構成を示すブロック図である。
【０１３６】
図１１を参照して、実施の形態２に従うＭＲＡＭデバイス１０２は、読出ポート２と、書込ポート３と、周辺回路８と、メモリセルアレイ１０♯とを有する。メモリセルアレイ１０♯には、図８から１０に示したメモリセルが行列状に配置されている。すなわち、メモリセルアレイ１０♯においては、メモリセル行にそれぞれ対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセル列にそれぞれ対応して、リードビット線ＲＢＬ、ライトビット線ＷＢＬおよびソース電圧線ＳＬが配置される。
【０１３７】
読出ポート２、書込ポート３および周辺回路８の構成は、図１に示したＭＲＡＭデバイス１００と同様であるので詳細な説明は繰返さない。ただし、周辺回路８において、ビット線ドライバ３０ａおよび３０ｂは、ライトビット線ＷＢＬの両端にそれぞれ対応して配置され、リード選択ゲートＲＳＧは、リードビット線ＲＢＬの各々とノードＮ１との間に設けられている。
【０１３８】
さらに、ビット線ドライバ３０ａおよび３０ｂは、書込非選択列において、対応するライトビット線ＷＢＬの両端を接地電圧ＧＮＤと接続する。すなわち、実施の形態１に従う構成と異なり、書込非選択列においては、書込制御信号ＷＴａ０，ＷＴｂ０はＨレベルへ設定され、書込制御信号ＷＴａ１，ＷＴｂ１はＬレベルへ設定される。この結果、書込非選択列のライトビット線ＷＢＬの状態を安定化できるので、動作の安定化を図ることができる。
【０１３９】
図１２は、実施の形態２に従うＭＲＡＭデバイスにおけるデータ読出動作およびデータ書込動作を具体的に説明する動作波形図である。図１２においては、図１１に示したメモリセルＭＣ♯ａ，ＭＣ♯ｂ，ＭＣ♯ｃが読出先または書込先として選択される動作例を示している。
【０１４０】
図１１に示されるように、メモリセルＭＣ♯ａにはライトビット線ＷＢＬ♯１およびリードビット線ＲＢＬ♯１が対応し、同一メモリセル列に属するメモリセルＭＣ♯ｂおよびＭＣ♯ｃにはライトビット線ＷＢＬ♯２およびリードビット線ＲＢＬ♯２が対応する。
【０１４１】
図１２を参照して、サイクル１６１においては、図７に示したサイクル１５１と同様に、メモリセルＭＣ♯ａへのデータＩＤ（１）の書込を指示するライトコマンドが入力される。これに応答して、ライトディジット線ＷＤＬ♯１およびライトビット線ＷＢＬ♯１にそれぞれデータ書込電流が供給されて、書込先のメモリセルＭＣ♯ａに対してデータＩＤ（１）が書込まれる。
【０１４２】
次のサイクル１６２においては、図７に示したサイクル１５２と同様に、同一メモリセル行に属し、異なるメモリセル列にそれぞれ対応するメモリセルＭＣ♯ａおよびＭＣ♯ｂをそれぞれ読出先および書込先とするリードコマンドおよびライトコマンドが並列に入力される。
【０１４３】
サイクル１６２においては、読出先および書込先に対応する同一行のワード線ＷＬ♯１およびライトディジット線ＷＤＬ♯１が活性化される。さらに、読出先に対応するリードビット線ＲＢＬ♯１を通過する読出電流Ｉｓに基づいて読出先であるメモリセルＭＣ♯ａの記憶データがデータＯＤ（１）として読出され、次のクロック活性化エッジである時刻Ｔ３に出力データＤＯＵＴとして出力可能となる。一方、書込先に対応するライトビット線ＷＢＬ♯２に、書込データに応じたデータ書込電流が供給されて、メモリセルＭＣ♯ｂへデータＩＤ（２）が書込まれる。
【０１４４】
次のサイクル１６３においては、図７に示したサイクル１５３と同様に、メモリセルＭＣ♯ｃを書込先とするライトコマンドが入力され、メモリセルＭＣ♯ｃへの書込データＩＤ（３）が取りこまれる。これに応答して、ライトディジット線ＷＤＬ♯２およびライトビット線ＷＢＬ♯２にそれぞれデータ書込電流が供給されて、書込先のメモリセルＭＣ♯ｃに対してデータＩＤ（３）が書込まれる。
【０１４５】
さらに、サイクル１６４において、図７に示したサイクル１５４と同様に、同一のメモリセル列に対応するメモリセルＭＣ♯ｃおよびＭＣ♯ｂをそれぞれ読出先および書込先とするリードコマンドおよびライトコマンドが並列に入力される。
【０１４６】
サイクル１６４においては、読出先および書込先にそれぞれ対応するワード線ＷＬ♯２およびライトディジット線ＷＤＬ♯１が活性化される。さらに、読出先に対応するリードビット線ＲＢＬ♯２を通過する読出電流Ｉｓに基づいて読出先であるメモリセルＭＣ♯ａの記憶データがデータＯＤ（２）として読出され、次のクロック活性化エッジである時刻Ｔ３に出力データＤＯＵＴとして出力可能となる。さらに、書込先に対応するライトビット線ＷＢＬ♯１に、書込データに応じたデータ書込電流が供給されて、メモリセルＭＣ♯ｂへデータＩＤ（４）が書込まれる。
【０１４７】
すなわち、同一のメモリセル列に対応するメモリセルを読出先および書込先とするリードコマンドおよびライトコマンドが同一サイクルに入力されても、ライトコマンドの実行を延期するための特別な構成および処理を伴うことなく、当該サイクル内でリードコマンドおよびライトコマンドを並行に処理できる。
【０１４８】
このように、実施の形態２に従うＭＲＡＭデバイスは、実施の形態１に従うＭＲＡＭデバイスと同様に、読出／書込コンカレント処理が可能である。さらに、リードビット線とライトビット線とを独立に配置する構成とすることにより、周辺回路の構成および制御を複雑化することなく、同一サイクルにおいて、同一ビット線に対応するメモリセル群を読出先および書込先とするリードコマンドおよびライトコマンドを並列に入力可能としている。
【０１４９】
［実施の形態３］
実施の形態１および２においては、読出／書込コンカレント処理が可能なメモリアレイ構成について説明したが、実施の形態３においては、データ読出およびデータ書込の一方のみが各サイクルにおいて実行可能なアレイ構成の組合せによって、全体動作として読出／書込のコンカレント処理が可能となるＭＲＡＭデバイスの構成について説明する。
【０１５０】
図１３は、実施の形態３に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【０１５１】
図１３を参照して、実施の形態３に従うＭＲＡＭデバイス１０３は、読出ポート２と、書込ポート３と、複数のメモリブロック２００ａ〜２００ｄと、読出ポート２および書込ポート３とメモリブロック２００ａ〜２００ｄとの間でデータを授受するための周辺インターフェイス回路２０８とを有する。
【０１５２】
メモリブロック２００ａ〜２００ｄの各々は、各サイクルにおいて、データ読出およびデータ書込の一方のみを実行可能である。このようなメモリブロックの一例としては、実施の形態１に従うＭＲＡＭデバイス１００のアレイ構成において、ワード線デコーダ２０ｒとディジット線デコーダ２０ｗとを共通のデコード回路に統合し、当該デコード回路のデコード結果に基づいて、データ読出時にはワード線ＷＬを選択的に活性化し、データ書込時にはライトディジット線ＷＤＬを選択的に活性化する構成とすればよい。
【０１５３】
メモリブロック２００ａ〜２００ｄは、２つのバンクＢＫ＜Ａ＞およびＢＫ＜Ｂ＞に分割されている。バンクＢＫ＜Ａ＞はメモリブロック２００ａおよび２００ｂで構成され、バンクＢＫ＜Ｂ＞はメモリブロック２００ｃおよび２００ｄによって構成される。たとえば、メモリブロック２００ａ〜２００ｄの各々において、Ｎビット（Ｎ：自然数）のデータを読出／書込可能であるとし、各バンク当りのメモリブロックの数Ｌ（Ｌ：自然数，図１３においてはＬ＝２）とすると、読出ポート２および書込ポート３を用いて、ＭＲＡＭデバイス１０３全体で同時に読出／書込可能なデータビット数Ｍ（Ｍ：自然数）は、Ｍ＝Ｌ×Ｎで示される。
【０１５４】
周辺インターフェイス回路２０８は、メモリブロック２００ａ〜２００ｄにそれぞれ対応して設けられる、ローカルデータ線ＬＤＬａ〜ＬＤＬｄ、グローバル読出バスＧＲＢａ〜ＧＲＢｄおよびグローバル書込バスＧＷＢａ〜ＧＷＢｄと、グローバル読出バスＧＲＢａ〜ＧＲＢｄおよびローカルデータ線ＬＤＬａ〜ＬＤＬｄの間にそれぞれ設けられる読出選択回路２１０ａ〜２１０ｄと、グローバル書込バスＧＷＢａ〜ＧＷＢｄおよびローカルデータ線ＬＤＬａ〜ＬＤＬｄの間にそれぞれ設けられる書込選択回路２２０ａ〜２２０ｄと、読出ポート２およびグローバル読出バスＧＲＢａ〜ＧＲＢｄの間に設けられるセレクタ２３０と、書込ポート３とグローバル書込バスＧＷＢａ〜ＧＷＢｄの間に設けられるセレクタ２４０とを含む。
【０１５５】
以降の説明においては、メモリブロック２００ａ〜２００ｄの各々において、１ビットのデータが読出／書込されるものとする（すなわちＮ＝１）。データ読出またはデータ書込対象に指定されたバンクに属するメモリブロックでは、対応するローカルデータ線のうちの１本が選択されて、データ読出またはデータ書込に用いられる。
【０１５６】
周辺インターフェイス回路２０８は、さらに、メモリブロック２００ａおよび２００ｃの間で双方向にデータを伝達するための転送データバス２５１と、メモリブロック２００ｂおよび２００ｄの間で双方向にデータを伝達するための転送データバス２５２とを含む。周辺インターフェイス回路２０８は、さらに、転送データバス２５１とグローバル読出バスＧＲＢａとの間に設けられた転送スイッチ２６０ａと、転送データバス２５２とグローバル読出バスＧＲＢｂとの間に設けられた転送スイッチ２６０ｂと、転送データバス２５１とグローバル読出バスＧＲＢｃとの間に設けられた転送スイッチ２６０ｃと、転送データバス２５２とグローバル読出バスＧＲＢｄとの間に設けられた転送スイッチ２６０ｄとを含む。
【０１５７】
周辺インターフェイス回路２０８は、さらに、転送データバス２５１とグローバル書込バスＧＷＢａとの間に設けられた転送スイッチ２６５ａと、転送データバス２５２とグローバル書込バスＧＷＢｂとの間に設けられた転送スイッチ２６５ｂと、転送データバス２５１とグローバル書込バスＧＷＢｃとの間に設けられた転送スイッチ２６５ｃと、転送データバス２５２とグローバル書込バスＧＷＢｄとの間に設けられた転送スイッチ２６５ｄとを含む。
【０１５８】
読出ポート２には、バンクＢＫ＜Ａ＞およびＢＫ＜Ｂ＞の一方を対象とするリードコマンドに用いられる読出アドレスＡＤＤｒおよび出力データＤＯＵＴが入出力される。書込ポート３には、同様に、バンクＢＫ＜Ａ＞およびＢＫ＜Ｂ＞の一方を対象とするデータ書込動作を指示するライトコマンドに用いられる書込アドレスＡＤＤｗおよび入力データＤＩＮが入力される。
【０１５９】
さらに、実施の形態２に従うＭＲＡＭデバイス１０３に対しては、バンクＢＫ＜Ａ＞，ＢＫ＜Ｂ＞の一方に対応する読出データまたは書込データを、他方のバンクに書込むための転送コマンドが入力される。以下に詳細に説明するように、転送コマンドにおける転送元および転送先のバンクは、読出アドレスＡＤＤｒによって示される読出バンクアドレスおよび書込アドレスＡＤＤｗによって示される書込バンクアドレスのいずれかに基づいて、ＭＲＡＭデバイス内部で指定される。すなわち、転送コマンドに対応するバンクアドレスを入力するポートが削減されている。
【０１６０】
図１４は、読出選択回路の構成を示すブロック図である。
図１４には、メモリブロック２００ａに対応する読出選択回路２１０ａの構成が代表的に示される。
【０１６１】
既に説明したように、たとえばバンクＢＫ＜Ａ＞の選択時には、ローカルデータ線ＬＤＬａおよびＬＤＬｂのうちの１本ずつを選択して、メモリブロック２００ａおよび２００ｂの各々において１ビットのデータ読出が実行される。この結果、合計２ビットの読出データが、読出ポート２から出力される。
【０１６２】
読出選択回路２１０ａは、センスアンプ２７０ａおよび転送スイッチ２７２ａを有する。センスアンプ２７０ａは、ローカルデータ線ＬＤＬａのうちの１本と選択的に接続されて、選択されたローカルデータ線上の読出データを増幅する。あるいは、センスアンプ２７０ａをローカルデータ線ＬＤＬａの１本ずつに対応して設け、複数のセンスアンプの出力を選択的に出力する構成としてもよい。
【０１６３】
転送スイッチ２７２ａは、バンクＢＫ＜Ａ＞を対象とするリードコマンド実行時に活性化されるバンク制御信号ＲＥＤ＜Ａ＞に応答して、センスアンプ２７０ａの出力をグローバル読出バスＧＲＢａへ転送する。
【０１６４】
転送スイッチ２６０ａは、バンクＢＫ＜Ａ＞を転送元とする転送コマンド実行時にＨレベルに活性化されるバンク制御信号ＳＲＣ＜Ａ＞に応答して、センスアンプ２７０ａの出力を転送データバス２５１へ伝達する。メモリブロック２００ｂ〜２００ｄにそれぞれ対応して設けられる読出選択回路２１０ｂ〜２１０ｄおよび転送スイッチ２６０ｂ〜２６０ｄについても、図１４に示したのと同様に構成されるので詳細な説明は繰返さない。
【０１６５】
図１５は、書込選択回路の構成を示すブロック図である。
図１５においても、メモリブロック２００ａに対応する書込選択回路２２０ａの構成が代表的に示される。
【０１６６】
図１５を参照して、書込選択回路２２０ａは、データ線スイッチ２８０ａと、転送スイッチ２８２ａと、データバッファ２９０ａと、アドレスバッファ２９５ａとを有する。
【０１６７】
転送スイッチ２６５ａは、バンクＢＫ＜Ａ＞を転送先とする転送コマンド実行時に活性化されるバンク制御信号ＤＳＴ＜Ａ＞に応答して、転送データバス２５１上のデータをデータバッファ２９０ａへ伝達する。転送スイッチ２８２ａは、バンクＢＫ＜Ａ＞を対象とするライトコマンド実行時に活性化されるバンク制御信号ＷＲＴ＜Ａ＞に応答して、グローバル書込バスＧＷＢａ上のデータをデータ線スイッチ２８０ａへ伝達する。
【０１６８】
データバッファ２９０ａに伝達されたデータはデータ線スイッチ２８０ａへ伝達される。データ線スイッチ２８０ａは、書込アドレスＡＤＤｗに応答して、ローカルデータ線ＬＤＬａのうちの選択された１本に対して、転送データバス２５１またはグローバル書込バスＧＷＢａから伝達された書込データを伝達する。書込アドレスＡＤＤｗは、アドレスバッファ２９５ａへ伝達される。データバッファ２９０ａおよびアドレスバッファ２９５ａは、伝達されたデータおよびアドレスのそれぞれを一時的に保持し、ＦＩＦＯ方式でデータ線スイッチ２８０ａへ伝達する。
【０１６９】
メモリブロック２００ｂ〜２００ｄにそれぞれ対応して設けられる書込選択回路２２０ｂ〜２２０ｄおよび転送スイッチ２６５ｂ〜２６５ｄについても、図１５に示したのと同様に構成されるので詳細な説明は繰返さない。
【０１７０】
図１４および図１５に示されるように、対応するメモリブロックへのコマンド指示有無を反映したバンク制御信号によって、転送バスとの間の接続制御を実行することにより、その回路構成を簡易化できる。
【０１７１】
図１６は、図１４および図１５に示されたバンク制御信号を生成するバンク制御回路の構成を示すブロック図である。
【０１７２】
図１６を参照して、バンク制御回路４００は、リードコマンド、ライトコマンドおよび転送コマンドの入力をそれぞれ示すコマンド制御信号ＲＤ、ＷＴおよびＴＲと、読出バンクアドレスＲＢＡおよび書込バンクアドレスＷＢＡに基づいて、バンク制御信号ＲＥＤ＜Ａ＞，ＲＥＤ＜Ｂ＞、ＷＲＴ＜Ａ＞，ＷＲＴ＜Ｂ＞，ＳＲＣ＜Ａ＞，ＳＲＣ＜Ｂ＞およびＤＳＴ＜Ａ＞，ＤＳＴ＜Ｂ＞を生成する。
【０１７３】
コマンド制御信号ＲＤ、ＷＴおよびＴＲは、対応するコマンドの入力時にＨレベルへ活性化され、それ以外ではＬレベルへ非活性化される。読出バンクアドレスＲＢＡおよび書込バンクアドレスＷＢＡの各々は、バンクＢＫ＜Ａ＞の選択時にＬレベル（“０”）に設定され、バンクＢＫ＜Ｂ＞の選択時にＨレベル“１”に設定される。
【０１７４】
バンク制御回路４００は、コマンド制御信号ＲＤおよび読出バンクアドレスＲＢＡに応じて、バンク制御信号ＲＥＤ＜Ａ＞およびＲＥＤ＜Ｂ＞を生成するリードコマンド制御回路４１０を含む。リードコマンド制御回路４１０は、コマンド制御信号ＲＤおよび読出バンクアドレスＲＢＡの反転信号のＡＮＤ論理演算結果をバンク制御信号ＲＥＤ＜Ａ＞として生成する論理ゲート４１２と、コマンド制御信号ＲＤおよび読出バンクアドレスＲＢＡのＡＮＤ論理演算結果をバンク制御信号ＲＥＤ＜Ｂ＞として生成する論理ゲート４１４とを有する。
【０１７５】
したがって、リードコマンド制御回路４１０は、バンクＢＫ＜Ａ＞を対象とするリードコマンド入力時にバンク制御信号ＲＥＤ＜Ａ＞をＨレベルに活性化し、バンクＢＫ＜Ｂ＞を対象とするリードコマンド入力時にバンク制御信号ＲＥＤ＜Ｂ＞をＨレベルに活性化する。対応するバンクを対象とするリードコマンドが入力されていない時には、バンク制御信号ＲＥＤ＜Ａ＞，ＲＥＤ＜Ｂ＞は、Ｌレベルへ非活性化される。
【０１７６】
バンク制御回路４００は、さらに、コマンド制御信号ＷＴおよび書込バンクアドレスＷＢＡに応じて、バンク制御信号ＷＲＴ＜Ａ＞およびＷＲＴ＜Ｂ＞を生成するライトコマンド制御回路４２０を含む。ライトコマンド制御回路４２０は、コマンド制御信号ＷＴおよび書込バンクアドレスＷＢＡの反転信号のＡＮＤ論理演算結果をバンク制御信号ＷＲＴ＜Ａ＞として生成する論理ゲート４２２と、コマンド制御信号ＷＴおよび書込バンクアドレスＷＢＡのＡＮＤ論理演算結果をバンク制御信号ＷＲＴ＜Ｂ＞として生成する論理ゲート４２４とを有する。
【０１７７】
したがって、ライトコマンド制御回路４２０は、バンクＢＫ＜Ａ＞を対象とするライトコマンド入力時にバンク制御信号ＷＲＴ＜Ａ＞をＨレベルに活性化し、バンクＢＫ＜Ｂ＞を対象とするライトコマンド入力時にバンク制御信号ＷＲＴ＜Ｂ＞をＨレベルに活性化する。対応するバンクを対象とするリードコマンドが入力されていない時には、バンク制御信号ＷＲＴ＜Ａ＞，ＷＲＴ＜Ｂ＞は、Ｌレベルへ非活性化される。
【０１７８】
バンク制御回路４００は、転送アドレス生成部４３０をさらに含む。転送アドレス生成部４３０は、読出バンクアドレスＲＢＡおよび書込バンクアドレスＷＢＡの一方を転送バンクアドレスＴＢＡとして出力するセレクタ４３５と、セレクタ４３５の動作を制御するためのコマンド検出回路４４０、４４５および４５０とを有する。
【０１７９】
コマンド検出回路４４０は、コマンド制御信号ＲＤとコマンド制御信号ＷＴの反転信号とのＡＮＤ論理演算結果を出力する論理ゲート４４２を有する。したがってコマンド検出回路４４０の出力は、リードコマンドのみが検出されたときにＨレベルに設定される。
【０１８０】
コマンド検出回路４４５は、コマンド制御信号ＲＤの反転信号とコマンド制御信号ＷＴとのＡＮＤ論理演算結果を出力する論理ゲート４４７を有する。したがってコマンド検出回路４４５の出力は、ライトコマンドのみが検出されたときにＨレベルに設定される。
【０１８１】
コマンド検出回路４５０は、コマンド制御信号ＲＤとコマンド制御信号ＷＴとのＮＯＲ論理演算結果を出力する論理ゲート４５２を有する。したがってコマンド検出回路４５０の出力は、ライトコマンドおよびリードコマンドのいずれも検出されないときにＨレベルに設定される。
【０１８２】
セレクタ４３５は、コマンド検出回路４４０の出力がＨレベルに設定されてリードコマンドのみが検出されたときには、リード対象のバンクから他方のバンクへの転送が実行される可能性があるため、読出バンクアドレスＲＢＡを転送バンクアドレスＴＢＡとして出力する。また、セレクタ４３５は、コマンド検出回路４４５の出力がＨレベルに設定されてライトコマンドのみが検出されたときには、ライト対象のバンクから他方のバンクへの転送が実行される可能性があるため、書込バンクアドレスＷＢＡを転送バンクアドレスＴＢＡとして出力する。
【０１８３】
また、コマンド検出回路４５０の出力がＨレベルに設定されてリードコマンドおよびライトコマンドの両方が検出されないときには、セレクタ４３５は、内部転送が実行される可能性があるため、読出バンクアドレスＲＢＡを転送バンクアドレスＴＢＡとして出力する。
【０１８４】
転送アドレス生成部４３０は、さらに、セレクタ４３５から出力された転送バンクアドレスＴＢＡに基づいて、転送コマンド実行時にバンク制御信号ＳＲＣ＜Ａ＞およびＳＲＣ＜Ｂ＞を生成する転送アドレス設定回路４６０と、転送元を示すバンク制御信号ＳＲＣ＜Ａ＞およびＳＲＣ＜Ｂ＞をそれぞれ反転して転送先を示すバンク制御信号ＤＳＴ＜Ａ＞およびＤＳＴ＜Ｂ＞を生成するインバータ４６５とを含む。
【０１８５】
したがって、バンク制御信号ＳＲＣ＜Ａ＞は、バンクＢＫ＜Ａ＞を転送元とする転送コマンドの入力時にＨレベルに活性化され、バンク制御信号ＳＲＣ＜Ｂ＞は、バンクＢＫ＜Ｂ＞を転送元とする転送コマンドの入力時にＨレベルに活性化される。同様に、バンク制御信号ＤＳＴ＜Ａ＞は、バンクＢＫ＜Ａ＞を転送先とする転送コマンドの入力時にＨレベルに活性化され、バンク制御信号ＤＳＴ＜Ｂ＞は、バンクＢＫ＜Ｂ＞を転送先とする転送コマンドの入力時にＨレベルに活性化される。
【０１８６】
このように、読出バンクアドレスおよび書込バンクアドレスの一方を用いて設定された転送バンクアドレスＴＢＡに基づいて、転送コマンド入力時には、転送先および転送先を示すバンク制御信号群が生成される。一方、転送コマンドが生成されない場合には、転送アドレス設定回路４６０は、これらのバンク制御信号の生成を停止する。すなわち、バンク制御信号ＳＲＣ＜Ａ＞，ＳＲＣ＜Ｂ＞，ＤＳＴ＜Ａ＞，ＤＳＴ＜Ｂ＞の各々は、Ｌレベルへ非活性化される。
【０１８７】
このような構成とすることにより、転送コマンドに対応するバンクアドレスを外部から入力するポートを設けることなく、ライトコマンドおよびリードコマンドを指示するためのバンクアドレスに基づいて、転送コマンドを実行することができる。
【０１８８】
次に、図１７〜図２０を用いて、実施の形態３に従うＭＲＡＭデバイスの動作例について説明する。
【０１８９】
図１７には、バンクＢＫ＜Ａ＞を対象とするライトコマンドおよびバンクＢＫ＜Ｂ＞を対象とするリードコマンドが同時に入力された場合の動作を示している。
【０１９０】
図１７を参照して、ライトコマンドに応答して、書込ポート３に入力された入力データＤＩＮが、セレクタ２４０によってバンクＢＫ＜Ａ＞に対応するグローバル書込バスＧＷＢａおよびＧＷＢｂに伝達される。グローバル書込バスＧＷＢａおよびＧＷＢｂに伝達された入力データは、書込選択回路２２０ａおよび２２０ｂを介して、書込アドレスＡＤＤｗに応じて選択されたローカルデータ線ＬＤＬａおよびＬＤＬｂのうちの１本ずつを介して、メモリブロック２００ａおよび２００ｂに書込まれる。
【０１９１】
一方、リードコマンドの対象であるバンクＢＫ＜Ｂ＞においては、ローカルデータ線ＬＤＬｃおよびＬＤＬｄのうちの読出アドレスＡＤＤｒに応じて選択された１本ずつを用いて、読出選択回路２１０ｃおよび２１０ｄによってデータ読出が実行される。読出選択回路２１０ｃおよび２１０ｄによって読出されたデータは、グローバル読出バスＧＲＢｃおよびＧＲＢｄを介してセレクタ２３０に伝達され、読出ポート２から出力される。
【０１９２】
このように、リードコマンドおよびライトコマンドを別々のバンクにおいて並列に実行することができるため、ＭＲＡＭデバイス全体としては、読出／書込コンカレント処理が可能である。特にデータ書込時間が長い場合には、一方のバンクへのデータ書込動作中に、他方のバンクからのデータ読出動作を実行する並列処理によって、アプリケーション処理効率を向上できる。
【０１９３】
図１８には、リードコマンドおよび転送コマンドが入力されて、リードコマンドの対象バンクからの読出データを、他方のバンクに転送して書込む場合の動作にが示される。
【０１９４】
図１８を参照して、バンクＢＫ＜Ａ＞を対象とするリードコマンドに応答して、メモリブロック２００ａおよび２００ｂから読出アドレスＡＤＤｒに対応するデータ読出が実行される。読出選択回路２１０ａおよび２１０ｂは、メモリブロック２００ａおよび２００ｂのそれぞれからの読出データをグローバル読出バスＧＲＢａおよびＧＲＢｂに伝達する。グローバル読出バスＧＲＢａおよびＧＲＢｂに伝達された読出データは、セレクタ２３０を介して読出ポート２から出力される。
【０１９５】
転送コマンドに応答して、読出選択回路２１０ａおよび２２０ａから出力された読出データは、さらに、転送スイッチ２６０ａおよび２６０ｂをそれぞれ介して、転送データバス２５１および２５２にもそれぞれ伝達される。転送データバス２５１に伝達されたメモリブロック２００ａからの読出データは、転送スイッチ２６５ｃおよび書込選択回路２２０ｃを介して、メモリブロック２００ｃ中の読出アドレスＡＤＤｒに対応するメモリセルに書込まれる。
【０１９６】
同様に、転送データバス２５２に伝達されたメモリブロック２００ｂからの読出データは、転送スイッチ２６５ｄおよび書込選択回路２２０ｄを介して、メモリブロック２００ｄ中の読出アドレスＡＤＤｒに対応するメモリセルに書込まれる。
【０１９７】
このような転送コマンドの実行により、一方のバンクを外部への出力データのバックアップ（ミラー）用に使用したいときに、バックアップデータの記憶処理を効率化することができる。
【０１９８】
また、転送データバスを用いて転送先のバンク（メモリブロック）に読出データを伝送する構成としているので、転送コマンドの実行によって、リードコマンドの動作が遅延することがない。特に、図１５に示したデータバッファ２９０ａおよびアドレスバッファ２９５ａを設けることにより、転送された読出データおよび対応するアドレスを一時的に保持することができる。この結果、その後の適当なタイミングで、転送データのデータ書込を実行することができるので、データ読出動作が当該転送コマンドの影響によって遅延することがない。
【０１９９】
図１９には、ライトコマンドおよび転送コマンドが入力されて、ライトコマンドの対象バンクへの書込データを、他方のバンクにも転送して書込む場合の動作にが示される。
【０２００】
図１９を参照して、バンクＢＫ＜Ａ＞を対象とするライトコマンドに応答して、書込ポート３に入力された書込アドレスＡＤＤｗに基づいて、入力データＤＩＮの書込がメモリブロック２００ａおよび２００ｂに対して実行される。入力データＤＩＮは、セレクタ２４０、書込選択回路２２０ａ，２２０ｂならびにローカルデータ線ＬＤＬａおよびＬＤＬｂのうちの書込アドレスＡＤＤｗに対する１本ずつを介して、メモリブロック２００ａおよび２００ｂに書込まれる。
【０２０１】
転送コマンドに応答して、書込選択回路２２０ａおよび２２０ｂに伝達される入力データは、転送スイッチ２６５ａおよび２６５ｂによって、転送データバス２５１および２５２にもそれぞれ伝達される。転送データバス２５１および２５２にそれぞれ伝達された書込データは、転送スイッチ２６５ｃおよび２６５ｄのそれぞれを介して書込選択回路２２０ｃおよび２２０ｄへ伝達される。書込選択回路２２０ｃおよび２２０ｄは、ローカルデータ線ＬＤＬｃおよびＬＤＬｄのうちの書込アドレスＡＤＤｗに対する１本ずつを用いて、メモリブロック２００ｃおよび２００ｄのそれぞれに対してデータ書込を実行する。
【０２０２】
このような転送コマンドでは、複数のバンクに同一データを記憶させることができるので、一方のバンクを、サーバからのダウンロード時におけるキャッシュメモリとして用いることができる。すなわち、バンクＢＫ＜Ａ＞に対するライトコマンドを実行する一方で、ダウンロードされたデータをもう一方のバンクＢＫ＜Ｂ＞に対するリードコマンドによって読出すことができるので、全体の動作を効率化することができる。
【０２０３】
また、転送先のバンクをバックアップ（ミラー）的に用いる場合に、そのバックアップデータを効率的に更新することができる。
【０２０４】
図２０には、転送コマンドのみが入力されて、外部動作には影響を与えずにＭＲＡＭデバイス内部でデータ転送が実行される場合の動作が示される。
【０２０５】
図２０を参照して、たとえばバンクＢＫ＜Ｂ＞に対応するメモリブロック２００ｃおよび２００ｄからの読出データは、読出選択回路２１０ｃおよび２１０ｄから転送スイッチ２６０ｃおよび２６０ｄをそれぞれ介して転送データバス２５１および２５２に伝達される。転送データバス２５１および２５２に伝達されたデータは、転送スイッチ２６５ａおよび２６５ｂによって書込選択回路２２０ａおよび２２０ｄに伝達される。既に説明したように、転送コマンドのみの入力時には、読出ポート２に入力した読出アドレスＡＤＤｒを用いて、転送元および転送先のバンクを指定するバンク制御信号が生成される。
【０２０６】
書込選択回路２２０ａおよび２２０ｂは、ローカルデータ線ＬＤＬａおよびＬＤＬｂのうちの選択された１本ずつを用いて、メモリブロック２００ａおよび２００ｂのそれぞれにおいて、読出アドレスＡＤＤｒに対応するメモリセルに書込まれる。
【０２０７】
このように、外部からリードコマンドおよびライトコマンドのいずれも入力されていない場合にも、転送コマンドを入力することによって、一方のバンクからの読出データを、読出ポートから外部出力することなく、他方のバンクに書込むことが可能である。このような転送コマンドによって、一方のバンクの読出データを他のバンクに事前に転送して、当該他のバンクをバックアップ（ミラー）として動作させることができる。特に、このような転送コマンドを外部バスを使用することなく実行できるため、外部バスに接続する他のデバイスの動作を並列的に処理できる。
【０２０８】
また、外部への読出もしくは外部からの書込前に内部バンク間で事前転送を行なうことによって、バックアップとして動作するバンクに保持されるミラーデータを効率的に更新することができる。
【０２０９】
以上説明したように、実施の形態３に従うＭＲＡＭデバイスにおいては、データ読出およびデータ書込動作の一方のみが実行可能なメモリブロックによって構成されるが、周辺インターフェイス回路の構成を工夫することによって、読出ポートおよび書込ポートをそれぞれ独立に設けて、読出／書込のコンカレント処理を実現できる。さらに、内部に転送データバスを設けて転送コマンドを逐次実行することによって、複数のメモリブロックを備えたＭＲＡＭデバイスにおいて、バックアップデータの保持および更新を効率的に実行することができる。
【０２１０】
なお、実施の形態３においては、各メモリブロックで読出／書込されるデータのビット数を１（Ｎ＝１）としたが、Ｎを複数とすることも可能である。この場合には、図１３に示された転送データバス２５１および２５２をＮ本ずつ配置して、対応する転送スイッチ２６０ａ〜２６０ｄ，２６５ａ〜２６５ｄのそれぞれについてもＮ個ずつ配置する必要がある。特に、各メモリブロックに設けられるローカルデータ線ＬＤＬａ〜ＬＤＬｄの各々の本数と、上記ビット数Ｎとが一致する設計とすれば、図１４および図１５に示したローカルデータ線の選択機能が不要となり、回路構成が簡略化される。
【０２１１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１２】
【発明の効果】
請求項１に記載の薄膜磁性体記憶装置は、書込専用の第１のポートおよび読出専用の第２のポートとを用いて、データ読出およびデータ書込を同一サイクル内で並列に実行する読出／書込コンカレント処理が可能となる。
【０２１３】
請求項２に記載の薄膜磁性体記憶装置は、異なるアドレスにそれぞれ応じて読出選択線（ワード線）および書込選択線（ライトディジット線）を独立に選択可能な構成とすることによって、読出先および書込先が同一のビット線に対応するデータ読出およびデータ書込を除いて、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【０２１４】
請求項３に記載の薄膜磁性体記憶装置は、読出先および書込先が同一のビット線に対応する場合には、データ書込を以降のサイクルに延期して実行することができるので、請求項２に記載の薄膜磁性体記憶装置が奏する効果に加えて、読出先および書込先が同一のビット線に対応するリードコマンドおよびライトコマンドを同一サイクルにおいて並列に指示できる。
【０２１５】
請求項４に記載の薄膜磁性体記憶装置は、ビット線に供給されるデータ書込電流の供給期間が短縮されているので、請求項２に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込時の消費電流量を抑制することができる。したがって、特に、複数のメモリセルへ並行にデータ書込を実行するような場合において低消費電力化を図ることができる。
【０２１６】
請求項５に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置が奏する効果に加えて、各々がデータ読出およびデータ書込の一方のみを実行可能な複数のメモリブロックによって、全体動作として読出／書込のコンカレント処理が可能である。
【０２１７】
請求項６および７に記載の薄膜磁性体記憶装置は、リードビット線とライトビット線とを独立に配置する構成とすることにより、データ読出およびデータ書込を同一サイクル内で並列に実行する読出／書込コンカレント処理が可能である。さらに、周辺回路の構成および制御を複雑化することなく、同一サイクルにおいて、同一ビット線に対応するメモリセル群を読出先および書込先とするリードコマンドおよびライトコマンドを並列に入力可能である。
【０２１８】
請求項８に記載の薄膜磁性体記憶装置は、データ書込電流供給時以外の書込ビット線の状態を安定化できるので、請求項６に記載の薄膜磁性体記憶装置に加えて、動作の安定化を図ることができる。
【０２１９】
請求項９に記載の薄膜磁性体記憶装置は、データ書込時に磁性体メモリセルに対して十分な磁界を作用させることが必要な書込ビット線を磁性体メモリセルに近接させて設けるので、請求項６に記載の薄膜磁性体記憶装置に加えて、必要なデータ書込電流量を抑制し低消費電力化を図ることができる。
【０２２０】
請求項１０に記載の薄膜磁性体記憶装置は、複数のメモリブロックのうちの１つを、他の１つのメモリブロックのバックアップ（ミラー）用に使用する場合において、転送コマンドの実行によって当該バックアップデータの記憶処理を効率化することができる。
【０２２１】
請求項１１に記載の薄膜磁性体記憶装置は、転送バスの配置によって、請求項１０に記載の薄膜磁性体記憶装置が奏する効果に加えて、通常のデータ読出もしくはデータ書込と並行して転送コマンドを実行することができる。
【０２２２】
請求項１２に記載の薄膜磁性体記憶装置は、転送スイッチ部における転送バスとの間の接続を、対応するメモリブロックへのデータ読出／データ書込／転送指示の有無に応じて制御するので、請求項１１に記載の薄膜磁性体記憶装置が奏する効果に加えて、当該転送スイッチ部の構成を簡略化できる。
【０２２３】
請求項１３に記載の薄膜磁性体記憶装置は、データ書込およびデータ読出を指示するためのアドレスに基づいて、転送指示に対応するメモリブロックを指定することができる。したがって、請求項１０記載の薄膜磁性体記憶装置が奏する効果に加えて、転送指示のためのアドレスを外部から入力するポートを設ける必要がない。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＭＲＡＭデバイスのアレイ構成を示すブロック図である。
【図２】図１に示されたライトディジット線ドライバの構成を示す回路図である。
【図３】図１に示されたワード線ドライバの構成を示す回路図である。
【図４】図１に示されたビット線ドライバの構成を示す回路図である。
【図５】実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出動作およびデータ書込動作を具体的に説明する動作波形図である。
【図６】本発明の実施の形態１の変形例に従うＭＲＡＭデバイスのアレイ構成を示すブロック図である。
【図７】実施の形態１の変形例に従うＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を具体的に説明する動作波形図である。
【図８】実施の形態２に従うＭＲＡＭデバイスにおけるメモリセルに対して設けられる信号線群の配置を示す回路図である。
【図９】実施の形態２に従うＭＲＡＭデバイスにおけるメモリセル構造を示す断面図である。
【図１０】実施の形態２に従うＭＲＡＭデバイスにおけるメモリセル構造を示す上面図である。
【図１１】実施の形態２に従うＭＲＡＭデバイスの全体構成を示すブロック図である。
【図１２】実施の形態２に従うＭＲＡＭデバイスにおけるデータ読出動作およびデータ書込動作を具体的に説明する動作波形図である。
【図１３】実施の形態３に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図１４】図１３に示された読出選択回路の構成を示すブロック図である。
【図１５】図１３に示された書込選択回路の構成を示すブロック図である。
【図１６】図１４および図１５に示されたバンク制御信号を生成するバンク制御回路の構成を示すブロック図である。
【図１７】実施の形態３に従うＭＲＡＭデバイスの第１の動作例を示す概念図である。
【図１８】実施の形態３に従うＭＲＡＭデバイスの第２の動作例を示す概念図である。
【図１９】実施の形態３に従うＭＲＡＭデバイスの第３の動作例を示す概念図である。
【図２０】実施の形態３に従うＭＲＡＭデバイスの第４の動作例を示す概念図である。
【図２１】ＭＴＪメモリセルの構成を示す概略図である。
【図２２】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２３】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図２４】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図２５】半導体基板上に作製されたＭＴＪメモリセルの構造を説明する断面図である。
【図２６】半導体基板上に作製されたＭＴＪメモリセルの構造を説明する上面図である。
【符号の説明】
２　読出ポート、３　書込ポート、５ｒ　データ出力端子、５ｗ　データ入力端子、６ｒ、６ｗ　アドレス端子、８，８♯　周辺回路、１０，１０♯　メモリセルアレイ、２０ｗ　ディジット線デコーダ、２０ｒ　ワード線デコーダ、２１ライトディジット線ドライバ、２３　ワード線ドライバ、２５　列デコーダ、３０ａ，３０ｂ　ビット線ドライバ、４０　入力バッファ、５０，５０♯　ライトラッチ回路、６０　ライトドライバ制御回路、７０　基準電流発生回路、８０，８０♯　データ読出回路、８１　電流供給トランジスタ、８２，８５　センスアンプ、９０　リードラッチ回路、１００，１０１，１０２，１０３　ＭＲＡＭデバイス、１１１〜１１５，１５１〜１５５，１６１〜１６４　サイクル、１３５　アドレス比較部、１４０　キャッシュ転送部、２００ａ〜２００ｄ　メモリブロック、２０８　周辺インターフェイス回路、２１０ａ〜２１０ｄ　読出選択回路、２２０ａ〜２２０ｄ　書込選択回路、２３０，２４０，４３５　セレクタ、２５１，２５２　転送データバス、２６０ａ〜２６０ｄ，２６５ａ〜２６５ｄ転送スイッチ、４００　バンク制御回路、４１０　リードコマンド制御回路、４２０　ライトコマンド制御回路、４３０　転送アドレス生成部、４４０，４４５，４５０　コマンド検出回路、４６０　転送アドレス設定回路、ＡＤＤｒ　読出アドレス，ＡＤＤｗ　書込アドレス、ＡＴＲ　アクセストランジスタ、ＢＬ　ビット線、ＢＬｒｅｆ　参照ビット線、ＣＡｒ　読出コラムアドレス、ＣＡｗ　書込コラムアドレス、ＣＬＫ　クロック信号、ＤＩＮ　入力データ、ＤＯＵＴ　出力データ、ＧＮＤ　接地電圧、ＧＲＢａ〜ＧＲＢｄ　グローバル読出バス、ＧＷＢａ〜ＧＷＢｄ　グローバル書込バス、Ｉｓ　読出電流、Ｉｒｅｆ　基準電流、ＬＤＬａ〜ＬＤＬｄ　ローカルデータ線、ＭＣ　ＭＴＪメモリセル、ＲＡｒ　読出ロウアドレス、ＲＡｗ　書込ロウアドレス、ＲＢＬ　リードビット線、ＳＬソース電圧線、ＴＭＲ　トンネル磁気抵抗素子、ＴＷ１，ＴＷ２　データ書込電流供給期間、Ｖｃｃ　電源電圧、ＷＢＬ　ライトビット線、ＷＤＬ　ライトディジット線、ＷＬ　ワード線、ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１　書込制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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