(57)【要約】【課題】リファレンス用の基準クロックの停止または断線を検出した場合には、位相同期回路（ＰＬＬ）の出力周波数をＰＬＬがロックしている場合の周波数以下に制御して、ＣＰＵの誤動作やメモリ内のデータ破壊を防止する。【解決手段】ＣＰＵコア２はシステムＬＳＩ１における命令の解釈実行を行う。ＭＢＵＳ４８はＣＰＵコア２及びメモリ１１間でデータ交換を行う。Ｎ分周回路６はクロック信号ＲＥＦＣＬＫ４１をＮ分周する。クロック監視回路７は分周したＮＲＥＦＣＬＫ４３をクロック信号ＲＴＣＣＬＫ４２で監視し、クロック停止やクロック位相の乱れを検出する。固定値出力回路８は固定値レベル４５を出力する。クロック切り替え回路５はＲＥＦＣＬＫ４１と固定値レベル４５を切り替えＰＬＬ４に出力する。ＰＬＬ４はＳＥＬＣＬＫ４６の周波数を２倍、３倍の周波数のＣＰＵＣＬＫ４７に変換してＣＰＵコア２へ出力する。【選択図】      図１
2004234182.tif 000002
【特許請求の範囲】
【請求項１】
基準用クロックが供給されているかどうかを監視し、前記基準用クロックの入力が不定になった場合に、ＰＬＬ（Ｐｈａｓｅ  ＬｏｃｋｅｄＬｏｏｐ）の入力クロックを“Ｈｉｇｈ”レベル、“Ｌｏｗ”レベルのいずれかの固定値に設定することで、前記ＰＬＬの発振周波数を自走状態のクロック周波数より低い周波数に制御することを特徴とするクロック制御システム。
【請求項２】
基準用クロックが供給されているかどうかを監視し、前記基準用クロック入力が不定になった場合に、ＰＬＬの入力クロックを別のクロックに切り替えることで、前記ＰＬＬの発振周波数を自走状態のクロック周波数より低い周波数に制御することを特徴とするクロック制御システム。
【請求項３】
前記基準用クロックを分周した分周クロックを、他のクロックでサンプリングすることにより、前記基準用クロックの停止及び不定を監視することを特徴とする請求項１又は請求項２記載のクロック制御システム。
【請求項４】
システムＬＳＩと、このシステムＬＳＩにと接続される外部メモリとであって、
前記システムＬＳＩは、
このシステムＬＳＩにおける命令の解釈および実行を行う基本部分を示すＣＰＵコアと；
このＣＰＵコア及び前記メモリを接続しデータの交換を行うＭＢＵＳと；
前記システムＬＳＩに外部から入力されるクロック信号ＲＥＦＣＬＫをＮ（Ｎは２以上の整数）分周するＮ分周回路と；
このＮ分周回路より出力されるクロック信号ＮＲＥＦＣＬＫを前記システムＬＳＩに外部から入力されるクロック信号ＲＴＣＣＬＫで監視し、前記クロック信号ＮＲＥＦＣＬＫの停止やクロック位相の乱れを検出しＳＥＬ信号を出力するクロック監視回路と；
“Ｈ”レベル（Ｈｉｇｈロジックレベル）、“Ｌ”レベル（Ｌｏｗロジックレベル）のいずれかの設定により、固定周波数のクロック信号を指示する固定値レベルを出力する固定値出力回路と；
前記クロック監視回路が出力する前記ＳＥＬ信号が“Ｌ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＥＦＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力し、前記ＳＥＬ信号が“Ｈ”レベルの場合には、前記固定値出力回路からの前記固定値レベルを出力するクロック切り替え回路と；
前記クロック切り替え回路より出力される前記クロック信号ＳＥＬＣＬＫの周波数を、ｍ（ｍは２以上の整数）倍の周波数のクロック信号ＣＰＵＣＬＫとして変換して前記ＣＰＵコアへ出力するＰＬＬと；
を備えたことを特徴とするクロック制御システム。
【請求項５】
システムＬＳＩと、このシステムＬＳＩに接続される外部メモリとであって、
前記システムＬＳＩは、
このシステムＬＳＩにおける命令の解釈および実行を行う基本部分を示すＣＰＵコアと；
このＣＰＵコア及び前記メモリを接続しデータの交換を行うＭＢＵＳと；
前記システムＬＳＩに外部から入力されるクロック信号ＲＥＦＣＬＫをＮ（Ｎは２以上の整数）分周するＮ分周回路と；
このＮ分周回路より出力されるクロック信号ＮＲＥＦＣＬＫを前記システムＬＳＩに外部から入力されるクロック信号ＲＴＣＣＬＫで監視し、前記クロック信号ＮＲＥＦＣＬＫが有りで正常な場合はＳＥＬ信号を“Ｌ”レベルとして出力し、前記クロック信号ＮＲＥＦＣＬＫが無しで異常な場合はＳＥＬ信号を“Ｈ”レベルとして出力するクロック監視回路と；
前記ＳＥＬ信号が“Ｌ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＥＦＣＬＫをそのままクロック信号ＳＥＬＣＬＫとしてに出力し、前記ＳＥＬ信号が“Ｈ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＴＣＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力するクロック切り替え回路と；
前記クロック切り替え回路より出力される前記クロック信号ＳＥＬＣＬＫの周波数を、ｍ（ｍは２以上の整数）倍の周波数のクロック信号ＣＰＵＣＬＫとして変換して前記ＣＰＵコアへ出力するＰＬＬと；
を備えたことを特徴とするクロック制御システム。
【請求項６】
システムＬＳＩと、このシステムＬＳＩに接続される外部メモリとであって、
前記システムＬＳＩは、
このシステムＬＳＩにおける命令の解釈および実行を行う基本部分を示すＣＰＵコアと；
このＣＰＵコア及び前記メモリを接続しデータの交換を行うＭＢＵＳと；
前記システムＬＳＩに外部から入力されるクロック信号ＲＥＦＣＬＫをＮ（Ｎは２以上の整数）分周するＮ分周回路と；
このＮ分周回路より出力されるクロック信号ＮＲＥＦＣＬＫを前記システムＬＳＩに外部から入力されるクロック信号ＲＴＣＣＬＫで監視し、前記クロック信号ＮＲＥＦＣＬＫが有りで正常な場合はＳＥＬ信号を“Ｌ”レベルとして出力し、前記クロック信号ＮＲＥＦＣＬＫが無しで異常な場合はＳＥＬ信号を“Ｈ”レベルとして出力するクロック監視回路と；
前記ＳＥＬ信号が“Ｌ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＥＦＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力し、前記ＳＥＬ信号が“Ｈ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＴＣＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力するクロック切り替え回路と；
前記クロック切り替え回路より出力される前記クロック信号ＳＥＬＣＬＫの周波数を、ｍ（ｍは２以上の整数）倍の周波数のクロック信号ＣＰＵＣＬＫとして変換して前記ＣＰＵコアへ出力するＰＬＬと；
前記ＳＥＬ信号の“Ｌ”→“Ｈ”のレベル変化を検出し、割り込みパルスであるＩＮＴ信号を前記ＣＰＵコアに出力する割り込みパルス生成回路と；
を備えたことを特徴とするクロック制御システム。
【請求項７】
前記Ｎ分周回路がＮ＝２の２分周回路であり、前記クロック信号ＳＥＬＣＬＫの周波数をｍ＝２の２倍の周波数のクロック信号ＣＰＵＣＬＫとして変換することを特徴とする請求項４、５又は６記載のクロック制御システム。
【請求項８】
前記クロック信号ＲＥＦＣＬＫが停止或いは前記クロック信号ＲＥＦＣＬＫの入力端子が開放の場合は、前記クロック信号ＣＰＵＣＬＫが前記ＰＬＬの最低発振周波数となりクロック周波数が低下することで、前記ＭＢＵＳを介しての前記メモリと前記ＣＰＵコアとのリード・ライト動作を正常に行うことを特徴とする請求項４又は請求項５記載のクロック制御システム。
【請求項９】
前記ＣＰＵコアは、前記クロック信号ＲＥＦＣＬＫが不定となっても正常動作し、前記割り込みパルス生成回路が出力する前記ＩＮＴ信号の割り込みを受付けて割り込み処理を行うことで、前記クロック信号ＲＥＦＣＬＫが不定になったことを認識することを特徴とする請求項６記載のクロック制御システム。
【請求項１０】
前記クロック信号ＲＥＦＣＬＫが停止或いは前記クロック信号ＲＥＦＣＬＫの入力端子が開放の場合は、前記ＳＥＬ信号の立ち上がりに同期して前記ＩＮＴ信号の割り込みパルスが前記ＣＰＵコアに出力され割り込み処理に入り、この処理により前記ＳＥＬＣＬＫは２倍の周期となり、前記ＣＰＵコアは前記メモリから割り込み処理プログラムを読出すと同時に前記クロック信号ＲＥＦＣＬＫが不定になったことを検知することを特徴とする請求項６記載のクロック制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック制御システムに関し、特に外部から入力される基準用のクロック信号を常時監視し、クロック信号異常時の場合内蔵の位相同期回路によりクロック信号の周波数を下げることで、ＣＰＵやメモリの誤動作を防止するクロック制御システムに関する。
【０００２】
【従来の技術】
最近の装置やシステム或いはＬＳＩに至るまで、制御・処理用にＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）は不可欠な構成要素である。このため、ＣＰＵに供給するクロック信号の停止や波形、レベル、位相等の異常は装置やシステム或いはＬＳＩの動作に大きな影響を与えることになる。
【０００３】
図７は従来のクロック制御システムを示すブロック図である。
【０００４】
図８は従来のクロック制御システムの動作を示すタイムチャートである。
【０００５】
図７を参照すると、システムＬＳＩ９はＣＰＵ、ＰＬＬ等を内蔵したシステムＬＳＩであり、システムＬＳＩ９における命令の解釈および実行を行う基本部分を示すＣＰＵコア１０と、システムＬＳＩ９に外部から入力されるクロック信号のＲＥＦＣＬＫ５１の周波数を、たとえば２倍または３倍の周波数のクロック信号であるＣＰＵＣＬＫ５２へ変換してＣＰＵコア１０へ出力するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１２と、ＣＰＵコア１０とシステムＬＳＩ９の外部メモリであるメモリ１１とを接続するバスラインＭＢＵＳ５３とを有している。
【０００６】
次に動作を説明する。
【０００７】
システムＬＳＩ９にクロック信号としてＲＥＦＣＬＫ５１が入力されている場合は、ＰＬＬ１２が入力の２倍のクロックをＣＰＵＣＬＫ５２として出力し、ＣＰＵコア１０はこのＣＰＵＣＬＫ５２によってメモリ１１とＭＢＵＳ５３を介してデータの読み出し並びにデータの書き込みを行う。
【０００８】
図８に示すように、システムＬＳＩ９に入力されるクロック信号であるＲＥＦＣＬＫ５１が供給されている場合は、ＣＰＵコア１０は正常動作を続けるが、意図しない要因でシステムＬＳＩ９に入力されるクロック信号のＲＥＦＣＬＫ５１の供給が停止、またはシステムＬＳＩ９のＲＥＦＣＬＫ５１の端子が断線してｏｐｅｎの場合に（Ａポイント）、ＰＬＬ１２はロックが外れてＰＬＬ１２が出力できる最高周波数または最低周波数をＣＰＵＣＬＫ５２として出力し続けることになる。
【０００９】
つまりＡポイントでＲＥＦＣＬＫ５１の供給が停止、あるいはＲＥＦＣＬＫ５１の端子が断線してｏｐｅｎの場合、ＡポイントまではＭＢＵＳ５３のメモリ１１に対するメモリアクセス時間はＣＰＵＣＬＫ５２の２クロック幅で正常に動作するが、Ａポイント以降はＭＢＵＳ５３のメモリアクセス時間はＣＰＵＣＬＫ５２の１クロック幅になるので、正常に動作せずＣＰＵコア１０は誤動作することになる。
【００１０】
上述の通り、ＰＬＬ１２が最高周波数を出力し続けるとＣＰＵコア１０とメモリ１１間が規定値以上の動作となり、ＣＰＵコア１０の誤動作や、最悪の場合メモリ１１内のデータを破壊してしまうことが考えられる。
【００１１】
なお、上述とは別に、従来のクロック制御システムは、クロック監視手段により常に入力クロック幅を監視し、クロック幅の異常を検知すると警報発生と同時に自動的に０系、１系の切り替えを行い、常に安定した正常なクロックを供給している（例えば、特許文献１参照。）。
【００１２】
【特許文献１】
特開平７−２６４１７２号公報（第２−４頁、図１、図２）
【００１３】
【発明が解決しようとする課題】
上述した従来のクロック制御システムは、ＲＥＦＣＬＫ５１の供給が停止、あるいはＲＥＦＣＬＫ５１の端子が断線してｏｐｅｎの場合、ＭＢＵＳ５３のメモリ１１に対するメモリアクセス時間は異常時発生までＣＰＵＣＬＫ５２の２クロック幅で正常に動作するが、異常時発生以降ＭＢＵＳ５３のメモリアクセス時間はＣＰＵＣＬＫ５２の１クロック幅になるので、正常に動作せずＣＰＵコア１０は誤動作を行うことになる。つまり、最高周波数を出力し続けるとＣＰＵコア１０とメモリ１１間が規定値以上の動作となり、ＣＰＵコア１０の誤動作や、最悪の場合メモリ１１内のデータを破壊してしまうという欠点を有している。
【００１４】
本発明の目的は、ハードウェアでリファレンス用の基準クロックの停止または断線を監視し、基準クロックの停止または断線を検出した場合には、自動的に位相同期回路（ＰＬＬ）の出力周波数をＰＬＬがロックしている場合の周波数以下に制御して、ＣＰＵとメモリ間のバスによるメモリのリード・ライト動作のクロック幅を規定値以下の動作とすることで、ＣＰＵの誤動作や、メモリ内のデータ破壊を防止するクロック制御システムを提供することにある。
【００１５】
【課題を解決するための手段】
本発明の第１のクロック制御システムは、
基準用クロックが供給されているかどうかを監視し、前記基準用クロックの入力が不定になった場合に、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）の入力クロックを“Ｈｉｇｈ”レベル、“Ｌｏｗ”レベルのいずれかの固定値に設定することで、前記ＰＬＬの発振周波数を自走状態のクロック周波数より低い周波数に制御することを特徴としている。
【００１６】
本発明の第２のクロック制御システムは、
基準用クロックが供給されているかどうかを監視し、前記基準用クロック入力が不定になった場合に、ＰＬＬの入力クロックを別のクロックに切り替えることで、前記ＰＬＬの発振周波数を自走状態のクロック周波数より低い周波数に制御することを特徴としている。
【００１７】
本発明の第３のクロック制御システムは、前記第１または第２のクロック制御システムにおいて、
前記基準用クロックを分周した分周クロックを、他のクロックでサンプリングすることにより、前記基準用クロックの停止及び不定を監視することを特徴としている。
【００１８】
本発明の第４のクロック制御システムは、
システムＬＳＩと、このシステムＬＳＩに接続される外部メモリとであって、
前記システムＬＳＩは、
このシステムＬＳＩにおける命令の解釈および実行を行う基本部分を示すＣＰＵコアと；
このＣＰＵコア及び前記メモリを接続しデータの交換を行うＭＢＵＳと；
前記システムＬＳＩに外部から入力されるクロック信号ＲＥＦＣＬＫをＮ（Ｎは２以上の整数）分周するＮ分周回路と；
このＮ分周回路より出力されるクロック信号ＮＲＥＦＣＬＫを前記システムＬＳＩに外部から入力されるクロック信号ＲＴＣＣＬＫで監視し、前記クロック信号ＮＲＥＦＣＬＫの停止やクロック位相の乱れを検出しＳＥＬ信号を出力するクロック監視回路と；
“Ｈ”レベル（Ｈｉｇｈロジックレベル）、“Ｌ”レベル（Ｌｏｗロジックレベル）のいずれかの設定により、固定周波数のクロック信号を指示する固定値レベルを出力する固定値出力回路と；
前記クロック監視回路が出力する前記ＳＥＬ信号が“Ｌ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＥＦＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力し、前記ＳＥＬ信号が“Ｈ”レベルの場合には、前記固定値出力回路からの前記固定値レベルを出力するクロック切り替え回路と；
前記クロック切り替え回路より出力される前記クロック信号ＳＥＬＣＬＫの周波数を、ｍ（ｍは２以上の整数）倍の周波数のクロック信号ＣＰＵＣＬＫとして変換して前記ＣＰＵコアへ出力するＰＬＬと；
を備えたことを特徴としている。
【００１９】
本発明の第５のクロック制御システムは、
システムＬＳＩと、このシステムＬＳＩに接続される外部メモリとであって、
前記システムＬＳＩは、
このシステムＬＳＩにおける命令の解釈および実行を行う基本部分を示すＣＰＵコアと；
このＣＰＵコア及び前記メモリを接続しデータの交換を行うＭＢＵＳと；
前記システムＬＳＩに外部から入力されるクロック信号ＲＥＦＣＬＫをＮ（Ｎは２以上の整数）分周するＮ分周回路と；
このＮ分周回路より出力されるクロック信号ＮＲＥＦＣＬＫを前記システムＬＳＩに外部から入力されるクロック信号ＲＴＣＣＬＫで監視し、前記クロック信号ＮＲＥＦＣＬＫが有りで正常な場合はＳＥＬ信号を“Ｌ”レベルとして出力し、前記クロック信号ＮＲＥＦＣＬＫが無しで異常な場合はＳＥＬ信号を“Ｈ”レベルとして出力するクロック監視回路と；
前記ＳＥＬ信号が“Ｌ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＥＦＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力し、前記ＳＥＬ信号が“Ｈ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＴＣＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力するクロック切り替え回路と；
前記クロック切り替え回路より出力される前記クロック信号ＳＥＬＣＬＫの周波数を、ｍ（ｍは２以上の整数）倍の周波数のクロック信号ＣＰＵＣＬＫとして変換して前記ＣＰＵコアへ出力するＰＬＬと；
を備えたことを特徴としている。
【００２０】
本発明の第６のクロック制御システムは、
システムＬＳＩと、このシステムＬＳＩに接続される外部メモリとであって、
前記システムＬＳＩは、
このシステムＬＳＩにおける命令の解釈および実行を行う基本部分を示すＣＰＵコアと；
このＣＰＵコア及び前記メモリを接続しデータの交換を行うＭＢＵＳと；
前記システムＬＳＩに外部から入力されるクロック信号ＲＥＦＣＬＫをＮ（Ｎは２以上の整数）分周するＮ分周回路と；
このＮ分周回路より出力されるクロック信号ＮＲＥＦＣＬＫを前記システムＬＳＩに外部から入力されるクロック信号ＲＴＣＣＬＫで監視し、前記クロック信号ＮＲＥＦＣＬＫが有りで正常な場合はＳＥＬ信号を“Ｌ”レベルとして出力し、前記クロック信号ＮＲＥＦＣＬＫが無しで異常な場合はＳＥＬ信号を“Ｈ”レベルとして出力するクロック監視回路と；
前記ＳＥＬ信号が“Ｌ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＥＦＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力し、前記ＳＥＬ信号が“Ｈ”レベルの場合には、前記システムＬＳＩに外部から入力される前記クロック信号ＲＴＣＣＬＫをそのままクロック信号ＳＥＬＣＬＫとして出力するクロック切り替え回路と；
前記クロック切り替え回路より出力される前記クロック信号ＳＥＬＣＬＫの周波数を、ｍ（ｍは２以上の整数）倍の周波数のクロック信号ＣＰＵＣＬＫとして変換して前記ＣＰＵコアへ出力するＰＬＬと；
前記ＳＥＬ信号の“Ｌ”→“Ｈ”のレベル変化を検出し、割り込みパルスであるＩＮＴ信号を前記ＣＰＵコアに出力する割り込みパルス生成回路と；
を備えたことを特徴としている。
【００２１】
本発明の第７のクロック制御システムは、前記第４〜第６のいずれかのクロック制御システムにおいて、
前記Ｎ分周回路がＮ＝２の２分周回路であり、前記クロック信号ＳＥＬＣＬＫの周波数をｍ＝２の２倍の周波数のクロック信号ＣＰＵＣＬＫとして変換することを特徴としている。
【００２２】
本発明の第８のクロック制御システムは、前記第４または第５のクロック制御システムにおいて、
前記クロック信号ＲＥＦＣＬＫが停止或いは前記クロック信号ＲＥＦＣＬＫの入力端子が開放の場合は、前記クロック信号ＣＰＵＣＬＫが前記ＰＬＬの最低発振周波数となりクロック周波数が低下することで、前記ＭＢＵＳを介しての前記メモリと前記ＣＰＵコアとのリード・ライト動作を正常に行うことを特徴としている。
【００２３】
本発明の第９のクロック制御システムは、前記第６のクロック制御システムにおいて、
前記ＣＰＵコアは、前記クロック信号ＲＥＦＣＬＫが不定となっても正常動作し、前記割り込みパルス生成回路が出力する前記ＩＮＴ信号の割り込みを受付けて割り込み処理を行うことで、前記クロック信号ＲＥＦＣＬＫが不定になったことを認識することを特徴としている。
【００２４】
本発明の第１０のクロック制御システムは、前記第６のクロック制御システムにおいて、
前記クロック信号ＲＥＦＣＬＫが停止或いは前記クロック信号ＲＥＦＣＬＫの入力端子が開放の場合は、前記ＳＥＬ信号の立ち上がりに同期して前記ＩＮＴ信号の割り込みパルスが前記ＣＰＵコアに出力され割り込み処理に入り、この処理により前記ＳＥＬＣＬＫは２倍の周期となり、前記ＣＰＵコアは前記メモリから割り込み処理プログラムを読出すと同時に前記クロック信号ＲＥＦＣＬＫが不定になったことを検知することを特徴としている。
【００２５】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２６】
図１は本発明のクロック制御システムの一つの実施の形態を示すブロック図である。
【００２７】
図１に示す本実施の形態は、ＣＰＵ、ＰＬＬ等を内蔵したシステムＬＳＩ１と、このシステムＬＳＩ１に接続される外部メモリ３とであって、システムＬＳＩ１はシステムＬＳＩ１における命令の解釈および実行を行う基本部分を示すＣＰＵコア２と、このＣＰＵコア２及びメモリ１１を接続しデータの交換を行うＭＢＵＳ４８と、システムＬＳＩ１に外部から入力されるクロック信号であるＲＥＦＣＬＫ４１をＮ分周するＮ分周回路６と、Ｎ分周回路６より出力されるクロック信号ＮＲＥＦＣＬＫ４３をシステムＬＳＩ１に外部から入力されるクロック信号のＲＴＣＣＬＫ４２で監視し、ＮＲＥＦＣＬＫ４３の停止やクロック位相の乱れを検出するクロック監視回路７と、“Ｈ”レベル（Ｈｉｇｈロジックレベル）または“Ｌ”レベル（Ｌｏｗロジックレベル）の設定により、固定周波数のクロック信号を示す固定値レベル４５を出力する固定値出力回路８と、クロック監視回路７が出力するＳＥＬ信号４４が“Ｌ”レベルの場合には、システムＬＳＩ１に外部から入力されるクロック信号のＲＥＦＣＬＫ４１をそのままＳＥＬＣＬＫ４６としてＰＬＬ４に出力し、ＳＥＬ信号４４が“Ｈ”レベルの場合には、固定値出力回路８からの固定値レベル４５をＰＬＬ４に出力するクロック切り替え回路５と、クロック切り替え回路５より出力されるクロック信号のＳＥＬＣＬＫ４６の周波数をたとえば２倍または３倍の周波数のクロック信号であるＣＰＵＣＬＫ４７として変換してＣＰＵコア２へ出力するＰＬＬ４とから構成されている。
【００２８】
図２は本発明のクロック制御システムの動作を示すタイムチャートである。
【００２９】
次に、図１および図２を参照して本実施の形態の動作をより詳細に説明する。
【００３０】
システムＬＳＩ１に外部から入力されるクロック信号のＲＥＦＣＬＫ４１が供給されている場合には、Ｎ分周回路６ではＲＥＦＣＬＫ４１を例えば２分周したＮＲＥＦＣＬＫ４３を出力する。クロック監視回路７は、システムＬＳＩ１に外部から入力されるクロック信号のＲＴＣＣＬＫ４２で、Ｎ分周回路６の出力信号であるＮＲＥＦＣＬＫ４３の有無を監視する。
【００３１】
ＮＲＥＦＣＬＫ４３が正しい場合にはＲＴＣＣＬＫ４２の立ち上がりでＮＲＥＦＣＬＫ４３をサンプリングした値が、図２の（左）では“１”、“０”、“１”と周期的に値が変化するので、ＮＲＥＦＣＬＫ４３（元信号であるＲＥＦＣＬＫ４１）が正しく入力されていることが分かる。ここで“１”は“Ｈ”レベルを、“０”は“Ｌ”レベルを示す。クロック監視回路７は、ＮＲＥＦＣＬＫ４３有りで正常な場合にはＳＥＬ信号４４を“Ｌ”レベルとして出力し続ける。
【００３２】
クロック切り替え回路５は、クロック監視回路７の出力であるＳＥＬ信号４４が“Ｌ”レベルであるので、システムＬＳＩ１に外部から入力されるクロック信号のＲＥＦＣＬＫ４１をそのままＳＥＬＣＬＫ４６としてＰＬＬ４に出力する。ＰＬＬ４は、クロック切り替え回路５からのＳＥＬＣＬＫ４６を例えば２倍（ＰＬＬの逓倍は２倍以外でも、本発明の動作としては同じ）のクロック信号のＣＰＵＣＬＫ４７としてＣＰＵコア２へ出力する。ＣＰＵコア２はＰＬＬ４の出力信号であるＣＰＵＣＬＫ４７の立ち上がり動作で、システムＬＳＩ１の外部に接続されているメモリ３とＭＢＵＳ４８を介してデータの読み出し、書き込み動作を行うことができる。
【００３３】
ここで、システムＬＳＩ１に外部から入力されるクロック信号のＲＥＦＣＬＫ４１が何らかの原因によりＡポイントでＲＥＦＣＬＫ４１が停止、またはＲＥＦＣＬＫ４１の入力端子がｏｐｅｎになり供給されない場合には、ＲＥＦＣＬＫ４１が不定になるので、Ｎ分周回路６出力のＮＲＥＦＣＬＫ４３も不定となる。
【００３４】
クロック監視回路７はシステムＬＳＩ１に外部から入力されるクロック信号のＲＴＣＣＬＫ４２でＮ分周回路６の出力信号であるＮＲＥＦＣＬＫ４３の有無を監視する。ＮＲＥＦＣＬＫ４３が不定になるので、ＲＴＣＣＬＫ４２の立ち上がりでサンプリングした値が、図２（右）では“不定”、不定”、“不定”と周期的に値が変化せず、ＮＲＥＦＣＬＫ４３（元信号であるＲＥＦＣＬＫ４１）が正しく入力されていないことが分かる。
【００３５】
クロック監視回路７は、ＮＲＥＦＣＬＫ４３無しの場合にはＳＥＬ信号４４が“Ｈ”レベルを出力し続ける。クロック切り替え回路５はクロック監視回路７の出力であるＳＥＬ信号４４が“Ｈ”レベルであるので、固定値出力回路８の出力を“Ｌ”レベルまたは“Ｈ”レベル（ＰＬＬの特性により異なる）に設定した固定値レベル４５をＳＥＬＣＬＫ４６としてＰＬＬ４に出力する。
【００３６】
ＰＬＬ４は、クロック切り替え回路５からのＳＥＬＣＬＫ４６を例えば２倍（ＰＬＬの逓倍は２倍以外でも、本発明の動作としては同じ）のクロック信号のＣＰＵＣＬＫ４７としてＣＰＵコア２へ出力するが、ＳＥＬＣＬＫ４６が固定値の場合には、ＰＬＬ４の最高周波数または最低周波数を出力する。
【００３７】
図２ではＳＥＬＣＬＫ４６が“Ｌ”で最低周波数のクロックを出力するＰＬＬ４を想定している。これによりＣＰＵコア２は、アクセス時間は遅くなるが正常動作でシステムＬＳＩ１と外部に接続されているメモリ３とＭＢＵＳ４８を介してデータの読み出し、書き込み動作を行うことができる。
【００３８】
以上の動作によりシステムＬＳＩ１に外部から入力されるクロック信号のＲＥＦＣＬＫ４１が不定になった場合でも、ＰＬＬ４のＣＰＵＣＬＫ４７の周波数の上昇を防ぎ、ＣＰＵＣＬＫ４７の周波数を低い周波数に制御して、ＣＰＵコア２の誤動作並びにＣＰＵコア２の誤動作によるメモリ３内のデータ破壊等を防止することができる。
【００３９】
つまり、図２でＲＥＦＣＬＫ４１が停止または入力端子ｏｐｅｎの場合は、ＣＰＵＣＬＫ４７がＰＬＬ４の最低発振周波数となりクロックが遅くなるのでメモリアクセス時間が長くなるが、ＭＢＵＳ４８を介してのメモリ３とＣＰＵコア２とのＲＥＡＤ／ＷＲＩＴＥは正常に行われることになる。
【００４０】
次に、図３は本発明のクロック制御システムの第２の実施の形態を示すブロック図である。
【００４１】
また、図４は図３のクロック制御システムの動作を示すタイムチャートである。
【００４２】
なお、図３において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００４３】
次に、図３、図４を参照して詳細に説明する。
【００４４】
システムＬＳＩ１３に外部から入力されるクロック信号のＲＥＦＣＬＫ４１が供給されている場合には、Ｎ分周回路６ではＲＥＦＣＬＫ４１を例えば２分周したＮＲＥＦＣＬＫ４３を出力する。クロック監視回路１９はシステムＬＳＩ１３に外部から入力されるクロック信号のＲＴＣＣＬＫ４２で、Ｎ分周回路６の出力信号であるＮＲＥＦＣＬＫ４３の有無を監視する。
【００４５】
ＮＲＥＦＣＬＫ４３が正しい場合にはＲＴＣＣＬＫ４２の立ち上がりでＮＲＥＦＣＬＫ４３をサンプリングした値が、図４（左）では“１”、０”、“１”と周期的に値が変化するので、ＮＲＥＦＣＬＫ４３（元信号であるＲＥＦＣＬＫ４１）が正しく入力されていることが分かる。
【００４６】
クロック監視回路１９は、ＮＲＥＦＣＬＫ４３有りで正常な場合にはＳＥＬ信号１８を“Ｌ”レベルとして出力し続ける。クロック切り替え回路１７は、クロック監視回路１９の出力であるＳＥＬ信号１８が“Ｌ”レベルであるので、システムＬＳＩ１３に外部から入力されるクロック信号ＲＥＦＣＬＫ４１をそのままＳＥＬＣＬＫ１６としてＰＬＬ４に出力する。ＰＬＬ４は、クロック切り替え回路１７からのＳＥＬＣＬＫ１６を例えば２倍（ＰＬＬの逓倍は２倍以外でも、本発明の動作としては同じ）のクロック信号のＣＰＵＣＬＫ１５としてＣＰＵコア２へ出力する。
【００４７】
ＣＰＵコア２はＰＬＬ４の出力信号であるＣＰＵＣＬＫ１５の立ち上がり動作で、システムＬＳＩ１３の外部に接続されているメモリ３とＭＢＵＳ４８を介してデータの読み出し、書き込み動作を行うことができる。
【００４８】
ここで、システムＬＳＩ１３に外部から入力されるクロック信号ＲＥＦＣＬＫ４１が何らかの原因によりＡポイントでＲＥＦＣＬＫ４１が停止、またはＲＥＦＣＬＫ４１の入力端子がｏｐｅｎになり供給されない場合には、ＲＥＦＣＬＫ４１が不定になることで、Ｎ分周回路６の出力のＮＲＥＦＣＬＫ４３も不定となる。
【００４９】
クロック監視回路１９はシステムＬＳＩ１３に外部から入力されるクロック信号のＲＴＣＣＬＫ４２で、Ｎ分周回路６の出力信号であるＮＲＥＦＣＬＫ４３の有無を監視する。ＮＲＥＦＣＬＫ４３が不定になるのでＲＴＣＣＬＫ４２の立ち上がりでＮＲＥＦＣＬＫ４３をサンプリングした値が、図４（右）では“不定”、不定”、“不定”と周期的に値が変化せず、ＮＲＥＦＣＬＫ４３（元信号であるＲＥＦＣＬＫ４１）が正しく入力されていないことが分かる。
【００５０】
クロック監視回路１９は、ＮＲＥＦＣＬＫ４３無しの場合にはＳＥＬ信号１８が“Ｈ”レベルを出力し続ける。クロック切り替え回路１７はクロック監視回路１９の出力であるＳＥＬ信号１８が“Ｈ”レベルであるので、システムＬＳＩ１３に外部から入力されるクロック信号ＲＴＣＣＬＫ４２をそのままＳＥＬＣＬＫ１６としてＰＬＬ４に出力する。
【００５１】
ＰＬＬ４は、クロック切り替え回路１７からのＳＥＬＣＬＫ１６を例えば２倍（ＰＬＬの逓倍は２倍以外でも、本発明の動作としては同じ）のクロック信号ＣＰＵＣＬＫ１５としてＣＰＵコア２へ出力する。ＳＥＬＣＬＫ１６＝ＲＴＣＣＬＫ４２であるので、ＰＬＬ４はＲＴＣＣＬＫ４２の２倍の周波数をＣＰＵＣＬＫ１５として出力する。これによりＣＰＵコア２はアクセス時間は遅くなるが、正常動作でシステムＬＳＩ１３の外部に接続されているメモリ３とＭＢＵＳ４８を介してデータの読み出し、書き込み動作を行うことができる。
【００５２】
以上の動作によりシステムＬＳＩ１３に外部から入力されるクロック信号ＲＥＦＣＬＫ４１が不定になった場合でも、ＰＬＬ４の出力であるＣＰＵＣＬＫ１５の周波数の上昇を防ぎ、ＣＰＵＣＬＫ１５の周波数を低い周波数に制御して、ＣＰＵコア２の誤動作並びにＣＰＵコア２の誤動作によるメモリ３内のデータ破壊等を防止することができる。
【００５３】
なお、図４でＲＥＦＣＬＫ４１がＡポイントで停止、またはＲＥＦＣＬＫ４１の入力端子ｏｐｅｎの場合は、ＣＰＵＣＬＫ１５がＰＬＬ４の最低発振周波数となりクロックが遅くなるのでメモリアクセス時間が長くなるが、ＭＢＵＳ４８を介してのメモリ３とＣＰＵコア２とのＲＥＡＤ／ＷＲＩＴＥは正常に行われることになる。
【００５４】
図５は本発明のクロック制御システムの第３の実施の形態を示すブロック図である。
【００５５】
また、図６は図５のクロック制御システムの動作を示すタイムチャートである。
【００５６】
なお、図５において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００５７】
次に、図５、図６を参照して動作について詳細に説明する。
【００５８】
システムＬＳＩ２０に外部から入力されるクロック信号のＲＥＦＣＬＫ４１が供給されている場合には、Ｎ分周回路６ではＲＥＦＣＬＫ４１を例えば２分周したＮＲＥＦＣＬＫ４３を出力する。クロック監視回路２６ではシステムＬＳＩ２０に外部から入力されるクロック信号ＲＴＣＣＬＫ４２で、Ｎ分周回路６の出力信号であるＮＲＥＦＣＬＫ４３の有無を監視する。ＮＲＥＦＣＬＫ４３が正しい場合にはＲＴＣＣＬＫ４２の立ち上がりでサンプリングした値が、図６（左）では“１”、０”、“１”と周期的に値が変化するので、ＮＲＥＦＣＬＫ４３（元信号であるＲＥＦＣＬＫ４１）が正しく入力されていることが分かる。
【００５９】
クロック監視回路２６は、ＮＲＥＦＣＬＫ４３有りで正常な場合にはＳＥＬ信号２５を“Ｌ”レベルとして出力し続ける。クロック切り替え回路２４はクロック監視回路２６の出力であるＳＥＬ信号２５が“Ｌ”レベルであるので、システムＬＳＩ２０に外部から入力されるクロック信号のＲＥＦＣＬＫ４１をそのままＳＥＬＣＬＫ２３としてＰＬＬ４に出力する。ＰＬＬ４は、クロック切り替え回路２４からのＳＥＬＣＬＫ２３を例えば２倍（ＰＬＬの逓倍は２倍以外でも、本発明の動作としては同じ）のクロック信号のＣＰＵＣＬＫ２２としてＣＰＵコア２１へ出力する。
【００６０】
ＣＰＵコア２１はＰＬＬ４の出力信号であるＣＰＵＣＬＫ２２の立ち上がり動作で、システムＬＳＩ２０の外部に接続されているメモリ３とデータの読み出し、書き込み動作を行うことができる。システムＬＳＩ２０に外部から入力されるクロック信号のＲＥＦＣＬＫ４１がＡポイントで何らかの原因によりＲＥＦＣＬＫ４１が停止、またはＲＥＦＣＬＫ４１の入力端子がｏｐｅｎになり供給されない場合には、ＲＥＦＣＬＫ４１が不定になることで、Ｎ分周回路６出力のＮＲＥＦＣＬＫ４３も不定となる。
【００６１】
クロック監視回路２６は、システムＬＳＩ２０に外部から入力されるクロック信号ＲＴＣＣＬＫ４２で、Ｎ分周回路６の出力信号であるＮＲＥＦＣＬＫ４３の有無を監視する。ＮＲＥＦＣＬＫ４３が不定になるのでＲＴＣＣＬＫ４２の立ち上がりでサンプリングした値が、図６（右）では“不定”、不定”、“不定”と周期的に値が変化せず、ＮＲＥＦＣＬＫ４３（元信号であるＲＥＦＣＬＫ４１）が正しく入力されていないことが分かる。
【００６２】
クロック監視回路２６は、ＮＲＥＦＣＬＫ４３無しの場合にはＳＥＬ信号２５が“Ｈ”レベルを出力し続ける。クロック切り替え回路２４はクロック監視回路２６の出力であるＳＥＬ信号２５が“Ｈ”レベルであるので、システムＬＳＩ２０に外部から入力されるクロック信号ＲＴＣＣＬＫ４２をＳＥＬＣＬＫ２３としてＰＬＬ４に出力する。
【００６３】
ＰＬＬ４は、クロック切り替え回路２４からのＳＥＬＣＬＫ２３を例えば２倍（ＰＬＬの逓倍は２倍以外でも、本発明の動作としては同じ）のクロック信号ＣＰＵＣＬＫ２２としてＣＰＵコア２１へ出力する。ＳＥＬＣＬＫ２３＝ＲＴＣＣＬＫ４２であるので、ＲＴＣＣＬＫ４２の２倍の周波数をＰＬＬ４はＣＰＵＣＬＫ２２として出力する。これによりＣＰＵコア２１は、アクセス時間は遅くなるが正常動作を続けることができる。
【００６４】
割り込みパルス生成回路２７はＳＥＬ信号２５の“Ｌ”→“Ｈ”のレベル変化を検出し、割り込みパルスであるＩＮＴ信号２８を生成出力する。ＣＰＵコア２１はＲＥＦＣＬＫ４１が不定となっても正常動作し、割り込みパルス生成回路２７出力のＩＮＴ信号２８の割り込みを受付け割り込み処理を行うことで、ＲＥＦＣＬＫ４１が不定になったことを認識できる。
【００６５】
なお、図６でＲＥＦＣＬＫ４１がＡポイントで停止または入力端子ｏｐｅｎの場合は、ＳＥＬ信号２５の立ち上がりに同期してＩＮＴ信号２０の割り込みパルスがＣＰＵコア２１に出力されるので、ＣＰＵは割り込み処理に入る。これによりＳＥＬＣＬＫ２３は２倍の周期となりクロックが低下し、ＣＰＵコア２１はメモリ３から割り込み処理プログラムを読出すと同時にＲＥＦＣＬＫ４１が不定になったことを検知する。一方ＣＰＵＣＬＫ２２がＰＬＬ４の最低発振周波数となりクロックが低下するので、メモリアクセス時間が長くなるが、ＭＢＵＳ４８を介してのメモリ３とＣＰＵコア２とのＲＥＡＤ／ＷＲＩＴＥは正常に行われることになる。
【００６６】
上述の通り、ＣＰＵが内蔵されたシステムＬＳＩに外部から入力されるクロック信号ＲＥＦＣＬＫをクロック監視回路で監視し、何らかの原因によりＲＥＦＣＬＫが停止、または入力端子がｏｐｅｎになることで、ＲＥＦＣＬＫが不定になる場合でも自動的にＰＬＬへ固定値を出力、またはクロックを切り替えることになる。これによりＰＬＬ出力のＣＰＵＣＬＫを通常動作周波数以下にして、ＰＬＬの通常動作周波数以上の周波数出力によるＣＰＵコア部の誤動作並びにＣＰＵコアの誤動作によるメモリ内のデータ破壊等を防止することができる。
【００６７】
【発明の効果】
以上説明したように、本発明のクロック制御システムは、システムＬＳＩに外部から入力されるクロック信号を常時監視できるので、クロック信号が何らかの原因により停止した場合でも、ＰＬＬが出力するＣＰＵＣＬＫを通常動作周波数以下にすることで、ＣＰＵコア部の誤動作およびＣＰＵコアの誤動作によりメモリ内のデータ破壊等を防止するという効果を有している。
【図面の簡単な説明】
【図１】本発明のクロック制御システムの一つの実施の形態を示すブロック図である。
【図２】本発明のクロック制御システムの動作を示すタイムチャートである。
【図３】本発明のクロック制御システムの第２の実施の形態を示すブロック図である。
【図４】図３のクロック制御システムの動作を示すタイムチャートである。
【図５】本発明のクロック制御システムの第３の実施の形態を示すブロック図である。
【図６】図５のクロック制御システムの動作を示すタイムチャートである。
【図７】従来のクロック制御システムを示すブロック図である。
【図８】従来のクロック制御システムの動作を示すタイムチャートである。
【符号の説明】
１    システムＬＳＩ
２    ＣＰＵコア
３    メモリ
４    ＰＬＬ
５    クロック切り替え回路
６    Ｎ分周回路
７    クロック監視回路
８    固定値出力回路
９    システムＬＳＩ
１０    ＣＰＵコア
１１    メモリ
１２    ＰＬＬ
１３    システムＬＳＩ
１５    ＣＰＵＣＬＫ
１６    ＳＥＬＣＬＫ
１７    クロック切り替え回路
１８    ＳＥＬ信号
１９    クロック監視回路
２０    システムＬＳＩ
２１    ＣＰＵコア
２２    ＣＰＵＣＬＫ
２３    ＳＥＬＣＬＫ
２４    クロック切り替え回路
２５    ＳＥＬ信号
２６    クロック監視回路
２７    割り込みパルス生成回路
２８    ＩＮＴ信号
４１    ＲＥＦＣＬＫ
４２    ＲＴＣＣＬＫ
４３    ＮＲＥＦＣＬＫ
４４    ＳＥＬ信号
４５    固定値レベル
４６    ＳＥＬＣＬＫ
４７    ＣＰＵＣＬＫ
４８    ＭＢＵＳ
５１    ＲＥＦＣＬＫ
５２    ＣＰＵＣＬＫ
５３    ＭＢＵＳ
【図１】
2004234182.tif 000003
【図２】
2004234182.tif 000004
【図３】
2004234182.tif 000005
【図４】
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【図５】
2004234182.tif 000007
【図６】
2004234182.tif 000008
【図７】
2004234182.tif 000009
【図８】
2004234182.tif 000010