(57)【要約】【課題】画像データに対するノイズ補正処理を効率よく行い得る画像データのノイズ補正処理装置を提供する。【解決手段】各画素毎の画像データと補正データとに基づいて、該画像データからノイズ成分を除去する。アドレス制御部１１は、各画素に対応する補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、補正データ及び画像データをバッファメモリ８に書き込む。【選択図】　　　　図１
2004015657.tif 000002
【特許請求の範囲】
【請求項１】
各画素毎の画像データと補正データとに基づいて、該画像データからノイズ成分を除去する画像データの補正処理装置であって、
前記補正データ及び画像データを格納するためのバッファメモリと、
前記バッファメモリに前記補正データ及び画像データを書き込む書き込み装置と、
前記バッファメモリから、前記補正データ及び画像データをシーケンシャルアクセスにより読み出す読み出し装置とを備え、
前記書き込み装置は、各画素に対応する前記補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、前記補正データ及び画像データを前記バッファメモリに書き込むアドレス制御部を備えたことを特徴とする画像データの補正処理装置。
【請求項２】
前記書き込み装置は、
前記バッファメモリに前記補正データ及び画像データを書き込むための先頭アドレスを設定する中央処理部を備え、
前記アドレス制御部は、前記先頭アドレスに基づいて、前記補正データ及び画像データを書き込むための後続アドレスを生成するアドレス設定部を備えたことを特徴とする請求項１記載の画像データの補正処理装置。
【請求項３】
前記アドレス設定部は、
前記各画素に対応する補正データ及び画像データを連続するアドレスに書き込むようにアドレス信号を生成することを特徴とする請求項２記載の画像データの補正処理装置。
【請求項４】
前記書き込み装置は、
前記バッファメモリに前記補正データ及び画像データを書き込むためのアドレス信号を出力するとともに、前記アドレス制御部にデータマスク指示信号を出力する中央処理部を備え、
前記アドレス制御部は、前記データマスク指示信号に基づいて、前記各画素の補正データ及び画像データを同一アドレスの上位バイトと下位バイトに書き込むように、補正データ及び画像データの書き込み動作時に前記バッファメモリにデータマスク信号を出力するデータマスク信号生成回路を備えたことを特徴とする請求項１記載の画像データの補正処理装置。
【請求項５】
前記アドレス設定部は、前記補正データと画像データとを複数画素分ずつ交互に書き込むようにアドレス信号を生成し、補正演算回路にはバッファメモリから読み出した補正データを一時的に格納する補正データ保持部を備えたことを特徴とする請求項２記載の画像データの補正処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＣＤやＭＯＳ型イメージセンサを撮像素子として使用したビデオカメラ、デジタルスチルカメラ等の画像記録装置に関するものである。
【０００２】
近年、ＣＣＤやＭＯＳ型イメージセンサを撮像素子として使用したビデオカメラ、デジタルスチルカメラでは、画素数の増大が進み、画像処理の高速化及び高画質化が求められている。従って、高画質化のための画像データの処理動作を高速化する必要がある。
【０００３】
【従来の技術】
従来、ＣＣＤやＭＯＳ型イメージセンサ等の撮像素子で得られた画像データを高画質化するために、次のような処理が行われる。
【０００４】
上記撮像素子から出力される画像データには、撮像素子自身が出力するノイズ成分が含まれているので、高画質化するためにはこれらのノイズ成分を除去する必要がある。
【０００５】
そこで、例えばデジタルスチルカメラによる撮像時には、まずシャッターを遮光状態とした状態で撮像素子からノイズ成分のみのデータを取り込み、補正データとしてバッファメモリに取り込む。
【０００６】
次いで、シャッターを透光状態として画像データを取り込みながら、先に取り込んだ補正データとこの画像データとに基づいてノイズ成分を除去する演算を行い、補正後のデータを撮像データとしてバッファメモリに格納する。
【０００７】
このような動作により、撮像素子のノイズ成分を除去したデータが撮像データとしてバッファメモリに格納される。
そして、このような撮像データに対し、種々の画像処理が施された後、記録媒体に格納される。
【０００８】
【発明が解決しようとする課題】
バッファメモリは、連続するアドレスに対し、書き込み動作あるいは読み出し動作を連続して行うシーケンシャルアクセスに対して高速で動作するＳＤＲＡＭ等を使用している。
【０００９】
ところが、上記のような撮像装置では、撮像素子のノイズ成分を除去する処理を行うために、バッファメモリからの補正データの読み出し動作と、補正後の撮像データのバッファメモリへの書き込み動作とが混在する。
【００１０】
従って、バッファメモリに対するアクセス効率が悪く、ノイズ補正処理に時間を要する。また、補正データあるいは画像データの取り込みに際し、取りこぼしが生じて、正確な撮像データを生成できない場合がある。
【００１１】
この発明の目的は、撮像素子から読み出した画像データに対するノイズ補正処理を効率よく行い得る画像データのノイズ補正処理装置を提供することにある。
【００１２】
【課題を解決するための手段】
図１に示す画像データの補正処理装置は、撮像素子４から出力される各画素毎の画像データと補正データとに基づいて、該画像データからノイズ成分を除去する。アドレス制御部１１は、各画素に対応する補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、前記補正データ及び画像データをバッファメモリ８に書き込む。また、中央処理部６は、前記バッファメモリ８に前記補正データ及び画像データを書き込むための先頭アドレスを設定し、前記アドレス制御部１１は、前記先頭アドレスに基づいて、前記補正データ及び画像データを書き込むための後続アドレスを生成するアドレス設定部１３を備える。
【００１３】
【発明の実施の形態】
（第一の実施の形態）
図１は、この発明を撮像装置のノイズ補正処理装置に具体化した第一の実施の形態を示す。
【００１４】
レンズ１は、被写体２から発せられる光を画像としてシャッター３に出力する。シャッター３が透光状態にあるとき、レンズ１で捕らえられた画像は、撮像素子４に入力される。
【００１５】
撮像素子４は、ＣＣＤあるいはＭＯＳ型イメージセンサで構成され、シャッター３が透光状態にあるとき、レンズ１で捕らえられた光を電荷に変換して、多数の画素からなるアナログ画像信号を生成し、Ａ／Ｄ変換器５に出力する。
【００１６】
また、シャッター３が遮光状態にあるとき、撮像素子４は遮光状態において生成される電荷を、ノイズ補正のためのアナログ補正信号として、Ａ／Ｄ変換器５に出力する。遮光状態において生成される電荷は、各画素のノイズ成分である。
【００１７】
前記撮像素子４によるアナログ画像信号及びアナログ補正信号のサンプリングは、ＣＰＵ（中央処理部）６により制御される。
前記Ａ／Ｄ変換器５は、前記ＣＰＵ６の制御に基づいて、撮像素子４から出力されるアナログ補正信号をデジタル信号に変換した補正データと、アナログ画像信号をデジタル信号に変換した画像データとを入出力制御部７に出力する。
【００１８】
入出力制御部７は、前記ＣＰＵ６の制御に基づいて、前記Ａ／Ｄ変換器５から出力される補正データ及び画像データを書き込み動作時にバッファメモリ８に出力する動作と、同バッファメモリ８から読み出される補正データ及び画像データを補正演算回路９に出力する動作とを行う。
【００１９】
前記バッファメモリ８は、例えばＳＤＲＡＭで構成され、この実施の形態では、バーストモードにおいて、一つのコラムアドレス信号に基づいて１６ビットのデータが出力される構成である。
【００２０】
前記補正演算回路９は、前記ＣＰＵ６の制御に基づいて動作し、バッファメモリ８から読み出された補正データ及び画像データに基づいて、画像データからノイズ成分を除去した撮像データを演算して、画像処理回路１０に出力する。
【００２１】
前記画像処理回路１０は、前記ＣＰＵ６の制御に基づいて動作し、前記補正演算回路９で生成された撮像データに対し、例えばＪＰＥＧ等の画像処理を施して記録データを生成し、その記録データを磁気ディスク等の記録媒体への書き込み装置に出力する。
【００２２】
アドレス制御部１１は、前記ＣＰＵ６の制御に基づいて、前記バッファメモリ８に補正データ及び画像データを書き込む際の書き込みアドレスと、同補正データ及び画像データを読み出す際の読み出しアドレスとを生成するものである。
【００２３】
そして、アドレス制御部１１はセレクタ１２とアドレス設定部１３とから構成される。セレクタ１２には、前記ＣＰＵ６からアドレスの初期値ＡＩが入力され、そのセレクタ１２の出力信号はアドレス設定部１３に入力される。
【００２４】
ＣＰＵ６から出力されるアドレスの初期値ＡＩは、バッファメモリ８への補正データの書き込み動作時には、「０」が入力され、バッファメモリ８への画像データの書き込み動作時には「１」が入力される。また、補正データ及び画像データの読み出し動作時には、ＣＰＵ６から出力されるアドレスの初期値ＡＩは「０」となる。
【００２５】
アドレス設定部１３には、前記ＣＰＵ６からアドレス増加数指示信号Ａが入力される。そして、バッファメモリ８への補正データ及び画像データの書き込み動作時には「＋２」が指示され、バッファメモリ８からの補正データ及び画像データの読み出し動作時には、「＋１」が指示される。
【００２６】
そして、アドレス設定部１３は、前記セレクタ１２から出力されるアドレス値をバッファメモリ８にコラムアドレス信号として出力するとともに、そのアドレス値にアドレス増加数指示信号Ａに基づく加算を行った後、セレクタ１２に出力する。
【００２７】
前記セレクタ１２は、ＣＰＵ６から入力される初期値をアドレス設定部１３に出力した後は、クロック信号の立上がりに基づいてアドレス設定部１３から入力されるアドレス値を取り込んで、アドレス設定部１３に出力する。
【００２８】
従って、補正データの書き込み動作時には、アドレス制御部１１からバッファメモリ８に出力されるアドレス値は、０，２，４，６・・・となる。また、画像データの書き込み動作時には、アドレス制御部１１からバッファメモリ８に出力されるアドレス値は、１，３，５，７・・・となる。
【００２９】
バッファメモリ８からの補正データ及び画像データの読み出し動作時には、アドレス制御部１１からバッファメモリ８に出力されるアドレス値は、０，１，２，３，４，５，６・・・となる。このような動作により、ＣＰＵ６はデータの書き込み装置及び読み出し装置として動作する。
【００３０】
次に、上記のように構成されたノイズ補正処理装置の動作を説明する。
まず、シャッター３を遮光状態とした状態で撮像素子４から出力される補正アナログデータがＡ／Ｄ変換器５でデジタル信号に変換されて、補正データとして入出力制御部７を介してバッファメモリ８に格納される。
【００３１】
このとき、ＣＰＵ６からアドレス制御部１１に出力されるアドレス増加数指示信号Ａは「＋２」に設定される。そして、図３（ａ）に示すように、バッファメモリ８ではクロック信号ＣＬＫに基づいてまずロウアドレスＲＯＷが選択され、次いでアドレス制御部１１から出力されるコラムアドレス信号に基づいて選択されるアドレスに補正データが順次書き込まれる。
【００３２】
そのコラムアドレス信号のアドレス値は、０，２，４，６・・・となる。そして、選択された各アドレスに、例えば１画素分の１６ビットの補正データがそれぞれ格納され、撮像素子４の画素数に対応して、ｎ画素分の補正データ０〜ｎ−１が順次書き込まれる。このとき、バッファメモリ８の動作モードは、Ｂｕｒｓｔ　Ｌｅｎｇｔｈは「１」に設定する。
【００３３】
次いで、シャッター３を透光状態とした状態で、前記遮光状態と同様に画像データを取り込む。
このとき、図３（ｂ）に示すように、バッファメモリ８ではクロック信号ＣＬＫに基づいて前記補正データの書き込み動作時と同一のロウアドレスＲＯＷが選択され、次いでアドレス制御部１１から出力されるコラムアドレス信号に基づいて選択されるアドレスに画像データが順次書き込まれる。
【００３４】
そのコラムアドレス信号のアドレス値は、１，３，５，７・・・となる。そして、選択された各アドレスに、例えば１画素分の１６ビットの画像データがそれぞれ格納され、撮像素子４の画素数に対応して、ｎ画素分の画像データ０〜ｎ−１が順次書き込まれる。
【００３５】
このような書き込み動作の結果、図２に示すように、バッファメモリの連続するアドレス０〜２ｎ−１には、ｎ個の画素Ｐ０〜Ｐｎ−１の補正データ及び画像データが連続するアドレスに格納される。
【００３６】
続いて、補正データ及び画像データに基づいて、補正演算回路９で撮像データの演算を行う場合には、ＣＰＵ６からアドレス制御部１１に出力されるアドレス増加数指示信号Ａは「＋１」に設定される。
【００３７】
そして、図３（ｃ）に示すように、バッファメモリ８ではクロック信号ＣＬＫに基づいて前記補正データ及び画像データの書き込み動作時と同一のロウアドレスＲＯＷが選択される。
【００３８】
次いで、アドレス制御部１１から出力されるコラムアドレス信号に基づいて選択されるアドレス０〜２ｎ−１から各画素Ｐ０〜Ｐｎ−１に対応する補正データ及び画像データが順次読み出される。このとき、Ｃａｓ　Ｌａｔｅｎｃｙは「２」に設定されている。
【００３９】
そして、補正演算回路９により読み出された補正データ及び画像データに基づいて、補正後データとして撮像データ０〜ｎ−１が順次演算され、画像処理回路１０に転送される。
【００４０】
上記のように構成されたノイズ補正処理装置では、次に示す作用効果を得ることができる。
（１）撮像素子４から補正データ及び画像データを取り込むとき、バッファメモリ８への書き込み動作のみを行う。従って、バッファメモリ８に対しシーケンシャルな動作のみを行うことができるので、補正データ及び画像データの取り込み動作を高速に行うことができる。
（２）撮像素子４の各画素に対応する補正データ及び画像データをバッファメモリ８の連続するアドレスに格納することができる。従って、補正演算回路９による撮像データの演算処理時には、バッファメモリ８の連続するアドレスから順次データを読み出せば、各画素に対応する補正データ及び画像データを順次読み出すことができる。この結果、撮像データの生成時にバッファメモリ８からの読み出し動作をシーケンシャルな動作のみで行うことができるので、その読み出し動作を高速に行うことができる。
（３）バッファメモリ８に対するアクセス効率を向上させることができるので、補正データ及び画像データの書き込み動作及び読み出し動作以外の他の処理におけるバッファメモリ８に対するアクセス時間の確保が容易となる。従って、補正演算回路９で演算された撮像データのバッファメモリ８への格納、あるいは画像処理回路１０で生成されたデータの記録媒体への転送時に、バッファメモリ８へのアクセスを容易に行うことができる。
（第二の実施の形態）
図４は、この発明を具体化した第二の実施の形態を示す。この実施の形態は、第一の実施の形態のアドレス制御部１１の構成を変更したものであり、その他の構成は第一の実施の形態と同様である。第一の実施の形態と同一構成部分は同一符号を付して説明する。
【００４１】
バッファメモリ８に補正データあるいは画像データを書き込むとき、図５及び図６に示すように、ＣＰＵ６からバッファメモリ８にアドレス０から始まる連続したアドレス信号ＡＤが出力される。
【００４２】
また、バッファメモリ８から補正データ及び画像データを読み出すときにも、ＣＰＵ６からバッファメモリ８にアドレス０から始まる連続したアドレス信号が出力される。
【００４３】
前記ＣＰＵ６は、補正データあるいは画像データのバッファメモリ８への書き込み動作時に、データマスク指示信号ＤＭＣをデータマスク信号生成回路１４に出力する。
【００４４】
データマスク信号生成回路１４は、補正データの書き込み動作時に、前記データマスク指示信号ＤＭＣに基づいてＨレベルのデータマスク信号ＤＱＭＬをバッファメモリ８に出力する。
【００４５】
バッファメモリ８では、Ｈレベルのデータマスク信号ＤＱＭＬに基づいて、図５に示すように、各アドレスで選択される１６ビットの記憶セルのうち、下位８ビットをマスクし、上位８ビットに補正データを書き込むように動作する。
【００４６】
また、データマスク信号生成回路１４は、画像データの書き込み動作時に、前記データマスク指示信号ＤＭＣに基づいてＨレベルのデータマスク信号ＤＱＭＨをバッファメモリ８に出力する。
【００４７】
バッファメモリ８では、Ｈレベルのデータマスク信号ＤＱＭＨに基づいて、図５に示すように、各アドレスデ選択される１６ビットの記憶セルのうち、上位８ビットをマスクし、下位８ビットに画像データを書き込むように動作する。
【００４８】
次に、上記のように構成されたノイズ補正処理装置の動作を説明する。
まず、シャッター３を遮光状態とした状態で撮像素子４から出力される補正アナログデータがＡ／Ｄ変換器５でデジタル信号に変換されて、補正データとして入出力制御部７を介してバッファメモリ８に格納される。
【００４９】
そして、図６（ａ）に示すように、バッファメモリ８ではクロック信号ＣＬＫに基づいてまずロウアドレスＲＯＷが選択され、次いでＣＰＵ６から出力されるコラムアドレス信号に基づいて、アドレス０から順次補正データが書き込まれる。
【００５０】
このとき、データマスク信号生成回路１４からバッファメモリ８に出力されるデータマスク信号ＤＱＭＬがＨレベルとなるため、各アドレスの下位バイトがマスクされ、図５に示すように、上位バイトに補正データが順次書き込まれる。すなわち、各画素Ｐ０〜Ｐｎ−１に対応する補正データ０〜ｎ−１は、各アドレスの上位８ビットに書き込まれる。
【００５１】
このようにして、選択された各アドレスに、例えば１画素分の８ビットの補正データがそれぞれ格納され、撮像素子４の画素数に対応して、ｎ画素分の補正データ０〜ｎ−１が連続するアドレス０〜ｎ−１の上位バイトに順次書き込まれる。このとき、バッファメモリ８のＢｕｒｓｔ　Ｌｅｎｇｔｈは任意である。
【００５２】
次いで、シャッター３を透光状態とした状態で、前記遮光状態と同様に画像データを取り込む。
そして、図６（ｂ）に示すように、バッファメモリ８ではクロック信号ＣＬＫに基づいて前記補正データの書き込み動作時と同一のロウアドレスＲＯＷが選択され、次いでＣＰＵ６から出力されるコラムアドレス信号に基づいて、アドレス０から順次画像データが書き込まれる。
【００５３】
このとき、データマスク信号生成回路１４からバッファメモリ８に出力されるデータマスク信号ＤＱＭＨがＨレベルとなるため、各アドレスの上位バイトがマスクされ、図５に示すように、下位バイトに画像データが順次書き込まれる。すなわち、各画素に対応する画像データは、各アドレスの下位８ビットに書き込まれる。
【００５４】
このようにして、選択された各アドレスに、例えば１画素分の８ビットの画像データがそれぞれ格納され、撮像素子４の画素数に対応して、ｎ画素分の画像データ０〜ｎ−１が連続するアドレス０〜ｎ−１の下位バイトに順次書き込まれる。
【００５５】
このような書き込み動作の結果、図５に示すように、バッファメモリの連続するアドレス０〜ｎ−１には、ｎ個の画素Ｐ０〜Ｐｎ−１の補正データ及び画像データが連続するアドレスに格納される。
【００５６】
続いて、補正データ及び画像データに基づいて、補正演算回路９で撮像データの演算を行う場合には、図６（ｃ）に示すように、バッファメモリ８ではクロック信号ＣＬＫに基づいて前記補正データ及び画像データの書き込み動作時と同一のロウアドレスＲＯＷが選択される。
【００５７】
次いで、ＣＰＵ６から出力されるコラムアドレス信号に基づいて選択されるアドレス０〜ｎ−１の全ビットから各画素Ｐ０〜Ｐｎ−１に対応する補正データ及び画像データが順次読み出される。このとき、Ｃａｓ　Ｌａｔｅｎｃｙは「２」に設定されている。
【００５８】
そして、補正演算回路９により読み出された補正データ及び画像データに基づいて、補正後データとして撮像データ０〜ｎ−１が順次演算され、画像処理回路１０に転送される。
【００５９】
このような動作を行うノイズ補正処理装置では、前記第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図７は、この発明を具体化した第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の補正演算回路９に補正データ保持部９ａを備え、アドレス制御部１１におけるアドレス設定を変更したものであり、その他の構成は第一の実施の形態と同様である。
【００６０】
Ａ／Ｄ変換器５から入出力制御部７を介してバッファメモリ８に格納される補正データは、図８に示すように、画像データの１／２のビット数とする。
これは、補正データが遮光状態でのデータであるため、少ないビット数でも十分なデータ量が得られるからである。
【００６１】
補正データ保持部９ａは、バッファメモリ８から補正データを読み出すとき、その補正データを一時保持可能とするレジスタ等で構成される。
アドレス制御部１１を構成するセレクタ１２及びアドレス設定部１３は、第一の実施の形態と同様な構成である。そして、補正データの書き込み動作時にはＣＰＵ６からセレクタ１２に出力されるアドレス初期値ＡＩは「０」であり、ＣＰＵ６から出力されるアドレス増加数指示信号Ａは、クロック信号ＣＬＫの各サイクル毎に＋１、＋５、＋１、＋５、＋１というように交互に変化する。
【００６２】
また、画像データの書き込み動作時にはＣＰＵ６からセレクタ１２に出力されるアドレス初期値ＡＩは「２」であり、アドレス増加数指示信号Ａは、クロック信号ＣＬＫの各サイクル毎に＋１、＋１、＋１、＋３、＋１、＋１、＋１、＋３というように変化する。
【００６３】
次に、上記のように構成されたノイズ補正処理装置の動作を説明する。
まず、シャッター３を遮光状態とした状態で撮像素子４から出力される補正アナログデータがＡ／Ｄ変換器５でデジタル信号に変換されて、補正データとして入出力制御部７を介してバッファメモリ８に格納される。
【００６４】
このとき、ＣＰＵ６からセレクタ１２に出力されるアドレス初期値ＡＩは「０」であり、アドレス設定部１３に出力されるアドレス増加数指示信号Ａは、クロック信号ＣＬＫの各サイクル毎に＋１、＋５、＋１、＋５、＋１というように設定される。
【００６５】
この結果、図８に示すように、アドレス０に画素Ｐ０，Ｐ１の補正データ０，１が格納され、アドレス１に画素Ｐ２，Ｐ３の補正データ２，３が格納される。また、アドレス６に画素Ｐ４，Ｐ５の補正データ４，５が格納され、アドレス７に画素Ｐ６，Ｐ７の補正データ６，７が格納され、このようにしてｎ画素分の補正データ０〜ｎ−１が順次格納される。
【００６６】
次いで、シャッター３を透光状態とした状態で、前記遮光状態と同様に画像データを取り込む。
このとき、ＣＰＵ６からセレクタ１２に出力されるアドレス初期値ＡＩは「２」であり、アドレス設定部１３に出力されるアドレス増加数指示信号Ａは、クロック信号ＣＬＫの各サイクル毎に＋１、＋１、＋１、＋３、＋１、＋１、＋１、＋３となる。
【００６７】
この結果、図８に示すように、アドレス２に画素Ｐ０の画像データ０が格納され、アドレス３に画素Ｐ１の画像データ１が格納され、このようにして各アドレスにｎ画素分の画像データ０〜ｎ−１が順次格納される。
【００６８】
続いて、バッファメモリ８に格納された補正データ及び画像データに基づいて、補正演算回路９で撮像データの演算を行う場合には、ＣＰＵ６からアドレス制御部１１に出力されるアドレス初期値ＡＩは「０」、アドレス増加数指示信号Ａは「＋１」に設定される。
【００６９】
そして、図９に示すように、バッファメモリ８ではクロック信号ＣＬＫに基づいて前記補正データ及び画像データの書き込み動作時と同一のロウアドレスＲＯＷが選択される。
【００７０】
次いで、アドレス制御部１１から出力されるコラムアドレス信号に基づいて、連続するアドレスから各画素Ｐ０〜Ｐｎ−１に対応する補正データ及び画像データが順次読み出される。
【００７１】
このとき、例えばバッファメモリ８のアドレス０，１から読み出された補正データ０〜３は、補正演算回路９の補正データ保持部９ａに一時的に格納される。そして、続いてアドレス２〜５から画像データ０〜３が読み出されると、補正演算回路９は補正データ０〜３と画像データ０〜３とに基づいて撮像データ０〜３を生成する。
【００７２】
このようにして、読み出された補正データ及び画像データに基づいて、補正演算回路９により撮像データ０〜ｎ−１が順次演算され、画像処理回路１０に転送される。
【００７３】
このような動作を行うノイズ補正処理装置では、前記第一の実施の形態と同様な作用効果を得ることができる。また、補正データを各アドレスに２画素分ずつ格納するので、前記第一の実施の形態に比して、バッファメモリ８内での補正データの格納領域を縮小することができる。
【００７４】
上記実施の形態は、次に示すように変更することもできる。
・前記各実施の形態において、画像データの取り込みの後に補正データを取り込んでもよい。
・第二の実施の形態において、画像データを上位バイト、補正データを下位バイトに格納してもよい。
（付記１）各画素毎の画像データと補正データとに基づいて、該画像データからノイズ成分を除去する画像データの補正処理装置であって、
前記補正データ及び画像データを格納するためのバッファメモリと、
前記バッファメモリに前記補正データ及び画像データを書き込む書き込み装置と、
前記バッファメモリから、前記補正データ及び画像データをシーケンシャルアクセスにより読み出す読み出し装置とを備え、
前記書き込み装置は、各画素に対応する前記補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、前記補正データ及び画像データを前記バッファメモリに書き込むアドレス制御部を備えたことを特徴とする画像データの補正処理装置。
（付記２）前記書き込み装置は、
前記バッファメモリに前記補正データ及び画像データを書き込むための先頭アドレスを設定する中央処理部を備え、
前記アドレス制御部は、前記先頭アドレスに基づいて、前記補正データ及び画像データを書き込むための後続アドレスを生成するアドレス設定部を備えたことを特徴とする付記１記載の画像データの補正処理装置。
（付記３）前記アドレス設定部は、
前記各画素に対応する補正データ及び画像データを連続するアドレスに書き込むようにアドレス信号を生成することを特徴とする付記２記載の画像データの補正処理装置。
（付記４）　前記書き込み装置は、
前記バッファメモリに前記補正データ及び画像データを書き込むためのアドレス信号を出力するとともに、前記アドレス設定部にデータマスク指示信号を出力する中央処理部を備え、
前記アドレス制御部は、前記データマスク指示信号に基づいて、前記各画素の補正データ及び画像データを同一アドレスの上位バイトと下位バイトに書き込むように、補正データ及び画像データの書き込み動作時に前記バッファメモリにデータマスク信号を出力するデータマスク信号生成回路を備えたことを特徴とする付記１記載の画像データの補正処理装置。
（付記５）前記アドレス設定部は、前記補正データと画像データとを複数画素分ずつ交互に書き込むようにアドレス信号を生成し、補正演算回路にはバッファメモリから読み出した補正データを一時的に格納する補正データ保持部を備えたことを特徴とする付記２記載の画像データの補正処理装置。
（付記６）前記補正データは、画像データの半分のデータ量として、一つのアドレスに２画素分の補正データを格納することを特徴とする付記５記載の画像データの補正処理装置。
（付記７）付記１乃至６のいずれかの補正処理装置を備えた画像記録装置。
【００７５】
【発明の効果】
以上詳述したように、この発明は撮像素子から読み出した画像データに対するノイズ補正処理を効率よく行い得る画像データのノイズ補正処理装置を提供することができる。
【図面の簡単な説明】
【図１】第一の実施の形態を示すブロック図である。
【図２】バッファメモリへのデータ格納イメージ示す説明図である。
【図３】第一の実施の形態の動作を示すタイミング波形図である。
【図４】第二の実施の形態を示すブロック図である。
【図５】バッファメモリへのデータ格納イメージ示す説明図である。
【図６】第二の実施の形態の動作を示すタイミング波形図である。
【図７】第三の実施の形態を示すブロック図である。
【図８】バッファメモリへのデータ格納イメージ示す説明図である。
【図９】第三の実施の形態の動作を示すタイミング波形図である。
【符号の説明】
４　　　　　撮像素子
８　　　　　バッファメモリ
６　　　　　中央処理部（ＣＰＵ）
１１　　　　アドレス制御部
１３　　　　アドレス設定部
【図１】
2004015657.tif 000003
【図２】
2004015657.tif 000004
【図３】
2004015657.tif 000005
【図４】
2004015657.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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