(57)【要約】【課題】充分な容量と電導性を具えた記憶コンデンサーを提供する。【解決手段】基層２０を用意して、この基層２０上に好ましくはポリシリコンからなる半導体層を施与し、半導体層中に下側電極の領域を画定し、下側電極領域に好ましくは二酸化ケイ素からなる絶縁層２４を施与し、好ましくは金属からなりドーパント通路を内部に具えた上側電極５７を絶縁層上に形成し、ドーパント通路を通って下側電極の領域をドーピングして下側電極を形成する。【選択図】　　　　図５
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【特許請求の範囲】
【請求項１】
基層と、基層上に形成されて半導体材料からなる下側電極と、下側電極上に形成された絶縁層と、絶縁層上に形成された上側電極とを有してなり、該上側電極のドーパント通路を通ってドーパントが下側電極に至ることを特徴とする平型ディスプレー装備記憶コンデンサー。
【請求項２】
平型ディスプレーが低温ポリシリコン（ＬＴＰＳ）ＴＦＴ−ＬＣＤであり、基層が透明基層であり、下側電極がドーピングされたポリシリコンからなり、絶縁層が二酸化ケイ素からなり、上側電極が金属からなることを特徴とする請求項１に記載の記憶コンデンサー。
【請求項３】
ディスプレーがトップゲートＴＦＴＬＣＤであり、下側電極がＬＣＤのトップゲートＴＦＴのドレイン電極に電気的に接続されていることを特徴とする請求項１に記載の記憶コンデンサー。
【請求項４】
上側電極が櫛状、魚骨状および網状からなる群から選ばれたひとつの形状であることを特徴とする請求項１に記載の記憶コンデンサー。
【請求項５】
基層を用意し、該基層上に半導体層を施与し、半導体層中に下側電極領域を画定し、下側電極領域に絶縁層を施与し、ドーパント通路を内部に具えた上側電極を絶縁層上に形成し、ドーパント通路を通って下側電極領域をドーピングして下側電極を形成することを特徴とする平型ディスプレーを装備記憶コンデンサーの製造方法。
【請求項６】
下側電極領域が半導体層上に実施されたマイクロ写真平版処理により画定されることを特徴とする請求項５に記載の方法。
【請求項７】
金属層上に実施されたマイクロ写真平版処理により上側電極が櫛状、魚骨状または網状の形状に形成されることを特徴とする請求項５に記載の方法。
【請求項８】
ドーピングするに際して、平版ディスプレーのＴＦＴのソース／ドレイン形成と同時に実施されることを特徴とする請求項５に記載の方法。
【請求項９】
基層を用意し、第１の半導体層を基層上に施与し、半導体層中に下側電極領域を画定し、下側電極領域上に絶縁層を施与し、絶縁層上に第２の半導体層を施与し、第２の半導体層中に上側電極領域を画定し、第１のドーピング強度で第１のドーピング操作を実施して下側電極領域中にドーパントを提供し、第１のドーピング強度より弱い第２のドーピング強度で第２のドーピング操作を実施して上側電極領域中にドーパントを提供することを特徴とする平型ディスプレー装備記憶コンデンサーの製造方法。
【請求項１０】
第１のドーピング操作が第２のドーピング操作の前後いずれかに実施されることを特徴とする請求項９に記載の方法。
【請求項１１】
第１と第２のドーピング操作が連続して実施されることを特徴とする請求項９に記載の方法。
【請求項１２】
基層と、基層上に形成されて第１のドーピングされた外因性半導体材料からなる下側電極と、下側電極上に形成された絶縁層と、絶縁層上に形成されて第２のドーピングされた外因性半導体材料からなる上側電極とを有してなる平型ディスプレー装備記憶コンデンサー。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は平型ディスプレー装備記憶コンデンサーとその製造方法に係るものであり、より詳しくは薄膜トランジスター液晶ディスプレー（ＴＦＴ−ＬＣＤ）に応用された記憶コンデンサーおよびその製造方法に係るものである。
【０００２】
【従来技術】
今日ＬＣＤは携帯電話、デジタルスチルカメラ（ＤＳＣ）、デジタルビデオカム（ＤＶＣ）、カムコーダー、衛星航法システム（ＧＰＳ）、パーソナルデジタルアシスタンス（ＰＤＡ）、パソコン（ＰＣ）、ノートブックおよびテレビ（ＴＶ）など多くの分野に応用されている。
【０００３】
ＬＣＤは重要な役割を果たしており、薄さ、低エネルギー消費、高分解能、超軽量などのような特性がより遥かに将来発展する傾向にある。
【０００４】
種々の種類のＬＣＤのなかで、ＴＦＴ−ＬＣＤは今までのところもっとも一般的な平型ディスプレーである。図１に示すのはＴＦＴ−ＬＣＤの１ピクセルセルの回路図である。このピクセルセルは主としてスイッチユニット（ＴＦＴ）１１、ＬＣＤユニット１２、記憶コンデンサー１３からなるものである。
【０００５】
記憶コンデンサー１３はコンデンサー構造のＬＣＤユニット１２に電気的に並列接続されていて、ＬＣＤの帯電記憶容量を補う。でなければスイッチユニット１１を切った後の電圧漏れの故にＬＣＤユニット１２の電圧が顕著に降下してしまうので好ましくない。
【０００６】
低温ポリシリコン法（ＬＴＰＳ）はＬＣＤのＴＦＴアレイを製造すべく開発された。この方法は電子移動度が無定形シリコン（ａ−Ｓｉ）よりも１００倍を超えて速いという特性を有しており、これはなぜ低温シリコンの各ピクセルが無定形シリコンに比べて速い反応時間と小さな全体寸法を有しているかを説明している。
【０００７】
図２は補助的な金属酸化物半導体（ＣＭＯＳ）製造法によりトップゲートＬＴＰＳ−ＴＦＴを製造する方法である。
【０００８】
図２ａにおいて、バッファー層２１（例えば二酸化ケイ素層）と外因性無定形シリコン（ｉ−ａ−Ｓｉ）層がガラス基層２０上に形成される。外因性無定形シリコン層はレーザー結晶化法により外因性ポリシリコン（ｉ−ｐ−Ｓｉ）層に変態される。マイクロ写真平版処理とエッチング処理の後で、第１の外因性ポリシリコン構造体２２１と第２の外因性ポリシリコン構造体２２２と第３の外因性ポリシリコン構造体２２３とが図２ｂに示すように形成されて、後程それぞれｎ−チャンネルＴＦＴ、ｐ−チャンネルＴＦＴおよび記憶コンデンサーの部品として提供される。
【０００９】
図２ｂに示す構造上にフォトレジスト層が堆積される。その後マイクロ写真平版処理が実施されて、第１の外因性ポリシリコン構造体２２１および第２の外因性ポリシリコン構造体２２２上にマスク２３が形成される。さらに図２ｃにおいては、フォトレジスト２３をマスクとしてｎ＋−ドーピングがポリシリコン層上に実施され、ｎ−チャンネルＴＦＴのソース／ドレイン領域２２１１および記憶コンデンサーの下側電極２２３１が画定される。
【００１０】
フォトレジスト２３を除いた後、絶縁層（例えば二酸化ケイ素層）が得られた構造体上に施与されて図２ｄに示すようにゲート絶縁層２４が形成される。
【００１１】
図２ｅにおいてゲート絶縁層２４上にゲート金属層がスパターされた後、ゲート金属層は成形エッチングされてゲート金属構造体２５１と記憶コンデンサーの上側電極２５２とが形成される。ここでゲート金属構造体２５１は後続の軽ｎ−―ドーピング工程のマスクとして機能して、軽ドーピングドレイン構造２２１２が形成される。
【００１２】
その後得られた構造体に他のフォトレジスト層が施与され、成形エッチングされてｎ−チャンネルＴＦＴおよび記憶コンデンサー領域上にマスク２６が形成される。ついでｐ＋−ドーピング工程が実施されて、図２ｆに示すようにｐ−チャンネルＴＦＴ領域のソース／ドレイン電極２２２１が形成される。
【００１３】
フォトレジストマスク２６を除いた後、層間誘電層２７が提供され、図２ｇに示すように適宜な位置で誘電層２７を貫通して複数の接点孔２８が生成される。ついでスパターにより金属層が堆積されて接点孔２８を満たし、成形エッチングにより記憶コンデンサーのゲート接点構造体２９０、ソース／ドレイン接点構造体２９１および電極接点構造体２９２が形成される。
【００１４】
上記の構造体中にあって、記憶コンデンサーの下側電極２２３１は高ドーピングｎ＋−ポリシリコンからなり秀れた電導性を帯びている。したがって、下側電極２２３１および上側電極２５２により提供される容量はほとんどのケースに充分である。
【００１５】
ＬＤＤ構造の存在が重要でないケースにおいては、上記の方法はコスト的に不充分である。したがってＬＤＤ構造関連工程を省略して方法が開発され、製造コストを低減している。
【００１６】
その一例を図３ａ、３ｂに示す。図２ａ、２ｂに示したのと同じ工程の後、ゲート絶縁層２４（例えば二酸化ケイ素層）とゲート金属層とが得られた構造体上に施与される。写真平版処理が実施されてゲート金属層を成形し、第１の外因性ポリシリコン構造体２２１、第２の外因性ポリシリコン構造体２２２、第３の外因性ポリシリコン構造体２２３上にゲート構造体３５、３６と上側電極３７とが形成される。
【００１７】
ゲート構造体３５、３６は第１の外因性ポリシリコン構造体２２１、第２の外因性ポリシリコン構造体２２２よりも寸法が小さく、上側電極３７は第３の外因性ポリシリコン構造体２２３よりも小さい。その後フォトレジスト層が堆積成形されて、第２の外因性ポリシリコン構造体２２２上にフォトレジスト（マスク）３８が形成される。
【００１８】
ついでｎ＋−ドーピングがマスク３８から露出する部分に実施されて、ｎ−チャンネルＴＦＴのソース／ドレイン電極が画定される。続く工程は図２ｆ〜２ｈと同じなので省略する。
【００１９】
この方法ではｎ＋−ドーピング処理より前に上側電極３７が形成される。図３ｂまたは３ｃに示すように上側電極３７による遮蔽の故に、第３の外因性ポリシリコン構造体２２３はｎ＋−ドーピング処理ではよく画定できない。したがって記憶コンデンサーの電導性は充分ではない。
【００２０】
ときおりｎ―チャンネルＴＦＴまたはｐ−チャンネルＴＦＴのいずれかが本質的に必要であるので、ＴＦＴマトリックス中に形成される。図４ａ、４ｂにｐ−チャンネルＴＦＴのみが形成される例を示す。ｎ−チャンネルＴＦＴ領域に独特な工程を省略したことを除いて、工程と参照数字は図３ａ、３ｂの場合と同じである。
【００２１】
ｐ−チャンネルＴＦＴのソース／ドレイン電極を形成するためのｐ＋−ドーピング工程と一緒に、第３の外因性ポリシリコン構造体２２３がドーピングされて記憶コンデンサーの下側電極を形成する。つづく処理は図２ｇ、２ｈに示すものと同じであるので説明を省略する。上側電極３７による遮蔽の故に、下側電極はｐ＋ドーピング処理によってはよく画定されない。したがって記憶コンデンサーの電導性は充分ではない。
【発明が解決しようとする課題】
【００２２】
以上の記載から明らかなように、従来の記憶コンデンサーはいずれも電導性や容量の点で不充分なものであった。
【００２３】
かかる従来技術の現状に鑑みてこの発明の目的は充分な容量と電導性を具えた記憶コンデンサーを提供することにある。
【課題を解決するための手段】
【００２４】
第１の発明にあっては、基層と、基層上に形成されて半導体材料からなる下側電極と、下側電極上に形成された絶縁層と、絶縁層上に形成された上側電極とをもって記憶コンデンサーを構成し、該上側電極のドーパント通路を通ってドーパントが下側電極に至るように構成したことを要旨とするものである。
【００２５】
一実施例においては、下側電極はドーピングされたポリシリコンからなり、絶縁層は二酸化ケイ素からなり、上側電極は金属からなるものである。
【００２６】
上側電極は櫛状、魚骨状および網状からなる群から選ばれた形状とするのが望ましく、その内部にドーパント通路を形成する。
【００２７】
また第２の発明にあっては、基層を用意し、該基層上に半導体層を施与し、半導体層中に下側電極領域を画定し、下側電極領域に絶縁層を施与し、ドーパント通路を内部に具えた上側電極を絶縁層上に形成し、ドーパント通路を通って下側電極領域をドーピングして下側電極を形成することを要旨とするものである。
【００２８】
下側電極領域は半導体層上で実施されたマイクロ写真平版処理で画定するのが望ましい。また上側電極は金属層上に実施されたマイクロ写真平版処理によりドーパント通路で形成するのが望ましい。
【００２９】
ドーピング工程は平型ディスプレーのＴＦＴのソース／ドレイン形成と一緒に実施するのが望ましい。
【００３０】
また第３の発明にあっては、基層を用意し、第１の半導体層を基層上に施与し、半導体層中に下側電極領域を画定し、下側電極領域上に絶縁層を施与し、絶縁層上に第２の半導体層を施与し、第２の半導体層中に上側電極領域を画定し、第１のドーピング強度で第１のドーピング操作を実施して下側電極領域中にドーパントを提供し、第１のドーピング強度より弱い第２のドーピング強度で第２のドーピング操作を実施して上側電極領域中にドーパントを提供することを要旨とするものである。
【００３１】
第１と第２の半導体層はポリシリコンから形成するのが望ましい。
【００３２】
第１のドーピング操作は第２のドーピング操作の前後に実施できる。両ドーピング操作は連続して実施するのが望ましい。
【００３３】
さらに第４の発明の記憶コンデンサーにおいては、基層と、基層上に形成されて第１のドーピングされた外因性半導体材料からなる下側電極と、下側電極上に形成された絶縁層と、絶縁層上に形成されて第２のドーピングされた外因性半導体材料からなる上側電極とを有してなるものである。
【００３４】
第１と第２のドーピングされた外因性半導体材料はともにポリシリコンであるのが望ましい。
【００３５】
下側電極はＬＣＤのトップゲートＴＦＴのドレイン電極に電気的に接続されているのが望ましい。
【００３６】
【実施例】
図５に示すのはＬＤＤなしのトップゲートＬＴＰＳ−ＴＦＴをＣＭＯＳ法によりガラス基層上にこの発明の製造する工程を示す。
【００３７】
図５ａにおいて、プラズマ強化化学蒸法（ＰＥＣＶＤ）により厚さ６００ｎｍのバッファー層２１がガラス基層２０上に形成される。バッファー層２１は二酸化ケイ素層、窒化ケイ素層またはこれらの組合せである。
【００３８】
ついでＰＥＣＶＤ法により厚さ５０ｎｍの外因性無定形シリコン層がバッファー層２１上に形成される。４００℃で３０分間脱水素の後に、該シリコン層は、レーザーなまし法により、外因性ポリシリコン層２２に変態される。レーザーエネルギーは１００ショットで４００ｍＪ／ｃｍ２である。マイクロ写真平版処理とエッチング処理後、図５ｂに示すような第１の外因性ポリシリコン構造体２２１、第２の外因性ポリシリコン構造体２２２および第３の外因性ポリシリコン構造体２２３が形成される。後程これらはｎ―チャンネルＴＦＴ、ｐ−チャンネルＴＦＴおよび記憶コンデンサーの一部として提供される。
【００３９】
図５ｃにおいて、ＰＥＣＶＤ法により図５ｂの構造がゲート絶縁体２４（例えば１００ｎｍ二酸化ケイ素層）により被覆される。ついでゲート金属層がゲート絶縁体２４上に厚さ２００ｎｍでスパターされる。ゲート金属層の材料としてはクロム、タングステン、タンタル、アルミニウムまたは銅が選ばれる。
【００４０】
マイクロ写真平版処理によりゲート金属層が形付けられて第１の外因性ポリシリコン構造体２２１、第２の外因性ポリシリコン構造体２２２および第３の外因性ポリシリコン構造体２２３上にゲート構造体３５、３６および上側電極５７が形成される。上側電極５７は内部にある数の孔または隙間を有しており、これらがドーパント通路として機能する。
【００４１】
上側電極５７の形状は例えば櫛状、魚骨状または網状である。図５ｅにこれを明示する。勿論従来からの多孔性構造の方形電極であってもよい。隙間の寸法は約１０μｍである。上側電極５７の特殊な形状の目的はドーパントが第３の外因性ポリシリコン構造体２２３（下側電極）に達する通路を与えることにある。
【００４２】
フォトレジスト３８を第２の外因性ポリシリコン構造体２２２上に形成する工程および第１の外因性ポリシリコン構造体２２１および第３の外因性ポリシリコン構造体２２３の露出部分にＢＨＸを埋没させる工程が図５ｄに示すようにその後実施される。ドーピング濃度は約１０１５ｃｍ−２である。第３の外因性ポリシリコン構造体２２３はかくして効果的にドーピングされる。第３の外因性ポリシリコン構造体２２３中におけるドーパントの分散効果により、高ドーピングのｎ＋−ポリシリコン電極が形成される。かくして第３の外因性ポリシリコン構造体２２３の電導性が改善される。
【００４３】
その後で、図２ｆに示すような方法でｐ−チャンネルＴＦＴのためにＰ＋−ドーピング処理が実施される。この工程では６００ｎｍ中間誘電層（例えば二酸化ケイ素層）を成長させ、中間誘電層の反応性イオンエッチング（ＲＩＥ）により接点孔を形成し、４００ｎｍ金属層（例えばアルミニウム層）をスパターし、これを図２ｇ、２ｈに示すように電極接続ラインに成形する。これらの工程は当業者公知のものである。
【００４４】
第２の実施例におけるＰＭＯＳ法を図６ａに示す。バッファー層２１と外因性無定形シリコン層とがガラス基層２０上に形成される。該シリコンはレーザー結晶化法によりポリシリコン層に変態される。マイクロ写真平版処理とエッチングの後に、第２の外因性ポリシリコン構造体２２２と第３の外因性ポリシリコン構造体２２３が形成され、後にｐ−チャンネルＴＦＴおよび記憶コンデンサーの部品として提供される。
【００４５】
ついでこれらの構造体はゲート絶縁体２４とゲート金属層により被覆される。マイクロ写真平版処理によりゲート金属層が成形され、かくして第２の外因性ポリシリコン構造体２２２、第３の外因性ポリシリコン構造体２２３上にドーパント通路を具えたゲート構造体３６、上側電極５７が形成される。
【００４６】
図６ｂにおいては、第２の外因性ポリシリコン構造体２２２、第３の外因性ポリシリコン構造体２２３がｐ＋ドーピングされる。第３の外因性ポリシリコン構造体２２３は上側電極５７を貫通するドーパント通路を介してドーピングされる。したがって第３の外因性ポリシリコン構造体２２３は効果的にドーピングされ、その電導性が顕著に改善される。
【００４７】
図７に第３の実施例を示すが、ここでは外因性シリコンを用いて上側電極７１と下側電極７０とを形成する。この実施例ではドーパント通路がなくともドーパントは上側電極７１を透通できるので、上側電極７１は連続構造を有している。
【００４８】
図７ａに示すように第１のドーピング工程を実施して、下側電極７０にドーパントを供給する。埋没深さは下側電極７０を高度にドーピングするに充分なものでなけらばならなく、例えばドーピング強度は１０ＫｅＶ、１０１５ｃｍ−２とする。
【００４９】
図７ｂに示すような第２のドーピング工程を実施して上側電極７１にドーパントを供給し、ドーピング強度２００ＫｅＶ、１０１５ｃｍ−２で上側電極７１を高度にドーピングする。
【図面の簡単な説明】
【図１】ＴＦＴ−ＬＣＤの１個のピクセルセルを示す回路図である。
【図２】ガラス基層上にトップゲートＬＴＰＳ−ＴＦＴを製造する従来のＣＭＯＳ法を示す概念図である。
【図３】ＬＤＤ構造なしのトップゲートＬＴＰＳ−ＴＦＴを製造する他の従来法を示す概念図である。
【図４】トップゲートＬＴＰＳ−ＴＦＴ製造のための従来のＰＭＯＳ法を示す概念図である。
【図５】この発明の一実施例によりトップゲートＬＴＰＳ−ＴＦＴを製造するＣＭＯＳ法を示す概念図である。
【図６】この発明の他の実施例によりトップゲートＬＴＰＳ−ＴＦＴを製造するＰＭＯＳ法を示す概念図である。
【図７】この発明のさらに他の実施例によりトップゲートＬＴＰＳ−ＴＦＴを製造する方法を示す概念図である。
【符号の説明】
２０：　基層
２１：　バッファー層
２２：　ポリシリコン層
２７：　誘電層
３５、３６：　ゲート構造体
３７：　上側電極
３８：　フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成15年2月13日(2003.2.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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