(57)【要約】【課題】ＰＬＬ回路を用いて、ある基準周波数クロックと所定比の関係にある、第１〜第３基準周波数クロック等を、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎで得ること。【解決手段】第１基準周波数クロックが基準クロックとして第１ＰＬＬ回路に入力され、この基準クロックと第１所定比の関係にある中間周波数クロックを発生する。この中間周波数クロックが第２ＰＬＬ回路及び第３ＰＬＬ回路に入力され、この中間周波数クロックの周波数と第２所定比の関係にある第２基準周波数クロック及びその中間周波数クロックの周波数と第３所定比の関係にある第３基準周波数クロックを発生する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
少なくとも第１周波数クロックと、第２周波数クロックと、第３周波数クロックとを発生するクロック生成システムであって、
前記第１周波数クロックが基準クロックとして入力され、この基準クロックと第１所定比の関係にある中間周波数クロックを発生するための第１ＰＬＬ回路と、
前記中間周波数クロックが入力され、この中間周波数クロックの周波数と第２所定比の関係にある前記第２周波数クロックを発生するための第２ＰＬＬ回路と、
前記中間周波数クロックが入力され、この中間周波数クロックの周波数と第３所定比の関係にある前記第３周波数クロックを発生するための第３ＰＬＬ回路とを備えることを特徴とするクロック生成システム。
【請求項２】
前記第２周波数クロックは、前記第２ＰＬＬ回路の出力クロックを所定分周比で分周して得るものであり、
前記第３周波数クロックは、前記第３ＰＬＬ回路の出力クロックを所定分周比で分周して得るものであることを特徴とする、請求項１記載のクロック生成システム。
【請求項３】
前記第２ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第１群の複数の分周器を有し、
前記第１群の複数の分周器から、前記第２周波数クロック及びこの第２周波数クロックと所定比の関係にある複数のクロックを含む第２周波数系列のクロック群を出力し、
前記第３ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第２群の複数の分周器を有し、
前記第２群の複数の分周器から、前記第３周波数クロック及びこの第３周波数クロックと所定比の関係にある複数のクロックを含む第３周波数系列のクロック群を出力し、
前記第１周波数クロックを所定分周比で分周する少なくとも１つの分周器を有し、
前記第１周波数クロック及び、前記１つの分周器からの前記第１周波数クロックと所定比の関係にある少なくとも１つのクロックを含む第１周波数系列のクロックを出力することを特徴とする、請求項１記載のクロック生成システム。
【請求項４】
前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであることを特徴とする、請求項１ないし３記載のクロック生成システム。
【請求項５】
前記第１周波数クロックは３３．８６８８ＭＨｚであり、前記第２周波数クロックは２７ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであることを特徴とする、請求項１ないし３記載のクロック生成システム。
【請求項６】
前記第１周波数クロックは３６．８６４ＭＨｚであり、前記第２周波数クロックは２７ＭＨｚであり、前記第３周波数クロックは３３．８６８８ＭＨｚであることを特徴とする、請求項１ないし３記載のクロック生成システム。
【請求項７】
少なくとも第１周波数クロックと、第２周波数クロックと、第３周波数クロックとを発生するクロック生成システムであって、
基準クロックが入力され、前記基準クロックと第１所定比の関係にある前記第１周波数クロックを発生するための第１ＰＬＬ回路と、
前記基準クロックが入力され、前記基準クロックと第２所定比の関係にある前記第２周波数クロックを発生するための第２ＰＬＬ回路と、
前記基準クロックが入力され、前記基準クロックと第３所定比の関係にある前記第３周波数クロックを発生するための第３ＰＬＬ回路と、を備えることを特徴とするクロック生成システム。
【請求項８】
前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであることを特徴とする、請求項７記載のクロック生成システム。
【請求項９】
前記第１ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第１群の複数の分周器を有し、
前記第１群の複数の分周器から、前記第１周波数クロック及びこの第１周波数クロックと所定比の関係にある複数のクロックを含む第１周波数系列のクロック群を出力し、
前記第２ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第２群の複数の分周器を有し、
前記第２群の複数の分周器から、前記第２周波数クロック及びこの第２周波数クロックと所定比の関係にある複数のクロックを含む第２周波数系列のクロック群を出力し、
前記第３ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第３群の複数の分周器を有し、
前記第３群の複数の分周器から、前記第３周波数クロック及びこの第３周波数クロックと所定比の関係にある複数のクロックを含む第３周波数系列のクロック群を出力することを特徴とする、請求項７、８記載のクロック生成システム。
【請求項１０】
少なくとも第１周波数クロックと、第２周波数クロックと、第３周波数クロックと、前記第１周波数クロックの２倍の周波数である第４周波数クロックを発生するクロック生成システムであって、
前記第１周波数クロックが基準クロックとして入力され、この基準クロックと第１所定比の関係にある中間周波数クロックを発生するための第１ＰＬＬ回路と、
前記第１ＰＬＬ回路の出力クロックを所定の分周比で分周して、前記第４周波数クロックを発生するための第４周波数クロック用分周器と、
前記中間周波数クロックが入力され、この中間周波数クロックの周波数と第２所定比の関係にある前記第２周波数クロックを発生するための第２ＰＬＬ回路と、
前記中間周波数クロックが入力され、この中間周波数クロックの周波数と第３所定比の関係にある前記第３周波数クロックを発生するための第３ＰＬＬ回路とを備えることを特徴とするクロック生成システム。
【請求項１１】
前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであり、前記第４周波数クロックは５４ＭＨｚであることを特徴とする、請求項１０記載のクロック生成システム。
【請求項１２】
前記第２ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第１群の複数の分周器を有し、
前記第１群の複数の分周器から、前記第２周波数クロック及びこの第２周波数クロックと所定比の関係にある複数のクロックを含む第２周波数系列のクロック群を出力し、
前記第３ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第２群の複数の分周器を有し、
前記第２群の複数の分周器から、前記第３周波数クロック及びこの第３周波数クロックと所定比の関係にある複数のクロックを含む第３周波数系列のクロック群を出力し、
前記第１周波数クロックを所定分周比で分周する少なくとも１つの分周器を有し、
前記第１周波数クロック、前記第４周波数クロック及び、前記１つの分周器からの前記第１周波数クロックと所定比の関係にある少なくとも１つのクロックを含む第１周波数系列のクロックを出力することを特徴とする、請求項１０、１１記載のクロック生成システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ある１つの周波数クロックに基づいて、このクロックの周波数と所定比の関係にある、第１基準周波数クロック、第２基準周波数クロック、第３基準周波数クロック等を発生するクロック生成システムに関し、特にＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）システムに必要な複数の基準周波数クロックを発生するのに適したクロック生成システムに関する。
【０００２】
【従来の技術】
従来から、ＤＶＤプレーヤ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ等のＤＶＤを用いるＤＶＤシステムにおいては、基準周波数クロックとして、少なくともビデオ用の第１基準周波数２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２基準周波数３３．８６８８ＭＨｚ系列（サンプリング周波数４４．１ｋＨｚの整数倍）のクロック、及びサウンド用（特に、ＤＶＤ用）の第３基準周波数３６．８６４ＭＨｚ系列（サンプリング周波数４８ｋＨｚ及び３２ｋＨｚの整数倍）のクロックを、必要としている。
【０００３】
これら３つの基準周波数系列のクロックは、それぞれ個々に発振モジュールを使用することにより得ることができる。しかし、この方法では、必要な基準周波数毎に発振モジュールを設けるから、クロック生成システムのコストが高くなってしまう。そこで、このコストを低減するために、参考例として示す図７のクロック生成システムのように、３つのうちの１つの基準周波数クロックを基準として、他の２つの基準周波数系列のクロックをＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を用いて生成することが考えられる。この図７は、発明者が本発明に至る過程において案出した参考例であり、従来例ではない。
【０００４】
この図７では、発振モジュールによって発生された第１基準周波数クロックＦｒ１（２７ＭＨｚ）を基準として、他の２つの第２基準周波数Ｆｒ２（３３．８６８８ＭＨｚ）系列のクロック、及び第３基準周波数Ｆｒ３（３６．８６４ＭＨｚ）系列のクロックを生成するようにしている。
【０００５】
この図７において、第１ＰＬＬ回路７０ａでは、第１分周器７１ａは入力された２７ＭＨｚの第１基準周波数クロックＦｒ１を１／６２５に分周して位相比較器（以下、ＰＤ）７３ａの一方の比較入力Ｐ１とする。第２分周器７２ａはＰＬＬ回路７０ａの出力を１／３１３６に分周してＰＤ７３ａの他方の比較入力Ｐ２とする。ＰＤ７３ａは２入力Ｐ１，Ｐ２の位相を比較し、その位相差に応じた比較出力を発生する。この比較出力が低域ろ波器（以下、ＬＰＦ）７４ａで平滑されて、電圧制御発振器（以下、ＶＣＯ）７５ａの制御入力となる。ＶＣＯ７５ａは、制御入力に応じて、その発振周波数が制御され、ＰＤ７３ａの２入力の周波数及び位相が一致するように制御される。このＰＬＬのループ利得は大きいので、残留する制御偏差はきわめて小さくなる。したがって、ＶＣＯ７５ａから出力される周波数は分周器７１ａ、７２ａの分周比に応じて、１３５．４７５２（＝２７×３１３６／６２５）ＭＨｚに変換される。
【０００６】
このＶＣＯ７５ａの出力周波数が、分周器７６ａで１／４分周されて、第２基準周波数クロックＦｒ２が出力される。さらに、この第２基準周波数クロックＦｒ２と特定の周波数関係にある２２．５７９２ＭＨｚ、１６．９３４４ＭＨｚ、１１．２８９６ＭＨｚが、１／６分周器７７ａ、１／８分周器７８ａ、１／１２分周器７９ａにより、ＶＣＯ７５ａの出力周波数がそれぞれ分周されて形成される。これらの第２基準周波数系列Ｆｒ２ｓの各クロックはいずれも、ＣＤ用のサンプリング周波数４４．１ｋＨｚの整数倍の周波数である。
【０００７】
また、第２ＰＬＬ回路７０ｂでも基本的な動作は、第１ＰＬＬ回路７０ａと同様である。ただ、第１分周器７１ｂの分周比は１／３７５であり、第２分周器７２ｂの分周比は１／２０４８である。ＶＣＯ７５ｂから出力される周波数は分周器７１ｂ、７２ｂの分周比に応じて、１４７．４５６（＝２７×２０４８／３７５）ＭＨｚに変換される。なお、７３ｂはＰＤであり、７４ｂはＬＰＦである。
【０００８】
このＶＣＯ７５ｂの出力周波数が、分周器７６ｂで１／４分周されて、第３基準周波数クロックＦｒ３が出力される。さらに、この第３基準周波数クロックＦｒ３と特定の周波数関係にある２４．５７６ＭＨｚ、１８．４３２ＭＨｚ、１２．２８８ＭＨｚが、１／６分周器７７ｂ、１／８分周器７８ｂ、１／１２分周器７９ｂにより、ＶＣＯ７５ｂの出力周波数がそれぞれ分周されて形成される。これらの第３基準周波数系列Ｆｒ３ｓの各クロックはいずれも、ＤＶＤ音声用のサンプリング周波数４８ｋＨｚ及び３２ｋＨｚの整数倍の周波数である。
【０００９】
また、第１基準周波数クロックＦｒ１及びそれが１／２分周器７６ｄで分周された１３．５ＭＨｚのクロックからなる第１基準周波数系列Ｆｒ１ｓの各クロックが、出力される。
【００１０】
したがって、これら第１〜第３基準周波数系列Ｆｒ１ｓ〜Ｆｒ３ｓの各クロックから、それぞれ必要な周波数クロックを選択して利用することになる。
【００１１】
【発明が解決しようとする課題】
この図７のクロック生成システムのＳ／Ｎ（信号対雑音比）を、Ｓ／Ｎ理論に基づいて算出すると、つぎのようになる。代表して、第２基準周波数系列Ｆｒ２ｓについて検討する。まず、第１基準周波数クロックＦｒ１を６２５分周すると、この分周に伴いＳ／Ｎは、２０ｌｏｇ６２５［ｄＢ］、だけ改善される。第１分周器７１ａの出力におけるＳ／Ｎ［ｄＢ］は、計算上は、第１基準周波数クロックのＳ／Ｎ［ｄＢ］＋２０ｌｏｇ６２５［ｄＢ］となる。ここで、第１基準周波数クロックのＳ／Ｎを８０［ｄＢ］と仮定すると、８０＋５６＝１３６［ｄＢ］となる。なお、Ｓ／Ｎ値は概数である（以下、同じ）。
【００１２】
しかし、ＰＬＬ回路は、そのシステムあるいはＰＬＬ回路が形成されるＩＣ（集積回路）のノイズフロア上で動作しているから、ＰＬＬ回路のＳ／ＮはそのノイズフロアでのＳ／Ｎによって制限される。このノイズフロアのＳ／Ｎは、電源電位の揺らぎなどにより定まるが、通常９０［ｄＢ］程度である。したがって、ＰＬＬ回路のＳ／ＮはノイズフロアのＳ／Ｎである９０［ｄＢ］により制限され、これより良くはならない。よって、第１分周器７１ａの出力、すなわちＰＤ７３ａの一方の比較入力Ｐ１におけるＳ／Ｎ［ｄＢ］は、最高でも９０［ｄＢ］となる。
【００１３】
つぎに、ＰＤ７１ａの両比較入力Ｐ１，Ｐ２におけるＳ／Ｎ［ｄＢ］は等しいから、他方の比較入力Ｐ２のＳ／Ｎは同じく、９０［ｄＢ］となる。第２分周器７２ａの入力は、この比較入力Ｐ２を３１３６逓倍したことになるから、この逓倍に伴いＳ／Ｎは、２０ｌｏｇ３１３６［ｄＢ］、だけ低下する。したがって、第２分周器７２ａの入力におけるＳ／Ｎ［ｄＢ］は、比較入力Ｐ２の９０［ｄＢ］から２０ｌｏｇ３１３６［ｄＢ］を減算したものであり、２０．３［ｄＢ］となる。
【００１４】
そして、第２基準周波数系列Ｆｒ２ｓの各周波数クロックはそれぞれ分周されて、そのＳ／Ｎは、第２基準周波数クロックＦｒ２が３２．３［ｄＢ］であり、その他、２２．５７９２ＭＨｚが３５．８［ｄＢ］、１６．９３４４ＭＨｚが３８．３［ｄＢ］、１１．２８９６ＭＨｚが４１．８［ｄＢ］である。
【００１５】
また、第３基準周波数系列Ｆｒ３ｓについて検討すると、同様な計算により、第３基準周波数系列Ｆｒ３ｓの各周波数クロックはそれぞれ分周されて、そのＳ／Ｎは、第３基準周波数クロックＦｒ３が３６．０［ｄＢ］であり、その他、２４．５７６ＭＨｚが３９．５［ｄＢ］、１８．４３２ＭＨｚが４２．０［ｄＢ］、１２．２８８ＭＨｚが４５．５［ｄＢ］である。
【００１６】
この図６の参考例のようにＰＬＬ回路及び分周器を用いることにより、第１基準周波数クロックＦｒ１に所定比を乗じた、所期の周波数の第２基準周波数クロックＦｒ２を含む第２基準周波数系列のクロック、及び所期の周波数の第３基準周波数クロックＦｒ３を含む第３基準周波数系列のクロックを出力することができる。しかしながら、第２基準周波数系列のクロック及び第３基準周波数系列のクロックのＳ／Ｎは３０［ｄＢ］〜４０［ｄＢ］に低下してしまう。ＤＶＤシステム等に用いるクロックでは、一般的に５０［ｄＢ］以上（望ましくは６０［ｄＢ］以上）のＳ／Ｎが必要とされるから、このＳ／Ｎの低下は問題である。
【００１７】
そこで、本発明は、ＤＶＤシステムにおいて、基準周波数クロックとして必要となる、ビデオ用の第１基準周波数クロック２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２基準周波数３３．８６８８ＭＨｚ系列のクロック、及びサウンド用（特に、ＤＶＤ用）の第３基準周波数３６．８６４ＭＨｚ系列のクロックを発生するクロック生成システムにおいて、ＰＬＬ回路を用いることにより発振モジュールを少なくするとともに、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎの第１〜第３基準周波数クロックを含む周波数系列の複数のクロックを得ることを目的とする。
【００１８】
【課題を解決するための手段】
請求項１記載のクロック生成システムは、少なくとも第１周波数クロックと、第２周波数クロックと、第３周波数クロックとを発生するクロック生成システムであって、
前記第１周波数クロックが基準クロックとして入力され、この基準クロックと第１所定比の関係にある中間周波数クロックを発生するための第１ＰＬＬ回路と、前記中間周波数クロックが入力され、この中間周波数クロックの周波数と第２所定比の関係にある前記第２周波数クロックを発生するための第２ＰＬＬ回路と、前記中間周波数クロックが入力され、この中間周波数クロックの周波数と第３所定比の関係にある前記第３周波数クロックを発生するための第３ＰＬＬ回路とを備えることを特徴とする。
【００１９】
請求項２記載のクロック生成システムは、請求項１記載のクロック生成システムにおいて、前記第２周波数クロックは、前記第２ＰＬＬ回路の出力クロックを所定分周比で分周して得るものであり、前記第３周波数クロックは、前記第３ＰＬＬ回路の出力クロックを所定分周比で分周して得るものであることを特徴とする。
【００２０】
請求項３記載のクロック生成システムは、請求項１記載のクロック生成システムにおいて、前記第２ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第１群の複数の分周器を有し、前記第１群の複数の分周器から、前記第２周波数クロック及びこの第２周波数クロックと所定比の関係にある複数のクロックを含む第２周波数系列のクロック群を出力し、
前記第３ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第２群の複数の分周器を有し、前記第２群の複数の分周器から、前記第３周波数クロック及びこの第３周波数クロックと所定比の関係にある複数のクロックを含む第３周波数系列のクロック群を出力し、
前記第１周波数クロックを所定分周比で分周する少なくとも１つの分周器を有し、前記第１周波数クロック及び、前記１つの分周器からの前記第１周波数クロックと所定比の関係にある少なくとも１つのクロックを含む第１周波数系列のクロックを出力することを特徴とする。
【００２１】
請求項４記載のクロック生成システムは、請求項１ないし３記載のクロック生成システムにおいて、前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであることを特徴とする。
【００２２】
請求項５記載のクロック生成システムは、請求項１ないし３記載のクロック生成システムにおいて、前記第１周波数クロックは３３．８６８８ＭＨｚであり、前記第２周波数クロックは２７ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであることを特徴とする。
【００２３】
請求項６記載のクロック生成システムは、請求項１ないし３記載のクロック生成システムにおいて、前記第１周波数クロックは３６．８６４ＭＨｚであり、前記第２周波数クロックは２７ＭＨｚであり、前記第３周波数クロックは３３．８６８８ＭＨｚであることを特徴とする。
【００２４】
請求項７記載のクロック生成システムは、少なくとも第１周波数クロックと、第２周波数クロックと、第３周波数クロックとを発生するクロック生成システムであって、
基準クロックが入力され、前記基準クロックと第１所定比の関係にある前記第１周波数クロックを発生するための第１ＰＬＬ回路と、前記基準クロックが入力され、前記基準クロックと第２所定比の関係にある前記第２周波数クロックを発生するための第２ＰＬＬ回路と、前記基準クロックが入力され、前記基準クロックと第３所定比の関係にある前記第３周波数クロックを発生するための第３ＰＬＬ回路と、を備えることを特徴とする。
【００２５】
請求項８記載のクロック生成システムは、請求項７記載のクロック生成システムにおいて、前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであることを特徴とする。
【００２６】
請求項９記載のクロック生成システムは、請求項７、８記載のクロック生成システムにおいて、前記第１ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第１群の複数の分周器を有し、前記第１群の複数の分周器から、前記第１周波数クロック及びこの第１周波数クロックと所定比の関係にある複数のクロックを含む第１周波数系列のクロック群を出力し、
前記第２ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第２群の複数の分周器を有し、前記第２群の複数の分周器から、前記第２周波数クロック及びこの第２周波数クロックと所定比の関係にある複数のクロックを含む第２周波数系列のクロック群を出力し、
前記第３ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第３群の複数の分周器を有し、前記第３群の複数の分周器から、前記第３周波数クロック及びこの第３周波数クロックと所定比の関係にある複数のクロックを含む第３周波数系列のクロック群を出力することを特徴とする。
【００２７】
請求項１０記載のクロック生成システムは、少なくとも第１周波数クロックと、第２周波数クロックと、第３周波数クロックと、前記第１周波数クロックの２倍の周波数である第４周波数クロックを発生するクロック生成システムであって、
前記第１周波数クロックが基準クロックとして入力され、この基準クロックと第１所定比の関係にある中間周波数クロックを発生するための第１ＰＬＬ回路と、前記第１ＰＬＬ回路の出力クロックを所定の分周比で分周して、前記第４周波数クロックを発生するための第４周波数クロック用分周器と、前記中間周波数クロックが入力され、この中間周波数クロックの周波数と第２所定比の関係にある前記第２周波数クロックを発生するための第２ＰＬＬ回路と、前記中間周波数クロックが入力され、この中間周波数クロックの周波数と第３所定比の関係にある前記第３周波数クロックを発生するための第３ＰＬＬ回路とを備えることを特徴とする。
【００２８】
請求項１１記載のクロック生成システムは、請求項１０記載のクロック生成システムにおいて、前記第１周波数クロックは２７ＭＨｚであり、前記第２周波数クロックは３３．８６８８ＭＨｚであり、前記第３周波数クロックは３６．８６４ＭＨｚであり、前記第４周波数クロックは５４ＭＨｚであることを特徴とする。
【００２９】
請求項１２記載のクロック生成システムは、請求項１０、１１記載のクロック生成システムにおいて、前記第２ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第１群の複数の分周器を有し、前記第１群の複数の分周器から、前記第２周波数クロック及びこの第２周波数クロックと所定比の関係にある複数のクロックを含む第２周波数系列のクロック群を出力し、
前記第３ＰＬＬ回路の出力クロックを各々異なる分周比で分周する第２群の複数の分周器を有し、前記第２群の複数の分周器から、前記第３周波数クロック及びこの第３周波数クロックと所定比の関係にある複数のクロックを含む第３周波数系列のクロック群を出力し、
前記第１周波数クロックを所定分周比で分周する少なくとも１つの分周器を有し、前記第１周波数クロック、前記第４周波数クロック及び、前記１つの分周器からの前記第１周波数クロックと所定比の関係にある少なくとも１つのクロックを含む第１周波数系列のクロックを出力することを特徴とする。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明のクロック生成システムの実施の形態について説明する。
【００３１】
図１は、本発明の第１の実施の形態にかかるクロック生成システムの構成図である。この図１は、ビデオ用の第１基準周波数クロック２７ＭＨｚを基準クロックとして入力し、ビデオ用の第１基準周波数クロック２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２基準周波数３３．８６８８ＭＨｚ系列のクロック、及びサウンド用（特に、ＤＶＤ用）の第３基準周波数３６．８６４ＭＨｚ系列のクロックを発生するクロック生成システムである。
【００３２】
ＰＬＬ回路のＳ／Ｎは分周率に応じて向上し、逓倍率に応じて低下する一方、ノイズフロアのＳ／Ｎにより制限される。したがって、基準クロックとして第１基準周波数クロックＦｒ１を第１ＰＬＬ回路１０ａに入力し、この第１ＰＬＬ回路１０ａから第１基準周波数クロックＦｒ１と第１所定比の関係にある中間周波数クロックＦｉｍ１を発生する。
【００３３】
この中間周波数クロックＦｉｍ１を第２ＰＬＬ回路１０ｂに入力して、中間周波数クロックＦｉｍ１と第２所定比の関係にある第２基準用クロックを発生する。この第２基準用クロックを分周して、第２基準周波数クロックＦｒ２を含む第２基準周波数系列Ｆｒ２ｓのクロックを出力する。
【００３４】
また、中間周波数クロックＦｉｍ１を第３ＰＬＬ回路１０ｃに入力して、中間周波数クロックＦｉｍ１と第３所定比の関係にある第３基準用クロックを発生する。この第３基準用クロックを分周して、第３基準周波数クロックＦｒ３を含む第３基準周波数系列Ｆｒ３ｓのクロックを出力する。
【００３５】
このように、複数のＰＬＬ回路を従属に接続し、初段のＰＬＬ回路１０ａにより共通の中間周波数クロックＦｉｍ１を発生させる。この共通の中間周波数クロックＦｉｍ１を、第２ＰＬＬ回路、第３ＰＬＬ回路にそれぞれ入力させて、各ＰＬＬ回路の分周器に分周率を分散させることにより、ノイズフロアのＳ／Ｎの制限を避ける、あるいは影響を小さくしている。
【００３６】
この図１のクロック生成システムはＩＣに形成されている。基準クロックとなる第１基準周波数クロックＦｒ１は、このＩＣ内に発振モジュールを設けて発生させても良いし、或いはこのＩＣ外部から入力するようにしてもよい。
【００３７】
さて、第１ＰＬＬ回路１０ａには第１基準周波数クロックＦｒ１（２７ＭＨｚ）が、入力される。なお、このクロックＦｒ１のＳ／Ｎは８０［ｄＢ］とし、ノイズフロアのＳ／Ｎは、図７（参考例）のものと同じく９０［ｄＢ］を想定している。
【００３８】
第１ＰＬＬ回路１０ａにおいて、第１分周器１１ａは入力されたクロックＦｒ１を１／２５に分周してＰＤ１３ａの一方の比較入力Ｐ１とする。この比較入力Ｐ１のＳ／Ｎは、計算上は１０８［ｄＢ］（＝８０＋２０ｌｏｇ２５）であるが、ノイズフロアの制限により９０［ｄＢ］となる。第２分周器１２ａはＰＬＬ回路１０ａの出力を１／１２８に分周してＰＤ１３ａの他方の比較入力Ｐ２とする。比較入力Ｐ２のＳ／Ｎは、やはり９０［ｄＢ］となる。
【００３９】
ＰＤ１３ａ、ＬＰＦ１４ａ、ＶＣＯ１５ａは定数が一部異なるのみで、図７のＰＬＬ回路と同様に動作する。ＶＣＯ１５ａから出力される周波数は分周器１１ａ、１２ａの分周比に応じて、１３８．２４（＝２７×１２８／２５）ＭＨｚに変換される。このＶＣＯ１５ａの出力のＳ／Ｎは４８［ｄＢ］（＝９０−２０ｌｏｇ１２８）である。このＶＣＯ１５ａの出力をさらに分周器１６ａで１／２に分周し、第１中間周波数クロックＦｉｍ１（６９．１２０ＭＨｚ）を得ている。このクロックＦｉｍ１のＳ／Ｎは、分周器１６ａによる２分周により、５４［ｄＢ］となる。
【００４０】
このクロックＦｉｍ１（６９．１２０ＭＨｚ、５４［ｄＢ］）が、第２ＰＬＬ回路１０ｂと第３ＰＬＬ回路１０ｃの共通の入力クロックとなる。
【００４１】
第２ＰＬＬ回路１０ｂは、第１分周器１１ｂ（分周比１／５０）、第２分周器１２ｂ（分周比１／９８）、ＰＤ１３ｂ、ＬＰＦ１４ｂ、ＶＣＯ１５ｂから構成され、分周比が異なるが、その動作は第１ＰＬＬ回路１０ａと同様である。
【００４２】
この第２ＰＬＬ回路１０ｂでは、クロックＦｉｍ１が入力され、分周器１１ｂ、１２ｂの分周比に応じて、１３５．４７５２ＭＨｚ（＝６９．１２０×９８／５０）の第２基準用クロックを出力する。
【００４３】
第１分周器１１ｂの出力、即ちＰＤ１３ｂの第１入力Ｐ１のＳ／Ｎは８８［ｄＢ］（＝５４＋２０ｌｏｇ５０）であり、ノイズフロアに制限されない。第２分周器１２ｂの入力側のＳ／Ｎ、即ち第２基準用クロックのＳ／Ｎは、４８．２［ｄＢ］（＝８８−２０ｌｏｇ９８）となる。
【００４４】
この第２基準用クロック（１３５．４７５２ＭＨｚ、４８．２［ｄＢ］）が、分周器１６ｂで１／４分周されて、第２基準周波数クロックＦｒ２（３３．８６８８ＭＨｚ、６０．２［ｄＢ］）が出力される。さらに、１／６分周器１７ｂ、１／８分周器１８ｂ、１／１２分周器１９ｂにより分周されて、この第２基準周波数クロックＦｒ２と特定の周波数関係にある「２２．５７９２ＭＨｚ、６３．７［ｄＢ］」、「１６．９３４４ＭＨｚ、６６．２［ｄＢ］」、「１１．２８９６ＭＨｚ、６９．７［ｄＢ］」が、第２基準周波数系列Ｆｒ２ｓの各クロックとして、出力される。
【００４５】
次に、第３ＰＬＬ回路１０ｃは、第１分周器１１ｃ（分周比１／４５）、第２分周器１２ｃ（分周比１／９６）、ＰＤ１３ｃ、ＬＰＦ１４ｃ、ＶＣＯ１５ｃから構成され、分周比が異なるが、その動作は第１ＰＬＬ回路１０ａと同様である。
【００４６】
この第３ＰＬＬ回路１０ｃでは、やはり第２ＰＬＬ回路１０ｂと同様に、クロックＦｉｍ１が入力され、分周器１１ｃ、１２ｃの分周比に応じて、１４７．４５６ＭＨｚ（＝６９．１２０×９６／４５）の第３基準用クロックを出力する。
【００４７】
第１分周器１１ｃの出力、即ちＰＤ１３ｃの第１入力Ｐ１のＳ／Ｎは８７［ｄＢ］（＝５４＋２０ｌｏｇ４５）であり、ノイズフロアに制限されない。第２分周器１２ｃの入力側のＳ／Ｎ、即ち第３基準用クロックのＳ／Ｎは、４７．４［ｄＢ］（＝８７−２０ｌｏｇ９６）となる。
【００４８】
この第３基準用クロック（１４７．４５６ＭＨｚ、４７．４［ｄＢ］）が、分周器１６ｃで１／４分周されて、第３基準周波数クロックＦｒ３（３６．８６４ＭＨｚ、５９．４［ｄＢ］）が出力される。さらに、１／６分周器１７ｃ、１／８分周器１８ｃ、１／１２分周器１９ｃにより分周されて、この第３基準周波数クロックＦｒ３と特定の周波数関係にある「２４．５７６ＭＨｚ、６３．０［ｄＢ］」、「１８．４３２ＭＨｚ、６５．４［ｄＢ］」、「１２．２８８ＭＨｚ、６９．０［ｄＢ］」が、第３基準周波数系列Ｆｒ３ｓの各クロックとして、出力される。
【００４９】
さらに、第１ＰＬＬ回路１０ａに基準クロックとして入力された第１基準周波数クロックＦｒ１（２７ＭＨｚ、８０［ｄＢ］）及びそれが分周器１６ｄで１／２分周された「１３．５ＭＨｚ、８６［ｄＢ］」が、第１基準周波数系列Ｆｒ１ｓの各クロックとして、出力される。
【００５０】
これら第１基準周波数クロックＦｒ１を含む第１基準周波数系列Ｆｒ１ｓの各クロック、第２基準周波数クロックＦｒ２を含む第２基準周波数系列Ｆｒ２ｓの各クロック、第３基準周波数クロックＦｒ３を含む第３基準周波数系列Ｆｒ３ｓの各クロックは、いずれも参考例のものと比較して、十分に高いＳ／Ｎを有しているから、利用者は必要な周波数のクロックを選択して利用することができる。
【００５１】
また、この第１の実施の形態では、初段である第１ＰＬＬ回路１０ａでノイズフロアの制限を受けて、Ｓ／Ｎは若干の損失が生じているが、従属する第２ＰＬＬ回路１０ｂ及び第３ＰＬＬ回路１０ｃでは、ノイズフロアの制限を受けていない。すなわち、従属接続される複数のＰＬＬ回路１０ａ、１０ｂ、１０ｃの各々の分周器の分周率が、各ＰＬＬ回路のＳ／ＮがノイズフロアのＳ／Ｎで決定されない分周率に、設定されている。ただ、初段である第１ＰＬＬ回路１０ａのＳ／Ｎは、入力される第１基準クロックＦ１のＳ／Ｎにより左右されるから、ノイズフロアの制限を受けることもある。したがって、最も効果的に、Ｓ／Ｎを高めることができる。
【００５２】
図２は、本発明の第２の実施の形態にかかるクロック生成システムの構成図である。
【００５３】
この図２のクロック生成システムでは、第１ＰＬＬ回路２０ａに第２基準周波数クロックＦｒ２（３３．８６８８ＭＨｚ）が、入力される。そして、この第２基準周波数クロックＦｒ２に基づいて、第１基準周波数クロックＦｒ１を含む第１基準周波数系列Ｆｒ１ｓの各クロック、第３基準周波数クロックＦｒ３を含む第３基準周波数系列Ｆｒ３ｓの各クロックを発生する。なお、第１〜第３ＰＬＬ回路２０ａ、２０ｂ、２０ｃや各分周器は、周波数や分周比が異なるが、基本的な構成や作用は、図１の第１の実施の形態におけるものと同様である。
【００５４】
第１ＰＬＬ回路２０ａにおいて、第１分周器２１ａは入力されたクロックＦｒ２を１／１４に分周してＰＤ２３ａの一方の比較入力Ｐ１とする。この比較入力Ｐ１のＳ／Ｎは、計算上は１０３［ｄＢ］（＝８０＋２０ｌｏｇ１４）であるが、ノイズフロアの制限により９０［ｄＢ］となる。第２分周器２２ａはＰＬＬ回路２０ａの出力を１／５０に分周してＰＤ２３ａの他方の比較入力Ｐ２とする。比較入力Ｐ２のＳ／Ｎは、やはり９０［ｄＢ］となる。
【００５５】
ＶＣＯ２５ａから出力される周波数は分周器２１ａ、２２ａの分周比に応じて、１２０．９６（＝３３．８６８８×５０／１４）ＭＨｚに変換される。ＶＣＯ２５ａの出力のＳ／Ｎは５６［ｄＢ］（＝９０−２０ｌｏｇ５０）である。このＶＣＯ２５ａの出力をさらに分周器２６ａで１／３に分周し、第２中間周波数クロックＦｉｍ２（４０．３２０ＭＨｚ）を得ている。このクロックＦｉｍ２のＳ／Ｎは、分周器２６ａによる３分周により、６５．７［ｄＢ］となる。
【００５６】
このクロックＦｉｍ２（４０．３２０ＭＨｚ、６５．７［ｄＢ］）が、第２ＰＬＬ回路２０ｂと第３ＰＬＬ回路２０ｃの共通の入力クロックとなる。
【００５７】
第２ＰＬＬ回路２０ｂは、第１分周器２１ｂ（分周比１／１４）、第２分周器２２ｂ（分周比１／７５）、ＰＤ２３ｂ、ＬＰＦ２４ｂ、ＶＣＯ２５ｂから構成され、分周比が異なるが、その動作は第１ＰＬＬ回路２０ａと同様である。
【００５８】
この第２ＰＬＬ回路２０ｂでは、クロックＦｉｍ２が入力され、分周器２１ｂ、２２ｂの分周比に応じて、２１６ＭＨｚ（＝４０．３２０×７５／１４）の第１基準用クロックを出力する。
【００５９】
第１分周器２１ｂの出力、即ちＰＤ２３ｂの第１入力Ｐ１のＳ／Ｎは８９［ｄＢ］（＝６５．７＋２０ｌｏｇ１４）であり、ノイズフロアに制限されない。第２分周器２２ｂの入力側のＳ／Ｎ、即ち第１基準用クロックのＳ／Ｎは、５１．１［ｄＢ］（＝８９−２０ｌｏｇ７５）となる。
【００６０】
この第１基準用クロック（２１６ＭＨｚ、５１．１［ｄＢ］）が、分周器２７ｂで１／８分周されて、第１基準周波数クロックＦｒ１（２７ＭＨｚ、６９．１［ｄＢ］）が出力される。さらに、１／４分周器２６ｂ、１／１６分周器２８ｂにより分周されて、この第１基準周波数クロックＦｒ１と特定の周波数関係にある「５４ＭＨｚ、６３．１［ｄＢ］」、「１３．５ＭＨｚ、７５．１［ｄＢ］」が、第１基準周波数系列Ｆｒ１ｓの各クロックとして、出力される。
【００６１】
次に、第３ＰＬＬ回路２０ｃは、第１分周器２１ｃ（分周比１／３５）、第２分周器２２ｃ（分周比１／１２８）、ＰＤ２３ｃ、ＬＰＦ２４ｃ、ＶＣＯ２５ｃから構成され、分周比が異なるが、その動作は第１ＰＬＬ回路２０ａと同様である。
【００６２】
この第３ＰＬＬ回路２０ｃでは、やはり第２ＰＬＬ回路２０ｂと同様に、クロックＦｉｍ２が入力され、分周器２１ｃ、２２ｃの分周比に応じて、１４７．４５６ＭＨｚ（＝４０．３２０×１２８／３５）の第３基準用クロックを出力する。
【００６３】
第１分周器２１ｃの出力、即ちＰＤ２３ｃの第１入力Ｐ１のＳ／Ｎは、計算上は９６．６［ｄＢ］（＝６５．７＋２０ｌｏｇ３５）であるが、ノイズフロアの制限により９０［ｄＢ］である。第２分周器２２ｃの入力側のＳ／Ｎ、即ち第３基準用クロックのＳ／Ｎは、４８．０［ｄＢ］（＝９０−２０ｌｏｇ１２８）となる。
【００６４】
この第３基準用クロック（１４７．４５６ＭＨｚ、４８．０［ｄＢ］）が、分周器２６ｃで１／４分周されて、第３基準周波数クロックＦｒ３（３６．８６４ＭＨｚ、６０．０［ｄＢ］）が出力される。さらに、１／６分周器２７ｃ、１／８分周器２８ｃ、１／１２分周器２９ｃにより分周されて、この第３基準周波数クロックＦｒ３と特定の周波数関係にある「２４．５７６ＭＨｚ、６３．５［ｄＢ］」、「１８．４３２ＭＨｚ、６６．０［ｄＢ］」、「１２．２８８ＭＨｚ、６９．５［ｄＢ］」が、第３基準周波数系列Ｆｒ３ｓの各クロックとして、出力される。
【００６５】
さらに、第１ＰＬＬ回路２０ａに基準クロックとして入力された第２基準周波数クロックＦｒ２（３３．８６８８ＭＨｚ、８０［ｄＢ］）及びそれが分周器２６ｄで１／２分周された「１６．９３４４ＭＨｚ、８６［ｄＢ］」が、第２基準周波数系列Ｆｒ２ｓの各クロックとして、出力される。
【００６６】
これら第１〜第３基準周波数系列Ｆｒ１ｓ〜Ｆｒ３ｓの各クロックは、一部ノイズフロアの制限を受けるもののその影響は小さく、いずれも参考例のものと比較して、十分に高いＳ／Ｎを有している。
【００６７】
図３は、本発明の第３の実施の形態にかかるクロック生成システムの構成図である。この図３は、サウンド用（特に、ＤＶＤ用）の第３基準周波数３６．８６４ＭＨｚを基準クロックとして入力し、ビデオ用の第１基準周波数クロック２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２基準周波数３３．８６８８ＭＨｚ系列のクロック、及び系列のクロックを発生するクロック生成システムである。
【００６８】
この図３のクロック生成システムでは、第１ＰＬＬ回路３０ａに第３基準周波数クロックＦｒ３（３６．８６４ＭＨｚ）が、入力される。そして、この第３基準周波数クロックＦｒ３に基づいて、第１基準周波数クロックＦｒ１を含む第１基準周波数系列Ｆｒ１ｓの各クロック、第２基準周波数クロックＦｒ２を含む第２基準周波数系列Ｆｒ２ｓの各クロックを発生する。なお、第１〜第３ＰＬＬ回路３０ａ、３０ｂ、３０ｃや各分周器は、周波数や分周比が異なるが、基本的な構成や作用は、図１の第１の実施の形態におけるものと同様である。
【００６９】
第１ＰＬＬ回路３０ａにおいて、第１分周器３１ａは入力されたクロックＦｒ３を１／１６に分周してＰＤ３３ａの一方の比較入力Ｐ１とする。この比較入力Ｐ１のＳ／Ｎは、計算上は１０４［ｄＢ］（＝８０＋２０ｌｏｇ１６）であるが、ノイズフロアの制限により９０［ｄＢ］となる。第２分周器３２ａはＰＬＬ回路３０ａの出力を１／６０に分周してＰＤ３３ａの他方の比較入力Ｐ２とする。比較入力Ｐ２のＳ／Ｎは、やはり９０［ｄＢ］となる。
【００７０】
ＶＣＯ３５ａから出力される周波数は分周器３１ａ、３２ａの分周比に応じて、１３８．２４（＝３６．８６４×６０／１６）ＭＨｚに変換される。ＶＣＯ３５ａの出力のＳ／Ｎは５４．６［ｄＢ］（＝９０−２０ｌｏｇ６０）である。このＶＣＯ３５ａの出力をさらに分周器３６ａで１／２に分周し、第３中間周波数クロックＦｉｍ３（６９．１２０ＭＨｚ）を得ている。このクロックＦｉｍ３のＳ／Ｎは、分周器３６ａによる３分周により、６０．６［ｄＢ］となる。
【００７１】
このクロックＦｉｍ３（６９．１２０ＭＨｚ、６０．６［ｄＢ］）が、第２ＰＬＬ回路３０ｂと第３ＰＬＬ回路３０ｃの共通の入力クロックとなる。
【００７２】
第２ＰＬＬ回路３０ｂは、第１分周器３１ｂ（分周比１／３２）、第２分周器３２ｂ（分周比１／５０）、ＰＤ３３ｂ、ＬＰＦ３４ｂ、ＶＣＯ３５ｂから構成され、分周比が異なるが、その動作は第１ＰＬＬ回路３０ａと同様である。
【００７３】
この第２ＰＬＬ回路３０ｂでは、クロックＦｉｍ３が入力され、分周器３１ｂ、３２ｂの分周比に応じて、１０８ＭＨｚ（＝６９．１２０×５０／３２）の第１基準用クロックを出力する。
【００７４】
第１分周器３１ｂの出力、即ちＰＤ３３ｂの第１入力Ｐ１のＳ／Ｎは、計算上は９０．６［ｄＢ］（＝６０．６＋２０ｌｏｇ３２）であるが、ノイズフロアの制限により９０［ｄＢ］となる。第２分周器３２ｂの入力側のＳ／Ｎ、即ち第１基準用クロックのＳ／Ｎは、５６．１［ｄＢ］（＝９０−２０ｌｏｇ５０）となる。
【００７５】
この第１基準用クロック（１０８ＭＨｚ、５６．１［ｄＢ］）が、分周器３７ｂで１／４分周されて、第１基準周波数クロックＦｒ１（２７ＭＨｚ、６８．１［ｄＢ］）が出力される。さらに、１／２分周器３６ｂ、１／８分周器３８ｂにより分周されて、この第１基準周波数クロックＦｒ１と特定の周波数関係にある「５４ＭＨｚ、６２．１［ｄＢ］」、「１３．５ＭＨｚ、７４．１［ｄＢ］」が、第１基準周波数系列Ｆｒ１ｓの各クロックとして、出力される。
【００７６】
次に、第３ＰＬＬ回路３０ｃは、第１分周器３１ｃ（分周比１／５０）、第２分周器３２ｃ（分周比１／９８）、ＰＤ３３ｃ、ＬＰＦ３４ｃ、ＶＣＯ３５ｃから構成され、分周比が異なるが、その動作は第１ＰＬＬ回路３０ａと同様である。
【００７７】
この第３ＰＬＬ回路３０ｃでは、やはり第２ＰＬＬ回路３０ｂと同様に、クロックＦｉｍ３が入力され、分周器３１ｃ、３２ｃの分周比に応じて、１３５．４７５２ＭＨｚ（＝６９．１２０×９８／５０）の第２基準用クロックを出力する。
【００７８】
第１分周器３１ｃの出力、即ちＰＤ３３ｃの第１入力Ｐ１のＳ／Ｎは、計算上は９４．５［ｄＢ］（＝６０．６＋２０ｌｏｇ５０）であるが、ノイズフロアの制限により９０［ｄＢ］である。第２分周器３２ｃの入力側のＳ／Ｎ、即ち第２基準用クロックのＳ／Ｎは、５０．３［ｄＢ］（＝９０−２０ｌｏｇ９８）となる。
【００７９】
この第２基準用クロック（１３５．４７５２ＭＨｚ、５０．３［ｄＢ］）が、分周器３６ｃで１／４分周されて、第２基準周波数クロックＦｒ２（３３．８６８８ＭＨｚ、６２．３［ｄＢ］）が出力される。さらに、１／６分周器３７ｃ、１／８分周器３８ｃ、１／１２分周器３９ｃにより分周されて、この第２基準周波数クロックＦｒ２と特定の周波数関係にある「２２．５７９２ＭＨｚ、６５．８［ｄＢ］」、「１６．９３４４ＭＨｚ、６８．３［ｄＢ］」、「１１．２８９６ＭＨｚ、７１．８［ｄＢ］」が、第２基準周波数系列Ｆｒ２ｓの各クロックとして、出力される。
【００８０】
さらに、第１ＰＬＬ回路３０ａに基準クロックとして入力された第３基準周波数クロックＦｒ３（３６．８６４ＭＨｚ、８０［ｄＢ］）及びそれが分周器３６ｄで１／２分周された「１８．４３２ＭＨｚ、８６［ｄＢ］」が、第３基準周波数系列Ｆｒ３ｓの各クロックとして、出力される。
【００８１】
これら第１〜第３基準周波数系列Ｆｒ１ｓ〜Ｆｒ３ｓの各クロックは、一部ノイズフロアの制限を受けるもののその影響は小さく、いずれも参考例のものと比較して、十分に高いＳ／Ｎを有している。
【００８２】
なお、以上の第１〜第３の実施の形態において、中間周波数クロックＦｉｍ１〜Ｆｉｍ３を得るための分周器１６ａ、２６ａ、３６ａを省略し、その分周比を他のＰＬＬ回路中の分周器に分担させるようにしても良い。
【００８３】
図４は、本発明の第４の実施の形態にかかるクロック生成システムの構成図である。
【００８４】
この図４のクロック生成システムでは、第１〜第３基準周波数クロックＦｒ１〜Ｆｒ３とは別に、これら各基準周波数を形成するに適した他の基準クロックＦｒ０を用いる。
【００８５】
この基準クロックＦｒ０（３４．５６０ＭＨｚ、８０［ｄＢ］）が、それぞれ第１ＰＬＬ回路４０ａ、第２ＰＬＬ回路４０ｂ、第３ＰＬＬ回路４０ｃに、入力される。
【００８６】
第１ＰＬＬ回路４０ａでは、１／１６分周比の第１分周器４１ａと、１／５０分周比の第２分周器４２ａを有し、第１基準用クロック（１０８ＭＨｚ、５６．１［ｄＢ］）を出力する。この第１基準用クロックを１／２分周比の分周器４６ａ、１／４分周比の分周器４７ａ、１／８分周比の分周器４８ａで分周し、第１基準周波数系列Ｆｒ１ｓの各クロック「５４ＭＨｚ、６２．１［ｄＢ］」、「２７ＭＨｚ、６８．１［ｄＢ］）」、「１３．５ＭＨｚ、７４．１［ｄＢ］」を出力する。
【００８７】
第２ＰＬＬ回路４０ｂでは、１／１５分周比の第１分周器４１ｂと、１／６４分周比の第２分周器４２ｂを有し、第３基準用クロック（１４７．４５６ＭＨｚ、５４．０［ｄＢ］）を出力する。この第３基準用クロックを１／４分周比の分周器４６ｂ、１／６分周比の分周器４７ｂ、１／８分周比の分周器４８ｂ、１／１２分周比の分周器４９ｂで分周し、第３基準周波数系列Ｆｒ３ｓの各クロック、「３６．８６４ＭＨｚ、６６．０［ｄＢ］」、「２４．５７６ＭＨｚ、６９．５［ｄＢ］」、「１８．４３２ＭＨｚ、７２．０［ｄＢ］」、「１２．２８８ＭＨｚ、７５．５［ｄＢ］」が、出力される。
【００８８】
第３ＰＬＬ回路４０ｃでは、１／２５分周比の第１分周器４１ｃと、１／９８分周比の第２分周器４２ｃを有し、第２基準用クロック（１３５．４７５２ＭＨｚ、５０．３［ｄＢ］）を出力する。この第２基準用クロックを１／４分周比の分周器４６ｃ、１／６分周比の分周器４７ｃ、１／８分周比の分周器４８ｃ、１／１２分周比の分周器４９ｃで分周し、第２基準周波数系列Ｆｒ２ｓの各クロック、「３３．８６８８ＭＨｚ、６２．３［ｄＢ］」、「２２．５７９２ＭＨｚ、６６．８［ｄＢ］」、「１６．９３４４ＭＨｚ、６８．３［ｄＢ］」、「１１．２８９６ＭＨｚ、７１．８［ｄＢ］」が、出力される。なお、４３ａ〜４３ｃはＰＤ、４４ａ〜４４ｃはＬＰＦ、４５ａ〜４５ｃはＶＣＯである。
【００８９】
この図４の実施の形態では、第１〜第３基準周波数系列Ｆｒ１ｓ〜Ｆｒ３ｓの各クロックとも、図７の参考例と比較しても明らかなように、それぞれシステムクロックとして用いるに十分なＳ／Ｎ（６０ｄＢ以上）を有している。これは、第１〜第３基準周波数系列Ｆｒ１ｓ〜Ｆｒ３ｓを形成するために、それらの複数の周波数系列に共通して適切な周波数である他の基準クロックＦｒ０（３４．５６０ＭＨｚ）を用いるとともに、各ＰＬＬ回路４０ａ〜４０ｃのそれぞれの分周比を適切に設定して、ノイズフロアの制限を受けない、或いはその影響を小さくしていることにより、達成されている。
【００９０】
図５は、本発明の第５の実施の形態にかかるクロック生成システムの構成図である。この図５は、ビデオ用の第１基準周波数クロック２７ＭＨｚを基準クロックとして入力し、ビデオ用の第１基準周波数クロック２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２基準周波数３３．８６８８ＭＨｚ系列のクロック、及びサウンド用（特に、ＤＶＤ用）の第３基準周波数３６．８６４ＭＨｚ系列のクロックを発生するクロック生成システムである。この点では、図１の第１の実施の形態と同様である。この第１基準周波数クロック２７ＭＨｚを基準クロックとして入力するクロック生成システムは、２７ＭＨｚを発生する水晶発振子が安価で且つ高性能なものが入手し易いから、好適である。
【００９１】
しかし、第１基準周波数クロック２７ＭＨｚを基準クロックとする、図１の第１の実施の形態のクロック生成システムでは、ビデオ用の５４ＭＨｚの周波数クロックを生成することができない。また、このビデオ用の５４ＭＨｚの周波数クロックは、最も高いＳ／Ｎが要求されるが、図２〜図４のクロック生成システムでは必ずしも十分に高いＳ／Ｎが得られていない。
【００９２】
この図５のクロック生成システムでは、第１基準周波数クロック２７ＭＨｚを基準クロックとして、ビデオ用の５４ＭＨｚの周波数クロックを、十分に高いＳ／Ｎで得る。
【００９３】
この図５のクロック生成システムでは、第１ＰＬＬ回路５０ａに第１基準周波数クロックＦｒ１（２７．０ＭＨｚ）が、入力される。そして、この第１基準周波数クロックＦｒ１に基づいて、第１基準周波数クロックＦｒ１とともに５４ＭＨｚ周波数クロックを含む第１基準周波数系列Ｆｒ１ｓの各クロック、第２基準周波数クロックＦｒ２を含む第２基準周波数系列Ｆｒ２ｓの各クロック、第３基準周波数クロックＦｒ３を含む第３基準周波数系列Ｆｒ３ｓの各クロックを発生する。
【００９４】
なお、第１〜第３ＰＬＬ回路５０ａ、５０ｂ、５０ｃや各分周器は、周波数や分周比が異なるが、基本的な構成や作用は、図１の第１の実施の形態におけるものと同様である。
【００９５】
第１ＰＬＬ回路５０ａにおいて、第１分周器５１ａは入力されたクロックＦｒ１を１／４に分周してＰＤ５３ａの一方の比較入力Ｐ１とする。この比較入力Ｐ１のＳ／Ｎは、計算上は９２［ｄＢ］（＝８０＋２０ｌｏｇ４）であるが、ノイズフロアの制限により９０［ｄＢ］となる。第２分周器５２ａはＰＬＬ回路５０ａの出力を１／３２に分周してＰＤ５３ａの他方の比較入力Ｐ２とする。比較入力Ｐ２のＳ／Ｎは、やはり９０［ｄＢ］となる。
【００９６】
ＶＣＯ５５ａから出力される周波数は分周器５１ａ、５２ａの分周比に応じて、２１６．０（＝２７．０×３２／４）ＭＨｚに変換される。ＶＣＯ５５ａの出力のＳ／Ｎは６０［ｄＢ］（＝９０−２０ｌｏｇ３２）である。このＶＣＯ５５ａの出力をさらに分周器５６ａで１／５に分周し、第５中間周波数クロックＦｉｍ５（４３．２ＭＨｚ）を得ている。このクロックＦｉｍ５のＳ／Ｎは、分周器５６ａによる５分周により、７４．０［ｄＢ］となる。
【００９７】
このクロックＦｉｍ５が、第２ＰＬＬ回路５０ｂと第３ＰＬＬ回路５０ｃの共通の入力クロックとなる。
【００９８】
更に、ＶＣＯ５５ａの出力を、さらに他の分周器５７ａで１／４に分周し、ビデオ用の５４ＭＨｚの周波数クロックを得る。この５４ＭＨｚ周波数クロックのＳ／Ｎは、分周器５７ａによる４分周により、７２．０［ｄＢ］となる。このＳ／Ｎは、他の実施の形態（図２〜図４）におけるＳ／Ｎ（約６０［ｄＢ］）に比較して、十分に高い値となっている。
【００９９】
第２ＰＬＬ回路５０ｂは、第１分周器５１ｂ（分周比１／１２５）、第２分周器５２ｂ（分周比１／３９２）、ＰＤ５３ｂ、ＬＰＦ５４ｂ、ＶＣＯ５５ｂから構成され、分周比が異なるが、その動作は第１ＰＬＬ回路５０ａと同様である。
【０１００】
この第２ＰＬＬ回路５０ｂでは、クロックＦｉｍ５が入力され、分周器５１ｂ、５２ｂの分周比に応じて、１３５．４７５２ＭＨｚ（＝４３．２０×３９２／１２５）の第２基準用クロックを出力する。
【０１０１】
第１分周器５１ｂの出力、即ちＰＤ５３ｂの第１入力Ｐ１のＳ／Ｎは、計算上は１１４．３［ｄＢ］（＝７４．０＋２０ｌｏｇ１２５）であるが、ノイズフロアの制限により９０［ｄＢ］である。第２分周器５２ｂの入力側のＳ／Ｎ、即ち第１基準用クロックのＳ／Ｎは、３８．３［ｄＢ］（＝９０−２０ｌｏｇ３９２）となる。
【０１０２】
この第２基準用クロック（１３５．４７５２ＭＨｚ、３８．３［ｄＢ］）が、分周器５６ｂで１／４分周されて、第２基準周波数クロックＦｒ２（３３．８６８８ＭＨｚ、５０．３［ｄＢ］）が出力される。さらに、１／６分周器５７ｂ、１／８分周器５８ｂ、１／１２分周器５９ｂにより分周されて、この第２基準周波数クロックＦｒ２と特定の周波数関係にある「２２．５７９２ＭＨｚ、５３．８［ｄＢ］」、「１６．９３４４ＭＨｚ、５６．３［ｄＢ］」、「１１．２８９６ＭＨｚ、５９．８［ｄＢ］」が、第２基準周波数系列Ｆｒ２ｓの各クロックとして、出力される。
【０１０３】
次に、第３ＰＬＬ回路５０ｃは、第１分周器５１ｃ（分周比１／７５）、第２分周器５２ｃ（分周比１／２５６）、ＰＤ５３ｃ、ＬＰＦ５４ｃ、ＶＣＯ５５ｃから構成され、分周比が異なるが、その動作は第１ＰＬＬ回路５０ａと同様である。
【０１０４】
この第３ＰＬＬ回路５０ｃでは、やはり第２ＰＬＬ回路５０ｂと同様に、クロックＦｉｍ５が入力され、分周器５１ｃ、５２ｃの分周比に応じて、１４７．４５６ＭＨｚ（＝４３．２００×２５６／７５）の第３基準用クロックを出力する。
【０１０５】
第１分周器５１ｃの出力、即ちＰＤ５３ｃの第１入力Ｐ１のＳ／Ｎは、計算上は１１１．５［ｄＢ］（＝７４．０＋２０ｌｏｇ７５）であるが、ノイズフロアの制限により９０［ｄＢ］である。第２分周器５２ｃの入力側のＳ／Ｎ、即ち第３基準用クロックのＳ／Ｎは、４２．０［ｄＢ］（＝９０−２０ｌｏｇ２５６）となる。
【０１０６】
この第３基準用クロック（１４７．４５６ＭＨｚ、４２．０［ｄＢ］）が、分周器５６ｃで１／４分周されて、第３基準周波数クロックＦｒ３（３６．８６４ＭＨｚ、５４．０［ｄＢ］）が出力される。さらに、１／６分周器５７ｃ、１／８分周器５８ｃ、１／１２分周器５９ｃにより分周されて、この第３基準周波数クロックＦｒ３と特定の周波数関係にある「２４．５７６ＭＨｚ、５７．５［ｄＢ］」、「１８．４３２ＭＨｚ、６０．０［ｄＢ］」、「１２．２８８ＭＨｚ、６３．５［ｄＢ］」が、第３基準周波数系列Ｆｒ３ｓの各クロックとして、出力される。
【０１０７】
さらに、第１ＰＬＬ回路５０ａに基準クロックとして入力された第１基準周波数クロックＦｒ１（２７．０ＭＨｚ、８０［ｄＢ］）及びそれが分周器５６ｄで１／２分周された「１３．５ＭＨｚ、８６［ｄＢ］」が、第１基準周波数系列Ｆｒ１ｓの各クロックとして、出力される。前述の分周器５７ａからの５４ＭＨｚ周波数クロックも、やはり第１基準周波数系列Ｆｒ１ｓのクロックである。
【０１０８】
なお、中間周波数クロックＦｉｍ５を得るための分周器５６ａを省略し、その分周比を他のＰＬＬ回路中の分周器５１ｂ、５１ｃに分担させるようにしても良い。
【０１０９】
これら第１〜第３基準周波数系列Ｆｒ１ｓ〜Ｆｒ３ｓの各クロックは、一部ノイズフロアの制限を受けるもののその影響は小さく、いずれも参考例のものと比較して、十分に高いＳ／Ｎを有している。更に、図５のクロック生成システムでは、第１基準周波数クロック２７ＭＨｚを基準クロックとして、ビデオ用の５４ＭＨｚの周波数クロックを得るとともに、そのＳ／Ｎは十分に高い。
【０１１０】
図６は、以上の第１〜第５の実施の形態、及び参考例におけるそれぞれの周波数系列の各クロックとＳ／Ｎとをまとめて表示したものである。なお、図６中で、「出力不可」とあるのは当該クロックが出力されないことを表している。また、「出力不可＊」とあるのはデューティ率５０％の出力は出せないが、それ以外のデューティ率、例えばデューティ率６６％なら出力できることを表している。
【０１１１】
【発明の効果】
本発明のクロック生成システムによれば、ＰＬＬ回路のＳ／Ｎは分周率に応じて向上し、逓倍率に応じて低下すること、及びノイズフロアのＳ／Ｎにより制限されることに鑑み、第１のＰＬＬ回路で共通の中間周波数クロックを生成し、この中間周波数クロックを第２ＰＬＬ回路及び第３ＰＬＬ回路に入力する。これにより、ノイズフロアのＳ／Ｎの制限を避ける、あるいは影響を小さくすることができる。したがって、ノイズフロアのＳ／Ｎの制限に関わらず、十分なＳ／Ｎの第２周波数クロック及び第３周波数クロックを、第１周波数クロックに基づいて生成することができる。
【０１１２】
また、ＤＶＤシステムの基準周波数クロックとして必要な、ビデオ用の第１周波数２７ＭＨｚ系列のクロック、サウンド用（特に、ＣＤ用）の第２周波数３３．８６８８ＭＨｚ系列（サンプリング周波数４４．１ｋＨｚの整数倍）のクロック、及びサウンド用（特に、ＤＶＤ用）の第３周波数３６．８６４ＭＨｚ系列（サンプリング周波数４８ｋＨｚ及び３２ｋＨｚの整数倍）のクロックを、ノイズフロアの制限に関わらず、十分なＳ／Ｎ比で、生成できる。
【０１１３】
また、第１〜第３周波数クロックに共通して適切な周波数である他の基準クロックを用いるから、ノイズフロアの制限を受けない、或いはその影響を小さくして、十分なＳ／Ｎ比の第１〜第３周波数クロックを生成できる。
【０１１４】
また、共通の中間周波数クロックを生成するための第１のＰＬＬ回路の出力クロックを用いて、基準クロックである第１周波数クロックの２倍の周波数の第４周波数クロックを生成するから、Ｓ／Ｎが十分に高いビデオ用の第４周波数クロック（５４ＭＨｚ）を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるクロック生成システムの構成図。
【図２】本発明の第２の実施の形態にかかるクロック生成システムの構成図。
【図３】本発明の第３の実施の形態にかかるクロック生成システムの構成図。
【図４】本発明の第４の実施の形態にかかるクロック生成システムの構成図。
【図５】本発明の第５の実施の形態にかかるクロック生成システムの構成図。
【図６】各周波数系列の各クロックとＳ／Ｎとをまとめて表示した図。
【図７】参考例のクロック生成システムの構成図。
【符号の説明】
１０ａ、２０ａ、３０ａ、４０ａ、５０ａ　第１ＰＬＬ回路
１０ｂ、２０ｂ、３０ｂ、４０ｂ、５０ｂ　第２ＰＬＬ回路
１０ｃ、２０ｃ、３０ｃ、４０ｃ、５０ｃ　第３ＰＬＬ回路
１１、１２、２１、２２、３１、３２、４１、４２、５１、５２　分周器
１３、２３、３３、４３、５３　位相比較器（ＰＤ）
１４、２４、３４、４４、５４　低域ろ波器（ＬＰＦ）
１５、２５、３５、４５、５５　電圧制御発振器（ＶＣＯ）
１６〜１９、２６〜２９、３６〜３９、４６〜４９、５６〜５９　分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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