(57)【要約】【課題】ＬＳＩテスタ、及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、高速なＡＣスペック検査を正確かつ安定に行なうことができる半導体装置、及びＡＣスペック検査方法を提供する。【解決手段】データ入力端子４０と、クロック入力端子３８と、クロック入力端子３８から入力したクロック信号に応じて、所定のタイミングでタイミング信号を発生するタイミング発生回路４１と、ＡＣスペック検査時にはタイミング信号を選択し、出力するクロック選択回路４２と、クロック選択回路４２の出力をクロック信号とする，データ入力端子４０から見て初段となる初段レジスタ４４と、クロック入力端子３８から入力したクロック信号をトリガとして、初段レジスタ４４にデータ信号を供給するセレクタ４５とを備える半導体装置３１にクロック信号のみを供給し、初段レジスタ４４の出力値と、予め準備しておいた期待値とを比較する。【選択図】　　　図１
2004138480.tif 000002
【特許請求の範囲】
【請求項１】
装置外部からデータ信号を入力するデータ入力端子と、
装置外部からクロック信号を入力するクロック入力端子と、
上記クロック入力端子から入力したクロック信号に応じて、所定のタイミングでタイミング信号を発生するタイミング発生手段と、
上記クロック入力端子から入力したクロック信号、及び上記タイミング信号のいずれかを選択し、出力するクロック選択手段と、
上記クロック選択手段の出力をクロック信号とする、上記データ入力端子から見て初段となる初段レジスタと、
上記クロック入力端子から入力したクロック信号に基づく信号を、上記初段レジスタにデータ信号として供給するか否かを選択する信号選択手段とを備え、
上記クロック選択手段は、ＡＣスペック検査時には上記タイミング信号を選択し、
上記信号選択手段は、ＡＣスペック検査時には上記クロック信号に基づく信号の供給を選択する、
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記タイミング発生手段は、上記クロック入力端子から入力したクロック信号に応じて所定の遅延時間を経過した後にタイミング信号を発生する遅延手段で構成される、
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記タイミング発生手段は、上記クロック入力端子から入力したクロック信号に同期しながら、所定の位相差を有する複数のタイミング信号を発生し、該複数のタイミング信号の中から任意のタイミング信号を選択するＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路で構成される、
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記タイミング発生手段は、上記クロック入力端子から入力したクロック信号に応じた周波数を発生するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路で構成される、
ことを特徴とする半導体装置。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置において、
上記データ入力端子、及び上記信号選択手段に代えて、
上記クロック信号が入力される出力側ＩＯバッファと、該出力側ＩＯバッファの出力とその入力との接続ノードに上記データ信号が入力される入力側ＩＯバッファとからなる双方向ＩＯ端子を備える、
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記双方向ＩＯ端子の出力側ＩＯバッファの入力の直前に、上記クロック入力端子から入力したクロック信号を基準信号としてテストパターンを発生し、該テストパターンを上記クロック信号に代えて出力するテストパターン発生手段を備える、
ことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
上記テストパターン発生手段は、書き換え可能な記憶手段により構成される、
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
上記初段レジスタの出力の直後に、上記初段レジスタの出力値を一時的に保持しておく記憶手段を備える、
ことを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
上記初段レジスタの出力の直後に、上記初段レジスタの出力値と上記テストパターン発生手段の出力値とを比較する比較手段を備える、
ことを特徴とする半導体装置。
【請求項１０】
請求項１ないし７のいずれかに記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、
上記半導体装置にクロック信号のみを供給し、
上記初段レジスタの出力値と、予め準備しておいた期待値とを比較してＡＣスペックを検査する、
ことを特徴とするＡＣスペック検査方法。
【請求項１１】
請求項８に記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、
上記半導体装置にクロック信号のみを供給し、
上記記憶手段に一時的に保持された上記初段レジスタの出力値と、予め準備しておいた期待値とを比較してＡＣスペックを検査する、
ことを特徴とするＡＣスペック検査方法。
【請求項１２】
請求項９に記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、
上記半導体装置にクロック信号のみを供給し、
上記比較手段の出力値に基づいて、所定のＡＣスペックを満たすか否かを判定する、
ことを特徴とするＡＣスペック検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、及びＡＣスペック検査方法に関し、特に、高速なＡＣスペック検査を正確かつ安定に行なうことができるようにしたものに関する。
【０００２】
【従来の技術】
近年、半導体装置の動作周波数が増加し、半導体装置の検査では、高価なＬＳＩテスタを使用したＡＣスペック検査が行なわれている。
半導体装置のＡＣスペックとは、半導体装置のＡＣ（交流）特性のことであり、ＡＣスペック検査は、複数の信号のタイミング関係が、仕様通りの関係にあるか否かを検査するものである。
図１３は、従来の半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
図１３に示されるように、ＡＣスペック検査が行なわれる半導体装置１は、クロック入力端子１１と、データ入力端子１４と、内部機能回路１６と、データ入力端子１４から見て初段となる、内部機能回路１６内の初段レジスタ１７と、初段レジスタ１７の出力値を観測可能な出力端子１８とから構成されている。
【０００３】
また、半導体装置１のＡＣスペック検査を行なうＬＳＩテスタ２は、クロックドライバ４と、クロック出力端子５と、データドライバ７と、データ出力端子８と、データ入力端子２０と、データ入力端子２０に接続されＬＳＩテスタ２内部に到来した電圧レベルを判定する電圧レベル判定回路２１とから構成されている。
【０００４】
また、半導体装置１とＬＳＩテスタ２とを接続するパフォーマンスボード３は、クロック入力端子１０と、データ入力端子１３と、半導体装置１の出力端子１８からの出力値を観測可能な出力端子１９とを有している。
なお、ＬＳＩテスタ２のクロックドライバ４とクロック出力端子５との間には配線インピーダンスＺ３を有する配線６が、ＬＳＩテスタ２のデータドライバ７とデータ出力端子８との間には配線インピーダンスＺ１を有する配線９が、パフォーマンスボード３のクロック入力端子１０と半導体装置１のクロック入力端子１１との間には配線インピーダンスＺ４を有する配線１２が、パフォーマンスボード３のデータ入力端子１３と半導体装置１のデータ入力端子１４との間には配線インピーダンスＺ２を有する配線１５が、それぞれ存在する。
【０００５】
以上のように構成された従来の半導体装置、ＬＳＩテスタ、及びパフォーマンスボードの動作について説明する。
【０００６】
まず、入力ＡＣタイミングのセットアップ時間を検査する際の動作について説明する。
図１４（ａ）は、従来のセットアップ時間検査における各信号波形を示すタイミングチャートであり、図において、Ｓ４０は、データドライバ７のデータ出力波形であり、Ｓ４１は、クロックドライバ４のクロック出力波形であり、Ｓ４２は、初段レジスタ１７のデータ入力波形であり、Ｓ４３は、初段レジスタ１７のクロック入力波形である。
【０００７】
ＬＳＩテスタ２のデータドライバ７から出力されたデータ信号Ｓ４０は、順に配線９、ＬＳＩテスタ２のデータ出力端子８、パフォーマンスボード３上のデータ入力端子１３、配線１５を通って半導体装置１のデータ入力端子１４に入力され、内部機能回路１６内の初段レジスタ１７のデータ入力端子Ｄに達する。
【０００８】
一方、データドライバ７からデータ信号が出力されるのと所定の遅延時間を隔ててクロックドライバ４から出力されるクロック信号Ｓ４１は、順に配線６、ＬＳＩテスタ２のクロック出力端子５、パフォーマンスボード３上のクロック入力端子１０、配線１２を通って半導体装置１のクロック入力端子１１に入力され、内部機能回路１６内の初段レジスタ１７のクロック入力端子ＣＬＫに達する。
【０００９】
初段レジスタ１７は、到達したクロック信号Ｓ４３のタイミングでデータ信号Ｓ４２をラッチする。
初段レジスタ１７の出力信号は、順に半導体装置１の出力端子１８、パフォーマンスボード３上の出力端子１９、ＬＳＩテスタ２のデータ入力端子２０を通って、ＬＳＩテスタ２の電圧レベル判定回路２１に到達する。
【００１０】
電圧レベル判定回路２１は、予め準備された期待値と到達した初段レジスタ１７の出力信号とを比較することで、ＬＳＩテスタ２のデータドライバ７から出力されたデータ信号と、ＬＳＩテスタ２のクロックドライバ４から出力されたクロック信号との出力遅延時間差分のセットアップ時間検査を行なう。この電圧レベル判定回路２１にて、図１４（ａ）のＳ４２に示すデータＤｄが観測されれば、所定のＡＣスペックを満たすと判定される。
【００１１】
次に、入力ＡＣタイミングのホールド時間を検査する際の動作について説明する。
図１４（ｂ）は、従来のホールド時間検査における各信号波形を示すタイミングチャートであり、図において、Ｓ４４は、データドライバ７のデータ出力波形であり、Ｓ４５は、クロックドライバ４のクロック出力波形であり、Ｓ４６は、初段レジスタ１７のデータ入力波形であり、Ｓ４７は、初段レジスタ１７のクロック入力波形である。
【００１２】
ＬＳＩテスタ２のクロックドライバ４から出力されたクロック信号Ｓ４５は、順に配線６、ＬＳＩテスタ２のクロック出力端子５、パフォーマンスボード３上のクロック入力端子１０、配線１２を通って半導体装置１のクロック入力端子１１に入力され、内部機能回路１６内の初段レジスタ１７のクロック入力端子ＣＬＫに達する。
【００１３】
一方、クロックドライバ４からクロック信号が出力されるのと所定の遅延時間を隔ててデータドライバ７から出力されるデータ信号Ｓ４４は、順に配線９、ＬＳＩテスタ２のデータ出力端子８、パフォーマンスボード３上のデータ入力端子１３、配線１５を通って半導体装置１のデータ入力端子１４に入力され、内部機能回路１６内の初段レジスタ１７のデータ入力端子Ｄに達する。
【００１４】
初段レジスタ１７は、到達したクロック信号Ｓ４７のタイミングでデータ信号Ｓ４６をラッチする。
初段レジスタ１７の出力信号は、順に半導体装置１の出力端子１８、パフォーマンスボード３上の出力端子１９、ＬＳＩテスタ２のデータ入力端子２０を通って、ＬＳＩテスタ２の電圧レベル判定回路２１に到達する。
【００１５】
電圧レベル判定回路２１は、予め準備された期待値と到達した初段レジスタ１７の出力信号とを比較することで、ＬＳＩテスタ２のクロックドライバ４から出力されたクロック信号と、ＬＳＩテスタ２のデータドライバ７から出力されたデータ信号との出力遅延時間差分のホールド時間検査を行なう。
【００１６】
即ち、クロックドライバ４からクロック信号が出力されてから所定の遅延時間後にデータドライバ７から出力されるデータの一つ前のデータＤｅ（図１４（ｂ）のＳ４６参照）が電圧レベル判定回路２１にて観測されれば、所定のＡＣスペックを満たすと判定される。
このような半導体装置の検査は、例えば、特許文献１の従来の技術の欄に記載されているように、半導体集積回路（を搭載するパフォーマンスボード）の電極に、プローブカードに取り付けられたプローブを半導体集積回路に押しつけ、ケーブルによってプローブカードと接続されたテスタによってテスト用のクロック信号とデータ信号とを供給することにより行っている。
【００１７】
【特許文献１】
特開２０００−１６４６５０号公報（第１頁、第７図）
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置、ＬＳＩテスタ、及びパフォーマンスボードによるＡＣスペック検査方法では、ＬＳＩテスタ２の配線６のインピーダンスＺ３、配線９のインピーダンスＺ１、さらにパフォーマンスボード３上の配線１２のインピーダンスＺ４、配線１５のインピーダンスＺ２の影響を受けるため、半導体装置１に入力されるクロック信号とデータ信号との遅延時間差は、ＬＳＩテスタ２のクロックドライバ４とデータドライバ７とでそれぞれ設定した遅延時間差とは異なる。さらに、クロックドライバ４、及びデータドライバ７が正確な方形波をドライブしたとしても、半導体装置１に入力されるクロック信号及びデータ信号の波形は、配線６のインピーダンスＺ３、配線９のインピーダンスＺ１、配線１２のインピーダンスＺ４、配線１５のインピーダンスＺ２に大きく依存するので、精密に配線インピーダンスの調整を行なわなければ、パフォーマンスボード３上のクロック入力端子１１に入力されるクロック信号、及びパフォーマンスボード３上のデータ入力端子１４に入力されるデータ信号の形状は、方形波の形状から大きく崩れ、クロック信号とデータ信号とに位相差が生じてしまう。このため、上記従来の半導体装置、ＬＳＩテスタ、及びパフォーマンスボードでは高速なＡＣスペック検査を正確かつ安定に行なうことが難しいという問題があった。
【００１９】
本発明は、上記従来の問題点を解決するためになされたものであり、ＬＳＩテスタ、及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、高速なＡＣスペック検査を正確かつ安定に行なうことのできる半導体装置及びＡＣスペック検査方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の請求項１に係る半導体装置は、装置外部からデータ信号を入力するデータ入力端子と、装置外部からクロック信号を入力するクロック入力端子と、上記クロック入力端子から入力したクロック信号に応じて、所定のタイミングでタイミング信号を発生するタイミング発生手段と、上記クロック入力端子から入力したクロック信号、及び上記タイミング信号のいずれかを選択し、出力するクロック選択手段と、上記クロック選択手段の出力をクロック信号とする、上記データ入力端子から見て初段となる初段レジスタと、上記クロック入力端子から入力したクロック信号に基づく信号を、上記初段レジスタにデータ信号として供給する信号選択手段とを備え、上記クロック選択手段は、ＡＣスペック検査時には上記タイミング信号を選択し、上記信号選択手段は、ＡＣスペック検査時には上記クロック信号に基づく信号の供給を選択するものとしたものである。
【００２１】
本発明の請求項２に係る半導体装置は、請求項１に記載の半導体装置において、上記タイミング発生手段が、上記クロック入力端子から入力したクロック信号に応じて所定の遅延時間を経過した後にタイミング信号を発生する遅延手段で構成されるものとしたものである。
【００２２】
本発明の請求項３に係る半導体装置は、請求項１に記載の半導体装置において、上記タイミング発生手段が、上記クロック入力端子から入力したクロック信号に同期しながら、所定の位相差を有する複数のタイミング信号を発生し、該複数のタイミング信号の中から任意のタイミング信号を選択するＤＬＬ回路で構成されるものとしたものである。
【００２３】
本発明の請求項４に係る半導体装置は、請求項１に記載の半導体装置において、上記タイミング発生手段が、上記クロック入力端子から入力したクロック信号に応じた周波数を発生するＰＬＬ回路で構成されるものとしたものである。
【００２４】
本発明の請求項５に係る半導体装置は、請求項１ないし４のいずれかに記載の半導体装置において、上記データ入力端子、及び上記信号選択手段に代えて、上記クロック信号が入力される出力側ＩＯバッファと、該出力側ＩＯバッファの出力とその入力との接続ノードに上記データ信号が入力される入力側ＩＯバッファとからなる双方向ＩＯ端子を備えるものとしたものである。
【００２５】
本発明の請求項６に係る半導体装置は、請求項５に記載の半導体装置において、上記双方向ＩＯ端子の出力側ＩＯバッファの入力の直前に、上記クロック入力端子から入力したクロック信号を基準信号としてテストパターンを発生し、該テストパターンを上記クロック信号に代えて出力するテストパターン発生手段を備えるものとしたものである。
【００２６】
本発明の請求項７に係る半導体装置は、請求項６に記載の半導体装置において、上記テストパターン発生手段が、書き換え可能な記憶手段で構成されるものとしたものである。
【００２７】
本発明の請求項８に係る半導体装置は、請求項７に記載の半導体装置において、上記初段レジスタの出力の直後に、上記初段レジスタの出力値を一時的に保持しておく記憶手段を備えるものとしたものである。
【００２８】
本発明の請求項９に係る半導体装置は、請求項７に記載の半導体装置において、上記初段レジスタの出力の直後に、上記初段レジスタの出力値と上記テストパターン発生手段の出力値とを比較する比較手段を備えるものとしたものである。
【００２９】
本発明の請求項１０に係るＡＣスペック検査方法は、請求項１ないし７のいずれかに記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、上記半導体装置にクロック信号のみを供給し、上記初段レジスタの出力値と、予め準備しておいた期待値とを比較してＡＣスペックを検査するものとしたものである。
【００３０】
本発明の請求項１１に係るＡＣスペック検査方法は、請求項８に記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、上記半導体装置にクロック信号のみを供給し、上記記憶手段に一時的に保持された上記初段レジスタの出力値と、予め準備しておいた期待値とを比較してＡＣスペックを検査するものとしたものである。
【００３１】
本発明の請求項１２に係るＡＣスペック検査方法は、請求項９に記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、上記半導体装置にクロック信号のみを供給し、上記比較手段の出力値に基づいて、所定のＡＣスペックを満たすか否かを判定するものとしたものである。
【００３２】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
図１に示されるように、ＡＣスペック検査が行なわれる半導体装置３１は、クロック入力端子３８と、３ステイトバッファ付データ入力端子４０と、クロック信号が入力されてから所定の遅延時間を経過した後に複数のタイミング信号を出力する、遅延素子を用いたＡＣスペック検査用のタイミング発生回路（タイミング発生手段）４１と、クロック入力端子３８から入力したクロック信号及びタイミング発生回路４１から入力したタイミング信号のいずれかを選択するクロック選択回路（クロック選択手段）４２と、内部機能回路４３と、データ入力端子４０から見て初段となる、内部機能回路４３内の初段レジスタ４４と、ＡＣスペック検査時にクロック入力端子３８から入力されたクロック信号を基準とした信号を初段レジスタ４４にデータ信号として供給するセレクタ（信号選択手段）４５と、初段レジスタ４４の出力値を観測可能な出力端子４６とから構成されている。
【００３３】
また、半導体装置３１のＡＣスペック検査を行なうＬＳＩテスタ３２は、クロックドライバ３４と、クロック出力端子３５と、データ入力端子４８と、データ入力端子４８に接続され、ＬＳＩテスタ３２に入力された電圧レベルを判定する電圧レベル判定回路４９とから構成されている。
また、半導体装置３１とＬＳＩテスタ３２とを接続するパフォーマンスボード３３は、クロック入力端子３７と、半導体装置３１の出力端子４６の出力値を観測可能な出力端子４７とを有している。
なお、ＬＳＩテスタ３２のクロックドライバ３４とクロック出力端子３５との間には配線インピーダンスＺ３を有する配線３６が、パフォーマンスボード３３のクロック入力端子３７と半導体装置３１のクロック入力端子３８との間には配線インピーダンスＺ４を有する配線３９がそれぞれ存在する。
【００３４】
ここで、半導体装置３１は、データ入力端子４０から初段レジスタ４４のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子３８からタイミング発生回路４１を通らない初段レジスタ４４のクロック信号入力端子ＣＬＫまでの経路における遅延時間との差と、クロック信号入力端子３８から初段レジスタ４４のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子３８からタイミング発生回路４１を通る初段レジスタ４４のクロック信号入力端子ＣＬＫまでの経路における遅延時間からタイミング発生回路４１での遅延時間を除いた遅延時間との差とが等しくなるように、予め設計されている。
【００３５】
図２は、本発明の実施の形態１における各信号波形を示すタイミングチャートである。
図２において、Ｓ１は、半導体装置３１のクロック入力端子３８に入力されるクロック信号波形であり、Ｓ２は、内部機能回路４３内の初段レジスタ４４のデータ信号入力波形であり、Ｓ３は、タイミング発生回路４１を通り内部機能回路４３内の初段レジスタ４４に達するクロック入力信号波形であり、Ｓ４は、初段レジスタ４４の出力信号波形である。
【００３６】
以上のように構成された半導体装置、ＬＳＩテスタ、及びパフォーマンスボードにより、半導体装置のＡＣスペックを検査する際の動作について説明する。
ＡＣスペック検査時には、クロック選択回路４２はタイミング発生回路４１の出力を選択し、セレクタ４５はクロック入力端子３８からのクロック信号をスルーで出力することを選択するものとする。
【００３７】
ＬＳＩテスタ３２のクロックドライバ３４から出力されたクロック信号は、順に配線３６、ＬＳＩテスタ３２のクロック出力端子３５、パフォーマンスボード３３上のクロック入力端子３７、配線３９を経て、半導体装置３１のクロック入力端子３８に入力される。クロック入力端子３８に入力されたクロック信号は、タイミング発生回路４１と、セレクタ４５とにそれぞれ入力される。タイミング発生回路４１に入力されたクロック信号は、クロック選択回路４２を経て、内部機能回路４３内の初段レジスタ４４にクロック信号として入力される。
即ち、タイミング発生回路４１を通り内部機能回路４３内の初段レジスタ４４に達するクロック入力波形Ｓ３は、クロック入力端子３８に入力されるクロック信号波形Ｓ１に対してタイミング発生回路４１における遅延時間が加わり初段レジスタ４４にクロック信号として入力される。
【００３８】
一方、クロック信号を入力されたセレクタ４５は、入力されたクロック信号を基準とした信号を、上記内部機能回路４３の初段レジスタ４４のデータ入力端子Ｄにそのデータ信号として入力する。この時、半導体装置３１の３ステイトバッファ付データ入力端子４０の出力値をＨｉ−Ｚ（ハイ−インピーダンス）状態としておくことで、ＡＣスペック測定時にもかかわらずデータ入力端子４０に不意にデータ信号が入力された場合に、これと半導体装置３１内のセレクタ４５の出力値とが衝突するのを防ぐ。
即ち、半導体装置３１の初段レジスタ４４に入力されるデータ信号入力波形Ｓ２は、クロック入力端子３８に入力されるクロック信号波形Ｓ１に対して設計値に基づく遅延時間後に初段レジスタ４４にデータ信号として入力される。
【００３９】
初段レジスタ４４は、セレクタ４５から入力したデータ信号を、クロック選択回路４２から入力したクロック信号にてラッチする。
初段レジスタ４４に達するクロック入力波形Ｓ３でラッチされた初段レジスタ４４の出力データ信号波形Ｓ４は、順に半導体装置３１の出力端子４６、パフォーマンスボード３３上の出力端子４７、ＬＳＩテスタ３２のデータ入力端子４８を経てＬＳＩテスタ３２の電圧レベル判定回路４９へ入力される。
【００４０】
電圧レベル判定回路４９は、初段レジスタ４４にて所望のデータをラッチできているか否かを、予め準備していたＬＳＩテスタ３２の期待値テストパターンと比較することでＡＣスペック検査を行なう。
その際、タイミング発生回路４１で発生させるタイミング信号の位相は、複数の遅延時間が設定可能な中から所定の遅延時間が得られる設定を任意に行なうことが可能であり、初段レジスタ４４に達するクロック入力波形Ｓ３のタイミング発生回路４１における遅延時間は様々な値を設定することができる。
【００４１】
以下では、この実施の形態１によるＡＣスペックのタイミング検査方法について述べる。
この実施の形態１によるＡＣスペックのタイミング検査方法では、ＡＣスペックのタイミング検査時は、ＬＳＩテスタ３２はクロック信号のみを半導体装置３１に出力する。
半導体装置３１はこのクロック信号波形Ｓ１を入力し、これをその内部機能回路４３のデータ信号として用いるとともに、このクロック信号波形Ｓ１に基づきタイミング発生回路４１で生成したタイミング信号をその内部機能回路４３のクロック信号として用いることで、内部機能回路４３が所定の処理を実行するように構成されている。
そして、所定の処理を実行した後に内部機能回路４３が出力する出力データ信号波形Ｓ４はＬＳＩテスタ３２の電圧レベル判定回路４９に出力され、ここで、半導体装置３１が所定のＡＣスペックを有しているかが判定される。
【００４２】
これにより、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となり、ＡＣスペック検査をＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定に行なうことができる。
【００４３】
なお、タイミング発生回路４１によりタイミング信号のデータ信号に対する遅延を適宜調整し、それぞれの遅延時間における、電圧レベル判定回路４９の判定結果を観測することで、遅延時間を適宜変更した場合におけるＡＣスペック判定結果を得ることも可能である。
【００４４】
このように、本実施の形態１による半導体装置によれば、ＡＣスペック検査用のタイミング発生回路と、クロック入力端子から入力したクロック信号及びタイミング信号のいずれかを選択し出力するクロック選択回路と、外部から入力したクロック信号を基準とした信号を初段レジスタにデータ信号として供給するセレクタとを備え、外部から導入したクロック信号を半導体装置の内部でテスト用のデータ信号としても使用できるようにしたので、ＡＣスペック検査時にクロック信号とデータ信号とを同一の配線により供給できるように設定することで、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となる、ＡＣスペックの検査に適した検査支援機構を有する半導体装置を得ることができる。
【００４５】
また、本実施の形態１によるＡＣスペック検査方法によれば、ＡＣスペック検査時に、上述のように構成された半導体装置を検査に用い、ＬＳＩテスタからクロック信号のみを供給し、外部から導入したクロック信号を内部でデータ信号としても用いるように設定することにより、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定にＡＣスペック検査を行なうことができるＡＣスペック検査方法を得ることができる。
【００４６】
なお、上記実施の形態１ではタイミング発生回路４１を所定の遅延時間をもつ遅延素子により実現したが、遅延素子の代わりに複数のインバータがリング状に連結され、インバータ出力端子が複数存在し、任意のインバータ出力信号を選択することが可能なＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を用いてもよい。ＤＬＬ回路を用いた場合、外部入力クロック信号の周波数を変化させることにより外部入力クロック信号に対するタイミング信号の遅延時間を連続して変化させることが可能なため、より詳細なＡＣスペック検査を行なうことができる。
【００４７】
また、上記実施の形態１ではタイミング発生回路４１を所定の遅延時間をもつ遅延素子により実現したが、遅延素子の代わりに所定の周波数を発生することが可能なＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を用いてもよい。
ＰＬＬ回路を用いた場合、初段レジスタ４４に入力されるクロック入力信号の周波数をクロック入力端子３８に入力されるクロック信号よりも高く設定することができ、初段レジスタ４４のデータ入力信号を複数回にわたりラッチすることが可能なため、より詳細なＡＣスペック検査を行なうことができる。
【００４８】
実施の形態２．
図３は、本発明の実施の形態２における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
図３に示されるように、ＡＣスペック検査が行なわれる半導体装置６１は、クロック入力端子６８と、出力側３ステイトＩＯバッファ７０ａ及び入力側ＩＯバッファ７０ｂからなる双方向ＩＯ端子７０と、クロック信号が入力されて所定の遅延時間を経過した後に複数のタイミング信号を出力する、遅延素子を用いたＡＣスペック検査用タイミング発生回路（タイミング発生手段）７１と、クロック入力端子６８から入力したクロック信号及びタイミング発生回路７１から入力したタイミング信号のいずれかを選択するクロック選択回路（クロック選択手段）７２と、内部機能回路７３と、双方向ＩＯ端子７０から見て初段となる内部機能回路７３内の初段レジスタ７４と、初段レジスタ７４の出力値を観測可能な出力端子７５とから構成されている。
【００４９】
また、半導体装置６１のＡＣスペック検査を行なうＬＳＩテスタ６２は、クロックドライバ６４と、クロック出力端子６５と、データ入力端子７７と、データ入力端子７７に接続され、ＬＳＩテスタ６２に入力された電圧レベルを判定する電圧レベル判定回路７８とから構成されている。
【００５０】
また、半導体装置６１とＬＳＩテスタ６２とを接続するパフォーマンスボード６３は、クロック入力端子６７と、半導体装置６１の出力端子７５の出力値を観測可能な出力端子７６とを有している。
なお、ＬＳＩテスタ６２のクロックドライバ６４とクロック出力端子６５との間には配線インピーダンスＺ３を有する配線６６が、パフォーマンスボード６３のクロック入力端子６７と半導体装置６１のクロック入力端子６８との間には配線インピーダンスＺ４を有する配線６９がそれぞれ存在する。
【００５１】
ここで、半導体装置６１は、双方向ＩＯ端子７０から初段レジスタ７４のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子６８からタイミング発生回路７１を通らない初段レジスタ７４のクロック信号入力端子ＣＬＫまでの経路における遅延時間との差と、クロック信号入力端子６８から双方向ＩＯ端子７０を経て初段レジスタ７４のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子６８からタイミング発生回路７１を通る初段レジスタ７４のクロック信号入力端子ＣＬＫまでの経路における遅延時間からタイミング発生回路７１での遅延時間を除いた遅延時間との差が等しくなるように、予め設計されている。
【００５２】
図４は、本発明の実施の形態２における各信号波形を示すタイミングチャートである。
図４において、Ｓ５は、半導体装置６１のクロック入力端子６８に入力される入力クロック信号波形であり、Ｓ６は、内部機能回路７３内の初段レジスタ７４のデータ入力波形であり、Ｓ７は、タイミング発生回路７１を通り内部機能回路７３内の初段レジスタ７４に達するクロック入力波形であり、Ｓ８は、初段レジスタ７４の出力波形である。
【００５３】
以上のように構成された半導体装置、ＬＳＩテスタ、及びパフォーマンスボードにより、半導体装置のＡＣスペックを検査する際の動作について説明する。
ＡＣスペック検査時には、クロック選択回路７２はタイミング発生回路７１の出力を選択し、双方向ＩＯ端子７０の出力側３ステイトＩＯバッファ７０ａはクロック入力端子６８からのクロック信号をスルーで出力することを選択するものとする。
【００５４】
ＬＳＩテスタ６２のクロックドライバ６４から出力されたクロック信号は、順に配線６６、ＬＳＩテスタ６２のクロック出力端子６５、パフォーマンスボード６３上のクロック入力端子６７、配線６９を経て、半導体装置６１のクロック入力端子６８に入力される。クロック入力端子６８に入力されたクロック信号は、タイミング発生回路７１と、双方向ＩＯ端子７０とにそれぞれ入力される。タイミング発生回路７１に入力されたクロック信号は、クロック選択回路７２を経て、内部機能回路７３の初段レジスタ７４にクロック信号として入力される。
即ち、タイミング発生回路７１を通り内部機能回路７３内の初段レジスタ７４に達する初段レジスタ７４のクロック入力波形Ｓ７は、クロック入力端子６８に入力されるクロック信号波形Ｓ５に対してタイミング発生回路７１における遅延時間が加わり初段レジスタ７４にクロック信号として入力される。
【００５５】
一方、双方向ＩＯ端子７０に入力されたクロック信号は、双方向ＩＯ端子７０の出力側の３ステイトＩＯバッファ７０ａ及び入力側ＩＯバッファ７０ｂを経て内部機能回路７３内の初段レジスタ７４にデータ信号として入力される。
即ち、初段レジスタ７４に入力されるデータ入力信号波形Ｓ６は、クロック入力端子６８に入力されるクロック信号波形Ｓ５に対して設計値に基づく遅延時間後に初段レジスタ７４にデータ信号として入力される。
【００５６】
初段レジスタ７４は、双方向ＩＯ端子７０から入力したデータ信号を、クロック選択回路７２から入力したクロック信号にてラッチする。
初段レジスタ７４に達するクロック入力波形Ｓ７でラッチされた初段レジスタ７４の出力データ信号波形Ｓ８は、順に半導体装置６１の出力端子７５、パフォーマンスボード６３上の出力端子７６、ＬＳＩテスタ６２のデータ入力端子７７を経てＬＳＩテスタ６２の電圧レベル判定回路７８へ入力される。
電圧レベル判定回路７８は、初段レジスタ７４にて所望のデータをラッチできているか否かを、予め準備していたＬＳＩテスタ６２の期待値テストパターンと比較することでＡＣスペック検査を行なう。
【００５７】
その際、タイミング発生回路７１で発生させるタイミング信号の位相は、複数の遅延時間が設定可能な中から所定の遅延時間が得られる設定を任意に行なうことが可能であり、初段レジスタ７４に達するクロック入力波形Ｓ７のタイミング発生回路７１における遅延時間は様々な値を設定することができる。
【００５８】
以下では、この実施の形態２によるＡＣスペックのタイミング検査方法について述べる。
この実施の形態２によるＡＣスペックのタイミング検査方法では、ＡＣスペックのタイミング検査時は、ＬＳＩテスタ６２はクロック信号のみを半導体装置６１に出力する。
半導体装置６１はこのクロック信号波形Ｓ５を入力し、これをその内部機能回路７３のデータ信号として用いるとともに、このクロック信号波形Ｓ５に基づきタイミング発生回路７１で生成したタイミング信号をその内部機能回路７３のクロック信号として用いることで、内部機能回路７３が所定の処理を実行するように構成されている。
【００５９】
そして、所定の処理を実行した後に内部機能回路７３が出力する出力データ信号波形Ｓ８はＬＳＩテスタ６２の電圧レベル判定回路７８に出力され、ここで、半導体装置６１が所定のＡＣスペックを有しているかが判定される。
これにより、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となり、ＡＣスペック検査をＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定に行なうことができる。
なお、タイミング発生回路７１によりタイミング信号のデータ信号に対する遅延を適宜調整し、それぞれの遅延時間における、電圧レベル判定回路７８の判定結果を観測することで、遅延時間を適宜変更した場合におけるＡＣスペック判定結果を得ることも可能である。
【００６０】
このように、本実施の形態２による半導体装置によれば、ＡＣスペック検査用タイミング発生回路と、双方向ＩＯ端子とを備え、クロック信号を内部でテスト用のデータ信号としても使用できるようにしたので、クロック信号とデータ信号とを同一の配線により供給できるように設定でき、このように設定した場合、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となる、ＡＣスペックの検査に適した検査支援機構を有する半導体装置を得ることができる。
また、双方向ＩＯ端子のＩＯパッドからデータ信号を初段レジスタに供給することで、ＡＣスペック検査の際に、データ信号とクロック信号とを別の信号経路で入力する通常の使用時と同じデータ信号経路を使用することになり、より正確なＡＣスペック検査を行なうことができ、さらに、双方向ＩＯ端子の出力側ＩＯバッファを使用することで、半導体装置の設計が容易になる。
【００６１】
また、本実施の形態２によるＡＣスペック検査方法によれば、ＡＣスペック検査時に上述のように構成された半導体装置を検査に用い、ＬＳＩテスタからクロック信号のみを供給することにより、クロック信号を内部でデータ信号としても用いることができ、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定にＡＣスペック検査を行なうことができ、また双方向ＩＯ端子のＩＯパッドからデータ信号を初段レジスタに供給することで、通常使用時と同じデータ信号経路を使用することになり、より正確なＡＣスペック検査を行なうことが可能となり、さらに双方向ＩＯ端子の出力側ＩＯバッファを使用することで、半導体装置の設計が容易になるＡＣスペック検査方法を得ることができる。
【００６２】
実施の形態３．
図５は、本発明の実施の形態３における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
図５に示されるように、ＡＣスペック検査が行なわれる半導体装置９１は、クロック入力端子９８と、出力側３ステイトＩＯバッファ１００ａ及び入力側ＩＯバッファ１００ｂからなる双方向ＩＯ端子１００と、クロック信号が入力されて所定の遅延時間を経過した後に複数のタイミング信号を出力する、遅延素子を用いたＡＣスペック検査用タイミング発生回路（タイミング発生手段）１０１と、クロック入力端子９８から入力したクロック信号及びタイミング発生回路１０１から入力したタイミング信号のいずれかを選択するクロック選択回路（クロック選択手段）１０２と、内部機能回路１０３と、クロック信号を基準信号としてテストパターンを発生させるテストパターン発生回路（テストパターン発生手段）１０４と、双方向ＩＯ端子１００から見て初段となる内部機能回路１０３内の初段レジスタ１０５と、初段レジスタ１０５の出力値を観測可能な出力端子１０６とから構成されている。
【００６３】
また、半導体装置９１のＡＣスペック検査を行なうＬＳＩテスタ９２は、クロックドライバ９４と、クロック出力端子９５と、データ入力端子１０８と、データ入力端子１０８に接続され、ＬＳＩテスタ９２に入力された電圧レベルを判定する電圧レベル判定回路１０９とから構成されている。
【００６４】
また、半導体装置９１とＬＳＩテスタ９２とを接続するパフォーマンスボード９３は、クロック入力端子９７と、半導体装置９１の出力端子１０６の出力値を観測可能な出力端子１０７とを有している。
なお、ＬＳＩテスタ９２のクロックドライバ９４とクロック出力端子９５との間には配線インピーダンスＺ３を有する配線９６が、パフォーマンスボード９３のクロック入力端子９７と半導体装置９１のクロック入力端子９８との間には配線インピーダンスＺ４を有する配線９９がそれぞれ存在する。
【００６５】
ここで、半導体装置９１は、双方向ＩＯ端子１００から初段レジスタ１０５のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子９８からタイミング発生回路１０１を通らない初段レジスタ１０５のクロック信号入力端子ＣＬＫまでの経路における遅延時間との差と、クロック信号入力端子９８からテストパターンを発生するテストパターン発生回路１０４、双方向ＩＯ端子１００を経て初段レジスタ１０５のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子９８からタイミング発生回路１０１を通る初段レジスタ１０５のクロック信号入力端子ＣＬＫまでの経路における遅延時間からタイミング発生回路１０１での遅延時間を除いた遅延時間との差が等しくなるように、予め設計されている。
【００６６】
図６は、本発明の実施の形態３における各信号波形を示すタイミングチャートである。
図６において、Ｓ９は、半導体装置９１のクロック入力端子９８に入力される入力クロック信号波形であり、Ｓ１０は、テストパターン発生回路１０４に入力されるクロック信号であり、Ｓ１１は、テストパターン発生回路１０４から出力されるダイナミックテストパターンであり、Ｓ１２は、内部機能回路１０３内の初段レジスタ１０５のデータ入力波形であり、Ｓ１３は、タイミング発生回路１０１を通り内部機能回路１０３内の初段レジスタ１０５に達するクロック入力波形である。
【００６７】
以上のように構成された半導体装置、ＬＳＩテスタ、及びパフォーマンスボードにより、半導体装置のＡＣスペックを検査する際の動作について説明する。
ＡＣスペック検査時には、クロック選択回路１０２はタイミング発生回路１０１の出力を選択し、双方向ＩＯ端子１００の出力側３ステイトＩＯバッファ１００ａはテストパターン発生回路１０４からのテストパターン信号をスルーで出力することを選択するものとする。
ＬＳＩテスタ９２のクロックドライバ９４から出力されたクロック信号は、順に配線９６、ＬＳＩテスタ９２のクロック出力端子９５、パフォーマンスボード９３上のクロック入力端子９７、配線９９を経て、半導体装置９１のクロック入力端子９８に入力される。クロック入力端子９８に入力されたクロック信号は、タイミング発生回路１０１と、テストパターン発生回路１０４にそれぞれ入力される。タイミング発生回路１０１に入力されたクロック信号は、クロック選択回路１０２を経て、内部機能回路１０３の初段レジスタ１０５にクロック信号として入力される。
即ち、タイミング発生回路１０１を通り内部機能回路１０３内の初段レジスタ１０５に達するクロック入力波形Ｓ１３は、クロック入力端子９８に入力されるクロック信号波形Ｓ９に対してタイミング発生回路１０１における遅延時間が加わり初段レジスタ１０５にクロック信号として入力される。
【００６８】
一方、テストパターン発生回路１０４に入力されたクロック信号は、該テストパターン発生回路１０４のトリガとなり、テストパターン発生回路１０４は、予め設定されたＡＣスペック検査用テストパターンを出力する。テストパターン発生回路１０４から出力されたＡＣスペック検査用テストパターンは、双方向ＩＯ端子１００の出力側の３ステイトＩＯバッファ１００ａ及び入力側ＩＯバッファ１００ｂを経て、内部機能回路１０３内の初段レジスタ１０５にデータ信号として入力される。
即ち、クロック入力端子９８に入力されるクロック信号波形Ｓ９に対して設計値に基づく遅延時間後に、クロック信号Ｓ１０がテストパターン発生回路１０４に入力され、これを受け、テストパターン発生回路１０４はダイナミックテストパターンＳ１１を出力する。
【００６９】
初段レジスタ１０５のデータ入力波形Ｓ１２は、テストパターン発生回路１０４が出力するダイナミックテストパターンＳ１１に対して設計値に基づく遅延時間後に初段レジスタ１０５にデータ信号として入力される。
初段レジスタ１０５は、双方向ＩＯ端子１００から入力したデータ信号を、クロック選択回路１０２から入力したクロック信号にてラッチする。
初段レジスタ１０５に達するクロック入力波形Ｓ１３でラッチされた初段レジスタ１０５の出力データは、順に半導体装置９１の出力端子１０６、パフォーマンスボード９３上の出力端子１０７、ＬＳＩテスタ９２のデータ入力端子１０８を経てＬＳＩテスタ９２の電圧レベル判定回路１０９へ入力される。
【００７０】
電圧レベル判定回路１０９は、初段レジスタ１０５にて所望のデータをラッチできているか否かを、予め準備していたＬＳＩテスタ９２の期待値テストパターンと比較することでＡＣスペック検査を行なう。
その際、タイミング発生回路１０１で発生させるタイミング信号の位相は、複数の遅延時間が設定可能な中から所定の遅延時間が得られる設定を任意に行なうことが可能であり、初段レジスタ１０５に達するクロック入力波形Ｓ１３のタイミング発生回路１０１における遅延時間は様々な値を設定することができる。
【００７１】
以下では、この実施の形態３によるＡＣスペックのタイミング検査方法について述べる。
この実施の形態３によるＡＣスペックのタイミング検査方法では、ＡＣスペックのタイミング検査時は、ＬＳＩテスタ９２はクロック信号のみを半導体装置９１に出力する。
【００７２】
半導体装置９１はこのクロック信号波形Ｓ９を入力し、これをトリガとしてテストパターン発生回路１０４で発生したテストパターンＳ１１をその内部機能回路１０３のデータ信号Ｓ１２として用いるとともに、このクロック信号波形Ｓ９に基づきタイミング発生回路１０１で生成したタイミング信号をその内部機能回路１０３のクロック信号として用いることで内部機能回路１０３が所定の処理を実行するように構成されている。
【００７３】
そして、所定の処理を実行した後に内部機能回路１０３が出力する出力データ信号波形はＬＳＩテスタ９２の電圧レベル判定回路１０９に出力され、ここで、半導体装置９１が所定のＡＣスペックを有しているかが判定される。
【００７４】
これにより、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となり、ＡＣスペック検査をＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定に行なうことができる。
また、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができる。
なお、タイミング発生回路１０１によりタイミング信号のデータ信号に対する遅延を適宜調整し、それぞれの遅延時間における、電圧レベル判定回路１０９の判定結果を観測することで、遅延時間を適宜変更した場合におけるＡＣスペック判定結果を得ることも可能である。
【００７５】
このように、本実施の形態３による半導体装置によれば、ＡＣスペック検査用タイミング発生回路と、双方向ＩＯ端子と、クロック信号をトリガとして予め設定された複数のＡＣスペック検査用テストパターンを発生するテストパターン発生回路とを備え、外部から導入したクロック信号に基づき内部で発生したテストパターン信号をテスト用のデータ信号として使用できるようにしたので、クロック信号とデータ信号とを同一の配線により供給できるように設定でき、このように設定した場合、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となり、また、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができる、ＡＣスペックの検査に適した検査支援機構を有する半導体装置を得ることができる。
【００７６】
また、本実施の形態３によるＡＣスペック検査方法によれば、ＡＣスペック検査時に上述のように構成された半導体装置を検査に用い、ＬＳＩテスタからクロック信号のみを供給することにより、外部から導入したクロック信号に基づき内部で発生したテストパターン信号をデータ信号として用いることができ、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定にＡＣスペック検査を行なうことができ、また、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができるＡＣスペック検査方法を得ることができる。
【００７７】
なお、上記実施の形態３では、テストパターン発生回路１０４を、クロック信号をトリガとして予め設定された複数のＡＣスペック検査用テストパターンを発生する回路としたが、この回路の代わりに書き換え可能な記憶素子を用いて実現してもよい。書き換え可能な記憶素子を用いた場合、予め外部からテストパターンを記憶素子に与えておくことで、任意のテストパターンでのＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができ、より詳細なＡＣスペック評価が可能となる。
【００７８】
実施の形態４．
図７は、本発明の実施の形態４における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
図７に示されるように、ＡＣスペック検査が行なわれる半導体装置１２１は、クロック入力端子１２８と、出力側３ステイトＩＯバッファ１３０ａ及び入力側ＩＯバッファ１３０ｂからなる双方向ＩＯ端子１３０と、クロック信号が入力されて所定の遅延時間を経過した後に複数のタイミング信号を出力する、遅延素子を用いたＡＣスペック検査用のタイミング発生回路（タイミング発生手段）１３１と、クロック入力端子１２８から入力したクロック信号及びタイミング発生回路１３１から入力したタイミング信号のいずれかを選択するクロック選択回路（クロック選択手段）１３２と、内部機能回路１３３と、クロック信号を基準信号としてテストパターンを発生させるテストパターン発生回路（テストパターン発生手段）１３４と、双方向ＩＯ端子１３０から見て初段となる内部機能回路１３３内の初段レジスタ１３５と、初段レジスタ１３５の出力値を一時的に保存しておく記憶素子（記憶手段）１３６と、記憶素子１３６の出力値を観測可能な出力端子１３７とから構成されている。
【００７９】
また、半導体装置１２１のＡＣスペック検査を行なうＬＳＩテスタ１２２は、クロックドライバ１２４と、クロック出力端子１２５と、データ入力端子１３９と、データ入力端子１３９に接続され、ＬＳＩテスタ１２２に入力された電圧レベルを判定する電圧レベル判定回路１４０とから構成されている。
【００８０】
また、半導体装置１２１とＬＳＩテスタ１２２とを接続するパフォーマンスボード１２３は、クロック入力端子１２７と、半導体装置１２１の出力端子１３７の出力値を観測可能な出力端子１３８とを有している。
なお、ＬＳＩテスタ１２２のクロックドライバ１２４とクロック出力端子１２５との間には配線インピーダンスＺ３を有する配線１２６が、パフォーマンスボード１２３のクロック入力端子１２７と半導体装置１２１のクロック入力端子１２８との間には配線インピーダンスＺ４を有する配線１２９がそれぞれ存在する。
【００８１】
ここで、半導体装置１２１は、双方向ＩＯ端子１３０から初段レジスタ１３５のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子１２８からタイミング発生回路１３１を通らない初段レジスタ１３５のクロック信号入力端子ＣＬＫまでの経路における遅延時間との差と、クロック信号入力端子１２８からテストパターンを発生するテストパターン発生回路１３４、双方向ＩＯ端子１３０を経て初段レジスタ１３５のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子１２８からタイミング発生回路１３１を通る初段レジスタ１３５のクロック信号入力端子ＣＬＫまでの経路における遅延時間からタイミング発生回路１３１での遅延時間を除いた遅延時間との差が等しくなるように、予め設計されている。
【００８２】
図８は、本発明の実施の形態４における各信号波形を示すタイミングチャートである。
図８において、Ｓ１４は、クロック入力端子１２８の入力クロック信号波形であり、Ｓ１５は、テストパターン発生回路１３４に入力されるクロック信号であり、Ｓ１６は、テストパターン発生回路１３４から出力されるダイナミックテストパターンであり、Ｓ１７は、初段レジスタ１３５のデータ入力波形であり、Ｓ１８は、タイミング発生回路１３１を経て初段レジスタ１３５に達する初段レジスタ１３５のクロック入力波形であり、Ｓ１９は、記憶素子１３６への入力信号である。
【００８３】
以上のように構成された半導体装置、ＬＳＩテスタ、及びパフォーマンスボードにより、半導体装置のＡＣスペックを検査する際の動作について説明する。
ＡＣスペック検査時には、クロック選択回路１３２はタイミング発生回路１３１の出力を選択し、双方向ＩＯ端子１３０の出力側３ステイトＩＯバッファ１３０ａはテストパターン発生回路１３４からのテストパターン信号をスルーで出力することを選択するものとする。
ＬＳＩテスタ１２２のクロックドライバ１２４から出力されたクロック信号は、順に配線１２６、ＬＳＩテスタ１２２のクロック出力端子１２５、パフォーマンスボード１２３上のクロック入力端子１２７、配線１２９を経て、半導体装置１２１のクロック入力端子１２８に入力される。クロック入力端子１２８に入力されたクロック信号は、タイミング発生回路１３１と、テストパターン発生回路１３４とにそれぞれ入力される。タイミング発生回路１３１に入力されたクロック信号は、クロック選択回路１３２を経て、内部機能回路１３３の初段レジスタ１３５にクロック信号として入力される。
即ち、タイミング発生回路１３１を通り内部機能回路１３３内の初段レジスタ１３５に達するクロック入力波形Ｓ１８は、クロック入力端子１２８に入力されるクロック信号波形Ｓ１４に対してタイミング発生回路１３１における遅延時間が加わり初段レジスタ１３５にクロック信号として入力される。
【００８４】
一方、テストパターン発生回路１３４に入力されたクロック信号は、該テストパターン発生回路１３４のトリガとなり、テストパターン発生回路１３４は、予め設定されたＡＣスペック検査用テストパターンを出力する。テストパターン発生回路１３４から出力されたＡＣスペック検査用テストパターンは、双方向ＩＯ端子１３０の出力側の３ステイトＩＯバッファ１３０ａ及び入力側ＩＯバッファ１３０ｂを経て、内部機能回路１３３内の初段レジスタ１３５にデータ信号として入力される。
即ち、クロック入力端子１２８に入力されるクロック信号波形Ｓ１４に対して設計値に基づく遅延時間後に、クロック信号Ｓ１５がテストパターン発生回路１３４に入力され、これを受け、テストパターン発生回路１３４はダイナミックテストパターンＳ１６を出力する。
【００８５】
初段レジスタ１３５のデータ入力波形Ｓ１７は、テストパターン発生回路１３４が出力するダイナミックテストパターンＳ１６に対して設計値に基づく遅延時間後に初段レジスタ１３５にデータ信号として入力される。
【００８６】
初段レジスタ１３５は、双方向ＩＯ端子１３０から入力したデータ信号を、クロック選択回路１３２から入力したクロック信号にてラッチする。
【００８７】
初段レジスタ１３５に達するクロック入力波形Ｓ１８でラッチされた初段レジスタ１３５の出力データは、記憶素子１３６に入力される。記憶素子１３６の入力信号Ｓ１９は、順に半導体装置１２１の出力端子１３７、パフォーマンスボード１２３上の出力端子１３８、ＬＳＩテスタ１２２のデータ入力端子１３９を経てＬＳＩテスタ１２２の電圧レベル判定回路１４０へ入力される。初段レジスタ１３５に達するクロック入力波形Ｓ１８の周波数が非常に高速である場合には、記憶素子１３６から読み出す周波数を低速にする。
【００８８】
電圧レベル判定回路１４０は、初段レジスタ１３５にて所望のデータをラッチできているか否かを、記憶素子１３６の入力信号Ｓ１９と予め準備していたＬＳＩテスタ１２２の期待値テストパターンとを比較することでＡＣスペック検査を行なう。
【００８９】
その際、タイミング発生回路１３１で発生させるタイミング信号の位相は、複数の遅延時間が設定可能な中から所定の遅延時間が得られる設定を任意に行なうことが可能であり、初段レジスタ１３５に達するクロック入力波形Ｓ１８のタイミング発生回路１３１における遅延時間は様々な値を設定することができる。
【００９０】
以下では、この実施の形態４によるＡＣスペックのタイミング検査方法について述べる。
この実施の形態４によるＡＣスペックのタイミング検査方法では、ＡＣスペックのタイミング検査時は、ＬＳＩテスタ１２２はクロック信号のみを半導体装置１２１に出力する。
半導体装置１２１はこのクロック信号波形Ｓ１４を入力し、これをトリガとしてテストパターン発生回路１３４で発生したテストパターンＳ１６をその内部機能回路１３３のデータ信号Ｓ１７として用いるとともに、このクロック信号波形Ｓ１４に基づきタイミング発生回路１３１で生成したタイミング信号をその内部機能回路１３３のクロック信号として用いることで内部機能回路１３３が所定の処理を実行するように構成されている。
そして、所定の処理を実行した後に内部機能回路１３３が出力する出力データ信号は記憶素子１３６によりいったん記憶された後、ＬＳＩテスタ１２２の電圧レベル判定回路１４０に出力され、ここで、半導体装置１２１が所定のＡＣスペックを有しているかが判定される。
【００９１】
これにより、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となり、ＡＣスペック検査をＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定に行なうことができる。
また、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができる。
【００９２】
さらに、内部機能回路１３３の出力信号をいったん記憶素子１３６に格納し、その後読み出すことが可能なので、ＬＳＩテスタ１２２の検査可能な速度が低速であっても、検査結果を確実に得ることが可能となる。
なお、タイミング発生回路１３１によりタイミング信号のデータ信号に対する遅延を適宜調整し、それぞれの遅延時間における、電圧レベル判定回路１４０の判定結果を観測することで、遅延時間を適宜変更した場合におけるＡＣスペック判定結果を得ることも可能である。
【００９３】
このように本実施の形態４による半導体装置によれば、ＡＣスペック検査用タイミング発生回路と、双方向ＩＯ端子と、クロック信号をトリガとするＡＣスペック検査用テストパターン発生回路と、初段レジスタの出力データを一時的に保持する記憶素子とを備え、外部から導入したクロック信号に基づき内部で発生したテストパターン信号をテスト用のデータ信号として使用できるようにしたので、クロック信号とデータ信号とを同一の配線により供給できるように設定でき、このように設定した場合、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となり、また、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができ、さらに、初段レジスタの出力データを一時的に保持し、テストパターン発生完了後に記憶素子内の保持データを低速な周波数で読み出すことで、初段レジスタに入力されるクロック周波数が非常に高速である場合にも、高速なＡＣスペック検査を正確かつ安定に検査することができ、ＡＣスペックの検査に適した検査支援機構を有する半導体装置を得ることができる。
【００９４】
また、本実施の形態４によるＡＣスペック検査方法によれば、ＡＣスペック検査時に上述のように構成された半導体装置を検査に用い、ＬＳＩテスタからクロック信号のみを供給することにより、外部から導入したクロック信号に基づき内部で発生したテストパターン信号をデータ信号として用いることができ、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定にＡＣスペック検査を行なうことができ、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となるとともに、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができ、初段レジスタの出力データを一時的に保持し、テストパターン発生完了後に記憶素子内の保持データを低速な周波数で読み出すことで、初段レジスタに入力されるクロック周波数が非常に高速である場合にも、高速なＡＣスペック検査を正確かつ安定に検査することができるＡＣスペック検査方法を得ることができる。
【００９５】
実施の形態４の変形例．
なお、上記実施の形態４では、タイミング発生回路として、複数のタイミング信号を出力する遅延素子により構成したものを設けたが、図９に示されるように、タイミング発生回路の代わりにＰＬＬ回路１９１を用いるようにしてもよく、この場合のタイミングチャートは図１０に示されるようになる。
この図１０のようにＰＬＬ回路を設けた場合、初段レジスタ１９５に入力されるクロック信号の周波数をクロック入力端子１８８に入力されるクロック信号の逓倍に設定することで、初段レジスタ１９５のデータ入力信号を複数回にわたりラッチすることが可能なため、より詳細なＡＣスペック検査を行なうことができるだけでなく、初段レジスタ１９５の出力データ信号を一時的に記憶素子１９６に保持し、テストパターン発生完了後に低速で読み出すことが可能なため、半導体装置１８１の検査周波数よりもＬＳＩテスタ１８２の検査可能な最高周波数が低速な場合においても、安価なＬＳＩテスタを用いて高速なＡＣスペック検査を正確かつ安定に検査することができる。
【００９６】
実施の形態５．
図１１は、本発明の実施の形態５における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
図１１に示されるように、ＡＣスペック検査が行なわれる半導体装置１５１は、クロック入力端子１５８と、出力側３ステイトＩＯバッファ１６０ａ及び入力側ＩＯバッファ１６０ｂからなる双方向ＩＯ端子１６０と、クロック信号が入力されて所定の遅延時間を経過した後に複数のタイミング信号を出力する、遅延素子を用いたＡＣスペック検査用のタイミング発生回路（タイミング発生手段）１６１と、クロック入力端子１５８から入力したクロック信号及びタイミング発生回路１６１から入力したタイミング信号のいずれかを選択するクロック選択回路（クロック選択手段）１６２と、内部機能回路１６３と、クロック信号を基準信号としてテストパターンを発生するテストパターン発生回路（テストパターン発生手段）１６４と、双方向ＩＯ端子１６０から見て初段となる内部機能回路１６３内の初段レジスタ１６５と、初段レジスタ１６５の出力が入力され測定対象信号を出力するレジスタ１７１、テストパターン発生回路１６４の出力が入力されリファレンス信号を出力するレジスタ１７２、及びレジスタ１７１とレジスタ１７２との出力が入力されるＥｘ−ＯＲゲート１７３を有し、初段レジスタ１６５の出力値とテストパターン発生回路１６４の出力値とを比較する比較回路（比較手段）１６６と、比較回路１６６の出力値を観測可能な半導体装置１５１の出力端子１６７とから構成されている。
【００９７】
また、半導体装置１５１のＡＣスペック検査を行なうＬＳＩテスタ１５２は、クロックドライバ１５４と、クロック出力端子１５５と、データ入力端子１６９と、データ入力端子１６９に接続されたＬＳＩテスタ１５２内部の電圧レベルを判定する電圧レベル判定回路１７０とから構成されている。
【００９８】
また、半導体装置１５１とＬＳＩテスタ１５２とを接続するパフォーマンスボード１５３は、クロック入力端子１５７と、半導体装置１５１の出力端子１６７の出力値を観測可能な出力端子１６８とを有している。
なお、ＬＳＩテスタ１５２のクロックドライバ１５４とクロック出力端子１５５との間には配線インピーダンスＺ３を有する配線１５６が、パフォーマンスボード１５３のクロック入力端子１５７と半導体装置１５１のクロック入力端子１５８との間には配線インピーダンスＺ４を有する配線１５９がそれぞれ存在する。
【００９９】
ここで、半導体装置１５１は、双方向ＩＯ端子１６０から初段レジスタ１６５のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子１５８からタイミング発生回路１６１を通らない初段レジスタ１６５のクロック信号入力端子ＣＬＫまでの経路における遅延時間との差と、クロック信号入力端子１５８からテストパターンを発生するテストパターン発生回路１６４、双方向ＩＯ端子１６０を経て初段レジスタ１６５のデータ信号入力端子Ｄまでの経路における遅延時間と、クロック信号入力端子１５８からタイミング発生回路１６１を通る初段レジスタ１６５のクロック信号入力端子ＣＬＫまでの経路における遅延時間からタイミング発生回路１６１での遅延時間を除いた遅延時間との差が等しくなるように、予め設計されている。
【０１００】
図１２は、本発明の実施の形態５における各信号波形を示すタイミングチャートである。
図１２において、Ｓ２６は、クロック入力端子１５８の入力クロック信号波形であり、Ｓ２７は、テストパターン発生回路１６４に入力されるクロック信号であり、Ｓ２８は、初段レジスタ１６５のデータ入力波形であり、Ｓ２９は、初段レジスタ１６５のデータ出力波形であり、Ｓ３０は、レジスタ１７１が出力する測定対象信号であり、Ｓ３１は、レジスタ１７２のデータ入力波形であり、Ｓ３２は、レジスタ１７２が出力するリファレンス信号である。
【０１０１】
以上のように構成された半導体装置、ＬＳＩテスタ、及びパフォーマンスボードにより、半導体装置のＡＣスペックを検査する際の動作について説明する。
ＡＣスペック検査時には、クロック選択回路１６２はタイミング発生回路１６１の出力を選択し、双方向ＩＯ端子１６０の出力側３ステイトＩＯバッファ１６０ａはテストパターン発生回路１６４からのテストパターン信号をスルーで出力することを選択するものとする。
ＬＳＩテスタ１５２のクロックドライバ１５４から出力されたクロック信号は、順に配線インピーダンス１５６、ＬＳＩテスタ１５２のクロック出力端子１５５、パフォーマンスボード１５３上のクロック入力端子１５７、配線１５９を経て、半導体装置１５１のクロック入力端子１５８に入力される。クロック入力端子１５８に入力されたクロック信号は、タイミング発生回路１６１と、テストパターン発生回路１６４とにそれぞれ入力される。タイミング発生回路１６１に入力されたクロック信号は、クロック選択回路１６２を経て、内部機能回路１６３の初段レジスタ１６５にクロック信号として入力される。
即ち、タイミング発生回路１６１を通って内部機能回路１６３内の初段レジスタ１６５に達するクロック入力は、クロック入力端子１５８に入力されるクロック信号波形Ｓ２６に対してタイミング発生回路１６１における遅延時間が加わり初段レジスタ１６５にクロック信号として入力される。
【０１０２】
一方、テストパターン発生回路１６４に入力されたクロック信号は、該テストパターン発生回路１６４のトリガとなり、テストパターン発生回路１６４は、予め設定されたＡＣスペック検査用テストパターンを出力する。テストパターン発生回路１６４から出力されたＡＣスペック検査用テストパターンは、双方向ＩＯ端子１６０の出力側の３ステイトＩＯバッファ１６０ａ及び入力側ＩＯバッファ１６０ｂを経て、内部機能回路１６３内の初段レジスタ１６５にデータ信号として入力される。
【０１０３】
初段レジスタ１６５は、双方向ＩＯ端子１６０から入力したデータ信号を、クロック選択回路１６２から入力したクロック信号にてラッチする。その後、初段レジスタ１６５の出力値は比較回路１６６に入力される。比較回路１６６内の、初段レジスタ１６５に接続されているレジスタ１７１に達した初段レジスタ１６５の出力データ信号は、測定対象信号として一時的に保持するためクロック入力端子１５８に入力されたクロック信号でラッチされる。
【０１０４】
一方で、テストパターン発生回路１６４の出力データ信号も比較回路１６６に入力される。比較回路１６６内の、テストパターン発生回路１６４に接続されているレジスタ１７２に達したテストパターン発生回路１６４の出力データ信号は、リファレンス信号として一時的に保持するためクロック入力端子１５８に入力されたクロック信号でラッチされる。
【０１０５】
即ち、クロック入力端子１５８に入力されるクロック信号波形Ｓ２６に対して設計値に基づく遅延時間後に、クロック信号Ｓ２７がテストパターン発生回路１６４、レジスタ１７１、及びレジスタ１７２に入力される。
初段レジスタ１６５のデータ入力波形Ｓ２８は、テストパターン発生回路１６４が出力するダイナミックテストパターンに対して設計値に基づく遅延時間後に初段レジスタ１６５にデータ信号として入力される。レジスタ１７２のデータ入力波形Ｓ３１は、テストパターン発生回路１６４が出力するダイナミックテストパターンに対して設計値に基づく遅延時間後にレジスタ１７２にデータ信号として入力される。
【０１０６】
クロック信号Ｓ２７でラッチされたレジスタ１７１の出力である測定対象信号Ｓ３０と、クロック信号Ｓ２７でラッチされたレジスタ１７２の出力であるリファレンス信号Ｓ３２とが、Ｅｘ−ＯＲゲート１７３に入力される。Ｅｘ−ＯＲゲート１７３はこれら測定対象信号Ｓ３０と期待値としてのリファレンス信号Ｓ３２とを比較する。Ｅｘ−ＯＲゲート１７３の出力は、順に半導体装置１５１の出力端子１６７、パフォーマンスボード１５３上の出力端子１６８、ＬＳＩテスタ１５２のデータ入力端子１６９を経てＬＳＩテスタ１５２の電圧レベル判定回路１７０へ入力される。
【０１０７】
電圧レベル判定回路１７０は単にＥｘ−ＯＲゲート１７３の出力をレベル判定するだけで、半導体装置１５１が所定のＡＣスペックを満たすか否かを判定できる。
これは、実施の形態１ないし４ではＬＳＩテスタ内で行っていた、初段レジスタの出力と期待値テストパターンとの比較に相当する比較を、この実施の形態５では、半導体装置１５１内の比較回路１６６により既に行っているためであり、電圧レベル判定回路１７０にてＨｉｇｈの電圧レベルが観測されれば所定のＡＣスペックを満たさないという判定結果が得られ、反対にＨｉｇｈの電圧レベルが観測されなければ所定のＡＣスペックを満たすという判定結果が得られる。
【０１０８】
さらに、タイミング発生回路１６１で発生させるタイミング信号の位相は、複数の遅延時間が設定可能な中から所定の遅延時間が得られる設定を任意に行なうことが可能であり、初段レジスタ１６５に達するクロック入力のタイミング発生回路１６１における遅延時間は様々な値を設定することができる。
【０１０９】
以下では、この実施の形態５によるＡＣスペックのタイミング検査方法について述べる。
この実施の形態５によるＡＣスペックのタイミング検査方法では、ＡＣスペックのタイミング検査時は、ＬＳＩテスタ１５２はクロック信号のみを半導体装置６１に出力する。
半導体装置１５１はこのクロック信号波形Ｓ２６を入力し、これをトリガとしてテストパターン発生回路１６４で発生したテストパターンをその内部機能回路１５３のデータ信号Ｓ２８として用いるとともに、このクロック信号波形Ｓ２６に基づき生成したタイミング信号をその内部機能回路１６３のクロック信号として用いることで内部機能回路１６３が所定の処理を実行するように構成されている。
そして、所定の処理を実行した後に内部機能回路１６３が出力する出力データ信号は比較回路１６６によりテストパターン発生回路１６４の出力データ信号をリファレンス信号として比較される。この比較結果は、ＬＳＩテスタ１５２の電圧レベル判定回路１７０に出力される。電圧レベル判定回路１７０では、すでに比較回路１６６によりリファレンス信号を期待値として比較を行っているので、単にその比較結果のレベル判定を行うだけで半導体装置１５１が所定のＡＣスペックを有しているかが判定される。
【０１１０】
これにより、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となり、ＡＣスペック検査をＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定に行なうことができる。
また、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができる。
さらに、そのテストパターン信号をリファレンス信号として初段レジスタの出力データとの比較を行うことにより、ＬＳＩテスタにおいて予め準備しておく必要のあった期待値のパターンが不要になり、高速なＡＣスペック検査を正確、安定かつ容易に行なうことができる。
なお、タイミング発生回路１６１によりタイミング信号のデータ信号に対する遅延を適宜調整し、それぞれの遅延時間における、電圧レベル判定回路１７０の判定結果を観測することで、遅延時間を適宜変更した場合におけるＡＣスペック判定結果を得ることも可能である。
【０１１１】
このように、実施の形態５による半導体装置によれば、ＡＣスペック検査用タイミング発生回路と、双方向ＩＯ端子と、クロック信号をトリガとするＡＣスペック検査用テストパターン発生回路と、比較回路とを備え、外部から導入したクロック信号に基づき内部で発生したテストパターン信号をテスト用のデータ信号としても使用できるようにしたので、クロック信号とデータ信号とを同一の配線により供給できるように設定でき、このように設定した場合、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となるとともに、初段レジスタに入力されるクロック周波数が非常に高速である場合には、初段レジスタの出力データを一時的に保持し、テストパターン発生完了後に記憶素子内の保持データを低速な周波数で読み出すことで、高速なＡＣスペック検査を正確かつ安定に検査することができ、また、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができ、さらに、そのテストパターン信号をリファレンス信号として初段レジスタの出力データとの比較を行うことにより、ＬＳＩテスタにおいて予め準備しておく必要のあった期待値のパターンが不要になり、高速なＡＣスペック検査を正確、安定かつ容易に行なうことができる、ＡＣスペックの検査に適した検査支援機構を有する半導体装置を得ることができる。
【０１１２】
また、本実施の形態５によるＡＣスペック検査方法によれば、ＡＣスペック検査時に上述のように構成された半導体装置を検査に用い、ＬＳＩテスタからクロック信号のみを供給することにより、外部から導入したクロック信号に基づき内部で発生したテストパターン信号をデータ信号として用いることができ、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定にＡＣスペック検査を行なうことができ、クロック信号とデータ信号とを別々の配線で供給した場合の配線インピーダンスの相違による影響を除くことが可能となるとともに、初段レジスタに入力されるクロック周波数が非常に高速である場合には、初段レジスタの出力データを一時的に保持し、テストパターン発生完了後に記憶素子内の保持データを低速な周波数で読み出すことで、高速なＡＣスペック検査を正確かつ安定に検査することができ、また、予め設定された複数のダイナミックなテストパターンにて、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動や、双方向ＩＯ端子での立上り，立下り出力遅延変動などによるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができ、さらに、そのテストパターン信号をリファレンス信号として初段レジスタの出力データとの比較を行うことにより、ＬＳＩテスタにおいて予め準備しておく必要のあった期待値のパターンが不要になり、高速なＡＣスペック検査を正確、安定かつ容易に行なうことができる、ＡＣスペック検査方法を得ることができる。
【０１１３】
【発明の効果】
以上のように、本発明の請求項１に係る半導体装置によれば、装置外部からデータ信号を入力するデータ入力端子と、装置外部からクロック信号を入力するクロック入力端子と、上記クロック入力端子から入力したクロック信号に応じて、所定のタイミングでタイミング信号を発生するタイミング発生手段と、上記クロック入力端子から入力したクロック信号、及び上記タイミング信号のいずれかを選択し、出力するクロック選択手段と、上記クロック選択手段の出力をクロック信号とする、上記データ入力端子から見て初段となる初段レジスタと、上記クロック入力端子から入力したクロック信号に基づく信号を、上記初段レジスタにデータ信号として供給する信号選択手段とを備え、上記クロック選択手段が、ＡＣスペック検査時には上記タイミング信号を選択し、上記信号選択手段が、ＡＣスペック検査時には上記クロック信号に基づく信号の供給を選択するものとし、ＡＣスペック検査時には、ＬＳＩテスタからクロック信号のみが供給されるようにしたので、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定にＡＣスペック検査を行なうことができる半導体装置が得られる効果がある。
【０１１４】
本発明の請求項２に係る半導体装置によれば、請求項１に記載の半導体装置において、上記タイミング発生手段が、上記クロック入力端子から入力したクロック信号に応じて所定の遅延時間を経過した後にタイミング信号を発生する遅延手段で構成されるものとしたので、該タイミング発生手段を容易に構成することができる半導体装置が得られる効果がある。
【０１１５】
本発明の請求項３に係る半導体装置によれば、請求項１に記載の半導体装置において、上記タイミング発生手段が、上記クロック入力端子から入力したクロック信号に同期しながら、所定の位相差を有する複数のタイミング信号を発生し、該複数のタイミング信号の中から任意のタイミング信号を選択するＤＬＬ回路で構成されるものとしたので、外部入力クロック信号の周波数を変化させることにより外部入力クロック信号に対するタイミング信号の遅延時間を連続して変化させることが可能になり、より詳細なＡＣスペック検査を行なうことができる半導体装置が得られる効果がある。
【０１１６】
本発明の請求項４に係る半導体装置によれば、請求項１に記載の半導体装置において、上記タイミング発生手段が、上記クロック入力端子から入力したクロック信号に応じた周波数を発生するＰＬＬ回路で構成されるものとしたので、初段レジスタに入力されるクロック入力信号の周波数をクロック入力端子に入力されるクロック信号の逓倍に設定することで、初段レジスタのデータ入力信号を複数回にわたりラッチすることが可能になり、より詳細なＡＣスペック検査を行なうことができる半導体装置が得られる効果がある。
【０１１７】
本発明の請求項５に係る半導体装置によれば、請求項１ないし４のいずれかに記載の半導体装置において、上記データ入力端子、及び上記信号選択手段に代えて、上記クロック信号が入力される出力側ＩＯバッファと、該出力側ＩＯバッファの出力とその入力との接続ノードに上記データ信号が入力される入力側ＩＯバッファとからなる双方向ＩＯ端子を備えるものとしたので、ＡＣスペック検査時に、ＬＳＩテスタからクロック信号のみが供給されることでＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることがなくなり、さらに双方向ＩＯ端子のＩＯパッドからデータ信号を初段レジスタに供給することで通常使用と同じデータ信号経路を使用することになり、より正確なＡＣスペック検査を行なうことができる半導体装置が得られる効果がある。
【０１１８】
本発明の請求項６に係る半導体装置によれば、請求項５に記載の半導体装置において、上記双方向ＩＯ端子の出力側ＩＯバッファの入力の直前に、上記クロック入力端子から入力したクロック信号を基準信号としてテストパターンを発生し、該テストパターンを上記クロック信号に代えて出力するテストパターン発生手段を備え、ＡＣスペック検査時には、ＬＳＩテスタからクロック信号のみが供給されるようにしたので、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、予め設定された複数のダイナミックなテストパターンにてＡＣスペック検査を行なうことができ、この結果、双方向ＩＯ端子の電源電圧変動によるＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができる半導体装置が得られる効果がある。
【０１１９】
本発明の請求項７に係る半導体装置によれば、請求項６に記載の半導体装置において、上記テストパターン発生手段が、書き換え可能な記憶手段で構成されるものとしたので、予め外部からテストパターンを記憶素子に与えておくことで、任意のテストパターンに対するＡＣスペック（ＡＣ特性）を正確かつ安定に検査することができ、より詳細なＡＣスペック評価が可能になる半導体装置が得られる効果がある。
【０１２０】
本発明の請求項８に係る半導体装置によれば、請求項７に記載の半導体装置において、上記初段レジスタの出力の直後に、上記初段レジスタの出力値を一時的に保持しておく記憶手段を備え、ＡＣスペック検査時には、ＬＳＩテスタからクロック信号のみが供給されるようにしたので、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ダイナミックなＡＣスペック検査を行なうことができるとともに、初段レジスタに入力されるクロック周波数が非常に高速である場合には、初段レジスタの出力データを一時的に保持し、テストパターン発生完了後に記憶素子内の保持データを低速な周波数で読み出すことで、高速なＡＣスペック検査を正確かつ安定に検査することができる半導体装置が得られる効果がある。
【０１２１】
本発明の請求項９に係る半導体装置によれば、請求項７に記載の半導体装置において、上記初段レジスタの出力の直後に、上記初段レジスタの出力値と上記テストパターン発生手段の出力値とを比較する比較手段を備え、ＡＣスペック検査時には、ＬＳＩテスタからクロック信号のみが供給されるようにしたので、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ダイナミックなＡＣスペック検査を行なうことができるとともに、ＬＳＩテスタにおいて予め準備しておく必要のあった期待値のパターンが不要になり、高速なＡＣスペック検査を正確、安定かつ容易に行なうことができる半導体装置が得られる効果がある。
【０１２２】
本発明の請求項１０に係るＡＣスペック検査方法によれば、請求項１ないし７のいずれかに記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、上記半導体装置にクロック信号のみを供給し、上記初段レジスタの出力値と、予め準備しておいた期待値とを比較してＡＣスペックを検査するようにしたので、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく正確かつ安定にＡＣスペック検査を行なうことができるＡＣスペック検査方法が得られる効果がある。
【０１２３】
本発明の請求項１１に係るＡＣスペック検査方法によれば、請求項８に記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、上記半導体装置にクロック信号のみを供給し、上記記憶手段に一時的に保持された上記初段レジスタの出力値と、予め準備しておいた期待値とを比較してＡＣスペックを検査するようにしたので、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ダイナミックなＡＣスペック検査を行なうことができるとともに、初段レジスタに入力されるクロック周波数が非常に高速である場合には、初段レジスタの出力データを一時的に保持し、テストパターン発生完了後に記憶素子内の保持データを低速な周波数で読み出すことで、高速なＡＣスペック検査を正確かつ安定に検査することができるＡＣスペック検査方法が得られる効果がある。
【０１２４】
本発明の請求項１２に係るＡＣスペック検査方法によれば、請求項９に記載の半導体装置のＡＣスペックを検査するＡＣスペック検査方法において、上記半導体装置にクロック信号のみを供給し、上記比較手段の出力値に基づいて、所定のＡＣスペックを満たすか否かを判定するようにしたので、ＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響を受けることなく、ダイナミックなＡＣスペック検査を行なうことができるとともに、ＬＳＩテスタにおいて予め準備しておく必要のあった期待値のパターンが不要になり、高速なＡＣスペック検査を正確、安定かつ容易に行なうことができるＡＣスペック検査方法が得られる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
【図２】本発明の実施の形態１における各信号波形のタイミングチャートを示す図である。
【図３】本発明の実施の形態２における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
【図４】本発明の実施の形態２における各信号波形のタイミングチャートを示す図である。
【図５】本発明の実施の形態３における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
【図６】本発明の実施の形態３における各信号波形のタイミングチャートを示す図である。
【図７】本発明の実施の形態４における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
【図８】本発明の実施の形態４における各信号波形のタイミングチャートを示す図である。
【図９】本発明の実施の形態４におけるタイミング発生回路の遅延素子の代わりにＰＬＬ回路を用いた変形例を示す図である。
【図１０】本発明の実施の形態４の半導体装置のタイミング発生回路の遅延素子の代わりにＰＬＬ回路を用いた場合における各信号波形のタイミングチャートを示す図である。
【図１１】本発明の実施の形態５における半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
【図１２】本発明の実施の形態５における各信号波形のタイミングチャートを示す図である。
【図１３】従来の半導体装置、ＬＳＩテスタ、及びパフォーマンスボードを示す図である。
【図１４】従来例における各信号波形のタイミングチャートを示す図であり、図１４（ａ）は従来のセットアップ時間検査における各信号波形のタイミングチャートを示す図、図１４（ｂ）は従来のホールド時間検査における各信号波形のタイミングチャートを示す図である。
【符号の説明】
１，３１，６１，９１，１２１，１５１，１８１　半導体装置
２，３２，６２，９２，１２２，１５２，１８２　ＬＳＩテスタ
３，３３，６３，９３，１２３，１５３，１８３　パフォーマンスボード
４，３４，６４，９４，１２４，１５４，１８４　クロックドライバ
５，３５，６５，９５，１２５，１５５，１８５　クロック出力端子
６，９，１２，１５，３６，３９，６６，６９，９６，９９，１２６，１２９，１５６，１５９，１８６，１８９　配線インピーダンス
７　データドライバ
８　データ出力端子
１０，１１，３７，３８，６７，６８，９７，９８，１２７，１２８，１５７，１５８，１８７，１８８　クロック入力端子
１３，１４，２０，４０，４８，７７，１０８，１３９，１６９，１９９　データ入力端子
１６，４３，７３，１０３，１３３，１６３，１９３　内部機能回路
１７，４４，７４，１０５，１３５，１６５，１９５　初段レジスタ
１８，１９，４６，４７，７５，７６，１０６，１０７，１３７，１３８，１６７，１６８，１９７，１９８　出力端子
２１，４９，７８，１０９，１４０，１７０，２００　電圧レベル判定回路
４１，７１，１０１，１３１，１６１，１９１　タイミング発生回路
４２，７２，１０２，１３２，１６２，１９２　クロック選択回路
４５　セレクタ
７０，１００，１３０，１６０，１９０　双方向ＩＯ端子
７０ａ，１００ａ，１３０ａ，１６０ａ，１９０ａ　出力側３ステイトＩＯバッファ
７０ｂ，１００ｂ，１３０ｂ，１６０ｂ，１９０ｂ　入力側ＩＯバッファ
１０４，１３４，１６４，１９４　テストパターン発生回路
１３６，１９６　記憶素子
１６６　比較回路
１７１，１７２　レジスタ
１７３　Ｅｘ−ＯＲゲート
Ｄ　データ入力端子
ＣＬＫ　クロック入力端子
【図１】
2004138480.tif 000003
【図２】
2004138480.tif 000004
【図３】
2004138480.tif 000005
【図４】
2004138480.tif 000006
【図５】
2004138480.tif 000007
【図６】
2004138480.tif 000008
【図７】
2004138480.tif 000009
【図８】
2004138480.tif 000010
【図９】
2004138480.tif 000011
【図１０】
2004138480.tif 000012
【図１１】
2004138480.tif 000013
【図１２】
2004138480.tif 000014
【図１３】
2004138480.tif 000015
【図１４】
2004138480.tif 000016