(57)【要約】【課題】オン電流の低下や接合リークの増加、金属シリサイド膜の異常成長によるトランジスタ特性の変動等を抑制することができる半導体装置及びその製造方法の提供。【解決手段】Ｐ型不純物によりＰ−ＭＯＳ領域にソース及びドレイン領域４を形成した後、Ｎｉシリサイド膜が形成される領域にＧｅを注入することにより、Ｎｉシリサイドの相転移や凝集を抑制して膜質及び膜厚均一性に優れたＮｉモノシリサイド膜５を形成する。これにより寄生抵抗を低減してオン電流を増加させ、Ｎｉシリサイド膜の平坦性を高めて接合リークを抑制する。また、Ｐ−ＭＯＳとＮ−ＭＯＳのシリサイド反応を同等に制御することにより特性の均一性を高め、更にゲート電極やソース／ドレイン領域端部のＮｉシリサイド膜の異常成長を抑制することにより、ゲート抵抗の均一性を高めゲート絶縁膜の劣化や拡散層の後退を抑制する。【選択図】図１
2004319592.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜に対して自己整合的に形成された第２の不純物拡散領域と、前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に形成された金属シリサイド膜とを少なくとも備える半導体装置において、
前記金属シリサイド膜が形成される領域に、Ｇｅが注入されていることを特徴とする半導体装置。
【請求項２】
ゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜に対して自己整合的に形成された第２の不純物拡散領域と、前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に形成された金属シリサイド膜とを少なくとも備えるＰ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタを含む半導体装置において、
前記Ｎ−ＭＯＳトランジスタの前記第２の不純物拡散領域は、Ａｓ又はＡｓを含むＮ型不純物を注入して形成され、
前記Ｐ−ＭＯＳトランジスタの前記金属シリサイド膜が形成される領域に、Ｇｅが注入されていることを特徴とする半導体装置。
【請求項３】
ゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜に対して自己整合的に形成された第２の不純物拡散領域と、前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に形成された金属シリサイド膜とを少なくとも備えるＰ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタを含む半導体装置において、
前記Ｎ−ＭＯＳトランジスタの第２の不純物拡散領域は、Ｐ又はＰを含むＮ型不純物を注入して形成され、
前記Ｐ−ＭＯＳトランジスタ及び前記Ｎ−ＭＯＳトランジスタの前記金属シリサイド膜が形成される領域に、Ｇｅが注入されていることを特徴とする半導体装置。
【請求項４】
前記Ｇｅは、前記金属シリサイド膜より深い位置まで注入されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記Ｇｅは、注入エネルギーが略５ＫｅＶ、注入ドーズ量が略１Ｅ１５乃至３Ｅ１５ｃｍ−２の条件で注入されることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記金属シリサイド膜は、Ｎｉ又はＰｔを用いて形成したモノシリサイド膜であることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
ゲート電極をマスクとして第１の不純物拡散領域を形成する工程と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜をマスクとして第２の不純物拡散領域を形成する工程と、前記ゲート電極及び前記第２の不純物拡散領域にＧｅを注入する工程と、前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に金属シリサイド膜を形成する工程とを少なくとも備えることを特徴とする半導体装置の製造方法。
【請求項８】
Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを含む半導体装置の製造方法であって、
ゲート電極をマスクとして、前記Ｎ−ＭＯＳトランジスタ形成領域にＮ型不純物を注入し、前記Ｐ−ＭＯＳトランジスタ形成領域にＰ型不純物を注入して第１の不純物拡散領域を形成する工程と、
前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜をマスクとして、前記Ｎ−ＭＯＳトランジスタ形成領域にＡｓ又はＡｓを含むＮ型不純物を注入し、前記Ｐ−ＭＯＳトランジスタ形成領域にＰ型不純物を注入して第２の不純物拡散領域を形成する工程と、
前記Ｐ−ＭＯＳトランジスタ形成領域の前記ゲート電極及び前記第２の不純物拡散領域に、Ｇｅを注入する工程と、
前記Ｐ−ＭＯＳトランジスタ形成領域及び前記Ｎ−ＭＯＳトランジスタ形成領域の前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に、金属シリサイド膜を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法。
【請求項９】
Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを含む半導体装置の製造方法であって、
ゲート電極をマスクとして、前記Ｎ−ＭＯＳトランジスタ形成領域にＮ型不純物を注入し、前記Ｐ−ＭＯＳトランジスタ形成領域にＰ型不純物を注入して第１の不純物拡散領域を形成する工程と、
前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜をマスクとして、前記Ｎ−ＭＯＳトランジスタ形成領域にＰ又はＰを含むＮ型不純物を注入し、前記Ｐ−ＭＯＳトランジスタ形成領域にＰ型不純物を注入して第２の不純物拡散領域を形成する工程と、
前記Ｐ−ＭＯＳトランジスタ形成領域及び前記Ｎ−ＭＯＳトランジスタ形成領域の前記ゲート電極及び前記第２の不純物拡散領域に、Ｇｅを注入する工程と、
前記Ｐ−ＭＯＳトランジスタ形成領域及び前記Ｎ−ＭＯＳトランジスタ形成領域の前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に、金属シリサイド膜を形成する工程とを少なくとも有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記Ｇｅを、前記金属シリサイド膜より深い位置まで注入することを特徴とする請求項７乃至９のいずれか一に記載の半導体装置の製造方法。
【請求項１１】
前記Ｇｅを、注入エネルギーが略５ＫｅＶ、注入ドーズ量が略１Ｅ１５乃至３Ｅ１５ｃｍ−２の条件で注入することを特徴とする請求項７乃至１０のいずれか一に記載の半導体装置の製造方法。
【請求項１２】
前記金属シリサイド膜を、Ｎｉ又はＰｔを用いてモノシリサイド膜として形成することを特徴とする請求項７乃至１１のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート電極とソース及びドレイン領域表面近傍に金属シリサイド膜が形成される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の微細化に伴って、ドレイン拡散領域まわりの空乏層のチャネル方向への広がりによって生じる、いわゆる短チャネル効果により、トランジスタのオフ時のリーク電流が増加するという問題が生じている。この短チャネル効果を抑制するために、従来よりゲートとソース及びドレイン領域（以下、ソース／ドレイン領域と記す。）との間に不純物濃度の低いオフセットゲート層を形成し不純物濃度に勾配を設けるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が広く用いられている。また、更なる半導体装置の微細化に対応するために、ソース及びドレイン領域を基板表面近傍に浅く形成する構造もあり、この構造では、不純物拡散層のシート抵抗が増加することから不純物拡散層の一部にシリコンと金属との化合物である金属シリサイド膜を形成して寄生抵抗の低減を図っている。
【０００３】
ここで、ゲート電極及びソース／ドレイン領域表面近傍に金属シリサイド膜を有する一般的なＭＯＳトランジスタの製造方法について、図１３及び図１４を参照して説明する。まず、図１３（ａ）に示すように、半導体基板１上にＬＯＣＯＳ法やトレンチ法等を用いて素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２で区画された各々の領域にＰ型不純物、Ｎ型不純物を注入してＰウェル領域３ａ及びＮウェル領域３ｂを形成する。そして、熱酸化法等によりシリコン酸化膜からなるゲート絶縁膜８を形成した後、減圧ＣＶＤ法等を用いてポリシリコンを堆積し、公知のフォトリソグラフィ技術及びドライエッチング技術を用いてゲート電極９を形成する。
【０００４】
次に、図１３（ｂ）に示すように、ゲート電極９をマスクとしてイオン注入法により、Ｎ−ＭＯＳ領域に低濃度の燐（Ｐ）又は砒素（Ａｓ）等のＮ型不純物を、Ｐ−ＭＯＳ領域に低濃度の硼素（Ｂ）又はＢＦ２等のＰ型不純物を注入し、ＬＤＤ領域７を形成する。次に、図１３（ｃ）に示すように、減圧ＣＶＤ法等により基板全面にシリコン酸化膜を堆積し、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極９の側壁にサイドウォール１０を形成する。そして、図１４（ａ）に示すように、ゲート電極９及びサイドウォール１０をマスクとして、Ｎ−ＭＯＳ領域に高濃度のＰ又はＡｓ等のＮ型不純物を、Ｐ−ＭＯＳ領域に高濃度のＢ又はＢＦ２等のＰ型不純物を注入し、注入した不純物の活性化熱処理を行ってソース／ドレイン領域４を形成する。
【０００５】
次に、図１４（ｂ）に示すように、基板全面にＴｉ、Ｃｏ等の金属膜１４を堆積し、熱処理によってゲート電極９及びソース／ドレイン領域４表面近傍のシリコンと金属膜１４とを反応させて金属シリサイド膜１５を形成する。次に、図１４（ｃ）に示すように、ウェットエッチングにより未反応の金属膜１４を除去し、その後、シリコン酸化膜などの絶縁膜を堆積し、ゲート電極９及びソース／ドレイン領域４上にコンタクトを形成し、所定の配線を形成して半導体装置が完成する。
【０００６】
上記構造の半導体装置では、金属シリサイド膜１５の状態により半導体装置の特性が変動するため、低抵抗かつ均質な金属シリサイド膜１５を均一な膜厚で形成することが求められており、どのような種類の金属を用い、どのような条件で金属シリサイド膜１５を形成するかが重要である。例えば、金属膜１４としてＴｉを用いた場合、シリサイド反応を起こす温度が高いという問題があり、近年では低温で金属シリサイド膜１５を形成することができるＮｉが注目されている。
【０００７】
しかしながら、Ｎｉを用いる場合、Ｎｉシリサイド膜と基板との界面に凹凸が生じやすいという問題ある。そこで、特開平７−３８１０４号公報では、金属膜と酸素が反応して凹凸状の絶縁膜を形成してしまうという課題に対して、Ｎｉ、ＣｏあるいはＰｔのうちの少なくとも１つの金属からなる第１の膜を形成する工程と、第１の金属膜上に金属化合物からなる第２の膜を堆積する工程と、シリコン基板をアニールして第１の金属とシリコンとを反応させてゲート電極上及びソース／ドレインとなる拡散層上に金属シリサイドを形成する工程と、未反応の第１の膜と該第１の膜上の第２の膜とを除去する工程とを有する半導体装置の製造方法を開示している。
【０００８】
上記公報に記載されているように、拡散層上にＮｉシリサイド膜を形成する際、Ｎｉと酸素からなる絶縁膜が形成され、Ｎｉシリサイド膜が凹凸形状となり、拡散層上の抵抗を上昇させるばかりでなく、Ｎｉシリサイド膜の一部が拡散層を突き抜けるため接合リークももたらすという問題があるが、上述した方法では、Ｎｉ上に金属化合物からなる第２の膜が形成されているため、シリサイド反応のためのアニールの際に、Ｎｉと酸素の反応が抑制され、凹凸状の絶縁膜が形成されるという問題を回避することができるとしている。
【０００９】
【特許文献１】
特開平７−３８１０４号公報（第４−５頁、第１図）
【００１０】
【発明が解決しようとする課題】
しかしながら、金属膜としてＮｉを用いる場合の問題はＮｉと酸素との反応の問題だけではなく、Ｎｉシリサイド膜自体の構造の問題もある。すなわち、Ｎｉシリサイド膜は単一構造の膜ではなく、Ｎｉ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２の３種類の構造が存在し、これらが温度上昇に伴ってＮｉ→Ｎｉ２Ｓｉ→ＮｉＳｉ→ＮｉＳｉ２へと相転移を起こすことが知られている。上記構造の内、ＮｉＳｉ（以下、Ｎｉモノシリサイドと呼ぶ。）は低抵抗かつ平坦な膜であるが、ＮｉＳｉ２（以下、Ｎｉダイシリサイドと呼ぶ。）はＮｉモノシリサイドに比べて比抵抗が大きく、形状も凹凸が大きい膜である。また、ＮｉＳｉ→ＮｉＳｉ２の転移の間には、相転移は起きないがＮｉＳｉが凝集する過程が存在し、この凝集によっても凹凸が生じることが知られている。
【００１１】
従って、Ｎｉシリサイド膜を形成する場合には、均質なＮｉモノシリサイドが均一な膜厚で形成されるように反応を制御しなければならないが、相転移が起こる臨界温度は下地の状態（例えば、不純物量や不純物種、結晶状態等）によっても変化する。そのため、不純物量や不純物種が異なるＰ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタの双方に、低抵抗で凹凸の小さいＮｉモノシリサイドを形成することは困難である。
【００１２】
例えば、Ａｓが注入されたＮ−ＭＯＳトランジスタを基準としてシリサイド反応を制御すると、Ｐ−ＭＯＳトランジスタではシリサイド反応が促進され、図１４（ｃ）の左側に示すようにＮｉダイシリサイドが深く形成されてしまい、その結果、Ｐ−ＭＯＳトランジスタの寄生抵抗が増加し、トランジスタのオン電流が低下してしまう。また、Ｎｉダイシリサイドは凹凸が大きい膜であるために、場合によってはソース／ドレイン領域４のＳｉが部分的に浸食され、接合リークの増加を招いてしまうという問題が生じる。
【００１３】
また、ゲート電極上においてもＮｉシリサイド膜の構造や膜厚が不均一になると抵抗にもばらつきが生じ、更に異常成長すると、Ｎｉシリサイド膜がゲート絶縁膜に達してＮｉが拡散し、ゲート絶縁膜が劣化してしまう。また、この異常成長がソース／ドレイン領域４の端部（例えば、ソース／ドレイン領域４とサイドウォール１０との境界部分）で生じると、拡散層が後退してしまい、トランジスタ特性が変動する。このような問題はゲート電極の幅が狭い微細な半導体装置において顕著に現れる。
【００１４】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、ゲート電極及びソース／ドレイン領域の表面近傍に金属シリサイド膜が形成される構造の半導体装置において、寄生抵抗の増加によるオン電流の低下や、金属シリサイド膜の凹凸に起因する接合リークの増加、金属シリサイド膜の異常成長によるトランジスタ特性の変動等を抑制することができる半導体装置及びその製造方法を提供することにある。
【００１５】
【問題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、ゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜に対して自己整合的に形成された第２の不純物拡散領域と、前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に形成された金属シリサイド膜とを少なくとも備える半導体装置において、前記金属シリサイド膜が形成される領域に、Ｇｅが注入されていることを特徴とする。
【００１６】
また、本発明の半導体装置は、ゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜に対して自己整合的に形成された第２の不純物拡散領域と、前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に形成された金属シリサイド膜とを少なくとも備えるＰ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタを含む半導体装置において、前記Ｎ−ＭＯＳトランジスタの前記第２の不純物拡散領域は、Ａｓ又はＡｓを含むＮ型不純物を注入して形成され、前記Ｐ−ＭＯＳトランジスタの前記金属シリサイド膜が形成される領域に、Ｇｅが注入されていることを特徴とする。
【００１７】
また、本発明の半導体装置は、ゲート電極に対して自己整合的に形成された第１の不純物拡散領域と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜に対して自己整合的に形成された第２の不純物拡散領域と、前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に形成された金属シリサイド膜とを少なくとも備えるＰ−ＭＯＳトランジスタ及びＮ−ＭＯＳトランジスタを含む半導体装置において、前記Ｎ−ＭＯＳトランジスタの第２の不純物拡散領域は、Ｐ又はＰを含むＮ型不純物を注入して形成され、前記Ｐ−ＭＯＳトランジスタ及び前記Ｎ−ＭＯＳトランジスタの前記金属シリサイド膜が形成される領域に、Ｇｅが注入されていることを特徴とする。
【００１８】
本発明においては、前記Ｇｅが、前記金属シリサイド膜より深い位置まで注入されている構成とすることができ、前記Ｇｅは、注入エネルギーが略５ＫｅＶ、注入ドーズ量が略１Ｅ１５乃至３Ｅ１５ｃｍ−２の条件で注入されることが好ましい。
【００１９】
また、本発明においては、前記金属シリサイド膜は、Ｎｉ又はＰｔを用いて形成したモノシリサイド膜であることが好ましい。
【００２０】
また、本発明の製造方法は、ゲート電極をマスクとして第１の不純物拡散領域を形成する工程と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜をマスクとして第２の不純物拡散領域を形成する工程と、前記ゲート電極及び前記第２の不純物拡散領域にＧｅを注入する工程と、前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に金属シリサイド膜を形成する工程とを少なくとも備えるものである。
【００２１】
また、本発明の製造方法は、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを含む半導体装置の製造方法であって、ゲート電極をマスクとして、前記Ｎ−ＭＯＳトランジスタ形成領域にＮ型不純物を注入し、前記Ｐ−ＭＯＳトランジスタ形成領域にＰ型不純物を注入して第１の不純物拡散領域を形成する工程と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜をマスクとして、前記Ｎ−ＭＯＳトランジスタ形成領域にＡｓ又はＡｓを含むＮ型不純物を注入し、前記Ｐ−ＭＯＳトランジスタ形成領域にＰ型不純物を注入して第２の不純物拡散領域を形成する工程と、前記Ｐ−ＭＯＳトランジスタ形成領域の前記ゲート電極及び前記第２の不純物拡散領域に、Ｇｅを注入する工程と、前記Ｐ−ＭＯＳトランジスタ形成領域及び前記Ｎ−ＭＯＳトランジスタ形成領域の前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に、金属シリサイド膜を形成する工程とを少なくとも有するものである。
【００２２】
また、本発明の製造方法は、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを含む半導体装置の製造方法であって、ゲート電極をマスクとして、前記Ｎ−ＭＯＳトランジスタ形成領域にＮ型不純物を注入し、前記Ｐ−ＭＯＳトランジスタ形成領域にＰ型不純物を注入して第１の不純物拡散領域を形成する工程と、前記ゲート電極及び該ゲート電極の側壁に設けたサイドウォール絶縁膜をマスクとして、前記Ｎ−ＭＯＳトランジスタ形成領域にＰ又はＰを含むＮ型不純物を注入し、前記Ｐ−ＭＯＳトランジスタ形成領域にＰ型不純物を注入して第２の不純物拡散領域を形成する工程と、前記Ｐ−ＭＯＳトランジスタ形成領域及び前記Ｎ−ＭＯＳトランジスタ形成領域の前記ゲート電極及び前記第２の不純物拡散領域に、Ｇｅを注入する工程と、前記Ｐ−ＭＯＳトランジスタ形成領域及び前記Ｎ−ＭＯＳトランジスタ形成領域の前記ゲート電極及び前記第２の不純物拡散領域の表面近傍に、金属シリサイド膜を形成する工程とを少なくとも有するものである。
【００２３】
このように、本発明は、Ｂ又はＢＦ２等のＰ型不純物の注入によりＰ−ＭＯＳトランジスタにソース及びドレイン領域を形成した後、金属シリサイド膜（例えば、Ｎｉシリサイド膜）が形成される領域に所定の注入条件でＧｅを注入することにより、Ｎｉシリサイドの相転移や凝集を抑制して、膜質及び膜厚均一性に優れたＮｉモノシリサイド膜を形成することができ、これにより、寄生抵抗を低減してオン電流を増加させることができると共に、Ｎｉシリサイド膜の接合界面の平坦性を高めて、接合リークを抑制することができる。
【００２４】
また、Ｐ−ＭＯＳトランジスタにＧｅを注入することにより、Ｐ−ＭＯＳトランジスタと、Ａｓが注入されたＮ−ＭＯＳトランジスタのシリサイド反応を同等に制御することができ、これにより、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタが混在する半導体装置の特性の均一性を向上させることができる。
【００２５】
更に、Ｇｅによるシリサイド反応の抑制効果により、ゲート電極やソース／ドレイン領域端部のＮｉシリサイド膜の異常成長を抑制することができ、これにより、ゲート抵抗の均一性を高め、ゲート絶縁膜の劣化や拡散層の後退を抑制することができる。
【００２６】
【発明の実施の形態】
従来技術で説明したように、拡散層のシート抵抗を低減するためにシリサイド膜が形成されるが、シリサイド化の金属としてＮｉを使用した場合、Ｎｉダイシリサイドが形成されると寄生抵抗が増加してトランジスタのオン電流が低下したり、Ｎｉダイシリサイドの凹凸によりＮｉシリサイド膜が拡散層を突き抜けて接合リークが増加するという問題が生じる。
【００２７】
そこで、Ｎｉモノシリサイドが形成されるようにシリサイド反応を制御する必要があるが、この相転移や凝集は温度のみならず、不純物量や不純物種、結晶状態、半導体装置の構造に起因する応力によって変化する。例えば、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタとでは、ソース／ドレイン領域に注入される不純物量や不純物種が異なり、その結果、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタとではシリサイド反応に差が生じる。具体的には、Ｎ−ＭＯＳトランジスタでは不純物として注入されるＡｓにより相転移が抑制されるのに対してＰ−ＭＯＳトランジスタでは相転移が抑制されないため、Ｐ−ＭＯＳトランジスタにＮｉダイシリサイドが形成されてしまう。
【００２８】
また、近年の微細な半導体装置では、様々な構造体の熱膨張率の違いにより局所的に大きな応力が加わりやすく、特に細く形成されたゲート電極に応力が集中し、この応力によりシリサイド反応が促進されることが分かっている。そのため、ゲート電極のＮｉシリサイド膜の膜厚が不均一となり、ゲート抵抗にばらつきが生じたり、Ｎｉシリサイド膜が異常成長した場合にはゲート絶縁膜に達してＮｉが拡散し、ゲート絶縁膜が劣化してしまう。また、Ｎｉシリサイド膜の異常成長がソース／ドレイン領域とサイドウォールの境界部分で生じると拡散層が後退してしまい、これらによってトランジスタ特性のばらつきが増加するという問題が生じる。
【００２９】
このような問題は、Ｎｉシリサイドの相転移が起こりやすく、シリサイド反応が制御しにくいことに起因しており、他の工程に影響を与えることなくシリサイド反応を抑制する方法が望まれている。そこで、本発明では、シリサイドを形成する領域にシリサイド反応を抑制する元素を注入してダイシリサイド化や凝集を抑制することにより上記問題を解決している。具体的には、反応抑制元素としてＧｅを用い、Ｎ−ＭＯＳトランジスタにＡｓが注入された場合にはＰ−ＭＯＳトランジスタにＧｅを注入して両トランジスタのシリサイド反応が同等となるように制御し、また、Ｎ−ＭＯＳトランジスタにＰが注入された場合にはＮ−ＭＯＳトランジスタ及びＰ−ＭＯＳトランジスタの双方にＧｅを注入してシリサイド反応を抑制することにより、均一なＮｉモノシリサイドが形成されるようにしている。
【００３０】
このＧｅの反応抑制メカニズムについては必ずしも明確ではないが、Ｎｉモノシリサイドに比べてＮｉダイシリサイドにおけるＮｉとＳｉの結合力は弱く、ＮｉはＧｅと結合した方がより安定になるためと考えられる。なお、不純物としてＧｅは公知であるが、Ｇｅを注入した場合Ｇｅの反応抑制効果により深い位置に他の不純物を注入することができず、深いソース／ドレイン領域を形成する半導体装置には適していない。しかしながら、本発明ではソース／ドレイン領域に不純物を注入した後に、所定の注入条件でＧｅを注入するという方法を用いることにより、ソース／ドレイン領域形成のための不純物注入に影響を与えることなく、シリサイド反応を抑制することを可能としている。
【００３１】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００３２】
［実施例１］
まず、本発明の第１の実施例に係る半導体装置及びその製造方法について、図１乃至図９を参照して説明する。図１は、第１の実施例に係る半導体装置の構造を示す断面図であり、図２乃至図５は、その製造方法を示す工程断面図である。また、図６乃至図９は、本実施例の半導体装置の製造方法におけるＧｅの注入条件を決定するための実験結果を示す図である。
【００３３】
まず、本実施例の半導体装置の構造について、図１を参照して説明する。本実施例の半導体装置は、素子分離絶縁膜２によって分離されたＮ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタとを含み、Ｎ−ＭＯＳ領域には、ゲート電極９をマスクとしてＮ型不純物を注入して形成したＬＤＤ領域７と、ゲート電極９及びサイドウォール１０をマスクとしてＡｓ又はＡｓ＋Ｐ等の少なくともＡｓを含むＮ型不純物を注入して形成したソース／ドレイン領域４とを備え、Ｐ−ＭＯＳ領域には、ゲート電極９をマスクとしてＰ型不純物を注入して形成したＬＤＤ領域７と、ゲート電極９及びサイドウォール１０をマスクとしてＰ型不純物を注入して形成したソース／ドレイン領域４と、ゲート電極９及びソース／ドレイン領域４に後述する所定の注入条件でＧｅを注入して形成したＧｅ注入領域６とを備え、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域の双方のゲート電極９上及びソース／ドレイン領域４上には、均一な膜厚で形成されたモノシリサイド構造のＮｉシリサイド膜５が形成されている。
【００３４】
なお、Ｇｅ注入領域６は、Ｎｉシリサイド膜形成領域の一部に形成されていればダイシリサイド化や凝集反応を抑制することは可能であるが、より確実にシリサイド反応を制御するためには、図１拡大図のハッチング部に示すように、Ｎｉシリサイド膜形成領域を覆うように形成されていることが好ましい。また、図１では拡散層をＬＤＤ領域７とソース／ドレイン領域４とで構成しているが、ソース／ドレイン領域４の内側に位置し、ソース／ドレイン領域４よりも浅い接合を持つエクステンション拡散層や、エクステンション拡散層の下側に位置するポケット拡散層等を備える構成としてもよい。
【００３５】
上記構造の半導体装置の製造方法について、図２乃至図５の工程断面図を参照して説明する。なお、ＭＯＳトランジスタとしては、ゲート絶縁膜を薄く形成した駆動電圧の低いトランジスタや、低消費電力を達成するためにトランジスタのオフ電流を抑制したトランジスタ、ゲート絶縁膜が厚い高耐圧のＩ／Ｏ用トランジスタ等の各種性能のトランジスタがあるが、ここではこれらを区別することなくＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタの２種類を形成する場合について説明する。
【００３６】
まず、図２（ａ）に示すように、Ｐ型シリコン基板等の半導体基板１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によりフィールド領域を形成するための素子分離絶縁膜２を形成し、続いて熱酸化法を用いて基板全面に犠牲層（図示せず）を形成する。次に、図２（ｂ）に示すように、Ｐ−ＭＯＳ領域とＮ−ＭＯＳ領域とを交互にレジストパターンで覆い、Ｂ、ＢＦ２等のＰ型不純物又はＰ、Ａｓ等のＮ型不純物を注入し、Ｐウェル領域３ａ及びＮウェル領域３ｂを形成した後、不純物の拡散・活性化のためのアニールを行う。
【００３７】
次に、犠牲層をウェットエッチングで除去した後、図２（ｃ）に示すように、ＣＶＤ法等を用いてシリコン酸化膜を形成し、プラズマ窒化、アニール、注入等によりシリコン酸化膜中に窒素を導入し、所望の厚さのゲート絶縁膜８を形成する。このゲート絶縁膜８の厚さはトランジスタの種類に応じて適宜調整することができる。
【００３８】
次に、図３（ａ）に示すように、ゲート電極となる多結晶シリコン、非晶質シリコン等を堆積又は成長した後、公知のリソグラフィ技術を用いてレジストパターン（図示せず）を形成し、公知のドライエッチング技術を用いて上記シリコン材料及びゲート絶縁膜８をエッチングしてゲート電極９を形成する。なお、多結晶シリコン、非晶質シリコン等を堆積又は成長した後、Ｐ−ＭＯＳ領域にＰ型不純物を注入する等、ゲート電極９中にイオン注入を行ってもよい。
【００３９】
次に、図３（ｂ）に示すように、Ｐ−ＭＯＳ領域上にレジストパターン１１ａを形成し、Ｎ−ＭＯＳ領域のゲート電極９をマスクとしてＡｓ又はＡｓ＋Ｐ等のＮ型不純物を注入した後、レジストパターン１１ａを除去し、窒素雰囲気又は窒素＋酸素雰囲気中で８００〜１０００℃、０〜１０秒程度のアニールを行い、Ｎ−ＭＯＳ領域の不純物を活性化し、Ｎ−ＭＯＳ領域にＬＤＤ領域７を形成する。なお、ＬＤＤ領域７に代えて又はＬＤＤ領域７に加えて、ポケット拡散層やエクステンション拡散層を形成してもよい。また、アニール時間を０秒からとしているのは、通常、アニール時間は目標到達温度に達してからの保持時間を示すが、目標到達温度に達したら直ちに降温する方法（このようなアニールをスパイクアニールと呼ぶ。）が用いられる場合があるからである。
【００４０】
次に、図３（ｃ）に示すように、Ｎ−ＭＯＳ領域上にレジストパターン１１ｂを形成し、Ｐ−ＭＯＳ領域のゲート電極９をマスクとしてＢ、ＢＦ２等のＰ型不純物を注入してＬＤＤ領域７を形成する。ここでも、Ｎ−ＭＯＳ領域と同様にＬＤＤ領域７に加えて又はＬＤＤ領域７に代えて、ポケット拡散層入やエクステンション拡散層を形成してもよい。また、Ｐ−ＭＯＳトランジスタの信頼性改善のためにフッ素注入を行ってもよい。
【００４１】
次に、図３（ｄ）に示すように、半導体基板１全面にシリコン酸化膜・窒化膜等を堆積した後、エッチバックすることによりゲート電極９の側面にサイドウォール１０を形成する。ここまでの工程は一般的なＭＯＳトランジスタの製造方法と同様であり、Ｐ−ＭＯＳ領域及びＮ−ＭＯＳ領域におけるウェル領域やＬＤＤ領域の形成順序、Ｎ型不純物及びＰ型不純物の注入条件、各構成材料の種類、製造方法等は適宜変更することができる。
【００４２】
次に、図４（ａ）に示すように、Ｐ−ＭＯＳ領域上にレジストパターン１１ｃを形成し、Ｎ−ＭＯＳ領域のゲート電極９及びサイドウォール１０をマスクとしてＡｓ、Ａｓ＋Ｐ等のＮ型不純物を注入し、Ｎ−ＭＯＳ領域に高濃度にＮ型不純物が注入されたソース／ドレイン領域４を形成する。
【００４３】
次に、レジストパターン１１ｃを除去した後、図４（ｂ）に示すように、Ｎ−ＭＯＳ領域上にレジストパターン１１ｄを形成し、Ｐ−ＭＯＳ領域のゲート電極９及びサイドウォール１０をマスクとしてＢ又はＢＦ２を注入し、Ｐ−ＭＯＳ領域に高濃度にＰ型不純物が注入されたソース／ドレイン領域４を形成する。
【００４４】
ここで、従来の半導体装置の製造方法では不純物を活性化させるためアニールを行うが、本実施例では、上記イオン注入に引き続き、図４（ｃ）に示すように、Ｐ−ＭＯＳ領域のゲート電極９及びサイドウォール１０をマスクとして、イオン注入法を用いてＧｅを注入し、ゲート電極９及びソース／ドレイン領域４にＧｅ注入領域（図示せず）を形成する。このＧｅの注入は、ゲート電極９及びソース／ドレイン領域４の表面近傍に形成するＮｉシリサイド膜５よりも深く注入されることが好ましく、注入エネルギー５〜１０ＫｅＶ程度、注入ドーズ量１Ｅ１５〜３Ｅ１５ｃｍ−２程度の条件で行う。
【００４５】
なお、Ｂ又はＢＦ２の注入を行った後にＧｅの注入を行うのは、Ｇｅを注入すると、その後の不純物注入の際にチャネリングが抑制されて深い位置に不純物を注入することができなくなるからであり、ソース／ドレイン領域４では接合リークを抑制するためにできるだけなだらかな濃度プロファイルを形成することが好ましいが、Ｇｅの注入を先に行うと、浅くて急峻な濃度プロファイルが形成されてしまうからである。
【００４６】
次に、図５（ａ）に示すように、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域の不純物を活性化させるために、窒素雰囲気又は窒素＋酸素雰囲気中で、８００〜１１００℃、０（スパイクアニール）〜１０秒程度のアニールを行った後、図５（ｂ）に示すように、スパッタ法を用いて基板全面にＮｉ１２を１０ｎｍ程度の膜厚で形成し、その上に、ＣＶＤ法等を用いて、ＴｉＮ１３を１０ｎｍ程度の膜厚で形成する。Ｎｉ１２の膜厚はＮｉシリサイド膜の膜厚を考慮して調整することができ、Ｎｉに代えて同様の相転移を示すＰｔを用いることもできる。また、ＴｉＮ１３は、Ｎｉのシリサイド化に際してＮｉと酸素との反応を抑制するために形成されるものであり、ＴｉＮに代えてＴｉ等を形成してもよい。
【００４７】
次に、窒素又はアルゴン雰囲気中で３００〜６００℃、１〜１２０秒程度のアニールを行い、ゲート電極９及びソース／ドレイン領域４のシリコンとＮｉ１２とを反応させて、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域に同時にモノシリサイド構造のＮｉシリサイド膜５を形成する。
【００４８】
その際、Ｇｅの注入を行わない従来の半導体装置の製造方法では、Ａｓ又はＡｓ＋Ｐが注入されたＮ−ＭＯＳ領域と、Ｂ又はＢＦ２が注入されたＰ−ＭＯＳ領域とでは、Ｎｉシリサイドの相転移や凝集反応の速度が異なり、Ｎ−ＭＯＳ領域はＡｓによって反応が抑制される。従って、Ｎ−ＭＯＳ領域で所定の膜厚のＮｉモノシリサイドを形成しようとすると、Ｐ−ＭＯＳ領域では反応が進んでＮｉダイシリサイドが形成されてしまい、寄生抵抗が増加してトランジスタのオン電流が低下したり、Ｎｉダイシリサイドの凹凸により接合リークが生じるという問題があった。
【００４９】
これに対して、本実施例では、Ｐ−ＭＯＳ領域のソース／ドレイン領域４に所定の濃度のＧｅが注入されており、このＧｅによるシリサイド反応の抑制効果と、Ａｓによるシリサイド反応の抑制効果とが同程度となるため、双方の領域で同等のＮｉモノシリサイドを形成することができ、上記問題を抑制することができ、また、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタの特性のばらつきを抑制することができる。
【００５０】
また、近年の微細化された半導体装置では、細いゲート電極９には他の構造体からの応力が加わり、その結果、シリサイド反応が促進されてＮｉシリサイド膜５が深い位置まで形成され、ゲート抵抗にばらつきが発生するという問題や、更にＮｉシリサイド膜５が異常成長してゲート絶縁膜８に達してＮｉが拡散することによりゲート絶縁膜８が劣化してしまうという問題が生じる。また、異常成長がソース／ドレイン領域４のサイドウォール１０側端部で生じると、ソース／ドレイン領域４が後退してしまい、その結果トランジスタ特性が変動するという問題も生じる。
【００５１】
これに対して、本実施例では、Ｐ−ＭＯＳ領域のゲート電極９上にも所定の濃度のＧｅが注入されており、Ｇｅによってダイシリサイド化や凝集反応が抑制されるために、ゲート抵抗のばらつきやゲート絶縁膜８の劣化、ソース／ドレイン領域４の後退によるトランジスタ特性の変動も抑制することができる。
【００５２】
その後、図５（ｃ）に示すように、ドライエッチングによってＴｉＮ１３を除去した後、図５（ｄ）に示すように、ウェットエッチングにより未反応のＮｉ１２を除去し、ゲート電極９及びソース／ドレイン領域４の上層に図示しないコンタクトプラグを形成し、上層の配線と接続して本実施例の半導体装置の一部が形成される。
【００５３】
なお、上記フローではＮ−ＭＯＳ領域にＡｓ、Ａｓ＋Ｐ等を注入した後、Ｐ−ＭＯＳ領域にＢ又はＢＦ２とＧｅとを注入したが、Ｐ−ＭＯＳ領域のＢ又はＢＦ２の注入とＧｅの注入とがこの順番であれば、Ｎ−ＭＯＳ領域の不純物注入とＰ−ＭＯＳ領域の不純物注入の順番は逆であってもよい。
【００５４】
次に、本発明の特徴であるＧｅ注入の条件について検討する。前述したように、Ｇｅの注入はＰ−ＭＯＳ領域のゲート電極９とソース／ドレイン領域４表面近傍のＮｉシリサイド膜５が形成される領域の一部に（好ましくは該領域を覆うように）形成され、また、Ｎ−ＭＯＳトランジスタに注入されるＡｓによる反応抑制効果と同等となるような条件で注入する必要がある。そこで、Ｇｅ注入における注入ドーズ量をパラメータとして、ゲート抵抗とソース／ドレイン領域４の後退量とを測定し、その結果をふまえて注入ドーズ量を決定した。以下、その実験の内容及び結果について説明する。
【００５５】
まず、Ｇｅの注入エネルギーを５ＫｅＶに固定し、注入ドーズ量を０〜５Ｅ１５ｃｍ−２の範囲で変化させた場合のゲート抵抗を測定し、Ｇｅの注入無しのサンプルと３Ｅ１５−２の条件で注入したサンプルについてはＮｉシリサイド膜５の膜厚をＳＥＭ写真で確認した。その結果を図６及び図７に示す。
【００５６】
図６（ａ）及びその拡大図である図６（ｂ）から分かるように、Ｇｅ注入を行わなかったサンプルやＧｅの注入ドーズ量が５Ｅ１４ｃｍ−２と少ないサンプルでは、ゲート抵抗のばらつきが大きく、部分的にシート抵抗値が低下しているトランジスタが存在することが分かる。これに対して、Ｇｅの注入ドーズ量が１Ｅ１５〜３Ｅ１５ｃｍ−２のサンプルでは、いずれもシート抵抗値のばらつきは小さく、Ｇｅ注入によってシリサイド反応が制御されていることが分かる。一方、Ｇｅの注入ドーズ量が５Ｅ１５ｃｍ−２のサンプルでは、Ｇｅによりシリサイド反応が過度に抑制されてＮｉシリサイド膜５が十分に形成されず、シート抵抗値が著しく増加していることがわかる。
【００５７】
上記シート抵抗値の低下とＮｉシリサイド膜５の膜厚との関係を確認するために、Ｇｅを注入しないサンプルとＧｅの注入ドーズ量を３Ｅ１５ｃｍ−２に設定したサンプルのゲート電極９部分の断面を電子顕微鏡で観察した。Ｇｅ注入を行わないサンプルでは、Ｎｉシリサイド膜５の膜厚がトランジスタ毎で大きく異なり、図７上図に示すように、Ｎｉシリサイド膜５ａがゲート電極９の下部まで異常成長しているトランジスタが存在するのに対して、Ｇｅを３Ｅ１５ｃｍ−２の条件で注入したサンプルでは、図７下図に示すように、Ｎｉシリサイド膜５の膜厚は２０〜２５ｎｍ程度でほぼ一定であり、本発明のＧｅ注入によりＮｉシリサイド膜５の異常成長が抑制されることを確認した。
【００５８】
次に、６００℃の熱処理を追加した場合の、各々のＧｅ注入ドーズ量におけるソース／ドレイン領域４のサイドウォール１０側端部の後退量を測定した。また、ソース／ドレイン領域４が後退した状態をＳＥＭで確認した。その結果を図８及び図９に示す。図８は、拡散層後退量のＧｅ注入ドーズ量依存性を示す図であり、横軸はＧｅの注入ドーズ量、縦軸は各注入ドーズ量における代表的な３つのサンプルの左右、計６箇所の後退量の平均値を示している。
【００５９】
図８から分かるように、Ｇｅ注入を行わなかったサンプルでは、図９に示す拡散層の後退量が約４０ｎｍと大きいのに対し、Ｇｅの注入ドーズ量が増加するに従って、ソース／ドレイン領域４端部でのシリサイド反応が抑制され、その結果、後退量が徐々に小さくなっていることがわかる。この拡散層の後退に関しては少ないほど好ましいため、Ｇｅの注入ドーズ量としては多いほどよいと言える。
【００６０】
以上の実験結果から、Ｇｅの注入ドーズ量としては、１Ｅ１５〜３Ｅ１５ｃｍ−２程度が好ましい範囲である。なお、注入エネルギーを５〜１０ＫｅＶ、注入ドーズ量を１Ｅ１５〜３Ｅ１５ｃｍ−２とした場合、注入領域の表面近傍におけるＧｅの存在比率は、０．１〜５％程度となることを確認している。
【００６１】
このように、Ｐ−ＭＯＳ領域のゲート電極９及びソース／ドレイン領域４に、Ｂ又はＢＦ２を注入した後に、注入エネルギーが５〜１０ＫｅＶ程度、注入ドーズ量が略１Ｅ１５〜３Ｅ１５ｃｍ−２程度の条件でＧｅ注入を行うことにより、Ｎｉシリサイド膜５を形成する領域に０．１〜５％程度の存在比率でＧｅを導入することができ、Ｇｅの反応抑制効果により、Ｐ−ＭＯＳ領域とＮ−ＭＯＳ領域の双方のＮｉシリサイド反応をほぼ同等に制御することができ、その結果、双方のトランジスタにＮｉモノシリサイドを均一な膜厚で形成することができる。これにより、寄生容量の増加によるオン電流の低下やＮｉダイシリサイドの凹凸に起因する接合リークを抑制することができ、また、ゲート電極９やソース／ドレイン領域４端部のＮｉシリサイド膜５の異常成長が防止されるため、ゲート抵抗のばらつきやゲート絶縁膜８の劣化、拡散層の後退量を抑制することができ、トランジスタ特性のばらつき低減を図ることができる。
【００６２】
［実施例２］
次に、本発明の第２の実施例に係る半導体装置及びその製造方法について、図１０乃至図１２を参照して説明する。図１０乃至図１２は、第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【００６３】
前記した第１の実施例では、Ｎ−ＭＯＳ領域のソース／ドレイン領域にＡｓ又はＡｓ＋Ｐを注入し、Ｎ−ＭＯＳ領域ではＡｓによってダイシリサイド化や凝集反応を抑制する構造としたが、Ｎ型不純物としてはＡｓよりもＰの方が活性化率が高いためＰを使用した方がオン電流を大きくすることができるが、一方、Ｐは拡散しやすいために短チャネル効果が抑制できないという欠点がある。このような特徴から、実際の半導体装置では、半導体装置の構造や要求される性能に応じてＮ型不純物として何を使用するかが決定されるため、場合によってはＮ−ＭＯＳ領域のＡｓ注入量が少なくなり、ダイシリサイド化や凝集反応を十分に抑制できない場合がある。そこで、本実施例では、Ｎ−ＭＯＳ領域にもＧｅを注入してシリサイド反応を抑制することを特徴としている。
【００６４】
上記半導体装置の製造方法について、図１０乃至図１２の工程断面図を参照して説明する。まず、第１の実施例と同様に、半導体基板１に素子分離絶縁膜２を形成し、Ｐ−ＭＯＳ領域とＮ−ＭＯＳ領域とを交互にレジストパターンで覆い、Ｂ、ＢＦ２等のＰ型不純物又はＰ、Ａｓ等のＮ型不純物を注入し、Ｐウェル領域３ａ及びＮウェル領域３ｂを形成し、不純物の拡散・活性化のためのアニールを行う。次に、所望の厚さのゲート絶縁膜８を形成した後、ゲート電極となる多結晶シリコン、非晶質シリコン等を堆積又は成長、エッチングしてゲート電極９を形成する（図１０（ａ）参照）。
【００６５】
次に、図１０（ｂ）に示すように、Ｐ−ＭＯＳ領域上にレジストパターン１１ａを形成し、Ｎ−ＭＯＳ領域のゲート電極９をマスクとしてＰ又はＰを含むＮ型不純物を注入した後、窒素雰囲気又は窒素＋酸素雰囲気中で８００〜１０００℃、０〜１０秒程度のアニールを行い、Ｎ−ＭＯＳ領域の不純物を活性化し、Ｎ−ＭＯＳ領域にＬＤＤ領域７を形成する。ここで、第１の実施例では、Ｎ型不純物としてＡｓを含む構成としたが、本実施例ではＮ−ＭＯＳ領域にもＧｅが注入されるため、Ａｓを含まなくてもよい。
【００６６】
次に、図１０（ｃ）に示すように、Ｎ−ＭＯＳ領域上にレジストパターン１１ｂを形成し、Ｐ−ＭＯＳ領域のゲート電極９をマスクとしてＢ、ＢＦ２等のＰ型不純物を注入してＬＤＤ領域７を形成する。そして、半導体基板１全面にシリコン酸化膜・窒化膜等を堆積した後、エッチバックすることによりゲート電極９の側面にサイドウォール１０を形成する（図１１（ａ）参照）。
【００６７】
次に、図１１（ｂ）に示すように、Ｐ−ＭＯＳ領域上にレジストパターン１１ｃを形成し、Ｎ−ＭＯＳ領域のゲート電極９及びサイドウォール１０をマスクとしてＰ又はＰを含むＮ型不純物を注入し、Ｎ−ＭＯＳ領域に高濃度にＮ型不純物が注入されたソース／ドレイン領域４を形成する。ここでも、第１の実施例ではＮ型不純物としてＡｓを含む構成としたが、本実施例ではＮ−ＭＯＳ領域にもＧｅが注入されるため、Ａｓを含まなくてもよい。
【００６８】
次に、図１１（ｃ）に示すように、Ｎ−ＭＯＳ領域上にレジストパターン１１ｄを形成し、Ｐ−ＭＯＳ領域のゲート電極９及びサイドウォール１０をマスクとしてＢ又はＢＦ２を注入し、Ｐ−ＭＯＳ領域に高濃度にＰ型不純物が注入されたソース／ドレイン領域４を形成する。
【００６９】
次に、第１の実施例では、レジストパターン１１ｄをそのまま残してＧｅの注入を行ったが、本実施例ではＰ−ＭＯＳ領域とＮ−ＭＯＳ領域とに同時にＧｅを注入するため、図１２（ａ）に示すように、レジストパターン１１ｄを除去した後、イオン注入法を用いて基板全面にＧｅを注入し、ゲート電極９及びソース／ドレイン領域４にＧｅ注入領域（図示せず）を形成する。このＧｅの注入も、Ｇｅの表面濃度が０．１〜５％程度となるように、注入エネルギー５〜１０ＫｅＶ程度、注入ドーズ量１Ｅ１５〜３Ｅ１５ｃｍ−２程度の条件で行う。なお、Ｎ−ＭＯＳ領域のＡｓの量に応じて、Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域とでＧｅの注入量を変えることもできる。その場合は、例えば、図１１（ｃ）でＢ又はＢＦ２の注入を行った後、レジストパターン１１ｄを残してＰ−ＭＯＳ領域のみＧｅを注入し、その後、レジストパターン１１ｄを除去し、基板全面にＧｅを注入すればよい。
【００７０】
次に、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域の不純物を活性化させるために、窒素雰囲気又は窒素＋酸素雰囲気中で、８００〜１１００℃、０（スパイクアニール）〜１０秒程度のアニールを行った後、図１２（ｂ）に示すように、スパッタ法を用いて基板全面にＮｉ１２を１０ｎｍ程度の膜厚で形成し、その上に、ＣＶＤ法等を用いて、ＴｉＮ１３を１０ｎｍ程度の膜厚で形成する。そして、窒素又はアルゴン雰囲気中で３００〜６００℃、１〜１２０秒程度のアニールを行い、ゲート電極９及びソース／ドレイン領域４のシリコンとＮｉ１２とを反応させて、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域に同時にモノシリサイド構造のＮｉシリサイド膜５を形成する。
【００７１】
その後、図１２（ｃ）に示すように、ドライエッチングによってＴｉＮ１３を除去した後、ウェットエッチングにより未反応のＮｉ１２を除去し、ゲート電極９及びソース／ドレイン領域４の上層に図示しないコンタクトプラグを形成し、上層の配線と接続して本実施例の半導体装置の一部が形成される。
【００７２】
このように、Ｎ−ＭＯＳ領域にＡｓが注入されない、又は注入ドーズ量が少ない場合には、Ｐ−ＭＯＳ及びＮ−ＭＯＳ領域にソース／ドレイン領域４を形成した後、基板全面にＧｅを注入することにより、Ｐ−ＭＯＳ領域及びＮ−ＭＯＳ領域の双方に同等な膜厚のＮｉモノシリサイドを形成することができ、第１の実施例と同様の効果を得ることができる。
【００７３】
なお、上記各実施例では、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタの双方を含む半導体装置の製造方法について記載したが、第１の実施例ではＰ−ＭＯＳトランジスタのみ、第２の実施例ではＮ−ＭＯＳトランジスタのみに対して本発明の製造方法を適用することもできる。また、上記実施例では、Ｎ−ＭＯＳ領域のＬＤＤ領域７とソース／ドレイン領域４に同じＮ型不純物を注入しているが、ＬＤＤ領域７には直接、Ｎｉシリサイド膜５は形成されないため、第１の実施例ではＡｓを含まない構造としてもよく、第２の実施例ではＡｓを含む構成としてもよい。更に、上記各実施例では、シリサイド化する金属としてＮｉを用いた例について記載したが、本発明は上記実施例に限定されるものではなく、シリサイド化する金属としてＰｔを用いても同様の効果が得られることを確認している。また、シリサイド反応を抑制する不純物としてはＧｅに限られず、ダイシリサイド化や凝集反応を抑制することができる他の不純物を用いることもできる。
【００７４】
【発明の効果】
以上説明したように、ゲート電極とソース／ドレイン領域表面近傍にＮｉシリサイド膜を有する構造において、寄生抵抗の増加によるオン電流の低下や、シリサイド膜の凹凸に起因する接合リークの増加を抑制することができ、また、Ｎｉシリサイドの異常成長によるゲート抵抗のばらつきやゲート絶縁膜の劣化、ソース／ドレイン領域の後退を抑制することができ、トランジスタ特性の均一性を向上させることができる。
【００７５】
その理由は、Ｐ−ＭＯＳトランジスタのゲート電極及びソース／ドレイン領域、又はＮ型不純物としてＡｓを含まない、又はＡｓの注入ドーズ量が少ないＮ−ＭＯＳトランジスタのゲート電極及びソース／ドレイン領域に、所定の注入条件でＧｅをイオン注入することにより、ダイシリサイド化や凝集反応を確実に抑制することができ、その結果、Ｎ−ＭＯＳ及びＰ−ＭＯＳトランジスタの双方に均一な膜厚のＮｉモノシリサイドを形成することができるからである。また、微細構造の半導体装置における応力が集中する部分のシリサイド反応も抑制することができるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の構造を模式的に示す断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図４】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第１の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図６】本発明のＧｅ注入によるゲート抵抗の注入ドーズ量依存性を示す図である。
【図７】Ｇｅ注入によるシリサイド膜厚の違いを説明するためのＳＥＭ写真である。
【図８】本発明のＧｅ注入による拡散層の後退量の注入ドーズ量依存性を示す図である。
【図９】Ｇｅ注入による拡散層の後退量を説明するためのＳＥＭ写真である。
【図１０】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１１】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の第２の実施例に係る半導体装置の製造方法を示す工程断面図である。
【図１３】従来の半導体装置の製造方法を示す工程断面図である。
【図１４】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１  半導体基板
２  素子分離絶縁膜
３ａ  ｐウェル領域
３ｂ  ｎウェル領域
４  ソース／ドレイン領域
５  Ｎｉシリサイド膜
５ａ  異常成長したＮｉシリサイド膜
６  Ｇｅ注入領域
７  ＬＤＤ領域
８  ゲート絶縁膜
９  ゲート電極
１０  サイドウォール
１１ａ〜１１ｄ  レジストパターン
１２  Ｎｉ
１３  ＴｉＮ
１４  金属膜
１５  金属シリサイド膜
１５ａ  厚い金属シリサイド膜
１５ｂ  薄い金属シリサイド膜
【図１】
2004319592.tif 000003
【図２】
2004319592.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004319592.tif 000013
【図１２】
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【図１３】
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【図１４】
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