(57)【要約】【課題】ヒューズの切断の認識誤りを起こしにくい半導体装置を提供する。【解決手段】モード信号ＴＭＳＩＧを切換えることにより、通常モードに比べてラッチ回路５０，８４のドライブ回路５６，９６の能力を増大させることができる。これにより、ヒューズ素子ＦＵＳＥＳＣＥ，ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７の切断部分に微小リークが発生している場合でも正しく切断を認識させることができる。このようにすれば、ラッチ回路５０，８４のドライブ能力の向上によりヒューズの切断の認識誤りをを解消することができる。【選択図】        図３
2004265523.tif 000002
【特許請求の範囲】
【請求項１】
第１の内部ノードを第１の制御信号に応じて第１の電源電位が与えられる第１の電源ノードに接続する第１の接続回路と、
前記第１の電源電位とは異なる第２の電源電位が与えられる第２の電源ノードと前記第１の内部ノードとを結ぶ経路上に設けられ、不揮発的に導通状態を記憶する第１のヒューズ素子と、
前記第１の内部ノードの電位に応じた論理値を保持する第１のラッチ回路とを備え、
前記第１のラッチ回路は、
前記第１の内部ノードに入力が接続される第１のインバータと、
前記第１のインバータの出力に応じて前記第１の内部ノードを前記第１の電源電位に駆動する第１のドライバ回路とを含み、
前記第１のドライバ回路は、第２の制御信号に応じて駆動力が変化する、半導体装置。
【請求項２】
前記第１のドライバ回路は、
前記第１のインバータの出力に応じて前記第１の内部ノードを前記第１の電源電位に結合する第１の電界効果型トランジスタと、
前記第２の制御信号の活性時でかつ前記第１の電界効果型トランジスタの導通時に前記第１の内部ノードを前記第１の電源電位に結合する追加接続回路とを含む、請求項１に記載の半導体装置。
【請求項３】
前記第１のドライバ回路は、
前記第２の制御信号に応じて選択され、前記第１のインバータの出力に応じて前記第１の内部ノードを前記第１の電源電位に結合する第１の電界効果型トランジスタと、
前記第２の制御信号に応じて前記第１の電界効果型トランジスタと相補的に選択され、前記第１のインバータの出力に応じて前記第１の内部ノードを前記第１の電源電位に結合する第２の電界効果型トランジスタとを含む、請求項１に記載の半導体装置。
【請求項４】
前記半導体装置は、
第２の内部ノードを一時的に前記第１の電源ノードに接続する第２の接続回路と、
前記第２の電源ノードと前記第２の内部ノードとを結ぶ経路上に設けられ、不揮発的に導通状態を記憶する第２のヒューズ素子と、
前記第２の内部ノードの電位に応じた論理値を保持する第２のラッチ回路とをさらに備え、
前記第２のラッチ回路は、
前記第２の内部ノードに入力が接続される第２のインバータと、
前記第２のインバータの出力に応じて前記第２の内部ノードを前記第１の電源電位に駆動する第２のドライバ回路とを含み、
前記第２のドライバ回路は、前記第２の制御信号に応じて駆動力が変化し、
前記半導体装置は、
前記第１、第２のドライバ回路に対して、前記第２の制御信号に応じて追加して駆動電流を供給する電流供給回路をさらに備える、請求項１に記載の半導体装置。
【請求項５】
第１の内部ノードを第１の制御信号に応じて第１の電源電位が与えられる第１の電源ノードに接続する第１の接続回路と、
前記第１の内部ノードの電位に応じた論理値を保持する第１のラッチ回路と、
前記第１の電源電位とは異なる第２の電源電位が与えられる第２の電源ノードと前記第１の内部ノードとを結ぶ経路上に設けられ、不揮発的に導通状態を記憶する第１のヒューズ素子と、
前記第１の内部ノードと前記第２の電源ノードとの間に前記第１のヒューズ素子と直列に設けられ、第２の制御信号に応じて抵抗値が変化する第２の接続回路とを備える、半導体装置。
【請求項６】
前記第２の接続回路は、
互いに並列接続される複数の電界効果型トランジスタを含み、
前記複数の電界効果型トランジスタのうちの少なくとも１つのゲートは、前記第２の制御信号に応じて前記複数の電界効果型トランジスタのうちの他のゲートとは異なる電位に制御される、請求項５に記載の半導体装置。
【請求項７】
前記第２の接続回路は、
前記第２の制御信号に応じて出力電圧が変化する電圧発生回路と、
前記電圧発生回路の出力をゲートに受け、前記第１の内部ノードと前記第２の電源ノードとの間に前記第１のヒューズ素子と直列に設けられる電界効果型トランジスタとを含む、請求項５に記載の半導体装置。
【請求項８】
前記第２の接続回路は、第２の内部ノードと前記第２の電源ノードとの間に接続され、
前記半導体装置は、
第３の内部ノードを一時的に前記第１の電源ノードに接続する第３の接続回路と、
前記第３の内部ノードの電位に応じた論理値を保持する第２のラッチ回路と、
前記第２の内部ノードと前記第３の内部ノードとを結ぶ経路上に設けられ、不揮発的に導通状態を記憶する第２のヒューズ素子とをさらに備える、請求項５に記載の半導体装置。
【請求項９】
第１の電源電位に初期設定される入力ノードの電位に応じた論理値を保持するラッチ回路と、
前記第１の電源電位とは異なる第２の電源電位が与えられる電源ノードと内部ノードとを結ぶ経路上に設けられ、不揮発的に導通状態を記憶するヒューズ素子と、
ウインドウパルスによって指定される期間に前記内部ノードを前記入力ノードに接続する接続回路と、
制御信号に応じて前記ウインドウパルスのパルス幅を変えるパルス発生回路とを備える、半導体装置。
【請求項１０】
前記制御信号を入力する端子をさらに備える、請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、たとえば大容量のダイナミックランダムアクセスメモリ（ＤＲＡＭ）において、不良メモリセルと予備セルとの置換を指定するためなどに用いられるヒューズ素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
大容量のＤＲＡＭでは、すべてのメモリセルに全く欠陥のない完全な良品をえることはきわめて困難である。このため、一般的にはメモリセルアレイに予備メモリセルを設けておき、欠陥部分を置換えて良品にする冗長構成が採用されている。
【０００３】
特許文献１（特開２００１−２１００９３号公報）には、不良部分のアドレスに対応するヒューズ部をレーザー光線で切断することにより不良部分の回路を切り離し、代わりに予備部分を動作させるというレーザートリミング方式で用いられるリペア信号発生回路について記載されている。
【０００４】
【特許文献１】
特開２００１−２１００９３号公報
【０００５】
【発明が解決しようとする課題】
レーザー光線によるヒューズの切断が不十分である場合があり、内部回路がヒューズは切れていないと認識を誤り予備部分への置換動作が行なわれなくなったり、全く関係無いアドレスに対応するメモリセルの置換が行なわれてしまったりという不具合が生ずる。
【０００６】
ヒューズの切断状態が不完全で一定値以上の電流が流れる場合には、常に安定して誤動作をするため、出荷前のテストで容易に取り除くことができる。しかし、切断部に微小な残り部分がある場合には、動作タイミング、動作温度等複雑な動作要因の影響を受けて、ヒューズが切れていると認識されたり切れていないと認識されたりして不安定な動作をする恐れがある。このような不安定動作をするチップを除外するのは困難であり、テスト条件等に工夫が要求されていた。
【０００７】
また、微小な残り部分があることによる置換の誤りにより製造歩留まりが悪化するという問題点もあった。
【０００８】
本発明の目的は、ヒューズの切断の認識誤りを起こしにくい半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明は、要約すれば、半導体装置であって、第１の接続回路と、第１のヒューズ素子と、第１のラッチ回路とを備える。第１の接続回路は、第１の内部ノードを第１の制御信号に応じて第１の電源電位が与えられる第１の電源ノードに接続する。第１のヒューズ素子は、第１の電源電位とは異なる第２の電源電位が与えられる第２の電源ノードと第１の内部ノードとを結ぶ経路上に設けられ、不揮発的に導通状態を記憶する。第１のラッチ回路は、第１の内部ノードの電位に応じた論理値を保持する。第１のラッチ回路は、第１の内部ノードに入力が接続される第１のインバータと、第１のインバータの出力に応じて第１の内部ノードを第１の電源電位に駆動する第１のドライバ回路とを含む。第１のドライバ回路は、第２の制御信号に応じて駆動力が変化する。
【００１０】
この発明の他の局面に従うと、半導体装置であって、第１の接続回路と、第１のラッチ回路と、第１のヒューズ素子と、第２の接続回路とを備える。第１の接続回路は、第１の内部ノードを第１の制御信号に応じて第１の電源電位が与えられる第１の電源ノードに接続する。第１のラッチ回路は、第１の内部ノードの電位に応じた論理値を保持する。第１のヒューズ素子は、第１の電源電位とは異なる第２の電源電位が与えられる第２の電源ノードと第１の内部ノードとを結ぶ経路上に設けられ、不揮発的に導通状態を記憶する。第２の接続回路は、第１の内部ノードと第２の電源ノードとの間に第１のヒューズ素子と直列に設けられ、第２の制御信号に応じて抵抗値が変化する。
【００１１】
この発明のさらに他の局面に従うと、半導体装置であって、ラッチ回路と、ヒューズ素子と、接続回路と、パルス発生回路とを備える。ラッチ回路は、第１の電源電位に初期設定される入力ノードの電位に応じた論理値を保持する。ヒューズ素子は、第１の電源電位とは異なる第２の電源電位が与えられる電源ノードと内部ノードとを結ぶ経路上に設けられ、不揮発的に導通状態を記憶する。接続回路は、ウインドウパルスによって指定される期間に内部ノードを入力ノードに接続する。パルス発生回路は、制御信号に応じてウインドウパルスのパルス幅を変える。
【００１２】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号を同一または相当部分を示す。
【００１３】
［実施の形態１］
図１は、本発明の半導体装置２の構成を示した概略ブロック図である。本明細書では、本発明の半導体装置の例示としてメモリアレイを備える半導体記憶装置を説明する。
【００１４】
図１を参照して、半導体装置２は、行列状に配列される複数のメモリセルＭＣを有するメモリブロック１６．０〜１６．３を備える。メモリブロック１６．０〜１６．３は、メモリセルアレイが４分割された領域であり、ロウアドレスのうちのＲＡ０〜ＲＡ８よりも上位の所定の２ビットによってそのうち１つが選択される。
【００１５】
図１では、説明の簡単のため、メモリブロック１６．０〜１６．３の各々に、５１２行、１２８列に配列される正規のメモリセルに加えて、歩留りを向上するための予備のメモリセル１列を含む構成が示される。ただし、実際には、正規のメモリセルはさらに多くの行および列にわたって配列され、また予備のメモリセルが複数列設けられる場合も多い。また、図１では、１つの入出力端子が示されているが、実際には４、８、１６個のいずれかの入出力端子が設けられており、入出力端子ごとに図示したような構成が設けられる。
【００１６】
半導体装置２は、さらに、アドレス信号ＡＤＤ、クロック信号ＣＬＫ、制御信号ＥＸＴＺＲＡＳ，ＥＸＴＺＣＡＳ，／ＷＥ，／ＣＳ，ＣＫＥを受けて内部制御信号ＣＤＥ，ＣＡＤＥ、コラムアドレスＣＡ０〜ＣＡ７、ロウアドレスＲＡ０〜ＲＡ８、信号ＲＡＳＯＲＸおよびモード信号ＴＭＳＩＧを出力する制御回路８を含む。制御回路８は、半導体装置２の動作モードを保持するモードレジスタ９を含む。なお、ここで信号名に付された“Ｚ”や“／”は、反転を示す。
【００１７】
メモリブロック１６．０〜１６．３の各々は、行列状に配置されたメモリセルＭＣと、メモリセルＭＣの行に対応して設けられるワード線ＷＬ０〜ＷＬ５１１と、メモリセルＭＣの列に対応して設けられるコラム線対ＣＳＬ０〜ＣＳＬ１２７とを含む。
【００１８】
半導体装置２は、さらに、制御回路８から与えられたロウアドレス信号ＲＡ０〜ＲＡ８をデコードしワード線ＷＬ０〜ＷＬ５１１を選択的に駆動するＸデコーダ１０を含む。Ｘデコーダ１０は、メモリブロック１６．０〜１６．３の内部アドレス指定された行（ワード線）を選択状態へ駆動するための図示しないワードドライバを含む。
【００１９】
半導体装置２は、さらに、アドレス信号の入力に応じて活性化される信号ＲＡＳＯＲＸとコラムアドレスＣＡ１〜ＣＡ７とに応じて予備メモリセル行の選択をするか否かを示す信号ＳＣＨＩＴを出力するプログラム＆比較回路２４と、制御信号ＣＤＥおよび信号ＳＣＨＩＴに応じて活性化されコラムアドレスＣＡ０〜ＣＡ７をデコードしてコラム選択線ＣＳＬ０〜ＣＳＬ１２７のいずれかを選択するＹデコーダ１２と、信号ＳＣＨＩＴに応じてスペアコラム選択線ＳＣＳＬを選択するスペアＹデコーダ２８とを含む。
【００２０】
半導体装置２は、さらに、コラム選択線ＣＳＬ０〜ＣＳＬ１２７およびスペアコラム選択線ＳＣＳＬによって指定されるビット線対を外部とのデータ授受のために選択するマルチプレクサ１８と、端子から与えられた信号ＤＱを受けてマルチプレクサ１８に伝達する入力回路２２と、メモリブロック１６．０〜１６．３からマルチプレクサ１８を介して読出されるデータを端子に信号ＤＱとして出力する出力回路２０とを含む。
【００２１】
次に、動作の概略について説明する。
正規のメモリセルのうち不良のメモリセルにアクセスされた場合には、予備のメモリセルをその代わりにアクセスするようになっている。
【００２２】
Ｘデコーダ１０は、９ビットのアドレス信号により５１２行から１行を選択する。Ｙデコーダ１２は、７ビットのアドレス信号ＣＡ１〜ＣＡ７により、１２７列から１列を選択する。プログラム＆比較回路２４には不良列アドレスがプログラムされている。プログラム＆比較回路２４は、入力されたアドレス信号とプログラムされた不良列アドレスとを比較する。入力されたアドレス信号が不良列アドレスに一致すれば、信号ＳＣＨＩＴがＨレベルとなり、Ｙデコーダ１２が動作禁止とされ、スペアＹデコーダ２８がスペアコラム選択線ＳＣＳＬを活性化する。
【００２３】
一方、入力されたアドレス信号が不良列アドレスと一致しなければ、Ｙデコーダ１２がアドレス信号ＣＡ０〜ＣＡ７に従って列を選択する。このとき、スペアＹデコーダ２８は動作禁止とされる。
【００２４】
図２は、図１におけるプログラム＆比較回路の構成を示すブロック図である。
図２を参照して、プログラム＆比較回路２４は、プログラム＆比較回路３０〜３３を含む。プログラム＆比較回路３０〜３３は、それぞれ図１のメモリブロック１６．０〜１６．３に対応して設けられている。
【００２５】
プログラム＆比較回路３０は、プログラム部４０と、コンパレータ４５とを含む。プログラム部４０は、信号ＲＡＳＯＲＸに応じて内蔵するヒューズの設定情報を信号ＦＣＡ＜７：１＞として読出す。信号ＲＡＳＯＲＸは、行活性化を指示するＡＣＴコマンドと入力されたアドレスとを認識することにより活性化される信号であり、コマンドＡＣＴの入力からコマンドＰＲＥ（プリチャージ）の入力までの間活性化が維持される。
【００２６】
プログラム部４０は、対応するメモリブロックにおいて予備列を使用する場合に切断されるヒューズ素子ＦＵＳＥＳＣＥを含みブロック選択信号ＳＣＬ＜０＞を出力するブロックプログラム回路４２と、予備列に置換するべき不良列のアドレスを指定するためのヒューズ素子ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７を含み不良列に対応するアドレス信号ＦＣＡ＜７：１＞を出力するアドレスプログラム回路４４とを含む。
【００２７】
コンパレータ４５は、不良列に対応するアドレス信号ＦＣＡ＜７：１＞と入力された列アドレス信号ＣＡ＜７：１＞とを各ビット毎比較して、アドレスが一致していたら予備列を選択するための信号ＳＣＨＩＴ＜０＞を活性化する。
【００２８】
なお、プログラム＆比較回路３１〜３３は、メモリブロック１６．１〜１６．３にそれぞれ対応する信号ＳＣＨＩＴ＜１＞〜ＳＣＨＩＴ＜３＞を出力する点がプログラム＆比較回路３０とは異なる。しかし、プログラム＆比較回路３１〜３３の内部の構成は、プログラム＆比較回路３０と同様であり、説明は繰り返さない。
【００２９】
図３は、図２におけるプログラム部の構成を示す回路図である。
図３を参照して、プログラム部４０は、対応するメモリブロックにおいて予備列を使用する場合に切断されるヒューズ素子ＦＵＳＥＳＣＥを含みブロック選択信号ＳＣＬ＜０＞を出力するブロックプログラム回路４２と、予備列に置換するべき不良列のアドレスを指定するためのヒューズ素子ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７を含み不良列に対応するアドレス信号ＦＣＡ＜１＞〜＜７＞を出力するアドレスプログラム回路４４とを含む。
【００３０】
ブロックプログラム回路４２は、電源ノードとノードＮ１との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＰチャネルＭＯＳトランジスタ４６と、接地ノードに一方端が接続されるヒューズ素子ＦＵＳＥＳＣＥと、ヒューズ素子ＦＵＳＥＳＣＥの他方端とノードＮ１との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＮチャネルＭＯＳトランジスタ４８とを含む。
【００３１】
ブロックプログラム回路４２は、さらに、ノードＮ１の電位に対応する情報をラッチするラッチ回路５０と、ラッチ回路５０の出力と信号ＺＲＡＤ＜０＞とを受けて信号ＳＣＬ＜０＞を出力するＮＯＲ回路５２とを含む。
【００３２】
ラッチ回路５０は、ノードＮ１に入力が接続されるインバータ５８と、インバータ５８の出力に応じてノードＮ１を電源電位に駆動するドライブ回路５６と、信号ＲＡＳＯＲＸとモード信号ＴＭＳＩＧとを受けるＮＡＮＤ回路５４とを含む。ＮＡＮＤ回路５４の出力は、ドライブ回路５６の駆動能力を変化させるための信号である。
【００３３】
ドライブ回路５６は、電源ノードとノードＮ１との間に接続されゲートにインバータ５８の出力を受けるＰチャネルＭＯＳトランジスタ６０と、電源ノードとノードＮ１との間に直列に接続されるＰチャネルＭＯＳトランジスタ６２，６４とを含む。ＰチャネルＭＯＳトランジスタ６２，６４は、各ゲートにＮＡＮＤ回路５４の出力、インバータ５８の出力をそれぞれ受ける。
【００３４】
アドレスプログラム回路４４は、ビットプログラム回路７１〜７７を含む。ビットプログラム回路７１〜７７は、それぞれヒューズ素子ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７を含む。ヒューズ素子ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７はアドレスビットＣＡ１〜ＣＡ７にそれぞれ対応する。
【００３５】
ビットプログラム回路７１は、信号ＲＡＳＯＲＸに応じてノードＮ２を電源ノードに接続する接続回路８２と、接地ノードに一方端が接続されるヒューズ素子ＦＵＳＥＣＡ１と、ヒューズ素子ＦＵＳＥＣＡ１の他方端とノードＮ２との間に接続されゲートに信号ＳＣＬ＜０＞を受けるＮチャネルＭＯＳトランジスタ８６とを含む。
【００３６】
接続回路８２は、一方の入力がＬレベルに固定され他方の入力に信号ＲＡＳＯＲＸを受けるＮＯＲ回路８８と、ＮＯＲ回路８８の出力を受けて反転するインバータ９０と、電源ノードとノードＮ２との間に接続されゲートにインバータ９０の出力を受けるＰチャネルＭＯＳトランジスタ９２とを含む。
【００３７】
ビットプログラム回路７１は、さらに、ノードＮ２の電位に対応する情報をラッチするラッチ回路８４と、ラッチ回路８４の出力を受けて反転し、信号ＦＣＡ＜１＞を出力するインバータ１０６とを含む。
【００３８】
ラッチ回路８４は、ノードＮ２に入力が接続されるインバータ９８と、インバータ９８の出力に応じてノードＮ２を電源電位に駆動するドライブ回路９６と、信号ＲＡＳＯＲＸとモード信号ＴＭＳＩＧとを受けるＮＡＮＤ回路９４とを含む。ＮＡＮＤ回路９４の出力は、ドライブ回路９６の駆動能力を変化させるための信号である。
【００３９】
ドライブ回路９６は、電源ノードとノードＮ２との間に接続されゲートにインバータ９８の出力を受けるＰチャネルＭＯＳトランジスタ１００と、電源ノードとノードＮ２との間に直列に接続されるＰチャネルＭＯＳトランジスタ１０２，１０４とを含む。ＰチャネルＭＯＳトランジスタ１０２，１０４は、各ゲートにＮＡＮＤ回路９４の出力、インバータ９８の出力をそれぞれ受ける。
【００４０】
ビットプログラム回路７２〜７７は、ＦＵＳＥＣＡ１に代えてＦＵＳＥＣＡ２〜ＦＵＳＥＣＡ７を含み、対応する信号ＦＣＡ＜２＞〜ＦＣＡ＜７＞を出力する点がビットプログラム回路７１と異なる。しかし、ビットプログラム回路７２〜７７の他の内部の構成は、ビットプログラム回路７１と同様であり説明は繰り返さない。
【００４１】
動作について簡単に説明する。対応するメモリブロックで冗長回路を使用する場合には、ヒューズ素子ＦＵＳＥＳＣＥが切断される。たとえば、ヒューズ素子の切断はレーザー光線を用いて行なわれる。さらに、置換対象のアドレスに対応してヒューズ素子ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７のうちのいくつかが切断される。置換対象のアドレスの対応ビットが“Ｈ”ならば、ヒューズ素子の切断が行なわれる。
【００４２】
ヒューズ素子ＦＵＳＥＳＣＥが切断されると、ラッチ回路５０によってノードＮ１はＨレベルにラッチされる。その結果、信号ＳＣＬ＜０＞がＨレベルになる。すると、ビットプログラム回路７１では、ＮチャネルＭＯＳトランジスタ８６が導通して、ヒューズ素子ＦＵＳＥＣＡ１が切断されているか否かがラッチ回路８４に読みこまれる。ラッチ回路８４のラッチ結果に応じて、信号ＦＣＡ＜１＞が出力される。
【００４３】
また、他のビットプログラム回路７２〜７７においても同様にヒューズ素子の切断状況の検知が行なわれ信号ＦＣＡ＜２＞〜ＦＣＡ＜７＞が出力される。
【００４４】
図４は、図２におけるコンパレータの構成を示した回路図である。
図４を参照して、コンパレータ４５は、アドレス信号ＣＡ＜１＞〜ＣＡ＜７＞にそれぞれ対応するビット比較回路１１１〜１１７と、ビット比較回路１１１〜１１７の出力を受ける７入力のＮＡＮＤ回路１３０と、ＮＡＮＤ回路１３０の出力を受けて反転し信号ＳＣＨＩＴ＜０＞を出力するインバータ１３２とを含む。
【００４５】
ビット比較回路１１１は、信号ＳＣＬ＜０＞を受けて反転するインバータ１２２と、インバータ１２２の出力を受けて反転し信号ＳＣＥＡを出力するインバータ１２４と、信号ＳＣＥＡとアドレス信号ＣＡ＜１＞とを受けるＮＡＮＤ回路１２６と、信号ＦＣＡ＜１＞がＨレベルのときに活性化してＮＡＮＤ回路１２６の出力を受けて反転し信号ＳＣＳＦ＜１＞を出力するクロックドインバータ１２８と、信号ＦＣＡ＜１＞がＬレベルのときに活性化してアドレス信号ＣＡ＜１＞を受けて反転し信号ＳＣＳＦ＜１＞を出力するクロックドインバータ１２０とを含む。
【００４６】
ビット比較回路１１２〜１１７についても、ビット比較回路１１１と同様な構成を有するのでその説明は繰り返さない。
【００４７】
ビット比較回路１１１の動作を簡単に説明する。
ブロック０の予備メモリセル列が使用されない場合、つまり信号ＳＣＬ＜０＞がＬレベルであるときには、信号ＳＣＥＡがＬレベルでありＮＡＮＤ回路１２６の出力はＨレベルである。
【００４８】
このとき、図３のＮチャネルＭＯＳトランジスタ８６は非導通状態のままであるので、ヒューズ素子が切断されていても切断されていなくても、信号ＦＣＡ＜１＞〜ＦＣＡ＜７＞はすべてＨレベルになる。
【００４９】
ビット比較回路１１１では、クロックドインバータ１２０は非活性化され、クロックドインバータ１２８が活性化される。クロックドインバータ１２８によってＮＡＮＤ回路１２６の出力のＨレベルが反転されて、信号ＳＣＳＦ＜１＞はＬレベルとなる。
【００５０】
信号ＳＣＳＦ＜２＞〜ＳＣＳＦ＜７＞も同様にＬレベルになるので、ＮＡＮＤ回路１３０は、Ｈレベルを出力しその結果信号ＳＣＨＩＴ＜０＞はＬレベルになる。したがって、メモリブロック１６．０における置換動作は行なわれない。
【００５１】
つぎに、ブロック０の予備メモリセル列が使用される場合、つまり信号ＳＣＬ＜０＞がＨレベルであるときには、信号ＳＣＥＡがＨレベルでありＮＡＮＤ回路１２６の出力は信号ＣＡ＜１＞の反転値である。
【００５２】
このとき、図３のＮチャネルＭＯＳトランジスタ８６は導通状態になるので、ヒューズ素子が切断されていれば信号ＦＣＡ＜１＞はＨレベルになる。一方、ヒューズ素子が切断されていなければ、信号ＦＣＡ＜１＞はＬレベルになる。不良アドレスの対応ビットが“１”であればヒューズを切断するので、結局信号ＦＣＡ＜１＞は、不良アドレスの対応ビットＣＡが“１”であればＨレベルとなり、対応ビットが“０”であればＬレベルとなる。
【００５３】
不良アドレスの対応ビットが“１”で信号ＦＣＡ＜１＞がＨレベルであれば、クロックドインバータ１２８が活性化される。すると信号ＣＡ＜１＞がＨレベルであれば信号ＳＣＳＦ＜１＞はＨレベルとなり、一方信号ＣＡ＜１＞がＬレベルであれば信号ＳＣＳＦ＜１＞はＬレベルとなる。結局、不良アドレスの対応ビット“１”に信号ＣＡ＜１＞が一致したときは信号ＳＣＳＦ＜１＞はＨレベルになり、一致しないときはＬレベルになる。
【００５４】
逆に、不良アドレスの対応ビットが“０”で信号ＦＣＡ＜１＞がＬレベルであれば、クロックドインバータ１２０が活性化される。すると信号ＣＡ＜１＞がＨレベルであれば信号ＳＣＳＦ＜１＞はＬレベルとなり、一方信号ＣＡ＜１＞がＬレベルであれば信号ＳＣＳＦ＜１＞はＨレベルとなる。結局、不良アドレスの対応ビット“０”に信号ＣＡ＜１＞が一致したときは信号ＳＣＳＦ＜１＞はＨレベルになり、一致しないときはＬレベルになる。
【００５５】
同様に、ビット比較回路１１２〜１１７においても入力アドレスの対応ビットと不良アドレスの対応ビットの比較が行なわれ、信号ＳＣＳＦ＜２＞〜ＳＣＳＦ＜７＞が出力される。
【００５６】
ＮＡＮＤ回路１３０、インバータ１３２によって、すべての入力アドレスビットが不良アドレスビットに一致したときに、信号ＳＣＨＩＴ＜０＞がＨレベルに活性化されて、不良列と予備列の置換が行なわれる。
【００５７】
図５は、本発明の半導体装置の通常動作モードでのＣＡ１−ＣＡ７に対応するヒューズの切断検知動作を説明するための動作波形図である。
【００５８】
図３，５を参照して、時刻ｔ０においてコマンドＡＣＴが入力され行の活性化が行なわれる。通常動作モードではモード信号ＴＭＳＩＧはＬレベルに設定されている。また、ヒューズ素子ＦＵＳＥＣＡ１は、レーザー光線によって切断されているが、切断は完全ではなく微小な残り部分があるとする。
【００５９】
たとえば、時刻ｔ１においてライトコマンドＷＴが入力され、この時コラムアドレス信号ＣＡ＜１＞がＨレベルであるとする。ヒューズが切断されていれば、図３のノードＮ２は、Ｈレベルに維持され信号ＦＣＡ＜１＞もＨレベルとなる。信号ＣＡ＜１＞と信号ＦＣＡ＜１＞が一致するので、他のビットがすべて一致していればスペアコラムが選択されるようにスペアコラム選択線ＳＣＳＬが活性化される。
【００６０】
また、時刻ｔ２以降に示されるようにライトコマンドＷＴが入力され、この時コラムアドレス信号ＣＡ＜１＞がＬレベルであるとする。ヒューズが切断されていれば、図３のノードＮ２は、Ｈレベルに維持され信号ＦＣＡ＜１＞はＨレベルとなる。信号ＣＡ＜１＞と信号ＦＣＡ＜１＞は一致しないので、スペアコラムは選択されずノーマルコラム選択線ＮＣＳＬが活性化される。
【００６１】
ところが、コマンドＡＣＴによる行の活性化からライトコマンドＷＴが入力されるまでの時間ｔＲＣＤは最小値は規定があるが、最大値は規定がないので常に同じタイミングでライトコマンドＷＴが入力されるとは限らない。したがって、時間ｔＲＣＤが長い読出動作や書込動作が行なわれる場合がある。
【００６２】
ヒューズが切断されていれば、図３のノードＮ２は、Ｈレベルに維持されているはずであるが、ヒューズ素子の切断が完全ではない場合にはノードＮ２の電位は低下する。プリチャージトランジスタ９２で一旦プリチャージされたノードＮ２の寄生容量の電荷は徐々に接地電位に向けて抜けていき、ノードＮ２の電位はＰチャネルＭＯＳトランジスタ１００の導通抵抗とＮチャネルＭＯＳトランジスタ８６およびヒューズ素子ＦＵＳＥＣＡ１の残り部分の合成抵抗との比で定まる分圧電位になる。
【００６３】
ノードＮ２の電位がインバータ９８のしきい値電圧よりも低くなると、インバータ９８の出力は反転し、ＰチャネルＭＯＳトランジスタ１００はオフ状態となり、ノードＮ２の電位は最終的にはＮチャネルＭＯＳトランジスタ８６およびヒューズ素子ＦＵＳＥＣＡ１の残り部分によって接地電位になってしまう。このとき、Ｈレベルであるはずの信号ＦＣＡ＜１＞はＬレベルに変化してしまう。
【００６４】
時刻ｔ５では、このような時間ｔＲＣＤが長い書込動作が行なわれた場合に入力されたコラムアドレス信号ＣＡ＜１＞がＨレベルである場合を示す。本来Ｈレベルであるべき不良アドレスビットを示す信号ＦＣＡ＜１＞はＬレベルに変わっている。信号ＣＡ＜１＞と信号ＦＣＡ＜１＞が一致しないので、スペアコラムは選択されず、ノーマルコラム選択線ＮＣＳＬが活性化される。
【００６５】
また、時刻ｔ６では、このような時間ｔＲＣＤが長い書込動作が行なわれた場合に入力されたコラムアドレス信号ＣＡ＜１＞がＬレベルである場合を示す。本来Ｈレベルであるべき不良アドレスビットを示す信号ＦＣＡ＜１＞はＬレベルに変わっている。信号ＣＡ＜１＞と信号ＦＣＡ＜１＞が一致するので、もし他のビットがすべて一致していればスペアコラムが選択されるようにスペアコラム選択線ＳＣＳＬが活性化される。
【００６６】
図６は、本発明の半導体装置の通常動作モードでのブロック選択に対応するヒューズの切断検知動作を説明するための動作波形図である。
【００６７】
図３、図６を参照して、時刻ｔ０においてコマンドＡＣＴが入力され行の活性化が行なわれる。通常動作モードではモード信号ＴＭＳＩＧはＬレベルに設定されている。また、ヒューズ素子ＦＵＳＥＳＣＥは、レーザー光線によって切断されているが、切断は完全ではなく微小な残り部分があるとする。
【００６８】
たとえば、時刻ｔ１においてライトコマンドＷＴが入力されるとする。ヒューズが切断されていれば図３のノードＮ１はＨレベルに維持され、信号ＺＲＡＤ＜０＞がＬレベルであることを前提として信号ＳＣＬ＜０＞もＨレベルとなる。このとき信号ＣＡ＜１＞〜ＣＡ＜７＞と信号ＦＣＡ＜１＞〜ＦＣＡ＜７＞とがそれぞれ一致していればスペアコラムが選択されるようにスペアコラム選択線ＳＣＳＬが活性化される。
【００６９】
ところが、コマンドＡＣＴによる行の活性化からライトコマンドＷＴが入力されるまでの時間ｔＲＣＤは最小値は規定があるが、最大値は規定がないので常に同じタイミングでライトコマンドＷＴが入力されるとは限らない。したがって、時間ｔＲＣＤが長い読出動作や書込動作が行なわれる場合がある。
【００７０】
ヒューズが切断されていれば、図３のノードＮ１は、Ｈレベルに維持されているはずであるが、ヒューズ素子の切断が完全ではない場合にはノードＮ１の電位は低下する。プリチャージトランジスタ４６で一旦プリチャージされたノードＮ１の寄生容量の電荷は徐々に接地電位に向けて抜けていき、ノードＮ１の電位はＰチャネルＭＯＳトランジスタ６０の導通抵抗とＮチャネルＭＯＳトランジスタ４８およびヒューズ素子ＦＵＳＥＳＣＥの残り部分の合成抵抗との比で定まる分圧電位になる。
【００７１】
ノードＮ１の電位がインバータ５８のしきい値電圧よりも低くなると、インバータ５８の出力は反転し、ＰチャネルＭＯＳトランジスタ６０はオフ状態となり、ノードＮ１の電位は最終的にはＮチャネルＭＯＳトランジスタ４８およびヒューズ素子ＦＵＳＥＳＣＥの残り部分によって接地電位になってしまう。このとき、Ｈレベルであるはずの信号ＳＣＬ＜０＞はＬレベルに変化してしまう。
【００７２】
時刻ｔ４では、このような時間ｔＲＣＤが長い書込動作が行なわれた場合を示す。時刻ｔ４において書込コマンドＷＴが入力されると、本来Ｈレベルであるべき信号ＳＣＬ＜０＞はＬレベルに変わっている。信号ＳＣＬ＜０＞がＬレベルであると、図３のビットプログラム回路７１〜７７ではヒューズ素子の状態の読出が行なわれず、信号ＦＣＡ＜１＞〜ＦＣＡ＜７＞はすべてＨレベルとなる。
【００７３】
そして、信号ＳＣＬ＜０＞がＬレベルで信号ＦＣＡ＜１＞〜ＦＣＡ＜７＞はすべてＨレベルとなった結果、図４のコンパレータ４５は、信号ＳＣＨＩＴ＜０＞をＬレベルに設定する。したがって、スペアコラムは選択されず、ノーマルコラム選択線ＮＣＳＬが活性化される。
【００７４】
図７は、本発明の半導体装置の救済モードでのブロック選択に対応するヒューズの切断検知動作を説明するための動作波形図である。
【００７５】
図３，図７を参照して、時刻ｔ０においてコマンドＡＣＴが入力され行の活性化が行なわれる。救済モードではモード信号ＴＭＳＩＧはＨレベルに設定されている。また、ヒューズ素子ＦＵＳＥＳＣＥは、レーザー光線によって切断されているが、切断は完全ではなく微小な残り部分があるとする。
【００７６】
たとえば、時刻ｔ１においてライトコマンドＷＴが入力されるとする。ヒューズが切断されていれば図３のノードＮ１はＨレベルに維持され、信号ＺＲＡＤ＜０＞がＬレベルであることを前提として信号ＳＣＬ＜０＞もＨレベルとなる。このとき信号ＣＡ＜１＞〜ＣＡ＜７＞と信号ＦＣＡ＜１＞〜ＦＣＡ＜７＞とがそれぞれ一致していればスペアコラムが選択されるようにスペアコラム選択線ＳＣＳＬが活性化される。
【００７７】
時間ｔＲＣＤが長い書込動作が行なわれる場合について時刻ｔ３以降で説明する。
【００７８】
ヒューズが切断されていれば、図３のノードＮ１は、Ｈレベルに維持されているはずである。図６では、ヒューズ素子の切断が完全ではない場合にノードＮ１の電位は低下し、信号ＳＣＥ＜０＞がＬレベルになってしまう場合を説明した。これに対し、救済モードでは、信号ＴＭＳＩＧがＨレベルに設定されている。
【００７９】
プリチャージトランジスタ４６で一旦プリチャージされたノードＮ１の寄生容量の電荷は徐々に接地電位に向けて抜けていき、ノードＮ１の電位は分圧電位になるが、ＰチャネルＭＯＳトランジスタ６２，６４が導通することにより分圧電位はインバータ５８のしきい値電圧に比べて十分高い値にすることができる。インバータ５８の出力は反転しないので信号ＳＣＬ＜０＞はＨレベルのままでありＬレベルに反転してしまうことはない。
【００８０】
したがって、時刻ｔ４において書込コマンドＷＴが入力されたときであっても、信号ＳＣＬ＜０＞はＨレベルのままである。通常動作モードでは切断部分の微小リークにより破線で示されるように誤動作していた置換回路が、実線で示されるように正常動作し時刻ｔ４ではスペアコラムが選択される。
【００８１】
なお、図５で説明したＣＡ１−ＣＡ７に対応するヒューズの切断検知動作についても、モード信号ＴＭＳＩＧを切換えることによりブロック選択に対応するヒューズの切断検知動作と同様な動作が行なわれる。つまり、モード信号ＴＭＳＩＧを切換えることによりラッチ回路のドライバの能力を増大させ、ヒューズ切断部分に微小リークが発生している場合でも正しく切断を認識させることができる。このようにすれば、ラッチ回路のドライブ能力の向上により不良を解消することができるか確認することができる。
【００８２】
以上の説明において、モード信号ＴＭＳＩＧは、図１のモードレジスタ９の設定に基づいて制御回路８から与えられる。しかし、モード信号ＴＭＳＩＧをヒューズ素子の切断によって変化させることができるようにしてもよい。そうすれば、マスク改訂なしで、歩留まりが悪い場合に不良判定されたチップをあとから救済することができる。
【００８３】
図８は、ヒューズの切断に応じてモード信号ＴＭＳＩＧを変化させるモード信号発生回路の構成を示した回路図である。
【００８４】
図８を参照して、モード信号発生回路１４０は、電源ノードとノードＮ４との間に接続されゲートに信号／ＰＯＲを受けるＰチャネルＭＯＳトランジスタ１４２と、接地ノードに一方端が接続されるヒューズ素子ＦＵＳＥＴＭと、ヒューズ素子ＦＵＳＥＴＭの他方端とノードＮ４との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＮチャネルＭＯＳトランジスタ１４４とを含む。
【００８５】
モード信号発生回路１４０は、さらに、ノードＮ４の電位に対応する情報をラッチするラッチ回路１４６を含む。
【００８６】
ラッチ回路１４６は、ノードＮ４に入力が接続されるインバータ１４８と、ノードＮ４と電源ノードとの間に接続されインバータ１４８の出力をゲートに受けるＰチャネルＭＯＳトランジスタ１５０と、インバータ１４８の出力を受けて反転しモード信号ＴＭＳＩＧを出力するインバータ１５２とを含む。
【００８７】
図示しないパワーオンリセット回路は、半導体装置に電源が投入されると信号／ＰＯＲをしばらくＬレベルに保持し、その後Ｈレベルにすることによりリセットの解除を行う。
【００８８】
リセット解除後にヒューズ素子ＦＵＳＥＴＭが切断されていないときには、ノードＮ４のレベルはＬレベルになり、信号ＴＭＳＩＧもＬレベルになる。
【００８９】
一方、リセット解除後にヒューズ素子ＦＵＳＥＴＭが切断されているときにはノードＮ４のレベルはＨレベルになり、信号ＴＭＳＩＧもＨレベルになる。
【００９０】
図８に示すような回路を設けておけば、歩留まりが悪い場合にチップをあとから救済することができる。
【００９１】
以上実施の形態１では、所定のモードに設定することにより、ラッチ回路内部のドライバの能力を通常動作モード時よりも増大させ、ヒューズ切断の認識抵抗を下げることができる。これにより、救済モードにおいてラッチ回路の内部のドライバ能力を増大させればヒューズの誤認識が解消するかどうかを確認することができる。また、ヒューズの誤認識が発生したチップを後から救済することもできる。
【００９２】
［実施の形態２］
実施の形態１では、ヒューズ素子の状態をラッチするラッチ回路の内部のフィードバックループのＰチャネルＭＯＳトランジスタをテスト時には追加することによりドライバ能力を増大させる例について説明した。ラッチ回路の内部のフィードバックループのＰチャネルＭＯＳトランジスタを切換えて使用しても良い。
【００９３】
図９は、ブロックプログラム回路の他の例を示した回路図である。
図９を参照して、ブロックプログラム回路２０２は、図３に示したブロックプログラム回路４２の構成において、ラッチ回路５０に代えてラッチ回路５０Ａを含む。ラッチ回路５０Ａは、入力ノードがノードＮ１Ａであり、図３に示したラッチ回路５０の構成においてドライブ回路５６に代えてドライブ回路５６Ａを含む。ブロックプログラム回路２０２の他の構成は、図３に示したブロックプログラム回路４２の構成と同様であるので説明は繰り返さない。
【００９４】
ドライブ回路５６Ａは、一方の入力がノードＮ１Ａに接続され他方の入力に信号ＺＴＭＳＩＧを受けるＮＡＮＤ回路２０４と、電源ノードとノードＮ１Ａとの間に接続されゲートにＮＡＮＤ回路２０４の出力を受けるＰチャネルＭＯＳトランジスタ２０６と、一方の入力がノードＮ１Ａに接続され他方の入力にモード信号ＴＭＳＩＧを受けるＮＡＮＤ回路２０８と、電源ノードとノードＮ１Ａとの間に接続されゲートにＮＡＮＤ回路２０８の出力を受けるＰチャネルＭＯＳトランジスタ２１０とを含む。
【００９５】
信号ＺＴＭＳＩＧは、モード信号ＴＭＳＩＧの反転値であり通常動作モードではＨレベルに設定される。したがって、ドライブ回路５６Ａにおいて、通常動作モードではＰチャネルＭＯＳトランジスタ２０６がノードＮ１Ａを電源電位に駆動し、救済モードではＰチャネルＭＯＳトランジスタ２１０がノードＮ１Ａを電源電位に駆動する。
【００９６】
ＰチャネルＭＯＳトランジスタ２０６よりもＰチャネルＭＯＳトランジスタ２１０の駆動能力を大きく設計しておけば、救済モードにおいてヒューズの状態の誤認識を改善することができる。
【００９７】
図１０は、図９に示したブロックプログラム回路の動作説明をするための動作波形図である。
【００９８】
図９、図１０を参照して、信号ＴＭＳＩＧをＬレベルからＨレベルに切換えることにより、時刻ｔ４におけるｔＲＣＤが長い場合の書込時において、ノードＮ１Ａの波形をＷ１からＷ２に切換えることができる。これにより、救済モードにおいてヒューズの状態の誤認識を改善することができる。
【００９９】
また逆に、ＰチャネルＭＯＳトランジスタ２０６よりもＰチャネルＭＯＳトランジスタ２１０の駆動能力を小さく設計しておけば、信号ＴＭＳＩＧをＬレベルからＨレベルに切換えることにより、時刻ｔ４におけるｔＲＣＤが長い場合の書込時において、ノードＮ１Ａの波形をＷ２からＷ１に切換えることができる。これにより、ヒューズの切断部分のリークを厳しく検出することもできる。
【０１００】
なお、信号ＳＣＬ＜０＞を発生するブロックプログラム回路に適用した例を説明したが、図３のビットプログラム回路７１〜７７にドライバ切換えをする構成を適用してもよい。
【０１０１】
以上説明したように、ラッチ回路のドライバ追加だけでなく、切換えもできるようにすることで、ヒューズ切断部分の抵抗値の認識をどちらの方向にも切換えることができる。これにより、ヒューズ切断の誤認識を起こさない適切なマージンを持たせた最適なドライバサイズ調整が可能となる。
【０１０２】
［実施の形態３］
図１１は、実施の形態３において用いられるブロックプログラム回路の構成を示す回路図である。
【０１０３】
図１１を参照して、ブロックプログラム回路３０２は、電源ノードとノードＮ５との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＰチャネルＭＯＳトランジスタ３１６と、ノードＮ５とノードＮ６との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＮチャネルＭＯＳトランジスタ３１８と、ノードＮ６とノードＮ７との間に接続されるヒューズ素子ＦＵＳＥＳＣＥＡと、ノードＮ７と接地ノードとを信号ＴＭＳＩＧ０〜ＴＭＳＩＧ２に応じて接続する接続回路３３０とを含む。
【０１０４】
ブロックプログラム回路３０２は、さらに、ノードＮ５の電位を保持するラッチ回路３２０と、ラッチ回路３２０の出力と信号ＺＲＡＤ＜０＞とを受けて信号ＳＣＬ＜０＞を出力するＮＯＲ回路３２２とを含む。
【０１０５】
接続回路３３０は、ノードＮ７と接地ノードとの間に並列に接続されるＮチャネルＭＯＳトランジスタ３３２，３３４，３３６を含む。ＮチャネルＭＯＳトランジスタ３３２は、ゲートに信号ＴＭＳＩＧ０を受けており、導通時の抵抗値はＲ０である。ＮチャネルＭＯＳトランジスタ３３４は、ゲートに信号ＴＭＳＩＧ１を受けており、導通時の抵抗値はＲ１である。ＮチャネルＭＯＳトランジスタ３３６は、ゲートに信号ＴＭＳＩＧ２を受けており、導通時の抵抗値はＲ２である。なお、抵抗値Ｒ０〜Ｒ２の間には、Ｒ０＜Ｒ１＜Ｒ２の関係がある。
【０１０６】
信号ＴＭＳＩＧ０〜ＴＭＳＩＧ２の設定は、たとえば、通常動作モードでは信号ＴＭＳＩＧ１がＨレベルに設定され信号ＴＭＳＩＧ０，ＴＭＳＩＧ２はＬレベルに設定されるようにしておく。そして、動作モードを選択することにより信号ＴＭＳＩＧ０〜ＴＭＳＩＧ２の活性化の組合せを変えるようにすればヒューズ切断部分の抵抗値の認識を厳しくしたり緩めたりする調整を行なうことができる。
【０１０７】
たとえば、信号ＴＭＳＩＧ０を活性化し、信号ＴＭＳＩＧ１，ＴＭＳＩＧ２を非活性化すれば、抵抗が小さいＮチャネルＭＯＳトランジスタ３３２でノードＮ７が接地ノードに接続される。このときには、接続回路３３０に通常動作モードよりも電流が多く流れる状態となるので、ノードＮ５をＬレベルに引き下げる。したがってヒューズの切断を厳しくチェックすることができる。
【０１０８】
これに対し、信号ＴＭＳＩＧ２を活性化し、信号ＴＭＳＩＧ０，ＴＭＳＩＧ１を非活性化すれば、抵抗が大きいＮチャネルＭＯＳトランジスタ３３６でノードＮ７が接地ノードに接続される。このときには、接続回路３３０に通常動作モードよりも電流が少なく流れる状態となる。したがってヒューズの切断の判断を緩めてチェックすることができる。
【０１０９】
このように、ヒューズ部と接地ノードとの間に電流値を調整する接続回路を挿入することにより、ヒューズ素子が完全に切断されない場合に対する切断の認識の加減を調整することができる。信号ＴＭＳＩＧ０〜ＴＭＳＩＧ２の活性化の組合せ次第で調整幅は大きくできる。たとえば、あるモードで信号ＴＭＳＩＧ０〜ＴＭＳＩＧ２のうちの複数を活性化しても良い。
【０１１０】
［実施の形態４］
図１２は、実施の形態４で用いられるブロックプログラム回路３４２の構成を示す回路図である。
【０１１１】
図１２を参照して、ブロックプログラム回路３４２は、図１１で説明したブロックプログラム回路３０２の構成において接続回路３３０に変えて接続回路３３０Ａを含む。ブロックプログラム回路３４２の他の部分の構成は、図１１で説明したブロックプログラム回路３０２と同様であるので説明は繰返さない。
【０１１２】
接続回路３３０Ａは、ノードＮ８に中間電圧を出力する電圧発生回路３４４と、ノードＮ７と接地ノードとの間に接続されゲートがノードＮ８に接続されるＮチャネルＭＯＳトランジスタ３４６とを含む。
【０１１３】
電圧発生回路３４４は、電源ノードとノードＮ８との間に接続されゲートに信号ＴＭＳＩＧ０を受けるＮチャネルＭＯＳトランジスタ３４８と、ノードＮ８とノードＮ９との間に接続されゲートに信号ＴＭＳＩＧ１を受けるＮチャネルＭＯＳトランジスタ３５０と、ノードＮ９と接地ノードとの間に接続されゲートに信号ＴＭＳＩＧ２を受けるＮチャネルＭＯＳトランジスタ３５２とを含む。
【０１１４】
電圧発生回路３４４は、さらに、電源ノードとノードＮ８との間に接続される抵抗素子３５４と、ノードＮ８とノードＮ９との間に接続される抵抗素子３５６と、ノードＮ９と接地ノードとの間に接続される抵抗素子３５８とを含む。
【０１１５】
電圧発生回路３４４では、ＮチャネルＭＯＳトランジスタ３４８，３５０，３５２を選択的に導通状態とすることによりノードＮ８の分圧電位を変更することができる。これによりＮチャネルＭＯＳトランジスタ３４６のゲート電位を制御し、ノードＮ５を接地電位に駆動する能力を調整することができる。
【０１１６】
たとえば、通常動作モードでは、信号ＴＭＳＩＧ０〜ＴＭＳＩＧ２はともにＬレベルに非活性化されているとする。すると、ＮチャネルＭＯＳトランジスタ３４６のゲートには、抵抗素子３５４〜３５８によって分圧された中間電圧が与えられる。
【０１１７】
信号ＴＭＳＩＧ０を活性化し、信号ＴＭＳＩＧ１，ＴＭＳＩＧ２を非活性化すれば、ノードＮ８はＮチャネルＭＯＳトランジスタ３４８によって電源電位に接続される。このときには、ＮチャネルＭＯＳトランジスタ３４６に電流が多く流れる状態となるので、ノードＮ５をＬレベルに引き下げる。したがってヒューズの切断を厳しくチェックすることができる。
【０１１８】
これに対し、信号ＴＭＳＩＧ１を活性化し、信号ＴＭＳＩＧ０，ＴＭＳＩＧ２を非活性化すれば、抵抗素子３５６の両端は接続され、抵抗素子による分圧比が変化し、ノードＮ８の中間電位が通常動作モード時よりも下がる。このときには、ＮチャネルＭＯＳトランジスタ３４６に流れる電流が通常動作モード時よりも少ない状態となる。したがってヒューズの切断の判断を緩めてチェックすることができる。
【０１１９】
実施の形態４に示した構成においても、実施の形態３と同様な効果を得ることができる。
【０１２０】
［実施の形態５］
実施の形態３で説明した電流調整を行なう接続回路を複数のヒューズ回路部で共有することもできる。
【０１２１】
図１３は、実施の形態５におけるヒューズ回路部の構成を示した回路図である。
【０１２２】
図１３を参照して、ヒューズ回路４０２，４０４，４０６，４０８，４１０が共通のノードＮ１０に接続される。ノードＮ１０と接地ノードとの間には接続回路４１２が設けられる。
【０１２３】
接続回路４１２は、ノードＮ１０と接地ノードとの間に並列に接続されるＮチャネルＭＯＳトランジスタ４３２，４３４，４３６を含む。ＮチャネルＭＯＳトランジスタ４３２は、ゲートに信号ＴＭＳＩＧ０を受けており、導通時の抵抗値はＲ０である。ＮチャネルＭＯＳトランジスタ４３４は、ゲートに信号ＴＭＳＩＧ１を受けており、導通時の抵抗値はＲ１である。ＮチャネルＭＯＳトランジスタ４３６は、ゲートに信号ＴＭＳＩＧ２を受けており、導通時の抵抗値はＲ２である。なお、抵抗値Ｒ０〜Ｒ２の間には、Ｒ０＜Ｒ１＜Ｒ２の関係がある。
【０１２４】
ヒューズ回路４０２は、電源ノードとノードＮ１１との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＰチャネルＭＯＳトランジスタ４１６と、ノードＮ１１とノードＮ１２との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＮチャネルＭＯＳトランジスタ４１８と、ノードＮ１２とノードＮ１０との間に接続されるヒューズ素子ＦＵＳＥＳＣＥＢと、ノードＮ１１の電位をラッチするラッチ回路４２０と、ラッチ回路４２０の出力と信号ＺＲＡＤ＜０＞とを受けて信号ＳＣＬ＜０＞を出力するＮＯＲ回路４２２とを含む。ラッチ回路４２０は、ノードＮ１１に入力が接続されるインバータ４２４と、電源ノードとノードＮ１１との間に接続されインバータ４２４の出力をゲートに受けるＰチャネルＭＯＳトランジスタ４２６とを含む。
【０１２５】
ヒューズ回路４０２は第１番目のヒューズ素子を含む。ヒューズ回路４０４，４０６，４０８，４１０は、それぞれ第２、第３、第４、第Ｎ番目のヒューズ素子を含む。ヒューズ回路４０４，４０６，４０８，４１０に含まれるヒューズ素子は、図３のヒューズ素子ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７であってもよいし、全く無関係のヒューズ素子でもよい。
【０１２６】
このような方法をとることにより、全体の冗長回路をコンパクトな構成とすることができる。
【０１２７】
［実施の形態６］
図１４は、実施の形態６で用いられるヒューズ回路部の構成を示した回路図である。
【０１２８】
図１４を参照して、実施の形態６のヒューズ回路部は、信号ＲＡＳＯＲＸと信号ＴＭＳＩＧとを受けるＮＡＮＤ回路５０２と、電源ノードとノードＮ１２との間に接続されゲートにＮＡＮＤ回路５０２の出力を受けるＰチャネルＭＯＳトランジスタ５００と、ノードＮ１２の共通に接続されるヒューズ回路５０４，５０６，５０８，５１０，５１２とを含む。
【０１２９】
ヒューズ回路５０４は、電源ノードとノードＮ１３との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＰチャネルＭＯＳトランジスタ５４６と、一方端が接地ノードに接続されるヒューズ素子ＦＵＳＥＳＣＥＣと、ヒューズ素子ＦＵＳＥＳＣＥＣの他方端とノードＮ１３との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＮチャネルＭＯＳトランジスタ５４８と、ノードＮ１３の電位をラッチするラッチ回路５５０と、ラッチ回路５５０の出力と信号ＺＲＡＤ＜０＞とを受けて信号ＳＣＬ＜０＞を出力するＮＯＲ回路５５２とを含む。ラッチ回路５５０は、電源ノードとノードＮ１３との間に接続されゲートにインバータ５５８の出力を受けるＰチャネルＭＯＳトランジスタ５６０と、ノードＮ１２とノードＮ１３との間に接続されゲートにインバータ５５８の出力を受けるＰチャネルＭＯＳトランジスタ５６４とを受ける。インバータ５５８の出力はＮＯＲ回路５５２に対してラッチ回路５５０の出力として与えられる。
【０１３０】
ヒューズ回路５０６〜５１２は、図３に示したヒューズ素子ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７を含むものでもよいし、他の無関係なヒューズ素子を含むものであってもよい。
【０１３１】
このような構成をとることによっても、全体の冗長回路をコンパクトにすることができる。
【０１３２】
［実施の形態７］
ヒューズの切断状態の判定を、判定期間を可変にすることにより調整することもできる。
【０１３３】
図１５は、実施の形態７に用いられるヒューズ回路の構成を示す回路図である。
【０１３４】
図１５を参照して、実施の形態７のヒューズ回路は、制御信号ＴＭ１〜ＴＭ３に応じて判定期間を示す信号ＷＩＮＤＯＷのパルス幅を変えるパルス発生回路６００と、信号ＷＩＮＤＯＷで示される期間においてヒューズ素子の切断の状態を判定するヒューズ回路６０２とを含む。
【０１３５】
ヒューズ回路６０２は、電源ノードとノードＮ１４との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＰチャネルＭＯＳトランジスタ６０６と、一方端が接地ノードに接続されるヒューズ素子ＦＵＳＥＳＣＥＤと、ヒューズ素子ＦＵＳＥＳＣＥＤの他方端とノードＮ１４との間に接続されゲートに信号ＲＡＳＯＲＸを受けるＮチャネルＭＯＳトランジスタ６０８とを含む。
【０１３６】
ヒューズ回路６０２は、さらに、ノードＮ１４とノードＮ１５とを信号ＷＩＮＤＯＷに応じて接続する接続回路６０９と、ノードＮ１５の電位をラッチするラッチ回路６１０と、ラッチ回路６１０の出力と信号ＺＲＡＤ＜０＞とを受けて信号ＳＣＬ＜０＞を出力するＮＯＲ回路６１２とを含む。
【０１３７】
接続回路６０９は、信号ＷＩＮＤＯＷを受けて反転するインバータ６２４と、ノードＮ１４とノードＮ１５との間に接続されインバータ６２４の出力をゲートに受けるＰチャネルＭＯＳトランジスタ６２８と、ノードＮ１４とノードＮ１５との間に接続されゲートに信号ＷＩＮＤＯＷを受けるＮチャネルＭＯＳトランジスタ６２６とを含む。
【０１３８】
ラッチ回路６１０は、ノードＮ１５に入力が接続されるインバータ６３０と、電源ノードとノードＮ１５との間に接続されインバータ６３０の出力をゲートに受けるＰチャネルＭＯＳトランジスタ６３２とを含む。
【０１３９】
パルス発生回路６００は、信号ＴＭ１に応じて活性化し所定の短い遅延時間で信号ＷＩＮＤＯＷ＿ＯＲＧを反転遅延して出力する反転遅延回路６１４と、制御信号ＴＭ２に応じて活性化され信号ＷＩＮＤＯＷ＿ＯＲＧを反転遅延回路６１４よりも長い中程度の反転時間で反転遅延して出力する反転遅延回路６１６と、制御信号ＴＭ３に応じて活性化され信号ＷＩＭＤＯＷ＿ＯＲＧを反転遅延回路６１６よりもさらに長い遅延時間で反転遅延して出力する反転遅延回路６１８とを含む。
【０１４０】
パルス発生回路６００は、さらに、ＮＡＮＤ回路６２０と、ＮＡＮＤ回路６２０の出力を受けて反転し信号ＷＩＮＤＯＷとを出力するインバータ６２２とを含む。ＮＡＮＤ回路６２０の一方の入力には信号ＷＩＮＤＯＷ＿ＯＲＧが与えられる。ＮＡＮＤ回路６２０の他方の入力は、反転遅延回路６１４，６１６，６１８の出力が１つに接続されたノードＮ１９に接続される。反転遅延回路６１４，６１６，６１８の入力はともにノードＮ１６に接続される。ノードＮ１６には信号ＷＩＮＤＯＷ＿ＯＲＧが与えられる。
【０１４１】
反転遅延回路６１４は、制御信号ＴＭ１を受けて反転するインバータ６３４と、ノードＮ１６とノードＮ１７との間に接続されゲートにインバータ６３４の出力を受けるＰチャネルＭＯＳトランジスタ６３６と、ノードＮ１６とノードＮ１７との間に接続されゲートに制御信号ＴＭ１を受けるＮチャネルＭＯＳトランジスタ６３８と、ノードＮ１７と接地ノードとの間に接続されゲートにインバータ６３４の出力を受けるＮチャネルＭＯＳトランジスタ６４０とを含む。
【０１４２】
反転遅延回路６１４は、さらに、ノードＮ１７に初段の入力が接続されノードＮ１８に最終段の出力が接続される奇数段のインバータチェーン６４２と、ノードＮ１８とノードＮ１９との間に接続されゲートにインバータ６３４の出力を受けるＰチャネルＭＯＳトランジスタ６４４と、ノードＮ１８とノードＮ１９との間に接続されゲートに制御信号ＴＭ１を受けるＮチャネルＭＯＳトランジスタ６４６とを含む。
【０１４３】
反転遅延回路６１６，６１８においては制御信号ＴＭ１に代えて制御信号ＴＭ２，ＴＭ３がそれぞれ与えられる。また、インバータチェーン６４２の長さは反転遅延回路６１４、６１６、６１８の順に長さが長くなるように設定される。他の部分の反転遅延回路６１６，６１８の構成は、反転遅延回路６１４と同様であるので説明は繰返さない。
【０１４４】
図１６は、図１５に示した回路の動作を説明するための動作波形図である。
図１５、図１６を参照して、コマンドＡＣＴが時刻ｔ０において入力されるとこれに応じて信号ＷＩＮＤＯＷ＿ＯＲＧが立上がり、この立上がりからの遅延時間によって信号ＷＩＮＤＯＷのパルス幅はそれぞれ制御信号ＴＭ１，ＴＭ２，ＴＭ３を活性化したときで図のように異なる。これにより、ノードＮ１４とノードＮ１５が接続される期間を変化させることができる。
【０１４５】
制御信号ＴＭ１〜ＴＭ３を使うことにより、ヒューズの切断状態によってノードＮ１４の電位の変化のタイミングがＣＡＳＥＡ，ＣＡＳＥＢのように異なるデバイスが存在しても、ウィンドウパルス幅をコントロールすることにより不良と認識させることができる一方、それとは逆に制御信号ＴＭ１を使用することにより不良でないと認識させることも可能となる。
【０１４６】
図１７は、図１５に示した構成の変形例を示す回路図である。
図１７では、図１５の構成においてパルス発生回路６００に代えてパルス発生回路６００Ａを設ける。パルス発生回路６００Ａは、信号ＷＩＮＤＯＷ＿ＯＲＧと信号ＲＡＳとを受けるＮＡＮＤ回路６５２と、電源ノードとノードＮ２０との間に接続されゲートにＮＡＮＤ回路６５２の出力を受けるＰチャネルＭＯＳトランジスタ６５４と、信号ＲＡＳＯＲＸと外部端子から入力される信号ＥＸＴＷＩＮとを受けるＮＡＮＤ回路６５６と、ＮＡＮＤ回路６５６の出力を受けるインバータ６５８と、ノードＮ２０と接地ノードとの間に接続されゲートにインバータ６５８の出力を受けるＮチャネルＭＯＳトランジスタ６６０とを含む。
【０１４７】
パルス発生回路６００Ａは、さらに、ノードＮ２０に入力が接続されるインバータ６６１と、インバータ６６１の出力を反転しノードＮ２０に出力するインバータ６６２と、インバータ６６１の出力を反転し信号ＷＩＮＤＯＷを出力するインバータ６６３とを含む。インバータ６６１，６６２は、ノードＮ２０の電位を保持するラッチ回路を形成する。
【０１４８】
図１８は、図１７に示した回路の動作を説明するための動作波形図である。
図１７、図１８を参照して、時刻ｔ０においてコマンドＡＣＴが入力されこれに応じて信号ＷＩＮＤＯＷ＿ＯＲＧがパルス状に活性化される。外部端子から与えられる信号ＥＸＴＷＩＮはコマンドＡＣＴが与えられるときにはＬレベルに設定されている。信号ＷＩＮＤＯＷ＿ＯＲＧの立上がりに応じて信号ＷＩＮＤＯＷがＬレベルからＨレベルに活性化される。
【０１４９】
そして時刻ｔ４〜ｔ５において信号ＥＸＴＷＩＮがＬレベルからＨレベルに立上げられると、これに応じて信号ＷＩＮＤＯＷがＨレベルからＬレベルに立下げられる。信号ＥＸＴＷＩＮの立上げタイミングを変化させることにより信号ＷＩＮＤＯＷの活性期間を制御することができる。
【０１５０】
以上説明したように、実施の形態７に示した構成を用いても、ヒューズ素子が完全に切断されない場合に対する切断の認識の加減を調整することができる。
【０１５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１５２】
【発明の効果】
本発明によれば、ヒューズ素子が完全に切断されない場合に対する切断の認識の加減を調整することができる。したがって、ヒューズ素子の切断部分にリーク電流が流れる場合であっても、切断状態を誤認識することを避けることができる。
【図面の簡単な説明】
【図１】従来の半導体装置２の構成を示した概略ブロック図である。
【図２】図１におけるプログラム＆比較回路の構成を示すブロック図である。
【図３】図２におけるプログラム部の構成を示す回路図である。
【図４】図２におけるコンパレータの構成を示した回路図である。
【図５】本発明の半導体装置の通常動作モードでのＣＡ１−ＣＡ７に対応するヒューズの切断検知動作を説明するための動作波形図である。
【図６】本発明の半導体装置の通常動作モードでのブロック選択に対応するヒューズの切断検知動作を説明するための動作波形図である。
【図７】本発明の半導体装置の救済モードでのブロック選択に対応するヒューズの切断検知動作を説明するための動作波形図である。
【図８】ヒューズの切断に応じてモード信号ＴＭＳＩＧを変化させるモード信号発生回路の構成を示した回路図である。
【図９】ブロックプログラム回路の他の例を示した回路図である。
【図１０】図９に示したブロックプログラム回路の動作説明をするための動作波形図である。
【図１１】実施の形態３において用いられるブロックプログラム回路の構成を示す回路図である。
【図１２】実施の形態４で用いられるブロックプログラム回路３４２の構成を示す回路図である。
【図１３】実施の形態５におけるヒューズ回路部の構成を示した回路図である。
【図１４】実施の形態６で用いられるヒューズ回路部の構成を示した回路図である。
【図１５】実施の形態７に用いられるヒューズ回路の構成を示す回路図である。
【図１６】図１５に示した回路の動作を説明するための動作波形図である。
【図１７】図１５に示した構成の変形例を示す回路図である。
【図１８】図１７に示した回路の動作を説明するための動作波形図である。
【符号の説明】
２  半導体装置、８  制御回路、９  モードレジスタ、１０  Ｘデコーダ、１２  Ｙデコーダ、１６．０〜１６．３  メモリブロック、１８  マルチプレクサ、２０  出力回路、２２  入力回路、２４，３０〜３３  プログラム＆比較回路、２８  スペアＹデコーダ、４０  プログラム部、４２，２０２，３０２，３４２  ブロックプログラム回路、４４  アドレスプログラム回路、４５  コンパレータ、５０，５０Ａ，８４，１４６，３２０，４２０，５５０，６１０  ラッチ回路、５６，５６Ａ，９６  ドライブ回路、７１〜７７  ビットプログラム回路、８２，３３０，３３０Ａ，４１２，６０９  接続回路、１１１〜１１７  ビット比較回路、１２０，１２８  クロックドインバータ、１４０  モード信号発生回路、３４４  電圧発生回路、３５４〜３５８  抵抗素子、４０２，４０４，４０６，４０８，４１０，５０４，５０６，５０８，５１０，５１２，６０２  ヒューズ回路、６００，６００Ａ  パルス発生回路、６４２，６５２  インバータチェーン、６１４，６１６，６１８  反転遅延回路、ＦＵＳＥＣＡ１〜ＦＵＳＥＣＡ７，ＦＵＳＥＳＣＥ，ＦＵＳＥＳＣＥＡ〜ＦＵＳＥＳＣＥＤ，ＦＵＳＥＴＭヒューズ素子、ＭＣ  メモリセル、ＣＳＬ０〜ＣＳＬ１２７  コラム選択線、ＳＣＳＬ  スペアコラム選択線、ＷＬ０〜ＷＬ５１１  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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