(57)【要約】【課題】強誘電体記憶装置内に保持されるデータを容易に初期化する。また、強誘電体記憶装置内に保持されるデータをランダムに書き換える。【解決手段】初期化回路は、複数の強誘電体キャパシタの分極状態を”０状態”でも”１状態”でもない状態に初期化する。このため、強誘電体記憶装置のセキュリティを向上できる。初期化動作は、ビット線の電圧に対するプレート線の電圧を、正および負に交互に切り替えながら徐々に下げていくことで実行される。このため、強誘電体キャパシタの誘電分極値を徐々にゼロに近づけることができる。この結果、初期化後、強誘電体キャパシタから読み出されるデータの論理値を、ランダムにできる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の強誘電体キャパシタと、
前記強誘電体キャパシタの分極状態を”０状態”と”１状態”の中間となるように初期化する初期化回路とを備えていることを特徴とする強誘電体記憶装置。
【請求項２】
請求項１記載の強誘電体記憶装置において、
前記強誘電体キャパシタの一端にそれぞれ接続される複数のビット線と、
前記強誘電体キャパシタに他端にそれぞれ接続される複数のプレート線とを備え、
前記初期化回路は、前記ビット線の電圧に対する前記プレート線の電圧を、正および負に交互に切り替えながら徐々に下げていくことで、初期化動作を実行することを特徴とする強誘電体記憶装置。
【請求項３】
情報を保持する複数の強誘電体キャパシタを有するメモリアレイと、
前記メモリアレイをアクセスするコントローラと、
前記コントローラに供給されるクロックの周波数が所定値以下になったとき周波数検出信号を出力する周波数検出回路と、
前記周波数検出信号を受けたときに、前記強誘電体キャパシタの分極状態を”０状態”と”１状態”の中間となるように初期化する初期化回路とを備えていることを特徴とする強誘電体記憶装置。
【請求項４】
入力と出力とが互いに接続された一対のインバータで構成されるラッチ回路、および前記インバータの入力とプレート線との間にそれぞれ接続される強誘電体キャパシタを有する複数のメモリセルと、
前記強誘電体キャパシタの誘電分極値を初期化する初期化動作において、前記各メモリセルの前記インバータを構成するトランジスタのソースに高レベル電圧および低レベル電圧をそれぞれ与え、前記プレート線にパルス電圧を与える初期化回路とを備えていることを特徴とする強誘電体記憶装置。
【請求項５】
情報を保持する強誘電体キャパシタの一端および他端にそれぞれ接続されるビット線およびプレート線の電圧差を、書き込み動作毎に正および負に切り替えながら徐々に下げることで、前記強誘電体キャパシタの分極状態を”０状態”と”１状態”の中間となるように初期化することを特徴とする強誘電体記憶装置のデータ初期化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを有する強誘電体メモリおよび強誘電体メモリを搭載するシステムＬＳＩ等の強誘電体記憶装置に関する。
特に、本発明は、強誘電体記憶装置に保持されるデータを初期化する技術に関する。
【０００２】
【従来の技術】
強誘電体記憶装置は、強誘電体を絶縁材料とする強誘電体キャパシタを記憶用キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。強誘電体キャパシタとして、ＰＺＴ（チタン酸ジルコン酸鉛）を主な組成とする強誘電体材料、あるいはＳＢＴ（タンタル酸ビスマス・ストロンチウム）などのビスマス層状ペロブスカイト構造を持つ強誘電体材料が利用できる。
【０００３】
強誘電体メモリでは、メモリセルとして１Ｔ１Ｃ型セルと２Ｔ２Ｃ型セルとが存在する。１Ｔ１Ｃ型セルは、１ビットの情報を保持するために１つの転送トランジスタと１つの強誘電体キャパシタで構成される。１Ｔ１Ｃ型セルは、メモリセルのサイズを小さくできるため、大容量用途の強誘電体メモリに採用されている。２Ｔ２Ｃ型セルは、１ビットの情報を保持するために２つの転送トランジスタと２つの強誘電体キャパシタで構成される。２Ｔ２Ｃ型セルは、相補のデータを２つの強誘電体キャパシタで記憶するため、読み出しマージンを大きくできる。このため、２Ｔ２Ｃ型セルは、高信頼度用途の強誘電体メモリに採用されている（非特許文献（１）参照）。
【０００４】
また、本発明者らは、６つトランジスタで構成されるＳＲＡＭのメモリセルをベースに、４つ強誘電体キャパシタを設けた不揮発性ＳＲＡＭ型のメモリセルを、プログラマブル論理デバイスに応用する例を発表している（非特許文献（２）参照）。この不揮発性ＳＲＡＭは、１Ｔ１Ｃ型セルおよび２Ｔ２Ｃ型セルを有する強誘電体メモリと比較して、データを２０倍以上高速に読み出すことができる。さらに、１Ｔ１Ｃ型セルおよび２Ｔ２Ｃ型セルに比べ、読み出し可能回数（書き換え回数）を大幅に向上している。（１Ｔ１Ｃ型セルおよび２Ｔ２Ｃ型セルの欠点であった読み出し可能回数（書き換え回数）の制約を除去している。
【０００５】
上述したように、強誘電体記憶装置に保持されているデータは電源をオフしても消えない。このため、例えば、システムの動作中に電源が落ちた場合、計算途中のデータが強誘電体記憶装置内に残ってしまう。これは、セキュリティ上好ましくない。
従来、電源が落ちたときに処理中のデータを残さないようにするため、強誘電体記憶装置の他にＳＲＡＭを用意し、ＳＲＡＭを計算途中のワークメモリとして使用している。
【０００６】
一方、強誘電体メモリのデータを”論理０”または”論理１”に一度に書き換える技術が開発されている（例えば、特許文献（１）、（２）、（３）参照）。
【非特許文献１】
Ａ．  Ｓｈｅｉｋｈｏｌｅｓｌａｍｉ  ａｎｄ  Ｇ．  Ｇｕｌａｋ，  ”Ａ  Ｓｕｒｖｅｙ  ｏｆ  Ｃｉｒｃｕｉｔ  Ｉｎｎｏｖａｔｉｏｎｓ  ｉｎ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ，”  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＥＥＥ，  ｖｏｌ．  ８８，  ｎｏ．５，  ｐｐ６６７−６８９，  ２０００
【非特許文献２】
Ｓ．  Ｍａｓｕｉ  ｅｔ  ａｌ．，  ”Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ  Ｂａｓｅｄ  Ｓｅｃｕｒｅ  Ｄｙｎａｍｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ，”  ２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．  ２００−２０３
【特許文献１】
特開平５−１３６３７８号公報  （段落番号００３３）
【特許文献２】
特開平１１−１２０７９５号公報  （段落番号００４９、００５０）
【特許文献３】
特開平８−２３５８７２号公報  （段落番号００２０）
【０００７】
【発明が解決しようとする課題】
計算途中のデータを記憶するためにＳＲＡＭを用いる場合、システムＬＳＩではＳＲＡＭマクロを新たに搭載しなくてはならない。システム基板では、ＳＲＡＭチップを新たに搭載しなくてはならない。ＳＲＡＭは、メモリセルを構成するトランジスタ数が多く、セルサイズが大きい。さらに、ＳＲＡＭをアクセスするための制御回路は、強誘電体記憶装置をアクセスするための制御回路と共有できない。このため、システムＬＳＩのチップサイズあるいはシステム基板の大きさは、大きくなってしまう。この結果、システムコストは増加する。
【０００８】
また、強誘電体記憶装置内に保持される計算途中のデータを残さないために、電源が落ちるときに、メモリセルの内容を”論理０”または”論理１”にクリアすることが考えられる。この場合、クリア後のデータは、全て”論理０”または全て”論理１”になる。ワード線単位でデータをクリアしても、データは論理値毎に規則正しく並んでしまう。
【０００９】
クリア後のデータは、セキュリティ上、ＳＲＡＭの電源オフ後の状態と同様に、ランダムであることが望ましい。クリア後のデータがランダムであれば、強誘電体記憶装置内のデータが解析されても、それが意味を持つデータなのか、クリアされたデータなのかを判別できない。
本発明の目的は、強誘電体記憶装置内に保持されるデータを容易に初期化することにある。
【００１０】
本発明の別の目的は、強誘電体記憶装置内に保持されるデータをランダムに書き換えることにある。特に、システムコストを増加させることなく、データをランダムに書き換えることにある。
【００１１】
【課題を解決するための手段】
図１は、本発明の基本原理を示している。
請求項１の強誘電体記憶装置では、初期化回路は、複数の強誘電体キャパシタの分極状態を”０状態”と”１状態”の中間状態となるように初期化する。例えば、強誘電体キャパシタは、強誘電体記憶装置を製造したときの分極状態になる。分極状態を”０状態”でも”１状態”でもない状態に初期化することで、強誘電体記憶装置のセキュリティを容易に向上できる。換言すれば、強誘電体キャパシタに計算途中のデータを記憶できるため、別途ワークメモリを用意する必要が無くなる。この結果、システムコストが増加することを防止できる。
【００１２】
請求項２の強誘電体記憶装置および請求項５の強誘電体記憶装置のデータ初期化方法では、強誘電体キャパシタの一端および他端にビット線およびプレート線がそれぞれ接続されている。初期化動作は、ビット線の電圧に対するプレート線の電圧を、正および負に交互に切り替えながら徐々に下げていくことで実行される。このため、強誘電体キャパシタは、分極状態を、”０状態”と”１状態”とに交互に繰り返し、その誘電分極値は徐々に小さくなる。すなわち、初期化動作により、誘電分極値を徐々にゼロに近づけることができる。例えば、誘電分極値を初期化動作によりほぼゼロに設定することで、初期化後、強誘電体キャパシタから読み出されるデータの論理値は、ランダムになる。この結果、強誘電体記憶装置内のデータが解析されても、それが意味を持つデータなのか、クリアされたデータなのかを判別できない。
【００１３】
請求項３の強誘電体記憶装置では、コントローラは、情報を保持する複数の強誘電体キャパシタを有するメモリアレイをアクセスする。周波数検出回路は、コントローラに供給されるクロックの周波数が所定値以下になったとき周波数検出信号を出力する。初期化回路は、周波数検出信号を受けたときに、強誘電体キャパシタの分極状態を”０状態”と”１状態”の中間状態となるように初期化する。このため、マニュアル解析装置等を使用して、低いクロック周波数で強誘電体記憶装置が不正に解析されるときに、強誘電体キャパシタを強制的に初期化できる。この結果、強誘電体記憶装置のセキュリティを向上できる。
【００１４】
請求項４の強誘電体記憶装置では、複数のメモリセルは、入力と出力とが互いに接続された一対のインバータで構成されるラッチ回路、およびインバータの入力とプレート線との間にそれぞれ接続される強誘電体キャパシタを有している。初期化回路は、強誘電体キャパシタの誘電分極値を初期化する初期化動作において、各メモリセルのインバータを構成するトランジスタのソースに高レベル電圧および低レベル電圧をそれぞれ与えるとともに、プレート線にパルス電圧を与える。このため、トランジスタのソース電圧を制御するだけで容易に強誘電体キャパシタを初期化できる。特に、多数のメモリセルを同時に初期化するときに有効である。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
図２は、本発明の第１の実施形態を示している。この実施形態は、請求項１、請求項２および請求項５に対応する。
【００１６】
この実施形態の強誘電体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して、例えば、ＩＣカードに搭載される強誘電体メモリチップとして形成されている。
強誘電体メモリは、コマンドバッファ１０、コマンドデコーダ１２、アドレスバッファ１４、カウンタ１６、ロウデコーダ１８、コラムデコーダ２０、動作制御回路２２、内部電源制御回路２４、ワードドライバ２６、プレートドライバ２８、コラム制御回路３０、データ入出力回路３２およびメモリアレイ３４を有している。動作制御回路２２、内部電源制御回路２４、ワードドライバ２６、プレートドライバ２８およびコラム制御回路３０は、強誘電体キャパシタＦＣの分極状態を初期化する初期化回路として動作する。
【００１７】
コマンドバッファ１０は、チップセレクト信号、出力イネーブル信号およびライトイネーブル信号等のコマンド信号ＣＭＤをコマンド端子ＣＭＤを介して受信し、コマンドデコーダ１２に出力する。コマンドデコーダ１２は、コマンド信号ＣＭＤを解読し、解読結果を動作制御回路２２に出力する。
アドレスバッファ１４は、アドレス信号ＡＤをアドレス端子ＡＤを介して受信し、受信したアドレス信号ＡＤの上位ビットおよび下位ビットを、それぞれロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウデコーダ１８は、ロウアドレス信号ＲＡＤをデコードしてデコード信号ＲＤＥＣを生成し、ワードドライバ２６およびプレートドライバ２８に出力する。コラムデコーダ２０は、コラムアドレス信号ＣＡＤをデコードしてデコード信号ＣＤＥＣを生成し、コラム制御回路３０に出力する。
【００１８】
カウンタ１６は、動作制御回路２２からのアクセス信号ＡＣＳを、ロウアドレス信号ＲＡＤ毎にカウントする。すなわち、カウンタ１６は、メモリセルＭＣのアクセス回数をワード線ＷＬ（ＷＬＥ、ＷＬＯ）毎にカウントする。カウンタ１６は、カウンタ値のいずれかが上限値を超えたとき、オーバーフロー信号ＯＶＦを出力する。ここで、上限値は、強誘電体キャパシタの信頼度を維持できる最大書き換え回数に設定されている。なお、カウンタ１６は、強誘電体キャパシタを有するメモリセルを利用して形成されており、カウンタ値は、電源がオフされても消えない。
【００１９】
動作制御回路２２は、ワードドライバ２６、プレートドライバ２８、コラム制御回路３０およびデータ入出力回路３２を動作させる制御信号を生成する。また、動作制御回路２２は、メモリアレイ３４がアクセスされたことを示すアクセス信号ＡＣＳをカウンタ１６に出力する。動作制御回路２２は、カウンタ１６からのオーバーフロー信号ＯＶＦを受けたときに、内部電源制御回路２４が生成する内部電源電圧ＶＤＤＩを変更するためのステップ信号ＶＳＴＥＰの論理値を所定時間毎に順次変更する。ステップ信号ＶＳＴＥＰは、２ビットで構成されている。
【００２０】
内部電源制御回路２４は、シリーズ・レギュレータあるいはスイッチング・レギュレータにより構成され、外部電源電圧ＶＤＤを、ステップ信号ＶＳＴＥＰに応じた値の内部電源電圧ＶＤＤＩに変換する。
ワードドライバ２６は、動作制御回路２２からの制御信号に応答して、デコード信号ＲＤＥＣに対応するワード線ＷＬ（ＷＬＥまたはＷＬＯ）を選択する。選択されたワード線ＷＬは、電源電圧ＶＤＤあるいはそれより高い電圧に設定され、選択されないワード線ＷＬは、接地電圧に設定される。
【００２１】
プレートドライバ２８は、動作制御回路２２からの制御信号に応答して、デコード信号ＲＤＥＣに対応するプレート線ＰＬを選択する。選択されたプレート線ＰＬは、内部電源電圧ＶＤＤＩあるいはそれよりも高い電圧に設定され、選択されないプレート線ＰＬは、接地電圧に設定される。
コラム制御回路３０は、ビット線ＢＬＥ、ＢＬＯに接続された複数のセンスアンプ、複数のライトアンプおよび複数のコラムスイッチを有している。センスアンプは、読み出し動作において、強誘電体キャパシタＦＣの残留分極値に応じて発生したビット線ＢＬＥ、ＢＬＯの電圧差を増幅する。なお、ビット線ＢＬＥに接続された強誘電体キャパシタＦＣからデータを読み出すとき、ビット線ＢＬＯは、図３に示すリファレンスキャパシタＦＣＲに接続される。ライトアンプは、書き込み動作において、外部から供給される書き込みデータに応じて内部電源電圧ＶＤＤＩまたは接地電圧を、ビット線ＢＬＥ（またはＢＬＯ）に供給する。コラムスイッチは、デコード信号ＣＤＥＣに応じてオンし、ビット線ＢＬＥ、ＢＬＯとデータバス線ＤＢとを接続する。
【００２２】
データ入出力回路３２は、動作制御回路２２からの制御信号に応じて外部からの書き込みデータをコラム制御回路３０に出力し、または、コラム制御回路３０からの読み出しデータをデータ端子Ｉ／Ｏに出力する。
メモリアレイ３４は、マトリックス状に配置された複数のメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬ（ＷＬＥ、ＷＬＯ）、複数のプレート線ＰＬおよび複数のビット線ＢＬ（ＢＬＥ、ＢＬＯ）を有している。メモリセルＭＣは、１Ｔ１Ｃ型メモリセルであり、強誘電体キャパシタＦＣおよび転送トランジスタＴＲを有している。強誘電体キャパシタＦＣは、一端が転送トランジスタＴＲを介してビット線ＢＬＥ（またはＢＬＯ）に接続され、他端がプレート線ＰＬに接続されている。転送トランジスタＴＲのゲートは、ワード線ＷＬＥ（またはＷＬＯ）に接続されている。
【００２３】
ワード線ＷＬおよびビット線ＢＬＥ、ＢＬＯの末尾の”Ｅ”、”Ｏ”は、それぞれ偶数、奇数を示している。偶数のワード線ＷＬＥは、メモリセルＭＣを介して偶数のビット線ＢＬＥに接続されている。奇数のワード線ＷＬＯは、メモリセルＭＣを介して奇数のビット線ＢＬＯに接続されている。このため、１本のワード線ＷＬが選択されるときに、常にビット線対の一方のビット線（ＢＬＥまたはＢＬＯ）とメモリセルＭＣとが接続される。
【００２４】
図３は、図２に示したワードドライバ２６、プレートドライバ２８、コラム制御回路３０およびメモリアレイ３４の詳細を示している。
ワードドライバ２６は、各ワード線ＷＬ（ＷＬＥ１、ＷＬＯ１、．．．）に対応するワードドライバ回路およびリファレンスワード線ＲＷＬＥ、ＲＷＬＯに対応するリファレンスワードドライバ回路を有している。ワードドライバ回路は、全ワード線選択信号ＷＬＡＬＬを受けるＯＲゲートを挿入して構成されている。ＯＲゲートは、後述する初期化動作時に全てのワード線ＷＬに電源電圧ＶＤＤ（第３電圧）を供給するための多重選択回路として動作する。
【００２５】
ワードドライバ回路２６は、オーバーフロー信号ＯＶＦが出力されず、全ワード線選択信号ＷＬＡＬＬが低レベルのときに、デコード信号ＲＤＥＣから生成されるワード線選択信号ＷＬＥＳ１、ＷＬＯＳ１、．．．に対応して個別に動作する。ワードドライバ回路は、カウンタ１６からのオーバーフロー信号ＯＶＦの出力に応答して、全ワード線選択信号ＷＬＡＬＬが高レベルに変化したときに、同時に動作する。すなわち、オーバーフロー信号ＯＶＦが出力されたとき、全てのワード線ＷＬＥ、ＷＬＯは、同時に電源電圧ＶＤＤに設定され、全てのメモリセルＭＣと全てのビット線ＢＬＥ（またはＢＬＯ）とが互いに接続される。リファレンスワードドライバ回路は、オーバーフロー信号ＯＶＦに依存せず、アクセス動作において、そのいずれかかが電源電圧ＶＤＤに設定される。
【００２６】
プレートドライバ２８は、各プレート線ＰＬ（ＰＬ１、ＰＬ２、．．．）に対応するプレートドライバ回路を有している。プレートドライバ回路は、全プレート線選択信号ＰＬＡＬＬを受けるＯＲゲートを挿入して構成されている。ＯＲゲートは、後述する初期化動作時に全てのプレート線ＰＬに第２電圧（内部電源電圧ＶＤＤＩまたは接地電圧）を供給するための多重選択回路として動作する。
【００２７】
プレートドライバ回路は、オーバーフロー信号ＯＶＦが出力されず、全プレート線選択信号ＰＬＡＬＬが低レベルのときに、デコード信号ＲＤＥＣから生成されるプレート線選択信号ＰＬＳ１、ＰＬＳ２、．．．に対応して個別に動作する。プレートドライバ回路は、カウンタ１６からのオーバーフロー信号ＯＶＦの出力に応答して、全プレート線選択信号ＰＬＡＬＬが高レベルに変化したときに、同時に動作する。すなわち、オーバーフロー信号ＯＶＦが出力されたとき、全てのプレート線ＰＬは、同時に内部電源電圧ＶＤＤＩに設定される。
【００２８】
コラム制御回路３０のライトアンプは、オーバーフロー信号ＯＶＦが出力されず、全ビット線選択信号ＢＬＡＬＬ信号が低レベルのときに、デコード信号ＣＤＥＣに対応して個別に動作する。ライトアンプは、カウンタ１６からのオーバーフロー信号ＯＶＦに応答して、全ビット線選択信号ＢＬＡＬＬ信号が高レベル変化したときに、同時に動作する。オーバーフロー信号ＯＶＦが出力されたとき、全てのビット線ＢＬＥ、ＢＬＯは、同時に内部電源電圧ＶＤＤＩまたは接地電圧に設定される。すなわち、ライトアンプは、後述する初期化動作時に全てのビット線ＢＬＥ、ＢＬＯに第１電圧（内部電源電圧ＶＤＤＩまたは接地電圧）を供給するための多重選択回路として動作する。
【００２９】
メモリアレイ３４は、上述した１Ｔ１Ｃ型のメモリセルＭＣおよびビット線対ＢＬＥ、ＢＬＯにそれぞれ接続されるリファレンスメモリセルＲＭＣを有している。
リファレンスメモリセルＲＭＣは、強誘電体キャパシタからなるリファレンスキャパシタＦＣＲと、２つのｎＭＯＳトランジスタＮ１０、Ｎ１１とを有している。リファレンスキャパシタＦＣＲは、”論理０”を記憶する強誘電体キャパシタＦＣの容量値と、”論理１”を記憶する強誘電体キャパシタＦＣの容量値の中間の容量値を有している。ｎＭＯＳトランジスタＮ１０は、リファレンスワード線ＲＷＬＯが高レベルのときに、リファレンスキャパシタＦＣＲをビット線ＢＬＥに接続する。ｎＭＯＳトランジスタＮ１１は、リファレンスワード線ＲＷＬＥが高レベルのときに、リファレンスキャパシタＦＣＲをビット線ＢＬＯに接続する。
【００３０】
図４は、第１の実施形態の初期化動作を示している。
初期化動作は、図２に示した動作制御回路２２がカウンタ１６からオーバーフロー信号ＯＶＦを受けたときに実行される。すなわち、初期化動作は、強誘電体キャパシタの書き換え回数が上限値を超えたときに実行される。
動作制御回路２２は、オーバーフロー信号ＯＶＦ（高レベルのパルス）を受けたとき、”０”を示すステップ信号ＶＳＴＥＰを出力している（図４（ａ））。内部電源制御回路２４は、ステップ信号ＶＳＴＥＰの”０”に応答して、電源電圧ＶＤＤから３．３Ｖの内部電源電圧ＶＤＤＩを生成している（図４（ｂ））。なお、この実施形態では、強誘電体メモリには、電源電圧ＶＤＤとして３．３Ｖが供給される。このため、内部電源制御回路２４は、ステップ信号ＶＳＴＥＰが”０”を示すとき、電源電圧ＶＤＤを内部電源電圧ＶＤＤＩとして出力する。
【００３１】
動作制御回路２２は、オーバーフロー信号ＯＶＦの立ち上がりエッジに応答して、全ワード線選択信号ＷＬＡＬＬ、全ビット線選択信号ＢＬＡＬＬおよび全プレート線選択信号ＰＬＡＬＬを高レベルに活性化する（図４（ｃ、ｄ、ｅ））。ワードドライバ２６は、ＷＬＡＬＬ信号に同期して、全てのワード線ＷＬＥ、ＷＬＯを低レベルから高レベル（電源電圧ＶＤＤ）に変化する（図４（ｆ））。また、ワードドライバ２６は、リファレンスワード線ＲＷＬＥ、ＲＷＬＯを低レベル”Ｌ”に固定する（図４（ｇ））。
【００３２】
ライトアンプは、ＢＬＡＬＬ信号に同期して、全てのビット線ＢＬＥ、ＢＬＯを０Ｖ（接地電圧）に設定する（図４（ｈ））。なお、ライトアンプは、オーバーフロー信号ＯＶＦが偶数を示すとき、ビット線ＢＬＥ、ＢＬＯを０Ｖに設定し、オーバーフロー信号ＯＶＦが奇数を示すとき、ビット線ＢＬＥ、ＢＬＯを内部電源電圧ＶＤＤＩに設定する。
プレートドライバ２８は、ＰＬＡＬＬ信号に同期して、全てのプレート線ＰＬを内部電源電圧ＶＤＤＩに設定する（図４（ｉ））。なお、プレートドライバ２８は、オーバーフロー信号ＯＶＦが偶数を示すとき、プレート線ＰＬを内部電源電圧ＶＤＤＩに設定し、オーバーフロー信号ＯＶＦが奇数を示すとき、プレート線ＰＬを０Ｖに設定する。
【００３３】
この結果、ステップ信号ＶＳＴＥＰが”０”を示すステップ０において、各強誘電体キャパシタＦＣに３．３Ｖが印加される。強誘電体キャパシタＦＣの誘電分極値は、後述する図５に示すように、論理”０”の書き込みと同様に変化する。
動作制御回路２２は、オーバーフロー信号ＯＶＦを受信してから所定時間後に、ステップ信号ＶＳＴＥＰを”１”に変化させる（図４（ｊ））。内部電源制御回路２４は、ステップ信号ＶＳＴＥＰの”１”に応答して、電源電圧ＶＤＤを降圧して１．５Ｖの内部電源電圧ＶＤＤＩを生成する（図４（ｋ））。
【００３４】
ライトアンプは、ステップ信号ＶＳＴＥＰの”１”への変化に同期して、全てのビット線ＢＬＥ、ＢＬＯを接地電圧から内部電源電圧ＶＤＤＩ（１．５Ｖ）に切り替える（図４（ｌ））。プレートドライバ２８は、ステップ信号ＶＳＴＥＰの”１”への変化に同期して、全てのプレート線ＰＬを内部電源電圧ＶＤＤＩから接地電圧に切り替える（図４（ｍ））。この結果、ステップ信号ＶＳＴＥＰが”１”を示すステップ１において、各強誘電体キャパシタＦＣに−１．５Ｖが印加され、誘電分極値は反転する。強誘電体キャパシタＦＣに印加される電圧の絶対値がステップ０の約半分になるため、残留分極値の絶対値は小さくなる。
【００３５】
次に、動作制御回路２２は、オーバーフロー信号ＯＶＦを”２”に変化させる（図４（ｎ））。内部電源制御回路２４は、ステップ信号ＶＳＴＥＰの”２”に応答して、電源電圧ＶＤＤをさらに降圧して１Ｖの内部電源電圧ＶＤＤＩを生成する（図４（ｏ））。
ライトアンプは、ステップ信号ＶＳＴＥＰの”２”への変化に同期して、全てのビット線ＢＬＥ、ＢＬＯを内部電源電圧ＶＤＤＩから接地電圧に切り替える（図４（ｐ））。プレートドライバ２８は、ステップ信号ＶＳＴＥＰの”２”への変化に同期して、全てのプレート線ＰＬを接地電圧から内部電源電圧ＶＤＤＩ（１Ｖ）に切り替える（図４（ｑ））。この結果、ステップ信号ＶＳＴＥＰが”２”を示すステップ２において、各強誘電体キャパシタＦＣに１Ｖが印加され、誘電分極値は再び反転する。残留分極値の絶対値はさらに小さくなる。
【００３６】
次に、動作制御回路２２は、オーバーフロー信号ＯＶＦを”３”に変化させる（図４（ｒ））。内部電源制御回路２４は、ステップ信号ＶＳＴＥＰの”３”に応答して、電源電圧ＶＤＤをさらに降圧して０．５Ｖの内部電源電圧ＶＤＤＩを生成する（図４（ｓ））。
ライトアンプは、ステップ信号ＶＳＴＥＰの”３”への変化に同期して、全てのビット線ＢＬＥ、ＢＬＯを接地電圧から内部電源電圧ＶＤＤＩ（０．５Ｖ）に切り替える（図４（ｔ））。プレートドライバ２８は、ステップ信号ＶＳＴＥＰの”３”への変化に同期して、全てのプレート線ＰＬを内部電源電圧ＶＤＤＩから接地電圧に切り替える（図４（ｕ））。この結果、ステップ信号ＶＳＴＥＰが”３”を示すステップ３において、各強誘電体キャパシタＦＣに−０．５Ｖが印加され、誘電分極値は再び反転する。残留分極値の絶対値はさらに小さくなる。
【００３７】
この後、動作制御回路２２は、ビット線ＢＬＥ、ＢＬＯおよびプレート線ＰＬを低レベルにリセットするために、ＢＬＡＬＬ信号およびＰＬＡＬＬ信号を低レベルに変化させる（図４（ｖ、ｗ））。このため、各強誘電体キャパシタＦＣの両端の電圧差は、０Ｖになる。この状態で、強誘電体キャパシタの誘電分極値は、ほぼゼロになる。すなわち、強誘電体メモリが製造された直後の状態になる。この後、動作制御回路２２は、ワード線ＷＬＥ、ＷＬＯを低レベルにリセットするために、ＷＬＡＬＬ信号を低レベルに変化する（図４（ｘ））。
【００３８】
このように、ビット線ＢＬＥ、ＢＬＯおよびプレート線ＰＬの電圧を順次切り替えて、強誘電体キャパシタＦＣの両端に掛かる電圧を、正および負に変化させながら徐々に下げていくことで、強誘電体キャパシタＦＣの残留分極値をほぼゼロに設定することができる。すなわち、強誘電体キャパシタＦＣの分極状態を”０状態”と”１状態”の中央に初期化できる。
【００３９】
図５は、図４に示したステップ０からステップ３における強誘電体キャパシタＦＣの誘電分極値の変化を示している。
誘電分極値は、ステップ０からステップ３に移行する間、Ｐ０、Ｐ１、Ｐ２、Ｐ３に順次変化しながら、その絶対値が徐々に小さくなり、最終的にほぼゼロになる。すなわち、誘電分極値は、”論理０”、”論理１”の何れでもない値に設定される。なお、破線で示したヒステリシスループは、”論理０”および”論理１”を書き込む通常の書き込む動作における誘電分極値の変化である。
【００４０】
以上、第１の実施形態では、強誘電体キャパシタＦＣの分極状態を”０状態”と”１状態”の中間状態となるように初期化することで、強誘電体キャパシタＦＣを、強誘電体メモリを製造したときの分極状態に設定できる。初期化された強誘電体キャパシタＦＣから読み出されるデータの論理値は、ランダムになる。このため、強誘電体メモリのセキュリティを向上できる。計算途中のデータを保持するワークメモリを別途用意する必要が無くなるため、システムコストが増加することを防止できる。
【００４１】
初期化動作は、ビット線ＢＬＥ、ＢＬＯの電圧に対するプレート線ＰＬの電圧を、正および負に交互に切り替えながら徐々に下げていくことで実行される。このため、強誘電体キャパシタの残留分極値をほぼゼロにできる。この結果、初期化された強誘電体キャパシタＦＣから読み出されるデータの論理値を、確実にランダムにできる。したがって、強誘電体メモリ内のデータが解析されても、それが意味を持つデータなのか、クリアされたデータなのかを判別できない。
【００４２】
プレートドライバ回路に全プレート線選択信号ＰＬＡＬＬを受けるＯＲゲートを挿入することで、全プレート線選択信号ＰＬＡＬＬを受けたときに、全てのプレート線に同時に内部電源電圧ＶＤＤＩまたは接地電圧が供給される。同様に、ライトアンプは、全ビット線選択信号ＢＬＡＬＬを受けたときに、複数のビット線ＢＬＥ、ＢＬＯに同時に内部電源電圧ＶＤＤＩまたは接地電圧を供給する。このため、メモリアレイ３４内の全ての強誘電体キャパシタＦＣを一度に初期化できる。
【００４３】
ワードドライバ回路に全ワード線選択信号ＷＬＡＬＬを受けるＯＲゲートを挿入することで、全ワード線選択信号ＷＬＡＬＬを受けたときに、全てのワード線ＷＬＥ、ＷＬＯは、同時に選択される。このため、初期化動作中に、ビット線ＢＬＥ、ＢＬＯの電圧を、強誘電体キャパシタＦＣに確実に伝達できる。
カウンタ１６のカウンタ値が所定値を超えたときに、初期化動作を開始することで、強誘電体メモリが信頼度の低い状態で利用されることを防止できる。
【００４４】
図６は、本発明の第２の実施形態を示している。この実施形態は、請求項１、請求項２および請求項５に対応する。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この実施形態の強誘電体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して、例えば、ＩＣカードに搭載される強誘電体メモリチップとして形成されている。
【００４５】
この実施形態では、第１の実施形態のカウンタ１６、動作制御回路２２、ワードドライバ２６、プレートドライバ２８、コラム制御回路３０およびメモリアレイ３４の代わりに、光学センサ３６、動作制御回路２２Ａ、ワードドライバ２６Ａ、プレートドライバ２８Ａ、コラム制御回路３０Ａおよびメモリアレイ３４Ａが形成されている。その他の構成は、第１の実施形態とほぼ同じである。動作制御回路２２Ａ、内部電源制御回路２４、ワードドライバ２６Ａ、プレートドライバ２８Ａおよびコラム制御回路３０Ａは、強誘電体キャパシタＦＣ１、ＦＣ２の分極状態を初期化する初期化回路として動作する。
【００４６】
光学センサ３６は、所定の明るさ以上の光を受けたときに光検出信号ＯＤＴを出力する。換言すれば、光学センサ３６は、ＩＣカードが壊され、強誘電体メモリを封止しているパッケージが開口された状態で、強誘電体メモリに電源電圧ＶＤＤが供給されたときに、光検出信号ＯＤＴを出力する。
動作制御回路２２Ａは、光検出信号ＯＤＴ（正のパルス）を受けたときに、第１の実施形態と同様に、強誘電体キャパシタＦＣ（ＦＣ１、ＦＣ２）の初期化動作を開始する。
【００４７】
メモリアレイ３４Ａは、マトリックス状に配置された複数のメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬ、複数のプレート線ＰＬおよび複数のビット線ＢＬ、ＸＢＬを有している。メモリセルＭＣは、２Ｔ２Ｃ型メモリセルであり、一対の強誘電体キャパシタＦＣ１、ＦＣ２および一対の転送トランジスタＴＲ１、ＴＲ２を有している。強誘電体キャパシタＦＣ１、ＦＣ２は、一端が転送トランジスタＴＲ１、ＴＲ２を介してそれぞれビット線ＢＬ、ＸＢＬに接続され、他端がプレート線ＰＬに接続されている。転送トランジスタＴＲ１、ＴＲ２のゲートは、共通のワード線ＷＬに接続されている。
【００４８】
ワードドライバ２６Ａ、プレートドライバ２８Ａおよびコラム制御回路３０Ａは、メモリアレイ３４Ａの構造（２Ｔ２Ｃ型）に対応して形成されており、その機能は、第１の実施形態のワードドライバ２６、プレートドライバ２８およびコラム制御回路３０とほぼ同じである。
図７は、図６に示したワードドライバ２６Ａ、プレートドライバ２８Ａ、コラム制御回路３０Ａおよびメモリアレイ３４Ａの詳細を示している。
【００４９】
ワードドライバ２６Ａは、各ワード線ＷＬ（ＷＬ１、ＷＬ２、．．．）に対応するワードドライバ回路を有している。ワードドライバ回路は、光検出信号ＯＤＴが出力されず、全ワード線選択信号ＷＬＡＬＬが低レベルのときに、デコード信号ＲＤＥＣから生成されるワード線選択信号ＷＬＳ１、ＷＬＳ２、．．．に対応して個別に動作する。ワードドライバ回路は、光検出信号ＯＤＴの出力に応答して、全ワード線選択信号ＷＬＡＬＬが高レベルに変化したときに、同時に動作する。すなわち、光検出信号ＯＤＴが出力されたとき、全てのワード線ＷＬは、同時に電源電圧ＶＤＤに設定され、全てのメモリセルＭＣと全てのビット線ＢＬ（ＢＬ１、ＢＬ２、．．．）、ＸＢＬ（ＸＢＬ１、ＸＢＬ２、．．．）とが互いに接続される。
【００５０】
プレートドライバ２８Ａは、各プレート線ＰＬ（ＰＬ１、ＰＬ２、．．．）に対応するプレートドライバ回路を有している。プレートドライバ２８Ａの機能は、第１の実施形態のプレートドライバ２８とほぼ同じである。すなわち、光検出信号ＯＤＴが出力されたとき、全てのプレート線ＰＬは、ＰＬＡＬＬ信号が高レベルのときに内部電源電圧ＶＤＤＩに設定され、ＰＬＡＬＬ信号が低レベルのときに接地電圧に設定される。光検出信号ＯＤＴが出力されないとき、プレート線ＰＬは個別に選択される。なお、デコード信号ＲＤＥＣにより選択されるプレート線選択信号ＰＬＳ１、ＰＬＳ２、．．．は、第１の実施形態と異なる。これは、２Ｔ２Ｃ型メモリセルでは、プレート線ＰＬ１、ＰＬ２、．．．は、ワード線ＷＬ１、ＷＬ２、．．．に対応してそれぞれ配線されるためである。
【００５１】
コラム制御回路３０Ａのライトアンプの機能は、第１の実施形態のコラム制御回路３０とほぼ同じである。すなわち、光検出信号ＯＤＴが出力されたとき、全てのビット線ＢＬ、ＸＢＬは、同時に内部電源電圧ＶＤＤＩまたは接地電圧に設定され、光検出信号ＯＤＴが出力されないとき、ビット線ＢＬ、ＸＢＬは、個別に選択される。
図８は、第２の実施形態の初期化動作を示している。第１の実施形態（図４）と同じ動作については、詳細な説明を省略する。
【００５２】
初期化動作は、図６に示した動作制御回路２２Ａが光学センサ３６から光検出信号ＯＤＴを受けたときに実行される。すなわち、初期化動作は、強誘電体メモリチップが外面に露出した状態で電源電圧ＶＤＤが供給されたときに実行される。
動作制御回路２２Ａは、光検出信号ＯＤＴ（高レベルのパルス）を受けたとき、第１の実施形態と同様に、ステップ信号ＶＳＴＥＰを所定間隔をおいて順次出力する。内部電源制御回路２４は、ステップ信号ＶＳＴＥＰに応答して、電源電圧ＶＤＤから内部電源電圧ＶＤＤＩを順次生成する。
【００５３】
全ワード線選択信号ＷＬＡＬＬ、全ビット線選択信号ＢＬＡＬＬおよび全プレート線選択信号ＰＬＡＬＬは、光検出信号ＯＤＴの立ち上がりエッジに応答して高レベルに活性化される。そして、第１の実施形態と同様に、強誘電体キャパシタＦＣ１、ＦＣ２は、初期化がされ、残留分極値は、ほぼゼロに設定される。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、光学センサ３６が所定の明るさ以上の光を受けたときに、初期化動作を開始する。このため、強誘電体メモリのパッケージ（封止材）が故意に開封され、強誘電体メモリに保持されているデータを読みとるために、電源電圧ＶＤＤが供給されたときに、強誘電体キャパシタＦＣ１、ＦＣ２に保持されているデータを初期化できる。この結果、強誘電体キャパシタＦＣ１、ＦＣ２に保持されているデータが解析されることを防止できる。
【００５４】
図９は、本発明の第３の実施形態を示している。この実施形態は、請求項１、請求項２および請求項５に対応する。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この実施形態の強誘電体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して、例えば、ＩＣカードに搭載される強誘電体メモリチップとして形成されている。
【００５５】
この実施形態では、第１の実施形態の動作制御回路２２、ワードドライバ２６、プレートドライバ２８、コラム制御回路３０およびメモリアレイ３４の代わりに、動作制御回路２２Ｂ、ワードドライバ２６Ｂ、プレートドライバ２８Ｂ、コラム制御回路３０Ｂおよびメモリアレイ３４Ｂが形成されている。また、第１の実施形態のカウンタ１６が削除され、動作制御回路２２Ｂに入力される初期化要求信号ＩＲＥＱを受ける外部端子が新たに形成されている。動作制御回路２２Ｂ、内部電源制御回路２４、ワードドライバ２６Ｂ、プレートドライバ２８Ｂおよびコラム制御回路３０Ｂは、メモリセルＭＣ内の強誘電体キャパシタの分極状態を初期化する初期化回路として動作する。その他の構成は、第１の実施形態とほぼ同じである。
【００５６】
動作制御回路２２Ｂは、初期化要求信号ＩＲＥＱ（正のパルス）を受けたときに、第１の実施形態と同様に初期化動作を開始する。強誘電体メモリをアクセスするためにＩＣカードに搭載されるＣＰＵ等のコントローラは、強誘電体メモリに保持されるデータが不正にアクセスされたときに、初期化要求信号ＩＲＥＱを出力する。コントローラは、例えば、強誘電体メモリ内のセキュリティデータ領域が所定回数以上連続してアクセスされたときに、初期化要求信号ＩＲＥＱを出力する。あるいは、コントローラは、誤ったパスワードが所定回数以上連続して入力されたときに初期化要求信号ＩＲＥＱを出力する。
【００５７】
メモリアレイ３４Ｂは、マトリックス状に配置された複数のメモリセルＭＣと、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、ＸＢＬを有している。メモリセルＭＣは、不揮発性のＳＲＡＭ型メモリセルである。
ワードドライバ２６Ｂ、プレートドライバ２８Ｂおよびコラム制御回路３０Ｂは、メモリアレイ３４Ｂの構造（ＳＲＡＭ型）に対応して形成されており、その機能は、第１の実施形態のワードドライバ２６、プレートドライバ２８およびコラム制御回路３０とほぼ同じである。
【００５８】
図１０は、図９に示したワードドライバ２６Ｂ、プレートドライバ２８Ｂ、コラム制御回路３０Ｂおよびメモリアレイ３４Ｂの詳細を示している。
ワードドライバ２６Ｂは、各ワード線ＷＬ（ＷＬ１、ＷＬ２、．．．）に対応するワードドライバ回路を有している。ワードドライバ回路は、初期化要求信号ＩＲＥＱが入力されず、全ワード線選択信号ＷＬＡＬＬが低レベルのときに、デコード信号ＲＤＥＣから生成されるワード線選択信号ＷＬＳ１、ＷＬＳ２、．．．に対応して個別に動作する。ワードドライバ回路は、初期化要求信号ＩＲＥＱの活性化に応答して、全ワード線選択信号ＷＬＡＬＬが高レベルに変化したときに、同時に動作する。すなわち、初期化要求信号ＩＲＥＱが供給されたとき、全てのワード線ＷＬは、同時に電源電圧ＶＤＤに設定され、全てのメモリセルＭＣと全てのビット線ＢＬ（ＢＬ１、ＢＬ２、．．．）、ＸＢＬ（ＸＢＬ１、ＸＢＬ２、．．．）とが互いに接続される。
【００５９】
プレートドライバ２８Ｂは、各プレート線ＰＬ１（ＰＬ１１、ＰＬ１２、．．．）、ＰＬ２（ＰＬ２１、ＰＬ２２、．．．）に対応するプレートドライバ回路を有している。プレートドライバ２８Ｂは、初期化要求信号ＩＲＥＱが出力されたとき、全プレート線選択信号ＰＬ２ＡＬＬの高レベルへの変化に応答して全てのプレート線ＰＬ２を内部電源電圧ＶＤＤＩに設定する。また、され、プレートドライバ２８Ｂは、初期化要求信号ＩＲＥＱが出力されたとき、全プレート線選択信号ＰＬ１ＡＬＬの高レベルへの変化に応答して全てのプレート線ＰＬ１を内部電源電圧ＶＤＤＩに設定する。初期化要求信号ＩＲＥＱが出力されないとき、プレート線ＰＬ１、ＰＬ２は個別に選択される。
【００６０】
コラム制御回路３０Ｂのライトアンプの機能は、第１の実施形態のコラム制御回路３０とほぼ同じである。すなわち、初期化要求信号ＩＲＥＱが供給されたとき、全てのビット線ＢＬ、ＸＢＬは、同時に内部電源電圧ＶＤＤＩまたは接地電圧に設定され、初期化要求信号ＩＲＥＱが供給されないとき、ビット線ＢＬ、ＸＢＬは、個別に選択される。
【００６１】
メモリセルＭＣは、６つのトランジスタにより構成されるＳＲＡＭセルに４つ強誘電体キャパシタを付加して構成されている。入力と出力とが互いに接続されたインバータからなるラッチ回路は、そのうち４つのトランジスタにより形成されている。インバータの電源端子および接地端子は、第１および第２電源線ＰＷＲ１、ＰＷＲ２に接続されている。第１電源線ＰＷＲ１には、データを保持するためにラッチ回路を活性化するときのみ内部電源電圧ＶＤＤＩが供給される。第２電源線ＰＷＲ２には、データを保持するためにラッチ回路を活性化するときのみ接地電圧が供給される。
【００６２】
残りの２つのトランジスタＴＲ１、ＴＲ２は、両インバータの入力を、ビット線ＢＬ、ＸＢＬにそれぞれ接続するための転送トランジスタとして動作する。図の横方向に並ぶメモリセルＭＣの転送トランジスタＴＲ１、ＴＲ２のゲートは、共通のワード線ＷＬに接続されている。
一対の強誘電体キャパシタＦＣ１、ＦＣ３は、プレート線ＰＬ１、ＰＬ２の間に一方のインバータの入力（記憶ノード）を介して直列に接続されている。別の一対の強誘電体キャパシタＦＣ２、ＦＣ４は、プレート線ＰＬ１、ＰＬ２の間に他方のインバータの入力（記憶ノード）を介して直列に接続されている。なお、ＳＲＡＭ型のメモリセルＭＣは、公知であるため、その動作は、説明を省略する。
【００６３】
図１１は、第３実施形態の初期化動作を示している。第１の実施形態（図４）と同じ動作については、詳細な説明を省略する。
初期化動作は、図６に示した動作制御回路２２Ｂがコントローラから初期化要求信号ＩＲＥＱを受けたときに実行される。
動作制御回路２２Ｂは、初期化要求信号ＩＲＥＱ（高レベルのパルス）を受けたとき、メモリセルＭＣへの第１および第２電源電圧ＰＷＲ１、ＰＷＲ２の供給を停止する（図１１（ａ）に示したＯＮからＯＦＦ）。このため、メモリセルＭＣ内のラッチ回路は非活性化される。
【００６４】
初期化動作における第１の実施形態との違いは、プレート線ＰＬ１、ＰＬ２が、ステップ０中およびステップ１中に交互に高レベルに変化することである。プレート線ＰＬ１、ＰＬ２を交互に変化させることで、直列に接続された一対の強誘電体キャパシタＦＣ１、ＦＣ３（またはＦＣ２、ＦＣ４）が互いに干渉し合うことが防止される。その他の動作は、第１の実施形態と同じである。すなわち、初期化動作により、強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４の誘電分極値は、ほぼゼロに設定される。
【００６５】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体メモリをアクセスするシステムが、必要に応じて初期化要求信号ＩＲＥＱを発生し、強誘電体メモリを初期化できる。このため、強誘電体メモリを搭載するシステムのセキュリティを向上できる。
また、強誘電体キャパシタを含むＳＲＡＭ型の不揮発性メモリセルＭＣを有する強誘電体メモリにおいても、１Ｔ１Ｃ型メモリセルあるいは２Ｔ２Ｃ型メモリセルを有する強誘電体メモリと同様の回路を構成することで、初期化動作を容易に実行できる。
【００６６】
図１２は、本発明の第４の実施形態を示している。この実施形態は、請求項１、請求項２および請求項５に対応する。第１および第２の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この実施形態の強誘電体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して、例えば、ＩＣカードに搭載される強誘電体メモリチップとして形成されている。
【００６７】
この実施形態では、第２の実施形態の光学センサ３６および動作制御回路２２Ａの代わりに、電源電圧検出回路３８および動作制御回路２２Ｃが形成されている。また、電源線ＶＤＤに接続される容量Ｃ１が、新たに形成され、第２の実施形態の内部電源制御回路２４は削除されている。初期化動作中、プレート線ＰＬおよびビット線ＢＬ、ＸＢＬには、内部電源電圧ＶＤＤＩでなく電源電圧ＶＤＤが供給される。動作制御回路２２Ｃ、ワードドライバ２６Ａ、プレートドライバ２８Ａおよびコラム制御回路３０Ａは、強誘電体キャパシタＦＣ１、ＦＣ２の分極状態を初期化する初期化回路として動作する。その他の構成は、第２の実施形態とほぼ同じである。
【００６８】
電源電圧検出回路３８は、電源電圧ＶＤＤが所定の電圧値以下に下がったときに、強誘電体メモリのパワーオフを検出し、低電圧検出信号ＬＤＴ（正のパルス）を出力する。動作制御回路２２Ｃは、低電圧検出信号ＬＤＴを受けたときに、第２の実施形態と同様に、強誘電体キャパシタＦＣ（ＦＣ１、ＦＣ２）の初期化動作を開始する。初期化動作は、容量Ｃ１に充電されている電荷により実行される。初期化動作時に、電源端子への電源電圧ＶＤＤの供給は停止している。このため、初期化動作とともに、容量Ｃ１に蓄積された電荷が消費され、電源電圧ＶＤＤは徐々に低下する。
【００６９】
図１３は、第４の実施形態の初期化動作を示している。第２の実施形態（図８）と同じ動作については、詳細な説明を省略する。
初期化動作は、図１２に示した動作制御回路２２Ｃが電源電圧検出回路３８から低電圧検出信号ＬＤＴを受けたときに実行される。すなわち、初期化動作は、強誘電体メモリのパワーオフ毎に実行される。このため、不揮発性の強誘電体メモリを揮発性のＳＲＡＭとして動作できる。
【００７０】
動作制御回路２２Ｃは、低電圧検出信号ＬＤＴ（高レベルのパルス）を受けたとき、ステップ０〜ステップ３を実行するための制御信号を順次出力する。初期化動作に伴い、電源電圧ＶＤＤはＶ１、Ｖ２、Ｖ３、Ｖ４と徐々に低下する。そして、絶対値が電源電圧ＶＤＤに等しい電圧Ｖ０、−Ｖ１、Ｖ２、−Ｖ３が、強誘電体キャパシタＦＣ１、ＦＣ２にそれぞれ印加される。
【００７１】
電源電圧ＶＤＤの低下により、ワード線ＷＬの電圧も低下していく。初期化動作は、強誘電体メモリが動作できない電源電圧ＶＤＤに下がるまで繰り返し実行される。そして、強誘電体キャパシタＦＣ１、ＦＣ２の誘電分極値は、ほぼゼロに設定される。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体メモリのパワーオフを検出したときに、初期化動作を実行するため、強誘電体メモリを揮発性のＳＲＡＭとして動作させることができる。
【００７２】
パワーオフ時に徐々に低下する電源電圧ＶＤＤを利用して、強誘電体キャパシタＦＣ１、ＦＣ２の両端に電圧を印加する。このため、初期化動作中に強誘電体キャパシタの両端に掛かる電圧値を特別に制御する必要はない。すなわち、第１の実施形態のステップ信号ＶＳＴＥＰの生成および内部電源制御回路２４は不要になる。この結果、強誘電体メモリの回路規模を削減でき、チップサイズが増加することを防止できる。
【００７３】
図１４は、本発明の第５の実施形態を示している。第１の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この実施形態の強誘電体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して、例えば、ＩＣカードに搭載される強誘電体メモリチップとして形成されている。
この実施形態では、第１の実施形態のカウンタ１６、ワードドライバ２６およびプレートドライバ２８の代わりに、ワードドライバ２６Ｄおよびプレートドライバ２８Ｄが形成されている。また、レジスタ４０が新たに形成されている。動作制御回路２２、内部電源制御回路２４、ワードドライバ２６Ｄ、プレートドライバ２８Ｄおよびコラム制御回路３０は、強誘電体キャパシタＦＣの分極状態を初期化する初期化回路として動作する。その他の構成は、第１の実施形態とほぼ同じである。
【００７４】
レジスタ４０は、外部からデータ端子Ｉ／Ｏを介して供給されるレジスタ情報に応じて書き換えられる。レジスタ４０は、強誘電体キャパシタを有するメモリセルを利用して形成されており、書き換えられたレジスタ情報は電源がオフされても消えない。強誘電体メモリは、レジスタ情報を、コマンド信号ＣＭＤとして供給されるレジスタ設定コマンドに同期して受信する。レジスタ４０は、設定された値を、２ビットの初期化領域信号ＩＲ０−ＩＲ１として、ワードドライバ２６Ｄおよびプレートドライバ２８Ｄに出力する。ワードドライバ２６Ｄは、初期化動作時に、初期化領域信号ＩＲ０−ＩＲ１に対応するワード線ＷＬＥ、ＷＬＯのみを選択する。プレートドライバ２８Ｄは、初期化領域信号ＩＲ０−ＩＲ１に対応するプレート線ＰＬのみに内部電源電圧ＶＤＤＩを印加する。
【００７５】
図１５は、レジスタ４０の設定値とメモリアレイ３４の初期化領域ＩＮＲとの関係を示している。
レジスタ４０に２進数で論理”００”が書き込まれたとき、初期化領域信号ＩＲ０−ＩＲ１の論理レベルは、”００”になる。このとき、メモリアレイ３４の全てのメモリ領域が、初期化領域ＩＮＲに設定される。同様に、レジスタ４０に論理”０１”、”１０”、”１１”がそれぞれ書き込まれたとき、設定される初期化領域ＩＮＲは、それぞれメモリ領域の２分の１、４分の１、８分の１になる。
【００７６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリアレイ３４の初期化領域ＩＮＲをレジスタ４０の設定値に応じて変更できる。初期化が必要な領域のみ、初期化動作を実行することで、強誘電体メモリの使い勝手を向上できる。レジスタ４０は、外部から設定可能なため、システム毎に最適な初期化領域ＩＮＲを設定できる。
【００７７】
図１６は、本発明の第６の実施形態を示している。この実施形態は、請求項３および請求項５に対応する。第２の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。
この実施形態の強誘電体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して、例えば、ＩＣカードに搭載されるシステムＬＳＩとして形成されている。システムＬＳＩは、コントローラＣＰＵ（ＣＰＵコア）と強誘電体メモリコアＦｅＲＡＭを有している。
【００７８】
コントローラＣＰＵは、クロック信号ＣＬＫに同期して動作し、強誘電体メモリコアＦｅＲＡＭをアクセスためのコマンド信号ＣＭＤおよびアドレス信号ＡＤを出力する。強誘電体メモリコアＦｅＲＡＭは、第２の実施形態の強誘電体メモリの光学センサ３６および動作制御回路２２Ａの代わりに、周波数検出回路４２および動作制御回路２２Ｅが形成されている。動作制御回路２２Ｅ、内部電源制御回路２４、ワードドライバ２６Ａ、プレートドライバ２８Ａおよびコラム制御回路３０Ａは、メモリセルＭＣ内の強誘電体キャパシタの分極状態を初期化する初期化回路として動作する。強誘電体メモリコアＦｅＲＡＭのその他の構成は、第２の実施形態の強誘電体メモリとほぼ同じである。
【００７９】
周波数検出回路４２は、外部端子を介してクロック信号ＣＬＫを受信する。周波数検出回路４２は、クロック信号の周波数が所定値以下になったときに、周波数検出信号ＦＤＴ（正のパルス）を出力する。動作制御回路２２Ｅは、周波数検出信号ＦＤＴを受けたときに、第２の実施形態と同様に、強誘電体キャパシタＦＣ１、ＦＣ２の初期化動作を開始する。
【００８０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コントローラＣＰＵに供給されるクロック信号ＣＬＫ信号の周波数が低いときに、初期化動作を実行する。このため、マニュアル解析装置等を使用して、低いクロック周波数でシステムＬＳＩ内の強誘電体メモリコアＦｅＲＡＭが不正に解析されるときに、強誘電体キャパシタＦＣ１、ＦＣ２を強制的に初期化できる。この結果、ＩＣカードのセキュリティを向上できる。
【００８１】
図１７は、本発明の第７の実施形態を示している。この実施形態は、請求項４に対応する。第１および第３の実施形態と同じ要素には、同じ符号を付し、詳細な説明を省略する。この実施形態の強誘電体記憶装置は、シリコン基板上にＣＭＯＳプロセスを使用して、例えば、ＩＣカードに搭載される強誘電体メモリチップとして形成されている。
【００８２】
この実施形態では、第３の実施形態の動作制御回路２２Ｂ、ワードドライバ２６Ｂ、プレートドライバ２８Ｂ、メモリアレイ３４Ｂおよびコラム制御回路３０Ｂの代わりに、動作制御回路２２Ｆ、ワードドライバ２６Ｆ、プレートドライバ２８Ｆ、メモリアレイ３４Ｆおよびコラム制御回路３０Ｆが形成されている。また、第３の実施形態の初期化要求端子ＩＲＥＱ、内部電源制御回路２４は削除され、新たにラッチ制御回路４４および第１の実施形態と同じカウンタ１６が形成されている。動作制御回路２２Ｆ、プレートドライバ２８Ｆおよびラッチ制御回路４４は、メモリセルＭＣ内の強誘電体キャパシタの分極状態を初期化する初期化回路として動作する。その他の構成は、第３の実施形態とほぼ同じである。
【００８３】
動作制御回路２２Ｆは、メモリアレイ３４Ｆがアクセスされたことを示すアクセス信号ＡＣＳをカウンタ１６に出力する。また、動作制御回路２２Ｆは、カウンタ１６からのオーバーフロー信号ＯＶＦを受けたときに、初期化動作を実行する。この実施形態は、メモリセルＭＣは、第３の実施形態と同じＳＲＡＭ型セルである。全てのメモリセルＭＣは、初期化動作により”論理０”または”論理１”に初期化される。
【００８４】
ラッチ制御回路４４は、動作制御回路２２Ｆからの初期化動作の指示を受けて、接地線ＶＳＳ０、ＶＳＳ１をそれぞれ高レベル電圧、低レベル電圧（”０”初期化モード）、あるいは低レベル電圧、高レベル電圧（”１”初期化モード）に設定する。高レベル電圧は、電源電圧ＶＤＤ（３．３Ｖ）であり、低レベル電圧は、接地電圧（０Ｖ）である。”０”初期化モードでは、全てのメモリセルＭＣは、同時に論理”０”に初期化される。”１”初期化モードでは、全てのメモリセルＭＣは、同時に論理”１”に初期化される。”０”初期化モードおよび”１”初期化モードは、コマンド端子ＣＭＤを介して供給される初期化モード設定コマンドおよびこのコマンドに同期してデータ端子Ｉ／Ｏに供給されるデータ信号の論理レベルに応じて設定される。
【００８５】
図１８は、図１７に示したワードドライバ２６Ｆ、プレートドライバ２８Ｆ、コラム制御回路３０Ｆおよびメモリアレイ３４Ｆの詳細を示している。
ワードドライバ２６Ｆのワードドライバ回路は、デコード信号ＲＤＥＣから生成されるワード線選択信号ＷＬＳ１、ＷＬＳ１、．．．に対応して個別に動作する。また、初期化動作中、全てのワードドライバ回路は、非活性化される。このため、全てのワード線ＷＬは、選択されず低レベルに保持される。
【００８６】
プレートドライバ２８Ｆは、第３の実施形態のプレートドライバ２８Ｂとほぼ同じ回路である。プレートドライバ２８Ｆは、初期化動作中、全プレート選択信号ＰＬ２ＡＬＬが高レベルときにプレート線ＰＬ２（ＰＬ２１、ＰＬ２２、．．．）を高レベルに設定し、全プレート選択信号ＰＬ１ＡＬＬが高レベルときにプレート線ＰＬ１（ＰＬ１１、ＰＬ１２、．．．）を高レベルに設定する。
【００８７】
メモリセルＭＣは、第３の実施形態と同じ不揮発性のＳＲＡＭ型メモリセルである。すなわち、メモリセルＭＣは、入力と出力とが互いに接続された一対のインバータからなるラッチ回路と、一方のインバータの入力とプレート線ＰＬ１、ＰＬ２との間にそれぞれ接続された強誘電体キャパシタＦＣ１、ＦＣ３と、他方のインバータの入力とプレート線ＰＬ１、ＰＬ２との間にそれぞれ接続された強誘電体キャパシタＦＣ２、ＦＣ４と、インバータの入力をそれぞれビット線ＢＬ、ＸＢＬに接続する転送トランジスタＴＲ１、ＴＲ２とを有している。
【００８８】
インバータの電源端子は、第１電源線ＰＷＲ１に接続されている。第１電源線ＰＷＲ１には、データを保持するためにラッチ回路を活性化するとき、および初期化動作時に内部電源電圧ＶＤＤＩが供給される。インバータ対の接地端子は、接地線ＶＳＳ０、ＶＳＳ１にそれぞれ接続されている。接地線ＶＳＳ０、ＶＳＳ１には、データを保持するためにラッチ回路を活性化するときに接地電圧が供給される。また、接地線ＶＳＳ０、ＶＳＳ１には、初期化動作時に高レベル電圧あるいは低レベル電圧が供給される。
【００８９】
この実施形態では、初期化動作において、ラッチ制御回路４４は、初期化モードに従い、接地線ＶＳＳ０、ＶＳＳ１を高レベル電圧あるいは低レベル電圧に設定する。あるいは、接地線ＶＳＳ０、ＶＳＳ１の電圧は両方とも接地電圧に戻される。この後、プレートドライバ２８Ｆは、ＰＬ２ＡＬＬ信号およびＰＬ１ＡＬＬ信号（どちらも高レベルパルス）を順次出力する。この結果、接地線ＶＳＳ０、ＶＳＳ１がそれぞれ電源電圧ＶＤＤ、接地電圧のとき、全てのメモリセルＭＣの強誘電体キャパシタＦＣ１−ＦＣ３の誘電分極値は、”論理０”を保持しているときの状態になる。接地線ＶＳＳ０、ＶＳＳ１がそれぞれ接地電圧、電源電圧ＶＤＤのとき、全てのメモリセルＭＣの強誘電体キャパシタＦＣ１−ＦＣ３の誘電分極値は、”論理１”を保持しているときの状態になる。このとき、ワード線ＷＬは非選択であり、ライトアンプは非動作状態である。すなわち、簡易な機構で、メモリセルＭＣを初期化できる。
【００９０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＳＲＡＭ型の不揮発性メモリセルＭＣを有する強誘電体メモリにおいて、メモリセルＭＣのラッチ回路を構成する一対のｎＭＯＳトランジスタのソースに、電源電圧ＶＤＤおよび接地電圧をそれぞれ供給することで、全てのメモリセルＭＣの強誘電体キャパシタＦＣ１−ＦＣ４を初期化する。このため、初期化動作におて、ワードドライバ２４Ｂおよびライトアンプを駆動する必要はない。したがって、トランジスタのソース電圧を制御するだけで容易に強誘電体キャパシタＦＣ１−ＦＣ４を初期化できる。
【００９１】
なお、上述した第１〜第５、第７の実施形態では、本発明を強誘電体メモリチップに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をシステムＬＳＩに搭載される強誘電体メモリコアに適用してもよい。
上述した第４実施形態では、電源のパワーオフ毎に強誘電体キャパシタを初期化し、揮発性のＳＲＡＭとして動作させる例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、強誘電体メモリに不揮発性のレジスタを形成し、レジスタに書き込まれた値に応じて、強誘電体メモリを揮発性メモリとして動作させるか、不揮発性メモリとして動作させるかを選択可能にしてもよい。
【００９２】
上述した第７実施形態では、初期化動作時に、ラッチ回路を構成する一対のｎＭＯＳトランジスタのソースに、電源電圧ＶＤＤおよび接地電圧をそれぞれ供給する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、初期化動作時に、ラッチ回路を構成する一対のｐＭＯＳトランジスタのソースに、電源電圧ＶＤＤおよび接地電圧をそれぞれ供給してもよい。
【００９３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  複数の強誘電体キャパシタと、
前記強誘電体キャパシタの分極状態を”０状態”と”１状態”の中間となるように初期化する初期化回路とを備えていることを特徴とする強誘電体記憶装置。
（付記２）  付記１記載の強誘電体記憶装置において、
前記強誘電体キャパシタの一端にそれぞれ接続される複数のビット線と、
前記強誘電体キャパシタに他端にそれぞれ接続される複数のプレート線とを備え、
前記初期化回路は、前記ビット線の電圧に対する前記プレート線の電圧を、正および負に交互に切り替えながら徐々に下げていくことで、初期化動作を実行することを特徴とする強誘電体記憶装置。
【００９４】
（付記３）  付記２記載の強誘電体記憶システムにおいて、
前記初期化回路の初期化動作中に前記複数のビット線に同時に第１電圧を供給し、前記複数のプレート線に同時に第２電圧を供給する多重選択回路を備えていることを特徴とする強誘電体記憶システム。
（付記４）  付記３記載の強誘電体記憶システムにおいて、
前記強誘電体キャパシタの一端を、前記ビット線にそれぞれ接続する複数の転送トランジスタと、
前記転送トランジスタのゲートにそれぞれ接続される複数のワード線とを備え、
前記多重選択回路は、初期化動作中に、さらに、前記複数のワード線に同時に第３電圧を供給することを特徴とする強誘電体記憶装置。
【００９５】
（付記５）  付記１記載の強誘電体記憶装置において、
前記強誘電体キャパシタのアクセス回数をカウントするカウンタを備え、
前記初期化回路は、前記カウンタのカウンタ値が所定値を超えたときに、初期化動作を開始することを特徴とする強誘電体記憶装置。
（付記６）  付記１記載の強誘電体記憶装置において、
所定の明るさ以上の光を受けたときに光検出信号を出力する光学センサを備え、
前記初期化回路は、前記光検出信号を受けたときに、初期化動作を開始することを特徴とする強誘電体記憶装置。
【００９６】
（付記７）  付記１記載の強誘電体記憶装置において、
前記初期化回路は、強誘電体記憶装置をアクセスするシステムからの初期化要求信号を受けたときに、初期化動作を開始することを特徴とする強誘電体記憶装置。
（付記８）  付記１記載の強誘電体記憶装置において、
電源線に供給される電源電圧が所定値以下に下がったときにパワーオフを検出する電源電圧検出回路と、
前記電源線に接続されたキャパシタとを備え、
前記初期化回路は、前記電源電圧検出回路によりパワーオフが検出されたときに、キャパシタに蓄えられた電力で初期化動作を実行することを特徴とする強誘電体記憶装置。
【００９７】
（付記９）  付記１記載の強誘電体記憶装置において、
前記強誘電体キャパシタで構成されるメモリアレイを備え、
前記初期化回路は、前記メモリアレイの一部の強誘電体キャパシタを初期化することを特徴とする強誘電体記憶装置。
（付記１０）  付記９記載の強誘電体記憶装置において、
前記メモリアレイにおけるデータの初期化領域を設定する書き換え可能なレジスタを備えていることを特徴とする強誘電体記憶装置。
【００９８】
（付記１１）  情報を保持する複数の強誘電体キャパシタを有するメモリアレイと、
前記メモリアレイをアクセスするコントローラと、
前記コントローラに供給されるクロックの周波数が所定値以下になったとき周波数検出信号を出力する周波数検出回路と、
前記周波数検出信号を受けたときに、前記強誘電体キャパシタの分極状態を”０状態”と”１状態”の中間となるように初期化する初期化回路とを備えていることを特徴とする強誘電体記憶装置。
【００９９】
（付記１２）  付記１１記載の強誘電体記憶装置において、
前記メモリアレイは、
前記強誘電体キャパシタの一端にそれぞれ接続される複数のビット線と、
前記強誘電体キャパシタに他端にそれぞれ接続される複数のプレート線とを備え、
前記初期化回路は、前記ビット線の電圧に対する前記プレート線の電圧を、正および負に交互に切り替えながら徐々に下げていくことで、初期化動作を実行することを特徴とする強誘電体記憶装置。
【０１００】
（付記１３）  付記１２記載の強誘電体記憶システムにおいて、
前記初期化回路の初期化動作中に前記複数のビット線に同時に第１電圧を供給し、前記複数のプレート線に同時に第２電圧を供給する多重選択回路を備えていることを特徴とする強誘電体記憶システム。
（付記１４）  付記１３記載の強誘電体記憶システムにおいて、
前記強誘電体キャパシタの一端を、前記ビット線にそれぞれ接続する複数の転送トランジスタと、
前記転送トランジスタのゲートにそれぞれ接続される複数のワード線とを備え、
前記多重選択回路は、初期化動作中に、さらに、前記複数のワード線に同時に第３電圧を供給することを特徴とする強誘電体記憶装置。
【０１０１】
（付記１５）  入力と出力とが互いに接続された一対のインバータで構成されるラッチ回路と、前記インバータの入力とプレート線との間にそれぞれ接続される強誘電体キャパシタとを有する複数のメモリセルと、
強誘電体キャパシタの誘電分極値を初期化する初期化動作において、前記各メモリセルの前記インバータを構成するトランジスタのソースに高レベル電圧および低レベル電圧をそれぞれ与え、前記プレート線にパルス電圧を与える初期化回路とを備えていることを特徴とする強誘電体記憶装置。
【０１０２】
（付記１６）  情報を保持する強誘電体キャパシタの一端および他端にそれぞれ接続されるビット線およびプレート線の電圧差を、書き込み動作毎に正および負に切り替えながら徐々に下げることで、前記強誘電体キャパシタの分極状態を”０状態”と”１状態”の中間となるように初期化することを特徴とする強誘電体記憶装置のデータ初期化方法。
【０１０３】
付記３の強誘電体記憶装置では、多重選択回路は、初期化回路の初期化動作中に複数のビット線に同時に第１電圧を供給し、複数のプレート線に同時に第２電圧を供給する。このため、多数の強誘電体キャパシタを一度に高速に初期化できる。
付記４および付記１４の強誘電体記憶装置では、各強誘電体キャパシタの一端は、転送トランジスタを介してビット線に接続されている。各転送トランジスタのゲートは、ワード線に接続されている。多重選択回路は、初期化動作中に複数のワード線に同時に第３電圧を供給する。このため、各強誘電体キャパシタの一端に、ビット線の第１電圧を確実に伝達でき、多数の強誘電体キャパシタを一度に高速に初期化できる。
【０１０４】
付記５の強誘電体記憶装置では、カウンタは、強誘電体キャパシタのアクセス回数をカウントする。初期化回路は、カウンタのカウンタ値が所定値を超えたときに、初期化動作を開始する。強誘電体キャパシタは、書き換え回数の増加に依存して劣化していく。アクセス回数が所定値を超えた強誘電体キャパシタを初期化することで、強誘電体記憶装置が信頼度の低い状態で利用されることを防止できる。
【０１０５】
付記６の強誘電体記憶装置では、光学センサは、所定の明るさ以上の光を受けたときに光検出信号を出力する。初期化回路は、例えば、強誘電体記憶装置のパッケージ（封止材）が開封され、強誘電体記憶装置に電源電圧が供給されたときに、光検出信号を受けて初期化動作を開始する。このため、チップ内に保持されているデータは、破壊される。この結果、データが解析されることを防止できる。
【０１０６】
付記７の強誘電体記憶装置では、初期化回路は、強誘電体記憶装置をアクセスするシステムからの初期化要求信号を受けたときに、初期化動作を開始する。例えば、システムは、強誘電体記憶装置のアクセス回数が上限値を超えたときに初期化要求信号を出力する。あるいは、システムは、外部から不正なアクセスを検出したときに初期化要求信号を出力する。このため、強誘電体記憶装置のセキュリティを向上できる。
【０１０７】
付記８の強誘電体記憶装置では、電源電圧検出回路は、電源線に供給される電源電圧が所定値以下に下がったときにパワーオフを検出する。キャパシタは、電源線に接続されている。初期化回路は、電源電圧検出回路によりパワーオフが検出されたときに、キャパシタに蓄えられた電力で初期化動作を実行する。初期化動作は、電源電圧が所定値以下になるまで実行される。このため、パワーオフ時に強誘電体キャパシタの両端に掛かる電圧値を特別に制御することなく、強誘電体キャパシタに保持されているデータを自動的に初期化できる。
【０１０８】
付記９の強誘電体記憶装置では、初期化回路は、メモリアレイの一部の強誘電体キャパシタを初期化し、残りの強誘電体キャパシタを初期化しない。例えば、データ領域のみが初期化される。強誘電体記憶装置の強誘電体キャパシタを選択的に初期化することで、使い勝手を向上できる。
付記１０の強誘電体記憶装置では、レジスタは、メモリアレイにおけるデータの初期化領域を設定する。レジスタは、強誘電体記憶装置をアクセスするシステムにより書き換え可能である。このため、初期化領域の容量をシステムに応じて最適に設定できる。
【０１０９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１１０】
【発明の効果】
請求項１の強誘電体記憶装置では、分極状態を”０状態”でも”１状態”でもない状態に初期化することで、強誘電体記憶装置のセキュリティを向上できる。強誘電体キャパシタに計算途中のデータを記憶できるため、システムコストが増加することを防止できる。
請求項２の強誘電体記憶装置および請求項５の強誘電体記憶装置のデータ初期化方法では、初期化動作により、誘電分極値を徐々にゼロに近づけることができる。このため、初期化後、強誘電体キャパシタから読み出されるデータをランダムにできる。
【０１１１】
請求項３の強誘電体記憶装置では、コントローラに供給されるクロックの周波数が所定値以下になったとき、初期化動作を開始することで、強誘電体記憶装置のセキュリティを向上できる。
請求項４の強誘電体記憶装置では、多数の強誘電体キャパシタを一度に初期化できる。
【図面の簡単な説明】
【図１】本発明の基本原理を示すブロック図である。
【図２】本発明の第１の実施形態を示すブロック図である。
【図３】図２に示したワードドライバ、プレートドライバ、コラム制御回路およびメモリアレイの詳細を示す回路図である。
【図４】第１の実施形態の初期化動作を示すタイミング図である。
【図５】図４に示したステップ０からステップ３における強誘電体キャパシタの誘電分極値の変化を示す説明図である。
【図６】本発明の第２の実施形態を示すブロック図である。
【図７】図６に示したワードドライバ、プレートドライバ、コラム制御回路およびメモリアレイの詳細を示す回路図である。
【図８】第２の実施形態の初期化動作を示すタイミング図である。
【図９】本発明の第３の実施形態を示すブロック図である。
【図１０】図９に示したワードドライバ、プレートドライバ、コラム制御回路およびメモリアレイの詳細を示す回路図である。
【図１１】第３の実施形態の初期化動作を示すタイミング図である。
【図１２】本発明の第４の実施形態を示すブロック図である。
【図１３】第４の実施形態の初期化動作を示すタイミング図である。
【図１４】本発明の第５の実施形態を示すブロック図である。
【図１５】第５の実施形態におけるレジスタの設定値とメモリアレイの初期化領域との関係を示す説明図である。
【図１６】本発明の第６の実施形態を示すブロック図である。
【図１７】本発明の第７の実施形態を示すブロック図である。
【図１８】図１７に示したワードドライバ、プレートドライバ、コラム制御回路およびメモリアレイの詳細を示す回路図である。
【符号の説明】
１０  コマンドバッファ
１２  コマンドデコーダ
１４  アドレスバッファ
１６  カウンタ
１８  ロウデコーダ
２０  コラムデコーダ
２２、２２Ａ、２２Ｂ、２２Ｃ、２２Ｅ、２２Ｆ  動作制御回路
２４  内部電源制御回路
２６、２６Ａ、２６Ｂ、２６Ｄ、２６Ｆ  ワードドライバ
２８、２８Ａ、２８Ｂ、２８Ｄ、２８Ｆ  プレートドライバ
３０、３０Ａ、３０Ｂ、３０Ｆ  コラム制御回路
３２、３２Ｂ  データ入出力回路
３４、３４Ａ、３４Ｂ、３４Ｆ  メモリアレイ
３６  光学センサ
３８  電源電圧検出回路
４０  レジスタ
４２  周波数検出回路
４４  ラッチ制御回路
ＢＬＥ、ＢＬＯ、ＢＬ、ＸＢＬ  ビット線
ＣＬＫ  クロック信号
ＣＰＵ  コントローラ
ＦＣ、ＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４  強誘電体キャパシタ
ＦＤＴ  周波数検出信号
ＩＮＲ  初期化領域
ＩＲ０−ＩＲ１  初期化領域信号
ＩＲＥＱ  初期化要求信号
ＬＤＴ  低電圧検出信号
ＭＣ  メモリセル
ＯＤＴ  光検出信号
ＯＶＦ  オーバーフロー信号
ＰＬ  プレート線
ＶＤＤ  電源電圧
ＶＤＤＩ  内部電源電圧
ＶＳＳ０、ＶＳＳ１  接地線
ＶＳＴＥＰ  ステップ信号
ＷＬ、ＷＬＥ、ＷＬＯ  ワード線
【図１】
2004342170.tif 000003
【図２】
2004342170.tif 000004
【図３】
2004342170.tif 000005
【図４】
2004342170.tif 000006
【図５】
2004342170.tif 000007
【図６】
2004342170.tif 000008
【図７】
2004342170.tif 000009
【図８】
2004342170.tif 000010
【図９】
2004342170.tif 000011
【図１０】
2004342170.tif 000012
【図１１】
2004342170.tif 000013
【図１２】
2004342170.tif 000014
【図１３】
2004342170.tif 000015
【図１４】
2004342170.tif 000016
【図１５】
2004342170.tif 000017
【図１６】
2004342170.tif 000018
【図１７】
2004342170.tif 000019
【図１８】
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