(57)【要約】【課題】高ｋ誘電体を用いた珪素集積回路の大量生産で、効果的エッチングのような問題になる点を解決する。【解決手段】（ａ）　珪酸塩ゲート誘電体層で、その上にゲートを有する誘電体層を与え、（ｂ）　前記層の露出した部分を、ＨＦ、Ｈ２Ｏ２、及びＨＮＯ３を含有する溶液でエッチングする、ことを行う製造方法。【選択図】　　　図４
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【特許請求の範囲】
【請求項１】
（ａ）　珪酸塩ゲート誘電体層で、その上にゲートを有する誘電体層を与え、
（ｂ）　前記層の露出した部分を、ＨＦ、Ｈ２Ｏ２、及びＨＮＯ３を含有する溶液でエッチングする、
ことを行う製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子半導体装置に関し、詳しくは、集積回路のためのゲート構造体及び製造方法に関する。
【０００２】
【従来の技術】
構造体の大きさ及び作動電圧を小さくすることにより、装置密度を大きくする半導体集積回路の傾向は、ゲートとチャンネル容量結合を維持し、１〜２ｎｍ程度の厚さに近づけるため、典型的には二酸化珪素から作られた珪素電界効果（ＭＯＳ）トランジスタゲート誘電体をもたらしてきた。しかし、そのように薄い酸化物は、その酸化物を通るキャリヤーのトンネリングにより漏洩電流問題を与える。従って、一層大きな物理的厚さを可能にするため一層大きな誘電定数を有する別のゲート誘電体が提案されてきた。実際、Ｔａ２Ｏ５、（Ｂａ、Ｓｒ）ＴｉＯ３及び他の高誘電定数材料が示唆されてきているが、そのような材料は珪素との界面の安定性がよくない。
【０００３】
ウィルク（Ｗｉｌｋ）及びワランス（Ｗａｌｌａｃｅ）は、「珪素上に直接堆積したハフニウム珪酸塩ゲート誘電体の電気的性質」、７４　Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．　２８５４　（１９９９）に、珪素上に直接５ｎｍ厚のＨｆ６Ｓｉ２９Ｏ６５（Ｈｆ０．１８Ｓｉ０．８９Ｏ２）層をスパッター蒸着（５×１０−６ミリトールの圧力及び５００℃の基体温度で）すると共に、その珪酸塩誘電体上に金表面電極を蒸着することにより形成したハフニウム珪酸塩誘電体についてのキャパシタ測定値を開示している。そのようなキャパシタは低い漏洩電流、熱安定性、約１１の有効誘電定数、及び１０ＭＶ／ｃｍのブレークダウン電界を示している。
【０００４】
【発明が解決しようとする課題】
しかし、そのような高ｋ誘電体は、効果的エッチングのように珪素集積回路の大量生産では問題を有する。
【０００５】
【課題を解決するための手段】
本発明は、過酸化物及びフッ化物を添加した硝酸による珪酸塩エッチングを使用することにより、金属珪酸塩ゲート誘電体を用いた集積回路の製造を与える。
【０００６】
図面は明瞭にするため発見し易いように描かれている。
【０００７】
【発明の実施の形態】
１．概観
好ましい態様としての製造方法は、Ｈｆ０．１８Ｓｉ０．８９Ｏ２のような高ｋ誘電体材料を、硝酸及びフッ化水素酸の溶液で選択的に除去することを含んでいる。好ましい態様としての集積回路及びＭＯＳトランジスタは、前記好ましい態様の方法を用いて形成した高ｋゲート誘電体及び／又はキャパシタ誘電体を有する。
【０００８】
２．好ましい態様としての高ｋゲート誘電体を有する珪素ゲート
図１ａ〜１ｊは、珪酸塩ゲート誘電体及びポリシリコンゲートを有する電界効果トランジスタ（例えば、ＣＭＯＳ又はＢｉＣＭＯＳ）を含めた集積回路のための第一の好ましい態様としての製造方法の工程を、立断面図で例示している。この好ましい態様には、次の工程が含まれる。
【０００９】
（１）　基体
＜１００＞配向を有するｐ型珪素（又は絶縁体上の珪素）ウエーハ１０２を用いて出発し、パッド酸化物成長、窒化物蒸着、トレンチパターン、窒化物−酸化物−珪素トレンチエッチング、トレンチ表面酸化、ブランケットＡＰＣＶＤ酸化物蒸着によるトレンチ充填、エッチング−ＣＭＰ平面化、及び窒化物ストリップにより浅いトレンチ絶縁体を形成する。図１ａは、ＮＭＯＳ及びＰＭＯＳトランジスタを製造するためにトレンチ絶縁体及び場所を例示する基体の立断面図である。次に、複数回ドーパントをインプラントすることによりｎ−及びｐ−型ウエル（場合により更に、メモリーセルアレーウエル及びバイポーラ装置埋め込み層）を形成し、更にチャンネルス停止領域、突き抜け防止領域、及び閾値調節領域を形成する。これらのインプラントは、残留パッド酸化物を通して行われる。図１ｂは、マスクしたＮＭＯＳトランジスタ位置のインプラントを例示しており、同様なマスクしたインプラントが、ＰＭＯＳ位置で行われる。インプラント導入量及び深さは、周辺トランジスタと比較してメモリーセルアレートランジスタでは異なっていてもよいことに注意する。また、同じ型の高電圧及び低電圧の両方のトランジスタを形成することができ、異なったインプラント導入量及び深さを持っていてもよい。迅速な熱アニール（例えば、１０５０℃で３０秒）によりインプラントされたドーパント（例えば、硼素及び燐）を活性化し、拡散する。
【００１０】
（２）　高ｋゲート誘電体堆積
ＣＶＤ、ＡＬＤ、又はＰＶＤにより、高ｋゲート誘電体、例えば、Ｈｆ０．５５Ｓｉ０．４５Ｏ２を約７ｎｍの厚さまで堆積する。図１ｃ参照。ハフニウム珪酸塩の他の（非化学量論的）変化物を用いてもよい。即ち、ＨｆｗＳｉｘＯｙ。この珪酸塩の堆積は、約１４の有効誘電体定数を与える結果になり、従って、７ｎｍ厚の珪酸塩は、２ｎｍ厚の二酸化珪素と同等であるが、そのように薄い二酸化珪素ゲート誘電体の漏洩（トンネリング）電流は示さない。また、ハフニウム珪酸塩誘電体層は、堆積した後、窒化してもよく、酸素空位を補償してもよい。即ち、得られた誘電体材料は、一般にＨｆｗＳｉｘＯｙＮｚであり、組成は大略化学量論的であるが、容易には結晶化しない。
【００１１】
（２′）　スプリットゲートオプション
種々の集積回路は、高電圧及び低電圧の両方のトランジスタを含んでいる。しかし、ＭＯＳトランジスタは、異なる最大ソース・ドレイン電圧及びゲート・ソース電圧のような異なる作動電圧を有する。例えば、高電圧トランジスタは周辺トランジスタ又はプログラム可能なトランジスタのために用い、低電圧トランジスタは中心プロセッサー又はメモリーアレートランジスタのために用い、電力消費及び熱発生を少なくすることができる。高電圧ＭＯＳトランジスタは、ブレークダウンを起こさないようにするため、低電圧ＭＯＳトランジスタよりも厚いゲート誘電体を必要とする。種々の方法により前述の工程（２）を修正することにより、二つ以上のトランジスタゲート誘電体厚さを与えることができる。例えば、最初に薄い二酸化珪素層を成長させ、次にこの酸化物層を低電圧トランジスタのための領域内でストリップし、次に工程（２）の不動態化及び珪酸塩堆積を行って低電圧トランジスタを目的とした厚さの珪酸塩誘電体を与える。高電圧トランジスタのための領域中の珪酸塩誘電体の中の最初に成長した除去されていない酸化物が、必要な増分の誘電体厚さを与える。
【００１２】
（３）　ゲート材料堆積
処理した珪酸塩ゲート誘電体の上に厚さ１００ｎｍの無定形珪素（又はポリシリコン）ゲート材料の層を堆積する。図１ｄ参照。堆積はシランの低温分解でもよく、その低温（低い熱量）は、高ｋ誘電体材料の結晶化を避けるのに役立つ。次に、非臨界的（ｎｏｎ−ｃｒｉｔｉｃａｌ）ホトレジストマスキング及びドーパントインプランテーションにより、ｎ及びｐ型のゲート材料をＮＭＯＳ及びＰＭＯＳ領域中に夫々ドープする。図１ｅ参照（ｎｐｎバイポーラのためのポリシリコンエミッタは、ｎ型領域内にあるであろう）。金属のような別のゲート材料を、無定形珪素の代わりに堆積することもできる。
【００１３】
（４）　ゲートマスク及びエッチング
深い紫外線に敏感なホトレジストの層を回転被覆する。場合により、ホトレジスト照射中の干渉効果を少なくするため、ホトレジストの前に反射防止被覆（ＡＲＣ）層を堆積してもよい。ＡＲＣの組成及び厚さは、下のゲート材料の反射性及び照射波長により選択される。ゲート及びゲートレベル連携部のためのレティクルを通してホトレジストを照射する。照射される最小線幅は約５０ｎｍである。最後にホトレジストを現像し、もしあれば、照射ＡＲＣをストリップする。
【００１４】
ゲート及びゲートレベル連携部を形成するため、ゲート材料の異方性プラズマエッチングのためのエッチングマスクとしてパターン化したホトレジストを用いる。珪素ゲートに対しては、エッチングは二つの工程になり、第二の工程で、高ｋ珪酸塩ゲート誘電体材料に対し非常に選択的なＨＢｒ＋酸素源プラズマを用いる。もしゲートエッチングがホトレジストを腐食するならば下のＡＲＣ層が充分なエッチングマスクを与える。ゲート材料は、バイポーラ装置のためのポリシリコンエミッタも与えることができる。ゲートは高さ１００ｎｍ、長さ５０ｎｍにしてもよい（図１ｆは、ゲートの長さ方向に沿った断面図であり、ゲートはそれらの長さよりも遥かに大きな幅を有するのが典型的である）。
【００１５】
（５）　高ｋゲート誘電体エッチング
僅かにドープしたドレイン（ＬＤＤ）インプラント又はソース／ドレインインプラントの前に、高ｋゲート誘電体材料のソース／ドレイン領域上に残っていた部分を除去し、ＬＤＤ及び／又はソース／ドレインインプラント中の金属原子（即ち、Ｈｆ）の叩き出しインプランテーションが起きないようにする。これは、ＬＤＤインプラントが誘電体を通して行うことができる二酸化珪素ゲート誘電体の場合とは対照的なものである。しかし、高ｋ誘電体材料のエッチングは、ゲートポリシリコン及び絶縁（浅いトレンチ）酸化物に対しできるだけ大きな選択性をもつべきである。例えば、照射した高ｋ誘電体材料を、ＨＦ（４９％）、Ｈ２Ｏ２（３０％）、ＨＮＯ３（７０％）、及びＨ２Ｏの１：１：２０：１００の体積比を有する溶液中に５０℃で厚さに依存した時間浸漬することによりストリップする。図１ｇ参照。過剰エッチングを短くすることにより、ゲート下の横方向に生ずる高ｋゲート誘電体材料のアンダーカットが最小になる。
【００１６】
次の表は、種々の混合物についての５０℃でのエッチング速度（ｎｍ／分）を例示している。
【００１７】
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【００１８】
好ましい態様の方法では、７ｎｍ厚のＨｆ珪酸塩ゲート誘電体を５０％過剰エッチングでエッチングする。７ｎｍ珪酸塩誘電体は、約６分でストリップされるべきであり、従って、過剰エッチングは約３分になるべきである。過剰エッチングは、７ｎｍの珪酸塩誘電体がストリップされた後、絶縁トレンチ中のＴＥＯＳＣＶＤ酸化物をほぼ６５ｎｍ除去する。図１ｇ参照。エッチング溶液の温度は、１０〜６０℃の範囲で変えることができ、それに対応してエッチング速度が変動する。珪酸塩のエッチング速度は、結晶質のものよりも無定形の珪酸塩の方が大きくなるので、低エネルギーイオンインプランテーション又はプラズマ浸漬により露出された珪酸塩の無定形化は、付加的利点を与える。
【００１９】
このエッチングは、ゆっくり珪素ゲートをエッチングするが、それが珪酸塩誘電体をエッチングする速度の僅か約１／６の速度である。また、そのエッチングは、それが堆積ＴＥＯＳ酸化物をエッチングする速度のほぼ１／１０の速度で窒化珪素を除去する。従って、絶縁トレンチを窒化珪素で充填することは、トレンチ絶縁体の除去を少なくするであろう。いずれにしろ、後の誘電体堆積〔下の工程（７）参照〕は、トレンチを再び充填し、そのトレンチ充填物の幾らかの除去は許容することができる。
【００２０】
図４は、エッチング溶液の相対的組成図である。この図はＨＦ、Ｈ２Ｏ２、及びＨＮＯ３の相対的濃度を示している。水の量は丁度全合計濃度を与え、一般に低い濃度の溶液の場合、全濃度が増大すればエッチング速度も増大することを意味する。図４の中の「Ａ」で印した領域は、前述の１：１：２０：１００に類似する好ましい態様のエッチング溶液に相当する。比較的少ない硝酸を用いた別の好ましい態様のエッチング溶液が、図４の中の「Ｂ」で示した領域中に示されている。縁の濃度境界は、夫々ＨＦについては０．０５％〜５％、ＨＮＯ３については０．０５％〜４０％、Ｈ２Ｏ２については０．０５％〜３０である。
【００２１】
（６）　側壁スペーサー
スペーサー材料のブランケット等角蒸着（例えば、２０ｎｍの窒化珪素又は二酸化珪素）に続き、異方性エッチングして水平面からスペーサー材料を除去して戻すことにより、ゲート側壁（及びゲートレベル連携部）の上に側壁スペーサーを形成する。図１ｈは、工程（５）の高ｋゲート誘電体エッチングの前に形成された場合に得られた側壁スペーサーを例示している。これは、工程（５）の湿式エッチングのアンダーカット効果を少なくする幾らかの増分の高ｋゲート誘電体を与える。別法として、側壁スペーサーは、高ｋ誘電体エッチングの後に形成してもよい。
【００２２】
自己配列マスクとしてゲート＋側壁スペーサーを用いてソース／ドレイン領域を形成するようにドーパントをインプラントする。これは、ゲートに更にドーパントを追加することにもなる。前と同様に、ＰＭＯＳソース／ドレインインプラント中、ＮＭＯＳ領域上に非臨界的マスクを用い、ＮＭＯＳソース／ドレインインプラント中、ＰＭＯＳ領域上に非臨界的マスクを用いる。僅かにドープしたドレインの場合、工程（５）のゲート形成及び高ｋゲート誘電体材料エッチングの後であるが、側壁スペーサー形成の前に、第一のインプラントを用いる。
【００２３】
（７）　インターレベル誘電体及び接点
図１ｉは、第一インターレベル誘電体〔プレメタル（ｐｒｅｍｅｔａｌ）誘電体〕の堆積及びソース／ドレインに対する接点の形成後の続く構造体を例示している。集積回路の製造は、更に別のレベルの誘電体及び連携部を用いて継続する。インターレベル誘電体は、高ｋゲート誘電体エッチングで除去されたトレンチ絶縁誘電体の部分を再充填することに注意されたい。
【００２４】
３．　金属及び珪化物ゲート材料
工程（３）で堆積したゲート材料は、金属又は金属珪化物にすることができ、Ｔｉ及びＭｏ、又はＴａＳｉ２及びＰｄ２Ｓｉのように、ＮＭＯＳ及びＰＭＯＳ装置に適した仕事関数を有する二種類の異なった材料にしてもよい。更に、ゲート（珪素ゲートを含む）は、金属又は金属珪化物でクラッドし、伝導度を増大するようにしてもよい。図２参照。
【００２５】
４．　好ましい態様としての使い捨てゲート
図３ａ〜３ｃは、好ましい態様としての高ｋゲート誘電体湿式エッチングを用いた集積回路製造の好ましい態様である使い捨てゲート法を例示している。特に、前記好ましい態様の工程（１）〜（５）に続き、基体上に形成された、ストリップして露出した高ｋゲート誘電体及びインプラントしたソース／ドレインと共にポリシリコン・ダミーゲートを有する。別法として、湿式エッチングから保護された高ｋゲート誘電体を増大するため側壁スペーサーを追加することを含んでいる。
【００２６】
ＴＥＯＳ酸化物のような２００ｎｍ厚の誘電体を堆積し、得られた構造体をＣＭＰなどにより平面化し、ポリシリコンダミーゲートの表面を露出する。図３ａは、ダミーゲート及びゲート誘電体を示し、ダミーゲートは高さ約２００ｎｍ、長さ５０ｎｍでもよい。
【００２７】
ＨＢｒ＋Ｏ２プラズマでダミーゲートをエッチング除去し、それは高ｋゲート誘電体層の所で止める。場合によりゲート誘電体をストリップし、ダミーゲート除去により残された溝の底の所に新しく７ｎｍ厚の高ｋゲート誘電体層を堆積する。これは、側壁上にほぼ７ｎｍの高ｋ誘電体材料も堆積し、最終ゲートを３５〜４０ｎｍに短くする。勿論、溝の底の所で最初のゲート誘電体層を除去するならば、最初のゲート誘電体層は二酸化珪素又は窒化珪素のようなどのような便利な誘電体材料にしてもよい。場合により、図３ｂに例示したように、高ｋゲート誘電体層の無定形化イオン衝突を行う。これは、ダミーゲート材料を堆積する前に、高ｋゲート誘電体層に処理が既に行われていたならば省略することができる。
【００２８】
次に、前記異なった金属、合金、珪化物等の一つのようなゲート材料をブランケット堆積し、溝を充填し、更に平面化した誘電体を覆う。ゲート材料は１００ｎｍの厚さでもよい。珪化物ゲートの場合には、ダミー珪素ゲートは、部分的に除去するだけでよく、残留するダミーゲートの上に直接金属を堆積し、次にダミーゲートと反応させて珪化物を形成させることに注意されたい。ＮＭＯＳ及びＰＭＯＳのための異なった珪化物ゲートを形成するため、第一金属を堆積し、次にパターン化し、そしてエッチングして第一金属をＮＭＯＳ（ＰＭＯＳ）領域から除去し、次に第二金属及び珪化物を堆積する。
【００２９】
ホトレジストを回転被覆し、パターン化して長さ２５０ｎｍのゲート表面を定め、パターン化したホトレジストを用いてゲート材料をエッチングし、Ｔ型ゲートを形成する。図３ｃ参照。
【００３０】
前述の如く継続し、インターレベルの誘電体及び連携部を形成する。
【００３１】
５．　修正
好ましい態様を、装置製造の特徴を維持しながら、高ｋ珪酸塩ゲート誘電体材料のＨＦに基づく湿式エッチングを用いて、種々のやり方で修正することができる。
【００３２】
例えば、高ｋ珪酸塩ゲート誘電体材料には、ＺｒｘＳｉ２−ｘＯ４及び種々の非化学量論性（例えば、酸素空位）及び／又は窒化物ＺｒｘＳｉ２−ｘＯｙＮｚを有する関連する化合物及び匹敵するＨｆ化合物との混合物が含まれる。
【００３３】
以上の説明に関して以下の項を開示する
（１）　（ａ）　珪酸塩ゲート誘電体層で、その上にゲートを有する誘電体層を与え、
（ｂ）　前記層の露出した部分を、ＨＦ、Ｈ２Ｏ２、及びＨＮＯ３を含有する溶液でエッチングする、
ことを行う製造方法。
（２）　（ａ）　溶液が図４の領域Ａ内の点に相当する、第１項に記載の方法。
（３）　（ｂ）　溶液が図４の領域Ｂ内の点に相当する、第１項に記載の方法。
（４）　（ａ）　溶液が１０〜６０℃の範囲の温度を有する、第１項に記載の方法。
（５）　（ａ）　珪酸塩ゲート誘電体が、Ｈｆ、Ｓｉ、Ｏ、及びＮを含む、第１項に記載の方法。
（６）　（ａ）　珪酸塩ゲート誘電体が、Ｈｆ、Ｓｉ、及びＯを含む、第１項に記載の方法。
（７）　（ａ）　珪酸塩ゲート誘電体が、Ｚｒ、Ｓｉ、Ｏ、及びＮを含む、第１項に記載の方法。
（８）　（ａ）　珪酸塩ゲート誘電体が、Ｚｒ、Ｓｉ、及びＯを含む、第１項に記載の方法。
（９）　ＨＦに基づく湿式珪酸塩ゲート誘電体エッチングを行なった、珪酸塩ゲート誘電体及び珪酸又は金属ゲートを有する、ＭＯＳＦＥＴ構造体。
【図面の簡単な説明】
【図１ａ】図１ａは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図１ｂ】図１ｂは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図１ｃ】図１ｃは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図１ｄ】図１ｄは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図１ｅ】図１ｅは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図１ｆ】図１ｆは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図１ｇ】図１ｇは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図１ｈ】図１ｈは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図１ｉ】図１ｉは、好ましい態様の集積回路製造方法の一工程を示す立断面図である。
【図２】図２は、別の好ましい態様を示す断面図である。
【図３ａ】図３ａは、別の好ましい態様の方法の一工程を示す立断面図である。
【図３ｂ】図３ｂは、別の好ましい態様の方法の一工程を示す立断面図である。
【図３ｃ】図３ｃは、別の好ましい態様の方法の一工程を示す立断面図である。
【図４】図４は、組成図である。
【図１ａ】
2004072094.tif 000004
【図１ｂ】
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【図１ｃ】
2004072094.tif 000006
【図１ｄ】
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【図１ｅ】
2004072094.tif 000008
【図１ｆ】
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【図１ｇ】
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【図１ｈ】
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【図１ｉ】
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【図２】
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【図３ａ】
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【図３ｂ】
2004072094.tif 000015
【図３ｃ】
2004072094.tif 000016
【図４】
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