(57)【要約】【課題】マスク製造プロセスのばらつきに起因する誤差を排除できるプロセスモデル作成方法と、それを含むマスクパターン設計方法、マスクおよび半導体装置の製造方法を提供する。【解決手段】設計したテストパターンをテストマスクに形成し、テストマスク上のテストパターンの測長結果をもとに再作成されたテストパターンの設計データと、テストマスクの露光を含むプロセスにより転写されたパターンの測長結果とを合わせ込むプロセスモデル作成方法、それを用いてパターンを補正するマスクパターン設計方法、それを用いてマスクパターンが設計されたマスク、およびそのマスクをリソグラフィ工程に用いる半導体装置の製造方法。【選択図】  図２
2004157160.tif 000002
【特許請求の範囲】
【請求項１】
マスクパターンの設計データを入力データとして、前記マスクパターンが露光を含む所定のプロセスにより転写されるパターンを予測するシミュレーションのプロセスモデルを作成する方法であって、
前記マスクパターンの一部を選択および／または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、
前記テストパターンが形成されたテストマスクを作製する工程と、
前記テストマスクに形成された前記テストパターンを測長する工程と、
前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、
前記所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、
前記サンプルに転写された前記テストパターンを測長する工程と、
再作成された前記テストパターンデータを入力データとして前記シミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、
前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記シミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程とを有する
プロセスモデル作成方法。
【請求項２】
前記所定のプロセスは、前記マスクパターンが形成されたマスクまたは前記テストパターンが形成された前記テストマスクを介してレジストに露光を行う工程と、
前記レジストを現像する工程と、
前記レジストをマスクとするエッチングにより、前記レジストの下地を加工する工程と、
前記レジストを除去する工程とを含む
請求項１記載のプロセスモデル作成方法。
【請求項３】
マスクに形成されるマスクパターンの設計方法であって、
前記マスクパターンの一部を選択および／または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、
前記テストパターンが形成されたテストマスクを作製する工程と、
前記テストマスクに形成された前記テストパターンを測長する工程と、
前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、
露光を含む所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、
前記サンプルに転写された前記テストパターンを測長する工程と、
再作成された前記テストパターンデータを入力データとして第１のシミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、
前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記第１のシミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程と、
前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる第２のシミュレーションを行い、前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
互いに補正量が異なる複数の条件で前記マスクパターンを補正し、補正された前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる前記第２のシミュレーションを行い、補正された前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
前記第２のシミュレーションの結果から、転写されるパターンが前記マスクパターンの設計データに最も近くなるような最適補正量を決定する工程と、
前記マスクパターンを前記最適補正量で補正する工程とを有する
マスクパターン設計方法。
【請求項４】
前記所定のプロセスは、前記マスクパターンが形成されたマスクまたは前記テストパターンが形成された前記テストマスクを介してレジストに露光を行う工程と、
前記レジストを現像する工程と、
前記レジストをマスクとするエッチングにより、前記レジストの下地を加工する工程と、
前記レジストを除去する工程とを含む
請求項３記載のマスクパターン設計方法。
【請求項５】
所定のマスクパターンで光または荷電粒子線の透過部が形成されたマスクであって、
前記マスクパターンは、前記マスクパターンの一部を選択および／または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、
前記テストパターンが形成されたテストマスクを作製する工程と、
前記テストマスクに形成された前記テストパターンを測長する工程と、
前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、
露光を含む所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、
前記サンプルに転写された前記テストパターンを測長する工程と、
再作成された前記テストパターンデータを入力データとして第１のシミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、
前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記第１のシミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程と、
前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる第２のシミュレーションを行い、前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
互いに補正量が異なる複数の条件で前記マスクパターンを補正し、補正された前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる前記第２のシミュレーションを行い、補正された前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
前記第２のシミュレーションの結果から、転写されるパターンが前記マスクパターンの設計データに最も近くなるような最適補正量を決定する工程と、
前記マスクパターンを前記最適補正量で補正する工程とを有する設計方法によって設計されている
マスク。
【請求項６】
前記マスクは、前記透過部を光が透過するフォトマスクである
請求項５記載のマスク。
【請求項７】
前記マスクパターンの補正は光近接効果補正を含む
請求項６記載のマスク。
【請求項８】
所定のマスクパターンで光または荷電粒子線の透過部が形成されたマスクを介してレジストに露光を行う工程を含む半導体装置の製造方法であって、
前記マスクパターンは、前記マスクパターンの一部を選択および／または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、
前記テストパターンが形成されたテストマスクを作製する工程と、
前記テストマスクに形成された前記テストパターンを測長する工程と、
前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、
露光を含む所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、
前記サンプルに転写された前記テストパターンを測長する工程と、
再作成された前記テストパターンデータを入力データとして第１のシミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、
前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記第１のシミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程と、
前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる第２のシミュレーションを行い、前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
互いに補正量が異なる複数の条件で前記マスクパターンを補正し、補正された前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる前記第２のシミュレーションを行い、補正された前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、
前記第２のシミュレーションの結果から、転写されるパターンが前記マスクパターンの設計データに最も近くなるような最適補正量を決定する工程と、
前記マスクパターンを前記最適補正量で補正する工程とを有する設計方法によって設計されている
半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リソグラフィに用いられるマスクと、マスクに形成されるマスクパターンの設計方法と、マスクパターン設計におけるシミュレーション工程で用いられるプロセスモデルの作成方法と、マスクを用いたリソグラフィを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、半導体装置の製造工程においては、半導体基板上に半導体素子用のパターンを形成するために、主に光リソグラフィ技術を用いている。光リソグラフィに用いられるフォトマスクは、透明領域と遮光領域からなるパターンが形成された露光用原板である。縮小率が１：１でないフォトマスクは特にレチクルとも呼ばれる。
【０００３】
光リソグラフィではフォトマスクのレイアウトパターン（マスクパターン）を、レジストと呼ばれる感光性樹脂が塗布されたウェハー上に、例えば縮小投影露光装置により転写する。フォトマスクを介して露光されたレジストを現像することにより、所定のレジストパターンが得られる。
【０００４】
これまでの光リソグラフィ技術においては、主に露光装置の開発、特に投影レンズ系の開口数（ＮＡ）を高くすることにより、半導体素子の微細化への対応が図られてきた。レーリー（Ｒａｙｌｅｉｇｈ）の式として知られているように、限界解像度Ｒ（解像できる限界の微細レイアウトパターンの寸法）とＮＡには、次式（１）の関係がある。ＮＡを大きくするほど限界解像度は小さくなり、高い解像度が得られる。
Ｒ＝Ｋ１  ×λ／ＮＡ  ・・・（１）
（Ｋ１  はレジストの性能などのプロセスに依存する定数）
【０００５】
露光装置の高ＮＡ化により解像力は向上するが、逆に焦点深度（焦点位置のずれが許容される範囲）は減少するため、焦点深度の観点から更なる微細化が困難となってきた。焦点深度ＤＯＦとＮＡには、次式（２）の関係がある。ＮＡを大きくする程焦点深度は狭くなり、わずかな焦点位置のずれも許容できなくなる。
ＤＯＦ＝Ｋ２  ×λ／ＮＡ２    ・・・（２）
（Ｋ２  はプロセスに依存する定数）
【０００６】
そこで、様々な超解像手法が検討されるようになってきた。一般に、超解像手法とは照明光学系、フォトマスク、および投影レンズ系瞳面における透過率および位相を制御することにより、結像面での光強度分布を改善する手法である。照明光学系の最適化により解像特性を向上させる超解像手法として、変形照明法がある。
【０００７】
また、フォトマスク側の改善による超解像手法として、位相シフトマスクの使用が挙げられる。例えば、ハーフトーン式位相シフトマスクは製造およびマスクパターンの設計が他の位相シフトマスクに比較して容易であり、注目されている。ハーフトーン式位相シフトマスクでは、通常のバイナリマスクの遮光膜を酸化窒化クロム等からなる透過率４〜１０％程度の半透明膜に替えて、半透明膜の透過光とその周辺の透明領域の透過光に１８０度の位相差を生じさせる。
【０００８】
ハーフトーン方式位相シフトマスクにおいては、透明領域と半透明領域の境界部で位相の１８０度異なった光同士の干渉により光強度が低下し、光強度分布が急峻となる。但し、このように透明領域と半透明領域の境界付近で光強度が低下することから、所望のレジストパターンの寸法を得るためには、透明領域の寸法を大きくする補正（マスクバイアス）が必要になる。
【０００９】
解像限界近くのパターン形成においては、光近接効果（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｅｆｆｅｃｔ）の影響が顕著になる。この光近接効果とは、パターンが周辺のパターンの影響を受け、形状および寸法が変化する現象である。そこで、この光近接効果を考慮した光近接効果補正（ＯＰＣ；Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）手法が、上記のような超解像技術に加えて、盛んに検討されるようになってきている。
【００１０】
ＯＰＣ手法では、予めマスクパターンを変形させておくことにより所望のレジストパターンを形成する。ＯＰＣ手法の例として、単純にマスクパターンのサイズを変える方法（マスクバイアス）や、マスクパターンの一部のサイズを変える方法（ジョグ）があり、マスクバイアスとジョグは区別される。
【００１１】
他のＯＰＣ手法の例としては、レイアウトパターンの角に解像限界以下の微細パターンを配置する方法（ハットおよびセルフなど）が挙げられる。ＯＰＣでのマスク補正量は、自身のパターン寸法、形状と周辺のレイアウトパターンに依存して決まる。マスク補正量を、実際にテストパターンを転写して作成したサンプルでの実測結果を元に、演算装置（計算機、シミュレータ）を用いてシミュレーションした結果から求める手法は、モデルベースＯＰＣと呼ばれる。
【００１２】
半導体装置の製造プロセスのシミュレーション（プロセスシミュレーション）は、半導体装置を実際に製造せずに、リソグラフィプロセス、イオン注入プロセス、不純物拡散プロセスなどの各プロセスを演算装置でシミュレーションし、各部分の形状や不純物の濃度分布などを予測するものである。
【００１３】
このようなプロセスシミュレーションによれば、フォトマスクに形成されたマスクパターンをウェハー上のレジストに露光し、現像により得られたレジストパターンをマスクとして、ウェハーにエッチングを行ったとき、ウェハーに形成されるパターンを設計データから予測できる。
【００１４】
モデルベースＯＰＣでは、演算装置に入力された設計データに対して、ウェハー（またはウェハー上に形成された導電層や絶縁層上であるが、以下、簡略化のためサンプル用のウェハー、導電層または絶縁層を単にウェハーとする。）に形成されるパターンがシミュレーションされる。マスク補正量を変化させた複数の設計データに対してシミュレーションを行い、シミュレーション結果と本来の設計データが最も近づくときのマスク補正量が、最適補正量と決定される。
【００１５】
演算装置に入力する設計データは、通常、ＧＤＳＩＩデータ（米国カルマ社が提案したマスクパターンデータの標準的な表現形式で表された設計データ）である。決定されたマスク補正量は、演算装置を用いて設計データに付加される。従来のモデルベースＯＰＣのシミュレーションに用いられるプロセスモデルは、以下のように作成される。従来のプロセスモデル作成方法を、図１１のフローチャートを参照して説明する。
【００１６】
ステップ１（ＳＴ１）
テストパターンのレイアウトデータ（ＧＤＳＩＩデータ）を作成する。テストパターンは、半導体デバイスの設計回路中に存在する様々な形状および大きさのレイアウトパターンを代表しうる単純化されたパターンの集合体である。テストパターンを作成する上では、設計上許可されるパターンを規定するデザインルールを考慮する。作成されたテストパターンで、テストマスクを作製する。
【００１７】
ステップ２（ＳＴ２）
現行プロセスによるサンプル作製を行う。まず、サンプル作製用のウェハー上にレジストを塗布し、テストマスクを介してレジストに露光する。レジストを現像し、テストパターンが転写されたレジストパターンを形成する。次に、レジストパターンをマスクとして、ウェハーにエッチングを行い、ウェハーにテストパターンを転写してから、レジストを除去する。以下、テストパターンが転写されたウェハーをサンプルと呼ぶ。
【００１８】
ステップ３（ＳＴ３）
ステップ２でサンプルに転写されたテストパターンの測長を行う。測長には例えば走査型電子顕微鏡（ＳＥＭ）などを用いる。
【００１９】
ステップ４（ＳＴ４）
シミュレータに入力する条件ファイルを作成する。条件ファイルの項目としては、例えば、テストパターンのレイアウトデータ（ＧＤＳＩＩデータ）、サンプルで測定されたテストパターンの座標および寸法、あるいは露光装置の設定等が挙げられる。
【００２０】
ステップ５（ＳＴ５）
プロセスモデルを作成する。具体的には、ステップ４で作成した各種入力ファイルをシミュレータに入力し、サンプルに転写されるテストパターン（エッチング加工によって形成されるパターン）の寸法を算出するための関数であるプロセスモデルを出力する。ステップ４で作成された入力ファイルには、ステップ１で作成されたＧＤＳＩＩデータや、ステップ３で得られたサンプル上での測長結果が取り込まれている。
【００２１】
ステップ６（ＳＴ６）
ステップ５で出力されるプロセスモデルについて、ステップ３での実測結果と、作成されたプロセスモデルによるシミュレーション結果との差分（以下、フィッティング残さとする。）が、規定値に収まっているかを確認する。ここで、規定値とはプロセスに起因する製造ばらつきや、演算装置であるリソグラフィシミュレータの精度等を考慮して、予め設定されたモデルフィッティング精度のスペック（目標値）とする。
【００２２】
フィッティング残さが規定値を外れる場合にはステップ４に戻り、適宜シミュレータの入力ファイルを修正する。規定値を満たす場合にはモデルフィッティングを終了する。
【００２３】
以上のようにして作成されたモデル関数（プロセスモデル）を用いてシミュレーションを行うことにより、実際の半導体デバイス製造用のマスクパターンの転写結果を正確に算出できる。また、作成されたプロセスモデルと、本来のレイアウトデータ（ＧＤＳＩＩデータ）をシミュレータに入力すると、ＯＰＣパターンを付加したレイアウトデータが得られる。
【００２４】
【発明が解決しようとする課題】
上記のモデルベースＯＰＣでは、プロセスモデルによるシミュレーション結果をそのレイアウトパターンの実測結果と仮定して、マスク補正量が決定される。すなわち、ＯＰＣ後のパターンにフィッティング残さが含まれている。したがって、いかにフィッティング残さを減少させるか（精度の良いモデルフィッティングを行うか）が重要となる。現在、シミュレーション時の設定条件を調整することにより、実測結果とプロセスモデルのフィッティング精度の向上が図られている。
【００２５】
近年の半導体装置では高集積・高速動作が求められ、パターン線幅の微細化が進んでいる。そのため、例えば数ｎｍ程度の微小な誤差でもデバイス特性に与える影響は大きい。また、レイアウトパターン密度が異なるメモリ部とロジック部を同時に作製するなど、集積回路も複雑となっているため、マスクおよびサンプルを作製する上で、ともにプロセス技術の限界にきている。例えば、ウェハー上で数ｎｍの誤差となるようなマスクのプロセス誤差であっても、モデルフィッティングに影響を与えるようになってきている。
【００２６】
図１１に示す従来のプロセスモデル作成方法のステップ６では、実測結果とシミュレーション結果を合わせ込むことを目標とし、次式（３）で表されるフィッティング残さをモデルフィッティング精度の指標としている。
フィッティング残さ＝シミュレーション結果−実測結果  ・・・（３）
【００２７】
しかしながら、サンプル形成の実際のプロセスで起きている現象のモデリングでも完全ではなく、さらに、測定箇所の定義や測定精度といった要因により、モデルフィッティング精度には限界がある。したがって、実測結果とシミュレーション結果を完全に一致させることは困難であり、不確定な要素をいかに切り分け、高精度なＯＰＣをかけるかが課題となっている。
【００２８】
ウェハーにエッチングを行って形成されたレイアウトパターンの実測結果には、マスク製造プロセスの過程で発生したマスクの製造誤差が含まれている。一方、プロセスシミュレーションにおいては、マスクが理想的に作製されていると仮定して、本来の設計データ（ＧＤＳＩＩデータ）が入力される。すなわち、プロセスシミュレーションでは実際のマスクの製造誤差が考慮されない。
【００２９】
従来のモデルフィッティングでは、マスクの製造誤差を含まないシミュレーション結果と、マスクの製造誤差を含む実際の転写結果（実測結果）との合わせ込みが行われるため、プロセスモデルに歪みが生じ、モデルフィッティング精度が悪化する。
【００３０】
前述したように、モデルベースＯＰＣでは、ウェハーに形成されるレイアウトパターンをシミュレーションする際、最終的にウェハー上で得たいレイアウトパターンの設計データ（ＧＤＳＩＩデータ）が入力される。マスクの製造誤差を含むサンプルでの実測結果を用いて作成されたプロセスモデルによってＯＰＣをかけると、最終的な寸法制御精度が悪化する。
【００３１】
シミュレーションの条件設定、すなわちシミュレータに入力する条件ファイルを最適化してモデルフィッティング精度を向上させても、マスクの製造誤差を含むプロセスモデルの場合、所望のモデルフィッティング精度が得られない。したがって、モデルベースＯＰＣにおいて、適切なマスク補正量が求められず、所望の微細パターンを所望の寸法精度で形成することができない。
【００３２】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、マスク製造プロセスのばらつきに起因する誤差を排除して、モデルフィッティング精度を向上させることができるプロセスモデル作成方法を提供することを目的とする。
また本発明は、マスクの製造誤差が排除されたプロセスモデルを用いてシミュレーションを行い、マスクパターンの転写結果を高精度に制御できるマスクパターン設計方法を提供することを目的とする。
【００３３】
また本発明は、高精度のシミュレーションによって補正されたマスクパターンを含み、所望のレイアウトパターンを高精度に転写できるマスクを提供することを目的とする。
さらに本発明は、高精度のシミュレーションによって補正されたマスクパターンを転写し、所望の微細パターンを高精度に形成できる半導体装置の製造方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】
上記の目的を達成するため、本発明のプロセスモデル作成方法は、マスクパターンの設計データを入力データとして、前記マスクパターンが露光を含む所定のプロセスにより転写されるパターンを予測するシミュレーションのプロセスモデルを作成する方法であって、前記マスクパターンの一部を選択および／または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、前記テストパターンが形成されたテストマスクを作製する工程と、前記テストマスクに形成された前記テストパターンを測長する工程と、前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、前記所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、前記サンプルに転写された前記テストパターンを測長する工程と、再作成された前記テストパターンデータを入力データとして前記シミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記シミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程とを有することを特徴とする。
【００３５】
これにより、プロセスシミュレーションに用いるプロセスモデルの作成において、マスク製造プロセスのばらつきに起因する誤差を排除して、モデルフィッティング精度を向上させることが可能となる。
【００３６】
上記の目的を達成するため、本発明のマスクパターン設計方法は、マスクに形成されるマスクパターンの設計方法であって、前記マスクパターンの一部を選択および／または変更したテストパターンの設計データであるテストパターンデータを作成する工程と、前記テストパターンが形成されたテストマスクを作製する工程と、前記テストマスクに形成された前記テストパターンを測長する工程と、前記テストマスクでの前記テストパターンの測長結果に合致するように、前記テストパターンデータを再作成する工程と、露光を含む所定のプロセスにより前記テストマスク上の前記テストパターンを転写して、サンプルを作製する工程と、前記サンプルに転写された前記テストパターンを測長する工程と、再作成された前記テストパターンデータを入力データとして第１のシミュレーションを行い、前記所定のプロセスにより転写されるテストパターンを予測する工程と、前記サンプルでの前記テストパターンの測長結果と、再作成された前記テストパターンデータを入力データとして、転写されるテストパターンを予測する前記第１のシミュレーションの結果とが所定の誤差範囲内となるようにフィッティングを行ってプロセスモデルを作成する工程と、前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる第２のシミュレーションを行い、前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、互いに補正量が異なる複数の条件で前記マスクパターンを補正し、補正された前記マスクパターンの設計データを入力データとして、前記プロセスモデルを用いる前記第２のシミュレーションを行い、補正された前記マスクパターンが前記所定のプロセスにより転写されるパターンを予測する工程と、前記第２のシミュレーションの結果から、転写されるパターンが前記マスクパターンの設計データに最も近くなるような最適補正量を決定する工程と、前記マスクパターンを前記最適補正量で補正する工程とを有することを特徴とする。
【００３７】
これにより、例えばＯＰＣ等のマスクパターン補正を行うシミュレーションで用いられるプロセスモデルから、マスクの製造誤差を排除することが可能となる。したがって、マスクパターンの転写結果をシミュレーションにより高精度に予測して、所望の転写結果が得られるようなマスク補正量をより正確に決定することが可能となる。
【００３８】
上記の目的を達成するため、本発明のマスクは、上記の本発明のマスクパターン設計方法によって設計されたマスクパターンが形成されていることを特徴とする。これにより、所望のレイアウトパターンをリソグラフィ工程で高精度に転写することが可能となる。
【００３９】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、上記の本発明のマスクを用いたリソグラフィ工程を含むことを特徴とする。これにより、例えば半導体デバイス上に所望の微細パターンを高精度に形成することが可能となる。
【００４０】
【発明の実施の形態】
以下に、本発明のプロセスモデル作成方法、マスクパターン設計方法、マスクおよび半導体装置の製造方法の実施の形態について、図面を参照して説明する。本実施形態では、テスト用のフォトマスクであるテストマスクに形成したテストパターンの測長結果と、サンプルのウェハー上に転写・形成されたテストパターンの測長結果をもとにプロセスモデルを作成する。
【００４１】
従来は、サンプル上に形成されたテストパターンの実測結果とテストパターンの設計データとを用いて作成したプロセスモデルにより、最終的にデバイス上で所望のレイアウトパターンが得られるようにＯＰＣが施されていた。それに対して、本実施形態ではサンプル上に形成されたテストパターンの実測結果と、テストマスク上に形成されたテストパターンの測長結果を用い、テストマスクの製造誤差を考慮して作成されたプロセスモデルにより、実際のデバイス製造用のフォトマスクに対してＯＰＣを施す。
【００４２】
本実施形態では、トランジスタのゲート層を形成するためのマスクパターンにＯＰＣにより補正パターンを付加する例を説明する。ゲート層のレイアウトパターンは主にライン状の矩形から構成される。そこで、図１に示すような複数の矩形が平行に配置されたラインアンドスペース（Ｌ／Ｓ）パターン等を用いて、プロセスモデルの作成を行う。ラインアンドスペースパターンでは、線幅Ｗおよび／またはライン長手方向におけるライン端位置Ｅがシミュレーションの対象となる。図１で線幅Ｗとライン間隔Ｓとの合計をピッチＰとする。
【００４３】
図２に本実施形態のプロセスモデル作成方法のフローチャートを示す。以下、図２の各ステップを説明する。
ステップ１（ＳＴ１）
テストパターンのレイアウトデータ（ＧＤＳＩＩデータ）を作成する。テストパターンは、半導体デバイスの設計回路中に存在する様々な形状および大きさのレイアウトパターンを代表しうる単純化されたパターンの集合体である。テストパターンを作成する上では、設計上許可されるパターンを規定するデザインルールを考慮する。作成されたテストパターンで、テストマスクを作製する。
【００４４】
ステップ２（ＳＴ２）
ステップ１でテストマスクに形成されたテストパターンの測長を行う。測長には例えばＳＥＭなどを用いる。テストマスク上のパターンの測長箇所は、サンプルのウェハーに加工されるテストパターンでの測長箇所と一致させる。
【００４５】
ステップ３（ＳＴ３）
ステップ２で得られたテストマスク上のテストパターンの測長結果を用いて、シミュレータに入力するテストパターンのレイアウトデータ（ＧＤＳＩＩデータ）を再作成する。
【００４６】
ステップ４（ＳＴ４）
現行プロセスによるサンプル作製を行う。サンプルとは、テストパターンが転写されたウェハーをさす。まず、サンプル作製用のウェハー上にレジストを塗布し、テストマスクを介してレジストに露光する。レジストを現像し、テストパターンが転写されたレジストパターンを形成する。次に、レジストパターンをマスクとして、ウェハーにエッチングを行い、ウェハーにテストパターンを転写してから、レジストを除去する。
【００４７】
ステップ５（ＳＴ５）
ステップ４でサンプルに転写されたテストパターンの測長を行う。測長には例えばＳＥＭなどを用いる。
【００４８】
ステップ６（ＳＴ６）
シミュレータに入力する条件ファイルを作成する。条件ファイルの項目としては、例えば、テストパターンのレイアウトデータ（ＧＤＳＩＩデータ）や、サンプルで測定されたテストパターンの座標および寸法が挙げられる。また、ＮＡ、コヒーレンスファクターσ、露光波長λ、輪帯比εといった露光装置の設定等も条件ファイルの項目に挙げられる。
【００４９】
ステップ７（ＳＴ７）
プロセスモデルを作成する。具体的には、ステップ６で作成した各種入力ファイルをシミュレータに入力し、サンプルに転写されるテストパターン（エッチング加工によってサンプルに形成されるパターン）の寸法を算出するための関数であるプロセスモデルを出力する。ステップ６で作成された入力ファイルには、ステップ３で再作成されたＧＤＳＩＩデータや、ステップ５で得られたサンプル上での測長結果が取り込まれている。本実施形態では、このステップを第１のシミュレーションとする。
【００５０】
ステップ８（ＳＴ８）
ステップ７で出力されるプロセスモデルについて、ステップ５での実測結果と、作成されたプロセスモデルによるシミュレーション結果との差分（フィッティング残さ）が、規定値に収まっているかを確認する。ここで、規定値とはプロセスに起因する製造ばらつきや、演算装置であるリソグラフィシミュレータの精度等を考慮して、予め設定されたモデルフィッティング精度のスペック（目標値）とする。
【００５１】
規定値はパターンタイプ毎に設定される。例えば、ゲート長２５０ｎｍのときのパターンエッジ位置ずれ量（ＥＰＥ；Ｅｄｇｅ  Ｐｌａｃｅｍｅｎｔ  Ｅｒｒｏｒ）のフィッティング残さを、図１のＬ／Ｓパターンの線幅Ｗの方向（ゲート長方向）で片側につき±５ｎｍ以内と設定する。
【００５２】
ライン端間に関しては、例えば図３に示すような別のテストパターンが用いられる。図３に矢印で示すライン端間を測長箇所とし、例えばゲート長２５０ｎｍのときのライン端間のフィッティング残さを±５０ｎｍ以内と設定する。また、ライン対ライン端間に関しては、例えば図４に示すようなテストパターンが用いられる。図４に矢印で示すライン対ライン端間を測長箇所として、フィッティング残さを設定する。
【００５３】
現在、レイアウトパターン等のＧＤＳＩＩデータを用いて、ＯＰＣ等のシミュレーションを実行できる多様なツールが市販されている。このようなモデル作成ツールであるシミュレータに、再作成したＧＤＳＩＩデータとサンプルでの測長結果を含む各種入力ファイルを入力し、パターンタイプ毎にモデルフィッティングを行う。
【００５４】
フィッティング残さが規定値を外れる場合にはステップ６に戻り、適宜シミュレータの入力ファイルを修正する。規定値を満たす場合にはモデルフィッティングを終了する。
【００５５】
以上のようにして作成されたモデル関数（プロセスモデル）を用いてシミュレーションを行うことにより、実際の半導体デバイス製造用のマスクパターンの転写結果を正確に算出できる。また、作成されたプロセスモデルと、本来のレイアウトデータ（ＧＤＳＩＩデータ）をシミュレータに入力すると、ＯＰＣパターンを付加したレイアウトデータが得られる。
【００５６】
本実施形態では、第１のシミュレーションによって作成されたプロセスモデルを用いるシミュレーションを、第２のシミュレーションとする。したがって、上記の実際の半導体デバイス製造用のマスクパターンの転写結果の予測や、ＯＰＣ処理は第２のシミュレーションを含む。第２のシミュレーションには、市販のシミュレータを用いることができる。
【００５７】
ＯＰＣ処理では、レイアウトパターンを補正した設計データを入力データとして、第２のシミュレーションを行う。入力データでレイアウトパターンの補正量を様々に変化させ、第２のシミュレーションにより算出される転写結果の中から、所望の転写結果（本来の設計データに最も近いパターン）が得られるときの補正量を算出する。これを最適補正量とし、最適補正量でレイアウトパターンを補正することにより、ＯＰＣを最適化する。
【００５８】
図５および図６は、上記の本実施形態のマスクパターン設計方法を示す概略図である。図５はプロセスモデル作成工程を示し、図６はＯＰＣ工程を示す。
図５に示すプロセスモデル作成工程では、（ａ）のテストマスク１に形成されたテストパターン２が、（ｂ）の転写プロセスによって（ｃ）のサンプル用ウェハー３に転写される。
【００５９】
一方、（ｄ）のテストマスク１の測長結果から再作成された設計データと、各種設定ファイル４を、（ｅ）の第１のシミュレータ５に入力する。第１のシミュレータ５は（ｆ）の転写結果を予測する。（ｃ）のサンプルでの実測結果と（ｆ）のシミュレーション結果との合わせ込みにより、マスクの製造誤差を含むプロセスモデル６が出力される（第１のシミュレーション）。
【００６０】
図６に示すＯＰＣ工程では、（ａ）の実際の半導体デバイス製造用のマスクパターン７の設計データを、第１のシミュレータ５に入力する。第１のシミュレータ５は図５に示す一連の工程で作成されたプロセスモデル６を用いて、（ｂ）の転写結果８を予測する（第２のシミュレーション）。プロセスモデル６を用いる第２のシミュレータ９に（ｂ）の転写結果８を入力することにより、ＯＰＣの最適化が行われ、（ｃ）の補正されたマスクパターン１０が出力される。
【００６１】
次に、プロセスモデル作成時にツール内部で行われる処理内容について、具体例を説明する。図７は、図１の丸で囲まれた部分を拡大したものである。図７のＡは設計データでのパターン、Ｂはテストマスクの測長結果、Ｃはサンプルの測長結果をそれぞれ示す。
【００６２】
なお、マスクでの測長結果Ｂはウェハー上でのサイズに換算されているものとする。例えば、縮小投影露光装置の場合には、テストマスクの測長結果に縮小率をかけると、ウェハー上でのサイズに換算される。図７に示すように、設計データのパターンＡとマスク測長結果Ｂとサンプル測長結果Ｃのエッジは一致しないことが多い。
【００６３】
図８は、図７の丸で囲まれた部分をさらに拡大したものである。図８においてウェハー上でエッチング加工後に得たい形状である設計パターン（図７のＡ）のエッジをｘ１とする。また、マスクでの測長結果をウェハー上でのサイズに換算したパターン（図７のＢ）のエッジをｘ２とし、サンプルで実測されたパターン（図７のＣ）のエッジをｘ３とする。
【００６４】
図８のＩ（ｘ３−ｘ１）は従来のプロセスモデル作成方法でのＥＰＥを示し、ＩＩ（ｘ３−ｘ２）は本実施形態のプロセスモデル作成方法でのＥＰＥを示す。理想的にはｘ１とｘ２は一致するが、マスクの作製時にプロセス固有のばらつきが生じるため、ｘ１とｘ２は一致しないことが多い。このｘ１とｘ２のずれがプロセスモデルの歪みとなり、モデルフィッティング精度を悪化させる要因となり得る。
【００６５】
従来のプロセスモデル作成方法によれば、サンプルで実測されたレイアウトパターンのエッジｘ３は、設計データのレイアウトパターンでのエッジｘ１の関数ｆとして表される。すなわち、次式（４）の関係がある。
ｆ（ｘ１）＝ｘ３  ・・・（４）
【００６６】
式（４）のプロセスモデルｆ（ｘ１）はマスク製造プロセスでの誤差を内包している。すなわち、テストマスクでない実際のデバイス製造用のマスクにおいても、テストマスクでのｘ２の誤差が再現されたときのみ、上記のモデルが成立する。したがって、例えばマスクが本来の設計データ通り、エッジがｘ１となるように作製された場合であっても、ＯＰＣでの補正精度が悪化するという矛盾が生じる。
【００６７】
それに対し、本実施形態のプロセスモデル作成方法では、サンプルで実測されたパターンのエッジｘ３が、マスクで実測されたパターンのエッジｘ２の関数ｇとして表される。すなわち、次式（５）の関係がある。
ｇ（ｘ２）＝ｘ３  ・・・（５）
これにより、マスク製造プロセスで生じる誤差の影響が排除される。
【００６８】
上記の本実施形態におけるモデルフィッティング精度を示す。図９は、本実施形態と同様にゲート長を２５０ｎｍ、ＥＰＥを図１のＬ／Ｓパターンの線幅Ｗの方向（ゲート長方向）で±５ｎｍと設定し、従来の方法により作成されたプロセスモデルのフィッティング精度を示す。一方、図１０は本実施形態により作成されたプロセスモデルのフィッティング精度を示す。
【００６９】
図９および図１０において、ａはサンプルでの実測結果を示す。また、ｂはシミュレーション結果（プロセスのシミュレーション結果、すなわち第１のシミュレーションの結果）を示す。ｃは式（３）で表されるフィッティング残さを示す。サンプルでの実測結果ａおよびシミュレーション結果ｂは左側の縦軸（図１の線幅Ｗ（ｎｍ））で表し、フィッティング残さは右側の縦軸で表す。
【００７０】
図９に示すように、従来の方法によれば、ピッチによってはフィッティング残さが±５ｎｍ以内にならない。それに対し、図１０ではピッチによらずフィッティング残さが±５ｎｍ以内となる。図９および図１０を比較するとわかるように、本実施形態のプロセスモデル作成方法によれば、フィッティング残さを低減できる。
【００７１】
本実施形態のマスクパターン補正方法によれば、上記の方法で作成されたプロセスモデルを用いたシミュレーション（第２のシミュレーション）を行い、ウェハー上に形成されるレイアウトパターンが本来の設計データに最も近くなるようにマスク補正量を決定する。したがって、高精度なＯＰＣにより補正パターンが作成される。
【００７２】
本実施形態のマスクには、上記の本実施形態のマスクパターン設計方法によって設計されたマスクパターンが形成される。これにより、所望のレイアウトパターンをリソグラフィ工程で高精度に転写することが可能となる。
また、本実施形態の半導体装置の製造方法は、本実施形態のマスクを用いたフォトリソグラフィ工程を含む。これにより、半導体デバイス上に所望の微細パターンを高精度に形成することが可能となる。
【００７３】
本発明のプロセスモデル作成方法、マスクパターン設計方法、マスクおよび半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、本発明のプロセスモデル作成方法で作成されたプロセスモデルは、シミュレーションに基づくモデルベースＯＰＣだけでなく、ルールに基づき補正パターンを発生させるルールベースＯＰＣとモデルベースＯＰＣとを組み合わせたものに用いることも可能である。
【００７４】
また、図３に示すライン端間の補正用のテストパターンや、図４に示すライン対ライン端間の補正用のテストパターン、あるいは他のテストパターンについても、上記のＬ／Ｓパターンの場合と同様の手順でプロセスモデルを作成できる。
【００７５】
さらに、本発明のマスクは位相シフトマスク、バイナリマスク等のフォトマスクに限定されず、例えば電子線リソグラフィやイオンビームリソグラフィのような荷電粒子線リソグラフィ用マスクや、Ｘ線リソグラフィ用マスクであってもよい。また、本発明のプロセスモデル作成方法やマスクパターン設計方法をフォトマスク以外のマスクパターン設計に適用し、ＯＰＣ以外のパターン補正を行ってもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００７６】
【発明の効果】
本発明のプロセスモデル作成方法によれば、マスク製造プロセスのばらつきに起因する誤差を排除して、モデルフィッティング精度を向上させることができる。本発明のマスクパターン設計方法によれば、マスクの製造誤差が排除されたプロセスモデルを用いてシミュレーションを行い、マスクパターンの転写結果を高精度に制御できる。
【００７７】
本発明のマスクによれば、マスクパターンが高精度のシミュレーションによって補正されることから、所望のレイアウトパターンを高精度に転写できる。本発明の半導体装置の製造方法によれば、高精度のシミュレーションによって補正されたマスクパターンを転写し、所望の微細パターンを高精度に形成できる。
【図面の簡単な説明】
【図１】図１は本発明のプロセスモデル作成方法の実施形態に係るＬ／Ｓパターンを示す図である。
【図２】図２は本発明のプロセスモデル作成方法を示すフローチャートである。
【図３】図３は本発明のプロセスモデル作成方法を適用できるテストパターンの一例を示す図である。
【図４】図４は本発明のプロセスモデル作成方法を適用できるテストパターンの他の例を示す図である。
【図５】図５は本発明のマスクパターン設計方法のプロセスモデル作成工程を示す概略図である。
【図６】図６は本発明のマスクパターン設計方法のＯＰＣ工程を示す概略図である。
【図７】図７は図１の一部を拡大した図である。
【図８】図８は図７の一部を拡大した図である。
【図９】図９は本発明の実施形態に係るプロセスモデル作成方法のモデルフィッティング精度の比較例であり、従来のプロセスモデル作成方法のモデルフィッティング精度を示す図である。
【図１０】図１０は本発明の実施形態に係るプロセスモデル作成方法のモデルフィッティング精度を示す図である。
【図１１】図１１は従来のプロセスモデル作成方法を示すフローチャートである。
【符号の説明】
Ｗ…線幅、Ｅ…ライン端、Ｐ…ピッチ、１…テストマスク、２…テストパターン、３…ウェハー、４…ファイル、５…第１のシミュレータ、６…プロセスモデル、７…デバイス製造用のマスクパターン、８…マスクパターン７の転写結果、９……第２のシミュレータ、１０…補正されたマスクパターン、Ａ…設計データでのパターン、Ｂ…マスクでの測長結果、Ｃ…サンプルでの測長結果、Ｉ…従来の方法でのＥＰＥ、ＩＩ…本発明の方法でのＥＰＥ。
【図１】
2004157160.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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