(57)【要約】【課題】従来のように別の出力端子を新たに配置することなく、クロックスキューの影響により誤動作を起こすことを防止する。【解決手段】スキャン機能付きフリップフロップ回路１２０のスキャン入力端子ＳＩにその入力端を接続して、クロック信号ＣＬＫがハイレベル区間でのみデータを取り込み、ロウレベル区間でその取り込んだデータを保持するラッチ回路１０３を設けたので、後段のフリップフロップ回路１０１に入力されるクロック信号ＣＬＫが、前段のフリップフロップ回路１００に入力されるクロック信号ＣＬＫに対して遅延している場合でも、誤動作することなく、スキャンテスト回路が正常な動作を行う。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
データ入力信号およびスキャン入力信号の何れか一方の信号をクロック信号のタイミングに応じて取り込んで保持すると共に、この保持した一方の信号を出力するスキャン機能付きフリップフロップ回路の前段側に、
クロック信号のタイミングに応じてスキャン入力信号を取り込んで保持すると共に、この保持したスキャン入力信号を出力する保持回路が設けられているスキャン機能付きフリップフロップ回路。
【請求項２】
スキャンイネーブル信号に応じて、前記データ入力信号と前記保持回路からのスキャン入力信号とを切り替えて前記一方の信号を出力するセレクタ手段が設けられている請求項１記載のスキャン機能付きフリップフロップ回路。
【請求項３】
前記セレクタ手段の出力端に、クロック信号のロウレベルおよびハイレベルのうちの一方区間で入力された信号を取り込み、該一方区間で取り込んだデータをその他方区間で保持するマスターラッチ回路が接続され、該マスターラッチ回路の出力端に、クロック信号のロウレベルおよびハイレベルのうちの他方区間で入力された信号を取り込み、該他方区間で取り込んだデータをその一方区間で保持するスレーブラッチ回路が接続されている請求項２記載のスキャン機能付きフリップフロップ回路。
【請求項４】
請求項１〜３の何れかに記載のスキャン機能付きフリップフロップ回路が複数接続されてスキャンパスが構成されているスキャンテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、近年、大規模化および複雑化しているシステムＬＳＩなどにおいてテスト容易化設計のために用いられるスキャン機能を有するスキャン機能付きフリップフロップ回路およびそれを用いたスキャンテスト回路に関する。
【０００２】
【従来の技術】
近年、例えば携帯型電話機や携帯型情報端末機器などの通信機能を有する電子機器の普及に伴って、これらの電子機器に使用されているＬＳＩの小型化、高速化、低消費電力化に対する要求が急速に高まっている。このような要求により、半導体製造技術において微細化が進み、一つのＬＳＩに集積される回路の規模が飛躍的に増大している。その結果、ＬＳＩ内部に組み込まれた全ての機能を外部からテストすることが非常に困難になってきており、この状況に対応するため、様々なテスト容易化設計技術（ＤＦＴ：Ｄｅｓｉｇｎ　Ｆｏｒ　Ｔｅｓｔａｂｉｌｉｔｙ）が開発されている。
【０００３】
このようなテスト容易化設計技術の一つとして、ＬＳＩの故障検出率を向上させるために用いられているスキャンテスト回路がある。スキャンテスト回路は、既存のフリップフロップ回路にスキャン機能を設けて接続し、シフトレジスタ構成としたものである。そのテスト時には、テスト信号（スキャン入力信号）を入力してスキャンパスを通って出力された信号を検出することによって、スキャンパスによって分断された論理回路部分（順序回路接続）をテストすることができる。
【０００４】
しかしながら、上述したように半導体製造技術の微細化に伴って、回路全体の遅延に占める配線遅延の割合が増大するため、クロックスキュー（クロック信号の位相ずれ）や最小パス遅延、最大パス遅延などの整合性を図ることが困難となり、回路を正常に動作させるためには、レイアウト時に遅延素子を挿入したり、駆動素子のドライブ能力を向上させるなどといった措置が必要になっている。
【０００５】
特に、スキャンテスト回路に関しては、その構成がシフトレジスタと同等であるため、その最小パス遅延は、次段のフリップフロップ回路のクロックスキューを考慮したホールド時間を満たす必要がある。
【０００６】
以下に、従来の一般的なスキャンテスト回路の構成およびその問題点について説明する。
【０００７】
図３は、従来のスキャン機能付きフリップフロップ回路３２０の構成を示す回路図である。
【０００８】
図３において、このスキャン機能付きフリップフロップ回路３２０は、クロックバッファ３０２、マルチプレクサ３０３、マスターラッチ回路３００およびスレーブラッチ回路３０１を有している。
【０００９】
クロックバッファ３０２はインバータ３１１，３１２を有しており、クロック信号ＣＬＫを入力してクロック信号ＣＫおよび反転クロック信号ＣＫＮを出力するようにしている。
【００１０】
マルチプレクサ３０３は、スキャンイネーブル信号ＳＥに応じて、通常動作時には入力データ信号Ｄを、スキャン動作時にはスキャン入力信号ＳＩを選択出力する。
【００１１】
マスターラッチ回路３００は、クロックドインバータ３０４，３０６とインバータ３０５とを有しており、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間で入力データを取り込み、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間では取り込んだデータを保持する。
【００１２】
スレーブラッチ回路３０１は、クロックドインバータ３０７，３０９とインバータ３０８とを有しており、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間でマスターラッチ回路３００からの出力信号を取り込み、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間では取り込んだデータを保持する。スレーブラッチ回路３０１からの出力は、データ出力信号Ｑとして出力されると共にインバータ３１０を介して反転データ出力信号ＱＮとして出力される。
【００１３】
ここで、このように構成された従来のスキャン機能付きフリップフロップ回路３２０を用いてスキャンテスト回路を構成した場合の問題点について説明する。
【００１４】
図４（ａ）は、上記図３に示すフリップフロップ回路３２０を用いて構成したスキャンテスト回路４００の構成を示すブロック図である。
【００１５】
図４（ａ）において、このスキャンテスト回路４００は、スキャン機能付きフリップフロップ回路（上記スキャン機能付きフリップフロップ回路３２０にて構成されている）４０１，４０２と、通常動作の際に使用される組み合わせ回路４０３とを有している。実際には、スキャン機能付きフリップフロップ回路４０１の前段、およびスキャン機能付きフリップフロップ回路４０２の後段にも、同様の回路が接続されてスキャンパスが構成されており、スキャン動作（スキャンイネーブル信号ＳＥがハイレベル）の際には、これらがシフトレジスタと同様に動作することになる。スキャン動作時には、組み合わせ回路４０３からの出力はスキャン機能付きフリップフロップ回路４０２のデータ入力端子Ｄから取り込まれないため、組み合わせ回路４０３の動作はスキャンテストに影響を与えない。
【００１６】
ここで、ＣＬＫ＿ａはスキャン機能付きフリップフロップ回路４０１に入力されるクロック信号であり、ＣＬＫ＿ｂはスキャン機能付きフリップフロップ回路４０２に入力されるクロック信号である。また、ＳＩ＿ａはスキャン機能付きフリップフロップ回路４０１に入力されるスキャン入力信号であり、Ｑ＿ａおよびＳＩ＿ｂは、スキャン機能付きフリップフロップ回路４０１から出力されるスキャン出力信号およびスキャン機能付きフリップフロップ回路４０２に入力されるスキャン入力信号である。Ｑ＿ｂはスキャン機能付きフリップフロップ回路４０２から出力されるスキャン出力信号である。ここでは、両スキャン機能付きフリップフロップ回路４０１，４０２に入力されるスキャンイネーブル信号ＳＥはハイレベルで、このスキャンテスト回路４００はスキャン入力信号が選択されてスキャン動作をする。
【００１７】
図４（ｂ）は、上記図４（ａ）に示すスキャンテスト回路４００の一動作例を示すタイミングチャートである。
【００１８】
図４（ｂ）に示すように、クロックスキューの影響により、後段のスキャン機能付きフリップフロップ回路４０２のクロック信号ＣＬＫ＿ｂが前段のスキャン機能付きフリップフロップ回路４０１のクロック信号ＣＬＫ＿ａから遅延して位相がずれた状態で入力されている。このため、例えばクロック信号ＣＬＫ＿ａの立ち上がり時刻４ａにおいてスキャン機能付きフリップフロップ回路４０１から出力されたデータＤ２が、クロック信号ＣＬＫ＿ｂの立ち上がり時刻４ｂ以前（Ｔ４１の期間）に後段のスキャン機能付きフリップフロップ回路４０２に入力されると、クロック信号ＣＬＫ＿ｂがロウレベルである期間Ｔ４１にマスターラッチ回路３００（図３参照）によってデータＤ２が取り込まれるため、クロック信号ＣＬＫ＿ｂの立ち上がり時刻４ｂから立ち下がり時刻（クロック信号ＣＬＫ＿ｂのハイレベル期間）にマスターラッチ回路３００から出力されるデータＤ２がスレーブラッチ回路３０１によって取り込まれる。その結果、本来であれば、時刻４ｂにおいてスキャン機能付きフリップフロップ回路４０２からデータＤ１が出力されるべきであるにも関わらず、データＤ２が出力されてしまい、スキャンテスト回路が誤動作を起こすことになる。
【００１９】
このような誤動作を防ぐために、従来から、前段のスキャン機能付きフリップフロップ回路４０１の出力端に遅延素子を挿入するなどといった方法も用いられているが、回路の大規模化および微細化が進むにつれて、配線遅延も含めた回路遅延の見積もりが困難となり、レイアウト時に大量の遅延素子を挿入する必要が生じ、回路規模や消費電力を増大させてしまうという問題があった。
【００２０】
この問題を解決するために、特開平１０−１７７０６０号公報には、スキャン機能付きフリップフロップ回路の内部にラッチ回路を設けることにより、データ出力信号をクロック信号の１／２クロック遅延させて、スキャンアウト信号として出力することにより、誤動作を防ぐようにしたスキャンテスト回路が開示されている。
【００２１】
図５は、上記特開平１０−１７７０６０号公報に開示されている従来のスキャン機能付きフリップフロップ回路５２０の構成を示す回路図である。
【００２２】
図５において、このフリップフロップ回路５２０は、マスターラッチ回路５００、スレーブラッチ回路５０１、クロックバッファ５０２、ラッチ回路５０３およびマルチプレクサ５０４を有している。
【００２３】
クロックバッファ５０２はインバータ５１５，５１６を有しており、クロック信号ＣＬＫを入力してクロック信号ＣＫおよび反転クロック信号ＣＫＮを出力する。
【００２４】
マルチプレクサ５０４は、スキャンイネーブル信号ＳＥに応じて、通常動作時には入力データ信号Ｄを、スキャン動作時にはスキャン入力信号ＳＩを選択出力する。
【００２５】
マスターラッチ回路５００はクロックドインバータ５０５，５０７とインバータ５０６とを有しており、クロック信号ＣＬＫのロウレベル区間で入力データを取り込み、そのハイレベル区間では取り込んだデータを保持する。
【００２６】
スレーブラッチ回路５０１はクロックドインバータ５０８，５１０とインバータ５０９とを有しており、クロック信号ＣＬＫのハイレベル区間でマスターラッチ回路５００からの出力信号を取り込み、クロック信号ＣＬＫのロウレベル区間では取り込んだデータを保持する。スレーブラッチ回路５０１からの出力は、データ出力信号Ｑとして出力されると共にインバータ５１１を介して反転データ出力信号ＱＮとして出力される。
【００２７】
ラッチ回路５０３はクロックドインバータ５１２，５１４とインバータ５１３とを有しており、クロック信号ＣＬＫのロウレベル区間でスレーブラッチ回路５０１からの出力信号を取り込み、クロック信号ＣＬＫのハイレベル区間では取り込んだデータを保持するため、データ出力信号Ｑを１／２クロック時間分遅延させた信号がスキャンアウト信号ＳＯとして出力される。
【００２８】
このように、フリップフロップ回路５２０のスキャンアウト信号ＳＯを用いてスキャンテスト回路を構成することにより、スキャンアウト信号ＳＯが、データ出力信号Ｑに対して、１／２クロック時間分だけ遅延して出力される。このため、図４に示すようなクロックスキューの影響によってスキャンテスト回路が誤動作を起こすことを防ぐことができる。
【００２９】
【発明が解決しようとする課題】
しかしながら、図３に示すフリップフロップ回路３２０においては、スキャン動作時および通常動作時の何れの場合にも、データ出力用の出力端子Ｑが用いられているのに対して、特開平１０−１７７０６０号公報に開示されているフリップフロップ回路５２０では、スキャン動作のためにスキャンデータ出力用の出力端子ＳＯを新たに用意する必要がある。このため、スキャン機能付きフリップフロップ回路の出力端子として出力端子Ｑのみが設けられた既存の回路設計レイアウト上で、スキャン機能付きフリップフロップ回路をフリップフロップ回路５２０と置き換えることはできない。その結果、回路設計レイアウトを新たに作製・修正する必要があり、作業に手間がかかる。また、データ出力用の出力端子Ｑの配線およびスキャンデータ出力用の出力端子ＳＯの配線という２本の配線が必要となり、スキャン機能付きフリップフロップ回路間の配置・配線時の配線混雑度が増し、回路設計レイアウトの自由度が低くなる。
【００３０】
本発明は、上記従来の問題を解決するもので、従来のように別の出力端子を新たに配置することなく、クロックスキューの影響により誤動作を起こすことを防止できるスキャン機能付きフリップフロップ回路およびスキャンテスト回路を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明のスキャン機能付きフリップフロップ回路は、データ入力信号およびスキャン入力信号の何れか一方の信号をクロック信号のタイミングに応じて取り込んで保持すると共に、この保持した一方の信号を出力するスキャン機能付きフリップフロップ回路の前段側に、クロック信号のタイミングに応じてスキャン入力信号を取り込んで保持すると共に、この保持したスキャン入力信号を出力する保持回路が設けられており、そのことにより上記目的が達成される。
【００３２】
また、好ましくは、本発明のスキャン機能付きフリップフロップ回路において、スキャンイネーブル信号に応じて、データ入力信号と、保持回路からのスキャン入力信号とを切り替えて前記一方の信号を出力するセレクタ手段が設けられている。
【００３３】
さらに、好ましくは、本発明のスキャン機能付きフリップフロップ回路において、セレクタ手段の出力端に、クロック信号のロウレベルおよびハイレベルのうちの一方区間で入力された信号を取り込み、この一方区間で取り込んだデータをその他方区間で保持するマスターラッチ回路が接続され、マスターラッチ回路の出力端に、クロック信号のロウレベルおよびハイレベルのうちの他方区間で入力された信号を取り込み、他方区間で取り込んだデータをその一方区間で保持するスレーブラッチ回路が接続されている。
【００３４】
本発明のスキャンテスト回路は、請求項１〜３の何れかに記載のスキャン機能付きフリップフロップ回路が複数接続されてスキャンパスが構成されており、そのことにより上記目的が達成される。
【００３５】
上記構成により、以下、本発明の作用について説明する。
【００３６】
本発明においては、スキャン機能付きフリップフロップ回路のマスターラッチ回路の前段側に、クロック信号のタイミングに応じてスキャン入力信号を取り込んで保持すると共に、保持したスキャン入力信号を出力する保持回路を設けている。このようなスキャン機能付きフリップフロップ回路を複数接続してスキャンパス（シフトレジスタ）構成とする。後段のスキャン機能付きフリップフロップ回路のマスターラッチ回路に正しいデータが入力されるようにその保持回路にてタイミングを調整しているため、クロックスキューの影響により誤動作を起こすことが防止される。
【００３７】
即ち、クロックスキューによって後段のスキャン機能付きフリップフロップ回路に供給されるクロック信号が前段のスキャン機能付きフリップフロップ回路に供給されるクロック信号から遅延して、後段のスキャン機能付きフリップフロップ回路に供給されるクロック信号の立ち上がり時に前段のスキャン機能付きフリップフロップ回路から次のデータが出力されても、後段のスキャン機能付きフリップフロップ回路では、保持回路によって、一つ前のクロック信号の立ち上がり時から立ち下がり時の期間（一つ前のハイレベル期間）に前段のスキャン機能付きフリップフロップ回路から出力されているデータ（正確なデータ）が取り込まれ、その正確なデータが一つ前のクロック信号の立ち下がり時から立ち上がり時の期間（一つ前のロウレベル期間）に保持されている。保持回路からの出力信号は、マスターラッチ回路およびスレーブラッチ回路を通って１クロック分遅延して出力されるので、クロック信号の立ち上がり時から立ち下がり時の期間に、正確なデータを出力することができる。これによって、従来のようにクロックスキューの影響によりスキャンテスト回路が誤動作を起こすことはない。
【００３８】
【発明の実施の形態】
以下に、本発明のスキャン機能付きフリップフロップ回路の実施形態について図面を参照しながら説明する。
【００３９】
図１は、本発明のスキャン機能付きフリップフロップ回路１２０における一実施形態の構成を示す回路図である。
【００４０】
図１において、このスキャン機能付きフリップフロップ回路１２０は、マスターラッチ回路１００、スレーブラッチ回路１０１、クロックバッファ１０２、保持回路であるラッチ回路１０３およびセレクタ手段としてのマルチプレクサ１０７を有している。
【００４１】
クロックバッファ１０２は、直列接続されたインバータ１１５，１１６を有しており、クロック信号ＣＬＫが入力されてクロック信号ＣＫおよび反転クロック信号ＣＫＮを出力する。
【００４２】
ラッチ回路１０３は、クロックドインバータ１０４，１０６とインバータ１０５とを有しており、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間でスキャン入力信号端子からのスキャン入力信号ＳＩを取り込み、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間ではそのハイレベル（Ｈｉｇｈ）区間で取り込んだデータを保持する。
【００４３】
マルチプレクサ１０７はスキャンイネーブル信号ＳＥに応じて、通常動作時には入力データ信号端子からの入力データ信号Ｄを、スキャン動作時にはラッチ回路１０３からの出力信号（スキャン入力信号ＳＩ）を選択出力する。
【００４４】
マスターラッチ回路１００はクロックドインバータ１０８，１１０とインバータ１０９とを有しており、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間でマルチプレクサ１０７からのデータを取り込み、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間ではその取り込んだデータを保持する。
【００４５】
スレーブラッチ回路１０１は、クロックドインバータ１１１，１１３とインバータ１１２とを有しており、クロック信号ＣＬＫのハイレベル（Ｈｉｇｈ）区間でマスターラッチ回路１００からの出力信号を取り込み、クロック信号ＣＬＫのロウレベル（Ｌｏｗ）区間ではその取り込んだデータを保持する。スレーブラッチ回路１０１からの出力は、データ出力信号Ｑとして出力されると共にインバータ１１４を介して反転データ出力信号ＱＮとしても出力される。
【００４６】
図２（ａ）は、図１のフリップフロップ回路１２０を用いて構成したスキャンテスト回路２００の構成を示すブロック図である。
【００４７】
図２（ａ）において、このスキャンテスト回路２００は、スキャン機能付きフリップフロップ回路２０１，２０２（上記スキャン機能付きフリップフロップ回路１２０にて構成されている）と、通常動作の際に使用される組み合わせ回路２０３とを有している。実際には、スキャン機能付きフリップフロップ回路２０１の前段側およびスキャン機能付きフリップフロップ回路２０２の後段側にも、同様の回路が接続されてスキャンパス構成とされており、スキャン動作（スキャンイネーブル信号ＳＥが例えばハイレベル）の際には、これらがシフトレジスタと同様に動作することになる。スキャン動作時には、組み合わせ回路２０３からの出力は、内部のマルチプレクサ１０７の選択動作によってスキャン機能付きフリップフロップ回路２０２のデータ入力端子Ｄから取り込まれないため、組み合わせ回路２０３の動作はスキャンテストに影響を与えない。また、通常動作時（スキャンイネーブル信号ＳＥが例えばロウレベル）の際には、前段側のフリップフロップ２０１のデータ入力端子Ｄから取り込まれたデータは、組み合わせ回路２０３を通って後段側のフリップフロップ２０２のデータ入力端子Ｄから取り込まれて出力される。
【００４８】
図２（ｂ）は、図２（ａ）のスキャンテスト回路２００の一動作例を示すタイミングチャートである。
【００４９】
図２（ａ）において、ＣＬＫ＿ａはスキャン機能付きフリップフロップ回路２０１に入力されるクロック信号であり、ＣＬＫ＿ｂはスキャン機能付きフリップフロップ回路２０２に入力されるクロック信号である。また、ＳＩ＿ａはスキャン機能付きフリップフロップ回路２０１に入力されるスキャン入力信号であり、Ｑ＿ａおよびＳＩ＿ｂは、スキャン機能付きフリップフロップ回路２０１から出力されるスキャン出力信号およびスキャン機能付きフリップフロップ回路２０２に入力されるスキャン入力信号であり、Ｑ＿ｂはスキャン機能付きフリップフロップ回路２０２から出力されるスキャン出力信号である。ここでは、両スキャン機能付きフリップフロップ回路２０１，２０２に入力されるスキャンイネーブル信号ＳＥはハイレベルであり、このとき、スキャンテスト回路２００はスキャン動作をしているものとする。
【００５０】
図２（ｂ）に示すように、上記図４（ｂ）の場合と同様に、クロックスキューの影響により、後段のスキャン機能付きフリップフロップ回路２０２のクロック信号ＣＬＫ＿ｂが前段のスキャン機能付きフリップフロップ回路２０１のクロック信号ＣＬＫ＿ａから位相ずれを起こして遅延して入力されている。しかしながら、クロック信号ＣＬＫ＿ａに対してクロック信号ＣＬＫ＿ｂが遅延しても、スキャンテスト回路（スキャンパス）は正確に動作している。その理由について以下に説明する。
【００５１】
例えばクロック信号ＣＬＫ＿ｂの立ち上がり時刻２ｆにおいては、前段のスキャン機能付きフリップフロップ回路２０１からの出力データＤ３が既に後段のスキャン機能付きフリップフロップ回路２０２のスキャン入力信号ＳＩ＿ｂとして入力されているが、スキャン機能付きフリップフロップ回路２０２では、ラッチ回路１０３によってクロック信号ＣＬＫ＿ｂのハイレベル（Ｈｉｇｈ）区間２ｂ〜２ｄで入力されたデータＤ２を取り込み、クロック信号ＣＬＫ＿ｂのロウレベル（Ｌｏｗ）区間２ｄ〜２ｆではその取り込まれたデータＤ２を保持すると共に、その保持されたデータＤ２を出力する。マスターラッチ回路１００およびスレーブラッチ回路１０１を通って、時刻２ｆでの出力データＱ＿ｂとしてデータＤ２が出力される。
【００５２】
このようにして、本実施形態のスキャン機能付きフリップフロップ回路１２０を用いてスキャンテスト回路２００を構成することにより、クロックスキューの影響を受けることなく、正確にデータをシフトさせることができる。したがって、クロック信号の遅延にばらつきが存在しても、従来のようにスキャンパス上に大量の遅延素子を挿入することなく、正常な動作を保証するスキャンテスト回路を得ることができる。
【００５３】
【発明の効果】
以上のように、本発明によれば、クロックスキュー（クロック信号の位相ずれ）の影響によって、前段のフリップフロップ回路よりも後段のフリップフロップ回路にクロック信号が遅延して入力された場合でも、正確に所望のデータを取り込んで出力することができる。また、端子配置は従来のように別の出力端子を新たに配置することなく、従来から用いられていたスキャン機能付きフリップフロップ回路と同一であるため、既存の回路設計レイアウト上で、従来のスキャン機能付きフリップフロップ回路と置き換えることができ、回路設計レイアウトを修正する必要がない。
【００５４】
また、本発明のスキャン機能付きフリップフロップ回路を用いてスキャンパスを構成することによって、クロックスキューの影響を受けずにスキャン動作を行うことができ、従来のようにスキャンパス上に大量の遅延素子を挿入する必要がないため、回路規模を削減することができる。また、通常動作時およびスキャン動作時でデータ出力端子を別に設ける必要が無いため、スキャン出力用端子を設けた従来のスキャン機能付きフリップフロップ回路と比較して、配線混雑度の削減を図ることができる。
【図面の簡単な説明】
【図１】本発明のスキャン機能付きフリップフロップ回路１２０における一実施形態の構成を示す回路図である。
【図２】（ａ）は、図１のフリップフロップ回路を用いて構成したスキャンテスト回路の構成を示すブロック図、（ｂ）は、（ａ）のスキャンテスト回路の一動作例を示すタイミングチャートである。
【図３】従来のスキャン機能付きフリップフロップ回路３２０の構成を示す回路図である。
【図４】（ａ）は図３のフリップフロップ回路を用いて構成したスキャンテスト回路の構成を示すブロック図、（ｂ）は（ａ）のスキャンテスト回路の一動作例を示すタイミングチャートである。
【図５】従来のスキャン機能付きフリップフロップ回路の他の構成例を示す回路図である。
【符号の説明】
１００　　マスターラッチ回路
１０１　　スレーブラッチ回路
１０２　　クロックバッファ
１０３　　ラッチ回路（保持回路）
１０４，１０６，１０８，１１０，１１１，１１３　　クロックドインバータ
１０５，１０９，１１２，１１５，１１６　　インバータ
１０７　　マルチプレクサ（セレクタ回路）
１２０　　スキャン機能付きフリップフロップ回路
２０１，２０２　　スキャン機能付きフリップフロップ回路
【図１】
2004037264.tif 000003
【図２】
2004037264.tif 000004
【図３】
2004037264.tif 000005
【図４】
2004037264.tif 000006
【図５】
2004037264.tif 000007