(57)【要約】【課題】ＳＴＩ形成過程におけるＣＭＰ工程において、実素子領域上、もしくはダミーパターン領域上の分離酸化膜１３を除去する際に、スクラッチ等が発生する。このスクラッチ等により、実素子領域表面に傷がつき、欠陥が発生することを防止する。【解決手段】ダミーパターン幅寸法２００が、実素子領域１０６における溝深さ２０１の４倍以上、またはダミーパターンの縦寸法２０２がダミーパターン幅寸法２００の３倍以上であるダミーパターンを提供する。その結果、研磨の際にスクラッチ等の発生を抑えることが出来る。さらに、実素子領域１０６上とダミーパターン領域１０５上の段差緩和に必要な研磨時間の差を短縮するため、歩留まりの低下を抑えつつ、生産効率を向上させる半導体装置の製造方法を提供することが出来る。【選択図】  図１
2004265989.tif 000002
【特許請求の範囲】
【請求項１】
基板上に素子分離領域を形成する工程において、
前記基板上にパターンマスクを形成する工程と、
前記マスクを用いて実素子領域とダミーパターン領域にそれぞれ溝を形成する工程と、
前記溝内部に絶縁膜を堆積する工程と、
前記溝内部からはみ出した前記絶縁膜を除去し、基板上に前記素子分離領域を形成する工程とを備え、
前記ダミーパターン領域におけるダミーパターンの幅寸法が、前記溝深さの４倍より小さいことを特徴とする、半導体装置の製造方法。
【請求項２】
前記ダミーパターンの形状が長方形であり、
前記長方形の短辺が前記ダミーパターンの幅寸法であり、
前記長方形の長辺が前記幅寸法の３倍以上の長さを有していることを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダミーパターンの幅寸法が、１．０μｍ以下であることを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項４】
前記ダミーパターン領域の基板上における占有率が、１５〜８０％であることを特徴とする、請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にＳＴＩ構造及びＳＴＩの形成方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、素子分離方法にシャロートレンチアイソレーション（ＳＴＩ）が採用されている。
【０００３】
特に素子分離領域が大きい場合は、ＳＴＩ−ＣＭＰ工程におけるディッシングが問題となるため、アクティブ以外の領域に、ダミーパターンを形成する方法が用いられる。例えば、特許文献１に記載されているような方法がある。
【０００４】
具体的には、図５（ａ）に示すように、単結晶シリコン等からなる半導体基板１２上に下敷き酸化膜１４を形成し、さらに窒化膜１５を形成する。その後、本番パターン９とダミーパターン１１とのアクティブ領域を除く領域の窒化膜１５を選択的にエッチング除去した後、窒化膜１５にマスクを用いて半導体基板１２をエッチングすることによりトレンチ１６を形成する。次いで、トレンチ１６内を埋め込んで全面にＨＤＰ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化膜から成る分離酸化膜１３ａを堆積した後、所定のパターン寸法より大きいアクティブ領域の分離酸化膜１３ａをエッチングするためのレジストパターン１７を分離酸化膜１３ａ上に形成する。このレジストパターン１７は、対象となるアクティブ領域より、例えばアンダーサイシングして形成する。
【０００５】
その後、図５（ｂ）に示すように、レジストパターン１７をマスクとして分離酸化膜１３ａを窒化膜１５に到達するまでエッチングして開口する。これにより、比較的広いアクティブ領域、即ち大きなダミーパターン１１および比較的広い本番パターン９の領域上の分離酸化膜１３ａは中央部が開口され端部１３ｂのみが残存する。なお、微細本番パターン９上に形成されるＨＤＰ酸化膜１３ｃは図に示すように小さな三角形状となり、例えば、ＤＲＡＭ部のメモリセルなど、微細本番パターン９の密集領域においても、小さな三角形状の多数のＨＤＰ酸化膜１３ｃが密集する状態となる。
【０００６】
続いて、図５（ｃ）に示すように、ＣＭＰ法により分離酸化膜１３ａを研磨して窒化膜１５上の分離酸化膜１３ａを除去してトレンチ１６内のみに残存させ、トレンチ型分離酸化膜１３を形成する。
【０００７】
最後に、窒化膜１５、下敷き酸化膜１４を順次ウェットエッチングにより除去して、素子分離が完成する。
【０００８】
【特許文献１】
特開２００１−１７６９５９号公報（段落番号００１５〜００１６）
【０００９】
【発明が解決しようとする課題】
しかし従来技術においては、図５（ｂ）の工程において、図４（ａ）に示すような角１７が形成される場合がある。その場合に、図５（ｃ）に示す１３ａを研磨する工程において、図５（ｂ）に示す１３ｂ、１３ｃも同時に除去すると、この角１７が折れ、図４（ｂ）に示すように、表面上に傷１８を付ける場合がある。また、高集積化に伴い形成するＳＴＩの幅だけでなく、隣り合うＳＴＩ間の距離が狭くなるため、図４（ａ）に示す分離酸化膜１３ａが小さくなり、ＣＭＰ工程においてスクラッチを形成しやすくなる。その結果、図４（ｂ）に示すように、ＣＭＰ工程を経て平坦化する際に、角１７やＳＴＩ領域間の分離酸化膜１３が折れてスクラッチとなり、これが実素子領域にも転がって表面に傷をつけて欠陥が発生する。
【００１０】
そこで本発明は、ダミーパターンの最小寸法を制御することにより、スクラッチの発生を防ぐと共に、研磨時間を短縮して効率化を可能とする、半導体装置およびその製造方法を提供する。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明では、基板上に素子分離領域を形成する工程において、基板上にレジストを塗布しマスクを形成する工程と、マスクを用いて実素子領域とダミーパターン領域にそれぞれ溝を形成する工程と、溝内部に絶縁膜を堆積する工程と、溝内部からはみ出した絶縁膜を除去し、基板上に素子分離領域を形成する工程とを備え、ダミーパターン領域におけるダミーパターンの幅寸法が、溝深さの４倍より小さいことを特徴とする、半導体装置の製造方法を提供する。
【００１２】
その結果、実素子領域とダミーパターン領域上に堆積される絶縁膜量のばらつきを抑えることができるため、スクラッチの発生を抑制することが出来る。また、堆積される絶縁膜量自体を抑えることが出来るため、ＳＴＩ埋め込み時の研磨時間を短縮することが出来る。よって、歩留まりの低下を抑えつつ、生産効率を向上させる半導体装置の製造方法を提供することが出来る。
【００１３】
【発明の実施の形態】
本発明の実施形態について、以下図面を参照しながら説明する。
【００１４】
まず、図１（ａ）に示すように、基板１０１上にＰｏｌｙ−Ｓｉ膜１０２とＳｉＮ膜１０３を堆積する。
【００１５】
次に、図１（ｂ）に示すように、実素子領域１０６及びダミーパターン領域１０５に分離酸化膜を形成するためのレジストパターン１０４を形成する。ここで、ダミーパターン領域１０５形成用レジストは、従来のような大きなパターンではなく、大きなパターンを小分けにしたダミーパターン領域１０５の構造にする。本実施形態においては、このダミーパターン領域１０５の形状をコントロールする点に特徴があり、本発明において効果をもたらす点である。ダミーパターン領域１０５の形状については、後程詳述する。
【００１６】
その後、図１（ｃ）に示すように、レジストパターン１０４をマスクとして、ドライエッチングにより素子分離用の溝を有する実素子領域１０６、及びダミーパターン領域１０５を形成する。
【００１７】
続いて、図１（ｄ）に示すように、ＨＤＰ−ＣＶＤ法を用いて素子分離用の溝及びダミーパターン内に絶縁膜１０７、例えばＳｉＯ２膜を埋め込む。ここで、先の工程において実素子領域１０６の形状に合わせてダミーパターン領域１０５の形状をコントロールしてあるので、ＨＤＰ−ＣＶＤ条件を調整するというシンプルな方法により、実素子領域１０６上に堆積される絶縁膜１０７の膜厚とダミーパターン領域１０５上に堆積される絶縁膜１０７の膜厚をほぼ等しい膜厚で形成することが出来る。例えば、適したＨＤＰ−ＣＶＤ条件として、ＲＦ  Ｐｏｗｅｒは２ｋＷ〜５ｋＷ、Ｂｉａｓ  Ｐｏｗｅｒは１ｋＷ〜３ｋＷ、ＳｉＨ４の供給量は３０ｓｃｃｍ〜５０ｓｃｃｍ、供給ガスＯ２の供給量は５０ｓｃｃｍ〜１００ｓｃｃｍ程度に設定することが望ましい。
【００１８】
次に、図１（ｅ）に示すように、実素子領域１０６上及びダミーパターン領域１０５上の余分な絶縁膜１０７をＣＭＰによる研磨により除去し、実素子領域１０６の溝に完全に絶縁膜１０７を埋め込み、ＳＴＩを完成する。
【００１９】
ここで、本発明の特徴である、ダミーパターン領域１０５に形成する各ダミーパターン形状について図面を参照しながら説明する。
【００２０】
本発明は、ある面積のダミーパターン領域１０５内でダミーパターンを小分けし、各ダミーパターンの配置を行うことにより、各ダミーパターン上に堆積される絶縁膜１０７の持つ強度を保ちつつ、ダミーパターン領域１０５上に堆積される絶縁膜１０７の量を抑えることが出来る点に特徴がある。ここで、堆積される絶縁膜１０７にある程度強度が必要となるのは、ダミーパターン領域１０５などの上にある絶縁膜１０７の強度があまりに弱いと、ＣＭＰ工程においてダミーパターン領域１０５上にある絶縁膜１０７が少ずつ順に研磨されるのではなく、ある程度の大きさをもった塊として除去されてしまい、それが研磨工程時に傷を発生させる原因となるからである。
【００２１】
まず、各ダミーパターン自体の大きさのコントロールについて説明する。図２（ａ）は、ダミーパターンの断面形状を示したものであり、ダミーパターンの幅２００、溝の深さを２０１とする。
【００２２】
ここで図２（ｂ）に示すように、ダミーパターン領域１０５上に堆積された絶縁膜１０７の研磨時間は、ダミーパターン幅寸法２００と溝深さ２０１の比に依存する。
【００２３】
具体的には、図２（ｂ）は横軸にダミーパターン幅寸法２００と溝深さ２０１の比を、縦軸に絶縁膜１０７の研磨時間を示している。このグラフより、ダミ−パターン幅寸法２００と溝深さ２０１の比が特に４以下と小さくなる程、絶縁膜１０７の研磨に要する時間が少なくなることが分かる。例えば、従来の小分けにしていないダミーパターンを用いる場合には、２４０ｓｅｃ程度の研磨時間が必要となる。
【００２４】
一方、本発明のようにダミーパターン領域１０５を小分けにし、小分けにした各ダミーパターンの幅寸法が溝深さの４倍以下になると、図２（ｂ）の左部分のグラフからわかるように、急激に研磨時間は減少し、例えば研磨終了までにかかる時間が１３０ｓｅｃ程度と短縮される。
【００２５】
したがって、ダミ−パターンの幅寸法２００とトレンチの溝深さ２０１の比が４以下となると、短時間で絶縁膜１０７の研磨を完了することが出来るため、ダミーパターン領域１０５上と実素子領域１０６上に堆積された絶縁膜１０７を研磨するのに要する時間の差自体も、大変小さくなる。つまり、ダミーパターンの最小幅寸法２００は溝深さ２０１に依存し、特にダミーパターン幅寸法２００を、パターン中最小の溝深さ２０１の４倍以下になるように設定することが望ましい。その結果、どの溝深さに対しても４倍以下の幅を有するダミーパターンを形成することが出来、堆積される絶縁膜１０７の総量を抑制することが出来る。
【００２６】
次に、ダミーパターンの形状及び配置について図面を参照しながら説明する。
【００２７】
図３（ａ）は、ダミーパターン領域１０５の一部のダミーパターンを上面から見た図であり、絶縁膜１０７上にダミーパターンが配置され、この隣り合うダミーパターン間の横の距離を２０４、縦の距離を２０３とする。また、ダミーパターン自体の横幅寸法はダミーパターンの幅寸法２００に該当し、ダミーパターンの長さについてはダミーパターンの縦寸法２０２とする。
【００２８】
絶縁膜１０７の研磨工程において、実素子領域１０６上に堆積されている絶縁膜１０７上や、絶縁膜１０７表面から突出しているダミーパターン上の絶縁膜１０７上に研磨圧力が集中し、他の箇所より強い圧力が、突出しているパターン上に付加される。この比較的強い研磨圧力によって、溝からはみ出した実素子領域１０６上の絶縁膜１０７や、ダミーパターン上の絶縁膜１０７が、順に上から研磨されるのではなく研磨途中に折れてしまい、ある程度の大きさを持った塊が発生する場合がある。このような塊はＣＭＰ工程においてはスクラッチとなり、平坦化の際に基板上に傷等を付ける原因となる。この現象は、特に実素子領域よりも基板上に占める割合の多いダミーパターン領域において顕著である。そこで、ダミーパターン上に堆積される絶縁膜１０７は、ある程度強度を有している必要がある。
【００２９】
具体的には、ダミーパターンを上面から見た場合の形状が、正方形では無く長方形であることが望ましい。長方形の方が、縦と横の長さが違う分、研磨時に各方向から加わる力に対して均一でない抵抗力を有しており、同じ面積のもので比較すると、正方形より研磨時の膜強度が高いためである。なお、ダミーパターンの縦寸法２０２の長さが、ダミーパターンの幅寸法２００の３倍以上の長さであることが望ましい。このようなパターン配置を行えば、実素子領域のパターンの配置に合わせてダミーパターンの占有率を、例えば１５〜８０％と変化させる場合においても、研磨時のばらつきを抑えることが出来る。
【００３０】
また、ダミーパターンの幅寸法を制御することによって、ＣＭＰ工程における平坦化特性、段差緩和特性を向上させることが出来る。
【００３１】
図３（ｂ）は、横軸に絶縁膜１０７の研磨時間、縦軸にダミーパターンの高さを取り、両者の関係を示している。ここで、本発明の方法で形成されたダミーパターンは、素子分離領域の面積に対してダミーパターンの総面積比率、つまり占有率として７８％を有している場合を、従来方法で形成されたダミーパターンは占有率が６０％である場合を示している。本発明のダミーパターンのように占有率が７８％と高くても、ダミーパターンの幅寸法２００が１．０μｍ以下、例えば０．７５μｍと小さく、またダミーパターンの高さが例えば２００ｎｍと低ければ、研磨にかかる総時間は短く、たとえ従来の方法によって形成されたダミーパターンの占有率が低くても、ダミーパターンの幅寸法２００が例えば３．０μｍ、５．０μｍ、７．０μｍと大きく、またダミーパターンの高さが例えば２５０ｎｍと高ければ、研磨時間は長くなることが分かる。なお、ダミーパターンの幅寸法２００としては、１．０μｍ以下であることが望ましい。
【００３２】
以上本実施形態によると、実素子領域とダミーパターン領域上に堆積される絶縁膜量のばらつきを抑え、かつ研磨に適したダミーパターンを形成することができるため、スクラッチの発生を抑制することが出来る。また、ダミーパターン上に堆積される絶縁膜量自体を抑えることが出来るため、堆積された絶縁膜の研磨時間を短縮することが出来る。よって、歩留まりの低下を抑えつつ、生産効率を向上させる半導体装置の製造方法を提供することが出来る。
【００３３】
【発明の効果】
本発明によると、ダミーパターン幅寸法２００が実素子領域１０６における溝深さ２０１の４倍以上、またはダミーパターンの縦寸法２０２がダミーパターン幅寸法２００の３倍以上であり、好ましくはダミーパターンの幅寸法２００が１．０μｍ以下であるダミーパターンを提供する。その結果、ダミーパターンの占有率が６０％以上ある場合においても、リバースエッチを用いることなく、またスクラッチの発生を抑制しつつ、均一なＳＴＩを形成することが出来る。
【００３４】
つまり、ダミーパターンを必要とする領域において、ダミーパターンの占有率に依存する研磨時間を考慮することなく、短時間で研磨を行うことが出来るため、研磨時のストッパー膜であるＳｉＮ膜１０３の過剰な研磨を抑制するため、さまざまな寸法を持つ実素子領域１０６のＳＴＩ高さのばらつきを抑制することが出来る。また、パターンの占有率によってダミーパターン配置を変更する必要がないため、半導体装置設計における自由度を保持するとともに、全体の研磨時間が短縮されることから、製造コストを低減することが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態の工程断面図
【図２】本発明の効果を示す図
【図３】本発明の効果を示す図
【図４】従来例の問題点を示す図
【図５】従来方法の工程断面図
【符号の説明】
１０１  基板
１０２  ポリシリコン膜
１０３  ＳｉＮ膜
１０４  レジストパターン
１０５  ダミーパターン領域
１０６  実素子領域
１０７  絶縁膜
２００  ダミーパターンの幅寸法
２０１  溝深さ
２０２  ダミーパターンの縦寸法
２０３  縦の間隔
２０４  横の間隔
【図１】
2004265989.tif 000003
【図２】
2004265989.tif 000004
【図３】
2004265989.tif 000005
【図４】
2004265989.tif 000006
【図５】
2004265989.tif 000007