(57)【要約】【課題】  外来の電荷の影響を抑制できる半導体装置及び半導体装置の製造方法を提供する。また、簡便、低コスト、小型、低オン抵抗及び高耐圧の半導体装置及び半導体装置の製造方法を提供する。【解決手段】  基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置において、前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を備えることを特徴とする半導体装置。【選択図】                    図１
2004319974.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置において、
前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を備えることを特徴とする半導体装置。
【請求項２】
前記半導体装置の素子の幅を前記ドリフト層の濃度に基づく幅以下にすることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記低濃度層は、前記半導体装置の素子の耐圧よりも低い電圧の前記オフ状態で前記ドリフト層全体と前記低濃度層全体とが空乏化する濃度を備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記低濃度層は、前記低濃度層の外側の絶縁物、保護材及び封止材等の電荷に基づく濃度を備えることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１電極または前記第２電極を共通化し、複数の前記ドリフト層を並列に形成することを特徴とする請求項２記載の半導体装置。
【請求項６】
前記ドリフト層を、Ｕ字形を組み合わせた形に形成することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ドリフト層を、つづら折の形に形成することを特徴とする請求項５記載の半導体装置。
【請求項８】
前記ドリフト層同士の交差点における一方の前記ドリフト層の幅を他方の前記ドリフト層の幅よりも狭くすることを特徴とする請求項５記載の半導体装置。
【請求項９】
前記ドリフト層同士の交差点に切れ込みを備えることを特徴とする請求項５記載の半導体装置。
【請求項１０】
前記ドリフト層同士の交差を互い違いに形成することを特徴とする請求項５記載の半導体装置。
【請求項１１】
基板に形成する第１電極及び第２電極と、前記第１電極側の第１活性領域と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となる第1ドリフト層と、前記第１電極側の第２活性領域と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となる第２ドリフト層とを備える半導体装置において、
前記第１ドリフト層の側面に、前記第１ドリフト層とは逆極性であって、前記オフ状態で空乏となる第１低濃度層と、
前記第２ドリフト層の側面に、前記第２ドリフト層とは逆極性であって、前記オフ状態で空乏となる第２低濃度層と、
前記第１低濃度層と前記第２低濃度層との間の絶縁物と
を備えることを特徴とする半導体装置。
【請求項１２】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるｎ型のドリフト層とを備える半導体装置において、
前記ドリフト層の外側の側面に、マイナスの電荷を有する絶縁物を備えることを特徴とする半導体装置。
【請求項１３】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるｐ型のドリフト層とを備える半導体装置において、
前記ドリフト層の外側の側面に、所定の固定電荷を有する絶縁物を備えることを特徴とする半導体装置。
【請求項１４】
基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、
前記分離溝の中をダイシングするステップ
を備えることを特徴とする半導体装置の製造方法。
【請求項１５】
前記基板は、高濃度の層と低濃度の層との張り合わせウエハであることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記分離溝を形成するステップは、高アスペクト比の気相エッチングで前記分離溝を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
前記分離溝を形成するステップは、結晶方位による面異方性のある液相エッチングで前記分離溝を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１８】
基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
欠陥及びダメージ層をエッチングし取り除くステップ、
前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、
前記分離溝の中をダイシングするステップ
を備えることを特徴とする半導体装置の製造方法。
【請求項１９】
基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、
前記分離溝を絶縁物で埋め戻すステップ
を備えることを特徴とする半導体装置の製造方法。
【請求項２０】
基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に絶縁物を形成するステップ、
前記絶縁物にマイナスの電荷を注入するステップ、
を備えることを特徴とする半導体装置の製造方法。
【請求項２１】
基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に絶縁物を形成すると共に、前記絶縁物にマイナスの電荷を注入するステップ、
を備えることを特徴とする半導体装置の製造方法。
【請求項２２】
基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、
前記分離溝の側面に所定の固有電荷を有する絶縁物を形成するステップ、
を備えることを特徴とする半導体装置の製造方法。
【請求項２３】
前記半導体装置の素子の幅は、前記ドリフト層の濃度及び前記ドリフト層の厚みで前記素子の耐圧がほぼ決まる程度に広いことを特徴とする請求項１または請求項４の何れかに記載の半導体装置。
【請求項２４】
前記低濃度層は、前記耐圧よりも十分に低い電圧の逆バイアス状態のときに、前記ドリフト層全体と前記低濃度層全体とが空乏化する濃度を備えることを特徴とする請求項２３記載の半導体装置。
【請求項２５】
前記低濃度層は、一連に蛇行し、離隔のないレイアウトに形成することを特徴とする請求項１または請求項５の何れかに記載の半導体装置。
【請求項２６】
前記レイアウトに係る分離溝を絶縁物で埋め戻し、平坦化することを特徴とする請求項２５記載の半導体装置。
【請求項２７】
前記低濃度層の外側に形成する所定の幅の絶縁物と、
所定の電荷量対耐圧特性となるように前記絶縁物の外側に堆積する電荷調整膜と
を備えることを特徴とする請求項１または請求項４の何れかに記載の半導体装置。
【請求項２８】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を形成するステップ、
前記低濃度層の外側に、保護に必要な膜幅以上の絶縁物を形成するステップ、
モニターで測定する電荷量に基づき、前記絶縁物の幅をエッチングにより削減するステップ
を備えることを特徴とする半導体装置の製造方法。
【請求項２９】
前記絶縁物を形成するステップは、ほぼ、プロセスの最悪状態に基づく幅となるように絶縁物を形成することを特徴とする請求項２８記載の半導体装置の製造方法。
【請求項３０】
基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置の製造方法において、
前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を形成するステップ、
前記低濃度層の外側に、所定の幅の絶縁物を形成するステップ、
モニターで測定する電荷量に基づき、前記絶縁物の外側に電荷調整膜を堆積するステップ
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電解効果トランジスタ（ＭＯＳＦＥＴ）、伝導度変調型ＭＯＳＦＥＴ（ＩＧＢＴ）、バイポーラトランジスタ、ダイオード等に適用可能な半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置を、図１９及び図２０を用いて説明する。図１９（Ａ）は、従来の縦型二重拡散ＭＯＳ（縦型ＤＭＯＳ）の縦断面図である。また、図１９（Ｂ）は図１９（Ａ）の素子内の厚み方向（縦方向）におけるブレークダウン直前のときの電界強度分布図である。さらに、図２０は、図１９の従来例のレイアウト図である。
【０００３】
図１９及び図２０の従来例は、ｎ型のシリコンで形成するｎ−ドリフト層１と、ｐベース層２と、ｐ＋層３と、ｎ＋層４と、ｎ＋層５と、酸化膜層６と、ゲート電極７と、ソース電極８と、ドレイン電極９と、ガードリング１０と、酸化膜層１２と、フィールドプレート１３と、ゲートパッド１４と、ソースパッド１５とから構成される。
【０００４】
そして、Ｄは素子の厚み、Ｗは素子の幅を示す。そして、素子の厚みＤの方向は縦方向で素子の幅Ｗの方向は横方向である。なお、以下で構成要素名におけるｎは、電子を多数キャリアとする要素を意味し、ｐは正孔を多数キャリアとする要素を意味し、＋は比較的高不純物濃度であることを意味し、−は比較的低不純物濃度であることを意味する。
【０００５】
また、基板の第１主面側（図１９における上側）にソース電極８（第１電極）を形成する。また、基板の第２主面側（図１９における下側）にドレイン電極９（第２電極）を形成する。そして、第１主面は第２主面の反対の面となる。
【０００６】
さらに、ｎ−ドリフト層１（ドリフト層）はｐベース層２、ｐ＋層３及びｎ＋層４を介してソース電極８（第１電極）に接続する。また、ｎ−ドリフト層１（ドリフト層）はｎ＋層５を介してドレイン電極９（第２電極）に接続する。即ち、ｎ−ドリフト層１（ドリフト層）はソース電極８（第１電極）とドレイン電極９（第２電極）との間に形成される。
【０００７】
また、素子の終端部１１は、ガードリング１０及びフィールドプレート１３を備える。さらにまた、図１９（Ａ）及び図２０の従来例に示すように、終端部は素子の周辺に大きな面積を占める。さらに、素子の耐圧が高いときは、終端部１１の占める面積も大きくなる。
【０００８】
このような図１９（Ａ）の従来例において、ゲート電極の電圧に基づき素子がオン状態となると、ｎ−ドリフト層１は導電し、ドレインからソースの向きに電流が流れる。即ち、基板に対して縦方向に電流が流れる。
【０００９】
また、ゲート電極の電圧に基づき素子がオフ状態となると、ｎ−ドリフト層１はｐベース層２との接合から空乏層が拡張し、空乏化し、耐圧を保持する。また、ドレインとソース間の電圧が大きくなると、空乏層は基板の厚みＤの方向（縦方向）に伸びる。
【００１０】
詳細には、ゲート電極７の電圧に基づき素子がオフ状態となり、ドレイン電極９とソース電極８との間が逆バイアス状態となると、ｎ−ドリフト層１はｐベース層２との接合から空乏層が拡張し、空乏化する。このことにより、素子の耐圧が維持できる。
【００１１】
そして、ｎ−ドリフト層１の電界強度は、ブレークダウン直前で図１９（Ｂ）の電界強度分布図のようになる。同図より、ｐベース層２とｎ−ドリフト層１との接合の場所で電界強度が最大となる。
【００１２】
そしてまた、図１９の従来例は、一般的に、ｎ−ドリフト層１の濃度は、素子の耐圧（ブレークダウン）のオフ状態でｎ−ドリフト層全体が空乏化するようにする。
【００１３】
また、図１９の従来例において、例えば、ｎ−ドリフト層１の濃度が３×１０１３／ｃｍ３程度で、厚みＤが５００μｍでは、耐圧４３００Ｖが得られる。
なお、図１９の従来例の素子の耐圧の値は、素子の幅Ｗをパラメータとしない。また、図１９の従来例の素子の耐圧の値は、ｎ−ドリフト層１の濃度に依存する。
【００１４】
さらに、ゲート電極の電圧に基づきオフ状態となると、ガードリング１０及びフィールドプレート１３は空乏層の横方向への拡がりを整える。そして、空乏層は側面に到達しない。
【００１５】
詳細には、ゲート電極７の電圧に基づき素子がオフ状態となり、ドレイン電極９とソース電極８との間に逆バイアスが印加されると、ガードリング１０及びフィールドプレート１３は空乏層の横方向への拡がりを整える。
【００１６】
また、他の従来の半導体装置は、ドリフト層に交互に繰り返して接合して成る多重の並列ｐｎ構造、いわゆるスーパージャンクション構造を備えるものもある（例えば、特許文献１から特許文献４参照。）。
【００１７】
このような、スーパージャンクション構造において、ドリフト層は高い不純物濃度を有し、ドリフト層の基本単位の幅は狭く形成される。
【００１８】
さらに、複数の離隔した垂直トレンチを備えるものもある（例えば、特許文献４参照。）。
【００１９】
【特許文献１】特開２０００−０４０８２２号公報
【特許文献２】特開２００１−２９８１９０号公報
【特許文献３】特開２００１−２４４４６１号公報
【特許文献４】米国特許第６６０８３５０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、このような図１９の従来例は、終端部１１に大きな面積が必要で小型化が困難という課題がある。また、オン抵抗が高いという課題がある。
【００２１】
特に、素子の耐圧が高いとき、終端部１１の面積は大きくなり、オン抵抗は高くなる。
【００２２】
例えば、ダイシングでｎ−ドリフト層１の側面を形成すると、結晶性が悪くなり、電界が集中し、耐圧が低下する。したがって、終端部１１に大きな面積が必要である。
【００２３】
詳細には、素子の側面に空乏層が達すると、電界が集中し、耐圧が低下する。このため、空乏層の拡がりを素子表面に抑え、空乏層が素子の側面に達しないようにするため、図１９の従来例は終端部１１に大きな面積が必要である。
【００２４】
さらに、特許文献１及び特許文献２等の従来の半導体装置は、多重の並列ｐｎ構造が複雑であり、高価となるという課題がある。
【００２５】
本発明の目的は、以上説明した課題を解決するものであり、簡便、低コスト、小型、低オン抵抗及び高耐圧の半導体装置及び半導体装置の製造方法を提供することにある。
【００２６】
また、本発明の目的は、外来の電荷の影響を抑制可能な半導体装置及び半導体装置の製造方法を提供することにある。
【００２７】
さらに、本発明の目的は、安定な耐圧の特性を有する半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２８】
このような目的を達成する本発明は、次の通りである。
（１）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置において、前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を備えることを特徴とする半導体装置。
【００２９】
（２）前記半導体装置の素子の幅を前記ドリフト層の濃度に基づく幅以下にすることを特徴とする（１）記載の半導体装置。
【００３０】
（３）前記低濃度層は、前記半導体装置の素子の耐圧よりも低い電圧の前記オフ状態で前記ドリフト層全体と前記低濃度層全体とが空乏化する濃度を備えることを特徴とする（２）記載の半導体装置。
【００３１】
（４）前記低濃度層は、前記低濃度層の外側の絶縁物、保護材及び封止材等の電荷に基づく濃度を備えることを特徴とする（１）記載の半導体装置。
【００３２】
（５）前記第１電極または前記第２電極を共通化し、複数の前記ドリフト層を並列に形成することを特徴とする（２）記載の半導体装置。
【００３３】
（６）前記ドリフト層を、Ｕ字形を組み合わせた形に形成することを特徴とする（５）記載の半導体装置。
【００３４】
（７）前記ドリフト層を、つづら折の形に形成することを特徴とする（５）記載の半導体装置。
【００３５】
（８）前記ドリフト層同士の交差点における一方の前記ドリフト層の幅を他方の前記ドリフト層の幅よりも狭くすることを特徴とする（５）記載の半導体装置。
【００３６】
（９）前記ドリフト層同士の交差点に切れ込みを備えることを特徴とする（５）記載の半導体装置。
【００３７】
（１０）前記ドリフト層同士の交差を互い違いに形成することを特徴とする（５）記載の半導体装置。
【００３８】
（１１）基板に形成する第１電極及び第２電極と、前記第１電極側の第１活性領域と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となる第1ドリフト層と、前記第１電極側の第２活性領域と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となる第２ドリフト層とを備える半導体装置において、前記第１ドリフト層の側面に、前記第１ドリフト層とは逆極性であって、前記オフ状態で空乏となる第１低濃度層と、前記第２ドリフト層の側面に、前記第２ドリフト層とは逆極性であって、前記オフ状態で空乏となる第２低濃度層と、前記第１低濃度層と前記第２低濃度層との間の絶縁物とを備えることを特徴とする半導体装置。
【００３９】
（１２）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるｎ型のドリフト層とを備える半導体装置において、前記ドリフト層の外側の側面に、マイナスの電荷を有する絶縁物を備えることを特徴とする半導体装置。
【００４０】
（１３）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるｐ型のドリフト層とを備える半導体装置において、前記ドリフト層の外側の側面に、所定の固定電荷を有する絶縁物を備えることを特徴とする半導体装置。
【００４１】
（１４）基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、前記分離溝の中をダイシングするステップを備えることを特徴とする半導体装置の製造方法。
【００４２】
（１５）前記基板は、高濃度の層と低濃度の層との張り合わせウエハであることを特徴とする（１４）記載の半導体装置の製造方法。
【００４３】
（１６）前記分離溝を形成するステップは、高アスペクト比の気相エッチングで前記分離溝を形成することを特徴とする（１４）記載の半導体装置の製造方法。
【００４４】
（１７）前記分離溝を形成するステップは、結晶方位による面異方性のある液相エッチングで前記分離溝を形成することを特徴とする（１４）記載の半導体装置の製造方法。
【００４５】
（１８）基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、欠陥及びダメージ層をエッチングし取り除くステップ、前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、前記分離溝の中をダイシングするステップを備えることを特徴とする半導体装置の製造方法。
【００４６】
（１９）基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、前記分離溝の側面に前記ドリフト層と反対の導電型の低濃度層を形成するステップ、前記分離溝を絶縁物で埋め戻すステップを備えることを特徴とする半導体装置の製造方法。
【００４７】
（２０）基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、前記分離溝の側面に絶縁物を形成するステップ、前記絶縁物にマイナスの電荷を注入するステップ、を備えることを特徴とする半導体装置の製造方法。
【００４８】
（２１）基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、前記分離溝の側面に絶縁物を形成すると共に、前記絶縁物にマイナスの電荷を注入するステップ、を備えることを特徴とする半導体装置の製造方法。
【００４９】
（２２）基板の主面に形成する第１電極と、前記主面の反対の面に形成する第２電極と、前記第１電極と前記第２電極との間に形成する縦型のドリフト層とを備える半導体装置の製造方法において、前記ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝を形成するステップ、前記分離溝の側面に所定の固有電荷を有する絶縁物を形成するステップ、を備えることを特徴とする半導体装置の製造方法。
【００５０】
（２３）前記半導体装置の素子の幅は、前記ドリフト層の濃度及び前記ドリフト層の厚みで前記素子の耐圧がほぼ決まる程度に広いことを特徴とする（１）または（４）の何れかに記載の半導体装置。
【００５１】
（２４）前記低濃度層は、前記耐圧よりも十分に低い電圧の逆バイアス状態のときに、前記ドリフト層全体と前記低濃度層全体とが空乏化する濃度を備えることを特徴とする請求項２３記載の半導体装置。
【００５２】
（２５）前記低濃度層は、一連に蛇行し、離隔のないレイアウトに形成することを特徴とする（１）または（５）の何れかに記載の半導体装置。
【００５３】
（２６）前記レイアウトに係る分離溝を絶縁物で埋め戻し、平坦化することを特徴とする（２５）記載の半導体装置。
【００５４】
（２７）前記低濃度層の外側に形成する所定の幅の絶縁物と、所定の電荷量対耐圧特性となるように前記絶縁物の外側に堆積する電荷調整膜とを備えることを特徴とする（１）または（４）の何れかに記載の半導体装置。
【００５５】
（２８）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置の製造方法において、前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を形成するステップ、前記低濃度層の外側に、保護に必要な膜幅以上の絶縁物を形成するステップ、モニターで測定する電荷量に基づき、前記絶縁物の幅をエッチングにより削減するステップを備えることを特徴とする半導体装置の製造方法。
【００５６】
（２９）前記絶縁物を形成するステップは、ほぼ、プロセスの最悪状態に基づく幅となるように絶縁物を形成することを特徴とする（２８）記載の半導体装置の製造方法。
【００５７】
（３０）基板に形成する第１電極及び第２電極と、前記第１電極と前記第２電極との間に形成し、オン状態で導電しオフ状態で空乏となるドリフト層とを備える半導体装置の製造方法において、前記ドリフト層の外側の側面に、前記ドリフト層とは逆極性であって、前記オフ状態で空乏となる低濃度層を形成するステップ、前記低濃度層の外側に、所定の幅の絶縁物を形成するステップ、モニターで測定する電荷量に基づき、前記絶縁物の外側に電荷調整膜を堆積するステップを備えることを特徴とする半導体装置の製造方法。
【発明の効果】
【００５８】
以上のことにより、本発明によれば、簡便、低コスト、小型、低オン抵抗及び高耐圧の半導体装置及び半導体装置の製造方法を提供できる。
【００５９】
また、本発明によれば、外来の電荷の影響を抑制できる。
【００６０】
さらに、本発明によれば、安定な耐圧の特性を有する半導体装置及び半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００６１】
以下に、図１に基づいて本発明を詳細に説明する。図１（Ａ）は、本発明の一実施例を示す縦型ＤＭＯＳの縦断面図である。また、図１（Ｂ）は図１（Ａ）の素子内の厚み方向（縦方向）におけるブレークダウン直前のときの電界強度分布図である。なお、図１９の従来例と同じ要素には同一符号を付し、説明を省略する。
【００６２】
図１（Ａ）の実施例の特徴は、ｐ−層１６（低濃度層）を備える点にある。
【００６３】
詳しくは、ｐ−層１６はｎ−ドリフト層１（ドリフト層）の側面の物理的な端に形成する。即ち、ｐ−層１６はｎ−ドリフト層１（ドリフト層）の最も外側の側面に形成する。
【００６４】
また、ｐ−層１６はソース電極８（第１電極）からドレイン電極９（第２電極）への向き（縦方向）に対する側面の物理的な端に形成する。即ち、ｐ−層１６はソース電極８（第１電極）からドレイン電極９（第２電極）への向き（縦方向）に対する最も外側の側面に形成する。
【００６５】
さらにまた、ｐ−層１６はｎ−ドリフト層１（ドリフト層）と反対の導電型であるｐ型に形成する。即ち、ｐ−層１６とｎ−ドリフト層１（ドリフト層）とは逆極性である。
【００６６】
また、ｐ−層１６とｎ−ドリフト層１とは欠陥の少ない状態で接合している。さらに、ｐ−層１６は、ゲート電極の電圧に基づき素子がオフ状態となると、空乏化する。
【００６７】
また、ｐ−層１６（低濃度層）の外側に酸化膜層１７（絶縁物）を備える。酸化膜層１７は、ｐ−層１６を保護できるため好適である。
【００６８】
さらに、図１の実施例は、ｐ−層１６の幅ｔ１と、酸化膜層１７の幅ｔ２とを有する。
【００６９】
また、図２は図１の実施例の一レイアウト例における横断面図である。なお、図１と同じ要素には同一符号を付し、説明を省略する。そして、図１（Ａ）及び図２において、ｐ−層１６及び酸化膜層１７は誇張されている。
【００７０】
図２において、ｐ−層１６はｎ−ドリフト層１を囲むように形成する。さらに、酸化膜層１７は、ｐ−層１６を囲むように形成する。
即ち、ｐ−層１６は一連の離隔のない構成を形成する。同様に、酸化膜層１７は一連の離隔のない構成を形成する。
【００７１】
このような図１（Ａ）の実施例において、ゲート電極の電圧に基づき素子がオン状態となると、図１９（Ａ）の従来例と同様に、ｎ−ドリフト層１は導電し、ドレインからソースの向きに電流が流れる。
【００７２】
また、ゲート電極の電圧に基づき素子がオフ状態となると、ｎ−ドリフト層１はｐベース層２及びｐ−層１６との接合から空乏層が拡張する。そして、縦方向（素子内の厚み方向）と横方向（素子の幅Ｗの方向）との両方向に空乏化が拡張する。
【００７３】
詳細には、ゲート電極７の電圧に基づき素子がオフ状態となり、ドレイン電極９とソース電極８との間に逆バイアスが印加されると、ｎ−ドリフト層１はｐベース層２及びｐ−層１６との接合から空乏層が拡張する。
【００７４】
第１に、図１（Ａ）の実施例において、半導体装置の素子の幅Ｗをｎ−ドリフト層１の濃度に基づく幅以下にする場合について説明する。
【００７５】
このときは、ゲート電極の電圧に基づき素子がオフ状態となると、横方向（素子の幅Ｗの方向）に空乏化が一気に拡張する。
【００７６】
そして、ｎ−ドリフト層１の電界強度は、ブレークダウン直前で図１（Ｂ）の電界強度分布図のようになる。同図より、素子内で電界強度がほぼ均一となり、高耐圧の特性となる。
【００７７】
例えば、図１の実施例において、ｎ−ドリフト層１の濃度が３×１０１３／ｃｍ３程度で、厚みＤが５００μｍで、素子の幅Ｗが２００μｍでは、耐圧７５００Ｖ以上が得られる。
【００７８】
したがって、図１の実施例は図１９の従来例よりも高い耐圧となる。また、図１の実施例の素子の耐圧の値は、図１９の従来例の場合と異なって、素子の幅Ｗをパラメータとする。
【００７９】
さらに、図１の実施例の耐圧について、図３を用いて説明する。図３は図１の実施例におけるｐ−層１６の濃度に対する耐圧の特性を示す特性図である。
ただし、ｐ−層１６の幅ｔ１は１μｍの特性を示す。
【００８０】
このような、図３の特性図において、ｐ−層１６の濃度を変化させると耐圧はピーク（約７５００Ｖ）を有する特性となる。そして、そのピークはプレーナの耐圧（約４３００Ｖ）よりも大きくなる。
【００８１】
したがって、ｐ−層１６の濃度を耐圧のピークとなる値程度にすると好適である。素子の耐圧が高くなると、素子の厚みＤが薄くできるため、低オン抵抗化が容易となる。
【００８２】
なお、このような耐圧の特性は、半導体装置の幅Ｗをｎ−ドリフト層１の濃度に基づく幅以下にする場合の特有の効果である。したがって、半導体装置の幅Ｗとｐ−層１６の濃度とを考慮して素子の耐圧を設計すれば、更に好適な半導体素子を提供できる。
【００８３】
例えば、図１の実施例において、素子の耐圧４３００Ｖとすれば、素子の厚みＤが２７０μｍ程度とできる。
【００８４】
したがって、素子の耐圧４３００Ｖにおいて、図１の実施例の素子の厚みＤ（２７０μｍ）は図１９の実施例の素子の厚みＤ（５００μｍ）よりも小さくなる。即ち、図１の実施例は図１９の従来例よりも小形にできる。
【００８５】
さらに、素子の終端部のガードリング及びフィールドプレート等が不要となり、小型化及び低コスト化ができる。
【００８６】
また、図１の実施例において、素子の耐圧４３００Ｖ、素子の厚みＤが２７０μｍ程度、素子の幅Ｗが２０μｍ程度、ｐ−層１６の幅ｔ１が１μｍ程度、ｐ−層１６の濃度が１．１×１０１６／ｃｍ３程度とすれば、ｎ−ドリフト層１の濃度を１．２×１０１５／ｃｍ３程度にできる。
【００８７】
このような図１の実施例は、ｐ−層１６（低濃度層）は、半導体装置の素子の耐圧よりも低い電圧のオフ状態のときに、ｎ−ドリフト層１（ドリフト層）全体とｐ−層１６（低濃度層）全体とが空乏化する濃度を備える。
【００８８】
即ち、図１の実施例は、ｐ−層１６（低濃度層）は、半導体装置の素子の耐圧よりも十分に低い電圧の逆バイアス状態のときに、ｎ−ドリフト層１（ドリフト層）全体とｐ−層１６（低濃度層）全体とが空乏化する濃度を備える。
【００８９】
このように形成すると、素子のオン抵抗を低くできる。詳しくは、図１の実施例のｎ−ドリフト層１の比抵抗と図１９の従来例のｎ−ドリフト層１の比抵抗の比は約１：６４となる。
【００９０】
したがって、図１の実施例は図１９の従来例よりもオン抵抗が低いため、電流密度を高くできる。また、小型化及び低コスト化が容易となる。
【００９１】
また、ｐ−層１６がｎ−ドリフト層１と比較して十分に狭いときは、ｐ−層１６の濃度をｎ−ドリフト層１の濃度よりも濃くすると、素子の耐圧が高くなり好適な特性となる。
【００９２】
例えば、ｐ−層１６の幅ｔ１がｎ−ドリフト層１の幅の１／１０程度のときは、ｐ−層１６の濃度をｎ−ドリフト層１の濃度の５倍程度にすると好適な特性が得られる。
そして、ｐ−層１６内の電荷とｎ−ドリフト層１内の電荷とのバランスをとるようにすると好適な特性が得られる。
【００９３】
第２に、図１（Ａ）の実施例において、ｐ−層１６（低濃度層）は、ｐ−層１６の外側の酸化膜層１７、保護材及び封止材の電荷に基づく濃度を備える場合について説明する。
【００９４】
このときは、ｐ−層１６の外側の酸化膜層１７、保護材及び封止材等の電荷量を予め予測し、この予測した電荷量を補う電荷をｐ−層１６に注入する。即ち、ｐ−層１６の濃度を調整する。
【００９５】
ここで、ｐ−層１６の外側の酸化膜層１７の影響について図４を用いて説明する。図４は、図１の実施例における電荷Ｑｓｓに対する耐圧の特性を示す特性図である。なお、電荷Ｑｓｓは酸化膜層１７中の電荷である。
【００９６】
図４の特性図においてｐ−層なしの実線の特性は、図１の実施例においてｐ−層１６を削除した場合の特性である。また、図４の特性図においてｐ−層ありの破線の特性は、図１の実施例の特性である。
【００９７】
同図より、ｐ−層なしの特性では、電荷Ｑｓｓが増加すると耐圧が急激に低下する。これは、電荷Ｑｓｓによってｎ−ドリフト層１の側面が、濃いｎ型層となり、空乏層の拡張が抑制され、電界が集中するためである。
【００９８】
また、図４の特性図において、ｐ−層あり（図１の実施例）の特性は、電荷Ｑｓｓが変化しても、安定した耐圧が得られる。これは、素子がオフ状態となると、ｐ−層１６近辺は空乏化するためである。
【００９９】
詳細には、ゲート電極７の電圧に基づき素子がオフ状態となり、ドレイン電極９とソース電極８との間に逆バイアスが印加されると、ｐ−層１６近辺は空乏化する。
【０１００】
したがって、図１の実施例は外来の電荷（酸化膜層１７、保護材及び封止材等）の影響を抑制できる。そして、図１の実施例における素子の耐圧の安定性は向上する。
【０１０１】
例えば、初期の素子の耐圧を中心値となるようにすれば、外来のプラスの電荷または外来のマイナスの電荷のいずれに対しても安定となる半導体装置を提供できる。
【０１０２】
また、素子の耐圧の長期ドリフトがプラスの電荷の影響を受けるときは、予め、ｐ−層１６の濃度をプラスの電荷に対して安定となるように設計すると、好適な半導体装置を提供できる。
【０１０３】
一方、図１及び図２の実施例において、素子の幅Ｗが十分広いときの素子の耐圧は、図１９の従来例における素子の耐圧と同様に、ｎ−ドリフト層１の濃度及びｎ−ドリフト層１の厚みＤでほぼ決まる。
【０１０４】
したがって、図１及び図２の実施例において、素子の幅Ｗが十分広いときの素子の耐圧の値は、素子の幅Ｗをパラメータとしない。なお、図１の実施例において、素子の幅Ｗが狭いときの素子の耐圧の値は、素子の幅Ｗをパラメータとする。
【０１０５】
さらに、図１及び図２の実施例において、ｎ−ドリフト層１全体とｐ−層１６全体とが空乏化する電圧が素子の耐圧よりも低くなるように、ｐ−層１６の濃度を形成すれば、安定した特性の半導体装置を得ることができる。
【０１０６】
以上のことにより、半導体装置の素子の幅Ｗを、ｎ−ドリフト層１の濃度及びｎ−ドリフト層１の厚みＤで素子の耐圧がほぼ決まる程度に広く形成する構造のときも、前述と同様に、ｐ−層１６の作用により外来の電荷の影響は抑制され、図１の実施例は安定した耐圧の半導体装置を提供する。
【０１０７】
第３に、半導体装置の幅Ｗをｎ−ドリフト層１の濃度に基づく幅以下にする場合のレイアウトを図５（ａ）〜（ｄ）を用いて説明する。図５は、図１の実施例の他のレイアウト例を示す斜視図である。
【０１０８】
図５（ａ）〜（ｄ）の実施例の特徴は、第２電極であるドレイン電極（図示せず）を共通化し、複数のドリフト層を並列に形成する点にある。
このような並列化によれば、オン抵抗を低減できる。また、電流容量を増加できる。
【０１０９】
そして、図５（ａ）〜（ｄ）の実施例のｐ−層１６及び酸化膜層１７は、一連に蛇行し、離隔のない構成を形成する。
【０１１０】
また、図５（ａ）〜（ｄ）の実施例はワンチップにおける構成である。さらにまた、図５（ａ）〜（ｄ）の実施例は、ドレイン電極のみならず、ｎ＋層５も共通化して形成する。また、基板における長さの方向及び幅の方向をそれぞれＸ方向及びＹ方向とする。
【０１１１】
さらに、図５（ａ）は基板の中央部で分岐するレイアウトであり、ｎ−ドリフト層を、Ｈ字形（Ｕ字形）を組み合わせた形に形成する。
【０１１２】
また、図５（ｂ）は基板の端部で分岐するレイアウトであり、ｎ−ドリフト層を、Ｅ字形（Ｕ字形）を組み合わせた形に形成する。
【０１１３】
さらに、図５（ｃ）は分岐しないレイアウトであり、ｎ−ドリフト層をつづら折りの形に形成する。
【０１１４】
また、図５（ｄ）は、複数に分離するレイアウトであり、ｎ−ドリフト層を、短冊状の形に形成する。そして、それぞれの突起部の上面に電極を付加し、組み立てのときにワイヤボンディング等で電極間を接続し、並列化する。
【０１１５】
さらに、図５のレイアウトの詳細を図６（ａ）〜（ｄ）を用いて説明する。図６（ａ）〜（ｃ）は、図５のレイアウト図でＸ方向に形成する素子とＹ方向に形成する素子とが交差する近辺の拡大図である。また、図６（ｄ）は、図５のレイアウト図でＸ方向に形成する素子とＸ方向に形成する素子とが交差する近辺の拡大図である。
【０１１６】
図６（ａ）〜（ｄ）において、２０は素子部であり、２１は分離溝であり、２２は空乏層であり、２３はＹ方向に形成する素子部２０とＸ方向に形成する素子部２０との交差点であり、２４は切れ込みである。さらに、Ｗｘは基板の長さ方向（Ｘ方向）に形成する素子部２０の幅であり、Ｗｙは基板の幅方向（Ｙ方向）に形成する素子部２０の幅である。
【０１１７】
また、図６（ａ）は幅Ｗｘと幅Ｗｙとを等しくするレイアウトであり、交差点２３（ドリフト層同士の交差点）におけるＸ方向に形成する素子部２０（一方のドリフト層）の幅はＹ方向に形成する素子部２０（他方のドリフト層）の幅と等しい。
【０１１８】
さらに、図６（ｂ）は幅Ｗｘを幅Ｗｙよりも狭くするレイアウトであり、交差点２３（ドリフト層同士の交差点）におけるＸ方向に形成する素子部２０（一方のドリフト層）の幅をＹ方向に形成する素子部２０（他方のドリフト層）の幅よりも狭い。
【０１１９】
また、図６（ｃ）交差点２３（ドリフト層同士の交差点）に切れ込みを備えるレイアウトである。
さらに、図６（ｄ）はＸ方向に形成する素子部２０とＸ方向に形成する素子部２０とを互い違いに配置するレイアウトである。即ち、ドリフト層同士の交差を互い違いに形成するレイアウトである。
【０１２０】
そして、図６（ａ）の実施例は、交差点２３から素子部２０の側面までの距離が大きいため、空乏化が十分にできず、素子の耐圧は低い。
【０１２１】
一方、図６（ｂ）の実施例は、交差点２３から素子部２０の側面までの距離が小さく、空乏化が促進し、素子の耐圧は高くなる。また、図６（ｃ）の実施例及び図６（ｄ）の実施例も、図６（ｂ）の実施例と同様に、交差点２３から素子部２０の側面までの距離が小さく、空乏化が促進し、素子の耐圧は高くなる。
【０１２２】
したがって、図６（ｂ）は空乏化が遅れないように幅Ｗｘと幅Ｗｙとを調整すると好適な特性が得られる。また、図６（ｃ）は空乏化が遅れないように切れ込み２４を形成すると好適な特性が得られる。さらに、図６（ｄ）は、空乏化が遅れないように配置すると好適な特性が得られる。
【０１２３】
また、図６の素子部２０の詳細を図７（ａ），（ｂ）を用いて説明する。図７（ａ），（ｂ）は、図６の素子部の端部の拡大図である。同図において、２０は素子部であり、２５及び２５'はコーナーであり、ｒは曲率である。
【０１２４】
そして、図７（ａ）は、接合面の局率ｒが小さい場合であり、電界の集中が発生しやすく、素子の耐圧が低い。
そしてまた、図７（ｂ）は、コーナー２５'の面取りを形成し、曲率ｒを大きくする場合である。このようにすると、電界の集中が抑制され、素子の耐圧が高い。
【０１２５】
第４に、図１の実施例の半導体装置の製造方法について、図８を用いて説明する。図８は、本発明の半導体装置の製造方法のステップを示す図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０１２６】
図８（ａ）は初期段階における基板の縦断面図である。同図において、基板は強度的に十分な厚みを有する。また、基板は低抵抗で高濃度のｎ＋層５と、所定の耐圧及びオン抵抗となる厚み及び濃度を有するｎ−ドリフト層１とを有する。さらにまた、ｎ＋層とｎ−ドリフト層とは接合する。
【０１２７】
また、図８（ｂ）は、基板の第１主面側（図８における上側）に不純物層等を形成したときの基板の縦断面図である。同図において、基板に不純物層、ゲート電極及び保護膜（ｐベース層２、ｐ＋層３、ｎ＋層４、酸化膜層６及びゲート電極７）等が形成されている。
【０１２８】
さらに、図８（ｃ）は、素子の側面を形成したときの基板の縦断面図である。同図において、基板のｎ−ドリフト層１（ドリフト層）に分離溝２１が形成され、分離溝２１の側面にｐ−層１６（低濃度層）が形成された後、ｐ−層１６（低濃度層）の外側に酸化膜層１７が形成されている。
【０１２９】
また、図８（ｄ）は、ソース電極８及びドレイン電極９を形成の後、ダイシングしたときの基板の縦断面図である。
【０１３０】
まず、図８（ａ）に示すように、ｎ＋層５（高濃度の層）とｎ−ドリフト層１（低濃度の層）とを形成するステップを実施する。
また、ｎ＋層５は低抵抗かつ強度的に十分な厚みを有するように形成する。
【０１３１】
例えば、高濃度のｎ＋層５と低濃度のｎ−ドリフト層１の張り合わせウエハを用いる。
また、前述とは別に、低濃度の基板に高濃度の層を拡散させて形成してもよい。
さらにまた、前述とは別に、エピタキシャル成長により高濃度の層または低濃度の層を形成してもよい。
【０１３２】
その次に、図８（ｂ）に示すように、基板の第１主面側（図８における上側）に不純物層等を形成するステップを実施する。
【０１３３】
さらにその次に、ドリフト層のオン状態で導電しオフ状態で空乏となる部分に分離溝２１を形成するステップを実施する。
また、分離溝２１とｎ−ドリフト層１（ドリフト層）とは傾斜を有していてもよい。
【０１３４】
例えば、高アスペクト比の気相エッチングを用いて分離溝２１を形成する。
さらに、前述とは別に、例えば、結晶方位による面異方性のある液相エッチングを用いて分離溝２１を形成する。
【０１３５】
またその次に、欠陥及びダメージ層をエッチングし取り除くステップ、を実施する（但し、このステップは省略する場合もある）。
【０１３６】
なお、欠陥及びダメージ層をエッチングし取り除くステップは半導体装置の特性を安定化する効果がある。
【０１３７】
さらにその次に、分離溝２１の側面にｐ−層１６（低濃度層）を形成するステップを実施する。
また、ｐ−層１６（低濃度層）はｎ−ドリフト層１（ドリフト層）と反対の導電型であるｐ型を形成する。
【０１３８】
例えば、エピタキシャル成長によって、ｐ−層１６（低濃度層）を形成する。
さらに、前述とは別に、例えば、イオン打ち込み法によって、ｐ−層１６（低濃度層）を形成する。
さらにまた、前述とは別に、例えば、固層、液層または気相の不純物ソースを、所定の温度及び所定の時間印加し、ｐ−層１６（低濃度層）を形成する。
【０１３９】
またその次に、図８（ｃ）に示すように、酸化膜層１７を形成するステップを実施する（但し、このステップは省略する場合もある）。
【０１４０】
またその次に、ソース電極８及びドレイン電極９を形成するステップを実施する。
【０１４１】
さらにその次に、図８（ｄ）に示すように、分離溝２１の中をダイシングするステップを実施する。
【０１４２】
第５に、特に、安定な耐圧の特性を有する半導体装置の製造方法について、詳細に説明する。
【０１４３】
図９は、図１の実施例における酸化膜層１７の電荷に対する耐圧の特性を示す特性図である。即ち、図９は、電荷量対耐圧特性を示す。さらに、図９は図４に対応し、横軸は酸化膜層１７中の電荷Ｑｓｓであり、縦軸は素子の耐圧である。
【０１４４】
また、図９において、破線の特性ｆ１は、図１の実施例においてｐ−層１６を削除した場合の特性であり、実線の特性ｆ２は、図１の実施例の場合における特性である。そして、特性ｆ１と特性ｆ２とは、共に、理想耐圧ａ以下となる。
【０１４５】
さらに、特性ｆ２は、特性ｆ１を電荷Ｑｓｓの正方向へ平行移動したものとなる。そして、この平行移動の程度は、ｐ−層１６の幅ｔ１と、ｐ−層１６の濃度とで決まる。
【０１４６】
さらに、特性ｆ１において、電荷Ｑｓｓがゼロから上昇するとき、素子の耐圧は単調に低下する。また、特性ｆ２において、電荷Ｑｓｓがゼロから上昇するとき、素子の耐圧は、上昇する領域と理想耐圧ａで一定となる領域と低下する領域とを有する。
【０１４７】
また、電荷Ｑｓｓが電荷量Ｑ１（Ｑ１＞０）のとき、図１の実施例の耐圧は理想耐圧ａとなり、実線ｆ２の特性は理想耐圧ａで一定となる領域の中心値Ｐ１となる。そして、このとき、図１の実施例は、外来のプラスの電荷または外来のマイナスの電荷のいずれに対しても安定な半導体装置となる。
【０１４８】
さらに、電荷Ｑｓｓが電荷量Ｑ２（Ｑ２＞Ｑ１）のとき、図１の実施例の耐圧は理想耐圧ａとなり、実線ｆ２の特性は理想耐圧ａで一定となる領域の中心値Ｐ１から電荷Ｑｓｓの方向へずれた値Ｐ２となる。そして、図１の実施例は、外来のマイナスの電荷に対して安定な半導体装置となる。なお、図１実施例は、外来のプラスの電荷に対して、素子の耐圧が低下する。
【０１４９】
このように、図１の実施例は、ｐ−層１６の幅ｔ１とｐ−層１６の濃度とを所定の値にすると安定な耐圧の特性を有する半導体装置となる。なお、通常、酸化膜層１７中の電荷Ｑｓｓは、正電荷となる。
【０１５０】
また、図１０は、図１の実施例における酸化膜層１７の幅ｔ２に対する電荷Ｑｓｓの特性を示す特性図である。横軸は酸化膜層１７の幅ｔ２であり、縦軸は電荷Ｑｓｓである。
【０１５１】
同図において、幅ｔ２が増加すると、電荷Ｑｓｓは直線的に増加する。詳しくは、電荷Ｑｓｓは、幅ｔ２に依存しない成分と幅ｔ２に比例する成分とを有する。幅ｔ２に依存しない成分は、例えば、界面にトラップされる電荷がある。
【０１５２】
さらに、酸化膜層１７内の電荷Ｑｓｓは、プロセスの状態に依存して変動し、ばらつきを生じる。図１０において、特性ｇ１は電荷Ｑｓｓの変化が最大となる特性を示し、特性ｇ２は電荷Ｑｓｓの変化が最小となる特性を示す。即ち、図１０の特性図は、図１の実施例のばらつきが特性ｇ１から特性ｇ２まで変動がある場合を示す。
【０１５３】
このような、図１の実施例は、幅ｔ２が幅ｔＡのとき、電荷Ｑｓｓは電荷量ＱＡから電荷量ＱＢまで変動する。また、電荷Ｑｓｓを所定の電荷量ＱＢとするためには、酸化膜層１７の幅ｔ２を幅ｔＢから幅ｔＡの間の値とする。
【０１５４】
したがって、図１の実施例の電荷Ｑｓｓを所定の電荷量ＱＢとするには、まず、酸化膜層１７の幅ｔ２を幅ｔＡとするステップを実行する。即ち、酸化膜層１７の幅ｔ２は、ほぼ、プロセスの最悪状態に基づく幅となるように形成する。
【０１５５】
次に、モニターで測定する電荷量に基づき、幅ｔ２を削減するステップを実行する。
【０１５６】
例えば、幅ｔ２を幅ｔＡとした構成の電荷Ｑｓｓが電荷量ＱＢであれば、幅ｔ２は幅ｔＡのままとする。また、幅ｔ２を幅ｔＡとした構成の電荷Ｑｓｓが電荷量ＱＡであれば、エッチングにより、幅ｔ２は幅ｔＢまで削減する。
【０１５７】
なお、幅ｔＡ及び幅ｔＢは保護に必要な膜幅ｔＭＩＮよりも大きい。
【０１５８】
以上のことにより、安定な耐圧の特性を有する図１の実施例の製造方法は、酸化膜層１７の幅ｔ２を所定の値とし、酸化膜層１７内の電荷Ｑｓｓを所定の値とするものであり、ｐ−層１６を形成するステップ、幅ｔＡの酸化膜層１７を形成するステップ、モニターで測定する電荷量に基づき酸化膜層１７の幅ｔ２を削減するステップ、を備える。
【０１５９】
このような、安定な耐圧の特性を有する図１の実施例は、耐圧不良を抑制できると共に、長期的な変動に対するマージンを具備できる。
【０１６０】
また、図１１は、本発明に係る半導体装置における第２の実施例を示す縦型ＤＭＯＳの縦断面図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０１６１】
図１１の実施例の特徴は、ｐ−層１６（第１低濃度層）とｐ−層１６'（第２低濃度層）と酸化膜層３０（絶縁物）とを備える点にある。
【０１６２】
なお、図１１の実施例において、１はｎ−ドリフト層（第１ドリフト層）であり、１'はｎ−ドリフト層（第２ドリフト層）であり、２はｐベース層（第１活性領域の一部）であり、２'はｐベース層（第２活性領域の一部）であり、１６はｐ−層（第１低濃度層）であり、１６'はｐ−層（第２低濃度層）であり、３０は酸化膜層（絶縁物）である。
【０１６３】
さらに、図１の実施例と同様に、基板にソース電極８（第１電極）及びドレイン電極９（第２電極）を備える。
また、図１の実施例と同様に、ｐベース層２（第１電極側の第１活性領域の一部）とドレイン電極９（第２電極）との間にｎ−ドリフト層１（第１ドリフト層）を備える。
そして、図１の実施例と同様に、ｎ−ドリフト層１（第１ドリフト層）は素子のオン状態で導電し素子のオフ状態で空乏となる。
【０１６４】
また、図１の実施例と同様に、ｐベース層２'（第１電極側の第２活性領域の一部）とドレイン電極９（第２電極）との間にｎ−ドリフト層１'（第２ドリフト層）を備える。
そして、図１の実施例と同様に、ｎ−ドリフト層１'（第２ドリフト層）は素子のオン状態で導電し素子のオフ状態で空乏となる。
【０１６５】
さらに、ｐ−層１６（第１低濃度層）はｎ−ドリフト層１（第１ドリフト層）の側面に形成する。即ち、ｐ−層１６（第１低濃度層）はｎ−ドリフト層１（第１ドリフト層）の側面に形成する。
【０１６６】
また、ｐ−層１６（第１低濃度層）はｐベース層２（第１ドリフト層の前記第１活性領域の一部）からドレイン電極９（第２電極）への向き（縦方向）に対する側面に形成する。即ち、ｐ−層１６（第１低濃度層）はｐベース層２（第１ドリフト層の前記第１活性領域の一部）からドレイン電極９（第２電極）への向き（縦方向）に対する側面に形成する。
【０１６７】
さらにまた、ｐ−層１６（第１低濃度層）はｎ−ドリフト層１（第１ドリフト層）と反対の導電型であるｐ型に形成する。即ち、ｐ−層１６（第１低濃度層）とｎ−ドリフト層１（第１ドリフト層）とは逆極性である。
【０１６８】
また、ｐ−層１６'（第２低濃度層）はｎ−ドリフト層１'（第２ドリフト層）の側面に形成する。即ち、ｐ−層１６'（第２低濃度層）はｎ−ドリフト層１'（第２ドリフト層）の側面に形成する。
【０１６９】
また、ｐ−層１６'（第２低濃度層）はｐベース層２'（第１ドリフト層の前記第２活性領域の一部）からドレイン電極９（第２電極）への向き（縦方向）に対する側面に形成する。即ち、ｐ−層１６'（第２低濃度層）はｐベース層２'（第１ドリフト層の前記第２活性領域の一部）からドレイン電極９（第２電極）への向き（縦方向）に対する側面に形成する。
【０１７０】
さらにまた、ｐ−層１６'（第２低濃度層）はｎ−ドリフト層１'（第２ドリフト層）と反対の導電型であるｐ型に形成する。即ち、ｐ−層１６'（第２低濃度層）とｎ−ドリフト層１'（第２ドリフト層）とは逆極性である。
【０１７１】
さらに、ｐ−層１６（第１低濃度層）とｐ−層１６'（第２低濃度層）との間に酸化膜層３０（絶縁物）を備える。
【０１７２】
このような、図１１の実施例は、図５及び図６の実施例において、分離溝２１を酸化膜層３０（絶縁物）で埋め戻し、平坦化したものに相当する。
【０１７３】
したがって、図１１の実施例は、図１の実施例と同様の好適な効果がある。
【０１７４】
また、図１１の実施例は、ｎ−ドリフト層１，１'の幅を狭くできるため、ｎ−ドリフト層１，１'の濃度を高くし、ｎ−ドリフト層１，１'の厚みを薄くできる。したがって、酸化膜層３０を考慮したとしても、大幅な小形化が可能である。
【０１７５】
さらに、図１１の実施例の製造方法は、ｐ−層１６（第1低濃度層）及びｐ−層１６'（第２低濃度層）を形成するステップの後、分離溝２１を酸化膜層３０（絶縁物）で埋め戻すステップを実施する。
【０１７６】
詳しくは、図１１の実施例の製造方法は、ｎ＋層５とｎ−ドリフト層１，１'とを形成するステップ、基板の第１主面側（図８における上側）に不純物層（ｐベース層２、ｐ＋層３、ｎ＋層４、酸化膜層６及びゲート電極７）等を形成するステップ、ｎ−ドリフト層１，１'に分離溝を形成するステップ、分離溝の側面にｐ−層１６，１６'（低濃度層）を形成するステップ、分離溝を酸化膜層３０（絶縁物）で埋め戻すステップ、ソース電極８及びドレイン電極９を形成するステップ、を備える。
【０１７７】
さらにまた、図１１の実施例の製造方法は、分離溝を酸化膜層３０（絶縁物）で埋め戻すステップの後に素子を形成してもよい。
【０１７８】
詳しくは、図１１の実施例の製造方法は、ｎ＋層５とｎ−ドリフト層１，１'とを形成するステップ、ｎ−ドリフト層１，１'に分離溝を形成するステップ、分離溝の側面にｐ−層１６，１６'（低濃度層）を形成するステップ、分離溝を酸化膜層３０（絶縁物）で埋め戻すステップ、基板の第１主面側（図８における上側）に不純物層（ｐベース層２、ｐ＋層３、ｎ＋層４、酸化膜層６及びゲート電極７）等を形成するステップ、ソース電極８及びドレイン電極９を形成するステップ、を備えるとしてもよい。
【０１７９】
さらに、図１２は、本発明に係る半導体装置における第３の実施例を示す縦型ＤＭＯＳの縦断面図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０１８０】
図１２の実施例の特徴は、マイナスの電荷１８を有する酸化膜層１７を備える点にある。
【０１８１】
また、酸化膜１８はｎ−ドリフト層１の側面の物理的端に形成する。即ち、酸化膜１８はｎ−ドリフト層１の最も外側の側面に形成する。
さらにまた、酸化膜１８はソース電極８（第１電極）からドレイン電極９（第２電極）への向きに対する側面の物理的端に形成する。即ち、酸化膜１８はソース電極８（第１電極）からドレイン電極９（第２電極）への向きに対する最も外側の側面に形成する。
【０１８２】
さらに、このようなｎ型のドリフト層を有する図１２の実施例の製造方法は、酸化膜１８を形成するステップの後、マイナスの電荷１８を注入するステップを備える場合と、酸化膜１８を形成すると共に、マイナスの電荷１８を注入するステップを備える場合とがある。
【０１８３】
詳しくは、図１２の実施例の製造方法は、ｎ＋層５とｎ−ドリフト層１とを形成するステップ、基板の第１主面側（図８における上側）に不純物層等を形成するステップ、ｎ−ドリフト層１に分離溝２１を形成するステップ、分離溝２１の側面に酸化膜層１７を形成するステップ、酸化膜層１７にマイナスの電荷１８を注入するステップ、ソース電極８及びドレイン電極９を形成するステップ、分離溝２１の中をダイシングするステップとする。
【０１８４】
また、図１２の実施例の製造方法は、前述の製造方法とは別に、ｎ＋層５とｎ−ドリフト層１とを形成するステップ、基板の第１主面側（図８における上側）に不純物層等を形成するステップ、ｎ−ドリフト層１に分離溝２１を形成するステップ、分離溝２１の側面に酸化膜層１７を形成すると共に、酸化膜層１７にマイナスの電荷１８を注入するステップ、ソース電極８及びドレイン電極９を形成するステップ、分離溝２１の中をダイシングするステップとする。
【０１８５】
このような図１２の実施例において、ｎ−ドリフト層１と酸化膜層１７との境界付近は、マイナスの電荷１８によってｐ−型の特性に変化する。
【０１８６】
したがって、図１２の実施例の等価的な構造は、図１の実施例の構造と同様となり、同様の好適な効果がある。
【０１８７】
さらに、図１２の実施例において、ｎ型をｐ型とし、ｐ型をｎ型と置換する場合（図示せず）について説明する。このとき、ドリフト層１はｐ型で形成する。
【０１８８】
このようなドリフト層１がｐ型の半導体装置では、ｎ−ドリフト層１と酸化膜層１７との境界付近は、酸化膜層１７が有する固定電荷によってｎ−型の特性に変化する。したがって、図１２の実施例と同様の効果がある。
【０１８９】
そして、酸化膜層１７の厚み及び酸化膜層１７の処理方法を制御し、酸化膜層１７の固有電荷を制御すると好適な特性が得られる。
【０１９０】
そして、ｐ型のドリフト層１がｐ型を有する場合の製造方法は、前述のドリフト層１がｎ型の場合と異なり、酸化膜層１７を形成するステップの後、電荷１８を注入するステップは不要である。
【０１９１】
詳しくは、ｎ＋層５とｎ−ドリフト層１とを形成するステップ、基板の第１主面側（図８における上側）に不純物層等を形成するステップ、ｎ−ドリフト層１に分離溝２１を形成するステップ、分離溝２１の側面に所定の固有電荷を有する酸化膜層１７を形成するステップ、ソース電極８及びドレイン電極９を形成するステップ、分離溝２１の中をダイシングするステップとする。
【０１９２】
また、図１３は、本発明に係る半導体装置における第４の実施例を示す縦型ＤＭＯＳの縦断面図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０１９３】
図１３の実施例の第１の特徴は、ｐ−層１６（低濃度層）とｎ−ドリフト層１（ドリフト層）とが傾斜を有して接合する点にある。
さらに、図１３の実施例の第２の特徴はｐベース層２（第１電極側の活性領域の一部）とｐ−層１６（低濃度層）との間にｎ−ドリフト層１（ドリフト層）を有する点である。
【０１９４】
このような構成であっても、図１３の実施例の動作は図１の実施例の動作とほぼ同じとなる。したがって、図１３の実施例は図１の実施例と同様の好適な効果がある。
【０１９５】
さらに、図１４は、本発明に係る半導体装置における第５の実施例を示す縦型ＤＭＯＳの縦断面図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０１９６】
図１４の実施例の第１の特徴は、ｐ−層１６の外側に酸化膜層を有しない点にある。
さらに、図１４の実施例の第２の特徴はｐ−層１６（低濃度層）は複数個で形成する点にある。
【０１９７】
このような構成であっても、図１４の実施例の動作は図１の実施例の動作とほぼ同じとなる。したがって、図１４の実施例は図１の実施例と同様の好適な効果がある。なお、図１４の実施例よりも図１の実施例は特性が安定する。
【０１９８】
また、図１５は、本発明に係る半導体装置における第６の実施例を示す伝導度変調型ＭＯＳＦＥＴ（ＩＧＢＴ）の縦断面図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０１９９】
図１５の実施例の特徴は、伝導度変調型ＭＯＳＦＥＴ（ＩＧＢＴ）において、図１の実施例の特徴と同様に、ｐ−層１６（低濃度層）を備える点にある。
【０２００】
したがって、図１５の実施例の動作は図１の実施例の動作と同様の作用がある。そして、図１５の実施例は図１の実施例と同様に、簡便、低コスト、小型、低オン抵抗及び高耐圧の好適な特性が得られる。
【０２０１】
さらに、図１６は、本発明に係る半導体装置における第７の実施例を示すトレンチ型ＭＯＳの縦断面図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０２０２】
図１６の実施例の特徴は、トレンチ型ＭＯＳにおいて、図１の実施例の特徴と同様に、ｐ−層１６（低濃度層）を備える点にある。
【０２０３】
このような構成であっても、図１６の実施例の動作は図１の実施例の動作と同様の作用がある。そして、図１６の実施例は図１の実施例と同様に、簡便、低コスト、小型、低オン抵抗及び高耐圧の好適な特性が得られる。
【０２０４】
さらにまた、図１７は、本発明に係る半導体装置における第８の実施例を示すトレンチ型ＭＯＳの縦断面図である。なお、図１１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０２０５】
図１７の実施例の特徴は、トレンチ型ＭＯＳにおいて、図１１の実施例と同様に、ｐ−層１６（第１低濃度層）とｐ−層１６'（第２低濃度層）と酸化膜層３０（絶縁物）とを備える点にある。
【０２０６】
このような構成であっても、図１７の実施例の動作は図１１の実施例の動作と同様の作用がある。そして、図１７の実施例は図１１の実施例と同様に、簡便、低コスト、小型、低オン抵抗及び高耐圧の好適な特性が得られる。
【０２０７】
また、図１８は、本発明の第９の実施例を示す縦型ＤＭＯＳの縦断面図である。なお、図１の実施例と同じ要素には同一符号を付し、説明を省略する。
【０２０８】
図１８の実施例の特徴は、電荷調整膜３０を備える点にある。
【０２０９】
同図において、ｐ−層１６の外側に所定の幅の酸化膜層１７（絶縁物）を備える。また、酸化膜層１７の外側に、電荷調整膜３０を堆積（デポジッション）する。
【０２１０】
さらに、電荷調整膜３０内の電荷を調整し、図１８の実施例が所定の電荷量対耐圧特性となるようにする。なお、電荷調整膜３０は、電荷量に対して、酸化膜層１７よりもばらつきが少ない材料を使用する。
【０２１１】
このような図１８の実施例の具体的な製造方法は、ｐ−層１６を形成するステップ、モニターで測定する電荷量に基づき、前記絶縁物の外側に電荷調整膜３０を堆積するステップ、を備える。
【０２１２】
そして、電荷量対耐圧特性の調整において、図１の実施例は酸化膜層１７の幅ｔ２をエッチングにより削減するに対し、図１８の実施例はエッチングの工程は実施しない点で異なる。
【０２１３】
したがって、このように構成する図１８の実施例は、図１の実施例と同様に、安定な耐圧の特性を有する。
【０２１４】
同様に、前述の例では、二重拡散ＭＯＳ（ＤＭＯＳ）、伝導度変調型ＭＯＳＦＥＴ（ＩＧＢＴ）及びトレンチ型ＭＯＳであったが、これとは別に、一般的な絶縁ゲート型電解効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ、ダイオード、サイリスタ、超接合型ＭＯＳ等であっても同様の好適な効果がある。
【０２１５】
前述の例では、ドリフト層（ｎ−ドリフト層１）の導電型がｎ型であったが、これとは別に、ドリフト層の導電型が反対のｐ型であっても同様の好適な効果がある。そして、このときの低濃度層はｎ型となる。
【０２１６】
前述の例では、縦構造の半導体装置であったが、これとは別に、横構造の半導体装置であっても同様の好適な効果がある。
【０２１７】
前述の例では、基板がシリコン（Ｓｉ）であったが、これとは別に、基板をシリコンカーバイド（ＳｉＣ）であっても同様の好適な効果がある。
【０２１８】
前述の例では、酸化膜層１７（絶縁物）または酸化膜層３０（絶縁物）を備えるものもあったが、これとは別に、酸化膜層１７に相当する構成要素または酸化膜層３０に相当する構成要素を誘電体で形成するものであっても同様の好適な作用及び効果がある。
【０２１９】
以上のように、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲で更に多くの変更及び変形を含むものである。
【図面の簡単な説明】
【０２２０】
【図１】本発明の一実施例を示す縦型ＤＭＯＳの縦断面図である。
【図２】図１の実施例の一レイアウト例における横断面図である。
【図３】図１の実施例におけるｐ−層１６の濃度に対する耐圧の特性を示す特性図である。
【図４】図１の実施例における電荷Ｑｓｓに対する耐圧の特性を示す特性図である。
【図５】図１の実施例の他のレイアウト例を示す斜視図である。
【図６】図５のレイアウト図の拡大図である。
【図７】図６の素子部の拡大図である。
【図８】本発明の製造方法のステップを示す図である。
【図９】図１の実施例における酸化膜層１７の電荷に対する耐圧の特性を示す特性図である。
【図１０】図１の実施例における酸化膜層１７の幅ｔ２に対する電荷Ｑｓｓの特性を示す特性図である。
【図１１】本発明の第２の実施例を示す縦型ＤＭＯＳの縦断面図である。
【図１２】本発明の第３の実施例を示す縦型ＤＭＯＳの縦断面図である。
【図１３】本発明の第４の実施例を示す縦型ＤＭＯＳの縦断面図である。
【図１４】本発明の第５の実施例を示す縦型ＤＭＯＳの縦断面図である。
【図１５】本発明の第６の実施例を示すＩＧＢＴの縦断面図である。
【図１６】本発明の第７の実施例を示すトレンチ型ＭＯＳの縦断面図である。
【図１７】本発明の第８の実施例を示すトレンチ型ＭＯＳの縦断面図である。
【図１８】本発明の第９の実施例を示す縦型ＤＭＯＳの縦断面図である。
【図１９】従来の縦型ＤＭＯＳの縦断面図である。
【図２０】図１９の従来例のレイアウト図である。
【符号の説明】
【０２２１】
１，１'  ｎ−ドリフト層（ドリフト層）
２  ｐベース層
３，１９  ｐ＋層
４，５  ｎ＋層
６，１２，１７，３０  酸化膜層（絶縁物）
７  ゲート電極
８  ソース電極
９  ドレイン電極
１０  ガードリング
１１  終端部
１３  フィールドプレート
１４  ゲートパッド
１５  ソースパッド
１６，１６'  ｐ−層（低濃度層）
１８  電荷
２０  素子部
２１  分離溝
２２  空乏層
２３  Ｙ方向に形成する素子部２０とＸ方向に形成する素子部２０との交差点
２４  切れ込み
２５，２５'  コーナー
ｒ  曲率
３０  電荷調整膜
【図１】
2004319974.tif 000003
【図２】
2004319974.tif 000004
【図３】
2004319974.tif 000005
【図４】
2004319974.tif 000006
【図５】
2004319974.tif 000007
【図６】
2004319974.tif 000008
【図７】
2004319974.tif 000009
【図８】
2004319974.tif 000010
【図９】
2004319974.tif 000011
【図１０】
2004319974.tif 000012
【図１１】
2004319974.tif 000013
【図１２】
2004319974.tif 000014
【図１３】
2004319974.tif 000015
【図１４】
2004319974.tif 000016
【図１５】
2004319974.tif 000017
【図１６】
2004319974.tif 000018
【図１７】
2004319974.tif 000019
【図１８】
2004319974.tif 000020
【図１９】
2004319974.tif 000021
【図２０】
2004319974.tif 000022