(57)【要約】【課題】基板を貫通する接続端子を効率よく製造できるようにした半導体装置の製造方法を提供する。【解決手段】多層配線構造を有する回路部１６と、この回路部１６に導電接続された電極が順に積層された基板１０と、この基板１０及び回路部１６を貫通し上記電極に導電接続された接続端子とを備えた半導体装置の製造方法において、回路部１６の各配線層の配線４０を形成する際に、同時に接続端子の一部２４１を形成する。これにより、回路部１６の配線形成と同時に、接続端子が一層ずつ継ぎ足す形で下層側から順に形成されるため、接続端子の形成工程を回路部の形成工程の後工程として行なう場合に比べて工程を簡略化できる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
一面側に回路部と上記回路部に導電接続された電極が順に積層された基板と、上記基板及び回路部を貫通し上記電極に導電接続された接続端子とを備えた半導体装置の製造方法であって、
上記接続端子と上記回路部の配線とを同時に形成することを特徴とする、半導体装置の製造方法。
【請求項２】
多層配線構造を有する回路部と上記回路部に導電接続された電極とが順に積層された基板と、上記基板及び回路部を貫通し上記電極に導電接続された接続端子とを備えた半導体装置の製造方法であって、
上記基板上に絶縁膜を形成する絶縁膜形成工程と、
上記絶縁膜に対し、接続端子形成予定部に対応する位置に開口部を形成する開口工程と、
上記基板面内において上記接続端子形成予定部とは異なる位置に配線用の溝を形成する溝形成工程と、
上記開口部，溝内に導電部材を充填する導電部材充填工程とを備え、
上記絶縁膜形成工程，開口部形成工程，溝形成工程，導電部材充填工程を繰り返すことで、上記回路部の配線層と接続端子とを上記基板の厚み方向に順に積層形成することを特徴とする、半導体装置の製造方法。
【請求項３】
上記溝形成工程は、上記配線層の配線と下層側の配線層の配線とを接続するための配線接続孔を形成する工程を含み、
上記導電部材充填工程では、上記開口部，溝，配線接続孔内に導電部材を充填することを特徴とする、請求項２記載の半導体装置の製造方法。
【請求項４】
上記接続端子の最上層が上記電極とされたことを特徴とする、請求項１〜３のいずれかの項に記載の半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかの項に記載の方法により製造された複数の半導体装置を、その接続端子を介して積層する工程を備えたことを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、三次元実装技術に用いて好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度な実装が可能となる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。かかる背景の下、例えば特許文献１に開示されているような三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、実装密度を高めた技術である。
【０００４】
【特許文献１】
特開２００２−５０７３８号公報
【０００５】
【発明が解決しようとする課題】
ところで、上述の三次元実装技術に用いられる半導体チップは基板の表裏を貫通する接続端子を備えており、各チップはその接続端子を介して積層されることで電気的に接続されている。従来、このような接続端子は、ウェハプロセス（多層配線工程〜パッシベーション膜の形成工程）終了後の後工程として加工していくことが主流となっている。しかし、この方法はどのようなデバイスに対しても付加的に加工が可能な点で汎用性を有するものの、このような付加工程が必要となる点でコスト高となる。
本発明は、上記事情に鑑みてなされたものであり、導電部材の形成工程を簡素化し製造コストを低減できるようにした半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、一面側に回路部と上記回路部に導電接続された電極が順に積層された基板と、上記基板及び回路部を貫通し上記電極に導電接続された接続端子とを備えた半導体装置の製造方法であって、上記接続端子と上記回路部の配線とを同時に形成することを特徴とする。
本製造方法によれば、回路部を形成する際に同時に接続端子が形成されるため、接続端子の形成工程を回路部の形成工程の後工程として行なう従来の方法に比べて工程を簡略化でき、コスト的に有利となる。
【０００７】
このような方法は、回路部が多層配線構造を有する半導体装置の製造方法にも適用できる。すなわち、本発明の半導体装置の製造方法は、多層配線構造を有する回路部と上記回路部に導電接続された電極とが順に積層された基板と、上記基板及び回路部を貫通し上記電極に導電接続された接続端子とを備えた半導体装置の製造方法であって、上記基板上に絶縁膜を形成する絶縁膜形成工程と、上記絶縁膜に対し、接続端子形成予定部に対応する位置に開口部を形成する開口工程と、上記基板面内において上記接続端子形成予定部とは異なる位置に配線用の溝を形成する溝形成工程と、上記開口部，溝内に導電部材を充填する導電部材充填工程とを備え、上記絶縁膜形成工程，開口部形成工程，溝形成工程，導電部材充填工程を繰り返すことで、上記回路部の配線層と接続端子とを上記基板の厚み方向に順に積層形成することを特徴とする。
【０００８】
例えば半導体の回路部を１０層程度の積層構造とし、各層の層間絶縁膜の膜厚を１μｍとすると、基板上には１０μｍ程度の膜厚の絶縁膜が形成される。従来、このような基板に接続端子を形成する場合には、まず、上記膜厚の絶縁膜に対し、接続端子の形成される領域（接続端子形成予定部）に基板表面に通じる開口部を形成し、続いて基板にこれと連通する基板孔を形成した後、これらの開口部及び基板孔に導電材料を充填する必要があった。これに対して本発明の製造方法では、絶縁膜に設けられた溝及び開口部に対して導電部材を充填することで、回路部の一の配線層の配線と接続端子の一部とが同時に形成され、更にこのような工程を繰り返すことで各層の配線形成と同時に、接続端子となる導電部材が一層ずつ継ぎ足す形で形成される。
【０００９】
したがって、本製造方法によれば回路部の各配線層の形成と同時に接続端子が下層側から順に積層形成されるため、従来の方法に比べて少なくとも上記絶縁膜内に配置される導電部材の形成時間を短縮でき、回路部の層数が大きく（即ち、基板上に形成される上記絶縁膜が厚く）なる程、工程時間の短縮という点で有利となる。また、上記溝形成工程において、上記配線層の配線と下層側の配線層の配線とを接続するための配線接続孔を更に形成し、上記導電部材充填工程において、上記開口部，溝，配線接続孔内に導電部材を充填することで、配線層間を導電接続する接続プラグを上記配線及び接続端子と同時に形成でき、より一層の効率化を図ることもできる。
なお、上述の製造方法では、開口工程と溝形成工程とはどちらを先に行なってもよい。
【００１０】
また、上記半導体装置において、接続端子の最上層を電極として構成してもよい。これにより、電極が形成されていない基板上の領域に接続端子を配置する場合に比べて基板の省スペース化を図ることができ、当該半導体装置の高機能化や小型化を実現できる。
また、上述の方法により製造された複数の半導体装置を、その接続端子を介して積層することで、小型且つ高い信頼性を備えた三次元実装型の半導体装置を製造することができる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。なお、本実施の形態においては、各図において各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００１２】
（第１実施形態）
図１は本発明の第１実施形態に係る三次元実装型半導体装置の要部を示す部分断面図である。この三次元実装型半導体装置１００は、シリコン基板１０上に回路部１６を形成された半導体チップ（半導体装置）１が複数積層された構成を有する。
【００１３】
各半導体チップ１の回路部１６は多層配線構造を有し、例えば１０層程度の配線層を備えている。また、各半導体チップ１には、上記回路部１６において素子及び配線の形成されない位置に基板１０及び回路部１６をその積層方向に貫通する接続端子２４が設けられている。
【００１４】
また、接続端子２４の基板最表面に位置する部分（回路部１６上に露出した部分）は電極パッド２４ａとして構成され、このパッド２４ａは図示しない箇所で回路部１６に電気的に接続されている。そして、チップ内で形成された電気信号はこのパッド２４ａを介してこれに積層された他のチップへ出力される。なお、本実施形態では、接続端子２４に回路部１６の配線材料と同じ材料を用いている。このような導電部材としては、例えば金，銀，銅，白金等の低抵抗な金属材料を好適に用いることができ、メッキ法等を用いて貫通孔１１内に充填することができる。なお、図１中、符号２０は基板１０と接続端子２４とを絶縁するための絶縁膜であり、符号２２はメッキ法を用いて貫通孔１１内に導電部材を充填する際のバリア層やシード層等からなる下地膜である。
【００１５】
また、接続端子上層には錫−銀からなるメッキ薄膜１９が形成され、該メッキ薄膜１９を介して異なる半導体チップが積層接続されている。なお、各半導体チップ１において、シリコン基板１０の裏面側には貫通孔１１から接続端子２４が突出して設けられており、その突出した部分が異なる半導体装置の接続端子とメッキ薄膜を介して接続されている。また、積層された各チップ１の間にはアンダフィル２５が充填されている。
【００１６】
以下、図１に示した半導体装置の製造方法について、その一例を説明する。図２〜図５は半導体装置１００を製造する一連の工程の内、本発明に関連した工程を断面図にて示す工程図である。
【００１７】
まず、図２（ａ）に示すように、公知の方法を用いてシリコン基板等からなる基板１０上に、トランジスタ３０等の回路素子を有する第１の層を形成する。このトランジスタ３０は、基板１０にソース部３１，ドレイン部３２を有し、この基板１０上にゲート絶縁膜３４とゲート部３３とを順に積層して形成される。また、ゲート部３３の側壁部にはサイドウォールが形成されており、ゲート部３３及びサイドウォールをマスクとして不純物ドープを行なうことでＬＤＤ構造を実現している。
【００１８】
次に、この第１の層の上に例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４を形成する。そして、この層間絶縁膜１４に対してトランジスタ３０のドレイン部３２に通じる配線接続孔３５を形成し、この孔内にタングステンプラグ３５２を埋め込み形成する。また、ドレイン部３２に通じる配線接続孔３４を形成する工程と同じ工程で、層間絶縁膜１４に対してトランジスタ３０のソース部３１に通じる配線接続孔（図示せず）を形成してもよい。さらに、ドレイン部３２に通じる配線接続孔３５内にタングステンプラグ３５２を埋め込む工程と同じ工程でソース部３１に通じる配線接続孔内にタングステンプラグを埋め込んでもよい。なお、図２中、符号３５１はバリア層となるＴｉＮ／Ｔｉ薄膜である。
そして、このプラグ３５１を形成した後、層間絶縁膜１４の表面に層間絶縁膜１４及び後述する工程で形成するハードマスク２９と異なるエッチング選択比を有し、かつ後述する工程で形成する接続端子２４の材料に対して拡散バリア性を有する絶縁膜、例えば窒化シリコン又は炭化シリコンからなる絶縁膜１５を形成する。
【００１９】
次に、絶縁膜１５上にレジスト７１を塗布し、パターニングにより接続端子２４の形成される領域（接続端子形成予定部）Ｅ１に開口部７１ａを形成する。
なお、レジスト７１の開口部７１ａの形状は貫通孔１１の開口形状に応じて設定され、例えば径６０μｍの円形開口部を有するものである。
【００２０】
次に、レジスト７１をマスクとしてエッチングを行ない、開口部７１ａに位置する絶縁膜１４，１５を除去する。図２（ｂ）は上記エッチング後、レジスト７１を剥離処理やアッシング等により除去した後の状態を示す断面図である。これにより、絶縁膜１４、１５の上記開口部７１ａに対応する位置（即ち、接続端子形成予定部Ｅ１に対応する位置）に開口部Ｈ１が形成される。
【００２１】
次に、図２（ｃ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、絶縁膜１５の上層面及び開口部Ｈ１の内面を覆う態様にて形成するものとし、例えばＳｉＯ２等の絶縁材料をＣＶＤ法等により形成することができる。このようにハードマスク２９を全面に形成したのち、開口部Ｈ１の底においてハードマスク２９を開口し、基板１０の表面を開口部Ｈ１に露出させる。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）であってもよい。
【００２２】
そして、この開口部を備えるハードマスク２９を用いて、ドライエッチングにより、図３（ａ）に示すように基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いることができる。図３（ａ）は、基板１０を穿孔して、孔部（基板孔）Ｈ２を形成した状態を示す断面図である。なお、ハードマスク２９の開口部は、基板穿孔時のオーバーエッチ（サイドエッチ）を考慮して、例えば開口径を３０μｍとしている。また、ハードマスク２９の膜厚については、基板１０に対して７０μｍ程度の深さの孔を形成する場合には、例えば正珪酸四エチル（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：Ｓｉ（ＯＣ２Ｈ６）４：以下、ＴＥＯＳという）を原料として、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成したシリコン酸化膜、即ちＰＥ−ＴＥＯＳ法にてシリコン酸化膜を２μｍ程度形成する必要がある。ハードマスク２９の形成方法としては、ＰＥ−ＴＥＯＳ法の他にも、オゾンとＴＥＯＳを用いて熱ＣＶＤ法によりシリコン酸化膜を形成する即ちＯ３−ＴＥＯＳ法により、或いはＳｉＨ４−Ｎ２Ｏ系、ＳｉＨ４−Ｏ２系のプラズマ励起ＣＶＤ法により形成することも可能である。また、基板穿孔工程により、ハードマスク２９も薄膜化され、該穿孔工程後には膜厚が１０００Å〜９０００Å程度に減少することとなる。つまり、本実施の形態では、ハードマスク２９の膜厚をオーバーエッチング量よりも大きな値となるように設定した。
【００２３】
ここで、通常用いられるフォトレジストマスクでは、ドライエッチングの耐性が乏しいため７０μｍ孔設に対して１０μｍ程度のレジストマスクが必要で、厚膜によりコストアップに繋がる上、プロセス的にもアスペクト比が大きくなり、非効率的である。しかしながら、上述のようなハードマスク２９によると、膜厚を薄くでき、効率的な製造プロセスを実現できる。
【００２４】
また、ハードマスク２９の開口部Ｈ５の開口形状としては、本実施の形態では円形を採用しているが、四角形等の多角形を採用でき、開口プロセスにはＰＦＣ系ドライエッチング、又はＢＨＦ系ウェットエッチングのいずれかが好適である。
【００２５】
以上の工程が終了すると、残されたハードマスク２９が孔部Ｈ２よりも孔内側に突出しており、以降のプロセス上不都合となる。そのため、残されたハードマスク２９を全面エッチングすることにより、ハードマスク２９及び突出部２９ａを除去する。このとき、図３（ｂ）に示すように、絶縁膜１５にてエッチングが止るようにハードマスク２９と絶縁膜１４に対しエッチング速度が速く、絶縁膜１５に対してエッチング速度が遅い、高選択比を有するエッチングを用いることが好ましい。また、図３（ｂ）に示すように、絶縁膜１４、１５の開口部内壁に薄膜のハードマスク２９が残存するように、エッチングはドライエッチング等の異方性エッチングを用いることが好ましい。
【００２６】
次に、孔部Ｈ２内に絶縁膜の被覆処理を行なう。ここでは、ＰＥ−ＴＥＯＳ法にて、シリコン酸化膜を１μｍ程度形成するものとしており、その結果、図４（ａ）に示すように、基板１０、絶縁膜１４，１５に連通した孔部Ｈ１，Ｈ２の内部に絶縁膜２０を形成することができる。この際、孔部Ｈ１，Ｈ２内に配置された絶縁膜２０の表面に、上記シリコン酸化膜２０よりも誘電率の低い薄膜層を形成してもよい。
【００２７】
次に、絶縁膜２０上にレジスト（図示略）を塗布する。このレジストは接続孔３５の上方にプラグ３５２と導通される配線用の溝を形成するためのものである。したがって、このレジストを塗布した後、パターニングにより接続孔３５上方の溝形成予定部Ｅ２に対応する位置に開口部（図示略）を形成する。そして、このレジストをマスクとしてエッチングを行ない、上記開口部に位置する絶縁膜１５，２０を除去して接続プラグ３５２の表面をこの開口部に露出させる。これにより、接続孔３５の上方に図４（ｂ）に示すような配線用の溝２８が形成される。
【００２８】
次に、上記溝２８形成用のレジストを除去し、図４（ｂ）に示すように、基板上にバリア層及びシード層を含む下地膜２２を形成する。なお、バリア層にはＴｉＮやＴａＮ，ＷＮ（窒化タングステン）等の金属材料が用いられ、シード層には接続端子２４と同じ材料が用いられ、例えば銅が用いられる。これらのバリア層やシード層の形成方法としては、スパッタ法やＣＶＤ法等の種々の方法を採用できる。これにより、下地膜２２は、溝２８及び孔部Ｈ１，Ｈ２の内部を十分にカバーして絶縁膜２０上に形成される。
【００２９】
下地膜２２の形成が終了すると、電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ１，Ｈ２の内部及び溝２８の内部を含む形にて下地膜２２上にメッキ処理を施す。そして、ＣＭＰ（化学的機械研磨）法等の方法を用いて絶縁部２０から突出する不要な銅及びバリア層を除去することで図５（ａ）のような状態が形成される。これにより、孔部Ｈ１，Ｈ２内部に導電部材である銅が埋め込まれると同時に溝２８内に配線４０が形成される。すなわち、接続端子２４の一部２４１と第２の層の配線４０とが同時に形成される。
第３の層以降についても同様に行なわれ、接続端子は各層の配線形成と同時に一層ずつ継ぎ足す形で形成される。図５（ｂ）は最後の回路層が形成された状態を示す模式的な断面図である。
【００３０】
なお、上記方法では接続端子２４は各層の配線形成工程に対応して一層ずつ継ぎ足して形成されるため、接続端子２４の断面にはこの層の境界部に対応して基板面に平行な下地膜の層が形成されるが、図５（ｂ）ではこの図示を省略している。また、第３の層以降は従来のタングステンプラグによる接続孔の形成とアルミ配線の組み合わせにより配線を形成しても良い。
【００３１】
以上の工程を経て製造された半導体チップは、例えば接続端子２４が基板１０の裏面に露出するまで基板１０の裏面が研磨される。
そして、このように形成された半導体チップをその接続端子２４を介して複数積層して配線することにより、高密度実装が可能な三次元実装型（スタック型）の半導体装置が製造される。
【００３２】
なお、各半導体チップを積層するには、上下に配置された半導体チップの電極を、ハンダ等のロウ材１９（図１参照）によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置本体部を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００３３】
また、接着剤により半導体チップ同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００３４】
また、電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００３５】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置本体部の接続端子２４には、外部端子が接続される。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置本体部を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００３６】
したがって、本実施形態の製造方法によれば、回路部１６を形成する際に同時に接続端子２４が形成されるため、回路部の形成工程と導電部材の形成工程とを別工程で行なう従来の方法に比べて工程を簡略化でき、製造コストを低減できる。つまり、上述の方法では、従来の方法に比べて少なくとも回路部１６の層間絶縁膜内に配置される部分の接続端子の形成時間を短縮できるため、回路部の層数が大きく（即ち、基板上に形成される層間絶縁膜が厚く）なる程、工程時間の短縮という点で有利となる。
また、本実施形態では、基板の貫通孔１１が電極パッド２４ａの直下に配置される（即ち、貫通孔１１が平面視で電極パッド２４ａ内に配置される）ため、電極パッドの形成位置とは異なる位置に接続端子２４を形成し再配置配線を用いてこれらを接続する構成に比べて基板の省スペース化を図ることができ、当該半導体チップの高機能化ないし小型化を実現できる。
【００３７】
（第２実施形態）
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図６〜図１０は上記半導体装置１００を製造する一連の工程の内、本発明に関連した工程を断面図にて示す工程図である。なお、本実施形態において、上記第１実施形態と同様の部材については同じ符号を付し、その説明を省略する。
【００３８】
本実施形態の製造方法は、接続端子２４と各層の配線とを同時に形成する際に、更にこの配線を下層と導通させるための接続プラグを同時に形成するようにしたものである。
本実施形態では、まず、図６（ａ）に示すように、公知の手法を用いて基板１０上にトランジスタ３０等の回路素子を有する第１の層を形成する。
次に、この第１の層の上に例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる第１の層間絶縁膜１４を形成し、更に、この層間絶縁膜１４上に層間絶縁膜１４及び後述する工程で形成するハードマスク２９と異なるエッチング選択比を有し、かつ後述する工程で形成する接続端子２４の材料に対して拡散バリア性を有する絶縁膜、例えば窒化シリコン又は炭化シリコンからなる絶縁膜１５を形成する。
【００３９】
次に、基板上にレジスト７２を塗布し、パターニングにより、配線接続孔３５の形成される位置（配線接続孔形成予定部）Ｅ３に開口部７２ａを形成する。
次に、上記レジストをマスクとしてエッチングを行ない、開口部７２ａに位置する絶縁膜１５を除去する。図６（ｂ）は、エッチング工程後、レジスト７２を除去した後の状態を示す断面図である。これにより、絶縁膜１５の上記開口部７２ａに対応する位置（即ち、配線接続孔形成予定部Ｅ３に対応する位置）に開口部１５ａが形成される。
【００４０】
次に、図６（ｃ）に示すように、基板上にレジスト７３を塗布し、パターニングにより、接続端子形成予定部Ｅ１に開口部７３ａを形成する。なお、レジスト７３の開口部７３ａの形状は貫通孔１１の開口形状に応じて設定され、例えば径６０μｍの円形開口部を有するものである。
次に、レジスト７３をマスクとしてエッチングを行ない、開口部７３ａに位置する絶縁膜１４，１５を除去する。図７（ａ）は上記エッチング後、レジスト７３を除去した後の状態を示す断面図である。これにより、絶縁膜１４、１５の上記開口部７３ａに対応する位置（即ち、接続端子形成予定部Ｅ１に対応する位置）に開口部Ｈ１が形成される。
【００４１】
次に、図７（ｂ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、絶縁膜１５の上層面及び開口部Ｈ１の内面を覆う態様にて形成する。このようにハードマスク２９を全面形成したのち、開口部Ｈ１の底においてハードマスク２９を開口し、基板１０の表面を開口部Ｈ１に露出させる。
【００４２】
そして、この開口部を備えるハードマスク２９を用いて、ドライエッチングにより、図８（ａ）に示すように基板１０を穿孔する。以上の工程が終了すると、残されたハードマスク２９が孔部Ｈ２よりも孔内側に突出しており、以降のプロセス上不都合となる。そのため、残されたハードマスク２９を全面エッチングすることにより、ハードマスク２９及び突出部２９ａを除去する。このとき、図８（ｂ）に示すように、絶縁膜１５にてエッチングが止るようにハードマスク２９と絶縁膜１４に対しエッチング速度が速く、絶縁膜１５に対してエッチング速度が遅い、高選択比を有するエッチングを用いることが好ましい。また、図８（ｂ）に示すように、絶縁膜１４、１５の開口部内壁に薄膜のハードマスク２９が残存するように、エッチングはドライエッチング等の異方性エッチングを用いることが好ましい。
【００４３】
次に、孔部Ｈ２内に絶縁膜の被覆処理を行ない、図９（ａ）に示すように、基板１０，絶縁膜１４，１５に連通した孔部（Ｈ１，Ｈ２）の内部に絶縁膜２０を形成する。
【００４４】
続いて、絶縁膜２０上にレジスト（図示略）を塗布する。このレジストは絶縁膜２０に第２の回路層の配線用の溝２８を形成し且つこの溝２８の直下に第１の回路層のトランジスタのドレイン部３２に通じる接続孔３５を形成するためのものである。したがって、まず、このレジストを塗布した後、パターニングにより溝形成予定部Ｅ２に対応する位置に開口部（図示略）を形成する。そして、このレジストをマスクとしてエッチングを行ない、上記開口部に位置する絶縁膜２０を除去して絶縁膜１５の表面をこの開口部に露出させる。これにより、トランジスタ３０のドレイン部３２の上方に位置する配線用の溝２８が形成される。その後、更にエッチングを続けると、絶縁膜１５の開口部１５ａを介して絶縁膜１４が除去され、トランジスタ３０のドレイン部３２が上記開口部に露出される。この際、例えば窒化シリコン又は炭化シリコンからなる絶縁膜１５がエッチストッパとして機能し、層間絶縁膜１４には絶縁膜１５の開口形状に応じた接続孔３５が形成される。図９（ａ）はエッチング後、溝及び接続孔形成用のレジストを除去した後の状態を示す断面図である。
【００４５】
次に、図９（ｂ）に示すように、ＣＶＤ法やスパッタリング法等の方法を用いて基板上にバリア層及びシード層を含む下地膜２２を形成する。これにより、下地膜２２は、溝２８，接続孔３５，孔部Ｈ１，Ｈ２の内部を十分にカバーして絶縁膜２０上に形成される。
【００４６】
下地膜２２の形成が終了すると、電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ１，Ｈ２の内部及び溝２８の内部を含む形にて下地膜２２上にメッキ処理を施す。そして、ＣＭＰ（化学的機械研磨）法等の方法を用いて絶縁部２０から突出する不要な銅及びバリア層を除去することで図１０のような状態が形成される。これにより、孔部Ｈ１，Ｈ２内部に導電部材である銅が埋め込まれると同時に溝２８内に配線４１が形成され、更に配線直下の接続孔３５内に、第１の層と第２の層とを導通させる接続プラグ４２が形成される。
【００４７】
第３の回路層以降についても同様に行なわれ、接続端子は各層の配線及び層間を接続する接続孔の形成と同時に一層ずつ継ぎ足す形で形成される。
そして、これ以降の工程は上記第１実施形態と同様であるため、その説明を省略する。
【００４８】
したがって、本実施形態でも、回路部１６を形成する際に同時に接続端子２４が形成されるため、従来の方法に比べて効率よくチップを製造できる。また、本実施形態では、各層の配線だけでなく、層間を接続する接続プラグ４２も接続端子２４と同時に形成されるため、このプラグの形成工程を別工程とする上記第１実施形態の方法に比べて更に製造効率を高めることができる。
【００４９】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記各実施形態では、基板孔の形成を回路部１６における一層目の素子を形成した後としているが、この基板孔Ｈ２の形成工程は２層目形成以降でも構わない。通常、このような半導体装置は複数の回路ブロックを備えており、上記回路部の配線として、素子近傍の極めて狭い範囲の導通を図るための「ローカル配線」と、単一の回路ブロック内において信号の授受を行なう「セミグローバル配線」と、各回路ブロック間を接続するための「グローバル配線」とを備えている。これらの配線は、ローカル配線，セミグローバル配線，グローバル配線の順に基板側から積層され、又、配線幅もこの順に太くなる。
【００５０】
仮に、最も細いローカル配線と、径が５０μｍ以上もある接続端子とを同時に形成した場合、孔部Ｈ１，Ｈ２内に導電部材を充填する間に配線上に導電部材が厚く形成され、これをＣＭＰ（化学的機械研磨）法等を用いて研磨する工程に長時間を要することとなる。このため、接続端子の形成は、ローカル配線形成工程以降に行なうことが好ましい。つまり、孔部Ｈ１，Ｈ２の形成工程はローカル配線形成工程以降に行ない、孔部Ｈ１，Ｈ２内への導電部材の充填をセミグローバル配線又はグローバル配線の形成と同時に行なうことで、接続端子２４をより効率的に形成することが可能となる。
【００５１】
また、上記実施形態では電極パッド２４ａの直下に接続端子を形成した例を挙げたが、パッドと接続端子とを基板上の異なる位置に形成し、これらを再配置配線により接続するようにしてもよい。この場合、強度を高めるために、再配置配線はチップの端に直線で設けることが好ましい。
【００５２】
（半導体デバイス、電子機器）
次に、本発明の半導体デバイス及びこれを備えた電子機器について説明する。
図１１は、本発明の半導体デバイスの一実施形態たる回路基板の概略構成を示す斜視図である。図１１に示すように、本実施の形態の半導体デバイス１０２は、上記半導体装置１００が回路基板１０１上に搭載された構成を具備している。回路基板１０１には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０１には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１００の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
【００５３】
また、本実施形態の半導体装置を具備した半導体デバイスを有する電子機器として、図１２にはノート型パーソナルコンピュータ２０１が示されている。図１２に示した半導体デバイスは各電子機器の筐体内部に配置される。
【００５４】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体装置の概略断面図。
【図２】図１の半導体装置の一製造工程を示す断面模式図。
【図３】図２に続く、半導体装置の一製造工程を示す断面模式図。
【図４】図３に続く、半導体装置の一製造工程を示す断面模式図。
【図５】図４に続く、半導体装置の一製造工程を示す断面模式図。
【図６】第２実施形態の半導体装置の一製造工程を示す断面模式図。
【図７】図６に続く、半導体装置の一製造工程を示す断面模式図。
【図８】図７に続く、半導体装置の一製造工程を示す断面模式図。
【図９】図８に続く、半導体装置の一製造工程を示す断面模式図。
【図１０】図９に続く、半導体装置の一製造工程を示す断面模式図。
【図１１】本発明の半導体デバイスについて概略構成を示す斜視図。
【図１２】本発明の電子機器の概略構成を示す斜視図。
【符号の説明】
１…半導体チップ（半導体装置）、１０…半導体基板（基板）、１６…回路部、２０…絶縁膜、２４…接続端子、２４ａ…電極パッド（電極）、２８…溝、３５…配線接続孔、４０…配線、１００…三次元実装型半導体装置、１０２…半導体デバイス、２０１…電子機器、Ｅ１…接続端子形成予定部、Ｈ１…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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