(57)【要約】【課題】ＳＯＩ層に形成されたＭＯＳトランジスタを有する半導体装置において、空乏層をＢＯＸ層まで到達させて動作の高速化を図り、隣り合うＭＯＳトランジスタのＳ／Ｄ領域間を確実に分離し、且つ、隣り合うＭＯＳトランジスタのボディ間の抵抗を低減してボディ電位を固定できる半導体装置及びその製造方法を提供する。【解決手段】Ｐ型シリコン基板１上にＢＯＸ層２及びＳＯＩ層３を設け、ＳＯＩ層３にＰウエル１０及びＮウエル１１を形成する。Ｐウエル１０に、Ｓ／Ｄ領域下に位置するｐ型拡散領域１０ａ、チャネル領域下に位置するｐ型拡散領域１０ｂ、ＳＴＩ領域４とＢＯＸ層２との間に位置するｐ型拡散領域１０ｃ、ボディコンタクトとなるｐ型拡散領域１０ｄを形成し、ｐ型拡散領域１０ｂ及び１０ｃは互いに同層とし、ｐ型拡散領域１０ｂ及び１０ｃの不純物濃度をｐ型拡散領域１０ａの不純物濃度よりも高くする。【選択図】　図１
2004072063.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に局所的に形成された第１導電型ウエルと、この第１導電型ウエルに形成された第２導電型トランジスタと、前記半導体層の表面に選択的に形成され前記第２導電型トランジスタを区画する素子分離領域と、を有し、前記第１導電型ウエルは前記第２導電型トランジスタのソース・ドレイン領域の直下に形成された第１の第１導電型拡散領域と、前記絶縁膜と前記素子分離領域との間の領域に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第２の第１導電型拡散領域と、この第２の第１導電型拡散領域と同層であり前記トランジスタのチャネル領域の直下に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第３の第１導電型拡散領域と、前記第３の第１導電型拡散領域に接続された領域の表面に形成され基準電圧が印加される第４の第１導電型拡散領域と、を有することを特徴とする半導体装置。
【請求項２】
半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に形成されたＰウエル及びＮウエルと、このＰウエル及びＮウエルに夫々形成されたＮ型トランジスタ及びＰ型トランジスタと、前記Ｐウエル及びＮウエルの表面に選択的に形成され前記Ｎ型トランジスタ及びＰ型トランジスタを区画する素子分離領域と、を有し、前記Ｐウエルは前記Ｎ型トランジスタのソース・ドレイン領域の直下に形成された第１のＰ型拡散領域と、前記絶縁膜と前記素子分離領域との間の領域に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第２のＰ型拡散領域と、この第２のＰ型拡散領域と同層であり前記Ｎ型トランジスタのチャネル領域の直下に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第３のＰ型拡散領域と、前記第３のＰ型拡散領域に接続された領域の表面に形成され第１の基準電圧が印加される第４のＰ型拡散領域と、を有し、前記Ｎウエルは前記Ｐ型トランジスタのソース・ドレイン領域の直下に形成された第１のＮ型拡散領域と、前記絶縁膜と前記素子分離領域との間の領域に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第２のＮ型拡散領域と、この第２のＮ型拡散領域と同層であり前記Ｐ型トランジスタのチャネル領域の直下に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第３のＮ型拡散領域と、前記第３のＮ型拡散領域に接続された領域の表面に形成され第２の基準電圧が印加される第４のＮ型拡散領域と、を有することを特徴とする半導体装置。
【請求項３】
前記第２の基準電圧が前記第１の基準電圧よりも高く、前記Ｎ型トランジスタと前記Ｐ型トランジスタとの間に位置する前記素子分離領域と前記絶縁膜との間には、前記第２のＰ型拡散領域及び第２のＮ型拡散領域の双方が相互に接するように配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記Ｎ型トランジスタと前記Ｐ型トランジスタとの間に位置する前記素子分離領域の下端は、前記絶縁膜の上面に接していることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記Ｎ型トランジスタを囲む素子分離領域及び前記Ｐ型トランジスタを囲む素子分離領域のうち少なくとも一方の下端は、前記絶縁膜の上面に接していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記Ｎ型トランジスタのゲート電極と前記Ｐ型トランジスタのゲート電極が共通であり、前記第４のＰ型拡散領域、前記Ｎ型トランジスタ、前記Ｐ型トランジスタ及び第４のＮ型拡散領域がこの順に１列に配置されていることを特徴とする請求項２乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記Ｐ型トランジスタが形成されている領域と前記第４のＰ型拡散領域との間に素子分離領域が形成されていることを特徴とする請求項２乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記Ｎ型トランジスタが形成されている領域と前記第４のＮ型拡散領域との間に素子分離領域が形成されていることを特徴とする請求項２乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第４のＰ型拡散領域は、前記Ｎ型トランジスタと共に前記素子分離領域の一部を挟む領域に形成されており、この素子分離領域の一部と前記絶縁膜との間には前記第２のＰ型拡散領域が形成されており、前記第３のＰ型拡散領域には前記第２のＰ型拡散領域及び前記第４のＰ型拡散領域を介して、前記第１の基準電位が印加されることを特徴とする請求項２乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第４のＮ型拡散領域は、前記Ｐ型トランジスタと共に前記素子分離領域の一部を挟む領域に形成されており、この素子分離領域の一部と前記絶縁膜との間には前記第２のＮ型拡散領域が形成されており、前記第３のＮ型拡散領域には前記第２のＮ型拡散領域及び前記第４のＮ型拡散領域を介して、前記第２の基準電位が印加されることを特徴とする請求項２乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に形成された第１導電型ウエルと、この第１導電型ウエルに形成された第１の第２導電型トランジスタ及び第２の第２導電型トランジスタと、前記半導体層の表面に形成され前記第１及び第２の第２導電型トランジスタを区画する素子分離領域と、を有し、前記第１導電型ウエルは前記第１の第２導電型トランジスタのソース・ドレイン領域の直下に形成された第１の第１導電型拡散領域と、前記絶縁膜と前記素子分離領域との間の領域に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第２の第１導電型拡散領域と、この第２の第１導電型拡散領域と同層であり前記第１及び第２の第２導電型トランジスタのチャネル領域の直下に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第３の第１導電型拡散領域と、前記第３の第１導電型拡散領域に接続された領域の表面に形成され基準電圧が印加される第４の第１導電型拡散領域と、前記第２の第２導電型トランジスタのソース・ドレイン領域の直下に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第５の第１導電型拡散領域と、を有することを特徴とする半導体装置。
【請求項１２】
前記第１の第２導電型トランジスタと前記第２の第２導電型トランジスタとの間に位置する前記素子分離領域の下端は、前記絶縁膜の上面に接していることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１の第２導電型トランジスタを囲む素子分離領域及び前記第２の第２導電型トランジスタを囲む素子分離領域のうち少なくとも一方の下端は、前記絶縁膜の上面に接していることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に局所的に形成された第１導電型ウエルと、この第１導電型ウエルに形成された第１及び第２の第２導電型トランジスタと、前記半導体層の表面に選択的に形成され下面の少なくとも一部が前記絶縁膜に接しておらず前記第１の第２導電型トランジスタを区画する第１の素子分離領域と、前記半導体層の表面に選択的に形成され下面が前記絶縁膜に接し前記第２の第２導電型トランジスタを区画する第２の素子分離領域と、を有し、前記第１導電型ウエルは前記第１及び第２の第２導電型トランジスタのソース・ドレイン領域の直下に形成された第１の第１導電型拡散領域と、前記絶縁膜と前記第１の素子分離領域との間の領域に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第２の第１導電型拡散領域と、この第２の第１導電型拡散領域と同層であり前記第１及び第２の第２導電型トランジスタのチャネル領域の直下に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第３の第１導電型拡散領域と、前記第１の第２導電型トランジスタにおける第３の第１導電型拡散領域に前記第２の第１導電型拡散領域を介して接続された領域の表面に形成され基準電圧が印加される第４の第１導電型拡散領域と、を有することを特徴とする半導体装置。
【請求項１５】
半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に局所的に形成されたＰウエル及びＮウエルと、このＰウエルに形成された第１及び第２のＮ型トランジスタと、前記Ｎウエルに形成された第１及び第２のＰ型トランジスタと、前記半導体層の表面に選択的に形成され下面の少なくとも一部が前記絶縁膜に接しておらず前記第１のＰ型トランジスタ及び第１のＮ型トランジスタを区画する第１の素子分離領域と、前記半導体層の表面に選択的に形成され下面が前記絶縁膜に接し前記第２のＰ型トランジスタ及び第２のＮ型トランジスタを区画する第２の素子分離領域と、を有し、前記Ｐウエルは前記第１及び第２のＮ型トランジスタのソース・ドレイン領域の直下に形成された第１のＰ型拡散領域と、前記絶縁膜と前記第１の素子分離領域との間の領域に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第２のＰ型拡散領域と、この第２のＰ型拡散領域と同層であり前記第１及び第２のＮ型トランジスタのチャネル領域の直下に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第３のＰ型拡散領域と、前記第１のＮ型トランジスタにおける第３のＰ型拡散領域に前記第２のＰ型拡散領域を介して接続された領域の表面に形成され第１の基準電圧が印加される第４のＰ型拡散領域と、を有し、前記Ｎウエルは前記第１及び第２のＰ型トランジスタのソース・ドレイン領域の直下に形成された第１のＮ型拡散領域と、前記絶縁膜と前記第１の素子分離領域との間の領域に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第２のＮ型拡散領域と、この第２のＮ型拡散領域と同層であり前記第１及び第２のＰ型トランジスタのチャネル領域の直下に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第３のＮ型拡散領域と、前記第１のＰ型トランジスタにおける第３のＮ型拡散領域に前記第２のＮ型拡散領域を介して接続された領域の表面に形成され第２の基準電圧が印加される第４のＮ型拡散領域と、を有することを特徴とする半導体装置。
【請求項１６】
第３のＮ型トランジスタ及びＰ型トランジスタを有し、前記Ｐウエルは前記第３のＮ型トランジスタのチャネル領域及びソース・ドレイン領域の直下に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第５のＰ型拡散領域を有し、前記Ｎウエルは前記第３のＰ型トランジスタのチャネル領域及びソース・ドレイン領域の直下に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第５のＮ型拡散領域を有することを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第４のＰ型拡散領域は、前記第１のＮ型トランジスタと共に前記第１の素子分離領域の一部を挟む領域に形成されており、この第１の素子分離領域の一部と前記絶縁膜との間には前記第２のＰ型拡散領域が形成されており、前記第３のＰ型拡散領域には前記第２のＰ型拡散領域及び前記第４のＰ型拡散領域を介して、前記第１の基準電位が印加されることを特徴とする請求項１４乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記第４のＮ型拡散領域は、前記第１のＰ型トランジスタと共に前記第１の素子分離領域の他の一部を挟む領域に形成されており、この第１の素子分離領域の他の一部と前記絶縁膜との間には前記第２のＮ型拡散領域が形成されており、前記第３のＮ型拡散領域には前記第２のＮ型拡散領域及び前記第４のＮ型拡散領域を介して、前記第２の基準電位が印加されることを特徴とする請求項１４乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記半導体層の厚さが１００乃至３００ｎｍであることを特徴とする請求項１乃至１８のいずれか１項に記載の半導体装置。
【請求項２０】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中に第１導電型ウエルを形成する工程と、前記半導体層の表面に選択的に素子分離領域を形成する工程と、前記第１導電型ウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２の第１導電型拡散領域を形成すると共に前記第１導電型ウエルの表面の一部に基準電圧が印加される第４の第１導電型拡散領域を形成する工程と、前記第１導電型ウエル上にゲート絶縁膜及びゲート電極を形成する工程と、このゲート絶縁膜及びゲート電極を透過させて前記半導体層中に第１導電型不純物を注入し前記半導体層中における前記ゲート電極の直下に相当し前記第２の第１導電型拡散領域と同層となる領域に第３の第１導電型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記第１導電型ウエルの表面に第２導電型不純物を注入し、前記第１導電型ウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成して第２導電型トランジスタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中に第１導電型ウエルを形成する工程と、この半導体層の表面に選択的に素子分離領域を形成する工程と、前記第１導電型ウエルに第１導電型不純物を注入して前記第１導電型ウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２の第１導電型拡散領域を形成すると共に、前記第１導電型ウエルの表面の一部に第３の第１導電型拡散領域及び基準電圧が印加される第４の第１導電型拡散領域を形成する工程と、前記第３の第１導電型拡散領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記第１導電型ウエルの表面に第２導電型不純物を注入し、前記第１導電型ウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成して第２導電型トランジスタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２２】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層の表面に選択的に素子分離領域を形成する工程と、この半導体層中に第１導電型ウエルを形成する工程と、前記半導体層上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記第１導電型ウエルに第２導電型不純物を注入し前記第１導電型ウエルにおける前記ゲート電極の直下に相当する領域を挟む領域に前記第１導電型ウエルよりも実効的な不純物濃度が低い第１の第１導電型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記第１導電型ウエルの表面に第２導電型不純物を注入し、前記第１導電型ウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成して第２導電型トランジスタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２３】
前記素子分離領域を形成する工程において、前記素子分離領域の下端の一部が前記絶縁膜に接触するように前記素子分離領域を形成することを特徴とする請求項２０乃至２２のいずれか１項に記載の半導体装置の製造方法。
【請求項２４】
前記素子分離領域を形成する工程において、前記素子分離領域の下端が前記絶縁膜に接触しないように前記素子分離領域を形成することを特徴とする請求項２０乃至２２のいずれか１項に記載の半導体装置の製造方法。
【請求項２５】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中にＰウエル及びＮウエルを形成する工程と、前記半導体層の表面に選択的に素子分離領域を形成する工程と、前記Ｐウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２のＰ型拡散領域を形成すると共に前記Ｐウエルの表面の一部に基準電圧が印加される第４のＰ型拡散領域を形成する工程と、前記Ｎウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２のＮ型拡散領域を形成すると共に前記Ｎウエルの表面の一部に基準電圧が印加される第４のＮ型拡散領域を形成する工程と、前記Ｐウエル上及びＮウエル上の双方にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極を透過させて前記Ｐウエル中にＰ型不純物を注入し前記Ｐウエル中における前記ゲート電極の直下に相当し前記第２のＰ型拡散領域と同層となる領域に第３のＰ型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極を透過させて前記Ｎウエル中にＮ型不純物を注入し前記Ｎウエル中における前記ゲート電極の直下に相当し前記第２のＮ型拡散領域と同層となる領域に第３のＮ型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｐウエルの表面にＮ型不純物を注入し、前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＮ型トランジスタを形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｎウエルの表面にＰ型不純物を注入し、前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＰ型トランジスタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２６】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中にＰウエル及びＮウエルを形成する工程と、この半導体層の表面に選択的に素子分離領域を形成する工程と、前記ＰウエルにＰ型不純物を注入して前記Ｐウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２のＰ型拡散領域を形成すると共に、前記Ｐウエルの表面の一部に第３のＰ型拡散領域及び第１の基準電圧が印加される第４のＰ型拡散領域を形成する工程と、前記ＮウエルにＮ型不純物を注入して前記Ｎウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２のＮ型拡散領域を形成すると共に、前記Ｎウエルの表面の一部に第３のＮ型拡散領域及び第２の基準電圧が印加される第４のＮ型拡散領域を形成する工程と、前記第３のＰ型拡散領域上及び前記第３のＮ型拡散領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｐウエルの表面にＮ型不純物を注入し、前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＮ型トランジスタを形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｎウエルの表面にＰ型不純物を注入し、前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＰ型トランジスタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２７】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層の表面に選択的に素子分離領域を形成する工程と、この半導体層中にＰウエル及びＮウエルを形成する工程と、前記Ｐウエル及びＮウエル上の双方にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記ＰウエルにＮ型不純物を注入し前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域に前記Ｐウエルよりも実効的な不純物濃度が低い第１のＰ型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記ＮウエルにＰ型不純物を注入し前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域に前記Ｎウエルよりも実効的な不純物濃度が低い第１のＮ型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｐウエルの表面にＮ型不純物を注入し、前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＮ型トランジスタを形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｎウエルの表面にＰ型不純物を注入し、前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＰ型トランジスタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２８】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中にＰウエル及びＮウエルを形成する工程と、前記半導体層の表面に選択的に素子分離領域を形成する工程と、前記Ｐウエルに選択的にＰ型不純物を注入して第３のＰ型拡散領域を形成すると共に前記絶縁膜と前記素子分離領域との間の領域に第２のＰ型拡散領域を形成する工程と、前記Ｎウエルに選択的にＮ型不純物を注入して第３のＮ型拡散領域を形成すると共に前記絶縁膜と前記素子分離領域との間の領域に第２のＮ型拡散領域を形成する工程と、前記第３のＰ型拡散領域上及び前記第３のＮ型拡散領域上にゲート絶縁膜及びゲート電極を形成する工程と、このゲート絶縁膜及びゲート電極をマスクとして前記Ｐウエルの表面にＮ型不純物を注入し、前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＮ型トランジスタを形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｎウエルの表面にＰ型不純物を注入し、前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＰ型トランジスタを形成する工程と、前記Ｐウエルの表面の一部に基準電圧が印加される第４のＰ型拡散領域を形成する工程と、前記Ｎウエルの表面の一部に基準電圧が印加される第４のＮ型拡散領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２９】
前記Ｐウエル内及びＮウエル内に形成された素子分離領域の下端は前記絶縁膜に接触していないことを特徴とする請求項２５乃至２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記ＰウエルとＮウエルとの境界に形成された素子分離領域の下端は前記絶縁膜に接触していることを特徴とする請求項２５乃至２９のいずれか１項に記載の半導体装置の製造方法。
【請求項３１】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層に局所的に第１導電型ウエルを形成する工程と、前記半導体層の表面に選択的に前記絶縁膜に到達しない第１のトレンチを形成する工程と、この第１のトレンチの一部に前記絶縁膜に到達する第２のトレンチを形成する工程と、前記第１導電型ウエルにおける前記第１のトレンチに囲まれた領域の一部に第１導電型不純物を選択的に注入して第２の第１導電型拡散領域を形成する工程と、前記第１及び第２のトレンチに絶縁材料を埋め込んで夫々第１及び第２の素子分離領域を形成する工程と、前記第１導電型ウエルの一部に第１導電型不純物を選択的に注入して第３の第１導電型拡散領域を形成すると共に、基準電位が印加され前記第１の素子分離領域に区画された領域に形成された前記第３の第１導電型拡散領域に前記第２の第１導電型拡散領域を介して接続される第４の第１導電型拡散領域を形成する工程と、前記第３の第１導電型拡散領域を挟む第１の第１導電型拡散領域にソース・ドレインを形成すると共に前記第３の第１導電型拡散領域上にゲート絶縁膜及びゲート電極を形成して、前記第１の素子分離領域に区画された領域に第１の第２導電型トランジスタを形成すると共に前記第２の素子分離領域に区画された領域に第２の第２導電型トランジスタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３２】
半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層に局所的にＰウエル及びＮウエルを形成する工程と、前記半導体層の表面に選択的に前記絶縁膜に到達しない第１のトレンチを形成する工程と、この第１のトレンチの一部に前記絶縁膜に到達する第２のトレンチを形成する工程と、前記Ｐウエルにおける前記第１のトレンチに囲まれた領域の一部にＰ型不純物を選択的に注入して第２のＰ型拡散領域を形成する工程と、前記Ｎウエルにおける前記第１のトレンチに囲まれた領域の一部にＮ型不純物を選択的に注入して第２のＮ型拡散領域を形成する工程と、前記第１及び第２のトレンチに絶縁材料を埋め込んで夫々第１及び第２の素子分離領域を形成する工程と、前記Ｐウエルの一部にＰ型不純物を選択的に注入して第３のＰ型拡散領域を形成すると共に、第１の基準電位が印加され前記第１の素子分離領域に区画された領域に形成された前記第３のＰ型拡散領域に前記第２のＰ型拡散領域を介して接続される第４のＰ型拡散領域を形成する工程と、前記Ｎウエルの一部にＮ型不純物を選択的に注入して第３のＮ型拡散領域を形成すると共に、第２の基準電位が印加され前記第１の素子分離領域に区画された領域に形成された前記第３のＮ型拡散領域に前記第２のＮ型拡散領域を介して接続される第４のＮ型拡散領域を形成する工程と、前記第３のＰ型拡散領域を挟む第１のＰ型拡散領域にソース・ドレインを形成すると共に前記第３のＰ型拡散領域上にゲート絶縁膜及びゲート電極を形成して、前記第１の素子分離領域に区画された領域に第１のＮ型トランジスタを形成すると共に前記第２の素子分離領域に区画された領域に第２のＮ型トランジスタを形成する工程と、前記第３のＮ型拡散領域を挟む第１のＮ型拡散領域にソース・ドレインを形成すると共に前記第３のＮ型拡散領域上にゲート絶縁膜及びゲート電極を形成して、前記第１の素子分離領域に区画された領域に第１のＰ型トランジスタを形成すると共に前記第２の素子分離領域に区画された領域に第２のＰ型トランジスタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３３】
前記Ｐウエルにおける前記第１のトレンチに囲まれた領域の他の一部にＰ型不純物を選択的に注入して第５のＰ型拡散領域を形成する工程と、前記Ｎウエルにおける前記第１のトレンチに囲まれた領域の他の一部にＮ型不純物を選択的に注入して第５のＮ型拡散領域を形成する工程と、前記第５のＰ型拡散領域にソース・ドレインを形成すると共にこの第５のＰ型拡散領域上にゲート絶縁膜及びゲート電極を形成して第３のＮ型トランジスタを形成する工程と、前記第５のＮ型拡散領域にソース・ドレインを形成すると共にこの第５のＮ型拡散領域上にゲート絶縁膜及びゲート電極を形成して第３のＰ型トランジスタを形成する工程と、を有することを特徴とする請求項３２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）層に形成されたトランジスタを有する半導体装置及びその製造方法に関し、特に、トランジスタの性能を維持しつつ微細化することが可能な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、シリコン基板上にＢＯＸ（Ｂｕｒｉｅｄ　Ｏｘｉｄｅ：埋込酸化膜）層を形成し、このＢＯＸ層上にＳＯＩ層を形成し、このＳＯＩ層にＭＯＳトランジスタを形成するＳＯＩ技術が開発されている（例えば、特許文献１参照。）。図３７（ａ）はこのような従来の半導体装置において、ＳＯＩ層に形成されたＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）を示す断面図であり、（ｂ）はその平面図である。図３７（ｂ）は図３７（ａ）に示すＮＭＯＳトランジスタ１１６を示している。但し、図３７（ｂ）においては、側壁１０９は図示を省略されている。
【０００３】
図３７（ａ）及び（ｂ）に示すように、従来の半導体装置においては、Ｐ型シリコン基板１０１上に、ＢＯＸ層１０２が形成され、その上に、ＳＯＩ層１０３が形成されている。ＳＯＩ層１０３の厚さは例えば１５０ｎｍである。そして、ＳＯＩ層１０３においては、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ：浅溝埋込分離）領域１０４が選択的に形成されており、ＳＴＩ領域１０４に区画された領域がＮＭＯＳトランジスタ形成領域１０５及びＰＭＯＳトランジスタ形成領域１０６となっている。ＳＴＩ領域１０４の上面はＳＯＩ層１０３の上面において露出しており、ＳＴＩ領域１０４の下面はＢＯＸ層１０２に接している。ＳＯＩ層１０３におけるＮＭＯＳトランジスタ形成領域１０５及びＰＭＯＳトランジスタ形成領域１０６には、夫々ゲート絶縁膜１０７が形成されており、その上にはゲート電極１０８が形成されている。また、ゲート絶縁膜１０７及びゲート電極１０８の側部は側壁１０９により覆われている。更に、ＳＯＩ層１０３のＮＭＯＳトランジスタ形成領域１０５にはＰウエル１１０が形成されており、ＰＭＯＳトランジスタ形成領域１０６にはＮウエル１１１が形成されている。
【０００４】
Ｐウエル１１０におけるゲート電極１０８及び側壁１０９の直下に相当しない領域には、相互に対向する１対のｎ＋型拡散領域１１２が形成されており、側壁１０９の直下に相当する領域には、エクステンション領域１１３が形成されている。ｎ＋型拡散領域１１２及びエクステンション領域１１３により、ソース・ドレイン領域が形成され、エクステンション領域１１３間がチャネル領域となっている。Ｐウエル１１０、ｎ＋型拡散領域１１２、エクステンション領域１１３、ゲート絶縁膜１０７、ゲート電極１０８及び側壁１０９により、ＮＭＯＳトランジスタ１１６が形成されている。
【０００５】
一方、Ｎウエル１１１におけるゲート電極１０８及び側壁１０９の直下に相当しない領域には、相互に対向する１対のｐ＋型拡散領域１１４が形成されており、側壁１０９の直下に相当する領域には、エクステンション領域１１５が形成されている。ｐ＋型拡散領域１１４及びエクステンション領域１１５により、ソース・ドレイン領域が形成され、エクステンション領域１１５間がチャネル領域となっている。Ｎウエル１１１、ｐ＋型拡散領域１１４、エクステンション領域１１５、ゲート絶縁膜１０７、ゲート電極１０８及び側壁１０９により、ＰＭＯＳトランジスタ１１７が形成されている。
【０００６】
また、図３８（ａ）乃至（ｄ）はこの半導体装置の製造方法を工程順に示す断面図である。先ず、図３８（ａ）に示すように、Ｐ型シリコン基板１０１上にＢＯＸ層１０２を形成する。そして、その上に、ＳＯＩ層１０３を形成し、ＳＯＩ層１０３上にＳｉＯ２膜１１８及びＳｉ３Ｎ４膜１１９を順次形成する。次に、ＳｉＯ２膜１１８及びＳｉ３Ｎ４膜１１９をパターニングし、ＳＴＩ領域１０４（図３７（ａ）参照）を形成する予定の領域を開口する。次に、パターニングしたＳｉＯ２膜１１８及びＳｉ３Ｎ４膜１１９をマスクとしてＳＯＩ層１０３をエッチングし、ＢＯＸ層１０２まで到達するトレンチ１２０を形成する。
【０００７】
次に、図３８（ｂ）に示すように、トレンチ１２０内にＨＤＰ−ＣＶＤ法（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ　ＣＶＤ：高密度プラズマＣＶＤ法）によりＳｉＯ２膜を埋め込み、ＳＴＩ領域１０４を選択的に形成する。このとき、ＳＴＩ領域１０４に区画された領域がＮＭＯＳトランジスタ形成領域１０５及びＰＭＯＳトランジスタ形成領域１０６となる。
【０００８】
次に、図３８（ｃ）に示すように、ＰＭＯＳトランジスタ形成領域１０６を覆うようにレジスト１２１を形成する。そして、このレジスト１２１をマスクとして、ＮＭＯＳトランジスタ形成領域１０５にｐ型不純物を注入し、Ｐウエル１１０を形成する。その後、レジスト１２１を剥離する。
【０００９】
次に、図３８（ｄ）に示すように、ＮＭＯＳトランジスタ形成領域１０５を覆うようにレジスト１２２を形成する。そして、このレジスト１２２をマスクとして、ＰＭＯＳトランジスタ形成領域１０６にｎ型不純物を注入し、Ｎウエル１１１を形成する。その後、レジスト１２２を剥離する。
【００１０】
そして、図３７（ａ）に示すように、ＳＯＩ層１０３上に、ゲート絶縁膜１０７及びゲート電極１０８を形成し、このゲート絶縁膜１０７及びゲート電極１０８をマスクとして不純物注入を行い、エクステンション領域１１３及び１１５を形成する。その後、ゲート絶縁膜１０７及びゲート電極１０８の側部を覆うように側壁１０９を形成し、ゲート絶縁膜１０７、ゲート電極１０８及び側壁１０９をマスクとして不純物注入を行い、ｎ＋型拡散領域１１２及びｐ＋型拡散領域１１４を形成する。このようにして、図３７（ａ）に示す半導体装置が形成される。
【００１１】
このようなＳＯＩ技術を使用した半導体装置においては、ＮＭＯＳトランジスタ１１６及びＰＭＯＳトランジスタ１１７の動作に伴い、Ｐウエル１１０及びＮウエル１１１に形成される空乏層がＢＯＸ層１０２に到達し、空乏層の見かけ上の厚さが厚くなる。これにより、ソース・ドレイン容量がバルク上に形成されたトランジスタのソース・ドレイン容量と比較して１／４程度に低減し、トランジスタの高速化を図ることができる。なお、Ｐウエル１１０及びＮウエル１１１におけるゲート電極１０８の直下に相当する領域には、空乏層が形成されない中性領域（ボディ）が形成される。
【００１２】
また、このような半導体装置においては、ボディ電圧を上げることによりトランジスタのしきい値電圧が下がるという効果もある。更に、トランジスタが基板の電圧変動の影響を受けないという効果もある。
【００１３】
しかしながら、このＳＯＩ技術による半導体装置には、ヒストリー効果が生じるという問題点がある。即ち、このような半導体装置においては、Ｐウエル１１０及びＮウエル１１１はＢＯＸ層１０２及びＳＴＩ領域１０４により囲まれており、完全に絶縁分離されているため、ボディはフローティング状態にある。このため、トランジスタの動作に伴いボディに注入された電子及び正孔が、外部に逃げることができず、ボディに蓄積する。この結果、一旦トランジスタが動作した後、次の動作タイミングまでにボディの電圧が基準電圧にもどらず、このトランジスタのしきい値電圧が所定の値に戻らない。このため、トランジスタの動作速度の周波数依存性が生じる。
【００１４】
従来、この問題点を解決するために、ソース領域にボディを外部に接続するボディコンタクトを設ける技術が知られている。図３９は従来のボディコンタクトを設けた半導体装置を示す平面図である。ドレイン領域及びソース領域としてｎ＋型拡散領域１１２ａ及び１１２ｂが形成され、ドレイン領域とソース領域との間のチャネル領域（図示せず）上にゲート電極１３２が形成されている。ソース領域となるｎ＋型拡散領域１１２ｂにボディコンタクトとなるｐ＋型拡散領域１３１が形成されている。そして、ゲート電極１３２はＴ字形をなしており、ゲート電極１３２の一端部１３３はｐ＋型拡散領域１３１の近傍まで延出されている。これにより、ゲート電極１３２の直下に形成されるボディ（図示せず）が、ゲート電極１３２の形状に沿って延出し、ｐ＋型拡散領域１３１に接する。この結果、ボディがボディコンタクト（ｐ＋型拡散領域１３１）を通じて外部に接続され、ボディ電位が固定される。
【００１５】
しかしながら、図３９に示す半導体装置においては、ゲート電極をＴ字形にする必要があるため、バルク上に形成される半導体装置に対して、設計変更を行う必要がある。また、ゲート電極をＴ字形にすることにより、ソース領域の幅（Ｗ１＋Ｗ２）が縮小してオン電流が低減すると共に、ゲート容量が増加する。この結果、トランジスタの性能が劣化する。更に、ソース領域及びドレイン領域が夫々固定されてしまうという問題点がある。
【００１６】
また、ＮＭＯＳトランジスタ間及びＰＭＯＳトランジスタ間を分離するＳＴＩ領域をＢＯＸ層まで到達させずに部分酸化膜とし、ＮＭＯＳトランジスタ間を分離するＳＴＩ領域とＢＯＸ層との間にはＰウエルを形成し、ＰＭＯＳトランジスタ間を分離するＳＴＩ領域とＢＯＸ層との間にはＮウエルを形成し、トランジスタのボディを前記Ｐウエル又はＮウエルを介してボディコンタクトに接続する技術が開示されている（例えば、特許文献２参照。）。また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間のＳＴＩ領域は、ＢＯＸ層まで到達する完全酸化膜とするか、又は部分酸化膜としてＢＯＸ層との間にＰウエル及びＮウエルの双方を相互に隣接して形成し、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間を分離している。これにより、トランジスタの性能を低下させずに、ボディ電位を固定することができる。
【００１７】
【特許文献１】
特開２００１−３６０９２号公報
【特許文献２】
特開２０００−２４３９７３号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。特開２０００−２４３９７３号公報（特許文献２）に開示されたトランジスタが、その性能を最大限発揮するためには、以下の条件を満たすように設計する必要がある。第１に、動作の高速性を図るために、空乏層がＢＯＸ層に届くようにする。第２に、ＭＯＳトランジスタ間の分離を図るために、部分酸化膜をソース・ドレイン領域（以下、Ｓ／Ｄ領域ともいう）よりも深く形成する。第３に、ボディをボディコンタクトに接続するために、部分酸化膜とＢＯＸ層との間のＳＯＩ層の抵抗を可及的に低くする。しかしながら、半導体装置の微細化が進むと、前記条件を全て満たすことが困難になってくる。
【００１９】
即ち、半導体装置の微細化に伴い、トランジスタのゲート長を短くするためには、短チャネル効果を抑制するために、Ｓ／Ｄ領域の接合深さを浅くする必要がある。
【００２０】
図４０は、横軸にウエルの不純物濃度をとり、縦軸に空乏層の深さをとって、ウエルの不純物濃度が空乏層の深さに及ぼす影響を示すグラフ図であり、図４１は、横軸にウエルの不純物濃度をとり、縦軸に基板抵抗をとって、ウエルの不純物濃度が基板抵抗に及ぼす影響を示すグラフ図であり、図４２は、横軸に空乏層の深さをとり、縦軸に基板抵抗をとって、空乏層の深さと基板抵抗との関係を示すグラフ図である。図４０に示すように、ウエルの不純物濃度を高くすると、Ｓ／Ｄ領域の下方に形成される空乏層が浅くなり、その結果、ＢＯＸ層まで到達しなくなる。一方、空乏層がＢＯＸ層に到達するようにウエルの不純物濃度を低くすると、図４１に示すように、基板抵抗が大きくなり、ボディとボディコンタクトとの間の抵抗が増加する。即ち、図４２に示すように、空乏層を深くしようとすると基板抵抗が増加してしまい、基板抵抗を低減しようとすると、空乏層が浅くなる。
【００２１】
そこで、ウエルの不純物濃度を高くし、基板抵抗を低く保ったまま空乏層をＢＯＸ層まで到達させるためには、ＳＯＩ層の厚さを薄くする必要がある。しかし、ＳＯＩ層を薄くすると、ＢＯＸ層に到達するＳＴＩ層（完全酸化膜）とＢＯＸ層に到達しないＳＴＩ層（部分酸化膜）とを同時に作り込むことが困難になる。特に、部分酸化膜の厚さを精度よく制御し、隣り合うＭＯＳトランジスタのＳ／Ｄ領域間を分離しつつ、ボディとボディコンタクトとの間の抵抗を低くするように部分酸化膜とＢＯＸ層との間にＳＯＩ層を残すことが困難となる。
【００２２】
本発明はかかる問題点に鑑みてなされたものであって、ＳＯＩ層に形成されたＭＯＳトランジスタを有する半導体装置において、空乏層をＢＯＸ層まで到達させて動作の高速化を図り、隣り合うＭＯＳトランジスタのＳ／Ｄ領域間を確実に分離し、且つ、ボディコンタクトとＭＯＳトランジスタのボディとの間の抵抗を低減してボディ電位を固定できる半導体装置及びその製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明に係る第１の半導体装置は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に形成された第１導電型ウエルと、この第１導電型ウエルに形成された第２導電型トランジスタと、前記半導体層の表面に選択的に形成され前記第２導電型トランジスタを区画する素子分離領域と、を有し、前記第１導電型ウエルは前記第２導電型トランジスタのソース・ドレイン領域の直下に形成された第１の第１導電型拡散領域と、前記絶縁膜と前記素子分離領域との間の領域に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第２の第１導電型拡散領域と、この第２の第１導電型拡散領域と同層であり前記トランジスタのチャネル領域の直下に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第３の第１導電型拡散領域と、前記第３の第１導電型拡散領域に接続された領域の表面に形成され基準電圧が印加される第４の第１導電型拡散領域と、を有することを特徴とする。
【００２４】
本発明においては、Ｓ／Ｄ領域下における第１の第１導電型拡散領域の不純物濃度をボディとなる第３の第１導電型拡散領域の不純物濃度よりも低くすることにより、Ｓ／Ｄ領域下に形成される空乏層を絶縁膜まで到達させつつ、Ｓ／Ｄ領域の接合深さを浅くすることができる。この結果、短チャネル効果を抑制しつつトランジスタのゲート長を短くすることができ、寄生容量を低減してトランジスタの高速化を図ることができ、且つ、Ｓ／Ｄ領域間を確実に分離することができる。また、第２の第１導電型拡散領域を、第３の第１導電型拡散領域と同層で、且つその不純物濃度が第１の第１導電型拡散領域の不純物濃度よりも高くなるように設けることにより、ボディとなる第３の第１導電型拡散領域とボディコンタクトとなる第４の第１導電型拡散領域との間の抵抗を低減し、ボディ電位を確実に固定することができる。
【００２５】
本発明に係る第２の半導体装置は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に形成されたＰウエル及びＮウエルと、このＰウエル及びＮウエルに夫々形成されたＮ型トランジスタ及びＰ型トランジスタと、前記Ｐウエル及びＮウエルの表面に選択的に形成され前記Ｎ型トランジスタ及びＰ型トランジスタを区画する素子分離領域と、を有し、前記Ｐウエルは前記Ｎ型トランジスタのソース・ドレイン領域の直下に形成された第１のＰ型拡散領域と、前記絶縁膜と前記素子分離領域との間の領域に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第２のＰ型拡散領域と、この第２のＰ型拡散領域と同層であり前記Ｎ型トランジスタのチャネル領域の直下に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第３のＰ型拡散領域と、前記第３のＰ型拡散領域に接続された領域の表面に形成され第１の基準電圧が印加される第４のＰ型拡散領域と、を有し、前記Ｎウエルは前記Ｐ型トランジスタのソース・ドレイン領域の直下に形成された第１のＮ型拡散領域と、前記絶縁膜と前記素子分離領域との間の領域に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第２のＮ型拡散領域と、この第２のＮ型拡散領域と同層であり前記Ｐ型トランジスタのチャネル領域の直下に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第３のＮ型拡散領域と、前記第３のＮ型拡散領域に接続された領域の表面に形成され第２の基準電圧が印加される第４のＮ型拡散領域と、を有することを特徴とする。
【００２６】
本発明においては、Ｎ型トランジスタ及びＰ型トランジスタを備える半導体装置において、前述の第１の半導体装置における効果と同様の効果を得ることができる。
【００２７】
また、前記第２の基準電圧を前記第１の基準電圧よりも高くし、前記Ｎ型トランジスタと前記Ｐ型トランジスタとの間に位置する前記素子分離領域と前記絶縁膜との間に、前記第２のＰ型拡散領域及び第２のＮ型拡散領域の双方が相互に接するように配置してもよい。これにより、前記第２のＰ型拡散領域と第２のＮ型拡散領域との界面においてＰＮ接合分離が形成され、Ｎ型トランジスタとＰ型トランジスタとを確実に分離することができる。
【００２８】
又は、前記Ｎ型トランジスタと前記Ｐ型トランジスタとの間に位置する前記素子分離領域の下端は、前記絶縁膜の上面に接していてもよい。これにより、素子分離領域の幅を小さくできると共に、Ｎ型トランジスタとＰ型トランジスタとを確実に分離することができる。
【００２９】
更に、前記Ｎ型トランジスタのゲート電極と前記Ｐ型トランジスタのゲート電極が共通であり、前記第４のＰ型拡散領域、前記Ｎ型トランジスタ、前記Ｐ型トランジスタ及び第４のＮ型拡散領域がこの順に１列に配置されていてもよい。これにより、ボディとなる第３のＰ型拡散領域とボディコンタクトとなる第４のＰ型拡散領域との間の距離を短くして両者間の抵抗を低減できると共に、第３のＮ型拡散領域とボディコンタクトとなる第４のＮ型拡散領域との間の距離を短くして両者間の抵抗を低減することができる。
【００３０】
更にまた、前記第４のＰ型拡散領域は、前記Ｎ型トランジスタと共に前記素子分離領域の一部を挟む領域に形成されており、この素子分離領域の一部と前記絶縁膜との間には前記第２のＰ型拡散領域が形成されており、前記第３のＰ型拡散領域には前記第２のＰ型拡散領域及び前記第４のＰ型拡散領域を介して、前記第１の基準電位が印加されていてもよい。これにより、第３のＰ型拡散領域と第４のＰ型拡散領域との間のボディ抵抗をより一層低減することができ、ボディ電位をより効果的に固定できる。なお、同様に、前記第４のＮ型拡散領域は、前記Ｐ型トランジスタと共に前記素子分離領域の一部を挟む領域に形成されており、この素子分離領域の一部と前記絶縁膜との間には前記第２のＮ型拡散領域が形成されており、前記第３のＮ型拡散領域には前記第２のＮ型拡散領域及び前記第４のＮ型拡散領域を介して、前記第２の基準電位が印加されていてもよい。
【００３１】
本発明に係る第３の半導体装置は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に形成された第１導電型ウエルと、この第１導電型ウエルに形成された第１の第２導電型トランジスタ及び第２の第２導電型トランジスタと、前記半導体層の表面に形成され前記第１及び第２の第２導電型トランジスタを区画する素子分離領域と、を有し、前記第１導電型ウエルは前記第１の第２導電型トランジスタのソース・ドレイン領域の直下に形成された第１の第１導電型拡散領域と、前記絶縁膜と前記素子分離領域との間の領域に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第２の第１導電型拡散領域と、この第２の第１導電型拡散領域と同層であり前記第１及び第２の第２導電型トランジスタのチャネル領域の直下に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第３の第１導電型拡散領域と、前記第３の第１導電型拡散領域に接続された領域の表面に形成され基準電圧が印加される第４の第１導電型拡散領域と、前記第２の第２導電型トランジスタのソース・ドレイン領域の直下に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第５の第１導電型拡散領域と、を有することを特徴とする。
【００３２】
本発明においては、第１の第２導電型トランジスタについては、前述の第１の半導体装置と同様な効果を得ることができると共に、第２の第２導電型トランジスタについては、第５の第１導電型拡散領域の不純物濃度を第１の第１導電型拡散領域の不純物濃度よりも高くすることにより、第２の第２導電型トランジスタにおいては空乏層を浅くすることができる。これにより、第２の第２導電型トランジスタの動作速度は第１の第２導電型トランジスタの動作速度よりも遅くなるものの、第３の第１導電型拡散領域が第５の第１導電型拡散領域を介して第４の第１導電型拡散領域に接続されることにより、ボディの電圧をより確実に固定し、フローティング効果によるトランジスタのしきい値変動をより確実に抑制することができる。このような半導体装置は、例えば、第１の第２導電型トランジスタをデジタル回路として使用し、第２の第２導電型トランジスタをアナログ回路として使用する場合に好適である。
【００３３】
また、前記第１の第２導電型トランジスタと前記第２の第２導電型トランジスタとの間に位置する前記素子分離領域の下端は、前記絶縁膜の上面に接していることが好ましい。これにより、前記第１の第２導電型トランジスタのノイズが、前記第２の第２導電型トランジスタに流入することを防止でき、第２の第２導電型トランジスタのしきい値変動をより確実に抑制することができる。
【００３４】
本発明に係る第４の半導体装置は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に局所的に形成された第１導電型ウエルと、この第１導電型ウエルに形成された第１及び第２の第２導電型トランジスタと、前記半導体層の表面に選択的に形成され下面の少なくとも一部が前記絶縁膜に接しておらず前記第１の第２導電型トランジスタを区画する第１の素子分離領域と、前記半導体層の表面に選択的に形成され下面が前記絶縁膜に接し前記第２の第２導電型トランジスタを区画する第２の素子分離領域と、を有し、前記第１導電型ウエルは前記第１及び第２の第２導電型トランジスタのソース・ドレイン領域の直下に形成された第１の第１導電型拡散領域と、前記絶縁膜と前記第１の素子分離領域との間の領域に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第２の第１導電型拡散領域と、この第２の第１導電型拡散領域と同層であり前記第１及び第２の第２導電型トランジスタのチャネル領域の直下に形成され前記第１の第１導電型拡散領域よりも不純物濃度が高い第３の第１導電型拡散領域と、前記第１の第２導電型トランジスタにおける第３の第１導電型拡散領域に前記第２の第１導電型拡散領域を介して接続された領域の表面に形成され基準電圧が印加される第４の第１導電型拡散領域と、を有することを特徴とする。
【００３５】
本発明においては、第１の第２導電型トランジスタについては、前述の本発明に係る第１の半導体装置と同様な効果を得ることができると共に、第２の第２導電型トランジスタについては、ボディをフローティング状態とし、より一層の高速化を図ることができる。この結果、しきい値の安定性が優先されるトランジスタには第１の第２導電型トランジスタを使用し、動作の高速性が優先されるトランジスタには第２の第２導電型トランジスタを使用することにより、半導体装置の性能の最適化を図ることができる。
【００３６】
本発明に係る第５の半導体装置は、半導体基板と、この半導体基板上に形成された絶縁膜と、この絶縁膜上に形成された半導体層と、この半導体層に局所的に形成されたＰウエル及びＮウエルと、このＰウエルに形成された第１及び第２のＮ型トランジスタと、前記Ｎウエルに形成された第１及び第２のＰ型トランジスタと、前記半導体層の表面に選択的に形成され下面の少なくとも一部が前記絶縁膜に接しておらず前記第１のＰ型トランジスタ及び第１のＮ型トランジスタを区画する第１の素子分離領域と、前記半導体層の表面に選択的に形成され下面が前記絶縁膜に接し前記第２のＰ型トランジスタ及び第２のＮ型トランジスタを区画する第２の素子分離領域と、を有し、前記Ｐウエルは前記第１及び第２のＮ型トランジスタのソース・ドレイン領域の直下に形成された第１のＰ型拡散領域と、前記絶縁膜と前記第１の素子分離領域との間の領域に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第２のＰ型拡散領域と、この第２のＰ型拡散領域と同層であり前記第１及び第２のＮ型トランジスタのチャネル領域の直下に形成され前記第１のＰ型拡散領域よりも不純物濃度が高い第３のＰ型拡散領域と、前記第１のＮ型トランジスタにおける第３のＰ型拡散領域に前記第２のＰ型拡散領域を介して接続された領域の表面に形成され第１の基準電圧が印加される第４のＰ型拡散領域と、を有し、前記Ｎウエルは前記第１及び第２のＰ型トランジスタのソース・ドレイン領域の直下に形成された第１のＮ型拡散領域と、前記絶縁膜と前記第１の素子分離領域との間の領域に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第２のＮ型拡散領域と、この第２のＮ型拡散領域と同層であり前記第１及び第２のＰ型トランジスタのチャネル領域の直下に形成され前記第１のＮ型拡散領域よりも不純物濃度が高い第３のＮ型拡散領域と、前記第１のＰ型トランジスタにおける第３のＮ型拡散領域に前記第２のＮ型拡散領域を介して接続された領域の表面に形成され第２の基準電圧が印加される第４のＮ型拡散領域と、を有することを特徴とする。
【００３７】
本発明に係る第１の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中に第１導電型ウエルを形成する工程と、前記半導体層の表面に選択的に素子分離領域を形成する工程と、前記第１導電型ウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２の第１導電型拡散領域を形成すると共に前記第１導電型ウエルの表面の一部に基準電圧が印加される第４の第１導電型拡散領域を形成する工程と、前記第１導電型ウエル上にゲート絶縁膜及びゲート電極を形成する工程と、このゲート絶縁膜及びゲート電極を透過させて前記半導体層中に第１導電型不純物を注入し前記半導体層中における前記ゲート電極の直下に相当し前記第２の第１導電型拡散領域と同層となる領域に第３の第１導電型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記第１導電型ウエルの表面に第２導電型不純物を注入し、前記第１導電型ウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成して第２導電型トランジスタを形成する工程と、を有することを特徴とする。
【００３８】
本発明においては、第３の第１導電型拡散領域をゲート電極の直下にセルフアライン的に形成することができる。これにより、前述の本発明に係る第１の半導体装置を精度よく製造することができる。
【００３９】
本発明に係る第２の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中に第１導電型ウエルを形成する工程と、この半導体層の表面に選択的に素子分離領域を形成する工程と、前記第１導電型ウエルに第１導電型不純物を注入して前記第１導電型ウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２の第１導電型拡散領域を形成すると共に、前記第１導電型ウエルの表面の一部に第３の第１導電型拡散領域及び基準電圧が印加される第４の第１導電型拡散領域を形成する工程と、前記第３の第１導電型拡散領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記第１導電型ウエルの表面に第２導電型不純物を注入し、前記第１導電型ウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成して第２導電型トランジスタを形成する工程と、を有することを特徴とする。
【００４０】
本発明に係る第３の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層の表面に選択的に素子分離領域を形成する工程と、この半導体層中に第１導電型ウエルを形成する工程と、前記半導体層上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記第１導電型ウエルに第２導電型不純物を注入し前記第１導電型ウエルにおける前記ゲート電極の直下に相当する領域を挟む領域に前記第１導電型ウエルよりも実効的な不純物濃度が低い第１の第１導電型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記第１導電型ウエルの表面に第２導電型不純物を注入し、前記第１導電型ウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成して第２導電型トランジスタを形成する工程と、を有することを特徴とする。
【００４１】
本発明に係る第４の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中にＰウエル及びＮウエルを形成する工程と、前記半導体層の表面に選択的に素子分離領域を形成する工程と、前記Ｐウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２のＰ型拡散領域を形成すると共に前記Ｐウエルの表面の一部に基準電圧が印加される第４のＰ型拡散領域を形成する工程と、前記Ｎウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２のＮ型拡散領域を形成すると共に前記Ｎウエルの表面の一部に基準電圧が印加される第４のＮ型拡散領域を形成する工程と、前記Ｐウエル上及びＮウエル上の双方にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極を透過させて前記Ｐウエル中にＰ型不純物を注入し前記Ｐウエル中における前記ゲート電極の直下に相当し前記第２のＰ型拡散領域と同層となる領域に第３のＰ型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極を透過させて前記Ｎウエル中にＮ型不純物を注入し前記Ｎウエル中における前記ゲート電極の直下に相当し前記第２のＮ型拡散領域と同層となる領域に第３のＮ型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｐウエルの表面にＮ型不純物を注入し、前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＮ型トランジスタを形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｎウエルの表面にＰ型不純物を注入し、前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＰ型トランジスタを形成する工程と、を有することを特徴とする。
【００４２】
本発明に係る第５の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中にＰウエル及びＮウエルを形成する工程と、この半導体層の表面に選択的に素子分離領域を形成する工程と、前記ＰウエルにＰ型不純物を注入して前記Ｐウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２のＰ型拡散領域を形成すると共に、前記Ｐウエルの表面の一部に第３のＰ型拡散領域及び第１の基準電圧が印加される第４のＰ型拡散領域を形成する工程と、前記ＮウエルにＮ型不純物を注入して前記Ｎウエルにおける前記絶縁膜と前記素子分離領域との間の領域に第２のＮ型拡散領域を形成すると共に、前記Ｎウエルの表面の一部に第３のＮ型拡散領域及び第２の基準電圧が印加される第４のＮ型拡散領域を形成する工程と、前記第３のＰ型拡散領域上及び前記第３のＮ型拡散領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｐウエルの表面にＮ型不純物を注入し、前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＮ型トランジスタを形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｎウエルの表面にＰ型不純物を注入し、前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＰ型トランジスタを形成する工程と、を有することを特徴とする。
【００４３】
本発明においては、第３のＰ型拡散領域及び第３のＮ型拡散領域をゲート電極の直下にセルフアライン的に形成することができる。これにより、前述の本発明に係る第２の半導体装置を精度よく製造することができる。
【００４４】
本発明に係る第６の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層の表面に選択的に素子分離領域を形成する工程と、この半導体層中にＰウエル及びＮウエルを形成する工程と、前記Ｐウエル及びＮウエル上の双方にゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記ＰウエルにＮ型不純物を注入し前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域に前記Ｐウエルよりも実効的な不純物濃度が低い第１のＰ型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記ＮウエルにＰ型不純物を注入し前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域に前記Ｎウエルよりも実効的な不純物濃度が低い第１のＮ型拡散領域を形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｐウエルの表面にＮ型不純物を注入し、前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＮ型トランジスタを形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｎウエルの表面にＰ型不純物を注入し、前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＰ型トランジスタを形成する工程と、を有することを特徴とする。
【００４５】
本発明に係る第７の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層中にＰウエル及びＮウエルを形成する工程と、前記半導体層の表面に選択的に素子分離領域を形成する工程と、前記Ｐウエルに選択的にＰ型不純物を注入して第３のＰ型拡散領域を形成すると共に前記絶縁膜と前記素子分離領域との間の領域に第２のＰ型拡散領域を形成する工程と、前記Ｎウエルに選択的にＮ型不純物を注入して第３のＮ型拡散領域を形成すると共に前記絶縁膜と前記素子分離領域との間の領域に第２のＮ型拡散領域を形成する工程と、前記第３のＰ型拡散領域上及び前記第３のＮ型拡散領域上にゲート絶縁膜及びゲート電極を形成する工程と、このゲート絶縁膜及びゲート電極をマスクとして前記Ｐウエルの表面にＮ型不純物を注入し、前記Ｐウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＮ型トランジスタを形成する工程と、前記ゲート絶縁膜及びゲート電極をマスクとして前記Ｎウエルの表面にＰ型不純物を注入し、前記Ｎウエルにおける前記ゲート電極の直下に相当する領域を挟む領域にソース・ドレイン領域を形成してＰ型トランジスタを形成する工程と、前記Ｐウエルの表面の一部に基準電圧が印加される第４のＰ型拡散領域を形成する工程と、前記Ｎウエルの表面の一部に基準電圧が印加される第４のＮ型拡散領域を形成する工程と、を有することを特徴とする。
【００４６】
本発明に係る第８の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層に局所的に第１導電型ウエルを形成する工程と、前記半導体層の表面に選択的に前記絶縁膜に到達しない第１のトレンチを形成する工程と、この第１のトレンチの一部に前記絶縁膜に到達する第２のトレンチを形成する工程と、前記第１導電型ウエルにおける前記第１のトレンチに囲まれた領域の一部に第１導電型不純物を選択的に注入して第２の第１導電型拡散領域を形成する工程と、前記第１及び第２のトレンチに絶縁材料を埋め込んで夫々第１及び第２の素子分離領域を形成する工程と、前記第１導電型ウエルの一部に第１導電型不純物を選択的に注入して第３の第１導電型拡散領域を形成すると共に、基準電位が印加され前記第１の素子分離領域に区画された領域に形成された前記第３の第１導電型拡散領域に前記第２の第１導電型拡散領域を介して接続される第４の第１導電型拡散領域を形成する工程と、前記第３の第１導電型拡散領域を挟む第１の第１導電型拡散領域にソース・ドレインを形成すると共に前記第３の第１導電型拡散領域上にゲート絶縁膜及びゲート電極を形成して、前記第１の素子分離領域に区画された領域に第１の第２導電型トランジスタを形成すると共に前記第２の素子分離領域に区画された領域に第２の第２導電型トランジスタを形成する工程と、を有することを特徴とする。
【００４７】
本発明に係る第９の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に半導体層を形成する工程と、この半導体層に局所的にＰウエル及びＮウエルを形成する工程と、前記半導体層の表面に選択的に前記絶縁膜に到達しない第１のトレンチを形成する工程と、この第１のトレンチの一部に前記絶縁膜に到達する第２のトレンチを形成する工程と、前記Ｐウエルにおける前記第１のトレンチに囲まれた領域の一部にＰ型不純物を選択的に注入して第２のＰ型拡散領域を形成する工程と、前記Ｎウエルにおける前記第１のトレンチに囲まれた領域の一部にＮ型不純物を選択的に注入して第２のＮ型拡散領域を形成する工程と、前記第１及び第２のトレンチに絶縁材料を埋め込んで夫々第１及び第２の素子分離領域を形成する工程と、前記Ｐウエルの一部にＰ型不純物を選択的に注入して第３のＰ型拡散領域を形成すると共に、第１の基準電位が印加され前記第１の素子分離領域に区画された領域に形成された前記第３のＰ型拡散領域に前記第２のＰ型拡散領域を介して接続される第４のＰ型拡散領域を形成する工程と、前記Ｎウエルの一部にＮ型不純物を選択的に注入して第３のＮ型拡散領域を形成すると共に、第２の基準電位が印加され前記第１の素子分離領域に区画された領域に形成された前記第３のＮ型拡散領域に前記第２のＮ型拡散領域を介して接続される第４のＮ型拡散領域を形成する工程と、前記第３のＰ型拡散領域を挟む第１のＰ型拡散領域にソース・ドレインを形成すると共に前記第３のＰ型拡散領域上にゲート絶縁膜及びゲート電極を形成して、前記第１の素子分離領域に区画された領域に第１のＮ型トランジスタを形成すると共に前記第２の素子分離領域に区画された領域に第２のＮ型トランジスタを形成する工程と、前記第３のＮ型拡散領域を挟む第１のＮ型拡散領域にソース・ドレインを形成すると共に前記第３のＮ型拡散領域上にゲート絶縁膜及びゲート電極を形成して、前記第１の素子分離領域に区画された領域に第１のＰ型トランジスタを形成すると共に前記第２の素子分離領域に区画された領域に第２のＰ型トランジスタを形成する工程と、を有することを特徴とする。
【００４８】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図である。また、図２はこの半導体装置のボディ抵抗を示す模式的平面図である。なお、図１（ａ）及び図２においては、側壁９は図示を省略されている。
【００４９】
図１（ａ）及び（ｂ）に示すように、本実施形態の半導体装置においては、Ｐ型シリコン基板１上に、ＢＯＸ層２が形成され、その上に、ＳＯＩ層３が形成されている。ＢＯＸ層２の厚さは例えば１００乃至５００ｎｍであり、ＳＯＩ層３の厚さは例えば１００乃至３００ｎｍであり、例えば１５０乃至２５０ｎｍである。ＳＯＩ層３の表層には、例えばＳｉＯ２からなるＳＴＩ領域４が選択的に形成されており、このＳＴＩ領域４に区画された領域がＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６となっている。ＳＴＩ領域４の上面はＳＯＩ層３の上面において露出しており、ＳＴＩ領域４の下面はＢＯＸ層２には到達しておらず、ＢＯＸ層２とＳＴＩ領域４との間にはＳＯＩ層３が配置されている。ＳＴＩ領域４の深さは例えば１００乃至１８０ｎｍであり、幅は例えば１５０乃至１０００ｎｍである。また、ＳＴＩ領域４とＢＯＸ層２との間のＳＯＩ層３の厚さは例えば５０乃至１００ｎｍである。ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６におけるＳＯＩ層３上には、夫々ゲート絶縁膜７が形成されており、その上にはゲート電極８が形成されている。また、ゲート絶縁膜７及びゲート電極８の側部は側壁９により覆われている。
【００５０】
また、ＰＭＯＳトランジスタ１７と共にＮＭＯＳトランジスタ１６を挟む位置に、ボディコンタクト１８が形成され、ＮＭＯＳトランジスタ１６と共にＰＭＯＳトランジスタ１７を挟む位置に、ボディコンタクト１９が形成されている。即ち、ボディコンタクト１８、ＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、ボディコンタクト１９はこの順に１列に配置されている。Ｐ型シリコン基板１の表面に垂直な方向から見て、ゲート電極８の形状は長方形状であり、その長手方向は、ボディコンタクト１８、ＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、ボディコンタクト１９の配列方向に直交する方向に沿って延びている。
【００５１】
更に、ＳＯＩ層３におけるＮＭＯＳトランジスタ形成領域５にはＰウエル１０が形成されており、ＰＭＯＳトランジスタ形成領域６にはＮウエル１１が形成されている。Ｐウエル１０におけるゲート電極８の直下に相当しない領域には、相互に対向する１対のｎ＋型拡散領域１２が形成されている。このｎ＋型拡散領域１２により、ソース・ドレイン領域が形成され、ｎ＋型拡散領域１２間がチャネル領域となっている。ｎ＋型拡散領域１２の深さは例えば７０乃至８０ｎｍである。チャネル領域の長さは例えば３０乃至１００ｎｍである。
【００５２】
Ｐウエル１０は、ｎ＋型拡散領域１２の直下に相当するｐ型拡散領域１０ａ、ゲート電極８の直下に相当しボディとなるｐ型拡散領域１０ｂ、ＳＴＩ領域４とＢＯＸ層２との間の領域であるｐ型拡散領域１０ｃ、及びＮＭＯＳトランジスタ形成領域５からＳＴＩ領域４を挟んで隔てられているｐ型拡散領域１０ｄを備えている。ｐ型拡散領域１０ｂ及び１０ｃは互いに同層であり、その不純物濃度はｐ型拡散領域１０ａの不純物濃度よりも高い。また、ｐ型拡散領域１０ｄはＳＯＩ層３の表面に達するように形成されており、その不純物濃度はｐ型拡散領域１０ａの不純物濃度よりも高く、例えば接地電位が印加されている。ｐ型拡散領域１０ｄはボディコンタクト１８を形成している。なお、ｐ型拡散領域１０ａの不純物濃度は例えば１×１０１５ｃｍ−３であり、ｐ型拡散領域１０ｂの不純物濃度は例えば１×１０１７ｃｍ−３であり、ｐ型拡散領域１０ｃの不純物濃度は例えば１×１０１８ｃｍ−３であり、ｐ型拡散領域１０ｄの不純物濃度は例えば１×１０１７ｃｍ−３である。Ｐウエル１０、ｎ＋型拡散領域１２、ゲート絶縁膜７、ゲート電極８及び側壁９により、ＮＭＯＳトランジスタ１６が形成されている。
【００５３】
一方、Ｎウエル１１におけるゲート電極８の直下に相当しない領域には、相互に対向する１対のｐ＋型拡散領域１４が形成されている。ｐ＋型拡散領域１４により、ソース・ドレイン領域が形成され、ｐ＋型拡散領域１４間がチャネル領域となっている。Ｐ＋型拡散領域１４の深さは例えば７０乃至８０ｎｍである。
【００５４】
Ｎウエル１１は、ｐ＋型拡散領域１４の直下に相当するｎ型拡散領域１１ａ、ゲート電極８の直下に相当しボディとなるｎ型拡散領域１１ｂ、ＳＴＩ領域４とＢＯＸ層２との間の領域であるｎ型拡散領域１１ｃ、及びＰＭＯＳトランジスタ形成領域６からＳＴＩ領域４を挟んで隔てられているｎ型拡散領域１１ｄを備えている。ｎ型拡散領域１１ｂ及び１１ｃは互いに同層であり、その不純物濃度はｎ型拡散領域１１ａの不純物濃度よりも高い。また、ｎ型拡散領域１１ｄはＳＯＩ層３の表面に達するように形成されており、その不純物濃度はｎ型拡散領域１１ａの不純物濃度よりも高く、例えば電源電位が印加されている。ｎ型拡散領域１１ｄはボディコンタクト１９を形成している。なお、ｎ型拡散領域１１ａの不純物濃度は例えば１×１０１５ｃｍ−３であり、ｎ型拡散領域１１ｂの不純物濃度は例えば１×１０１７ｃｍ−３であり、ｎ型拡散領域１１ｃの不純物濃度は例えば１×１０１８ｃｍ−３であり、ｎ型拡散領域１１ｄの不純物濃度は例えば１×１０１７ｃｍ−３である。Ｎウエル１１、ｐ＋型拡散領域１４、ゲート絶縁膜７、ゲート電極８及び側壁９により、ＰＭＯＳトランジスタ１７が形成されている。
【００５５】
また、ＮＭＯＳトランジスタ形成領域５とＰＭＯＳトランジスタ形成領域６との間に位置するＳＴＩ領域４とＢＯＸ層２との間には、ｐ型拡散領域１０ｅ及びｎ型拡散領域１１ｅが相互に隣接するように形成されている。
【００５６】
ボディコンタクト１８及び１９には、夫々接地電位配線（図示せず）及び電源電位配線（図示せず）が接続され、Ｐウエル１０及びＮウエル１１の電位が夫々接地電位及び電源電位に固定される。即ち、ＳＯＩ層３のうち、ゲート電極８の直下に形成されるｐ型拡散領域１０ｂ（ボディ）は、ＳＴＩ領域４とＢＯＸ層２との間に形成されるｐ型拡散領域１０ｃを介してボディコンタクト１８に接続される。この結果、ｐ型拡散領域１０ｂ（ボディ）は接地電位配線と接続され、トランジスタの動作に伴いボディに注入される電子及び正孔に起因するヒストリー効果を抑制することが可能となる。同様に、ｎ型拡散領域１１ｂ（ボディ）はｎ型拡散領域１１ｃを介して電源電位配線と接続されることによりヒストリー効果を抑制することが可能となる。
【００５７】
図２に示す「Ｒｂｏｄｙ」は、ゲート電極８の直下に位置するボディ（ｐ型拡散領域１０ｂ）とボディコンタクト１８との間に存在するボディ抵抗を模式的に表している。ボディであるｐ型拡散領域１０ｂ及びｎ型拡散領域１１ｂと、ＳＴＩ領域４とＢＯＸ層２との間に形成されるｐ型拡散領域１０ｃ及びｎ型拡散領域１１ｃとは、トランジスタ形成領域とＳＴＩ領域４との境界において接続されることになる。この境界は、図２においては、ｎ＋拡散領域１２及びｎ＋拡散領域１２間の領域からなる矩形領域における図示の横方向に延びる２辺のうち、ゲート電極８が横切る部分に相当する。ボディ抵抗Ｒｂｏｄｙは、主としてＳＴＩ領域４とＢＯＸ層２との間に形成される拡散領域（ｐ型拡散領域１０ｃ、ｎ型拡散領域１１ｃ）の電気抵抗によって決定される。
【００５８】
次に、本実施形態に係る半導体装置の製造方法について説明する。図３（ａ）乃至（ｄ）は本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。本実施形態においては、この半導体装置をレジストマスクによる制限注入法により製造する。
【００５９】
先ず、図３（ａ）に示すように、Ｐ型シリコン基板１上に、ＢＯＸ層２を形成し、次いで、厚さが例えば２５０ｎｍのＳＯＩ層３を形成する。そして、ＳＯＩ層３内に不純物を注入して、Ｐウエル１０及びＮウエル１１を形成する。これにより、ウエルが形成されたＳＯＩ基板が作製される。
【００６０】
次に、ＳＯＩ層３の表層に、ＳＴＩ領域４をＳＴＩ法により形成する。このとき、ＳＴＩ領域４の深さは例えば１８０ｎｍとし、その下面がＢＯＸ層２に到達しないようにする。
【００６１】
そして、図３（ｂ）に示すように、ＳＯＩ層３におけるＳＴＩ領域４とＢＯＸ層２との間の領域、ボディコンタクト領域及びチャネル領域直下に不純物を注入する。即ち、ＮＭＯＳトランジスタ形成領域５の全体及びＰＭＯＳトランジスタ形成領域６におけるｎ型拡散領域１１ａ（図１（ｂ）参照）を形成する予定の領域を覆うように、レジスト１３ａを形成する。そして、このレジスト１３ａをマスクとして、Ｎ型不純物であるＰ＋をイオン注入する。このとき、ドーズ量を例えば１×１０１３ｃｍ−２、注入エネルギーを例えば１７０ｋｅＶとする。これにより、ｎ型拡散領域１１ｂ、１１ｃ、１１ｄ及び１１ｅが形成される。ｎ型拡散領域１１ｄはボディコンタクト１９（図１（ａ）及び（ｂ）参照）となる。このとき、Ｎウエル１１において図３（ｂ）に示す工程でＰ＋が注入されない領域が、ｎ型拡散領域１１ａとなる。その後、レジスト１３ａを除去する。
【００６２】
次に、図３（ｃ）に示すように、ＰＭＯＳトランジスタ形成領域６の全体及びＮＭＯＳトランジスタ形成領域５におけるｐ型拡散領域１０ａ（図１（ｂ）参照）を形成する予定の領域を覆うように、レジスト１３ｂを形成する。そして、このレジスト１３ｂをマスクとして、Ｐ型不純物であるＢ＋をイオン注入する。このとき、ドーズ量を例えば１×１０１２ｃｍ−２、注入エネルギーを例えば６０ｋｅＶとする。これにより、ｐ型拡散領域１０ｂ、１０ｃ、１０ｄ及び１０ｅが形成される。ｐ型拡散領域１０ｄはボディコンタクト１８（図１（ａ）及び（ｂ）参照）となる。このとき、Ｐウエル１０において図３（ｃ）に示す工程でＢ＋が注入されない領域が、ｐ型拡散領域１０ａとなる。
【００６３】
その後、図３（ｄ）に示すように、レジスト１３ｂを除去する。なお、Ｂ＋を先にイオン注入してｐ型拡散領域１０ｂ、１０ｃ、１０ｄ及び１０ｅを形成した後、Ｐ＋をイオン注入してｎ型拡散領域１１ｂ、１１ｃ、１１ｄ及び１１ｅを形成してもよい。
【００６４】
次に、図１（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６の双方において、ゲート絶縁膜７及びゲート電極８を形成する。そして、ｎ＋型拡散領域１２、ｐ＋型拡散領域１４を形成して、ソース・ドレイン領域とする。そして、ゲート絶縁膜７及びゲート電極８の側部を覆うように、側壁９を形成する。これにより、図１（ａ）及び（ｂ）に示すような半導体装置が作製される。
【００６５】
本実施形態においては、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７のＳ／Ｄ領域であるｎ＋型拡散領域１２及びｐ＋型拡散領域１４の直下に位置するｐ型拡散領域１０ａ及びｎ型拡散領域１１ａの不純物濃度を、ボディとなるｐ型拡散領域１０ｂ及びｎ型拡散領域１１ｂの不純物濃度よりも低くしている。これにより、Ｓ／Ｄ領域下に形成される空乏層をＢＯＸ層２に到達させることができる。この結果、寄生容量を低減してＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７の高速化を図ることができると共に、短チャネル効果を抑制しつつ、前記トランジスタのゲート長を短くし、相互に隣接するトランジスタのＳ／Ｄ領域間を確実に分離することができる。
【００６６】
なお、図１（ｂ）においては、本実施形態の半導体装置の断面において、ＳＯＩ層３を注入されている不純物の種類（ｎ型、ｐ型）及び濃度が異なる領域毎に区分けして示している。ボディとは、前述の如く、トランジスタ形成領域におけるＳＯＩ層３のうち、ゲート電極８の直下に位置する領域で空乏層が形成されない中性領域を意味する。なお、不純物が注入されたＳＯＩ層３の各領域で空乏層が形成される領域は、ボディ電位に加え、トランジスタのソース・ドレイン電位及びゲート電極の電位により変化する。図１（ｂ）においては、その空乏層が形成される領域を明示していないが、典型的には、ｐ型拡散領域１０ａ及びｎ型拡散領域１１ａが空乏層領域となる。また、トランジスタが動作状態の場合、Ｓ／Ｄ領域間に形成されるチャネル領域の直下にも空乏層が形成されるため、ｐ型拡散領域１０ｂ及びｎ型拡散領域１１ｂのうち、チャネル領域直下の近傍も空乏層領域となる。
【００６７】
また、ボディとなるｐ型拡散領域１０ｂ及びｎ型拡散領域１１ｂを、夫々ｐ型拡散領域１０ｃ及びｎ型拡散領域１１ｃと同層で、且つその不純物濃度をｐ型拡散領域１０ａ及びｎ型拡散領域１１ａの不純物濃度よりも高くしている。これにより、ＮＭＯＳトランジスタ１６のボディとなるｐ型拡散領域１０ｂとボディコンタクトとなるｐ型拡散領域１０ｄとの間の抵抗を低減し、また、ＰＭＯＳトランジスタ１７のボディとなるｎ型拡散領域１１ｂとボディコンタクトとなるｎ型拡散領域１１ｄとの間の抵抗を低減することができ、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７のボディ電位を確実に固定することができる。
【００６８】
更に、本実施形態においては、ＮＭＯＳトランジスタ形成領域５とＰＭＯＳトランジスタ形成領域６との間に位置するＳＴＩ領域４と、ＢＯＸ層２との間に、ｐ型拡散領域１０ｅ及びｎ型拡散領域１１ｅが互いに接するように配置されている。このため、ボディコンタクトであるｐ型拡散領域１０ｄに接地電位を印加し、ｎ型拡散領域１１ｄに電源電位を印加することにより、ｐ型拡散領域１０ｅ及びｎ型拡散領域１１ｅをＰＮ接合分離することができる。この結果、ＮＭＯＳトランジスタ１６とＰＭＯＳトランジスタ１７との間を絶縁することができる。
【００６９】
次に、前述の第１実施形態の変形例について説明する。図４（ａ）乃至（ｄ）及び図５（ａ）乃至（ｄ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図である。本変形例においては、ゲート電極スルー注入法により半導体装置を製造する。本変形例における半導体装置の構成は、図１（ａ）及び（ｂ）に示す半導体装置の構成と同じである。先ず、図４（ａ）に示すように、前述の第１の実施形態と同様に、Ｐ型シリコン基板１上に、ＢＯＸ層２、ＳＯＩ層３を形成し、ＳＯＩ層３内にＰウエル１０及びＮウエル１１を形成し、ウエルが形成されたＳＯＩ基板を作製する。次に、ＳＯＩ層３にＳＴＩ領域４を形成する。
【００７０】
次に、図４（ｂ）に示すように、ＳＯＩ層３におけるＳＴＩ領域４とＢＯＸ層２との間の領域及びボディコンタクト部に不純物を注入する。先ず、ＮＭＯＳトランジスタ形成領域５の全体及びＰＭＯＳトランジスタ形成領域６におけるＰＭＯＳトランジスタ１７（図１（ｂ）参照）を形成する予定の領域を覆うように、レジスト１５ａを形成する。そして、このレジスト１５ａをマスクとして、Ｎ型不純物であるＰ＋をイオン注入する。このとき、ドーズ量を例えば１×１０１３ｃｍ−２、注入エネルギーを例えば１７０ｋｅＶとする。これにより、ｎ型拡散領域１１ｃ、１１ｄ及び１１ｅが形成される。ｎ型拡散領域１１ｄはボディコンタクト１９（図１（ａ）及び（ｂ）参照）となる。なお、後の工程で形成されるｎ型拡散領域１１ａ及び１１ｂにはＰ＋は注入されない。その後、レジスト１５ａを除去する。
【００７１】
次に、図４（ｃ）に示すように、ＰＭＯＳトランジスタ形成領域６の全体及びＮＭＯＳトランジスタ形成領域５におけるＮＭＯＳトランジスタ１６（図１（ｂ）参照）を形成する予定の領域を覆うように、レジスト１５ｂを形成する。そして、このレジスト１５ｂをマスクとして、Ｐ型不純物であるＢ＋をイオン注入する。このとき、ドーズ量を例えば１×１０１２ｃｍ−２、注入エネルギーを例えば６０ｋｅＶとする。これにより、ｐ型拡散領域１０ｃ、１０ｄ及び１０ｅが形成される。ｐ型拡散領域１０ｄはボディコンタクト１８（図１（ａ）及び（ｂ）参照）となる。なお、後の工程で形成されるｐ型拡散領域１０ａ及び１０ｂにはＰ＋は注入されない。
【００７２】
その後、図４（ｄ）に示すように、レジスト１５ｂを除去する。なお、Ｂ＋を先にイオン注入してｐ型拡散領域１０ｃ、１０ｄ及び１０ｅを形成した後、Ｐ＋をイオン注入してｎ型拡散領域１１ｃ、１１ｄ及び１１ｅを形成してもよい。
【００７３】
次に、図５（ａ）に示すように、ゲート絶縁膜７及びゲート電極８を形成する。このとき、ゲート絶縁膜７は熱酸化により形成し、その厚さは例えば１．５ｎｍとする。また、ゲート電極８は多結晶シリコンにより形成し、その厚さは例えば１５０ｎｍとする。
【００７４】
次に、図５（ｂ）に示すように、ＰＭＯＳトランジスタ形成領域６を除く領域を覆うようにレジスト２１を形成する。そして、レジスト２１をマスクとして、Ｐ＋イオンを注入する。このとき、Ｐ＋イオンのドーズ量は例えば１×１０１２ｃｍ−２、注入エネルギーは例えば１７０ｋｅＶとする。これにより、ゲート電極８に注入されたＰ＋イオンは、ゲート電極８及びゲート絶縁膜７を通過し、ゲート電極８の直下に相当するＮウエル１１中において停止し、ｎ型拡散領域１１ｂを形成する。なお、このとき、ＳＯＩ層３に直接注入されたＰ＋イオンは、ＳＯＩ層３を通過し、ＢＯＸ層２内に到達するが、ＢＯＸ層２内に注入されたＰ＋イオンはＰＭＯＳトランジスタ１７の特性には影響を与えない。そして、Ｎウエル１１において、ｎ型拡散領域１１ｂ、１１ｃ、１１ｄが形成されない領域がｎ型拡散領域１１ａとなる。
【００７５】
次に、図５（ｃ）に示すように、レジスト２１を除去し、ＮＭＯＳトランジスタ形成領域５を除く領域を覆うようにレジスト２２を形成する。そして、レジスト２２をマスクとして、Ｂ＋イオンを注入する。このとき、Ｂ＋イオンのドーズ量は例えば１×１０１２ｃｍ−２、注入エネルギーは例えば７０ｋｅＶとする。これにより、ゲート電極８に注入されたＢ＋イオンは、ゲート電極８及びゲート絶縁膜７を通過し、ゲート電極８の直下に相当するＰウエル１０中において停止し、ｐ型拡散領域１０ｂを形成する。なお、このとき、ＳＯＩ層３に直接注入されたＢ＋イオンは、ＳＯＩ層３を通過し、ＢＯＸ層２内に到達するが、ＢＯＸ層２内に注入されたＢ＋イオンはＮＭＯＳトランジスタ１６の特性には影響を与えない。そして、Ｐウエル１０において、ｐ型拡散領域１０ｂ、１０ｃ、１０ｄが形成されない領域がｐ型拡散領域１０ａとなる。次に、図５（ｄ）に示すように、レジスト２２を除去する。
【００７６】
その後、図１（ｂ）に示すように、ｎ＋型拡散領域１２、ｐ＋型拡散領域１４を形成して、ソース・ドレイン領域とする。そして、ゲート絶縁膜７及びゲート電極８の側部を覆うように、側壁９を形成する。これにより、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７を備えた半導体装置が作製される。
【００７７】
本変形例においては、ゲート電極８及びゲート絶縁膜７をマスクとしてイオン注入を行って、ボディとなるｐ型拡散領域１０ｂ及びｎ型拡散領域１１ｂを形成しているため、セルフアライン的にゲート電極とボディとの位置を合わせることができる。
【００７８】
次に、前述の第１実施形態の他の変形例について説明する。図６（ａ）乃至（ｄ）、図７（ａ）及び（ｂ）並びに図８（ａ）及び（ｂ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図である。本変形例における半導体装置の構成は、図１（ａ）及び（ｂ）に示す半導体装置の構成と同じである。本変形例においては、この半導体装置を打ち返しによるゲート電極スルー注入法により製造する。
【００７９】
先ず、図６（ａ）に示すように、前述の第１の実施形態と同様な方法により、Ｐ型シリコン基板１上に、ＢＯＸ層２、ＳＯＩ層３、ＳＴＩ領域４を形成する。次に、図６（ｂ）に示すように、ＮＭＯＳトランジスタ形成領域５を覆うようにレジスト２０ａを形成する。そして、レジスト２０ａをマスクとして、ＰＭＯＳトランジスタ形成領域６全面にＮ型不純物としてＰ＋をイオン注入する。このとき、ドーズ量を例えば１×１０１２ｃｍ−２とし、注入エネルギーを例えば１３０ｋｅＶとする。これにより、ＰＭＯＳトランジスタ形成領域６にＮウエル２８を形成する。その後、レジスト２０ａを除去する。
【００８０】
次に、図６（ｃ）に示すように、ＰＭＯＳトランジスタ形成領域６を覆うようにレジスト２０ｂを形成する。そして、レジスト２０ｂをマスクとして、ＮＭＯＳトランジスタ形成領域５全面にＰ型不純物としてＢ＋をイオン注入する。このとき、ドーズ量を例えば１×１０１２ｃｍ−２とし、注入エネルギーを例えば６０ｋｅＶとする。これにより、ＮＭＯＳトランジスタ形成領域５にＰウエル２７を形成する。そして、図６（ｄ）に示すように、レジスト２０ｂを除去する。なお、先にＢ＋をイオン注入して、ＮＭＯＳトランジスタ形成領域５にＰウエル２７を形成し、その後、Ｐ＋をイオン注入してＰＭＯＳトランジスタ形成領域６にＮウエル２８を形成してもよい。
【００８１】
次に、図７（ａ）に示すように、ゲート絶縁膜７及びゲート電極８を形成する。次に、図７（ｂ）に示すように、ＰＭＯＳトランジスタ形成領域６を除く領域を覆うようにレジスト２９を形成する。そして、レジスト２９並びにゲート電極８及びゲート絶縁膜７をマスクとして、Ｂ＋イオンを注入する。このとき、Ｂ＋イオンのドーズ量は例えば１×１０１２ｃｍ−２、注入エネルギーは例えば３０ｋｅＶとする。これにより、Ｎウエル２８におけるゲート電極８により覆われていない領域に注入されたＢ＋イオンは、Ｎウエル２８中に注入され、Ｎウエル２８中のＮ型不純物（Ｐ）を打ち返す。即ち、Ｂ＋イオンが予めＮウエル２８に注入されているＮ型不純物の効果を打ち消す。これにより、Ｎウエル２８におけるゲート電極８により覆われていない領域、即ち、Ｓ／Ｄ領域の直下に相当する領域に、周囲よりも実効的な不純物濃度が低いＮ型拡散領域１１ａが形成される。そして、Ｎウエル２８におけるＢ＋イオンにより打ち返されていない領域が、Ｎ型拡散領域１１ａよりも実効的な不純物濃度が高いＮ型拡散領域１１ｂ、１１ｃ、１１ｄ及び１１ｅとなる。
【００８２】
次に、図８（ａ）に示すように、レジスト２９を除去し、ＮＭＯＳトランジスタ形成領域５を除く領域を覆うようにレジスト３０を形成する。そして、レジスト３０並びにゲート電極８及びゲート絶縁膜７をマスクとして、Ｐ＋イオンを注入する。このとき、Ｐ＋イオンのドーズ量は例えば１×１０１３ｃｍ−２、注入エネルギーは例えば８０ｋｅＶとする。これにより、Ｐウエル２７におけるゲート電極８により覆われていない領域に注入されたＰ＋イオンは、Ｐウエル２７中に注入され、Ｐウエル２７中のＰ型不純物（Ｂ）を打ち返す。これにより、Ｐウエル２７におけるゲート電極８により覆われていない領域、即ち、Ｓ／Ｄ領域の直下に相当する領域に、周囲よりも実効的な不純物濃度が低いＰ型拡散領域１０ａが形成される。そして、Ｐウエル２７におけるＰ＋イオンにより打ち返されていない領域が、Ｐ型拡散領域１０ａよりも実効的な不純物濃度が高いＰ型拡散領域１０ｂ、１０ｃ、１０ｄ及び１０ｅとなる。次に、図８（ｂ）に示すように、レジスト３０を除去する。
【００８３】
その後、図１（ｂ）に示すように、前述の第１の実施形態と同様に、ｎ＋型拡散領域１２、ｐ＋型拡散領域１４を形成して、ソース・ドレイン領域とする。そして、ゲート絶縁膜７及びゲート電極８の側部を覆うように、側壁９を形成する。これにより、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７を備えた半導体装置が作製される。
【００８４】
本変形例においては、ゲート電極８及びゲート絶縁膜７をマスクとしてイオン注入を行って、Ｓ／Ｄ領域の直下に相当する領域にｐ型拡散領域１０ａ及びｎ型拡散領域１１ａを形成するため、セルフアライン的にゲート電極とｐ型拡散領域１０ａ及びｎ型拡散領域１１ａとの位置を合わせることができる。
【００８５】
次に、本発明の第２の実施形態について説明する。図９（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ線による断面図である。なお、図９（ａ）においては、側壁は図示を省略されている。
【００８６】
図９（ａ）及び（ｂ）に示すように、本実施形態の半導体装置においては、Ｐ型シリコン基板１上に、ＢＯＸ層２が形成され、その上に、ＳＯＩ層３が形成されている。ＳＯＩ層３の表層には、ＳＴＩ領域４が選択的に形成されており、このＳＴＩ領域４に区画された領域がＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６となっている。ＳＴＩ領域４の上面はＳＯＩ層３の上面において露出しており、ＳＴＩ領域４の下面はＢＯＸ層２には到達しておらず、ＢＯＸ層２とＳＴＩ領域４との間にはＳＯＩ層３が配置されている。ＢＯＸ層２、ＳＯＩ層３及びＳＴＩ領域４の厚さは例えば前述の第１の実施形態と同様である。
【００８７】
ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６におけるＳＯＩ層３上には、夫々ゲート絶縁膜７が形成されており、その上には共通のゲート電極８が形成されている。そして、ＰＭＯＳトランジスタ１７と共にＮＭＯＳトランジスタ１６を挟む位置に、ボディコンタクト１８が形成され、ＮＭＯＳトランジスタ１６と共にＰＭＯＳトランジスタ１７を挟む位置に、ボディコンタクト１９が形成されている。即ち、ボディコンタクト１８、ＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、ボディコンタクト１９はこの順に１列に配置されており、ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６上には、共通のゲート電極８が横たわっている。Ｐ型シリコン基板１の表面に垂直な方向から見て、ゲート電極８の形状は長方形状であり、その長手方向は、ボディコンタクト１８、ＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、ボディコンタクト１９の配列方向に沿って延びている。
【００８８】
また、ゲート絶縁膜７及びゲート電極８の側部は側壁（図示せず）により覆われている。更に、ＳＯＩ層３におけるＮＭＯＳトランジスタ形成領域５にはＰウエル１０が形成されており、ＰＭＯＳトランジスタ形成領域６にはＮウエル１１が形成されている。
【００８９】
Ｐウエル１０におけるゲート電極８の直下に相当しない領域には、相互に対向する１対のｎ＋型拡散領域１２が形成されている。このｎ＋型拡散領域１２により、ソース・ドレイン領域が形成され、ｎ＋型拡散領域１２間がチャネル領域となっている。
【００９０】
Ｐウエル１０は、ｎ＋型拡散領域１２の直下に相当するｐ型拡散領域１０ａ、ゲート電極８の直下に相当するｐ型拡散領域１０ｂ、ＳＴＩ領域４とＢＯＸ層２との間の領域であるｐ型拡散領域１０ｃ、及びＮＭＯＳトランジスタ形成領域５からＳＴＩ領域４を挟んで隔てられているｐ型拡散領域１０ｄを備えている。ｐ型拡散領域１０ｂ及び１０ｃは互いに同層であり、その不純物濃度はｐ型拡散領域１０ａの不純物濃度よりも高い。また、ｐ型拡散領域１０ｄはＳＯＩ層３の表面に達するように形成されており、ボディコンタクト１８となっている。その不純物濃度はｐ型拡散領域１０ａの不純物濃度よりも高く、例えば接地電位が印加されている。Ｐウエル１０、ｎ＋型拡散領域１２、ゲート絶縁膜７、ゲート電極８及び側壁９により、ＮＭＯＳトランジスタ１６が形成されている。
【００９１】
一方、Ｎウエル１１におけるゲート電極８の直下に相当しない領域には、相互に対向する１対のｐ＋型拡散領域１４が形成されている。ｐ＋型拡散領域１４により、ソース・ドレイン領域が形成され、ｐ＋型拡散領域１４間がチャネル領域となっている。
【００９２】
Ｎウエル１１は、ｐ＋型拡散領域１４の直下に相当するｎ型拡散領域１１ａ、ゲート電極８の直下に相当するｎ型拡散領域１１ｂ、ＳＴＩ領域４とＢＯＸ層２との間の領域であるｎ型拡散領域１１ｃ、及びＰＭＯＳトランジスタ形成領域６からＳＴＩ領域４を挟んで隔てられているｎ型拡散領域１１ｄを備えている。ｎ型拡散領域１１ｂ及び１１ｃは互いに同層であり、その不純物濃度はｎ型拡散領域１１ａの不純物濃度よりも高い。また、ｎ型拡散領域１１ｄはＳＯＩ層３の表面に達するように形成されており、ボディコンタクト１９となっている。その不純物濃度はｎ型拡散領域１１ａの不純物濃度よりも高く、例えば電源電位が印加されている。Ｎウエル１１、ｐ＋型拡散領域１４、ゲート絶縁膜７、ゲート電極８及び側壁９により、ＰＭＯＳトランジスタ１７が形成されている。
【００９３】
また、ＮＭＯＳトランジスタ形成領域５とＰＭＯＳトランジスタ形成領域６との間に位置するＳＴＩ領域４とＢＯＸ層２との間には、ｐ型拡散領域１０ｅ及びｎ型拡散領域１１ｅが相互に隣接するように形成されている。
【００９４】
次に、本実施形態に係る半導体装置の製造方法について説明する。図１０（ａ）乃至（ｄ）は本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。本実施形態においては、ゲート電極スルー注入法により半導体装置を製造する。先ず、図１０（ａ）に示すように、Ｐ型シリコン基板１上に、ＢＯＸ層２を形成し、次いで、ＳＯＩ層３を形成する。そして、ＳＯＩ層３の表層に、ＳＴＩ領域４をＳＴＩ法により形成する。このとき、ＳＴＩ領域４の下面がＢＯＸ層２に到達しないようにする。次に、ＳＯＩ層３におけるＮＭＯＳトランジスタ形成領域５にＰウエル１０を形成し、ＰＭＯＳトランジスタ形成領域６にＮウエル１１を形成する。Ｐウエル１０及びＮウエル１１の形成方法は前述の第１の実施形態と同様である。
【００９５】
次に、ＳＯＩ層３におけるＳＴＩ領域４とＢＯＸ層２との間の領域及びボディコンタクトとなる予定の領域に、不純物を注入する。このとき、ＮＭＯＳトランジスタ形成領域５には、例えば、不純物としてＢ＋をドーズ量が１×１０１３ｃｍ−２、注入エネルギーが５０ｋｅＶの条件で注入し、ＰＭＯＳトランジスタ形成領域６には、例えば、不純物としてＰ＋をドーズ量が１×１０１３ｃｍ−２、注入エネルギーが１５０ｋｅＶの条件で注入する。これにより、ｐ型拡散領域１０ｃ、１０ｄ及び１０ｅ並びにｎ型拡散領域１１ｃ、１１ｄ及び１１ｅを形成する。次に、ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６の双方にゲート絶縁膜７を形成する。次いで、ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６に共通のゲート電極８を形成する。
【００９６】
次に、図１０（ｂ）に示すように、ＰＭＯＳトランジスタ形成領域６を除く領域を覆うようにレジスト２１を形成する。そして、レジスト２１をマスクとして、Ｐ＋イオンを注入する。このとき、Ｐ＋イオンのドーズ量は例えば１×１０１２ｃｍ−２、注入エネルギーは例えば１７０ｋｅＶとする。これにより、ゲート電極８に注入されたＰ＋イオンは、ゲート電極８及びゲート絶縁膜７を通過し、ゲート電極８の直下に相当するＮウエル１１中において停止し、ｎ型拡散領域１１ｂ（図９（ａ）参照）を形成する。なお、このとき、ＳＯＩ層３に直接注入されたＰ＋イオンは、ＳＯＩ層３を通過し、ＢＯＸ層２内に到達するが、ＢＯＸ層２内に注入されたＰ＋イオンはＰＭＯＳトランジスタ１７の特性には影響を与えない。そして、Ｎウエル１１において、ｎ型拡散領域１１ｂ、１１ｃ、１１ｄ、１１ｅが形成されない領域がｎ型拡散領域１１ａとなる。
【００９７】
次に、図１０（ｃ）に示すように、レジスト２１を除去し、ＮＭＯＳトランジスタ形成領域５を除く領域を覆うようにレジスト２２を形成する。そして、レジスト２２をマスクとして、Ｂ＋イオンを注入する。このとき、Ｂ＋イオンのドーズ量は例えば１×１０１２ｃｍ−２、注入エネルギーは例えば７０ｋｅＶとする。これにより、ゲート電極８に注入されたＢ＋イオンは、ゲート電極８及びゲート絶縁膜７を通過し、ゲート電極８の直下に相当するＰウエル１０中において停止し、ｐ型拡散領域１０ｂ（図９（ａ）参照）を形成する。なお、このとき、ＳＯＩ層３に直接注入されたＢ＋イオンは、ＳＯＩ層３を通過し、ＢＯＸ層２内に到達するが、ＢＯＸ層２内に注入されたＢ＋イオンはＮＭＯＳトランジスタ１６の特性には影響を与えない。そして、Ｐウエル１０において、ｐ型拡散領域１０ｂ、１０ｃ、１０ｄ、１０ｅが形成されない領域がｐ型拡散領域１０ａとなる。次に、図１０（ｄ）に示すように、レジスト２２を除去する。
【００９８】
その後、図９（ａ）に示すように、ｎ＋型拡散領域１２、ｐ＋型拡散領域１４を形成して、ソース・ドレイン領域とする。そして、ゲート絶縁膜７及びゲート電極８の側部を覆うように、側壁（図示せず）を形成する。これにより、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７を備えた半導体装置が作製される。
【００９９】
本実施形態においては、前述の第１の実施形態における効果に加えて、ＮＭＯＳトランジスタ１６のボディであるｐ型拡散領域１０ｂとボディコンタクト１８（ｐ型拡散領域１０ｄ）との間の距離を小さくすることができる。ボディとボディコンタクトとの間のボディ抵抗Ｒｂｏｄｙ（図２参照）は、ボディがボディコンタクトに接続される経路の長さに依存する。前述の第１の実施形態においては、ボディコンタクト１８、ＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、ボディコンタクト１９の配列方向と、ゲート８の長手方向とが相互に直交している。そして、ＳＯＩ層のうち、ｎ＋拡散領域１２はＢＯＸ層に到達する空乏層が形成されているため、高い電気抵抗値を示す。このため、前述のボディ（ゲート電極８の直下に相当する拡散領域）とボディコンタクトとを電気的に接続する経路は、ｎ＋型拡散領域１２を迂回する経路となる。これに対して、本第２実施形態においては、図９（ａ）に示すように、ｎ＋型拡散領域１２及びその間の領域からなる素子形成領域におけるゲート電極８と交差する辺に対向する位置にボディコンタクト１８を設け、ｐ＋型拡散領域１４及びその間の領域からなる素子形成領域におけるゲート電極８と交差する辺に対向する位置にボディコンタクト１９を設けている。即ち、ボディコンタクト１８、ＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、ボディコンタクト１９の配列方向と、ゲート８の長手方向とが相互に平行である。このため、トランジスタのソース・ドレイン領域を迂回することなく、ボディがボディコンタクトに接続されるため、前述の第１の実施形態と比較して、前記経路が短くなり、ボディ抵抗を低減することができる。この結果、ボディ電位の変動をより効果的に抑制することができる。
【０１００】
次に、前述の第２実施形態の変形例について説明する。図１１（ａ）乃至（ｄ）及び図１２（ａ）乃至（ｄ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図である。本変形例における半導体装置の構成は、図９（ａ）及び（ｂ）に示す半導体装置の構成と同じである。本変形例においては、この半導体装置をレジストマスクによる制限注入法により製造する。
【０１０１】
先ず、図１１（ａ）に示すように、前述の第２の実施形態と同様に、Ｐ型シリコン基板１上に、ＢＯＸ層２、ＳＯＩ層３、ＳＴＩ領域４を形成する。そして、ＳＯＩ層３におけるＮＭＯＳトランジスタ形成領域５にＰウエル１０を形成し、ＰＭＯＳトランジスタ形成領域６にＮウエル１１を形成する。次に、ＳＯＩ層３におけるＳＴＩ領域４とＢＯＸ層２との間の領域に不純物を注入し、ｐ型拡散領域１０ｃ、１０ｄ及び１０ｅ並びにｎ型拡散領域１１ｃ、１１ｄ及び１１ｅを形成する。
【０１０２】
次に、図１１（ｂ）に示すように、レジスト２３を形成し、レジスト２３におけるＰＭＯＳトランジスタ形成領域６のゲート電極形成領域に相当する領域に開口部２４を形成する。次に、図１１（ｃ）に示すように、レジスト２３をマスクとしてＰ＋イオンを注入し、Ｎウエル１１にｎ型拡散領域１１ｂを形成する。このときのドーズ量は例えば１×１０１３ｃｍ−２とし、注入エネルギーは例えば１５０ｋｅＶとする。なお、Ｎウエル１１において、ｎ型拡散領域１１ｂ、１１ｃ、１１ｄ、１１ｅが形成されない領域がｎ型拡散領域１１ａとなる。次に、図１１（ｄ）に示すように、レジスト２３を除去する。
【０１０３】
次に、図１２（ａ）に示すように、レジスト２５を形成し、レジスト２５におけるＮＭＯＳトランジスタ形成領域５のゲート電極形成領域に相当する領域に開口部２６を形成する。次に、図１２（ｂ）に示すように、レジスト２５をマスクとしてＢ＋イオンを注入し、Ｐウエル１０にｐ型拡散領域１０ｂを形成する。このときのドーズ量は例えば１×１０１３ｃｍ−２とし、注入エネルギーは例えば５０ｋｅＶとする。なお、Ｐウエル１０において、ｐ型拡散領域１０ｂ、１０ｃ、１０ｄ、１０ｅが形成されない領域がｐ型拡散領域１０ａとなる。次に、図１２（ｃ）に示すように、レジスト２５を除去する。
【０１０４】
次に、図１２（ｄ）に示すように、ゲート絶縁膜７及びゲート電極８を形成する。そして、ソース・ドレイン領域であるｎ＋型拡散領域１２、ｐ＋型拡散領域１４を形成し、ゲート絶縁膜７及びゲート電極８の側部を覆うように、側壁を形成する。これにより、図９（ａ）及び（ｂ）に示すような半導体装置が作製される。
【０１０５】
次に、前述の第２実施形態の他の変形例について説明する。図１３（ａ）及び（ｂ）並びに図１４（ａ）及び（ｂ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図である。本変形例における半導体装置の構成は、図９（ａ）及び（ｂ）に示す半導体装置の構成と同じである。本変形例においては、この半導体装置を打ち返しによるゲート電極スルー注入法により製造する。
【０１０６】
先ず、図１３（ａ）に示すように、前述の第２の実施形態と同様な方法により、Ｐ型シリコン基板１上に、ＢＯＸ層２、ＳＯＩ層３、ＳＴＩ領域４を形成する。次に、ＳＯＩ層３におけるＮＭＯＳトランジスタ形成領域５にＰウエル２７を形成し、ＰＭＯＳトランジスタ形成領域６にＮウエル２８を形成する。そして、ゲート絶縁膜７及びゲート電極８を形成する。
【０１０７】
次に、図１３（ｂ）に示すように、ＰＭＯＳトランジスタ形成領域６を除く領域を覆うようにレジスト２９を形成する。そして、レジスト２９並びにゲート電極８及びゲート絶縁膜７をマスクとして、Ｂ＋イオンを注入する。このとき、Ｂ＋イオンのドーズ量は例えば１×１０１３ｃｍ−２、注入エネルギーは例えば３０ｋｅＶとする。これにより、Ｎウエル２８におけるゲート電極８により覆われていない領域に注入されたＢ＋イオンは、Ｎウエル２８中に注入され、Ｎウエル２８中のＮ型不純物を打ち返し、Ｎウエル２８におけるゲート電極８により覆われていない領域、即ち、Ｓ／Ｄ領域の直下に相当する領域に、周囲よりも実効的な不純物濃度が低いＮ型拡散領域１１ａ（図９（ａ）参照）が形成される。そして、Ｎウエル２８におけるＢ＋イオンにより打ち返されていない領域が、Ｎ型拡散領域１１ａよりも実効的な不純物濃度が高いＮ型拡散領域１１ｂ、１１ｃ、１１ｄ及び１１ｅとなる。
【０１０８】
次に、図１４（ａ）に示すように、レジスト２９を除去し、ＮＭＯＳトランジスタ形成領域５を除く領域を覆うようにレジスト３０を形成する。そして、レジスト３０並びにゲート電極８及びゲート絶縁膜７をマスクとして、Ｐ＋イオンを注入する。このとき、Ｐ＋イオンのドーズ量は例えば１×１０１３ｃｍ−２、注入エネルギーは例えば８０ｋｅＶとする。これにより、Ｐウエル２７におけるゲート電極８により覆われていない領域に注入されたＰ＋イオンは、Ｐウエル２７中に注入され、Ｐウエル２７中のＰ型不純物を打ち返す。これにより、Ｐウエル２７におけるゲート電極８により覆われていない領域、即ち、Ｓ／Ｄ領域の直下に相当する領域に、周囲よりも実効的な不純物濃度が低いＰ型拡散領域１０ａ（図９（ａ）参照）が形成される。そして、Ｐウエル２７におけるＰ＋イオンにより打ち返されていない領域が、Ｐ型拡散領域１０ａよりも実効的な不純物濃度が高いＰ型拡散領域１０ｂ、１０ｃ、１０ｄ及び１０ｅとなる。次に、図１４（ｂ）に示すように、レジスト３０を除去する。
【０１０９】
その後、図９（ｂ）に示すように、前述の第２の実施形態と同様に、ｎ＋型拡散領域１２、ｐ＋型拡散領域１４を形成して、ソース・ドレイン領域とする。そして、ゲート絶縁膜７及びゲート電極８の側部を覆うように、側壁を形成する。これにより、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７を備えた半導体装置が作製される。
【０１１０】
本変形例においては、ゲート電極８及びゲート絶縁膜７をマスクとしてイオン注入を行って、Ｓ／Ｄ領域の直下に相当する領域にｐ型拡散領域１０ａ及びｎ型拡散領域１１ａを形成するため、セルフアライン的にゲート電極８とｐ型拡散領域１０ａ及びｎ型拡散領域１１ａとの位置を合わせることができる。
【０１１１】
次に、本発明の第３の実施形態について説明する。図１５（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ線による断面図である。図１５（ａ）及び（ｂ）に示すように、本実施形態の半導体装置においては、ＰＭＯＳトランジスタ形成領域６を囲むように、完全分離酸化膜であるＳＴＩ領域４ａが形成されている。このＳＴＩ領域４ａの下端部はＢＯＸ層２に到達しており、ＮＭＯＳトランジスタ形成領域５とＰＭＯＳトランジスタ形成領域６とを完全に絶縁分離している。本実施形態に係る半導体装置の上記以外の構成は、図１（ａ）及び（ｂ）に示す第１の実施形態に係る半導体装置の構成と同一である。但し、図１５（ａ）及び（ｂ）は、図１（ａ）及び（ｂ）と比較して、ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６の図示上の配置が逆になっている。
【０１１２】
本実施形態においては、ＰＭＯＳトランジスタ形成領域６を囲むように、完全分離酸化膜であるＳＴＩ領域４ａを設けている。これにより、ＮＭＯＳトランジスタ形成領域５とＰＭＯＳトランジスタ形成領域６との間をＰＮ接合分離する場合と比較して、素子分離をより完全に行うことができる。特に、ＮＭＯＳトランジスタ形成領域５とＰＭＯＳトランジスタ形成領域６との境界領域にＳＴＩ領域４ａを形成することにより、異なる導電型の拡散層領域によるｐｎ接合がなくなるため、ラッチアップ耐性が向上する。本実施形態における上記以外の効果は、前述の第１の実施形態における効果と同様である。
【０１１３】
次に、本発明の第４の実施形態について説明する。図１６（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＤ−Ｄ線による断面図である。図１６（ａ）及び（ｂ）に示すように、本実施形態の半導体装置は、前述の第２の実施形態に係る半導体装置（図９（ａ）及び（ｂ）参照）と、前述の第３の実施形態に係る半導体装置（図１５（ａ）及び（ｂ）参照）を組み合わせたものである。即ち、ＮＭＯＳトランジスタ１６のゲート電極とＰＭＯＳトランジスタ１７のゲート電極は共通化されており、ＰＭＯＳトランジスタ形成領域６を囲むように、完全分離酸化膜であるＳＴＩ領域４ａが形成されている。本実施形態に係る半導体装置の上記以外の構成は、図９（ａ）及び（ｂ）に示す第２の実施形態に係る半導体装置の構成と同一である。但し、図１６（ａ）及び（ｂ）は、図９（ａ）及び（ｂ）と比較して、ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６の図示上の配置が逆になっている。
【０１１４】
前述の第１乃至第４の実施形態においては、ゲート電極直下のＳＯＩ層に、Ｓ／Ｄ領域直下のＳＯＩ層の不純物濃度より高い不純物濃度を有する領域を、ＢＯＸ層に到達する深さまで形成している。しかしながら、ゲート電極直下に形成するｐ型又はｎ型拡散領域（ボディ）は、ＢＯＸ層に到達するまで深く形成しなくても、ボディに電源電位又は接地電位を印加することが可能である。即ち、ボディを形成するにあたり、その深さを、相互に隣接するトランジスタのソース・ドレイン領域間を分離するＳＴＩ領域の深さと同程度又はそれより深くすることにより、ボディの下部はＳＴＩ領域とＢＯＸ層との間に形成される拡散領域と接続される。これにより、ボディはボディコンタクトに接続される。
【０１１５】
次に、本発明の第５の実施形態について説明する。図１７（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＥ−Ｅ線による断面図であり、（ｃ）は（ａ）に示すＥ−Ｅ線による断面図であり空乏層が形成される領域を模式的に示す。図１７（ａ）乃至（ｃ）に示すように、本実施形態の半導体装置においては、Ｐ型シリコン基板１上に、ＢＯＸ層２が形成され、その上に、ＳＯＩ層３が形成されている。ＳＯＩ層３の表層には、ＳＴＩ領域４が選択的に形成されており、このＳＴＩ領域４に区画された領域に、夫々ＮＭＯＳトランジスタ１６ａ及び１６ｂ並びにボディコンタクト１８ａ及び１８ｂが形成されている。ボディコンタクト１８ａ、ＮＭＯＳトランジスタ１６ａ、ＮＭＯＳトランジスタ１６ｂ及びボディコンタクト１８ｂはこの順に１列に配置されている。
【０１１６】
ＮＭＯＳトランジスタ１６ａの構成は、図１（ｂ）に示すＮＭＯＳトランジスタ１６の構成と同一である。即ち、図１７（ｂ）において、ＳＯＩ層３におけるＮＭＯＳトランジスタ１６ａのゲート電極８の直下に相当する領域にはｐ型拡散領域１０ｂが形成されている。ＳＯＩ層３におけるｎ＋型拡散領域１２の直下に相当する領域には、ｐ型拡散領域１０ａが形成され、この領域にはＢＯＸ層２に達する空乏層１０ｆが形成される。一方、ＮＭＯＳトランジスタ１６ｂにおいては、ｐ型拡散領域１０ａの不純物濃度を、ｐ型拡散領域１０ｂの不純物濃度と同じとし、図１（ｂ）に示すＮＭＯＳトランジスタ１６におけるｐ型拡散領域１０ａ及びｐ型拡散領域１０ｂ全体を、ｐ型拡散領域１０ｂとしている。
【０１１７】
ＮＭＯＳトランジスタ１６ａは、例えば、前述の第１の実施形態と同じ方法により製造することができる。ＮＭＯＳトランジスタ１６ｂは、ＮＭＯＳトランジスタ１６ａの製造工程において、ｐ型拡散領域１０ｂを形成するレジストパターンを一部変更することにより製造することができる。即ち、ＳＯＩ層３におけるＮＭＯＳトランジスタ１６ａを形成する領域においては、ｐ型拡散領域１０ｂを選択的に形成するためのレジストパターンを形成するが、ＳＯＩ層３におけるＮＭＯＳトランジスタ１６ｂを形成する領域においては、ＳＴＩ領域４で囲まれた領域全体をｐ型拡散領域１０ｂとするレジストパターンを形成する。
【０１１８】
図１７（ｂ）及び（ｃ）に示すように、ＮＭＯＳトランジスタ１６ａにおける空乏層１０ｆが占める領域は、ｐ型拡散領域１０ａが占める領域とほぼ同じである。即ち、空乏層１０ｆの下面はＢＯＸ層２に到達している。トランジスタの動作状態においては、ＳＯＩ層３におけるゲート絶縁膜７と接する表面近傍の領域にチャネル領域が形成されるため、チャネル領域下における空乏層１０ｆの下面は、ｐ型拡散領域１０ｂの上面よりも若干低くなる。これに対し、ＮＭＯＳトランジスタ１６ｂにおける空乏層１０ｆは、ＢＯＸ層２に到達しない。これは、ＳＴＩ領域４で囲まれたＳＯＩ層３の領域（素子形成領域）が、ｐ型拡散領域１０ａよりも高濃度のｐ型拡散領域１０ｂであるため、ｎ＋型拡散領域１２とｐ型拡散領域１０ｂとの間に形成される空乏層１０ｆが広がらないためである。この結果、ＮＭＯＳトランジスタ１６ｂのボディはゲート電極８の直下のみならず、ｎ＋型拡散領域１２の直下にも形成されることになる。ボディ、即ち、空乏層が形成されない中性領域は、ＳＴＩ領域４とＢＯＸ層２との間に形成されているｐ型拡散領域１０ｃに対し、４辺で接続されることになる。この４辺とは、図１７（ａ）に示すＳＴＩ領域４で区画されたＮＭＯＳトランジスタ１６ｂを形成する矩形の領域の各辺をいう。なお、このボディはｐ型不純物の拡散により、ある程度の導電性を有している。
【０１１９】
ＮＭＯＳトランジスタ１６ｂは、空乏層１０ｆがＢＯＸ層２に達しないため、ＮＭＯＳトランジスタ１６ａと比較して、ソース・ドレイン領域に大きな寄生容量が生じる。このため、ＮＭＯＳトランジスタ１６ｂの動作速度は、ＮＭＯＳトランジスタ１６ａの動作速度よりも遅くなる。しかしながら、ＮＭＯＳトランジスタ１６ｂのボディであるｐ型拡散領域１０ｂとボディコンタクト１８ｂとの間の抵抗は、ＮＭＯＳトランジスタ１６ａのボディであるｐ型拡散領域１０ｂとボディコンタクト１８ａとの間の抵抗よりも小さくなるため、ＮＭＯＳトランジスタ１６ｂのボディ電位の変動をより効果的に抑制し、しきい値電圧をより一層安定させることができる。このため、本実施形態の半導体装置は、ＮＭＯＳトランジスタ１６ａをしきい値電圧の安定よりも動作速度が優先されるデジタル回路に使用し、ＮＭＯＳトランジスタ１６ｂを動作速度よりしきい値電圧の安定が求められるアナログ回路に使用することができる。このように、本実施形態の半導体装置においては、特性が相互に異なるＮＭＯＳトランジスタを混在させることができる。なお、本実施形態においてはＮＭＯＳトランジスタについて説明したが、本実施形態の技術は、ＰＭＯＳトランジスタにおいても同様に実施できることは勿論、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方に対して同時に適用できることは言うまでもない。
【０１２０】
次に、本発明の第６の実施形態について説明する。図１８（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ線による断面図であり、（ｃ）は（ａ）に示すＦ−Ｆ線による断面図であり空乏層が形成される領域を模式的に示す。図１８（ａ）乃至（ｃ）に示すように、本実施形態の半導体装置は、前述の第５の実施形態に係る半導体装置（図１７（ａ）及び（ｂ）参照）において、ＮＭＯＳトランジスタ１６ｂ及びボディコンタクト１８ｂが形成されている領域を囲むように、完全分離酸化膜であるＳＴＩ領域４ａが形成されている。本実施形態に係る半導体装置の上記以外の構成は、図１７（ａ）及び（ｂ）に示す第５の実施形態に係る半導体装置の構成と同一である。本実施形態においては、前述の第５の実施形態と比較して、ＮＭＯＳトランジスタ１６ｂ及びボディコンタクト１８ｂをより確実に絶縁分離することができる。これにより、ＮＭＯＳトランジスタ１６ｂに、ＮＭＯＳトランジスタ１６ａ等からノイズが混入することを確実に防止できる。
【０１２１】
次に、本発明の第７の実施形態について説明する。図１９は本実施形態に係る半導体装置を示す断面図である。なお、図１９に示す半導体装置のボディ抵抗を示す模式的平面図は、前述の図２と同様な図となる。図１９に示すように、本実施形態の半導体装置においては、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７が夫々複数個、例えば２個、形成されており、ボディコンタクト１８が１個のＮＭＯＳトランジスタ１６のｎ＋型拡散領域１２に接するように形成されており、ボディコンタクト１９が１個のＰＭＯＳトランジスタ１７のｐ＋型拡散領域１４に接するように形成されている。本実施形態に係る半導体装置の上記以外の構成は、前述の第３の実施形態に係る半導体装置の構成と同じである。
【０１２２】
前述の第３の実施形態においては、ＮＭＯＳトランジスタのソース・ドレイン領域であるｎ＋型拡散領域１２、及びＳＴＩ層４により分離されたボディコンタクト１８を介してＮＭＯＳトランジスタのボディに接地電位を印加している。この場合、ボディコンタクト１８とボディ（ｐ型拡散領域１０ｂ）との間の接続経路には、図２に示すようなボディ抵抗Ｒｂｏｄｙが存在する。これに対して、本実施形態においては、ＳＯＩ層３におけるトランジスタのソース・ドレイン領域が形成される領域と同一領域内に、ソース・ドレイン領域に隣接するようにボディコンタクト１８を形成する。この構成により、ボディ抵抗値を大幅に低減することが可能となり、ボディの電位が変動することによる種々の問題を解決できる。このボディコンタクト１８は、必ずしも個々のトランジスタに形成する必要はない。図１９に示すように、例えば、ＮＭＯＳトランジスタ形成領域５に形成されている２つのＮＭＯＳトランジスタ１６のうち、図示の左側のＮＭＯＳトランジスタ１６にボディコンタクト１８を設けることにより、隣接する図示の右側のＮＭＯＳトランジスタ１６においてはボディコンタクトを省略することができる。前述の第３の実施形態におけるボディコンタクトによるボディへの電位印加と同様な作用が、図示の右側のＮＭＯＳトランジスタ１６のボディと、図示の左側のＮＭＯＳトランジスタ１６に設けられたボディコンタクト１８との間において実現されているからである。
【０１２３】
次に、本実施形態に係る半導体装置の製造方法について説明する。図２０（ａ）乃至（ｃ）並びに図２１（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。先ず、図２０（ａ）に示すように、Ｐ型シリコン基板１上に、ＢＯＸ層２を形成し、次いで、ＳＯＩ層３を厚さが例えば２５０ｎｍになるように形成する。そして、ＳＯＩ層３の表層に、ＳｉＯ２膜３１を形成し、このＳｉＯ２膜３１上にＳｉ３Ｎ４膜３２を形成する。次に、このＳｉＯ２膜３１及びＳｉ３Ｎ４膜３２をパターニングし、後の工程においてＳＴＩ領域４を形成する予定の領域に開口部を設ける。そして、ＳｉＯ２膜３１及びＳｉ３Ｎ４膜３２をマスクとしてＳＯＩ層３をエッチングして選択的に除去し、ＳＯＩ層３に深さが例えば２００ｎｍのトレンチ３３を形成する。次いで、酸化処理を行い、トレンチ３３の内面に丸め酸化を施す。これにより、トレンチ３３の内面に残留するエッチング歪みを除去すると共に、トレンチ３３の内面形状を丸め、後の工程においてＳＯＩ層３に形成されるトランジスタにおいて、電界集中が発生しないようにする。
【０１２４】
次に、図２０（ｂ）に示すように、全面にＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ　Ｃｏａｔｉｎｇ：反射防止膜）３４を形成し、このＡＲＣ３４上にレジスト３５を形成する。そして、このレジスト３５をパターニングし、後の工程においてＳＴＩ層４ａ（図１９参照）を形成する予定の領域に開口部を形成する。
【０１２５】
次に、図２０（ｃ）に示すように、レジスト３５をマスクとしてＡＲＣ３４及びＳＯＩ層３をエッチングし、後の工程においてＳＴＩ領域４ａが形成される予定のトレンチ３３の底部を選択的に除去し、ＢＯＸ層２まで到達させる。以下、このＢＯＸ層２まで到達したトレンチ３３をトレンチ３３ａという。次に、レジスト３５及びＡＲＣ３４を除去する。そして、ＨＤＰ−ＣＶＤ法（Ｈｉｇｈ　ＤｅｎｓｉｔｙＰｌａｓｍａ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ法：高密度プラズマＣＶＤ化学気相成長法）により、Ｐ型シリコン基板１上の全面にＳｉＯ２膜を形成し、トレンチ３３及び３３ａ内にＳｉＯ２膜を埋設する。その後、このＳｉＯ２膜をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）法によりＳｉ３Ｎ４膜３２が露出するまで平坦に研磨し、Ｓｉ３Ｎ４膜３２及びＳｉＯ２膜３１を除去して、ＳｉＯ２膜により埋め込まれたＳＴＩ領域４及び４ａを形成する。ＳＴＩ領域４ａの厚さは、ＳＯＩ層３の厚さと同じであり、例えば２５０ｎｍである。
【０１２６】
次に、図２１（ａ）に示すように、ＳＯＩ層３上にレジスト３６を形成し、このレジスト３６を、ＮＭＯＳトランジスタ形成領域５のＳＴＩ領域４及び後の工程においてチャネル領域となる領域上が開口されるようにパターニングする。そして、このレジスト３６をマスクとしてｐ型不純物、例えばＢ＋を注入する。これにより、Ｐウエルの制限注入を行う。このとき、ドーズ量は例えば１×１０１２ｃｍ−２とし、注入エネルギーは例えば７０ｋｅＶとする。これにより、ＮＭＯＳトランジスタ形成領域５のＳＯＩ層３におけるチャネル領域直下にｐ型拡散領域１０ｂが形成されると共に、ＮＭＯＳトランジスタ形成領域５におけるＳＴＩ領域４とＢＯＸ層２との間のＳＯＩ層３にｐ型拡散領域１０ｃが形成される。このとき、Ｐウエル１０において、図２１（ａ）に示す工程でＢ＋が注入されない領域が、ｐ型拡散領域１０ａとなる。
【０１２７】
次に、図２１（ｂ）に示すように、レジスト３６を除去した後、ＳＯＩ層３上にレジスト３７を形成し、このレジスト３７を、ＰＭＯＳトランジスタ形成領域６のＳＴＩ領域４及び後の工程においてチャネル領域となる領域上が開口されるようにパターニングする。そして、このレジスト３７をマスクとしてｎ型不純物、例えばＰ＋を注入する。これにより、Ｎウエルの制限注入を行う。このとき、ドーズ量は例えば１×１０１３ｃｍ−２とし、注入エネルギーは例えば１７０ｋｅＶとする。これにより、ＰＭＯＳトランジスタ形成領域６のＳＯＩ層３におけるチャネル領域直下にｎ型拡散領域１１ｂが形成されると共に、ＰＭＯＳトランジスタ形成領域６におけるＳＴＩ領域４とＢＯＸ層２との間のＳＯＩ層３にｎ型拡散領域１１ｃが形成される。このとき、Ｎウエル１１において、図２１（ｂ）に示す工程でＰ＋が注入されない領域が、ｎ型拡散領域１１ａとなる。
【０１２８】
そして、図１９に示すように、レジスト３７（図２１（ｂ）参照）を剥離し、ＳＯＩ層３上にゲート絶縁膜７、ゲート電極８及び側壁９を形成すると共に、ＳＯＩ層３中にソース・ドレイン領域となるｎ＋型拡散領域１２及びｐ＋型拡散領域１４を形成し、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７を備える半導体装置を形成する。
【０１２９】
本実施形態においては、ＮＭＯＳトランジスタ形成領域５とＰＭＯＳトランジスタ形成領域６との間に、完全分離酸化膜であるＳＴＩ領域４ａを設けている。これにより、ＮＭＯＳトランジスタ形成領域５とＰＭＯＳトランジスタ形成領域６との間を、ＰＮ接合分離により絶縁する場合と比較して、ＳＴＩ領域４ａの幅を小さくすることができる。また、ＳＯＩ層３におけるトランジスタのソース・ドレイン領域が形成される拡散領域と同一領域内に、ソース・ドレイン領域に隣接するようにボディコンタクト１８を形成することにより、ボディ抵抗値を低減し、ボディ電位の変動をより効果的に抑制できる。本実施形態における上記以外の効果は、前述の第１の実施形態における効果と同様である。
【０１３０】
次に、本発明の第８の実施形態について説明する。図２２（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＧ−Ｇ線による断面図である。図２２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置においては、Ｐ型シリコン基板１が設けられ、その上にＢＯＸ層２が設けられ、その上にＳＯＩ層３が設けられている。ＳＯＩ層３の厚さは例えば１５０ｎｍである。ＳＯＩ層３にはＢＳＴ型ＳＯＩ領域４１及びＢｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２が設けられている。そして、ＢＳＴ型ＳＯＩ領域４１にはＮＭＯＳトランジスタ１６及びボディコンタクト１８が形成されており、ＮＭＯＳトランジスタ１６とボディコンタクト１８との間には、部分分離膜であるＳＴＩ領域４が設けられている。ＳＴＩ領域４の厚さは例えば１００ｎｍであり、その上面はＳＯＩ層３の表面に露出しており、ＳＴＩ領域４の下面はＢＯＸ層２に接しておらず、厚さが例えば５０ｎｍのＳＯＩ層３が介在しており、ｐ型拡散領域１０ｃとなっている。一方、Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２にはＮＭＯＳトランジスタ４３が形成されており、ＮＭＯＳトランジスタ４３は完全分離膜であるＳＴＩ領域４ａにより囲まれている。ＳＴＩ領域４ａの下面はＢＯＸ層２に接している。なお、「ＢＳＴＳＯＩ」は本出願人が登録した商標名である。
【０１３１】
ＮＭＯＳトランジスタ１６の構成は、前述の第１の実施形態におけるＮＭＯＳトランジスタ１６と同一である。即ち、Ｐウエル１０におけるＳ／Ｄ領域下に位置するｐ型拡散領域１０ａの不純物濃度は、チャネル領域下に形成されたＰ型拡散領域１０ｂ及びＳＴＩ領域下に形成されたｐ型拡散領域１０ｃの不純物濃度よりも低くなっている。また、ＮＭＯＳトランジスタ１６の駆動に伴ってチャネル領域下に形成されるボディは、ＢＯＸ層２とＳＴＩ領域４との間に形成されたｐ型拡散領域１０ｃを介して、ボディコンタクト１８となるｐ型拡散領域１０ｄに接続される。なお、ｐ型拡散領域１０ａの不純物濃度は例えば１×１０１５乃至１×１０１６ｃｍ−３であり、ｐ型拡散領域１０ｂの不純物濃度は例えば１×１０１７乃至１×１０１８ｃｍ−３であり、ｐ型拡散領域１０ｃの不純物濃度は例えば１×１０１７乃至１×１０１８ｃｍ−３であり、ｐ型拡散領域１０ｄの不純物濃度は例えば１×１０１７乃至１×１０１８ｃｍ−３である。ボディコンタクト１８には例えば接地電位が印加されている。
【０１３２】
一方、ＮＭＯＳトランジスタ４３はＢＯＸ層２まで到達するＳＴＩ領域４ａにより囲まれている。このため、Ｐウエル１０におけるＮＭＯＳトランジスタ４３のチャネル領域下に形成されるボディは外部に接続されず、完全にフローティング状態となっている。また、Ｐウエル１０において、ＮＭＯＳトランジスタ４３のＳ／Ｄ領域下にはｐ型拡散領域１０ａが形成され、チャネル領域下にはｐ型拡散領域１０ｂが形成されている。即ち、ＮＭＯＳトランジスタ４３においても、Ｓ／Ｄ領域下の不純物濃度はチャネル領域下の不純物濃度よりも低くなっている。
【０１３３】
次に、本実施形態に係る半導体装置の動作について説明する。以下、ＢＳＴ型ＳＯＩ領域４１に形成されたトランジスタ（ＮＭＯＳトランジスタ１６）をＢＳＴ型ＳＯＩトランジスタといい、Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２に形成されたトランジスタ（ＮＭＯＳトランジスタ４３）をＢＦ型ＳＯＩトランジスタともいう。ＮＭＯＳトランジスタ１６が駆動すると、Ｐウエル１０におけるＳ／Ｄ領域下に空乏層が形成される。このとき、Ｐ型拡散領域１０ａの不純物濃度はＰウエル１０における他の領域よりも低くなっているため、空乏層はＢＯＸ層２に到達する。また、ＮＭＯＳトランジスタ１６のチャネル領域下に位置するｐ型拡散領域１０ｂは、Ｐ型拡散領域１０ａよりも不純物濃度が高いため、この領域に中性領域であるボディが形成される。そして、このボディに蓄積された電荷は、ｐ型拡散領域１０ｃ及び１０ｄを介して外部に放電される。一方、ＮＭＯＳトランジスタ４３が駆動すると、そのＳ／Ｄ領域下に空乏層が形成され、ＢＯＸ層２に到達する。また、ＮＭＯＳトランジスタ４３のチャネル領域下にはボディが形成される。このボディはフローティング状態であるため、ボディ電位はＮＭＯＳトランジスタ４３の駆動に伴って変動する。
【０１３４】
本実施形態に係る半導体装置においては、１チップ上にＢＳＴ型ＳＯＩトランジスタ（ＮＭＯＳトランジスタ１６）及びＢＦ型ＳＯＩトランジスタ（ＮＭＯＳトランジスタ４３）が形成されている。前述の如く、ＢＳＴ型ＳＯＩトランジスタにおいては、Ｓ／Ｄ領域下のＰウエルは不純物濃度が低いため、トランジスタの駆動に伴って空乏層が発生し、この空乏層がＢＯＸ層に到達する。これにより、ジャンクション容量が低くなる。また、チャネル領域下のＰウエルには十分な濃度の不純物が注入されているため、チャネル領域下にボディが形成される。これにより、オン電流が増大する。更に、このボディはボディコンタクトに接続されているため、ＮＭＯＳトランジスタ１６の駆動に伴い、ボディに電荷が流入してボディ電位が変動しても、次の駆動タイミングまでにはボディ電位が基準電位に戻る。以上の効果により、ＮＭＯＳトランジスタ１６は、しきい値を安定させつつ、高速で駆動することができる。
【０１３５】
一方、ＢＦ型ＳＯＩトランジスタはボディがフローティング状態になるため、ボディに蓄積された電荷の逃げ場がない。このため、ＢＳＴ型ＳＯＩトランジスタと比較するとしきい値は変動しやすくなるものの、オン電流がより一層増大すると共に、動作速度をより一層向上させることができる。また、本実施形態においては、ＳＯＩ層３が例えば１５０ｎｍと薄いため、ボディが小さくなり、バックゲートバイアス効果の影響が小さくなる。このため、電源電圧が１Ｖ以下である場合においても、縦積論理ゲートを実現することができる。
【０１３６】
従って、ＢＳＴ型ＳＯＩトランジスタは、動作速度よりもしきい値の安定性が優先される回路、例えば、アナログ回路、ＰＬＬ回路（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ回路：位相同期ループ回路）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等に適している。また、ＢＳＴ型ＳＯＩトランジスタは、ボディとボディコンタクトとの間に電荷を逃がす経路を有するため、ＥＳＤ（Ｅｌｅｃｔｒｏ　Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気放電）保護素子にも適している。一方、ＢＦ型ＳＯＩトランジスタは、しきい値の安定性よりも動作速度が優先される回路、例えばデジタル回路等に適している。このように、１チップ上においてＢＳＴ型ＳＯＩトランジスタ及びＢＦ型ＳＯＩトランジスタを混載することにより、各回路に適したトランジスタを作り分けることができ、半導体装置の性能を最大限に引き出すことができる。
【０１３７】
次に、本発明の第９の実施形態について説明する。図２３（ａ）は本実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＨ−Ｈ線による断面図である。また、図２４（ａ）乃至（ｃ）は、本実施形態におけるＢＳＴ型ＳＯＩトランジスタを示す断面図であり、（ａ）は半導体装置のコア部に形成されるコアトランジスタを示し、（ｂ）はＩ／Ｏ部に形成されるＩ／Ｏトランジスタを示し、（ｃ）はＳＲＡＭ部に形成されるＳＲＡＭトランジスタを示す。
【０１３８】
図２３（ａ）及び（ｂ）に示すように、本実施形態に係る半導体装置においては、ＢＳＴ型ＳＯＩ領域４１及びＢｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２が設定されており、ＢＳＴ型ＳＯＩ領域４１にはＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６が設定されている。そして、ＮＭＯＳトランジスタ形成領域５にはＮＭＯＳトランジスタ１６及びボディコンタクト１８が設けられており、ＰＭＯＳトランジスタ形成領域６にはＰＭＯＳトランジスタ１７及びボディコンタクト１９が設けられている。ＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６の構成は、前述の第３の実施形態（図１５参照）と同様である。即ち、ＰＭＯＳトランジスタ形成領域６は完全分離膜であるＳＴＩ領域４ａにより周囲を囲まれている。そして、ＮＭＯＳトランジスタ１６のボディはボディコンタクト１８に接続され、ＰＭＯＳトランジスタ１７のボディはボディコンタクト１９に接続されるようになっている。なお、図２３（ａ）においては、隔壁９（図２３（ｂ）参照）は図示を省略されている。
【０１３９】
また、図２４（ａ）及び（ｂ）に示すように、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７には、コア部に形成されたコアトランジスタ１６ａ及び１７ａと、Ｉ／Ｏ部に形成されたＩ／Ｏトランジスタ１６ｂ及び１７ｂの２種類がある。コアトランジスタとＩ／Ｏトランジスタとは各部の寸法が異なり、例えば、コアトランジスタのゲート絶縁膜７の厚さは１．６乃至１．９ｎｍであり、Ｉ／Ｏトランジスタのゲート絶縁膜７の厚さは３乃至５ｎｍである。更に、図２４（ｃ）に示すように、ＳＲＡＭ部におけるＮＭＯＳトランジスタ形成領域５及びＰＭＯＳトランジスタ形成領域６には、夫々ＮＭＯＳトランジスタ４５及びＰＭＯＳトランジスタ４６が形成されている。ＮＭＯＳトランジスタ４５及びＰＭＯＳトランジスタ４６はＢＳＴ型ＳＯＩトランジスタであり、ＳＲＡＭトランジスタである。ＮＭＯＳトランジスタ４５においては、Ｐウエル１０内におけるＳ／Ｄ領域下及びチャネル領域下にｐ型拡散領域１０ｇが形成されており、ＰＭＯＳトランジスタ４６においては、Ｎウエル１１内におけるＳ／Ｄ領域下及びチャネル領域下にｎ型拡散領域１１ｇが形成されている。即ち、ＳＲＡＭトランジスタにおいては、ウエルにおけるＳ／Ｄ領域下及びウエル内の不純物濃度は均一になっている。ＮＭＯＳトランジスタ４５及びＰＭＯＳトランジスタ４６における上記以外の構成は、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７の構成と同じである。
【０１４０】
一方、Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２にはＮＭＯＳトランジスタ４３及びＰＭＯＳトランジスタ４４が設けられている。ＮＭＯＳトランジスタ４３及びＰＭＯＳトランジスタ４４は、夫々周囲を完全分離膜であるＳＴＩ領域４ａにより囲まれている。ＮＭＯＳトランジスタ４３及びＰＭＯＳトランジスタ４４の構成は、夫々ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７の構成と同じであり、コアトランジスタとして使用される。なお、Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２にはボディコンタクトは設けられていない。本実施形態に係る半導体装置の動作は、前述の第８の実施形態と同様である。
【０１４１】
次に、本実施形態に係る半導体装置の製造方法について説明する。図２５（ａ）及び（ｂ）乃至図３６（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、各図の（ａ）は平面図であり、（ｂ）は断面図である。
【０１４２】
先ず、図２５（ａ）及び（ｂ）に示すように、Ｐ型シリコン基板１上にＢＯＸ層２を形成する。次に、ＢＯＸ層２上にＳＯＩ層３を形成する。ＳＯＩ層３の厚さは例えば１５０ｎｍとする。次に、ＳＯＩ層３内にボロン（Ｂ）をイオン注入してＰウエル１０を形成し、ヒ素（Ａｓ）をイオン注入してＮウエル１１を形成する。これにより、ウエルが形成されたＳＯＩ基板を作製する。
【０１４３】
次に、このＳＯＩ基板の表面にＳｉＯ２からなるパット酸化膜５１を厚さが例えば９ｎｍになるように成膜し、その上にＳｉＮ膜５２を厚さが例えば１２０ｎｍになるように成膜し、更にその上にＮＳＧ（ノンドープシリコングラス）からなるＮＳＧ膜５３を厚さが例えば１００ｎｍになるように成膜する。次に、ＮＳＧ膜５３上にレジスト５４を形成してパターニングする。このとき、後の工程においてＳＴＩ領域を形成する領域において、レジスト５４に開口部を形成する。即ち、後の工程において、トランジスタ（ＮＭＯＳトランジスタ１６及び４３並びにＰＭＯＳトランジスタ１７及び４４）並びにボディコンタクト１８及び１９を形成する予定の領域を覆うように、レジスト５４を形成する。次に、このパターニングしたレジスト５４をマスクとして、ＮＳＧ膜５３、ＳｉＮ膜５２及びパット酸化膜５１をエッチングして選択的に除去する。その後、レジスト５４を除去する。
【０１４４】
次に、図２６（ａ）及び（ｂ）に示すように、パット酸化膜５１、ＳｉＮ膜５２及びＮＳＧ膜５３からなる積層膜をマスクとして、ＳＯＩ層３を例えば深さ１００ｎｍまでエッチングして選択的に除去する。このとき、エッチング領域においては、膜厚が例えば５０ｎｍのＳＯＩ層３が残存する。次に、全面にＳｉＮ膜５５を形成する。そして、このＳｉＮ膜５５上にレジスト５６を塗布により形成する。このとき、ＢＳＴ型ＳＯＩ領域４１においては、後の工程において完全分離膜であるＳＴＩ領域４ａを形成する領域以外の領域を覆うようにレジスト５６を形成し、Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２においてはレジスト５６を形成しない。
【０１４５】
次に、図２７（ａ）及び（ｂ）に示すように、レジスト５６（図２６（ａ）参照）及びＮＳＧ膜５３をマスクとして、ＳＯＩ層３及びＳｉＮ膜５５をエッチングして選択的に除去する。このとき、ＢＳＴ型ＳＯＩ領域４１においては、レジスト５６の開口部においてＢＯＸ層２が露出する。Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２においては、ＳＯＩ層３上及びＮＳＧ膜５３上の水平面に形成されているＳｉＮ膜５５は除去されるが、ＳＯＩ層３、パット酸化膜５１、ＳｉＮ膜５２及びＮＳＧ膜５３からなる積層膜の側部においては、エッチング前のＳｉＮ層５５の膜厚が厚いため、エッチング後もＳｉＮ膜５５が残存する。
【０１４６】
次に、図２８（ａ）及び（ｂ）に示すように、Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２の全域及びＢＳＴ型ＳＯＩ領域４１のＰＭＯＳトランジスタ形成領域６を覆うように、レジスト５７を形成する。そして、レジスト５７、並びにＮＭＯＳ形成領域５におけるパット酸化膜５１、ＳｉＮ膜５２及びＮＳＧ膜５３からなる積層膜をマスクとして、ボロン（Ｂ）をイオン注入する。このとき、ドーズ量を例えば１×１０１３ｃｍ−２とし、注入エネルギーを例えば７ｋｅＶとする。これにより、後の工程においてＳＴＩ領域４が形成される予定の領域のＰウエル１０にボロンがドーピングされ、ｐ型拡散領域１０ｃが形成される。その後、レジスト５７を除去する。
【０１４７】
次に、図２９（ａ）及び（ｂ）に示すように、Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２の全域及びＢＳＴ型ＳＯＩ領域４１のＮＭＯＳトランジスタ形成領域５を覆うように、レジスト５８を形成する。そして、レジスト５８並びにＮＭＯＳ形成領域６におけるパット酸化膜５１、ＳｉＮ膜５２及びＮＳＧ膜５３からなる積層膜をマスクとして、ヒ素（Ａｓ）をイオン注入する。このとき、ドーズ量を例えば５×１０１２ｃｍ−２とし、注入エネルギーを例えば５０ｋｅＶとする。これにより、後の工程においてＳＴＩ領域４が形成される予定の領域のＮウエル１１にヒ素がドーピングされ、ｎ型拡散領域１１ｃが形成される。次に、レジスト５８を除去する。
【０１４８】
次に、図３０（ａ）及び（ｂ）に示すように、ＳＯＩ層３がエッチング除去された領域に、ＨＤＰ−ＣＶＤ法（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ　ＣＶＤ：高密度プラズマＣＶＤ法）によりシリコン酸化膜５９を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）により表面を平坦化する。このとき、ＳｉＮ膜５２においてＣＭＰを停止する。これにより、ＮＳＧ膜５３は除去され、ＳｉＮ膜５２及びパット酸化膜５１は残存する。なお、後述する図３１乃至３６においては、パット酸化膜５１の図示は省略する。
【０１４９】
次に、図３１（ａ）及び（ｂ）に示すように、レジスト６１を形成する。レジスト６１においては、ＢＳＴ型ＳＯＩ領域４１のコア部におけるＮＭＯＳトランジスタ１６（図２３（ａ）参照）のチャネル領域及びボディコンタクト１８（図２３（ａ）参照）を形成する予定の領域、並びにＢｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２のコア部におけるＮＭＯＳトランジスタ４３（図２３（ａ）参照）のチャネル領域を形成する予定の領域に、開口部を形成する。なお、Ｉ／Ｏ部及びＳＲＡＭ部は全域をレジスト６１により覆う。そして、このレジスト６１をマスクとして、ボロンをイオン注入する。このとき、ドーズ量を例えば１．５×１０１２ｃｍ−２とし、注入エネルギーを例えば４０ｋｅＶとする。これにより、Ｐウエル１０において、後の工程にてコアトランジスタであるＮＭＯＳトランジスタ１６及び４３のチャネル領域下となる領域にｐ型拡散領域１０ｂが形成され、ボディコンタクト１８となる領域にｐ型拡散領域１０ｄが形成される。なお、Ｐウエル１０において、これまでの工程でボロンが注入されなかった領域がｐ型拡散領域１０ａとなる。その後、レジスト６１を除去する。
【０１５０】
次に、図３２（ａ）及び（ｂ）に示すように、レジスト６２を形成する。レジスト６２においては、ＢＳＴ型ＳＯＩ領域４１のコア部におけるＰＭＯＳトランジスタ１７（図２３（ａ）参照）のチャネル領域及びボディコンタクト１９（図２３（ａ）参照）を形成する予定の領域、並びにＢｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２のコア部におけるＰＭＯＳトランジスタ４４（図２３（ａ）参照）のチャネル領域を形成する予定の領域に、開口部を形成する。なお、Ｉ／Ｏ部及びＳＲＡＭ部は全域をレジスト６２により覆う。そして、このレジスト６２をマスクとして、ヒ素をイオン注入する。このとき、ドーズ量を例えば２×１０１２ｃｍ−２とし、注入エネルギーを例えば２４０ｋｅＶとする。これにより、Ｎウエル１１において、後の工程にてコアトランジスタであるＰＭＯＳトランジスタ１７及び４４のチャネル領域下となる領域にｎ型拡散領域１１ｂが形成され、ボディコンタクト１９となる領域にｎ型拡散領域１１ｄが形成される。なお、Ｎウエル１１において、これまでの工程でヒ素が注入されなかった領域がｎ型拡散領域１１ａとなる。その後、レジスト６２を除去する。
【０１５１】
次に、図３３（ａ）及び（ｂ）に示すように、レジスト６３を形成する。レジスト６３においては、ＢＳＴ型ＳＯＩ領域４１のＩ／Ｏ部におけるＮＭＯＳトランジスタ１６（図２３（ａ）参照）のチャネル領域及びボディコンタクト１８（図２３（ａ）参照）を形成する予定の領域に、開口部を形成する。なお、ＢＳＴ型ＳＯＩ領域４１のコア部及びＳＲＡＭ部並びにＢｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２（図３２（ａ）参照）は全面をレジスト６３により覆う。そして、このレジスト６３をマスクとして、ボロンをイオン注入する。このとき、ドーズ量を例えば１．５×１０１２ｃｍ−２とし、注入エネルギーを例えば４０ｋｅＶとする。これにより、Ｐウエル１０において、後の工程にてＩ／ＯトランジスタであるＮＭＯＳトランジスタ１６のチャネル領域下となる領域及びボディコンタクト１８となる領域に、夫々ｐ型拡散領域１０ｂ及び１０ｄが形成される。このとき、Ｐウエル１０におけるこれまでの工程でボロンが注入されなかった領域がｐ型拡散領域１０ａとなる。その後、レジスト６３を除去する。
【０１５２】
次に、図３４（ａ）及び（ｂ）に示すように、レジスト６４を形成する。レジスト６４においては、ＢＳＴ型ＳＯＩ領域４１のＩ／Ｏ部におけるＰＭＯＳトランジスタ１７（図２３（ａ）参照）のチャネル領域及びボディコンタクト１９（図２３（ａ）参照）を形成する予定の領域に開口部を形成する。なお、ＢＳＴ型ＳＯＩ領域４１のコア部及びＳＲＡＭ部並びにＢｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２（図３２（ａ）参照）は全面をレジスト６４により覆う。そして、このレジスト６４をマスクとして、ヒ素をイオン注入する。このとき、ドーズ量を例えば２×１０１２ｃｍ−２とし、注入エネルギーを例えば２４０ｋｅＶとする。これにより、Ｎウエル１１において、後の工程にてＩ／ＯトランジスタであるＰＭＯＳトランジスタ１７のチャネル領域下となる領域にｎ型拡散領域１１ｂが形成され、ボディコンタクト１９となる領域にｎ型拡散領域１１ｄが形成される。このとき、Ｎウエル１１におけるこれまでの工程でヒ素が注入されなかった領域がｎ型拡散領域１１ａとなる。その後、レジスト６４を除去する。
【０１５３】
次に、図３５（ａ）及び（ｂ）に示すように、レジスト６５を形成する。レジスト６５は、ＢＳＴ型ＳＯＩ領域４１のＳＲＡＭ部におけるＮＭＯＳトランジスタ形成領域５全体を露出させ、ＢＳＴ型ＳＯＩ領域４１のＳＲＡＭ部におけるＰＭＯＳトランジスタ形成領域６、コア部及びＩ／Ｏ部の全域、並びにＢｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２（図３２（ａ）参照）の全域を覆うように形成する。次に、レジスト６５をマスクとして、ボロンをイオン注入する。このとき、ドーズ量を例えば１．５×１０１２ｃｍ−２とし、注入エネルギーを例えば４０ｋｅＶとする。これにより、後の工程にてＳＲＡＭ部におけるＮＭＯＳトランジスタ１６のチャネル領域下及びＳ／Ｄ領域下となる領域並びにボディコンタクト１８となる領域にｐ型拡散領域１０ｇが形成される。即ち、ＳＲＡＭトランジスタにおいては、Ｐウエル１０におけるチャネル領域下の不純物濃度とＳ／Ｄ領域下の不純物濃度とを相互に等しくする。その後、レジスト６５を除去する。
【０１５４】
次に、図３６（ａ）及び（ｂ）に示すように、レジスト６６を形成する。レジスト６６は、ＢＳＴ型ＳＯＩ領域４１のＳＲＡＭ部におけるＰＭＯＳトランジスタ形成領域６全体を露出させ、ＢＳＴ型ＳＯＩ領域４１のＳＲＡＭ部におけるＮＭＯＳトランジスタ形成領域５、コア部及びＩ／Ｏ部の全域、並びにＢｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２（図３２（ａ）参照）の全域を覆うように形成する。次に、レジスト６６をマスクとして、ヒ素をイオン注入する。このとき、ドーズ量を例えば２×１０１２ｃｍ−２とし、注入エネルギーを例えば２４０ｋｅＶとする。これにより、後の工程にてＳＲＡＭ部におけるＰＭＯＳトランジスタ１７のチャネル領域下及びＳ／Ｄ領域下となる領域並びにボディコンタクト１９となる領域にｎ型拡散領域１１ｇが形成される。即ち、ＳＲＡＭトランジスタにおいては、Ｎウエル１１におけるチャネル領域下の不純物濃度とＳ／Ｄ領域下の不純物濃度とを相互に等しくする。その後、レジスト６６を除去する。
【０１５５】
次に、図２３（ａ）及び（ｂ）並びに図２４（ａ）乃至（ｃ）に示すように、ＳｉＮ膜５２及びパット酸化膜５１を湿式エッチングにより除去する。次に、前述の第１の実施形態と同様な方法により、各トランジスタにゲート絶縁膜７、ゲート電極８、側壁９及びソース・ドレイン領域を形成する。これにより、ＢＳＴ型ＳＯＩトランジスタであるＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ１７、並びにＢＦ型ＳＯＩトランジスタであるＮＭＯＳトランジスタ４３及びＰＭＯＳトランジスタ４４を備えた半導体装置が作製される。
【０１５６】
本実施形態においては、従来のバルク型の半導体装置の製造方法と比較して、図２６（ａ）及び（ｂ）に示すレジスト５６をパターニングするマスク（図示せず）を変更するだけで、ＢＳＴ型ＳＯＩトランジスタ及びＢＦ型ＳＯＩトランジスタを混載した半導体装置を製造することができる。このため、従来のバルク型の半導体装置の設計資産をそのまま使用できる。
【０１５７】
また、本実施形態においては、コアトランジスタとして、ＢＳＴ型ＳＯＩトランジスタ及びＢＦ型ＳＯＩトランジスタの２種類のトランジスタを形成することができる。これにより、コアトランジスタを用途によって作り分けることができる。
【０１５８】
更に、ＳＲＡＭトランジスタにおいて、Ｓ／Ｄ領域下の不純物濃度をチャネル領域下の不純物濃度と等しくしている。これにより、不純物をＳ／Ｄ領域下には注入せずにチャネル領域下のみに制限注入する必要がなくなるため、ＳＲＡＭトランジスタを小型化し、ＳＲＡＭの集積密度を向上させることができる。なお、Ｓ／Ｄ領域下における不純物濃度が高いため、空乏層がＢＯＸ層に届かず、ジャンクション容量が大きくなる。しかしながら、ＳＲＡＭトランジスタにおいては、ジャンクション容量を低減する効果はあまりなく、むしろ容量が大きい方がα線に対する耐性が向上するという利点がある。また、ボディが、ＳＯＩ層とＢＯＸ層との間に形成された拡散領域の他に、Ｓ／Ｄ領域下の拡散領域を介してボディコンタクトに接続されるため、ボディ抵抗が低減する。これにより、ボディコンタクトを１個のトランジスタ毎ではなく、複数、例えば８乃至１６個のトランジスタ毎に設けても、十分にボディ電位を固定できるようになり、ＳＲＡＭをより一層高集積化することが可能となる。本実施形態における上記以外の効果は、前述の第８の実施形態と同様である。
【０１５９】
なお、従来のバルク型の半導体装置の設計資産をそのまま使用すると、Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域４２においてもトランジスタの近傍にボディコンタクトが形成されてしまうことがある。しかしながら、このボディコンタクトとトランジスタとの間には完全分離膜であるＳＴＩ領域４ａが存在するため、このボディコンタクトはＢＦ型ＳＯＩトランジスタの特性に影響を与えない。
【０１６０】
【発明の効果】
以上詳述したように、本発明によれば、Ｓ／Ｄ領域下の不純物濃度をボディの不純物濃度よりも低くすることにより、空乏層を絶縁膜まで到達させつつ、Ｓ／Ｄ領域の接合深さを浅くすることができ、トランジスタの高速化を図ることができると共に、トランジスタの小型化を図ることができる。また、ボディコンタクトを設け、絶縁膜と素子分離領域との間に、ボディと同層で且つその不純物濃度がＳ／Ｄ領域下の不純物濃度よりも高くなるような拡散領域を設けることにより、ボディとボディコンタクトとの間の抵抗を低減し、ボディ電位を確実に固定することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図である。
【図２】この半導体装置のボディ抵抗を示す模式的平面図である。
【図３】（ａ）乃至（ｄ）は本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図４】（ａ）乃至（ｄ）は本発明の第１の実施形態の変形例に係る半導体装置の製造方法をその工程順に示す断面図である。
【図５】（ａ）乃至（ｄ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図であり、図４の次の工程を示す。
【図６】（ａ）乃至（ｄ）は本発明の第１の実施形態の他の変形例に係る半導体装置の製造方法をその工程順に示す断面図である。
【図７】（ａ）及び（ｂ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図であり、図６の次の工程を示す。
【図８】（ａ）及び（ｂ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図であり、図７の次の工程を示す。
【図９】（ａ）は本発明の第２の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ線による断面図である。
【図１０】（ａ）乃至（ｄ）は本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図１１】（ａ）乃至（ｄ）は本発明の第２の実施形態の変形例に係る半導体装置の製造方法をその工程順に示す断面図である。
【図１２】（ａ）乃至（ｄ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図であり、図１１の次の工程を示す。
【図１３】（ａ）及び（ｂ）は本発明の第１の実施形態の他の変形例に係る半導体装置の製造方法をその工程順に示す断面図である。
【図１４】（ａ）及び（ｂ）は本変形例に係る半導体装置の製造方法をその工程順に示す断面図であり、図１３の次の工程を示す。
【図１５】（ａ）は本発明の第３の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ線による断面図である。
【図１６】（ａ）は本発明の第４の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＤ−Ｄ線による断面図である。
【図１７】（ａ）は本発明の第５の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＥ−Ｅ線による断面図である。
【図１８】（ａ）は本発明の第６の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＦ−Ｆ線による断面図である。
【図１９】本発明の第７の実施形態に係る半導体装置を示す断面図である。
【図２０】（ａ）乃至（ｃ）は本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【図２１】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図であり、図２０の次の工程を示す。
【図２２】（ａ）は本発明の第８の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＧ−Ｇ線による断面図である。
【図２３】（ａ）は本発明の第９の実施形態に係る半導体装置を示す平面図であり、（ｂ）は（ａ）に示すＨ−Ｈ線による断面図である。
【図２４】（ａ）乃至（ｃ）は、本実施形態におけるＢＳＴ型ＳＯＩトランジスタを示す断面図であり、（ａ）は半導体装置のコア部に形成されるコアトランジスタを示し、（ｂ）はＩ／Ｏ部に形成されるＩ／Ｏトランジスタを示し、（ｃ）はＳＲＡＭ部に形成されるＳＲＡＭトランジスタを示す。
【図２５】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、（ａ）は平面図であり、（ｂ）は断面図である。
【図２６】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図２５の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図２７】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図２６の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図２８】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図２７の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図２９】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図２８の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３０】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図２９の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３１】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図３０の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３２】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図３１の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３３】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図３２の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３４】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図３３の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３５】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図３４の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３６】（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を工程順に示す図であり、図３５の次の工程を示し、（ａ）は平面図であり、（ｂ）は断面図である。
【図３７】（ａ）は従来のＳＯＩ層に形成されたＭＯＳＦＥＴを備えた半導体装置を示す断面図であり、（ｂ）はその平面図である。
【図３８】（ａ）乃至（ｄ）はこの従来の半導体装置の製造方法を工程順に示す断面図である。
【図３９】従来のボディコンタクトを設けた半導体装置を示す平面図である。
【図４０】横軸にウエルの不純物濃度をとり、縦軸に空乏層の深さをとって、ウエルの不純物濃度が空乏層の深さに及ぼす影響を示すグラフ図である。
【図４１】横軸にウエルの不純物濃度をとり、縦軸に基板抵抗をとって、ウエルの不純物濃度が基板抵抗に及ぼす影響を示すグラフ図である。
【図４２】横軸に空乏層の深さをとり、縦軸に基板抵抗をとって、空乏層の深さと基板抵抗との関係を示すグラフ図である。
【符号の説明】
１；Ｐ型シリコン基板
２；ＢＯＸ層
３；ＳＯＩ層
４、４ａ；ＳＴＩ領域
５；ＮＭＯＳトランジスタ形成領域
６；ＰＭＯＳトランジスタ形成領域
７；ゲート絶縁膜
８；ゲート電極
９；側壁
１０；Ｐウエル
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｇ；ｐ型拡散領域
１０ｆ；空乏層
１１；Ｎウエル
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｇ；ｎ型拡散領域
１２；ｎ＋型拡散領域
１３ａ、１３ｂ、１５ａ、１５ｂ；レジスト
１４；ｐ＋型拡散領域
１６、１６ａ、１６ｂ；ＮＭＯＳトランジスタ
１７、１７ａ、１７ｂ；ＰＭＯＳトランジスタ
１８、１８ａ、１８ｂ、１９；ボディコンタクト
２０ａ、２０ｂ、２１、２２、２３、２５、２９、３０；レジスト
２４、２６；開口部
２７；Ｐウエル
２８；Ｎウエル
３１；ＳｉＯ２膜
３２；Ｓｉ３Ｎ４膜
３３、３３ａ；トレンチ
３４；ＡＲＣ
３５、３６、３７；レジスト
４１；ＢＳＴ型ＳＯＩ領域
４２；Ｂｏｄｙ−Ｆｌｏａｔｉｎｇ型ＳＯＩ領域
４３、４５；ＮＭＯＳトランジスタ
４４、４６；ＰＭＯＳトランジスタ
５１；パット酸化膜
５２；ＳｉＮ膜
５３；ＮＳＧ膜
５４、５６、５７、５８；レジスト
５５；ＳｉＮ膜
５９；シリコン酸化膜
６１〜６６；レジスト
１０１；Ｐ型シリコン基板
１０２；ＢＯＸ層
１０３；ＳＯＩ層
１０４；ＳＴＩ領域
１０５；ＮＭＯＳトランジスタ形成領域
１０６；ＰＭＯＳトランジスタ形成領域
１０７；ゲート絶縁膜
１０８；ゲート電極
１０９；側壁
１１０；Ｐウエル
１１１；Ｎウエル
１１２、１１２ａ、１１２ｂ；ｎ＋型拡散領域
１１３、１１５；エクステンション領域
１１４；ｐ＋型拡散領域
１１６；ＮＭＯＳトランジスタ
１１７；ＰＭＯＳトランジスタ
１１８；ＳｉＯ２膜
１１９；Ｓｉ３Ｎ４膜
１２０；トレンチ
１２１、１２２；レジスト
１３１；ｐ＋型拡散領域
１３２；ゲート電極
１３３；ゲート電極１３２の端部
Ｒｂｏｄｙ；ボディ抵抗
Ｗ１、Ｗ２；ソース領域の幅
【図１】
2004072063.tif 000003
【図２】
2004072063.tif 000004
【図３】
2004072063.tif 000005
【図４】
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【図５】
2004072063.tif 000007
【図６】
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【図７】
2004072063.tif 000009
【図８】
2004072063.tif 000010
【図９】
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【図１０】
2004072063.tif 000012
【図１１】
2004072063.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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