(57)【要約】【課題】スレッショルド電圧補正方式を利用した画素構成を備えたアクティブ型発光表示装置において、リセット期間において駆動用ＴＦＴを介して発光素子に過剰電流が流れるのを抑制させること。【解決手段】１つの画素１０においては、制御用ＴＦＴ（Ｔｒ１）、スレッショルド電圧生成素子として機能するＴＦＴ（Ｔｒ３）、リセット素子として機能するＴＦＴ（Ｔｒ４）、駆動用ＴＦＴ（Ｔｒ２）、駆動用ＴＦＴのゲート電圧を保持するコンデンサＣ１　、リセット動作時においてオフ制御される電流抑制手段として機能するＴＦＴ（Ｔｒ５）、ＥＬ素子Ｅ１　より構成される。前記コンデンサＣ１　の端子電圧を所定の電位にリセットさせるリセット動作時には、ＴＦＴ（Ｔｒ５）がオフ状態に制御されて、駆動用ＴＦＴ（Ｔｒ２）の動作による過剰な電流がＥＬ素子Ｅ１　に与えられるのを防止するように動作する。【選択図】　　　図５
2004138773.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、前記発光素子を点灯駆動する駆動用ＴＦＴと、前記駆動用ＴＦＴのゲート電圧を制御する制御用ＴＦＴと、前記制御用ＴＦＴと駆動用ＴＦＴのゲートとの間に介装されて、前記駆動用ＴＦＴのスレッショルド電圧に相当する電圧をレベルシフトさせることで、前記駆動用ＴＦＴに与えるゲート電圧を生成するスレッショルド電圧生成素子と、前記駆動用ＴＦＴのゲート電圧を一時的に保持するコンデンサと、前記コンデンサに保持されたゲート電圧を所定の電位にリセットさせるリセット素子とを少なくとも備えてなる画素構成を多数配列したアクティブ型発光表示装置であって、
前記コンデンサに保持されたゲート電圧を、前記リセット素子を介して所定の電位にリセットさせるリセット期間において、前記駆動用ＴＦＴを介して前記発光素子に流入する過剰電流を抑制させる電流抑制手段を動作させることを特徴とするアクティブ型発光表示装置。
【請求項２】
前記スレッショルド電圧生成素子は、前記駆動用ＴＦＴと発光素子とを含む同一画素構成内に形成されたＴＦＴにおけるソースとゲート間において構成されていることを特徴とする請求項１に記載のアクティブ型発光表示装置。
【請求項３】
前記リセット素子は、前記駆動用ＴＦＴと発光素子とを含む同一画素構成内に形成されたＴＦＴにおけるソースとゲート間において構成されていることを特徴とする請求項１または請求項２に記載のアクティブ型発光表示装置。
【請求項４】
前記ＴＦＴにおけるソースとゲート間において構成されたリセット素子が、前記スレッショルド電圧生成素子として機能するＴＦＴのソースとゲートに対して互いに逆並列状態に接続され、前記リセット素子におけるソースとゲート間におけるオン動作により、前記コンデンサに保持されたゲート電圧を所定の電位にリセットさせることを特徴とする請求項３に記載のアクティブ型発光表示装置。
【請求項５】
前記リセット素子は、前記駆動用ＴＦＴと発光素子とを含む同一画素構成内に形成されたダイオードにおける陽極と陰極間において構成されていることを特徴とする請求項１または請求項２に記載のアクティブ型発光表示装置。
【請求項６】
前記ダイオードにおける陽極と陰極間において構成されたリセット素子が、前記スレッショルド電圧生成素子として機能するＴＦＴのソースに対して陰極が、ゲートに対して陽極が並列状態となるように接続され、前記ダイオードにおける陽極と陰極間におけるオン動作により、前記コンデンサに保持されたゲート電圧を所定の電位にリセットさせることを特徴とする請求項５に記載のアクティブ型発光表示装置。
【請求項７】
前記リセット素子は、前記駆動用ＴＦＴと発光素子とを含む同一画素構成内に形成されたＴＦＴにおけるソースとドレイン間において構成され、当該ソースとドレイン間におけるオン動作により、前記コンデンサに保持されたゲート電圧を所定の電位にリセットさせることを特徴とする請求項１または請求項２に記載のアクティブ型発光表示装置。
【請求項８】
前記電流抑制手段は、前記駆動用ＴＦＴと発光素子との直列回路内に介在されて、前記リセット期間においてオフ動作されるスイッチング手段により構成したことを特徴とする請求項１ないし請求項７のいずれかに記載のアクティブ型発光表示装置。
【請求項９】
前記電流抑制手段は、前記コンデンサのゲート電圧保持端子と、前記駆動用ＴＦＴのゲートとの間に介在されて、前記リセット期間においてオフ動作されるスイッチング手段により構成したことを特徴とする請求項１ないし請求項７のいずれかに記載のアクティブ型発光表示装置。
【請求項１０】
前記電流抑制手段は、前記発光素子の両端部に並列接続されて、前記リセット期間においてオン動作されるスイッチング手段により構成したことを特徴とする請求項１ないし請求項７のいずれかに記載のアクティブ型発光表示装置。
【請求項１１】
前記電流抑制手段は、前記リセット期間において、発光素子の陽極側に印加する駆動電圧を低下させる電圧切り換え手段により構成したことを特徴とする請求項１ないし請求項７のいずれかに記載のアクティブ型発光表示装置。
【請求項１２】
前記電流抑制手段は、前記リセット期間において、発光素子の陰極側に印加する駆動電圧を上昇させる電圧切り換え手段により構成したことを特徴とする請求項１ないし請求項７のいずれかに記載のアクティブ型発光表示装置。
【請求項１３】
前記電流抑制手段は、前記リセット期間において、発光素子の陽極側に印加される駆動電圧を、当該陽極側から切り離すように構成したことを特徴とする請求項１ないし請求項７のいずれかに記載のアクティブ型発光表示装置。
【請求項１４】
前記電流抑制手段は、前記リセット期間において、発光素子の陰極側に印加される駆動電圧を、当該陰極側から切り離すように構成したことを特徴とする請求項１ないし請求項７のいずれかに記載のアクティブ型発光表示装置。
【請求項１５】
少なくとも前記駆動用ＴＦＴと、スレッショルド電圧生成素子を形成するＴＦＴとが、同一チャンネルのＴＦＴで構成されていることを特徴とする請求項２ないし請求項１４のいずれかに記載のアクティブ型発光表示装置。
【請求項１６】
前記発光素子は、有機化合物を発光層に用いた有機ＥＬ素子により構成したことを特徴とする請求項１ないし請求項１５のいずれかに記載のアクティブ型発光表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画素を構成する発光素子をＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）によってアクティブ駆動させる発光表示装置に関し、特に発光素子の点灯駆動手段として、いわゆるスレッショルド電圧補正方式を利用した場合に生ずる問題点を解決することができるアクティブ型発光表示装置に関する。
【０００２】
【従来の技術】
発光素子をマトリクス状に配列して構成される表示パネルを用いたディスプレイの開発が広く進められている。このような表示パネルに用いられる発光素子として、有機材料を発光層に用いた有機ＥＬ（エレクトロルミネッセンス）素子が注目されている。これはＥＬ素子の発光層に、良好な発光特性を期待することができる有機化合物を使用することによって、実用に耐えうる高効率化および長寿命化が進んだことも背景にある。
【０００３】
かかる有機ＥＬ素子を用いた表示パネルとして、ＥＬ素子を単にマトリクス状に配列した単純マトリクス型表示パネルと、マトリクス状に配列したＥＬ素子の各々に、ＴＦＴからなる能動素子を加えたアクティブマトリクス型表示パネルが提案されている。後者のアクティブマトリクス型表示パネルは、前者の単純マトリクス型表示パネルに比べて、低消費電力を実現することができ、また画素間のクロストークが少ない等の特質を備えており、特に大画面を構成する高精細度のディスプレイに適している。
【０００４】
図１は、従来のアクティブマトリクス型表示装置における１つの画素１０に対応する最も基本的な回路構成を示しており、これはコンダクタンスコントロール方式と呼ばれている。図１においてＰチャンネルで構成された制御用ＴＦＴ（Ｔｒ１）のゲートは、走査ドライバー１からの走査ラインに接続され、そのソースはデータドライバー２からのデータラインに接続されている。また、制御用ＴＦＴ（Ｔｒ１）のドレインは、同じくＰチャンネルで構成された駆動用ＴＦＴ（Ｔｒ２）のゲートに接続されると共に、電荷保持用のコンデンサＣ１　の一方の端子に接続されている。
【０００５】
そして、駆動用ＴＦＴ（Ｔｒ２）のソースは前記コンデンサＣ１　の他方の端子に接続されると共に、発光素子としてのＥＬ素子Ｅ１　に駆動電流を供給する陽極側電源（ＶＨａｎｏｄ）に接続されている。また、駆動用ＴＦＴ（Ｔｒ２）のドレインは前記ＥＬ素子Ｅ１　の陽極に接続され、当該ＥＬ素子の陰極は、陰極側電源（ＶＬｃａｔｈ）に接続されている。
【０００６】
図１における制御用ＴＦＴ（Ｔｒ１）のゲートに走査ラインを介してオン制御電圧（Ｓｅｌｅｃｔ）が供給されると、制御用ＴＦＴ（Ｔｒ１）はソースに供給されるデータラインからのデータ電圧（Ｖｄａｔａ）に対応した電流を、ソースからドレインに流す。したがって、制御用ＴＦＴ（Ｔｒ１）のゲートがオン電圧の期間に、前記コンデンサＣ１　が充電され、その電圧が駆動用ＴＦＴ（Ｔｒ２）のゲートに供給される。それ故、駆動用ＴＦＴ（Ｔｒ２）は、そのゲート電圧とソース電圧に基づいた電流をＥＬ素子Ｅ１　に流し、ＥＬ素子を発光駆動させる。
【０００７】
また制御用ＴＦＴ（Ｔｒ１）のゲートがオフ電圧になると、制御用ＴＦＴ（Ｔｒ１）はいわゆるカットオフとなり、制御用ＴＦＴ（Ｔｒ１）のドレインは開放状態となるものの、駆動用ＴＦＴ（Ｔｒ２）はコンデンサＣ１　に蓄積された電荷によりゲート電圧が保持され、次の走査まで駆動電流を維持し、ＥＬ素子１４の発光も維持される。
【０００８】
ところで、有機ＥＬ素子に代表される電流駆動型の発光素子をアクティブ駆動するためには、ＴＦＴを構成する素材として相当の電子移動度が必要であるといわれており、これを駆動するために一般的には低温ポリシリコンが使用されている。しかしながら、この種のポリシリコンＴＦＴにおいては、結晶体の組成によってスレッショルド電圧にばらつきが発生することが知られており、このＴＦＴのスレッショルド電圧のばらつきは、駆動用ＴＦＴのドレイン電流にばらつきを与えることになる。一方、前記した有機ＥＬ素子は、駆動電流にほぼ比例した強度で発光することが知られており、したがって、駆動用ＴＦＴのドレイン電流のばらつきは、直ちに各画素間における発光輝度のばらつきを招来させる。
【０００９】
そこで、ＴＦＴのスレッショルド電圧のばらつきに基づく画素間の輝度の不均一性を是正するために、図２に示すような４つのＴＦＴを備えた画素構成が提案されている。この図２に示す構成は、ここではスレッショルド電圧補正方式と呼ぶことにし、この構成によると後述するように、駆動用ＴＦＴのスレッショルド特性を効果的にキャンセルさせるように動作する。このスレッショルド電圧補正方式については、次に示す非特許文献１に紹介されている。
【００１０】
【非特許文献１】
Ｓａｎｇ−Ｈｏｏｎ　Ｊｕｎｇ，Ｗｏｏ−Ｊｉｎ　Ｎａｍ　ａｎｄ　Ｍｉｎ−Ｋｏｏ　Ｈａｎ，　“Ａ　Ｎｅｗ　Ｖｏｌｔａｇｅ　Ｍｏｄｕｌａｔｅｄ　ＡＭＯＬＥＤ　Ｐｉｘｅｌ　Ｄｅｓｉｇｎ　Ｃｏｍｐｅｎｓａｔｉｎｇ　Ｔｈｒｅｓｈｏｌｄ　Ｖｏｌｔａｇｅ　Ｖａｒｉａｔｉｏｎ　ｏｆ　Ｐｏｌｙ−Ｓｉ　ＴＦＴｓ”，ＳＤＩ，Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐ．Ｐｒｏｃ．，Ｐ．６２２−６２４，２００２
【００１１】
図２に示す構成において、Ｐチャンネルで構成された制御用ＴＦＴ（Ｔｒ１）のゲートは、走査ドライバー１からの走査ラインに接続され、そのソースはデータドライバー２からのデータラインに接続されている。また、制御用ＴＦＴ（Ｔｒ１）のドレインは、同一画素１０内に形成されたＰチャンネル型のＴＦＴ（Ｔｒ３）、ＴＦＴ（Ｔｒ４）の並列接続体を介して、同じくＰチャンネル型の駆動用ＴＦＴ（Ｔｒ２）のゲートに接続されている。
【００１２】
この駆動用ＴＦＴ（Ｔｒ２）のゲートとソース間には、ＥＬ素子Ｅ１　の点灯駆動状態において、駆動用ＴＦＴ（Ｔｒ２）のゲート電圧を保持するコンデンサＣ１　が接続されると共に、当該ソースはＥＬ素子Ｅ１　に駆動電流を供給する陽極側電源（ＶＨａｎｏｄ）に接続されている。また前記駆動用ＴＦＴ（Ｔｒ２）のドレインは、ＥＬ素子Ｅ１　の陽極に接続され、当該ＥＬ素子の陰極は、陰極側電源（ＶＬｃａｔｈ）に接続されている。
【００１３】
前記制御用ＴＦＴ（Ｔｒ１）のドレインと駆動用ＴＦＴ（Ｔｒ２）のゲートとの間に接続されたＴＦＴ（Ｔｒ３）およびＴＦＴ（Ｔｒ４）の並列接続体においては、それぞれのゲートとドレインが短絡状態になされており、実質的にＴＦＴ（Ｔｒ３）およびＴＦＴ（Ｔｒ４）のソース・ゲート間が逆並列に接続された構成にされている。
【００１４】
前記した構成において、制御用ＴＦＴ（Ｔｒ１）、駆動用ＴＦＴ（Ｔｒ２）および電荷保持用コンデンサＣ１　の役割は、図１に示した例とほぼ同様である。一方、ＴＦＴ（Ｔｒ３）およびＴＦＴ（Ｔｒ４）のソース・ゲート間が逆並列に接続された構成によると、図２におけるａ点の電位（Ｖａ＝Ｖｄａｔａ）が、ｂ点の電位（Ｖｂ）よりも所定以上高いときに、ＴＦＴ（Ｔｒ３）はオン状態になされ、ＴＦＴ（Ｔｒ４）はオフ状態になされる。また逆に、ａ点の電位（Ｖａ）が、ｂ点の電位（Ｖｂ）よりも所定以上低いときに、ＴＦＴ（Ｔｒ３）はオフ状態になされ、ＴＦＴ（Ｔｒ４）はオン状態になされる。前記した作用を利用して図２に示した画素構成においては、例えば１フレームごとにコンデンサＣ１　の電荷をリセットさせるリセット動作と、改めてコンデンサＣ１　に対してデータを書き込む書き込み動作とが実行される。
【００１５】
図３は、その動作を説明するタイミング図であり、まず、▲１▼として示すタイミングにおいて、走査ドライバー１から供給されるＳｅｌｅｃｔ電圧がローレベルに切り換えられる。これにより、制御用ＴＦＴ（Ｔｒ１）はオン状態になされる。この時、データドライバー２から供給されるデータ電圧Ｖｄａｔａはローレベルであり、したがって、ＴＦＴ（Ｔｒ４）はオン状態になされ、コンデンサＣ１　の端子電圧、すなわちｂ点の電位（Ｖｂ）は前記したローレベルのＶｄａｔａに近い、十分に低いレベルの状態にリセットされる。
【００１６】
続いて、▲２▼として示すタイミングにおいて、データドライバー２から供給されるデータ電圧Ｖｄａｔａが立ち上がる。この時、ＴＦＴ（Ｔｒ３）はオン状態となり、ＴＦＴ（Ｔｒ４）はオフ状態になされる。それ故、前記データドライバー２から供給されるデータ電圧Ｖｄａｔａに対して、ＴＦＴ（Ｔｒ３）によるスレッショルド電圧分がドロップされた（低圧側にレベルシフトされた）データ電圧が、コンデンサＣ１　にゲート電圧として書き込まれる。
【００１７】
その後▲３▼として示すタイミングにおいて、走査ドライバー１から供給されるＳｅｌｅｃｔ電圧がハイレベルに切り換えられるため、制御用ＴＦＴ（Ｔｒ１）はカットオフ状態になされ、さらに▲４▼として示すタイミングにおいて、データ電圧Ｖｄａｔａもローレベルに切り換えられる。すなわち、前記▲１▼〜▲２▼の期間がリセット期間であり、▲２▼〜▲３▼の期間がコンデンサＣ１　へのデータ書き込み期間と言うことができる。そして、書き込み期間においてコンデンサＣ１　に書き込まれた駆動用ＴＦＴ（Ｔｒ２）ゲート電圧に基づいて、駆動用ＴＦＴ（Ｔｒ２）は１フレームの期間にわたりＥＬ素子Ｅ１　に対して駆動電流（ドレイン電流）を供給する。
【００１８】
したがって、前記ＴＦＴ（Ｔｒ３）のソース・ゲート間は、スレッショルド電圧分をレベルシフトさせるスレッショルド電圧生成素子として機能し、前記ＴＦＴ（Ｔｒ４）のソース・ゲート間は、そのオン動作によってコンデンサＣ１　の端子電圧を所定の電位にリセットさせるリセット素子として機能する。
【００１９】
ところで、図２に示したように、同一画素内に形成された各ＴＦＴ（Ｔｒ２）とＴＦＴ（Ｔｒ３）におけるスレッショルド電圧のばらつきはごく少なく、両者のスレッショルド電圧は、ほぼ同一であると言うことができる。したがって、前記書き込み期間においてコンデンサＣ１　に書き込まれたゲート電圧は、駆動用ＴＦＴ（Ｔｒ２）のスレッショルド電圧を実質的にキャンセルした値になされている。したがって、コンデンサＣ１　の電荷によってＥＬ素子Ｅ１　を駆動する駆動用ＴＦＴ（Ｔｒ２）のドレイン電流は、そのスレッショルド電圧に依存されることはなく、結果としてＥＬ素子Ｅ１　の発光輝度は、駆動用ＴＦＴのスレッショルド電圧のばらつきの影響を受けることはない。
【００２０】
したがって、図２に示したスレッショルド電圧補正方式による画素構成を採用した場合には、発光表示パネル内に格別に制御線等を追加することなく、また周辺駆動回路を複雑にすることなく、駆動用ＴＦＴにおけるスレッショルド電圧のばらつきによる影響を効果的に低減させることができる。
【００２１】
【発明が解決しようとする課題】
ところで、スレッショルド電圧補正方式を採用した図２に示す構成によると、コンデンサＣ１　に蓄積されたゲート電圧をリセットさせるリセット期間においては、制御用ＴＦＴ（Ｔｒ１）およびリセット素子として機能するＴＦＴ（Ｔｒ４）のゲート・ソース間を介して、コンデンサＣ１　の端子電圧、すなわちｂ点の電位（Ｖｂ）をローレベルのＶｄａｔａに近い、十分に低いレベルの状態にリセットさせる。したがって、図２に示す構成によると駆動用ＴＦＴ（Ｔｒ２）のゲートに対しても同様にローレベルのデータ電圧Ｖｄａｔａが印加されることになる。これにより、駆動用ＴＦＴ（Ｔｒ２）は瞬時ではあるが完全にオン状態（導通状態）になり、駆動用ＴＦＴ（Ｔｒ２）を介してＥＬ素子に対して大きな駆動電流（過剰電流）を流すことになる。
【００２２】
この影響を受けて表示パネルにおいては、コントラストの悪化、低階調でのリニアリティーの悪化等が生じ、発光素子の寿命を短縮させるなどの諸問題が発生する。なお、図２に示した例においては、各ＴＦＴは共にＰチャンネルが用いられているが、各ＴＦＴとしてＮチャンネルを用いた場合においても、リセット期間においてＥＬ素子に対して瞬時に過剰電流が流れることは同様であり、これにより、前記と同様の問題点が発生する。
【００２３】
この発明は前記した技術的な問題点に着目してなされたものであり、スレッショルド電圧補正方式を採用した画素構成において、前記したコンデンサの電荷をリセットさせるリセット動作に伴い、駆動用ＴＦＴを介して発光素子に過剰電流が流れるのを効果的に抑制させることで、前記した問題点を解消し得るアクティブ型発光表示装置を提供することを課題とするものである。
【００２４】
【課題を解決するための手段】
前記した課題を解決するためになされたこの発明にかかる発光表示装置は、請求項１に記載のとおり、発光素子と、前記発光素子を点灯駆動する駆動用ＴＦＴと、前記駆動用ＴＦＴのゲート電圧を制御する制御用ＴＦＴと、前記制御用ＴＦＴと駆動用ＴＦＴのゲートとの間に介装されて、前記駆動用ＴＦＴのスレッショルド電圧に相当する電圧をレベルシフトさせることで、前記駆動用ＴＦＴに与えるゲート電圧を生成するスレッショルド電圧生成素子と、前記駆動用ＴＦＴのゲート電圧を一時的に保持するコンデンサと、前記コンデンサに保持されたゲート電圧を所定の電位にリセットさせるリセット素子とを少なくとも備えてなる画素構成を多数配列したアクティブ型発光表示装置であって、前記コンデンサに保持されたゲート電圧を、前記リセット素子を介して所定の電位にリセットさせるリセット期間において、前記駆動用ＴＦＴを介して前記発光素子に流入する過剰電流を抑制させる電流抑制手段を動作させる点に特徴を有する。
【００２５】
【発明の実施の形態】
以下、この発明にかかる発光表示装置について、図に示す実施の形態に基づいて説明する。なお、以下の説明においてはすでに説明した図２に示された各部に相当する部分を同一符号で示しており、したがって個々の機能および動作については適宜説明を省略する。まず、図５はその第１の実施の形態を示したものであり、１つの画素１０に対応する回路構成を示している。この第１の実施の形態における各ＴＦＴ（Ｔｒ１〜Ｔｒ５）は、全てＰチャンネルで構成されており、前記したようにＴＦＴ（Ｔｒ３）のソース・ゲート間は、スレッショルド電圧生成素子として機能する。また、ＴＦＴ（Ｔｒ４）のソース・ゲート間はリセット素子として機能する。
【００２６】
図５において、駆動用ＴＦＴ（Ｔｒ２）のドレインと、ＥＬ素子Ｅ１　の陽極との間にはスイッチング手段としてのＴＦＴ（Ｔｒ５）のソースとドレインが各々接続されている。すなわち、スイッチング用ＴＦＴ（Ｔｒ５）は駆動用ＴＦＴ（Ｔｒ２）とＥＬ素子Ｅ１　との直列回路内に介在された構成とされている。そして、ＴＦＴ（Ｔｒ５）はコンデンサＣ１　に保持されたゲート電圧をリセットさせる期間においてオフ状態になされ、リセット動作に伴いＥＬ素子Ｅ１　に過剰電流が流れるのを抑制させる電流抑制手段として機能する。
【００２７】
図４は、その動作を説明するタイミング図であり、図４に示すＳｅｌｅｃｔおよびＶｄａｔａは、図３に基づいて説明した制御用ＴＦＴのオン制御電圧およびデータ電圧と同様である。これに加えて、この発明におけるアクティブ型発光表示装置においては、前記電流抑制手段を動作させるための制御電圧（Ｖｃｏｎｔ）が利用される。すなわち、前記制御電圧（Ｖｃｏｎｔ）は、▲１▼〜▲２▼の期間であるリセット期間において発生するようになされる。
【００２８】
図５に示す実施の形態においては、制御電圧（Ｖｃｏｎｔ）は、前記したスイッチング用ＴＦＴ（Ｔｒ５）のゲートに供給され、リセット期間においてのみＴＦＴ（Ｔｒ５）をオフ状態に制御する。したがって、リセット期間において前記駆動用ＴＦＴ（Ｔｒ２）が完全にオン状態になされても、スイッチング用ＴＦＴ（Ｔｒ５）がオフ状態であるため、ＥＬ素子Ｅ１　に過剰電流が流れるのを抑制（阻止）させることができる。
【００２９】
次に図６は、第２の実施の形態を示したものであり、同じく１つの画素１０に対応する回路構成を示している。この第２の実施の形態における各ＴＦＴ（Ｔｒ１〜Ｔｒ４，Ｔｒ６）も、全てＰチャンネルで構成されている。そして、前記コンデンサＣ１　のゲート電圧保持端子、すなわち、スレッショルド電圧生成素子として機能するＴＦＴ（Ｔｒ３）のゲートと、駆動用ＴＦＴ（Ｔｒ２）のゲートとの間に、スイッチング手段として機能するＴＦＴ（Ｔｒ６）のソースとドレイン各々が接続されている。この構成において、前記ＴＦＴ（Ｔｒ６）はコンデンサＣ１　に保持されたゲート電圧をリセットさせる期間においてオフ状態になされる。
【００３０】
この場合においても図４に示したように、▲１▼〜▲２▼のリセット期間において発生する制御電圧（Ｖｃｏｎｔ）が利用され、リセット期間においてのみスイッチング用ＴＦＴ（Ｔｒ６）はオフ状態に制御される。したがって、リセット期間においてはコンデンサＣ１　と駆動用ＴＦＴ（Ｔｒ２）のゲートとの接続は切り離され、リセット動作に伴って発生する駆動用ＴＦＴ（Ｔｒ２）をオン動作させるゲートバイアス電圧の印加が阻止される。すなわち、この実施の形態における前記ＴＦＴ（Ｔｒ６）は、リセット期間においてＥＬ素子Ｅ１　に過剰電流が流れるのを抑制（阻止）させる電流抑制手段として機能する。
【００３１】
図７は、第３の実施の形態を示したものであり、同じく１つの画素１０に対応する回路構成を示している。この第３の実施の形態における各ＴＦＴ（Ｔｒ１〜Ｔｒ４，Ｔｒ７）も、全てＰチャンネルで構成されている。そして、この実施の形態においては、ＥＬ素子Ｅ１　の両端部にスイッチング用ＴＦＴ（Ｔｒ７）が並列接続されている。すなわち、ＥＬ素子Ｅ１　の陽極にＴＦＴ（Ｔｒ７）のソースが接続され、ＥＬ素子Ｅ１　の陰極にＴＦＴ（Ｔｒ７）のドレインが接続されている。
【００３２】
この図７に示す構成においても図４に示したように、▲１▼〜▲２▼のリセット期間において発生する制御電圧（Ｖｃｏｎｔ）が利用され、リセット期間においてのみスイッチング用ＴＦＴ（Ｔｒ７）はオン状態に制御される。すなわち、ＥＬ素子Ｅ１　の両端子はリセット期間においてスイッチング用ＴＦＴ（Ｔｒ７）によって短絡される。したがって、リセット期間において前記駆動用ＴＦＴ（Ｔｒ２）が完全にオン状態になされても、駆動用ＴＦＴ（Ｔｒ２）に流れるドレイン電流のほとんどは、オン状態になされた前記スイッチング用ＴＦＴ（Ｔｒ７）を迂回する。すなわち、前記ＴＦＴ（Ｔｒ７）は、リセット期間においてＥＬ素子Ｅ１　に過剰電流が流れるのを抑制させる電流抑制手段として機能する。
【００３３】
図８は、第４の実施の形態を示したものであり、同じく１つの画素１０に対応する回路構成を示している。この第４の実施の形態における各ＴＦＴ（Ｔｒ１〜Ｔｒ４）も、全てＰチャンネルで構成されている。そして、この実施の形態においては、ＥＬ素子Ｅ１　の発光駆動時に利用される陽極側電源（ＶＨａｎｏｄ）と、前記リセット動作時に利用される陽極側電源（ＶＬａｎｏｄ）が用意されており、これらはスイッチＳ１　により択一的に選択できるように構成されている。そして、前記陽極側電源であるＶＨａｎｏｄとＶＬａｎｏｄは、その電位レベルがＶＨａｎｏｄ＞ＶＬａｎｏｄの関係になされている。
【００３４】
この図８に示す構成においても図４に示したように、▲１▼〜▲２▼のリセット期間において発生する制御電圧（Ｖｃｏｎｔ）が利用され、リセット期間においてのみ前記スイッチＳ１　は低電圧の陽極側電源（ＶＬａｎｏｄ）を選択するように作用する。すなわち、前記スイッチＳ１　は、リセット期間において、ＥＬ素子の陽極側に印加する駆動電圧を低下させる電圧切り換え手段を構成している。
【００３５】
この図８に示す構成によると、リセット期間において前記駆動用ＴＦＴ（Ｔｒ２）が完全にオン状態になされても、陽極側電源（ＶＬａｎｏｄ）と陰極側電源（ＶＬｃａｔｈ）との電位差は小さくなされるので、ＥＬ素子Ｅ１　に過剰な電流が流れるのが抑制される。すなわち、前記スイッチＳ１　を含む電圧切り換え手段は、リセット期間においてＥＬ素子Ｅ１　に過剰電流が流れるのを抑制させる電流抑制手段として機能する。
【００３６】
なお、図８に示した構成においては、リセット期間において低電圧の陽極側電源（ＶＬａｎｏｄ）をスイッチＳ１　により選択するようにしているが、低電圧の陽極側電源（ＶＬａｎｏｄ）を削除して、これをオープン端子とした構成も採用し得る。
このように構成した場合には、リセット期間においては、ＥＬ素子の陽極側に印加される駆動電圧（ＶＨａｎｏｄ）を、当該陽極側から切り離してオープン状態にすることができ、ＥＬ素子Ｅ１　に過剰電流が流れるのを抑制（阻止）することができる。
【００３７】
図９は、第５の実施の形態を示したものであり、同じく１つの画素１０に対応する回路構成を示している。この第５の実施の形態における各ＴＦＴ（Ｔｒ１〜Ｔｒ４）も、全てＰチャンネルで構成されている。そして、この実施の形態においては、ＥＬ素子Ｅ１　の発光駆動時に利用される陰極側電源（ＶＬｃａｔｈ）と、前記リセット動作時に利用される陰極側電源（ＶＨｃａｔｈ）が用意されており、これらはスイッチＳ２　により択一的に選択できるように構成されている。そして、前記陰極側電源であるＶＬｃａｔｈとＶＨｃａｔｈは、その電位レベルがＶＬｃａｔｈ＜ＶＨｃａｔｈの関係になされている。
【００３８】
この図９に示す構成においても図４に示したように、▲１▼〜▲２▼のリセット期間において発生する制御電圧（Ｖｃｏｎｔ）が利用され、リセット期間においてのみ前記スイッチＳ２　は高電圧の陰極側電源（ＶＨｃａｔｈ）を選択するように作用する。すなわち、前記スイッチＳ２　は、リセット期間において、ＥＬ素子の陰極側に印加する駆動電圧を上昇させる電圧切り換え手段を構成している。
【００３９】
この図９に示す構成によると、リセット期間において前記駆動用ＴＦＴ（Ｔｒ２）が完全にオン状態になされても、陽極側電源（ＶＨａｎｏｄ）と陰極側電源（ＶＨｃａｔｈ）との電位差は小さくなされるので、ＥＬ素子Ｅ１　に過剰な電流が流れるのが抑制される。すなわち、前記スイッチＳ２　を含む電圧切り換え手段は、リセット期間においてＥＬ素子Ｅ１　に過剰電流が流れるのを抑制させる電流抑制手段として機能する。
【００４０】
なお、図９に示した構成においては、リセット期間において高電圧の陰極側電源（ＶＨｃａｔｈ）をスイッチＳ２　により選択するようにしているが、高電圧の陰極側電源（ＶＨｃａｔｈ）を削除して、これをオープン端子とした構成も採用し得る。
このように構成した場合には、リセット期間においては、ＥＬ素子の陰極側に印加される駆動電圧（ＶＬｃａｔｈ）を、当該陰極側から切り離してオープン状態にすることができ、ＥＬ素子Ｅ１　に過剰電流が流れるのを抑制（阻止）することができる。
【００４１】
図１０は、第６の実施の形態を示したものであり、同じく１つの画素１０に対応する回路構成を示している。この第６の実施の形態における各ＴＦＴ（Ｔｒ１〜Ｔｒ３，Ｔｒ８）も、全てＰチャンネルで構成されている。そして、この実施の形態においては、リセット素子としてダイオードＤ１　が用いられている。すなわち、スレッショルド電圧生成素子として機能する前記ＴＦＴ（Ｔｒ３）のゲートに、前記ダイオードＤ１　の陽極が接続され、前記ＴＦＴ（Ｔｒ３）のソースに、前記ダイオードＤ１　の陰極が接続されている。
【００４２】
この構成におけるダイオードＤ１　は、このダイオードＤ１　が持つスレッショルド電圧以上の電位差でオン動作し、コンデンサＣ１　に蓄積された駆動用ＴＦＴ（Ｔｒ２）のゲート電圧を、このダイオードＤ１　を介してリセットさせる動作がなされる。そのリセット動作は図２に基づいて説明した作用と同様である。
【００４３】
この図１０に示す実施の形態においては、陽極側電源（ＶＨａｎｏｄ）と駆動用ＴＦＴ（Ｔｒ２）のソースとの間に、ＴＦＴ（Ｔｒ８）のソースとドレインが各々接続されている。すなわち、ＴＦＴ（Ｔｒ８）は駆動用ＴＦＴ（Ｔｒ２）とＥＬ素子Ｅ１　との直列回路内に介在された構成とされている。そして、ＴＦＴ（Ｔｒ８）はコンデンサＣ１　に保持されたゲート電圧をリセットさせる期間においてオフ状態になされ、リセット動作に伴いＥＬ素子Ｅ１　に過剰電流が流れるのを抑制させる電流抑制手段として機能する。
【００４４】
この図１０に示す構成においても図４に示したように、▲１▼〜▲２▼のリセット期間において発生する制御電圧（Ｖｃｏｎｔ）が利用され、リセット期間においてのみＴＦＴ（Ｔｒ８）をオフ状態に制御する。したがって、リセット期間において前記駆動用ＴＦＴ（Ｔｒ２）が完全にオン状態になされても、ＴＦＴ（Ｔｒ８）がオフ状態であるため、ＥＬ素子Ｅ１　に過剰電流が流れるのを抑制（阻止）させることができる。
【００４５】
なお、すでに説明した図５〜図９に示す構成においても、リセット素子として機能するＴＦＴ（Ｔｒ４）に代えて、図１０に示したダイオードＤ１　によるリセット素子を使用することができる。
【００４６】
続いて図１１は、第７の実施の形態を示したものであり、同じく１つの画素１０に対応する回路構成を示している。この第７の実施の形態においては後述するリセット素子として機能するＴＦＴ以外は、全てＰチャンネルで構成されている。そして、この実施の形態においては、リセット素子として機能するＮチャンネル型のＴＦＴ（Ｔｒ９）は、そのドレインが駆動用ＴＦＴ（Ｔｒ２）のゲートに接続され、そのソースは陰極側電源（ＶＬｃａｔｈ）に接続されている。
【００４７】
この図１１に示す実施の形態においても、電流抑制手段として機能するＴＦＴ（Ｔｒ１０　）は、陽極側電源（ＶＨａｎｏｄ）と駆動用ＴＦＴ（Ｔｒ２）のソースとの間に接続されている。すなわち、図１０に示すＴＦＴ（Ｔｒ８）の配置構成と同様になされている。
【００４８】
この図１１に示す構成においても図４に示したように、▲１▼〜▲２▼のリセット期間において発生する制御電圧（Ｖｃｏｎｔ）が利用され、リセット期間においてＴＦＴ（Ｔｒ９）をオン制御すると共に、ＴＦＴ（Ｔｒ１０　）をオフ状態に制御する。前記したとおり、リセット期間においてＴＦＴ（Ｔｒ９）がオン制御されることにより、コンデンサＣ１　の端子電圧は、陰極側電源（ＶＬｃａｔｈ）の電位に引き落とされてリセットされる。この時、ＴＦＴ（Ｔｒ１０　）はオフ状態に制御されるので、リセット動作によって前記駆動用ＴＦＴ（Ｔｒ２）が完全にオン状態になされても、ＥＬ素子Ｅ１　に過剰電流が流れるのを抑制（阻止）させることができる。
【００４９】
この図１１に示した実施の形態のように、リセット素子として機能するＴＦＴ（Ｔｒ９）がＮチャンネル、また電流抑制手段として機能するＴＦＴ（Ｔｒ１０　）がＰチャンネルになされている場合においては、それぞれのＴＦＴ（Ｔｒ９，Ｔｒ１０　）のオン・オフ制御に、１つの制御電圧（Ｖｃｏｎｔ）を共通して使用することができる。
【００５０】
なお、図１１に示した実施の形態においては、リセット素子として機能するＴＦＴ（Ｔｒ９）のソースが陰極側電源（ＶＬｃａｔｈ）に接続されているが、このＴＦＴ（Ｔｒ９）のソースは他の電圧源に接続されていてもよい。要するに、図１１に示す構成によると、ＴＦＴ（Ｔｒ９）によるリセット動作により、コンデンサＣ１　の端子電圧は当該ＴＦＴ（Ｔｒ９）のソース側電位に一旦リセットされる。そして、これに続くデータの書き込み動作によって、前記コンデンサＣ１　の端子電圧が決定される。
【００５１】
また、すでに説明した図５〜図９に示す構成においても、リセット素子として機能するＴＦＴ（Ｔｒ４）に代えて、図１１に示したＴＦＴ（Ｔｒ９）の接続構成を採用することができる。さらに、すでに説明した図１０に示す構成においても、リセット素子として機能するダイオードＤ１　に代えて、図１１に示したＴＦＴ（Ｔｒ９）の接続構成を採用することができる。
【００５２】
以上説明した図５〜図１１に示す各実施の形態によると、リセット期間において駆動用ＴＦＴ（Ｔｒ２）を介してＥＬ素子Ｅ１　に対して過剰電流が流れるのを、効果的に抑制することができるので、表示パネル上においてのコントラストの悪化、低階調でのリニアリティーの悪化、並びに発光素子の寿命を短縮させるなどの技術的な問題点を解消することができる。
【００５３】
また、以上説明した各実施の形態においては、その殆どにおいてＴＦＴとしてＰチャンネルが用いられている。このようにＰチャンネルのポリシリコンＴＦＴにより構成することは、製造プロセスを簡素化すると共に、発光表示パネルの信頼性を向上させることに寄与することができる。しかしながら、この発明にかかるアクティブ型発光表示装置においてはこれに限定されるものではないが、少なくとも駆動用ＴＦＴ（Ｔｒ２）とスレッショルド電圧生成素子として機能する図５〜図１１に示す各ＴＦＴ（Ｔｒ３）は、共に同一チヤンネルに形成されていることが望ましい。
【００５４】
このように駆動用ＴＦＴ（Ｔｒ２）とスレッショルド電圧生成素子として機能するＴＦＴ（Ｔｒ３）を同一チヤンネルで構成することで、駆動用ＴＦＴ（Ｔｒ２）とスレッショルド電圧生成素子として機能するＴＦＴ（Ｔｒ３）に対してほぼ同一のスレッショルド特性を持たせることができ、前記した作用により駆動用ＴＦＴが保有するスレッショルド特性を効果的にキャンセルさせることができる。
【００５５】
以上説明したこの発明にかかるアクティブ型発光表示装置によると、駆動用ＴＦＴのスレッショルド電圧のばらつきの影響を除去することで発光輝度の不均一性を是正することができるという特質を生かすことができ、さらに、低階調でのリニアリティーの悪化を防止することができるなどのこの発明による前記した特有の効果も期待することができる。それ故、この発明にかかるアクティブ型発光表示装置においては、図２に示したデータドライバー２より送られるデータ電圧（Ｖｄａｔａ）によって階調表現を行うアナログ方式の階調駆動方式にも好適に採用することができる。
【００５６】
また、この発明にかかるアクティブ型発光表示装置によると、各ＥＬ素子に加える発光駆動時間を制御することでデジタル階調表現を実現する時間階調手段を備えた表示装置にも好適に採用することができる。さらに、この発明にかかるアクティブ型発光表示装置によると、１つの画素を複数のサブピクセルに分割し、分割されたサブピクセルの点灯数を制御する面積階調手段を備えた表示装置にも好適に採用することができる。
【図面の簡単な説明】
【図１】従来のコンダクタンスコントロール方式を採用したアクティブマトリクス型表示装置における１つの画素に対応する回路構成を示した結線図である。
【図２】スレッショルド電圧補正方式を採用したアクティブマトリクス型表示装置における１つの画素に対応する回路構成を示した結線図である。
【図３】図２に示す表示装置における動作を説明するタイミング図である。
【図４】この発明にかかるアクティブマトリクス型発光表示装置における動作を説明するタイミング図である。
【図５】この発明にかかるアクティブマトリクス型発光表示装置における第１の実施の形態を示す画素単位の結線図である。
【図６】同じく第２の実施の形態を示す画素単位の結線図である。
【図７】同じく第３の実施の形態を示す画素単位の結線図である。
【図８】同じく第４の実施の形態を示す画素単位の結線図である。
【図９】同じく第５の実施の形態を示す画素単位の結線図である。
【図１０】同じく第６の実施の形態を示す画素単位の結線図である。
【図１１】同じく第７の実施の形態を示す画素単位の結線図である。
【符号の説明】
１　　　　　走査ドライバー
２　　　　　データドライバー
１０　　　　画素
Ｃ１　　　　　コンデンサ
Ｄ１　　　　　ダイオード
Ｅ１　　　　　発光素子（有機ＥＬ素子）
Ｓ１　，Ｓ２　　切り換えスイッチ
Ｔｒ１　　　　制御用ＴＦＴ
Ｔｒ２　　　　駆動用ＴＦＴ
Ｔｒ３　　　　ＴＦＴ（スレッショルド電圧生成素子）
Ｔｒ４　　　　ＴＦＴ（リセット素子）
Ｔｒ５〜Ｔｒ８　ＴＦＴ（電流抑制手段）
Ｔｒ９　　　　ＴＦＴ（リセット素子）
Ｔｒ１０　　　　ＴＦＴ（電流抑制手段）
【図１】
2004138773.tif 000003
【図２】
2004138773.tif 000004
【図３】
2004138773.tif 000005
【図４】
2004138773.tif 000006
【図５】
2004138773.tif 000007
【図６】
2004138773.tif 000008
【図７】
2004138773.tif 000009
【図８】
2004138773.tif 000010
【図９】
2004138773.tif 000011
【図１０】
2004138773.tif 000012
【図１１】
2004138773.tif 000013