(57)【要約】　　　（修正有）【課題】半導体メモリ素子及びその製造方法を提供する。【解決手段】本発明による集積回路メモリ素子の製造方法では、層間絶縁膜に多数のストレージノードコンタクトホールを形成するが、ストレージノードコンタクトホールは少なくとも一方向には線形に配列されている。そして、ストレージノードコンタクトホールには多数のストレージノードコンタクトプラグ２１６を形成する。そして、多数のストレージノードコンタクトプラグ２１６を露出させる多数のランディングパッドホールを有する物質膜を層間絶縁膜上に形成するが、多数のランディングパッドホールは少なくとも一方向には非線形に配列されている。そして、多数のランディングパッドホールにストレージノードコンタクトプラグ２１６と連結されるランディングパッド２１８を形成する。そして、多数のストレージノードコンタクトプラグ２１６と連結されるストレージノード２２２を形成する。【選択図】　図３Ｂ
2004080009.tif 000002
【特許請求の範囲】
【請求項１】
集積回路メモリ素子において、
基板と、
基板上に形成されており、少なくとも一方向には線形に配列されている多数のストレージノードコンタクトホールを有する層間絶縁膜と、
前記ストレージノードコンタクトホールに埋め込まれているストレージノードコンタクトプラグと、
前記多数のストレージノードコンタクトプラグの各々を露出させ、少なくとも一方向には非線形に配列されている多数のランディングパッドホールを有する前記層間絶縁膜上に形成されている物質膜と、
前記多数のランディングパッドホールに埋め込まれており、前記多数のストレージノードコンタクトプラグの各々に連結されているランディングパッドと、
前記多数のランディングパッドの各々と連結されているストレージノードと、を含むことを特徴とする集積回路メモリ素子。
【請求項２】
前記多数のランディングパッドホールが非線形に配列されている方式は横及び縦方向にジグザグ方式に配列されていることを特徴とする請求項１に記載の集積回路メモリ素子。
【請求項３】
前記ストレージノードはシリンダー形状であることを特徴とする請求項１に記載の集積回路メモリ素子。
【請求項４】
前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つであることを特徴とする請求項１に記載の集積回路メモリ素子。
【請求項５】
集積回路メモリ素子の製造方法において、
半導体基板上に層間絶縁膜を蒸着する段階と、
少なくとも一方向には線形に配列されている多数のストレージノードコンタクトホールを前記層間絶縁膜に形成する段階と、
前記多数のストレージノードコンタクトホールに多数のストレージノードコンタクトプラグを形成する段階と、
前記層間絶縁膜上に前記多数のストレージノードコンタクトプラグの各々を露出させ、少なくとも一方向には非線形に配列されている多数のランディングパッドホールを有する物質膜を形成する段階と、
前記多数のランディングパッドホールに前記多数のストレージノードコンタクトプラグの各々に連結されるランディングパッドを形成する段階と、
前記多数のランディングパッドの各々と連結されるストレージノードを形成する段階と、を含むことを特徴とする集積回路メモリ素子の製造方法。
【請求項６】
前記物質膜及び多数のランディングパッドを形成する段階は、
前記層間絶縁膜及びストレージノードコンタクトプラグ上に導電体膜を蒸着する段階と、
前記多数のランディングパッドを形成するように前記導電体膜をエッチングする段階と、
前記層間絶縁膜及び前記ランディングパッド上に前記物質膜を蒸着する段階と、
前記ランディングパッドが露出するまで、前記物質膜を平坦化する段階と、を含むことを特徴とする請求項５に記載の集積回路メモリ素子の製造方法。
【請求項７】
前記導電体膜を蒸着する段階は、前記多数のコンタクトプラグを形成するように前記層間絶縁膜及び前記多数のストレージノードコンタクトホールに導電体膜を蒸着する段階を含むことを特徴とする請求項６に記載の集積回路メモリ素子の製造方法。
【請求項８】
前記多数のランディングパッドホールが非線形に配列されている方式は横及び縦方向にジグザグ方式に配列されていることを特徴とする請求項６に記載の集積回路メモリ素子。
【請求項９】
前記ストレージノードはシリンダー形状であることを特徴とする請求項６に記載の集積回路メモリ素子。
【請求項１０】
前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つであることを特徴とする請求項６に記載の集積回路メモリ素子。
【請求項１１】
前記物質膜及び前記多数のランディングパッドを形成する段階は、
前記層間絶縁膜及び前記多数のストレージノードコンタクトプラグ上に物質膜を蒸着する段階と、
前記多数のストレージノードコンタクトプラグを露出させる前記多数のランディングパッドホールを形成するように前記物質膜をエッチングする段階と、
前記多数のランディングパッドホール及び前記物質膜上に導電体膜を蒸着する段階と、
前記物質膜が露出するまで前記導電体膜を平坦化して前記多数のランディングパッドを形成する段階と、を含むことを特徴とする請求項５に記載の集積回路メモリ素子の製造方法。
【請求項１２】
前記多数のランディングパッドホールが非線形に配列されている方式は横及び縦方向にジグザグ方式に配列されていることを特徴とする請求項１１１に記載の集積回路メモリ素子。
【請求項１３】
前記ストレージノードはシリンダー形状であることを特徴とする請求項１１に記載の集積回路メモリ素子。
【請求項１４】
前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つであることを特徴とする請求項１１に記載の集積回路メモリ素子。
【請求項１５】
集積回路メモリ素子の製造方法において、
セルアレイ領域とコア／周辺領域とを含む半導体基板上に層間絶縁膜を蒸着する段階と、
少なくとも一方向には線形に配列されている多数のストレージノードコンタクトホールを前記セルアレイ領域の前記層間絶縁膜に形成する段階と、
前記多数のストレージノードコンタクトホールに多数のストレージノードコンタクトプラグを形成する段階と、
前記層間絶縁膜上に前記多数のストレージノードコンタクトプラグの各々を露出させ、少なくとも一方向には非線形に配列されている多数のランディングパッドホールを有し、前記コア／周辺領域には抵抗体ホールを有する物質膜を形成する段階と、
前記多数のランディングパッドホールに前記多数のストレージノードコンタクトプラグの各々に連結されるランディングパッドを形成し、これと同時に前記抵抗体ホールに抵抗体を形成する段階と、
前記多数のランディングパッドの各々と連結されるストレージノードを形成する段階と、を含むことを特徴とする集積回路メモリ素子の製造方法。
【請求項１６】
前記物質膜及び多数のランディングパッドを形成する段階は、
前記層間絶縁膜及びストレージノードコンタクトプラグ上に導電体膜を蒸着する段階と、
前記多数のランディングパッド及び前記抵抗体を形成するように前記導電体膜をエッチングする段階と、
前記層間絶縁膜、前記ランディングパッド及び前記抵抗体上に前記物質膜を蒸着する段階と、
前記ランディングパッド及び前記抵抗体が露出するまで前記物質膜を平坦化する段階と、を含むことを特徴とする請求項５に記載の集積回路メモリ素子の製造方法。
【請求項１７】
前記導電体膜を蒸着する段階は、前記多数のコンタクトプラグを形成するように前記層間絶縁膜及び前記多数のストレージノードコンタクトホールに導電体膜を蒸着する段階を含むことを特徴とする請求項１６に記載の集積回路メモリ素子の製造方法。
【請求項１８】
前記多数のランディングパッドホールが非線形に配列されている方式は横及び縦方向にジグザグ方式に配列されていることを特徴とする請求項１６に記載の集積回路メモリ素子。
【請求項１９】
前記ストレージノードはシリンダー形状であることを特徴とする請求項１６に記載の集積回路メモリ素子。
【請求項２０】
前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つであることを特徴とする請求項１６に記載の集積回路メモリ素子。
【請求項２１】
前記物質膜及び前記多数のランディングパッドを形成する段階は、
前記層間絶縁膜及び前記多数のストレージノードコンタクトプラグ上に物質膜を蒸着する段階と、
前記多数のストレージノードコンタクトプラグを露出させる前記多数のランディングパッドホール及び前記抵抗体ホールを形成するように前記物質膜をエッチングする段階と、
前記多数のランディングパッドホール、前記抵抗体ホール及び前記物質膜上に導電体膜を蒸着する段階と、
前記物質膜が露出するまで前記導電体膜を平坦化して前記多数のランディングパッド及び前記抵抗体を形成する段階と、を含むことを特徴とする請求項１５に記載の集積回路メモリ素子の製造方法。
【請求項２２】
前記多数のランディングパッドホールが非線形に配列されている方式は横及び縦方向にジグザグ方式に配列されていることを特徴とする請求項２１に記載の集積回路メモリ素子。
【請求項２３】
前記ストレージノードはシリンダー形状であることを特徴とする請求項２１に記載の集積回路メモリ素子。
【請求項２４】
前記ストレージノードはその平面が正多角形、正六角形、正八角形、円形、直四角形及び楕円形のうち少なくとも一つであることを特徴とする請求項２１に記載の集積回路メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路素子及びその製造方法に係り、より具体的には集積回路メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
集積回路メモリ素子の集積化が進展するにつれてデザインルールは持続的に減少している。デザインルールの減少は単位セルの占める面積度の縮少を意味する。特に、１つのトランジスタと１つのキャパシタとよりなるＤＲＡＭの場合にはキャパシタの占める平面空間が狭まり続ける。平面空間が狭まればキャパシタの平面も狭まるしかなく、すると、キャパシタの全体面積が狭まる。
【０００３】
前記した問題にもかかわらず、充分なキャパシタンスを有するキャパシタを製造するために色々な方法が提示されている。キャパシタを高くして表面積を増加させる方法だけでなく、誘電体膜を薄く形成する方法、誘電率の大きい物質を誘電体物質として使用する方法がある。また、キャパシタを立体的に作って有効面積を増加させる方法などが提示されている。立体的なキャパシタの中でストレージノードをシリンダー型に作る方法がストレージノードの内面と外面とを全て有効表面として使用できるために、現在広く使われている傾向である。
【０００４】
従来技術によるシリンダー型ストレージノードを含む集積回路メモリ素子及びその製造方法は非特許文献１に開示されている。
図１Ａ及び図１Ｂは、従来の技術によって製造されたシリンダー型ストレージノードを含む半導体メモリ素子を概略的に図示した図面であって、前者は平面図であり、後者は図１ＡのＸＸ′線に沿って切断した断面図である。
【０００５】
図１Ａ及び図１Ｂを参照すれば、ＭＯＳトランジスタのような半導体素子（図示せず）が備えられた半導体基板１１０の上部に層間絶縁膜１１２が所定の厚さに形成されている。層間絶縁膜１１２の物質としてはシリコン酸化膜が使われるのが一般的である。この層間絶縁膜１１２の内部にはストレージノードコンタクトプラグ（以下「コンタクトプラグ」という）１１６が形成されている。このコンタクトプラグ１１６はその下部に形成されているＭＯＳトランジスタのソース領域（図示せず）とストレージノード１２２とを連結する。
【０００６】
コンタクトプラグ１１６は平面上に横及び縦方向にほぼ一直線に配列されており、横方向に比べて縦方向にコンタクトプラグ１１６の間隔がもっと狭い。ストレージノード１２２もコンタクトプラグ１１６と同じように平面上に横及び縦方向にほぼ一直線に配列されている。そして、このストレージノード１２２の平面は横及び縦方向への差の大きい直四角形か、長軸線と短軸線との差がかなり大きい楕円である。
【０００７】
ストレージノード１２２の平面における横及び縦方向への大きさ差が大きい場合には、その高さが増加するにつれてストレージノード１２２が倒れる問題が発生する。特に、直四角形の幅に対する高さの比または楕円の短軸線の長さに対する高さの比はかなり大きい値を有するために、この方向に倒れて素子の不良を引き起こしうる。
【０００８】
ストレージノードの平面が前記したように作られる理由は、コンタクトプラグ１１６及びストレージノード１２２が平面上に横及び縦方向にほぼ一直線に配列され、下部に形成されているコンタクトプラグ１１６が横方向に比べて縦方向により細かく配列されているためである。言い換えれば、ストレージノード１２２が一方ではコンタクトプラグ１１６と充分な電気的な連結を維持しつつ、同時にストレージノードの有効面積を最大限に広めるために、かなり幅の狭い直四角形かまたは短軸線の長さがかなり短い楕円の平面を有するストレージノードが作られたのである。
【０００９】
これをより具体的に調べるために、デザインルールが０．１０μｍのＤＲＡＭ素子に対して直四角形（楕円）の平面を有するシリンダー型ストレージノードを例にあげて見よう。直四角形の長手方向の大きさ（楕円の長軸線長さ）は約３００ｎｍであり、幅の大きさ（楕円の短軸線長さ）は約１２０ｎｍであり、ストレージノードの高さは一般的に約１５００ｎｍ程度である。この場合、ストレージノードの長さに対する高さの比は約５程度であるが、幅に対する高さの比は１２以上である。ストレージノードの幅は狭いのに比べて高さはかなり高いために、長手方向よりは幅の方向にもっと倒れやすい。また、幅の方向に配列されているストレージノード間の距離は約８０ｎｍ程度でとても狭いので、ストレージノードが少し傾く場合にも相互電気的に連結されてメモリ素子の不良を招く可能性が高い。
【００１０】
一方、キャパシタのキャパシタンスを増加させる方法には誘電率の大きい物質を誘電体として使用する方法がある。例えば、誘電率が相対的に小さい従来のシリコン窒化膜の代りにＴａ２Ｏ５やＢａＳｒＴｉＯ３などのような誘電率の大きい物質をキャパシタの誘電体として使う。
【００１１】
Ｔａ２Ｏ５やＢａＳｒＴｉＯ３などを使用すればキャパシタンスの大きいキャパシタは製造できる。しかし、これらの物質はポリシリコンと反応する。したがって、キャパシタの電極にポリシリコンをそのまま使用すればキャパシタの特性が劣化する問題点がある。このような問題点を解決するために、キャパシタ電極物質としてポリシリコンの代りに他の物質、特に金属物質に代えようとする試みが進められている。
【００１２】
キャパシタ電極を金属物質で作る場合には、セルアレイ領域にキャパシタの電極を製造する工程とコア／周辺領域に抵抗体を形成する工程とを同時に進行できない。なぜなら、この抵抗体は充分な抵抗値を有しなければならないが、金属物質は抵抗が低いために、金属物質では素子に要求される充分な抵抗値を得ることができないためである。
【００１３】
したがって、コア／周辺領域の抵抗体は高抵抗物質であって、抵抗値を注入イオンの量で容易に調節できるポリシリコンで製造するのが望ましい。また、製造工程を単純化してコストを減らすためには、コア／周辺領域に抵抗体を形成する工程をセルアレイ領域で進行する工程と関連付けて同時に進行する方がより一層望ましい。
【００１４】
【非特許文献１】
Ｋ．Ｎ．ＫＩＭによる論文「Ｈｉｇｈｌｙ　Ｍａｎｕｆａｃｔｒａｂｌｅ　ａｎｄ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　ＳＤＲ／ＤＤＲ　４Ｇｂ　ＤＲＡＭ」（２００１　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈ．Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．７−８）
【００１５】
【発明が解決しようとする課題】
本発明の目的は、ストレージノードの倒れを防止できる集積回路メモリ素子の製造方法を提供することである。
本発明の他の目的は、前記した製造方法によって製造された集積回路メモリ素子を提供することである。
本発明のまた他の目的は、セルアレイ領域にランディングパッドを形成する時、これと同時にコア／周辺領域には抵抗体を形成する集積回路メモリ素子の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
集積回路メモリ素子を製造するための本発明の一実施例によれば、基板上に層間絶縁膜を蒸着する。そして、この層間絶縁膜をエッチングして多数のストレージノードコンタクトホールを形成するが、前記したストレージノードコンタクトホールは少なくとも一方向には線形に配列されている。その次に、ストレージノードコンタクトホールに導電物質を埋め込んでストレージノードコンタクトプラグを形成する。引続き、層間絶縁膜上にストレージノードコンタクトプラグを露出させるランディングパッドホールが具備された物質膜を形成するが、前記ランドパッドホールは少なくとも一方向には非線形になるように配列されている。そして、ランディングパッドホールを埋め込んでストレージノードコンタクトプラグと連結されるランディングパッドを形成する。そして、ランディングパッドと連結されるストレージノードをランディングパッド上に形成する。
【００１７】
本発明の他の実施例によれば、前記した物質膜及びランディングパッドを形成する段階は、まず、層間絶縁膜及びストレージノードコンタクトプラグ上に導電体膜を蒸着する。そして、この導電体膜をエッチングしてランディングパッドを作る。そして、層間絶縁膜及びランディングパッド上に物質膜を蒸着し、この物質膜をランディングパッドが露出するまで平坦化する段階を含むことができる。
【００１８】
本発明のまた他の実施例によれば、導電体膜を蒸着する工程は、層間絶縁膜上に導電体膜を蒸着し、同時にコンタクトプラグを形成するようにストレージノードコンタクトホールにも導電体膜を蒸着できる。
【００１９】
本発明のまた他の実施例によれば、前記した非線形配列はジグザグパターンでありうる。
本発明のまた他の実施例によれば、前記したストレージノードはシリンダー型ストレージノードでありうる。
本発明のまた他の実施例によれば、前記したストレージノードの平面は正多角形、正六角形、正八角形、円形、直四角形、及び楕円形のうち少なくとも一つでありうる。
【００２０】
本発明の他の実施例によれば、前記した物質膜及びランディングパッドを形成する段階はまず層間絶縁膜及びコンタクトプラグ上に物質膜を蒸着する。そして、物質膜をエッチングして前記したコンタクトプラグを露出させるランディングパッドホールを形成する。引続き、ランディングパッドホール及び物質膜上に導電体膜を形成する。そして、ランディングパッドを形成するように前記した物質膜が露出するまで前記した導電体膜を平坦化する。
【００２１】
前記では本発明の製造方法について記述したが、本発明はこのような製造方法を使用して作られた集積回路メモリ素子も含む。
【００２２】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳細に説明する。しかし、本発明はここに説明する実施例に限定されず、他の形態に具体化できる。むしろ、ここで紹介される実施例は本発明の技術的思想が徹底的に完全に開示できるように、また当業者に本発明の思想を十分に伝えるために例示的に提供するものである。図面において、層領域の厚さは明確性を期するために誇張されたものである。また、層の異なる層または基板「上」にあると言及される場合に、それは他の層または基板上に直接形成できたりまたはそれらの間に第３の層を介在させることもできる。明細書の全体にかけて同じ参照番号は同じ構成要素を示す。
【００２３】
図２Ａ及び図２Ｂは、コンタクトプラグ２１６及び層間絶縁膜２１２上にランディングパッド２１８が形成されている本発明の一実施例による集積回路メモリ素子を概略的に図示している平面図及び断面図である。
【００２４】
図２Ａ及び図２Ｂを参照すれば、この実施例はＭＯＳトランジスタのような半導体素子（図示せず）が具備された半導体基板２１０、その上部に形成されている層間絶縁膜２１２、層間絶縁膜２１２の内部に形成されているコンタクトプラグ２１６を含む。そして、このコンタクトプラグ２１６は平面上に横及び縦方向にほぼ一直線に配列されている。しかし、本発明の一実施例では、コンタクトプラグ２１６及び層間絶縁膜２１２の上部にランディングパッド２１８がさらに形成されている。ランディングパッド２１８は導電物質で形成されるが、例えば、ポリシリコンで形成できる。他の実施例では、ランディングパッド２１８は金属物質を使用して形成できる。このランディングパッド２１８はコンタクトプラグ２１６と連結され、ランディングパッド２１８はコンタクトプラグ２１６の表面を全部覆うことが望ましい。
【００２５】
そして、ランディングパッド２１８の平面はコンタクトプラグ２１６の平面よりもさらに広くする。ランディングパッド２１８の平面は任意の形状に作られるが、コンタクトプラグ２１６間の間隔が相対的に広い方（すなわち、図２Ａで横方向）に長く形成するのが望ましい。本実施例ではランディングパッドを直四角形に形成した。ランディングパッド２１８の厚さは相対的に薄く形成するのが望ましい。
【００２６】
本実施例はまたランディングパッド２１８を取り囲む物質膜２２０も含む。物質膜２２０はランディングパッド２１８が形成されている層の平坦化のためのものであり、ランディングパッド２１８を完全に取り囲むべきである。物質膜２２０は絶縁物質、特にＰＥＴＥＯＳ及び／またはＨＤＰのようなシリコン酸化膜で形成するのが望ましい。
【００２７】
本実施例のようにランディングパッド２１８を形成すれば、平面上に横及び縦方向にほぼ一直線に配列されるコンタクトプラグ２１６とは違ってランディングパッド２１８の配列は任意に限定できる。これはランディングパッド２１８の表面がコンタクトプラグ２１６の表面よりもさらに広いために可能である。したがって、ランディングパッド２１８を図２Ａに図示されているように平面上にジグザグに配列できる。
【００２８】
図３Ａ及び図３Ｂは、図２Ａ及び図２Ｂに図示されている集積回路メモリ素子にストレージノード２２２、より具体的にはキャパシタの下部電極をさらに含む図面である。ストレージノード２２２はランディングパッド２１８を通じてコンタクトプラグ２１６と電気的に連結されている。そして、ストレージノード２２２はランディングパッド２１８と同様に、平面上にジグザグに配列されている。これが従来の配列との差であるが、ジグザグ型の配列はランディングパッド２１８がストレージノード２２２の下部に挿入されていて可能である。本実施例のようにストレージノード２２２を平面上にジグザグに配列できるようになれば、ストレージノード２２２の平面も従来のストレージノード１２２と同じように横及び縦方向の差の大きい直四角形または長軸線と短軸線との差の大きい楕円である必要がない。なぜなら、本実施例では、コンタクトプラグ２１６間の間隔は横方向と縦方向との差が大きいが、ランディングパッド２１８間の間隔は横方向と縦方向との差が小さいか又はほとんどないためである。
【００２９】
それゆえに、本実施例によればストレージノードの形を正四角形、正六角形または正八角形のような正多角形、円形、横及び縦の長さ差の小さい直四角形、菱形、および／または長軸線と短軸線との長さ差の大きくない楕円形に製造できる。図３Ｂでは、ストレージノード２２２の平面が円形の場合を図示している。本実施例によれば、ストレージノード２２２の平面で長さの最も短い部分に対する高さの比が従来のストレージノード１２２の平面の形での比よりもはるかに小さいために、ストレージノード２２２が倒れる可能性が減る。
【００３０】
これをより具体的に説明すれば、前述したようにデザインルールが０．１０μｍのＤＲＡＭの場合、直四角形（または楕円）の平面を有するシリンダー型ストレージノードを仮定してみよう。この場合に、現在の大きさ通りに素子を製造すれば直四角形の長さ（楕円の長軸線方向の長さ）は約２５０ｎｍであり、幅（楕円の短軸線方向の長さ）は約２００ｎｍであり、ストレージノードの高さは約１５００ｎｍである。このストレージノードの長さに対する高さの比は約５であり、幅に対する高さの比は約８である。したがって、従来のストレージノード１２２と比べると幅に対する高さの比は約３分の２に減るために、ストレージノードが倒れてメモリ素子に不良が発生する可能性が大幅に減る。
【００３１】
ところが、前述した例では、ストレージノードの長さが短くなるために従来とは違ってストレージノードの有効面積が約１０％減少する問題が生じる。しかし、かかる問題はストレージノード２２２の高さをさらに増加させることによって解決できる。ストレージノード２２２が倒れる現像を抑制できるので、従来よりもさらに高く製造できる。
【００３２】
従来のストレージノードと同じ幅（楕円の短軸線長さ）に対する高さの比を有するストレージノードを製造すると仮定すれば、ストレージノードの高さを約３０％増加させることができる。したがって、キャパシタの総有効面積は約２０％増加できるので、キャパシタのキャパシタンスもむしろ約２０％程度増加させうる。
【００３３】
図４ないし図７は、本発明の実施例による集積回路メモリ素子を製造する方法、及びその結果として、製造されたメモリ素子を示すために図式的に示した断面図である。
【００３４】
まず図４を参照すれば、ＭＯＳトランジスタのような半導体素子（図示せず）が形成されている半導体基板２１０の上部に層間絶縁膜２１２を蒸着する。例えば、層間絶縁膜２１２はＨＤＰ及び／またはＢＰＳＧのようなシリコン酸化膜を使用して形成し、厚さは約２０００Å程度で形成する。層間絶縁膜２１２について通常的な露光及び現像工程を経た後に、これを部分的にエッチングしてコンタクトホール２１４を形成する。コンタクトホール２１４は平面上に横及び縦方向にほぼ一直線になるように配列される。このようにコンタクトホール２１４の配列がほぼ一直線である理由はストレージノードと連結される半導体基板２１０内のソース領域（図示せず）がほぼ一直線に配列されているためである。
【００３５】
図５を参照すれば、コンタクトホール２１４及び層間絶縁膜２１２の上に導電物質を蒸着する。この導電物質はコンタクトプラグ２１６を形成するための物質としてポリシリコンが一般的に使われるが、金属物質が使われる場合もある。その次に、蒸着された導電物質をドライエッチバッグ及び／または化学的機械的研磨（ＣＭＰ）法を利用して層間絶縁膜２１２が露出するまで平坦化する。その結果、層間絶縁膜２１２上にある導電物質は全て除去され、コンタクトプラグ２１６が作られる。本実施例でコンタクトプラグ２１６はコンタクトホール２１４に埋め込まれるので、図２Ａに図示されているように平面上に横及び縦方向にほぼ一直線である。
【００３６】
次に、図６を参照すれば、コンタクトプラグ２１６及び層間絶縁膜２１２上の全面にランディングパッド２１８を形成するために導電体膜を蒸着する。例えば、導電体膜は約１０００Åの厚さに蒸着する。導電体膜はポリシリコンを使用して形成するか又は金属物質を使用して形成する。次に、導電体膜に対して所定のパターンが形成されたフォトマスクを使用して露光、現像を行った後にエッチングしてランディングパッド２１８を形成する。導電体膜のエッチング工程はドライエッチング法を利用するのが望ましい。
【００３７】
本工程で、ランディングパッド２１８のパターンはコンタクトプラグ２１６の平面配列と異なるように任意に作ることができる。すなわち、ランディングパッド２１８がその下部のコンタクトプラグ２１６と電気的な連結を維持することさえできれば、平面配列は必ずしも横及び縦方向に一直線になる必要がなく、図２Ａのようにジグザグに配列させることができる。しかし、ランディングパッド２１８はコンタクトプラグ２１６の露出面を全部覆うことが望ましい。これはコンタクトプラグ２１６とランディングパッド２１８との間の電気的な連結を保障するためである。それだけでなく、ランディングパッド２１８をエッチングする時、コンタクトプラグ２１６が共にエッチングされることを防止できる。
【００３８】
次に、図７を参照すれば、層間絶縁膜２１２及びランディングパッド２１８上に物質膜２２０を蒸着する。物質膜２２０は、例えば、ＰＥＴＥＯＳ、ＨＤＰのようなシリコン酸化膜で形成できる。その次に、物質膜２２０をＣＭＰなどの方法を利用してランディングパッド２１８が露出するまで平坦化する。
【００３９】
以後には、一般的なキャパシタ製造工程を実施する。１つの例としてシリンダー型キャパシタ電極を製造する方法を簡単に説明すれば、エッチング阻止膜及びモールド酸化膜を順次に蒸着する。エッチング阻止膜としてはシリコン酸化膜に対してエッチング選択比の存在する物質を使用する。例えば、シリコン窒化膜を約５００Åないし１０００Åの厚さに形成する。そして、モールド酸化膜はＰＥＴＥＯＳ等で約１５０００Åの厚さに形成する。
【００４０】
その次に、ストレージノードが形成される領域を限定するようにモールド酸化膜及びエッチング阻止膜をフォトリソグラフィ及びエッチング工程を利用して選択的に除去する。この時、ランディングパッド２１８が露出するが、本発明の一実施例によれば、ストレージノードが形成される領域はランディングパッド２１８の配列に沿って平面上にジグザグに配列されるようにモールド酸化膜パターンを形成するのが望ましい。
【００４１】
次に、ストレージノードに使われる導電物質を前記結果物の全面に蒸着する。ストレージノード物質としてはポリシリコン及び／又は金属物質が使われ、ポリシリコンの場合、約４００Åないし５００Å程度の厚さで蒸着する。その次に、バッファ絶縁膜に酸化膜を約３０００Åないし６０００Å程度の厚さで蒸着した後に、バッファ絶縁膜及び導電物質をＣＭＰなどの方法を利用してエッチングしてノードを分離する。そして、ウェットエッチング法などを利用して残留しているバッファ絶縁膜及びモールド酸化膜を全て除去すれば、図３Ｂに図示されているようにシリンダー型のストレージノード２２２が完成する。
【００４２】
本発明の他の一実施例によれば、前述した第２実施例による半導体メモリ素子製造方法を単純化できる。そして、本実施例はコンタクトプラグ２１６物質及びランディングパッド２１８物質が相互同じ物質である場合に使われうる。前述したように共にコンタクトプラグ２１６及びランディングパッド２１８は全て導電物質で、ストレージノード２２２を半導体基板のソース領域と電気的に連結させてくれる機能を遂行するので、同じ物質で作ることが可能である。
【００４３】
図４に図示された工程を完了した以後に、コンタクトプラグ２１６を形成するための導電物質とランディングパッド２１８を形成するための導電体膜とを同時に蒸着する。この場合にコンタクトホール２１４を全部埋めたてる間に層間絶縁膜２１２の上には導電体膜を所望の厚さよりも厚く形成できる。したがって、導電体膜を薄く平坦化させる工程がもっと必要である場合もある。以後、進められる工程は導電体膜をエッチングしてランディングパッド２１８を形成し、物質膜２２０を蒸着した後にストレージノード２２２を製造する工程として第２実施例の工程と同一である。本実施例によれば、コンタクトプラグ２１６の形成とランディングパッドを形成するための導電体膜を同時に蒸着するので、第２実施例に比べて工程が単純化される。
【００４４】
本発明のまた他の実施例に対して図８及び図９を参照して説明する。本実施例で図４及び図５までの工程、すなわち、コンタクトプラグ２１６を形成する工程までは前述した実施例と同一である。次に図８を参照すれば、図６の工程とは違って層間絶縁膜２１２及びコンタクトプラグ２１６上に物質膜２２０をまず約１０００Åないし２０００Åの厚さに蒸着する。例えば、物質膜２２０はＰＥＴＥＯＳ、ＨＤＰのようなシリコン酸化膜で形成する。その次に、物質膜２２０をＣＭＰなどの方法を利用して平坦化した後、フォトリソグラフィ及びエッチング工程を利用してランディングパッドホール２１７を形成するように物質膜２２０を選択的に除去する。
【００４５】
ランディングパッドホール２１７のパターンは後続工程で形成されるランディングパッド２１８の配列を考慮して決定される。まず、ランディングパッド２１８とコンタクトプラグ２１６との電気的な連結が保障されるべきなので、コンタクトプラグ２１６を露出させる。また、ランディングパッドホール２１７を、平面上に横及び縦方向にジグザグに配列させるのが望ましい。
【００４６】
図９を参照すれば、ランディングパッドホール２１７及び物質膜２２０の上に導電体物質を約２０００Åの厚さに蒸着する。この導電体はランディングパッド２１８を形成するためのものであるので、第２実施例と同じようにポリシリコンで形成するのが望ましい。しかし、金属のような導電物質を使用する場合もできる。蒸着された導電体をドライエッチング法またはＣＭＰ工程を利用して物質膜２２０が露出するまでエッチングすれば、ランディングパッド２１８が完成する。その次に、ストレージノード２２２を形成する工程は図３Ａ及び図３Ｂを参照して説明したようである。
【００４７】
本発明のまた他の実施例では、コア／周辺領域に抵抗体を形成することと関連する。前述したようにコア／周辺領域には所定の抵抗値を有する素子が形成されるべきなので、抵抗の低い金属物質よりは高抵抗のポリシリコンで抵抗体を形成する必要がある。図１０を参照すれば、物質膜パターン２２０が形成されているコア／周辺領域に抵抗体２２４が形成されている。この抵抗体２２４を形成する工程は、前述した第２実施例ないし第４実施例でランディングパッド２１８を形成する工程と同時に進行できる。これを具体的に説明すれば次の通りである。
【００４８】
第１に、セルアレイ領域にランディングパッド２１８を形成するために導電体膜を蒸着する場合に、コア／周辺領域にも同じように抵抗体２２４を形成するために導電体膜を蒸着する。例えば、導電体膜はポリシリコンで形成する。そして、この導電体膜をエッチングしてセルアレイ領域にランディングパッド２１８を形成する時、コア／周辺領域には抵抗体２２４パターンを形成する。次に、物質膜２２０を蒸着して平坦化すれば、図１０に図示されているような半導体メモリ素子が作られる。
【００４９】
第２に、セルアレイ領域にコンタクトプラグ２１６を形成すると同時にランディングパッド２１８を形成するために導電体膜を蒸着する場合に、抵抗体２２４を形成するように導電体膜をコア／周辺領域に同時に蒸着することもできる。この導電体膜はポリシリコンで形成するのが望ましい。残りの工程は前記した第一の工程と同一である。
【００５０】
第３に、セルアレイ領域に層間絶縁膜２１２及びコンタクトプラグ２１６の上に物質膜２２０を蒸着する場合に、コア／周辺領域にも同時に物質膜２２０を蒸着する。そして、セルアレイ領域でランディングパッドホール２１７を形成するように物質膜２２０をエッチングする時、コア／周辺領域にも抵抗体２２４形成領域を限定するために物質膜２２０を同時にエッチングする。それから、ランディングパッドホール２１７及び抵抗体形成領域と物質膜２２０上に導電体を蒸着した後、物質膜２２０が露出するまで導電体を平坦化すればランディングパッド２１８及び抵抗体２２４が作られる。
【００５１】
以上のように本実施例によれば、セルアレイ領域にランディングパッド２１８を形成する時、コア／周辺領域に抵抗体２２４を同時に形成するのが可能である。したがって、キャパシタ電極を金属物質で作る場合にも、抵抗体２２４はポリシリコンを使用して作ることができる。それだけでなく、抵抗体を形成するための工程だけを別途に進行する必要がないので、工程の単純化も可能である。
【００５２】
【発明の効果】
以上で詳細に説明したように、本発明によれば、コンタクトプラグとストレージノードとの間にランディングパッドをさらに形成することによって、ストレージノードを平面上に任意に配列させることが可能である。たとえコンタクトプラグが平面上に横及び縦方向に一直線に配列されているとしても、ストレージノードは平面上にジグザグに配列できる。ストレージノードをジグザグに配列できれば、ストレージノードの平面を多角形及び／又は円形等に製造することが可能になる。すると、従来のストレージノードと比較して幅をより広くできるために、ストレージノードの倒れを抑制できる。
【００５３】
そして、ポリシリコンを使用してランディングパッドを形成する時、コア／周辺領域には抵抗体を同時に形成できるので、コア／周辺領域にポリシリコンで抵抗体を形成する工程だけを別途に進行しなくても構わないので、工程の単純化も可能である。
【００５４】
以上、本発明を望ましい実施例を上げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で、当分野の当業者によって色々な変形が可能である。
【図面の簡単な説明】
【図１Ａ】従来の技術によって製造されたストレージノードを含む半導体メモリ素子を概略的に図示する平面図である。
【図１Ｂ】図１Ａに図示されている半導体メモリ素子をＸＸ′ラインに沿って切断した概略的な断面図である。
【図２Ａ】本発明の実施例によって製造されたランディングパッドを含む半導体メモリ素子を概略的に図示する平面図である。
【図２Ｂ】図２Ａに図示されている半導体メモリ素子をＸＸ′ラインに沿って切断した概略的な断面図である。
【図３Ａ】本発明の実施例によって製造されたストレージノードを含む半導体メモリ素子を概略的に図示する平面図である。
【図３Ｂ】図３Ａに図示されている半導体メモリ素子をＸＸ′ラインに沿って切断した概略的な断面図である。
【図４】本発明の一実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図５】本発明の一実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図６】本発明の一実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図７】本発明の一実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図８】本発明の他の実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図９】本発明の他の実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【図１０】本発明のまた他の実施例による半導体メモリ素子の製造方法を示すための概略的な断面図である。
【符号の説明】
２１０　　　半導体基板
２１２　　　層間絶縁膜
２１６　　　コンタクトプラグ
２１８　　　ランディングパッド
２２０　　　物質膜
２２２　　　ストレージノード
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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