(57)【要約】【課題】工程数の増加を伴わず、バイポーラトランジスタの特性向上に寄与する部分のエピタキシャル層の膜厚を厚くする半導体装置の製造方法を提供することを目的とする。【解決手段】Ｐ型シリコン基板１の上部において、凹部形成領域以外の領域にＮ＋埋め込み層３を形成する工程と、Ｎ＋埋め込み層３内に含まれた不純物を凹部形成領域へと拡散させる工程と、Ｎ＋埋め込み層の上にＮ型エピタキシャル層４を形成する工程と、Ｎ＋埋め込み層の上に半導体素子を形成する工程とを具備することを特徴としている。【選択図】  図２２
2004319933.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の上部の第１素子形成領域に設けられた第２導電型の埋め込み層と、
前記第１素子形成領域の前記埋め込み層に設けられた凹部と、
前記第１素子形成領域の前記埋め込み層の上に設けられたエピタキシャル層と、前記第１素子形成領域の前記エピタキシャル層内の前記埋め込み層の凹部の上に設けられた第１半導体素子とを備えた半導体装置の製造方法において、
前記半導体基板の上部の前記第１素子形成領域の一部分のみに第２導電型の不純物領域を形成する工程と、
前記不純物領域の形成後に、前記不純物領域からの不純物の拡散により、前記第１素子形成領域の全域に第２導電型の半導体領域を形成することで前記埋め込み層の凹部を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体装置が、
前記半導体基板の上部の第２素子形成領域に設けられた埋め込み層と、
前記第２素子形成領域の前記埋め込み層の上に設けられたエピタキシャル層と、前記第２素子形成領域の前記エピタキシャル層内に設けられた第２半導体素子とを更に備え、
前記第２素子形成領域の前記埋め込み層を、前記不純物領域の形成とともに形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記不純物領域を、第１素子形成領域の離間した複数個の領域に形成することを特徴とする請求項１または２のいずれか１項記載の半導体装置の製造方法。
【請求項４】
前記不純物領域を、前記第１素子形成領域内の所定の領域を囲んで形成することを特徴とする請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記エピタキシャル層を形成する前に、アニールにより、前記不純物領域に含まれた不純物を拡散させる工程を更に具備することを特徴とする請求項１乃至４のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、バイポーラトランジスタの製造方法に関する。
【０００２】
【従来の技術】
一般的に、ＮＰＮトランジスタとラテラルＰＮＰトランジスタ（ＬＰＮＰトランジスタ）とを同一半導体基板上に作製する場合、製造工程上の理由から、ＮＰＮトランジスタのコレクタエピタキシャル層とＬＰＮＰトランジスタのベース部エピタキシャル層とは、膜厚が同一となる。
【０００３】
しかし、ＮＰＮトランジスタは、コレクタエピタキシャル層の膜厚が薄いほど周波数特性が高くなるので、コレクタエピタキシャル層の膜厚は薄いほど望ましい。それに対して、ＬＰＮＰトランジスタは、ベース部エピタキシャル層の膜厚が厚いほどエミッタ注入効率が高くなるので、ベース部エピタキシャル層の膜厚は厚いほど望ましい。つまり、ＮＰＮトランジスタとＬＰＮＰトランジスタとを同一半導体基板上に作製する場合、ＮＰＮトランジスタの周波数特性とＬＰＮＰトランジスタのエミッタ注入効率とがトレードオフの関係となる。
【０００４】
このような背景から、上記のトレードオフを解消する半導体装置の製造方法が提案されている（例えば、特許文献１参照）。この従来の半導体装置の製造方法を、図２３を参照して説明する。図２３は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、ＬＰＮＰトランジスタはＮＰＮトランジスタを作り込むと同時に形成するが、ここでは、ＬＰＮＰトランジスタの形成についてのみ説明し、ＮＰＮトランジスタの形成については説明を省略する。
【０００５】
まず、図２３（ａ）に示すように、半導体基板１０１上に、表面に凹凸のあるマスク材１０２を、熱酸化法、気相成長法およびエッチング法で形成する。
【０００６】
次に、このマスク材１０２をイオン注入に対するマスクとして、イオン注入を行い、その後、エピタキシャル成長を行うことで、図２３（ｂ）に示すように、Ｎ＋埋め込み層１０３ａ、凹型のＮ型埋め込み層１０３ｂ、および、Ｎ型エピタキシャル層１０４を形成する。
【０００７】
次に、図２３（ｃ）に示すように、加圧酸化法によりフィールド酸化膜１０５を形成後、気相成長法により絶縁膜１０６を形成する。この後、レジスト１０７をフォトリソグラフィーによりパターニングしてベース開口部１０８ａを形成し、イオン注入法により、Ｎ＋引き出し層１０９を形成する。
【０００８】
次に、図２３（ｄ）に示すように、新たなレジスト１１０をフォトリソグラフィーによりパターニングして、エミッタ開口部１０８ｂ、コレクタ開口部１０８ｃを形成し、イオン注入法により、Ｐ＋型エミッタ層１１１ｂ、Ｐ＋型コレクタ層１１１ｃを形成する。
【０００９】
次に、図２３（ｅ）に示すように、フォトリソグラフィー、および、エッチング法により、フィールド酸化膜１０５、および、絶縁膜１０６を開孔し、その後、ベース電極１１２ａ、エミッタ電極１１２ｂ、コレクタ電極１１２ｃを形成する。
【００１０】
以上に説明した従来の半導体装置の製造方法は、同一半導体基板上に作製されるＮＰＮトランジスタのコレクタエピタキシャル層の膜厚を薄くせず、Ｐ＋型エミッタ層１１１ｂ直下のＮ型エピタキシャル層１０４の膜厚を厚くすることができる。このため、ＮＰＮトランジスタの周波数特性を損なうことなく、ラテラルＰＮＰトランジスタのエミッタ注入効率を上昇させることができる。
【特許文献１】
特開平７−１７６５４０号公報（第３頁、図１乃至４）
【００１１】
【発明が解決しようとする課題】
しかしながら、上記した従来の半導体装置の製造方法は、Ｎ＋埋め込み層１０３ａ、凹型のＮ型埋め込み層１０３ｂを形成するために、表面に凹凸を有するマスク材１０２を形成する必要がある。
【００１２】
このマスク材１０２は、Ｎ＋埋め込み層１０３ａ、凹型のＮ型埋め込み層１０３ｂを形成する際のイオン注入のドーズ量を制御するため、図２３（ａ）中にｔ１、ｔ２、ｔ３と示すように、少なくとも、３段階の膜厚をもたなければならない。このため、マスク材１０２を形成するには、マスク材１０２の上にエッチングマスクをパターニングして形成し、このエッチングマスクを用いてマスク材１０２をエッチングする工程を、少なくとも、２度、行う必要がある。
【００１３】
このため、従来の半導体装置の製造方法は、Ｎ＋埋め込み層１０３ａ、凹型のＮ型埋め込み層１０３ｂを設けない場合に比較して、マスク材１０２を形成する工程分、工程数が多く、煩雑なものとのなっていた。
【００１４】
本発明は、以上の背景からなされたもので、工程数の増加を伴わず、バイポーラトランジスタの特性向上に寄与する部分のエピタキシャル層の膜厚を厚くする半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成させるために、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上部の第１素子形成領域に設けられた第２導電型の埋め込み層と、前記第１素子形成領域の前記埋め込み層に設けられた凹部と、前記第１素子形成領域の前記埋め込み層の上に設けられたエピタキシャル層と、前記第１素子形成領域の前記エピタキシャル層内の前記埋め込み層の凹部の上に設けられた第１半導体素子とを備えた半導体装置の製造方法において、前記半導体基板の上部の前記第１素子形成領域の一部分のみに第２導電型の不純物領域を形成する工程と、前記不純物領域の形成後に、前記不純物領域からの不純物の拡散により、前記第１素子形成領域の全域に第２導電型の半導体領域を形成することで前記埋め込み層の凹部を形成する工程とを具備することを特徴としている。
【００１６】
【発明の実施の形態】
以下に、本発明に係る半導体装置の製造方法についての実施の形態を図１乃至２１を参照しながら説明する。図１乃至２１は、本実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、ここでは、半導体基板にＰ型シリコン基板を例に挙げて説明する。また、本実施の形態においては、ＮＰＮトランジスタ、ラテラルＰＮＰ（ＬＰＮＰ）トランジスタ、ＮＭＯＳトランジスタ、および、ＰＭＯＳトランジスタを、同一半導体基板上に作製する場合を例示する。
【００１７】
まず、図１に示すように、Ｐ型シリコン基板１の表面を熱酸化法により酸化し、シリコン酸化膜２を形成する。そして、第１素子形成領域であるＬＰＮＰトランジスタ形成領域（ＬＰＮＰトランジスタを形成する領域）内の凹部形成領域以外の領域と、第２素子形成領域であるＮＰＮトランジスタ形成領域（ＮＰＮトランジスタを形成する領域）とに、フォトレジストの開口を設ける。すなわち、ＬＰＮＰトランジスタ形成領域においては、凹部形成領域が覆われるようにフォトレジストをパターニングし、ＮＰＮトランジスタ形成領域においては、ＮＰＮトランジスタ形成領域の全体が開口するようにフォトレジストをパターニングする。そして、この後、このフォトレジストをマスクとして、Ｎ＋不純物の砒素（Ａｓ）を、加速電圧＝５０ｋＶ、ドーズ量＝８×１０１５ｃｍ−２の条件で、イオン注入する。
【００１８】
この工程により、ＮＰＮトランジスタ形成領域においては、ＮＰＮトランジスタ形成領域の全体にわたって不純物が注入され、Ｐ型シリコン基板１の上部にＮ＋埋め込み層３が形成される。一方、ＬＰＮＰトランジスタ形成領域においては、凹部形成領域以外の領域に不純物が注入され、Ｐ型シリコン基板１の上部の凹部形成領域以外の領域にＮ＋埋め込み層３（不純物領域）が形成される。ここで、凹部形成領域とは、後の工程においてＮ＋埋め込み層３の凹部を形成する領域のことを指している。この凹部形成領域の範囲を示す平面図を図２に示す。なお、図２中のＢ−Ｂ´線に沿った断面図が図１に対応している。図２（ａ）に示すように、凹部形成領域は、ＬＰＮＰトランジスタ形成領域において、離間した２つのＮ＋埋め込み層３に挟まれて設けられてもよい。また、凹部形成領域は、図２（ｂ）に示すように、Ｎ＋埋め込み層３に囲まれて設けられてもよい。
【００１９】
Ｎ＋埋め込み層３の水平方向の不純物濃度分布を図３に示す。図３は、図１中の矢印Ａに沿った不純物濃度のプロファイルである。横軸は矢印Ａの始端からの距離を示し、縦軸は不純物濃度を示している。凹部形成領域には、不純物が注入されていないのに対し、凹部形成領域以外には、不純物が注入され、不純物濃度が１０１６〜１０２１ｃｍ−３と高くなっている。
【００２０】
次に、Ｎ２雰囲気、１０００℃で、６０分間のアニールを行う。そして、引き続き、Ｏ２＋Ｎ２雰囲気、１０２５℃で、９分間のアニールを行い、シリコン酸化膜２の膜厚を厚くする。このとき、Ｎ＋埋め込み層３が形成されている領域では、Ｎ＋埋め込み層３が形成されていない領域よりも、シリコン酸化膜２の膜厚が厚くなり、このときに生じるＰ型シリコン基板１の段差を、フォトレジストのパターニングのマークに用いることができる。
【００２１】
次に、図４に示すように、Ｎ２雰囲気、１１９０℃で、２５分間のアニールを行い、不純物Ａｓを十分に拡散させる。このときのＮ＋埋め込み層３の水平方向の不純物濃度分布を図５に示す。図５は、図４中の矢印Ａに沿った不純物濃度のプロファイルである。横軸は矢印Ａの始端からの距離を示し、縦軸は不純物濃度を示している。アニールにより、凹部形成領域まで不純物が拡散し、図４に示したアニール前の不純物濃度のプロファイルに比較して、凹部形成領域の不純物濃度が１０１８ｃｍ−３程度と高くなっている。
【００２２】
次に、図６に示すように、シリコン酸化膜２をウェットエッチングなどで剥離した後、不純物のリン（Ｐ）を１０１６ｃｍ−３程度含んだエピタキシャル層４を０．９μｍ成膜する。このＮ型エピタキシャル層４の成膜は、例えば、ガス＝ＳｉＨ４、不純物ガス＝ＰＨ３、圧力＝４０００Ｐａ、温度＝１０５０℃の条件で行う。このときの深さ方向の不純物濃度分布を図７に示す。図７（ａ）は、図６中の矢印Ｃに沿った不純物濃度プロファイルであり、図７（ｂ）は、図６中の矢印Ｄに沿った不純物濃度プロファイルである。横軸は、Ｐ型シリコン基板１表面からの深さを示し、縦軸は、不純物の濃度を示している。図７（ａ）に示されたように、Ａｓの濃度が高い領域では、Ｎ型エピタキシャル層４の成膜中に、表面側にＡｓが拡散し、実効のＮ型エピタキシャル層４の膜厚が０．４μｍ程度に薄くなる。一方、凹部形成領域では、元々のＡｓの濃度が図５のように低いため、表面へ拡散するＡｓの量が少なくなり、図７（ｂ）に示されたように、実効のＮ型エピタキシャル層４の膜厚が、凹部形成領域以外の領域に比較して、０．１μｍほど厚く形成される。すなわち、この工程により、第１素子形成領域の埋め込み層３からの不純物Ａｓの拡散により、第１素子形成領域の全域にＮ型の半導体領域が形成されることで、凹部形成領域にＮ＋埋め込み層の凹部３ａが形成される。そして、このＮ＋埋め込み層の凹部３ａの形成により、Ｎ型エピタキシャル層４の膜厚が、Ｎ＋埋め込み層の凹部３ａの上において部分的に厚く形成される。この後、シリコン酸化膜５を８５０℃の熱酸化により厚さ１５ｎｍ成膜し、続いて、シリコン窒化膜６を減圧ＣＶＤ法などにより厚さ１００ｎｍ成膜する。
【００２３】
次に、フォトレジストのパターニングとＲＩＥ法などの異方性エッチングとにより、シリコン酸化膜５およびシリコン窒化膜６をパターニングし、シャロートレンチを形成する領域にＮ型エピタキシャル層４を露出させる。続いて、シリコン窒化膜６をエッチングマスクとしてＮ型エピタキシャル層４を深さ０．４μｍまでエッチングし、図８に示すように、シャロートレンチを形成する。
【００２４】
次に、図９に示すように、フォトレジストのパターニングとＲＩＥ法などの異方性エッチングとにより、シャロートレンチの底面を深さ５μｍまでエッチングし、ディープトレンチを形成する。この後、引き続いて、ディープトレンチの形成に用いたフォトレジストをマスクとして、ディープトレンチの底部に、不純物ボロン（Ｂ）を、加速電圧＝３５ｋＶ、ドーズ量＝５×１０１３ｃｍ−２の条件で、イオン注入する。これにより、ディープトレンチの底部に反転防止層７が形成される。
【００２５】
次に、図１０に示すように、フォトレジストの剥離後、減圧ＣＶＤ法などにより、シリコン酸化膜８を、シャロートレンチとディープトレンチとに充填する。そして、シリコン窒化膜６をエッチングストップ材に用いたＣＭＰ（化学的機械研磨）により、シリコン酸化膜８の表面を平坦化する。
【００２６】
次に、図１１に示すように、ＮＰＮトランジスタのコレクタ引き出し層９を形成する領域と、ＬＰＮＰトランジスタのベース引き出し層１０を形成する領域とにフォトレジストの開口を設け、不純物のリン（Ｐ）のイオン注入を行う。このイオン注入は、例えば、加速電圧＝５０ｋＶ、ドーズ量＝１．５×１０１５ｃｍ−２の条件で行う。この工程により、ＮＰＮトランジスタのコレクタ引き出し層９、および、ＬＰＮＰトランジスタのベース引き出し層１０が形成される。続いて、フォトレジストを剥離した後、新たなフォトレジストをパターニングして、不純物Ｂのイオン注入を行い、ＮＭＯＳトランジスタ形成領域（ＮＭＯＳトランジスタを形成する領域）にＮウェル層１１を形成する。このイオン注入の条件は、例えば、加速電圧＝４００ｋＶ、ドーズ量＝２×１０１３ｃｍ−２、次に、加速電圧＝１３０ｋＶ、ドーズ量＝８×１０１２ｃｍ−２、次に、加速電圧＝２０ｋＶ、ドーズ量＝４×１０１２ｃｍ−２で行う。Ｎウェル層１１の形成後、フォトレジストを剥離する。そして、この後、再度、新たなフォトレジストをパターニングして、不純物Ｐのイオン注入を行い、ＰＭＯＳトランジスタ形成領域（ＰＭＯＳトランジスタを形成する領域）にＰウェル層１２を形成する。このイオン注入の条件は、例えば、加速電圧＝３４０ｋＶ、ドーズ量＝５×１０１３ｃｍ−２、次に、加速電圧＝２８０ｋＶ、ドーズ量＝７×１０１２ｃｍ−２、次に、加速電圧＝６０ｋＶ、ドーズ量＝２×１０１３ｃｍ−２で行う。Ｐウェル層１２の形成後、フォトレジストを剥離する。そして、Ｎ２雰囲気、１０５０℃で、０．５分間のラピッドアニールを行い、注入された不純物を活性化させる。
【００２７】
次に、図１２に示すように、ＮＨ４などによるエッチングにより、シリコン酸化膜５を除去し、８５０℃の酸化により、シリコン酸化膜１３を８ｎｍ成膜する。更に、減圧ＣＶＤ法などにより、ポリシリコン膜１４を５０ｎｍ堆積し、フォトレジストのパターニングとＲＩＥ法などの異方性エッチングとにより、ＮＰＮトランジスタのエミッタ部の上のポリシリコン膜１４を除去し、ＮＰＮトランジスタのエミッタ部の上において、シリコン酸化膜１３を表面に露出させる。そして、ＮＨ４などによるエッチングにより、この露出したシリコン酸化膜１３を除去する。
【００２８】
次に、図１３に示すように、エピタキシャル成長により、Ｎ型エピタキシャル層４の表面が露出している部分に、単結晶シリコンのエピタキシャルベース層１５を形成し、同時に、Ｎ型エピタキシャル層４の表面が露出していない部分に、ポリシリコン膜１６を形成する。このエピタキシャル成長は、例えば、ガス＝ＳｉＨ４、不純物ガス＝Ｂ２Ｈ６、温度＝６５０℃の条件で行い、不純物ボロン添加量を２×１０１８ｃｍ−３とし、膜厚を１００ｎｍとする。
【００２９】
次に、図１４に示すように、ＮＭＯＳトランジスタ形成領域、ＰＭＯＳトランジスタ形成領域、および、ＮＰＮトランジスタのエミッタ部が覆われるようにフォトレジストをパターニングし、このフォトレジストをマスクとしてエッチングを行い、ポリシリコン膜１４、１６を除去する。この工程により、ポリシリコン膜１４がポリシリコン膜１４ａ、１４ｂに分離され、ポリシリコン膜１６がポリシリコン膜１６ａ、１６ｂに分離される。
【００３０】
次に、図１５に示すように、フォトレジスト１７をパターニングし、ＮＰＮトランジスタの外部ベース引き出しとなるポリシリコン膜１６ａに、イオン種＝ＢＦ２、加速電圧＝３５ｋＶ、ドーズ量＝５×１０１５ｃｍ−２の条件でイオン注入を行い、外部ベースの引き出し抵抗を低減する。
【００３１】
次に、図１６に示すように、ＣＶＤ法などにより、シリコン酸化膜１８、ポリシリコン膜１９を、それぞれ、５０ｎｍ程度堆積する。そして、ＮＰＮトランジスタのエミッタ部以外の領域、および、ＬＰＮＰトランジスタ形成領域が覆われるようにフォトレジストをパターニングし、ＲＩＥ法などの異方性エッチングにより、ポリシリコン膜１９を除去する。この後、フォトレジストを剥離する。
【００３２】
次に、図１７に示すように、ＮＨ４Ｆなどのウェットエッチングにより、ポリシリコン膜１９に覆われていないシリコン酸化膜１８を除去する。
【００３３】
次に、図１８に示すように、ＣＶＤ法などにより、ポリシリコン膜２０を２５０ｎｍ堆積し、続いて、フォトレジストのパターニングにより、ＮＰＮトランジスタ形成領域に不純物Ａｓのイオン注入を行う。この後、フォトレジストを剥離する。
【００３４】
次に、図１９に示すように、フォトレジストのパターニングとＲＩＥ法などの異方性エッチングとにより、ＮＰＮトランジスタ形成領域、ＭＯＳトランジスタのゲート領域、および、ＰＭＯＳトランジスタのゲート領域以外の領域のポリシリコン膜１４、１６、２０を除去する。この後、フォトレジストを剥離する。この工程により、ポリシリコン膜２０がポリシリコン膜２０ａ、２０ｂ、２０ｃに分離される。また、ポリシリコン膜１４ｂがポリシリコン膜１４ｃ、１４ｄに分離され、ポリシリコン膜１６ｂがポリシリコン膜１６ｃ、１６ｄに分離される。そして、ＮＰＮトランジスタのエミッタ電極２１が、ポリシリコン膜１９、２０ａにより形成される。また、ＮＭＯＳトランジスタのゲート電極２２が、ポリシリコン膜１４ｃ、１６ｃ、２０ｂにより形成され、ＮＭＯＳトランジスタのゲート電極２３が、ポリシリコン膜１４ｄ、１６ｄ、２０ｃにより形成される。
【００３５】
次に、アニールにより、エミッタ電極２１に注入された不純物Ａｓを、エミッタ電極２１が接するエピタキシャルベース層１５へと拡散させる。これにより、エピタキシャルベース層１５のエミッタ電極２１と接する部分がＮ型となり、エミッタ層（図示せず）が形成される。なお、この不純物Ａｓの拡散のためのアニールは、後の工程で行われる他の熱処理により兼用してもよい。
【００３６】
次に、図２０に示すように、フォトレジストのパターニングとイオン注入とにより、ＮＭＯＳトランジスタ形成領域において、ＬＤＤソース層２４およびＬＤＤドレイン層２５を、ゲート電極２２に自己整合的に形成する。また、同様に、ＰＭＯＳトランジスタ形成領域において、ＬＤＤソース層２６およびＬＤＤドレイン層２７を、ゲート電極２３に自己整合的に形成する。
【００３７】
次に、図２１に示すように、ＣＶＤ法などにより、シリコン酸化膜２８を堆積し、ＬＰＮＰトランジスタのベース領域が覆われるようにフォトレジストをパターニングし、ＲＩＥ法などによりシリコン酸化膜１３、１８、２８をエッチングする。このとき、エミッタ電極２１とゲート電極２２、２３の側面には、シリコン酸化膜２８が残存するようにする。そして、この後、フォトレジストのパターニングとイオン注入とを複数回行い、コレクタコンタクト層２９、ベースコンタクト層３０、エミッタ層３１、コレクタ層３２、ソース層３３、３５、ドレイン層３４、３６、および、ウェルコンタクト層３７、３８を形成する。ここで、ＬＰＮＰトランジスタのエミッタ層３１は、Ｎ＋埋め込み層の凹部３ａの上に形成する。
【００３８】
次に、シリコン酸化膜８、２８に覆われていないＳｉ面が露出した部分にＴｉＳｉ２を形成する。そして、シリコン酸化膜３９を堆積し、周知の手法で平坦化した後、シリコン酸化膜３９を開孔し、配線を施すことで、図２２に示すような半導体装置が完成する。
【００３９】
以上に説明した本実施の形態に係る半導体装置の製造方法は、アニールによりＮ＋埋め込み層３に含まれた不純物Ａｓを凹部形成領域へと拡散させ、Ｎ＋埋め込み層の凹部３ａを形成している。このため、本実施の形態に係る半導体装置の製造方法は、Ｎ＋埋め込み層の凹部３ａを設けない場合に比較して工程数が増加しておらず、量産性に優れている。
【００４０】
また、本実施の形態に係る半導体装置の製造方法は、Ｎ＋埋め込み層の凹部３ａを凹部形成領域に形成することで、ＮＰＮトランジスタのＮ型エピタキシャル層４の膜厚を厚くすることなく、ＬＰＮＰトランジスタのエミッタ層３１直下のＮ型エピタキシャル層４の膜厚を厚く形成している。このため、本実施の形態に係る半導体装置の製造方法は、図２３に示した従来の半導体装置の製造方法と同様、ＮＰＮトランジスタとＬＰＮＰトランジスタとを同一半導体基板上に作成する場合において、ＮＰＮトランジスタの周波数特性を損なうことなく、ＬＰＮＰトランジスタのエミッタ注入効率を上昇させることができる。
【００４１】
なお、本実施の形態においては、半導体基板をＰ型シリコン基板としているが、これに限られない。例えば、Ｎ型の半導体基板に対しては、各層の導電型を反対にすることにより、本実施の形態と同一の効果を得ることができる。
【００４２】
また、本実施の形態においては、第１素子形成領域の埋め込み層３（不純物領域）を、第１素子形成領域の離間した２つの領域に設けられた場合を図２（ａ）において示したが、これに限られない。第１素子形成領域の埋め込み層３を、第１素子形成領域の離間した３つ以上の領域に設けてもよい。
【００４３】
更に、本実施の形態においては、Ｎ＋埋め込み層の凹部３ａの上にＬＰＮＰトランジスタを形成しているが、このＮ＋埋め込み層の凹部３ａの上に形成される半導体素子は、ＬＰＮＰトランジスタに限られない。
【００４４】
例えば、本実施の形態において説明したＮＰＮトランジスタを、Ｎ＋埋め込み層の凹部３ａの上に形成してもよい。この場合、Ｎ＋埋め込み層の凹部３ａの上にＮＰＮトランジスタを形成することで、ＮＰＮトランジスタのＮ型エピタキシャル層４の膜厚を厚くすることができる。
【００４５】
ＮＰＮトランジスタは、Ｎ型エピタキシャル層４の膜厚が薄いほど周波数特性が高くなり、逆に、Ｎ型エピタキシャル層４の膜厚が厚いほど耐圧特性が高くなる。このことから、複数のＮＰＮトランジスタを同一半導体基板上に形成する場合に、高い周波数特性が求められるＮＰＮトランジスタをＮ＋埋め込み層の凹部３ａが設けられていない領域に形成し、高い耐圧特性が求められるＮＰＮトランジスタをＮ＋埋め込み層の凹部３ａの上に形成することで、求められる特性に応じて、それぞれのＮＰＮトランジスタの特性をＮ型エピタキシャル層４の膜厚により制御することができる。
【００４６】
本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。
【００４７】
以上、詳述したように、本発明に係る半導体装置の製造方法の特徴をまとめると以下の通りになる。
【００４８】
本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上部の第１素子形成領域に設けられた第２導電型の埋め込み層と、前記第１素子形成領域の前記埋め込み層に設けられた凹部と、前記第１素子形成領域の前記埋め込み層の上に設けられたエピタキシャル層と、前記第１素子形成領域の前記エピタキシャル層内の前記埋め込み層の凹部の上に設けられた第１半導体素子とを備えた半導体装置の製造方法において、前記半導体基板の上部の前記第１素子形成領域の一部分のみに第２導電型の不純物領域を形成する工程と、前記不純物領域の形成後に、前記不純物領域からの不純物の拡散により、前記第１素子形成領域の全域に第２導電型の半導体領域を形成することで前記埋め込み層の凹部を形成する工程とを具備することを特徴としている。
【００４９】
また、本発明に係る半導体装置の製造方法は、前記半導体装置が、前記半導体基板の上部の第２素子形成領域に設けられた埋め込み層と、前記第２素子形成領域の前記埋め込み層の上に設けられたエピタキシャル層と、前記第２素子形成領域の前記エピタキシャル層内に設けられた第２半導体素子とを更に備え、前記第２素子形成領域の前記埋め込み層を、前記不純物領域の形成とともに形成することを特徴としている。
【００５０】
更に、本発明に係る半導体装置の製造方法は、前記不純物領域を、第１素子形成領域の離間した複数個の領域に形成することを特徴としている。
【００５１】
更に、本発明に係る半導体装置の製造方法は、前記不純物領域を、前記第１素子形成領域内の所定の領域を囲んで形成することを特徴としている。
【００５２】
更に、本発明に係る半導体装置の製造方法は、前記エピタキシャル層を形成する前に、アニールにより、前記不純物領域に含まれた不純物を拡散させる工程を更に具備することを特徴としている。
【００５３】
【発明の効果】
以上述べたように、本発明によれば、工程数の増加を伴わず、バイポーラトランジスタの特性向上に寄与する部分のエピタキシャル層の膜厚を厚くする半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造方法の第１工程を示す断面図。
【図２】本発明の実施の形態に係る半導体装置の製造方法の第１工程を示す平面図。
【図３】ＬＰＮＰトランジスタのＮ＋埋め込み層におけるアニール前の不純物濃度プロファイル。
【図４】本発明の実施の形態に係る半導体装置の製造方法の第２工程を示す断面図。
【図５】ＬＰＮＰトランジスタのＮ＋埋め込み層におけるアニール後の不純物濃度プロファイル。
【図６】本発明の実施の形態に係る半導体装置の製造方法の第３工程を示す断面図。
【図７】ＬＰＮＰトランジスタのＮ＋埋め込み層における深さ方向の不純物濃度プロファイル。
【図８】本発明の実施の形態に係る半導体装置の製造方法の第４工程を示す断面図。
【図９】本発明の実施の形態に係る半導体装置の製造方法の第５工程を示す断面図。
【図１０】本発明の実施の形態に係る半導体装置の製造方法の第６工程を示す断面図。
【図１１】本発明の実施の形態に係る半導体装置の製造方法の第７工程を示す断面図。
【図１２】本発明の実施の形態に係る半導体装置の製造方法の第８工程を示す断面図。
【図１３】本発明の実施の形態に係る半導体装置の製造方法の第９工程を示す断面図。
【図１４】本発明の実施の形態に係る半導体装置の製造方法の第１０工程を示す断面図。
【図１５】本発明の実施の形態に係る半導体装置の製造方法の第１１工程を示す断面図。
【図１６】本発明の実施の形態に係る半導体装置の製造方法の第１２工程を示す断面図。
【図１７】本発明の実施の形態に係る半導体装置の製造方法の第１３工程を示す断面図。
【図１８】本発明の実施の形態に係る半導体装置の製造方法の第１４工程を示す断面図。
【図１９】本発明の実施の形態に係る半導体装置の製造方法の第１５工程を示す断面図。
【図２０】本発明の実施の形態に係る半導体装置の製造方法の第１６工程を示す断面図。
【図２１】本発明の実施の形態に係る半導体装置の製造方法の第１７工程を示す断面図。
【図２２】本発明の実施の形態に係る半導体装置の製造方法の第１８工程を示す断面図。
【図２３】従来の半導体装置の製造方法を工程順に示す断面図。
【符号の説明】
１…Ｐ型シリコン基板
２、５、８、１３、１８、２８、３９…シリコン酸化膜
３…Ｎ＋埋め込み層
３ａ…Ｎ＋埋め込み層の凹部
４…Ｎ型エピタキシャル層
６…シリコン窒化膜
７…反転防止層
９…コレクタ引き出し層
１０…ベース引き出し層
１１…Ｐウェル層
１２…Ｎウェル層
１４、１６、１６ａ〜１６ｄ、１９、２０、２０ａ〜２０ｃ…ポリシリコン膜
１５…エピタキシャルベース層
１７…レジスト
２１…エミッタ電極
２２、２３…ゲート電極
２４、２６…ＬＤＤソース層
２５、２７…ＬＤＤドレイン層
２９…コレクタコンタクト層
３０…ベースコレクタ層
３１…エミッタ層
３２…コレクタ層
３３、３５…ソース層
３４、３６…ドレイン層
３７、３８…ウェルコンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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