(57)【要約】【課題】可変抵抗素子及びダイオードの直列回路で構成されるメモリセルでの読み出しディスターブの影響を低減したメモリセル、メモリ装置及び周辺回路への影響を低減したメモリセル製造方法を提供する。【解決手段】可変抵抗素子３１及びショットキーダイオード３２は直列に接続されてメモリセル３３を構成する。メモリ装置にはビット線ＢＬ０、ＢＬ１、ＢＬ２が列方向に配置され、ビット線の一方の端部はビット線デコーダ３４へ接続され、他方の端部は読み出し回路３７へ接続されている。ビット線と交差する行方向にワード線ＷＬ０、ＷＬ１、ＷＬ２が配置され、ワード線の両端はワード線デコーダ３５、３６に接続されている。つまり、ビット線及びワード線はマトリックス状に配置され、ビット線及びワード線が交差する位置に各メモリセルが配置されてメモリ装置を構成しているものとする。【選択図】        図１
2004319587.tif 000002
【特許請求の範囲】
【請求項１】
可変抵抗素子と、該可変抵抗素子に流れる電流を制御する電流制御素子とを備えるメモリセルであって、前記電流制御素子はショットキーダイオードであることを特徴とするメモリセル。
【請求項２】
前記可変抵抗素子はペロブスカイト型結晶構造を有する抵抗材料により構成されていることを特徴とする請求項１記載のメモリセル。
【請求項３】
前記ショットキーダイオードは、第１導電型の半導体基板に形成された第１導電型とは異なる第２導電型の不純物領域を第１電極とし、該不純物領域に堆積された金属膜を第２電極とすることを特徴とする請求項１又は２記載のメモリセル。
【請求項４】
前記半導体基板はシリコン基板であり、前記ショットキーダイオードは、前記不純物領域と前記不純物領域及び金属膜の間に形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする請求項３記載のメモリセル。
【請求項５】
前記不純物領域は半導体基板に形成された素子分離領域の間に形成されていることを特徴とする請求項３又は４記載のメモリセル。
【請求項６】
前記ショットキーダイオードの第２電極には前記可変抵抗素子を構成する可変抵抗膜が自己整合的に堆積されていることを特徴とする請求項３、４又は５記載のメモリセル。
【請求項７】
前記ショットキーダイオードは絶縁膜の上に選択的に形成された多結晶シリコン領域を第１電極とし、該多結晶シリコン領域に堆積された金属膜を第２電極とすることを特徴とする請求項１又は２記載のメモリセル。
【請求項８】
前記ショットキーダイオードは前記多結晶シリコン領域と前記多結晶シリコン領域及び金属膜の間に形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする請求項７記載のメモリセル。
【請求項９】
マトリックス状に配置したワード線及びビット線が交差する位置にメモリセルを配置してあるメモリ装置において、前記メモリセルは可変抵抗素子及び該可変抵抗素子に流れる電流を制御するショットキーダイオードを直列に接続した直列回路を備え、該直列回路の一端は前記ワード線に接続され、直列回路の他端は前記ビット線に接続されていることを特徴とするメモリ装置。
【請求項１０】
前記可変抵抗素子はペロブスカイト型結晶構造を有する抵抗材料により構成されていることを特徴とする請求項９記載のメモリ装置。
【請求項１１】
前記ショットキーダイオードの第１電極は前記ワード線に接続され、前記ショットキーダイオードの第２電極は前記可変抵抗素子の一端に接続され、前記可変抵抗素子の他端は前記ビット線に接続されていることを特徴とする請求項９又は１０記載のメモリ装置。
【請求項１２】
前記ワード線は半導体基板における素子分離領域の間に形成された不純物領域で構成されていることを特徴とする請求項９、１０又は１１記載のメモリ装置。
【請求項１３】
前記ショットキーダイオードは前記不純物領域を第１電極とし、該不純物領域に堆積された金属膜を第２電極とすることを特徴とする請求項１２記載のメモリ装置。
【請求項１４】
前記半導体基板はシリコン基板であり、前記ショットキーダイオードは、前記不純物領域と前記不純物領域及び金属膜の間に形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする請求項１３記載のメモリ装置。
【請求項１５】
前記ショットキーダイオードの第２電極には前記可変抵抗素子を構成する可変抵抗膜が自己整合的に堆積されていることを特徴とする請求項１３又は１４記載のメモリ装置。
【請求項１６】
前記ワード線は絶縁膜の上に選択的に形成された多結晶シリコン領域で構成されていることを特徴とする請求項９、１０又は１１記載のメモリ装置。
【請求項１７】
前記ショットキーダイオードは前記多結晶シリコン領域を第１電極とし、前記多結晶シリコン領域に堆積された金属膜を第２電極とすることを特徴とする請求項１６記載のメモリ装置。
【請求項１８】
前記ショットキーダイオードは前記多結晶シリコン領域と前記多結晶シリコン領域及び金属膜の間に形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする請求項１７記載のメモリ装置。
【請求項１９】
半導体基板に可変抵抗素子及びショットキーダイオードの直列回路で構成されるメモリセルを形成するメモリセル製造方法であって、
前記半導体基板の一表面に形成された不純物領域が露出する開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の開口部に前記可変抵抗素子の電極を構成する金属膜を堆積する工程と、
前記金属膜に前記可変抵抗素子の抵抗体を構成する可変抵抗膜を堆積する工程と、
熱処理により前記不純物領域と金属膜との間にショットキーダイオードを形成する工程とを含むことを特徴とするメモリセル製造方法。
【請求項２０】
前記可変抵抗膜は開口部において金属膜に自己整合的に堆積されることを特徴とする請求項１９記載のメモリセル製造方法。
【請求項２１】
前記熱処理の温度は前記可変抵抗膜の結晶性を改善できる温度であることを特徴とする請求項１９又は２０記載のメモリセル製造方法。
【請求項２２】
前記半導体基板はシリコン基板であり、前記ショットキーダイオードは前記不純物領域と前記不純物領域及び金属膜の間に前記熱処理により形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする請求項１９、２０又は２１記載のメモリセル製造方法。
【請求項２３】
半導体基板に可変抵抗素子及びショットキーダイオードで構成されるメモリセルを形成するメモリセル製造方法であって、
前記半導体基板の一表面に形成された不純物領域が露出する開口部を有する絶縁膜を形成する工程と、
前記絶縁膜の開口部に前記可変抵抗素子の電極を構成する金属膜を堆積する工程と、
前記金属膜に前記可変抵抗素子の抵抗体を構成する第１膜厚の可変抵抗膜を堆積する工程と、
熱処理により前記不純物領域と金属膜との間にショットキーダイオードを形成する工程と、
前記第１膜厚の可変抵抗膜に前記抵抗体を構成する第２膜厚の可変抵抗膜を堆積する工程とを含むことを特徴とするメモリセル製造方法。
【請求項２４】
前記熱処理の温度は前記第１膜厚の可変抵抗膜の結晶性を改善できる温度であることを特徴とする請求項２３記載のメモリセル製造方法。
【請求項２５】
前記半導体基板はシリコン基板であり、前記ショットキーダイオードは前記不純物領域と前記不純物領域及び金属膜の間に前記熱処理により形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする請求項２３又は２４記載のメモリセル製造方法。
【請求項２６】
第２膜厚の可変抵抗膜を堆積した後、更に熱処理をする工程を含み、該熱処理の温度は前記第２膜厚の可変抵抗膜の結晶性を改善でき、前記金属シリサイド膜の抵抗値を低減できる温度であることを特徴とする請求項２３、２４又は２５記載のメモリセル製造方法。
【請求項２７】
半導体基板に可変抵抗素子及びショットキーダイオードの直列回路で構成されるメモリセルを形成するメモリセル製造方法であって、
前記半導体基板の一表面に形成された絶縁膜の上に多結晶シリコン領域を選択的に形成する工程と、
前記多結晶シリコン領域に前記可変抵抗素子の電極を構成する金属膜を堆積する工程と、
前記金属膜に前記可変抵抗素子の抵抗体を構成する可変抵抗膜を堆積する工程と、
熱処理により前記多結晶シリコン領域と金属膜との間にショットキーダイオードを形成する工程とを含むことを特徴とするメモリセル製造方法。
【請求項２８】
前記熱処理の温度は前記可変抵抗膜の結晶性を改善できる温度であることを特徴とする請求項２７記載のメモリセル製造方法。
【請求項２９】
前記ショットキーダイオードは前記多結晶シリコン領域と前記前記多結晶シリコン領域及び金属膜の間に前記熱処理により形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする請求項２７又は２８記載のメモリセル製造方法。
【請求項３０】
半導体基板に可変抵抗素子及びショットキーダイオードで構成されるメモリセルを形成するメモリセル製造方法であって、
前記半導体基板の一表面に形成された絶縁膜の上に多結晶シリコン領域を選択的に形成する工程と、
前記多結晶シリコン領域に前記可変抵抗素子の電極を構成する金属膜を堆積する工程と、
前記金属膜に前記可変抵抗素子の抵抗体を構成する第１膜厚の可変抵抗膜を堆積する工程と、
熱処理により前記多結晶シリコン領域と金属膜との間にショットキーダイオードを形成する工程と、
前記第１膜厚の可変抵抗膜に前記抵抗体を構成する第２膜厚の可変抵抗膜を堆積する工程とを含むことを特徴とするメモリセル製造方法。
【請求項３１】
前記熱処理の温度は前記第１膜厚の可変抵抗膜の結晶性を改善できる温度であることを特徴とする請求項３０記載のメモリセル製造方法。
【請求項３２】
前記ショットキーダイオードは前記多結晶シリコン領域と前記多結晶シリコン領域及び金属膜の間に前記熱処理により形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする請求項３０又は３１記載のメモリセル製造方法。
【請求項３３】
第２膜厚の可変抵抗膜を堆積した後、更に熱処理をする工程を含み、該熱処理の温度は前記第２膜厚の可変抵抗膜の結晶性を改善でき、前記金属シリサイド膜の抵抗値を低減できる温度であることを特徴とする請求項３０、３１又は３２記載のメモリセル製造方法。
【請求項３４】
前記金属膜は高融点金属材料で形成されることを特徴とする請求項１９ないし３３のいずれかに記載のメモリセル製造方法。
【請求項３５】
前記高融点金属材料はＰｔ、Ｔｉ、Ｃｏ又はＮｉの中から選択される１以上の金属を含むことを特徴とする請求項３４記載のメモリセル製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変抵抗素子とショットキーダイオードとの直列回路で構成される１Ｄ１Ｒ型（単位セルが１つのダイオードと１つの可変抵抗素子で構成される）のメモリセル、そのメモリセルをマトリックス状に配置したメモリ装置、及びメモリセル製造方法に関する。
【０００２】
【従来の技術】
近年、開発が進められている磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃｒａｎｄｏｍ    Ａｃｃｅｓｓ    Ｍｅｍｏｒｙ）の多くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を記憶する強磁性体メモリセルを構成し、磁化方向の違いによって生じる電気抵抗値の変化を電圧に変換して記憶した情報を読み出す方式を採用している。この強磁性体メモリセルに書き込み用金属配線を設け、この書き込み用金属配線にミリアンペアオーダの電流を流して誘起される磁場により強磁性体メモリセルの磁化方向を変化させることで、強磁性体メモリセルに情報を書き込み、又は、その情報を書き換えることができる。
【０００３】
ＭＲＡＭ（強磁性体メモリセル）では、書き込み時に多く（ミリアンペアオーダ）の電流を流す必要があるため、書き込み用の配線は金属で形成されている。このようなＭＲＡＭの例としては、互いに交差した１対の配線が書き込み線と読み出し線を兼ねており、セル選択用の電界効果型トランジスタと巨大磁気抵抗薄膜を含む磁気抵抗素子とを組み合わせたＭＲＡＭ（１Ｔ１Ｒ型：単位セルが１つのトランジスタと１つの磁気抵抗素子で構成される）が知られている（例えば、特許文献１参照）。巨大磁気抵抗薄膜を含むメモリセルは、磁化の方向によって電気抵抗値が異なる磁気抵抗効果を示す。
【０００４】
また、ＩＢＭ社のＷ．Ｊ．Ｇａｌｌａｇｈｅｒらは、１つの磁気抵抗素子と１つのＰＮ接合で形成されたダイオードを直列に接続したＭＲＡＭ（１Ｄ１Ｒ型：単位セルが１つのダイオードと磁気抵抗素子からなる構造である）がマトリックス状に設けられたＸ−Ｙ配線により接続されたメモリアレイ（メモリ装置）を開示している（特許文献２参照）。これによれば、単純なマトリックス状の配線で磁気抵抗素子を挟んだ構造の場合に生ずる迂回電流をダイオードによって回避することができ、また、１Ｔ１Ｒ型に比べて構造が簡単なのでメモリセルの面積が小さくなる可能性がある。トンネル磁気抵抗素子（ＴＭＲ素子）１個とＰＮ接合で形成されたダイオード１個を直列に接続した単位メモリセルが、マトリックス状に設けられたＸ−Ｙ配線により接続されたメモリアレイでは、ＴＭＲ素子の抵抗値のばらつきやダイオードの順方向抵抗のばらつき、配線の電圧降下などの影響を無くすために大きな磁気抵抗比が要求されるのでメモリチップを構成することが困難である。
【０００５】
特許文献２において開示された製造方法では、Ｘ−Ｙ配線のうち一方の金属配線を形成した後にダイオードを形成する工程が来るので、ｐ型の不純物からなる多結晶シリコンとｎ型の不純物からなる多結晶シリコンとを接合してダイオードを形成する。このときの熱処理の影響で金属配線の溶解、劣化を考慮すればダイオードの形成工程で高温の加熱工程を取り入れられないという問題がある。その結果、ダイオードの特性が悪く、逆バイアス時のリーク電流が大きくなり、大規模なメモリアレイを構成することが困難となる。つまり、マトリックス状に配置したＭＲＡＭはセル面積が小さく集積度の面で有利なことは明らかであるが、高集積化に対応できるだけの素子構成及び駆動方法を実現することが困難である。
【０００６】
上記ＭＲＡＭにおける磁気抵抗素子よりも抵抗変化率の大きな可変抵抗素子として、超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造や２重整列ペロブスカイト型結晶構造を有する材料、より具体的にはＰｒ（１−ｘ）  Ｃａｘ  ＭｎＯ３  （０＜ｘ＜１）、Ｌａ（１−ｘ）ＣａｘＭｎＯ３（０＜ｘ＜１）、Ｎｄ（１−ｘ）ＳｒｘＭｎＯ３（０＜ｘ＜１）、Ｓｒ２  ＦｅＭｏＯ６  、Ｓｒ２ＦｅＷＯ６などが知られており（例えば、特許文献３参照）、このような可変抵抗素子を用いることで上記問題を解決できる。
【０００７】
特許文献３において、ペロブスカイト構造をもつ薄膜材料、特に巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ）材料や高温超伝導（ＨＴＳＣ：ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料により構成した薄膜やバルクに対して、１つ以上の短い電気パルスを印加することによって、その電気的特性を変化させる手法が提案されている。この電気パルスによる電界の強さや電流密度は、その材料の物理的な状態を変化させるには十分であり、また、材料を破壊することの無い十分に低いエネルギーであれば良く、この電気的パルスは正極性、負極性の何れでもよい。複数の電気パルスを繰り返し印加することにより、さらに材料特性を変化させることができる。図１７〜図２０に特許文献３に開示されている可変抵抗素子の特性を示す。
【０００８】
図１７、図１８は可変抵抗素子での印加パルス数と抵抗との関係を示すグラフである。図１７は、金属性基板（サブストレート）の上に成長させたＣＭＲフィルムに対して印加するパルス数と抵抗（抵抗値）との関係を示している。ここでは、３２Ｖの振幅、７１ｎｓのパルス幅を持つパルスを４７発印加している。このような条件下では、図から分かるように抵抗は１桁程度変化することが分かる。また、図１８は、パルス印加条件を変更して、２７Ｖの振幅、６５ｎｓのパルス幅を持つパルスを１６８発印加している。このような条件下では、図から分かるように抵抗は約５桁も変化することが分かる。
【０００９】
図１９、図２０は可変抵抗素子での印加パルス極性と抵抗との関係を示すグラフである。図１９は、正極性＋１２Ｖと負極性−１２Ｖのパルスを印加した場合のパルス数と抵抗（抵抗値）との関係を示す。また、図２０は、正極性＋５１Ｖと負極性−５１Ｖのパルスを連続印加した後に抵抗を測定した場合のパルス数と抵抗との関係を示す。図１９及び図２０に見られるように、数回の正極性パルスを印加して抵抗を低減させた後、負極性のパルスを連続印加して抵抗の増大（最終的には飽和状態）を図ることが可能となる。このことは、正極性パルスを印加した時をリセット状態、負極性を印加した時を書き込み状態とすることでメモリデバイスへの応用が考えられる。
【００１０】
図１７〜図２０の可変抵抗素子において、書き込み時間は数十ナノ秒から２００ナノ秒程度であり、消去は、書き込み時と逆極性の電圧を数十ナノ秒から２００ナノ秒程度印加することで可能となる。また、このような可変抵抗素子（ＣＭＲ材料）を用いることで、書き込みのために大きな電流を金属配線に流す必要がないため、下部配線に高温加熱処理に強いタングステン配線や多結晶シリコン、シリコン基板の拡散層（不純物領域）を用いることができる。
【００１１】
【特許文献１】
特開平６−８４３４７号公報
【特許文献２】
米国特許第５，６４０，３４３号明細書
【特許文献３】
米国特許第６，２０４，１３９号明細書
【００１２】
【発明が解決しようとする課題】
ＣＭＲ材料などの可変抵抗材料を用いて形成した可変抵抗素子及びＰＮ接合で形成したダイオードにより１Ｄ１Ｒ型のメモリセルを構成した場合、読み出し動作のときのメモリセルには、ダイオードの順方向閾値と可変抵抗素子に印加する電圧の和が印加される。この読み出し動作時の印加電圧が大きい場合には、読み出し動作時に抵抗（抵抗値）が変化する読み出し障害（読み出しディスターブ）が発生し、可変抵抗素子の抵抗（抵抗値）が低抵抗状態から高抵抗状態に変化するので、読み出し電圧はできるだけ低減する必要がある。しかし、ＰＮ接合で形成されたダイオードの順方向閾値は、高い（約０．５Ｖ）ため、読み出しディスターブを生じるという問題がある。
【００１３】
ＣＭＲ材料などの可変抵抗材料を用いて形成した可変抵抗素子とＰＮ接合で形成したダイオードとにより構成された１Ｄ１Ｒ型のメモリセルを製造する場合、メモリセルを選択するためのワード線デコーダ及びビット線デコーダを構成するトランジスタ（ＭＯＳＦＥＴ）と、読み出し回路などの周辺回路を構成するトランジスタ（ＭＯＳＦＥＴ）とを先に形成し、次に多結晶シリコンのＰＮ接合で構成されるダイオードを形成し、その後、可変抵抗素子を形成する。このような製造方法においては、ｐ型の不純物を導入した多結晶シリコン及びｎ型の不純物を導入した多結晶シリコンを接合してダイオードを形成するための熱処理と、スパッタ法やＣＶＤ法によって堆積（成膜）した可変抵抗材料の膜の結晶性を向上させるための熱処理とは別々に行う。これらの熱処理を別々に行う場合には、熱処理の回数が増えることから、メモリ装置の周辺回路を構成するトランジスタ（ＭＯＳＦＥＴ）のソース領域とドレイン領域の拡散層が広がり、実効的なゲート長が短くなり、短チャネル効果によるトランジスタの特性の悪化が問題になる。
【００１４】
本発明は、斯かる問題に鑑みてなされたものであり、可変抵抗素子及びショットキーダイオードの直列回路をメモリセルとすることにより、読み出しディスターブの影響を低減したメモリセル及びこのようなメモリセルを備えるメモリ装置を提供することを目的とする。
【００１５】
また、本発明の他の目的は、メモリセル形成時の熱処理回数を削減することにより、メモリセルの周辺回路を構成するトランジスタ（ＭＯＳＦＥＴ）の特性への影響を低減できるメモリセル製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明に係るメモリセルは、可変抵抗素子と、該可変抵抗素子に流れる電流を制御する電流制御素子とを備えるメモリセルであって、前記電流制御素子はショットキーダイオードであることを特徴とする。
【００１７】
本発明に係るメモリセルにおいては、前記可変抵抗素子はペロブスカイト型結晶構造を有する抵抗材料により構成されていることを特徴とする。
【００１８】
本発明に係るメモリセルにおいては、前記ショットキーダイオードは、第１導電型の半導体基板に形成された第１導電型とは異なる第２導電型の不純物領域を第１電極とし、該不純物領域に堆積された金属膜を第２電極とすることを特徴とする。
【００１９】
本発明に係るメモリセルにおいては、前記半導体基板はシリコン基板であり、前記ショットキーダイオードは、前記不純物領域と前記不純物領域及び金属膜の間に形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする。
【００２０】
本発明に係るメモリセルにおいては、前記不純物領域は半導体基板に形成された素子分離領域の間に形成されていることを特徴とする。
【００２１】
本発明に係るメモリセルにおいては、前記ショットキーダイオードの第２電極には前記可変抵抗素子を構成する可変抵抗膜が自己整合的に堆積されていることを特徴とする。
【００２２】
本発明に係るメモリセルにおいては、前記ショットキーダイオードは絶縁膜の上に選択的に形成された多結晶シリコン領域を第１電極とし、該多結晶シリコン領域に堆積された金属膜を第２電極とすることを特徴とする。
【００２３】
本発明に係るメモリセルにおいては、前記ショットキーダイオードは前記多結晶シリコン領域と前記多結晶シリコン領域及び金属膜の間に形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする。
【００２４】
本発明に係るメモリ装置は、マトリックス状に配置したワード線及びビット線が交差する位置にメモリセルを配置してあるメモリ装置において、前記メモリセルは可変抵抗素子及び該可変抵抗素子に流れる電流を制御するショットキーダイオードを直列に接続した直列回路を備え、該直列回路の一端は前記ワード線に接続され、直列回路の他端は前記ビット線に接続されていることを特徴とする。
【００２５】
本発明に係るメモリ装置においては、前記可変抵抗素子はペロブスカイト型結晶構造を有する抵抗材料により構成されていることを特徴とする。
【００２６】
本発明に係るメモリ装置においては、前記ショットキーダイオードの第１電極は前記ワード線に接続され、前記ショットキーダイオードの第２電極は前記可変抵抗素子の一端に接続され、前記可変抵抗素子の他端は前記ビット線に接続されていることを特徴とする。
【００２７】
本発明に係るメモリ装置においては、前記ワード線は半導体基板における素子分離領域の間に形成された不純物領域で構成されていることを特徴とする。
【００２８】
本発明に係るメモリ装置においては、前記ショットキーダイオードは前記不純物領域を第１電極とし、該不純物領域に堆積された金属膜を第２電極とすることを特徴とする。
【００２９】
本発明に係るメモリ装置においては、前記半導体基板はシリコン基板であり、前記ショットキーダイオードは、前記不純物領域と前記不純物領域及び金属膜の間に形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする。
【００３０】
本発明に係るメモリ装置においては、前記ショットキーダイオードの第２電極には前記可変抵抗素子を構成する可変抵抗膜が自己整合的に堆積されていること
を特徴とする。
【００３１】
本発明に係るメモリ装置においては、前記ワード線は絶縁膜の上に選択的に形成された多結晶シリコン領域で構成されていることを特徴とする。
【００３２】
本発明に係るメモリ装置においては、前記ショットキーダイオードは前記多結晶シリコン領域を第１電極とし、前記多結晶シリコン領域に堆積された金属膜を第２電極とすることを特徴とする。
【００３３】
本発明に係るメモリ装置においては、前記ショットキーダイオードは前記多結晶シリコン領域と前記多結晶シリコン領域及び金属膜の間に形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする。
【００３４】
本発明に係るメモリセル製造方法は、半導体基板に可変抵抗素子及びショットキーダイオードの直列回路で構成されるメモリセルを形成するメモリセル製造方法であって、前記半導体基板の一表面に形成された不純物領域が露出する開口部を有する絶縁膜を形成する工程と、前記絶縁膜の開口部に前記可変抵抗素子の電極を構成する金属膜を堆積する工程と、前記金属膜に前記可変抵抗素子の抵抗体を構成する可変抵抗膜を堆積する工程と、熱処理により前記不純物領域と金属膜との間にショットキーダイオードを形成する工程とを含むことを特徴とする。
【００３５】
本発明に係るメモリセル製造方法においては、前記可変抵抗膜は開口部において金属膜に自己整合的に堆積されることを特徴とする。
【００３６】
本発明に係るメモリセル製造方法においては、前記熱処理の温度は前記可変抵抗膜の結晶性を改善できる温度であることを特徴とする。
【００３７】
本発明に係るメモリセル製造方法においては、前記半導体基板はシリコン基板であり、前記ショットキーダイオードは前記不純物領域と前記不純物領域及び金属膜の間に前記熱処理により形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする。
【００３８】
本発明に係るメモリセル製造方法は、半導体基板に可変抵抗素子及びショットキーダイオードで構成されるメモリセルを形成するメモリセル製造方法であって、前記半導体基板の一表面に形成された不純物領域が露出する開口部を有する絶縁膜を形成する工程と、前記絶縁膜の開口部に前記可変抵抗素子の電極を構成する金属膜を堆積する工程と、前記金属膜に前記可変抵抗素子の抵抗体を構成する第１膜厚の可変抵抗膜を堆積する工程と、熱処理により前記不純物領域と金属膜との間にショットキーダイオードを形成する工程と、前記第１膜厚の可変抵抗膜に前記抵抗体を構成する第２膜厚の可変抵抗膜を堆積する工程とを含むことを特徴とする。
【００３９】
本発明に係るメモリセル製造方法においては、前記熱処理の温度は前記第１膜厚の可変抵抗膜の結晶性を改善できる温度であることを特徴とする。
【００４０】
本発明に係るメモリセル製造方法においては、前記半導体基板はシリコン基板であり、前記ショットキーダイオードは前記不純物領域と前記不純物領域及び金属膜の間に前記熱処理により形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする。
【００４１】
本発明に係るメモリセル製造方法においては、第２膜厚の可変抵抗膜を堆積した後、更に熱処理をする工程を含み、該熱処理の温度は前記第２膜厚の可変抵抗膜の結晶性を改善でき、前記金属シリサイド膜の抵抗値を低減できる温度であることを特徴とする。
【００４２】
本発明に係るメモリセル製造方法は、半導体基板に可変抵抗素子及びショットキーダイオードの直列回路で構成されるメモリセルを形成するメモリセル製造方法であって、前記半導体基板の一表面に形成された絶縁膜の上に多結晶シリコン領域を選択的に形成する工程と、前記多結晶シリコン領域に前記可変抵抗素子の電極を構成する金属膜を堆積する工程と、前記金属膜に前記可変抵抗素子の抵抗体を構成する可変抵抗膜を堆積する工程と、熱処理により前記多結晶シリコン領域と金属膜との間にショットキーダイオードを形成する工程とを含むことを特徴とする。
【００４３】
本発明に係るメモリセル製造方法においては、前記熱処理の温度は前記可変抵抗膜の結晶性を改善できる温度であることを特徴とする。
【００４４】
本発明に係るメモリセル製造方法においては、前記ショットキーダイオードは前記多結晶シリコン領域と前記前記多結晶シリコン領域及び金属膜の間に前記熱処理により形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする。
【００４５】
本発明に係るメモリセル製造方法は、半導体基板に可変抵抗素子及びショットキーダイオードで構成されるメモリセルを形成するメモリセル製造方法であって、前記半導体基板の一表面に形成された絶縁膜の上に多結晶シリコン領域を選択的に形成する工程と、前記多結晶シリコン領域に前記可変抵抗素子の電極を構成する金属膜を堆積する工程と、前記金属膜に前記可変抵抗素子の抵抗体を構成する第１膜厚の可変抵抗膜を堆積する工程と、熱処理により前記多結晶シリコン領域と金属膜との間にショットキーダイオードを形成する工程と、前記第１膜厚の可変抵抗膜に前記抵抗体を構成する第２膜厚の可変抵抗膜を堆積する工程とを含むことを特徴とする。
【００４６】
本発明に係るメモリセル製造方法においては、前記熱処理の温度は前記第１膜厚の可変抵抗膜の結晶性を改善できる温度であることを特徴とする。
【００４７】
本発明に係るメモリセル製造方法においては、前記ショットキーダイオードは前記多結晶シリコン領域と前記多結晶シリコン領域及び金属膜の間に前記熱処理により形成された金属シリサイド膜との間にショットキー障壁を有することを特徴とする。
【００４８】
本発明に係るメモリセル製造方法においては、第２膜厚の可変抵抗膜を堆積した後、更に熱処理をする工程を含み、該熱処理の温度は前記第２膜厚の可変抵抗膜の結晶性を改善でき、前記金属シリサイド膜の抵抗値を低減できる温度であることを特徴とする。
【００４９】
本発明に係るメモリセル製造方法においては、前記金属膜は高融点金属材料で形成されることを特徴とする。
【００５０】
本発明に係るメモリセル製造方法においては、前記高融点金属材料はＰｔ、Ｔｉ、Ｃｏ又はＮｉの中から選択される１以上の金属を含むことを特徴とする。
【００５１】
本発明にあっては、可変抵抗素子とショットキーダイオードの直列回路をメモリセルとするので、ダイオードの順方向での閾値電圧を低くできることにより、読み出し時のディスターブの生じにくい不揮発性のメモリセル及びこのようなメモリセルを備えたメモリ装置が可能となる。
【００５２】
本発明にあっては、ペロブスカイト型結晶構造を有する抵抗材料を可変抵抗素子に用いることから抵抗変化率の大きな可変抵抗素子とすることができ、大容量化が可能で電気的制御の容易なメモリセル及びメモリ装置が可能となる。
【００５３】
本発明にあっては、半導体基板の不純物領域によりショットキーダイオードの第１電極を構成することから、半導体集積回路化が容易であり、また第２電極を縦方向に堆積して形成することから高集積度のメモリセルが可能となる。また、ショットキーダイオードの第１電極はワード線に兼用できるので高集積度のメモリ装置が可能となる。
【００５４】
本発明にあっては、ショットキーダイオードの第１電極となるシリコン基板の不純物領域と第２電極となる金属膜との間に金属シリサイド膜を形成し、この金属シリサイド膜とシリコン基板（不純物領域）との間にショットキー障壁を形成することとしたので、ダイオードの順方向の閾値電圧をＰＮ接合ダイオードの順方向の閾値電圧に比較して大きく低減することができる。また、金属シリサイド膜とすることから安定したダイオード特性を得ることができる。
【００５５】
本発明にあっては、不純物領域を素子分離領域の間に形成することとしたので、ワード線及びショットキーダイオードの第１電極となる不純物領域を正確かつ高集積度に形成することができるので、メモリセル及びメモリ装置の集積度を向上できる。
【００５６】
本発明にあっては、ショットキーダイオードの第２電極に可変抵抗膜を自己整合的に形成することとしたので、ショットキーダイオードと可変抵抗素子とを縦方向に正確に位置合わせできるので、可変抵抗素子の抵抗（抵抗値）を正確に制御できると共にメモリセル及びメモリ装置の集積度を向上できる。
【００５７】
本発明にあっては、ショットキーダイオードの第１電極を絶縁膜上に選択的に形成した多結晶シリコン領域により構成することとしたので、メモリセル以外の素子の上にメモリセルを積層した構造とすることができ、メモリセル及びメモリ装置の集積度を向上できる。
【００５８】
本発明にあっては、ショットキーダイオードの第１電極となる多結晶シリコン領域と第２電極となる金属膜との間に金属シリサイド膜を形成し、この金属シリサイド膜と多結晶シリコン領域との間にショットキー障壁を形成することとしたので、ダイオードの順方向の閾値電圧をＰＮ接合ダイオードの順方向の閾値電圧に比較して大きく低減することができる。また、金属シリサイド膜とすることから安定したダイオード特性を得ることができる。
【００５９】
本発明にあっては、ショットキーダイオードを形成するために堆積した金属膜の熱処理と可変抵抗素子の抵抗体を形成するために堆積した可変抵抗膜の結晶性を改善するための熱処理とを同時に行うこととしたので、熱処理回数を低減でき、周辺回路への影響の生じないメモリセル製造方法が可能となる。
【００６０】
本発明にあっては、可変抵抗膜の堆積工程を２回に分け、第１膜厚の可変抵抗膜を堆積した後の熱処理により、ショットキーダイオードの形成及び第１膜厚の可変抵抗膜の結晶性改善を同時に行うこととしたので、熱処理回数を低減でき、周辺回路への影響の生じないメモリセル製造方法が可能となる。また、第１膜厚の可変抵抗膜の結晶性を改善した後に第２膜厚の可変抵抗膜を堆積することとしたので、第２膜厚の可変抵抗膜を第１膜厚の可変抵抗膜の結晶性に応じて堆積することができ、可変抵抗膜全体としての結晶性を更に改善できるメモリセル製造方法が可能となる。
【００６１】
本発明にあっては、第２膜厚の可変抵抗膜形成後、更に熱処理することとしたので、ショットキーダイオード（特に金属シリサイド膜の）抵抗を更に低減して低抵抗化でき、また第２膜厚の可変抵抗膜の結晶性を第１膜厚の可変抵抗膜に応じて更に改善することができ、可変抵抗膜全体としての結晶性を大きく改善することができる。
【００６２】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて説明する。
図１は本発明に係るメモリ装置の概略構成を示す回路説明図である。同図（ａ）はメモリセルをマトリックス状に配置したメモリセルアレイとメモリセルに接続されたビット線及びワード線に接続される周辺回路とを示し、（ｂ）は読み出し時の印加電圧の状況を示す図表である。３１は電圧の印加により抵抗（抵抗値）が変化する可変抵抗素子であり、３２は可変抵抗素子３１に流れる電流を制御するショットキーダイオードである。可変抵抗素子３１及びショットキーダイオード３２は直列に接続されて直列回路、すなわち、本発明に係るメモリセル３３を構成する。ここでは説明を簡単にするため３×３のメモリセルアレイを例として示す。可変抵抗素子３１は電圧を印加しない状態ではその抵抗を変化させることがなく、抵抗を維持できるから、不揮発性メモリセル（つまり、不揮発性メモリ装置）を構成することができる。
【００６３】
メモリ装置にはビット線ＢＬ０、ＢＬ１、ＢＬ２（以下各ビット線の区別が不要の場合は単にビット線ＢＬとする）が列方向に配置され、ビット線ＢＬの一方の端部はビット線デコーダ３４へ接続され、他方の端部は読み出し回路３７へ接続されている。ビット線ＢＬと交差する行方向にワード線ＷＬ０、ＷＬ１、ＷＬ２（以下各ワード線の区別が不要の場合は単にワード線ＷＬとする）が配置され、ワード線ＷＬの両端はワード線デコーダ３５、３６に接続されている。つまり、ビット線ＢＬ及びワード線ＷＬはマトリックス状に配置され、ビット線ＢＬ及びワード線ＷＬが交差する位置に各メモリセルが配置されてメモリセルアレイ（メモリ装置）を構成している。
【００６４】
ワード線デコーダ３５、３６をワード線ＷＬの両端に配置することにより、ワード線ＷＬ（例えば偶数番目）及びワード線デコーダ３５の接続と、ワード線ＷＬ（例えば奇数番目）及びワード線デコーダ３６の接続を交互にすることができる。これにより、ワード線ＷＬのピッチを小さくすることができ、更にワード線デコーダ３５、３６の回路配置（回路サイズ）のマージンを大きくすることができる。可変抵抗素子３１及びショットキーダイオード３２で構成される直列回路（メモリセル３３）の一端はワード線ＷＬに接続され、直列回路（メモリセル３３）の他端はビット線ＢＬに接続されている。ビット線デコーダ３４、ワード線デコーダ３５、３６、読み出し回路３７で周辺回路が構成される。周辺回路には例えばＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を用いる。
【００６５】
可変抵抗素子３１は超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造、２重整列ペロブスカイト型結晶構造などを有する抵抗材料を抵抗体として備える。具体的な抵抗材料としては、Ｐｒ（１−ｘ）  Ｃａｘ  ＭｎＯ３  （０＜ｘ＜１）、Ｌａ（１−ｘ）ＣａｘＭｎＯ３（０＜ｘ＜１）、Ｎｄ（１−ｘ）ＳｒｘＭｎＯ３（０＜ｘ＜１）、Ｓｒ２  ＦｅＭｏＯ６  、Ｓｒ２ＦｅＷＯ６などを用いる。このような抵抗材料により構成された抵抗は、電圧の印加により抵抗（抵抗値）が変化するので、その変化する前後の抵抗（抵抗値）を信号に置き換えることにより、記憶手段として用いることができる。ショットキーダイオード３２は半導体と金属とを接合してショットキー障壁を形成することにより構成する。半導体としてシリコンを、金属として高融点金属を用いて熱処理することにより、金属シリサイド（高融点金属シリサイド）を形成し、高融点金属シリサイドとシリコンとの間（界面）にショットキー障壁を形成することができる。例えば、チタンシリサイドとｎ型シリコンとの界面を有するショットキーダイオードにおいては順方向の閾値電圧として０．２Ｖを得ることができ、ＰＮ接合ダイオードにおける順方向の閾値電圧０．５Ｖに比較して半分以下になることから、例えばメモリ装置における読み出し障害（読み出しディスターブ）の影響を大きく低減できる。
【００６６】
ショットキーダイオード３２の第１電極（例えばカソード／陰極）はワード線ＷＬに接続され、ショットキーダイオード３２の第２電極（例えばアノード／陽極）は可変抵抗素子３１の一端に接続され、可変抵抗素子３１の他端はビット線ＢＬに接続されている。
【００６７】
メモリ装置における基本動作である書き込み動作、消去動作、読み出し動作について説明する。先ず、ビット線ＢＬ０、ワード線ＷＬ０が交差する位置のメモリセル３３を選択セル（被選択セル）として選択し、この選択セルにデータの書き込みをする場合の書き込み方法について説明する。選択セルのビット線ＢＬ０には書き込み電圧Ｖｗ（Ｖ）（以下電圧の単位（Ｖ）は省略する）を、ワード線ＷＬ０には電圧０を印加する。これにより、選択セルであるメモリセル３３のショットキーダイオード３２は順方向にバイアスされ可変抵抗素子３１に書き込み電圧Ｖｗが印加され、抵抗（抵抗値）が変化する。
【００６８】
ビット線ＢＬ０は共通するが、ワード線ＷＬ０は共通しない列方向の他のメモリセル（ビット線ＢＬ０及びワード線ＷＬ１、ＷＬ２が交差する位置に配置接続されたメモリセル）はビット線ＢＬ及びワード線ＷＬの内でビット線ＢＬのみが選択された形態となることから、半選択セル（ＢＬ選択）という。半選択セル（ＢＬ選択）のビット線ＢＬ０には選択セルと同様に書き込み電圧Ｖｗが印加されるが、ワード線ＷＬ（ワード線ＷＬ１、ＷＬ２）には電圧Ｖｗ／２を印加して半選択セル（ＢＬ選択）の両端での電位差がＶｗ／２になるようにする。また、ワード線ＷＬ０は共通するが、ビット線ＢＬ０は共通しない行方向の他のメモリセル（ワード線ＷＬ０及びビット線ＢＬ１、ＢＬ２が交差する位置に配置接続されたメモリセル）はビット線ＢＬ及びワード線ＷＬの内でワード線ＷＬのみが選択された形態となることから、半選択セル（ＷＬ選択）という。半選択セル（ＷＬ選択）のワード線ＷＬ０には選択セルと同様に電圧０が印加されるが、ビット線ＢＬ（ビット線ＢＬ１、ＢＬ２）には電圧Ｖｗ／２を印加して半選択セル（ＷＬ選択）の両端での電位差がＶｗ／２になるようにする。つまり、半選択セルの両端に印加される電位差Ｖｗ／２では可変抵抗素子３１への書き込みは行われないように書き込み電圧Ｖｗを設定することにより、半選択セルにおける書き込みを防止できる。
【００６９】
更に、非選択セル（ビット線ＢＬ１、ＢＬ２、ワード線ＷＬ１、ＷＬ２が交差する位置に配置接続されたメモリセル）には、メモリセルの両端に同一の電圧Ｖｗ／２が印加されることになり、メモリセルの両端で電位差は生じないから可変抵抗素子３１への書き込みは行われない。したがって、半選択セル及び非選択セルにおいて書き込みが生じないようにして、選択セルのみに書き込みをすることができる。以上の関係をまとめた図表が同図（ｂ）である。横欄の電圧（ＢＬ）はビット線ＢＬに印加する電圧を、電圧（ＷＬ）はワード線ＷＬに印加する電圧を示す。縦欄はメモリセルの種類を選択状態により分けた（選択セル、半選択セル（ＢＬ選択）、半選択セル（ＷＬ選択）、非選択セルの４種類。なお、説明の便宜上、半選択セルを非選択セルと区別したが、半選択セルも非選択セルに含めることができる。）ものである。なお、ショットキーダイオード３２の接続方向（整流方向）を適宜逆にすることも可能であり、この場合には印加電圧の方向（極性）を適宜変えることで同様な動作をさせることができる。
【００７０】
消去動作は書き込み電圧の印加時間を長くすることにより可能となる。また、読み出し動作は、選択セルのビット線ＢＬに読み出し電圧Ｖｒを、ワード線ＷＬに電圧０を印加する。非選択セルには書き込み動作の場合と同様に、メモリセルの両端に印加される電位差をＶｒ／２になるように設定する。つまり、同図（ｂ）における書き込み電圧Ｖｗを読み出し電圧Ｖｒに置き換えれば良い。
【００７１】
（実施の形態１）
図２〜図８は本発明に係るメモリセル製造方法の実施の形態１における製造工程を説明する説明図である。各図において、メモリセルが形成されるメモリセル領域（以下、メモリ領域という）を左側に、周辺回路が形成される周辺回路領域（以下、周辺領域という）を右側に示す。各図は製造工程におけるメモリセル（ショットキーダイオード及び可変抵抗素子の直列回路）及び周辺回路（周辺回路において用いられるＮチャネルＭＯＳＦＥＴを代表例として示す）の断面構造を示す。図において断面を表すための斜線は適宜省略する。ＭＯＳＦＥＴは通常ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを組み合わせてＣＭＯＳＦＥＴ構成とするが、簡単のためにＮチャネルＭＯＳＦＥＴのみを示す。
【００７２】
図２は半導体基板に素子分離領域、ショットキーダイオードの第１電極、ＮチャネルＭＯＳＦＥＴを形成した状態を示す。半導体基板（以下、基板という）１に素子分離領域２を適宜のパターンで形成する。基板１は例えば第１導電型（ｐ型）のシリコン単結晶である。また、基板１は絶縁基板上に形成された半導体膜などであっても良い。素子分離領域２は例えばシリコン酸化膜（ＳｉＯ２  ）などで構成される。メモリ領域において、素子分離領域２の間に基板１と異なる第２導電型（ｎ型）のイオン種を用いてイオン注入することにより不純物領域１０を自己整合的に形成することができる。不純物領域１０は後の工程で形成されるショットキーダイオードの第１電極及びワード線ＷＬともなる。不純物領域１０は素子分離領域２の間に自己整合的に形成できることから、高密度に形成でき、高集積度のメモリセルを形成できる。ここでは３つの不純物領域１０（３本のワード線ＷＬに相当する）を例示する。不純物領域１０は素子分離領域２の間に自己整合的に形成されることから、正確なパターンで形成することができ、ショットキーダイオードの特性を確実に揃えることができる。メモリ領域においては、不純物領域１０の形成に加えて例えばシリコン酸化膜などの絶縁膜１１を形成する。絶縁膜１１はメモリ領域における素子分離領域２及び不純物領域１０を被覆して周辺領域に対するプロセス処理による影響をメモリ領域が受けないようにできる。
【００７３】
周辺領域において、通常のＣＭＯＳプロセス工程に従ってＮチャネルＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴという）を形成する。素子分離領域２によって囲まれたＭＯＳＦＥＴ領域のチャネル部に基板１と異なる第２導電型のイオン種を用いてイオン注入を行い、チャネル濃度の制御を行う。次に、ゲート絶縁膜３を熱酸化等により形成した後、ＬＰ−ＣＶＤ法などで多結晶シリコンを堆積する。フォトリソグラフィ技術により多結晶シリコンをパターニングして多結晶シリコンで構成されるゲート電極４を形成する。ゲート電極４のチャネル長さ方向の寸法は通常、最小加工寸法にして集積度の向上を図る。ゲート電極４のチャネル長さ方向の端部に対応する基板１に、第２導電型のイオン種をイオン注入して低濃度のＬＤＤ領域５を形成する。その後、ＭＯＳＦＥＴ領域にシリコン酸化膜を堆積しエッチバックすることによりサイドウォール６を形成する。次に、第２導電型のイオン種を高濃度でイオン注入して、ソース領域７及びドレイン領域８を形成する。ソース領域７及びドレイン領域８に自己整合的にシリサイドを形成（つまり、サリサイドを形成）するために、ゲート電極４、ソース領域７及びドレイン領域８のシリコン表面を露出させた後、基板１の全面に例えばコバルト（Ｃｏ）膜を堆積して、ランプアニール等を用いて加熱する。加熱により、コバルトとシリコンとが反応してコバルトシリサイド膜９が形成される。なお、絶縁膜１１の表面に堆積したコバルトは加熱によってもシリコン酸化膜とは反応しないのでメモリ領域にはコバルトシリサイドは形成されない。加熱後、未反応のコバルト膜は適宜除去する。
【００７４】
図３はメモリセル形成のために層間絶縁膜にショットキーダイオードの電極用の開口部を形成した状態を示す。例えばシリコン酸化膜からなる絶縁膜１２を層間絶縁膜として形成し、ＣＭＰ（化学的機械研磨）法で平坦化した後、メモリ領域の絶縁膜１２に開口部１２ｗを形成する。なお、開口部１２ｗは適宜不純物領域１０に位置合わせして形成する。
【００７５】
図４はショットキーダイオードの第２電極を形成した状態を示す。開口部１２ｗにショットキーダイオードの第２電極及び可変抵抗素子の下部電極を兼ねる金属膜１４をＣＭＰ法またはエッチバック法などを用いて埋め込み形成（堆積）する。埋め込みの深さは開口部１２ｗの上端より基板１の側に金属膜１４の上端がくるように形成する。つまり金属膜１４は開口部１２ｗの上端部が残るように開口部１２ｗの高さより低く形成する。開口部１２ｗの上端部が残ることから、次の工程（図５）で形成する可変抵抗膜１５Ｌ（抵抗体１５）を開口部１２ｗ（金属膜１４）に自己整合的に形成することができる。金属膜１４の材料は、後に形成する可変抵抗膜１５Ｌの材料との接着性、安定性などから、例えば高融点金属材料、特にＰｔ、Ｔｉ、Ｃｏ、Ｎｉのうちいずれかであること、あるいはこれらの適宜な組合せであることが好ましい。
【００７６】
図５は可変抵抗膜を堆積した状態を示す。開口部１２ｗの上端部を埋め込むようにして可変抵抗膜１５Ｌを堆積する。可変抵抗膜１５Ｌの膜厚は後述する抵抗体１５の抵抗が所定の値となるように適宜決定する。可変抵抗膜１５Ｌとして、例えばＰｒ（１−ｘ）  Ｃａｘ  ＭｎＯ３  （０＜ｘ＜１）（以下、ＰＣＭＯという）を用いる。可変抵抗膜１５Ｌは第１可変抵抗膜１５ａ及び第２可変抵抗膜１５ｂの積層構造とする。先ず、ＰＣＭＯを可変抵抗膜１５Ｌの膜厚より薄い第１膜厚となるように堆積して第１可変抵抗膜１５ａを形成し、第１温度で熱処理を行う。第１温度での熱処理は、ＭＯＳＦＥＴ、不純物領域１０などへの影響を低減するためＲＴＡ（Ｒａｐｉｄ    Ｔｈｅｒｍａｌ    Ａｎｎｅａｌ）法などを用いて短時間で急速に行う。第１温度は、金属膜１４（ショットキーダイオードの第２電極及び可変抵抗素子の下部電極）が不純物領域１０（シリコン）と反応して金属シリサイド（高融点金属シリサイド）となり、金属シリサイド膜１６が形成できる温度（例えばＰｔの場合、約８００℃）であること、及び第１可変抵抗膜１５ａの結晶性が向上する温度（例えばＰＣＭＯの場合、約６００℃）であることという条件を満たすことが必要である。
【００７７】
つまり、この条件を満たす第１温度において熱処理を行うことにより、金属シリサイド膜１６を形成し、併せて第１可変抵抗膜１５ａの結晶性を改善する。金属シリサイド膜１６が形成される結果、金属シリサイド膜１６と不純物領域１０との間にはショットキー障壁が形成され不純物領域１０を第１電極、金属膜１４（金属シリサイド膜１６）を第２電極とするショットキーダイオードが形成される。なお、ショットキーダイオードの第１電極である不純物領域１０はｎ型であるから陰極となり、ショットキーダイオードの第２電極である金属膜１４は陽極となる。
【００７８】
第１温度での熱処理の後、第１可変抵抗膜１５ａの第１膜厚と合せて可変抵抗膜１５Ｌの膜厚となるようにＰＣＭＯを堆積して第２膜厚の第２可変抵抗膜１５ｂを形成し、第２温度で熱処理を行う。第２温度の熱処理で、第１温度の熱処理により形成された金属シリサイド膜１６を低抵抗化し、併せて第１可変抵抗膜１５ａの結晶性に応じて堆積された第２可変抵抗膜１５ｂの結晶性を更に改善する。第２温度は、金属シリサイド膜１６を低抵抗化できる温度であること、及び第２可変抵抗膜１５ｂの結晶性が改善される温度であることという条件を満たすことが必要である。第２温度は、第１温度と同じであっても良いし、第１温度以下でもよい。第１可変抵抗膜１５ａの第１膜厚は第２可変抵抗膜１５ｂの第２膜厚より薄いことが結晶性の良い可変抵抗膜１５Ｌを形成するために好ましい。ここで、可変抵抗膜１５Ｌを２回に分けて堆積（成膜）する理由は、第２可変抵抗膜１５ｂが、下地の第１可変抵抗膜１５ａの結晶性を反映して成膜されるため、１回で成膜する場合に比較して更に結晶性がよくなるためである。なお、可変抵抗膜１５Ｌを２回に分けて成膜する場合について説明したが、１回で成膜するようにしてもよい。その場合には、可変抵抗膜１５Ｌを１回の堆積処理で所定の膜厚になるように成膜した後、１回の熱処理により、可変抵抗膜１５Ｌの結晶性を改善すると同時に、金属シリサイド膜１６を形成してショットキーダイオードを形成する。
【００７９】
図６は可変抵抗素子を形成した状態を示す。第２温度での熱処理をした後、可変抵抗膜１５Ｌの上にＰｔ膜１７ａとＴｉＮ膜１７ｂの積層膜としての金属膜１７を全面に堆積する。その後、フォトリソグラフィと異方性エッチング技術を用いてＴｉＮ膜１７ｂ、Ｐｔ膜１７ａを順次加工し、加工されたＰｔ／ＴｉＮ（Ｐｔ膜１７ａ、ＴｉＮ膜１７ｂ）をマスクにして可変抵抗膜１５Ｌをエッチング加工して、抵抗体１５を形成する。加工されたＰｔ／ＴｉＮをマスクとして可変抵抗膜１５Ｌを加工することから、抵抗体１５と金属膜１７とは自己整合的に形成される。
【００８０】
抵抗体１５の一端に接続された金属膜１４を下部電極とし、抵抗体１５の他端に接続された金属膜１７を上部電極とする可変抵抗素子が形成される。金属膜１４はショットキーダイオードの第２電極でもあるから、ショットキーダイオードの第２電極は可変抵抗素子の一端に自己整合的に接続された形態となり、ショットキーダイオードと可変抵抗素子を確実に位置合わせして形成でき、集積度を更に向上できる。金属膜１４と抵抗体１５は自己整合的に位置合わせされていることから可変抵抗素子の下部電極の電極面積を正確に制御することになり、抵抗（抵抗値）の制御を正確にすることができる。また、金属膜１７と抵抗体１５においても自己整合的に位置合わせされていることから抵抗の制御を正確にすることができると共に集積度を更に向上できる。
【００８１】
図７は配線を形成する前に表面を平坦化した状態を示す。絶縁膜１２、金属膜１７の上に、例えばシリコン酸化膜からなる絶縁膜１８を層間絶縁膜として堆積し、ＣＭＰ法などにより平坦化する。
【００８２】
図８は配線を形成した状態を示す。例えばタングステンによるダマシン技術を用いてタングステン配線１９を形成した状態を示す。以上のようにして、周辺領域の素子とメモリ領域の素子とは相互に影響を及ぼすこと無しに、それぞれを形成することができる。メモリ領域にはビット線ＢＬとしてタングステン配線１９（ＢＬ）、ワード線ＷＬとして不純物領域１０（ＷＬ）が形成され、このワード線ＷＬとビット線ＢＬの交差する位置にあるメモリセルを選択して書き込み、消去、読み出し動作を行うことができる。また、周辺領域には回路配線としてタングステン配線１９（ＷＰ）が形成され、メモリ装置に必要な信号の処理を行うことができる。
【００８３】
（実施の形態２）
図９〜図１６は本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。各図において、メモリセルが形成されるメモリセル領域（以下、メモリ領域という）を左側に、周辺回路が形成される周辺回路領域（以下、周辺領域という）を右側に示す。各図は製造工程におけるメモリセル（ショットキーダイオード及び可変抵抗素子の直列回路）及び周辺回路（周辺回路において用いられるＮチャネルＭＯＳＦＥＴを代表例として示す）の断面構造を示す。なお、メモリ領域において、メモリセルの下部にも周辺回路（周辺回路の一部など）を設けることが可能であり、周辺回路の例としてメモリセルの下部にＭＯＳＦＥＴを形成する場合を示す。図において断面を表すための斜線は適宜省略する。ＭＯＳＦＥＴは通常ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを組み合わせてＣＭＯＳ構成とするが、簡単のためにＮチャネルＭＯＳＦＥＴのみを示す。実施の形態１と同一部分には同一符号（一部の符号は省略）を付して詳細な説明は省略する。また、実施の形態１の場合と同様、基板１は絶縁基板上に形成された半導体膜などであっても良い。
【００８４】
図９はＮチャネルＭＯＳＦＥＴを形成した後、表面を平坦化した状態を示す。ＮチャネルＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴという）を形成した後、絶縁膜１２、ストッパ膜２０及び絶縁膜２１を積層した状態を示す。例えばシリコン酸化膜からなる絶縁膜１２を層間絶縁膜として形成し、ＣＭＰ（化学的機械研磨）法で平坦化した後、エッチングに対するストッパとなる窒化膜（ＳｉＮ）をストッパ膜２０として形成する。なお、絶縁膜１２を形成するまでの工程は、メモリ領域及び周辺領域いずれにおいても図２及び図３（実施の形態１）における周辺領域の形成工程と同様である。ストッパ膜２０に続いて、例えばシリコン酸化膜からなる絶縁膜２１を層間絶縁膜として形成する。
【００８５】
図１０は層間絶縁膜にメモリセル形成のための開口部及びＭＯＳＦＥＴへのコンタクト形成のための開口部を形成した状態を示す。スットッパ膜２０をストッパとして用い、フォトリソグラフィと異方性エッチングによって絶縁膜２１を所定のパターンにエッチングする。つまり、メモリ領域においては後の工程で形成する多結晶シリコン領域２２ｅ（図１１）を形成するための開口部２１ｗを形成し、周辺領域においては後の工程で形成するソース電極２２ｓ、ドレイン電極２２ｄ（図１１）を形成するための開口部２１ｗを形成する。その後、周辺領域においては、更にソース領域７及びドレイン領域８へのコンタクトを取るために、ストッパ２０を部分的に除去し、ソース領域７及びドレイン領域８への開口部（コンタクト用窓部）を形成する。
【００８６】
図１１は開口部へ多結晶シリコンを堆積（充填）した状態を示す。絶縁膜２１に形成した所定のパターンの開口部２１ｗに多結晶シリコン（２２ｅ、２２ｓ、２２ｄ）を埋め込み形成（堆積）する。例えばリンを高濃度に含む多結晶シリコンを全面に堆積し、ＣＭＰ法又はエッチバックで平坦化することにより、メモリ領域においては多結晶シリコン領域２２ｅを、周辺領域においては多結晶シリコンにより構成されるソース電極２２ｓ、ドレイン電極２２ｄをそれぞれの開口部２１ｗに対して選択的に形成する。不純物としてリンを高濃度に含む多結晶シリコンとするのは、多結晶シリコン領域２２ｅはショットキーダイオードの第１電極（及びワード線ＷＬ）となり、ソース電極２２ｓ、ドレイン電極２２ｄと共に低抵抗であることが好ましいからである。多結晶シリコン領域２２ｅは不純物としてリンを含むことからｎ型となる。
【００８７】
図１２は可変抵抗膜を堆積した状態を示す。平坦化された絶縁膜２１、多結晶シリコン領域２２ｅ、ソース電極２２ｓ及びドレイン電極２２ｄの表面にショットキーダイオードの第２電極及び可変抵抗素子の下部電極を兼ねる金属膜２３Ｌを堆積する。なお、金属膜２３Ｌは、ソース電極２２ｓ及びドレイン電極２２ｄの表面では原則的に不要であり、堆積しないようにしても良い。金属膜２３Ｌの材料としては、後に形成する可変抵抗膜２４Ｌ（２４ａ、２４ｂ）の材料との接着性、安定性などから、例えば高融点金属材料、特にＰｔ、Ｔｉ、Ｃｏ、Ｎｉのうちいずれかであること、あるいはこれらの適宜な組合せであることが好ましい。なお、実施の形態１の場合と同様に、絶縁膜２１の開口部に対して多結晶シリコン膜２２ｅ、金属膜２３Ｌを埋め込み形成し、更に開口部に対して可変抵抗膜２４Ｌ（２４ａ、２４ｂの内金属膜２３Ｌ側の２４ｂ）を自己整合するように形成しても良い。
【００８８】
金属膜２３Ｌを堆積した後、可変抵抗膜２４Ｌを堆積する。可変抵抗膜２４Ｌの膜厚は後述する抵抗体２４の抵抗が所定の値となるように適宜決定する。可変抵抗膜２４Ｌとして、例えばＰｒ（１−ｘ）  Ｃａｘ  ＭｎＯ３  （０＜ｘ＜１）（以下、ＰＣＭＯという）を用いる。可変抵抗膜２４Ｌは第１可変抵抗膜２４ａ及び第２可変抵抗膜２４ｂの積層構造とする。先ず、ＰＣＭＯを可変抵抗膜２４Ｌの膜厚より薄い第１膜厚となるように堆積して第１可変抵抗膜２４ａを形成し、第１温度で熱処理を行う。第１温度での熱処理は、ＭＯＳＦＥＴ、多結晶シリコン領域２２ｅなどへの影響を低減するためＲＴＡ法などを用いて短時間で急速に行う。第１温度は、第１の実施の形態と同様、金属膜２３Ｌ（ショットキーダイオードの第２電極及び可変抵抗素子の下部電極）が多結晶シリコン領域２２ｅと反応して金属シリサイド（高融点金属シリサイド）となり、金属シリサイド膜２５が形成できる温度（例えばＰｔの場合、約８００℃）であること、及び第１可変抵抗膜２４ａの結晶性が向上する温度（例えばＰＣＭＯの場合、約６００℃）であることという条件を満たすことが必要である。
【００８９】
つまり、この条件を満たす第１温度において熱処理を行うことにより、金属シリサイド膜２５を形成し、併せて第１可変抵抗膜２４ａの結晶性を改善する。金属シリサイド膜２５が形成される結果、金属シリサイド膜２５と多結晶シリコン領域２２ｅとの間にはショットキー障壁が形成され多結晶シリコン領域２２ｅを第１電極、金属膜２３Ｌ（金属シリサイド膜２５）を第２電極とするショットキーダイオードが形成される。なお、ショットキーダイオードの第１電極である多結晶シリコン領域２２ｅはｎ型であるから陰極となり、ショットキーダイオードの第２電極である金属膜２３Ｌは陽極となる。多結晶シリコン領域２２ｅ及び金属シリサイド膜２５は開口部に対して自己整合的に一致して形成されるので、正確なパターンで形成することができ、ショットキーダイオードの特性を確実に揃えることができる。
【００９０】
第１温度での熱処理の後、第１可変抵抗膜２４ａの第１膜厚と合せて可変抵抗膜２４Ｌの膜厚となるようにＰＣＭＯを堆積して第２膜厚の第２可変抵抗膜２４ｂを形成し、第２温度で熱処理を行う。第２温度の熱処理で、第１温度の熱処理により形成された金属シリサイド膜２５を低抵抗化し、併せて第１可変抵抗膜２４ａの結晶性に応じて堆積された第２可変抵抗膜２５ｂの結晶性を更に改善する。第２温度は、金属シリサイド膜２５を低抵抗化できる温度であること、及び第２可変抵抗膜２４ｂの結晶性が改善される温度であることという条件を満たすことが必要である。第２温度は、第１温度と同じであっても良いし、第１温度以下でもよい。第１可変抵抗膜２４ａの第１膜厚は第２可変抵抗膜２４ｂの第２膜厚より薄いことが結晶性の良い可変抵抗膜２４Ｌを形成するために好ましい。ここで、可変抵抗膜２４Ｌを２回に分けて堆積（成膜）する理由は、第２可変抵抗膜２４ｂが、下地の第１可変抵抗膜２４ａの結晶性を反映して成膜されるため、１回で成膜する場合に比較して更に結晶性がよくなるためである。なお、可変抵抗膜２４Ｌを２回に分けて成膜する場合について説明したが、１回で成膜するようにしてもよい。その場合には、可変抵抗膜２４Ｌを１回の堆積処理で所定の膜厚になるように成膜した後、１回の熱処理により、可変抵抗膜２４Ｌの結晶性を改善すると同時に、金属シリサイド膜２５を形成してショットキーダイオードを形成する。
【００９１】
図１３は可変抵抗素子の上部電極となる金属膜を堆積した状態を示す。可変抵抗膜２４Ｌの全面に可変抵抗素子の上部電極を兼ねる金属膜２６Ｌを堆積する。金属膜２６Ｌの材料としては、可変抵抗膜２４Ｌの材料との接着性、安定性などから、例えば高融点金属材料、特にＰｔ、Ｔｉ、Ｃｏ、Ｎｉのうちいずれかであること、あるいはこれらの適宜な組合せであることが好ましい。ここでは金属膜２６ＬはＰｔ膜とした。次に金属膜２６Ｌをエッチングする際のハードマスクエッチング用のマスクとして、ＴｉＮ膜であるハードマスク膜２７Ｌを金属膜２６Ｌの全面に堆積して、金属膜２６Ｌ及びハードマスク膜２７Ｌの積層膜を形成する。
【００９２】
図１４は可変抵抗素子を形成した状態を示す。図１３の工程の後、フォトリソグラフィと異方性エッチング技術を用いてハードマスク膜２７Ｌを加工し、所定のパターン（可変抵抗素子の上部電極のパターン）のハードマスク２７を形成する。次にハードマスク２７をマスクにして金属膜２６Ｌ、可変抵抗膜２４Ｌ及び金属膜２３Ｌをエッチングして、可変抵抗素子の上部電極としての金属膜２６（及びハードマスク２７）、抵抗体２４及び可変抵抗素子の下部電極としての金属膜２３を形成する。
【００９３】
金属膜２３はショットキーダイオードの第２電極でもあるから、ショットキーダイオードの第２電極は可変抵抗素子の一端に自己整合的に接続された形態となり、ショットキーダイオードと可変抵抗素子を確実に位置合わせして形成でき、集積度を更に向上できる。金属膜２６、抵抗体２４及び金属膜２３はハードマスク２７をマスクとして自己整合的に形成されることから可変抵抗素子の上部電極、抵抗体及び下部電極の電流方向での面積を正確に一致させることができるので、抵抗（抵抗値）の制御を正確にすることができると共に更に集積度を向上できる。なお、周辺領域に堆積した金属膜２３Ｌ、可変抵抗膜２４Ｌ、金属膜２６Ｌ及びハードマスク膜２７Ｌはエッチングして除去する。
【００９４】
図１５は配線を形成する前に表面を平坦化した状態を示す。例えばシリコン酸化膜からなる絶縁膜２８を層間絶縁膜として堆積し、ＣＭＰ法などにより平坦化する。
【００９５】
図１６は配線を形成した状態を示す。図１５において形成した絶縁膜２８に、可変抵抗素子の上部電極である金属膜２６（ハードマスク２７）及びＭＯＳＦＥＴのソース電極２２ｓ、ドレイン電極２２ｄに対応させて開口部（ビアホール）を形成する。開口部に例えばタングステンを堆積してタングステンプラグ２９を形成する。その後、例えばＴｉＮ膜３０ａ、ＡｌＣｕ膜３０ｂ、ＴｉＮ膜３０ｃの３層膜で構成される金属配線膜を堆積し、所定の配線パターンに対応させて金属配線膜をパターニングすることにより、タングステンプラグ２９に対して適宜接続された金属配線３０を形成する。
【００９６】
以上のようにして、周辺領域の素子とメモリ領域の素子とは相互に影響を及ぼすこと無しに、それぞれを形成することができる。メモリ領域にはビット線ＢＬとして金属配線３０（ＢＬ）、ワード線ＷＬとしての多結晶シリコン領域２２ｅ（ＷＬ）が形成され、このワード線ＷＬとビット線ＢＬの交差する位置にあるメモリセルを選択して書き込み、消去、読み出し動作を行うことができる。また、周辺領域には回路配線として金属配線３０（ＣＰ）が形成され、メモリ装置に必要な信号の処理を行うことができる。
【００９７】
【発明の効果】
以上に詳述した如く、本発明にあっては、電圧印加によって抵抗値が変化する可変抵抗材料を用いて形成された可変抵抗素子とショットキーダイオードとの直列回路により構成されるメモリセル及びこのようなメモリセルを備えるメモリ装置とすることにより、読み出しディスターブの影響を低減できる。
【００９８】
本発明にあっては、半導体基板の不純物領域又は絶縁膜上に選択的に形成した多結晶シリコン領域によりショットキーダイオードの第１電極を構成することからメモリセルの集積度を向上できる。また、可変抵抗膜をショットキーダイオードの第２電極に自己整合的に形成することから、可変抵抗素子の抵抗を正確に制御できると共に集積度を向上したメモリセル及びメモリ装置とすることができる。
【００９９】
本発明にあっては、金属シリサイド膜とシリコンとの間のショットキー障壁によりショットキーダイオードを構成するので、ダイオードの順方向閾値の低減を容易に実現でき、また安定したダイオード特性を得ることができる。
【０１００】
本発明にあっては、単一の熱処理により、ショットキーダイオードの形成と可変抵抗膜の結晶性の改善とを同時に行うので、熱処理回数を低減でき、周辺回路への影響の少ないメモリセル製造方法とすることができ、周辺回路の集積度を向上できる。また、可変抵抗膜の堆積を２回に分けて行うことから、ショットキーダイオードの特性（抵抗）と可変抵抗膜の結晶性とを更に向上できるメモリセル製造方法とすることができる。
【図面の簡単な説明】
【図１】本発明に係るメモリ装置の概略構成を示す回路説明図である。
【図２】本発明に係るメモリセル製造方法の実施の形態１における製造工程を説明する説明図である。
【図３】本発明に係るメモリセル製造方法の実施の形態１における製造工程を説明する説明図である。
【図４】本発明に係るメモリセル製造方法の実施の形態１における製造工程を説明する説明図である。
【図５】本発明に係るメモリセル製造方法の実施の形態１における製造工程を説明する説明図である。
【図６】本発明に係るメモリセル製造方法の実施の形態１における製造工程を説明する説明図である。
【図７】本発明に係るメモリセル製造方法の実施の形態１における製造工程を説明する説明図である。
【図８】本発明に係るメモリセル製造方法の実施の形態１における製造工程を説明する説明図である。
【図９】本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。
【図１０】本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。
【図１１】本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。
【図１２】本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。
【図１３】本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。
【図１４】本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。
【図１５】本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。
【図１６】本発明に係るメモリセル製造方法の実施の形態２における製造工程を説明する説明図である。
【図１７】可変抵抗素子での印加パルス数と抵抗との関係を示すグラフである。
【図１８】可変抵抗素子での印加パルス数と抵抗との関係を示すグラフである。
【図１９】可変抵抗素子での印加パルス極性と抵抗との関係を示すグラフである。
【図２０】可変抵抗素子での印加パルス極性と抵抗との関係を示すグラフである。
【符号の説明】
１  半導体基板（基板）
２  素子分離領域
１０  不純物領域
１１  絶縁膜
１２  絶縁膜
１３  開口部
１４  金属膜
１５  抵抗体
１５Ｌ  可変抵抗膜
１５ａ  第１可変抵抗膜
１５ｂ  第２可変抵抗膜
１６  金属シリサイド膜
１７  金属膜
１８  絶縁膜
１９  タングステン配線
２０  ストッパ膜
２１  絶縁膜
２２ｅ  多結晶シリコン領域
２３  金属膜
２３Ｌ  金属膜
２４  抵抗体
２４Ｌ  可変抵抗膜
２４ａ  第１可変抵抗膜
２４ｂ  第２可変抵抗膜
２５  金属シリサイド膜
２６  金属膜
２６Ｌ  金属膜
２７  ハードマスク
２７Ｌ  ハードマスク膜
２８  絶縁膜
２９  タングステンプラグ
３０  金属配線
３１  可変抵抗素子
３２  ショットキーダイオード
３３  メモリセル
３４  ビット線デコーダ
３５、３６  ワード線デコーダ
ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２）  ビット線
ＷＬ（ＷＬ０、ＷＬ１、ＷＬ２）  ワード線
【図１】
2004319587.tif 000003
【図２】
2004319587.tif 000004
【図３】
2004319587.tif 000005
【図４】
2004319587.tif 000006
【図５】
2004319587.tif 000007
【図６】
2004319587.tif 000008
【図７】
2004319587.tif 000009
【図８】
2004319587.tif 000010
【図９】
2004319587.tif 000011
【図１０】
2004319587.tif 000012
【図１１】
2004319587.tif 000013
【図１２】
2004319587.tif 000014
【図１３】
2004319587.tif 000015
【図１４】
2004319587.tif 000016
【図１５】
2004319587.tif 000017
【図１６】
2004319587.tif 000018
【図１７】
2004319587.tif 000019
【図１８】
2004319587.tif 000020
【図１９】
2004319587.tif 000021
【図２０】
2004319587.tif 000022