(57)【要約】【課題】多様なユーザの要求に迅速に対応できて、より単純なプロセスで製造できるＬＲ複合チップ部品およびその製造方法を提供する。【解決手段】セラミックチップにインダクタ素子（Ｌ）と抵抗素子（Ｒ）とを含むＬＲ積層チップ部品であって、セラミックシート上に導体パターンを配置して、該複数のセラミックシートを積層し、ビアホールを介して螺旋コイル状のインダクタ素子（Ｌ）を形成すると共に、前記セラミックシート積層体の最上面に配置されたセラミックシートＳ１上に、トリミングが可能な抵抗被膜パターン１４を設けたことを特徴とする。抵抗被膜パターン１４の形状は、内部に開口部１５を有する梯子形であることが好ましく、その梯子形の部位をレーザトリミングなどで切断することで、Ｅ６系列やＥ１２系列などの抵抗値が得られる。【選択図】　　　図２
2004072007.tif 000002
【特許請求の範囲】
【請求項１】
セラミックチップにインダクタ素子（Ｌ）と抵抗素子（Ｒ）とを含むＬＲ積層チップ部品であって、
セラミックシート上に導体パターンを配置して、該複数のセラミックシートを積層し、ビアホールを介して螺旋コイル状のインダクタ素子（Ｌ）を形成すると共に、前記セラミックシート積層体の最上面に配置されたセラミックシート上に、トリミングが可能な抵抗被膜パターンを設けたことを特徴とするＬＲ複合チップ部品。
【請求項２】
前記抵抗被膜パターンの形状は、内部に開口部を有する梯子形であることを特徴とする請求項１に記載のＬＲ複合チップ部品。
【請求項３】
前記抵抗被膜パターンの梯子形形状は、その切断部位により所要の抵抗値系列が得られるものであることを特徴とする請求項１に記載のＬＲ複合チップ部品。
【請求項４】
セラミックシート上に導体パターンを配置して、該複数のセラミックシートを積層し、ビアホールを介して螺旋コイル状のインダクタ素子（Ｌ）を形成すると共に、前記セラミックシート積層体の最上面に配置されたセラミックシート上に、トリミングが可能な抵抗被膜パターンを設け、前記抵抗被膜パターンを切断することで所要の抵抗値の抵抗素子（Ｒ）を形成し、前記抵抗被膜パターンを保護膜で被膜することを特徴とするＬＲ複合チップ部品の製造方法。
【請求項５】
前記抵抗被膜パターンの形状は、内部に開口部を有する梯子形であり、その切断部位により所要の抵抗値系列が得られるものであることを特徴とする請求項４に記載のＬＲ複合チップ部品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電磁誘導妨害雑音（ＥＭＩ）対策用のインピーダンス素子等に好適な積層セラミックチップ部品に係り、特にインダクタ素子（Ｌ）と抵抗素子（Ｒ）を含むＬＲ複合チップ部品およびその製造方法に関する。
【０００２】
【従来の技術】
近年、パソコンや携帯電話などの電子機器に見られるように、機器の小型化、高性能化、高機能化の進展が著しい。この動向に伴い、チップ部品に対しても小型化と高性能化への要求が強い。チップ部品として早くから抵抗とコンデンサは実用化されたが、インダクタに関しては、磁芯に巻線する構造のためチップ化が難しく遅れていたが、セラミックグリーンシートを積層した後に切断して焼成した構造の積層セラミックチップ部品として広く普及するに到っている。
【０００３】
一方で、ＥＭＩ（　Ｅｌｅｃｔｒｏ　Ｍａｇｎｅｔｉｃ　Ｉｎｔｅｒｆｅｒｅｎｃｅ　）対策として抵抗素子とインダクタ素子を直列に接続して、ノイズを除去する手法は以前から用いられているが、回路基板に２個の部品を搭載する必要があり、小型化を阻害していた。そこに、磁芯部分と巻線部分を同時に積層して焼成するセラミックチップインダクタが開発されて、チップ化が急速に進んでいる。
【０００４】
このセラミックチップインダクタに抵抗素子を付加したＬＲ複合チップ部品は、回路基板に容易に搭載でき、漏れ磁束やリードインダクタンスが小さいので、ＥＭＩ対策のインピーダンス素子として広く使用されている。セラミックチップに抵抗素子とインダクタ素子とを直列接続したインピーダンス素子としては、例えば特開平８−２６４３２８号に開示された構造が知られている。
【０００５】
しかしながら、このＬＲ複合チップ部品に対するユーザの仕様が多岐に分かれ多様なものとなっていた。特にユーザからの抵抗値の指定が多岐にわたり、それに対応するため多種多様の製造工程が存在し、製造プロセスが煩雑となり、製造管理が難しく、製造コストの上昇の要因ともなっていた。
【０００６】
【発明が解決しようとする課題】
本発明は上述した事情に鑑みて為されたもので、多様なユーザの要求に迅速に対応できて、より単純なプロセスで製造できるＬＲ複合チップ部品およびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のＬＲ複合チップ部品は、セラミックチップにインダクタ素子（Ｌ）と抵抗素子（Ｒ）とを含むＬＲ積層チップ部品であって、セラミックシート上に導体パターンを配置して、該複数のセラミックシートを積層し、ビアホールを介して螺旋コイル状のインダクタ素子（Ｌ）を形成すると共に、前記セラミックシート積層体の最上面に配置されたセラミックシート上に、トリミングが可能な抵抗被膜パターンを設けたことを特徴とする。
【０００８】
また、本発明のＬＲ複合チップ部品の前記抵抗被膜パターンの形状は、内部に開口部を有する梯子形であることが好ましい。
また、前記抵抗被膜パターンの梯子形形状は、その切断部位により所要の抵抗値系列が得られるものであることが好ましい。
【０００９】
本発明のチップ部品によれば、最上面のセラミックシートに形成される抵抗被膜パターンを内部に開口部を有する梯子形にして、そのピッチを一定として等間隔に形成、またはそのピッチを変えて不定間隔に形成して、どちらを採用しても梯子形の部位を切断することにより段階的な抵抗値、例えば、Ｅ６系列やＥ１２系列の抵抗値が得られるようにしている。従って、ユーザ仕様が定まり、必要とするＬＲ複合チップ部品のインピーダンスＺ＝Ｒ＋ｊωＬが決まれば、該インダクタンス値（Ｌ）より内部電極パターンのコイル径およびターン数（ｔｓ）等が定まる。そして、最上面のセラミックシート上に梯子形に形成された抵抗被膜パターンをレーザトリミングなどにより切断して、所定の抵抗値に調整することができる。トリミング（切断）は内部に開口部を備えた梯子形パターンに対して行うので、段階的な部位に施すことができ、信頼性を高めることができると共に、ユーザ要求の抵抗値を有するインピーダンス素子を迅速に提供することが可能となる。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について、添付図面を参照しながら説明する。
【００１１】
図１は、ＬＲ複合チップ部品の全体構成を示した外観図である。図２は、セラミック積層体１０の最上面に配置された抵抗被膜パターンを示す。このＬＲ複合チップ部品は、インダクタ素子を構成する複数枚Ｓ１〜Ｓｎのセラミックシート（図３参照）を積層圧着したセラミック積層体の最上面に、図２に示すような抵抗被膜パターンからなる抵抗素子（Ｒ）が形成されている。外部電極１，２は、セラミック積層体１０の上面、両端面、下面にそれぞれコの字状に形成されている。抵抗被膜パターン１４は保護膜１６により被覆保護されている。図６にこのＬＲ複合チップ部品の等価回路を示す。外部電極１，２間にインダクタ素子Ｌと、これと直列に抵抗素子Ｒが接続されている。
【００１２】
抵抗被膜パターン１４は、その一端が外部電極２に接続され、他端がビアホールＡを介して下層に配置された後述する螺旋コイル状のインダクタ素子に接続されている。そして、抵抗被膜パターン１４は複数の矩形状の開口部１５を備え、これにより梯子状に形成されている。図２（ａ）は抵抗被膜パターン１４の開口部１５のピッチが等間隔に配置され、図２（ｂ）は抵抗被膜パターン１４の梯子形の開口部１５の寸法が段階的に異なり、適当な切断箇所を切断することで、例えば、Ｅ６系列やＥ１２系列等の所要の抵抗値が得られるようになっている。
【００１３】
図３は、本発明の一実施形態であるＬＲ複合チップ部品の各セラミックシートに形成された内部電極パターン例を示す図である。図３（ａ１）から図３（ａ５）は、平面図であり、図３（ｂ１）から図３（ｂ５）は、平面図に対応する断面図である。
図３（ａ１）と（ｂ１）に示すように、セラミックシートＳ１は最上層に配置され、外部電極２に接続する引出電極１２と内部電極１３が形成される。内部電極１３は、ビアホールＡをその領域内に有している。抵抗被膜パターン１４は引出電極１２と内部電極１３と重なるように印刷・形成されて、これらの電極と電気的に接続される。ビアホールＡは、セラミックシートＳ２の内部電極パターンＰ２１の接続部Ｂと重なり、電気的な接続が得られて内部電極１３と内部電極Ｐ２１との層間接続がなされる。
【００１４】
図３（ａ２）と（ｂ２）には、内部電極パターンＰ２１が形成されたセラミックシートＳ２が示されている。内部電極パターンＰ２１の一端にはビアホールＣが形成されている。ビアホールＣは、セラミックシートＳ３の内部電極パターンＰ３１の接続部Ｄと重なり、電気的な接続が得られて、Ｓ２とＳ３の内部電極間の層間接続がなされる。このようにして、図３（ａ３）と（ｂ３）、（ａ４）と（ｂ４）、（ａ５）と（ｂ５）に示されるように、内部電極Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１が、それぞれビアホールＡ，Ｃ，Ｅ，Ｇを介して螺旋コイル状に接続される。
【００１５】
図３（ａ５）と（ｂ５）では、内部電極パターンＰ５１の端部はセラミックシートＳ５の端縁まで延伸して、後に形成される外部電極１に電気的な接続がなされる。従って、セラミックシートＳ２の内部電極パターンＰ２１と、セラミックシートＳ３の内部電極パターンＰ３１と、セラミックシートＳ４の内部電極パターンＰ４１と、セラミックシートＳ５の内部電極パターンＰ５１とが電気的に接続されて一つの螺旋状コイル、即ちインダクタ素子を形成する。
【００１６】
図３に示す例では、内部電極によるコイル導体を略３ターンに形成したＬＲ複合チップ部品について示したが、これらの内部電極を備えたセラミックシートの層数を増加することで、任意のターン数のコイル導体を形成することが可能である。
【００１７】
図４（ａ１）（ｂ１）は、セラミック積層体１０の焼結後の段階を示したものである。すなわち、図３に示すセラミックグリーンシートＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を圧着積層して、各チップ領域に切断した後に高温で焼成することで内部に螺旋状のコイル導体が形成されると共に最上面に抵抗被膜パターン１４を備えたセラミック積層体１０が形成される。次に、図４（ａ２）（ｂ２）に示すように外部電極１，２を形成する。外部電極１，２は、例えば導電ペースト（銀ペースト）をセラミック積層体１０の引出電極１２が配置された端面および上下面にコの字状に塗布し、その後焼成を行い形成する。
【００１８】
そして、内部に開口部１５を有する梯子状の抵抗被膜パターン１４にレーザトリミング等により切断部Ｘ１を設け、所要の抵抗値に調整する。レーザトリミングにより切断する部位は梯子状に段階的に開口部が設けられているので、耐候性および信頼性の高い切断作業を行うことができる。即ち、ユーザ仕様が定まり、必要とするＬＲ複合チップ部品のインピーダンスＺ＝Ｒ＋ｊωＬが決まれば、該インダクタンス値（Ｌ）より内部電極パターンのコイル径やターン数（ｔｓ）が定まる。そして、希望する直流抵抗値（Ｒ）より抵抗被膜パターンの切断箇所を決定する。そして、抵抗被膜パターン１４の所要の切断箇所をレーザトリミングなどにより切断して、所定の抵抗値に調整する。
【００１９】
次に、図４（ａ３）（ｂ３）に示すようにセラミック積層体１０の最上面に保護膜１６を形成する。この保護膜１６の形成はスクリーン印刷またはポッティング等により樹脂膜またはガラス膜を塗布した後に加温硬化または焼成により形成する。そして、外部電極１，２にめっき処理を行いセラミックチップ部品としての処理が完了する。
【００２０】
なお、上記実施形態は一例を述べたもので種々の変形例が可能である。例えば、この実施形態においてはセラミックグリーンシートの段階で抵抗被膜パターンを配置し、その後内部電極と共に焼成する例について述べたが、セラミック積層体１０を焼成により形成した後に最上面に抵抗被膜パターン１４を配置することもできる。また、この実施形態においては、外部電極１，２の形成後にトリミングにより抵抗値の調整を行う例について述べたが、抵抗値のトリミングによる調整後に外部電極１，２を形成するようにしてもよい。
【００２１】
また、抵抗被膜パターンについても、種々の変形例が可能である。例えば、図５に示すような抵抗被膜パターン１４およびその開口部１５の配置により、Ｅ６、Ｅ１２等の抵抗値系列を段階的に選択可能なパターンを採用するようにしてもよい。
【００２２】
図７に本発明のＬＲ複合チップ部品の試作例のインピーダンス特性を示す。
試作例は、Ｒ＝１０Ω、Ｌ＝１μНのインピーダンス素子を製作して、インピーダンスの周波数特性を測定した。そのデータを図７に示す。図示するように、１００ＭＨｚ程度で減衰のピークが得られ、そのときのインピーダンスが概略８００Ω程度であり、周波数１ＭＨｚ以下ではＲ＝１０Ωの直流特性が得られることが示されている。
【００２３】
なお、上記実施形態は本発明の実施例の一態様を述べたもので、本発明の趣旨を逸脱することなく種々の変形実施例が可能なことは勿論である。
【００２４】
【発明の効果】
本発明によれば、最上層のセラミックシートに印刷される抵抗被膜パターンをトリミング可能としたので、ユーザ仕様に対応させて、所要の抵抗値を有するインピーダンス素子を短納期で供給することが可能となる。
【図面の簡単な説明】
【図１】本発明のＬＲ複合チップ部品の外観を示す斜視図である。
【図２】最上層のセラミックシート上に形成される抵抗被膜パターンを示す平面図であり、（ａ）は抵抗被膜パターンの梯子形のピッチが等間隔に形成されたものを示し、（ｂ）は抵抗被膜パターンの梯子形のピッチを変え不等間隔に形成されたものを示す。
【図３】各セラミックシートに形成された内部電極パターン例を示す図である。（ａ１）〜（ａ５）は平面図であり、（ｂ１）〜（ｂ５）は断面図である。
【図４】上記セラミックシートＳ１〜Ｓ５を積層してＬＲ複合チップ部品を製造するプロセスを示した図であり、（ａ１）〜（ａ３）は平面図を示し、（ｂ１）〜（ｂ３）は断面図を示す。
【図５】本発明の他の実施形態の抵抗被膜パターンの構成例を示す平面図である。
【図６】本発明のＬＲ複合チップ部品の等価回路を示す図である。
【図７】本発明のＬＲ複合チップ部品のインピーダンス特性を示す図である。
【符号の説明】
１，２　　外部電極
１０　　　セラミック積層体
１１　　　セラミックシート
１２　　　引出電極
１３　　　内部電極
１４　　　抵抗被膜パターン
１５　　　開口部
１６　　　保護膜
Ｓ１〜Ｓｎ　　　セラミックシート
Ｓ１　　　抵抗被膜パターンが印刷・塗布されるセラミックシート
Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１　　　内部電極パターン
Ａ，Ｃ，Ｅ，Ｇ　　　ビアホール
Ｂ，Ｄ，Ｆ，Ｈ　　　接続部
【図１】
2004072007.tif 000003
【図２】
2004072007.tif 000004
【図３】
2004072007.tif 000005
【図４】
2004072007.tif 000006
【図５】
2004072007.tif 000007
【図６】
2004072007.tif 000008
【図７】
2004072007.tif 000009