(57)【要約】【課題】モード切換用パッドへのワイヤリングに起因する不良を検出するには時間がかかる。【解決手段】ワイヤリングにより、複数のモード切換用パッドをＶｃｃもしくはＧＮＤに接続することによって派生品種を得る半導体記憶装置において、それらの施工後の各モード切換用パッドの電位を、モード活性化発生回路（６）によってそれぞれ論理値として出力する。それらの出力された各論理値は手段（４）により、一つのデータにしてデータバスを通じて出力される。その出力されたデータを期待値と比較することにより、モード切換用パッドがＶｃｃもしくはＧＮＤに規定通りに接続されているかを検出する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
データが入出力される複数のデータピンを備え、モード切換用パッドをＶｃｃもしくはＧＮＤに接続することによって派生品種を得るようにした半導体記憶装置において、
モード切換用パッドへの接続状態に応じて得られる各モードに対応する電位がＶｃｃ、ＧＮＤ、オープンのいずれであるかに応じてそれぞれのモードに対応する論理値として出力するモード活性化発生回路と、モード活性化発生回路の出力を前記複数のデータピンに選択的に伝達する切換え回路とを備えたことを特徴とする半導体記憶装置。
【請求項２】
モード活性化発生回路からそれぞれ出力された論理値を一つのデータにしてデータピンもしくはアドレスピンに出力する請求項１記載の半導体記憶装置。
【請求項３】
上記一つのデータを複数回に分割して出力する請求項２記載の半導体記憶装置。
【請求項４】
モード切換用パッドをＶｃｃもしくはＧＮＤに接続することによって派生品種を得るようにした半導体記憶装置において、
各モード切換用パッドの電位がＶｃｃ、ＧＮＤ、オープンのいずれであるかに応じてそれぞれ論理値を出力するモード活性化発生回路と、各モード切換用パッドに対応のドライバピンに、前記論理値に応した電流を流す手段とを備えことを特徴とする半導体記憶装置。
【請求項５】
モード切換用パッドをＶｃｃもしくはＧＮＤに接続することによって派生品種を得るようにした半導体記憶装置において、
各モード切換用パッドの電位がＶｃｃ、ＧＮＤ、オープンのいずれであるかに応じてそれぞれ論理値を出力するモード活性化発生回路と、前記論理値に従い、前記各モード切換用パッド別に異なる電流を単一のドライバピンに流す手段を備えことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特にモード切換用パッドを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置にはモード切換用パッドが備えられ、そのモード切換用パッドをＶｃｃまたはＧＮＤにワイヤリングすることにより、本来のデバイスとは別に、機能の異なる複数の品種（派生品種）への変更が可能となっている。ところで、通常のパッドに接続されたワイヤはＩＦテストにより断線およびショートの検出が可能であるが、このモード切換用パッドに接続されたワイヤに不具合があるかについてはＩＦテストでは検出することができない。
【０００３】
そのためモード切換用パッドへのワイヤリングに不良があった場合、それぞれのオプションに対して不良を検出できるようなテストを行わなければならない。そしてその不良モードなどからアセンブリなどに起因する不良なのかデバイスに起因する不良なのかを推定しなければならず、テストや不良解析に時間がかかってしまう。
【０００４】
尚、半導体記憶装置において、救済可能な不良ビット又は不良ラインが生じた時、複数のヒューズ回路を溶断してその不良ラインをプログラムすることにより、不良ラインを冗長ラインに置き替えることがある。その場合、実際にヒューズが溶断しているかを顕微鏡等で観察しなければならないため、容易に確認できるように、各ヒューズ回路の出力を検出するようにしたものがある（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開平５−２４３３８６号１公報「半導体記憶装置」（請求項１、図３）
【０００６】
【発明が解決しようとする課題】
上述のように、モード切換用パッドに接続されたワイヤに不具合があるかについては、それぞれの派生品種に対して不良を検出できるようなテストを行わなければならず、そしてその不良がアセンブリなどに起因する不良なのかデバイスに起因する不良なのかを推定しなければならず、手間がかかった。特許文献１では、ヒューズのオン、オフ（溶断）、つまり、ＧＮＤへの接続の有無のみを検出するものであり、一方、本発明では、モード切換用パッドはＧＮＤだけでなく、Ｖｃｃにも接続されるため、その場合にも検出できる必要がある。
【０００７】
本発明は、モード切換用パッドへのワイヤリングに起因する不良かどうかを容易にかつ確実にチェックできる半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
ワイヤリングにより、ヒューズブローにより、もしくはメタル工程により、複数のモード切換用パッドをＶｃｃもしくはＧＮＤに接続することによって多数の派生品種を得ることができる。それらの施工後の各モード切換用パッドの電位（Ｖｃｃ、ＧＮＤもしくは浮動電位）を、モード活性化発生回路によってそれぞれ論理値として出力する。それぞれの論理値は一つのデータにして出力され、そのデータを期待値と比較することにより、モード切換用パッドがＶｃｃもしくはＧＮＤに規定通りに接続されているかを検出する。
【０００９】
【発明の実施の形態】
実施の形態１．
以下、この発明の各実施の形態を図面を参照しながら詳細に説明する。図１に実施の形態１に基づく全体の構成図を示す。行デコーダ１および列デコーダ２よりの行および列アドレスにより、メモリセル３から読み出されたデータＤＱＯ〜ＤＱｎは、スイッチからなる切換え回路４を介してデータバスに送られ、そして出力バッファ５を通じてデータ入出力ピンより外部に出力される。
【００１０】
既述したように、各モード切換用パッドＰ０〜Ｐｎは、ワイヤリングによりＶｃｃまたはＧＮＤに接続され、あるいは施工不良により未接続（浮動）の場合もあり、このときのモード切換用パッドＰ０〜Ｐｎのレベル（Ｖｃｃ、ＧＮＤもしくは浮動電位）が、それぞれ対応するモード活性化信号発生回路６に取り込まれる。このモード活性化信号発生回路６より論理値として出力されるモード活性化信号ＭＥｏ〜ＭＥｎは、モード切換用パッドが、Ｖｃｃ、ＧＮＤもしくは浮動状態にあるかによってその論理値が決定される。
【００１１】
モード活性化信号発生回路６は図１に示すように、サイズの小さいトランジスタＴによって論理値が決定されるようにして電源投入時にＨまたはＬを出力するようにしている。このモード活性化信号発生回路６での論理は、電源投入時に設定される論理値とは逆の論理になるように、ＶｃｃまたはＧＮＤにワイヤリングすることにより、その論理を逆にすることができる。そのようにすることにより、ワイヤリングするか否かによってモードの切換えが可能となる。
【００１２】
例えば、モード切換用パッドをＧＮＤにワイヤリングすることによりモードを切替えるような仕様の場合、正常にワイヤリングされている場合はＭＥｎは“Ｌ”となるが、ワイヤ断線などによりモード切換用パッドがオープンになっている場合はＭＥｎは“Ｈ”となる。
【００１３】
テストモード活性化信号発生回路７より出力されるテストモード活性化信号ＴＭは、モード切換用パッドヘのワイヤリング不良をチェックするテストモードにエントリした時にＨとなる。テストモードヘのエントリ方法は従来の方法でよく、制御信号とアドレス、データ入力信号の組み合わせによってエントリするようにしておけばよい。
【００１４】
モード活性化信号ＭＥ０〜ＭＥｎは切換え回路４に供給されており、通常動作では、切換え回路４のスイッチ群ＳＷ１がオンでスイッチ群ＳＷ２がオフになっているため、メモリセル３から読み出されたデータＤＱ０〜ＤＱｎがデータバスを通じて出力バッファ５に供給されている。一方、本テストモードにエントリされると、スイッチ群ＳＷ１がオフでスイッチ群ＳＷ２がオンに切り替ることにより、前記データＤＱ０〜ＤＱｎに替えて、モード活性化信号ＭＥ０〜ＭＥｎの論理が出力バッファ５に供給されるようになる。
【００１５】
ＭＥ０〜ＭＥｎの論理値をデータＤＱＯ〜ＤＱｎに対応させることにより、図２のようにデータ入出力ピンより、ＭＥ０〜ＭＥｎを、（ｎ＋１）ビットのデータとして出力させることができる。データ入出力ピンから出力されるＭＥｎの論理値から本デバイスがどのようなモードになっているかを判定できる。即ち、モード切換用パッドへのワイヤ断線などにより所望のモードにいないことを検出することができる。１６品の派生品種を得る場合は１６個のモード切換に対応させることができる。ファイナルテストにおいてそれぞれの派生品種に対してデータの期待値と比較することによりモード切換用パッドヘのワイヤリングに起因する不良を容易にかつ確実に検出することができる。
【００１６】
実施の形態２．
モード切換用パッドの数がデータ入出力ピンの数より少ない場合やマルチＩ／０テストによりデータ入出力ピンを縮退してテストを行うような場合、すべてのモード切換用パッドのワイヤリングに対して不良を検出することができない。
【００１７】
そこで実施の形態２では、例えば、４品の派生品種が得られるデバイスやマルチＩ／０テストにより４つのデータ入出力ピンにしかコンパレータがつながっていないような場合には、図３のように、テストモードエントリ後最初のリードサイクルでＭＥ０〜ＭＥ３の論理データを出力して、２回目のリードサイクルでＭＥ４〜ＭＥ７の論理データを出力するというように順次出力することで、ピン数が少ない場合でも同様に接続不良を検出できる。
【００１８】
シンクロナスＤＲＡＭのようなクロック同期式のものに対しては、図４のようにクロック毎にＭＥｎの論理データを出力するようにしてもよい。ＥＤＯ−ＤＲＡＭのようなクロック非同期式のものに対して、図５のようにＥｘｔ．／ＣＡＳのトグル毎にＭＥｎの論理データを出力する。
【００１９】
実施の形態３．
上記実施の形態１では、モード活性化信号ＭＥｎをデータ入出力ピンに対応させたが、この実施の形態３では、モード活性化信号ＭＥｎを個々のドライバピンに対応させている。例えばモード切換用パッドＰＯ〜ＰｎをアドレスピンＡ０〜Ａｎに対応させる。図６のようにＴＭとＭＥｎはＮＡＮＤｎに入力され、その出力はインバータＩＮＶｎに入力され、その出力ＭＥＣｎを、ドライバピンＤＰｎに接続したトランジスタＴｒｎに入力する。テストモードにエントリしていない時、ＭＥＣｎはＬとなりトランジスタＴｒｎはオフで電流は流れない。
【００２０】
一方、本テストモードにエントリすると、ＴＭはＨとなりＭＥＣｎはＭＥｎの論理の信号となる。ドライバピンＤＰｎに電圧を加えると、ＭＥｎがＨの時にはトランジスタＴｒｎがオンになりドライバピンを通じて電流が流れ込む。ＭＥｎがＬの時にはトランジスタＴｒｎがオフなので電流は流れない。
【００２１】
ＤＣテストによりモード切換用パッドＰＯ〜Ｐｎに割り当てられたそれぞれのドライバピンＤＰ０〜ＤＰｎの電流を測定することにより、モード切換用パッドヘのワイヤリングに起因する不良を容易にかつ確実に検出することができる。
【００２２】
実施の形態４．
実施の形態４では一つのドライバピンに対して複数のモード切換用パッドを対応させる。図７により、一つのドライバピンＤＰに対して４つのモード切換用パッドを対応させた場合について説明する。テストモード活性化信号ＴＭおよびモード活性化信号ＭＥ０〜ＭＥ３は、ＮＡＮＤ０〜ＮＡＮＤ３にそれぞれ入力され、そのそれぞれの出力はインバータＩＮＶ０〜ＩＮＶ３に入力され、そのそれぞれの出力ＭＥＣ０〜ＭＥＣ３をトランジスタＴｒ０〜Ｔｒ３に入力する。Ｔｒ０のゲート幅のサイズをＷとして、Ｔｒ１は２Ｗ，Ｔｒ２は４Ｗ，Ｔｒ３は８Ｗというように、それぞれのＴｒのゲート幅を２倍づつ変えてトランジスタの駆動能力が２のｎ乗づつ異なるようにする。
【００２３】
これにより、ドライバピンに電流を流れ込ませる駆動能力はＭＥ０〜ＭＥ３のそれぞれの論理によって２の４乗通りのものを設定することができる。従ってこのドライバピンＤＰに流れ込む電流を測定することによりＭＥ０〜ＭＥ３の論理値が解り、モード切換用パッドヘのワイヤリングに起因する不良を容易にかつ確実に検出することができる。この実施の形態４ではＤＣテストのテスト回数を少なくすることができる。複数のドライバピンで行ってもよい。このようにすることにより４の倍数のモード切換を検出できる。一つのドライバピンに対して４つ以上のモード切換用パッドを対応させてもよい。
【００２４】
第１から第４の実施の形態に対して、モード切換ヒューズのブローによりモードを切リ換えるような仕様のものに適用することもできる。その場合でもモード切換用ヒューズのブローに起因する不良に対しても容易に確実に検出することができる。また、メタル工程によりモードを切り換えるような仕様のものにも適用できる。この場合もマスクの適用ミスやロットの適用ミスなどに起因する不良に対しても容易にかつ確実に検出することができる。
【００２５】
【発明の効果】
この発明は、モード切換用パッドをＶｃｃもしくはＧＮＤに接続することによって派生品種を得るようにした半導体記憶装置において、複数のモード切換用パッドの電位をそれぞれ論理値として捕らえ、それらの論理値と期待値との比較により、モード切換用パッドの接続不良を検出するようにしたので、ＶｃｃもしくはＧＮＤへの接続不良か、施工不良による未接続であるかを容易にかつ確実に検出できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１になる半導体記憶装置のブロック図
【図２】論理値の出力状況を示したタイムチャート
【図３】実施の形態２における論理値の出力状況を示したタイムチャート
【図４】実施の形態２における論理値の別の出力状況を示したタイムチャート
【図５】実施の形態２における論理値の更に別の出力状況を示したタイムチャート
【図６】実施の形態３になる半導体記憶装置のブロック図
【図７】実施の形態４になる半導体記憶装置のブロック図
【符号の説明】
１  行デコーダ、２  列デコーダ、３  メモリセル、４  切換え回路、５  出力バッファ、６  モード活性化信号発生回路、７  テストモード活性化信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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