(57)【要約】【課題】高耐圧ＭＯＳ型トランジスタにおける高耐圧特性を確保しつつ、オン抵抗を確実に低減できるようにする。【解決手段】高耐圧ＭＯＳ型トランジスタは、ｐ型の半導体基板１００の上部にチャネル領域１０８を挟んで形成されたｎ型の延長ドレイン領域１０１及びｎ型のソース領域１０２を有している。延長ドレイン領域１０１は、それぞれソース領域１０２に向かってストライプ状に延びると共に深さ方向にそれぞれ板状に延びるｐ型の不純物層からなる複数の埋込み層１０３を有している。各埋込み層１０３は、延長ドレイン領域１０１の下部にまで達するように十分に深く形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域の上部にチャネル領域を挟んで形成された第２導電型の延長ドレイン領域及び第２導電型のソース領域を備え、
前記延長ドレイン領域は、それぞれ前記ソース領域に向かってストライプ状に延びると共に深さ方向にそれぞれ板状に延びる第１導電型の不純物層からなる複数の埋込み層を有し、
前記各埋込み層は、前記延長ドレイン領域の下部にまで達するように形成されていることを特徴とする半導体装置。
【請求項２】
前記各埋込み層は、前記半導体領域と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体領域の上部にチャネル領域を挟んで形成された第２導電型の延長ドレイン領域及び第２導電型のソース領域を備え、
前記延長ドレイン領域は、前記半導体領域の主面の面内に互いに間隔をおいたアレイ状に配置され、且つ深さ方向にそれぞれ柱状に延びる第１導電型の不純物層からなる複数の埋込み層を有し、
前記各埋込み層は、前記延長ドレイン領域の下部にまで達するように形成されていることを特徴とする半導体装置。
【請求項４】
第１導電型の半導体領域の上部にチャネル領域を挟んで形成された第２導電型の延長ドレイン領域及び第２導電型のソース領域を備え、
前記延長ドレイン領域は、前記半導体領域の主面の面内方向及び深さ方向に互いに間隔をおいたドット状の第１導電型の不純物層からなる複数の埋込み層を有し、
前記埋込み層は、前記延長ドレイン領域の下部にまで形成されていることを特徴とする半導体装置。
【請求項５】
前記半導体領域は、基板からなることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項６】
前記半導体領域は、エピタキシャル成長により形成されていることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記各埋込み層は、前記延長ドレイン領域の上部よりも下部の方が加速エネルギーが大きいイオン注入法によって形成されていることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧特性を有する半導体装置に関する。
【０００２】
【従来の技術】
高耐圧特性を有しながらオン抵抗を小さくできる横型半導体装置は、従来から種々の構成が提案されており、その一例として特許文献１に示されている半導体装置について図１２（ａ）及び図１２（ｂ）〜図１３（ａ）及び図１３（ｂ）を参照しながら説明する。
【０００３】
図１２（ａ）に示すように、ｐ型の半導体基板１６の上部には、互いに間隔をおいてｎ型のソース領域１４及びｎ型の延長ドレイン領域２３が形成されている。延長ドレイン領域２３の上部にはドレイン電極１１と電気的に接続されるドレインコンタクト部１９が形成されている。
【０００４】
延長ドレイン領域２３には、基板面にほぼ平行に延び且つ且つ互いに間隔をおいたｋ（但し、ｋは２以上の整数である。）個のｐ型埋込み層１８１、１８２、…、１８ｋが形成されている。これにより、延長ドレイン領域２３は、最上部に位置するｐ型埋込み層１８１の上側にｎ型上層領域２４が形成される。
【０００５】
半導体基板１６の上部にはソース領域１４と接するようにｐ型の基板コンタクト領域１３が形成されており、ソース領域１４及び基板コンタクト領域１３は共にソース電極１０と電気的に接続されている。
【０００６】
半導体基板１６の上におけるソース領域１４と延長ドレイン領域２３との間には、ゲート絶縁膜２０を介してゲート電極１２が形成されており、半導体基板１６におけるゲート電極１２の下側の領域はチャネル領域２８として機能する。ゲート電極１２を含む半導体基板１６の表面は絶縁膜２７により覆われている。
【０００７】
また、図１２（ｂ）は、絶縁膜２７を設けない状態の平面構成を示し、図１３（ａ）は図１２（ｂ）のＸＩＩＩａ−ＸＩＩＩａ線における断面構成を示している。
【０００８】
図１２（ａ）及び図１３（ａ）に示すように、従来の半導体装置は、延長ドレイン領域２３に、半導体基板１６の深さ方向に互いに間隔をおいて形成された複数の埋込み層１８１，…，１８ｋを設けているため、ｎ型の延長ドレイン領域２３と半導体基板１６との間で比較的に高い電圧が印加されると、延長ドレイン領域２３と複数の埋込み層１８１，…，１８ｋとの各接合部、及び延長ドレイン領域２３と半導体基板１６との接合部が逆バイアス状態となる。このため、図１３（ｂ）に示すように、延長ドレイン領域２３の不純物濃度を高い値に設定したとしても、延長ドレイン領域２３及び各埋込み層１８１，…，１８ｋは空乏層１６ａが容易に拡がるため、ＭＯＳ型トランジスタの高耐圧特性を確保することができる。また、延長ドレイン領域２３とソース領域１４とが導通状態となった場合には、不純物濃度を高く設定された延長ドレイン領域２３をドレイン電流が流れるため、オン抵抗を低減することができる。これにより、高耐圧を確保しつつオン抵抗を確実に低減することができる。
【０００９】
【特許文献１】
米国特許第６１６８９８３号明細書（第３図）
【００１０】
【発明が解決しようとする課題】
前記従来の半導体装置において、複数の埋込み層１８１，…，１８ｋは、同一のマスクを用いて、不純物イオンの注入を加速エネルギーを層ごとに変えながら形成する。
【００１１】
オン抵抗を低減するには、ｎ型の延長ドレイン領域２３の不純物濃度を高くする必要があるが、該不純物濃度を高くすると逆バイアス電圧を印加したときに延長ドレイン領域２３の空乏層の拡がりが不十分となり、その結果、電界分布が変化して高耐圧特性が劣化してしまうという問題が生じる。従って、延長ドレイン領域２３の不純物濃度を高くすると、埋込み層同士の間隔を小さくする必要があるが、互いの間隔を小さくするとＭＯＳトランジスタの電流経路が狭められる結果、オン抵抗が増大する。このように、複数の埋込み層１８１，…，１８ｋを形成して多層化することによりオン抵抗を低減するには限界がある。
【００１２】
また、オン抵抗の低減を目的として、延長ドレイン領域２３をさらに深く形成した場合であって、延長ドレイン領域２３を完全に空乏化させるために埋込み層１８１等の個数を増やしたとすると、前述したように電流経路が狭くなって、延長ドレイン領域２３の抵抗値が増大するため、オン抵抗が低減するという効果を得られなくなる。
【００１３】
このように、前記従来の半導体装置は、高耐圧特性の確保とオン抵抗の低減との両立を図ろうとしているものの、その目的は十分に達成されているとはいえない。
【００１４】
本発明は、前記従来の問題に鑑み、高耐圧型のＭＯＳトランジスタにおいて、高耐圧特性を確保しつつ、オン抵抗を確実に低減できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、半導体装置を、第１導電型の延長ドレイン領域の内部に、第２導電型の複数の埋込み層をソース領域に向かう方向に配置し且つその方向に対して垂直な方向にそれぞれ間隔をおいて形成し、さらに各埋込み層を延長ドレイン領域に対して十分に深い位置にまで形成する構成とする。
【００１６】
具体的に、本発明に係る第１の半導体装置は、第１導電型の半導体領域の上部にチャネル領域を挟んで形成された第２導電型の延長ドレイン領域及び第２導電型のソース領域を備え、延長ドレイン領域は、それぞれソース領域に向かってストライプ状に延びると共に深さ方向にそれぞれ板状に延びる第１導電型の不純物層からなる複数の埋込み層を有し、各埋込み層は延長ドレイン領域の下部にまで達するように形成されている。
【００１７】
第１の半導体装置によると、延長ドレイン領域は、それぞれソース領域に向かってストライプ状に延びると共に深さ方向にそれぞれ板状に延びる第１導電型の不純物層からなる複数の埋込み層を有しており、各埋込み層は延長ドレイン領域の下部にまで達するように深く形成されている。このため、オン抵抗が低減されるように、延長ドレイン領域をさらに深く形成した場合でも、各埋込み層の下部を延長ドレイン領域に合わせて深く形成することにより、延長ドレイン領域を確実に空乏化させることが可能となる。その上、延長ドレイン領域とソース領域とが導通状態となった場合には、ドレイン電流は延長ドレイン領域の第２導電型部分、すなわ板状の埋込み層の間を流れるため、オン抵抗の低減を図って延長ドレイン領域を深く形成した場合でも、各埋込み層の下端部を同様に深く形成することにより耐圧特性を高められるようになる。その結果、ドレイン−ソース間の電流経路を狭めることなく延長ドレイン領域の抵抗成分を下げられるので、オン抵抗をさらに低減することができる。
【００１８】
第１の半導体装置において、各埋込み層は半導体領域と電気的に接続されていることが好ましい。
【００１９】
このようにすると、延長ドレイン領域と半導体基板との間で逆バイアス電圧が印加される際に、延長ドレイン領域と各埋込み層との接合部から空乏層が確実に拡がるため、ＭＯＳ型トランジスタの高耐圧特性が向上する。
【００２０】
本発明に係る第２の半導体装置は、第１導電型の半導体領域の上部にチャネル領域を挟んで形成された第２導電型の延長ドレイン領域及び第２導電型のソース領域を備え、延長ドレイン領域は、半導体領域の主面の面内に互いに間隔をおいたアレイ状に配置され且つ深さ方向にそれぞれ柱状に延びる第１導電型の不純物層からなる複数の埋込み層を有し、各埋込み層は延長ドレイン領域の下部にまで達するように形成されている。
【００２１】
第２の半導体装置によると、延長ドレイン領域は、半導体領域の主面の面内に互いに間隔をおいたアレイ状に配置され且つ深さ方向にそれぞれ柱状に延びる第１導電型の不純物層からなる複数の埋込み層を有しており、各埋込み層は延長ドレイン領域の下部にまで達するように深く形成されている。従って、延長ドレイン領域とソース領域とが導通状態となった場合には、第１導電型の埋め込み層が深さ方向に柱状に形成されていることから、ドレイン電流は延長ドレイン領域の第２導電型の部分、すなわち柱状の埋込み層の間を流れるため、ドレイン−ソース間の電流経路を広く確保することができるようになる。その結果、延長ドレイン領域の抵抗成分が低減されるので、オン抵抗を一層低減することができる。
【００２２】
本発明に係る第３の半導体装置は、第１導電型の半導体領域の上部にチャネル領域を挟んで形成された第２導電型の延長ドレイン領域及び第２導電型のソース領域を備え、延長ドレイン領域は、半導体領域の主面の面内方向及び深さ方向に互いに間隔をおいたドット状の第１導電型の不純物層からなる複数の埋込み層を有し、埋込み層は延長ドレイン領域の下部にまで形成されている。
【００２３】
第３の半導体装置によると、延長ドレイン領域は、半導体領域の主面の面内方向及び深さ方向に互いに間隔をおいたドット状の第１導電型の不純物層からなる複数の埋込み層を有しており、埋込み層は延長ドレイン領域の下部にまで形成されている。このため、延長ドレイン領域とソース領域とが導通状態となった場合には、ドレイン電流は延長ドレイン領域におけるドット状の各埋込み層の間を流れるので、ドレイン−ソース間の電流経路は板状及び柱状の場合と比べてさらに広く確保することができるようになる。その結果、延長ドレイン領域の抵抗成分がさらに低減されるので、オン抵抗をより一層低減することができる。
【００２４】
本発明に係る第１〜第３の半導体装置において、半導体領域は基板からなることが好ましい。
【００２５】
また、半導体領域はエピタキシャル成長により形成されていることが好ましい。このようにすると、延長ドレイン領域の深さ方向の不純物濃度が一定となるため、延長ドレイン領域と半導体基板とに逆バイアス電圧を印加されたときに、空乏層の伸びが延長ドレイン領域内で均一となるので、高耐圧特性の安定化を図ることができる。
【００２６】
本発明に係る第１〜第３の半導体装置において、各埋込み層は、延長ドレイン領域の上部よりも下部の方が加速エネルギーが大きいイオン注入法によって形成されていることが好ましい。
【００２７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２８】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係る高耐圧型のＭＯＳトランジスタからなる半導体装置の断面構成及び平面構成をそれぞれ示している。
【００２９】
図１（ａ）に示すように、ｐ型の不純物濃度が約１×１０１４／ｃｍ３  〜約３×１０１４／ｃｍ３  であるシリコン（Ｓｉ）からなる半導体基板１００の上部には、互いに間隔をおいたｎ型の延長ドレイン領域１０１及びｎ型のソース領域１０２が形成されている。延長ドレイン領域１０１の上部には、絶縁膜１０９に貫通して形成されたドレイン電極１１０と電気的に接続されるｎ＋  型のドレインコンタクト部１１１が形成されている。
【００３０】
延長ドレイン領域１０１には、図１（ａ）の断面図及び図１（ｂ）の平面図に示すように、ｐ型の複数の埋込み層１０３が、それぞれソース領域に向かってストライプ状に延びると共に、半導体基板１００の深さ方向には板状に延びるように形成されている。その上、各埋込み層１０３の下部は、延長ドレイン領域１０１の下部にまで十分に達するように深く形成されている。なお、図１（ｂ）においては、半導体基板１００を覆う絶縁膜１０９は省略している。
【００３１】
ここで、図２（ａ）に図１（ｂ）のＩＩａ−ＩＩａ線における断面構成を示し、図２（ｂ）に図１（ｂ）のＩＩｂ−ＩＩｂ線における断面構成を示す。
【００３２】
また、各埋込み層１０３は半導体基板１００と電気的に接続されているか又は電気的に浮遊状態にある。なお、各埋込み層１０８を半導体基板１００と電気的に接続されている場合には、延長ドレイン領域１０１と半導体基板１００との間に逆バイアス電圧が印加されたときに、延長ドレイン領域１０１と各埋込み層１０３との接合部から空乏層が確実に拡がるため、ＭＯＳ型トランジスタの高耐圧特性が向上する。
【００３３】
半導体基板１００の上部におけるソース領域１０２に対して延長ドレイン領域１０１の反対側の領域には、ソース領域１０２と隣接するようにｐ＋＋型の基板コンタクト領域１０４が形成されている。基板コンタクト領域１０４は半導体基板１００と電気的に接続されている。
【００３４】
ソース領域１０２及び基板コンタクト領域１０４は、共に絶縁膜１０９を貫通して形成されたソース電極１１２と電気的に接続されており、これにより、ソース領域１１２は半導体基板１００と同電位になる。
【００３５】
半導体基板１００上における延長ドレイン領域１０１とソース領域１０２との間にはゲート絶縁膜１０６を介してゲート電極１０７が形成されている。これにより、半導体基板１００におけるゲート電極１０７の下側の領域はチャネル領域１０８となる。
【００３６】
ソース領域１０２及び基板コンタクト領域１０４は、ｐ型の不純物濃度が半導体基板１００よりも高いｐ＋  型のアンチパンチスルー領域１０５によって囲まれている。このため、延長ドレイン領域１０１からチャネル領域１０８に広がる空乏層は、その広がりがアンチパンチスルー領域１０５によって抑制されるため、いわゆるパンチスルー現象を阻止できる。
【００３７】
このように、第１の実施形態に係る半導体装置は、ｎ型の延長ドレイン領域１０１の内部に、ｐ型の複数の埋め込み層１０３をそれぞれソース領域に向かって面内ストライプ状に配置し且つそれぞれ深さ方向に板状に延びるように形成している。さらに、各埋込み層１０３の下部を延長ドレイン領域１０１の下部にまで十分に達するように深く形成している。従って、オン抵抗の低減を図るために、延長ドレイン領域１０１をさらに深く形成した場合であっても、各埋込み層１０３をも同様に深く形成することにより、延長ドレイン領域１０１を完全に空乏化させることが可能となる。
【００３８】
また、延長ドレイン領域１０１とソース領域１０２とが導通状態とされた場合には、ドレイン電流は、延長ドレイン領域１０１の深さ方向にそれぞれ延びるように設けられ板状の埋込み層１０３同士の間を流れる。このとき、オン抵抗の低減を図るために、延長ドレイン領域１０１をさらに深く形成した場合であっても、各埋込み層１０３をも同様に深く形成することにより高耐圧特性を得られるようになる。このため、ドレイン−ソース間の電流経路を狭めることなく、延長ドレイン領域１０１の抵抗成分を下げられるので、オン抵抗をさらに低減することができる。
【００３９】
従って、第１の実施形態に係る半導体装置によると、高耐圧を確保しつつ、オン抵抗を確実に低減することができる。
【００４０】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４１】
図３（ａ）及び図３（ｂ）は本発明の第２の実施形態に係る高耐圧型のＭＯＳトランジスタからなる半導体装置の断面構成及び平面構成をそれぞれ示している。図３（ａ）及び図３（ｂ）において、図１（ａ）及び図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４２】
図３（ａ）及び図３（ｂ）に示すように、第２の実施形態に係る延長ドレイン領域１０１には、ｐ型の複数の埋込み層１０３が、半導体基板１００の基板面内においては互いに間隔をおいたアレイ状に配置され、且つ、半導体基板１００の深さ方向にはそれぞれ柱状に延びるように形成されている。その上、各埋込み層１０３の下端部は、延長ドレイン領域１０１の下部にまで十分に達するように深く形成されている。なお、図３（ｂ）においても、半導体基板１００を覆う絶縁膜１０９は省略している。
【００４３】
ここで、図４（ａ）に図３（ｂ）のＩＶａ−ＩＶａ線における断面構成を示し、図４（ｂ）に図３（ｂ）のＩＶｂ−ＩＶｂ線における断面構成を示し、図５に図３（ｂ）のＶ−Ｖ線における断面構成を示す。
【００４４】
このように、第２の実施形態に係る半導体装置は、ｎ型の延長ドレイン領域１０１に、ｐ型の複数の埋め込み層１０３を基板面内でアレイ状に配置し且つ深さ方向にそれぞれ柱状に延びるように形成する。さらに、各埋込み層１０３の下端部を延長ドレイン領域１０１の下部にまで達するように十分に深く形成している。従って、延長ドレイン領域１０１とソース領域１０２とが導通状態とされた場合には、ドレイン電流は、延長ドレイン領域１０１における柱状の各埋込み層１０３同士の間を流れるため、ドレイン−ソース間の電流経路を比較的に広く確保することができるようになる。その結果、延長ドレイン領域１０１の抵抗成分がさらに低減されるため、オン抵抗を一層低減することができる。
【００４５】
但し、第２の実施形態においては、延長ドレイン領域１０１と半導体基板１００との間に逆バイアス電圧が印加される際に、柱状の埋込み層１０３同士の間に位置するｎ型部分が完全に空乏化するように各埋込み層１０３の間隔を設定することが必要である。
【００４６】
このように、第２の実施形態によると、高耐圧特性の確保とオン抵抗の低減との両立を一層図り易くなる。
【００４７】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００４８】
図６（ａ）及び図６（ｂ）は本発明の第１の実施形態に係る高耐圧型のＭＯＳトランジスタからなる半導体装置の断面構成及び平面構成をそれぞれ示している。図６（ａ）及び図６（ｂ）において、図１（ａ）及び図１（ｂ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００４９】
図６（ａ）及び図６（ｂ）に示すように、第３の実施形態に係る延長ドレイン領域１０１には、ｐ型の複数の埋込み層１０３が、半導体基板１００の面内方向及び深さ方向に互いに間隔をおいたドット状に形成されている。その上、ドット状の埋込み層１０３は、延長ドレイン領域１０１の下部にまで形成されている。なお、図６（ｂ）においても、半導体基板１００を覆う絶縁膜１０９は省略している。
【００５０】
ここで、図７（ａ）に図６（ｂ）のＶＩＩａ−ＶＩＩａ線における断面構成を示し、図７（ｂ）に図６（ｂ）のＶＩＩｂ−ＶＩＩｂ線における断面構成を示し、図８には、図６（ｂ）のＶＩＩＩ−ＶＩＩＩ線における断面構成を示す。
【００５１】
このように、第３の実施形態に係る半導体装置は、ｎ型の延長ドレイン領域１０１に、ｐ型の複数の埋め込み層１０３を基板の面内方向にも深さ方向にもドット状に配置し且つ深さ方向にも十分に深く形成している。従って、延長ドレイン領域１０１とソース領域１０２とが導通状態とされた場合には、ドレイン電流は、延長ドレイン領域１０１におけるドット状の各埋込み層１０３同士の間を流れるため、ドレイン−ソース間の電流経路をさらに広く確保することができるようになり、その結果、延長ドレイン領域１０１の抵抗成分がさらに減少して、オン抵抗をより一層低減することができる。
【００５２】
但し、第３の実施形態においては、延長ドレイン領域１０１と半導体基板１００との間に逆バイアス電圧が印加された際に、ドット状の埋込み層１０３同士の間に位置するｎ型部分が完全に空乏化するように各埋込み層１０３の間隔を設定することが必要である。
【００５３】
このように、第３の実施形態によると、高耐圧特性の確保とオン抵抗の低減との両立をより一層達成し易くなる。
【００５４】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００５５】
図９は本発明の第４の実施形態に係る高耐圧型のＭＯＳトランジスタからなる半導体装置の断面構成を示している。図９において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５６】
第４の実施形態に係る半導体装置においては、ｎ型の延長ドレイン領域１０１をエピタキシャル成長してなるエピタキシャル層１２０に形成することを特徴とする。
【００５７】
従って、図９に示すように、エピタキシャル層１２０におけるソース領域１０２及び基板コンタクト領域１０４の下側を覆うｐ＋  型のアンチパンチスルー領域１０５、並びにｐ−  型のチャネル領域１０８を含むアンチパンチスルー領域１０５の下側部分は、ｐ型の不純物イオンをイオン注入法により形成する。
【００５８】
ここで、第４の実施形態に係る延長ドレイン領域１０１内の複数の埋込み層１０３は、第１の実施形態と同様の、基板面内ではストライプ状で且つ深さ方向には板状の形状としている。
【００５９】
第４の実施形態においては、ｎ型の延長ドレイン領域１０１がエピタキシャル層１２０により構成されているため、深さ方向の濃度が一定となるので、延長ドレイン領域１０１とエピタキシャル層１２０との間で逆バイアス電圧が印加される場合には、空乏層の伸びが延長ドレイン領域１０１内で均一となり、高耐圧特性が安定する。
【００６０】
図１０は第４の実施形態に係る板状の埋込み層１０３を、第２の実施形態のように、基板面内ではアレイ状で且つ深さ方向には柱状としている。
【００６１】
また、図１１は第４の実施形態に係る板状の埋込み層１０３を、第３の実施形態のように、基板面内及び深さ方向にドット状としている。
【００６２】
いずれの場合も、延長ドレイン領域１０１とエピタキシャル層１２０との間で逆バイアス電圧が印加されると、空乏層の伸びが延長ドレイン領域１０１内で均一となるため、高耐圧特性がより安定する。
【００６３】
なお、第１〜第４の各実施形態及びその変形例においては、各埋込み層１０３は、数ＭｅＶの加速エネルギーを付与可能な高エネルギーイオン注入法により形成することが好ましい。
【００６４】
さらには、各埋込み層１０３は、延長ドレイン領域１０１の上部よりも下部の方が加速エネルギーが大きいイオン注入法によって形成されることが好ましい。
【００６５】
【発明の効果】
本発明に係る半導体装置によると、延長ドレイン領域におけるドレイン電流の流域面積が拡大するため、延長ドレイン領域における抵抗値を下げられるので、高耐圧特性を確保しつつ、オン抵抗を確実に低減することができる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は（ｂ）のＩａ−Ｉａ線における断面図であり、（ｂ）は絶縁膜を除去した状態の平面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示し、（ａ）は図１（ｂ）のＩＩａ−ＩＩａ線における断面図であり、（ｂ）は図１（ｂ）のＩＩｂ−ＩＩｂ線における断面図である。
【図３】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は（ｂ）のＩＩＩａ−ＩＩＩａ線における断面図であり、（ｂ）は絶縁膜を除去した状態の平面図である。
【図４】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示し、（ａ）は図３（ｂ）のＩＶａ−ＩＶａ線における断面図であり、（ｂ）は図３（ｂ）のＩＶｂ−ＩＶｂ線における断面図である。
【図５】本発明の第２の実施形態に係る半導体装置であって、図３（ｂ）のＶ−Ｖ線における断面図である。
【図６】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は（ｂ）のＶＩａ−ＶＩａ線における断面図であり、（ｂ）は絶縁膜を除去した状態の平面図である。
【図７】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置を示し、（ａ）は図６（ｂ）のＶＩＩａ−ＶＩＩａ線における断面図であり、（ｂ）は図６（ｂ）のＶＩＩｂ−ＶＩＩｂ線における断面図である。
【図８】本発明の第３の実施形態に係る半導体装置であって、図６（ｂ）のＶＩＩＩ−ＶＩＩＩ線における断面図である。
【図９】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図１０】本発明の第４の実施形態の一変形例に係る半導体装置を示す断面図である。
【図１１】本発明の第４の実施形態の他の変形例に係る半導体装置を示す断面図である。
【図１２】（ａ）及び（ｂ）は従来の高耐圧ＭＯＳ型トランジスタを示し、（ａ）は（ｂ）のＸＩＩａ−ＸＩＩａ線における断面図であり、（ｂ）は絶縁膜を除去した状態の平面図である。
【図１３】（ａ）及び（ｂ）は従来の高耐圧ＭＯＳ型トランジスタを示し、（ａ）は図１２（ｂ）のＸＩＩＩａ−ＸＩＩＩａ線における断面図であり、（ｂ）は延長ドレイン領域に高電圧が印加された際の空乏層が拡がる状態を模式的に示す断面図である。
【符号の説明】
１００      半導体基板
１０１      延長ドレイン領域
１０２      ソース領域
１０３      埋込み層
１０４      基板コンタクト領域
１０５      アンチパンチスルー領域
１０６      ゲート絶縁膜
１０７      ゲート電極
１０８      チャネル領域
１０９      絶縁膜
１１０      ドレイン電極
１１１      ドレインコンタクト部
１１２      ソース電極
１２０      エピタキシャル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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