(57)【要約】【課題】集積回路のチップ面積を増大させることなく、静電保護機能を高めることのできる半導体装置を提供する。【解決手段】入力端子２０に過大な正のサージ電圧が加わると、入力端子２０に接続された保護抵抗体の表面の配線層６にサージ電圧が加わり、保護抵抗体（Ｐ型不純物層２）表面の電圧増加とともに抵抗値が増加する。これはサージ電圧のような過大な電圧の印加時、配線層６直下の保護抵抗体（Ｐ型不純物層２）表面から深さ方向に空乏層９が伸び、保護抵抗体の抵抗長方向（Ｐ＋不純物層７からＰ＋不純物層８の方向）に対する断面積が空乏層９により小さくなり抵抗値が増加する。したがって、入力端子２０の過大なサージ電圧に応じて保護抵抗体の抵抗値が増加し、入力端子２０から見た内部回路２９のインピーダンスが増加して内部回路２９へのサージ電流の流入を制限し、内部回路２９の保護機能を高める。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板中に形成された第２導電型の半導体領域の保護抵抗体と、前記保護抵抗体上に形成された絶縁膜と、前記保護抵抗体の入力端子に接続した第１端子および内部回路に接続した第２端子の領域外で前記絶縁膜上に形成された配線層とを備え、前記配線層を前記入力端子に接続し、かつ前記絶縁膜を介して前記保護抵抗体の上を覆ったことを特徴とする半導体装置。
【請求項２】
前記配線層を、保護抵抗体の内部回路に接続した第２端子側の近傍で絶縁膜を介して前記保護抵抗体上の一部のみ覆うように形成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記配線層において、入力端子との接続配線の配線抵抗値を、前記入力端子に接続された保護抵抗体の第１端子と前記入力端子間との接続配線の配線抵抗値よりも小さな値としたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記配線層を、前記入力端子に代えて、接地電位に接続したことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に静電破壊耐圧の向上を図った半導体装置に関するものである。
【０００２】
【従来の技術】
ＥＳＤ（静電気障害；ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）は、通常、半導体装置の梱包や取り付け等の取り扱い時に生じ、そのＥＳＤの源は人体，梱包材料，パッケージ挿入装置等である。半導体装置の入力端子に過大電圧が印加された場合、例えば、人体から発生する静電荷をモデルとする場合、この静電荷の放電は電流ピーク値が数アンペアにもおよぶことになる。このような静電荷による過渡的な高電圧・高電流（サージ電圧・サージ電流）が、半導体装置の内部回路へ伝わり内部回路を破壊させることを防ぐために静電荷を逃がす放電経路を設ける等の保護が必要となる。通常、半導体装置の入出力パッドと内部回路との間にＰＮ接合の順方向特性あるいはブレークダウン特性を利用した保護素子と抵抗体によって構成された保護回路により内部回路への静電荷の伝播を防いでいる。
【０００３】
図６は従来のバイポーラＬＳＩの保護回路の一構成例を示す図である。図６に示す入力保護回路は入力端子からの信号がバイポーラトランジスタのベースに入力される形態の代表的な一例である（例えば、非特許文献１，非特許文献２）。図６において、１０１は入力端子、１０２は入力端子１０１とグランドライン（以下、ＧＮＤという）間に接続された負電荷サージに対するダイオード（以下、−Ｄｉと略記する）、１０３は入力端子１０１と電源ライン（以下、ＶＣＣという）間に接続された正電荷サージに対するダイオード（以下、＋Ｄｉと略記する）、１０４は入力端子１０１と内部回路間に直列接続された抵抗、１０５は保護される内部回路の初段のバイポーラトランジスタ（以下、ＢＩＰＴと略記する）である。この例では内部回路として、エミッタ接地増幅器を示している。
【０００４】
入力端子１０１に正電荷のサージ電圧が印加されると、正のサージ電圧に対し＋Ｄｉ  １０３が順バイアスされ、＋Ｄｉ１０３が順方向動作して静電荷をＶＣＣに放電する。ＶＣＣに放電された電荷はＶＣＣ電位を上昇させ電源保護トランジスタ１０６のスナップバック動作によりＧＮＤに放電される。一方、入力端子１０１に負電荷のサージ電圧が印加されると、負のサージ電圧に対し−Ｄｉ  １０２が順バイアスされ、−Ｄｉ  １０２が順方向動作して静電荷をＧＮＤに放電する。この時、抵抗１０４は内部回路の初段のＢＩＰＴ１０５への静電荷の伝播を抑制する作用を持ち、入力端子１０１からの内部回路のＢＩＰＴ１０５を通じてのＶＣＣ／ＧＮＤへのインピーダンスを高くし、保護ダイオードでの静電荷の放電を強化する。
【０００５】
また、内部回路に対する静電保護効果を大きくするためには、この直列抵抗１０４の抵抗値を大きくするか、あるいは、＋Ｄｉ  １０３，−Ｄｉ  １０２の面積を大きくしてダイオードのオン抵抗を小さくし、保護ダイオードである＋Ｄｉ  １０３，−Ｄｉ  １０２の入力端子１０１からのＶＣＣ／ＧＮＤへのインピーダンスを内部回路のＢＩＰＴ１０５を通じてのＶＣＣ／ＧＮＤへのインピーダンスより小さくすることが望ましい。
【０００６】
【非特許文献１】
柳井  久義、永田  穣  共著、「集積回路工学（２）  回路技術編」、コロナ社、１９７９年、ｐ．１４７
【非特許文献２】
安食  恒雄  著、「半導体デバイスの信頼性技術」、日科技連、１９８８年、ｐ．２８２
【０００７】
【発明が解決しようとする課題】
しかしながら、前述した抵抗１０４の抵抗値を大きくすることによる素子面積の増大と保護ダイオード１０２，１０３の面積の増大は、近年の機器の小型化・高速化などによる半導体装置のデザインルール縮小による微細化と半導体装置の高速化の要求に反し、保護回路の面積が増大することによって集積回路のチップ面積を増大することになる。また、保護ダイオード１０２，１０３の面積の増大による寄生容量の増加および抵抗１０４の抵抗値の増加は、信号の伝播速度の低下を招くために、静電保護機能を大きくすることが難しくなっている。
【０００８】
さらに、半導体装置に集積化される半導体素子は微細化が進められており、その一種であるＭＯＳトランジスタにおいては、ゲート酸化膜が薄膜化されており、過大なサージ電荷に対する耐量が低下している。微細化したデバイスに従来の静電保護回路を使用した場合には、静電保護回路が動作する前に内部回路のデバイスが静電荷により破壊するというも問題も起こり得る。
【０００９】
本発明は、内部回路への静電荷の伝播を抑えるために、直列抵抗の抵抗値を大きくすることと保護ダイオードの面積を大きくすることにより、チップ面積の増大や信号伝播の遅延という重大な欠点を有する前記従来技術の問題を解決することに指向するものであり、集積回路のチップ面積を増大させることなく、静電保護機能を高めることのできる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明に係る請求項１に記載の半導体装置は、第１導電型の半導体基板中に形成された第２導電型の半導体領域の保護抵抗体と、保護抵抗体上に形成された絶縁膜と、保護抵抗体の入力端子に接続した第１端子および内部回路に接続した第２端子の領域外で絶縁膜上に形成された配線層とを備え、配線層を入力端子に接続し、かつ絶縁膜を介して保護抵抗体の上を覆った構成によって、入力端子に過大なサージ電圧が印加された場合、保護抵抗体上部の配線層に過大なサージ電圧が印加され、この電圧差により、保護抵抗体に空乏層が形成され、保護抵抗体の電流経路が空乏層により狭められ抵抗値を増大させ、内部回路への過渡的な過大なサージ電流を制限し、静電荷の放電保護を強化できる。
【００１１】
また、請求項２に記載の半導体装置は、請求項１の半導体装置において、前記配線層を、保護抵抗体の内部回路に接続した第２端子側の近傍で絶縁膜を介して保護抵抗体上の一部のみ覆うように形成した構成によって、入力端子に過大なサージ電圧が印加された場合、保護抵抗体を流れる過渡電流により生じる電位降下により、保護抵抗体上部の配線層に印加されるサージ電圧とこの配線層直下の保護抵抗体領域との間に電位差が生じ、この電位差により保護抵抗体の表面に空乏層が形成され、保護抵抗体の電流経路が空乏層により狭められ、保護抵抗体の抵抗値を増大させて、内部回路への過渡的な過大なサージ電流を制限することができる。
【００１２】
また、請求項３に記載の半導体装置は、請求項１，２の半導体装置において、前記配線層の入力端子との接続配線の配線抵抗値を、入力端子に接続された保護抵抗体の第１端子と入力端子間との接続配線の配線抵抗値よりも小さな値とした構成によって、入力端子に過大なサージ電圧が印加された場合、配線抵抗値の差により保護抵抗体の第１端子に印加される電位上昇を絶縁膜上の配線層に印加される電位上昇よりも遅らせることができ、保護抵抗体と絶縁膜上の配線層間に電位差を確保し保護抵抗体の抵抗値増加の機能を高め、過大なサージ電圧の入力時のみ内部回路への過大なサージ電流の流入を防ぎ、静電荷の放電保護を強化できる。
【００１３】
また、請求項４に記載の半導体装置は、請求項１の半導体装置において、前記配線層を、入力端子に代えて、接地電位に接続した構成によって、入力端子に過大なサージ電圧が印加された場合、保護抵抗体に過大なサージ電圧が印加されＧＮＤに接続された保護抵抗体上の配線層との電位差により、保護抵抗体に空乏層が形成され、保護抵抗体の電流経路が空乏層により狭められ抵抗値を増大させることができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明における各実施の形態について詳細に説明する。図１は本発明の実施の形態１における半導体装置の保護抵抗体部分の概略構成を示す断面図である。本実施の形態１の半導体装置は、図１に示すように、例えば第１導電型としてＮ型不純物層の半導体基板１の表面に保護抵抗体となる第２導電型のＰ型不純物層２を形成し、その中に入力端子２０と接続する高濃度のＰ＋型不純物層７と内部回路２９と接続する高濃度のＰ＋型不純物層８を形成し、半導体基板１上にシリコン酸化絶縁膜３と入力端子２０および内部回路２９への接続孔を開口した後、配線層４，５を形成する。この時、保護抵抗体となるＰ型不純物層２の上部にも配線層６を形成し、この配線層６が入力端子２０に接続され構成されている。また、配線層４は入力端子２０に接続され、配線層５は内部回路２９に接続されている。
【００１５】
なお、本実施の形態１の場合、半導体基板１の濃度は１．０×１０１５／ｃｍ３程度、シリコン酸化絶縁膜３の膜厚は４００〜５００ｎｍ程度、Ｐ型不純物層２は表面濃度が３．０×１０１７／ｃｍ３程度、接合深さが１．５μｍ程度である。
【００１６】
このような構成において、入力端子２０に過大な正のサージ電圧が加わると、入力端子２０に接続された保護抵抗体の表面の配線層６に入力端子２０の過大なサージ電圧が加わり、保護抵抗体（Ｐ型不純物層２）の特性は図２に示すように保護抵抗体表面の電圧増加とともに抵抗値が増加することになる。これはサージ電圧のような過大な電圧が印加された時、配線層６直下の保護抵抗体（Ｐ型不純物層２）表面から深さ方向に空乏層９が伸び、保護抵抗体（Ｐ型不純物層２）の抵抗長方向（入力端子２０と接続のＰ＋不純物層７から内部回路２９と接続のＰ＋不純物層８の方向）に対する断面積が空乏層９により小さくなり抵抗値が増加する。
【００１７】
したがって、本実施の形態１においては、入力端子２０の過大なサージ電圧に応じて保護抵抗体の抵抗値が増加し、入力端子２０から見た内部回路２９のインピーダンスが増加して内部回路２９へのサージ電流の流入を制限し、内部回路２９の保護機能を高めることができる。
【００１８】
また、本実施の形態１の半導体装置は、従来の保護抵抗体（Ｐ型不純物層２）上に配線層６を形成するだけであり、抵抗値を増加させるために抵抗面積を大きくする必要もなく、かつ、特別な製造工程を追加する必要がない。さらに、過大なサージ電圧が印加されていない通常の状態においては、保護抵抗体と上部配線層間の電位差が小さくなり、保護抵抗体の抵抗値はほとんど変化しない。そのため、内部回路２９の電気的特性に悪影響を与えずに、過大なサージ電圧の入力時のみ、過大なサージ電流が内部回路２９へ流入することを防ぐことができる。
【００１９】
図３は本発明の実施の形態２における半導体装置の保護抵抗体部分の概略構成を示す断面図である。図３に示す本実施の形態２の構成は、前述の実施の形態１で説明した図１とほぼ同様の構成であり、また、図１において説明した構成部材に対応し同等の機能のものには同一の符号を付す。本実施の形態２における半導体装置は、保護抵抗体となるＰ型不純物層２の上部の配線層６を、内部回路２９に接続されている端子側の一部のみを覆うように形成する。
【００２０】
このような構成の本実施の形態２において、入力端子２０に過大な正のサージ電圧が加わると、入力端子２０に接続された保護抵抗体（Ｐ型不純物層２）上の配線層６に入力端子２０の過大なサージ電圧が加わる。一方、入力端子２０から内部回路２９に向けて過電流が保護抵抗体（Ｐ型不純物層２）を流れる時、配線層６で覆われていない領域の抵抗値によって電位降下が生じる。この電位降下により配線層６に印加されるサージ電圧と配線層６直下の保護抵抗体（Ｐ型不純物層２）との間に電位差が生じ、この電位差により保護抵抗体（Ｐ型不純物層２）表面から深さ方向に空乏層９が伸び、保護抵抗体（Ｐ型不純物層２）の抵抗長方向（入力端子２０と接続のＰ＋不純物層７から内部回路２９と接続のＰ＋不純物層８の方向）に対する断面積が小さくなり抵抗値が増加する。流れる電流が大きいほど電位降下も大きくなり、その電圧による空乏層９も大きく広がることから、抵抗値の増加量も大きくなる。
【００２１】
したがって、内部回路２９へのサージ電流の流入を制限し、内部回路２９の保護機能を高めることができる。また、本実施の形態２の半導体装置は、従来の保護抵抗体の上に配線層６を形成するだけであり、抵抗値を増加させるために抵抗面積を大きくする必要もなく、かつ、特別な製造工程を追加する必要がない。さらに、過大なサージ電圧が印加されていない通常の状態においては、保護抵抗体と上部配線層間の電位差が小さくなり、保護抵抗体の抵抗値はほとんど変化しないことから、内部回路２９の電気的特性に影響を与えることなく、過大なサージ電圧の入力時のみ、過大なサージ電流が内部回路２９へ流入することを防ぐことができる。
【００２２】
図４は本発明の実施の形態３における半導体装置の保護抵抗体部分の概略構成を示す断面図である。図４に示すように、Ｐ型不純物層の半導体基板１１の表面に保護抵抗体となるＮ型不純物層１２を形成し、その中に入力端子２０と接続する高濃度のＮ＋型不純物層１７と内部回路２９と接続する高濃度のＮ＋型不純物層１８を形成し、半導体基板１１上にシリコン酸化絶縁膜１３と入力端子２０および内部回路２９への接続孔を開口した後、配線層１４，１５を形成する。この時、保護抵抗体となるＮ型不純物層１２の上部にも配線層１６を形成し、この配線層１６がＧＮＤに接続されている。また、配線層１４は入力端子２０に接続され、配線層１５は内部回路２９に接続されている。
【００２３】
このような構成において、入力端子２０に過大な正のサージ電圧が加わると配線層１６直下の保護抵抗体（Ｎ型不純物層１２）と配線層１６との間に電位差が生じ、保護抵抗体（Ｎ型不純物層１２）に対し表面から負電圧が印加される。そのため、深さ方向に空乏層１９が伸び、保護抵抗体（Ｎ型不純物層１２）の抵抗長方向（入力端子２０と接続のＮ＋不純物層１７から内部回路２９と接続のＮ＋不純物層１８の方向）に対する断面積が小さくなり抵抗値が増加する。
【００２４】
したがって、本実施の形態３において、入力端子２０の過大なサージ電圧に応じて抵抗値が増加し、入力端子２０から見た内部回路２９のインピーダンスが増加し内部回路２９へのサージ電流の流入を制限し、内部回路２９の保護機能を高めることができる。
【００２５】
また、本実施の形態３の半導体装置は、従来の保護抵抗体（Ｎ型不純物層１２）上に配線層１６を形成するだけであり、抵抗値を増加させるために抵抗面積を大きくする必要もなく、かつ、特別な製造工程を追加する必要がない。さらに、過大なサージ電圧が印加されていない通常の状態においては、保護抵抗体と上部配線層間の電位差は小さく、抵抗値はほとんど変化せず、回路特性に影響を与えることなく、過大なサージ電圧の入力時のみ内部回路への過大なサージ電流の流入を防ぐことができる。
【００２６】
図５は本発明の実施の形態４における半導体装置の概略レイアウトを示す平面図である。図５において、２０は入力端子、２１は入力端子２０とＧＮＤ間に接続された負電荷サージに対するダイオード、２２は入力端子２０とＶＣＣ間に接続された正電荷サージに対するダイオード、２３は入力端子２０と内部回路（図示せず）間に直列接続された保護抵抗体２３を示し、本実施の形態４の半導体装置では、保護抵抗体２３表面を覆う配線層２６と入力端子２０からの配線距離を、保護抵抗体２３の入力端子（配線層２４）と入力端子２０からの配線距離よりも短くし配線抵抗値が小さくなるように構成する。
【００２７】
このような構成において、入力端子２０に過大な正のサージ電圧が加わると、入力端子２０に接続された保護抵抗体２３表面の配線層２６には、入力端子２０からの過大なサージ電圧が、保護抵抗体２３の入力端子（配線層２４）に印加されるより速く印加され、前述したようにサージ電圧によって空乏層が形成され、保護抵抗体２３の抵抗値がこの空乏層により増加することになる。
【００２８】
したがって、本実施の形態４においては、入力端子２０に過大なサージ電圧が加わった時、保護抵抗体２３を通して内部回路にサージ電流が流入する前に保護抵抗体２３の抵抗値を増加させることができ、内部回路へのサージ電流の流入を制限し、内部回路の保護機能を高めることができる。
【００２９】
【発明の効果】
以上説明したように、本発明によれば、入力端子と内部回路間に直列に接続された保護抵抗体上の絶縁膜上に、入力端子と接続された配線層、またはＧＮＤと接続された配線層を形成して、入力端子に過大なサージ電圧が加わった時のみ保護抵抗体の抵抗値が増加して、内部回路へのサージ電流の流入を制限し、内部回路の保護機能を高めることができ、抵抗面積を増やすことなく、かつ特別な製造工程を追加する必要もない優れた半導体装置を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の保護抵抗体部分の概略構成を示す断面図
【図２】保護抵抗体表面の電圧と抵抗値の関係を示す図
【図３】本発明の実施の形態２における半導体装置の保護抵抗体部分の概略構成を示す断面図
【図４】本発明の実施の形態３における半導体装置の保護抵抗体部分の概略構成を示す断面図
【図５】本発明の実施の形態４における半導体装置の概略レイアウトを示す平面図
【図６】従来のバイポーラＬＳＩの保護回路の一構成例を示す図
【符号の説明】
１  Ｎ型不純物の半導体基板
２，２３  Ｐ型不純物層（保護抵抗体）
３，１３  シリコン酸化絶縁膜
４，５，６，１４，１５，１６，２４，２５，２６  配線層
７，８  Ｐ＋不純物層
９，１９  空乏層
１１  Ｐ型不純物の半導体基板
１２  Ｎ型不純物層（保護抵抗体）
１７，１８  Ｎ＋不純物層
２０，１０１  入力端子
２１，１０２  負電荷サージダイオード
２２，１０３  正電荷サージダイオード
２９  内部回路
１０４  抵抗
１０５  バイポーラトランジスタ（ＢＩＰＴ）
１０６  電源保護トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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