(57)【要約】　【課題】　ＣＭＯＳイメージセンサ及びその製造方法を提供する。【解決手段】　このセンサは、半導体基板の所定の領域に配置された浮遊拡散領域及びフォトダイオード領域、そして浮遊拡散領域上に配置されたソースプラグを含む。これに加えて、このセンサは、トランジスタのゲート電極で使用されるゲート導電膜パターンをさらに具備し、ゲート導電膜パターンとソースプラグは厚さ及び造成物質で同一である。望ましくは、ソースプラグ及びゲート導電膜パターンは不純物を含む多結晶シリコンからなる。その製造方法は、半導体基板上に、半導体基板の所定の領域を露出させる開口部を有するゲート絶縁膜パターンを形成した後に、その上部に開口部を通過するゲート導電膜パターンを形成する段階を含む。【選択図】　図８ 
2004080030.tif 000002
【特許請求の範囲】
【請求項１】
　リセットトランジスタ及び選択トランジスタを具備するＣＭＯＳイメージセンサの製造方法において、
　半導体基板上にゲート絶縁膜を形成する段階と、
　前記ゲート絶縁膜をパターニングして、所定の領域で前記半導体基板を露出させる開口部を有するゲート絶縁膜パターンを形成する段階と、
　前記ゲート絶縁膜パターンを含む半導体基板上にゲート導電膜を形成する段階と、
　前記ゲート導電膜をパターニングして複数個のゲート導電膜パターンを形成する段階とを含み、前記ゲート導電膜パターンのうちから一つは前記開口部を通過することを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項２】
　前記ゲート導電膜を形成する段階は前記開口部の下の前記半導体基板内に浮遊拡散領域をさらに形成するように実施することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項３】
　前記ゲート導電膜は不純物を含む多結晶シリコンで形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項４】
　前記不純物を含む多結晶シリコンを形成する段階は拡散、イオン注入及びインシチュドーピングのうちから選択された少なくとも一つの技術を使用することを特徴とする請求項３に記載のＣＭＯＳイメージセンサの製造方法。
【請求項５】
　前記多結晶シリコンに含まれた不純物はＮ型の不純物で形成することを特徴とする請求項３に記載のＣＭＯＳイメージセンサの製造方法。
【請求項６】
　前記ゲート絶縁膜はシリコン酸化膜で形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項７】
　前記ゲート絶縁膜は順次に積層されたシリコン酸化膜及び上部絶縁膜で形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
　前記上部絶縁膜はシリコン酸化膜に対してエッチング選択性を有する物質で形成することを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
　前記ゲート導電膜を形成する前に、前記開口部の下の前記半導体基板に前部浮遊散領域を形成する段階をさらに含むことを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
　前記前浮遊拡散領域を形成する段階は拡散、イオン注入及びインシチュドーピングのうちから選択された少なくとも一つの技術を使用することを特徴とする請求項９に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１１】
　前記ゲート導電膜を形成する前に、前記シリコン酸化膜に対してエッチング選択性を有するエッチングレシピを使用して前記上部絶縁膜を除去する段階をさらに含むことを特徴とする請求項７に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１２】
　前記開口部を通過する前記ゲート導電膜パターンは前記浮遊拡散領域に直接接触するように形成されることを特徴とする請求項２に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１３】
　前記ゲート導電膜をパターニングする段階は前記ゲート導電膜パターンが前記リセットトランジスタ及び前記選択トランジスタのゲートを構成するように実施されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１４】
　前記ゲート導電膜パターンを形成した後に、
　前記浮遊拡散領域に隣接する前記半導体基板にフォトダイオード領域を形成する段階と、
　前記選択トランジスタ及び前記リセットトランジスタ各々のソース／ドレイン領域を形成する段階と、
　前記リセット及び選択トランジスタの各ゲート及び各ソース／ドレインに接続する配線を形成する段階とをさらに含むことを特徴とする請求項１３に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１５】
　前記開口部を通過する前記ゲート導電膜パターンは前記選択トランジスタのゲートを構成することを特徴とする請求項１３に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１６】
　前記配線を形成する段階は前記開口部を通過する前記ゲート導電膜パターンと前記選択トランジスタのゲートを電気的に連結させることを特徴とする請求項１４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１７】
　リセットトランジスタ及び選択トランジスタを具備するＣＭＯＳイメージセンサにおいて、
　第１導電型の半導体基板と、
　前記半導体基板の所定の領域に配置された第２導電型の浮遊拡散領域と、
　前記浮遊拡散領域に隣接し、前記半導体基板に配置されたフォトダイオード領域と、
　前記浮遊拡散領域に直接接触するソースプラグとを含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項１８】
　前記ソースプラグは不純物を含む多結晶シリコンであることを特徴とする請求項１７に記載のＣＭＯＳイメージセンサ。
【請求項１９】
　前記リセットトランジスタ及び前記選択トランジスタの各ゲート電極で使用されるゲート導電膜パターンをさらに含むことを特徴とする請求項１７に記載のＣＭＯＳイメージセンサ。
【請求項２０】
　前記ゲート導電膜パターン及び前記ソースプラグは同一の厚さを有し、同一の導電型の不純物を含む多結晶シリコンからなることを特徴とする請求項１９に記載のＣＭＯＳイメージセンサ。
【請求項２１】
　前記ソースプラグと前記選択トランジスタのゲート電極で使用される前記ゲート導電膜パターンとを連結する配線をさらに具備することを特徴とする請求項１９に記載のＣＭＯＳイメージセンサ。
【請求項２２】
　前記フォトダイオード領域は前記Ｎ型の不純物を含むことを特徴とする請求項１７に記載のＣＭＯＳイメージセンサ。
【請求項２３】
　前記ゲート導電膜パターン及び前記半導体基板の間に配置されるゲート絶縁膜パターンをさらに含むことを特徴とする請求項１９に記載のＣＭＯＳイメージセンサ。
【請求項２４】
　前記ゲート絶縁膜パターンは前記浮遊拡散領域を露出させる開口部を具備し、前記ソースプラグは前記開口部を通じて前記浮遊拡散領域に直接接触することを特徴とする請求項２３に記載のＣＭＯＳイメージセンサ。
【請求項２５】
　前記選択トランジスタのソースに連結されるドレインを具備する接近トランジスタをさらに含むことを特徴とする請求項１７に記載のＣＭＯＳイメージセンサ。
【請求項２６】
　前記ゲート導電膜パターンは前記接近トランジスタのゲート電極を構成することを特徴とする請求項２５に記載のＣＭＯＳイメージセンサ。
【請求項２７】
　前記フォトダイオード領域は前記浮遊拡散領域から離隔されて形成され、前記ゲート導電膜パターンは前記フォトダイオード領域及び前記浮遊拡散領域の間の半導体基板上に配置され、伝達トランジスタのゲート電極で使用されることを特徴とする請求項１７に記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置及びその製造方法に関するものであり、特に、ＣＭＯＳイメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
　ＣＭＯＳイメージセンサ(ＣＭＯＳ　Ｉｍａｇｅ　Ｃｅｎｓｏｒ)はＣＭＯＳ製造技術を利用して光学的映像を電気的信号に変換させる素子として、ＭＯＳトランジスタを利用して順次に信号を出力するスイッチング方式を採用している。ＣＭＯＳイメージセンサは 、ＣＣＤ(Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ)イメージセンサに比べて駆動方式が簡便であり、ＣＭＯＳ技術を使用するので、製造単価を抑えることができ、電力消費が低いという長所を有している。ＣＣＤイメージセンサは、その製造工程がＣＭＯＳイメージセンサに比べて相対的に難しくて、ＣＭＯＳの場合可能なランダムアクセスが不可能であるという短所がある。１９９０年代の後半及び最近にはＣＭＯＳ工程技術の発達及び信号処理アルゴリズムの改善でＣＭＯＳイメージセンサが有している短所が克服され、選択的にＣＣＤ工程をＣＭＯＳイメージセンサに適用することによって、製品の質を改善している趨勢である。
【０００３】
　このようなＣＭＯＳイメージセンサは、単位画素に含まれたトランジスタの数によって、１トランジスタ構造(１−Ｔｒ　ｓｔｒｕｃｔｕｒｅ)、３トランジスタ構造及び４トランジスタ構造で区分される。前記１トランジスタ構造は高フィルファクター(ｆｉｌｌ−ｆａｃｔｏｒ)を有し、ノイズの大きい短所がある。これによって、最近のＣＭＯＳイメージセンサでは、前記３トランジスタ構造または４トランジスタ構造が一般的に使用される。前記３トランジスタ構造は４トランジスタ構造に比べて製造単価が安くて、フィルファクターが高くて、イメージラギング(ｉｍａｇｅ　ｌａｇｇｉｎｇ)及びブルーミング(ｂｌｏｏｍｉｎｇ)に対する優れた特性を有する。
【０００４】
　図１は背景技術による３トランジスタ構造のＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【０００５】
　図１を参照すると、半導体基板１０の所定の領域に活性領域を限定する素子分離膜２０を形成する。前記活性領域上にはゲート絶縁膜３０で使用されるシリコン酸化膜を形成する。前記ゲート絶縁膜３０を含む半導体基板上にゲート導電膜を形成した後に、これをパターニングして前記活性領域を横切る複数個のゲート導電膜パターン４０を形成する。前記ゲート導電膜パターン４０は３トランジスタ構造のＣＭＯＳイメージセンサを構成するリセットトランジスタ、選択トランジスタ及び接近トランジスタの各ゲート電極を構成する。図１には前記リセットトランジスタのゲート電極で使用されるゲート導電膜パターン４０のみが図示された。
【０００６】
　前記ゲート導電膜パターン４０を形成した後に、前記ゲート導電膜パターン４０の周辺の活性領域に低濃度不純物領域９４を形成する。以後、前記リセットトランジスタのソース領域に隣接した活性領域に、光が入射されるフォトダイオード領域９９を形成する。前記低濃度不純物領域９４及び前記フォトダイオード領域９９を形成した後に、前記ゲート導電膜パターン４０の側壁にスペーサ５０を形成する。前記スペーサ５０をマスクとして使用するイオン注入工程を実施し、前記リセット、選択及び接近トランジスタのソース／ドレインとして使用される高濃度不純物領域９２を形成する。前記高濃度不純物領域９２を形成する段階は、前記リセットトランジスタのソースに連結される浮遊拡散領域９６を共に形成するように実施する。
【０００７】
　前記高濃度不純物領域９２を含む半導体基板上に層間絶縁膜６０を形成した後に、これをパターニングして前記浮遊拡散領域９６、前記高濃度不純物領域９２及び前記ゲート導電膜パターン４０の上部面を露出させる開口部６５を形成する。以後、通常の方法を使用して、前記トランジスタのゲート及びソース／ドレインを連結するプラグ／配線７０を形成する。
【０００８】
　一方、前記浮遊拡散領域９６をイオン注入工程を使用して形成する場合に、イオンが有する運動エネルギーは前記浮遊拡散領域９６に結晶欠陥を誘発する。また、前記開口部６５の形成のためのパターニング工程は、プラズマを使用して前記層間絶縁膜６０を異方性エッチングする段階を含む。これによって、前記開口部６５の形成のためのエッチング工程は、前記浮遊拡散領域９６にエッチング損傷を誘発する。これに加えて、抵抗を減少させるために、通常に実施するシリサイド形成工程は、前記浮遊拡散領域９６を金属物質で汚染させ得る。前記浮遊拡散領域９６はセンサの特性に重要な影響を与えるＣＭＯＳイメージセンサの構成要素である。したがって、ＣＭＯＳイメージセンサの優れた特性のためには、上記した結晶欠陥、エッチング損傷及び金属汚染を最小化することが要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　本発明の課題は、優れた特性の浮遊拡散領域を具備するＣＭＯＳイメージセンサを提供することである。
【００１０】
　本発明の他の課題は、優れた特性の浮遊拡散領域を具備するＣＭＯＳイメージセンサの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
　上述の課題を達成するために、本発明はソースプラグをゲート導電膜パターンで形成したリセットトランジスタ及び選択トランジスタを具備するＣＭＯＳイメージセンサを提供する。このリセットトランジスタ及び選択トランジスタを具備するＣＭＯＳイメージセンサは、第１導電型の半導体基板、前記半導体基板の所定の領域に配置された第２導電型の浮遊拡散領域及び前記浮遊拡散領域に直接接触するソースプラグを含む。前記浮遊拡散領域に隣接する前記半導体基板にはフォトダイオード領域が配置される。
【００１２】
　これに加えて、本発明による前記ＣＭＯＳイメージセンサは前記リセット及び選択トランジスタの各ゲート電極で使用されるゲート導電膜パターンをさらに具備する。この時に、前記ゲート導電膜パターン及び前記ソースプラグは同一の厚さを有し、同一の導電型の不純物を含む多結晶シリコンからなることが望ましい。また、前記ソースプラグと前記選択トランジスタのゲート電極で使用される前記ゲート導電膜パターンは配線を通じて連結することができる。
【００１３】
　前記ソースプラグは不純物を含む多結晶シリコンからなることが望ましい。また、前記フォトダイオード領域は前記第２導電型の不純物を含むことが望ましい。前記ゲート導電膜パターン及び前記半導体基板の間には前記浮遊拡散領域を露出させる開口部を具備するゲート絶縁膜パターンが配置される。この時に、前記ソースプラグは前記ゲート絶縁膜パターンの開口部を通じて前記浮遊拡散領域に直接接触する。
【００１４】
　前記選択トランジスタのソースには接近トランジスタがさらに連結されることもできる。前記接近トランジスタのゲート電極は前記ゲート導電膜パターンで構成されることが望ましい。
【００１５】
　一方、前記フォトダイオード領域は前記浮遊拡散領域から離隔されて形成されることもできる。この時に、前記ゲート導電膜パターンは伝達トランジスタのゲート電極に、前記フォトダイオード領域及び前記浮遊拡散領域の間の前記活性領域上に配置することもできる。
【００１６】
　前記他の課題を達成するために、本発明はゲート導電膜に含まれた不純物を拡散させる方法で浮遊拡散領域を形成するリセットトランジスタ及び選択トランジスタを具備するＣＭＯＳイメージセンサの製造方法を提供する。このリセットトランジスタ及び選択トランジスタを具備するＣＭＯＳイメージセンサの製造方法は、半導体基板上にゲート絶縁膜を形成した後に、前記ゲート絶縁膜をパターニングして所定の領域で前記半導体基板を露出させる開口部を有するゲート絶縁膜パターンを形成する段階を含む。以後、前記ゲート絶縁膜パターンを含む半導体基板上にゲート導電膜を形成し、前記ゲート導電膜をパターニングして複数個のゲート導電膜パターンを形成する。この時に、前記ゲート導電膜パターンのうちから一つは前記開口部を通過するように形成される。
【００１７】
　前記ゲート導電膜を形成する段階は、前記開口部の下の前記半導体基板内に浮遊拡散領域がさらに形成されるように実施する。このために、前記ゲート導電膜パターンは前記浮遊拡散領域に直接接触するように形成される。また、前記ゲート導電膜は不純物を含む多結晶シリコンで形成すことが望ましい。前記不純物を含む多結晶シリコンは拡散、イオン注入及びインシチュドーピング(Ｉｎ−ｓｉｔｕ　ｄｏｐｉｎｇ)のうちから少なくとも一つの技術を使用して成することが望ましい。
【００１８】
　前記ゲート絶縁膜はシリコン酸化膜を形成するか、順次に積層されたシリコン酸化膜及び上部絶縁膜で形成することもできる。この時に、前記上部絶縁膜はシリコン酸化膜に対してエッチング選択性を有する物質で形成することが望ましい。また、前記ゲート導電膜を形成する前に、前記開口部の下の前記半導体基板に前浮遊拡散領域(ｐｒｅ−ｆｌｏａｔｉｎｇ　ｄｉｆｆｕｓｉｏｎ　ｒｅｇｉｏｎ)をさらに形成することもできる。前記前浮遊拡散領域を形成する段階は、拡散、イオン注入及びインシチュドーピングのうちから少なくとも一つの技術を使用する。また、前記ゲート導電膜を形成する前に、前記シリコン酸化膜に対してエッチング選択性を有するエッチングレシピを使用して前記上部絶縁膜を除去することが望ましい。
【００１９】
　前記ゲート導電膜をパターニングする段階は、前記ゲート導電膜パターンが前記リセットトランジスタ及び前記選択トランジスタのゲートを構成するように実施されることが望ましい。一方、前記ゲート導電膜パターンを形成した後に、前記活性領域にフォトダイオード領域を形成し、前記選択及びリセットトランジスタ各々のソース／ドレイン領域を形成し、前記リセット及び選択トランジスタの各ゲート及び各ソース／ドレインに接続する配線を形成する段階をさらに実施する。前記フォトダイオード領域は前記浮遊拡散領域に隣接する前記半導体基板内に形成される。
【００２０】
　前記開口部を通過する前記ゲート導電膜パターンは延長されて、前記選択トランジスタのゲートを構成するか、前記配線形成段階を通じて前記選択トランジスタのゲートに電気的に連結されることもできる。前記配線を通じて連結される場合に、前記開口部を通過する前記ゲート導電膜パターンは前記選択トランジスタまでは延長されない。
【発明の効果】
【００２１】
　本発明によると、ゲート電極の形成のためのゲート導電膜の蒸着工程で、ゲート導電膜に含まれた不純物の拡散現象を利用して浮遊拡散領域を形成する。これによって、イオン注入及び乾式エッチングによる結晶欠陥及びエッチング損傷の問題を予防することができる。その結果、優れた特性の浮遊拡散領域を具備するＣＭＯＳイメージセンサを製造することができる。
【発明を実施するための最良の形態】
【００２２】
　以下、 添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的で、完全になれるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また層が他の層、または基板上にあると言及される場合に、それは他の層、または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。
【００２３】
　図２乃至図８は本発明の第１実施の形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【００２４】
　図２を参照すると、半導体基板１００の所定の領域に活性領域を限定する素子分離膜１１０を形成する。この時に、前記半導体基板１００はＰ型エピタキシャル層が形成されたシリコン基板であり得る。この場合に、前記シリコン基板とＰ型エピタキシャル層の境界には前記Ｐ型エピタキシャル層より高い不純物濃度を有する深いＰウェルを形成することもできる。
【００２５】
　前記活性領域上にゲート絶縁膜１２０を形成する。前記ゲート絶縁膜１２０は前記半導体基板１００の露出した上部面を熱酸化させることによって形成するシリコン酸化膜であることが望ましい。前記ゲート絶縁膜１２０上に、前記ゲート絶縁膜１２０を露出させる開口部５１５を有するフォトレジストパターン５１０を形成する。この時に、前記開口部５１５はＣＭＯＳイメージセンサの浮遊拡散領域が形成される位置を定義する。
【００２６】
　図３を参照すると、前記フォトレジストパターン５１０をエッチングマスクとして使用して前記露出したゲート絶縁膜１２０をエッチングすることによって、前記半導体基板１００の上部面を露出させる開口部を有するゲート絶縁膜パターン１２５を形成する。
【００２７】
　背景技術で説明したように、浮遊拡散領域で発生するエッチング損傷はＣＭＯＳイメージセンサの特性を劣化させる原因になる。したがって、このような背景技術での問題点を防止するために、前記ゲート絶縁膜１２０をエッチングする段階は、湿式エッチングの方法で実施することが望ましい。一方、後続工程でエッチング損傷を治癒する追加的な段階が実施される場合に、前記ゲート絶縁膜１２０をエッチングする段階は、乾式エッチングの方法で実施されることもできる。この時に、前記追加的な治癒工程は、一般的に高温の熱工程なので、不純物領域の形成または低融点物質の形成の前に実施するのが望ましい。
【００２８】
　図４を参照すると、前記フォトレジストパターン５１０を除去した後に、その結果物の全面にゲート導電膜１３０を形成する。これによって、前記ゲート導電膜１３０と前記半導体基板１００との間には前記ゲート絶縁膜パターン１２５が介在する。ところで、図３で説明したように、前記ゲート絶縁膜パターン１２５の開口部は、浮遊拡散領域が形成される前記半導体基板１００の上部面を露出させるように形成される。したがって、前記ゲート導電膜１３０は前記ゲート絶縁膜パターン１２５の開口部を通じて前記半導体基板１００に直接接触する。
【００２９】
　一方、前記ゲート導電膜１３０は不純物を含む多結晶シリコンであることが望ましい。前記不純物を含む多結晶シリコンを形成する方法では、拡散、イオン注入またはインシチュドーピングのうちから一つの方法を使用することが望ましい。また、前記ゲート導電膜１３０に含まれた不純物の導電型はＮ型であることが望ましい。
【００３０】
　この時に、前記ゲート導電膜１３０内に含まれた不純物は前記ゲート絶縁膜パターン１２５の開口部を通じて前記半導体基板に拡散されて、浮遊拡散領域１４０を形成する。前記浮遊拡散領域１４０は拡散現象を通じて形成されるので、イオン注入の方法を使用する背景技術の結晶欠陥の問題を予防する。
【００３１】
　前記ゲート導電膜１３０は上述の多結晶シリコン上に形成される 金属性物質またはシリサイドのうちから選択された少なくとも一つの物質をさらに含むこともできる。
【００３２】
　図５を参照すると、前記ゲート導電膜１３０をパターニングして前記活性領域を横切る複数個のゲート導電膜パターン１３５を形成する。前記ゲート導電膜パターン１３５の形成のためのエッチング工程は、前記ゲート絶縁膜パターン１２５に対してエッチング選択性を有する異方性エッチングの方法で実施することが望ましい。
【００３３】
　前記ゲート導電膜パターン１３５は本発明によるＣＭＯＳイメージセンサのリセット、選択及び接近トランジスタのゲート電極２１０を構成するように形成される。これに加えて、前記ゲート導電膜パターン１３５は前記浮遊拡散領域１４０を通過するソースプラグ２００を形成する。前記ソースプラグ２００を形成する前記ゲート導電膜パターン１３５は前記選択トランジスタのゲート電極２１０として使用することもできる。この場合に、前記ゲート導電膜パターン１３５は前記選択トランジスタのゲート電極２１０から前記浮遊拡散領域１４０まで延長される。前記ゲート導電膜パターン１３５は４トランジスタ構造のＣＭＯＳイメージセンサを構成する伝達トランジスタのゲート電極を構成することもできる。
【００３４】
　図６を参照すると、前記ゲート導電膜パターン１３５を形成した後に、前記ゲート電極２１０の周辺の活性領域を露出させるフォトレジストパターン５２０を形成する。前記フォトレジストパターン５２０が覆う領域には、後続工程でフォトダイオード領域が形成される前記浮遊拡散領域１４０の周辺の活性領域が含まれる。
【００３５】
　前記フォトレジストパターン５２０をマスクとして使用したイオン注入工程３１０を実施して、前記露出した活性領域に低濃度不純物領域１５０を形成する。前記低濃度不純物領域１５０は前記リセット、選択及び接近トランジスタの各ゲート電極２１０の周辺に配置され、前記トランジスタのソース／ドレインを構成する。
【００３６】
　図７を参照すると、前記低濃度不純物領域１５０を形成するために使用された前記フォトレジストパターン５２０を除去した後に、前記ソースプラグ２００の周辺の活性領域を露出させるため、他のフォトレジストパターン(図示しない)を形成する。前記他のフォトレジストパターンをマスクとして使用するイオン注入工程を実施して前記露出した活性領域にフォトダイオード領域１６０を形成する。以後、前記また他のフォトレジストパターンを除去する。一方、前記フォトダイオード領域１６０及び前記低濃度不純物領域１５０を形成する段階の工程順序は変更することもできる。
【００３７】
　前記フォトダイオード領域１６０が形成された結果物の全面にスペーサ膜１７０をコンフォマルに形成する。前記スペーサ膜１７０はシリコン窒化膜、シリコン酸化膜及びシリコン酸化窒化膜のうちから選択された一つの物質で形成することが望ましい。
【００３８】
　図８を参照すると、前記スペーサ膜１７０を異方性エッチングして前記ゲート電極２１０の側壁にスペーサ１７５を形成する。前記スペーサ１７５の形成のためのエッチング工程は少なくとも前記フォトダイオード領域１６０の上部を覆うフォトレジストパターン(図示しない)をエッチングマスクとして使用することが望ましい。これによって、前記フォトダイオード領域１６０の上部には前記スペーサ膜１７０が残存する。前記フォトレジストパターン及び前記スペーサ１７５をイオン注入マスクで使用するイオン注入工程を実施して、前記ゲート電極２１０の周辺の前記低濃度不純物領域１５０に高濃度不純物領域１８０を形成する。
【００３９】
　前記高濃度不純物領域１８０が形成された半導体基板の全面を覆う層間絶縁膜１９０を形成する。前記層間絶縁膜１９０は化学気相蒸着の方法で形成されるシリコン酸化膜であることが望ましい。前記層間絶縁膜１９０をパターニングして前記ゲート導電膜パターン１３５及び前記高濃度不純物領域１８０を露出させる開口部１９２を形成する。この時に、前記浮遊拡散領域１６０に接続するための開口部１９２は前記ソースプラグ２００の上部を露出させる。これによって、背景技術で説明したように、前記開口部１９２を形成する間、前記浮遊拡散領域１６０に発生するエッチング損傷の問題は予防される。
【００４０】
　以後、前記開口部１９２を通じて前記ゲート導電膜パターン１３５及び前記高濃度不純物領域１８０に接続するプラグ／配線１９５を形成する。上述のように、前記ソースプラグ２００は前記プラグ／配線１９５を通じて前記選択トランジスタのゲート電極２１０に連結されることもできる。
【００４１】
　図９乃至図１０は本発明の第２実施の形態によるＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。第２実施の形態は素子分離膜を形成する段階まで、そしてゲート導電膜を形成する段階から上述の第１実施の形態の説明と同一である。従って、この段階に対する説明は省略する。
【００４２】
　図９を参照すると、半導体基板１００の所定の領域に活性領域を限定する素子分離膜１１０を形成する。前記活性領域上にゲート絶縁膜１２０を形成する。前記ゲート絶縁膜１２０は順次に積層されたシリコン酸化膜１２１及び上部絶縁膜１２２であることが望ましい。前記シリコン酸化膜１２１は第１実施の形態と同一であり、前記露出した半導体基板１００を熱酸化させて形成することが望ましい。前記上部絶縁膜１２２は前記シリコン酸化膜１２１に対してエッチング選択性を有する物質で形成する。このために、前記上部絶縁膜１２２はシリコン窒化膜またはシリコン酸化窒化膜のうちから一つで形成することが望ましい。以後に、第１実施の形態で説明したように、浮遊拡散領域を定義するための開口部５１５を具備するフォトレジストパターン５１０を形成する。
【００４３】
　図１０を参照すると、前記フォトレジストパターン５１０をエッチングマスクとして使用して前記ゲート絶縁膜１２０をパターニングすることによって、前記活性領域の上部面を露出させるゲート絶縁膜パターン１２５を形成する。この時に、前記ゲート絶縁膜パターン１２５は順次に積層されたシリコン酸化膜パターン１２３及び上部絶縁膜パターン１２４で構成され、前記浮遊拡散領域が形成される領域を露出させる。以後、前記フォトレジストパターン５１０を除去する。
【００４４】
　前記ゲート絶縁膜パターン１２５を通じて露出した活性領域に前浮遊拡散領域１４２を形成する。前記前浮遊拡散領域１４２を形成する方法は、拡散、イオン注入及びインシチュドーピングの方法が使用することができる。このために、前記フォトレジストパターン５１０が除去された半導体基板上に不純物を含む犠牲膜を形成する方法が使用することができる。前記犠牲膜はこれを形成する間、またはその後に、そこに注入される不純物が前記ゲート絶縁膜パターン１２５の開口部を通じて活性領域に拡散した後に除去されることが望ましい。前記犠牲膜を除去する段階は前記半導体基板１００及び前記上部絶縁膜パターン１２４に対してエッチング選択性を有するエッチングレシピを使用することが望ましい。この時に、前記犠牲膜には多結晶シリコンを使用することができる。
【００４５】
　前記前浮遊拡散領域１４２を形成した後に、前記上部絶縁膜パターン１２４を前記シリコン酸化膜パターン１２３及び前記半導体基板１００に対してエッチング選択性を有するエッチングレシピで除去することもできる。その後の工程段階は、第１実施の形態で説明したことと同一である。最終的に、形成される前記浮遊拡散領域１４０の不純物濃度は前記前浮遊拡散領域１４２を形成する段階を通じて調節することができる。これによって、適当な不純物濃度を有する浮遊拡散領域を形成することができる。
【００４６】
　本発明の望ましい実施の形態によるＣＭＯＳイメージセンサを説明するために、また図８を参照すると、半導体基板１００の所定の領域には活性領域を限定する素子分離膜１１０が配置される。この時に、前記半導体基板１００は第１導電型の不純物、望ましくは、Ｐ型の不純物を含む。前記活性領域上にはリセットトランジスタ、選択トランジスタ及び接近トランジスタの各ゲート電極２１０を構成するゲート導電膜パターン１３５が配置される。前記ゲート導電膜パターン１３５は不純物を含む多結晶シリコンからなることが望ましく、タングステンを含む金属物質及び前記金属物質のシリサイドがさらに使用することもできる。前記多結晶シリコンに含まれる不純物の導電型は第２導電型、すなわちＮ型であることが望ましい。
【００４７】
　前記ゲート電極２１０で使用される前記ゲート導電膜パターン１３５の周辺の活性領域には前記トランジスタのソース／ドレインが配置される。前記トランジスタのソース／ドレインはＬＤＤ構造を成す低濃度不純物領域１５０及び高濃度不純物領域１８０で構成される。しかし、前記リセットトランジスタのソースには前記高濃度不純物領域１８０が配置されないことが望ましい。前記リセットトランジスタのソースは前記低濃度不純物領域１５０からなり、ここには浮遊拡散領域１４０が連結される。前記浮遊拡散領域１４０には前記フォトダイオード領域１６０が重畳されて連結されるか、所定の間隔だけ離隔されることもできる。前記浮遊拡散領域１４０及び前記フォトダイオード領域１６０は第２導電型の不純物、すなわちＮ型の不純物を含むことが望ましい。これに加えて、前記リセットトランジスタがターンオンされる場合に、前記浮遊拡散領域１４０にはＶＤＤが印加されるように、前記リセットトランジスタのドレインはＶＤＤに連結される。
【００４８】
　前記活性領域上には前記浮遊拡散領域１４０を露出させる開口部を有するゲート絶縁膜パターン１２５が配置される。ＭＯＳトランジスタの形成のために、前記ゲート絶縁膜パターン１２５は少なくとも前記ゲート電極２１０と前記半導体基板１００との間に介在されるが、その以外の領域ではリセスされることもできる。前記ゲート絶縁膜パターン１２５上には、前記開口部を通じて前記浮遊拡散領域１４０に直接接触するソースプラグ２００が配置される。前記ソースプラグ２００は前記ゲート電極２１０を構成する前記ゲート導電膜パターン１３５と厚さ及び構成物質で同一である。したがって、前記ソースプラグ２００を構成する物質にはＮ型の不純物を含む多結晶シリコンが含まれる。
【００４９】
　前記ゲート電極２１０で使用される前記ゲート導電膜パターン１３５の側壁にはゲートスペーサ１７５が配置される。前記フォトダイオード領域１６０の周辺には前記ゲートスペーサ１７５と同一の厚さ及び物質からなるスペーサ膜１７０が配置される。前記スペーサ膜１７０は前記ソースプラグ２００の側壁及び上部に延長されることもできる。前記低濃度不純物領域１５０は前記ゲートスペーサ１７５の厚さだけ前記高濃度不純物領域１８０より広い幅を有する。
【００５０】
　前記ゲート電極２１０及び前記ソースプラグ２００を含む半導体基板上には層間絶縁膜パターン１９０が配置される。前記スペーサ膜１７０及び前記ゲートスペーサ１７５は前記層間絶縁膜パターン１９０の下に配置される。前記層間絶縁膜パターン１９０は前記高濃度不純物領域１８０、前記ソースプラグ２００及び前記ゲート電極２１０の上部面を露出させる開口部１９２を有する。前記開口部１９２は前記トランジスタのゲート電極及びソース／ドレインを連結するように配置されたプラグ／配線１９５で満たされる。前記プラグ／配線１９５はタングステン、チタン、チタン窒化膜、多結晶シリコン、アルミニウム及び銅のうちから少なくとも一つで構成されることが望ましい。特に、前記選択トランジスタのゲート電極２１０は前記プラグ／配線１９５を通じて前記ソースプラグ２００と電気的に連結されることが望ましい。または前記ソースプラグ２００は延長され、その自体として前記選択トランジスタのゲート電極２１０で使用することもできる。
【００５１】
　一方、前記選択トランジスタのソースは前記接近トランジスタのドレインと連結される。望ましくは、前記選択トランジスタのソースと前記接近トランジスタのドレインは重畳されて配置されることによって、互いに連結される。また、上述のように、前記浮遊拡散領域１４０と前記フォトダイオード領域１６０は所定の間隔だけ離隔されることもでき、この場合に、前記二つの領域１４０、１６０の間の活性領域の上部には接近トランジスタのゲート電極２１０が配置されることが望ましい。前記接近トランジスタのゲート電極２１０も前記ゲート導電膜パターン１３５で構成されることが望ましい。前記接近トランジスタを具備する場合は４トランジスタ構造のＣＭＯＳイメージセンサの場合に該当する。
【産業上の利用可能性】
【００５２】
　ＣＭＯＳイメージセンサを製造することにおいて、ゲート導電膜に含まれた不純物の拡散現象を利用して浮遊拡散領域を形成することによって、イオン注入及び乾式エッチングにより誘発する結晶欠陥及びエッチング損傷のような技術的な問題を最小化することができる。
【図面の簡単な説明】
【００５３】
【図１】図１は背景技術によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図２】本発明の一実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図３】本発明の一実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図４】本発明の一実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図５】本発明の一実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図６】本発明の一実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図７】本発明の一実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図８】本発明の一実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図９】本発明の他の実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【図１０】本発明の他の実施の形態によるＣＭＯＳイメージセンサの製造方法を示す工程断面図である。
【符号の説明】
【００５４】
　１００　 半導体基板
　１１０　素子分離膜
　１２５　ゲート絶縁膜パターン
　１３５　ゲート導電膜パターン
　１４０　浮遊拡散領域
　１５０　低濃度不純物領域
　１６０　ダイオード領域
　１７０　スペーサ膜
　１７５　スペーサ
　１８０　高濃度不純物領域
　１９０　層間絶縁膜
　１９２　開口部
　１９５　プラグ／配線
　２００　ソースプラグ
　２１０　ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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