(57)【要約】【課題】書き込みまたは消去動作時のピーク電流を低減し、安定した書き込みまたは消去動作を保証した不揮発性半導体記憶装置を提供する。【解決手段】行選択手段５は、書き込みまたは消去動作時に、非選択の複数ワード線のそれぞれに電圧を印加する際に電圧印加タイミングを順次ずらして設定するか、または複数ワード線を選択する場合に、選択する複数ワード線のそれぞれに電圧を印加する際の電圧印加タイミングをずらして設定する。これにより、非選択のまたは選択するワード線に電圧を印加する際のピーク電流が低減でき、安定した書き込みまたは消去動作が可能になる。【選択図】　図１
2004062955.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の電気的に書き換え可能な不揮発性メモリセルを有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイの各行に対して設けられた複数のワード線と、
前記ワード線を選択する行選択手段とを備え、
前記行選択手段は、前記不揮発性メモリセルアレイに対する書き込み動作または消去動作を行う際に、非選択の複数ワード線のそれぞれに対する電圧の印加タイミングを順次ずらせることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体記憶装置は、書き込み開始信号または消去開始信号により活性化され、前記行選択手段の動作を制御するタイミング信号を生成するタイミング発生回路を備え、前記タイミング発生回路は、入力される制御クロック信号に基いて前記タイミング信号を生成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性半導体記憶装置は、前記制御クロック信号、および前記タイミング信号の一部であるチャージポンプ活性化信号に基づいて、書き込み動作または消去動作時に前記不揮発性メモリセルへ印加する高電圧を生成する高電圧発生回路を備えたことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記非選択の複数ワード線への電圧の印加は、選択セルへの電圧印加前もしくは選択セルへの電圧印加と同時に完了するように設定されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記非選択の複数ワード線への電圧の印加は、２のｎ乗（ｎは０以上でワード線選択アドレスのビット数以下の整数）本毎に印加されるように設定されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
行列状に配置された複数の電気的に書き換え可能な不揮発性メモリセルを有する不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイの各行に対して設けられた複数のワード線と、前記ワード線を選択する行選択手段とを備え、
前記行選択手段は、複数行を選択する手段を備え、前記不揮発性メモリセルアレイに対する書き込み動作または消去動作を行う際に、選択する複数ワード線に対する電圧の印加タイミングをずらせることを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記複数のワード線への電圧印加完了後に、書き込み動作または消去動作の開始が制御されることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記書き込み動作または消去動作の開始は、Ｐ型ウエルへの電圧印加で決定されることを特徴とする請求項１または６記載の不揮発性半導体記憶装置。
【請求項９】
前記Ｐ型ウエルへの電圧印加の開始時期は、書き込みまたは消去を行う前記不揮発性メモリセルアレイの数によって可変であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記選択する複数ワード線への電圧の印加は、２のｎ乗（ｎは０以上でワード線選択アドレスのビット数以下の整数）本毎に印加されるように設定されることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項１１】
前記不揮発性メモリセルは、スタックゲート構造のトランジスタで構成されていることを特徴とする請求項１または６記載の不揮発性半導体記憶装置。
【請求項１２】
前記不揮発性メモリセルは、スタックゲート構造を有するトランジスタと、セレクトトランジスタの２つのトランジスタで構成されていることを特徴とする請求項１または６記載の不揮発性半導体記憶装置。
【請求項１３】
前記スタックゲート構造を有するトランジスタと、前記セレクトトランジスタの双方は、前記複数のワード線に対する電圧の印加タイミングをずらす構造を有していることを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特にＩＣカード等に搭載される浮遊ゲート型不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的に書き換え可能な不揮発性半導体記憶装置が、ＩＣカード等に用いられている。このような不揮発性半導体記憶装置には、浮遊ゲートの電荷量に対応してデータを記憶する浮遊ゲート型不揮発性半導体記憶装置が広く用いられている。浮遊ゲート型不揮発性半導体記憶装置では、浮遊ゲートの電荷量を変えることにより、書き込みまたは消去を行うために、一般的に、メモリセルへ高電圧を印加する。このような浮遊ゲート型の不揮発性半導体記憶装置は、例えば特開平１１−１７７０６８号公報に記載されている。
【０００３】
以下、図８Ａおよび図８Ｂを参照して、上記公報に記載されている従来の不揮発性半導体記憶装置の構造および動作について説明する。
【０００４】
図８Ａは、従来の不揮発性半導体記憶装置におけるメモリセルのゲート長方向の断面図である。図８Ａにおいて、２０７はメモリトランジスタ、２００はセレクトトランジスタ、２１５はＰ型半導体基板、２１４はＮ型ウエル、２１３はＰ型ウエル、２１１はメモリトランジスタ２０７のゲート絶縁膜、２１０はメモリトランジスタ２０７の浮遊ゲート電極、２０９はメモリトランジスタ２０７の電極間絶縁膜、２０８はメモリトランジスタ２０７の制御ゲート電極、２１２はソース拡散層、２０５はドレイン拡散層、２０６はメモリトランジスタ２０７とセレクトトランジスタ２００との間に形成された中間拡散層、２０４はセレクトトランジスタ２００のゲート絶縁膜、２０３はセレクトトランジスタ２００の選択ゲート電極、２０２はセレクトトランジスタ２００の電極間絶縁膜、２０１はセレクトトランジスタ２００のダミー電極である。セレクトトランジスタ２００の選択ゲート電極２０３とダミー電極２０１は、図示しない部位で短絡されている。
【０００５】
図８Ｂは、図８Ａに示す不揮発性半導体記憶装置の等価回路図である。図８Ｂに示す通り、メモリセルは、通常のスタックゲート構造のメモリトランジスタ２０７とセレクトトランジスタ２００とで構成されている。
【０００６】
図９は、図８Ｂに示すメモリセルを９個アレイ化した場合のアレイ構造と、メモリセルに対して消去動作を行う際の電圧の印加状態を示す図である。図９において、ＭＣ０〜ＭＣ８は９個のメモリセル、ＭＷＬ０〜ＭＷＬ２は行方向に並ぶメモリセルのメモリトランジスタの制御ゲート電極を接続しているメモリワード線、ＳＷＬ０〜ＳＷＬ２は行方向に並ぶメモリセルのセレクトトランジスタの選択ゲート電極を接続している選択ワード線、ＢＬ０〜ＢＬ２は列方向に並ぶメモリセルのドレイン拡散層を接続しているビット線、ＳＬ０〜ＳＬ２は列方向に並ぶメモリセルのソース拡散層を接続しているソース線である。
【０００７】
図９では、メモリワード線ＭＷＬ０に接続されている３個のメモリセルＭＣ０〜ＭＣ２に対して消去動作を行う場合の電圧印加状態を示している。メモリワード線ＭＷＬ０に−９Ｖ、Ｐ型ウエル（ＰＷ）に＋９Ｖ、メモリワード線ＭＷＬ１、ＭＷＬ２、セレクトワード線ＳＷＬ１、ＳＷＬ２にＶｄｄ（例えば、２．５Ｖ）をそれぞれ印加する。
【０００８】
以上の電圧設定により、メモリセルＭＣ０〜ＭＣ２の制御ゲート電極とチャネル表面との間の電位差が１８Ｖとなるため、メモリセルＭＣ０〜ＭＣ２のメモリトランジスタの浮遊ゲート電極とメモリトランジスタのチャネル表面との間の全領域にトンネル電流が流れて、メモリセルＭＣ０〜ＭＣ２の浮遊ゲート電極中の電子が除去される。このとき、メモリセルＭＣ０〜ＭＣ２のメモリトランジスタの閾値電圧Ｖｔは約−３Ｖとなる。
【０００９】
セレクトワード線ＳＷＬ０〜ＳＷＬ２は、セレクトトランジスタのゲート絶縁膜にかかる電界を緩和するため、Ｖｄｄ（例えば、２．５Ｖ）に設定されている。
【００１０】
また、非選択メモリセル（この場合、ＭＣ３〜ＭＣ８）の誤消去を防止するために、非選択メモリセルＭＣ３〜ＭＣ８のメモリワード線ＭＷＬ１、ＭＷＬ２はＶｄｄ（例えば、２．５Ｖ）に設定されている。非選択メモリセルＭＣ３〜ＭＣ８の誤消去を防止するためには、メモリワード線ＭＷＬ１、ＭＷＬ２に、Ｐ型ウエルと同電圧の＋９Ｖを印加するのが理想的であるが、選択メモリワード線と非選択メモリワード線の電圧差が１８Ｖとなり、１８Ｖの電位差を発生するワード線デコーダが必要となり、トランジスタの高耐圧化が必要となり、これは現実的ではない。
【００１１】
図１０は、図８Ｂに示すメモリセルを９個アレイ化した場合のアレイ構造と、メモリセルに対して書き込み動作を行う際の電圧の印加状態を示す図である。なお、図１０において、図９と同じ構成を有する部分については、同一の記号を付して説明を省略する。
【００１２】
図１０では、メモリセルＭＣ０に対して書き込み動作を行う場合の電圧印加状態を示している。メモリワード線ＭＷＬ０に９Ｖ、Ｐ型ウエル（ＰＷ）に−６Ｖ、ビット線ＢＬ０、ソース線ＳＬ０に−６Ｖ、メモリワード線ＭＷＬ１、ＭＷＬ２に−２．５Ｖ、セレクトワード線ＳＷＬ０〜ＳＷＬ２、ビット線ＢＬ１、ＢＬ２、ソース線ＳＬ１、ＳＬ２に０Ｖをそれぞれ印加する。
【００１３】
以上の電圧設定により、選択メモリセルＭＣ０のメモリトランジスタの制御ゲート電極とチャネル表面との間の電位差が１５Ｖとなるため、選択メモリセルＭＣ０のメモリトランジスタの浮遊ゲート電極とメモリトランジスタのチャネル表面との間の全領域にトンネル電流が流れて、選択メモリセルＭＣ０の浮遊ゲート電極中へ電子が注入される。このとき、選択メモリセルＭＣ０のメモリトランジスタの閾値電圧Ｖｔは約１．５Ｖとなる。
【００１４】
非選択メモリセル（ＭＣ１〜ＭＣ８）の誤書き込みを防止するため、セレクトワード線ＳＷＬ０〜ＳＷＬ２は０Ｖ、非選択メモリワード線（ＭＷＬ１、ＭＷＬ２）は−２．５Ｖ、非選択ビット線ＢＬ１、ＢＬ２、非選択ソース線ＳＬ１、ＳＬ２は０Ｖに設定されている。以上の設定により、非選択メモリセルＭＣ１〜ＭＣ８のメモリトランジスタの制御ゲート電極とチャネル表面との間の電位差を最大で９Ｖ（この場合、最大の電位差がかかるメモリセルはＭＣ１、ＭＣ２）に抑えることができ、非選択メモリセルへの誤書き込みを防止することができる。
【００１５】
図１１は、図８Ｂに示すメモリセルを９個アレイ化した場合のアレイ構造と、メモリセルに対して読み出し動作を行う際の電圧の印加状態を示す図である。なお、図１１において、図９と同じ構成を有する部分については、同一の記号を付して説明を省略する。
【００１６】
図１１では、メモリセルＭＣ０に対して読み出し動作を行う場合の電圧印加状態を示している。メモリワード線ＭＷＬ０〜ＭＷＬ２、Ｐ型ウエル（ＰＷ）、ソース線ＳＬ０〜ＳＬ２、非選択セレクトワード線ＳＷＬ１、ＳＷＬ２に０Ｖ、選択セレクトワード線ＳＷＬ０にＶｄｄ、選択ビット線にＶｄｄ／２をそれぞれ印加する。
【００１７】
選択メモリセルＭＣ０のメモリトランジスタが消去状態（閾値電圧Ｖｔ＝−３Ｖ）の場合は、選択ビット線ＢＬ０から選択メモリセルＭＣ０のセレクトトランジスタ、メモリトランジスタを介して選択ソース線ＳＬ０に向かって電流が流れる。また、選択メモリセルＭＣ０のメモリトランジスタが書き込み状態（閾値電圧Ｖｔ＝１．５Ｖ）の場合は、選択ビット線ＢＬ０から選択ソース線ＳＬ０へは電流が流れない。この電流の有り無しにより、メモリセルが消去状態であるのか書き込み状態あるのかを判別する。
【００１８】
【発明が解決しようとする課題】
ところが、従来の不揮発性半導体記憶装置では、書き込み動作または消去動作を行わせる場合に、次のような問題が生じる。
【００１９】
消去動作の場合、全てのセレクトワード線、及び非選択メモリワード線の電圧をＶｄｄに設定するため、このときの充電により流れるピーク電流が誤動作の要因となる。また、書き込み動作の場合は、非選択のメモリワード線の電圧を−２．５Ｖに設定するため、このときに流れるピーク電流が誤動作の要因となる。
【００２０】
不揮発性半導体記憶装置をＩＣカード、特に非接触型のＩＣカードに使用する場合、上記のピーク電流が通信距離の制限や誤動作の要因となり大きな問題となる。
【００２１】
また、前述した通り、非選択メモリワード線に電圧を印加しないと、非選択メモリセルに対する誤書き込みや誤消去が発生する。
【００２２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、書き込み動作または消去動作時のピーク電流を低減し、安定した書き込み動作または消去動作を保証した不揮発性半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の不揮発性半導体記憶装置は、行列状に配置された複数の電気的に書き換え可能な不揮発性メモリセルを有する不揮発性メモリセルアレイと、不揮発性メモリセルアレイの各行に対して設けられた複数のワード線と、ワード線を選択する行選択手段とを備え、行選択手段は、不揮発性メモリセルアレイに対する書き込み動作または消去動作を行う際に、非選択の複数ワード線のそれぞれに対する電圧の印加タイミングを順次ずらせることを特徴とする。
【００２４】
この構成によれば、メモリセルアレイに対する書き込み動作または消去動作時に、非選択ワード線の充電によるピーク電流を低減することができる。したがって、安定した書き込み動作または消去動作を保証することができる。
【００２５】
第１の不揮発性半導体記憶装置は、書き込み開始信号または消去開始信号により活性化され、行選択手段の動作を制御するタイミング信号を生成するタイミング発生回路を備え、タイミング発生回路は、入力される制御クロック信号（ＣＬＫ）に基いてタイミング信号を生成することが好ましい。
【００２６】
この場合、第１の不揮発性半導体記憶装置は、制御クロック信号（ＣＬＫ）、およびタイミング信号の一部であるチャージポンプ活性化信号（ＰＭＰ＿ＥＮ）に基づいて、書き込み動作または消去動作時に不揮発性メモリセルへ印加する高電圧を生成する高電圧発生回路を備えることが好ましい。
【００２７】
上記の構成によれば、ワード線に対する電圧の印加タイミングを制御するためのクロックを特別に設ける必要がないために、チップサイズを増大させることなく安定した書き込みまたは消去動作を実行することができる。
【００２８】
第１の不揮発性半導体記憶装置において、非選択の複数ワード線への電圧の印加は、選択セルへの電圧印加前もしくは選択セルへの電圧印加と同時に完了するように設定されることが好ましい。
【００２９】
この構成によれば、非選択セルへの電圧印加が終了してから選択セルへの電圧印加を行うため、書き込み動作または消去動作時に非選択セルへの誤書き込みまたは誤消去を回避することが可能になる。したがって、安定した書き込み動作または消去動作を実行することができる。
【００３０】
また、第１の不揮発性半導体記憶装置において、非選択の複数ワード線への電圧の印加は、２のｎ乗（ｎは０以上でワード線選択アドレスのビット数以下の整数）本毎に印加されるように設定されることが好ましい。
【００３１】
この構成によれば、一回の非選択ワード線の電圧印加に伴うピーク電流値と、非選択ワード線の電圧印加タイミングをずらすのに必要な時間を最適化することが可能となる。したがって、安定した書き込み動作または消去動作を実行することができる。
【００３２】
前記の目的を達成するため、本発明に係る第２の不揮発性半導体記憶装置は、行列状に配置された複数の電気的に書き換え可能な不揮発性メモリセルを有する不揮発性メモリセルアレイと、不揮発性メモリセルアレイの各行に対して設けられた複数のワード線と、ワード線を選択する行選択手段とを備え、行選択手段は、複数行を選択する手段を備え、不揮発性メモリセルアレイに対する書き込み動作または消去動作を行う際に、選択する複数ワード線のそれぞれに対する電圧の印加タイミングを順次ずらせることを特徴とする。
【００３３】
この構成によれば、複数行のメモリセルアレイへの書き込み動作または消去動作時に、複数の選択ワード線の充電によるピーク電流を低減することができる。したがって、安定した書き込み動作または消去動作を実行することができる。
【００３４】
第２の不揮発性半導体記憶装置において、複数のワード線への電圧印加完了後に、書き込み動作または消去動作の開始が制御されることが好ましい。
【００３５】
この構成によれば、複数の選択ワード線への電圧印加のタイミングによらず、書き込み時間または消去時間を設定することができるので、選択ワード線の本数によらず一定した時間で書き込み動作または消去動作を実施することが可能となる。したがって、安定した書き込み動作または消去動作を実行することができる。
【００３６】
第１および第２の不揮発性半導体記憶装置において、書き込み動作または消去動作の開始は、Ｐ型ウエルへの電圧印加で決定されることを特徴とする。
【００３７】
この場合、Ｐ型ウエルへの電圧印加の開始時期は、書き込みまたは消去を行う前記不揮発性メモリセルアレイの数によって可変であることが好ましい。
【００３８】
上記の構成によれば、選択ワード線の本数に応じて実際の書き込み動作または消去動作を行うときのＰ型ウエルの電圧印加時間を可変とすることができる。これにより、選択した不揮発性メモリセルの数が変わることに起因する、選択メモリセルの浮遊ゲート電極とチャネル間に流れるトンネル電流値の変化に対応して、個別に書き込み時間または消去時間を設定することができる。このため、選択したメモリセルの数によらず一定した書き込みまたは消去を行うことが可能となる。したがって、安定した書き込み動作または消去動作を実行することができる。
【００３９】
第２の不揮発性半導体記憶装置において、選択する複数ワード線への電圧の印加は、２のｎ乗（ｎは０以上でワード線選択アドレスのビット数以下の整数）本毎に印加されるように設定されることが好ましい。
【００４０】
この構成によれば、一回の選択ワード線の電圧印加に伴うピーク電流値と、複数の選択ワード線の電圧印加タイミングをずらすのに必要な時間を最適化することが可能となる。したがって、安定した書き込み動作または消去動作を実行することができる。
【００４１】
第１および第２の不揮発性半導体記憶装置において、不揮発性メモリセルは、スタックゲート構造のトランジスタで構成されていることを特徴とする。
【００４２】
あるいは、第１および第２の不揮発性半導体記憶装置において、不揮発性メモリセルは、スタックゲート構造を有するトランジスタと、セレクトトランジスタの２つのトランジスタで構成されており、スタックゲート構造を有するトランジスタと、セレクトトランジスタの双方は、複数のワード線に対する電圧の印加タイミングをずらす構造を有していることが好ましい。
【００４３】
この構成によれば、複数のワード線により動作状態が決定されるメモリセルに対して、ワード線への電圧の印加によるピーク電流を低減することが可能となる。したがって、安定した書き込み動作または消去動作を実行することができる。
【００４４】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照して説明する。
【００４５】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の構成例を示すブロック図である。図１において、ＭＣ０、ＭＣ１、ＭＣ３、ＭＣ４は、通常のスタックゲート構造のメモリトランジスタとセレクトトランジスタで構成されているメモリセルである。ＭＷＬ０、ＭＷＬ１は、行方向に並ぶメモリセルのメモリトランジスタの制御ゲート電極を接続しているメモリワード線、ＳＷＬ０、ＳＷＬ１は行方向に並ぶメモリセルのセレクトトランジスタの選択ゲート電極を接続している選択ワード線、ＢＬ０、ＢＬ１は列方向に並ぶメモリセルのドレイン拡散層を接続しているビット線、ＳＬ０、ＳＬ１は列方向に並ぶメモリセルのソース拡散層を接続しているソース線である。
【００４６】
なお、図１では説明を簡単にするため、メモリセルは４個のみを代表的に示しており、また、メモリワード線も２本のみを、選択ワード線も２本のみを、ビット線も２本のみを、ソース線も２本のみをそれぞれ示している。実際の不揮発性半導体記憶装置では、一般的に良く知られているように、メモリワード線および選択ワード線はそれぞれメモリセルアレイの行数に相当する個数だけ設けられており、また、ビット線およびソース線はメモリセルアレイの列数に相当する個数だけ設けられている。
【００４７】
１は、コマンドデコード回路であり、不揮発性半導体記憶装置の動作モードを制御する、消去信号ＥＲＡ、書き込み信号ＰＲＧ、全消去信号ＡＬＥ、全書き込み信号ＡＬＰ、ブロック消去信号ＢＬＥ、ブロック書き込み信号ＢＬＰ、およびタイミング発生回路２により生成されるチャージポンプ活性化信号ＰＭＰ＿ＥＮに基づいて、装置内部の制御のためのデコード信号を生成し出力する。
【００４８】
２は、タイミング発生回路であり、不揮発性半導体記憶装置の動作を制御する、トリガー信号ＴＲＧ、チップセレクト信号ＣＳ、コマンドデコード回路１により生成されるデコード信号の一部である消去書き込み信号ＥＰ、および後述する制御クロック発生回路３により生成される制御クロック信号ＣＬＫに基づいて、装置内部の制御のためのタイミング信号を生成し出力する。
【００４９】
３は、不揮発性半導体記憶装置の制御クロック信号ＣＬＫを発生する制御クロック発生回路である。４は、高電圧発生回路であり、制御クロック発生回路２により生成される制御クロック信号ＣＬＫ、およびタイミング発生回路２により生成されるタイミング信号の一部であるチャージポンプ活性化信号ＰＭＰ＿ＥＮに基づいて、書き込み動作および消去動作時にメモリセルへ印加する高電圧を生成し出力する。
【００５０】
５は、高電圧デコーダであり、コマンドデコード回路１により生成されるデコード信号の一部である、消去モード信号ＥＲＡ＿Ｍ、書き込みモード信号ＰＲＧ＿Ｍ、タイミング発生回路２により生成されるタイミング信号の一部である、メモリワード線活性化信号ＭＷＬ＿Ｉ［３：０］、Ｐ型ウエル活性化信号ＰＷ＿ＥＮ、Ｎ型ウエル活性化信号ＮＷ＿ＥＮ、高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［２：１］、および高電圧発生回路４により生成される正の高電圧ＶＰＰ９（９Ｖ）、負の高電圧ＶＢＢ９（−９Ｖ）、ＶＢＢ６（−６Ｖ）、ＶＢＢ２５（−２．５Ｖ）に基づいて、高電圧をデコードする。
【００５１】
６は、行選択手段であり、コマンドデコード回路１により生成されるデコード信号の一部である、消去モード信号ＥＲＡ＿Ｍ、書き込みモード信号ＰＧＭ＿Ｍ、タイミング発生回路２により生成されるタイミング信号の一部である、選択ワード線活性化信号ＳＷＬ＿ＥＮ［３：０］、メモリワード線活性化信号ＭＷＬ＿ＥＮ、高電圧デコーダ５により生成される、メモリワード線ハイレベル信号ＭＷＬＨ、メモリワード線ロウレベル信号ＭＷＬＬ［３：０］、および外部から入力されるアドレス信号Ｘ［３：０］に基づいて、メモリワード線ＭＷＬ０、ＭＷＬ１、および選択ワード線ＳＷＬ０、ＳＷＬ１に電圧を印加する。
【００５２】
７は、高電圧デコーダ５からＰ型ウエル電圧ＶＰＷが供給され、メモリセルアレイの全面に配置されたＰ型ウエルである。８は、高電圧デコーダ５からＮ型ウエル電圧ＶＮＷが供給され、メモリセルアレイの全面に配置されたＮ型ウエルである。
【００５３】
図２は、図１に示すコマンドデコード回路１の内部構成の一例を示す回路図である。図２において、９は、消去信号ＥＲＡ、ブロック消去信号ＢＬＥ、および全消去信号ＡＬＥを受けるＯＲゲート、１０は、書き込み信号ＰＲＧ、ブロック書き込み信号ＢＬＰ、および全書き込み信号ＡＬＰを受けるＯＲゲート、１１は、ＯＲゲート９の出力信号とＯＲゲート１０の出力信号を受け、消去書き込み信号ＥＰを出力するＯＲゲート、１２は、ブロック消去信号ＢＰＥおよびブロック書き込み信号ＢＬＰを受け、ブロック消去書き込み信号ＢＬＥＰを出力するＯＲゲート、１３は、全消去信号ＡＬＥおよび全書き込み信号ＡＬＰを受け、全書き込み消去信号ＡＬＥＰを出力するＯＲゲート、ＤＬＡＴ１は、ＯＲゲート９の出力信号をＤ入力端子で受け、またタイミング発生回路２からのチャージポンプ活性化信号ＰＭＰ＿ＥＮをゲート入力端子で受けて、消去モード信号ＥＲＡ＿Ｍを出力するＤラッチ回路、ＤＬＡＴ２は、ＯＲゲート１０の出力信号をＤ入力端子で受け、またチャージポンプ活性化信号ＰＭＰ＿ＥＮをゲート入力端子で受けて、書き込みモード信号ＰＲＧ＿Ｍを出力するＤラッチ回路である。
【００５４】
Ｄラッチ回路ＤＬＡＴ１およびＤＬＡＴ２は、ゲート入力端子Ｇの信号が論理ハイレベルである時に、Ｄ入力端子の信号をそのままＱ出力端子に出力し、ゲート入力端子Ｇの信号が論理ロウレベルに立ち下がった時に、そのときのＤ入力端子の信号をラッチしてＱ出力端子に出力する。
【００５５】
消去モードを示す消去モード信号ＥＲＡ＿Ｍは、消去信号ＥＲＡ、ブロック消去信号ＢＬＥ、および全消去信号ＡＬＥのいずれかが論理ハイレベルで、且つチャージポンプ活性化信号ＰＭＰ＿ＥＮが論理ハイレベルである間活性化されて論理ハイレベルとなる。
【００５６】
書き込みモードを示す書き込みモード信号ＰＲＧ＿Ｍは、書き込み信号ＰＲＧ、ブロック書き込み信号ＢＬＰ、および全書き込み信号ＡＬＰのいずれかが論理ハイレベルで、且つチャージポンプ活性化信号ＰＭＰ＿ＥＮが論理ハイレベルである間活性化されて論理ハイレベルとなる。
【００５７】
消去書き込み信号ＥＰは、消去信号ＥＲＡ、ブロック消去信号ＢＬＥ、全消去信号ＡＬＥ、書き込み信号ＰＲＧ、ブロック書き込み信号ＢＬＰ、および全書き込み信号ＡＬＰのいずれかが論理ハイレベルである間活性化されて論理ハイレベルとなる。
【００５８】
ブロック消去書き込み信号ＢＬＥＰは、ブロック消去信号ＢＬＥまたはブロック書き込み信号ＢＬＰが論理ハイレベルである間活性化されて論理ハイレベルとなる。全消去書き込み信号ＡＬＥＰは、全消去信号ＡＬＥまたは全書き込み信号ＡＬＰが論理ハイレベルである間活性化されて論理ハイレベルとなる。
【００５９】
図３は、図１に示すタイミング発生回路２の内部構成の一例を示す回路図である。図３において、ＤＦＦ１〜ＤＦＦ２０は、リセット付きＤフリップフロップ回路であり、リセット入力端子ＲＢの信号が論理ロウレベルである時にリセット状態になり、Ｑ出力端子に論理ロウレベルを、ＮＱ出力端子に論理ハイレベルを出力する。また、ＤＦＦ１〜ＤＦＦ２０は、リセット入力端子ＲＢの信号が論理ハイレベルである時に活性化状態になり、クロック入力端子ＣＬＫに入力されるクロック信号の立ち上がりエッジでＤ入力端子の信号を取り込み、次のクロック信号の立ち上がりエッジで、取り込んだＤ入力端子のデータをＱ出力端子に出力するＤフリップフロップとして動作する。
【００６０】
１４は、トリガー信号ＴＲＧおよびＮＡＮＤゲート１５の出力信号であるチャージポンプ活性化信号ＰＭＰ＿ＥＮを受けるＡＮＤゲート、１５は、ＤＦＦ１４のＮＱ出力端子およびＤＦＦ１６のＮＱ出力端子の信号を受けて、チャージポンプ活性化信号ＰＭＰ＿ＥＮを出力するＮＡＮＤゲート、１６は、ＤＦＦ１４のＮＱ出力端子およびＤＦＦ１６のＮＱ出力端子の信号を受けて、高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［２］を出力するＮＯＲゲート、１７は、ＤＦＦ１０のＮＱ出力端子およびＤＦＦ１３のＮＱ出力端子の信号を受けて、Ｎ型ウエル活性化信号ＮＷ＿ＥＮを出力するＮＡＮＤゲート、１８は、ＤＦＦ１１のＮＱ出力端子およびＤＦＦ１２のＮＱ出力端子の信号を受けて、メモリワード線活性化信号ＭＷＬ＿ＥＮを出力するＮＡＮＤゲート、１９は、ＤＦＦ１１のＮＱ出力端子およびＤＦＦ１２のＮＱ出力端子の信号を受けて、Ｐ型ウエル活性化信号ＰＷ＿ＥＮを出力するＮＯＲゲートである。
【００６１】
ＤＦＦ１において、制御クロック発生回路３からの制御クロック信号ＣＬＫがＣＬＫ入力端子に入力され、Ｄ入力端子はそのＮＱ出力端子およびＤＦＦ２のＣＬＫ入力端子に接続されている。ＤＦＦ２のＤ入力端子はそのＮＱ出力端子およびＤＦＦ３のＣＬＫ入力端子に接続されている。ＤＦＦ３のＤ入力端子はそのＮＱ出力端子およびＤＦＦ４のＣＬＫ入力端子に接続されている。ＤＦＦ４のＤ入力端子はそのＮＱ出力端子およびＤＦＦ５のＣＬＫ入力端子に接続されている。ＤＦＦ４のＱ出力端子からは、制御クロック信号ＣＬＫの１６サイクルの動作で１サイクル動作する内部クロック信号ＣＬＫ１が出力され、ＤＦＦ１０〜ＤＦＦ１３のＣＬＫ入力端子に供給される。ＤＦＦ５のＤ入力端子はそのＮＱ出力端子と接続され、そのＱ出力端子からは、ＤＦＦ４のＱ出力端子からの内部クロック信号ＣＬＫ１の２サイクルの動作で１サイクル動作する内部クロック信号ＣＬＫ２が出力され、ＤＦＦ１４〜ＤＦＦ１６のＣＬＫ入力端子に供給される。
【００６２】
ＤＦＦ６において、Ｄ入力端子にはＮＡＮＤゲート１５の出力信号であるチャージポンプ活性化信号ＰＭＰ＿ＥＮが供給され、Ｑ出力端子からは選択ワード線活性化信号ＳＷＬ＿ＥＮ［０］が出力され、ＤＦＦ７のＤ入力に供給される。ＤＦＦ７において、Ｑ出力端子からは選択ワード線活性化信号ＳＷＬ＿ＥＮ［１］が出力され、ＤＦＦ８のＤ入力端子に供給される。ＤＦＦ８において、Ｑ出力端子からは選択ワード線活性化信号ＳＷＬ＿ＥＮ［２］が出力され、ＤＦＦ９のＤ入力端子に供給される。ＤＦＦ９のＱ出力端子からは選択ワード線活性化信号ＳＷＬ＿ＥＮ［３］が出力される。
【００６３】
ＤＦＦ１０において、Ｄ入力端子にはＮＡＮＤゲート１４の出力信号が供給され、Ｑ出力端子はＤＦＦ１１のＤ入力端子に接続されており、ＮＱ出力端子はＮＡＮＤゲート１７の一方の入力端子に接続されている。ＤＦＦ１１において、Ｑ出力端子はＤＦＦ１２のＤ入力端子に接続され、ＮＱ出力端子はＮＡＮＤゲート１８およびＮＯＲゲート１９の一方の入力端子に接続されている。ＤＦＦ１２において、Ｑ出力端子はＤＦＦ１３のＤ入力端子に接続され、ＮＱ出力端子はＮＡＮＤゲート１８およびＮＯＲゲート１９の他方の入力端子に接続されている。ＤＦＦ１３において、ＮＱ出力端子はＮＡＮＤゲート１７の他方の入力端子に接続されている。
【００６４】
ＤＦＦ１４において、Ｄ入力端子には消去書き込み信号ＥＰが供給され、Ｑ出力端子はＤＦＦ１５のＤ入力端子に接続され、ＮＱ出力端子はＮＡＮＤゲート１５およびＮＯＲゲート１６の一方の入力端子に接続されている。ＤＦＦ１５において、Ｑ出力端子からは高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が出力され、ＤＦＦ１６およびＤＦＦ１７のＤ入力端子に供給される。ＤＦＦ１６において、ＮＱ出力端子はＮＡＮＤゲート１５およびＮＯＲゲート１６の他方の入力端子に接続されている。ＤＦＦ１７において、Ｑ出力端子からはメモリワード線活性化信号ＭＷＬ＿Ｉ［０］が出力され、ＤＦＦ１８のＤ入力端子に供給される。ＤＦＦ１８において、Ｑ出力端子からはメモリワード線活性化信号ＭＷＬ＿Ｉ［１］が出力され、ＤＦＦ１９のＤ入力端子に供給される。ＤＦＦ１９において、Ｑ出力端子からはメモリワード線活性化信号ＭＷＬ＿Ｉ［２］が出力され、ＤＦＦ２０のＤ入力端子に供給される。ＤＦＦ２０のＱ出力端子からはメモリワード線活性化信号ＭＷＬ＿Ｉ［３］が出力される。また、ＤＦＦ１〜ＤＦＦ２０のリセット入力端子ＲＢにはチップセレクト信号ＣＳが共通に供給される。
【００６５】
図４は、図１に示す高電圧デコーダ５の内部構成の一例を示す回路図である。図４において、２０は、書き込みモード信号ＰＧＭ＿Ｍおよび高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］を受けるＮＡＮＤゲート、２１は、消去モード信号ＥＲＡ＿Ｍおよび高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［２］を受けるＮＡＮＤゲート、２２は、消去モード信号ＥＲＡ＿ＭおよびＮ型ウエル活性化信号ＮＷ＿ＥＮを受けるＮＡＮＤゲート、２３は、消去モード信号ＥＲＡ＿ＭおよびＰ型ウエル活性化信号ＰＷ＿ＥＮを受けるＮＡＮＤゲート、２４は、書き込みモード信号ＰＧＭ＿ＭおよびＰ型ウエル活性化信号ＰＷ＿ＥＮを受けるＮＡＮＤゲートである。
【００６６】
２５〜３１はレベルシフト回路である。レベルシフト回路２５は、ＮＡＮＤゲート２０の出力端子に接続されているＩＮ端子の信号が論理ハイレベルの場合は、ＯＵＴＢ端子から、メモリワード線ハイレベル信号ＭＷＬＨとしてＶＳＳレベルを出力し、一方、ＩＮ端子の信号が論理ロウレベルの場合は、ＯＵＴＢ端子から、メモリワード線ハイレベル信号ＭＷＬＨとして、ＶＨ端子に供給されている正の高電圧ＶＰＰ９を出力する。
【００６７】
レベルシフト回路２６は、ＮＡＮＤゲート２０の出力端子に接続されているＩＮ端子の信号が論理ハイレベルの場合は、ＯＵＴ端子からＶＤＤレベルを、またＯＵＴＢ端子から、ＶＬ端子に供給されている負の高電圧ＶＢＢ２５を出力し、一方、ＩＮ端子の信号が論理ロウレベルの場合は、ＯＵＴ端子から、ＶＬ端子に供給されている負の高電圧ＶＢＢ２５を、またＯＵＴＢ端子からＶＤＤレベルを出力する。
【００６８】
レベルシフト回路２７は、ＮＡＮＤゲート２１の出力端子に接続されているＩＮ端子の信号が論理ハイレベルの場合は、ＯＵＴ端子からＶＤＤレベルを、またＯＵＴＢ端子から、ＶＬ端子に供給されている負の高電圧ＶＢＢ９を出力し、一方、ＩＮ端子の信号が論理ロウレベルの場合は、ＯＵＴ端子から、ＶＬ端子に供給されている負の高電圧ＶＢＢ９を、またＯＵＴＢ端子からＶＤＤレベルを出力する。
【００６９】
レベルシフト回路２８は、ＮＡＮＤゲート２２の出力端子に接続されているＩＮ端子の信号が論理ハイレベルの場合は、ＯＵＴＢ端子からＮ型ウエル電圧ＶＮＷとしてＶＳＳレベルを出力し、一方、ＩＮ端子の信号が論理ロウレベルの場合は、ＯＵＴＢから、Ｎ型ウエル電圧ＶＮＷとして、ＶＨ端子に供給されている正の高電圧ＶＰＰ９をする。
【００７０】
レベルシフト回路２９は、ＮＡＮＤゲート２３の出力端子に接続されているＩＮ端子の信号が論理ハイレベルの場合は、ＯＵＴ端子から、ＶＨ端子に供給されるＮ型ウエル電圧ＶＮＷの電圧レベルを出力し、一方、ＩＮ端子の信号が論理ロウレベルの場合は、ＯＵＴからＶＳＳレベルを出力する。
【００７１】
レベルシフト回路３０は、ＮＡＮＤゲート２４の出力端子に接続されているＩＮ端子の信号が論理ハイレベルの場合は、ＯＵＴ端子からＶＤＤレベルを、またＯＵＴＢ端子から、ＶＬ端子に供給されている負の高電圧ＶＢＢ６を出力し、一方、ＩＮ端子の信号が論理ロウレベルの場合は、ＯＵＴ端子から、ＶＬ端子に供給されている負の高電圧ＶＢＢ６を、またＯＵＴＢ端子からＶＤＤレベルを出力する。レベルシフト回路３０のＯＵＴ端子はＮチャネルトランジスタＴ６のゲートに接続され、そのソースはＶＳＳレベルに、そのドレインは、ＮチャネルトランジスタＴ５のドレイン、ＮチャネルトランジスタＴ１０のソース、およびレベルシフト回路３１のＶＬ端子に接続されている。また、レベルシフト回路３０のＯＵＴＢ端子はＮチャネルトランジスタＴ５のゲートに接続され、そのソースには負の高電圧ＶＢＢ６が供給されている。
【００７２】
レベルシフト回路３１は、ＮＡＮＤゲート２４の出力端子に接続されているＩＮ端子の信号が論理ハイレベルの場合は、ＯＵＴ端子からＶＤＤレベルを、またＯＵＴＢ端子から、ＶＬ端子に供給されている電圧レベルを出力し、一方、ＩＮ端子の信号が論理ロウレベルの場合は、ＯＵＴ端子から、ＶＬ端子に供給されている電圧レベルを、またＯＵＴＢ端子からＶＤＤレベルを出力する。レベルシフト回路３１のＯＵＴ端子はＮチャネルトランジスタＴ９のゲートに接続され、そのソースはＶＳＳレベルに、そのドレインはＮチャネルトランジスタＴ８のソースに接続されている。また、レベルシフト回路３１のＯＵＴＢ端子はＮチャネルトランジスタＴ１０のゲートに接続され、そのドレインにはＰチャネルトランジスタＴ７およびＮチャネルトランジスタＴ８のドレインに接続されている。Ｔ７およびＴ８のゲートはレベルシフト回路２９のＯＵＴ端子と接続され、その共通接続されたドレインからＰ型ウエル電圧ＶＰＷが出力される。
【００７３】
３２は、書き込みモード信号ＰＧＭ＿Ｍおよびメモリワード線活性化信号ＭＷＬ＿Ｉ［０］を受けるＮＡＮＤゲート、３３は、書き込みモード信号ＰＧＭ＿Ｍおよびメモリワード線活性化信号ＭＷＬ＿Ｉ［１］を受けるＮＡＮＤゲート、３４は、書き込みモード信号ＰＲＭ＿Ｍおよびメモリワード線活性化信号ＭＷＬ＿Ｉ［２］を受けるＮＡＮＤゲートである。
【００７４】
３５は、レベルシフト回路２６、レベルシフト回路２７、およびＮチャネルトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４で構成され、メモリワード線ロウレベル信号ＭＷＬＬ［０］を生成し出力する回路ブロックである。回路ブロック３５において、入力端子３９から入力されたＮＡＮＤゲート２０の出力信号はレベルシフト回路２６のＩＮ端子に供給される。入力端子４０から入力された負の高電圧ＶＢＢ２５は、レベルシフト回路２６のＶＬ端子およびＮチャネルトランジスタＴ１のソースに供給される。ＮチャネルトランジスタＴ１のゲートはレベルシフト回路２６のＯＵＴＢ端子に接続され、そのドレインはＮチャネルトランジスタＴ２、Ｔ３のドレインに接続され、その共通接続されたドレインから出力端子４３にメモリワード線ロウレベル信号ＭＷＬＬ［０］が出力される。入力端子４１から入力された負の高電圧ＶＢＢ９は、レベルシフト回路２７のＶＬ端子およびＮチャネルトランジスタＴ２のソースに供給される。入力端子４２から入力されたＮＡＮＤゲート２１の出力信号はレベルシフト回路２７のＩＮ端子に供給される。レベルシフト回路２７のＯＵＴ端子にはＮチャネルトランジスタＴ４のゲートが接続されている。ＮチャネルトランジスタＴ４のソースはＶＳＳレベル、そのドレインはＮチャネルトランジスタＴ３のソースに接続されている。レベルシフト回路２７のＯＵＴＢ端子は、ＮチャネルトランジスタＴ２のゲートに接続されている。
【００７５】
３６は、メモリワード線ロウレベル信号ＭＷＬＬ［１］を生成し出力する回路ブロックであり、回路ブロック３５と同一の回路で構成されている。回路ブロック３６において、入力端子３９にはＮＡＮＤゲート３２の出力信号が、入力端子４０には負の高電圧ＶＢＢ２５が、入力端子４１には負の高電圧ＶＢＢ９が、入力端子４２にはＮＡＮＤゲート２１の出力信号が供給され、出力端子４３からメモリワード線ロウレベル信号ＭＷＬＬ［１］が出力される。
【００７６】
３７は、メモリワード線ロウレベル信号ＭＷＬＬ［２］を生成し出力する回路ブロックであり、回路ブロック３５と同一の回路で構成されている。回路ブロック３７において、入力端子３９にはＮＡＮＤゲート３３の出力信号が、入力端子４０には負の高電圧ＶＢＢ２５が、入力端子４１には負の高電圧ＶＢＢ９が、入力端子４２にはＮＡＮＤゲート２１の出力信号が供給され、出力端子４３からメモリワード線ロウレベル信号ＭＷＬＬ［２］が出力される。
【００７７】
３８は、メモリワード線ロウレベル信号ＭＷＬＬ［３］を生成し出力する回路ブロックであり、回路ブロック３５と同一の回路で構成されている。回路ブロック３８において、入力端子３９にはＮＡＮＤゲート３４の出力信号が、入力端子４０には負の高電圧ＶＢＢ２５が、入力端子４１には負の高電圧ＶＢＢ９が、入力端子４２にはＮＡＮＤゲート２１の出力信号が供給され、出力端子４３からメモリワード線ロウレベル信号ＭＷＬＬ［３］が出力される。
【００７８】
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、および図５Ｆは、それぞれ、図１に示す行選択手段６の内部構成の一例を部分的に、符号６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ、および６Ｆを付して示す回路図である。
【００７９】
図５Ａに示す行選択手段６の部分構成６Ａにおいて、４４は、選択ワード線活性化信号ＳＷＬ＿ＥＮ［０］およびインバータ４８の出力信号を受けるＮＡＮＤゲート、４５は、選択ワード線活性化信号ＳＷＬ＿ＥＮ［１］およびインバータ４８の出力信号を受けるＮＡＮＤゲート、４６は、選択ワード線活性化信号ＳＷＬ＿ＥＮ［２］およびインバータ４８の出力信号を受けるＮＡＮＤゲート、４７は、選択ワード線活性化信号ＳＷＬ＿ＥＮ［３］およびインバータ４８の出力信号を受けるＮＡＮＤゲートである。４８は書き込みモード信号ＰＧＭ＿Ｍを受けるインバータである。
【００８０】
４９はアドレス信号Ｘ［０］を受けて、反転アドレス信号／Ｘ［０］を出力するインバータである。５０は全消去書き込み信号ＡＬＥＰおよびアドレス信号Ｘ［０］を受けるＯＲゲートである。５１はインバータ４９からの反転アドレス信号／Ｘ［０］、および全消去書き込み信号ＡＬＥＰを受けるＯＲゲートである。５２はアドレス信号Ｘ［１］を受けて、反転アドレス信号／Ｘ［１］を出力するインバータである。５３は、全消去書き込み信号ＡＬＥＰ、ブロック消去書き込み信号ＢＬＥＰ、およびアドレス信号Ｘ［１］を受けるＯＲゲートである。５４は、全消去書き込み信号ＡＬＥＰ、ブロック消去書き込み信号ＢＬＥＰ、およびインバータ５２からの反転アドレス信号／Ｘ［１］を受けるＯＲゲートである。５５はアドレス信号Ｘ［２］を受けて、反転アドレス信号／Ｘ［２］を出力するインバータである。５６は、全消去書き込み信号ＡＬＥＰ、ブロック消去書き込み信号ＢＬＥＰ、およびアドレス信号Ｘ［２］を受けるＯＲゲートである。５７は、全消去書き込み信号ＡＬＥＰ、ブロック消去書き込み信号ＢＬＥＰ、およびインバータ５５からの反転アドレス信号／Ｘ［２］を受けるＯＲゲートである。５８はアドレス信号Ｘ［３］を受けて、反転アドレス信号／Ｘ［３］を出力するインバータである。５９は、全消去書き込み信号ＡＬＥＰ、ブロック消去書き込み信号ＢＬＥＰ、およびアドレス信号Ｘ［３］を受けるＯＲゲートである。６０は、全消去書き込み信号ＡＬＥＰ、ブロック消去書き込み信号ＢＬＥＰ、およびインバータ５８からの反転アドレス信号／Ｘ［３］を受けるＯＲゲートである。
【００８１】
６１は、ＯＲゲート５１およびＯＲゲート５４の出力信号を受けて、内部アドレス信号Ｘ０Ｘ１［０］を出力するＡＮＤゲート、６２は、ＯＲゲート５０およびＯＲゲート５４の出力信号を受けて、内部アドレス信号Ｘ０Ｘ１［１］を出力するＡＮＤゲート、６３は、ＯＲゲート５１およびＯＲゲート５３の出力信号を受けて、内部アドレス信号Ｘ０Ｘ１［２］を出力するＡＮＤゲート、６４は、ＯＲゲート５０およびＯＲゲート５３の出力信号を受けて、内部アドレス信号Ｘ０Ｘ１［３］を出力するＡＮＤゲートである。
【００８２】
６５は、ＯＲゲート５７およびＯＲゲート６０の出力信号を受けて、内部アドレス信号Ｘ２Ｘ３［０］を出力するＡＮＤゲート、６６は、ＯＲゲート５６およびＯＲゲート６０の出力信号を受けて、内部アドレス信号Ｘ２Ｘ３［１］を出力するＡＮＤゲート、６７は、ＯＲゲート５７およびＯＲゲート５９の出力信号を受けて、内部アドレス信号Ｘ２Ｘ３［２］を出力するＡＮＤゲート、６８は、ＯＲゲート５６およびＯＲゲート５９の出力信号を受けて、内部アドレス信号Ｘ２Ｘ３［３］を出力するＡＮＤゲートである。
【００８３】
６９は、インバータ４８の出力信号および内部アドレス信号Ｘ０Ｘ１［０］を受けるＡＮＤゲート、７０は、インバータ４８の出力信号および内部アドレス信号Ｘ０Ｘ１［１］を受けるＡＮＤゲート、７１は、インバータ４８の出力信号および内部アドレス信号Ｘ０Ｘ１［２］を受けるＡＮＤゲート、７２は、インバータ４８の出力信号および内部アドレス信号Ｘ０Ｘ１［３］を受けるＡＮＤゲート、７３は、インバータ４８の出力信号および内部アドレス信号Ｘ２Ｘ３［０］を受けるＡＮＤゲート、７４は、インバータ４８の出力信号および内部アドレス信号Ｘ２Ｘ３［１］を受けるＡＮＤゲート、７５は、インバータ４８の出力信号および内部アドレス信号Ｘ２Ｘ３［２］を受けるＡＮＤゲート、７６は、インバータ４８の出力信号および内部アドレス信号Ｘ２Ｘ３［３］を受けるＡＮＤゲートである。
【００８４】
７７は、ＡＮＤゲート４４およびＡＮＤゲート６９の出力信号を受けて、内部アドレス信号ＸＳ［０］を出力するＯＲゲート、７８は、ＡＮＤゲート４５およびＡＮＤゲート７０の出力信号を受けて、内部アドレス信号ＸＳ［１］を出力するＯＲゲート、７９は、ＡＮＤゲート４６およびＡＮＤゲート７１の出力信号を受けて、内部アドレス信号ＸＳ［２］を出力するＯＲゲート、８０は、ＡＮＤゲート４７およびＡＮＤゲート７２の出力信号を受けて、内部アドレス信号ＸＳ［３］を出力するＯＲゲート、８１は、ＡＮＤゲート４４およびＡＮＤゲート７３の出力信号を受けて、内部アドレス信号ＸＤＳ［０］を出力するＯＲゲート、８２は、ＡＮＤゲート４５およびＡＮＤゲート７４の出力信号を受けて、内部アドレス信号ＸＤＳ［１］を出力するＯＲゲート、８３は、ＡＮＤゲート４６およびＡＮＤゲート７５の出力信号を受けて、内部アドレス信号ＸＤＳ［２］を出力するＯＲゲート、８４は、ＡＮＤゲート４７およびＡＮＤゲート７６の出力信号を受けて、内部アドレス信号ＸＤＳ［３］を出力するＯＲゲートである。
【００８５】
図５Ｂに示す行選択手段６の部分構成６Ｂにおいて、８５〜１００はＡＮＤゲートであり、内部アドレス信号ＸＳ［０］〜ＸＳ［３］および内部アドレス信号ＸＤＳ［０］〜ＸＤＳ［３］から、それぞれ、選択ワード線ＳＷＬ０〜ＳＷＬ１５に出力する信号を生成する。
【００８６】
図５Ｃに示す行選択手段６の部分構成６Ｃにおいて、１０１は高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］を受けるインバータである。１０２はインバータ１０１の出力信号および消去モード信号ＥＲＡ＿Ｍを受けるＡＮＤゲートである。１０３は書き込みモード信号ＰＧＭ＿ＭおよびＡＮＤゲート１０２の出力信号を入力とするＯＲゲートである。１０４はメモリワード線活性化信号ＭＷＬ＿ＥＮおよび内部アドレス信号Ｘ０Ｘ１［０］を受けるＮＡＮＤゲートである。１０５はＯＲゲート１０３およびＮＡＮＤゲート１０４の出力信号を受けるＮＡＮＤゲートである。
【００８７】
１０６はレベルシフト回路であり、ＩＮ端子の信号が論理ハイレベルである場合に、ＯＵＴ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを、またＯＵＴＢ端子からＶＳＳレベルを出力し、一方、ＩＮ端子の信号が論理ロウレベルである場合に、ＯＵＴ端子からＶＳＳレベルを、またＯＵＴＢ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを出力する。
【００８８】
１０７はレベルシフト回路であり、レベルシフト回路１０６のＯＵＴ端子に接続されたＩＮ端子の信号が論理ハイレベルで、且つレベルシフト回路１０６のＯＵＴＢ端子に接続されたＩＮＢ端子の信号が論理ロウレベルである場合に、ＯＵＴ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを、またＯＵＴＢ端子から、ＶＬ端子に供給されているメモリワード線ロウレベル信号ＭＷＬＬ［０］を出力する。一方、レベルシフト回路１０７は、ＩＮ端子の信号が論理ロウレベルで、且つＩＮＢ端子の信号が論理ハイレベルである場合に、ＯＵＴ端子から、ＶＬ端子に供給されているメモリワード線ロウレベル信号ＭＷＬＬ［０］を、またＯＵＴＢ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを出力する。
【００８９】
Ｔ１１はＰチャネルトランジスタであり、そのゲートはレベルシフト回路１０７のＯＵＴＢ端子に接続され、そのソースにはメモリワード線ハイレベル信号ＭＷＬＨが供給され、そのドレインからは内部アドレス信号ＶＰＸ［０］が出力される。Ｔ１２はＰチャネルトランジスタ、Ｔ１３はＮチャネルトランジスタである。Ｔ１２およびＴ１３のゲートはレベルシフト回路１０７のＯＵＴに、それらのドレインから内部アドレス信号ＶＰＸＢ［０］が出力され、Ｔ１２のソースにはＶＤＤレベルが供給され、Ｔ１３のソースにはメモリワード線ロウレベル信号ＭＷＬＬ［０］が供給されている。
【００９０】
１０８は、インバータ１０１、ＡＮＤゲート１０２、ＯＲゲート１０３、ＮＡＮＤゲート１０４、１０５、レベルシフト回路１０６、１０７、ＰチャネルトランジスタＴ１１、Ｔ１２、ＮチャネルトランジスタＴ１３で構成され、内部アドレス信号ＶＰＸ［０］、ＶＰＸＢ［０］を生成し出力する回路ブロックである。
【００９１】
１０９、１１０、および１１１は、それぞれ、内部アドレス信号ＶＰＸ［１］とＶＰＸＢ［１］、ＶＰＸ［２］とＶＰＸＢ［２］、およびＶＰＸ［３］とＶＰＸＢ［３］を生成し出力する回路ブロックであり、回路ブロック１０８と同一の回路で構成されている。
【００９２】
回路ブロック１０９において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｃにはメモリワード線活性化信号ＭＷＬ＿Ｉ［０］が、入力端子Ｄには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｅにはメモリワード線活性化信号ＭＷＬ＿ＥＮが、入力端子Ｆには内部アドレス信号Ｘ０Ｘ１［１］が、入力端子Ｇにはメモリワード線ロウレベル信号ＭＷＬＬ［１］が供給され、出力端子Ｈからは内部アドレス信号ＶＰＸ［１］が、出力端子ＩからはＶＰＸＢ［１］が出力される。
【００９３】
回路ブロック１１０において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｃにはメモリワード線活性化信号ＭＷＬ＿Ｉ［１］が、入力端子Ｄには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｅにはメモリワード線活性化信号ＭＷＬ＿ＥＮが、入力端子Ｆには内部アドレス信号Ｘ０Ｘ１［２］が、入力端子Ｇにはメモリワード線ロウレベル信号ＭＷＬＬ［２］が供給され、出力端子Ｈからは内部アドレス信号ＶＰＸ［２］が、出力端子ＩからはＶＰＸＢ［２］が出力される。
【００９４】
回路ブロック１１１において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｃにはメモリワード線活性化信号ＭＷＬ＿Ｉ［２］が、入力端子Ｄには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｅにはメモリワード線活性化信号ＭＷＬ＿ＥＮが、入力端子Ｆには内部アドレス信号Ｘ０Ｘ１［３］が、入力端子Ｇにはメモリワード線ロウレベル信号ＭＷＬＬ［３］が供給され、出力端子Ｈからは内部アドレス信号ＶＰＸ［３］が、出力端子ＩからはＶＰＸＢ［３］が出力される。
【００９５】
図５Ｄに示す行選択手段６の部分構成６Ｄにおいて、１１２は高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］を受けるインバータである。１１３はインバータ１１２の出力信号および書き込みモード信号ＰＧＭ＿Ｍを受けるＡＮＤゲートである。１１４は消去モード信号ＥＲＡ＿ＭおよびＡＮＤゲート１１３の出力信号を受けるＯＲゲートである。１１５はメモリワード線活性化信号ＭＷＬ＿ＥＮおよび内部アドレス信号Ｘ０Ｘ１［０］を受けるＮＡＮＤゲートである。１１６はＯＲゲート１１４およびＮＡＮＤゲート１１５の出力信号を受けるＮＡＮＤゲートである。
【００９６】
１１７はレベルシフト回路であり、ＩＮ端子の信号が論理ハイレベルである場合に、ＯＵＴ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを、またＯＵＴＢ端子からＶＳＳレベルを出力し、一方、ＩＮ端子の信号が論理ロウレベルである場合に、ＯＵＴ端子からＶＳＳレベルを、またＯＵＴＢ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを出力する。
【００９７】
１１８はレベルシフト回路であり、レベルシフト回路１１７のＯＵＴ端子に接続されたＩＮ端子の信号が論理ハイレベルで、且つレベルシフト回路１１７のＯＵＴＢ端子に接続されたＩＮＢ端子の信号が論理ロウレベルである場合に、ＯＵＴ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを、またＯＵＴＢ端子から、ＶＬ端子に供給されているメモリワード線ロウレベル信号ＭＷＬＬ［０］を出力し、一方、ＩＮ端子の信号が論理ロウレベルで、且つＩＮＢ端子の信号が論理ハイレベルである場合に、ＯＵＴ端子から、ＶＬ端子に供給されているＭＷＬＬ［０］を、またＯＵＴＢ端子から、ＶＨ端子に供給されているＭＷＬＨを出力する。
【００９８】
Ｔ１４はＰチャネルトランジスタ、Ｔ１５はＮチャネルトランジスタである。Ｔ１４およびＴ１５のゲートはレベルシフト回路１１８のＯＵＴＢ端子に接続され、それらのドレインからは内部アドレス信号ＶＥＸＢ［０］が出力され、Ｔ１４のソースにはメモリワード線ハイレベル信号ＭＷＬＨが供給され、Ｔ１５のソースはＶＳＳレベルに接続されている。Ｔ１６はＮチャネルトランジスタであり、そのゲートはレベルシフト回路１１８のＯＵＴ端子に接続され、そのソースにはメモリワード線ロウレベル信号ＭＷＬＬ［０］が供給され、そのドレインからは内部アドレス信号ＶＥＸ［０］が出力される。
【００９９】
１１９は、インバータ１１２、ＡＮＤゲート１１３、ＯＲゲート１１４、ＮＡＮＤゲート１１５、１１６、レベルシフト回路１１７、１１８、ＰチャネルトランジスタＴ１４、ＮチャネルトランジスタＴ１５、Ｔ１６で構成され、内部アドレス信号ＶＥＸ［０］、ＶＥＸＢ［０］を生成し出力する回路ブロックである。
【０１００】
１２０、１２１、および１２２は、それぞれ、内部アドレス信号ＶＥＸ［１］とＶＥＸＢ［１］、ＶＥＸ［２］とＶＥＸＢ［２］、およびＶＥＸ［３］とＶＥＸＢ［３］を生成し出力する回路ブロックであり、回路ブロック１１９と同一の回路で構成されている。
【０１０１】
回路ブロック１２０において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｃにはメモリワード線活性化信号ＭＷＬ＿Ｉ［０］が、入力端子Ｄには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｅにはメモリワード線活性化信号ＭＷＬ＿ＥＮが、入力端子Ｆには内部アドレス信号Ｘ０Ｘ１［１］が、入力端子Ｇにはメモリワード線ロウレベル信号ＭＷＬＬ［１］が供給され、出力端子Ｈからは内部アドレス信号ＶＥＸＢ［１］が、出力端子ＩからはＶＥＸ［１］が出力される。
【０１０２】
回路ブロック１２１において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｃにはメモリワード線活性化信号ＭＷＬ＿Ｉ［１］が、入力端子Ｄには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｅにはメモリワード線活性化信号ＭＷＬ＿ＥＮが、入力端子Ｆには内部アドレス信号Ｘ０Ｘ１［２］が、入力端子Ｇにはメモリワード線ロウレベル信号ＭＷＬＬ［２］が供給され、出力端子Ｈからは内部アドレス信号ＶＥＸＢ［２］が、出力端子ＩからはＶＥＸ［２］が出力される。
【０１０３】
回路ブロック１２２において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｃにはメモリワード線活性化信号ＭＷＬ＿Ｉ［２］が、入力端子Ｄには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｅにはメモリワード線活性化信号ＭＷＬ＿ＥＮが、入力端子Ｆには内部アドレス信号Ｘ０Ｘ１［３］が、入力端子Ｇにはメモリワード線ロウレベル信号ＭＷＬＬ［３］が供給され、出力端子Ｈからは内部アドレス信号ＶＥＸＢ［３］が、出力端子ＩからはＶＥＸ［３］が出力される。
【０１０４】
図５Ｅに示す行選択手段６の部分構成６Ｅにおいて、１２３は消去モード信号ＥＲＡ＿Ｍおよび書き込みモード信号ＰＧＭ＿Ｍを受けるＮＯＲゲートである。１２４はＮＯＲゲート１２３の出力信号および内部アドレス信号Ｘ２Ｘ３［０］を受けるＮＯＲゲートである。１２５は消去モード信号ＥＲＡ＿Ｍを受けるインバータである。１２６はＮＯＲゲート１２４の出力信号を受けるインバータである。Ｔ１７、Ｔ２０はＮチャネルトランジスタ、Ｔ１８、Ｔ１９はＰチャネルトランジスタである。Ｔ１７、Ｔ２０のゲートはインバータ１２５の出力端子に接続され、Ｔ１８、Ｔ１９のゲートには消去モード信号ＥＲＡ＿Ｍが供給される。Ｔ１７、Ｔ１８のソースはＮＯＲゲート１２４の出力端子に、Ｔ１９、Ｔ２０のソースはインバータ１２６の出力端子に接続されている。
【０１０５】
１２７はレベルシフト回路であり、入力端子ＩＮの信号が論理ハイレベルである場合に、ＯＵＴ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを、またＯＵＴＢ端子からＶＳＳレベルを出力し、一方、ＩＮ端子の信号が論理ロウレベルである場合に、ＯＵＴ端子からＶＳＳレベルを、またＯＵＴＢ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを出力する。Ｔ１７、Ｔ１８、Ｔ１９、Ｔ２０のドレインは、レベルシフト回路１２７のＩＮ端子に接続されている。
【０１０６】
１２８はレベルシフト回路であり、ＩＮ端子の信号が論理ハイレベルで、且つＩＮＢ端子の信号が論理ロウレベルである場合に、ＯＵＴＢ端子から、ＶＬ端子に供給されているメモリワード線ロウレベル信号ＭＷＬＬ［０］を出力し、一方、ＩＮ端子の信号が論理ロウレベルで、且つＩＮＢ端子の信号が論理ハイレベルである場合に、ＯＵＴＢ端子から、ＶＨ端子に供給されているメモリワード線ハイレベル信号ＭＷＬＨを出力する。レベルシフト回路１２８のＩＮ端子にはレベルシフト回路１２７のＯＵＴ端子が、レベルシフト回路１２８のＩＮＢ端子にはレベルシフト回路１２７のＯＵＴＢ端子が接続されており、レベルシフト回路１２８のＯＵＴＢ端子からは、内部アドレス信号ＭＷＬＤ［０］が出力される。
【０１０７】
１２９は、ＮＯＲゲート１２３、１２４、インバータ１２５、１２６、レベルシフト回路１２７、１２８、ＰチャネルトランジスタＴ１８、Ｔ１９、ＮチャネルトランジスタＴ１７、Ｔ２０で構成され、内部アドレス信号ＭＷＬＤ［０］を生成し出力する回路ブロックである。
【０１０８】
１３０、１３１、および１３２は、それぞれ、内部アドレス信号ＭＷＬＤ［１］、ＭＷＬＤ［２］、およびＭＷＬＤ［３］を生成し出力する回路ブロックであり、回路ブロック１２９と同一の回路で構成されている。
【０１０９】
回路ブロック１３０において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｃには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｄには内部アドレス信号Ｘ２Ｘ３［１］が、入力端子Ｅにはメモリワード線ロウレベル信号ＭＷＬＬ［１］が供給され、出力端子Ｆからは内部アドレス信号ＭＷＬＤ［１］が出力される。
【０１１０】
回路ブロック１３１において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｃには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｄには内部アドレス信号Ｘ２Ｘ３［２］が、入力端子Ｅにはメモリワード線ロウレベル信号ＭＷＬＬ［２］が供給され、出力端子Ｆからは内部アドレス信号ＭＷＬＤ［２］が出力される。
【０１１１】
回路ブロック１３２において、入力端子Ａにはメモリワード線ハイレベル信号ＭＷＬＨが、入力端子Ｂには消去モード信号ＥＲＡ＿Ｍが、入力端子Ｃには書き込みモード信号ＰＧＭ＿Ｍが、入力端子Ｄには内部アドレス信号Ｘ２Ｘ３［３］が、入力端子Ｅにはメモリワード線ロウレベル信号ＭＷＬＬ［３］が供給され、出力端子Ｆからは内部アドレス信号ＭＷＬＤ［３］が出力される。
【０１１２】
図５Ｆに示す行選択手段６の部分構成６Ｆにおいて、１３３は、ＰチャネルトランジスタＴ２１、Ｔ２２、ＮチャネルトランジスタＴ２３、Ｔ２４で構成されたメモリワード線デコード回路である。Ｔ２１のゲートには内部アドレス信号ＶＥＸＢ［０］が、そのソースには内部アドレス信号ＶＰＸ［０］が供給され、そのドレインはメモリワード線ＭＷＬ０に接続されている。Ｔ２２、Ｔ２３のゲートには内部アドレス信号ＭＷＬＤ［０］が供給され、それらのドレインはメモリワード線ＭＷＬ０に接続され、Ｔ２２のソースには内部アドレス信号ＶＰＸ［０］が、Ｔ２３のソースには内部アドレス信号ＶＥＸ［０］が供給される。Ｔ２４のゲートには内部アドレス信号ＶＰＸＢ［０］が、そのソースには内部アドレス信号ＶＥＸ［０］が供給され、そのドレインはメモリワード線ＭＷＬ０に接続されている。
【０１１３】
１３４〜１４８は、それぞれ、メモリワード線ＭＷＬ１〜１５に出力する信号を生成するメモリワード線デコード回路であり、メモリワード線デコード回路１３３と同一の回路で構成されている。
【０１１４】
メモリワード線デコード回路１３４〜１３６において、入力端子Ａには内部アドレス信号ＶＰＸ［０］が、入力端子Ｂには内部アドレス信号ＶＥＸＢ［０］が、入力端子Ｄには内部アドレス信号ＶＰＸＢ［０］が、入力端子Ｅには内部アドレス信号ＶＥＸ［０］が共通に供給され、入力端子Ｃには内部アドレス信号ＭＷＬＤ［１］〜ＭＷＬＤ［３］がそれぞれ供給され、出力端子Ｆはメモリワード線ＭＷＬ４、ＭＷＬ８、ＭＷＬ１２にそれぞれ接続されている。
【０１１５】
メモリワード線デコード回路１３７〜１４０において、入力端子Ａには内部アドレス信号ＶＰＸ［１］が、入力端子Ｂには内部アドレス信号ＶＥＸＢ［１］が、入力端子Ｄには内部アドレス信号ＶＰＸＢ［１］が、入力端子Ｅには内部アドレス信号ＶＥＸ［１］が共通に供給され、入力端子Ｃには内部アドレス信号ＭＷＬＤ［０］〜ＭＷＬＤ［３］がそれぞれ供給され、出力端子Ｆはメモリワード線ＭＷＬ１、ＭＷＬ５、ＭＷＬ９、ＭＷＬ１３にそれぞれ接続されている。
【０１１６】
メモリワード線デコード回路１４１〜１４４において、入力端子Ａには内部アドレス信号ＶＰＸ［２］が、入力端子Ｂには内部アドレス信号ＶＥＸＢ［２］が、入力端子Ｄには内部アドレス信号ＶＰＸＢ［２］が、入力端子Ｅには内部アドレス信号ＶＥＸ［２］が共通に供給され、入力端子Ｃには内部アドレス信号ＭＷＬＤ［０］〜ＭＷＬＤ［３］がそれぞれ供給され、出力端子Ｆはメモリワード線ＭＷＬ２、ＭＷＬ６、ＭＷＬ１０、ＭＷＬ１４にそれぞれ接続されている。
【０１１７】
メモリワード線デコード回路１４５〜１４８において、入力端子Ａには内部アドレス信号ＶＰＸ［３］が、入力端子Ｂには内部アドレス信号ＶＥＸＢ［３］が、入力端子Ｄには内部アドレス信号ＶＰＸＢ［３］が、入力端子Ｅには内部アドレス信号ＶＥＸ［３］が共通に供給され、入力端子Ｃには内部アドレス信号ＭＷＬＤ［０］〜ＭＷＬＤ［３］がそれぞれ供給され、出力端子Ｆはメモリワード線ＭＷＬ３、ＭＷＬ７、ＭＷＬ１１、ＭＷＬ１５にそれぞれ接続されている。
【０１１８】
次に、以上のように構成された不揮発性半導体記憶装置の動作について、図６および図７を参照して説明する。図６および図７は、それぞれ、図１に示す不揮発性半導体記憶装置の消去動作および書き込み動作における各部信号のタイミングチャートである。
【０１１９】
なお、図６および図７では、チップセレクト信号ＣＳが論理ハイレベル、アドレス信号Ｘ［３：０］がすべて論理ロウレベルで、内部アドレス信号Ｘ０Ｘ１［０］が論理ハイレベル、Ｘ２Ｘ３［０］が論理ハイレベルである場合を例示している。
【０１２０】
図６では、消去動作が行われており、消去信号ＥＲＡが論理ハイレベル（ＶＤＤレベル）になることで消去動作が開始される。図１に示す制御クロック発生回路３からの制御クロック信号ＣＬＫは、図３に示すタイミング発生回路２に入力され、ＤＦＦ１〜４により、制御クロック信号ＣＬＫが１６サイクル動作したときに１サイクル動作する内部クロック信号ＣＬＫ１が生成される。また、図３に示すＤＦＦ５により、内部クロック信号ＣＬＫ１が２サイクル動作したときに１サイクル動作する内部クロック信号ＣＬＫ２が生成される。
【０１２１】
消去信号ＥＲＡが論理ハイレベルになると、コマンドデコード回路１からの消去書き込み信号ＥＰが論理ハイレベルとなり、図３に示すタイミング発生回路２のＤＦＦ１４のＤ入力端子に入力される。その後、ＣＬＫ２の立ち上がりに同期して、ＤＦＦ１４のＮＱ出力端子が論理ロウレベルとなり、チャージポンプ活性化信号ＰＭＰ＿ＥＮが論理ハイレベルとなる。その後、ＣＬＫ２の次の立ち上がりに同期して、図３に示すＤＦＦ１５のＱ出力端子からの高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が論理ハイレベルとなる。図３に示すＤＦＦ１７からＤＦＦ１９により、制御クロック信号ＣＬＫに同期して、高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］よりも制御クロック信号ＣＬＫの１クロック分遅れてメモリワード線活性化信号ＭＷＬ＿Ｉ［０］が、さらに制御クロック信号ＣＬＫの１クロック分遅れてメモリワード線活性化信号ＭＷＬ＿Ｉ［１］が、さらに制御クロック信号ＣＬＫの１クロック分遅れてメモリワード線活性化信号ＭＷＬ＿Ｉ［２］が、さらに制御クロック信号ＣＬＫの１クロック分遅れてメモリワード線活性化信号ＭＷＬ＿Ｉ［３］が、順次論理ハイレベルとなる。
【０１２２】
高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が論理ハイレベルになると、図５Ｃに示す回路ブロック１０８により、内部アドレス信号ＶＰＸ［０］がハイインピーダンス状態（Ｈｉ−Ｚ）からＶＤＤレベルへと、また内部アドレス信号ＶＰＸＢ［０］がＶＤＤレベルからＶＳＳレベルへと遷移する。次に、メモリワード線活性化信号ＭＷＬ＿［０］が論理ハイレベルになると、図５Ｃに示す回路ブロック１０９により、内部アドレス信号ＶＰＸ［１］がＨｉ−ＺからＶＤＤレベルへと、また内部アドレス信号ＶＰＸＢ［１］がＶＤＤレベルからＶＳＳレベルへと遷移する。次に、メモリワード線活性化信号ＭＷＬ＿Ｉ［１］が論理ハイレベルになると、図５Ｃに示す回路ブロック１１０により、内部アドレス信号ＶＰＸ［２］がＨｉ−ＺからＶＤＤレベルへと、また内部アドレス信号ＶＰＸＢ［２］がＶＤＤレベルからＶＳＳレベルへと遷移する。次に、メモリワード線活性化信号ＭＷＬ＿Ｉ［２］が論理ハイレベルになると、図５Ｃに示す回路ブロック１１１により、内部アドレス信号ＶＰＸ［３］がＨｉ−ＺからＶＤＤレベルへと、また内部アドレス信号ＶＰＸＢ［３］がＶＤＤレベルからＶＳＳレベルへと遷移する。
【０１２３】
一方、このとき、図５Ｄに示す回路ブロック１１９、１２０、１２１、１２２により、内部アドレス信号ＶＥＸ［３：０］はＨｉ−Ｚで、内部アドレス信号ＶＥＸＢ［３：０］はＶＳＳレベルであり、内部アドレス信号ＭＷＬＤ［０］は、図５Ｅに示す回路ブロック１２９によりＶＤＤレベルで、内部アドレス信号ＭＷＬＤ［３：１］は、図５Ｅに示す回路ブロック１３０、１３１、１３２によりＶＳＳレベルである。
【０１２４】
上記のような内部アドレス信号の遷移を受けて、図５Ｆに示すメモリワード線デコード回路１３３〜１４８により、４本のメモリワード線ＭＷＬ０、ＭＷＬ４、ＭＷＬ８、ＭＷＬ１２がＨｉ−ＺからＶＤＤレベルへと遷移し、制御クロック信号ＣＬＫの１クロック分遅れて、４本のメモリワード線ＭＷＬ１、ＭＷＬ５、ＭＷＬ９、ＭＷＬ１３がＨｉ−ＺからＶＤＤレベルへと遷移し、さらに制御クロック信号ＣＬＫの１クロック分遅れて、４本のメモリワード線ＭＷＬ２、ＭＷＬ６、ＭＷＬ１０、ＭＷＬ１４がＨｉ−ＺからＶＤＤレベルへと遷移し、さらに制御クロック信号ＣＬＫの１クロック分遅れて、４本のメモリワード線ＭＷＬ３、ＭＷＬ７、ＭＷＬ１１、ＭＷＬ１５がＨｉ―ＺからＶＤＤへと遷移する。
【０１２５】
このようにして、メモリワード線に電圧を印加するタイミングをずらすことができる。
【０１２６】
また、チャージポンプ活性化信号ＰＭＰ＿ＥＮが論理ハイレベルとなると、図３に示すＤＦＦ６〜ＤＦＦ９により、ＰＭＰ＿ＥＮの立ち上がりから制御クロック信号ＣＬＫの１クロック分遅れて、選択ワード線活性化信号ＳＷＬ＿ＥＮ［０］が論理ハイレベルに、さらに制御クロック信号ＣＬＫの１クロック分遅れて、選択ワード線活性化信号ＳＷＬ＿ＥＮ［１］が論理ハイレベルに、さらに制御クロック信号ＣＬＫの１クロック分遅れて、選択ワード線活性化信号ＳＷＬ＿ＥＮ［２］が論理ハイレベルに、さらに制御クロック信号ＣＬＫの１クロック分遅れて、選択ワード線活性化信号ＳＷＬ＿ＥＮ［３］が論理ハイレベルに遷移する。
【０１２７】
上記のようなワード線活性化信号ＳＷＬ＿ＥＮ［３：０］の遷移を受けて、図５Ａおよび図５Ｂに示す行選択手段６（６Ａおよび６Ｂ）により、４本の選択ワード線ＳＷＬ０、ＳＷＬ４、ＳＷＬ８、ＳＷＬ１２がＶＳＳレベルからＶＤＤレベルへと遷移し、制御クロック信号ＣＬＫの１クロック分遅れて、４本の選択ワード線ＳＷＬ１、ＳＷＬ５、ＳＷＬ９、ＳＷＬ１３がＶＳＳレベルからＶＤＤレベルへと遷移し、さらに制御クロック信号ＣＬＫの１クロック分遅れて、４本の選択ワード線ＳＷＬ２、ＳＷＬ６、ＳＷＬ１０、ＳＷＬ１４がＶＳＳレベルからＶＤＤレベルへと遷移し、さらに制御クロック信号ＣＬＫの１クロック分遅れて、４本の選択ワード線ＳＷＬ３、ＳＷＬ７、ＳＷＬ１１、ＳＷＬ１５がＶＳＳレベルからＶＤＤレベルへと遷移する。
【０１２８】
このようにして、選択ワード線に電圧を印加するタイミングをずらすことができる。
【０１２９】
その後、図６に示すように、内部クロック信号ＣＬＫ２の３回目の立ち上がりで、図３に示すＤＦＦ１６のＮＱ出力端子の信号が論理ロウレベルとなり、高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［２］が論理ハイレベルとなる。ＨＶＤＥＣ＿ＥＮ［２］が論理ハイレベルになると、図４に示す高電圧デコーダ５により、メモリワード線ロウレベル信号ＭＷＬＬ［３：０］がＶＳＳレベルから負の高電圧ＶＢＢ９（−９Ｖ）レベルへと遷移し、内部アドレス信号ＶＰＸＢ［３：０］およびＭＷＬＤ［３：１］が負の高電圧ＶＢＢ９（−９Ｖ）レベルへと遷移する。
【０１３０】
続いて、トリガー信号ＴＲＧを論理ハイレベルにすることにより、図３に示すＤＦＦ１０のＮＱ出力端子からの信号が、内部クロック信号ＣＬＫ１に同期して論理ロウレベルとなり、Ｎ型ウエル活性化信号ＮＷ＿ＥＮが論理ハイレベルとなる。ＮＷ＿ＥＮが論理ハイレベルとなると、図４に示すＮＡＮＤゲート２２とレベルシフト回路２８により、Ｎ型ウエル電圧ＶＮＷがＶＤＤレベルから正の高電圧ＶＰＰ９（９Ｖ）レベルへと遷移する。
【０１３１】
内部クロック信号ＣＬＫ１の次の立ち上がりで、図３に示すＤＦＦ１１のＮＱ出力端子の信号が論理ロウレベルとなり、メモリワード線活性化信号ＭＷＬ＿ＥＮが論理ハイレベルとなる。ＭＷＬ＿ＥＮが論理ハイレベルとなると、図５Ｄに示す回路ブロック１１９により、選択アドレス（この場合は、Ｘ０Ｘ１［０］）の内部アドレス信号ＶＥＸ［０］がＨｉ−Ｚから負の高電圧ＶＢＢ９（−９Ｖ）レベルへと、また内部アドレス信号ＶＥＸＢ［０］がＶＳＳレベルからＶＤＤレベルへと遷移する。これにより、図５Ｆに示すメモリワード線デコード回路１３３により、選択されたメモリワード線ＭＷＬ０がＶＤＤレベルから負の高電圧ＶＢＢ９（−９Ｖ）レベルへと遷移する。
【０１３２】
その後、内部クロック信号ＣＬＫ１の次の立ち上がりで、図３に示すＤＦＦ１２のＮＱ出力端子の信号が論理ロウレベルとなり、Ｐ型ウエル活性化信号ＰＷ＿ＥＮが論理ハイレベルとなる。ＰＷ＿ＥＮが論理ハイレベルとなると、図４に示す高電圧デコーダ５により、Ｐ型ウエル電圧ＶＰＷがＶＳＳレベルから正の高電圧ＶＰＰ９（９Ｖ）レベルへと遷移する。これにより、メモリセルアレイへの消去動作に必要な電圧が加えられ、選択アドレスの消去動作が開始される。
【０１３３】
消去動作終了時は、まずトリガー信号ＴＲＧを論理ロウレベルにする。ＴＲＧを論理ロウレベルにした後、２番目の内部クロック信号ＣＬＫ１の立ち上がりで、図３に示すＤＦＦ１１のＮＱ出力端子の信号が論理ハイレベルとなり、Ｐ型ウエル活性化信号ＰＷ＿ＥＮが論理ロウレベルとなる。ＰＷ＿ＥＮが論理ロウレベルとなると、図４に示す高電圧デコード回路５により、Ｐ型ウエル電圧ＶＰＷが正の高電圧ＶＰＰ９（９Ｖ）レベルからＶＳＳレベルへと遷移し、メモリセルアレイへの消去動作が終了する。その後、次の内部クロックＣＬＫ１の立ち上がりで、図３に示すＤＦＦ１２のＮＱ出力端子の信号が論理ハイレベルとなり、メモリワード線活性化信号ＭＷＬ＿ＥＮが論理ロウレベルとなる。ＭＷＬ＿ＥＮが論理ロウレベルとなると、図５Ｄに示す回路ブロック１１９により、内部アドレス信号ＶＥＸ［０］が負の高電圧ＶＢＢ９（−９Ｖ）レベルからＨｉ−Ｚへと遷移する。これにより、図５Ｆのメモリワード線デコード回路１３３により、選択されたメモリワード線ＭＷＬ０が負の高電圧ＶＢＢ９（−９Ｖ）レベルからＨｉ−Ｚへと遷移する。
【０１３４】
その後、内部クロック信号ＣＬＫ１の次の立ち上がりで、図３に示すＤＦＦ１３のＮＱ出力端子の信号が論理ハイレベルとなり、Ｎ型ウエル活性化信号ＮＷ＿ＥＮが論理ロウレベルとなる。ＮＷ＿ＥＮが論理ロウレベルとなると、図４に示す高電圧デコード回路５により、Ｎ型ウエル電圧ＶＮＷが正の高電圧ＶＰＰ９（９Ｖ）レベルからＶＤＤレベルへと遷移する。
【０１３５】
その後、消去信号ＥＲＡをロウレベルにする。ＥＲＡをロウレベルにした次の内部クロック信号ＣＬＫ２の立ち上がりで、図３に示すＤＦＦ１４のＮＱ出力端子の信号が論理ハイレベルとなり、高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［２］が論理ロウレベルとなる。ＨＶＤＥＣ＿ＥＮが論理ロウレベルとなると、図４に示す高電圧デコード回路５により、メモリワード線ロウレベル信号ＭＷＬＬ［３：０］が負の高電圧ＶＢＢ９（−９Ｖ）レベルからＶＳＳレベルへと遷移する。ＭＷＬＬ［３：０］がＶＳＳレベルへと遷移すると、図５Ｄに示す回路ブロック１１９〜１２２により、内部アドレス信号ＶＰＸＢ［３：０］が負の高電圧ＶＢＢ９（−９Ｖ）レベルからＶＳＳレベルへと遷移する。また、図５Ｅに示す回路ブロック１２９により、内部アドレス信号ＭＷＬＤ［３：１］が負の高電圧ＶＢＢ９（−９Ｖ）レベルからＶＳＳレベルへと遷移する。
【０１３６】
内部クロック信号ＣＬＫ２の次の立ち上がりで、図３に示すＤＦＦ１５のＱ出力端子からの高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が論理ロウレベルとなる。ＨＶＤＥＣ＿ＥＮが論理ロウレベルとなると、図３に示すＤＦＦ１７〜ＤＦＦ１９により、ＨＶＤＥＣ＿ＥＮ［１］が論理ロウレベルとなった次の制御クロック信号ＣＬＫの立ち上がりで、メモリワード線活性化信号ＭＷＬ＿Ｉ［０］が論理ロウレベルとなり、次の制御クロック信号ＣＬＫの立ち上がりで、メモリワード線活性化信号ＭＷＬ＿Ｉ［１］が論理ロウレベルとなり、次の制御クロック信号ＣＬＫの立ち上がりで、メモリワード線活性化信号ＭＷＬ＿Ｉ［２］が論理ロウレベルとなる。
【０１３７】
高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］およびメモリワード線活性化信号ＭＷＬ＿Ｉ［２：０］の立ち下がりを受けて、図５Ｃに示す回路ブロック１０８〜１１１により、図６に示すように、内部アドレス信号ＶＰＸ［３：０］が制御クロック信号ＣＬＫに同期して順次ＶＤＤレベルからＨＩ―Ｚへと遷移し、内部アドレス信号ＶＰＸＢ［３：０］が順次ＶＳＳレベルからＶＤＤレベルへと遷移する。
【０１３８】
上記の内部アドレス信号ＶＰＸ［３：０］およびＶＰＸＢ［３：０］の遷移を受けて、図５Ｆに示すメモリワード線デコード回路１３４〜１４８により、図６に示すように、制御クロック信号ＣＬＫに同期してメモリワード線ＭＷＬ４、ＭＷＬ８、ＭＷＬ１２が、次にメモリワード線ＭＷＬ１、ＭＷＬ５、ＭＷＬ９、ＭＷＬ１３が、次にメモリワード線ＭＷＬ２、ＭＷＬ６、ＭＷＬ１０、ＭＷＬ１４が、次にメモリワード線ＭＷＬ３、ＭＷＬ７、ＭＷＬ１１、ＭＷＬ１５が、ＶＤＤレベルからＨｉ−Ｚへと順次遷移する。
【０１３９】
このようにして、メモリワード線に電圧を印加するタイミングをずらすことが可能となる。
【０１４０】
次の内部クロック信号ＣＬＫ２の立ち上がりで、図３に示すＤＦＦ１６のＮＱ出力端子の信号が論理ハイレベルとなり、チャージポンプ活性化信号ＰＭＰ＿ＥＮが論理ロウレベルへと遷移する。ＰＭＰ＿ＥＮが論理ロウレベルに遷移すると、図２に示すコマンドデコード回路１により、消去モード信号ＥＲＡ＿Ｍが論理ロウレベルに遷移する。ＥＲＡ＿Ｍがロウレベルに遷移すると、図５Ｃに示す回路ブロック１０８〜１１１により、内部アドレス信号ＶＰＸ［３：０］がＨｉ−ＺからＶＤＤレベルへと、ＶＰＸＢ［３：０］がＶＤＤレベルからＶＳＳレベルへと遷移する。また、図５Ｄに示す回路ブロック１１９〜１２２により、内部アドレス信号ＶＥＸ［３：０］がＨｉ−ＺからＶＳＳレベルへと、ＶＥＸＢ［３：１］がＶＳＳレベルからＶＤＤレベルへと遷移する。また、図５Ｅに示す回路ブロック１２９〜１３２により、内部アドレス信号ＭＷＬＤ［３：１］がＶＳＳレベルからＶＤＤレベルへと遷移する。
【０１４１】
以上の内部アドレスの遷移を受けて、メモリワード線ＭＷＬ［１５：０］の状態が、図５Ｆに示すメモリワード線デコード回路１３３〜１４８により、Ｈｉ−ＺからＶＳＳレベルへと遷移する。
【０１４２】
また、チャージポンプ活性化信号ＰＭＰ＿ＥＮの論理ロウレベルへの遷移を受けて、図３に示すＤＦＦ６からＤＦＦ９により、制御クロック信号ＣＬＫに同期して、選択ワード線活性化信号ＳＷＬ＿ＥＮ［３：０］が順次ＶＤＤレベルからＶＳＳレベルへと遷移する。ＳＷＬ＿ＥＮ［３：０］の遷移を受けて、図５Ａおよび図５Ｂに示す行選択手段６（６Ａおよび６Ｂ）により、図６に示すように、制御クロック信号ＣＬＫに同期して、選択ワード線ＳＷＬ０、ＳＷＬ４、ＳＷＬ８、ＳＷＬ１２が、次に選択ワード線ＳＷＬ１、ＳＷＬ５、ＳＷＬ９、ＳＷＬ１３が、次に選択ワード線ＳＷＬ２、ＳＷＬ６、ＳＷＬ１０、ＳＷＬ１４が、次に選択ワード線ＭＷＬ３、ＳＷＬ７、ＳＷＬ１１、ＳＷＬ１５が、ＶＤＤレベルからＶＳＳレベルへと順次遷移する。
【０１４３】
このようにして、選択ワード線に電圧を印加するタイミングをずらすことが可能となる。
【０１４４】
次に、書き込み動作について、図７を参照して説明する。
【０１４５】
図７では、書き込み動作が行われており、書き込み信号ＰＲＧが論理ハイレベルになることで書き込み動作が開始される。図１に示す制御クロック発生回路３からの制御クロック信号ＣＬＫは、図３に示すタイミング発生回路２に入力され、ＤＦＦ１〜４により、制御クロック信号ＣＬＫが１６サイクル動作したときに１サイクル動作する内部クロック信号ＣＬＫ１が生成される。また、図３に示すＤＦＦ５により、内部クロック信号ＣＬＫ１が２サイクル動作したときに１サイクル動作する内部クロック信号ＣＬＫ２が生成される。
【０１４６】
書き込み信号ＰＲＧが論理ハイレベルとなると、図２に示すコマンドデコード回路１により、消去書き込み信号ＥＰが論理ハイレベルとなり、図３に示すタイミング発生回路２におけるＤＦＦ１４のＤ入力端子に入力される。その後、内部クロック信号ＣＬＫ２の立ち上がりに同期して、図３に示すＤＦＦ１４のＮＱ出力端子の信号が論理ロウレベルとなり、チャージポンプ活性化信号ＰＭＰ＿ＥＮが論理ハイレベルとなる。その後、内部クロック信号ＣＬＫ２の次の立ち上がりに同期して、図３に示すＤＦＦ１５のＱ出力端子からの高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が論理ハイレベルとなる。
【０１４７】
図３に示すＤＦＦ１７からＤＦＦ１９により、制御クロック信号ＣＬＫに同期して、高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］から制御クロック信号ＣＬＫの１クロック分遅れてメモリワード線活性化信号ＭＷＬ＿Ｉ［０］が、さらに制御クロック信号ＣＬＫの１クロック分遅れてメモリワード線活性化信号ＭＷＬ＿Ｉ［１］が、さらに制御クロック信号ＣＬＫの１クロック分遅れてメモリワード線活性化信号ＭＷＬ＿Ｉ［２］が、さらに制御クロック信号ＣＬＫの１クロック分遅れてメモリワード線活性化信号ＭＷＬ＿Ｉ［３］が、順次論理ハイレベルとなる。
【０１４８】
高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が論理ハイレベルになると、図４に示すＮＡＮＤゲート２０およびレベルシフト回路２５により、メモリワード線ハイレベル信号ＭＷＬＨがＶＤＤレベルから正の高電圧ＶＰＰ９（９Ｖ）レベルへと遷移する。また、図４に示す回路ブロック３５により、メモリワード線ロウレベル信号ＭＷＬＬ［０］がＶＳＳレベルから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと遷移する。
【０１４９】
メモリワード線活性化信号ＭＷＬ＿Ｉ［０］が論理ハイレベルになると、図４に示す回路ブロック３６により、メモリワード線ロウレベル信号ＭＷＬＬ［１］がＶＳＳレベルから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと遷移する。また、メモリワード線活性化信号ＭＷＬ＿Ｉ［１］が論理ハイレベルになると、図４に示す回路ブロック３７により、メモリワード線ロウレベル信号ＭＷＬＬ［２］がＶＳＳレベルから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと遷移する。また、メモリワード線活性化信号ＭＷＬ＿Ｉ［２］が論理ハイレベルになると、図４に示す回路ブロック３８により、メモリワード線ロウレベル信号ＭＷＬＬ［３］がＶＳＳレベルから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと遷移する。
【０１５０】
高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が論理ハイレベルになると、図５Ｄに示す回路ブロック１１９により、内部アドレス信号ＶＥＸ［０］がＨｉ−Ｚから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと、また内部アドレス信号ＶＥＸＢ［０］がＶＳＳレベルから正の高電圧ＶＰＰ９（９Ｖ）レベルへと遷移する。次に、メモリワード線活性化信号ＭＷＬ＿Ｉ［０］が論理ハイレベルになると、図５Ｄに示す回路ブロック１２０により、内部アドレス信号ＶＥＸ［１］がＨｉ−Ｚから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと、また内部アドレス信号ＶＥＸＢ［１］がＶＳＳレベルから正の高電圧ＶＰＰ９（９Ｖ）へと遷移する。次に、メモリワード線活性化信号ＭＷＬ＿Ｉ［１］が論理ハイレベルになると、図５Ｄに示す回路ブロック１２１により、内部アドレス信号ＶＥＸ［２］がＨｉ−Ｚから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと、また内部アドレス信号ＶＥＸＢ［２］がＶＳＳレベルから正の高電圧ＶＰＰ９（９Ｖ）レベルへと遷移する。次に、メモリワード線活性化信号ＭＷＬ＿Ｉ［２］が論理ハイレベルになると、図５Ｄに示す回路ブロック１２２により、内部アドレス信号ＶＥＸ［３］がＨｉ−Ｚから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと、また内部アドレス信号ＶＥＸＢ［３］がＶＳＳレベルから正の高電圧ＶＰＰ９（９Ｖ）レベルへと遷移する。
【０１５１】
一方、このとき、図５Ｃに示す回路ブロック１０８、１０９、１１０、１１１により、内部アドレス信号ＶＰＸ［３：０］はＨｉ−Ｚ、内部アドレス信号ＶＰＸＢ［３：０］はＶＤＤレベルであり、内部アドレス信号ＭＷＬＤ［０］は、図５Ｅに示す回路ブロック１２９により、負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルで、内部アドレス信号ＭＷＬＤ［３：１］は、図５Ｅに示す回路ブロック１３０、１３１、１３２により、正の高電圧ＶＰＰ９（９Ｖ）レベルである。
【０１５２】
上記のような内部アドレス信号の遷移を受けて、図５Ｆに示すメモリワード線デコード回路により、４本のメモリワード線ＭＷＬ０、ＭＷＬ４、ＭＷＬ８、ＭＷＬ１２がＨｉ−ＺからＶＤＤレベルに遷移し、制御クロック信号ＣＬＫの１クロック分遅れて、４本のメモリワード線ＭＷＬ１、ＭＷＬ５、ＭＷＬ９、ＭＷＬ１３がＨｉ−ＺからＶＤＤレベルに遷移し、さらに制御クロック信号ＣＬＫの１クロック分遅れて、４本のメモリワード線ＭＷＬ２、ＭＷＬ６、ＭＷＬ１０、ＭＷＬ１４がＨｉ−ＺからＶＤＤレベルに遷移し、さらに制御クロック信号ＣＬＫの１クロック分遅れて、４本のメモリワード線ＭＷＬ３、ＭＷＬ７、ＭＷＬ１１、ＭＷＬ１５がＨｉ―ＺからＶＤＤレベルに遷移する。
【０１５３】
このようにして、メモリワード線に電圧を印加するタイミングをずらすことができる。
【０１５４】
書き込み動作のときは、図５Ａに示すインバータ４８の出力信号が論理ロウレベルであるために、内部アドレス信号ＸＳ［３：０］およびＸＤＳ［３：０］は全て論理ロウレベルであり、選択ワード線はＶＳＳレベルとなっている。
【０１５５】
その後、図７に示す内部クロック信号ＣＬＫ２の３回目の立ち上がりで、図３に示すＤＦＦ１６のＮＱ出力端子の信号が論理ロウレベルとなり、高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［２］が論理ハイレベルとなる。
【０１５６】
続いて、トリガー信号ＴＲＧを論理ハイレベルにすることにより、図３に示すＤＦＦ１０のＮＱ出力端子の信号が、内部クロック信号ＣＬＫ１に同期して論理ロウレベルとなり、Ｎ型ウエル活性化信号ＮＷ＿ＥＮが論理ハイレベルとなる。ＮＷ＿ＥＮがハイレベルとなると、図４に示すＮＡＮＤゲート２２とレベルシフト回路２８により、Ｎ型ウエル電圧ＶＮＷがＶＤＤレベルから正の高電圧ＶＰＰ９（９Ｖ）レベルへと遷移する。
【０１５７】
内部クロック信号ＣＬＫ１の次の立ち上がりで、図３に示すＤＦＦ１１のＮＱ出力端子の信号が論理ロウレベルとなり、メモリワード線活性化信号ＭＷＬ＿ＥＮが論理ハイレベルとなる。ＭＷＬ＿ＥＮがハイレベルとなると、図５Ｃに示す回路ブロック１０８により、選択アドレス（この場合は、Ｘ０Ｘ１［０］）の内部アドレス信号ＶＰＸ［０］がＨｉ−Ｚから正の高電圧ＶＰＰ９（９Ｖ）レベルへと、また内部アドレス信号ＶＰＸＢ［０］がＶＤＤレベルから負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルへと遷移する。これにより、図５Ｆに示すメモリワード線デコード回路６（６Ｆ）により、選択されたメモリワード線ＭＷＬ０がＶＤＤレベルから正の高電圧ＶＰＰ９（９Ｖ）レベルへと遷移する。
【０１５８】
その後、内部クロック信号ＣＬＫ１の次の立ち上がりで、図３に示すＤＦＦ１２のＮＱ出力端子の信号が論理ロウレベルとなり、Ｐ型ウエル活性化信号ＰＷ＿ＥＮが論理ハイレベルとなる。ＰＷ＿ＥＮがハイレベルとなると、図４に示す高電圧デコーダ５により、Ｐ型ウエル電圧ＶＰＷがＶＳＳレベルから負の高電圧ＶＢＢ６（−６Ｖ）レベルへと遷移する。これにより、メモリセルアレイへの書き込み動作に必要な電圧が加えられ、選択アドレスの書き込み動作が開始される。
【０１５９】
書き込み動作終了時は、まずトリガー信号ＴＲＧを論理ロウレベルにする。ＴＲＧをロウレベルにした後、２番目の内部クロック信号ＣＬＫ１の立ち上がりで、図３に示すＤＦＦ１１のＮＱ出力端子の信号がハイレベルとなり、Ｐ型ウエル活性化信号ＰＷ＿ＥＮが論理ロウレベルとなる。ＰＷ＿ＥＮが論理ロウレベルとなると、図４に示す高電圧デコード回路５により、Ｐ型ウエル電圧ＶＰＷが負の高電圧ＶＢＢ６（−６Ｖ）レベルからＶＳＳレベルに遷移し、メモリセルアレイへの書き込み動作を終了する。
【０１６０】
その後、次の内部クロック信号ＣＬＫ１の立ち上がりで、図３に示すＤＦＦ１２のＮＱ出力端子の信号が論理ハイレベルとなり、メモリワード線活性化信号ＭＷＬ＿ＥＮが論理ロウレベルとなる。ＭＷＬ＿ＥＮが論理ロウレベルとなると、図５Ｃに示す回路ブロック１０８により、内部アドレス信号ＶＰＸ［０］が正の高電圧ＶＰＰ９（９Ｖ）レベルからＨｉ−Ｚへと、また内部アドレス信号ＶＰＸＢ［０］が負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルからＶＤＤレベルへと遷移する。これにより、図５Ｆに示すメモリワード線デコード回路により、選択されたメモリワード線ＭＷＬ０が正の高電圧ＶＰＰ９（９Ｖ）レベルからＨｉ−Ｚへと遷移する。
【０１６１】
その後、内部クロック信号ＣＬＫ１の次の立ち上がりで、図３に示すＤＦＦ１３のＮＱ出力端子の信号が論理ハイレベルとなり、Ｎ型ウエル活性化信号ＮＷ＿ＥＮが論理ロウレベルとなる。ＮＷ＿ＥＮが論理ロウレベルとなると、図４に示す高電圧デコード回路５により、Ｎ型ウエル電圧ＶＮＷが正の高電圧ＶＰＰ９（９Ｖ）レベルからＶＤＤレベルへと遷移する。
【０１６２】
その後、書き込み信号ＰＲＧを論理ロウレベルにする。ＰＲＧを論理ロウレベルにした次の内部クロック信号ＣＬＫ２の立ち上がりで、図３に示すＤＦＦ１４のＮＱ出力端子の信号が論理ハイレベルとなり、高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［２］が論理ロウレベルとなる。
【０１６３】
内部クロック信号ＣＬＫ２の次の立ち上がりで、図３に示すＤＦＦ１５のＱ出力端子からの高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が論理ロウレベルとなる。ＨＶＤＥＣ＿ＥＮ［１］が論理ロウレベルとなると、図３に示すＤＦＦ１７〜ＤＦＦ１９により、ＨＶＤＥＣ＿ＥＮ［１］が論理ロウレベルとなった次の制御クロック信号ＣＬＫの立ち上がりで、メモリワード線活性化信号ＭＷＬ＿Ｉ［０］が論理ロウレベルとなり、次の制御クロック信号ＣＬＫの立ち上がりで、メモリワード線活性化信号ＭＷＬ＿Ｉ［１］が論理ロウレベルとなり、次の制御クロック信号ＣＬＫの立ち上がりで、メモリワード線活性化信号ＭＷＬ＿Ｉ［２］が論理ロウレベルとなる。
【０１６４】
高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］が論理ロウレベルになると、図４に示すＮＡＮＤゲート２０およびレベルシフト回路２５により、メモリワード線ハイレベル信号ＭＷＬＨが正の高電圧ＶＰＰ９（９Ｖ）レベルからＶＤＤレベルへと遷移する。また、図４に示す回路ブロック３５により、メモリワード線ロウレベル信号ＭＷＬＬ［０］が負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルからＶＳＳレベルへと遷移する。メモリワード線活性化信号ＭＷＬ＿Ｉ［０］が論理ロウレベルになると、図４に示す回路ブロック３６により、メモリワード線ロウレベル信号ＭＷＬＬ［１］が負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルからＶＳＳレベルへと遷移する。また、メモリワード線活性化信号ＭＷＬ＿Ｉ［１］が論理ロウレベルになると、図４に示す回路ブロック３７により、メモリワード線ロウレベル信号ＭＷＬＬ［２］が負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルからＶＳＳレベルへと遷移する。また、メモリワード線活性化信号ＭＷＬ＿Ｉ［２］が論理ロウレベルになると、図４に示す回路ブロック３８により、メモリワード線ロウレベル信号ＭＷＬＬ［３］が負の高電圧ＶＢＢ２５（−２．５Ｖ）レベルからＶＳＳレベルへと遷移する。
【０１６５】
高電圧デコード活性化信号ＨＶＤＥＣ＿ＥＮ［１］およびメモリワード線活性化信号ＭＷＬ＿Ｉ［２：０］の立ち下がりを受けて、図５Ｄに示す回路ブロック１１９〜１２２により、図７に示すように、内部アドレス信号ＶＥＸ［３：０］が、内部クロックＣＬＫに同期して順次負の高電圧ＶＢＢ２５（−２．５Ｖ）からＨＩ―Ｚに遷移し、内部アドレス信号ＶＰＸＢ［３：０］が順次正の高電圧ＶＰＰ９（９Ｖ）レベルからＶＳＳレベルに遷移する。
【０１６６】
内部アドレス信号ＶＥＸ［３：０］およびＶＥＸＢ［３：０］の遷移を受けて、図５Ｆに示すメモリワード線デコード回路により、図７に示すように、制御クロック信号ＣＬＫに同期して、メモリワード線ＭＷＬ４、ＭＷＬ８、ＭＷＬ１２が、次にメモリワード線ＭＷＬ１、ＭＷＬ５、ＭＷＬ９、ＭＷＬ１３が、次にメモリワード線ＭＷＬ２、ＭＷＬ６、ＭＷＬ１０、ＭＷＬ１４が、次にメモリワード線ＭＷＬ３、ＭＷＬ７、ＭＷＬ１１、ＭＷＬ１５が、ＶＤＤレベルからＨｉ−Ｚに順次遷移する。
【０１６７】
このようにして、メモリワード線に電圧を印加するタイミングをずらすことが可能となる。
【０１６８】
次の内部クロック信号ＣＬＫ２の立ち上がりで、図３に示すＤＦＦ１６のＮＱ出力端子の信号が論理ハイレベルとなり、チャージポンプ活性化信号ＰＭＰ＿ＥＮが論理ロウレベルへと遷移する。ＰＭＰ＿ＥＮが論理ロウレベルに遷移すると、図２に示すコマンドデコード回路１により、書き込みモード信号ＰＲＧ＿Ｍが論理ロウレベルに遷移する。ＰＲＧ＿Ｍが論理ロウレベルに遷移すると、図５Ｃに示す回路ブロック１０８〜１１１により、内部アドレス信号ＶＰＸ［３：０］がＨｉ−ＺからＶＤＤレベルに、ＶＰＸＢ［３：０］がＶＤＤレベルからＶＳＳレベルに遷移する。また、図５Ｄに示す回路ブロック１１９〜１２２により、内部アドレス信号ＶＥＸ［３：０］がＨｉ−ＺからＶＳＳレベルに、ＶＥＸＢ［３：０］がＶＳＳレベルからＶＤＤレベルに遷移する。また、図５Ｅに示す回路ブロック１２９〜１３２により、内部アドレス信号ＭＷＬＤ［０］がＨｉ−ＺからＶＳＳレベルに遷移する。以上の内部アドレスの遷移を受けて、メモリワード線ＭＷＬ［１５：０］が、図５Ｆに示すメモリワード線デコード回路１３３〜１４８により、Ｈｉ−ＺからＶＳＳレベルに遷移する。
【０１６９】
以上のようにして、消去動作時も書き込み動作時もワード線に電圧を印加する際のタイミングをずらすことが可能となる。
【０１７０】
【発明の効果】
以上説明したように、本発明によれば、非選択ワード線に電圧を印加する際の印加のタイミングをずらすことが可能となるため、書き込み動作または消去動作時のピーク電流を低減することができる。これによって、安定した書き込み動作や消去動作を実行することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の構成例を示すブロック図
【図２】図１に示すコマンドデコード回路１の内部構成を示す回路図
【図３】図１に示すタイミング発生回路２の内部構成を示す回路図
【図４】図１に示す高電圧デコーダ５の内部構成を示す回路図
【図５Ａ】図１に示す行選択手段６の内部構成の一部６Ａを示す回路図
【図５Ｂ】図１に示す行選択手段６の内部構成の一部６Ｂを示す回路図
【図５Ｃ】図１に示す行選択手段６の内部構成の一部６Ｃを示す回路図
【図５Ｄ】図１に示す行選択手段６の内部構成の一部６Ｄを示す回路図
【図５Ｅ】図１に示す行選択手段６の内部構成の一部６Ｅを示す回路図
【図５Ｆ】図１に示す行選択手段６の内部構成の一部６Ｆを示す回路図
【図６】図１に示す不揮発性半導体記憶装置の消去動作における各部信号のタイミングチャート
【図７】図１に示す不揮発性半導体記憶装置の書き込み動作における各部信号のタイミングチャート
【図８Ａ】従来の不揮発性半導体記憶装置におけるメモリセルのゲート長方向の断面図
【図８Ｂ】図８Ａに示す不揮発性半導体記憶装置の等価回路図
【図９】図８Ｂに示すメモリセルを９個アレイ化した場合のアレイ構造と、メモリセルに対して消去動作を行う際の電圧の印加状態を示す図
【図１０】図８Ｂに示すメモリセルを９個アレイ化した場合のアレイ構造と、メモリセルに対して書き込み動作を行う際の電圧の印加状態を示す図
【図１１】図８Ｂに示すメモリセルを９個アレイ化した場合のアレイ構造と、メモリセルに対して読み出し動作を行う際の電圧の印加状態を示す図
【符号の説明】
ＭＷＬ０〜ＭＷＬ１５　メモリワード線
ＳＷＬ０〜ＳＷＬ１５　選択ワード線
ＭＣ０〜ＭＣ８　メモリセル
ＢＬ０〜ＢＬ２　ビット線
ＳＬ０〜ＳＬ２　ソース線
１　コマンドデコード回路
２　タイミング発生回路
３　制御クロック発生回路
４　高電圧発生回路
５　高電圧デコーダ
６　行選択手段
７　Ｐ型ウエル
８　Ｎ型ウエル
ＥＲＡ　消去信号
ＰＲＧ　書き込み信号
ＡＬＥ　全消去信号
ＡＬＰ　全書き込み信号
ＢＬＥ　ブロック消去信号
ＢＬＰ　ブロック書き込み信号
Ｘ［３：０］　アドレス信号
ＴＲＧ　トリガー信号
ＣＳ　チップセレクト信号
ＣＬＫ　制御クロック信号
ＣＬＫ１、ＣＬＫ２　内部クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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