(57)【要約】【課題】過消去及びそれに起因する読出し不良の問題を解消でき、信頼性を高めることができる半導体記憶装置を提供すること。【解決手段】半導体基板１上にゲート絶縁膜２と、ゲート電極３と、一対のソース／ドレイン拡散領域１３ａ，１３ｂとを有する電界効果トランジスタを備える。ゲート電極３の上面及び側面を覆う態様で、基板１上に形成された電荷を蓄積する機能を持つ絶縁体よりなる被覆膜２１を備える。被覆膜２１上に接するように形成されている層間絶縁膜２３を備える。各ソース／ドレイン拡散領域１３ａ，１３ｂ上でそれぞれ層間絶縁膜２３と被覆膜２１とを上下方向に貫通してそのソース／ドレイン拡散領域１３ａ，１３ｂに電気的に接続されたコンタクト部材２５，２５とを備える。被覆膜２１と層間絶縁膜２３とは選択的にエッチング可能な材料からなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の上面及び側面を覆う態様で、上記半導体基板上に形成された電荷を蓄積する機能を持つ絶縁体よりなる被覆膜と、
上記被覆膜上に接するように形成されている層間絶縁膜と、
上記各ソース／ドレイン拡散領域上でそれぞれ上記層間絶縁膜と被覆膜とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されたコンタクト部材とを備え、
上記被覆膜と層間絶縁膜とは選択的にエッチング可能な材料からなることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記被覆膜のうち上記ゲート電極の側面に沿った部分で覆われていることを特徴とする半導体記憶装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の両側にそれぞれ設けられた、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体と、
一体となった上記ゲート電極及びメモリ機能体の上面及び側面を覆う態様で、上記半導体基板上に形成された絶縁体よりなる被覆膜と、
上記被覆膜上に接するように形成されている層間絶縁膜と、
上記各ソース／ドレイン拡散領域上でそれぞれ上記層間絶縁膜と被覆膜とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されたコンタクト部材とを備え、
上記被覆膜と層間絶縁膜とは選択的にエッチング可能な材料からなることを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記メモリ機能体で覆われていることを特徴とする半導体記憶装置。
【請求項５】
請求項１又は３いずれかに記載の半導体記憶装置において、
上記半導体基板の材料及び上記ゲート電極の材料が主にシリコンを含み、
上記ゲート絶縁膜の材料及び上記層間絶縁膜の材料が主にシリコン酸化膜を含み、
上記被覆膜の材料が主にシリコン窒化膜を含むことを特徴とする半導体記憶装置。
【請求項６】
請求項１又は３のいずれかに記載の半導体記憶装置において、
上記半導体基板上に上記電界効果トランジスタが複数配置され、
隣り合う上記電界効果トランジスタの上記ソース／ドレイン拡散領域同士を電気的に分離する素子分離領域を有し、
上記素子分離領域の材料は主にシリコン酸化膜を含むことを特徴とする半導体記憶装置。
【請求項７】
請求項４に記載の半導体記憶装置において、
上記電荷保持部の少なくとも一部が上記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
上記電荷保持部が、上記ゲート絶縁膜の表面に対して略平行に延びる部分を有することを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
上記電荷保持部が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴とする半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
上記散逸防止絶縁体のうち上記電荷保持部と上記半導体基板とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする半導体記憶装置。
【請求項１１】
請求項１又は３のいずれかに記載の半導体記憶装置において、
上記半導体基板上に上記電界効果トランジスタが複数配置され、
隣り合う上記電界効果トランジスタの上記ソース／ドレイン拡散領域同士を電気的に分離する素子分離領域を有し、
上記コンタクト部材は上記素子分離領域の両側の上記ソース／ドレイン拡散領域にまたがっており、
上記被覆膜と上記素子分離領域とは選択的にエッチング可能な材料からなることを特徴とする半導体記憶装置。
【請求項１２】
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の上面及び側面を覆う態様で、上記半導体基板上に形成された電荷を蓄積する機能を持つ絶縁体よりなる被覆膜と、
上記被覆膜上に接するように形成されている層間絶縁膜と、
上記各ソース／ドレイン拡散領域上でそれぞれ上記層間絶縁膜と被覆膜とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されたコンタクト部材とを備え、
上記被覆膜と層間絶縁膜とは選択的にエッチング可能な材料からなり、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記被覆膜のうち上記ゲート電極の側面に沿った部分で覆われており、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっていることを特徴とする半導体装置。
【請求項１３】
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の両側にそれぞれ設けられた、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体と、
一体となった上記ゲート電極及びメモリ機能体の上面及び側面を覆う態様で、上記半導体基板上に形成された絶縁体よりなる被覆膜と、
上記被覆膜上に接するように形成されている層間絶縁膜と、
上記各ソース／ドレイン拡散領域上でそれぞれ上記層間絶縁膜と被覆膜とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されたコンタクト部材とを備え、
上記被覆膜と層間絶縁膜とは選択的にエッチング可能な材料からなり、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記メモリ機能体で覆われており、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっていることを特徴とする半導体装置。
【請求項１４】
請求項１若しくは３に記載の半導体記憶装置または請求項１２若しくは１３に記載の半導体装置を備えたことを特徴とするＩＣカード。
【請求項１５】
請求項１若しくは３に記載の半導体記憶装置または請求項１２若しくは１３に記載の半導体装置を備えたことを特徴とする携帯電子機器。
【請求項１６】
半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
電荷を蓄積する機能を持つ絶縁体よりなる被覆膜を、上記ゲート電極の上面及び側面を覆う態様で、上記半導体基板上に形成する工程と、
一体となった上記ゲート電極及び被覆膜の両側に相当する半導体基板表面に一対のソース／ドレイン拡散領域を形成するための不純物注入を行なう工程と、
上記被覆膜上に層間絶縁膜を形成する工程と、
フォトレジストをマスクとして上記層間絶縁膜に対して上記被覆膜との選択性のあるエッチングを施して、上記各ソース／ドレイン拡散領域を含む領域にそれぞれ上記層間絶縁膜を上下方向に貫通するコンタクトホールを形成する工程と、
上記コンタクトホール形成後の上記層間絶縁膜をマスクとして上記被覆膜をエッチングして、上記各コンタクトホール内にそれぞれ上記ソース／ドレイン拡散領域の表面を露出させる工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項１７】
請求項１６に記載の半導体記憶装置の製造方法において、
上記ソース／ドレイン拡散領域を形成するための不純物注入を行なう工程で、上記ゲート電極と上記被覆膜のうち上記ゲート電極の側面に沿った部分とを一体に注入マスクとして用いることを特徴とする半導体記憶装置の製造方法。
【請求項１８】
請求項１６に記載の半導体記憶装置の製造方法において、
上記各コンタクトホール内にそれぞれ上記ソース／ドレイン拡散領域の表面を露出させる工程で、上記コンタクトホール内に露出している上記被覆膜に異方性選択エッチングバックを施すことを特徴とする半導体記憶装置の製造方法。
【請求項１９】
半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の両側にそれぞれ、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体を形成する工程と、
絶縁体よりなる被覆膜を、一体となった上記ゲート電極及びメモリ機能体の上面及び側面を覆う態様で、上記半導体基板上に形成する工程と、
一体となった上記ゲート電極、メモリ機能体及び被覆膜の両側に相当する半導体基板表面に一対のソース／ドレイン拡散領域を形成するための不純物注入を行なう工程と、
上記被覆膜上に層間絶縁膜を形成する工程と、
フォトレジストをマスクとして上記層間絶縁膜に対して上記被覆膜との選択性のあるエッチングを施して、上記各ソース／ドレイン拡散領域を含む領域にそれぞれ上記層間絶縁膜を上下方向に貫通するコンタクトホールを形成する工程と、
上記コンタクトホール形成後の上記層間絶縁膜をマスクとして上記被覆膜をエッチングして、上記各コンタクトホール内にそれぞれ上記ソース／ドレイン拡散領域の表面を露出させる工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項２０】
請求項１９に記載の半導体記憶装置の製造方法において、
上記ソース／ドレイン拡散領域を形成するための不純物注入を行なう工程で、上記ゲート電極と上記メモリ機能体と上記被覆膜のうち上記ゲート電極の側面に沿った部分とを一体に注入マスクとして用いて、上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔を設けることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその製造方法に関し、特に電気的に書込み消去可能な不揮発性半導体記憶素子及びその製造方法に関する。
【０００２】
また、本発明は、半導体記憶素子と半導体スイッチング素子とを同一基板上に混載した半導体装置に関する。
【０００３】
また、本発明は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びＩＣカードに関する。
【０００４】
【従来の技術】
電気的に書込み消去可能なメモリ素子としてフラッシュメモリがある（例えば、非特許文献１参照。）。フラッシュメモリの素子の構造断面図を、図２９に示す。半導体基板９０１上に第１酸化膜９０４を介してポリシリコンからなる浮遊ゲート９０６を有し、浮遊ゲート９０６の上に第２酸化膜９０５を介してポリシリコンからなる制御ゲート９０７を有する。ゲート電極９０６，９０７の両側の半導体基板９０１表面には一対のソース／ドレイン拡散領域９０２及び９０３が形成されている。ゲート電極９０６，９０７の端部はソース／ドレイン拡散領域９０２，９０３の端部上にそれぞれ重なっている。制御ゲート９０７はフラッシュメモリにおける電界効果トランジスタ（ＦＥＴ）のゲート電極の働きを担っている。また、制御ゲート９０７と半導体基板９０１間に、第１酸化膜９０４、浮遊ゲート９０６及び第２酸化膜９０５を配置している。つまり、フラッシュメモリはＦＥＴのゲート絶縁膜部分に電荷保持部であるメモリ膜（浮遊ゲート）を配置することによって、当該ＦＥＴのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリである。
【０００５】
【非特許文献１】
舛岡富士雄編，「フラッシュメモリ技術ハンドブック」，株式会社サイエンスフォーラム，１９９３年８月１５日，Ｐ５５−５８
【０００６】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、次に述べるような所謂過消去という問題がある。つまり通常フラッシュメモリにおける消去動作は、浮遊ゲートに蓄積された電子を引き抜くこと又は正孔を注入することによりフラッシュメモリにおけるＦＥＴのしきい値電圧を低下させるものである。この消去が過剰に成されると、ゲート電極（つまり制御ゲート）下の浮遊ゲートに保持された電荷の影響により当該ＦＥＴがＯＮ（オン）してソース／ドレイン拡散領域間に電流が流れる。この現象は、ＦＥＴとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、浮遊ゲートの保持電荷のみによって、ＦＥＴがＯＮするため生じるものである。
【０００７】
このような過消去が起こると、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流が生じて、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【０００８】
そこで、本発明の課題は、過消去及びそれに起因する読出し不良の問題を解消できる半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明の課題は、そのような半導体記憶素子と論理回路をなす半導体スイッチング素子とを同一基板上に混載した半導体装置を提供することにある。
【００１０】
また、本発明の課題は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びＩＣカードを提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するため、この発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の上面及び側面を覆う態様で、上記半導体基板上に形成された電荷を蓄積する機能を持つ絶縁体よりなる被覆膜と、
上記被覆膜上に接するように形成されている層間絶縁膜と、
上記各ソース／ドレイン拡散領域上でそれぞれ上記層間絶縁膜と被覆膜とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されたコンタクト部材とを備え、
上記被覆膜と層間絶縁膜とは選択的にエッチング可能な材料からなることを特徴としている。
【００１２】
この発明の半導体記憶装置では、上記被覆膜のうち上記ゲート電極の側面に沿った部分が、電荷を蓄積する機能を持つ電荷保持部として働く。つまり電荷保持部が半導体記憶装置における電界効果トランジスタののゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されている。したがって、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【００１３】
また、被覆膜でゲート電極とコンタクト部材とを分離できるので、通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しリーク電流量を減少させ、または、低誘電率材料を用いて寄生容量を低下させることができる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【００１４】
また、層間絶縁膜のエッチングを被覆膜により停止できる。つまり、被覆膜でエッチングをストップすることにより、半導体基板をエッチングするのを防止でき、その結果、コンタクト不良、及び、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができる。したがって、信頼性の高い半導体記憶装置を提供できる。
【００１５】
また、被覆膜のみにより、電荷保持機能と上記機能の多数の機能を有すことができる。つまり通常構造のＭＯＳＦＥＴ（電界効果トランジスタ）に対して上記被覆膜を追加するだけで作製できるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００１６】
また、一実施形態の半導体記憶装置は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記被覆膜のうち上記ゲート電極の側面に沿った部分で覆われていることを特徴としている。
【００１７】
この一実施形態の半導体記憶装置では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられ、上記オフセット領域は上記被覆膜のうち上記ゲート電極の側面に沿った部分（電荷保持部）で覆われている。したがって、被覆膜における電荷保持部の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られ、良好な書込み／消去特性を有した半導体記憶装置が提供される。
【００１８】
また、別の局面では、この発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の両側にそれぞれ設けられた、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体と、
一体となった上記ゲート電極及びメモリ機能体の上面及び側面を覆う態様で、上記半導体基板上に形成された絶縁体よりなる被覆膜と、
上記被覆膜上に接するように形成されている層間絶縁膜と、
上記各ソース／ドレイン拡散領域上でそれぞれ上記層間絶縁膜と被覆膜とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されたコンタクト部材とを備え、
上記被覆膜と層間絶縁膜とは選択的にエッチング可能な材料からなることを特徴としている。
【００１９】
この発明の半導体記憶装置では、電荷を蓄積する機能を持つ電荷保持部を有するメモリ機能体が電界効果トランジスタのゲート絶縁膜部ではなく、ゲート電極の側方に形成されている。したがって、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【００２０】
また、被覆膜でゲート電極及びメモリ機能体とコンタクト部材とを分離できるので、通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しリーク電流量を減少させ、または、低誘電率材料を用いて寄生容量を低下させることができる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【００２１】
また、層間絶縁膜のエッチングを被覆膜により停止できる。つまり、被覆膜でエッチングをストップすることにより、半導体基板をエッチングするのを防止でき、その結果、コンタクト不良、及び、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができる。したがって、信頼性の高い半導体記憶装置を提供できる。
【００２２】
さらに、電荷を蓄積する機能を有する電荷保持部に保持されている電荷は、散逸防止絶縁体により、散逸が抑制される。したがって、保持特性の良好な半導体記憶装置が提供できる。さらに、被覆膜によってもメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【００２３】
また、一実施形態の半導体記憶装置は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記メモリ機能体で覆われていることを特徴としている。
【００２４】
この一実施形態の半導体記憶装置では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられ、上記オフセット領域は上記メモリ機能体で覆われている。したがって、上記メモリ機能体における電荷保持部の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られ、良好な書込み／消去特性を有した半導体記憶装置が提供される。さらに、オフセット領域において発生したホットキャリアによる書込み／消去が可能なので、２ビット動作が可能な半導体記憶装置が提供される。
【００２５】
また、一実施形態の半導体記憶装置は、
上記半導体基板の材料及び上記ゲート電極の材料が主にシリコンを含み、
上記ゲート絶縁膜の材料及び上記層間絶縁膜の材料が主にシリコン酸化膜を含み、
上記被覆膜の材料が主にシリコン窒化膜を含むことを特徴としている。
【００２６】
この一実施形態の半導体記憶装置によれば、半導体基板、ゲート電極、ゲート絶縁膜、被覆膜及び層間絶縁膜は主に、現在半導体装置の材料としてよく用いられているシリコンまたはシリコン化合物を含み、従来の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築できる。したがって、製造コストが低い半導体記憶装置を提供できる。
【００２７】
また、層間絶縁膜が主にシリコン酸化膜を含み、被覆膜が主にシリコン窒化膜を含むので、被覆膜と層間絶縁膜とは大きなエッチング選択比を得られる。これにより、従来の半導体製造プロセスと非常に親和性の高いプロセスで、コンタクト不良、及び、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができるプロセスを構築できる。したがって、さらに製造コストが低い半導体記憶装置を提供できる。また、従来の半導体製造プロセスでは素子分離領域は主にシリコン酸化膜からできているので、被覆膜と素子分離領域とは大きなエッチング選択比を得られる。これにより、従来の半導体製造プロセスと非常に親和性の高いプロセスで、コンタクト不良、及び、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができるプロセスを構築できる。
【００２８】
また、上記被覆膜のうち上記ゲート電極の側面に沿った部分が、電荷を蓄積する機能を持つ電荷保持部として働く場合において、被覆膜が主にシリコン窒化膜を含めば、電荷保持部が多数の電荷トラップを有すことができる。したがって、良好な書込み／消去特性を有した半導体記憶装置を提供できる。
【００２９】
なお、この明細書において「Ａの材料が主にａを含む」とは、Ａが主たる材料ａ以外の材料（例えば不純物）ｂを含んでも良いことを意味する。Ａが主たる材料ａを含むことによる効果が損なわなければ良いのである。
【００３０】
また、一実施形態の半導体記憶装置は、
上記半導体基板上に上記電界効果トランジスタが複数配置され、
隣り合う上記電界効果トランジスタの上記ソース／ドレイン拡散領域同士を電気的に分離する素子分離領域を有し、
上記素子分離領域の材料は主にシリコン酸化膜を含むことを特徴としている。
【００３１】
従来は素子分離領域をコンタクトホールをあけるためのエッチングで同時にエッチングしない様に、充分なコンタクトホールと素子分離領域の目合わせずれ余裕を持った設計で素子を製造していた。しかし、被覆膜としてシリコン窒化膜を用いた上で、この一実施形態の半導体記憶装置のように素子分離領域の材料を主にシリコン酸化膜を含むものとすれば、コンタクトホールをあけるためのエッチングが被覆膜でストップされる上、被覆膜は素子分離領域の材料に対して選択的にエッチングされ得るので、設計上、素子分離領域とコンタクトホールの目合わせずれ余裕を減らすことができる。したがって、占有面積が小さく製造コストの削減できた半導体記憶装置を提供できる。
【００３２】
また、一実施形態の半導体記憶装置では、上記メモリ機能体は、電荷の散逸を抑制する機能を有するＬ字型絶縁体の側壁部に、電荷を蓄積する機能を有する複数の微粒子とそれを含む側壁絶縁体が形成された構造からなることを特徴としている。
【００３３】
この一実施形態の半導体記憶装置によれば、複数の微粒子で電荷を保持する構造つまり電荷を蓄積する機能を有する領域を微粒子のような微小領域に細分化した構造を用いたことにより、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、複数の微粒子に保持されたすべての電荷がリークせず、絶縁膜リーク部近傍の微粒子に保持されていた電荷がリークするのみに留まる。よって、保持特性が良く、極めて長期信頼性の高い半導体記憶装置が提供される。また、１例としては、電荷を蓄積する機能を有する材料からなる微粒子を例えばシリコンドットのようなナノドット状に形成することもできる。よって、クーロンブロッケード効果により極めてメモリ効果が向上する。
【００３４】
また、一実施形態の半導体記憶装置では、上記メモリ機能体は、電荷の散逸を抑制する機能を有するＬ字型絶縁体の側壁部に、側壁絶縁体及び電荷を保持する機能を有する電荷保持部が形成された構造から成り、
上記電荷保持部は、上記メモリ機能体より幅が狭く、上記Ｌ字型絶縁体と上記側壁絶縁膜とに挟まれて成ることを特徴としている。
【００３５】
この一実施形態の半導体記憶装置によれば、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体の体積が減少するので単位体積当たりの電荷の量を増加させることができる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。さらに、電荷保持部の側壁が側壁絶縁体に覆われているためソース／ドレイン拡散領域へのコンタクト形成工程の際に、電荷保持部とコンタクト部材とが短絡するのを防止できる。よって、設計時のコンタクトホールとメモリ機能体の目合わせずれマージンが小さくて良いので微細化される。よって、コストが抑えられた半導体記憶装置が提供される。
【００３６】
また、一実施形態の半導体記憶装置では、上記メモリ機能体は、電荷の散逸を抑制する機能を有するＬ字型絶縁体の側壁部に、側壁絶縁体及び上記メモリ機能体より幅が狭く上記メモリ機能体より高さが低く上記Ｌ字型絶縁体に接し電荷を保持する機能を有する電荷保持部とからなる構造を有することを特徴としている。
【００３７】
この一実施形態の半導体記憶装置によれば、前記一実施形態における電荷保持部よりさらに縮小された電荷保持部を有しているので、書込みによって注入する電子はよりチャネル近傍の狭い領域に限定される。したがって、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持する電荷保持部の体積が既述のものより減少するので単位体積当たりの電荷の量を増加させることができる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。
【００３８】
さらに、電荷保持部が完全に側壁絶縁体に覆われているためソース／ドレイン拡散領域へのコンタクト工程の際に、電荷保持部とコンタクト部材とが短絡するのを完全に防止できる。よって、設計コンタクトマージンがさらに小さくて良いので、占有面積の縮小化がなされる。よって、製造コストが抑えられた半導体記憶装置が提供される。
【００３９】
また、一実施形態の半導体記憶装置では、上記メモリ機能体は、
電荷を蓄積する機能を有する複数の微粒子を内部に包含する側壁絶縁体と、
上記側壁絶縁体と上記ゲート電極の間及び上記側壁絶縁体と上記半導体基板の間に導体若しくは半導体からなる膜を配置し、
上記導体若しくは半導体からなる膜と上記ゲート電極の間、及び、上記導体若しくは半導体からなる膜と上記半導体基板の間にＬ字型絶縁体を配置する構造を有していることを特徴としている。
【００４０】
この一実施形態の半導体記憶装置によれば、微粒子の位置や大きさのバラツキによる、電界効果トランジスタのしきい値電圧や駆動電流に与えるバラツキを抑制することができる。よって、誤読み出しの抑制された信頼性の高い半導体記憶装置を提供できる。
【００４１】
また、一実施形態の半導体記憶装置では、
上記Ｌ字型絶縁膜及び上記側壁絶縁膜はシリコン酸化膜若しくはシリコン酸窒化膜からなり、
上記電荷保持部はポリシリコンから成り、
上記微粒子はシリコンからなることを特徴としている。
【００４２】
この一実施形態の半導体記憶装置によれば、電荷保持部がポリシリコンより成るため、電荷注入量を制御することができ、それによる多値化が可能となり、１ビット当たりの製造コストが削減できる。さらに、微粒子もシリコンからなるので、ＬＳＩプロセスではごく標準的に用いられる材料であるため、製造コストが削減できる。
【００４３】
また、一実施形態半導体記憶装置では、上記電荷保持部はシリコン窒化膜からなることを特徴としている。
【００４４】
この一実施形態の半導体記憶装置によれば、電荷保持部がシリコン窒化膜より成り、かつ第２の側壁絶縁膜はシリコン酸化膜若しくはシリコン酸窒化膜からなるため、電荷をトラップする準位が１×１０１２ｃｍ−２程度存在するため大きなヒステリシス特性を得ることができる。また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が抑制されるため保持特性が良好になる。さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、製造コストが低くなる。
【００４５】
また、一実施形態の半導体記憶装置は、上記電荷保持部の少なくとも一部が上記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴としている。
【００４６】
この一実施形態の半導体記憶装置によれば、半導体記憶装置の読出し動作時の電流値が、オーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶装置が提供される。
【００４７】
また、一実施形態の半導体記憶装置は、上記電荷保持部が、上記ゲート絶縁膜の表面に対して略平行に延びる部分を有することを特徴としている。
【００４８】
なお、この明細書において「略平行」とは、製造ばらつきの範囲内で実質的に平行であることを意味する。
【００４９】
この一実施形態の半導体記憶装置によれば、電荷保持部に保持された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【００５０】
また、一実施形態の半導体記憶装置は、上記電荷保持部が、上記ゲート電極の側面に対して略平行に延びる部分を含むことを特徴としている。
【００５１】
この一実施形態の半導体記憶装置によれば、書換え動作時に電荷蓄積領域に注入される電荷が増加し、書換え速度が増大する。
【００５２】
また、一実施形態の半導体記憶装置は、上記散逸防止絶縁体のうち上記電荷保持部と上記半導体基板とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００５３】
この一実施形態の半導体記憶装置によれば、電荷蓄積領域への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、電荷保持部に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。また、上記散逸防止絶縁体のうち上記電荷保持部と上記半導体基板とを隔てる部分の厚さが０．８ｎｍ以上なので保持特性の極端な劣化が抑制される。
【００５４】
また、一実施形態の半導体記憶装置は、
上記半導体基板上に上記電界効果トランジスタが複数配置され、
隣り合う上記電界効果トランジスタの上記ソース／ドレイン拡散領域同士を電気的に分離する素子分離領域を有し、
上記コンタクト部材は上記素子分離領域の両側の上記ソース／ドレイン拡散領域にまたがっており、
上記被覆膜と上記素子分離領域とは選択的にエッチング可能な材料からなることを特徴としている。
【００５５】
この一実施形態の半導体記憶装置を作製する場合、隣り合う２つのソース／ドレイン拡散領域を接続することのできる大きい一つのコンタクトホールを形成すれば良い。したがって、コンタクトホールを大きく形成できるため、コンタクト部材の埋め込みを容易にできる。
【００５６】
また、コンタクト部材の下方にある素子分離領域は、コンタクトホールとの目合わせずれを考慮する必要がない。よってコンタクトホールと素子分離領域の目合わせずれ余裕が大幅に減少し、それによって飛躍的にメモリセルアレイの面積を縮小することができる。
【００５７】
また、一実施形態の半導体記憶装置は、
半導体基板の表面に、素子分離領域と、該素子分離領域が形成されていない活性領域とが定められ、
第１の方向に延びる複数の上記活性領域が並んで形成され、
上記活性領域上には、ソース領域またはドレイン領域として働く複数のソース／ドレイン拡散領域が形成されて、同一の活性領域で隣り合う上記ソース／ドレイン拡散領域の間にそれぞれチャネル形成領域が定められ、
上記半導体基板上に上記第１の方向に交差して延びる複数のワード線が、上記チャネル形成領域上に絶縁体を介して設けられ、
上記半導体基板上に、それぞれ上記第１の方向に延びる複数のビット線が設けられ、
隣り合う２本の上記ビット線（第１ビット線及び第２ビット線）を選択したとき、２本のビット線の間にある特定の上記活性領域が規定され、
第１のビット線は上記特定の活性領域に属する１つ置きの上記ソース／ドレイン拡散領域と接続され、
第２のビット線は上記特定の活性領域に属する上記１つ置きのソース／ドレイン拡散領域以外のソース／ドレイン拡散領域と接続され、
さらに、上記２本のビット線は上記接続されたソース／ドレイン拡散領域とビット線を介して隣り合うソース／ドレイン拡散領域とも接続され、
上記ワード線は、上記チャネル形成領域上でゲート電極として機能し、
上記ワード線の側壁には、電荷を保持する機能を有するメモリ機能体が形成され、
特定のワード線及び互いに隣接する一対のビット線を選択することにより規定される上記電荷保持部に保持された電荷の多寡により、上記特定のワード線及び第１及び第２のビット線によって規定されるチャネル形成領域を流れる電荷量を変化させるように構成され、
上記選択されたビット線に接続されているビット線を介して隣り合う２つのソース／ドレイン拡散領域において構成されることを特徴としている。
【００５８】
この一実施形態の半導体記憶装置によれば、素子分離領域の占有する面積が、減少するとともに、ビット線の本数が減る。したがって、さらなる高集積化が可能となり、コスト低減が可能となる。
【００５９】
また、この発明の半導体装置は、
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の上面及び側面を覆う態様で、上記半導体基板上に形成された電荷を蓄積する機能を持つ絶縁体よりなる被覆膜と、
上記被覆膜上に接するように形成されている層間絶縁膜と、
上記各ソース／ドレイン拡散領域上でそれぞれ上記層間絶縁膜と被覆膜とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されたコンタクト部材とを備え、
上記被覆膜と層間絶縁膜とは選択的にエッチング可能な材料からなり、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記被覆膜のうち上記ゲート電極の側面に沿った部分で覆われており、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっていることを特徴としている。
【００６０】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されており、半導体記憶素子と半導体スイッチング素子との構成に大幅な差がない。特に、上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっているから、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔を設け、上記間隔は上記被覆膜のうち上記ゲート電極の側面に沿った部分で覆うようにしても、半導体スイッチング素子の機能上の障害にはならない。したがって、この半導体装置では、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが、略並行して非常に容易に作製される。しかも、ゲート絶縁膜厚に制限がないので、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用可能な半導体装置を提供できる。
【００６１】
また、別の局面では、この発明の半導体装置は、
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の両側にそれぞれ設けられた、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体と、
一体となった上記ゲート電極及びメモリ機能体の上面及び側面を覆う態様で、上記半導体基板上に形成された絶縁体よりなる被覆膜と、
上記被覆膜上に接するように形成されている層間絶縁膜と、
上記各ソース／ドレイン拡散領域上でそれぞれ上記層間絶縁膜と被覆膜とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されたコンタクト部材とを備え、
上記被覆膜と層間絶縁膜とは選択的にエッチング可能な材料からなり、
上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔が設けられ、上記間隔は上記メモリ機能体で覆われており、
上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっていることを特徴としている。
【００６２】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されており、半導体記憶素子と半導体スイッチング素子との構成に大幅な差がない。特に、上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっているから、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔を設け、上記間隔は上記被覆膜のうち上記ゲート電極の側面に沿った部分で覆うようにしても、半導体スイッチング素子の機能上の障害にはならない。また、上記半導体スイッチング素子では、チャネル方向に関して上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なっているから、メモリ機能体を半導体スイッチング素子に形成しても、半導体スイッチング素子の機能上の障害にはならない。したがって、この半導体装置では、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが、略並行して非常に容易に作製される。しかも、ゲート絶縁膜厚に制限がないので、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用可能な半導体装置を提供できる。
【００６３】
また、一実施形態の半導体装置は、上記半導体記憶素子により不揮発性メモリ領域が構成されることを特徴としている。
【００６４】
この一実施形態の半導体装置では、不揮発性メモリ領域と、半導体スイッチング素子を有する論理回路領域とを、同一半導体基板上に容易に混載することができる。
【００６５】
また、一実施形態の半導体装置は、上記不揮発性メモリ領域の半導体記憶素子と上記論理回路領域の半導体スイッチング素子とに対して供給される電源電圧が、互いに独立に設定されるようになっていることを特徴としている。
【００６６】
この一実施形態の半導体装置では、不揮発性メモリ領域における半導体記憶素子には比較的高電源電圧の供給ができるため、書き込み／消去速度を比較的向上させることができる。さらに、論理回路部における半導体スイッチング素子には比較的低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成され、それらが混載される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書き込み／消去速度が格段に速い不揮発性メモリ部を有する半導体装置を実現することができる。
【００６７】
また、一実施形態の半導体装置では、更に上記半導体スイッチング素子によりスタティック・ランダム・アクセス・メモリが構成されることを特徴としている。
【００６８】
この一実施形態の半導体装置では、上記半導体スイッチング素子によりスタティック・ランダム・アクセス・メモリが構成される。その場合、上記半導体スイッチング素子により論理回路部およびスタティック・ランダム・アクセス・メモリが構成され、上記半導体記憶素子により不揮発性メモリ部が構成される。このため、同一基板上に混載された論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を有する半導体装置を容易に実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、さらなる機能の向上を達成することができる。
【００６９】
また、この発明のＩＣカードは、上記いずれかの発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【００７０】
この発明のＩＣカードは、上記いずれかの発明の半導体記憶装置または半導体装置と同様の効果を有することができる。例えば、ＩＣカードは不揮発性メモリとその周辺回路部、論理回路部およびＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたＩＣカードが提供できる。
【００７１】
また、この発明の携帯電子機器は、上記いずれかの発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【００７２】
この発明の携帯電子機器は、上記いずれかの発明の半導体記憶装置または半導体装置と同様の効果を有することができる。例えば、携帯電話は不揮発性メモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【００７３】
また、この発明の半導体記憶装置の製造方法は、
半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
電荷を蓄積する機能を持つ絶縁体よりなる被覆膜を、上記ゲート電極の上面及び側面を覆う態様で、上記半導体基板上に形成する工程と、
一体となった上記ゲート電極及び被覆膜の両側に相当する半導体基板表面に一対のソース／ドレイン拡散領域を形成するための不純物注入を行なう工程と、
上記被覆膜上に層間絶縁膜を形成する工程と、
フォトレジストをマスクとして上記層間絶縁膜に対して上記被覆膜との選択性のあるエッチングを施して、上記各ソース／ドレイン拡散領域を含む領域にそれぞれ上記層間絶縁膜を上下方向に貫通するコンタクトホールを形成する工程と、
上記コンタクトホール形成後の上記層間絶縁膜をマスクとして上記被覆膜をエッチングして、上記各コンタクトホール内にそれぞれ上記ソース／ドレイン拡散領域の表面を露出させる工程を有することを特徴としている。
【００７４】
この発明の半導体記憶装置の製造方法によれば、最初に述べた半導体記憶装置を作製できる。
【００７５】
また、上記被覆膜が上記ゲート電極の上面及び側面を覆う態様で形成されているため、コンタクトホールの形成位置を設計する際の目合わせずれの余裕を従来の技術に記載の例のように大きくとる必要が無いので、素子の占有面積を小さくすることができ、製造コストを削減することができる。つまり、コンタクト位置の設計の際に、従来の技術に記載の製造方法を用いた場合、このコンタクトホールはゲート電極とコンタクト部材の間の容量を低減するために、充分な目合わせずれ余裕を考慮し形成されるように設計する必要があった。しかし、当実施形態の製造方法によると、コンタクトホールの位置がずれて、被覆膜（つまり従来の技術の浮遊ゲートに相当する）にオーバーラップしても良い。よって、従来の技術と比較して、目合わせずれ余裕をとって、ゲート電極および浮遊ゲートから充分な余裕を考慮し離してコンタクトホールを形成する必要がなく、コンタクトと被覆膜を実際上重なる部分を持って形成することができるので、非常に１素子あたりの占有面積を小さくすることができ、製造コストの低い半導体記憶装置を提供できる。
【００７６】
また、層間絶縁膜のエッチングを被覆膜により停止できる。つまり、被覆膜でエッチングをストップすることにより、半導体基板をエッチングするのを防止でき、その結果、コンタクト不良、及び、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができる。したがって、信頼性の高い半導体記憶装置を提供できる。
【００７７】
また、被覆膜のみにより、電荷保持機能と上記機能の多数の機能を有すことができる。つまり通常構造のＭＯＳＦＥＴ（電界効果トランジスタ）に対して上記被覆膜を追加するだけで作製できるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００７８】
また、一実施形態の半導体記憶装置の製造方法は、上記ソース／ドレイン拡散領域を形成するための不純物注入を行なう工程で、上記ゲート電極と上記被覆膜のうち上記ゲート電極の側面に沿った部分とを一体に注入マスクとして用いることを特徴としている。
【００７９】
この一実施形態の半導体装置の製造方法によれば、上記被覆膜のうち上記ゲート電極の側面に沿った部分の下方に、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間の間隔（オフセット領域）が設けられる。この結果、被覆膜における電荷保持部の電子の多寡によってオフセット領域の反転層が消失又は形成され、良好な書込み／消去特性を有した半導体記憶装置が提供される。また、ソース／ドレイン拡散領域は被覆膜下にも形成させることができるので、駆動電流の大きい半導体記憶素子が提供できる。また、上記構成のソース／ドレイン拡散領域を自己整合的に形成する事ができるので、非常に容易に上記効果のある半導体記憶装置を形成することができる。
【００８０】
また、一実施形態の半導体記憶装置の製造方法は、上記各コンタクトホール内にそれぞれ上記ソース／ドレイン拡散領域の表面を露出させる工程で、上記コンタクトホール内に露出している上記被覆膜に異方性選択エッチングバックを施すことを特徴としている。
【００８１】
この一実施形態の半導体装置の製造方法によれば、上記各コンタクトホールを上記ソース／ドレイン拡散領域の表面に容易に連通させることができる。
【００８２】
また、別の局面では、この発明の半導体記憶装置の製造方法は、
半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の両側にそれぞれ、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体を形成する工程と、
絶縁体よりなる被覆膜を、一体となった上記ゲート電極及びメモリ機能体の上面及び側面を覆う態様で、上記半導体基板上に形成する工程と、
一体となった上記ゲート電極、メモリ機能体及び被覆膜の両側に相当する半導体基板表面に一対のソース／ドレイン拡散領域を形成するための不純物注入を行なう工程と、
上記被覆膜上に層間絶縁膜を形成する工程と、
フォトレジストをマスクとして上記層間絶縁膜に対して上記被覆膜との選択性のあるエッチングを施して、上記各ソース／ドレイン拡散領域を含む領域にそれぞれ上記層間絶縁膜を上下方向に貫通するコンタクトホールを形成する工程と、
上記コンタクトホール形成後の上記層間絶縁膜をマスクとして上記被覆膜をエッチングして、上記各コンタクトホール内にそれぞれ上記ソース／ドレイン拡散領域の表面を露出させる工程を有することを特徴としている。
【００８３】
この発明の半導体装置の製造方法によれば、２番目に述べた半導体記憶装置を作製できる。
【００８４】
また、前述の半導体装置の製造方法と同様に、コンタクト不良、及び、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【００８５】
さらに、メモリ機能体の電荷保持部に蓄積された電荷は、散逸防止絶縁体により、散逸が抑制される。したがって、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【００８６】
また、一実施形態の半導体記憶装置の製造方法は、上記ソース／ドレイン拡散領域を形成するための不純物注入を行なう工程で、上記ゲート電極と上記メモリ機能体と上記被覆膜のうち上記ゲート電極の側面に沿った部分とを一体に注入マスクとして用いて、上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔を設けることを特徴としている。
【００８７】
この一実施形態の半導体記憶装置の製造方法によれば、上記メモリ機能体の下方に、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間の間隔（オフセット領域）が設けられる。この結果、メモリ機能体の余剰電子の有無によってオフセット領域の反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られ、良好な書込み／消去特性を有した半導体記憶装置が提供される。さらに、オフセット領域において発生したホットキャリアによる書込み／消去が可能なので、２ビット動作が可能な半導体記憶装置が提供される。
【００８８】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００８９】
（第１の実施形態）
図１（ａ）は、本発明による半導体記憶装置をなす第１の実施形態の半導体記憶素子の断面構造を示している。
【００９０】
当半導体記憶素子は、半導体基板１上に形成されており、半導体基板１上にゲート絶縁膜２を介してゲート電極３が形成されており、ゲート絶縁膜２とゲート電極３はゲートスタック８を成す。ゲート電極３の下の半導体基板には、チャネル形成領域１９が形成されており、その両側にチャネル形成領域１９とは逆導電型を有するソース／ドレイン拡散領域が形成されている。さらに、上記ゲート電極３の上面及び側面並びに半導体基板の一部を被覆膜２１が覆っている。この場合、被覆膜２１は電荷を保持するトラップ準位を有するシリコン窒化膜である。また、被覆膜２１におけるゲートスタック８の両側壁部分がそれぞれ実際に電荷を蓄積する電荷保持部１８ａ、１８ｂとなっている。さらに、当発明の特徴を成す構造として、被覆膜２１とその上に形成される層間絶縁膜２３との構造がある。この層間絶縁膜２３をマスクとしてゲート電極３を覆っていた被覆膜２１をエッチングすることにより、被覆膜２１の構造が図示のように形成されるので、被覆膜２１と層間絶縁膜２３は被エッチング膜とエッチングマスクの関係となるものである。また、被覆膜２１と層間絶縁膜２３の側面部にコンタクトホールに埋め込まれたコンタクト部材からなるコンタクト２５が形成されている。コンタクト２５は、各ソース／ドレイン拡散領域１３ａ、１３ｂ上でそれぞれ上記層間絶縁膜２３と被覆膜２１とを上下方向に貫通してそのソース／ドレイン拡散領域に電気的に接続されている。さらに、ゲート電極３を被覆膜２１が覆っているため、ゲート電極３の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。
【００９１】
ソース／ドレイン拡散領域１３ａ、１３ｂは、それぞれ電界効果トランジスタのソース領域又はドレイン領域として機能する。当半導体記憶素子は、オフセット構造を有している。すなわち、チャネル方向に関してゲート電極３とソース／ドレイン拡散領域１３ａ、１３ｂとの間に間隔（これを「オフセット領域」と呼ぶ。）２０が設けられ、オフセット領域２０は被覆膜２１のうちゲートスタック８の側面に沿った部分で覆われている。
【００９２】
上記構成の半導体記憶素子によれば、従来技術にあるように電荷保持部が半導体記憶装置における電界効果トランジスタの機能のゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されるため、従来技術にみられた構造起因の過消去及びそれに関する読出し不良の問題が解消される。
【００９３】
また、被覆膜でゲート電極とコンタクト部材を分離できるので、通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しリーク電流量を減少させ、または、低誘電率材料を用いて寄生容量を低下させることができる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【００９４】
また、層間絶縁膜のエッチングを被覆膜により停止できる。つまり、被覆膜でエッチングをストップすることにより、半導体基板をエッチングするのを防止でき、その結果、発生するコンタクト不良、及び、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができる。したがって、信頼性の高い半導体記憶装置を提供できる。
【００９５】
また、ゲート電極の上方及び側方に絶縁体よりなる被覆膜が形成されているため、コンタクト部材の形成位置を設計する際の目合わせずれの余裕を大きくとる必要が無いので、素子の占有面積を小さくすることができ、製造コストを削減することができる。つまり、コンタクト部材位置の設計の際に、従来の技術の半導体記憶装置を用いた場合、このコンタクトホールは、ゲート電極とコンタクト部材との間の容量を低減するために、充分な目合わせずれ余裕を考慮し形成されるように設計する必要があった。しかし、当発明の半導体記憶装置によると、コンタクトホールの位置がずれて、被覆膜（つまり従来の技術の浮遊ゲートに相当する）にオーバーラップしても最終形状において被覆膜はゲート電極側壁部に残るためゲート電極とコンタクト部材との間の容量が良く低減される。よって、本発明によれば、従来の技術と比較して、目合わせずれ余裕をとって、ゲート電極（制御ゲート）および電荷保持部（浮遊ゲート）から充分な余裕を考慮し離してコンタクトホールを形成する必要がなく、コンタクトホールと電荷保持部（従来技術における浮遊ゲート）とを実際上重なる部分を持って形成することができる。したがって、１素子あたりの占有面積を非常に小さくすることができ、製造コストの低い半導体記憶装置を提供できる。
【００９６】
また、被覆膜のみにより、電荷保持機能と上記機能の多数の機能を有すことができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００９７】
また、当半導体記憶素子の製造工程においては、被覆膜２１は下記する製造工程上のいくつかのコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制し、かつ電荷を蓄積する電荷保持部としての機能も有しており、これら複数の機能は被覆膜２１を形成するのみで達成されるものであるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【００９８】
また、本発明の半導体記憶装置は、ゲート電極３及び半導体基板の一部を覆うように被覆膜２１が形成されている。この被覆膜としては、配線と電極を電気的に分離できるように絶縁膜を用いるのが望ましい。また、この被覆膜としては、コンタクトホールをあけるためのエッチングで同時に素子分離領域をエッチングしない様に、素子分離領域の材料または素子分離領域埋め込み材料以外の、選択的にエッチング可能な材料を用いることが望ましい。素子分離領域の材料または素子分離領域埋め込み材料はよくシリコン酸化膜が用いられているので、被覆膜としてはシリコン窒化膜を用いると良い。
【００９９】
また、オフセット領域２０は上記被覆膜２１のうちゲートスタック８の側面に沿った部分（電荷保持部）で覆われている。したがって、被覆膜における電荷保持部の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られ、良好な書込み／消去特性を有した半導体記憶装置が提供される。さらに、本発明の半導体記憶素子はオフセット構造を有するため、２ビットの情報を記憶することが可能である。
【０１００】
図１（ｂ）は、図１（ａ）同様の効果を奏し、さらに素子の微細化が可能となる構造である。図１（ｂ）は、片側のコンタクト２５のみ被覆膜２１のゲート電極側壁部分にオーバーラップしているが、もう一方のコンタクトは被覆膜２１のゲート電極側壁部分にオーバーラップしていない。この構造によるとコンタクトとゲート電極との距離は、片側のみ接近しているため、もう一方のコンタクトにより素子占有面積が増大する。ところが、図１（ｂ）の構造によると、両側のコンタクトが被覆膜２１のゲート電極側壁部分にオーバーラップしているため、図１（ａ）に示す構造に比べて素子がより微細化される。
【０１０１】
以降の実施形態に置いては、図１（ａ）のように片側のコンタクト２５のみ被覆膜２１のゲート電極側壁部分にオーバーラップしているような構造は示さず、図１（ｂ）のように両側のコンタクトが被覆膜２１のゲート電極側壁部分にオーバーラップしている構造を示し説明を行っている。ただし、図１（ａ）のように片側のコンタクト２５のみ被覆膜２１のゲート電極側壁部分にオーバーラップしているような構造を用いても、上記同様の効果を有する事は言うまでもない。
【０１０２】
なお、図１において、電荷保持部１８ａ，１８ｂ（適宜符号１８で総称する。）は、ナノメートルサイズの量子ドット（ナノドット）が絶縁膜中に散点状に分布する構造を有していてもよく、その場合同様の効果を奏することができる。例えば、図１に記載の半導体記憶素子では、被覆膜２１はゲートスタック８の側面及び上面を覆っているが、実質的に電荷を保持する電荷保持部１８は、ゲート電極の両側壁部分である。すなわち、これらの領域に電荷を保持する機能もしくは分極を保持する物質が配置されていればよいのである。つまり、その領域にナノドットが形成されていれば、より保持特性が向上する。
【０１０３】
上記半導体記憶素子の書込み動作原理を、説明する。
【０１０４】
ここで、書込みとは、半導体記憶素子がＮチャネル型である場合には電荷保持部１８に電子を注入することを指すこととする。以後、半導体記憶素子はＮチャネル型であるとして説明する。
【０１０５】
第２の電荷保持部１８ｂに電子を注入する（書込む）ためには、第１のソース／ドレイン拡散領域１３ａ（Ｎ型の導電型を有する）をソース電極に、第２のソース／ドレイン拡散領域１３ｂ（Ｎ型の導電型を有する）をドレイン電極とする。例えば、第１のソース／ドレイン拡散領域１３ａ及び半導体基板１に０Ｖ、第２のソース／ドレイン拡散領域１３ｂに＋５Ｖ、ゲート電極３に＋２Ｖを印加すればよい。このような電圧条件によれば、反転層が、第１のソース／ドレイン拡散領域１３ａ（ソース電極）から伸びるが、第２のソース／ドレイン拡散領域１３ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２のソース／ドレイン拡散領域１３ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２の電荷保持部１８ｂに注入されることにより書込みが行なわれる。なお、第１の電荷保持部１８ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【０１０６】
このようにして、第２の電荷保持部１８ｂに電子を注入して、書込みを行うことができる。
【０１０７】
一方、第１の電荷保持部１８ａに電子を注入する（書込む）ためには、第２のソース／ドレイン拡散領域１３ｂをソース電極に、第１のソース／ドレイン拡散領域１３ａをドレイン電極とする。例えば、第２のソース／ドレイン拡散領域１３ｂ及び半導体基板１に０Ｖ、第１のソース／ドレイン拡散領域１３ａに＋５Ｖ、ゲート電極３に＋２Ｖを印加すればよい。このように、第２の電荷保持部１８ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１の電荷保持部１８ａに電子を注入して、書込みを行うことができる。
【０１０８】
次に、上記半導体記憶素子の消去動作原理を説明する。
【０１０９】
第１の電荷保持部１８ａに記憶された情報を消去する第１の方法では、第１のソース／ドレイン拡散領域１３ａに正電圧（例えば、＋６Ｖ）、半導体基板１に正電圧に０Ｖを印加して、第１のソース／ドレイン拡散領域１３ａと半導体基板１とのＰＮ接合に逆バイアスをかけ、更にゲート電極３に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極３付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合の半導体基板１側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極３方向に引きこまれ、その結果、第１の電荷保持部１８ａにホール注入が行なわれる。このようにして、第１の電荷保持部１８ａの消去が行なわれる。このとき第２のソース／ドレイン拡散領域１３ｂには０Ｖを印加すればよい。
【０１１０】
第２の電荷保持部１８ｂに記憶された情報を消去する場合は、上記において第１のソース／ドレイン拡散領域１３ａと第２のソース／ドレイン拡散領域１３ｂの電位を入れ替えればよい。
【０１１１】
第１の電荷保持部１８ａに記憶された情報を消去する第２の方法では、第１のソース／ドレイン拡散領域１３ａに正電圧（例えば、＋５Ｖ）、第２のソース／ドレイン拡散領域１３ｂに０Ｖ、ゲート電極３に負電圧（例えば、−４Ｖ）、半導体基板１に正電圧（例えば、＋０．８Ｖ）を印加すればよい。この際、半導体基板１と第２のソース／ドレイン拡散領域１３ｂとの間に順方向電圧が印加され、半導体基板１に電子が注入される。注入された電子は、半導体基板１と第１のソース／ドレイン拡散領域１３ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子・ホール対を発生させる。すなわち、半導体基板１と第２のソース／ドレイン拡散領域１３ｂとの間に順方向電圧を印加することにより、半導体基板１に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極３方向に引きこまれ、その結果、第１の電荷保持部１８ａに正孔注入が行なわれる。
【０１１２】
この第２の方法によれば、Ｐ型ウェル領域と第１のソース／ドレイン拡散領域１３ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２のソース／ドレイン拡散領域１３ｂから注入された電子は、ＰＮ接合で電子・正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域２０が存在する場合は、負の電位が印加されたゲート電極により上記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【０１１３】
なお、第１の電荷保持部１８ａに記憶された情報を消去する場合、第１の消去方法では、第１のソース／ドレイン拡散領域１３ａに＋６Ｖを印加しなければならなかったが、第２の消去方法では、＋５Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによる半導体記憶素子の劣化を抑制することができる。
【０１１４】
次に、上記半導体記憶素子の読み出し動作原理を説明する。
【０１１５】
第１の電荷保持部１８ａに記憶された情報を読み出す場合、第１のソース／ドレイン拡散領域１３ａをソース電極に、第２のソース／ドレイン拡散領域１３ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１のソース／ドレイン拡散領域１３ａ及び半導体基板１に０Ｖ、第２のソース／ドレイン拡散領域１３ｂに＋２Ｖ、ゲート電極３に＋１Ｖを印加すればよい。この際、第１の電荷保持部１８ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の電荷保持部１８ａに電子が蓄積している場合は、第１の電荷保持部１８ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１の電荷保持部１８ａの記憶情報を読み出すことができる。このとき、第２の電荷保持部１８ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【０１１６】
第２の電荷保持部１８ｂに記憶された情報を読み出す場合、第２のソース／ドレイン拡散領域１３ｂをソース電極に、第１のソース／ドレイン拡散領域１３ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２のソース／ドレイン拡散領域１３ｂ及び半導体基板１に０Ｖ、第１のソース／ドレイン拡散領域１３ａに＋２Ｖ、ゲート電極３に＋１Ｖを印加すればよい。このように、第１の電荷保持部１８ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２の電荷保持部１８ｂに記憶された情報の読出しを行うことができる。
【０１１７】
なお、ゲート電極３で覆われないチャネル形成領域（オフセット領域２０）が残されている場合、オフセット領域２０においては、電荷保持部１８ａ、１８ｂの余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域２０の幅を決定することが好ましい。
【０１１８】
ソース／ドレイン拡散領域１３ａ，１３ｂがゲート電極３端に達している場合、つまり、ソース／ドレイン拡散領域１３ａ，１３ｂとゲート電極３とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、ソース／ドレイン拡散領域１３ａ、１３ｂとゲート電極３とがオーバーラップしていない（オフセット領域２０が存在する）ほうが好ましい。
【０１１９】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。
【０１２０】
また、上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【０１２１】
以上の説明から明らかなように、上記半導体記憶素子によれば、電荷保持部はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶素子の微細化が容易となる。
【０１２２】
（第２の実施形態）
図２は、本発明による半導体記憶装置をなす第２の実施形態の半導体記憶素子の断面構造を示している。当半導体記憶素子が図１の半導体記憶素子と異なるのは、メモリ機能体１１が形成されている点である。メモリ機能体１１は、電荷を保持するトラップ準位を有するシリコン窒化膜１７とそれを挟むシリコン酸化膜からなるＬ字型絶縁体１２と側壁絶縁体１６とで構成されている。このＬ字型絶縁体１２と側壁絶縁体１６は散逸防止絶縁膜を成す。図１における電荷保持部１８ａ、１８ｂそれぞれは、図２においてはメモリ機能体１１ａ、１１ｂ（適宜符号１１で総称する。）におけるシリコン窒化膜１７に相当する。よって、図２における電荷保持部であるシリコン窒化膜１７は絶縁膜１２、１６に挟まれており、保持された電荷の離散が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、シリコン窒化膜１７が絶縁膜１２、１６で挟まれた構造とすることにより、書換え動作時に注入された電荷のゲート電極や他のノードへの離散が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体１１とゲート電極３を被覆膜２１が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、下記する複数のコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制する。これら複数の機能は被覆膜２１を形成するのみで達成されるものであるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【０１２３】
なお、図２において、シリコン窒化膜１７を導電体（フローティングゲート）や強誘電体で置き換えてもよく、その場合同様の効果を奏する。
【０１２４】
絶縁膜１２、１６はここではシリコン酸化膜を使用しているが、電荷の離散を抑制することができる材料であれば、同様の効果をしめす。その場合の材料の例としては、シリコン酸窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜等が挙げられる。
【０１２５】
以下に、この半導体記憶素子のさまざまな態様を説明する。
【０１２６】
この半導体記憶素子は、主として、ゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、ゲート電極の両側に形成されたメモリ機能体１１（電荷保持部１８）と、メモリ機能体（電荷保持部）１１の下に少なくとも一部を配置するソース／ドレイン拡散領域１３と、ゲート電極３若しくはゲート電極３及びメモリ機能体１１を覆い更には半導体基板の一部を覆うように形成された被覆膜２１とから構成される。
【０１２７】
この半導体記憶素子は、１つのメモリ機能体に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【０１２８】
また、この半導体記憶装置は、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとして機能することができる。
【０１２９】
また、半導体基板とゲート電極をシリコンから成る材料より形成すると良い。その場合、半導体基板とゲート電極は現在半導体装置の材料としてよく用いられているシリコンからなるので、従来の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築できるので、製造コストが低い半導体記憶装置を提供できる。
【０１３０】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【０１３１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【０１３２】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（局所酸化）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；浅い溝分離法）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。このように、半導体基板および表面半導体層に形成されるウエル領域やボディ領域は、ソース／ドレイン拡散領域の不純物の導電型と逆導電型をなすものであり、適切な不純物濃度に調整されているものである。つまり、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域にリークする電流をウエル領域やボディー領域を形成することにより低減することができる。それによって、ＳＯＩ基板を用いた場合に問題となる基板浮遊効果を低減することも可能となる。
【０１３３】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１ｎｍ〜２０ｎｍ程度、好ましく１ｎｍ〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。構造とプロセスに依存し、幅広であればメモリ機能体の下の絶縁膜を兼ねることができ工程簡略化できる。
【０１３４】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部（図示せず）を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極の材料は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域２２が形成されている。チャネル形成領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい（オフセット構造）。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜又は後述する電荷保持部で覆われていることが好ましい。
【０１３５】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え・保持する機能を有するか、電荷をトラップするか又は電荷分極状態を保持する機能を有する膜若しくは領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【０１３６】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、同一基板上に複数の半導体記憶素子を配列する場合、半導体記憶素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、半導体記憶素子の微細化が容易となる。
【０１３７】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【０１３８】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【０１３９】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【０１４０】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【０１４１】
また、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【０１４２】
メモリ機能体に含まれる電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持部は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【０１４３】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【０１４４】
電荷保持部の材料として導電膜を用いる場合には、電荷保持部が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【０１４５】
ソース／ドレイン拡散領域は、半導体基板又はウエル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン拡散領域と半導体基板又はウエル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【０１４６】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量、つまりゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は、短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【０１４７】
また、ソース／ドレイン拡散領域１３は、ゲート電極３端部に対してオフセットされている。これにより、メモリ機能体への電子の注入、および、正孔の注入が効率的に行われ、書込み、消去速度の速い半導体記憶素子を形成できる。
【０１４８】
ソース／ドレイン拡散領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、電荷保持膜の少なくとも一部を挟持するように配置することが好ましい。
【０１４９】
被覆膜は、シリコン窒化膜より成り、層間絶縁膜にコンタクトホールを形成する際のコンタクトエッチングのストッパとして働く。よって、半導体基板を深くエッチングすることによる、ソース／ドレイン拡散領域と半導体基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止する。それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０１５０】
この半導体記憶素子は、ゲート絶縁膜上に形成された単一のゲート電極、一方のソース／ドレイン領域、もう一方のソース／ドレイン拡散領域及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行う。具体的な動作原理及び動作電圧の例は、後述する。本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【０１５１】
さらに、本発明のメモリ機能体（電荷保持部）は、ゲート絶縁膜２とは独立して形成されている。したがって、メモリ機能体（電荷保持部）が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは分離されている。よって、トランジスタ動作を最適にするためのゲート絶縁膜の薄膜化等の設計方針と、メモリ機能を最適化するためのメモリ機能体の材料等の設計方針とは、それぞれ独立に決定できる。したがって、良好なトランジスタ動作特性を維持しつつ、良好なメモリ機能を容易に達成することができる。
【０１５２】
本発明の半導体記憶装置を構成する半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等の電荷保持部を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサとして残す方法；絶縁膜又は電荷保持部を形成し、適当な条件下でエッチバックしてサイドウォールスペーサとして残し、さらに電荷保持部又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサとして残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形として残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等を形成し、これらの膜のチャネル形成領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【０１５３】
上述の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
ｉ）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
ｉｉ）上記ワード線の両側にはメモリ機能体が形成されている、
ｉｉｉ）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、
ｉｖ）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ；酸化膜・窒化膜・酸化膜）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、
ｖ）メモリ機能体中のシリコン窒化膜はワード線及びチャネル形成領域とシリコン酸化膜で隔てられている、
ｖｉ）メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、
ｖｉｉ）ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル形成領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
ｖｉｉｉ）１個の半導体記憶素子の書込み及び消去動作は単一のワード線により行なう、
ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、
ｘ）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【０１５４】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、ｉｉｉ）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、ｖｉ）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件ｉｉｉ）及びｖｉ）を満たす場合は、要件ｉｘ）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、又は半導体記憶素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、半導体記憶素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。更には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。以上より、要件ｉｉｉ）、ｉｘ）及びｖｉ）を満たすことが特に好ましいのである。
【０１５５】
本発明の半導体記憶装置は、ＩＣカード、携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１５６】
以下の実施形態では、Ｎチャネル型素子をメモリとした場合について述べているが、Ｐチャネル型素子をメモリとして用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【０１５７】
また、以下の図面の記載において、同一の材料および物質を用いている部分においては、同一の符号を付しており、必ずしも同様の形状を示すものではない。
【０１５８】
また、以下の図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１５９】
（第３の実施形態）
本発明の第３の実施形態の半導体記憶装置を、図３と図４を用いて説明する。
【０１６０】
この半導体記憶装置を構成する半導体記憶素子では、図４（ｅ）に示したように、半導体基板１上に、ゲート絶縁膜２を介して、ゲート電極３が形成されている。この半導体記憶素子は、ゲート絶縁膜２及びゲート電極３よりなるゲートスタック８の上面と側面および半導体基板上に形成されたシリコン窒化膜からなる被覆膜２１と、被覆膜２１のオフセット領域２０付近に規定される電荷保持部１８と、電荷保持部１８より下方に形成される一対のソース／ドレイン拡散領域１３を備えている。
【０１６１】
本実施形態において、被覆膜２１は、半導体記憶素子のメモリ部として機能すると伴に、ソース／ドレイン拡散領域１３へのコンタクト配線とゲート電極を電気的に分離する機能を有する。また、ソース／ドレイン拡散領域表面がエッチングにより荒らされることによるコンタクト不良を抑制する。さらには、素子分離領域を形成した際に、後述するコンタクトホールをあけるためのエッチングで素子分離領域を同時にエッチングしない様にすることにより、ソース／ドレイン拡散領域と半導体基板の短絡を抑制するための機能も有している。つまり、それぞれの機能を実現するためには、従来それぞれ異なった膜を形成する必要があり、非常に複雑な工程を経て製造コストが高くなり、かつ１素子当たりの占有面積が大きくなる様な形成方法で製造されていた、しかし、本実施形態記載の形成方法を用いることによって、製造コストが低く、１素子当たりの占有面積が小さい半導体記憶装置が提供できる。ここでは、被覆膜は窒化膜を用いているが、層間絶縁膜と選択比の取れる物質でありゲートとコンタクトを絶縁でき、電荷を局所的に保持できる物質であれば、窒化膜に限らず、同様の効果をしめす。たとえば、窒化酸化膜、微粒子を含有する窒化膜や低誘電絶縁膜は特に良く、アルミナ、ハフニウム酸化膜等の高誘電材料でも良い。
【０１６２】
以下に図３（ａ）から図４（ｅ）に記載の図に沿って、製造工程を順を追って説明して行く。
【０１６３】
図３（ａ）に示すように、ｐ型の導電型を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
【０１６４】
代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１６５】
まず、所望により、ｐ型の半導体領域を有するシリコンからなる半導体基板１に既知の方法により素子分離領域を形成する。素子分離領域を形成すれば、隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においてソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域を形成していない場合に付いて説明するため、図示はしていない。
【０１６６】
次に特に図示していないが、露出している半導体基板の表面付近に不純物拡散領域を形成する。この不純物拡散領域は、しきい値電圧調整のためのものであり、チャネル形成領域の濃度を高くするものである。適切なしきい値電圧にするための、適切な不純物拡散領域を既知の方法で形成すれば良い。
【０１６７】
次に半導体領域の露出面全面に絶縁膜を形成する。この絶縁膜はリークを抑制できればよいので、酸化膜、窒化膜、酸化膜と窒化膜の複合膜や、ハフニウム酸化膜、ジルコニウム酸化膜等の高誘電絶縁膜、高誘電絶縁膜と酸化膜との複合膜を用いても良い。さらには、ＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜としての性能の良い膜を形成することが望まれる。ゲート絶縁膜としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜を不必要に流れる電流であるリーク電流の抑制、ゲート電極の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル形成領域へのゲート電極不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜および、膜厚の例として熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜において、膜厚は１ｎｍ〜６ｎｍの範囲内であることが適当である。
【０１６８】
次に、上記絶縁膜上にゲート電極材料を形成する。ゲート電極材料とは、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。ここで、１例としてポリシリコン膜を形成した場合、ポリシリコン膜厚は５０ｎｍ〜４００ｎｍ程度であることが好ましい。
【０１６９】
次に、ゲート電極材料上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、ゲート電極材料および、ゲート絶縁膜をエッチングすることにより、図３（ａ）の構造を形成する。つまり、ゲート絶縁膜２及びゲート電極３、および、それらからなるゲートスタック８を形成する。図示はしないが、この時、ゲート絶縁膜はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【０１７０】
なお、ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１７１】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１の露出面全面に上記同様のゲート絶縁膜を形成する。次に、該ゲート絶縁膜上に上記同様のゲート電極材料を形成する。次に該ゲート電極材料上に酸化膜、窒化膜、酸窒化膜等のマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様のフォトレジストパターンを形成し、該マスク絶縁膜をエッチングする。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、該マスク絶縁膜、および、ゲート絶縁膜の露出部をエッチングすることによって、図３（ａ）の構造を形成する。このようにして、ゲートスタックを形成した場合は、エッチングの際の選択比つまりゲート電極材料とゲート絶縁膜材料の選択比を大きくすることができ、基板をエッチングすることなく薄膜ゲート絶縁膜のエッチングが可能となる。図示はしないが、上記同様の理由より、この時、ゲート絶縁膜はエッチングしなくても良い。
【０１７２】
次に図３（ｂ）に示すように、ゲートスタック８および半導体基板１の露出面にシリコン窒化膜からなる被覆膜２１を成膜する。形成方法は、ステップカバレッジの良い既知のＣＶＤ（化学気相成長）法を用いて形成すれば良い。ここで膜厚は、２ｎｍ〜１００ｎｍ程度であれば良い。この膜厚は、ソース／ドレイン拡散領域をゲート電極に対してオフセットさせて形成するのに重要なパラメータであるので、オフセット量を考慮して上記膜厚内で調整すると良い。ここでは、被覆膜としては窒化膜を用いているが、層間絶縁膜と選択比の取れる物質でありゲートとコンタクトを絶縁でき、電荷を局所的に保持できる物質であれば窒化膜に限らず、同様の効果をしめす。たとえば、窒化酸化膜、微粒子を含有する窒化膜やアルミナ、ハフニウム酸化膜等の高誘電材料でも良い。
【０１７３】
次に図３（ｃ）に示すように、ソース／ドレイン拡散領域１３を形成し、層間絶縁膜２３を形成する。その後ソース／ドレイン拡散領域と配線を接続するコンタクトを形成するためのコンタクトホール２４を層間絶縁膜２３に形成する。それぞれの工程は以下の説明による。
【０１７４】
ソース／ドレイン拡散領域１３は、ゲート電極３および被覆膜２１をソース／ドレイン注入マスクとして、ソース／ドレイン不純物注入を行い、周知の熱処理を行うことにより形成する。ここで、ソース／ドレイン拡散領域１３は、ゲート電極３に対して上述したように適切にオフセットさせて形成すると良い。
【０１７５】
次に層間絶縁膜２３を形成し、ソース／ドレイン拡散領域１３と配線を接続するコンタクトを形成するためのコンタクトホール２４を層間絶縁膜２３に形成する。層間絶縁膜２３はリフロー工程等を用いて充分平坦化できる程度の膜厚で形成すると良い。典型的には、５００ｎｍ程度であるが、コンタクト径とのアスペクト比が高くなり過ぎないように既知の技術で薄膜化すると良い。
【０１７６】
ここで、コンタクトホール２４は既知のフォトレジスト及び異方性選択エッチング工程を用いて形成する。層間絶縁膜のエッチングはシリコン窒化膜との選択比の高いエッチング条件で行うと良い。そうすることによって、半導体基板をエッチングすることによって生ずるコンタクト不良を抑制することができる。
【０１７７】
また、コンタクトホール２４が占める領域はゲート電極にオーバーラップしていない。しかし、ゲート電極の側面を覆う被覆膜２４の一部がコンタクトホールの延長部に位置していてもよい。つまり、コンタクト位置の設計の際に、従来の技術では、このコンタクトホールはゲート電極とコンタクト部材との間の容量を低減するために、充分な目合わせずれ余裕を考慮し形成されるように設計する必要があった。しかし、当実施形態の製造方法によると、コンタクトホールの位置がずれて、少々被覆膜（つまり従来の技術の多結晶Ｓｉ膜４７に相当する）にオーバーラップしても良い。よって、従来の技術と比較して、目合わせずれ余裕をとって、ゲート電極および多結晶Ｓｉ膜４７から充分な余裕を考慮し離してコンタクトホールを形成する必要がなく、コンタクトと多結晶Ｓｉ膜４７を実際上重なる部分を持って形成することができるので、非常に１素子あたりの占有面積を小さくすることができ、製造コストの低い半導体記憶装置を提供できる。
【０１７８】
また、図には、ゲート電極の側面を覆う被覆膜の外側がちょうど覆われるように層間絶縁膜が残っている場合を示した。この場合は最も望ましいが、一部がコンタクトホールの延長部に位置し、後の工程でエッチングされても、電荷保持部の働きが全くエッチングされない場合と比べて遜色無い範囲であれば良い。それでも、メモリの機能における効果は他の実施形態と遜色ない。
【０１７９】
また、当工程における層間絶縁膜のエッチングは被覆膜２１との選択比の高いエッチング条件で行い、被覆膜でエッチングをストップする。これにより、半導体基板１をエッチングすることによって生ずるコンタクト不良、及び、ソース／ドレイン拡散領域１３と半導体基板１との短絡を抑制することができる。
【０１８０】
次に図４（ｄ）に示すように、コンタクトホールの下の被覆膜２１を異方性選択エッチングを用いて除去する。
【０１８１】
このように、一旦層間絶縁膜のエッチングを被覆膜２１で止めて、次に被覆膜２１のエッチングを行い完全にコンタクトホールをあける。こうすることによって、半導体基板を深くエッチングすることによる、ソース／ドレイン拡散領域と半導体基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制しコンタクト不良を抑制できる。
【０１８２】
さらに、素子分離領域を形成した場合には、第４の実施形態で述べる被覆膜の有する効果も有する。つまり、コンタクトホールを空けるためのエッチングで素子分離領域を同時にエッチングしてしまいソース／ドレイン拡散領域と半導体基板とが短絡してしまうことを防ぐための機能も有している。
【０１８３】
ただし、当エッチングにおいては、被覆膜の材料をエッチングでき、半導体基板との選択比が高いエッチング条件を用いれば良い。
【０１８４】
次に図４（ｅ）に示すように、コンタクトホールにコンタクト部材を埋め込みコンタクト２５を形成する。さらに、コンタクト部材をフォトリソグラフィ及びエッチング工程を用いてエッチングして層間絶縁膜上に配線パターンを形成する。
【０１８５】
以上の製造方法により、２値の半導体記憶素子を形成できることはもとより、半導体基板を深くエッチングすることによる、ソース／ドレイン拡散領域と基板との短絡を防止できる。さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極、電荷保持部との短絡を防止できる。それにより短絡を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０１８６】
さらに、以上の機能効果を奏するための形成方法は複雑な工程を追加することなく実施できるので、低コストで上記機能効果を奏する半導体記憶装置を提供することができる。
【０１８７】
（第４の実施形態）
本発明の第４の実施形態の半導体記憶装置を、図５と図６を用いて説明する。
【０１８８】
本実施形態の半導体記憶装置の構造および製造工程は、第３の実施形態のものとほぼ同じであるが、特に異なる点は次の点である。
【０１８９】
つまり、本実施形態の半導体記憶装置では、素子と素子の間に素子分離領域２８を有する点である。当実施形態により、被覆膜が奏する効果のひとつである、コンタクトホールを空けるためのエッチングで素子分離領域を同時にエッチングしてしまい、その結果コンタクトが、半導体基板１またはウエル領域等のソース／ドレイン拡散領域の下にあるソース／ドレイン拡散領域と逆導電型の領域と接続し、短絡されてしまうという不良を防止するという効果を明確にすることができる。
【０１９０】
また、当実施形態の特徴点を他の実施形態にも適用することができる。そうした場合、適用した特徴点が持つ効果も他の実施形態本来有する効果に加えて奏することができる。
【０１９１】
以下に図５（ａ）から図６（ｅ）に記載の図を中心に、製造工程を順を追って説明して行く。
【０１９２】
まず、図５（ａ）に示すように、ｐ型の導電型を有し、素子分離領域２８を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。素子分離領域の形成方法以外は第３の実施形態に記載の形成方法と同じ形成方法を用いれば良い。
【０１９３】
素子分離領域は、既知の方法により形成する。素子分離領域は隣り合ったデバイス間において、リーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においてソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域の多くが酸化膜により構成されている場合について述べる。ただし、素子分離領域の多くを構成する材料は、酸化膜以外でも、層間絶縁膜のコンタクトエッチの際に同時にエッチングされる材料であれば良く、その場合同様の効果を奏する。
【０１９４】
次に図５（ｂ）に示すように、ゲートスタック８、半導体基板１および素子分離領域２８の露出面にシリコン窒化膜からなる被覆膜２１を成膜する。その形成方法は、第３の実施形態に記載と同じ方法でよい。
【０１９５】
次にソース／ドレイン拡散領域１３を形成する。その形成方法は第３の実施形態に記載と同じ方法でよい。ただし、第３の実施形態と異なり、被覆膜２１を通して半導体基板１に不純物を注入しソース／ドレイン拡散領域を形成するため、注入エネルギを高めて被覆膜の膜厚分深く注入されて、接合が第３の実施形態と同様に形成されるように注入を行うと良い。
【０１９６】
次に図５（ｃ）に示すように、酸化膜から成る層間絶縁膜２３を形成する。その後ソース／ドレイン拡散領域と配線を接続するコンタクトを形成するためのコンタクトホール２４を層間絶縁膜に形成する。それぞれの工程は第３の実施形態に記載のものと同じ方法でよい。
【０１９７】
ここで、図には、当実施形態による効果を明確に示すために、コンタクトホールの位置は素子分離領域２８の上方に少なくとも一部がオーバーラップしている場合を示している。しかし、実際に当実施形態のようなコンタクトホールの位置に無くても効果を示す。つまり、従来技術に記載のメモリ素子の場合、設計の際に例えば素子分離領域とコンタクトホールの目合わせずれの余裕を持って設計せねばならず、素子の占有面積が大きくなっていないが、当実施形態の場合充分な目合わせずれ余裕を持たす必要がないので、素子の占有面積が小さくなり、１素子あたりの製造コストを削減できるのである。更に詳細には、当実施形態の特徴的効果である上記効果は各被覆膜を有することにより発生するものであり、素子設計の際から発生するものであり、完成形状を考慮したところで効果の有無は計れない。
【０１９８】
また、ここで、従来技術に記載のメモリ素子の場合、コンタクトホールをあけるエッチングを充分な目合わせずれを取らずに実施し、図示のようにコンタクトホールの位置が素子分離領域２８上方にオーバーラップしてしまった場合、窒化膜から成る被覆膜２１がなく、層間絶縁膜材料と素子分離領域の多くを占める材料が伴に酸化膜であるため、コンタクトエッチにより素子分離領域がエッチングされてしまう。素子分離領域のエッチングされる深さはエッチングバラツキに関わるオーバーエッチング量によるが、ソース／ドレイン拡散領域１３より深くエッチングされた場合は、後の工程のコンタクトの形成時に、その深くエッチングされた部分にコンタクトが形成される。よって、ソース／ドレイン拡散領域と基板とがコンタクトを介して接続されることになり、短絡による不良が発生する。一方、窒化膜からなる被覆膜２１を形成した場合は、コンタクトホールを開けるエッチングを層間絶縁膜と材料の異なる被覆膜で止めることができる。また、後の工程であるが、窒化膜から成る被覆膜をコンタクトホールを完全に開口するためにエッチングする際に、被覆膜のみエッチングし、素子分離領域をほぼエッチングしないことができる。よって、ソース／ドレイン拡散領域と基板とがコンタクトを介して接続されることによる不良を抑制することができ、歩留まりが良く製造コストが低い半導体記憶装置が提供される。
【０１９９】
また、近頃は短チャネル効果を抑制するために浅いソース／ドレイン拡散領域を形成する技術が盛んに用いられているので、益々短絡する危険性が高く、当被覆膜を用いたエッチング技術が非常に有効である。
【０２００】
次に図６（ｄ）に示すように、コンタクトホールの下の被覆膜２１を異方性選択エッチングを用いて除去する。エッチング方法は、第３の実施形態に記載の方法と同じでよい。ただし、当実施形態の特徴である素子分離領域２８をエッチングしないように、窒化膜からなる被覆膜２１はエッチングするが、半導体基板１及び特に多くが酸化膜からなる素子分離絶縁膜の酸化膜をエッチングしないような条件でエッチングすると良い。
【０２０１】
このように、一旦層間絶縁膜のエッチングを被覆膜２１で止めて、次に被覆膜２１のエッチングを行い完全にコンタクトホールをあける。こうすることによって、半導体基板を深くエッチングすることによる、ソース／ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制し、コンタクト不良を抑制できる。また、図５（ｃ）にて説明したように、素子分離領域２８はエッチングによるソース／ドレイン拡散領域と基板との短絡不良をも抑制できる。
【０２０２】
次に図６（ｅ）に示すように、コンタクトホールにコンタクト部材を埋め込みコンタクト２５を形成する。さらに、コンタクト部材をフォトリソグラフィ及びエッチング工程を用いて層間絶縁膜上にてエッチングし配線パターンを形成する。
【０２０３】
以上の製造方法により、２値の半導体記憶素子を形成できることはもとより、半導体基板を深くエッチングすることによる、ソース／ドレイン拡散領域と基板との短絡を防止できる。さらに半導体基板表面の荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止できる。特徴的にはソース／ドレイン拡散層と半導体基板との短絡が抑制される。それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０２０４】
さらに、以上の機能効果を奏するための形成方法は複雑な工程を追加することなく実施できるので、低コストで上記機能効果を奏する半導体記憶装置を提供することができる。
【０２０５】
（第５の実施形態）
本発明の第５の実施形態の半導体記憶装置を、図７と図８を用いて説明する。
【０２０６】
本実施形態の半導体記憶装置の構造および製造工程は、第４の実施形態に記載のものとほぼ同じであるが、特に異なる点は次の点である。
【０２０７】
つまり、図７（ｃ）に示すように、被覆膜２１を形成する前に、電荷蓄積機能を有したメモリ機能体１１を形成しており、図８（ｇ）に示すように、図２に記載した半導体記憶素子と同様の素子が形成される点である。
【０２０８】
この構造により、メモリ機能体を構成し、電荷を蓄積する機能を有するシリコン窒化膜１７は絶縁膜１２、１６に挟まれており、保持された電荷の離散が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、シリコン窒化膜１７が絶縁膜１２、１６で挟まれた構造とすることにより、書換え動作時に注入された電荷のゲート電極や他のノードへの離散が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、コンタクトメモリ機能体１１とゲートスタック８を被覆膜２１が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、下記する複数のコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制する。これら被覆膜に関する複数の機能は被覆膜２１を形成するのみで達成されるものであるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【０２０９】
ただし、当実施形態においては、素子分離領域を形成した場合を述べているが、素子分離領域を形成しない場合も有効であることは、言うまでも無い。その場合、当実施形態に記載の効果の内、素子分離に関する効果以外の効果を奏する。
【０２１０】
以下に、図７（ａ）から図８（ｇ）を用いて、この半導体記憶装置の製造工程を順を追って説明して行く。
【０２１１】
まず、図７（ａ）に示すように、ｐ型の導電型を有し、素子分離領域２８を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。それぞれ第４の実施形態に記載の形成方法と同じ形成方法を用いれば良い。
【０２１２】
次に、図７（ｂ）に示すように、ゲートスタック８、半導体基板１及び素子分離領域２８の露出面上に酸化膜からなる第１絶縁膜９を略均一に形成する。この第１絶縁膜９は、ここでは酸化膜を用いているが、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。酸化膜厚は１ｎｍ〜２０ｎｍ程度が良い。更に、この絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。ここで第１絶縁膜９を形成することにより、電荷を蓄積する機能を有する窒化膜１７は、半導体基板およびゲート電極に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０２１３】
次に、窒化膜１７を略均一に堆積する。ここでは、窒化膜を用いたが、窒化膜の代わりに、電子及びホール等の電荷を有する物質を保持することができる酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できる物質を有する構造をもつ材料等であって、電荷を保持、誘起できるようなものを用いても良い。そのような材料でも同様の効果を奏する。窒化膜厚は、例えば２ｎｍ〜１００ｎｍ程度であれば良い。
【０２１４】
さらに、酸化膜からなる第２絶縁膜２９を略均一に形成する。第２絶縁膜はＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；高温酸化膜）等のＣＶＤ（Ｃａｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）をもちいたステップカバレッジの良い膜を用いると良い。酸化膜を用いた場合、膜厚は５ｎｍ〜１００ｎｍ程度であれば良い。また、熱処理を用いて窒化膜表面を処理することにより第２絶縁膜を形成しても良い。その場合、上記ゲート絶縁膜２材料同様熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。酸化膜厚は１ｎｍ〜２０ｎｍ程度が良い。更に、この絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。
【０２１５】
次に、図７（ｃ）に示すように、第２絶縁膜２９を異方性エッチングすることにより、ゲートスタック８の側壁に第１絶縁膜９および窒化膜１７を介して側壁絶縁体１６を形成する。該エッチングは第２絶縁膜２９を選択的にエッチングでき、窒化膜１７とのエッチング選択比の大きな条件で行うと良い。
【０２１６】
ただし、窒化膜の代わりとして導体もしくは半導体等の、電気的に導電性を有する材料を用いた場合、メモリ機能体１１形成後、左右のメモリ機能体１１ａ、１１ｂが導通してしまうと２ビット動作ができなくなるので、左右のメモリ機能体１１ａ、１１ｂを電気的に絶縁する必要がある。そこで、図２３（ａ）に示すように、側壁絶縁体１６の一部（破線で示す除去領域６０に存する部分）をエッチングにより除去する。その除去方法は、既知のフォトリソグラフィ工程を用いて、側壁絶縁体１６のうち除去領域６０以外に存する部分をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを、窒化膜１７とのエッチング選択比の大きな条件で行うと良い。ただし、除去領域６０は素子分離領域上に存在することが望ましい。
【０２１７】
次に、窒化膜１７を、側壁絶縁体１６をエッチングマスクにして、等方性エッチングすることにより、ゲートスタック８の側壁に第１絶縁膜を介してＬ字型の窒化膜１７を形成する。この場合、該エッチングは窒化膜１７を選択的にエッチングでき、酸化膜から成る第１絶縁膜９及び側壁絶縁体１６とのエッチング選択比の大きな条件で行うと良い。ただし、窒化膜１７の代わりとして導体もしくは半導体等の、電気的に導電性を有する材料を用いた場合、前の工程（図２３（ａ））で側壁絶縁体１６の一部（除去領域６０に存する部分）がエッチングにより除去されており、さらに、当工程のエッチングは等方性エッチングを用いているため、当工程により、電気的に導電性を有する材料（図には１７記載）の一部も除去され、図２３（ｂ）に示すような形状となる。よって、左右のメモリ機能体１１を電気的に絶縁することができる。
【０２１８】
次に、第１絶縁膜９を異方性エッチングすることにより、ゲートスタック８の側壁に、第１絶縁膜９の一部からなるＬ字型絶縁体１２を形成する。この場合、該エッチングは第１絶縁膜９を選択的にエッチングでき、窒化膜１７、ゲート電極３、および、半導体基板１とのエッチング選択比の大きな条件で行うと良い。
【０２１９】
この際、図２３（ｃ）に記載のように、側壁絶縁体１６および窒化膜１７の一部（除去領域６０に存する部分）がエッチングにより予め除去されているが、当工程は異方性エッチングを用いているため、窒化膜１７に覆われていない部分のＬ字型絶縁体１２の一部はエッチングされるが、他の部分は図２３（ｃ）のような状態でゲート電極３の周りに残存する。この結果、Ｌ字型絶縁体１２の一部が図２３（ｄ）のような状態でのこり、ゲート電極の外周を覆うため、ソース／ドレイン拡散領域コンタクト又はメモリ機能体と、ゲート電極コンタクトの間の短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０２２０】
ただし、Ｌ字型絶縁体１２、および、側壁絶縁体１６がともに酸化膜というような同じ材料で形成されている場合があり、その場合は大きなエッチング選択比を得ることができない。そこでこの場合は、第１絶縁膜をエッチングする際の側壁絶縁体のエッチング量を考慮し、側壁絶縁体形成の際のエッチング量をその分適宜減らしておくことが必要である。
【０２２１】
また、図７（ｂ）の構造から、図７（ｃ）の構造まで、１工程で進めてもよい。つまり、第１絶縁膜９、第２絶縁膜２９および窒化膜１７をともに選択的にエッチングでき、ゲート電極３材料、および、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常３工程必要なところを１工程で進めることができる。したがって、工程数を減少させることができ、製造コストを削減できる。
【０２２２】
ただし、その場合、窒化膜１７の代わりに導体もしくは半導体等の、電気的に導電性を有する材料を用いた場合、左右のメモリ機能体１１ａ、１１ｂを電気的に絶縁する必要がある。そこで、上記方法にてメモリ機能体をゲートスタック８全周囲に形成した後に、図２３（ｃ）に示すように、側壁絶縁体１６の一部（除去領域６０に存する部分）をエッチングにより除去する。その除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の側壁絶縁体１６をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い側壁絶縁体１６の露出部である除去領域を除去する。該エッチングは側壁絶縁体１６を選択的にエッチングでき、電気的に導電性を有する材料とのエッチング選択比の大きな条件で行うと良い。さらに、電気的に導電性を有する材料の一部（除去領域６０に存する部分）をエッチングにより除去する。その除去方法は、先ほど形成したフォトレジストを用いて、除去領域以外の電気的に導電性を有する材料をカバーした状態で、異方性エッチングおよび等方性エッチングを行って露出部である除去領域に存する部分を除去する。該エッチングは電気的に導電性を有する材料を選択的にエッチングでき、Ｌ字型絶縁体１２とのエッチング選択比の大きな条件で行うと良い。当工程においてＬ字型絶縁体１２部はゲート電極の外周を覆うように残るため、ソース／ドレインのコンタクトとゲート電極との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。また、図２３（ｄ）に示すようにメモリ機能体１１の除去領域を１度にエッチングしてしまってもよい。つまり、既知のフォトリソグラフィ工程を用いて、メモリ機能体のうち除去領域以外に存する部分をカバーするように、フォトレジストをパターニングする。その後、第１絶縁膜９、第２絶縁膜２９および窒化膜１７をともに選択的にエッチングでき、ゲート電極３材料、および、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常３工程必要なところを１工程で進めることができる。したがって、工程数を減少させることができ、製造コストを削減できる。
【０２２３】
次に、ゲート電極３とメモリ機能体１１をマスクとして、ソース／ドレイン注入を行い、既存の活性化の熱処理を行うことにより、ソース／ドレイン拡散領域１３を自己整合的に形成する。
【０２２４】
以上の工程でメモリ機能体１１が形成できた。このメモリ機能体１１を備えた本実施形態の半導体記憶装置は以下の効果を有する。
【０２２５】
メモリ機能体１１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【０２２６】
また、ゲート絶縁膜２とメモリ機能体１１とを分離して配置させることにより、それぞれ異なったスケーリングをおこなうことができ、短チャネル効果を抑制してメモリ効果の良好な半導体記憶装置を提供できる。
【０２２７】
また、メモリ機能体における窒化膜１７は、半導体基板１およびゲート電極３に絶縁膜を介して接しているため、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０２２８】
また、メモリ機能体として導電体や半導体を用いた場合、ゲート電極に正電位を印加すると、メモリ機能体内で分極し、ゲート電極側壁部付近に電子が誘起され、チャネル形成領域近傍の電子が減少する。それによって、基板もしくはソース／ドレイン領域からの電子の注入を促進させることができ、書込みのスピードが早く信頼性の高い半導体記憶素子が形成できる。
【０２２９】
次に図７（ｄ）に示すように、ゲートスタック８、メモリ機能体１１、半導体基板１及び素子分離領域２８の露出面にシリコン窒化膜からなる被覆膜２１を成膜する。その形成方法は、第３の実施形態に記載のものと同じ方法でよい。
【０２３０】
次に図８（ｅ）に示すように、酸化膜から成る層間絶縁膜２３を形成し、その後ソース／ドレイン拡散領域と配線を接続するコンタクトを形成するためのコンタクトホール２４を層間絶縁膜に形成する。それぞれの工程は第４の実施形態に記載と同じ方法でよい。
【０２３１】
ここで、図には、当実施形態による効果を明確に示すために、コンタクトホールの位置は素子分離領域２８の上方に少なくとも一部がオーバーラップしている場合を示している。しかし、実際に当実施形態のようなコンタクトホールの位置に無くても効果を示す。つまり、従来技術に記載のメモリ素子の場合、設計の際に例えば素子分離領域とコンタクトホールの目合わせずれの余裕を持って設計せねばならず、素子の占有面積が大きくなっていないが、当実施形態の場合充分な目合わせずれ余裕を持たす必要がないので、素子の占有面積が小さくなり、１素子あたりの製造コストを削減できるのである。更に詳細には、当実施形態の特徴的効果である上記効果は各被覆膜を有することにより発生するものであり、素子設計の際から発生するものであり、完成形状を考慮したところで効果の有無は計れない。
【０２３２】
また、ここで、従来技術に記載のメモリ素子の場合、コンタクトホールをあけるエッチングを充分な目合わせずれを取らずに実施し、図示のようにコンタクトホールの位置が素子分離領域２８上方にオーバーラップしてしまった場合、窒化膜から成る被覆膜２１がなく、層間絶縁膜材料と素子分離領域の多くを占める材料が伴に酸化膜であるため、コンタクトエッチにより素子分離領域がエッチングされてしまう。素子分離領域のエッチングされる深さはエッチングバラツキに関わるオーバーエッチング量によるが、ソース／ドレイン拡散領域１３より深くエッチングされた場合は、後の工程のコンタクトの形成時に、その深くエッチングされた部分にコンタクトが形成される。よって、ソース／ドレイン拡散領域と基板とがコンタクトを介して接続されることになり、短絡による不良が発生する。一方、窒化膜からなる被覆膜２１を形成した場合は、コンタクトホールを開けるエッチングを層間絶縁膜と材料の異なる被覆膜で止めることができる。また、後の工程であるが、窒化膜から成る被覆膜をコンタクトホールを完全に開口するためにエッチングする際に、被覆膜のみエッチングし、素子分離領域をほぼエッチングしないことができる。よって、ソース／ドレイン拡散領域と基板とがコンタクトを介して接続されることによる不良を抑制することができ、歩留まりが良く製造コストが低い半導体記憶装置が提供される。
【０２３３】
また、近頃は短チャネル効果を抑制するために浅いソース／ドレイン拡散領域を形成する技術が盛んに用いられているので、益々短絡する危険性が高くなっている。したがって、当被覆膜を用いたエッチング技術が非常に有効である。
【０２３４】
次に図８（ｆ）に示すように、コンタクトホールの下の被覆膜２１を異方性選択エッチングを用いて除去する。エッチング方法は、第４の実施形態に記載の方法と同じでよい。
【０２３５】
このように、一旦層間絶縁膜のエッチングを被覆膜２１で止めて、次に被覆膜２１のエッチングを行い完全にコンタクトホールをあける。こうすることによって、半導体基板を深くエッチングすることによる、ソース／ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制し、コンタクト不良を抑制できる。また、図５（ｃ）にて説明したように、素子分離領域２８はエッチングによるソース／ドレイン拡散領域と基板との短絡不良をも抑制できる。
【０２３６】
次に図８（ｇ）に示すように、コンタクトホールにコンタクト部材を埋め込みコンタクト２５を形成する。さらに、コンタクト部材をフォトリソグラフィ及びエッチング工程を用いて層間絶縁膜上にてエッチングし配線パターンを形成する。
【０２３７】
以上の製造方法により、２値の半導体記憶素子を形成できることはもとより、半導体基板を深くエッチングすることによる、ソース／ドレイン拡散領域と基板との短絡を防止できる。さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止できる。特徴的にはソース／ドレイン拡散領域と半導体基板との短絡が抑制される。それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０２３８】
さらに、以上の機能効果を奏するための形成方法は複雑な工程を追加することなく実施できるので、低コストで上記機能効果を奏する半導体記憶装置を提供することができる。
【０２３９】
さらに、メモリ機能体の構造によって、保持特性が良好で、より高速な動作が可能な半導体記憶装置が提供できる。
【０２４０】
さらに、電荷を蓄積する機能を有する絶縁体、半導体又は導電体に保持されている電荷は、電荷の散逸を抑制する機能を有する絶縁体により、散逸が抑制される。したがって、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極とを被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。さらに、ソース／ドレイン拡散領域はゲート電極下には配置されていない、つまりメモリ機能体の下方にオフセット領域が残されているので、メモリ機能体の余剰電子の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。したがって、良好な書込み／消去特性を有した半導体記憶装置が提供される。さらに、オフセット領域において発生したホットキャリアによる書込み／消去が可能なので、２ビット動作が可能な半導体記憶装置が提供される。
【０２４１】
（第６の実施形態）
本発明の第６の実施形態を、図９を用いて説明する。
【０２４２】
本実施形態は、第５の実施形態における、メモリ機能体の構成の形態を示すものである。第５の実施形態の効果に加えて下記する効果を有すものである。
【０２４３】
また、被覆膜２１は、第３の実施形態から第５の実施形態までのものと異なり、必ずしも絶縁膜である必要は無い、なぜなら図９（ａ）から図９（ｅ）においては完全にメモリ機能体の外郭が絶縁体に覆われており蓄積電荷の離散が抑制されるため、メモリ機能体とコンタクトの短絡を防止するために被覆膜を絶縁体にする必要はないからである。被覆膜の材料は、層間絶縁膜または素子分離領域の材料との選択比が取れるものであれば良く、同様の効果を示すものである。
【０２４４】
図９（ａ）に記載のメモリ機能体は、Ｌ字型絶縁体１２の側壁部に１層のシリコンドット１０（図中に○で示す）が形成され、そのシリコンドット１０を包むように側壁絶縁体１６が形成されたものである。
【０２４５】
その作製方法は、絶縁膜９形成後、シリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程の詳細を以下に示す。
【０２４６】
シリコンドットの形成方法について示す。ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット１０を２分間成長させる。このときシリコンドットの大きさは５ｎｍ程度である。ただし、このときのシリコンドットの大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドットの大きさ、密度等の形態を最適化し形成することが可能となる。
【０２４７】
また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドットを形成することができる。
【０２４８】
さらに、図示はしていないが、シリコンドット１０形成後、該シリコンドット１０の表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドットの大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドットの大きさバラツキが抑えられる。また、該シリコンドット表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。最終形状におけるシリコンドット１０と半導体基板、および、シリコンドット１０とゲート電極の間に位置する絶縁膜の膜厚は第１絶縁膜９を含んで等価酸化膜厚で、１ｎｍ〜２０ｎｍ程度が良い。より好ましくは、シリコンドットの大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には等価酸化膜厚で１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドットを酸化し小さくする場合、シリコンドットの形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成し、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、１ｎｍ〜３ｎｍ程度が良い。また、図のようにシリコンドットの高さが揃わず凸凹に堆積されても良い。
【０２４９】
次に、ＣＶＤ法を用いた堆積絶縁膜の形成方法は、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；高温酸化膜）やＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；減圧化学気相成長）を用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜は、このあとの工程においてサイドウォールスペーサとしてエッチングバックされ、ソース／ドレイン拡散領域を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域の形状、特にゲート電極端とのオフセット幅を規定する重要な要素となるので、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【０２５０】
次に、堆積絶縁膜およびシリコンドット１０を異方性エッチングすることにより、ゲートスタック８の側壁にシリコンドット１０を含んだメモリ機能体をサイドウォールスペーサとして形成する。この際、第１絶縁膜９と堆積絶縁膜の材料として互いに異なる材料を選ぶことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第１絶縁膜９の材料としては窒化膜を、堆積絶縁膜の材料としては酸化膜を用いると良い。
【０２５１】
ただし、半導体基板１は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドットをエッチングできず、エッチング残渣が出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。さらに、残渣が残る場合は、この残渣の表面または全体が酸化されるように、酸化を行い、その後フッ酸等を用いたウエットエッチングを用いて残渣を除去するとよい。
【０２５２】
このように、シリコンドットで電荷を保持する構造を用いたことにより、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、保持されたすべての電荷がリークせず、絶縁膜リーク部近傍のシリコンドットに保持されていた電荷がリークするのみに留まる。よって、保持特性が良い半導体記憶装置が提供される。
【０２５３】
さらに、シリコンドット表面を酸化することにより、シリコンドットの大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体記憶装置が提供される。
【０２５４】
次に、図９（ｂ）に記載のメモリ機能体は、Ｌ字型絶縁体１２の側壁部に２層のシリコンドット１０が形成され、そのシリコンドット１０を包むように側壁絶縁体１６が形成されたものである。
【０２５５】
その作製方法は、第１絶縁膜９形成後、図９（ａ）に記載の方法でシリコンドット１０を形成し、シリコンドット表面を酸化する。その後、さらに同様の方法でシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程は図９（ａ）に記載の方法を用いると良い。
【０２５６】
この構造により、シリコンドットが縦方向に２重以上の多重ドットを構成するため１重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子が形成できる。
【０２５７】
次に図９（ｃ）に記載のメモリ機能体は、Ｌ字型絶縁体１２の側壁部に３層のシリコンドット１０が形成され、そのシリコンドット１０を包むように側壁絶縁体１６が形成されたものである。その作製方法は、絶縁膜９形成後、図９（ａ）に記載の方法でシリコンドット１０を形成し、シリコンドット表面を酸化する。さらに、シリコンドット１０を形成し、シリコンドット表面を酸化する。その後、さらにシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程は図９（ａ）に記載の方法を用いると良い。
【０２５８】
この構造により、シリコンドットが縦方向に３重以上の多重ドットを構成するため１重および２重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重および２重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶素子が形成できる。
【０２５９】
図９（ｄ）に示すメモリ機能体は、Ｌ字型絶縁体１２の側壁部に、側壁絶縁体１６内を充分に満たすだけの膜厚まで、シリコンドット１０が積層され、そのシリコンドット１０を包むように側壁絶縁体１６が形成されたものである。
【０２６０】
その作製方法は、図９（ａ）から図９（ｃ）に対して、上記シリコンドット形成および酸化という工程をさらに適宜複数回繰り返すとよい。１重、２重および３重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、１重、２重および３重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【０２６１】
図９（ｅ）に示すメモリ機能体は、Ｌ字型絶縁体１２の側壁部のうち電荷注入部付近に微小なポリシリコン１５がサイドウォールとして形成され、そのポリシリコン１５を包むように側壁絶縁体１６が形成されたものである。
【０２６２】
その作製方法は、第１絶縁膜９形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、エッチングバックし、さらにウェットエッチング等の等方性選択エッチングを行なう。これにより、ポリシリコン１５を図示のようにメモリ機能体の角部の電荷が注入される部分に限定して形成する。その後、堆積絶縁膜を堆積しエッチングバック工程を行い、図示の構造を作製する。
【０２６３】
この構造により、書込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体の体積が減少するので単位体積当たりの電荷の量を増加させることができる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。さらに、側壁絶縁体１６がポリシリコン１５を覆っており、よって、ゲート電極やソース／ドレイン拡散領域へのコンタクト工程の際に、ポリシリコン１５とコンタクトとが短絡するのを防止できる。ここで、層間絶縁膜と側壁絶縁膜は例えばそれぞれ酸化膜と窒化膜といったように、違う材料を使っていることが重要である。よって、設計コンタクトマージンが小さくて良いので微細化される。よって、コストが抑えられた半導体記憶装置が提供される。
【０２６４】
図９（ｆ）に示すメモリ機能体は、Ｌ字型絶縁体１２の側壁部のうち電荷注入部付近に幅が狭いポリシリコン１５がサイドウォールとして形成され、そのポリシリコン１５を包むように側壁絶縁体１６が形成されたものである。
【０２６５】
その形成方法は、図９（ｅ）記載の方法と同じで良く、ポリシリコンの堆積膜厚およびエッチング量を調整することにより形成できる。また、効果も図９（ｅ）と同様である。
【０２６６】
図９（ｇ）に示すメモリ機能体は、Ｌ字型絶縁体１２の側壁部にＬ字型のポリシリコン１５を形成し、更にその側壁部に側壁絶縁体１６を形成したものである。その形成方法は、第１絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、続けて堆積絶縁膜を堆積する。その後、ポリシリコンおよび堆積絶縁膜をエッチングし、図示の構造を形成する。この構造により、図９（ｅ）と同様の効果を奏することができる。
【０２６７】
図９（ｈ）に示すメモリ機能体は、Ｌ字型絶縁体１２の側壁部に、Ｌ字型のポリシリコン１５を形成し、更にその側壁部に複数のシリコンドットを含んだ側壁絶縁体１６を形成したものである。その形成方法は、第１絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、表面を酸化後、シリコンドットを形成し、続けて堆積絶縁膜を堆積する。当構造は、図９（ａ）と図９（ｇ）の構造を形成するのと同じ工程を用いて形成すると良い。この構造では、半導体基板と複数の微粒子との間に、半導体または導体膜が存在するので、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、シリコンドットの形成工程は図９（ａ）の代わりに図９（ｂ）から図９（ｄ）に記載の方法、つまり多層構造のシリコンドットを用いてもそれぞれの効果を追加したメモリ機能体が形成できる。
【０２６８】
また、次の様な工程を用いることもできる。すなわち、絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、表面を酸化する。その後、ポリシリコンを堆積した条件と同じ条件のプロセスを実施する。当初のポリシリコン堆積時と、今回の工程時の下地酸化膜のラフネス（粗さ）の違いによって、今回の工程では、シリコンドットが形成される。そのようなシリコンドット形成を行う場合は、シリコンドットが小さすぎるとクーロンブロッケード効果が大きすぎるため、電荷の注入が困難になり、一方、シリコンドットが大きすぎると膜状になってしまうため、最適な膜厚は１ｎｍから２０ｎｍ程度である。典型的な例としては上記ポリシリコン膜同様、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）により５ｎｍのポリシリコン膜およびシリコンドットを形成できる。
【０２６９】
図９（ｉ）に示すメモリ機能体は、Ｌ字型絶縁体１２の側壁部に、ポリシリコン１５を形成したものである。その形成方法は、第１絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、異方性エッチングすることにより、メモリ機能体をサイドウォールスペーサとして形成する。当構造は、ポリシリコン領域が大きく、多くの電荷量を保持することができるので、容易に多値化が可能となる。さらに、構造が簡単なため、製造が容易であり、製造コストが削減できる。
【０２７０】
図９（ｊ）に示すメモリ機能体は、Ｌ字型絶縁体１２の側壁部のうち電荷注入部付近に、図９（ｉ）のものに比較して微小なポリシリコン１５がサイドウォールとして形成されたものである。その形成方法は、第１絶縁膜９を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、異方性選択エッチングする。その後、さらにウエットエッチング等の等方性選択エッチングを行なうことにより形成することができる。この構造により、書込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体の体積が減少するので単位体積当たりの電荷の量を増加させることができる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。
【０２７１】
また、図９（ｉ）、図９（ｊ）の構造によれば、被覆膜により、ポリシリコンに蓄積された電荷の散逸を抑制することができる。よって、保持特性の良い、信頼性の高い半導体記憶素子を提供できる。
【０２７２】
図９（ｅ）から図９（ｊ）に記載のメモリ機能体は、左右のメモリ機能体の短絡を防止するための、図２３に関して述べたようなゲートのまわりこみ部の除去が必要である。
【０２７３】
また、図９（ｅ）から図９（ｊ）に記載のメモリ機能体のポリシリコンは、電荷を保持できる機能を有するならば、ポリシリコンで無くても上記同様の効果を奏する。例えば、シリコン窒化膜や導電体やＰＺＴ、ＰＬＺＴ等の強誘電体等でも良い。
【０２７４】
ただし、ポリシリコンを用いているため、電荷注入量を制御することができ、それによる多値化が可能となり、１ビット当たりの製造コストが削減できる。さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、製造コストが削減できる。
【０２７５】
また、ポリシリコンの代わりにシリコン窒化膜を用いた場合に、電荷保持部がシリコン窒化膜より成り、かつ第２の側壁絶縁膜はシリコン酸化膜若しくはシリコン酸窒化膜からなれば、電荷をトラップする準位が１×１０１２ｃｍ−２程度存在する。したがって、大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好である。さらに、それらはＬＳＩプロセスではごく標準的に用いられる材料であるため、製造コストが低くなる。
【０２７６】
（第７の実施形態）
本発明の第７の実施形態を、図１０を用いて説明する。
【０２７７】
本実施形態から第１３の実施形態まで、メモリ機能体の構成等について詳細に説明をしているため、特に被覆膜等の構造及び効果については、説明をせず、図示もしていないが、被覆膜等のこれらの実施形態において特に言及していない構造は上記の実施形態に従うものであり、その点を斟酌して考えるべきである。
【０２７８】
本実施形態は、第２の実施形態又は第５の実施形態に記載のゲート電極の側方にメモリ機能体を有する構造の半導体記憶素子の構成の態様を示すものである。つまり、第２の実施形態及び第５の実施形態の被覆膜に覆われた部分であるゲートスタック及びその両側にあるメモリ機能体及び半導体基板等からなる半導体記憶素子の実施形態を示すものである。
【０２７９】
第２の実施形態または第５の実施形態の効果に加えて下記する効果を有すものである。
【０２８０】
この実施形態の半導体記憶素子は、メモリ機能体１６１、１６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される。例えば、図１０に示すように、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；酸化膜−窒化膜−酸化膜）構造を有している。すなわち、シリコン酸化膜１４１とシリコン酸化膜１４３との間にシリコン窒化膜１４２が挟まれ、メモリ機能体１６１、１６２を構成している。ここで、シリコン窒化膜は電荷を保持する機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０２８１】
また、メモリ機能体１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極と拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【０２８２】
メモリ機能体１６１、１６２における電荷を保持する領域１４２と拡散領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【０２８３】
図１１は、図１０中に示す右側のメモリ機能体１６２及びその周辺部の拡大図である。Ｗ１はゲート電極１１４と拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のゲート長方向の切断面におけるメモリ機能体１６２の幅を示している。なお、メモリ機能体１６２のうちシリコン窒化膜１４２のゲート電極１１７と離れた側の端が、ゲート電極１１７から離れた側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。（Ｗ２−Ｗ１）が、メモリ機能体１６２と拡散領域１１３とのオーバーラップ量である。メモリ機能体１６２と拡散領域１１３とのオーバーラップ量は（Ｗ２−Ｗ１）で表される。特に重要なことは、メモリ機能体１６２のうちシリコン窒化膜１４２で構成されたメモリ機能体１６２が、拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０２８４】
なお、図１２に示すように、メモリ機能体１６２ａのうちシリコン窒化膜１４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。なお、図１２中の要素には、図１１中の対応する要素の符号にａを付した符号を用いている。
【０２８５】
図１３は、図１１の構造において、メモリ機能体１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体１６２を消去状態（ホールが蓄積されている）とし、拡散領域１１２、１１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０２８６】
図１３から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０２８７】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましいことが判明した。
【０２８８】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、拡散領域１１２をソース電極とし、拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０２８９】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０２９０】
なお、図１０には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０２９１】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２９２】
また、メモリ機能体は、ゲート絶縁膜の表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１４に示したように、メモリ機能体１６２の電荷保持膜１４２ａが、ゲート絶縁膜１１４の表面と略平行な面を有している。言い換えると、電荷保持膜１４２ａは、ゲート絶縁膜１１４の表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持膜１４２ａがあることにより、電荷保持膜１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２９３】
さらに、メモリ機能体１６２は、散逸防止絶縁膜の一部として、ゲート絶縁膜の表面と略平行な電荷保持膜１４２ａとチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶素子を得ることができる。
【０２９４】
なお、電荷保持膜１４２ａの膜厚を制御すると共に、電荷保持膜１４２ａ下の上記絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、電荷保持膜１４２ａ下の上記絶縁膜の最小膜厚値から、電荷保持膜１４２ａ下の絶縁膜の最大膜厚値と電荷保持膜１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、半導体記憶素子のメモリ効果の大きさのばらつきを非常に小さくすることが可能となる。
【０２９５】
（第８の実施形態）
この実施形態では、メモリ機能体１６２の電荷保持膜１４２が、図１５に示すように、略均一な膜厚で、ゲート絶縁膜１１４の表面と略平行に配置され（矢印１８１）、さらに、ゲート電極１１７側面と略平行に配置された（矢印１８２）形状を有している。
【０２９６】
ゲート電極１１７に正電圧が印加された場合には、メモリ機能体１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を２回通過する（シリコン窒化膜１４２のうち矢印１８２及び矢印１８１が示す部分を通過する。）。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、矢印１８１で示す電荷保持膜のみが存在する場合よりも、電気力線１８３の方向におけるメモリ機能体１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【０２９７】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、矢印１８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体１６２に注入される電荷が増加し、書換え速度が増大する。
【０２９８】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０２９９】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０３００】
さらに、メモリ機能体は、散逸防止絶縁膜の一部として、ゲート絶縁膜の表面と略平行な電荷保持膜とチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０３０１】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶素子の信頼性を向上させることができる。
【０３０２】
さらに、電荷保持膜１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０３０３】
（第９の実施形態）
この実施形態は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。
【０３０４】
図１６に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０３０５】
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃであれば、メモリ機能体１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０３０６】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、オフセット領域１７１は必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。
【０３０７】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０３０８】
（第１０の実施形態）
この実施形態の半導体記憶素子は、図１７に示すように、半導体基板をＳＯＩ基板とする以外は、第７の実施形態における半導体記憶素子と実質的に同様の構成を有する。
【０３０９】
この半導体記憶素子は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【０３１０】
この半導体記憶素子によっても、第７の実施形態の半導体記憶素子と同様の作用効果を奏する。さらに、拡散領域１１２、１１３とボディ領域１８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０３１１】
（第１１の実施形態）
この実施形態の半導体記憶素子は、図１８に示すように、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル側に隣接してＰ型高濃度領域１９１を追加した以外は、第７の実施形態における半導体記憶素子と実質的に同様の構成を有する。
【０３１２】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とすることができる。
【０３１３】
このように、Ｐ型高濃度領域１９１を設けることにより、拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【０３１４】
また、図１８において、ソース／ドレイン領域近傍であってメモリ機能体１６１、１６２の下（すなわち、ゲート電極の直下ではない）に相当する箇所に、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０３１５】
（第１２の実施形態）
この実施形態の半導体記憶素子は、図２６に示すように、電荷保持膜（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、第７の実施形態における半導体記憶素子と実質的に同様の構成を有する。
【０３１６】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０３１７】
本実施形態の半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。本実施形態の半導体記憶素子においては、電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル形成領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭ（電気的消去可能プログラマブル・リード・オンリ・メモリ）においては、フローティングゲートとチャネル形成領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル形成領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施形態の半導体記憶素子において電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０３１８】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０３１９】
ところで、メモリ機能体中での電気力線は、図１５中に矢印１８４で示すように、シリコン窒化膜１４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、書換え動作時においては大きな役割を果たしている。図２６中に示すようにＴ１を薄くすることによりシリコン窒化膜１４２が図の下側に移動して、電気力線がシリコン窒化膜を通過するようになる。それゆえ、比較的短い電気力線１８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０３２０】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０３２１】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０３２２】
（第１３の実施形態）
この実施形態の半導体記憶素子は、図２０に示すように、電荷保持膜（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、第７の実施形態における半導体記憶素子と実質的に同様の構成を有する。
【０３２３】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。
【０３２４】
本実施形態の半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【０３２５】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０３２６】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０３２７】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０３２８】
（第１４の実施形態）
本実施形態の半導体装置は、本発明の半導体記憶装置における半導体記憶素子を備えた不揮発性メモリ部と、通常構造の一般的ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）で構成される不揮発性メモリの周辺回路部、ＭＰＵ（マイクロ・プロセッシング・ユニット）等の論理回路部、ＳＲＡＭ（スタティックＲＡＭ）部等からなる。
【０３２９】
図２４（ａ）は、本発明の半導体装置の一実施形態であるメモリユニット２００の平面レイアウトを示している。このメモリユニット２００では、同一の半導体基板１上に、半導体記憶素子を備えたメモリ領域２０１と、半導体スイッチング素子を備えた論理回路領域２０２とが配置されている。メモリ領域２０１には、例えば第１の実施形態に記載の不揮発性半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。論理回路領域２０２には、デコーダ２０３，２０７、書き込み／消去回路２０９、読み出し回路２０８、アナログ回路２０６、制御回路２０５、各種のＩ／Ｏ回路２０４等、通常のＭＯＳＦＥＴ（電界効果トランジスタ）により構成できる周辺回路が形成されている。
【０３３０】
さらに、図２４（ｂ）に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置３００を１チップで構成するためには、メモリユニット２００に加えて、ＭＰＵ（マイクロ・プロセッシング・ユニット）３０１、キャッシュ（ＳＲＡＭ（スタティックＲＡＭ））３０２、ロジック回路３０３、アナログ回路３０４等の論理回路領域を、同一の半導体基板１上に配置することが必要である。
【０３３１】
当実施形態におけるメモリの周辺回路部等とは、上記通常の一般的なＭＯＳＦＥＴからなる論理回路を用いて構成できる回路やユニットのことである。
【０３３２】
第３の実施形態に記載の手順から分かるように、上記半導体記憶素子を形成するための手順は、公知の一般的なＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。また、第１の実施形態（図１）から明らかなように、上記半導体記憶素子の構成は、公知の一般的なＭＯＳＦＥＴに近い。上記一般的なＭＯＳＦＥＴを上記半導体記憶素子に変更するためには、例えば、一般的なＭＯＳＦＥＴにおいて、ゲート電極形成後に電荷保持部を有する被覆膜を形成するだけでよく、又、サイドウォールスペーサとしてメモリ機能体を形成した後に電荷保持部を有する被覆膜を形成するだけでよい。ただし、オフセット領域を形成するため、ゲートスタック形成後のＬＤＤ（ライトリ・ドープト・ドレイン）領域の形成は行わない。ここで、メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する一般的なＭＯＳＦＥＴのサイドウォールスペーサがメモリ機能体としての機能をもっていたり、被覆膜を形成されていたとしても、被覆膜又はサイドウォールスペーサと被覆膜の幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、一般的なＭＯＳＦＥＴと半導体記憶素子とを構成するために、共通の被覆膜又はサイドウォールスペーサと被覆膜を用いることができる。また、上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する一般的なＭＯＳＦＥＴと上記半導体記憶素子とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等のみＬＤＤ構造を形成することにより可能である。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって、上記メモリ機能体を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域のみフォトレジストでマスクするだけで、上記半導体記憶素子と上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴとを容易に混載することが可能である。さらに、上記半導体記憶素子と上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴによってＳＲＡＭを構成すれば、半導体記憶装置、論理回路、ＳＲＡＭを容易に混載することができる。
【０３３３】
ところで、上記半導体記憶素子において、上記論理回路部およびＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭとメモリ周辺回路部、論理回路部およびＳＲＡＭ部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、メモリ周辺回路部、論理回路部およびＳＲＡＭ部等の一般的なＭＯＳＦＥＴと半導体記憶装置とを混載したチップのコストが削減される。さらに、上記半導体記憶素子には高電源電圧の供給ができるため、書込み／消去速度を格段に向上させることができる。さらに、上記論理回路部およびＳＲＡＭ部等には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み／消去速度が格段に速い半導体記憶素子を有する半導体装置を実現することができる。
【０３３４】
本実施形態の半導体装置の製造工程を、図２１、図２２を用いて説明する。
【０３３５】
当実施形態において、周辺回路等における一般的なＭＯＳＦＥＴと半導体記憶装置、それぞれのデバイスが同一基板上で同時に複雑なプロセスを必要とせず簡易に形成できることを示す。より詳しくは、第３の実施形態に記載の半導体記憶装置形成の工程にフォトリソグラフィ工程を加え、ＬＤＤ拡散領域を形成する領域と形成しない領域とをわけることにより、同一基板上で並行して、一般的なＭＯＳＦＥＴと、半導体記憶素子とを作製することができることを示す。
【０３３６】
以下に図２１（ａ）から図２２（ｆ）に従い、製造工程を順を追って、説明してゆく。なお、図２１（ａ）から図２２（ｆ）では、左側が周辺回路領域４における一般的ＭＯＳＦＥＴ、右側がメモリ領域５における半導体記憶素子にそれぞれ相当する。
【０３３７】
ＬＤＤ領域形成工程までは、第３の実施形態と同様の工程を用いても良い。つまり、図２１（ａ）に示すように、周辺回路領域４およびメモリ領域５ともに第３の実施形態における図３（ａ）記載の構造を形成する。
【０３３８】
次に、図２１（ｂ）に示すように、メモリ領域５を注入マスクとしてのフォトレジスト７で覆った状態で不純物をイオン注入して、周辺回路領域４のみにＬＤＤ領域６を形成する。この際、メモリ領域５には、ＬＤＤ領域６は形成されない。ここで、メモリ領域５にはＬＤＤ領域６が形成されないが、一方、一般的な通常構造のトランジスタを形成する周辺回路領域４にはＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良く、窒化膜等の絶縁膜であっても良い。本工程のみが第３の実施形態と異なる特別な工程であり、これ以降は第３の実施形態と同じ工程を用いればよい。
【０３３９】
次に、図２１（ｃ）に示すように、第３の実施形態の図３（ｂ）と同様の工程をもちいて被覆膜２１を形成する。
【０３４０】
さらに、図２２（ｄ）に示すように、第３の実施形態の図３（ｃ）と同様の工程をもちいてソース／ドレイン拡散領域１３を形成し、層間絶縁膜２３を形成し、その後ソース／ドレイン拡散領域と配線を接続するコンタクトを形成するためのコンタクトホール２４を層間絶縁膜に形成する。
【０３４１】
さらに、図２２（ｅ）に示すように、第３の実施形態の図４（ｄ）と同様の工程をもちいてコンタクトホールの下の被覆膜２１を異方性選択エッチングを用いて除去する。
【０３４２】
さらに、図２２（ｆ）に示すように、第３の実施形態の図４（ｅ）と同様の工程をもちいてコンタクトホールにコンタクト部材を埋め込みコンタクト２５を形成する。さらに、コンタクト部材をフォトリソグラフィ及びエッチング工程を用いて層間絶縁膜上にてエッチングし配線パターンを形成する。
【０３４３】
以上より、第３の実施形態に記載の半導体記憶装置形成の工程にフォトリソグラフィ工程を加え、ＬＤＤ拡散領域を形成する領域と形成しない領域とをわけることにより、同一基板上で並行して、一般的なＭＯＳＦＥＴと、半導体記憶素子を複雑なプロセスを必要とせず簡易に作製することができた。
【０３４４】
（第１５の実施形態）
図２５（ａ），図２５（ｂ）は、それぞれ本発明の第１５の実施形態のＩＣカード４００Ａ，４００Ｂの構成を示している。
【０３４５】
図２５（ａ）に示すＩＣカード４００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；マイクロ・プロセシング・ユニット）部４０１、及び、コネクト部４０８が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；読み出し専用メモリ）４０５及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ランダム・アクセス・メモリ）４０６があり、これらが１つのチップに形成されている。ＲＯＭ４０５には、ＭＰＵ部４０１を駆動するためのプログラムが格納されている。ＲＡＭ４０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部４０１には、本発明の半導体装置が組み込まれている。上記各部４０１，４０３，４０３，４０４，４０５，４０６，４０８は、配線（データバス、電源線等を含む）４０７で接続されている。また、コネクト部４０８と外部のリーダライタ４０９は、このＩＣカード４００Ａがリードライタ４０９に装着されたときに接続され、カード４００Ａに電力が供給されるとともにデータの交換が行なわれる。
【０３４６】
本ＩＣカード４００Ａの特徴は、ＭＰＵ部４０１にデータメモリ部４０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０３４７】
データメモリ部４０４には、既述のような製造コストを削減することが可能な半導体記憶装置を用いている。これらの半導体記憶装置は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカード４００Ａのデータメモリ部４０４に用いれば、ＩＣカードのコストが削減される。
【０３４８】
また、ＭＰＵ部４０１にデータメモリ部４０４を内蔵し、１つのチップ上に形成しているので、ＩＣカードのコストを大きく低減することができる。
【０３４９】
さらに、ＭＰＵ部４０１を本発明の半導体装置で構成しているので、つまりデータメモリ部４０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部４０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部４０４の半導体記憶素子の形成プロセスと、論理回路部（演算部４０２及び制御部４０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部４０１とデータメモリ部４０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０３５０】
なお、ＲＯＭ４０５を上記半導体記憶装置で構成してもよい。このようにすれば、ＲＯＭ４０５を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０３５１】
次に図２５（ｂ）に示すＩＣカード４００Ｂ内には、ＭＰＵ部４０１、ＲＦインターフェース部４１０、及び、アンテナ部４１１が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ４０５及びＲＡＭ４０６があり、これらが１つのチップに形成されている。上記各部４０１，４０２，４０３，４０４，４０５，４０６，４１０，４１１は、配線（データバス、電源線等を含む）４０７で接続されている。
【０３５２】
この図２５（ｂ）のＩＣカード４００Ｂが、図２５（ａ）のＩＣカード４００Ａと異なるのは、非接触型であるという点である。そのため、制御部４０３は、コネクト部ではなく、ＲＦインターフェース部４１０を介してアンテナ部４１１に接続されている。アンテナ部４１１は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部４１０は、アンテナ部４１１から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部４１０及びアンテナ部４１１は、ＭＰＵ部４０１と１つのチップ上に混載されていてもよい。
【０３５３】
本ＩＣカード４００Ｂは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部４０４を構成する半導体記憶素子は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部４１０の回路を小型化し、コストを削減することができる。
【０３５４】
（第１６の実施形態）
上記実施形態に記載の半導体記憶装置又は半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
【０３５５】
図２６は本発明の第１６の実施形態の携帯電話５００のブロック構成を示している。
【０３５６】
この携帯電話５００内には、ＭＰＵ部５０１、マン・マシンインターフェース部５０８、ＲＦ回路部５１０、及び、アンテナ部５１１が内蔵されている。ＭＰＵ部５０１内には、データメモリ部５０４、演算部５０２、制御部５０３、ＲＯＭ５０５及びＲＡＭ５０６があり、これらが１つのチップに形成されている。ＲＯＭ５０５には、ＭＰＵ部５０１を駆動するためのプログラムが格納されている。ＲＡＭ５０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部５０１には、本発明の半導体装置が組み込まれている。上記各部５０１，５０２，５０３，５０４，５０５，５０６，５０８，５１０，５１１は、配線（データバス、電源線等を含む）５０７で接続されている。
【０３５７】
本携帯電話５００の特徴は、ＭＰＵ部５０１にデータメモリ部５０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０３５８】
データメモリ部５０４には、既述のような製造コストを削減することが可能な半導体記憶装置を用いている。これらの半導体記憶装置は占有面積の縮小化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話５００のデータメモリ部５０４に用いれば、携帯電話のコストが削減される。
【０３５９】
また、ＭＰＵ部５０１にデータメモリ部５０４を内蔵し、１つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【０３６０】
さらに、ＭＰＵ部５０１を本発明の半導体装置で構成しているので、つまりデータメモリ部５０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部５０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部５０４の半導体記憶素子の形成プロセスと、論理回路部（演算部５０２及び制御部５０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部５０１とデータメモリ部５０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０３６１】
なお、ＲＯＭ５０５を上記半導体記憶装置で構成してもよい。このようにすれば、ＲＯＭ５０５を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶装置は占有面積の縮小化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶装置を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０３６２】
このように、本発明の半導体装置を携帯電話５００に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【０３６３】
（第１７の実施形態）
当実施形態は、上記半導体記憶素子を配列して構成される半導体記憶装置（メモリセルアレイ）において、好適に適用される場合を示す。
【０３６４】
本発明の第１７の実施形態のメモリセルアレイを、図２７、図２８を用いて説明する。図２７（ａ）は、このメモリセルアレイの回路図であり、図２７（ｂ）は、このメモリセルアレイの概略平面図である。また、図２８（ａ）は、図２７（ｂ）の切断面線Ｃ−Ｃ’における概略断面図のひとつであり、図２８（ｂ）はもうひとつの図２７（ｂ）の切断面線Ｃ−Ｃ’における概略断面図である。ただし、図２７（ｂ）においては、上部配線構造（ビット線及びコンタクト）は簡略のため結線図として表現している。また、これらの図２７、図２８では、３行×３列のメモリセルアレイを示しているが、行数及び列数は任意である。
【０３６５】
これらの図２７、図２８に示すように、半導体基板１０１上には、Ｐ型のウェル領域１０２が形成されている。上記Ｐ型のウェル領域１０２の表面には、素子分離領域１０８が形成されている。半導体基板表面の、素子分離領域１０８が形成されていない領域は、活性領域となる。半導体基板上には、活性領域が配列している。ワード線ＷＬ１、ＷＬ２、ＷＬ３（１０４）が紙面横方向に延び、紙面縦方向に関して並んで形成されている。各活性領域上には、ゲート絶縁膜を介してワード線ＷＬ１、ＷＬ２、ＷＬ３が通過し、各ワード線の両側（活性領域であってかつワード線に覆われない領域）にはソース／ドレイン拡散領域１０７が形成されている。ワード線（ゲート電極）と、ワード線の両側に形成された２つのソース／ドレイン拡散領域（ソース領域またはドレイン領域）とが１つの電界効果トランジスタを構成している。ここで、電界効果トランジスタとは、図１及び図２に示すようなメモリ機能を有する半導体記憶素子であり、それらの半導体記憶素子と同様に被覆膜２１を備えている。その製造方法は上記した実施形態のうち好適なものを使用すると良い。
【０３６６】
次に、図２７（ｂ）に示すメモリセルアレイの概略平面図を説明する。隣接する３本のビット線（例えばＢＬ１、ＢＬ２、ＢＬ３）を選び、並び順にビット線１（ＢＬ１）、ビット線２（ＢＬ２）、ビット線３（ＢＬ３）とする。このとき、ビット線１（ＢＬ１）とビット線２（ＢＬ２）との間に存する活性領域を活性化領域１（Ａ１）とする。同様に、ビット線２（ＢＬ２）とビット線３（ＢＬ３）との間に存する活性領域を第２活性領域（Ａ２）とする。このとき、上記ビット線２（ＢＬ２）は、上記第１活性領域（Ａ１）及び第２活性領域（Ａ２）に属する上記ソース・ドレイン領域の一方と接続される。また、上記ビット線３（ＢＬ３）は、上記第２活性領域（Ａ２）に属する上記ソース・ドレイン領域の他方と接続される。また、上記ビット線１（ＢＬ１）は、上記第１活性領域（Ａ１）に属する上記ソース・ドレイン領域の他方と接続される。更には、隣接する２本の上記ワード線（例えば、ＷＬ１、ＷＬ２）を選んだとき、上記第１活性領域（Ａ１）に属し、上記２本のワード線に挟まれたソース／ドレイン拡散領域と、上記第２活性領域（Ａ２）に属し、上記２本のワード線に挟まれたソース／ドレイン拡散領域とは、共にビット線２（ＢＬ２）に接続されるか、又はそれぞれビット線１（ＢＬ１）及びビット線３（ＢＬ３）に接続されている。つまり、第２活性領域（Ａ２）においてビット線２（ＢＬ２）およびビット線３（ＢＬ３）に接続されている活性領域をソースまたはドレインとなる適切な電圧を印加してワード線（例えばＷＬ１）を選択するとＷＬ１を上下から挟むＡ２における活性領域がソースまたはドレインとなり当該半導体記憶素子が選択される。
【０３６７】
図２８中、１３１はコンタクトホール（活性層又はワード線と第１層メタル配線とを接続するための孔）１３３はヴィアホール（第１層メタル配線と第２層メタル配線を接続するための孔）である。また、本実施形態では第１のビット線は第１層メタル配線１３２で、第２のビット線は第２層メタル配線１３４でそれぞれ構成されるが、配線の方法はこの限りではない。
【０３６８】
本実施形態による効果は、第４の実施形態に記載の素子分離領域上にコンタクトホールを形成する場合に生じる効果と同様の効果である。つまり、図２８（ａ）において示されるように、素子分離領域１０８上にコンタクトホール１３１を形成しても、素子分離領域をエッチングせず、良好なコンタクト特性を得ることができる。そのため、第４の実施形態と同様に大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０３６９】
さらに、本実施形態に特徴的な態様である、隣のコンタクトホール１３１に埋め込まれたコンタクト部材同士を第１層メタル配線１３２で接続する場合には、更に優れた効果を奏することができる。
【０３７０】
つまり図２８に示すように、素子分離領域１０８を介して隣合ったソース／ドレイン拡散領域１０７同士を接続する場合、図２８（ａ）に示すように、ソース／ドレイン拡散領域毎に固有のコンタクトホールを形成し、第１層メタル配線１３２で隣合ったソース／ドレイン拡散領域１０７同士を接続した場合に比較して、図２８（ｂ）に示すように、隣合ったソース／ドレイン拡散領域１０７同士をコンタクトホール１３１で接続した場合は、目合わせずれを考慮した設計マージンを減らすことができ、飛躍的にメモリセルアレイの面積を縮小することができる。つまり、図２８（ｂ）の場合、隣合うコンタクトホールを接続し、大きい一つのコンタクトホールとするので、接続した部分の下部にある素子分離領域のコンタクトホールとの目合わせを行う必要がない、よって、コンタクトホールと素子分離領域１０８の目合わせずれ余裕が半分に減少する。それによって、飛躍的にメモリセルアレイの面積を縮小することができる。
【０３７１】
ここで、図２８（ｂ）に示すように素子分離領域１０８を跨ぐ大きなコンタクトホール１３１を形成することができるのは、素子分離領域及び層間絶縁膜と大きなエッチング比を有する材料をもちいた被覆膜２１を、素子分離領域を跨いで半導体基板１０１上に形成する工程があるためである。この被覆膜２１により、コンタクトエッチングの際に、一旦当該被覆膜にてエッチングがストップする。それによって、素子分離領域をエッチングし過ぎることを防止できる。さらに、コンタクトホールに露出した被覆膜２１をエッチングすることにより、素子分離領域と選択比の高いエッチング条件でエッチングできるので、素子分離領域をエッチングし過ぎることを防止でき、良好なコンタクト特性を得ることができる。
【０３７２】
次にこのセルアレイの動作についての説明を行う。
【０３７３】
図２７（ａ）に示すメモリセルアレイの回路図は、簡単のため、記憶素子は通常の電界効果トランジスタを表す記号で表現している。
【０３７４】
まず、読み出し方法について説明する。ここで、メモリセルＭ２２のビット線ＢＬ２側のメモリ記憶部（Ｍ１）の記憶情報を読み出すものとする。まず、ビット線、ＢＬ１及びＢＬ２を論理レベルＬに、ＢＬ３及びＢＬ４を論理レベルＨに、それぞれプリチャージを行う。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにする。ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２２及びＭ２３はオン状態になる。このとき、メモリセルＭ２２のソース・ドレイン間に高い電圧（論理レベルＨ−論理レベルＬ）がかかり電流が流れるのであるが、メモリ記憶部Ｍ１の状態によって電流量は変化する。したがって、ビット線ＢＬ２又はＢＬ３に流れる電流量を検知するか、若しくはビット線ＢＬ２又はＢＬ３の電位変化をモニタすることにより、メモリ記憶部Ｍ１の状態を知ることができるのである。
【０３７５】
上記動作において、ビット線ＢＬ１を論理レベルＬにプリチャージしていなかった場合、ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２１がオン状態になって、ビット線ＢＬ１からビット線ＢＬ２へ電流が流れてしまう。このような電流は、選択されたメモリセルＭ２２に流れる電流の検知を阻害する。したがって、ビット線ＢＬ１は、ビット線ＢＬ２と同じ論理レベルＬにプリチャージするのが好ましいのである。同様に、ビット線ＢＬ４は、ビット線ＢＬ３と同じ論理レベルＨにプリチャージするのが好ましい。
【０３７６】
なお、メモリセルＭ２２のビット線ＢＬ３側のメモリ記憶部（Ｍ２）の記憶情報を呼び出す場合は、ビット線、ＢＬ１及びＢＬ２を論理レベルＨに、ＢＬ３及びＢＬ４を論理レベルＬに、それぞれプリチャージを行う。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにすればよい。
【０３７７】
本実施形態のメモリセルアレイの書込み、読み出し、消去の各動作における、具体的な電圧の一例を、次の表１に示す。Ｌｂｗ、Ｈｂｗ、Ｌｗｗ、Ｈｗｗは、それぞれ書込み時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。また、Ｌｂｒ、Ｈｂｒ、Ｌｗｒ、Ｈｗｒは、それぞれ読み出し時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。Ｌｂｅ１、Ｌｂｅ２、Ｈｂｅ、Ｌｗｅ、Ｈｗｅは、それぞれ消去時におけるビット線の低レベル電位１、ビット線の低レベル電位２、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。いずれも、括弧内に具体的な電圧の一例を示す。
【０３７８】
なお、表１に記載した消去方法は、上述の第２の消去方法を用いたものである。それゆえ、消去時にはＰ型のウェル領域にはＬｂｅ２（表１では＋０．８Ｖ）を印加しておく。メモリセルＭ２２の電荷保持部Ｍ１を消去する場合は、Ｐ型ウェル領域とビット線ＢＬ３とに印加された順方向電圧により注入された電子がトリガーとなり、消去が行われるのである。また、ビット線ＢＬ１にはＬｂｅ２を与えるが、これはメモリセルＭ２１を誤消去するのを防ぐためである。
【０３７９】
【表１】
2004342852.tif 000003
【０３８０】
この表１から明らかなように、本実施形態のメモリセルアレイは、ランダムアクセス（１ビット毎の読出し及び書換え動作）が可能である。このため、一括消去しなければならないデバイスに比較し、アクセス効率を上げることが可能である。また、メモリ状態の一時記憶、一括消去、書込みといったシーケンスも不要となるため制御回路が簡単になるという効果がある。
【０３８１】
上記読出し動作時によれば、あるメモリセルの２ビットの記憶を連続して読み出そうとする場合（例えば、メモリセルＭ２２の電荷保持部Ｗ１、Ｗ２を連続して読み出すなど）、近傍のビット線の電位を全て反転しなければならない（上の例ではビット線ＢＬ１−ＢＬ４の電位を全て反転する）ため、効率が悪い。そのため、後述のように、アドレスデコーダ回路などの工夫を行い、左右の電荷保持部のアクセスのためのアドレスを離すなどの対策を行うことにより連続して交互に読み出す状態を回避することが好ましい。
【０３８２】
メモリセルＭｉｊ（ｉ＝１、２、３、ｊ＝１、２、３）は、ゲート電極がワード線ＷＬｉ（ｉ＝１、２、３）に、ソース／ドレイン拡散領域の一方が第１のビット線ＢＬ１ｊ（ｊ＝１、２、３）に、ソース／ドレイン拡散領域の他方が第２のビット線ＢＬ２ｊ（ｊ＝１、２、３）に、それぞれ接続されている。
【０３８３】
上記メモリセルアレイの動作は、上述の記憶素子の動作方法に必要な電圧を、特定のワード線及び第１及び第２のビット線を介して所望のメモリセルに与えればよい。例えば、メモリセルＭ１１の電荷保持部の一方に書込みを行なう場合は、例えば、ワード線ＷＬ１に＋２Ｖを、第１のビット線ＢＬ１１に＋６Ｖを、第２のビット線ＢＬ２１に０Ｖを、それぞれ与えればよい。また、メモリセルＭ１１の電荷保持部の他方に書込みを行なう場合は、例えば、ワード線ＷＬ１に＋２Ｖを、第１のビット線ＢＬ１１に０Ｖを、第２のビット線ＢＬ２１に＋６Ｖを、それぞれ与えればよい。このとき、他の非選択ワード線及び非選択ビット線には例えば０Ｖを与えればよい。
【０３８４】
以上の説明より明らかなように、本実施形態のメモリセルアレイは、上記記憶素子を配列して構成されている。上述のように、上記記憶素子は、１つの素子で２ビットの記憶が可能であり、ゲート絶縁膜の薄膜化が可能であるから、微細化が容易である。したがって、上記記憶素子を配列して構成する本実施形態のメモリセルアレイも、微細化が容易となり、製造コストが削減される。
【０３８５】
また、上述のように、上記記憶素子を形成するプロセスは、通常のＣＭＯＳプロセスに非常に近く、従来のＥＥＰＲＯＭなどフローティングゲートを有する不揮発性メモリに比べて非常に簡単に製造することが可能である。したがって、本実施形態のメモリセルアレイの製造も容易であり、更には論理回路との混載も容易となる。
【０３８６】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、過消去及びそれに起因する読出し不良の問題を解消でき、信頼性を高めることができる。
【０３８７】
また、本発明の半導体記憶装置の製造方法によれば、そのような半導体記憶装置を簡略化された工程で、低コストで製造できる。
【０３８８】
また、本発明の半導体装置は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができる。
【０３８９】
また、本発明の携帯電子機器及びＩＣカードは、そのような半導体記憶装置を備えているので、低コスト化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構造を示す概略断面図である。
【図２】本発明の第２の実施形態に係る半導体記憶装置の構造を示す概略断面図である。
【図３】本発明の第３の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図４】本発明の第３の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図５】本発明の第４の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図６】本発明の第４の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図７】本発明の第５の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図８】本発明の第５の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図９】メモリ機能体の構造の概要を示す概略断面図である。
【図１０】本発明の第７の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１１】図１０中に示す右側のメモリ機能体１６２及びその周辺部の拡大図である。
【図１２】図１１に対応して、メモリ機能体のうちシリコン微粒子のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図１３】図１１の構造において、メモリ機能体の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示す図である。
【図１４】メモリ機能体の電荷保持膜が、ゲート絶縁膜の表面と略平行な面を有している態様を示す図である。
【図１５】メモリ機能体の電荷保持膜が、略均一な膜厚で、ゲート絶縁膜の表面と略平行に配置され、さらに、ゲート電極側面と略平行に配置された態様を示す図である。
【図１６】ゲート長方向の切断面におけるゲート電極長Ａと、ソース／ドレイン領域間の距離（チャネル長）Ｂと、一方のメモリ機能体の端から他方のメモリ機能体の端までの距離Ｃとを示す図である。
【図１７】本発明の第１０の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１８】本発明の第１１の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１９】本発明の第１２の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図２０】本発明の第１３の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図２１】本発明の第１４の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図２２】本発明の第１４の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図２３】本発明の半導体装置の製造工程における分離されたメモリ機能体を示す概略俯瞰図である。
【図２４】本発明の第１４の実施形態に係る半導体記憶装置と、その周辺回路、ＭＰＵ、キャッシュＳＲＡＭ等からなる半導体装置の構成図である。
【図２５】本発明の第１５の実施形態に係るＩＣカードを示す概略ブロック図である。
【図２６】本発明の第１６の実施形態に係る携帯電子機器を示す概略ブロック図である。
【図２７】本発明の第１７の実施形態に係るメモリセルアレイの概略回路構成を示す図である。
【図２８】本発明の第１７の実施形態に係るメモリセルアレイの概略断面図である。
【図２９】従来の半導体記憶装置の構造の概要を示す概略断面図である。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  周辺回路領域
５  メモリ素子領域
６  ＬＤＤ領域
７  フォトレジスト
８  ゲートスタック
９  第１絶縁膜
１０  シリコンドット
１１  メモリ機能体
１２  Ｌ字型絶縁体
１３  ソース／ドレイン拡散領域
１５  ポリシリコン
１６  側壁絶縁体
１７  窒化膜
１８  電荷保持部
１９  チャネル形成領域
２０  オフセット領域
２１  被覆膜
２３  層間絶縁膜
２４  コンタクトホール
２５  コンタクト
２８  素子分離領域
２９  第２絶縁膜
【図１】
2004342852.tif 000004
【図２】
2004342852.tif 000005
【図３】
2004342852.tif 000006
【図４】
2004342852.tif 000007
【図５】
2004342852.tif 000008
【図６】
2004342852.tif 000009
【図７】
2004342852.tif 000010
【図８】
2004342852.tif 000011
【図９】
2004342852.tif 000012
【図１０】
2004342852.tif 000013
【図１１】
2004342852.tif 000014
【図１２】
2004342852.tif 000015
【図１３】
2004342852.tif 000016
【図１４】
2004342852.tif 000017
【図１５】
2004342852.tif 000018
【図１６】
2004342852.tif 000019
【図１７】
2004342852.tif 000020
【図１８】
2004342852.tif 000021
【図１９】
2004342852.tif 000022
【図２０】
2004342852.tif 000023
【図２１】
2004342852.tif 000024
【図２２】
2004342852.tif 000025
【図２３】
2004342852.tif 000026
【図２４】
2004342852.tif 000027
【図２５】
2004342852.tif 000028
【図２６】
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【図２７】
2004342852.tif 000030
【図２８】
2004342852.tif 000031
【図２９】
2004342852.tif 000032