(57)【要約】【課題】スイッチング時にスイッチング素子内に存在する寄生容量の充放電電流を制限して、スイッチング素子の損失を低減する簡易な構成の半導体スイッチ回路を提供する。【解決手段】入力電圧をスイッチングするＭＯＳ形電界効果トランジスタと、このＭＯＳ形電界効果トランジスタの入力側に直列に介装したバイポーラトランジスタと、このＭＯＳ形電界効果トランジスタを導通駆動するパルス信号を出力してＭＯＳ形電界効果トランジスタの駆動を制御する主スイッチング回路と、ＭＯＳ形電界効果トランジスタの導通期間を含む幅広の補助パルス信号を出力してバイポーラトランジスタの駆動を制御する補助スイッチング回路とを具備する。【選択図】　　　図２
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【特許請求の範囲】
【請求項１】
入力電圧をスイッチングするＭＯＳ形電界効果トランジスタと、
このＭＯＳ形電界効果トランジスタの入力側に直列に介装したバイポーラトランジスタと、
前記ＭＯＳ形電界効果トランジスタを導通駆動するパルス信号を出力して該ＭＯＳ形電界効果トランジスタの駆動を制御する主スイッチング回路と、
前記ＭＯＳ形電界効果トランジスタの導通期間を含む幅広の補助パルス信号を出力して前記バイポーラトランジスタの駆動を制御する補助スイッチング回路とを具備したことを特徴とする半導体スイッチ回路。
【請求項２】
前記補助パルス信号は、前記パルス信号よりも早いタイミングで立ち上がり、且つ前記パルス信号よりも遅いタイミングで立ち下がるものである請求項１に記載の半導体スイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチ回路に係り、特にその内部に寄生容量を有するＭＯＳ形電界効果トランジスタのスイッチング損失を低減するのに好適な半導体スイッチ回路に関する。
【０００２】
【関連する背景技術】
近時、コンバータやインバータなどの電力変換装置に半導体スイッチング素子が多用されている。この半導体スイッチング素子として、サイリスタ、パワートランジスタ、ＭＯＳＦＥＴ（ＭＯＳ形電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）などが用いられている。
【０００３】
このうち、ＭＯＳＦＥＴはバイポーラトランジスタと異なり、その内部における少数キャリアの蓄積効果がなく、スイッチング速度が速いという特徴がある。また、電圧駆動形であるので駆動に必要な電力が小さくて済むなどの特徴を有している。このためＭＯＳＦＥＴは、高速でスイッチング動作する必要のあるスイッチングレギュレータなどの電力変換装置に多用されている。
【０００４】
【発明が解決しようとする課題】
ところで、このようなＭＯＳＦＥＴの各電極間には、図１（ａ）に示すようにそれぞれ寄生容量が存在する。この寄生容量は、詳しくは図１（ｂ）に示すようにゲートＧとドレインＤ間の容量ＣＧＤ、ドレインＤとソースＳ間の容量ＣＤＳおよびゲートＧとソースＳ間の容量ＣＧＳからなる。
【０００５】
これらの寄生容量は、ＭＯＳＦＥＴ２のスイッチング時における電力損失の要因となる。即ち、ＭＯＳＦＥＴ２のオフ動作時には、容量ＣＧＤおよび容量ＣＤＳの合成静電容量として形成される出力容量ＣＯＳＳを充電する充電電流が必要となる。また、ＭＯＳＦＥＴ２のオン動作時に、この出力容量ＣＯＳＳに蓄積された電荷がＭＯＳＦＥＴ２によって短絡されるのでドレインＤとソースＳ間に放電電流が流れる。これらの充放電電流は、ＭＯＳＦＥＴ２の電力損失となる。
【０００６】
ちなみに、このＭＯＳＦＥＴ２の出力容量ＣＯＳＳによる電力損失ＰＬｏｓｓは、スイッチング動作時に出力容量ＣＯＳＳに蓄えられる電荷と放電する電荷が同量であり、かつ、チャネルを流れる電荷のみの損失を考慮するものとすると、例えば出力容量ＣＯＳＳが１０００ｐＦ、ドレイン・ソース電圧ＶＤＳが３００Ｖ、スイッチング周波数ｆｓｗが１ＭＨｚの場合、
ＰＬｏｓｓ＝（１／２）×Ｃｏｓｓ×ＶＤＳ２×（ｆｓｗ／２）
＝（１／２）×１０００×１０−１２×３００２×（１×１０６／２）
＝２２．５Ｗ
となる。このスイッチング動作時に生じる損失によって、ＭＯＳＦＥＴ２が発熱するため、放熱を考慮しなければならないと言う問題があった。また、ＭＯＳＦＥＴ２は、上述したようなスイッチング動作時に生じる損失がある。このため、ＭＯＳＦＥＴ２を用いたコンバータやインバータなどの電力変換装置にあっては、その変換効率が低下するという問題があった。
【０００７】
本発明は、このような事情を考慮してなされたもので、その目的は、スイッチング時にＭＯＳＦＥＴ内に存在する寄生容量の充放電電流を制限して、スイッチング素子の損失を低減する簡易な構成の半導体スイッチ回路を提供することにある。
【０００８】
【課題を解決するための手段】
前述した目的を達成するため、本発明に係る半導体スイッチは、入力電圧をスイッチングするＭＯＳ形電界効果トランジスタと、このＭＯＳ形電界効果トランジスタの入力側に直列に介装したバイポーラトランジスタと、前記ＭＯＳ形電界効果トランジスタを導通駆動するパルス信号を出力して該ＭＯＳ形電界効果トランジスタの駆動を制御する主スイッチング回路と、前記ＭＯＳ形電界効果トランジスタの導通期間を含むパルス信号を出力して前記バイポーラトランジスタの駆動を制御する補助スイッチング回路とを具備したことを特徴としている。
【０００９】
具体的には、前記補助パルス信号は、前記パルス信号よりも早いタイミングで立ち上がり、且つ前記パルス信号よりも遅いタイミングで立ち下がるものとして実現される。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態に係る半導体スイッチ回路について説明する。
図２は、本発明の半導体スイッチ回路を適用した電力変換装置の概略構成を示すブロック図である。この電力変換装置には、電源１から入力される電圧をスイッチングして出力する主スイッチとなるＭＯＳＦＥＴ２が設けられている。このＭＯＳＦＥＴ２と電源１との間には、直列にバイポーラトランジスタ３が介挿され補助スイッチの役割を担っている。
【００１１】
また、ＭＯＳＦＥＴ２には、パルス信号を出力してこのＭＯＳＦＥＴ２の駆動を制御する主スイッチング回路２０が接続されている。一方、バイポーラトランジスタ３には、前記主スイッチング回路２０の制御を受けて、ＭＯＳＦＥＴ２の導通期間を含むパルス信号を出力して前記バイポーラトランジスタ３の駆動を制御する補助スイッチング回路２１が接続されている。
【００１２】
このように構成された半導体スイッチ回路のオン動作は、主スイッチング回路２０によるＭＯＳＦＥＴ２のオン駆動に先立ち、主スイッチング回路２０の制御を受けた補助スイッチング回路２１がバイポーラトランジスタ３をオン駆動する。そして、補助スイッチング回路２１によるバイポーラトランジスタ３のオン駆動直後に、主スイッチング回路２０がＭＯＳＦＥＴ２をオン駆動する。
【００１３】
一方、この半導体スイッチ回路のオフ動作は、主スイッチング回路２０がＭＯＳＦＥＴ２をオフ駆動する。そして、この主スイッチング回路２０からオフ指令を受けた補助スイッチング回路２１は、主スイッチング制御回路２０によるＭＯＳＦＥＴ２のオフ駆動の直後にバイポーラトランジスタ３をオフする。
これら一連の動作を、図３に示すタイミングチャートを用いてより詳細に説明する。
【００１４】
このタイミングチャートにおいて、Ｔ１の期間はバイポーラトランジスタ３のベース電流ＩＢが［０］Ａであり、また、ＭＯＳＦＥＴ２のゲート電圧ＶＧは［０］Ｖである。したがって、バイポーラトランジスタ３およびＭＯＳＦＥＴ２はそれぞれオフの初期状態にある。
次にＴ２は、ＭＯＳＦＥＴ２のオンに先立ち、主スイッチング回路２０からオン指令を受けた補助スイッチング回路２１がバイポーラトランジスタ３にベース電流ＩＢを流して、このバイポーラトランジスタ３を導通駆動する期間である。この期間中は、ＭＯＳＦＥＴ２がオフしているので、このＭＯＳＦＥＴ２のドレインＤとソースＳ間に電源電圧Ｖが印加されることになる（ＶＤＳ＝Ｖ）。このためＭＯＳＦＥＴ２内部の出力容量ＣＯＳＳの充電が開始されて充電電流ＩＣＯＳＳが流れる。
【００１５】
そして、バイポーラトランジスタ３をオンした直後、主スイッチング回路２０がＴ３の期間でＭＯＳＦＥＴ２のゲートＧに電圧ＶＧを加えてＭＯＳＦＥＴ２をオンする。このとき、出力容量ＣＯＳＳへの充電電流が遮断（ＩＣＯＳＳ＝０）されると共に、この出力容量ＣＯＳＳに蓄えられた電荷が、ドレインＤとソースＳ間で瞬間的に放電される。
【００１６】
一方、ＭＯＳＦＥＴ２のオフ動作は、主スイッチング回路２０からＭＯＳＦＥＴ２のゲートに与えているゲート電圧ＶＧを［０］Ｖにすることで行う。このときＭＯＳＦＥＴ２がオフすると、そのドレインＤとソースＳ間には電源電圧Ｖが加わるので（ＶＤＳ＝Ｖ）、ＭＯＳＦＥＴ２内に存在する出力容量ＣＯＳＳへ充電電流ＩＣＯＳＳが流れる（Ｔ４の期間）。しかし、ＭＯＳＦＥＴ２を主スイッチング回路２０がオフした直後に補助スイッチング回路２１が、ＭＯＳＦＥＴ２のドレイン側に接続されているバイポーラトランジスタ３のベース電流ＩＢを［０］Ａにするので、バイポーラトランジスタ３がオフする（Ｔ５の期間）。すると、ＭＯＳＦＥＴ２の出力容量ＣＯＳＳに流れている充電電流ＩＣＯＳＳが遮断される（ＩＣＯＳＳ＝０）。
【００１７】
ここで、上述したようにＭＯＳＦＥＴ２の電源側（ドレインＤ側）にバイポーラトランジスタ３を直列に介挿した半導体スイッチ回路の損失電力をより具体的に算出する。例えば、前述した条件と同様に出力容量ＣＯＳＳが１０００ｐＦ、ドレイン・ソース電圧ＶＤＳが３００Ｖ、スイッチング周波数ｆｓｗが１ＭＨｚとし、上述したＴ２の時間を１００ｎｓとすると、出力容量ＣＯＳＳによる損失ＰＬｏｓｓ（ＯＮ）は、
ＰＬｏｓｓ（ＯＮ）＝（１／２）×Ｃｏｓｓ×ＶＤＳ２×（ｆｓｗ／２）×Ｔ２
＝（１／２）×１０００×１０−１２×３００２
×（１×１０６／２）×１００×１０−９
＝２．２５μＷ
となる。
【００１８】
同様に上述したＴ４の時間を１００ｎｓとすると、出力容量ＣＯＳＳによる損失ＰＬｏｓｓ（ＯＦＦ）は、
ＰＬｏｓｓ（ＯＦＦ）＝（１／２）×Ｃｏｓｓ×ＶＤＳ２×（ｆｓｗ／２）×Ｔ４
＝（１／２）×１０００×１０−１２×３００２
×（１×１０６／２）×１００×１０−９
＝２．２５μＷ
となる。
【００１９】
したがって、スイッチング１周期における電力損失ＰＬｏｓｓは、
ＰＬｏｓｓ＝ＰＬｏｓｓ（ＯＮ）＋ＰＬｏｓｓ（ＯＦＦ）＝４．５μＷ
となる。
一方、ＭＯＳＦＥＴ２だけのスイッチング損失は前述したとおり２２．５Ｗであるが、本発明の半導体スイッチ回路の電力損失は４．５μＷである。
【００２０】
したがって、本発明の半導体スイッチ回路における電力損失の改善効果は、
｛１−（４．５×１０−６）／２２．５｝×１００＝９９．９％
となり、出力容量ＣＯＳＳの充電に要する電力消費を極めて小さく抑えることが可能となる。
なお、ここで定めたＴ２またはＴ４の期間は、半導体スイッチ回路に用いるＭＯＳＦＥＴ２の内部に存在する出力容量ＣＯＳＳの充放電特性に合わせて、充放電電流が最も小さくなるように設定すればよい。
【００２１】
より具体的に、本発明に係る半導体スイッチ回路を適用したＤＣ−ＤＣコンバータを図４の回路構成図を用いて説明する。このＤＣ−ＤＣコンバータは、バッテリなどの直流電源１が、補助スイッチ素子となるバイポーラトランジスタ３のコレクタＣに接続されている。そして、このバイポーラトランジスタ３のベースＢには補助スイッチング回路２１が接続され、バイポーラトランジスタ３の導通期間を決定付けている。
【００２２】
一方、このバイポーラトランジスタ３のエミッタＥには、主スイッチ素子となるＭＯＳＦＥＴ２のドレインＤが接続されている。そして、このＭＯＳＦＥＴ２のゲートＧには、ＭＯＳＦＥＴ２の導通期間を決定する主スイッチング回路２０が接続されている。
また、ＭＯＳＦＥＴ２でスイッチングされた直流入力電圧は、ＭＯＳＦＥＴ２のソースＳに接続された平滑回路４に与えられる。この平滑回路４は、ＭＯＳＦＥＴ２でスイッチングされた直流出力を波形成形するため、ＭＯＳＦＥＴ２のソースＳと負荷５との間に介挿されたものである。この平滑回路４は、インダクタンスＬおよびコンデンサＣおよびダイオードＤＦとで構成されている。この平滑回路４に設けられたダイオードＤＦは、ＭＯＳＦＥＴ２のオフ時にインダクタンスＬに蓄えられたエネルギーを負荷５に流す経路を形成する環流ダイオードの役割を担う。
【００２３】
このように構成されたＤＣ−ＤＣコンバータは、主スイッチング回路２０がＭＯＳＦＥＴ２のオンの直前にバイポーラトランジスタ３をオンさせるべく、補助スイッチング回路２１にオン指令を出す。これを受けた補助スイッチング回路２１は、バイポーラトランジスタ３にベース電流ＩＢを流して、バイポーラトランジスタ３をオンする。そして、このバイポーラトランジスタ３がオンした直後に、主スイッチング回路２０はＭＯＳＦＥＴ２をオンさせるため、該ＭＯＳＦＥＴ２のゲートＧに駆動電圧ＶＧを印加する。
【００２４】
次に、このＭＯＳＦＥＴ２をオフするときは、主スイッチング回路２０が該ＭＯＳＦＥＴ２に与えているゲート電圧ＶＧを［０］Ｖにする。このとき、主スイッチング回路２０から補助スイッチング回路２１に、ＭＯＳＦＥＴ２のオフ情報が与えられる。このオフ情報を受けた補助スイッチング回路２１は、バイポーラトランジスタ３のベース電流ＩＢを［０］Ａにしてバイポーラトランジスタ３をオフさせる。
【００２５】
このように主スイッチング回路２０と補助スイッチング回路２１とで、ＭＯＳＦＥＴ２およびバイポーラトランジスタ３のオン／オフ制御を行うことによってＭＯＳＦＥＴ２内に存在する出力容量ＣＯＳＳの充電／放電に要する無駄な消費電力の発生を抑えることが可能となる。
勿論、前述した実施形態の他、本発明に係る半導体スイッチ回路を、交流を直流に変換する順変換装置（コンバータ）、直流を交流に変換する逆変換装置（インバータ）など、スイッチング動作を行う半導体スイッチング回路に適用することで、スイッチング時に生ずる電力損失を極めて小さく抑えることが可能となる。このため、電力変換装置の効率向上が可能となる。また、スイッチング素子の発熱を抑えることができるので、スイッチング素子の放熱器や放熱装置を小さくすることが可能となる。したがって電力変換装置の小型化を図ることが可能となる。
【００２６】
その他、上述した実施形態で用いたバイポーラトランジスタはＮＰＮ形トランジスタであったが、ＰＮＰ形トランジスタを用いて構成してもよい。勿論、ＮチャネルタイプのＭＯＳＦＥＴの代わりにＰチャネルタイプのＭＯＳＦＥＴを用いて構成してもよい等、本発明はその要旨を逸脱しない範囲で種々変型して実施することができる。
【００２７】
【発明の効果】
以上述べたように、本発明の半導体スイッチ回路によれば、ＭＯＳＦＥＴ内部に存在する出力容量（寄生容量）の充放電によるスイッチング時の電力損失を極めて小さく抑えることが可能となる。このため、ＭＯＳＦＥＴの発熱を抑えることができ、ＭＯＳＦＥＴの放熱器や放熱装置を小さくすることが可能となる。
【図面の簡単な説明】
【図１】ＭＯＳＦＥＴに存在する寄生容量およびＭＯＳＦＥＴの断面構造を示す図。
【図２】本発明の一実施形態に係る電力変換装置を示すブロック図。
【図３】本発明の一実施形態に係る電力変換装置のスイッチング動作を示すタイミングチャート。
【図４】本発明の半導体スイッチ回路を適用したＤＣ−ＤＣコンバータの回路構成図。
【符号の説明】
２　　　ＭＯＳＦＥＴ
３　　　バイポーラトランジスタ
２０　　　主スイッチング回路
２１　　　補助スイッチング回路
【図１】
2004015739.tif 000003
【図２】
2004015739.tif 000004
【図３】
2004015739.tif 000005
【図４】
2004015739.tif 000006