(57)【要約】【目的】複数のＤＳＰを制御するディジタルシグナルプロセッサ制御装置において、ＨＰＩブートを利用すると、起動時間が長くなる。【構成】信号処理を行う複数個のＤＳＰと、ＤＳＰ用プログラムを記憶したＲＯＭと、ＤＳＰとＲＯＭとの間のＤＳＰ用プログラムの読み出し書き込みを制御するシステムコントローラとを備えたディジタルシグナルプロセッサ制御装置において、システムコントローラの制御に基づいて複数個のＤＳＰに対して一斉アクセスを行うＤＳＰコントローラを備え、システムコントローラは、ＲＯＭからＤＳＰ用プログラムを読み出すと共に読み出したＤＳＰ用プログラムをＤＳＰコントローラにより複数個のＤＳＰに一斉書き込みを行いＤＳＰ用プログラムのロード終了後に複数個のＤＳＰを一斉に起動する制御を行う。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
信号処理を行う複数のディジタルシグナルプロセッサと、ディジタルシグナルプロセッサ用プログラムを記憶したＲＯＭと、前記ＤＳＰと前記ＲＯＭとの間のディジタルシグナルプロセッサ用プログラムの読み出し及び書き込みを制御するシステムコントローラとを備えたディジタルシグナルプロセッサ制御装置において、前記システムコントローラの制御に基づいて前記複数のＤＳＰのうちの選択されたＤＳＰに対して一斉アクセスを行うディジタルシグナルプロセッサコントローラを備え、前記システムコントローラは、前記ＲＯＭからディジタルシグナルプロセッサ用プログラムを読み出すと共に読み出したディジタルシグナルプロセッサ用プログラムを前記ディジタルシグナルプロセッサコントローラにより前記選択されたＤＳＰに対し一斉書き込みを行いディジタルシグナルプロセッサ用プログラムのロード終了後に前記選択されたＤＳＰに対し一斉に起動する制御を行うことを特徴とするディジタルシグナルプロセッサ制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、複数のディジタルシグナルプロセッサ（以下、「ＤＳＰ」という。）を備えるディジタルシグナルプロセッサ制御装置に関する。
【０００２】
【従来の技術】
複数の通信回線の通信信号を大容量記録装置に記録し、記録した通信信号を再生する装置として、特開平１１−２８９３８６号公報及び特開２０００−２４４６５２号公報に開示されている記録再生装置がある。これらの記録再生装置は、通信回線毎に、通信の開始又は終了を検出し、通信中に通信信号を通信データに変換して大容量記録装置に出力する処理等を行う録音ブロックを備えている。これらの録音ブロックの制御及び録音ブロックから出力された通信データを大容量記録装置に記録する制御は、システムコントローラが行っている。一般的に、システムコントローラには、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が用いられる。
【０００３】
このような記録再生装置は、回路基板を小さくし回路構成を簡素化するため、例えば４回線や８回線分の通信回線の通信の開始又は終了の検出や通信信号を通信データに変換して大容量記録装置に出力する処理等を１つのＤＳＰを用いて行っている。前述した記録再生装置は、例えば６４回線や１２８回線分の通信回線の記録を行うため、一台の記録再生装置に８個や１６個等の数多くのＤＳＰを使用し、ＣＰＵは、それらの数多くのＤＳＰの制御を行っている。
【０００４】
図６は、従来の記録再生装置において複数のＤＳＰを使用した回路構成の一部の概略構成図である。図７は、図６に示すアドレスデコーダの入出力信号の論理値を示す図である。図８は、ＤＳＰのホストポートインターフェースにおける制御レジスタを説明する図である。図９は、ＤＳＰのホストポートインターフェースにおけるコントロールレジスタを説明する図である。
【０００５】
図６において、１０１は記録再生装置全体を制御するＣＰＵ、１０２はＣＰＵ１０１により実行されるプログラム及び複数のＤＳＰにより実行されるプログラム（以下、「ＤＳＰプログラム」という。）が記憶されているメモリ（以下、「ＲＯＭ」という。）、１０３はＣＰＵ１０１がプログラムを実行するためのワークエリアやデータの一時記憶として使用されるメモリ（以下、「ＲＡＭ」という。）、１０５〜１０８は、データに信号処理（例えば、アナログ信号をデジタルデータに変換する処理、データを圧縮する処理等）を行うＤＳＰ０〜ＤＳＰ３である。
【０００６】
１１０は、ＣＰＵ１０１がＤＳＰ０〜ＤＳＰ３（１０５〜１０８）とアクセスするためのチップセレクト信号（／ＨＣＳ）を生成するアドレスデコーダであり、一般的には、７４ＬＳ１３９等の標準ロジックＩＣが用いられる。ここで、ＣＰＵ１０１やＤＳＰ０〜ＤＳＰ３（１０５〜１０８）等において、端子名の前に記載の「／」は、負論理を示し、「／」が記載された端子は、信号がＬＯＷの場合にアクティブになる。
【０００７】
アドレスデコーダ１１０は、図７に示すように、ＣＰＵ１０１のチップセレクト信号（／ＣＳ２）がＬＯＷの場合、バス１０９上のＡ２及びＡ３信号をデコードし、１つのＤＳＰを選択するように動作する。
【０００８】
ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、シリアルクロック（ＳＣＫ）、シリアル入力（ＳＩ）及びシリアル出力（ＳＯ）のインタフェースを用い、外部ＡＤ／ＤＡコンバータ（図示せず）と接続される。
【０００９】
また、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、アドレスデコーダ１１０を介してＣＰＵ１０１とデータのやり取りを行うために、次のようなホストポートインターフェースを持つ。
【００１０】
／ＨＣＳ・・・チップセレクト入力
ＨＣＬ０・・・コントロール０入力
ＨＣＬ１・・・コントロール０入力
／ＨＲＤ・・・データリードストローブ
／ＨＷＲ・・・データライトストローブ
ＨＤＡＴＡ・・・データバス
【００１１】
また、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、図８に示すように、上記信号によってリード及びライトが可能な次の４つのレジスタを持つ。
【００１２】
コントロールレジスタ
データレジスタ
上位アドレスレジスタ
下位アドレスレジスタ
【００１３】
このうち、コントロールレジスタは、上位及び下位アドレスレジスタで示されるＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０〜ＤＳＰ−ＲＡＭ３）にデータレジスタにセットされたデータを書き込む処理（ライト処理）、又は、上位及び下位アドレスレジスタで示されるＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０〜ＤＳＰ−ＲＡＭ３）からデータレジスタにデータを読み出す処理（リード処理）の制御を行う。
【００１４】
コントロールレジスタは、例えば図９に示すように、ビット機能を持ち、ライトビット（ＷＲＢ）に１を書き込むことでライト処理が実行される。実行が完了するとライトビット（ＷＲＢ）は自動的に０にクリアされる。従って、ＣＰＵ１０１は、コントロールレジスタのＷＲＢが０にクリアされたか否かを確認することで、ＤＳＰがライト処理を完了したか否かを確認することができる。
【００１５】
また、ライト処理と同様に、リードビット（ＲＤＢ）に１を書き込むことでリード処理が実行され、実行が完了するとリードビット（ＲＤＢ）は自動的に０にクリアされる。ＣＰＵ１０１は、コントロールレジスタのＲＤＢが０にクリアされたか否かを確認することで、ＤＳＰがリード処理を完了したか否か確認することができる。
【００１６】
図１０は、ホストポートインタフェースにおけるライト処理を示すフローチャートである。
ＤＳＰ内部メモリのアクセスするアドレスの上位アドレスを上位アドレスレジスタに書き込み（ＳＴＥＰ１００１）、ＤＳＰ内部メモリのアクセスするアドレスの下位アドレスを下位アドレスレジスタに書き込み（ＳＴＥＰ１００２）、ＤＳＰ内部メモリに書き込むデータをデータレジスタに書き込む（ＳＴＥＰ１００３）。ここまでの処理では、ＤＳＰ内のアドレスレジスタ及びデータレジスタにアドレス及びデータがセットされただけで、実際にアクセスしたいＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ）へのアクセスは実行されていない。
【００１７】
コントロールレジスタのライトビット（ＷＲＢ）に１をセットする（ＳＴＥＰ１００４）。これにより、実際にＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ）へのアクセスが行われる。このとき、コントロールレジスタを読み出し、ライトビット（ＷＲＢ）が０にクリアされたかを判定し（ＳＴＥＰ１００５）、ライトビット（ＷＲＢ）が０にクリアされるとライト処理が完了する。
【００１８】
図１１は、ホストポートインタフェースにおけるリード処理動作を示すフローチャートである。
前述したライト動作と同様に、ＤＳＰ内部メモリのアクセスするアドレスの上位アドレスを上位アドレスレジスタに書き込み（ＳＴＥＰ１１０１）、ＤＳＰ内部メモリのアクセスするアドレスの下位アドレスを下位アドレスレジスタに書き込み（ＳＴＥＰ１１０２）、コントロールレジスタのリードビット（ＲＤＢ）に１をセットする（ＳＴＥＰ１１０３）。これにより、上位及び下位アドレスレジスタで指示されるＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ）へのアクセスが開始される。
【００１９】
リードビット（ＲＤＢ）が０にクリアされたか否かを判定し（ＳＴＥＰ１１０４）、ＲＤＢ＝０になったら、データレジスタから読み出したいデータを読み出し（ＳＴＥＰ１１０５）、リード処理が完了する。
【００２０】
図９において、コントロールレジスタのインクリメントビット（ＩＢ）に１をセットし、ＷＲＢ又はＲＤＢに１をセットすることで、上位及び下位アドレスレジスタの値を自動的にインクリメントすることができる。したがって、ホストポートインタフェース間で複数バイトのデータ転送が容易に行える。
【００２１】
例えば、図１０に示すライト処理では、上位及び下位アドレスレジスタの設定後（ＳＴＥＰ１００１及び１００２）、ＳＴＥＰ１００３〜ＳＴＥＰ１００５を、転送したいバイト回数分ループすることで、初めのアドレス指定だけで、連続して複数バイトのライト処理が行える。また、図１１に示すリード処理においても、同等の処理を行うことで、連続して複数バイトのリード処理が行える。
【００２２】
従来、ＣＰＵ１０１からＤＳＰ０〜ＤＳＰ３（１０５〜１０８）にデータを転送する場合、ホストポートインタフェースが利用される。また、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）の起動プログラムは、予めＤＳＰ内部のＲＯＭ（図示せず）に書き込んでおく場合と、システム起動時にＣＰＵバス上のＲＯＭ１０２からプログラムを読み出すと共に、ホストポートインタフェースを経由してＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ）に読み込み、その後ＤＳＰを起動する場合とがある。この後者をホストポートインタフェースブート（以下、「ＨＰＩブート」という。）といい、前述した記録再生装置では、このＨＰＩブートが用いられる。
【００２３】
このＨＰＩブートを用いると、各ＤＳＰ毎にプログラム（前述した記録再生装置においては、オーディオ信号の記録のためのプログラム）格納用メモリ（ＲＯＭ）を必要とせず、ＣＰＵバス上のＲＯＭ１０２の一部をＤＳＰプログラム格納用とすることができる。また、各ＤＳＰに処理させるプログラムを変更する場合などは、ＣＰＵバス上のＲＯＭを書き換え可能なフラッシュメモリとし、このフラッシュメモリに格納しているＤＳＰプログラムを変更することにより、ＤＳＰ毎にプログラムＲＯＭを変更する必要がなくなるという利点がある。従って、前述した記録再生装置等において、複数個のＤＳＰを使用し、各ＤＳＰの実行プログラムが同じ場合、ＨＰＩブートが利用される。
【００２４】
【発明が解決しようとする課題】
前述した特開平１１−２８９３８６号公報及び特開２０００−２４４６５２号公報に開示されている記録再生装置は、複数回線の通信内容を漏れなく記録するため、長時間連続して稼働する。記録再生装置は、連続稼働によりメモリリーク等が発生し、それが原因による記録漏れを防止するため、予め定めた時間毎に再起動を行う。
【００２５】
しかし、記録再生装置が前述したＨＰＩブートを利用していると、ＤＳＰの個数に比例して全ＤＳＰのブートに要する時間が増加し、起動時間が長くなる。そうすると、再起動時に通信内容の記録漏れが生じる場合がある。
【００２６】
また、前述した記録再生装置においては、通信回線毎に圧縮率が異なる圧縮処理を行うなどＤＳＰ毎に実行するプログラムが異なる場合がある。例えば、電話回線を利用した商取引のサービスにおいて、顧客からの質問や苦情を受け付ける通信回線では通信内容を認識できる程度の音質までデータ圧縮し、取引内容を受け付ける通信回線では取引の証拠とするため通信内容をデータ圧縮しない場合や低い圧縮率でデータ圧縮する場合がある。このようなサービスに用いる記録再生装置では、顧客からの質問や苦情を受け付ける通信回線用のＤＳＰは、圧縮率が高いデータ圧縮処理が含まれるプログラムが実行され、取引内容を受け付ける通信回線用のＤＳＰは、圧縮処理が含まれないプログラム又は低いデータ圧縮処理が含まれるプログラムが実行される。
【００２７】
このため、記録再生装置が複数のＤＳＰにおいて異なるプログラムを起動する場合、システムコントローラは、ＤＳＰ毎にＲＯＭから読み出すプログラムを変更し、ＤＳＰ毎にプログラムを起動しなければならず、時間がかかる。
【００２８】
本発明は、ＨＰＩブートを利用していても、複数のＤＳＰを利用した装置の起動時間を短縮することができるディジタルシグナルプロセッサ制御装置を提供することを目的とする。
【００２９】
【課題を解決するため手段】
本願発明は、信号処理を行う複数のディジタルシグナルプロセッサと、ディジタルシグナルプロセッサ用プログラムを記憶したＲＯＭと、前記ＤＳＰと前記ＲＯＭとの間のディジタルシグナルプロセッサ用プログラムの読み出し及び書き込みを制御するシステムコントローラとを備えたディジタルシグナルプロセッサ制御装置において、前記システムコントローラの制御に基づいて前記複数のＤＳＰのうちの選択されたＤＳＰに対して一斉アクセスを行うディジタルシグナルプロセッサコントローラを備え、前記システムコントローラは、前記ＲＯＭからディジタルシグナルプロセッサ用プログラムを読み出すと共に読み出したディジタルシグナルプロセッサ用プログラムを前記ディジタルシグナルプロセッサコントローラにより前記選択されたＤＳＰに対し一斉書き込みを行いディジタルシグナルプロセッサ用プログラムのロード終了後に前記選択されたＤＳＰに対し一斉に起動する制御を行うことを特徴とする。
【００３０】
【発明の実施の形態】
図１は、本発明のディジタルシグナルプロセッサ制御装置の一実施例の概略構成図である。
図１において、１０１は装置全体を制御するＣＰＵ、１０２はＣＰＵ１０１が実行するプログラム及びＤＳＰ０〜ＤＳＰ３（１０５〜１０８）が実行するプログラムが記憶されたＲＯＭ、１０３はＣＰＵ１０１がプログラムを実行するワークエリアやデータの一時記憶として使用されるＲＡＭ、１０４はＣＰＵ１０１に基づいてＤＳＰ０〜ＤＳＰ３（１０５〜１０８）を制御するＤＳＰコントローラ、１０５〜１０８はデータに信号処理（例えば、アナログ信号をデジタルデータに変換する処理、データを圧縮する処理等）を行うＤＳＰ０〜ＤＳＰ３である。ＲＯＭ１０２及びＲＡＭ１０３、並びに、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、前記図６に示すものと同様の動作を行うので、詳細な説明は省略する。
【００３１】
図２は、本発明のＤＳＰコントローラ１０４の概略構成図である。
図２において、左側の入力信号端子群は、ＣＰＵ１０１とインタフェースの間で信号のやり取りをするための端子であり、右側の出力信号端子群は、各ＤＳＰ１０５〜１０８間で信号のやり取りをするための端子である。なお、図２は、ＤＳＰが４個の場合であり、Ａ４の入力信号端子は使用しない。
【００３２】
／ＣＳ２端子に入力する信号（以下、「／ＣＳ２信号」という。）は、ＣＰＵ１０１が特定のアドレス空間をアクセスした場合にＬＯＷになる信号である。本実施例では、Ｈ’３００００番台のアドレスでＬＯＷになり、このアドレス空間にＤＳＰ１０１が割り当てられているとする。
【００３３】
Ａ２〜Ａ１５端子に入力信号（以下、「Ａ２信号」〜「Ａ１５信号」という。）は、ＣＰＵ１０１のアドレス信号であり、Ｄ０−Ｄ３に入力する信号（以下、「Ｄ０−Ｄ３信号」という。）は、ＣＰＵ１０１のデータ信号の下位４ｂｉｔである。／ＨＲＤ端子に入力する信号（以下、「／ＨＲＤ信号」という。）は、ＣＰＵ１０１のリード信号であり、データリード時にＬＯＷになり、／ＨＷＲ端子に入力する信号（以下、「／ＨＷＲ信号」という。）は、ＣＰＵ１０１のライト信号であり、データライト時にＬＯＷになる。
【００３４】
／ＤＣＳ０〜／ＤＣＳ３端子から出力する信号（以下、「／ＤＣＳ０信号」〜「／ＤＣＳ３信号」という。）は、ＤＳＰ０〜ＤＳＰ３に対応するチップセレクト信号であり、アクセスの対象となるＤＳＰのチップセレクト信号がＬＯＷになる。／ＤＲＤ端子及び／ＤＷＲ端子から出力する信号（以下、「／ＤＲＤ信号」及び「／ＤＷＲ信号」という。）は、それぞれＤＳＰ用リード信号、ＤＳＰ用ライト信号であり、ＬＯＷのときにリード、ライトが行われる。ただし、前記チップセレクト信号（／ＤＣＳｘ信号）により選択（ＬＯＷ）されているＤＳＰのみに対しリード、ライトが行われる。
【００３５】
図２に示す回路構成の動作について説明する。
本回路構成では、／ＣＳ２信号がＬＯＷであり、かつ、Ａ７信号〜Ａ１５信号がすべてＬＯＷのときに回路が動作し、このときＮＡＮＤゲート２０１出力がＬＯＷになる。
【００３６】
ＮＡＮＤゲート２０１出力がＬＯＷになると、Ａ６信号の論理にしたがい、Ａ６信号＝ＬＯＷの場合に２Ｂ−Ａで示す２ｂｉｔアドレスデコーダが動作し、Ａ６信号＝ＨＩＧＨの場合に２Ｂ−Ｂで示すセレクトレジスタが動作する。
【００３７】
２ｂｉｔアドレスデコーダ２Ｂ−Ｂは、入力であるＡ２信号及びＡ３信号の論理にしたがい、出力となるＮＡＮＤゲート２０２〜２０５のいずれか１つが、アクティブＬＯＷになる。すなわち、／ＤＣＳ０信号〜／ＤＣＳ３信号のいずれか１つがアクティブＬＯＷになる。
【００３８】
従ってＣＰＵ１０１は、アドレスＨ’３００００〜Ｈ’３０００３でＤＳＰ０を、Ｈ’３０００４〜Ｈ’３０００７でＤＳＰ１を、Ｈ’３０００８〜Ｈ’３０００ＢでＤＳＰ２を、Ｈ’３０００Ｃ〜Ｈ’３０００ＦでＤＳＰ３を、それぞれ制御することができる。
【００３９】
セレクトレジスタ２Ｂ−Ｂは、チップイネーブル付のＤ−ＦＦ２０６〜２０９で構成され、Ａ６信号＝ＨＩＧＨの時にＣＰＵ１０１がデータを書き込むことにより各Ｄ−ＦＦにそのデータがセットされる。このレジスタの入力ｂｉｔ０〜ｂｉｔ３は、ＤＳＰ０〜ＤＳＰ３に対応している。
【００４０】
Ａ５信号のＮＡＮＤゲート２１０の出力がＮＡＮＤゲート２１１〜２１４に接続されているため、セレクトレジスタ２Ｂ−ＢのＤ−ＦＦ出力は、ＨＩＧＨ出力となっているＮＡＮＤゲート（２１１〜２１４）のみがＡ５信号を出力し、／ＤＣＳ０信号〜／ＤＣＳ３信号が選択的にアクティブＬＯＷになる。すなわち、このＡ５信号は、Ａ２信号及びＡ３信号の論理に関係なく、セレクトレジスタ２Ｂ−Ｂの設定で／ＤＣＳ０信号〜／ＤＣＳ３信号を制御することができる。
【００４１】
したがってＣＰＵ１０１は、Ｈ’３００４ｘアドレスに割り当てられているセレクトレジスタ２Ｂ−Ｂを設定した後、アドレスＨ’３００２０〜Ｈ’３００２３をアクセスすることでＤＳＰ０〜ＤＳＰ３の任意若しくは全てに一斉同時制御が可能となる。
【００４２】
例えば、ＤＳＰ０とＤＳＰ３に同時アクセスを行う場合、ＣＰＵ１０１はアドレスＨ’３００４ｘにＨ’ｘ５を書き込む。これによりアドレスＨ’３００２ｘへのアクセスはＤＳＰ０とＤＳＰ３に対して行われる。
【００４３】
図３は本実施例におけるＤＳＰコントローラの他の概略構成図である。
図３において、制御対象となるＤＳＰは８個で、アドレスデコーダ３Ｂ−Ａは、３ｂｉｔ入力で８出力中のいずれか１つがアクティブＬＯＷになる構成である。また、チップイネーブル付のＤ−ＦＦで１バイト構成されるセレクトレジスタ３Ｂ−Ｂを含む構成になっている。セレクトレジスタ３Ｂ−Ｂのビット状態で前述したＤＳＰコントローラと同様、選択的に複数のＤＳＰへ一斉アクセスが可能である。
【００４４】
図３では、制御対象のＤＳＰ数が８個であるが、これに限ったものではなく、例えば３２個のＤＳＰを選択的に制御する場合、セレクトレジスタを４バイト（３２ｂｉｔ）に拡張すればよい。
【００４５】
図４は、本実施例のディジタルシグナルプロセッサ制御装置におけるＤＳＰコントローラのＤＳＰ制御（ＨＰＩブート）を示すフローチャートである。
始めに、セレクトレジスタ（Ｈ’３００４０）にＨ’ＦＦの値を書き込む（ＳＴＥＰ４０１）。これにより、アドレスＨ’３００２ｘへのアクセスは、全ＤＳＰに対して行われる。
【００４６】
次に、コントロールレジスタ（Ｈ’３００２０）のＲＥＳビットに１をセットし、その後ＲＥＳビットを０にクリアすることで、全ＤＳＰに対しリセット処理を行う（ＳＴＥＰ４０２）。
【００４７】
コントロールレジスタ（Ｈ’３００２０）のＩＢビットに１をセットする（ＳＴＥＰ４０３）。これにより、ライト処理又はリード処理を行う毎に、アドレスレジスタにセットされているアドレス値が自動的にインクリメントされる。
【００４８】
ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）にロードするプログラムを格納するＲＯＭ１０２の先頭アドレス値の上位バイトおよび下位バイトを、それぞれ上位アドレスレジスタ（Ｈ’３００２２）、下位アドレスレジスタ（Ｈ’３００２３）にセットする（ＳＴＥＰ４０４）。
【００４９】
セレクトレジスタ（Ｈ’３００４０）にＨ’ｘ５の値を書き込む（ＳＴＥＰ４０５）。これにより、アドレスＨ’３００２ｘへのアクセスは、偶数番のＤＳＰ０及びＤＳＰ２に対して行われる。
【００５０】
ＣＰＵ１０１は、ＲＯＭ１０２からセレクトレジスタで選択されている偶数番のＤＳＰ０及びＤＳＰ２にロードするＤＳＰプログラム１の最初の１バイトを読み出す（ＳＴＥＰ４０６）。読み出されたデータは、データレジスタ（Ｈ’３００２１）に書き込まれる（ＳＴＥＰ４０７）。
【００５１】
コントロールレジスタ（Ｈ’３００２０）のＷＲＢビットに１をセットする（ＳＴＥＰ４０８）。これにより、偶数番のＤＳＰ０及びＤＳＰ２のＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０及びＤＳＰ−ＲＡＭ２）に、データレジスタにセットされている値が実際に書き込まれる。また、書き込み終了と同時にアドレスレジスタにセットされているアドレス値が自動的にインクリメントされる。
【００５２】
ＤＳＰへのプログラム１のロードが完了したか否かの判定が行われ（ＳＴＥＰ４０９）、ＤＳＰプログラム１のロードが終わっていない場合は、ＳＴＥＰ４０６に戻り、続くＳＴＥＰ４０７、ＳＴＥＰ４０８の処理が繰り返し行われる。ＳＴＥＰ４０９においてＤＳＰプログラム１のロードが完了した場合、次のＳＴＥＰ４１０に進む。
【００５３】
セレクトレジスタ（Ｈ’３００４０）にＨ’ｘＡの値を書き込む（ＳＴＥＰ４１０）。これにより今度は、アドレスＨ’３００２ｘへのアクセスは、奇数番のＤＳＰ１及びＤＳＰ３に対して行われる。
【００５４】
奇数番のＤＳＰ１及びＤＳＰ３にロードするＤＳＰプログラム２の最初の１バイトをＲＯＭ１０２から読み出す（ＳＴＥＰ４１１）。読み出されたデータは、データレジスタ（Ｈ’３００２１）に書き込まれ（ＳＴＥＰ４１２）、コントロールレジスタ（Ｈ’３００２０）のＷＲＢビットに１をセットすることにより、奇数番のＤＳＰ１及びＤＳＰ３のＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ１及びＤＳＰ−ＲＡＭ３）に実際の書込みが行われる（ＳＴＥＰ４１３）。また、書き込み終了と同時にアドレスレジスタへセットされているアドレス値が自動的にインクリメントされる。
【００５５】
奇数番のＤＳＰ１及びＤＳＰ３へのプログラム２のロードが完了したか否かの判定が行われ（ＳＴＥＰ４１４）、プログラム２のロードが終わっていない場合は、ＳＴＥＰ４１１に戻り、続くＳＴＥＰ４１２及びＳＴＥＰ４１３の処理が繰り返し行われる。ＳＴＥＰ４１４において、ＤＳＰプログラム２のロードが完了した場合、次のＳＴＥＰ４１５に進む。ＤＳＰの起動処理が行われ、各ＤＳＰの起動が完了し（ＳＴＥＰ４１５）、ＨＰＩブートが終了する。
【００５６】
図５は、本実施例のディジタルシグナルプロセッサ制御装置におけるＤＳＰコントローラのＤＳＰ制御（ＨＰＩブート）において偶数番ＤＳＰと奇数番ＤＳＰとを異なるタイミングで起動させる場合の処理を示すフローチャートである。
【００５７】
セレクトレジスタ（Ｈ’３００４０）にＨ’ＦＦの値を書き込む（ＳＴＥＰ５０１）。これにより、アドレスＨ’３００２ｘへのアクセスは、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）に対して行われる。
【００５８】
上位アドレスレジスタ（Ｈ’３００２２）にＨ’ＦＦをセットし（ＳＴＥＰ５０２）、下位アドレスレジスタ（Ｈ’３００２３）にＨ’Ｆ４の値をセットし（ＳＴＥＰ５０３）、データレジスタ（Ｈ’３００２１）に特定値Ｈ’５５をセットする（ＳＴＥＰ５０４）。
【００５９】
次に、セレクトレジスタ（Ｈ’３００４０）にＨ’ｘ５の値を書き込む（ＳＴＥＰ５０５）。これにより、アドレスＨ’３００２ｘへのアクセスは、偶数番のＤＳＰ０及びＤＳＰ２に対して行われ、コントロールレジスタ（Ｈ’３００２０）のＷＲＢビットに１をセットすることにより（ＳＴＥＰ５０６）、偶数番のＤＳＰ０及びＤＳＰ２が起動する。
【００６０】
続いて、セレクトレジスタ（Ｈ’３００４０）にＨ’ｘＡの値を書き込む（ＳＴＥＰ５０７）。これにより、アドレスＨ’３００２ｘへのアクセスは、奇数番のＤＳＰ１及びＤＳＰ３に対して行われ、コントロールレジスタ（Ｈ’３００２０）のＷＲＢビットに１をセットすることにより（ＳＴＥＰ５０８）、奇数番のＤＳＰ１及びＤＳＰ３が起動する。
【００６１】
以上のように、複数のＤＳＰに対し、選択したＤＳＰに対して同時にアクセスし異なるＤＳＰプログラムをロードして、一斉に起動又は順次起動することにより、単数ＤＳＰ使用に比べて、複数個のＤＳＰを使用しても起動時間が長くなることがない。
【００６２】
また、システム拡張により、搭載するＤＳＰ個数が増えてもＤＳＰプログラムのロードにかかる時間が長くなることがないため、装置全体の起動時間をほぼ一定に保つことができ、起動時間が延びることによって発生する問題（バグ）を回避することが出来る。
【００６３】
【発明の効果】
ディジタルシグナルプロセッサ制御装置において、ＨＰＩブートを利用していても、複数のＤＳＰを用いる装置の起動時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明のディジタルシグナルプロセッサ制御装置の一実施例の概略構成図。
【図２】本実施例におけるＤＳＰコントローラ１０４の概略構成図。
【図３】図２に示すＤＳＰコントローラ１０４の一部を示す図。
【図４】本実施例のディジタルシグナルプロセッサ制御装置におけるＤＳＰコントローラのＤＳＰ制御（ＨＰＩブート）を示すフローチャート。
【図５】本実施例のディジタルシグナルプロセッサ制御装置におけるＤＳＰコントローラのＤＳＰ制御（ＨＰＩブート）において偶数番ＤＳＰと奇数番ＤＳＰとを異なるタイミングで起動させる場合の処理を示すフローチャート。
【図６】従来の記録再生装置において複数のＤＳＰを使用した回路構成の一部の概略構成図。
【図７】図６に示すアドレスデコーダの入出力信号の論理値を示す図。
【図８】ＤＳＰのホストポートインターフェースにおける制御レジスタを説明する図。
【図９】ＤＳＰのホストポートインターフェースにおけるコントロールレジスタを説明する図。
【図１０】ホストポートインタフェースにおけるライト処理を示すフローチャート。
【図１１】ホストポートインタフェースにおけるリード処理動作を示すフローチャート。
【符号の説明】
１０１・・・ＣＰＵ、１０２・・・ＲＯＭ、１０３・・・ＲＡＭ、１０４・・・ＤＳＰコントローラ、１０５・・・ＤＳＰ０、１０６・・・ＤＳＰ１、１０７・・・ＤＳＰ２、１０８・・・ＤＳＰ３、１０９・・・バス、１１０・・・アドレスデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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