(57)【要約】【課題】マスタースレーブフリップフロップ回路の消費電力を低減する。【解決手段】データをスルーまたは保持する状態に切り換えるマスターラッチ回路６と、データを保持またはスルーの状態に切り換えるスレーブラッチ回路７と、クロック信号ＣＬＫ１の“Ｌ”、“Ｈ”によりマスターラッチ回路６をスルー状態およびスレーブラッチ回路７を保持状態に、または、マスターラッチ回路６を保持状態およびスレーブラッチ回路７をスルー状態にそれぞれ設定する回路設定制御手段３とを備えた構成にすることで、クロック信号の変化によって動作するトランジスタの数を減らし、ゲート電極において消費される電力を低減する。【選択図】　　　　図１
2004072426.tif 000002
【特許請求の範囲】
【請求項１】
入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、
前記マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、
電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることにより前記マスターラッチ回路をスルー状態および前記スレーブラッチ回路を保持状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることにより前記マスターラッチ回路を保持状態および前記スレーブラッチ回路をスルー状態にそれぞれ設定する回路設定制御手段とを設け、
前記マスターラッチ回路は、前記マスターラッチ回路がスルー状態設定時に、前記マスターラッチ回路から前記スレーブラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有し、前記スレーブラッチ回路は、前記スレーブラッチ回路がスルー状態設定時に、前記スレーブラッチ回路から前記マスターラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有するマスタースレーブフリップフロップ回路。
【請求項２】
マスターラッチ回路は、スルー状態設定時には、二つのＮＯＲゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するＲＳフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路は、前記保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、前記スルー状態設定時には、二つのＮＡＮＤゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するＲＳフリップフロップ回路を形成する請求項１記載のマスタースレーブフリップフロップ回路。
【請求項３】
入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、
前記マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、
電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることにより前記マスターラッチ回路を保持状態および前記スレーブラッチ回路をスルー状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることにより前記マスターラッチ回路をスルー状態および前記スレーブラッチ回路を保持状態にそれぞれ設定する回路設定制御手段とを設け、
前記マスターラッチ回路は、前記マスターラッチ回路がスルー状態設定時に、前記マスターラッチ回路から前記スレーブラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有し、前記スレーブラッチ回路は、前記スレーブラッチ回路がスルー状態設定時に、前記スレーブラッチ回路から前記マスターラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有するマスタースレーブフリップフロップ回路。
【請求項４】
マスターラッチ回路は、スルー状態設定時には、二つのＮＡＮＤゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するＲＳフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路は、前記保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、前記スルー状態設定時には、二つのＮＯＲゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するＲＳフリップフロップ回路を形成する請求項３記載のマスタースレーブフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は消費電力を低減したマスタースレーブフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
図７は従来のマスタースレーブフリップフロップ回路を示す構成図であり、図において、２１はクロック入力ドライバ、２２はマスターラッチ回路、２３はスレーブラッチ回路、２４は出力ドライバである。
クロック入力ドライバ２１は、Ｐチャンネル型ＭＯＳトランジスタ（以下、「Ｐｔｒ」と示す。）２１ａとＮチャンネル型ＭＯＳトランジスタ（以下、「Ｎｔｒ」と示す。）２１ｂとからなるインバータ、およびＰｔｒ２１ｃとＮｔｒ２１ｄとからなるインバータとを図示のように接続して構成したものであり、入力されるクロック信号（ＣＬＫ）に対し、正相のクロック信号Ｔおよび逆相のクロック信号ＴＣを出力する。
【０００３】
また、マスターラッチ回路２２は、二つのスイッチ素子２２ａ，２２ｂと、Ｐｔｒ２２ｃとＮｔｒ２２ｄとからなるインバータ、およびＰｔｒ２２ｅとＮｔｒ２２ｆとからなるインバータとを図示のように接続して構成され、スイッチ素子２２ａにデータ信号（Ｄ）が入力する。
スレーブラッチ回路２３も同様の構成であり、二つのスイッチ素子２３ａ，２３ｂと、Ｐｔｒ２３ｃとＮｔｒ２３ｄとからなるインバータ、およびＰｔｒ２３ｅとＮｔｒ２３ｆとからなるインバータとを図示のように接続して構成され、スイッチ素子２３ａにマスターラッチ回路２２からの出力が入力する。
【０００４】
出力ドライバ２４は、Ｐｔｒ２４ａとＮｔｒ２４ｂとからなるインバータ、およびＰｔｒ２４ｃとＮｔｒ２４ｄとからなるインバータとで構成され、これらインバータにスレーブラッチ回路２３からの出力ＱＣ、Ｑが入力し、同出力ドライバ２４から正相データ信号Ｑｏｕｔおよび反転データ信号ＱＣｏｕｔがそれぞれ出力される。
【０００５】
各スイッチ素子２２ａ，２２ｂ，２３ａ，２３ｂは、それぞれＰｔｒとＮｔｒとで構成され、クロック入力ドライバ２１から入力する正相のクロック信号Ｔおよび逆相のクロック信号ＴＣとによりオンオフする。具体的には、スイッチ素子２２ａと同２２ｂとは、一方がオンのときには他方はオフするというように交互にオンオフし、スイッチ素子２３ａと同２３ｂとについても同様に交互にオンオフし、また、そのオンオフのタイミングは、スイッチ素子２２ａと同２３ｂとが同じであり、スイッチ素子２２ｂと同２３ａとが同じである。
これら各スイッチ素子のオンオフは、クロック信号（ＣＬＫ）のハイレベル（以下、「Ｈ」とする）またはローレベル（以下、「Ｌ」とする）との関係で予め定めてある。
【０００６】
例えば、クロック信号（ＣＬＫ）が“Ｌ”の時にマスターラッチ回路２２のスイッチ素子２２ａがオンするとした場合、このときスイッチ素子２２ｂは前記よりオフであり、データ信号（Ｄ）はスイッチ素子２２ａを通過してＰｔｒ２２ｃ，Ｎｔｒ２２ｄ，Ｐｔｒ２２ｅおよびＮｔｒ２２ｆの回路へ入力し、同Ｐｔｒ２２ｅとＮｔｒ２２ｆとからなるインバータより出力される。このとき、スレーブラッチ回路２３のスイッチ素子２３ａはオフである。この状態がマスターラッチ回路のスルー状態であり、データ信号（Ｄ）より新値をロードする状態である。一方、上記状態時のスレーブラッチ回路２３のスイッチ素子２３ｂはオンであり、スレーブラッチ回路２３としてデータ保持状態（前値の保持）となる。
これに対し、クロック信号（ＣＬＫ）が“Ｈ”の時には上記とは反対の動作となり、マスターラッチ回路２２はデータ保持状態となり、スレーブラッチ回路２３はデータスルー状態となる。
このように、マスターラッチ回路２２とスレーブラッチ回路２３とがクロック信号（ＣＬＫ）により保持またはスルーの動作を繰り返しつつ出力ドライバ２４から正相データ信号Ｑｏｕｔおよび反転データ信号ＱＣｏｕｔが出力される。
【０００７】
【発明が解決しようとする課題】
従来のマスタースレーブフリップフロップ回路は以上のように構成されているので、クロック信号（ＣＬＫ）によって動作するトランジスタが、Ｐｔｒ２１ａ，Ｎｔｒ２１ｂ，Ｐｔｒ２１ｃ，Ｎｔｒ２１ｄおよび４個のスイッチ素子２２ａ，２２ｂ，２３ａ，２３ｂ各々のＰｔｒとＮｔｒの合計１２個存在し、これらのゲート電極に対してクロック信号により動作するたびに各ゲート電極が持っている寄生容量（ゲート容量）に対して充放電電流が流れ、これにより電力を消費し、半導体集積回路等の低消費電力化を阻害しているという課題があった。
【０００８】
この発明は上記のような課題を解決するためになされたもので、消費電力を低減したマスタースレーブフリップフロップ回路を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係るマスタースレーブフリップフロップ回路は、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることによりマスターラッチ回路をスルー状態およびスレーブラッチ回路を保持状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることによりマスターラッチ回路を保持状態およびスレーブラッチ回路をスルー状態にそれぞれ設定する回路設定制御手段とを設け、マスターラッチ回路は、マスターラッチ回路がスルー状態設定時に、マスターラッチ回路からスレーブラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有し、スレーブラッチ回路は、スレーブラッチ回路がスルー状態設定時に、スレーブラッチ回路からマスターラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有するものである。
【００１０】
この発明に係るマスタースレーブフリップフロップ回路は、マスターラッチ回路がスルー状態設定時には、二つのＮＯＲゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するＲＳフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路が保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、スルー状態設定時には、二つのＮＡＮＤゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するＲＳフリップフロップ回路を形成するものである。
【００１１】
この発明に係るマスタースレーブフリップフロップ回路は、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることによりマスターラッチ回路を保持状態およびスレーブラッチ回路をスルー状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることによりマスターラッチ回路をスルー状態およびスレーブラッチ回路を保持状態にそれぞれ設定する回路設定制御手段とを設け、マスターラッチ回路は、マスターラッチ回路がスルー状態設定時に、マスターラッチ回路からスレーブラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有し、スレーブラッチ回路は、スレーブラッチ回路がスルー状態設定時に、スレーブラッチ回路からマスターラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有するものである。
【００１２】
この発明に係るマスタースレーブフリップフロップ回路は、マスターラッチ回路がスルー状態設定時には、二つのＮＡＮＤゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するＲＳフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路が保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、スルー状態設定時には、二つのＮＯＲゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するＲＳフリップフロップ回路を形成するものである。
【００１３】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるマスタースレーブフリップフロップ回路の構成図である。図１において、１は、Ｐチャンネル型ＭＯＳトランジスタ（以下、「Ｐｔｒ」と示す。）であるＰｔｒ１とＮチャンネル型ＭＯＳトランジスタ（以下、「Ｎｔｒ」と示す。）であるＮｔｒ１とで構成され、入力クロック信号（ＣＬＫ１）を反転したクロック信号（ＣＬＫ２）を出力するクロック入力ドライバである。２は、Ｐｔｒ２とＮｔｒ２とで構成され、データ信号（Ｄ）を入力し、入力信号と正相のデータ信号（Ｄ）と、入力信号を反転したデータ信号（ＤＣ）とを出力するデータ入力ドライバである。
【００１４】
また、３は、ソースが電源Ｖｄｄラインに接続されたＰｔｒ３とソースが接地（ＧＮＤ）端子に接続されたＮｔｒ３とで構成され、クロック信号ＣＬＫ２により電源Ｖｄｄラインから第１のライン４（ＶＯ）への電流パスまたは、第２のライン５（ＧＯ）から接地（ＧＮＤ）端子への電流パスをそれぞれオンオフ制御することにより、後述のマスターラッチ回路６およびスレーブラッチ回路７をそれぞれデータスルーの回路状態またはデータ保持の回路状態に切り換えて設定する回路設定制御手段である。６は、Ｐｔｒ４〜１１およびＮｔｒ４〜７とで構成され、回路設定制御手段３の第１のライン４（ＶＯ）および第２のライン５（ＧＯ）を介して、データスルーの回路状態またはデータ保持の回路状態に切り換わるマスターラッチ回路である。
【００１５】
また、７は、Ｐｔｒ１２〜１５およびＮｔｒ８〜１５とで構成され、回路設定制御手段３の第１のライン４（ＶＯ）および第２のライン５（ＧＯ）を介して、データスルーの回路状態またはデータ保持の回路状態に切り換わるスレーブラッチ回路である。８は、Ｐｔｒ１６とＮｔｒ１６とからなるインバータと、Ｐｔｒ１７およびＮｔｒ１７とからなるインバータとで構成され、正相データ信号（Ｑｏｕｔ）および反転データ信号（ＱＣｏｕｔ）をそれぞれ出力する出力ドライバである。
【００１６】
次に図１の構成について図２および図３を併用して説明する。
ここに、図２および図３は図１のマスターラッチ回路６およびスレーブラッチ回路７の構成説明図である。
マスターラッチ回路とスレーブラッチ回路とを備えるマスタースレーブ方式のフリップフロップは、マスターラッチ回路が入力データをスルーする状態時にはスレーブラッチ回路はデータ保持の状態になり、マスターラッチ回路がデータ保持の状態のとき、スレーブラッチ回路はデータをスルーする状態になり、このデータスルーとデータ保持の状態とがクロック信号により交互に切り換わる動作をするフリップフロップである。
【００１７】
図１に示すように、マスターラッチ回路６とスレーブラッチ回路７の基本部分に対し回路設定制御手段３を設け、同手段３にはクロック信号ＣＬＫ１をクロック入力ドライバ１で反転したクロック信号ＣＬＫ２が入力される。
【００１８】
上記回路設定制御手段３は、マスターラッチ回路６およびスレーブラッチ回路７を、一方をデータスルーの状態にするときは他方をデータ保持の状態にするように回路設定を切り換える。この切り換えを、クロック入力ドライバ１を介してクロック信号ＣＬＫ１の“Ｌ”、“Ｈ”により第１のライン４および第２のライン５の状態を変えることで行う。
【００１９】
具体的には、クロック信号ＣＬＫ１が“Ｌ”の場合、回路設定制御手段３のＰｔｒ３はオフ、Ｎｔｒ３はオンとなり、これにより、第１のライン４は電源Ｖｄｄラインから浮いた回路接続ラインとなり、第２のライン５は接地ラインとなる。
第１のライン４および第２のライン５が上記状態の場合、Ｐｔｒ６〜Ｐｔｒ９、Ｐｔｒ１２，１５は電源が印加されないことからハイインピーダンスとなり、Ｎｔｒ４，７，１１，１３はＮｔｒ５，６，９，１５と同様に接地される。
【００２０】
これにより、マスターラッチ回路６では図２（ａ）に示すように、Ｐｔｒ４，５およびＮｔｒ４，５とで一つのＮＯＲゲート（ＮＯＲ１）が形成される。
同様にして、図示しないが、Ｐｔｒ１０，１１およびＮｔｒ６，７とで他のＮＯＲゲート（ＮＯＲ２）が形成される。
【００２１】
上記ＮＯＲ１とＮＯＲ２の各入出力端がたすき掛けに接続され、図２（ｂ）に示すようにＲＳフリップフロップが形成される。
上記ＲＳフリップフロップの一方の入力端はＰｔｒ４とＮｔｒ４の各ゲート接続点であり、ここにデータ入力ドライバ２からの正相入力データ信号Ｄを入力する（図２（ａ））。また、同・他方の入力端はＰｔｒ１０とＮｔｒ７の各ゲート接続点であり、ここにデータ入力ドライバ２からの反転入力データ信号ＤＣを入力する。
【００２２】
また、一方の出力端はＰｔｒ５とＮｔｒ４およびＮｔｒ５との接続点であり、ここより反転出力データ信号ＰＣが出力される（図２（ａ））。また、他方の出力端はＰｔｒ１１とＮｔｒ６およびＮｔｒ７との接続点であり、ここより正相出力データ信号Ｐが出力される。
【００２３】
また、正相出力データ信号ＰがＰｔｒ５とＮｔｒ５の各ゲート接続点に帰還する（図２（ａ））。さらに、反転出力データ信号ＰＣがＰｔｒ１１とＮｔｒ６の各ゲート接続点に帰還することでたすき掛けが形成される。
マスターラッチ回路６は、上記のように構成されたＲＳフリップフロップによりＣＬＫ１が“Ｌ”のときには正相入力データ信号Ｄ→正相出力データ信号Ｐ、反転入力データ信号ＤＣ→反転出力データ信号ＰＣというようにデータスルーの動作となる。
【００２４】
一方、スレーブラッチ回路７では図２（ｃ）に示すように、Ｐｔｒ１３およびＮｔｒ８〜Ｎｔｒ１１とで一つのインバータが形成される。
同様にして、図示しないが、Ｐｔｒ１４およびＮｔｒ１２〜Ｎｔｒ１５とで他のインバータが形成される。
【００２５】
一つのインバータの入力端は図２（ｃ）に示すように、Ｎｔｒ９のゲートであり、ここにマスターラッチ回路６からの正相出力データ信号Ｐが入力する。
同様にして、上記他のインバータの入力端はＮｔｒ１５のゲートであり、ここにマスターラッチ回路６からの反転出力データ信号ＰＣが入力する。
また、上記一つのインバータの出力端は図２（ｃ）に示すように、Ｐｔｒ１３とＮｔｒ８およびＮｔｒ１０との接続点であり、ここより反転出力データ信号ＱＣが出力される。
【００２６】
同様にして、他のインバータの出力端はＰｔｒ１４とＮｔｒ１２およびＮｔｒ１４との接続点であり、ここより正相出力データ信号Ｑが出力される。
また、図２（ｃ）に示すように、上記一つのインバータのＰｔｒ１３およびＮｔｒ８，１０の各ゲート接続点に正相出力データ信号Ｑを入力し、同Ｑが“Ｈ”または“Ｌ”により、Ｐｔｒ１３またはＮｔｒ８，１０のうち、一方がオン時には他方がオフするようにしている。
同様に、他のインバータのＰｔｒ１４およびＮｔｒ１２，１４の各ゲート接続点に反転出力データ信号ＱＣを入力し、同ＱＣが“Ｈ“または“Ｌ”により、Ｐｔｒ１４またはＮｔｒ１２，１４のうち、一方がオン時には他方がオフするようにしている。
【００２７】
オンまたはオフの動作は、マスターラッチ回路６からの正相出力データ信号Ｐおよび反転出力データ信号ＰＣが変化しても正相出力データ信号Ｑ、反転出力データ信号ＱＣが変化しないように正相出力データ信号Ｐおよび反転出力データ信号ＰＣを遮断するための動作である（具体的動作は後述）。これがデータ保持の状態となる。
スレーブラッチ回路７は、上記のように構成された二つのインバータおよびオンオフ機能によりクロック信号ＣＬＫ１が“Ｌ”のときにはデータ保持の動作となる。
【００２８】
また、クロック信号ＣＬＫ１が“Ｈ”の場合、回路設定制御手段３のＰｔｒ３はオン、Ｎｔｒ３はオフとなる。これにより、第１のライン４は電源Ｖｄｄが印加された回路接続ラインとなり、第２のライン５は接地から浮いた回路接続ラインとなる。
また、第１のライン４および第２のライン５が上記状態の場合、Ｐｔｒ６〜Ｐｔｒ９，Ｐｔｒ１２，１５は電源電位が印加されることから動作状態となり、Ｎｔｒ４，７，Ｎｔｒ１０〜Ｎｔｒ１３は接地電位が印加されないためにハイインピーダンスとなる。
【００２９】
これにより、前述のＣＬＫ１が“Ｌ”のときのＲＳフリップフロップ構成およびインバータ構成が入れ替わり、マスターラッチ回路６側はインバータ構成となり、スレーブラッチ回路７側はＲＳフリップフロップ構成となる。
具体的には、マスターラッチ回路６側は図３（ａ）に示すように、Ｎｔｒ５およびＰｔｒ４〜Ｐｔｒ７とで一つのインバータが形成される。同様にして、図示しないが、Ｎｔｒ６およびＰｔｒ８〜Ｐｔｒ１１とで他のインバータが形成される。
【００３０】
これら各インバータのデータ入出力関係は前述のスレーブラッチ回路７の場合と同様であり、その説明は省略する。
【００３１】
また、図３（ａ）に示すように、上記一つのインバータのＮｔｒ５およびＰｔｒ５，７の各ゲート接続点に正相出力データ信号Ｐを入力し、同Ｐが“Ｈ”または“Ｌ”により、Ｎｔｒ５またはＰｔｒ５，７のうち、一方がオン時には他方がオフするようにしている。
【００３２】
同様に、他のインバータのＮｔｒ６およびＰｔｒ９，１１の各ゲート接続点に反転出力データ信号ＰＣを入力し、同ＰＣが“Ｈ”または“Ｌ”により、Ｎｔｒ６またはＰｔｒ９，１１のうち、一方がオン時には他方がオフするようにしている。
オンまたはオフの動作は、正相入力データ信号Ｄおよび反転入力データ信号ＤＣが変化しても正相出力データ信号Ｐ、反転出力データ信号ＰＣが変化しないように正相入力データ信号Ｄおよび反転入力データ信号ＤＣを遮断するための動作である（具体的動作は後述）。これがデータ保持の状態となる。
【００３３】
マスターラッチ回路６は、上記のように構成された二つのインバータおよびオンオフ機能によりＣＬＫ１が“Ｈ”のときにはデータ保持の動作となる。
また、スレーブラッチ回路７側は図３（ｂ）に示すように、、Ｐｔｒ１２，１３およびＮｔｒ８，９とで一つのＮＡＮＤゲート（ＮＡＮＤ１）が形成される。同様にして、図示しないが、Ｐｔｒ１４，１５およびＮｔｒ１４，１５とで他のＮＡＮＤゲート（ＮＡＮＤ２）が形成される。
【００３４】
上記ＮＡＮＤ１とＮＡＮＤ２の各入出力端がたすき掛けに接続され、図３（ｃ）に示すように、ＲＳフリップフロップが構成される。
マスターラッチ回路６のＮＯＲゲートに対し、ＮＡＮＤゲートが構成されるのは、ＰｔｒとＮｔｒとによる回路構成が両者異なることによる。
【００３５】
ＲＳフリップフロップのデータ入出力関係は前述のマスターラッチ回路６の場合と同様であり、その説明は省略する。
【００３６】
スレーブラッチ回路７は、上記のように構成されたＲＳフリップフロップによりクロック信号ＣＬＫ１が“Ｈ”のときには正相出力データ信号Ｐ→正相出力データ信号Ｑ、反転出力データ信号ＰＣ→反転出力データ信号ＱＣとデータスルーの動作となる。
以上説明のように、図１は、回路設定制御手段３がクロック信号ＣＬＫ１の“Ｈ”、“Ｌ”に応じて第１のライン４および第２のライン５の状態を変え、マスターラッチ回路６およびスレーブラッチ回路７をデータスル−または保持の状態に回路設定する構成としたものである。
上記構成により、クロック信号ＣＬＫ１で動作するトランジスタをＰｔｒ１，３、Ｎｔｒ１，３の４個で済むこととなる。
【００３７】
次に図１の具体的動作について説明する。
クロック信号ＣＬＫ１が“Ｌ”のとき、クロック入力ドライバ１より出力されるクロック信号ＣＬＫ２は“Ｈ”であり、これにより、Ｐｔｒ３はオフ、Ｎｔｒ３はオン状態になる。この結果、第１のライン４は電源Ｖｄｄから浮いた回路接続ラインとなり、第２のライン５は接地ラインとなる。
【００３８】
この場合、前述のように、マスターラッチ回路６はＲＳフリップフロップを形成し、スレーブラッチ回路７はインバータを形成する。
ここで、マスターラッチ回路６の正相出力データ信号Ｐが“Ｌ”、その反転出力データ信号ＰＣが“Ｈ”のとき、Ｎｔｒ５はオフ、Ｐｔｒ５，７はオン、Ｎｔｒ６はオン、Ｐｔｒ９，１１はオフの状態である。
【００３９】
正相入力データ信号Ｄが“Ｌ”→“Ｈ”に変化した場合、その反転入力データ信号ＤＣは“Ｈ”→“Ｌ”に変化し、Ｎｔｒ４がオン、Ｐｔｒ４がオフ、Ｎｔｒ７がオフ、Ｐｔｒ１０がオンとなり、マスターラッチ回路６の反転出力データ信号ＰＣは“Ｈ”→“Ｌ”に変化する。よって、Ｐｔｒ９，１１がオンに変化してマスターラッチ回路６の正相出力データ信号Ｐは“Ｌ”→“Ｈ”に変化する。
【００４０】
また、上記のように、Ｐｔｒ９，１０，１１がオンに変化しても、第１のライン４には電源Ｖｄｄが印加されていないためにＰｔｒ８がオフすることにより、電源ＶｄｄからＰｔｒ１０，１１，９，８を経由して第１のライン４（ＶＯ）へ電源電位が伝わることを遮断し、スレーブラッチ回路７へ電源電位が伝わることを防止する。ここで、上記Ｐｔｒ８が電源電位遮断手段となっている。
【００４１】
逆に、マスターラッチ回路６の正相出力データ信号Ｐが“Ｈ”、その反転出力データ信号ＰＣが“Ｌ”のとき、Ｎｔｒ５はオン、Ｐｔｒ５，７はオフ、Ｎｔｒ６はオフ、Ｐｔｒ９，１１はオンの状態である。
【００４２】
また、正相入力データ信号Ｄが“Ｈ”→“Ｌ”に変化した場合、その反転入力データ信号ＤＣは“Ｌ”→“Ｈ”に変化し、Ｎｔｒ４がオフ、Ｐｔｒ４がオン、Ｎｔｒ７がオン、Ｐｔｒ１０がオフとなり、マスターラッチ回路６の正相出力データ信号Ｐは“Ｈ”→“Ｌ”に変化する。よって、Ｐｔｒ５，７がオンに変化して、マスターラッチ回路６の反転出力データ信号ＰＣは“Ｌ”→“Ｈ”に変化する。
【００４３】
また、上記のように、Ｐｔｒ４，５，７がオンに変化しても、第１のライン４には電源Ｖｄｄが印加されていないためにＰｔｒ６がオフすることにより、電源ＶｄｄからＰｔｒ４，５，７，６を経由して第１のライン４（ＶＯ）へ電源電位が伝わることを遮断し、スレーブラッチ回路７へ電源電位が伝わることを防止する。ここで、上記Ｐｔｒ６が電源電位遮断手段となっている。
【００４４】
この動作のように、入力クロック信号ＣＬＫ１が“Ｌ”のときには、マスターラッチ回路６は正相入力データ信号Ｄ→正相出力データ信号Ｐ、反転入力データ信号ＤＣ→反転出力データ信号ＰＣとスルー状態の動作となる。
【００４５】
一方、スレーブラッチ回路７の正相出力データ信号Ｑが“Ｈ”、その反転出力データ信号ＱＣが“Ｌ”のとき、Ｐｔｒ１３はオフ、Ｎｔｒ８，１０はオン、Ｐｔｒ１４はオン、Ｎｔｒ１２，１４はオフの状態である。
【００４６】
また、正相出力データ信号Ｐまたは反転出力データ信号ＰＣが入力しているＮｔｒ９，Ｎｔｒ１１のいずれか一方は常にオンする。Ｎｔｒ１３，Ｎｔｒ１５についても同様にしていずれか一方は常にオンする。
Ｎｔｒ８，１０のオン、Ｎｔｒ９またはＮｔｒ１１のいずれか一方のオンにより、反転出力データ信号ＱＣは正相出力データ信号Ｐ，反転出力データ信号ＰＣの“Ｈ”，“Ｌ”に関係無く常に“Ｌ”である。
【００４７】
また、Ｎｔｒ１２，１４のオフにより、正相出力データ信号Ｑは正相出力データ信号Ｐ，反転出力データ信号ＰＣの“Ｈ”，“Ｌ”に関係無く常に“Ｈ”である。
このように、スレーブラッチ回路７の正相出力データ信号Ｐ、反転出力データ信号ＰＣが“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”に変化してもスレーブラッチ回路７の正相出力データ信号Ｑ、反転出力データ信号ＱＣは変化しない。
【００４８】
また、スレーブラッチ回路７の正相出力データ信号Ｑが“Ｌ”、反転出力データ信号ＱＣが“Ｈ”のとき、Ｐｔｒ１３はオン、Ｎｔｒ８，１０はオフ、Ｐｔｒ１４はオフ、Ｎｔｒ１２，１４はオンの状態である。
【００４９】
また、正相出力データ信号Ｐまたは反転出力データ信号ＰＣが入力しているＮｔｒ９，Ｎｔｒ１１のいずれかの一方、Ｎｔｒ１３，Ｎｔｒ１５のいずれかの一方は前記のようにそれぞれ常にオンする。
Ｎｔｒ８，１０のオフにより、反転出力データ信号ＱＣは正相出力データ信号Ｐ，反転出力データ信号ＰＣの“Ｈ”，“Ｌ”に関係無く常に“Ｈ”である。
【００５０】
また、Ｎｔｒ１２，１４のオン、Ｎｔｒ１３またはＮｔｒ１５のいずれか一方のオンにより、正相出力データ信号Ｑは正相出力データ信号Ｐ、反転出力データ信号ＰＣの“Ｈ”，“Ｌ”に関係無く常に“Ｌ”である。
このように、スレーブラッチ回路７の正相出力データ信号Ｐ、反転出力データ信号ＰＣが“Ｌ”→“Ｈ”，“Ｈ”→“Ｌ”に変化してもスレーブラッチ回路７の正相出力データ信号Ｑ，反転出力データ信号ＱＣは変化しない。
【００５１】
上述の動作のように、クロック信号ＣＬＫ１が“Ｌ”のときには、スレーブラッチ回路７は正相出力データ信号Ｑ，反転出力データ信号ＱＣのデータを保持する状態となる。
【００５２】
上記に対し、クロック信号ＣＬＫ１が“Ｈ”のとき、クロック入力ドライバ１より出力されるクロック信号ＣＬＫ２は“Ｌ”であり、これにより、Ｐｔｒ３はオン、Ｎｔｒ３はオフ状態になる。この結果、第１のライン４は電源Ｖｄｄが印加された回路接続ラインとなり、第２のライン５は接地から浮いた回路接続ラインとなる。
【００５３】
この場合、前述のように、マスターラッチ回路６はインバータを形成し、スレーブラッチ回路７はＲＳフリップフロップを形成する。
ここで、マスターラッチ回路７の正相出力データ信号Ｐが“Ｌ”、その反転出力データ信号ＰＣが“Ｈ”のとき、Ｎｔｒ５はオフ、Ｐｔｒ５，７はオン、Ｎｔｒ６はオン、Ｐｔｒ９，１１はオフの状態である。
【００５４】
また、正相入力データ信号Ｄまたは反転入力データ信号ＤＣが入力しているＰｔｒ４，Ｐｔｒ６のいずれか一方は常にオンする。Ｐｔｒ８，Ｐｔｒ１０についても同様にしていずれか一方は常にオンする。
Ｐｔｒ５，７のオン、Ｐｔｒ４またはＰｔｒ６のいずれか一方のオンにより、反転出力データ信号ＰＣは正相入力データ信号Ｄ，反転入力データ信号ＤＣの“Ｈ”，“Ｌ”に関係無く常に“Ｈ”である。
【００５５】
また、Ｐｔｒ９，１１のオフにより、正相出力データ信号Ｐは正相入力データ信号Ｄ，反転入力データ信号ＤＣの“Ｈ”，“Ｌ”に関係無く常に“Ｌ”である。
このように、正相入力データ信号Ｄ、反転入力データ信号ＤＣが“Ｌ”→“Ｈ”，“Ｈ”→“Ｌ”に変化してもマスターラッチ回路６の正相出力データ信号Ｐ，反転出力データ信号ＰＣは変化しない。
【００５６】
また、マスターラッチ回路６の正相出力データ信号Ｐが“Ｈ”、その反転出力データ信号ＰＣが“Ｌ”のとき、Ｎｔｒ５はオン、Ｐｔｒ５，７はオフ、Ｎｔｒ６はオフ、Ｐｔｒ９，１１はオンの状態である。
また、正相入力データ信号Ｄまたは反転入力データ信号ＤＣが入力しているＰｔｒ４，Ｐｔｒ６のいずれかの一方、Ｐｔｒ８，Ｐｔｒ１０のずれかの一方は前記のようにそれぞれ常にオンする。
Ｐｔｒ５，７のオフにより、反転出力データ信号ＰＣは正相入力データ信号Ｄ，反転入力データ信号ＤＣの“Ｈ”，“Ｌ”に関係無く常に“Ｌ”である。
【００５７】
また、Ｐｔｒ９，１１のオン、Ｐｔｒ８またはＰｔｒ１０のいずれか一方のオンにより、正相出力データ信号Ｐは正相入力データ信号Ｄ，反転入力データ信号ＤＣの“Ｈ”，“Ｌ”に関係無く常に“Ｈ”である。
このように、マスターラッチ回路６の正相入力データ信号Ｄ、反転入力データ信号ＤＣが“Ｈ”→“Ｌ”，“Ｌ”→“Ｈ”に変化してもマスターラッチ回路６の正相出力データ信号Ｐ，反転出力データ信号ＰＣは変化しない。
【００５８】
上記動作のように、クロック信号ＣＬＫ１が“Ｈ”のときには、マスターラッチ回路６は正相出力データ信号Ｐ，反転出力データ信号ＰＣのデータを保持する状態となる。
【００５９】
一方、スレーブラッチ回路７の正相出力データ信号Ｑが“Ｈ”、その反転出力データ信号ＱＣが“Ｌ”のとき、Ｐｔｒ１３はオフ、Ｎｔｒ８，１０はオン、Ｐｔｒ１４はオン、Ｎｔｒ１２，１４はオフの状態である。
【００６０】
スレーブラッチ回路７の正相出力データ信号Ｐが“Ｈ”→“Ｌ”に変化した場合、反転出力データ信号ＰＣは“Ｌ”→“Ｈ”に変化し、Ｐｔｒ１２がオン、Ｎｔｒ９がオフ、Ｐｔｒ１５がオフ、Ｎｔｒ１５がオンとなり、スレーブラッチ回路７の正相出力データ信号Ｑは“Ｈ”→“Ｌ”に変化する。よって、Ｎｔｒ８，１０がオフに変化してスレーブラッチ回路７の反転出力データ信号ＱＣは“Ｌ”→“Ｈ”に変化する。この反転出力データ信号ＱＣの“Ｈ”により、Ｎｔｒ１２，１４はオンとなる。
【００６１】
また、上記のように、Ｎｔｒ１２，１４，１５がオンに変化しても、第２のライン５は接地されずに浮いているためにＮｔｒ１３がオフすることにより、接地（ＧＮＤ）からＮｔｒ１５，１４，１２，１３を経由して第２のライン５（ＧＯ）へ接地電位が伝わることを遮断し、マスターラッチ回路６への接地電位が伝わることを防止する。ここで、上記Ｎｔｒ１３が接地電位遮断手段となっている。
【００６２】
逆に、スレーブラッチ回路７の正相出力データ信号Ｑが“Ｌ”、その反転出力データ信号ＱＣが“Ｈ”のとき、Ｐｔｒ１３はオン、Ｎｔｒ８，１０はオフ、Ｐｔｒ１４はオフ、Ｎｔｒ１２，１４はオンの状態である。
【００６３】
スレーブラッチ回路７の正相出力データ信号Ｐが“Ｌ”→“Ｈ”に変化した場合、その反転出力データ信号ＰＣは“Ｈ”→“Ｌ”に変化し、Ｐｔｒ１２がオフ、Ｎｔｒ９がオン、Ｐｔｒ１５がオン、Ｎｔｒ１５がオフとなり、スレーブラッチ回路７の反転出力データ信号ＱＣは“Ｈ”→“Ｌ”に変化する。よって、Ｎｔｒ１２，１４がオフに変化してスレーブラッチ回路７の正相出力データ信号Ｑは“Ｌ”→“Ｈ”に変化する。この正相出力データ信号Ｑの“Ｈ”により、Ｎｔｒ８，１０はオンとなる。
【００６４】
また、上記のように、Ｎｔｒ８，９，１０がオンに変化しても、第２のライン５は接地されずに浮いているためにＮｔｒ１１がオフすることにより、接地（ＧＮＤ）からＮｔｒ９，８，１０，１１を経由して第２のライン５（ＧＯ）へ接地電位が伝わることを遮断し、マスターラッチ回路６への接地電位が伝わることを防止する。ここで、上記Ｎｔｒ１１が接地電位遮断手段となっている。
【００６５】
この動作のように、クロック信号ＣＬＫ１が“Ｈ”のときは、スレーブラッチ回路７は正相出力データ信号Ｐ→正相出力データ信号Ｑ，反転出力データ信号ＰＣ→反転出力データ信号ＱＣとスルー状態となる。
【００６６】
以上のようにマスターラッチ回路６は、クロック信号ＣＬＫ１が“Ｌ”のときスルー、“Ｈ”のとき保持の機能を有し、クロック信号ＣＬＫ１が“Ｌ”→“Ｈ”に変化したとき、正相入力データ信号Ｄから新値をロードする、ポジティブエッジのフリップフロップとして動作する。
【００６７】
以上のように、この実施の形態１によれば、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、前記マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることにより前記マスターラッチ回路をスルー状態および前記スレーブラッチ回路を保持状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることにより前記マスターラッチ回路を保持状態および前記スレーブラッチ回路をスルー状態にそれぞれ設定する回路設定制御手段とを設けたマスタースレーブフリップフロップ回路としたことにより、クロック信号の変化によって動作するトランジスタが従来の構成（図７）の場合の１２個から４個へ大幅に減少し、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果が得られる。
【００６８】
実施の形態２．
図４はこの発明の実施の形態２によるマスタースレーブフリップフロップ回路の構成図である。図４において、１１はＰｔｒ１２〜１５およびＮｔｒ８〜１５とで構成されるマスターラッチ回路である。１２はＰｔｒ４〜１１およびＮｔｒ４〜７とで構成されるスレーブラッチ回路である。
また、図１と同等のものについては同一符号を付し、その説明は省略する。
【００６９】
図４の構成が図１と異なる点は、図１の構成が、クロック信号ＣＬＫ１が“Ｌ”→“Ｈ”に変化したときにマスターラッチ回路６が正相入力データ信号Ｄから新値をロードする、いわゆるポジティブエッジ動作形式のフリップフロップであるのに対し、図４の構成は、クロック信号ＣＬＫ１が“Ｈ”→“Ｌ”に変化したときにマスターラッチ回路１１が正相入力データ信号Ｄから新値をロードする、いわゆるネガティブエッジ動作形式のフリップフロップとした点である。
このネガティブエッジのフリップフロップとするのは、図１の構成におけるマスターラッチ回路６とスレーブラッチ回路７とを入れ替えて構成することにより実現できる。
図４は上記入れ替えをしたものであり、各ＰｔｒまたはＮｔｒの接続関係は図１と同一であるので同一符号を付し、各データ信号Ｄ，ＤＣ，Ｐ，ＰＣ，ＱおよびＱＣ等は図４に示すように入力または出力とする。
【００７０】
上記構成により、マスターラッチ回路１１は図１のスレーブラッチ回路７と同様の動作となり、クロック信号ＣＬＫ１が“Ｈ”でスルー、“Ｌ”で保持となり、スレーブラッチ回路１２は図１のマスターラッチ回路６と同様の動作となり、クロック信号ＣＬＫ１が“Ｈ”で保持、“Ｌ”でスルーとなる。このことは、マスターラッチ回路１１は、クロック信号ＣＬＫ１が“Ｈ”→“Ｌ”に変化したときに正相入力データ信号Ｄから新値をロードする、いわゆるネガティブエッジ動作形式のフリップフロップとなることを意味する。
また、図４の構成の場合、Ｎｔｒ１１およびＮｔｒ１３がマスターラッチ回路１１の接地電位遮断手段となり、Ｐｔｒ６およびＰｔｒ８がスレーブラッチ回路１２の電源電位遮断手段となる。
その他の動作については図１と同様であり、その説明は省略する。
【００７１】
このように、実施の形態１（図１）におけるマスターラッチ回路６とスレーブラッチ回路７を入れ替え、それぞれマスターラッチ回路１１およびスレーブラッチ回路１２とすることにより、実施の形態１のポジティブエッジ動作形式のフリップフロップに対するネガティブエッジ動作形式のフリップフロップが容易に実現できる。
【００７２】
以上のように、この実施の形態２によれば、クロック信号の変化によって動作するトランジスタが従来の１２個から４個へ大幅に減少している点については実施の形態１と同様であり、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果が得られる。
【００７３】
実施の形態３．
図５および図６はこの発明の実施の形態３によるマスターラッチ回路６およびスレーブラッチ回路７の変形例を示す構成図であり、図５がマスターラッチ回路の変形例、図６がスレーブラッチ回路の変形例を示す。図５および図６の各Ｐｔｒおよび各Ｎｔｒとも図１と同一符号を付してある。
図５および図６の構成が実施の形態１（図１）の構成と相違する点は、図５ではＰｔｒ５およびＰｔｒ１１を削除した点、図６ではＮｔｒ８およびＮｔｒ１４を削除した点である。
【００７４】
図１のマスターラッチ回路６を構成しているＰｔｒ５とＰｔｒ７、およびＰｔｒ９とＰｔｒ１１はゲートとドレインを共通にしており、動作として同じである。従って、電気的動作上の観点からはいずれか一つで、即ち、図５に示すように、Ｐｔｒ７およびＰｔｒ９で構成することができる。
また、図１のスレーブラッチ回路７を構成しているＮｔｒ８とＮｔｒ１０、およびＮｔｒ１２とＮｔｒ１４についてもゲートとドレインを共通にしており、動作として同じである。従って、電気的動作上の観点からはいずれか一つで、即ち、図６に示すように、Ｎｔｒ１０およびＮｔｒ１２で構成することができる。
図５および図６とも回路全体の動作については図１と同様であり、その説明は省略する。
なお、図５および図６は上記のように図１に対して適用したものであるが、実施の形態２（図４）に対しても適用できることは云うまでもない。
【００７５】
以上のように、この実施の形態３によれば、実施の形態１（図１）におけるマスターラッチ回路６およびスレーブラッチ回路７、または、実施の形態２（図４）におけるマスターラッチ回路１１およびスレーブラッチ回路１２それぞれの使用トランジスタ数を削減でき、回路構成を合理化する効果が得られるとともに、実施の形態１および実施の形態２と同様に、消費電力を低減する効果が得られる。
【００７６】
【発明の効果】
以上のように、この発明によれば、クロック信号の変化によって動作するトランジスタ数が従来の構成に比して大幅に減少し、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるマスタースレーブフリップフロップ回路を示す構成図である。
【図２】図１のマスターラッチ回路およびスレーブラッチ回路の構成説明図であって、クロック信号ＣＬＫ１が“Ｌ”のときの構成を示し、（ａ），（ｂ）はマスターラッチ回路に関する図、（ｃ）はスレーブラッチ回路に関する図である。
【図３】図１のマスターラッチ回路およびスレーブラッチ回路の構成説明図であって、クロック信号ＣＬＫ１が“Ｈ”のときの構成を示し、（ａ）はマスターラッチ回路に関する図、（ｂ），（ｃ）はスレーブラッチ回路に関する図である。
【図４】この発明の実施の形態２によるマスタースレーブフリップフロップ回路を示す構成図である。
【図５】この発明の実施の形態３によるマスターラッチ回路６の変形例を示す構成図である。
【図６】この発明の実施の形態３によるスレーブラッチ回路７の変形例を示す構成図である。
【図７】従来のマスタースレーブフリップフロップ回路を示す構成図である。
【符号の説明】
１　クロック入力ドライバ、２　データ入力ドライバ、３　回路設定制御手段、４　第１のライン、５　第２のライン、６，１１　マスターラッチ回路、７，１２　スレーブラッチ回路、８　出力ドライバ、Ｎｔｒ　Ｎチャンネル型ＭＯＳトランジスタ、Ｐｔｒ　Ｐチャンネル型ＭＯＳトランジスタ。
【図１】
2004072426.tif 000003
【図２】
2004072426.tif 000004
【図３】
2004072426.tif 000005
【図４】
2004072426.tif 000006
【図５】
2004072426.tif 000007
【図６】
2004072426.tif 000008
【図７】
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