(57)【要約】【課題】低温ポリシリコン（ＬＴＰＳ）に好適なレベルシフト回路を提供する。【解決手段】ＰＭＯＳトランジスタのゲートは入力端に結合され、ＰＭＯＳＳトランジスタのソースは電源に結合される。ＮＭＯＳトランジスタのドレインはＰＭＯＳトランジスタのドレインに結合される。ＮＭＯＳトランジスタのソースはリバース入力端に結合される。ＮＭＯＳトランジスタのゲートは電源に結合される。リバースロジックゲートは、第一端がＮＭＯＳトランジスタのドレインに結合され、第二端が出力端に結合される。【選択図】　図２
2004015797.tif 000002
【特許請求の範囲】
【請求項１】
レベルシフト回路であって、
第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースを備える第一ＰＭＯＳトランジスタと、
前記第一ドレインに結合された第二ドレイン、リバース入力端に結合された第二ソース、前記電源に結合された第二ゲートを備える第一ＮＭＯＳトランジスタと、
前記第一ドレインに結合された第一端、出力端に結合された第二端を備えるリバースロジックゲートと、
からなることを特徴とするレベルシフト回路。
【請求項２】
前記リバースロジックゲートは、
前記第一端により前記第一ドレインに結合された第三ゲート、前記第二端により前記出力端に結合された第三ドレイン、前記電源に結合された第三ソースを備える第二ＰＭＯＳトランジスタと、
前記第一端により前記第一ドレインに結合された第四ゲート、前記第二端により前記出力端に結合された第四ドレイン、前記入力端に結合された第四ソースを備える第二ＮＭＯＳトランジスタと、
からなる請求項１に記載のレベルシフト回路。
【請求項３】
レベルシフト回路であって、
第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースを備える第一ＰＭＯＳトランジスタと、
前記第一ドレインに結合された第二ドレイン、リバース入力端に結合された第二ソース、前記電源に結合された第二ゲートを備える第一ＮＭＯＳトランジスタと、
前記第一ドレインに結合された第三ゲート、出力端に結合された第三ドレイン、前記電源に結合された第三ソースを備える第二ＰＭＯＳトランジスタと、
前記第二ゲートに結合された第四ゲート、前記出力端に結合された第四ドレイン、前記入力端に結合された第四ソースを備える第二ＮＭＯＳトランジスタと、からなることを特徴とするレベルシフト回路。
【請求項４】
レベルシフト回路であって、
第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースを備える第一ＰＭＯＳトランジスタと、
第一ドレインに結合された第一端、第二端を備える電圧差素子と、
電源に結合された第二ソース、第二端に結合された第二ゲート、出力端に結合された第二ドレインを備える第二ＰＭＯＳトランジスタと、
第二ゲートに結合された第三ドレイン、第一ドレインに結合された第三ゲート、リバース入力端に結合された第三ソースを備える第一ＮＭＯＳトランジスタと、
入力端に結合された第四ソース、出力端に結合された第四ドレイン、第一ドレインに結合された第四ゲートを備える第二ＮＭＯＳトランジスタと、
からなることを特徴とするレベルシフト回路。
【請求項５】
前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記第五ドレインに結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項４に記載のレベルシフト回路。
【請求項６】
前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記リバース入力端に結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項４に記載のレベルシフト回路。
【請求項７】
前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記出力端に結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項４に記載のレベルシフト回路。
【請求項８】
前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記出力端に結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項４に記載のレベルシフト回路。
【請求項９】
レベルシフト回路であって、
第一ドレイン、第一電源に結合された第一ソース、第二電源に結合された第一ゲートを備える第一ＰＭＯＳトランジスタと、
前記第一ドレインに結合された第一端、第二端を備える電圧差素子と、
前記第一電源に結合された第二ソース、前記第二端に結合された第二ゲート、出力端に結合された第二ドレインを備える第二ＰＭＯＳトランジスタと、
前記第二ゲートに結合された第三ドレイン、前記第一ドレインに結合された第三ゲート、リバース入力端に結合された第三ソースを備える第一ＮＭＯＳトランジスタと、
前記入力端に結合された第四ソース、前記出力端に結合された第四ドレイン、前記第一ドレインに結合された第四ゲートを備える第二ＮＭＯＳトランジスタと、
からなることを特徴とするレベルシフト回路。
【請求項１０】
前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記第五ドレインに結合された第五ゲートを備える第三ＰＭＯＳトランジスタである請求項９に記載のレベルシフト回路。
【請求項１１】
前記電圧差素子は、前記第二端により前記第二ゲートに結合された第五ドレイン、前記第一端により前記第一ドレインに結合された第五ソース、前記第一ドレインに結合された第五ゲートを備える第三ＮＭＯＳトランジスタである請求項９に記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レベルシフト回路に関するもので、特に、高しきい電圧（ｈｉｇｈ　ｔｈｒｅｓｈｏｌｄ　ｖｏｌｔａｇｅ）を備えるトランジスタに適用するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
レベルシフト回路は、特定の素子への入力電圧値を調整する。図１は公知のレベルシフト回路を示す図である。公知のレベルシフト回路は、入力端ＶｉｎとＸＶｉｎのスモール信号により、ＮＭＯＳトランジスタを制御して、低レベルのスモール信号をＶＳＳにまで低下させるか又は、高レベルのスモール信号をＶＤＤまで上昇させる。
【０００３】
公知のレベルシフト回路はＰＭＯＳトランジスタＰ１とＰ１’からなり、ソースは、第一電源（例えば９Ｖ）に結合され、ゲートはそれぞれのドレインに結合され、接合点は１０と１２である。ＮＭＯＳトランジスタＮ１とＮ１’のドレインは、接合点１０と１２に結合される。ＮＭＯＳトランジスタＮ１とＮ１’のソースはＶＳＳに結合され、ＮＭＯＳトランジスタＮ１とＮ１’のゲートは入力端ＶｉｎとＸＶｉｎにより、それぞれ制御される。ここで、ＸＶｉｎの電圧値はＶｉｎにリバースする。Ｖｉｎが高レベル（例えば３．３Ｖ）の時、ＸＶｉｎは低レベルである。これにより、ＮＭＯＳトランジスタＮ１はＯＮになり、接続点１０の電圧値をＶＳＳに低下させる。よって、ＰＭＯＳトランジスタＰ１’はＯＮになる。ＮＭＯＳトランジスタＮ１’がＯＦＦになるので、出力端Ｖｏｕｔからの信号出力はＶＤＤである。反対に、Ｖｉｎが低レベルの時、ＸＶｉｎは高レベル（３．３Ｖ）である。これにより、ＮＭＯＳトランジスタＮ１’はＯＮになり、接合点１２の電圧値をＶＳＳまで低下させる。よって、出力端Ｖｏｕｔからの信号出力はＶＳＳである。
【０００４】
接合点１０と１２の電圧の低下速度を加速するため、ＮＭＯＳトランジスタＮ２とＮ２’のゲートは例えば３．３ＶのＶＣＣに結合される。よって、ＮＭＯＳトランジスタＮ２とＮ２’は理論上、ずっとＯＮである。これにより、ＮＭＯＳトランジスタＮ１或いはＮ１’がＯＮになる時、接合点１０と１２の低下速度は加速する。よって、レベルシフト回路の操作速度が加速し、タイミングエラーを回避する（特許文献１及び２参照）。
【０００５】
【特許文献１】
米国特許第５，３８７，８２８号
【特許文献２】
特開２００１−０２４５０３
【０００６】
しかし、上述のような公知のレベルシフト回路は低温ポリシリコン（ｌｏｗ　ｔｅｍｐｅｒａｔｕｒｅ　ｐｏｌｙ　ｓｉｌｉｃｏｎ、以下、ＬＴＰＳとする）に適さない。ＬＴＰＳ製品は電子移動度を増加させ、出力電流を増加させる。しかし、ＭＯＳトランジスタのしきい電圧も、それに従って、ほぼ２．５Ｖに増加する。よって、ＮＭＯＳトランジスタＮ２とＮ２’はしばしば、ＯＦＦ状態になる。これにより、公知のレベルシフト回路は、ＬＴＰＳ領域に適用される時、高操作周波数の下、深刻なＲＣ遅延が生じてしまう。
【０００７】
【発明が解決しようとする課題】
本発明はレベルシフト回路を提供し、入力信号の電圧値が変動しても、高レベル入力信号をＶＤＤに、低レベル入力信号をＶＳＳに、確実に転換することを目的とする。
【０００８】
【課題を解決するための手段】
上述の目的を達成するため、本発明における第１のレベルシフト回路は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、リバースロジックゲートとからなるものとした。ＰＭＯＳトランジスタのゲートは入力端に結合され、ＰＭＯＳトランジスタのソースは電源に結合される。ＮＭＯＳトランジスタのドレインはＰＭＯＳトランジスタのドレインに結合される。ＮＭＯＳトランジスタのソースはリバース入力端に結合される。ＮＭＯＳトランジスタのゲートは電源に結合される。リバースロジックゲートは、第一端がＮＭＯＳトランジスタのドレインに結合され、第二端が出力端に結合される。
【０００９】
そして、本発明における第２のレベルシフト回路は、第一ＰＭＯＳトランジスタと、第一ＮＭＯＳトランジスタと、第二ＰＭＯＳトランジスタと、第二ＮＭＯＳトランジスタとを備えるものとした。第一ＰＭＯＳトランジスタは、第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースからなる。第一ＮＭＯＳトランジスタは、第一ドレインに結合された第二ドレイン、リバース入力端に結合された第二ソース、電源に結合された第二ゲートからなる。第二ＰＭＯＳトランジスタは、第一ドレインに結合された第三ゲート、出力端に結合された第三ドレイン、電源に結合された第三ソースからなる。第二ＮＭＯＳトランジスタは、第二ゲートに結合された第四ゲート、出力端に結合された第四ドレイン、入力端に結合された第四ソースからなる。
【００１０】
更に、本発明における第３のレベルシフト回路は、第一ＰＭＯＳトランジスタと、電圧差素子（ａ　ｖｏｌｔａｇｅ　ｄｉｆｆｅｒｅｎｃｅ　ｅｌｅｍｅｎｔ）と、第二ＰＭＯＳトランジスタと、第一ＮＭＯＳトランジスタと、第二ＮＭＯＳトランジスタとからなるものとした。第一ＰＭＯＳトランジスタは、第一ドレイン、入力端に結合された第一ゲート、電源に結合された第一ソースからなる。電圧差素子は、第一ドレインに結合された第一端、第二端からなる。第二ＰＭＯＳトランジスタは、電源に結合された第二ソース、第二端に結合された第二ゲート、出力端に結合された第二ドレインからなる。第一ＮＭＯＳトランジスタは、第二ゲートに結合された第三ドレイン、第一ドレインに結合された第三ゲート、リバース入力端に結合された第三ソースからなる。第二ＮＭＯＳトランジスタは、入力端に結合された第四ソース、出力端に結合された第四ドレイン、第一ドレインに結合された第四ゲートからなる。
【００１１】
【発明の実施の形態】
上述した本発明の目的、特徴、及び長所をいっそう明瞭にするため、以下に本発明の好ましい実施の形態を挙げ、図を参照しながらさらに詳しく説明する。
【００１２】
第一実施例：図２は、本発明の第一実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ１０のゲートは入力端Ｖｉｎに結合され、ＰＭＯＳトランジスタＰ１０のソースは外部電源ＶＤＤ（９Ｖ）に結合される。ＮＭＯＳトランジスタＮ１０のドレインはＰＭＯＳトランジスタＰ１０のドレインに結合され、ＮＭＯＳトランジスタＮ１０のソースはリバース入力端ＸＶｉｎに結合され、ＮＭＯＳトランジスタＮ１０のゲートは外部電源ＶＤＤに結合される。
【００１３】
また、本発明の第一実施例によるレベルシフト回路は、外部電源ＶＤＤと入力端Ｖｉｎとの間に結合されたリバースロジックゲート１４を、更に備える。リバースロジックゲート１４はＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とから構成される。ＰＭＯＳトランジスタＰ１２のゲートは、ＮＭＯＳトランジスタＮ１２のゲートに結合される。接続点１６は、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０のドレインである。更に、レベルシフト回路の出力端Ｖｏｕｔは、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２のドレインに結合され、ＮＭＯＳトランジスタＮ１２のソースは入力端Ｖｉｎに結合される。
【００１４】
本発明の第一実施例によるレベルシフト回路の操作は以下のようである。ＶｉｎとＸＶｉｎの電圧値はリバースする。Ｖｉｎが高レベル（例えば３．３Ｖ）の時、ＸＶｉｎは低レベルである。ＮＭＯＳトランジスタＮ１０のゲートはＶＤＤに結合されるため、ＮＭＯＳトランジスタＮ１０はＯＮになる。これにより、リバース入力端ＸＶｉｎにより提供された低レベル信号は、接合点１６の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ１２はＯＮになり、約９Ｖの電圧ＶＤＤが出力端Ｖｏｕｔから出力される。
【００１５】
Ｖｉｎが低レベルの時、ＸＶｉｎは高レベル（例えば、３．３Ｖ）である。ＮＭＯＳトランジスタＮ１０がＯＮ状態なので、リバース入力端ＸＶｉｎにより提供される高レベル信号は、接合点１６の電圧値を高レベルに上げる。同時に、ＰＭＯＳトランジスタＰ１０も、入力端Ｖｉｎにより提供される低電圧レベル信号によりＯＮにされるので、接合点１６の電圧上昇速度は加速する。次に、ＮＭＯＳトランジスタＮ１２がＯＮになり、低電圧レベル信号が出力端Ｖｏｕｔから出力される。
【００１６】
図３は本発明の第一実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度（ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ）は、４０ｃｍ２／Ｖｓで、Ｗ／Ｌは１である。定電圧３．３ＶがＸＶｉｎに入力され、０〜９Ｖの電圧が入力端Ｖｉｎに入力される時、曲線［ＸＶｉｎ＝３．３Ｖ］は、Ｖｏｕｔの出力電圧を示す。定電圧０ＶがＸＶｉｎに入力され、９〜０Ｖの電圧が入力端Ｖｉｎに入力される時、もう一つの曲線はＶｏｕｔの出力電圧を示す。図３で示されるように、本発明の第一実施例によるレベルシフト回路は、スモール信号を高レベルと低レベルに分離し、高い公差を可能にする。
【００１７】
図４は本発明の第一実施例による直流ＩｄｄとＶｉｎ間の関係図である。図４で示されるように、Ｖｉｎが０〜３．３Ｖの間である時、電源により提供される直流は約１２ｕＡ〜１３ｕＡの間である。
【００１８】
第二実施例：図５は、本発明の第二実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ２０のゲートは入力端Ｖｉｎに結合され、ＰＭＯＳトランジスタＰ２０のソースは外部電源ＶＤＤ（９Ｖ）に結合される。ＮＭＯＳトランジスタＮ２０のドレインは、ＰＭＯＳトランジスタＰ２０のドレインに結合され、ＮＭＯＳトランジスタＮ２０のソースはリバース入力端ＸＶｉｎに結合され、ＮＭＯＳトランジスタＮ２０のゲートは外部電源ＶＤＤに結合される。
【００１９】
ＰＭＯＳトランジスタＰ２２のゲートはＮＭＯＳトランジスタＮ２０とＰＭＯＳトランジスタＰ２０に結合される。ＰＭＯＳトランジスタＰ２２のソースは外部電源ＶＤＤに結合される。更に、本発明の第二実施例によるレベルシフト回路の出力端Ｖｏｕｔは、ＮＭＯＳトランジスタＮ２２とＰＭＯＳトランジスタＰ２２のドレインに結合される。ＮＭＯＳトランジスタＮ２２のソースは入力端Ｖｉｎに結合され、ＮＭＯＳトランジスタＮ２２のゲートは外部電源ＶＤＤに結合される。
【００２０】
本発明の第二実施例によるレベルシフト回路の操作は以下のようである。ＶｉｎとＸＶｉｎの電圧値はリバースする。Ｖｉｎが高レベル（例えば３．３Ｖ）の時、ＸＶｉｎは低レベルである。ＮＭＯＳトランジスタＮ２０とＮＭＯＳトランジスタＮ２２のゲートはＶＤＤに結合されるため、ＮＭＯＳトランジスタＮ２０とＮＭＯＳトランジスタＮ２２はＯＮになる。これにより、リバース入力端ＸＶｉｎにより提供された低レベル信号は、接合点２２の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ２２はＯＮになり、出力端Ｖｏｕｔから出力されるＶＤＤ（９Ｖ）の高電圧レベル信号Ｖは、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２の抵抗を調整することにより生成される。ここで、トランジスタの抵抗は、ゲートの入力電圧を変化させるか又はトランジスタのサイズを変更して調整される。
【００２１】
Ｖｉｎが低レベルの時、ＸＶｉｎは高レベル（例えば、３．３Ｖ）である。ＮＭＯＳトランジスタＮ２２がＯＮ状態なので、入力端ＸＶｉｎにより提供される低レベル信号は、出力端Ｖｏｕｔから出力される。
【００２２】
図６は本発明の第二実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度は、４０ｃｍ２／Ｖｓで、Ｗ／Ｌは１である。図６で示されるように、入力電圧Ｖｉｎが０〜３．３Ｖの場合、出力電圧Ｖｏｕｔは０〜７Ｖである。更に、入力電圧Ｖｉｎが低レベルの時、本発明の第二実施例によるレベルシフト回路は、出力電圧Ｖｏｕｔを０Ｖに維持する。
【００２３】
図７は本発明の第二実施例による直流ＩｄｄとＶｉｎ間の関係図である。図７で示されるように、Ｖｉｎが０〜３．３Ｖの間である時、電源により提供される直流は約１２ｕＡ〜１３ｕＡの間である。
【００２４】
第三実施例：図８は第三実施例によるレベルシフト回路を示す図である。ＰＭＯＳトランジスタＰ３０のゲートは入力端Ｖｉｎに結合され、ＰＭＯＳトランジスタＰ３０のソースは外部電源ＶＤＤ（９Ｖ）に結合される。本発明において、電圧差素子はＰＭＯＳトランジスタＰ３２である。ＰＭＯＳトランジスタＰ３２のソースはＰＭＯＳトランジスタＰ３０のドレインに結合され、接合点は３２である。ＰＭＯＳトランジスタＰ３２のゲートとドレインは電気的に接続され、接合点は３４である。
【００２５】
ＮＭＯＳトランジスタＮ３０のドレインは接合点３４に結合され、ＮＭＯＳトランジスタＮ３０のソースはリバース入力端ＸＶｉｎに結合され、ＮＭＯＳトランジスタＮ３０のゲートはＰＭＯＳトランジスタＰ３０（或いは接合点３２）に結合される。ＰＭＯＳトランジスタＰ３４のゲートは、ＮＭＯＳトランジスタＮ３０とＰＭＯＳトランジスタＰ３２のドレインに結合される。ＰＭＯＳトランジスタＰ３２のソースは外部電源ＶＤＤに結合される。更に、本発明の第三実施例によるレベルシフト回路の出力端Ｖｏｕｔは、ＮＭＯＳトランジスタＮ３２とＰＭＯＳトランジスタＰ３４のドレインに結合される。ＮＭＯＳトランジスタＮ３２のソースは入力端Ｖｉｎに結合され、ＮＭＯＳトランジスタＮ３２のゲートは接合点３２に結合される。
【００２６】
本発明の第三実施例によるレベルシフト回路の操作は以下のようである。ＶｉｎとＸＶｉｎの電圧値はリバースする。Ｖｉｎが高レベル（例えば３．３Ｖ）の時、ＸＶｉｎは低レベルである。外部電源ＶＤＤ（９Ｖ）とＶｉｎ（３．３Ｖ）との間の電圧差が、ＰＭＯＳトランジスタＰ３０のしきい電圧より大きいので、ＰＭＯＳトランジスタＰ３０はＯＮになる。ここで、入力端により提供される電圧は０〜３．３Ｖの時、ＰＭＯＳトランジスタＰ３０は常にＯＮである。ＯＮのＰＭＯＳトランジスタＰ３０は接合点３２の電圧値を上昇させ、その後、ＮＭＯＳトランジスタＮ３０とＮ３２はＯＮになる。更に、リバース入力端ＸＶｉｎにより提供された低レベル信号は、接合点３４の電圧値を低レベルにまで低下させる。よって、ＰＭＯＳトランジスタＰ３４はＯＮになる。
【００２７】
ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジスタＮ３２がＯＮになる時、出力端Ｖｏｕｔから出力されるＶＤＤ（９Ｖ）の高電圧レベル信号は、ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジスタＮ３２の抵抗を調整することにより生成される。ここで、トランジスタの抵抗はゲートの入力電圧を変化させるか又はトランジスタのサイズを変更して調整される。
【００２８】
Ｖｉｎが低レベルの時、ＮＭＯＳトランジスタＮ３２がＯＮ状態であるため、入力端Ｖｉｎにより提供される低レベル信号は、出力端Ｖｏｕｔから出力される。
【００２９】
図９は本発明の第三実施例によるレベルシフト回路の出力特性チャートを示す。ここでは、トランジスタのしきい電圧は２．５Ｖで、電子移動度は、４０ｃｍ２／Ｖｓで、Ｗ／Ｌは１である。図９で示されるように、入力電圧Ｖｉｎが０〜３．３Ｖの場合、出力電圧Ｖｏｕｔは１．０〜８．７Ｖである。
【００３０】
図１０は本発明の第三実施例による直流ＩｄｄとＶｉｎ間の関係図である。図１０で示されるように、Ｖｉｎが０〜３．３Ｖの間である時、電源により提供される直流は約１０ｕＡ〜１５ｕＡの間である。
【００３１】
第四実施例：図１１は、本発明の第四実施例によるレベルシフト回路を示す図である。図１１で示されるように、第四実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートがＰＭＯＳトランジスタＰ３２のドレインに電気的に接続されるのではなく、ＮＭＯＳトランジスタＮ３０のソースに結合されることである。第四実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３２】
第五実施例：図１２は本発明の第五実施例によるレベルシフト回路を示す図である。図１２で示されるように、第五実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２がＮＭＯＳトランジスタＮ３４に換わり、ＮＭＯＳトランジスタＮ３４のゲートが出力端に結合されることである。第五実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３３】
第六実施例：図１３は本発明の第六実施例によるレベルシフト回路を示す図である。図１３で示されるように、第六実施例と第四実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートが出力端に結合されることである。第六実施例によるレベルシフト回路の操作は第三実施例と同様である。
【００３４】
第七実施例：図１４は本発明の第七実施例によるレベルシフト回路を示す図である。図１４で示されるように、第七実施例と第三実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３０のゲートが入力端に電気的に接続されるではなく、接地に結合されることである。第七実施例によるレベルシフト回路の操作は第三実施例と同様で、ＰＭＯＳトランジスタＰ３０のターンオン効果（ｔｕｒｎｉｎｇ−ｏｎ　ｅｆｆｅｃｔ）を更に増加する。
【００３５】
第八実施例：図１５は本発明の第八実施例によるレベルシフト回路を示す図である。図１５で示されるように、第八実施例と第七実施例によるレベルシフト回路の差異は、ＰＭＯＳトランジスタＰ３２のゲートがＮＭＯＳトランジスタＮ３４に代わるが、ＮＭＯＳトランジスタＮ３４のゲートがそのドレインに接続されていることである。第八実施例によるレベルシフト回路の操作は第七実施例と同様である。
【００３６】
上述のように、第三〜八実施例によると、電圧分圧器を信号出力回路とするレベルシフト回路は、デジタルロジック回路を出力端とするレベルシフト回路に比べて、出力信号の変動にすばやく応答することができる。
【００３７】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【００３８】
【発明の効果】
本発明によると出力信号の変動にすばやく応答することができる。すなわち、本発明によるレベルシフト回路は、ＬＴＰＳ回路に適用し、安定した出力電圧を備え、高操作周波数の下でのＲＣ遅延を解決する。更に、本発明の実施例によるレベルシフト回路は、一つの電源のみで、ＮＭＯＳトランジスタを確実にＯＮにし、よって、高電圧レベル信号を確実にＶＤＤに転換し、低電圧レベル信号を確実にＶＳＳに維持する。
【図面の簡単な説明】
【図１】公知のレベルシフト回路を示す図である。
【図２】第一実施例によるレベルシフト回路を示す図である。
【図３】第一実施例によるレベルシフト回路の出力特徴チャートである。
【図４】第一実施例による直流ＩｄｄとＶｉｎ間の関係図である。
【図５】第二実施例によるレベルシフト回路を示す図である。
【図６】第二実施例によるレベルシフト回路の出力特徴チャートである。
【図７】第二実施例による直流ＩｄｄとＶｉｎ間の関係図である。
【図８】第三実施例によるレベルシフト回路を示す図である。
【図９】第三実施例によるレベルシフト回路の出力特徴チャートである。
【図１０】第三実施例による直流ＩｄｄとＶｉｎ間の関係図である。
【図１１】第四実施例によるレベルシフト回路を示す図である。
【図１２】第五実施例によるレベルシフト回路を示す図である。
【図１３】第六実施例によるレベルシフト回路を示す図である。
【図１４】第七実施例によるレベルシフト回路を示す図である。
【図１５】第八実施例によるレベルシフト回路を示す図である。
【符号の説明】
１０、１２、１６、２２、３２、３４・・・接続点
１４・・・リバースロジックゲート
Ｐ１、Ｐ１’、Ｐ１０、Ｐ１２、Ｐ２０、Ｐ２２、Ｐ３０、Ｐ３２、Ｐ３４・・・ＰＭＯＳトランジスタ
Ｎ１、Ｎ１’、Ｎ２、Ｎ２’、Ｎ１０、Ｎ１２、Ｎ２０、Ｎ２２、Ｎ３０、Ｎ３２、Ｎ３４・・・ＮＭＯＳトランジスタ
Ｖｉｎ・・・スモール信号
ＶＤＤ・・・高電圧レベル信号
ＶＳＳ・・・低電圧レベル信号
ＶＣＣ・・・電源
ＸＶｉｎ　・・・入力端
Ｖｏｕｔ・・・出力端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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