(57)【要約】【課題】過消去による読出し不良を防止でき、簡単な構成でコンタクトとゲート電極を接近させて微細化することにより動作速度を向上できる信頼性の高い半導体記憶素子およびそれを用いた半導体記憶装置および半導体装置およびＩＣカードおよび携帯電子機器および半導体記憶素子の製造方法を提供する。【解決手段】半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３の上方および側方を覆うように、電荷を保持する機能を有する絶縁体からなる被覆膜２１，２６を形成する。ゲート電極３の側方に被覆膜２１，２６を介して形成されたコンタクト２５をソース／ドレイン拡散領域１３ａ，１３ｂに電気的に接続する。上記被覆膜２１，２６は、少なくともゲート電極３上の被覆膜２１，２６の上方に形成された層間絶縁膜２３のエッチング時のエッチング停止材料として機能するような層間絶縁膜２３に対する選択比を有する材料からなる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、
少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、
上記ゲート電極の上方および側方を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された電荷を保持する機能を有する絶縁体からなる被覆膜と、
上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース／ドレイン拡散領域と電気的に接続されたコンタクトとを有し、
上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、
上記ゲート電極の上部に形成された絶縁体からなる第３の被覆膜と、
少なくとも上記ゲート電極の側方および上記第３の被覆膜の側方に形成された電荷を保持する機能を有する絶縁体からなる第１の被覆膜と、
少なくとも上記第３の被覆膜の上方に形成された層間絶縁膜と、
上記ゲート電極の側方に上記第１の被覆膜を介して形成され、上記ソース／ドレイン拡散領域と電気的に接続されたコンタクトとを有し、
上記第１の被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴とする半導体記憶装置。
【請求項３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有する材料からなる電荷保持部および上記電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体と、
少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、
上記ゲート電極および上記メモリ機能体を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された絶縁体からなる被覆膜と、
上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース／ドレイン拡散領域に電気的に接続されたコンタクトとを有し、
上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
上記ソース／ドレイン拡散領域は、上記ゲート電極に対してチャネル方向に間隔をあけて配置されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
上記半導体基板および上記ゲート電極がシリコンからなり、
上記ゲート絶縁膜と上記被覆膜および上記層間絶縁膜がシリコン化合物からなり、
上記被覆膜のシリコン化合物は、シリコン窒化膜であることを特徴とする半導体記憶装置。
【請求項６】
請求項３に記載の半導体記憶装置において、
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第１の絶縁体と、
上記第１の絶縁体の側壁部に形成された上記電荷保持部としての窒化膜と、
上記窒化膜の側壁部に形成された上記散逸防止絶縁体としての側壁絶縁体とを有することを特徴とする半導体記憶装置。
【請求項７】
請求項３に記載の半導体記憶装置において、
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第１の絶縁体と、
上記第１の絶縁体の側壁部に形成され、上記電荷保持部としての複数の微粒子を含む側壁絶縁体とを有することを特徴とする半導体記憶装置。
【請求項８】
請求項３に記載の半導体記憶装置において、
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第１の絶縁体と、
上記第１の絶縁体の側壁部に形成された上記電荷保持部と、
上記第１の絶縁体との間に上記電荷保持部を挟むように形成された上記散逸防止絶縁体としての側壁絶縁体とを有し、
上記電荷保持部は、上記メモリ機能体より幅が狭いことを特徴とする半導体記憶装置。
【請求項９】
請求項３に記載の半導体記憶装置において、
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第１の絶縁体と、
上記第１の絶縁体の側壁部に形成された上記電荷保持部と、
上記電荷保持部を覆うように形成された上記散逸防止絶縁体としての側壁絶縁体とを有し、
上記電荷保持部は、上記メモリ機能体より幅が狭く、かつ、上記メモリ機能体より高さが低く、上記第１の絶縁体に接して上記側壁絶縁体に覆われていることを特徴とする半導体記憶装置。
【請求項１０】
請求項３に記載の半導体記憶装置において、
上記メモリ機能体は、
上記ゲート電極の両側に形成された上記散逸防止絶縁体であって、上記電荷保持部としての複数の微粒子を内部に包含する側壁絶縁体と、
上記側壁絶縁体と上記ゲート電極との間および上記側壁絶縁体と上記半導体基板との間に配置された導体または半導体からなる膜と、
上記導体または半導体からなる膜と上記ゲート電極との間および上記導体または半導体からなる膜と上記半導体基板との間に配置された上記散逸防止絶縁体としての第１の絶縁体とを有することを特徴とする半導体記憶装置。
【請求項１１】
請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
互いに隣接する半導体記憶素子のソース／ドレイン拡散領域間を電気的に分断するように配置された素子分離領域を有することを特徴とする半導体記憶装置。
【請求項１２】
請求項１乃至３のいずれか１つに記載の半導体記憶装置を有するメモリ領域および半導体スイッチング素子を有する論理回路領域が半導体基板上に配置された半導体装置であって、
上記半導体記憶装置と上記半導体スイッチング素子はそれぞれ、ゲート電極と、そのゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域を有する電界効果トランジスタであり、
上記半導体スイッチング素子は、請求項１乃至３のいずれか１つに記載の半導体記憶装置の構造に加えて、上記半導体基板表面において上記ソース／ドレイン拡散領域の少なくとも１部が上記ゲート電極下に配置されるように延在していることを特徴とする半導体装置。
【請求項１３】
請求項１乃至３のいずれか１つに記載の半導体記憶装置または請求項１２に記載の半導体装置を備えたことを特徴とするＩＣカード。
【請求項１４】
請求項１乃至３のいずれか１つに記載の半導体記憶装置または請求項１２に記載の半導体装置を備えたことを特徴とする携帯電子機器。
【請求項１５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後、上記半導体基板および上記ゲート電極を覆うように、電荷を保持する機能を有する絶縁体からなる第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜を除去して、上記ゲート電極の側壁および上面の一部を露出させる工程と、
上記第１の被覆膜を除去した後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の側壁および上面に、電荷を保持する機能を有する絶縁体からなる第２の被覆膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項１６】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後、上記半導体基板および上記ゲート電極を覆うように、電荷を保持する機能を有する絶縁体からなる第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記ゲート電極の上面の一部および上記半導体基板を露出させる工程と、
上記半導体基板を露出させた後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の上面に第２の被覆膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項１７】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の上方に第３の被覆膜を形成する工程と、
上記第３の被覆膜を形成した後、上記半導体基板および上記ゲート電極および上記第３の被覆膜を覆うように、電荷を保持する機能を有する絶縁体からなる第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記半導体基板を露出させる工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項１８】
請求項１５乃至１７のいずれか１つに記載の半導体記憶装置の製造方法において、
上記第１の被覆膜を形成した後に、不純物注入を行って自己整合的にソース／ドレイン拡散領域を、上記ゲート電極に対してチャネル方向に間隔をあけて形成する工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項１９】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後、上記半導体基板および上記ゲート電極および上記メモリ機能体を覆うように第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜を除去して、上記メモリ機能体の側壁および上面の一部を露出させる工程と、
上記第１の被覆膜を除去する工程の後、上記コンタクト孔に新たに露出した上記メモリ機能体の側壁および上面に第２の被覆膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項２０】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後、上記半導体基板および上記ゲート電極および上記メモリ機能体を覆うように第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記ゲート電極の上面の一部および上記半導体基板を露出させる工程と、
上記半導体基板を露出させた後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の上面に第２の被覆膜を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項２１】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後に、上記ゲート電極の上方に第３の被覆膜を形成する工程と、
上記半導体基板および上記ゲート電極および上記第３の被覆膜および上記メモリ機能体を覆うように第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記半導体基板を露出させる工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項２２】
請求項１５乃至１７のいずれか１つに記載の半導体記憶装置の製造方法において、
上記被覆膜が窒化膜であることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置および半導体装置およびＩＣカードおよび携帯電子機器および半導体記憶装置の製造方法に関わり、特に電気的に書込み消去可能な不揮発性半導体装置およびその製造方法に好適に利用できるものである。
【０００２】
【従来の技術】
従来、半導体記憶装置としては、電気的に書込み消去可能なメモリ素子としてフラッシュメモリがある（例えば、非特許文献１参照）。このフラッシュメモリの素子の構造断面図を図３３に示す。上記フラッシュメモリの素子は、図３３に示すように、半導体基板１５０１上に第１酸化膜１５０４を介してポリシリコンからなる浮遊ゲート１５０６を有し、浮遊ゲート１５０６の上に第２酸化膜１５０５を介してポリシリコンからなる制御ゲート１５０７を有し、半導体基板１５０１表面には一対のソース／ドレイン拡散領域１５０２，１５０３が配置された構造を有する。上記制御ゲート１５０７は、フラッシュメモリにおける電界効果トランジスタ（ＦＥＴ）のゲート電極の働きを担っている。また、制御ゲート１５０７と半導体基板１５０１との間に、第１酸化膜１５０４、浮遊ゲート１５０６および第２酸化膜１５０５を配置している。つまり、フラッシュメモリは、ＦＥＴのゲート絶縁膜部分に電荷保持部であるメモリ膜（浮遊ゲート）を配置することによって、当該ＦＥＴのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリ素子である。
【０００３】
【非特許文献１】
舛岡富士雄編，「フラッシュメモリ技術ハンドブック」，株式会社サイエンスフォーラム，１９９３年８月１５日，Ｐ５５−５８
【０００４】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、所謂過消去という問題がある。つまり、通常フラッシュメモリにおける消去動作は、浮遊ゲートに蓄積された電子を引き抜くこと（または正孔を注入すること）によりフラッシュメモリにおけるＦＥＴのしきい値電圧を低下させるものであるが、この消去が過剰に行われることにより、ゲート電極（つまり制御ゲート）下の浮遊ゲートに保持された電荷の影響により当該ＦＥＴがオンしてソース／ドレイン拡散領域間に電流が流れる。この現象は、ＦＥＴとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、浮遊ゲートの保持電荷のみによって、ＦＥＴがオンするため生じるものである。
【０００５】
それにより、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流により、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【０００６】
上記非特許文献１に記載の製造方法の不揮発性メモリの場合、ソース／ドレイン拡散層へのコンタクトを形成するため、ＳｉＯ２膜をコンタクト形状にエッチングする工程にて、ソース／ドレイン拡散層の表面を荒らしてしまったり、エッチング過多により深くエッチングしてしまったりすることによって、コンタクトの不良や、ソース／ドレイン拡散層とＳｉ基板との短絡が発生することがあった。
【０００７】
また、他のセルのソース／ドレイン拡散層同士の接続を、延在するソース／ドレイン拡散層により行う所謂拡散層配線を用いた場合、セル間の配線の寄生容量および抵抗が大きくなり、動作速度が遅くなるという問題点があるため、実際には拡散層配線と平行して走る上部配線と数セルごとにコンタクトをとっている。そのため、ソース／ドレイン拡散領域と上層部との接続を行うコンタクトは不可欠であり、上記同様の課題を有する。
【０００８】
そこで、この発明の目的は、過消去による読出し不良を防止でき、簡単な構成でコンタクトとゲート電極を接近させて微細化することにより動作速度を向上できる信頼性の高い半導体記憶装置および半導体装置およびＩＣカードおよび携帯電子機器および半導体記憶装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、第１の発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、
少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、
上記ゲート電極の上方および側方を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された電荷を保持する機能を有する絶縁体からなる被覆膜と、
上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース／ドレイン拡散領域と電気的に接続されたコンタクトとを有し、
上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴としている。
【００１０】
上記第１の発明の半導体記憶装置によれば、電荷保持部が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、電荷保持部がゲート電極の側方に形成されるため、従来技術にみられた過消去およびそれに関する読出し不良の問題が解消される。
【００１１】
また、上記被覆膜でゲート電極とコンタクト材料を分離できると共に、被覆膜は通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しつつリーク電流量を減少させたり、低誘電率材料を用いて寄生容量を低下させたりできる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【００１２】
また、上記層間絶縁膜のエッチングを上記被覆膜により停止できる。つまり、上記被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因コンタクト不良や、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【００１３】
また、上記被覆膜のみにより、電荷保持機能と上記エッチングをストップする機能の２つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００１４】
また、ゲート電極の上方および側方に絶縁膜からなる被覆膜が形成されているため、コンタクトの形成位置を設計する際の目合わせずれの余裕を従来のように大きくとる必要が無いので、素子の占有面積を小さくすることができ、製造コストを削減することができる。
【００１５】
また、第２の発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、
上記ゲート電極の上部に形成された絶縁体からなる第３の被覆膜と、
少なくとも上記ゲート電極の側方および上記第３の被覆膜の側方に形成された電荷を保持する機能を有する絶縁体からなる第１の被覆膜と、
少なくとも上記第３の被覆膜の上方に形成された層間絶縁膜と、
上記ゲート電極の側方に上記第１の被覆膜を介して形成され、上記ソース／ドレイン拡散領域と電気的に接続されたコンタクトとを有し、
上記第１の被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴としている。
【００１６】
上記第２の発明の半導体記憶装置によれば、上記電荷保持部が電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、電荷保持部がゲート電極の側方に形成されるため、従来技術にみられた過消去およびそれに関する読出し不良の問題が解消される。
【００１７】
また、上記被覆膜でゲート電極とコンタクト材料を分離できると共に、第１の被覆膜は通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しつつリーク電流量を減少させたり、低誘電率材料を用いて寄生容量を低下させたりできる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【００１８】
また、上記層間絶縁膜のエッチングを第１の被覆膜により停止できる。つまり、第１の被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良や、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【００１９】
また、上記第１の被覆膜のみにより、電荷保持機能と上記エッチングをストップする機能の２つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００２０】
また、ゲート電極の上方および側方に絶縁膜からなる第１，第３の被覆膜が形成されているため、コンタクトの形成位置を設計する際の目合わせずれの余裕を従来のように大きくとる必要が無いので、素子の占有面積を小さくすることができ、製造コストを削減することができる。
【００２１】
また、第３の発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
少なくとも上記半導体基板の上記ゲート電極の下側領域に配置されたチャネル形成領域と、
上記半導体基板の上記チャネル形成領域の両側に配置され、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域と、
上記ゲート電極の両側に形成され、電荷を保持する機能を有する材料からなる電荷保持部および上記電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体と、
少なくとも上記ゲート電極の上方に形成された層間絶縁膜と、
上記ゲート電極および上記メモリ機能体を覆うように形成され、かつ、上記層間絶縁膜の側方に形成された絶縁体からなる被覆膜と、
上記ゲート電極の側方に上記被覆膜を介して形成され、上記ソース／ドレイン拡散領域に電気的に接続されたコンタクトとを有し、
上記被覆膜は、上記層間絶縁膜のエッチング時のエッチング停止材料として機能するような上記層間絶縁膜に対する選択比を有する材料からなることを特徴としている。
【００２２】
上記第３の発明の半導体記憶装置によれば、上記メモリ機能体が電界効果トランジスタのゲート絶縁膜部ではなく、ゲート電極の側方に形成されるため、従来技術にみられた過消去およびそれに関する読出し不良の問題が解消される。
【００２３】
また、被覆膜でゲート電極とコンタクト材料およびメモリ機能体とコンタクト材料を分離できると共に、被覆膜は通常の層間絶縁膜とは異なる材料を自由に選ぶことができるため、絶縁性能を向上しつつリーク電流量を減少させたり、低誘電率材料を用いて寄生容量を低下させたりできる。したがって、よりコンタクトとゲート電極を接近させることが可能となり、素子の微細化が可能となる。
【００２４】
さらに、電荷を保持する機能を有する電荷保持部に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により、散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。
【００２５】
さらに、上記被覆膜によりメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【００２６】
また、ゲート電極の上方および側方に絶縁膜からなる被覆膜が形成されているため、コンタクトの形成位置を設計する際の目合わせずれの余裕を従来のように大きくとる必要が無いので、素子の占有面積を小さくすることができ、製造コストを削減することができる。
【００２７】
また、一実施形態の半導体記憶装置は、上記第１〜第３の発明のいずれかの半導体記憶装置において、上記ソース／ドレイン拡散領域は、上記ゲート電極に対してチャネル方向に間隔をあけて配置されていることを特徴としている。
【００２８】
上記実施形態の半導体記憶装置によれば、上記第１，第２の発明の半導体記憶装置の効果を有することはもとより、ソース／ドレイン拡散領域がゲート電極下に配置されていない、つまり被覆膜下方にオフセット領域が残されているので、被覆膜における電荷保持部の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られ、良好な書込み／消去特性を有した半導体記憶装置が提供される。
【００２９】
さらに、オフセット領域において発生したホットキャリアによる書込み／消去が可能なので、２ビット動作が可能な半導体記憶装置が提供される。
【００３０】
上記実施形態の半導体記憶装置によれば、上記３の発明の半導体記憶装置の効果を有することはもとより、ソース／ドレイン拡散領域がゲート電極下に配置されていない、つまり被覆膜下方にオフセット領域が残されているので、メモリ機能体における電荷保持部の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られ、良好な書込み／消去特性を有した半導体記憶装置が提供される。
【００３１】
さらに、オフセット領域において発生したホットキャリアによる書込み／消去が可能なので、２ビット動作が可能な半導体記憶装置が提供される。
【００３２】
また、一実施形態の半導体記憶装置は、上記第１〜第３の発明のいずれかの半導体記憶装置において、上記半導体基板および上記ゲート電極がシリコンからなり、上記ゲート絶縁膜と上記被覆膜および上記層間絶縁膜がシリコン化合物からなり、上記被覆膜のシリコン化合物は、シリコン窒化膜であることを特徴としている。
【００３３】
上記実施形態の半導体記憶装置によれば、半導体基板、ゲート電極、ゲート絶縁膜、被覆膜および層間絶縁膜は、現在半導体装置の材料としてよく用いられているシリコンまたはシリコン化合物からなり、従来の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築できるので、製造コストが低い半導体記憶装置を提供できる。
【００３４】
また、上記被覆膜がシリコン窒化膜からなるので、従来の半導体製造プロセスでは層間絶縁膜や素子分離領域はシリコン酸化膜でできており、その場合被覆膜と層間絶縁膜や素子分離領域とは大きなエッチング選択比を得られるため、従来の半導体製造プロセスと非常に親和性の高いプロセスを構築でき、コンタクト不良およびソース／ドレイン拡散領域と半導体基板の短絡を抑制することができるので、製造コストが低い半導体記憶装置を提供できる。さらに、上記窒化膜は１×１０１２ｃｍ−２程度の電荷トラップを有することができ、良好な書込み／消去特性を有した半導体記憶装置を提供できる。
【００３５】
また、一実施形態の半導体記憶装置は、上記第３の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第１の絶縁体と、上記第１の絶縁体の側壁部に形成された上記電荷保持部としての窒化膜と、上記窒化膜の側壁部に形成された側壁絶縁体とを有することを特徴としている。
【００３６】
上記実施形態の半導体記憶装置によれば、上記窒化膜により電荷を良好に保持することができ、窒化膜を第１の絶縁体と側壁絶縁体とで狭持することにより、電荷の散逸を効果的に抑制でき、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、第１の絶縁膜に保持されたすべての電荷はリークせず、絶縁膜リーク部近傍の窒化膜に保持されていた電荷がリークするのみに留まる。よって、保持特性が良く、極めて長期信頼性の高い半導体記憶装置が提供される。また、さらに、上記窒化膜は１×１０１２ｃｍ−２程度の電荷トラップを有することができ、良好な書込み／消去特性を有した半導体記憶装置を提供できる。
【００３７】
また、一実施形態の半導体記憶装置は、上記第３の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第１の絶縁体と、上記第１の絶縁体の側壁部に形成され、上記電荷保持部としての複数の微粒子を含む側壁絶縁体とを有することを特徴としている。
【００３８】
上記実施形態の半導体記憶装置によれば、上記複数の微粒子で電荷を保持する構造つまり電荷を保持する機能を有する領域を微粒子のような微小領域に細分化した構造を用いたことにより、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、複数の微粒子に保持されたすべての電荷がリークせず、絶縁膜リーク部近傍の微粒子（シリコンドット）に保持されていた電荷がリークするのみに留まる。よって、保持特性が良く、極めて長期信頼性の高い半導体記憶装置が提供される。また、１例としては、電荷を保持する機能を有する材料からなる領域をクーロンブロッケード効果を生じる大きさのナノドット状に形成することもできる。よって、クーロンブロッケード効果により極めてメモリ効果が向上する。
【００３９】
また、一実施形態の半導体記憶装置は、上記第３の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第１の絶縁体と、上記第１の絶縁体の側壁部に形成された上記電荷保持部と、上記第１の絶縁体との間に上記電荷保持部を挟むように形成された上記散逸防止絶縁体としての側壁絶縁体とを有し、上記電荷保持部は、上記メモリ機能体より幅が狭いことを特徴としている。
【００４０】
上記実施形態の半導体記憶装置によれば、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。
【００４１】
さらに、注入される電荷の量は変わらず電荷を保持する電荷保持部の体積を小さくすることにより、単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。
【００４２】
さらに、電荷保持部の側壁が側壁絶縁体に覆われているため、ソース／ドレイン拡散領域へのコンタクト工程の際に、電荷保持部とコンタクトが短絡するのを防止できる。よって、設計時のコンタクトとメモリ機能体の目合わせずれマージンが小さくて良いので、微細化が可能になる。よって、コストが抑えられた半導体記憶装置が提供される。
【００４３】
また、一実施形態の半導体記憶装置は、上記第３の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記散逸防止絶縁体としての第１の絶縁体と、上記第１の絶縁体の側壁部に形成された上記電荷保持部と、上記電荷保持部を覆うように形成された上記散逸防止絶縁体としての側壁絶縁体とを有し、上記電荷保持部は、上記メモリ機能体より幅が狭く、かつ、上記メモリ機能体より高さが低く、上記第１の絶縁体に接して上記側壁絶縁体に覆われているていることを特徴としている。
【００４４】
上記実施形態の半導体記憶装置によれば、上記メモリ機能体より幅が狭く、かつ、上記メモリ機能体より高さが低くなるように縮小された電荷保持部を有することによって、書込みによって注入する電子はよりチャネル近傍の狭い領域に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。
【００４５】
さらに、注入される電荷の量は変わらず電荷を保持する電荷保持部の体積を小さくすることにより、単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。
【００４６】
さらに、上記電荷保持部が完全に側壁絶縁体に覆われているため、ゲート電極へのコンタクト工程の際に、電荷保持部とコンタクトが短絡するのを完全に防止できる。よって、設計コンタクトマージンがさらに小さくて良いので、占有面積の縮小化がなされる。よって、製造コストが抑えられた半導体記憶装置が提供される。
【００４７】
また、一実施形態の半導体記憶装置は、上記第３の発明の半導体記憶装置において、上記メモリ機能体は、上記ゲート電極の両側に形成された上記電荷保持部としての複数の微粒子を内部に包含する側壁絶縁体と、上記側壁絶縁体と上記ゲート電極との間および上記側壁絶縁体と上記半導体基板との間に配置された導体または半導体からなる膜と、上記導体または半導体からなる膜と上記ゲート電極との間および上記導体または半導体からなる膜と上記半導体基板との間に配置された上記散逸防止絶縁体としての第１の絶縁体とを有することを特徴としている。
【００４８】
上記実施形態の半導体記憶装置によれば、上記半導体基板と複数の微粒子との間に、導体または半導体からなる膜を設けることにより、上記ゲート電極の両側に形成された上記電荷保持部としての微粒子の位置や大きさのバラツキによる、電界効果トランジスタのしきい値電圧や駆動電流に与えるバラツキを抑制することができる。よって、誤読み出しの抑制された信頼性の高い半導体記憶装置を提供できる。
【００４９】
さらに、半導体記憶装置の一実施形態として、上記第１の絶縁膜および上記側壁絶縁体はシリコン酸化膜若しくはシリコン酸窒化膜からなり、上記電荷保持部はポリシリコンからなり、微粒子はシリコンからなることを特徴としている。
【００５０】
上記実施形態の半導体記憶装置によれば、上記電荷保持部がポリシリコンからなるため、電荷注入量を制御することができ、それによる多値化が可能となり、１ビット当たりの製造コストが削減できる。さらに、微粒子もシリコンからなるので、ＬＳＩ（大規模集積回路）プロセスではごく標準的に用いられる材料であるため、製造コストが削減できる。
【００５１】
さらに、半導体記憶装置の一実施形態として、上記電荷保持部はシリコン窒化膜からなることを特徴としている。
【００５２】
上記実施形態の半導体記憶装置によれば、上記電荷保持部がシリコン窒化膜よりなり、かつ、側壁絶縁体をシリコン酸化膜若しくはシリコン酸窒化膜で形成することによって、電荷をトラップする準位が１×１０１２ｃｍ−２程度存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が抑制されるため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、製造コストが低くなる。
【００５３】
また、第４の発明の半導体記憶装置は、上記第１〜第３の発明のいずれかの半導体記憶装置において、互いに隣接する半導体記憶素子のソース／ドレイン拡散領域間を電気的に分断するように配置された素子分離領域を有することを特徴としている。
【００５４】
上記構成の半導体記憶装置によれば、従来は、コンタクト孔をあけるためのエッチングにおいて同時に素子分離領域をエッチングしない様に、充分なコンタクトと素子分離領域の目合わせずれ余裕を持った設計で素子を製造していたが、当発明によれば、例えば被覆膜として窒化膜を用いることができ、素子分離領域として主に酸化膜を用いることにより、充分な素子分離領域とコンタクトの目合わせずれ余裕を持たずに設計できるので、占有面積が小さく製造コストの削減できる半導体記憶装置を提供できる。
【００５５】
さらに、上記半導体記憶装置の一実施形態として、上記第１乃至第３のいずれかの発明に記載の半導体記憶装置において、上記半導体基板および上記ゲート電極がシリコンからできており、上記ゲート絶縁膜、上記被覆膜および上記層間絶縁膜がシリコン化合物からできており、被覆膜がシリコン窒化膜よりなり、素子分離領域は主に酸化膜からなることを特徴としている。
【００５６】
従来は、コンタクト孔をあけるためのエッチングにおいて同時に素子分離領域をエッチングしない様に、充分なコンタクトと素子分離領域の目合わせずれ余裕を持った設計で素子を製造していたが、上記実施形態の半導体記憶装置によれば、充分な素子分離領域とコンタクトの目合わせずれ余裕を持たずに設計できるので、占有面積が小さく製造コストの削減できた半導体記憶装置を提供できる。
【００５７】
また、第５の発明の半導体装置は、
第１〜第３の発明のいずれか１つの半導体記憶装置を有するメモリ領域および半導体スイッチング素子を有する論理回路領域が半導体基板上に配置された半導体装置であって、
上記半導体記憶装置と上記半導体スイッチング素子はそれぞれ、ゲート電極と、そのゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域を有する電界効果トランジスタであり、
上記半導体スイッチング素子は、上記第１〜第３の発明のいずれか１つの半導体記憶装置の構造に加えて、上記半導体基板表面において上記ソース／ドレイン拡散領域の少なくとも１部が上記ゲート電極下に配置されるように延在していることを特徴としている。
【００５８】
上記構成の半導体装置によれば、ソース／ドレイン拡散領域がゲート電極端部よりオフセットしていない半導体スイッチング素子と、オフセットしている半導体記憶装置が同一基板内に混載することが可能となり、メモリ効果の良好な不揮発性の半導体記憶装置と電流駆動能力の高い半導体スイッチング素子が混載できる。
【００５９】
また、上記半導体記憶装置および半導体スイッチング素子ともにメモリ機能体を形成した場合は、両者の作製プロセスに大幅な差がないため、半導体スイッチング素子からなる論理回路等と半導体記憶装置からなる不揮発性の半導体記憶回路との混載が容易に可能な半導体装置を提供できる。
【００６０】
また、従来のフラッシュメモリは、電荷保持部がゲート電極下部にあるので、ゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の不揮発性の半導体記憶装置は、電荷保持部がゲート電極の側方にあるためゲート絶縁膜と独立して形成できるので、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用可能な半導体記憶装置、並びに、それを混載した半導体装置を提供できる。
【００６１】
さらに、上記複数の半導体スイッチング素子より論理回路領域が構成され、上記複数の半導体記憶装置によりメモリ領域が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路領域とメモリ領域を有する半導体装置を実現することができる。
【００６２】
さらに、上記半導体装置の一実施形態として、上記第５の発明の半導体装置において、上記半導体記憶装置により不揮発性メモリ部が構成されていることを特徴としている。
【００６３】
上記実施形態の半導体装置によれば、上記半導体スイッチング素子により論理回路部が構成され、上記半導体記憶装置により不揮発性メモリ部が構成されているため、上記第５の発明の半導体装置の効果を有する論理回路部と、上記第１〜第３の発明の半導体記憶装置の効果を有する不揮発性メモリ部を上記同一半導体基板上に容易に混載された半導体装置を実現することができる。
【００６４】
さらに、上記半導体装置の一実施形態として、上記第５の発明の半導体装置において、上記メモリ領域に供給される電源電圧より低い電源電圧で駆動する上記論理回路領域を有することを特徴としている。
【００６５】
上記実施形態の半導体装置によれば、例えば、不揮発性メモリ部には高電源電圧の供給ができるため、書込み／消去速度を格段に向上させることができる。さらに、論理回路部には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み／消去速度が格段に速い不揮発性メモリ部を有する半導体装置を実現することができる。
【００６６】
さらに、上記半導体装置の一実施形態として、上記第５の発明の半導体装置において、上記半導体記憶装置により、さらにスタティック・ランダム・アクセス・メモリが構成されることを特徴としている。
【００６７】
上記実施形態の半導体装置によれば、上記半導体記憶装置により論理回路部およびスタティック・ランダム・アクセス・メモリが構成され、上記半導体記憶装置により不揮発性メモリ部が構成されているため、上記第１〜第３の発明のいずれかの効果を有し、同一基板上に容易に混載された論理回路部およびスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を有する半導体装置を実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、半導体装置のさらなる機能の向上を達成することができる。
【００６８】
また、第６の発明のＩＣカードは、上記第１〜第３の発明のいずれかの発明の半導体記憶装置または上記第５の発明の半導体装置を備えたことを特徴としている。
【００６９】
上記第６の発明のＩＣカードによれば、第１〜第３の発明または第５の発明と同様の効果を有するＩＣカードを提供することができる。例えば、ＩＣカードは不揮発性メモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できるＩＣカードが提供できる。
【００７０】
また、第７の発明の携帯電子機器は、上記第１〜第３の発明のいずれかの発明の半導体記憶装置または上記第５の発明の半導体装置を備えたことを特徴としている。
【００７１】
上記第７の発明の携帯電子機器によれば、第１〜第３の発明または第５の発明と同様の効果を有する携帯電子機器を提供することができる。例えば、携帯電話は不揮発性メモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コストを削減できる携帯電子機器が提供できる。
【００７２】
また、第８の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後、上記半導体基板および上記ゲート電極を覆うように、電荷を保持する機能を有する絶縁体からなる第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜を除去して、上記ゲート電極の側壁および上面の一部を露出させる工程と、
上記第１の被覆膜を除去した後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の側壁および上面に、電荷を保持する機能を有する絶縁体からなる第２の被覆膜を形成する工程とを有することを特徴としている。
【００７３】
上記第８の発明の半導体記憶装置の製造方法によれば、上記層間絶縁膜のエッチングは上記被覆膜に対する選択比の高いエッチング条件で行い、被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良や、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。また、上記被覆膜のみにより、メモリ機能と上記エッチングをストップする機能の２つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００７４】
また、第９の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後、上記半導体基板および上記ゲート電極を覆うように、電荷を保持する機能を有する絶縁体からなる第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記ゲート電極の上面の一部および上記半導体基板を露出させる工程と、
上記半導体基板を露出させた後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の上面に第２の被覆膜を形成する工程とを有することを特徴としている。
【００７５】
上記第９の発明の半導体記憶装置の製造方法によれば、上記層間絶縁膜のエッチングは上記被覆膜に対する選択比の高いエッチング条件で行い、被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良や、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。また、上記被覆膜のみにより、メモリ機能と上記エッチングをストップする機能の２つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００７６】
また、第１０の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の上方に第３の被覆膜を形成する工程と、
上記第３の被覆膜を形成した後、上記半導体基板および上記ゲート電極および上記第３の被覆膜を覆うように、電荷を保持する機能を有する絶縁体からなる第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記半導体基板を露出させる工程とを有することを特徴としている。
【００７７】
上記第１０の発明の半導体記憶装置の製造方法によれば、上記層間絶縁膜のエッチングは上記第１の被覆膜に対する選択比の高いエッチング条件で行い、第１の被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良や、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。また、上記第１の被覆膜のみにより、メモリ機能と上記エッチングをストップする機能の２つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００７８】
また、一実施形態の半導体記憶装置の製造方法は、上記第８〜第１０の発明のいずれか１つの半導体記憶装置の製造方法において、上記第１の被覆膜を形成した後に、不純物注入を行って自己整合的にソース／ドレイン拡散領域を、上記ゲート電極に対してチャネル方向に間隔をあけて形成する工程を有することを特徴としている。
【００７９】
上記実施形態の半導体装置の製造方法によれば、上記ソース／ドレイン拡散領域はゲート電極下に配置されていない、つまり被覆膜の下方にオフセット領域が残されているので、被覆膜における電荷保持部の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られ、良好な書込み／消去特性を有した半導体記憶装置が提供される。
【００８０】
さらに、オフセット領域において発生したホットキャリアによる書込み／消去が可能なので、２ビット動作が可能な半導体記憶装置が提供される。
【００８１】
また、第１１の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後、上記半導体基板および上記ゲート電極および上記メモリ機能体を覆うように第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜を除去して、上記メモリ機能体の側壁および上面の一部を露出させる工程と、
上記第１の被覆膜を除去する工程の後、上記コンタクト孔に新たに露出した上記メモリ機能体の側壁および上面に第２の被覆膜を形成する工程とを有することを特徴としている。
【００８２】
上記第１１の発明の半導体装置の製造方法によれば、上記第８の発明と同様に、コンタクト不良や、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【００８３】
さらに、電荷を保持する機能を有する電荷保持部に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を第１，第２の被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、第１，第２の被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【００８４】
また、第１２の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後、上記半導体基板および上記ゲート電極および上記メモリ機能体を覆うように第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記ゲート電極の上面の一部および上記半導体基板を露出させる工程と、
上記半導体基板を露出させた後、少なくとも上記コンタクト孔に新たに露出した上記ゲート電極の上面に第２の被覆膜を形成する工程とを有することを特徴としている。
【００８５】
上記第１２の発明の半導体装置の製造方法によれば、上記第９の発明と同様に、コンタクト不良や、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【００８６】
さらに、電荷を保持する機能を有する電荷保持部に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を第１，第２の被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、第１，第２の被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【００８７】
また、第１３の発明の半導体記憶装置の製造方法は、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極を形成した後に、上記ゲート電極の側壁に、電荷を保持する機能を有する材料からなる電荷保持部およびその電荷保持部に保持された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体を形成する工程と、
上記メモリ機能体を形成した後に、上記ゲート電極の上方に第３の被覆膜を形成する工程と、
上記半導体基板および上記ゲート電極および上記第３の被覆膜および上記メモリ機能体を覆うように第１の被覆膜を形成する工程と、
上記第１の被覆膜の上方に層間絶縁膜を形成する工程と、
上記第１の被覆膜をエッチング停止材料として上記層間絶縁膜に異方性選択エッチングを施してコンタクト孔を形成する工程と、
上記コンタクト孔に露出している上記第１の被覆膜に異方性選択エッチングバックを施して、上記ゲート電極の側面に側壁形状を残しつつ上記半導体基板を露出させる工程とを有することを特徴としている。
【００８８】
上記第１３の発明の半導体装置の製造方法によれば、上記第１０の発明と同様に、コンタクト不良や、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【００８９】
さらに、電荷を保持する機能を有する電荷保持部に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を第１，第３の被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、第１，第３の被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。
【００９０】
さらに、半導体記憶装置の製造方法の一実施形態として、
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極側壁に電荷を保持する機能を有する絶縁体、半導体または導電体、並びに、電荷の散逸を防止する機能を有する散逸防止絶縁体からなるメモリ機能体を形成する工程と、
不純物注入を行ない、自己整合的にソース／ドレイン拡散領域を上記ゲート電極に対してチャネル方向に間隔をあけて形成する工程と、
上記半導体基板上方並びに上記ゲート電極上方並びに上記メモリ機能体を介してゲート電極の側方に被覆膜を形成する工程と、
上記被覆膜上方に層間絶縁膜を形成する工程と、
上記層間絶縁膜に異方性選択エッチングを用いてコンタクト孔を形成する工程と、
上記コンタクト孔下方にある上記被覆膜を除去する工程を有することを特徴としている。
【００９１】
上記実施形態の半導体装置の製造方法によれば、コンタクト不良、および、ソース／ドレイン拡散領域と半導体基板の短絡を抑制することができ、信頼性の高い半導体記憶装置を提供できる。
【００９２】
さらに、電荷を保持する機能を有する絶縁体，半導体または導電体に保持されている電荷は、電荷の散逸を防止する機能を有する散逸防止絶縁体により散逸が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、書換え動作時に注入された電荷のゲート電極や他のノードへの散逸が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体とゲート電極を被覆膜が覆っているため、ゲート電極の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、被覆膜においてメモリ機能体の保持電荷の散逸を抑制することができるため、さらに保持特性が良好で信頼性の高い半導体記憶装置が提供できる。さらに、ソース／ドレイン拡散領域はゲート電極下には配置されていない、つまりメモリ機能体下方にオフセット領域が残されているので、メモリ機能体の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られ、良好な書込み／消去特性を有した半導体記憶装置が提供される。さらに、オフセット領域において発生したホットキャリアによる書込み／消去が可能なので、２ビット動作が可能な半導体記憶装置が提供される。
【００９３】
また、一実施形態の半導体記憶装置の製造方法は、上記第８〜第１０の発明の半導体記憶装置の製造方法において、
上記被覆膜が窒化膜であることを特徴としている。
【００９４】
上記実施形態の半導体記憶装置の製造方法によれば、上記ゲート電極の上方および側方に電荷を保持する機能を持った、絶縁膜である窒化膜からなる第１の被覆膜が形成されているため、コンタクトの形成位置を設計する際の目合わせずれの余裕を従来のように大きくとる必要が無いので、装置の占有面積を小さくすることができ、製造コストを削減することができる。
【００９５】
また、当工程における層間絶縁膜のコンタクト孔を形成するエッチングは、被覆膜との選択比の高いエッチング条件で行い、被覆膜でエッチングをストップすることにより、半導体基板をエッチングしてしまうことに起因するコンタクト不良およびソース／ドレイン拡散領域と半導体基板の短絡等の不具合を抑制することができる。また、上記被覆膜のみにより、メモリ機能と上記エッチングをストップする機能の２つの機能を有することができるので、工程の簡略化が可能になり、製造コストの低い半導体記憶装置を提供できる。
【００９６】
【発明の実施の形態】
以下、この発明の半導体記憶装置および半導体装置およびＩＣカードおよび携帯電子機器および半導体記憶装置の製造方法を図示の実施の形態により詳細に説明する。なお、以下の図面の記載において、同一の材料および物質を用いている部分においては、同一の符号を付している場合があり、必ずしも同様の形状を示すものではない。
【００９７】
（第１の実施形態）
本発明の第１の実施形態の半導体記憶装置の概要を図１，図２を用いて説明する。
【００９８】
図１（ａ）は、本発明による第１の実施形態の半導体記憶装置の断面構造を示すものである。この半導体記憶装置は、図１（ａ）に示すように、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３（ゲート絶縁膜２とゲート電極３からゲートスタック８はなる）と、少なくとも上記半導体基板１のゲート電極３の下側領域に配置されたチャネル形成領域１９と、上記半導体基板１のチャネル形成領域１９の両側に配置され、上記チャネル形成領域１９と逆導電型を有する一対のソース／ドレイン拡散領域１３ａ，１３ｂと、少なくとも上記ゲート電極３の上方に形成された層間絶縁膜２３と、上記ゲート電極３の上方および側方を覆うように形成されており、かつ、上記層間絶縁膜２３の側方に形成されている絶縁体からなる第１，第２の被覆膜２１，２６と、上記第１，第２の被覆膜２１，２６および上記層間絶縁膜２３の側方に形成されたコンタクトホールに埋め込まれたコンタクト材料からなるコンタクト２５とを備えている。
【００９９】
上記コンタクト２５は、上記ソース／ドレイン拡散領域１３ａ，１３ｂに電気的に接続されている。また、上記第１，第２の被覆膜２１，２６は、電荷を保持する機能を有する絶縁体からなる電荷保持部１８ａ，１８ｂを有すると共に、層間絶縁膜２３をエッチングする際のエッチング停止材料となる。この第１，第２の被覆膜２１，２６としては、配線と電極を電気的に分離できるように絶縁膜を用いるのが望ましい。
【０１００】
また、第１，第２の被覆膜２１，２６の材料は、層間絶縁膜２３にコンタクト孔を開けるエッチングにおけるエッチングストッパーとして機能するように、層間絶縁膜２３の異方性選択エッチングにおいて被覆膜２１，２６対するエッチング選択比が大きい条件となる物質を用いることが望ましい。１例としては、層間絶縁膜２３の材料はよくシリコン酸化膜が用いられているので、第１，第２の被覆膜２１，２６の材料としてシリコン窒化膜を用いると良い。
【０１０１】
また、第１，第２の被覆膜２１，２６の材料は、第１，第２の被覆膜２１，２６にコンタクトを開ける際に素子分離領域をエッチングしない様に、素子分離領域の材料または素子分離領域埋め込み材料以外で、第１，第２の被覆膜２１，２６の異方性選択エッチングにおいて素子分離領域に対するエッチング選択比が大きい条件となる物質を用いるとよい。１例として、素子分離領域の材料または素子分離領域埋め込み材料はよくシリコン酸化膜が用いられているので、第１，第２の被覆膜の材料としてはシリコン窒化膜を用いると良い。
【０１０２】
この場合、第１，第２の被覆膜２１，２６は、電荷を保持するトラップ準位を有するシリコン窒化膜である。また、第１，第２の被覆膜２１，２６におけるゲートスタック８の両側壁部分がそれぞれ実際に電荷を保持する電荷保持部１８ａ，１８ｂとなっている。さらに、当発明の特徴を成す構造として、第１の被覆膜２１とその上に形成される層間絶縁膜２３との構造がある。この層間絶縁膜２３をマスクとして半導体基板１上およびゲートスタック８を覆っていた第１の被覆膜２１をエッチングすることにより、図示の第１の被覆膜２１の構造が形成されるので、第１の被覆膜２１と層間絶縁膜２３は被エッチング膜とエッチングマスクの関係となる。また、上記のエッチングはコンタクト２５を形成するためのエッチングであり、一旦第１の被覆膜２１でエッチングストップされ、さらに第１の被覆膜２１をエッチングするという工程を用いているため、ソース／ドレイン拡散領域１３ａ，１３ｂの表面荒れが抑制されることによりコンタクト不良が抑制され、ソース／ドレイン拡散領域１３ａ，１３ｂを深くエッチングしないため、ソース／ドレイン拡散領域１３ａ，１３ｂと半導体基板１との短絡が防止され、さらには、素子分離領域を設けた際に素子分離領域をコンタクトエッチの際にエッチングしてしまうことによるソース／ドレイン拡散領域１３ａ，１３ｂと半導体基板１の短絡も抑制できる。
【０１０３】
また、第１の被覆膜２１と層間絶縁膜２３およびゲートスタック８のコンタクト孔に露出する部分に第２の被覆膜２６が形成される。さらに第２の被覆膜２６の側壁部にコンタクト２５が形成されており、ソース／ドレイン拡散領域１３ａ，１３ｂに接し電気的導通を有する。さらに、ゲートスタック８を被覆膜２１，２６が覆っているため、ゲート電極３の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。
【０１０４】
ソース／ドレイン拡散領域１３ａ，１３ｂは、それぞれソース領域またはドレイン領域として機能する。上記半導体記憶装置は、オフセット構造を有している。すなわち、両側のソース／ドレイン拡散領域１３ａ，１３ｂは、ゲート電極下領域には達していないため、オフセット領域２０，２０ができる。
【０１０５】
以上より、図１（ａ）に示す半導体記憶装置においては、第１の被覆膜２１，  第２の被覆膜２６は複数のコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制し、かつ２ビットのメモリ素子における電荷を保持するメモリ機能部としての機能も有しており、これら複数の機能は第１の被覆膜２１，  第２の被覆膜２６を形成することにより達成されるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【０１０６】
図１（ａ）は、ゲート電極３の片側のみコンタクト２５がゲート電極３に近く形成されており、コンタクトホールはゲート電極３の上方に形成されても、第２の被覆膜２６を形成するため、実効的にはコンタクト２５とゲート電極３は短絡しない。それにより、コンタクト２５とゲート電極３の設計上の目合わせずれを大きく取らなくても良く、素子の微細化が可能となる。つまり、実際加工上ゲート電極３とコンタクトホールが重なっても被覆膜の膜厚以下の幅であれば、ゲート電極３は被覆膜によりカバーできるので短絡しない。ただし、この構造ではもう一方のコンタクトホールはゲート電極３側壁部分にかかっていない。この構造によるとコンタクト２５のゲート電極３との近さは、片側のみ接近しているため、もう一方のコンタクト２５により素子占有面積が増大する。
【０１０７】
それに対して、図１（ｂ）は、本発明の第１の実施形態の他の半導体記憶装置の断面構造を示すものであり、図１（ａ）同様の効果を奏し、さらに素子の微細化が可能となる構造である。この半導体記憶装置は、両側が上記構造となっているので、図１（ａ）に示す構造に比べて素子がより微細化される。
【０１０８】
以降の実施形態および図説においては、図１（ａ）または図１（ｂ）どちらかのみ構造を示し説明を行っているが、特に説明がなくても、どちらの構造を用いても良く、図１（ｂ）のように両側のコンタクトホールがゲート電極側壁部分にかかっているような構造を用いた場合は、上記の微細化にとっては有効となるが、それ以外はほとんど同様の効果を有する事は言うまでもない。
【０１０９】
図１（ｃ）は、本発明の第１の実施形態の他の半導体記憶装置の断面構造を示すものであり、ゲート電極３の上部に第３の被覆膜２７が形成されている構造を有しているため、上記図１（ａ），（ｂ）と同様、コンタクトホールがゲート電極３と加工上重なっても、ゲート電極３とコンタクト２５が短絡しない構造となっており、同様の微細化の効果が奏される。また、上記図１（ａ）と図１（ｂ）の関係と同様、ゲート電極３の両側がコンタクトホールと加工上重なるように形成されても良く、上記同様の効果を示すものである。
【０１１０】
さらには、図１において、電荷保持部１８ａ，１８ｂは、ナノメートルサイズの量子ドット（ナノドット）が絶縁膜中に散点状に分布する構造を有していてもよく、その場合、同様の効果を奏することができる。例えば、図１に示す半導体記憶装置では、第１の被覆膜２１，  第２の被覆膜２６はゲートスタック８の側面および上面を覆っているが、実質的に電荷を保持する電荷保持部１８ａ，１８ｂは、ゲート電極３の両側壁部分である。すなわち、これらの領域に電荷を保持する機能もしくは分極を保持する物質が配置されていればよいので、その領域にナノドットが形成されていれば、より保持特性が向上する。
【０１１１】
図２は、本発明の第１の実施形態の他のもう１つの半導体記憶装置を示すものである。図２において、１０１は半導体基板、１０２はゲート絶縁膜、１０３はゲート電極、１０８はゲートスタック、１１３ａ，１１３ｂはソース／ドレイン拡散領域、１１７は電荷保持部の一例としてのシリコン窒化膜、１１２は第１の絶縁体、１１６は側壁絶縁体、１１９はチャネル形成領域、１２０はオフセット領域、１２１は第１の被覆膜、１２２はゲート電極１０３下領域、１２３は層間絶縁膜、１２５はコンタクト、１２６は第２の被覆膜である。上記半導体記憶装置が図１の半導体記憶装置と異なるのは、メモリ機能体１１１ａ，１１１ｂが形成されている点である。メモリ機能体１１１ａ，１１１ｂは、電荷を保持するトラップ準位を有するシリコン窒化膜１１７とそれを挟むシリコン酸化膜からなる第１の絶縁体１１２と側壁絶縁体１１６とで構成されている。図１（ａ）〜（ｃ）における電荷保持部１８ａ，１８ｂそれぞれは、図２においてはメモリ機能体１１１ａ，１１１ｂにおけるシリコン窒化膜１１７に相当する。
【０１１２】
よって、図２における電荷保持部であるシリコン窒化膜１１７は第１の絶縁体１１２と側壁絶縁体１１６に挟まれているため、保持された電荷の離散が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、シリコン窒化膜１１７が第１の絶縁体１１２と側壁絶縁体１１６で挟まれた構造とすることにより、書換え動作時に注入された電荷のゲート電極や他のノードへの離散が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体１１１ａ，１１１ｂとゲートスタック１０８を第１，第２の被覆膜１２１，１２６が覆っているため、ゲート電極１０３の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、複数のコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制する。これら複数の機能は、第１，第２の被覆膜１２１，１２６を形成することで達成されるものであるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【０１１３】
なお、図２において、シリコン窒化膜１１７を導電体（フローティングゲート）や強誘電体で置き換えてもよく、その場合も同様の効果を奏する。
【０１１４】
第１の絶縁体１１２と側壁絶縁体１１６は、ここではシリコン酸化膜を使用しているが、電荷の離散を抑制することができる材料であれば、同様の効果を示す。その場合の材料の例としては、シリコン酸窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜；低誘電体膜等が挙げられる。
【０１１５】
以下に、この半導体記憶装置のさまざまな態様を説明する。
【０１１６】
この半導体記憶装置は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体（または電荷保持部）と、メモリ機能体（または電荷保持部）の下に少なくとも一部を配置するソース／ドレイン拡散領域と、ゲート電極若しくはゲート電極およびメモリ機能体（または電荷保持部）を覆い、さらには半導体基板の一部を覆うように形成された被覆膜とを有している。
【０１１７】
この半導体記憶装置は、１つのメモリ機能体（または電荷保持部）に２値またはそれ以上の情報を記憶することにより、４値またはそれ以上の情報を記憶する半導体記憶装置として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶装置は、必ずしも４値またはそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【０１１８】
また、この半導体記憶装置は、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとして機能することができる。
【０１１９】
また、半導体基板とゲート電極をシリコンからなる材料より形成すると良い。その場合、半導体基板とゲート電極は、現在半導体装置の材料としてよく用いられているシリコンからなるので、従来の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築できるので、製造コストが低い半導体記憶装置を提供できる。
【０１２０】
本発明の半導体装置を構成する場合、半導体記憶装置は、半導体基板上、または半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【０１２１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）基板または多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板または表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板または半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶またはアモルファスのいずれであってもよい。
【０１２２】
このような半導体基板または半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わされて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（局所酸化）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；浅い溝分離法）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型またはＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。半導体基板およびウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。このように、半導体基板および表面半導体層に形成されるウェル領域やボディ領域は、ソース／ドレイン拡散領域の不純物の導電型と逆導電型をなすものであり、適切な不純物濃度に調整されているものである。つまり、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域にリークする電流をウェル領域やボディ領域を形成することにより低減することができる。それによって、ＳＯＩ基板を用いた場合に問題となる基板浮遊効果を低減することも可能となる。
【０１２３】
また、ゲート絶縁膜または絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１ｎｍ〜２０ｎｍ程度、好ましく１ｎｍ〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。構造とプロセスに依存し、幅広であればメモリ機能体の下の絶縁膜を兼ねることができ、工程を簡略化できる。
【０１２４】
また、ゲート電極または電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状または下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、単層または多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。このチャネル形成領域は、ゲート電極下のみならず、ゲート電極端のゲート長方向外側を含む領域下に形成されていることが好ましい（オフセット構造）。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜または後述する電荷保持部で覆われていることが好ましい。
【０１２５】
さらに、メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え・保持する機能を有するか、電荷をトラップするかまたは電荷分極状態を保持する機能を有する膜若しくは領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層または積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するために大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【０１２６】
また、シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。さらには、複数の半導体記憶装置を配列する場合、素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、素子の微細化が容易となる。
【０１２７】
さらに、記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【０１２８】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【０１２９】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込み・消去が行いやすくなり、低消費電力化の効果がある。
【０１３０】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ（チタン酸ジルコン酸鉛）、ＰＬＺＴ（ランタン・ドープジルコン酸チタン酸鉛）等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。したがって、メモリ機能を有する膜外から電荷が供給さ、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込み・消去ができる効果がある。
【０１３１】
また、メモリ機能体は、電荷を逃げにくくする領域または電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【０１３２】
メモリ機能体に含まれる電荷保持部は、直接または絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜または絶縁膜を介して半導体基板（ウェル領域、ボディ領域またはソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持部は、直接または絶縁膜を介してゲート電極の側壁の全てまたは一部を覆うように形成されていることが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接または絶縁膜を介して凹部を完全にまたは凹部の一部を埋め込むように形成されていてもよい。ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶装置は製造が容易であり、歩留まりを向上することができる。
【０１３３】
電荷保持部として導電膜を用いる場合には、電荷保持部が半導体基板（ウェル領域、ボディ領域またはソース／ドレイン領域もしくは拡散領域）またはゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【０１３４】
ソース／ドレイン拡散領域は、半導体基板またはウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対の側のそれぞれに配置されている。ソース／ドレイン拡散領域と半導体基板またはウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率よく発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【０１３５】
ソース／ドレイン拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に保持された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース／ドレイン拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン拡散領域の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【０１３６】
また、ソース／ドレイン拡散領域は、ゲート電極の端部に対してオフセットされていることにより、メモリ機能体への電子の注入および正孔の注入が効率的に行われ、書込み，消去速度の速い半導体記憶装置を形成できる。
【０１３７】
ソース／ドレイン拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン拡散領域に、このソース／ドレイン拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン拡散領域の一部は、ゲート電極とともに、電荷保持部の少なくとも一部を挟持するように配置することが好ましい。
【０１３８】
また、被覆膜は、シリコン窒化膜よりなり、層間絶縁膜にコンタクトホールを形成する際のコンタクトエッチングのストッパーとして働く。よって、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と半導体基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０１３９】
この半導体記憶装置は、ゲート絶縁膜上に形成された単一のゲート電極、一方のソース／ドレイン拡散領域、もう一方のソース／ドレイン拡散領域および半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行う。具体的な動作原理および動作電圧の例は後述する。本発明の半導体記憶装置をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【０１４０】
さらに、本発明のメモリ機能体（または電荷保持部）は、ゲート絶縁膜とは独立して形成されている。したがって、メモリ機能体（または電荷保持部）が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。よって、トランジスタ動作を最適にするためのゲート絶縁膜の薄膜化等の設計方針と、メモリ機能を最適化するためのメモリ機能体の材料等の設計方針は、それぞれ独立に決定できるので、良好なトランジスタ動作特性を維持しつつ、良好なメモリ機能を容易に達成することができる。
【０１４１】
本発明の半導体記憶装置は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極または電極を形成した後、
・電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等の電荷保持部を含む単層膜または積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法
・絶縁膜または電荷保持部を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持部または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法
・粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法
・ゲート電極を形成した後、上記単層膜または積層膜を形成し、マスクを用いてパターニングする方法
などが挙げられる。
【０１４２】
また、ゲート電極または電極を形成する前に、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【０１４３】
本発明の半導体記憶装置を配列してメモリセルアレイを構成した場合の半導体記憶装置の最良の形態は、例えば、
（ｉ）  複数の半導体記憶装置のゲート電極が一体となってワード線の機能を有する、
（ｉｉ）  上記ワード線の両側にはメモリ機能体が形成されている、
（ｉｉｉ）  メモリ機能体内で電荷を保持するのは絶縁体（特にシリコン窒化膜）である、
（ｉｖ）  メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している、
（ｖ）  メモリ機能体中のシリコン窒化膜はワード線およびチャネル領域とシリコン酸化膜で隔てられている、
（ｖｉ）  メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、
（ｖｉｉ）  ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
（ｖｉｉｉ）  １個の半導体記憶装置の書込みおよび消去動作は単一のワード線により行う、
（ｉｘ）  メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極（ワード線）がない、
（ｘ）  メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、
という要件を満たすものである。上記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【０１４４】
上記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、（ｉｉｉ）メモリ機能体内で電荷を保持するのが絶縁体（特にシリコン窒化膜）であり、（ｉｘ）メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極（ワード線）がなく、（ｖｉ）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしているという場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、かつ、メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行われることを発見した。すなわち、要件（ｉｉｉ）および（ｉｘ）を満たす場合は、要件（ｖｉ）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、またはメモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行うことができた。
【０１４５】
しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、またはメモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、または素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。さらには、５Ｖ以下という低電圧により書込みおよび消去動作が行われることを確認した。以上より、要件（ｉｉｉ）、（ｉｘ）および（ｖｉ）を満たすことが特に好ましいのである。
【０１４６】
本発明の半導体記憶装置は、ＩＣカード、携帯電子機器等に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１４７】
以下、本発明を図示し詳細に説明する。本発明が、以下の実施の形態に限定されないことは言うまでもない。つまり、以下の実施の形態では、Ｎチャネル型素子をメモリとした場合について述べているが、Ｐチャネル型素子をメモリとして用いてもよい。この場合は、不純物の導電型を全て逆にすれば良い。
【０１４８】
また、以下の図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１４９】
本発明の半導体記憶装置は、２ビット（４値）の情報を記憶することが可能であり、以下に図１（ａ）〜（ｃ）に示す半導体記憶装置の各動作原理について説明する。
【０１５０】
次に、上記半導体記憶装置の書込み動作原理を説明する。
【０１５１】
ここで、書込みとは、半導体記憶装置がＮチャネル型である場合には電荷保持部に電子を注入することを指すこととする。以後、半導体記憶装置はＮチャネル型であるとして説明する。
【０１５２】
図１において、第２の電荷保持部１８ｂに電子を注入する（書込む）ためには、第１のソース／ドレイン拡散領域１３ａ（Ｎ型の導電型を有する）をソース電極に、第２のソース／ドレイン拡散領域１３ｂ（Ｎ型の導電型を有する）をドレイン電極とする。例えば、第１のソース／ドレイン拡散領域１３ａおよび半導体基板１に０Ｖ、第２のソース／ドレイン拡散領域１３ｂに＋５Ｖ、ゲート電極３に＋２Ｖを印加すればよい。このような電圧条件によれば、反転層が、第１のソース／ドレイン拡散領域１３ａ（ソース電極）から伸びるが、第２のソース／ドレイン拡散領域１３ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２のソース／ドレイン拡散領域１３ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２の電荷保持部１８ｂに注入されることにより書込みが行われる。なお、第１の電荷保持部１８ａ近傍では、ホットエレクトロンが発生しないため、書込みは行われない。
【０１５３】
このようにして、第２の電荷保持部１８ｂに電子を注入して、書込みを行うことができる。
【０１５４】
一方、第１の電荷保持部１８ａに電子を注入する（書込む）ためには、第２のソース／ドレイン拡散領域１３ｂをソース電極に、第１のソース／ドレイン拡散領域１３ａをドレイン電極とする。例えば、第２のソース／ドレイン拡散領域１３ｂおよび半導体基板１に０Ｖ、第１のソース／ドレイン拡散領域１３ａに＋５Ｖ、ゲート電極３に＋２Ｖを印加すればよい。このように、第２の電荷保持部１８ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１の電荷保持部１８ａに電子を注入して、書込みを行うことができる。
【０１５５】
次に、上記半導体記憶装置の消去動作原理を説明する。
【０１５６】
第１の電荷保持部１８ａに記憶された情報を消去する第１の方法では、第１のソース／ドレイン拡散領域１３ａに正電圧（例えば、＋６Ｖ）を印加し、半導体基板１に正電圧に０Ｖを印加して、第１のソース／ドレイン拡散領域１３ａと半導体基板１とのＰＮ接合に逆バイアスをかけ、さらにゲート電極３に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極３付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合の半導体基板１側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極３方向に引きこまれ、その結果、第１の電荷保持部１８ａにホール注入が行われる。このようにして、第１の電荷保持部１８ａの消去が行われる。このとき第２のソース／ドレイン拡散領域１３ｂには０Ｖを印加すればよい。
【０１５７】
上記第２の電荷保持部１８ｂに記憶された情報を消去する場合は、上記消去において第１のソース／ドレイン拡散領域１３ａと第２のソース／ドレイン拡散領域１３ｂの電位を入れ替えればよい。
【０１５８】
第１の電荷保持部１８ａに記憶された情報を消去する第２の方法では、第１のソース／ドレイン拡散領域１３ａに正電圧（例えば、＋５Ｖ）を印加し、第２のソース／ドレイン拡散領域１３ｂに０Ｖ、ゲート電極３に負電圧（例えば、−４Ｖ）を印加し、半導体基板１に正電圧（例えば、＋０．８Ｖ）を印加すればよい。この際、半導体基板１と第２のソース／ドレイン拡散領域１３ｂとの間に順方向電圧が印加され、半導体基板１に電子が注入される。注入された電子は、半導体基板１と第１のソース／ドレイン拡散領域１３ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、半導体基板１と第２のソース／ドレイン拡散領域１３ｂとの間に順方向電圧を印加することにより、半導体基板１に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極３方向に引きこまれ、その結果、第１の電荷保持部１８ａに正孔注入が行われる。
【０１５９】
この第２の方法によれば、Ｐ型ウェル領域と第１のソース／ドレイン拡散領域１３ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２のソース／ドレイン拡散領域１３ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域２０（図２では１２０）が存在する場合は、負の電位が印加されたゲート電極により上記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【０１６０】
なお、第１の電荷保持部１８ａに記憶された情報を消去する場合、第１の消去方法では、第１のソース／ドレイン拡散領域１３ａに＋６Ｖを印加しなければならなかったが、第２の消去方法では、＋５Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによる半導体記憶装置の劣化を抑制することができる。
【０１６１】
次に、上記半導体記憶装置の読み出し動作原理を説明する。
【０１６２】
第１の電荷保持部１８ａに記憶された情報を読み出す場合、第１のソース／ドレイン拡散領域１３ａをソース電極とし、第２のソース／ドレイン拡散領域１３ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１のソース／ドレイン拡散領域１３ａおよび半導体基板１に０Ｖを印加し、第２のソース／ドレイン拡散領域１３ｂに＋２Ｖを印加し、ゲート電極３に＋１Ｖを印加すればよい。この際、第１の電荷保持部１８ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の電荷保持部１８ａに電子が蓄積している場合は、第１の電荷保持部１８ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１の電荷保持部１８ａの記憶情報を読み出すことができる。このとき、第２の電荷保持部１８ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【０１６３】
第２の電荷保持部１８ｂに記憶された情報を読み出す場合、第２のソース／ドレイン拡散領域１３ｂをソース電極とし、第１のソース／ドレイン拡散領域１３ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２のソース／ドレイン拡散領域１３ｂおよび半導体基板１に０Ｖを印加し、第１のソース／ドレイン拡散領域１３ａに＋２Ｖを印加し、ゲート電極３に＋１Ｖを印加すればよい。このように、第１の電荷保持部１８ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２の電荷保持部１８ｂに記憶された情報の読出しを行うことができる。
【０１６４】
なお、ゲート電極３で覆われないチャネル領域（オフセット領域２０）が残されている場合、ゲート電極３で覆われないチャネル領域においては、電荷保持部１８ａ，１８ｂの余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域２０の幅を決定することが好ましい。
【０１６５】
ソース／ドレイン拡散領域１３ａ，１３ｂがゲート電極３端に達している場合、つまり、ソース／ドレイン拡散領域１３ａ，１３ｂとゲート電極３とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、ソース／ドレイン拡散領域１３ａ，１３ｂとゲート電極３とがオーバーラップしていない（オフセット領域２０が存在する）ほうが好ましい。
【０１６６】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込みおよび消去が可能となる。
【０１６７】
また、上記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込みおよび消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合、ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【０１６８】
なお、上記各動作原理は、図２に示す半導体記憶装置においても同様である。
【０１６９】
以上の説明から明らかなように、上記第１の実施形態の半導体記憶装置によれば、電荷保持部はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。さらには、各電荷保持部はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。また、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶装置の微細化が容易となる。
【０１７０】
（第２の実施形態）
本発明の第２の実施形態の半導体記憶装置を用いた半導体記憶装置を図３，図４を用いて説明する。
【０１７１】
この第２の実施形態の半導体記憶装置は、図４（ｆ）に示したように、半導体基板２０１上に、ゲート絶縁膜２０２を介して、ゲート電極２０３が形成されており、ゲート絶縁膜２０２およびゲート電極２０３からなるゲートスタック２０８の上面と側面および半導体基板２０１上に形成されたシリコン窒化膜からなる第１の被覆膜２２１および第２の被覆膜２２６と、それら被覆膜におけるオフセット領域２２０付近に規定される電荷保持部２１８ａ，２１８ｂと、電荷保持部２１８ａ，２１８ｂより下方に形成される一対のソース／ドレイン拡散領域２１３からなる。
【０１７２】
この第２の実施形態において、第１の被覆膜２２１および第２の被覆膜２２６は、半導体記憶装置としてのメモリ部として機能すると共に、ソース／ドレイン拡散領域２１３へのコンタクト２２５とゲート電極２０３を電気的に分離する機能を有する。また、ソース／ドレイン拡散領域２１３と半導体基板２０１との短絡を防止する機能も有しており、さらには、コンタクト孔をあけるためのエッチングにおいて同時に素子分離領域をエッチングしない様にするための機能も有している。つまり、それぞれの機能を実現するためには、従来それぞれ異なった膜を形成する必要があり、非常に複雑な工程を経て製造コストが高くなり、かつ１素子当たりの占有面積が大きくなる様な形成方法で製造されていた。しかし、この第２の実施形態における形成方法を用いることによって、製造コストが低く、１素子当たりの占有面積が小さい半導体記憶装置が提供できる。
【０１７３】
以下に図３（ａ）〜（ｃ）および図４（ｄ）〜（ｆ）に沿って、半導体記憶装置の製造工程を順を追って説明して行く。
【０１７４】
図３（ａ）に示すように、ｐ型の導電型を有する半導体基板２０１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２０２およびゲート電極２０３、つまりゲートスタック２０８を形成する。
【０１７５】
このときの代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１７６】
まず、ｐ型の半導体領域を有するシリコンからなる半導体基板２０１に既知の方法により素子分離領域（図示せず）を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においてソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域を形成していない場合について説明するため、図示はしていない。
【０１７７】
次に特に図示していないが、露出している半導体基板の表面付近に不純物拡散領域を形成する。この不純物拡散領域は、しきい値電圧調整のためのものであり、チャネル形成領域の濃度を高くするものである。適切なしきい値電圧にするための、適切な不純物拡散領域を既知の方法で形成すれば良い。
【０１７８】
次に半導体領域の露出面全面に絶縁膜を形成する。この絶縁膜はリークを抑制できればよいので、酸化膜、窒化膜、酸化膜と窒化膜の複合膜や、ハフニウム酸化膜、ジルコニウム酸化膜等の高誘電絶縁膜、高誘電絶縁膜と酸化膜との複合膜を用いても良い。さらには、ＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜としての性能の良い膜を形成することが望まれる。ゲート絶縁膜としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜を不必要に流れる電流であるリーク電流の抑制、ゲート電極の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル形成領域へのゲート電極不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜は、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜であり、膜厚は１ｎｍから６ｎｍの範囲内であることが適当である。
【０１７９】
次に、上記ゲート絶縁膜上にゲート電極材料を形成する。ゲート電極材料としては、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。ここで、１例としてポリシリコン膜を形成した場合、ポリシリコン膜厚は５０ｎｍ〜４００ｎｍ程度であることが好ましい。
【０１８０】
次に、ゲート電極材料上に、フォトリソグラフィー工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、ゲート電極材料および、ゲート絶縁膜をエッチングすることにより、図３（ａ）の構造を形成する。つまり、ゲート絶縁膜２０２およびゲート電極２０３、および、それらからなるゲートスタック２０８を形成する。図示はしないが、この時、ゲート絶縁膜はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【０１８１】
なお、ゲート絶縁膜２０２およびゲート電極２０３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１８２】
また、次に示すような方法で、ゲートスタック２０８を形成しても良い。ｐ型の半導体領域を有する半導体基板２０１の露出面全面に上記同様のゲート絶縁膜を形成する。次に、該ゲート絶縁膜上に上記同様のゲート電極材料を形成する。次に該ゲート電極材料上に酸化膜、窒化膜、酸窒化膜等のマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様のフォトレジストパターンを形成し、該マスク絶縁膜をエッチングする。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、該マスク絶縁膜、および、ゲート絶縁膜の露出部をエッチングすることによって、図３（ａ）の構造を形成する。このようにして、ゲートスタックを形成した場合は、エッチングの際の選択比つまりゲート電極材料とゲート絶縁膜材料の選択比を大きくすることができ、基板をエッチングすることなく薄膜ゲート絶縁膜のエッチングが可能となる。図示はしないが、上記同様の理由より、この時、ゲート絶縁膜はエッチングしなくても良い。
【０１８３】
次に、図３（ｂ）に示すように、ゲートスタック８および半導体基板２０１の露出面にシリコン窒化膜からなる第１の被覆膜２２１を成膜する。形成方法は、ステップカバレッジの良い既知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学的気相成長）法を用いて形成すれば良い。ここで膜厚は、２ｎｍ〜１００ｎｍ程度であれば良い。この膜厚は、ソース／ドレイン拡散領域２１３（図３（ｃ）に示す）をゲート電極２０３に対してオフセットさせて形成するのに重要なパラメータであるので、オフセット量を考慮して上記膜厚内で調整すると良い。
【０１８４】
次に、図３（ｃ）に示すように、ソース／ドレイン拡散領域２１３を形成し、層間絶縁膜２２３を形成し、その後ソース／ドレイン拡散領域２１３と配線を接続するコンタクトを形成するためのコンタクト孔２２４を層間絶縁膜２２３に形成する。それぞれの工程は以下の説明による。
【０１８５】
ソース／ドレイン拡散領域２１３は、ゲート電極２０３および第１の被覆膜２２１をソース／ドレイン注入マスクとして、ソース／ドレイン不純物注入を行い、周知の熱処理を行うことにより形成する。ここで、ソース／ドレイン拡散領域２１３は、ゲート電極２０３に対して上述したように適切にオフセットさせて形成すると良い。
【０１８６】
次に層間絶縁膜２２３を形成し、ソース／ドレイン拡散領域２１３と配線を接続するコンタクトを形成するためのコンタクト孔２２４を層間絶縁膜２２３に形成する。層間絶縁膜２２３はリフロー工程等を用いて充分平坦化できる程度の膜厚で形成すると良い。典型的には、５００ｎｍ程度であるが、コンタクト径とのアスペクト比が高くなり過ぎないように既知の技術で薄膜化すると良い。
【０１８７】
ここで、コンタクト孔２２４は既知のフォトレジストおよび異方性選択エッチング工程を用いて形成する。層間絶縁膜エッチングは、第１の被覆膜２２１（シリコン窒化膜）との選択比の大きいエッチング条件で行うと良い。そうすることによって、半導体基板２０１をエッチングしてしまうことに起因するコンタクト不良を抑制することができる。
【０１８８】
ここで、従来の製造方法を用いた場合、このコンタクト孔はゲート電極に接続されないように、充分な目合わせずれ余裕を考慮し形成する必要があった。しかし、当実施形態の製造方法によると、コンタクト孔がずれて、少々（被覆膜はもとより）ゲート電極にかかっても良い。よって、従来と比較して、目合わせずれ余裕をとって、ゲート電極から充分な余裕を考慮し離してコンタクト孔を形成する必要がなく、コンタクトと（被覆膜はもとより）ゲート電極を実際上重なる部分を持って形成することができるので、非常に１素子あたりの占有面積を小さくすることができ、製造コストの低い半導体記憶装置を提供できる。
【０１８９】
次に図４（ｄ）に示すように、コンタクト孔の下の第１の被覆膜２２１を等方性選択エッチングを用いて除去する。このように、一旦層間絶縁膜のエッチングを第１の被覆膜２２１で止めて、次に第１の被覆膜２２１のエッチングを行い完全にコンタクト孔をあける。こうすることによって、半導体基板２０１を深くエッチングすることに起因するソース／ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制し、コンタクト不良を抑制できる。等方性選択エッチングは、ウエットエッチングを用いても良く、リモートプラズマによるドライの等方性エッチングを用いても良い。半導体基板を深く掘らないという点や半導体基板表面エッチング荒れを抑制すると言う点では、ウエットエッチングによるエッチングが効果を奏する。
【０１９０】
ただし、図示しているように、完全にゲートスタックの片側側面の第１の被覆膜が除去され、ゲートスタックが露出する場合だけでなく、ゲートスタックの両側面の第１の被覆膜２２１が残り、ゲートスタック２０８が露出しない場合もある。図示した場合は、コンタクト形成のためのフォトリソグラフィー工程のアライメントが下地と大きくずれた場合を示したものである。ただし、この第２の実施形態はこの限りではなく、アライメントずれがない場合でも、設計上目合わせずれの余裕を取らなくていいという点で有効な効果を示すものである。
【０１９１】
次に図４（ｅ）に示すように、コンタクト孔の側面およびゲートスタック２０１の露出面にシリコン窒化膜からなる第２の被覆膜２２６の側壁を形成する。形成方法は、まずシリコン窒化膜をステップカバレッジの良いＣＶＤ法を用いて、露出面全面に堆積させる。次に異方性選択エッチングを用いたエッチングバック法によって、ゲート電極２０３は覆ったままで、半導体基板２０１は露出させるようにシリコン窒化膜をエッチングする。よって、ソース／ドレイン拡散領域のコンタクトとゲート電極との短絡を防止できる。ここで、コンタクト孔が小さい場合、半導体基板が露出するように、シリコン窒化膜の堆積膜厚は薄くすると良い。ただし、薄くしすぎるとゲート電極が露出してしまうので、それらを考慮して最適な膜厚を決定すると良い。以上の様にして、第２の被覆膜２２６を形成する。
【０１９２】
次に、図４（ｆ）に示すように、コンタクト孔にコンタクト材料を埋め込みコンタクト２２５を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜２２３上にてエッチングし配線パターンを形成する。
【０１９３】
以上の製造方法により、２ビット（４値）の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と半導体基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、それにより短絡を避けるための目合わせずれマージンを考慮する必要がなくなる。したがって、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０１９４】
さらに、以上より、特別な工程を追加することなく、低コストで上記効果を奏する半導体記憶装置を提供することができる。
【０１９５】
（第３の実施形態）
本発明の第３の実施形態の半導体記憶装置を図５を用いて説明する。
【０１９６】
この第３の実施形態は、上記第２の実施形態の半導体記憶装置とほぼ同じ工程を用いている。ただし、特に異なる点は次の点である。図４（ｄ）に示すように第２の実施形態においては、コンタクト孔に露出している第１の被覆膜２２１を等方性エッチングを用いて除去したが、当実施形態においては、完全に除去するのではなく、異方性エッチングを用いて、側壁形状に第１の被覆膜３２１を残す点である。そうすることによって、ゲート電極左右の電荷保持部が同じ工程により形成された膜なので膜質が等しく、左右の電荷保持部におけるメモリ効果のばらつきが小さくなり、信頼性の高い半導体記憶装置が提供できる。また、第２の被覆膜３２６は、第２の実施形態における電荷を保持するシリコン窒化膜のような膜材料とする必要がなく、ステップカバレッジが良い絶縁体であれば良く、酸化膜や酸窒化膜でも良い。
【０１９７】
以下に、図５（ａ）〜（ｃ）にしたがって、上記半導体記憶装置の製造工程を順を追って説明して行く。
【０１９８】
まず、第２の実施形態の図３（ｃ）に示す半導体記憶装置と同様の構造を第２の実施形態の半導体記憶装置の製造方法で形成する。
【０１９９】
次に、図５（ａ）に示すように、コンタクト孔３２４の下のシリコン窒化膜からなる第１の被覆膜３２１を異方性選択エッチングによるエッチングバックを行い、ゲートスタック３０８の露出側面に側壁形状に残す。このように、一旦層間絶縁膜３２３のエッチングを第１の被覆膜３２１で止めて、次に第１の被覆膜３２１のエッチングを行い完全にコンタクト孔３２４をあける。こうすることによって、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域３１３と基板との短絡を防ぎ、半導体基板表面の荒れを抑制し、コンタクト不良を抑制できる。
【０２００】
次に、図５（ｂ）に示すように、コンタクト孔の側面、ゲート電極３０３露出面およびゲートスタック３０８の側面に残る第１の被覆膜３２１露出面に第２の被覆膜３２６の側壁を形成する。
【０２０１】
形成方法は、まず第２の被覆膜３２６をステップカバレッジの良いＣＶＤ法を用いて、露出面全面に堆積させる。次に異方性選択エッチングを用いたエッチングバック法によって、ゲート電極３０３は覆ったままで、半導体基板３０１は露出させるように第２の被覆膜３２６をエッチングする。このように、ゲート電極３０３は覆ったまま、コンタクト孔を開口できるので、ソース／ドレイン拡散領域３１３のコンタクト３２５（図５（ｃ）に示す）とゲート電極３０３との短絡を防止できる。
【０２０２】
ここで、コンタクト孔が小さい場合は、半導体基板が露出するように、シリコン窒化膜の堆積膜厚は薄くすると良い。ただし、薄くしすぎるとゲート電極が露出してしまうので、それらを考慮して最適な膜厚を決定すると良い。
【０２０３】
次に、図５（ｃ）に示すように、コンタクト孔にコンタクト材料を埋め込みコンタクト３２５を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜３２３上にてエッチングし配線パターンを形成する。
【０２０４】
以上の製造方法により、２ビット（４値）の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と半導体基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、それにより短絡を避けるための目合わせずれマージンを考慮する必要がなくなる。したがって、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０２０５】
さらに、以上より、特別な工程を追加することなく、低コストで上記効果を奏する半導体記憶装置を提供することができる。
【０２０６】
（第４の実施形態）
本発明の第４の実施の形態の半導体記憶装置を図６，図７を用いて説明する。
【０２０７】
この第４の実施形態は、上記第２および第３の実施形態の半導体記憶装置とほぼ同じ工程を用いている。ただし、特に異なる点は次の点である。つまり、ゲートスタックの上部に第３の被覆膜４２７を有している点と、そして図４および図５に示すコンタクト孔に第２の被覆膜を形成しない点である。それによって、第３の実施形態の効果と比較して、ゲート電極形成のエッチングをハードマスク（第３の被覆膜マスク）にて実施できるため、微細化に適した良好な形状のゲートスタックを形成でき、さらに、第２の被覆膜を形成する必要がないため、工程が非常に簡略化し、製造コストが低減される。
【０２０８】
以下に図６（ａ）〜（ｃ）および図７（ｄ）〜（ｅ）に沿って、この第４実施形態の半導体記憶装置の製造工程を順を追って説明して行く。
【０２０９】
図６（ａ）に示すように、ｐ型の導電型を有する半導体基板４０１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜４０２、ゲート電極４０３および第３の被覆膜４２７、つまりゲートスタック４０８を形成する。
【０２１０】
このときの代表的なＭＯＳ形成プロセスは、次のようなものである。
【０２１１】
まず、第２の実施形態と同じ半導体記憶装置の製造方法により、素子分離領域および半導体基板の表面付近に不純物拡散領域を形成する。
【０２１２】
さらに、第２の実施形態と同じ半導体記憶装置の製造方法により、半導体基板の露出面に絶縁膜とゲート電極材料を順に形成する。
【０２１３】
次に、第３の被覆膜をゲート電極材料全面に形成する。ここで、第３の被覆膜の材料は、ゲート電極とソース／ドレイン拡散領域へのコンタクトとの短絡を防げる材料であれば良く、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。なかでも、シリコン窒化膜が好ましい。
【０２１４】
次に、第３の被覆膜上に、フォトリソグラフィー工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、ゲート電極材料および、ゲート絶縁膜をエッチングすることにより、図６（ａ）の構造を形成する。
【０２１５】
つまり、ゲート絶縁膜４０２およびゲート電極４０３および第３の被覆膜４２７、並びに、それらからなるゲートスタック４０８を形成する。図示はしないが、この時、ゲート絶縁膜はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【０２１６】
なお、ゲート絶縁膜４０２およびゲート電極４０３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０２１７】
また、第３の被覆膜４２７は、後の工程で第１の被覆膜４２１のエッチングの際のエッチングストッパーとして働くので、第１の被覆膜と同じ材料つまり窒化膜を用いる場合はエッチングされてゲート電極上面が露出しない程度に厚い膜厚を形成すると良い。また、第１の被覆膜と異なる材料を用いる場合は、エッチングの選択比が大きく取れる材料を用いるとよく、例えば酸化膜を用いるとよい。
【０２１８】
また、次に示すような方法で、ゲートスタック４０８を形成しても良い。上記同様に絶縁膜、ゲート電極材料と第３の被覆膜を半導体基板の露出面に順に形成する。次に、第３の被覆膜上に上記同様のゲートスタック形成のためのフォトレジストパターンを形成し、第３の被覆膜をエッチングすることにより、図６（ａ）に示す第３の被覆膜４２７を形成する。次にフォトレジストパターンを除去し、第３の被覆膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、ゲート絶縁膜の露出部をエッチングすることによって、図３（ａ）の構造を形成する。このようにして、ゲートスタックを形成した場合は、エッチングの際の選択比つまりゲート電極材料とゲート絶縁膜材料の選択比を大きくすることができ、基板をエッチングすることなく薄膜ゲート絶縁膜のエッチングが可能となり、微細化に適したゲートスタックが形成でき、素子の占有面積を縮小でき、１素子あたりの製造コストを削減できる。
【０２１９】
図示はしないが、上記と同様の理由より、この時、ゲート絶縁膜はエッチングしなくても良い。
【０２２０】
次に、図６（ｂ）に示すように、第２の実施形態と同じ方法にて、ゲートスタック４０８および半導体基板４０１の露出面にシリコン窒化膜からなる第１の被覆膜４２１を成膜する。
【０２２１】
次に、図６（ｃ）に示すように、第２の実施形態と同じ半導体記憶装置の製造方法にて、ソース／ドレイン拡散領域４１３を形成し、層間絶縁膜４２３を形成し、その後ソース／ドレイン拡散領域４１３と配線を接続するコンタクトを形成するためのコンタクト孔４２４を層間絶縁膜に形成する。
【０２２２】
ここで、従来の製造方法を用いた場合、このコンタクト孔はゲート電極に接続されないように、充分な目合わせずれ余裕を考慮し形成する必要があった。しかし、当実施形態の製造方法によると、コンタクト孔がずれて、少々ゲート電極にかかっても良い。よって、従来と比較して、目合わせずれ余裕をとって、ゲート電極から充分な余裕を考慮し離してコンタクト孔を形成する必要がなく、コンタクトとゲート電極を実際上重なる部分を持って形成することができるので、非常に１素子あたりの占有面積を小さくすることができ、製造コストの低い半導体記憶装置を提供できる。
【０２２３】
さらに、当実施形態によれば、他の実施形態と異なり、コンタクトの目合わせずれがかなり大きく、大幅にコンタクト孔がゲート電極にかかるように形成された場合であっても、他の実施形態で必要となる第２の被覆膜の膜厚を厚くするということをせずに、ゲート電極とコンタクトとの短絡は抑制できるので、他の実施形態と比較しても、充分占有面積の縮小化ができ、製造コストの低い半導体記憶装置を提供できる。
【０２２４】
次に、図７（ｄ）に示すように、第３の実施形態と同じ半導体記憶装置の製造方法にて、コンタクト孔４２４の下の第１の被覆膜４２１を異方性選択エッチングによるエッチングバックを行い、ゲートスタック４０８の側面に側壁形状に残す。
【０２２５】
ここで、上記したように第３の被覆膜４２７をエッチングストッパーとして用いているので、ゲート電極４０３が露出することが無い。
【０２２６】
ただし、図示しているように完全にゲートスタックの側面に側壁形状に形成された第１の絶縁膜がゲートスタック上の第１の絶縁膜と分断される場合もあれば、分断されない場合もある。図示した場合は、コンタクト形成のための、フォトリソグラフィー工程のアライメントが下地と大きくずれた場合を示したものである。ただし、この限りではなく、アライメントずれがない場合でも、設計上目合わせずれの余裕を取らなくていいという点で有効な効果を示すものである。
【０２２７】
このように、一旦層間絶縁膜４２３のエッチングを第１の被覆膜４２１で止めて、次に第１の被覆膜４２１のエッチングを行い完全にコンタクト孔４２４をあける。こうすることによって、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを抑制し、コンタクト不良を抑制できる。
【０２２８】
次に、図７（ｅ）に示すように、コンタクト孔にコンタクト材料を埋め込みコンタクト４２５を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜上にてエッチングし配線パターンを形成する。
【０２２９】
以上の半導体記憶装置の製造方法により、２ビット（４値）の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、それにより短絡を避けるための目合わせずれマージンを考慮する必要がなくなる。したがって、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０２３０】
さらに、以上より、特別な工程を追加することなく、低コストで上記効果を奏する、半導体記憶装置を提供することができる。
【０２３１】
（第５の実施形態）
本発明の第５の実施形態の半導体記憶装置を図８，図９を用いて説明する。
【０２３２】
この第５の実施形態は、上記第２の実施形態に記載の工程および構造とほぼ同じであるが、特に異なる点は次の点である。
【０２３３】
つまり、素子と素子の間に素子分離領域５２８を有する点である。当実施形態により、各被覆膜が奏する効果のひとつである、コンタクト孔を空けるためのエッチングで素子分離領域を同時にエッチングしてしまい、その結果コンタクトが半導体基板５０１またはウエル領域等のソース／ドレイン拡散領域の下にあるソース／ドレイン拡散領域と逆導電型の領域と接続し短絡されてしまうという不良を防止するという効果を明確にすることができる。
【０２３４】
また、当実施形態の特徴点を他の実施形態にも適用することができる。そうした場合、他の実施形態が本来有する効果に加えて適用した特徴点（素子分離領域を有するという点）が持つ効果も奏することができる。
【０２３５】
以下に図８（ａ）〜（ｃ）および図９（ｄ）〜（ｆ）に従って、この第５の実施形態の半導体記憶装置の製造工程を順を追って説明して行く。
【０２３６】
まず、図８（ａ）に示すように、ｐ型の導電型を有し、素子分離領域５２８を有する半導体基板５０１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜５０２およびゲート電極５０３、つまりゲートスタック５０８を形成する。素子分離領域の形成方法以外は第２の実施形態記載の形成方法と同じ形成方法を用いれば良い。
【０２３７】
素子分離領域５２８は、既知の方法により形成する。素子分離領域は隣り合ったデバイス間において、リーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においてソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域の多くが酸化膜により構成されている場合について述べる。ただし、素子分離領域の多くを構成する材料は、酸化膜以外でも、層間絶縁膜のコンタクトエッチの際に同時にエッチングされるような材料を用いる場合であれば、本実施形態の効果を奏する。
【０２３８】
次に、図８（ｂ）に示すように、ゲートスタック５０８と半導体基板５０１および素子分離領域５２８の露出面にシリコン窒化膜からなる第１の被覆膜５２１を成膜する。その後、ソース／ドレイン拡散領域５１３を形成する。それぞれの形成方法は、第２の実施形態に記載と同じ半導体記憶装置の製造方法でよい。また、ソース／ドレイン拡散領域５１３形成後に、シリコン窒化膜からなる第１の被覆膜５２１を成膜しても良い。その場合は、窒化膜に注入ダメージが入らなくなり、膜質が良好であり、良好なメモリ特性を示す半導体記憶装置を提供できる。
【０２３９】
次に、図８（ｃ）に示すように、酸化膜からなる層間絶縁膜５２３を形成し、その後ソース／ドレイン拡散領域５１３と配線を接続するコンタクトを形成するためのコンタクト孔５２４を層間絶縁膜５２３に形成する。それぞれの工程は第２の実施形態に記載と同じ方法でよい。
【０２４０】
ただし、当実施形態による効果を明確に示すために、コンタクト孔の位置は素子分離領域５２８の上方に少なくとも１部がかかっている場合を示している。ただし、実際に当実施形態のようなコンタクト孔の位置に無くても効果を示す。つまり、従来技術に記載のメモリ素子の場合、設計の際に例えば素子分離領域とコンタクト孔の目合わせずれの余裕を持って設計せねばならず、素子の占有面積が大きくなっていたが、当実施形態の場合充分な目合わせずれ余裕を持たす必要がないので、素子の占有面積が小さくなり、１素子あたりの製造コストを削減できるのである。さらに詳細には、当実施形態の特徴的効果である上記効果は各被覆膜を有することにより発生するものであり、素子設計の際から発生するものであり、完成形状を考慮したところで効果の有無は計れない。
【０２４１】
また、ここで、従来のメモリ素子の場合、コンタクト孔をあけるエッチングを充分な目合わせずれを取らずに実施し、図示のようにコンタクト孔の位置が素子分離領域５２８上方にかかってしまった場合、窒化膜からなる第１の被覆膜５２１がなく、層間絶縁膜材料と素子分離領域の多くを占める材料がともに酸化膜であるため、コンタクトエッチにより素子分離領域がエッチングされてしまう。素子分離領域のエッチングされる深さはエッチングバラツキに関わるオーバーエッチング量によるが、ソース／ドレイン拡散領域５１３より深くエッチングされた場合は、後の工程のコンタクトの形成時に、そこの深くエッチングされた部分にコンタクトが形成される。よって、ソース／ドレイン拡散領域と基板がコンタクトを介して接続されることになり、短絡による不良が発生する。
【０２４２】
一方、窒化膜からなる第１の被覆膜５２１を形成した場合は、コンタクト孔を開けるエッチングを層間絶縁膜と材料の異なる第１の被覆膜で止めることができる。また、後の工程であるが、窒化膜からなる第１の被覆膜をコンタクト孔を完全に開口するためにエッチングする際に、第１の被覆膜のみエッチングし、素子分離領域をほぼエッチングしないことができる。よって、ソース／ドレイン拡散領域と半導体基板がコンタクトを介して接続されることによる不良を抑制することができ、歩留まりが良く製造コストが低い半導体記憶装置が提供される。
【０２４３】
また、近頃は短チャネル効果を抑制するために浅いソース／ドレイン拡散領域を形成する技術が盛んに用いられているので、益々短絡する危険性が高く、当被覆膜を用いたエッチング技術が非常に有効である。
【０２４４】
次に、図９（ｄ）に示すように、コンタクト孔の下部の第１の被覆膜５２１を等方性選択エッチングまたは異方性選択エッチングを用いて除去する。このように、一旦層間絶縁膜のエッチングを第１の被覆膜５２１で止めて、次に第１の被覆膜５２１のエッチングを行い完全にコンタクト孔をあける。こうすることによって、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制し、コンタクト不良を抑制できる。等方性選択エッチングは、ウエットエッチングを用いても良く、リモートプラズマによるドライの等方性エッチングを用いても良い。また、上記したように素子分離領域５２８のエッチングによるソース／ドレイン拡散領域と基板との短絡不良を抑制できる。
【０２４５】
ただし、図示しているように、完全にゲートスタックの片側側面の第１の被覆膜が除去され、ゲートスタックが露出する場合だけでなく、ゲートスタックの両側面の第１の被覆膜が残り、ゲートスタックが露出しない第４の実施形態にしめした場合もある。図示した場合は、コンタクト形成のための、フォトリソグラフィー工程のアライメントが下地と大きくずれた場合を示したものである。ただし、この第５の実施形態はこの限りではなく、アライメントずれがない場合でも、設計上目合わせずれの余裕を取らなくていいという点で有効な効果を示すものである。
【０２４６】
次に、図９（ｅ）に示すように、コンタクト孔の側面およびゲートスタック露出面にシリコン窒化膜からなる第２の被覆膜５２６の側壁を形成する。形成方法は、第２の実施形態に記載の半導体記憶装置の製造方法を用いれば良い。
【０２４７】
次に、図９（ｆ）に示すように、コンタクト孔にコンタクト材料を埋め込みコンタクト５２５を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜５２３上にてエッチングして配線パターンを形成する。
【０２４８】
以上の半導体記憶装置の製造方法により、２ビット（４値）の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、特徴的にはソース／ドレイン拡散層と半導体基板との短絡が抑制される。それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０２４９】
さらに、以上より、特別な工程を追加することなく、つまり特別なマスクを追加することなく、低コストで上記効果を奏する半導体記憶装置を提供することができる。
【０２５０】
（第６の実施形態）
本発明の第６の実施形態の半導体記憶装置を図１０，図１１を用いて説明する。
【０２５１】
本実施形態は、上記第５の実施形態に記載の工程とほぼ同じであるが、特に異なる点は次の点である。
【０２５２】
つまり、図１０（ｃ）に示すように、第１の被覆膜６２１（図１０（ｄ）に示す）を形成する前に、電荷保持機能を有したメモリ機能体６１１を形成しており、図１１（ｇ）に示すように、図２に記載した半導体記憶装置と素子分離領域を除いて、同じ形状の素子が形成される点である。
【０２５３】
この構造により、メモリ機能体を構成し、図１０（ｃ）に示すように、電荷を保持する機能を有するシリコン窒化膜６１７は第１の絶縁体６１２と側壁絶縁体６１６に挟まれており、保持された電荷の離散が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、シリコン窒化膜６１７が第１の絶縁体６１２と側壁絶縁体６１６で挟まれた構造とすることにより、書換え動作時に注入された電荷のゲート電極や他のノードへの離散が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。さらに、メモリ機能体６１１とゲートスタック６０８を第１の被覆膜６２１（図１０（ｄ）に示す）が覆っているため、ゲート電極６０３の不純物の空乏化の原因となる不純物外方拡散を抑制し、歩留まりが良くなる。さらに、複数のコンタクトに関する素子占有面積を小さくする機能を有し、コンタクト不良も抑制する。これら第１の被覆膜６２１に関する複数の機能は被覆膜を形成するのみで達成されるものであるため、工程の簡略化ができ、製造コストの低い半導体記憶装置を提供できる。
【０２５４】
ただし、当実施形態においては、素子分離領域を形成した場合を述べているが、素子分離領域を形成しない場合も有効であることは、言うまでも無い。その場合、当実施形態に記載の効果の内、素子分離に関する効果以外の効果を奏する。
【０２５５】
以下に、図１０（ａ）〜（ｄ）および図１１（ｅ）〜（ｇ）に従って、この第６の実施形態の半導体記憶装置の製造工程を順を追って説明して行く。
【０２５６】
まず、図１０（ａ）に示すように、ｐ型の導電型を有し、素子分離領域６２８を有する半導体基板６０１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜６０２およびゲート電極６０３、つまりゲートスタック６０８を形成する。素子分離領域の形成方法以外は、それぞれ第２の実施形態記載の形成方法と同じ形成方法を用いれば良い。
【０２５７】
素子分離領域６２８は、既知の方法により形成する。素子分離領域は隣り合ったデバイス間において、リーク電流が流れることを防止することができる。ところが、隣り合ったデバイス間においてソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しないものもある。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域の多くが酸化膜により構成されている場合について述べる。ただし、素子分離領域の多くを構成する材料は、酸化膜以外でも、層間絶縁膜のコンタクトエッチの際に同時にエッチングされる材料であれば、同様の効果を奏する。
【０２５８】
次に、図１０（ｂ）に示すように、ゲートスタック６０８、半導体基板６０１および素子分離領域６２８の露出面上に酸化膜からなる第１絶縁膜６０９を略均一に形成する。この第１絶縁膜６０９は、ここでは酸化膜を用いているが、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜６０２材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。酸化膜厚は１ｎｍから２０ｎｍ程度が良い。さらに、この絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。
【０２５９】
次に、窒化膜６１７を略均一に堆積する。ここでは、窒化膜を用いたが、窒化膜の代わりに、電子およびホール等の電荷を有する物質を保持することができる酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できる物質を有する構造をもつ材料等であり、電荷を保持、誘起できるような材料であれば良く、同様の効果を奏する。窒化膜厚は、例えば２ｎｍ〜１００ｎｍ程度であれば良い。
【０２６０】
さらに、酸化膜からなる第２絶縁膜６２９を略均一に形成する。第２絶縁膜はＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；高温酸化膜）等のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学的気相成長）を用いたステップカバレッジの良い膜を用いると良い。酸化膜を用いた場合、膜厚は５ｎｍ〜１００ｎｍ程度であれば良い。また、熱処理を用いて窒化膜表面を処理することにより第２絶縁膜を形成しても良い。その場合、上記ゲート絶縁膜６０２材料と同様に熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。酸化膜厚は１ｎｍから２０ｎｍ程度が良い。さらに、この絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。
【０２６１】
ここで第１絶縁膜６０９を形成することにより、電荷を保持する機能を有する窒化膜６１７は、半導体基板およびゲート電極に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が形成される。
【０２６２】
次に、図１０（ｃ）に示すように、第１の絶縁体６１２と窒化膜６１７および側壁絶縁体６１６からなるメモリ機能体６１１、並びに、ソース／ドレイン拡散領域６１３を形成する。ここで、ソース／ドレイン拡散領域６１３は、メモリ機能体６１１の形成前に形成しても良く、また、メモリ機能体６１１の形成後に形成しても良く、お互いに同様の効果を示す。ただし、メモリ機能体６１１を形成前にソース／ドレイン拡散領域６１３を形成した場合は注入保護膜を必要とせず、工程の簡略化が達成される。ここでは、メモリ機能体６１１形成後にソース／ドレイン拡散領域６１３を形成した場合を記載する。
【０２６３】
まず、第２絶縁膜６２９を異方性エッチングすることにより、ゲートスタック６０８の側壁に第１絶縁膜６０９および窒化膜６１７を介して側壁絶縁体６１６を形成する。該エッチングは第２絶縁膜６２９を選択的にエッチングでき、窒化膜６１７とのエッチング選択比の大きな条件で行うと良い。
【０２６４】
ただし、窒化膜の代わりとして導体もしくは半導体等の電気的に導電性を有する材料（導体等）６１４を用いた場合においても同様の効果を有す。ただし、その場合、メモリ機能体６１１形成後、左右のメモリ機能体６１１ａ，６１１ｂが導通すると２ビット動作ができなくなるので、左右のメモリ機能体６１１ａ，６１１ｂを電気的に絶縁する必要がある。そこで、図１２（ａ）の上面図に示すように、側壁絶縁体６１６の一部（除去領域）をエッチングにより除去する。除去方法は、既知のフォトリソグラフィー工程を用いて、除去領域以外の側壁絶縁体６１６をカバーするように、フォトレジストをパターニングする。
【０２６５】
その後、図１６（ｃ）に示すように、異方性エッチングまたは等方性エッチングを行い除去領域の側壁絶縁体６１６をエッチングする。当エッチングは、窒化膜６１７とのエッチング選択比の大きな条件で行うと良い。ただし、除去領域は素子分離領域上に存在することが望ましい。
【０２６６】
次に、側壁絶縁体６１６をエッチングマスクにして、窒化膜６１７を等方性または異方性エッチングすることにより、ゲートスタック６０８の側壁に第１絶縁膜６１２を介してＬ字型の窒化膜６１７を形成する。この場合、該エッチングは窒化膜６１７を選択的にエッチングでき、酸化膜からなる第１絶縁膜６０９および側壁絶縁体６１６とのエッチング選択比の大きな条件で行うと良い。
【０２６７】
ただし、窒化膜６１７の代わりとして材料（導体等）６１４を用いた場合、図１２（ａ）の上面図に示すように、前の工程で側壁絶縁体６１６の一部（除去領域）がエッチングにより除去されており、さらに、当工程のエッチングを等方性エッチングを用いて行うと、当工程により、側壁絶縁体６１６と共に材料（導体等）６１４の一部も除去され、図１２（ｂ）に示すような形状となる。
【０２６８】
よって、図１０（ｃ）に示すように、左右のメモリ機能体６１１を電気的に絶縁することができる。
【０２６９】
次に、第１絶縁膜６０９を異方性エッチングすることにより、ゲートスタック６０８の側壁に第１の絶縁体６１２を形成する。この場合、該エッチングは第１絶縁膜６０９を選択的にエッチングでき、窒化膜６１７とゲート電極６０３および半導体基板６０１のエッチング選択比の大きな条件で行うと良い。
【０２７０】
以上の様にしてゲートスタック６０８の側壁に第１の絶縁体６１２とＬ字型の窒化膜６１７および側壁絶縁体６１６からなるメモリ機能体６１１を形成する。
【０２７１】
次にソース／ドレイン拡散領域６１３を形成する。形成方法は第２の実施形態に記載と同じ方法でよい。ただし、第２の実施形態と異なり、第１の被覆膜６２１を通して半導体基板６０１に不純物を注入しソース／ドレイン拡散領域を形成するのではないため、注入エネルギーを調整し、第１の被覆膜６２１の膜厚が無い分浅く注入し、接合が第２の実施形態と同様に形成されるように注入を行うと良い。
【０２７２】
この際、図１２（ｃ）に示すようになっており、側壁絶縁体６１６および窒化膜６１７の一部（除去領域）がエッチングにより除去されているが、当工程は異方性エッチングを用いているため、窒化膜６１７に覆われていない部分の第１の絶縁体６１２の一部はエッチングされるが、一部は図１２（ｃ）のような状態でゲート電極６０３の周りに残存する。ここで、第１の絶縁体６１２の一部がゲート電極６０３の外周を覆うため、ソース／ドレイン拡散領域へのコンタクトまたはメモリ機能体と、ゲート電極またはゲート電極コンタクトとの間の短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０２７３】
ただし、第１の絶縁体６１２および側壁絶縁体６１６がともに酸化膜というような同じ材料で形成されている場合があり、その場合は大きなエッチング選択比を得ることができない。そこでこの場合は、第１絶縁膜をエッチングする際の側壁絶縁体のエッチング量を考慮し、側壁絶縁体形成の際のエッチング量をその分適宜減らしておくことが必要である。
【０２７４】
また、図１０（ｂ）の構造から図１０（ｃ）の構造まで、１工程で進めてもよい。つまり、第１絶縁膜６０９と第２絶縁膜６２９および窒化膜６１７をともに選択的にエッチングでき、ゲート電極６０３材料、および、半導体基板６０１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常３工程必要なところを１工程で進めることができるため、工程数を減少させることができ、製造コストを削減できる。
【０２７５】
ただし、その場合、窒化膜６１７の代わりに導体もしくは半導体等の電気的に導電性を有する材料（導体等）６１４を用いた場合、図１２（ｃ）に示すように、左右のメモリ機能体６１１（図１０（ｃ）に示す）を電気的に絶縁する必要がある。そこで、上記方法にてメモリ機能体をゲートスタック６０８全周囲に形成した後に、図１２（ｃ）に示すように、側壁絶縁体６１６の一部（除去領域）をエッチングにより除去する。除去方法は、既知のフォトリソグラフィー工程を用いて、除去領域以外の側壁絶縁体６１６をカバーするように、フォトレジストをパターニングする。その後、等方性エッチングを行い側壁絶縁体６１６の露出部である除去領域を除去する。該エッチングは側壁絶縁体６１６を選択的にエッチングでき、材料（導体等）６１４とのエッチング選択比の大きな条件で行うと良い。
【０２７６】
さらに、材料（導体等）６１４の一部（除去領域）をエッチングにより除去する。除去方法は、先ほど形成したフォトレジストか、側壁絶縁体６１６をエッチング保護膜として用いて、除去領域以外の材料（導体等）６１４をカバーした状態で、異方性エッチングまたは等方性エッチングを行い露出部である除去領域を除去する。該エッチングは材料（導体等）６１４を選択的にエッチングでき、第１の絶縁体６１２とのエッチング選択比の大きな条件で行うと良い。
【０２７７】
当工程において第１の絶縁体の部分は、ゲート電極の外周を覆うように残るため、ソース／ドレイン拡散領域へのコンタクトまたはメモリ機能体と、ゲート電極またはゲート電極コンタクトとの間の短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０２７８】
また、図１２（ｄ）に示すように、ゲート電極６０３を囲むように形成されたメモリ機能体６１１ａ，６１１ｂの除去領域を１度にエッチングしてしまってもよい。つまり、既知のフォトリソグラフィー工程を用いて、除去領域以外のメモリ機能体をカバーするように、フォトレジストをパターニングする。その後、第１絶縁膜６０９と第２絶縁膜６２９および窒化膜６１７をともに選択的にエッチングでき、ゲート電極６０３材料、および、半導体基板６０１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常３工程必要なところを１工程で進めることができるため、工程数を減少させることができ、製造コストを削減できる。
【０２７９】
次に、ゲート電極６０３とメモリ機能体６１１をマスクとして、ソース／ドレイン注入を行い、既存の活性化の熱処理を行うことにより、ソース／ドレイン拡散領域６１３を自己整合的に形成する。
【０２８０】
以上の工程でメモリ機能体が形成できた。このメモリ機能体を用いた半導体記憶装置は以下の効果を有する。
【０２８１】
メモリ機能体に電荷を保持した場合に、チャネル領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶装置が形成される。
【０２８２】
また、ゲート絶縁膜２とメモリ機能体６１１とを分離して配置させることにより、それぞれ異なったスケーリングを行うことができ、短チャネル効果を抑制してメモリ効果の良好な半導体記憶装置を提供できる。
【０２８３】
また、メモリ機能体における窒化膜６１７は、半導体基板６０１およびゲート電極６０３に絶縁膜を介して接しているため、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が形成される。
【０２８４】
また、メモリ機能体として導電体や半導体を用いた場合、ゲート電極に正電位を印加すると、メモリ機能体内で分極し、ゲート電極の側壁部付近に電子が誘起され、チャネル領域近傍の電子が減少する。それによって、半導体基板もしくはソース／ドレイン拡散領域からの電子の注入を促進させることができ、書込みのスピードが早く信頼性の高い半導体記憶装置が形成できる。
【０２８５】
次に、図１０（ｄ）に示すように、ゲートスタック６０８とメモリ機能体６１１、半導体基板６０１および素子分離領域６２８の露出面にシリコン窒化膜からなる第１の被覆膜６２１を成膜する。この第１の被覆膜６２１の形成方法は、第２の実施形態に記載の半導体記憶装置の製造方法と同じ方法でよい。
【０２８６】
次に、図１１（ｅ）に示すように、酸化膜からなる層間絶縁膜６２３を形成し、その後ソース／ドレイン拡散領域６１３と配線を接続するコンタクトを形成するためのコンタクト孔６２４を層間絶縁膜６２３に形成する。それぞれの工程は、第２の実施形態に記載の半導体記憶装置の製造方法と同じ方法でよい。
【０２８７】
ここで、図には、当実施形態による効果を明確に示すために、コンタクト孔の位置は素子分離領域６２８の上方に少なくとも１部がかかっている場合を示している。しかし、実際に当実施形態のようなコンタクト孔の位置に無くても効果を示す。つまり、従来のメモリ素子の場合、設計の際に例えば素子分離領域とコンタクト孔の目合わせずれの余裕を持って設計せねばならず、素子の占有面積が大きくなっていないが、当実施形態の場合充分な目合わせずれ余裕を持たす必要がないので、素子の占有面積が小さくなり、１素子あたりの製造コストを削減できるのである。さらに詳細には、当実施形態の特徴的効果である上記効果は各被覆膜を有することにより発生するものであり、素子設計の際から発生するものであり、完成形状による機能的効果ではない。
【０２８８】
また、ここで、従来のメモリ素子の場合、コンタクト孔をあけるエッチングを充分な目合わせずれを取らずに実施し、図示のようにコンタクト孔の位置が素子分離領域６２８上方にかかってしまった場合、窒化膜からなる第１の被覆膜６２１がなく、層間絶縁膜材料と素子分離領域の多くを占める材料がともに酸化膜であるため、コンタクトエッチにより素子分離領域がエッチングされてしまう。素子分離領域のエッチングされる深さは、エッチングバラツキに関わるオーバーエッチング量によるが、ソース／ドレイン拡散領域６１３より深くエッチングされた場合は、後の工程のコンタクトの形成時に、そこの深くエッチングされた部分にコンタクトが形成される。よって、ソース／ドレイン拡散領域と半導体基板がコンタクトを介して接続されることになり、短絡による不良が発生する。
【０２８９】
一方、窒化膜からなる第１の被覆膜６２１を形成した場合は、コンタクト孔を開けるエッチングを層間絶縁膜６２３と材料の異なる第１の被覆膜６２１で止めることができる。また、後の工程であるが、窒化膜からなる第１の被覆膜６２１をコンタクト孔を完全に開口するためにエッチングする際に、第１の被覆膜６２１のみエッチングし、素子分離領域６２８をほぼエッチングしないことができる。よって、ソース／ドレイン拡散領域６１３と半導体基板６０１がコンタクトを介して接続されることによる不良を抑制することができ、歩留まりが良く製造コストが低い半導体記憶装置が提供される。
【０２９０】
また、近頃は短チャネル効果を抑制するために浅いソース／ドレイン拡散領域を形成する技術が盛んに用いられているので、益々短絡する危険性が高く、当第１の被覆膜６２１を用いたエッチング技術が非常に有効である。
【０２９１】
次に、図１１（ｆ）に示すように、コンタクト孔の下の第１の被覆膜６２１を異方性選択エッチングを用いて除去する。エッチング方法は、第３の実施形態に記載の方法と同じでよい。
【０２９２】
このように、一旦層間絶縁膜６２３のエッチングを第１の被覆膜６２１で止めて、次に第１の被覆膜６２１のエッチングを行い完全にコンタクト孔をあける。こうすることによって、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と基板との短絡を防ぎ、半導体基板表面の荒れを簡単に抑制し、コンタクト不良を抑制できる。また、上記素子分離領域６２８は、エッチングによるソース／ドレイン拡散領域と基板との短絡不良をも抑制できる。
【０２９３】
次に、図１１（ｇ）に示すように、コンタクト孔の側面およびゲートスタック露出面にシリコン窒化膜からなる第２の被覆膜６２６の側壁を形成する。そして、コンタクト孔にコンタクト材料を埋め込みコンタクト６２５を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜６２３上にてエッチングし配線パターンを形成する。
【０２９４】
以上の製造方法により、２ビット（４値）の半導体記憶装置を形成できることはもとより、半導体基板を深くエッチングすることに起因するソース／ドレイン拡散領域と基板との短絡を防ぎ、さらに半導体基板表面荒れを抑制することによって、ソース／ドレイン拡散領域と上部配線とのコンタクト不良を抑制し、さらに、ソース／ドレイン拡散領域へのコンタクトとゲート電極との短絡を防止し、特徴的にはソース／ドレイン拡散層と半導体基板との短絡が抑制される。それにより短絡等を避けるための目合わせずれマージンを考慮する必要ないので、大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０２９５】
さらに、以上の機能効果を奏するための形成方法は複雑な工程を追加することなく実施できるので、低コストで上記効果を奏する半導体記憶装置を提供することができる。
【０２９６】
さらに、上記メモリ機能体の構造によって、保持特性が良好で、より高速な動作が可能な半導体記憶装置が提供できる。
【０２９７】
（第７の実施形態）
本発明の第７の実施形態の半導体記憶装置を図１３を用いて説明する。この第７の実施形態の半導体記憶装置は、上記第６の実施形態におけるメモリ機能体の構成の形態を示すものである。第６の実施形態の効果に加えて下記する効果を有するものである。
【０２９８】
また、第１の被覆膜は、第１から第６の実施形態と異なり、必ずしも絶縁膜である必要は無い、なぜなら図１３（ａ）〜（ｅ）においては完全にメモリ機能体の外郭が絶縁体に覆われており蓄積電荷の離散が抑制されるため、メモリ機能体とコンタクトの短絡を防止するために第１の被覆膜を絶縁体にする必要はなく、層間絶縁膜または素子分離領域の材料の選択比が取れるものであれば良く、同様の効果を示すものである。
【０２９９】
ここで、メモリ機能体およびその各部の名称を以下のように定義する。
【０３００】
図１３に示すように、メモリ機能体は電荷を保持できる部分である電荷保持部と電荷の散逸を防止する部分である散逸防止絶縁体とからなり、電荷保持部はここではシリコンドット７１０またはポリシリコン７１５の少なくとも一方であり、散逸防止絶縁体は第１の絶縁体７１２または側壁絶縁体７１６の少なくとも一方からなるものとする。
【０３０１】
つまり、図１３（ａ）〜（ｄ）に示すように、電荷保持部がシリコンドット７１０であり、散逸防止絶縁体が第１の絶縁体７１２および側壁絶縁体７１６からなるものと、図１３（ｅ）〜（ｇ）に示すように、電荷保持部がポリシリコン７１５であり、散逸防止絶縁体が第１の絶縁体７１２および側壁絶縁体７１６からなるものと、図１３（ｈ）に示すように、電荷保持部がシリコンドット７１０およびポリシリコン７１５であり、散逸防止絶縁体が第１の絶縁体７１２および側壁絶縁体７１６からなるものと、図１３（ｉ）および図１３（ｊ）に示すように、電荷保持部がポリシリコン７１５であり、散逸防止絶縁体が第１の絶縁体７１２のみからなるものがある。
【０３０２】
図１３（ａ）に示すメモリ機能体は、第１の絶縁体７１２の側壁部に、１層のシリコンドットが含まれた側壁絶縁体７１６が形成されたものである。
【０３０３】
作製方法は、第１の絶縁体７１２形成後、シリコンドットを形成し、その後堆積絶縁膜を堆積して、エッチングバック工程および残渣除去工程を行い、図示の構造を作製する。それぞれの工程の詳細を以下に示す。
【０３０４】
まず、シリコンドットの形成方法について示す。ＣＶＤ法で、ジシランを原料ガスとして、１Ｔｏｒｒの圧力のもとで基板温度７００℃でシリコンドット７１０を２分間成長させる。このときシリコンドットの大きさは５ｎｍ程度である。ただし、このときのシリコンドットの大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。ここで、ＣＶＤにおける原料ガス、圧力、基板温度、成長時間等のそれぞれの条件を適宜変更、調整することにより、シリコンドットの大きさ、密度等の形態を最適化し形成することが可能となる。
【０３０５】
また、次工程の酸化によりドット径が小さくなることを考慮し、適宜大きめに形成しておくことにより、最適な形状のシリコンドットを形成することができる。
【０３０６】
さらに、図示はしていないが、シリコンドット７１０形成後、該シリコンドット７１０表面を酸化することが望ましい。当酸化工程は熱酸化を用いるとよい。この際、シリコンドットの大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドットの大きさバラツキが抑えられる。また、該シリコンドット表面酸化膜は電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜であれば良い。例えば、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いてもよい。最終形状におけるシリコンドット７１０と半導体基板（図示せず）、および、シリコンドット７１０とゲート電極の間に位置する絶縁膜の膜厚は、第１の絶縁体７１２を含んで等価酸化膜厚で１ｎｍから２０ｎｍ程度が良い。より好ましくは、シリコンドットの大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には等価酸化膜厚で１ｎｍ〜１０ｎｍ程度であることが望ましい。このように、シリコンドットを酸化して小さくする場合、シリコンドットの形成時に大きさの減少分を考慮して、大きめに形成しておく必要があることは、言うまでもない。さらに、該絶縁膜をトンネル電流が流れる程度に薄く形成し、２重トンネル接合を用いたクーロンブロッケード効果によって電荷を保持する場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な酸化膜厚は、１ｎｍ〜３ｎｍ程度が良い。また、シリコンドットの高さが揃わず凸凹に堆積されても良い。
【０３０７】
次に、ＣＶＤ法を用いた堆積絶縁膜の形成方法は、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；高温酸化膜）やＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；減圧気相成長法）を用いたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は２０ｎｍ〜１００ｎｍ程度であれば良い。なお、堆積絶縁膜は、このあとの工程においてサイドウォールスペーサ形状にエッチングバックされ、ソース／ドレイン拡散領域を形成する不純物注入の際の注入マスクとして働く。つまり、ソース／ドレイン拡散領域の形状、特にゲート電極端とのオフセット幅を規定する重要な要素となるので、堆積絶縁膜厚を適宜調整変更することにより、ソース／ドレイン拡散領域を最適な形状に形成し、最適なオフセット幅を得ることが可能となる。
【０３０８】
次に、堆積絶縁膜およびシリコンドット７１０を異方性エッチングすることにより、ゲートスタックの側壁にサイドウォールスペーサ形状のシリコンドット７１０を含んだメモリ機能体を形成する。この際、第１の絶縁体７１２と堆積絶縁膜の材料として異なる材料を選ぶことにより、これらの膜の間の選択比を上げることができ、当工程を効率よく簡単に実施することが可能となる。例えば、第１の絶縁体７１２の材料としては窒化膜を、堆積絶縁膜の材料としては酸化膜を用いると良い。
【０３０９】
ただし、半導体基板は通常シリコン基板を用いている場合が多く、その場合、ドットの材料としてシリコンを用いているため、シリコンドットをエッチングできず、エッチング残渣が出る場合がある、この場合は、異方性エッチング後にフッ酸等を用いたウエットエッチングを用いて残っている絶縁膜を等方性エッチングすることにより、シリコン残渣をリフトオフすると良い。さらに、残渣が残る場合は、この残渣の表面または全体が酸化されるように、酸化を行い、その後フッ酸等を用いたウエットエッチングを用いて残渣を除去するとよい。
【０３１０】
このように、シリコンドットで電荷を保持する構造を用いたことにより、メモリの保持特性を劣化させる絶縁膜のリークが発生した場合でも、保持されたすべての電荷がリークせず、絶縁膜リーク部近傍のシリコンドットに保持されていた電荷がリークするのみに留まる。よって、保持特性が良い半導体記憶装置が提供される。
【０３１１】
さらに、シリコンドット表面を酸化することにより、シリコンドットの大きさバラツキが抑制でき、電気特性のバラツキが少ない半導体記憶装置が提供される。
【０３１２】
次に、図１３（ｂ）に示すメモリ機能体は、第１の絶縁体７１２の側壁部に、２層のシリコンドット７１０が含まれた側壁絶縁体７１６が形成されたものである。
【０３１３】
作製方法は、第１の絶縁体７１２形成後、上記図１３（ａ）に記載の方法でシリコンドット７１０を形成し、シリコンドット表面を酸化する。その後、さらに同様の方法でシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程は上記図１３（ａ）に記載の方法を用いると良い。
【０３１４】
この構造により、シリコンドットが縦方向に２重以上の多重ドットを構成するため１重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶装置が形成できる。
【０３１５】
次に、図１３（ｃ）に示すメモリ機能体は、第１の絶縁体７１２の側壁部に、３層のシリコンドット７１０が含まれた側壁絶縁体７１６が形成されたものである。
【０３１６】
作製方法は、第１の絶縁体７１２の形成後、上記図１３（ａ）に記載の方法でシリコンドット７１０を形成し、シリコンドット表面を酸化する。さらに、シリコンドット７１０を形成し、シリコンドット表面を酸化する。その後、さらにシリコンドットを形成し、その後堆積絶縁膜を堆積しエッチングバック工程および、残渣除去工程を行い、図示の構造を作製する。それぞれの工程は上記図１３（ａ）に記載の方法を用いると良い。
【０３１７】
この構造により、シリコンドットが縦方向に３重以上の多重ドットを構成するため１重および２重ドットと比較して、メモリ保持性能が飛躍的に向上する。さらに、１重および２重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した半導体記憶装置が形成できる。
【０３１８】
図１３（ｄ）に示すのは、第１の絶縁体７１２の側壁部に、側壁絶縁体７１６内を充分に満たすだけの膜厚まで、シリコンドット７１０を積層した側壁絶縁体７１６が形成されたものである。
【０３１９】
作製方法は、上記図１３（ａ）〜（ｃ）に対して、上記シリコンドット形成および酸化という工程をさらに適宜複数回繰り返すとよい。１重、２重および３重ドットの場合と比較して、メモリ保持性能が飛躍的に向上する。さらに、１重、２重および３重ドットと比較して、メモリ機能膜中のシリコンドット数が増加するため、保持電荷数が増加する。よって、書込みと消去のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きく、信頼性の向上した不揮発性メモリが形成できる。
【０３２０】
図１３（ｅ）に示すのは、第１の絶縁体７１２の側壁部に、電荷注入部付近に微小なサイドウォール形状のポリシリコン７１５が含まれた側壁絶縁体７１６が形成されたものである。
【０３２１】
作製方法は、第１の絶縁体７１２形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、エッチングバックすることにより、図示のようにメモリ機能体の角部の電荷が注入する部分に限定して形成する。その後、堆積絶縁膜を堆積しエッチングバック工程を行い、図示の構造を作製する。
【０３２２】
この構造により、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらずに電荷を保持するメモリ機能体の体積を小さくすることにより、単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。さらに、側壁絶縁体７１６がポリシリコン７１５を覆っていることによって、ゲート電極やソース／ドレイン拡散領域へのコンタクト工程の際に、ポリシリコン７１５とコンタクトが短絡するのを防止できる。ここで、層間絶縁膜と側壁絶縁体は、例えばそれぞれ酸化膜と窒化膜といったように、違う材料を使っていることが重要である。よって、設計コンタクトマージンが小さくて良いので微細化される。よって、コストが抑えられた半導体記憶装置が提供される。
【０３２３】
図１３（ｆ）に示すのは、第１の絶縁体７１２の側壁部に電荷注入部付近に幅が狭いサイドウォール形状のポリシリコン７１５が含まれた側壁絶縁体７１６が形成されたものである。
【０３２４】
形成方法は、上記図１３（ｅ）に記載の方法と同じで良く、ポリシリコンの堆積膜厚およびエッチング量を調整することにより形成できる。また、効果も図１３（ｅ）と同様である。
【０３２５】
図１３（ｇ）に示すものは、第１の絶縁体７１２の側壁部にポリシリコン７１５を形成し、その側壁部に側壁絶縁体７１６を形成したメモリ機能体である。
【０３２６】
形成方法は、第１の絶縁体７１２を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、続けて堆積絶縁膜を堆積する。その後、ポリシリコンおよび堆積絶縁膜をエッチングし、図示の構造を形成する。この構造により、上記図１３（ｅ）と同様の効果を奏することができる。
【０３２７】
図１３（ｈ）に示すのは、第１の絶縁体７１２の側壁部に、ポリシリコン７１５を形成し、その側壁部に複数のシリコンドット７１０を含んだ側壁絶縁体７１６を形成したメモリ機能体である。
【０３２８】
形成方法は、第１の絶縁体７１２を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、表面を酸化後、シリコンドットを形成し、続けて堆積絶縁膜を堆積する。当構造は、上記図１３（ａ）と図１３（ｇ）の工程を用いて形成すると良い。この構造により、半導体基板と複数の微粒子の間に、半導体または導体膜が存在するように形成することにより、微粒子の位置や大きさのバラツキが電界効果トランジスタのしきい値電圧に与える影響を抑制することができる。よって、誤読み出しの抑制された半導体記憶装置を提供できる。また、シリコンドットの形成工程は図１３（ａ）の代わりに図１３（ｂ）から図１３（ｄ）に記載の構造つまり多層構造のシリコンドットを用いてもそれぞれの効果を追加したメモリ機能体が形成できる。
【０３２９】
また、次の様な工程を用いることもできる。
【０３３０】
第１の絶縁体７１２を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、表面を酸化する。その後、ポリシリコンを堆積した条件と同じ条件のプロセスを実施する。当初のポリシリコン堆積時と、今回の工程時の下地酸化膜のラフネスの違いによって、今回の工程では、シリコンドットが形成される。そのようなシリコンドット形成を行う場合は、シリコンドットが小さすぎるとクーロンブロッケード効果が大きすぎるため、電荷の注入が困難になり、さらに、大きすぎると膜状になってしまうため、差異的な膜厚は１ｎｍから２０ｎｍ程度である。典型的な例としては上記ポリシリコン膜同様、６２０℃のＳｉＨ４雰囲気中で減圧化学的気相成長法（ＬＰＣＶＤ法）により５ｎｍのポリシリコン膜およびシリコンドットを形成できる。
【０３３１】
図１３（ｉ）に示すのは、第１の絶縁体７１２の側壁部に、ポリシリコン７１５を形成したメモリ機能体である。形成方法は、第１の絶縁体７１２を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、異方性エッチングすることにより、サイドウォールスペーサ形状のメモリ機能体を形成する。当構造は、ポリシリコン領域が大きく、多くの電荷量を保持することができるので、容易に多値化が可能となる。さらに、構造が簡単なため、製造が容易であり、製造コストが削減できる。
【０３３２】
図１３（ｊ）に示すのは、第１の絶縁体７１２の側壁部に、図１３（ｉ）に比較して、電荷注入部付近にポリシリコンを縮小した構造を有するメモリ機能体である。形成方法は、第１の絶縁体７１２を形成後、ポリシリコンをＬＰＣＶＤ等のステップカバレッジの良い方法で堆積し、異方性選択エッチングする。その後、さらにウエットエッチング等の等方性選択エッチングを行うことにより形成することができる。この構造により、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなり、誤消去を防止できる。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体の体積が減少するので単位体積当たりの電荷の量を増加させることができるので、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。
【０３３３】
また、図１３（ｅ）〜（ｊ）の構造によれば、第１の絶縁体７１２により、ポリシリコンに蓄積された電荷の散逸を抑制することができる。よって、保持特性の良い、信頼性の高い半導体記憶装置を提供できる。
【０３３４】
上記図１３（ｅ）  〜（ｊ）に記載のメモリ機能体は、左右のメモリ機能体の短絡を防止するための、図１２に示すようにゲート電極のまわりこみ部の除去が必要である。
【０３３５】
また、上記図１３（ｅ）〜（ｊ）のメモリ機能体のポリシリコンは、電荷を保持できる機能を有するならば、ポリシリコンで無くても上記同様の効果を奏する。例えば、シリコン窒化膜や導電体やＰＺＴ、ＰＬＺＴ等の強誘電体等でも良い。
【０３３６】
ただし、ポリシリコンを用いているため、電荷注入量を制御することができ、それによる多値化が可能となり、１ビット当たりの製造コストが削減できる。さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、製造コストが削減できる。
【０３３７】
また、ポリシリコンの代わりにシリコン窒化膜を用いた場合、電荷保持部の電荷をトラップする準位を１×１０１２ｃｍ−２程度含有することができるため、大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、製造コストが低くなる。
【０３３８】
（第８の実施形態）
本発明の第８の実施形態の半導体記憶装置を図１４を用いて説明する。この第８の実施形態は、上記第６の実施形態に示した各種メモリ機能体を側壁に形成した半導体記憶装置と同様の構造の半導体記憶装置を形成し、それを上記第２から第４の実施形態に適用した実施形態である。つまり、第６の実施形態は第５の実施形態の半導体記憶装置を変更しただけであり、第６の実施形態に記載の形成方法でメモリ機能体を形成する工程が加わるだけであり、その他の半導体記憶装置の製造方法は第５の実施形態に示す半導体記憶装置の製造方法を適用すればよい。同様に第２から第４の実施形態についても、メモリ機能体を形成する工程を加えるだけで本実施形態の構造を形成することができ、それぞれ第２から第４の実施形態に記載の効果を加えた効果を奏することができる。
【０３３９】
図１４（ａ）〜（ｃ）について、それぞれ詳しく説明する。なお、図１４（ａ）〜（ｃ）において、８０１は半導体基板、８０２はゲート絶縁膜、８０３はゲート電極、８０８はゲートスタック、８１１はメモリ機能体、８１３はソース／ドレイン拡散領域、８２１は第１の被覆膜、８２５はコンタクト、８２６は第２の被覆膜である。
【０３４０】
図１４（ａ）の構造は第２の実施形態に記載の工程とほぼ同じであるが、特に異なる点は次の点である。
【０３４１】
つまり、第２の実施形態の図３（ｂ）に示す第１の被覆膜８２１を形成する前に、電荷保持機能を有したメモリ機能体８１１を形成しており、第６の実施形態に記載した半導体記憶装置と同じ形状の装置が形成される点である。ここでメモリ機能体８１１は、第６および第７の実施形態に記載した構造および形成方法のメモリ機能体を用いれば良い。
【０３４２】
この構造により、第３の実施形態に記載の効果を有することはもとより、第６もしくは第７の実施形態に記載のメモリ機能体に関する効果を有することもできる。
【０３４３】
この半導体記憶装置の製造方法は次の様なものである。
【０３４４】
まず、第６および第７の実施形態に記載の方法を用いて、図１０（ｃ）に示す構造を形成する。このとき、メモリ機能体８１１は、図１０（ｃ）に示すものに限らず、図１３（ａ）〜（ｊ）に記載のメモリ機能体としても良く、それにより第７の実施形態に記載の効果を有することができる。
【０３４５】
その後は、第２の実施形態の図３（ｂ）以降に記載の工程と同様の工程を用いて図１４（ａ）に記載の半導体記憶装置を形成することができる。ところで、この第８の実施形態の場合は第２の実施形態と異なり、メモリ機能体が形成されているため、設計上のマージンを小さくすることができる。つまり、図１３（ａ）〜（ｆ）に記載のメモリ機能体においては、電荷を保持する部分であるシリコンドット７１０およびポリシリコン７１５は側壁絶縁体７１６に覆われており、コンタクトとメモリ機能体が接触しても、短絡は発生しない。よって、図１３（ａ）〜（ｆ）に記載のメモリ機能体においては、コンタクトがゲート電極と短絡しないようなマージンさえ設けておけばよく、その結果微細化が容易になる。
【０３４６】
次に、図１４（ｂ）の構造も先程同様、第１の被覆膜８２１を形成する前に、電荷保持機能を有したメモリ機能体８１１を形成し、第６の実施形態に記載した半導体記憶装置と同じ形状の装置が形成される。ただし、第１の被覆膜形成以降の工程が第３の実施形態に記載の工程を用いる点が図１４（ａ）と異なる。
【０３４７】
この半導体記憶装置の製造方法は次の様なものである。
【０３４８】
まず、第６および第７の実施形態に記載の方法を用いて、第６の実施形態の図１０（ｃ）に示す構造を形成する。このとき、メモリ機能体８１１は、図１０（ｃ）に記載のものに限らず、図１３（ａ）〜（ｊ）に記載のメモリ機能体としても良く、それにより第７の実施形態に記載の効果を有することができる。
【０３４９】
その後は、第３の実施形態の図５（ａ）以降に記載の工程と同様の工程を用いて、図１４（ｂ）に記載の半導体記憶装置を形成することができる。ところで、本実施形態の場合は第３の実施形態と異なり、メモリ機能体が形成されているため、設計上のマージンを小さくすることができる。つまり、図１３（ａ）〜（ｆ）に記載のメモリ機能体においては、電荷を保持する部分であるシリコンドット７１０およびポリシリコン７１５は側壁絶縁体７１６に覆われており、コンタクトとメモリ機能体が接触しても、短絡は発生しない。さらに、メモリ機能体の電荷を保持する部分が窒化膜等のように物質内のトラップに電荷を保持するような物質でできている場合は、コンタクトと窒化膜等が短絡しても、蓄積電荷か全て放出されるわけでないので、コンタクトとメモリ機能体が接触しても、短絡は発生しない。
【０３５０】
よって、図１３（ａ）〜（ｆ）に記載のメモリ機能体および電荷保持部が窒化膜等でできているメモリ機能体においては、コンタクトがゲート電極と短絡しないようなマージンさえ設けておけばよく、その結果微細化が容易になる。
【０３５１】
次に、図１４（ｃ）について、それぞれ詳しく説明する。
【０３５２】
図１４（ｃ）の構造は、ゲート電極８０３の上部に予め第３の被覆膜８２７を形成している点で上記図１４（ａ），（ｂ）と異なるものである。それによる効果として、図１４（ｃ）の構造では、ゲート電極８０３上にコンタクトがかかっていても、ゲート電極８０３と短絡することが無く、設計上のマージンは最も小さくて済むものであり、最も微細化が容易にできるものである。その点では、第４の実施形態に示した構造と全く同様な効果を有するものである。
【０３５３】
つまり、コンタクトとコンタクトの短絡の問題がない限りは、図１４（ｃ）に示すようにコンタクト８２５がソース／ドレイン拡散領域８１３と電気的接続を保てる範囲でずれを許容することができる。ただし、メモリ機能体がコンタクトと接してもよい図１３（ａ）〜（ｊ）に示すメモリ機能体と、メモリ機能体の電荷を保持する部分が窒化膜等のように物質内のトラップに電荷を保持するような物質でできている場合に限る。
【０３５４】
よって、図１３（ａ）〜（ｆ）に示すメモリ機能体および電荷保持部が窒化膜等でできているメモリ機能体８１１においては、コンタクト８２５がソース／ドレイン拡散領域８１３と電気的接続さえとれていればよく、その結果微細化が容易になる。
【０３５５】
（第９の実施形態）
本発明の第９の実施形態の半導体記憶装置を図１５を用いて説明する。
【０３５６】
この第９の実施形態は、第１の実施形態の図２または第６の実施形態の図１１，図１２のゲート電極の側方にメモリ機能体を有する構造の半導体記憶装置の構成の態様を示すものである。つまり、第１の実施形態の図２および第３の実施形態の被覆膜に覆われた部分であるゲートスタックおよびその両側にあるメモリ機能体および半導体基板等からなる半導体記憶装置の実施の形態を示すものである。
【０３５７】
この第９の実施形態から後述する第１５の実施形態まで、メモリ機能体の構成等について詳細に説明をしているため、特に被覆膜等の構造および効果については、説明をせず、図示もしていないが、被覆膜等のこれらの実施形態において特に言及していない構造は上記の実施形態に従うものであり、その点を斟酌して考えるべきである。
【０３５８】
この第９の実施形態の半導体記憶装置は、第１の実施形態の図２または第６の実施形態の図１１，図１２に示す半導体記憶装置の効果に加えて、次の効果を有するものである。
【０３５９】
この第９の実施形態の半導体記憶装置は、図１５に示すように、メモリ機能体９６１，９６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、図１０に示すように、ＯＮＯ構造を有している。すなわち、第１の絶縁体の一例としてのシリコン酸化膜９４１と側壁絶縁体の一例としてのシリコン酸化膜９４３との間に電荷保持部の一例としてのシリコン窒化膜９４２が挟まれ、メモリ機能体９６１，９６２を構成している。ここで、シリコン窒化膜は、電荷を保持する機能を有する電荷保持部の役割を果たす。また、シリコン酸化膜９４１，９４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する散逸防止絶縁体の役割を果たす。
【０３６０】
また、メモリ機能体９６１，９６２における電荷を保持する領域（シリコン窒化膜９４２）は、ソース／ドレイン拡散領域９１２，９１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域９１２，９１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜９４２）の少なくとも一部が存在することを意味する。なお、９１１は半導体基板、９１４はゲート絶縁膜、９１７はゲート電極、９７１は（ゲート電極と拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜９１４下であって半導体基板９１１最表面部はチャネル領域となる。
【０３６１】
メモリ機能体９６１，９６２における電荷を保持する領域のシリコン窒化膜９４２と拡散領域９１２，９１３とがオーバーラップすることによる効果を説明する。
【０３６２】
図１６は、図１５の右側のメモリ機能体９６２周辺部の拡大図である。Ｗ１はゲート電極９１７と拡散領域９１３との間のオフセット領域９７１のオフセット量を示す。また、Ｗ２はゲート電極９１７のゲート長方向の切断面におけるメモリ機能体９６２の幅を示しているが、メモリ機能体９６２のうちシリコン窒化膜９４２のゲート電極９１７と離れた側の端が、ゲート電極９１７から離れた側のメモリ機能体９６２の端と一致しているため、メモリ機能体９６２の幅をＷ２として定義した。Ｗ２−Ｗ１が、メモリ機能体９６２と拡散領域９１３とのオーバーラップ量である。メモリ機能体９６２と拡散領域９１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、メモリ機能体９６２のうちシリコン窒化膜９４２で構成されたメモリ機能体９６２が、拡散領域９１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０３６３】
なお、図１７に示すように、メモリ機能体９６２ａのうちシリコン窒化膜９４２ａのゲート電極９１７と離れた側の端が、ゲート電極９１７から離れた側のメモリ機能体９６２ａの端と一致していない場合は、Ｗ２をゲート電極９１７の端からシリコン窒化膜９４２ａのゲート電極と遠い側の端までと定義すればよい。なお、図１７において、９１１ａは半導体基板、９１３ａはソース／ドレイン拡散領域、９１４ａはゲート絶縁膜、９４３ａはシリコン酸化膜、９７１ａはオフセット領域である。
【０３６４】
図１８は、図１６の半導体記憶装置の構造において、メモリ機能体９６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体９６２を消去状態（ホールが蓄積されている）とし、拡散領域９１２，９１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０３６５】
図１８から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜９４２と拡散領域９１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜９４２と拡散領域９１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜９４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０３６６】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍおよび１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜９４２と拡散領域９１２、９１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０３６７】
図１６に示す半導体記憶装置において、メモリ機能体９６１（領域９８１）に記憶された情報の読み出しは、拡散領域９１２をソース電極とし、拡散領域９１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体９６２の記憶状況の如何にかかわらず、メモリ機能体９６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０３６８】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合または２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０３６９】
なお、図１５には図示していないが、半導体基板９１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作および読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０３７０】
また、メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持部としての電荷保持膜と絶縁膜とを含んでいるのが好ましい。この第９の実施形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜９４２、絶縁膜として電荷保持膜に保持された電荷の散逸を防ぐ働きのあるシリコン酸化膜９４１，９４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０３７１】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。
【０３７２】
具体的には、図１９に示したように、ゲート電極９１７の側方に形成されたメモリ機能体９６２の電荷保持部としてのシリコン窒化膜９４２ａが、ゲート絶縁膜９１４表面と略平行な面を有している。言い換えると、シリコン窒化膜９４２ａは、ゲート絶縁膜９１４表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体９６２中に、ゲート絶縁膜９１４表面と略平行なシリコン窒化膜９４２ａがあることにより、シリコン窒化膜９４２ａに保持された電荷の多寡によりオフセット領域９７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜９４２ａをゲート絶縁膜９１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜９４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０３７３】
さらに、メモリ機能体９６２は、ゲート絶縁膜９１４の表面と略平行なシリコン窒化膜９４２ａとチャネル領域（またはウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜９４４（Ｗ２）のうちオフセット領域９７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に保持された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶装置を得ることができる。
【０３７４】
なお、シリコン窒化膜９４２ａの膜厚を制御すると共に、シリコン窒化膜９４２ａ下の絶縁膜（シリコン酸化膜９４４のうちオフセット領域９７１上の部分）の膜厚を一定に制御することにより、半導体基板９１１表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板９１１表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜９４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜９４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜９４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜９４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、半導体記憶装置のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０３７５】
（第１０の実施形態）
図２０は本発明の第１０の実施形態の半導体記憶装置のメモリ機能体周辺部の拡大図を示しており、第９の実施形態の図１６と同一構成部は同一参照番号を付している。この発明の第１０の実施形態の半導体記憶装置は、図２０に示すように、メモリ機能体９６２のシリコン窒化膜９４２が略均一な膜厚で、ゲート絶縁膜９１４の表面と略平行に配置され（矢印９８１）、さらに、ゲート電極９１７側面と略平行に配置された（矢印９８２）形状を有している。
【０３７６】
ゲート電極９１７に正電圧が印加された場合には、メモリ機能体９６２中での電気力線は矢印９８３のように、シリコン窒化膜９４２を２回（矢印９８２および矢印９８１が示す部分）通過する。なお、ゲート電極９１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜９４２の比誘電率は約６であり、シリコン酸化膜９４１，９４３の比誘電率は約４である。したがって、矢印９８１で示す電荷保持膜のみが存在する場合よりも、電気力線（矢印９８３）方向におけるメモリ機能体９６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極９１７に印加された電圧の多くの部分が、オフセット領域９７１における電界を強くするために使われることになる。
【０３７７】
書換え動作時に電荷がシリコン窒化膜９４２に注入されるのは、発生した電荷がオフセット領域９７１における電界により引き込まれるためである。したがって、矢印９８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体９６２に注入される電荷が増加し、書換え速度が増大する。
【０３７８】
なお、シリコン酸化膜９４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜９１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０３７９】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０３８０】
さらに、メモリ機能体９６２は、ゲート絶縁膜９１４表面と略平行な電荷保持膜とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜９４１のうちオフセット領域９７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に保持された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０３８１】
また、メモリ機能体９６２は、ゲート電極９１７と、ゲート電極９１７側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜９４１のうちゲート電極９１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極９１７から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶装置の信頼性を向上させることができる。
【０３８２】
さらに、シリコン窒化膜９４２下の絶縁膜（シリコン酸化膜９４１のうちオフセット領域９７１上の部分）の膜厚を一定に制御することが好ましく、さらにゲート電極９１７側面上に配置する絶縁膜（シリコン酸化膜９４１のうちゲート電極９１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜９４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０３８３】
（第１１の実施形態）
図２１は本発明の第１１の実施形態の半導体記憶装置の構造の概要を示す概略断面図を示しており、第９の実施形態の図１５と同一構成部は同一参照番号を付している。この発明の第１１の実施形態の半導体記憶装置は、ゲート電極、メモリ機能体およびソース／ドレイン領域間距離の最適化に関する。
【０３８４】
図２１に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０３８５】
まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極９１７下の部分とソース／ドレイン拡散領域９１２，９１３との間にはオフセット領域９７１が存する。Ｂ＜Ｃにより、メモリ機能体９６１，９６２（シリコン窒化膜９４２）に蓄積された電荷により、オフセット領域９７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０３８６】
また、ゲート電極９１７とソース／ドレイン拡散領域９１２，９１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極９１７に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体９６１，９６２に保持された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域９７１がない場合においても、ソース／ドレイン領域９１２，９１３の不純物濃度が十分に薄ければ、メモリ機能体９６１，９６２（シリコン窒化膜９４２）においてメモリ効果が発現し得る。
【０３８７】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０３８８】
（第１２の実施形態）
この発明の第１２の実施形態の半導体記憶装置は、図２２に示すように、第９の実施形態における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有し、同一構成部は同一参照番号を付している。
【０３８９】
この半導体記憶装置は、半導体基板９８６上に埋め込み酸化膜９８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域９１２、９１３が形成され、それ以外の領域はボディ領域９８７となっている。
【０３９０】
この半導体記憶装置によっても、第９の実施形態の半導体記憶装置と同様の作用効果を奏する。さらに、拡散領域９１２，９１３とボディ領域９８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０３９１】
（第１３の実施形態）
この発明の第１３の実施形態の半導体記憶装置は、図２３に示すように、第９の実施形態において、Ｎ型のソース／ドレイン領域９１２，９１３のチャネル側に隣接して、Ｐ型高濃度領域９９１を追加した以外は、実質的に同様の構成を有し、同一構成部は同一参照番号を付している。
【０３９２】
すなわち、Ｐ型高濃度領域９９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域９９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域９９１におけるＰ型の不純物濃度は、例えば、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度が適当である。また、領域９９２のＰ型の不純物濃度は、例えば、５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とすることができる。
【０３９３】
このように、Ｐ型高濃度領域９９１を設けることにより、拡散領域９１２，９１３と半導体基板９１１との接合が、メモリ機能体９６１，９６２の直下で急峻となる。そのため、書込みおよび消去動作時にホットキャリアが発生し易くなり、書込み動作および消去動作の電圧を低下させ、あるいは書込み動作および消去動作を高速にすることが可能となる。さらに、領域９９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低くまたは書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【０３９４】
また、図２３において、ソース／ドレイン拡散領域９１２，９１３近傍であってメモリ機能体９６１，９６２の下（すなわち、ゲート電極９１７の直下ではない）において、Ｐ型高濃度領域９９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域９９１がゲート電極９１７の直下にある場合に比べて著しく大きい。メモリ機能体９６１，９６２に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体９６１，９６２に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極９１７下のチャネル領域（領域９９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域９９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域９９１をメモリ機能体９６１，９６２の下であってソース／ドレイン拡散領域９１２，９１３近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０３９５】
（第１４の実施形態）
この発明の第１４の実施形態の半導体記憶装置は、図２４に示すように、第９の実施形態において、電荷保持膜（シリコン窒化膜９４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実質的に同様の構成を有し、同一構成部は同一参照番号を付している。
【０３９６】
ゲート絶縁膜９１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、シリコン酸化膜９４１の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０３９７】
この第１４の実施形態の半導体記憶装置において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。本実施形態の半導体記憶装置においては、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極９１７とチャネル領域またはウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、ゲート電極９１７とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極９１７から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜９１４に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極９１７（コントロールゲート）とチャネル領域またはウェル領域に挟まれているので、ゲート電極９１７からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶装置の機能の最適化が阻害されるのである。
【０３９８】
以上より明らかなように、この第１４の実施形態の半導体記憶装置において電荷保持膜（シリコン窒化膜９４２）とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極９１７とチャネル領域またはウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０３９９】
Ｔ１を薄くすることにより、メモリ機能体９６１，９６２への電荷の注入が容易になり、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にすることが可能となり、また、シリコン窒化膜９４２に電荷が蓄積された時にチャネル領域またはウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０４００】
ところで、メモリ機能体９６１，９６２中での電気力線は、図２０の矢印９８３で示すように、シリコン窒化膜９４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜９４２が図の下側に移動し、矢印９８３で示す電気力線がシリコン窒化膜９４２を通過するようになる。それゆえ、電気力線（矢印９８３で示す）に沿ったメモリ機能体９６１，９６２中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極９１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作および消去動作が高速になる。
【０４０１】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０４０２】
なお、シリコン酸化膜９４１の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０４０３】
（第１５の実施形態）
この発明の第１５の実施形態の半導体記憶装置は、図２５に示すように、第９の実施形態において、電荷保持部（シリコン窒化膜９４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜９１４の厚さ（Ｔ２）よりも厚いこと以外は、実質的に同様の構成を有する。
【０４０４】
ゲート絶縁膜９１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。
【０４０５】
この第１５の実施形態の半導体記憶装置において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極９１７とチャネル領域またはウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜９１４に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【０４０６】
Ｔ１を厚くすることにより、メモリ機能体９６１，９６２に保持された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０４０７】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０４０８】
なお、第１の絶縁体としてのシリコン酸化膜９４１の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０４０９】
（第１６の実施形態）
本発明の第１６の実施形態の半導体装置は、本発明の半導体記憶装置を備えたメモリ部と、通常構造の一般的ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）で構成される不揮発性メモリの周辺回路部、ＭＰＵ（マイクロ・プロセッシング・ユニット）等の論理回路部、ＳＲＡＭ（スタティックＲＡＭ）部等（これらをあわせて論理回路部等と呼ぶ）からなる。
【０４１０】
詳しくは、図２６（ａ）に示すように、この発明の半導体記憶装置をＲＡＭ（ランダム・アクセス・メモリ）等のメモリユニットとして機能させるためには、半導体記憶装置をアレイ状に配置したメモリ領域であるメモリセルアレイ１００１の周辺に論理回路領域である周辺回路１００２を配置する必要がある。その周辺回路１００２としては、デコーダ１００７、書込み／消去回路１００９、読み出し回路１００８、アナログ回路１００６、制御回路１００５、各種のＩ／Ｏ回路１００４等、通常のＭＯＳＦＥＴからなる論理回路により半導体装置を構成する。
【０４１１】
さらに、ＲＡＭ等のメモリユニットをパソコンや携帯電話等の情報処理システムの記憶装置として機能させるためには、上記構成のメモリユニットに加えて、図２６（ｂ）に示すように、ＭＰＵ（マイクロ・プロセッシング・ユニット）１０１１、キャッシュＳＲＡＭ（スタティックＲＡＭ）１０１２、ロジック回路１０１３、アナログ回路１０１４等の通常のＭＯＳＦＥＴからなる論理回路から構成することが必要である。
【０４１２】
当実施形態におけるメモリの論理回路部等とは、上記通常の一般的なＭＯＳＦＥＴからなる論理回路を用いて構成できる回路やユニットのことである。
【０４１３】
上記第１〜第１５の実施形態に記載の手順から分かるように、上記半導体記憶装置を形成するための手順は、公知の一般的なＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。また、図１から明らかなように、上記メモリ素子の構成は、公知の一般的なＭＯＳＦＥＴに近い。上記一般的なＭＯＳＦＥＴを上記メモリ素子に変更するためには、例えば、一般的なＭＯＳＦＥＴにおいて、ゲート電極形成後に被覆膜を形成するか、または、サイドウォールスペーサとしてメモリ機能体を形成した後に電荷保持部を有する被覆膜を形成するだけでよい。ただし、オフセット領域を形成するため、ゲートスタック形成後のＬＤＤ領域の形成は行わない。
【０４１４】
ここで、論理回路部等を構成する一般的なＭＯＳＦＥＴのサイドウォールスペーサがメモリ機能体としての機能をもっていたり、被覆膜を形成されていたとしても、被覆膜またはサイドウォールスペーサと被覆膜の幅が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。
【０４１５】
したがって、一般的なＭＯＳＦＥＴと半導体記憶装置とは、共通の被覆膜またはサイドウォールスペーサと被覆膜を用いることができる。
【０４１６】
また、上記論理回路部等を構成する一般的なＭＯＳＦＥＴと上記半導体記憶装置とを混載させるためには、さらに、上記論理回路部等のみＬＤＤ構造を形成することにより可能である。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって、上記メモリ機能体を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。したがって、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域のみフォトレジストでマスクするだけで、上記半導体記憶装置と上記論理回路部等を構成する通常構造ＭＯＳＦＥＴとを容易に混載することが可能である。さらに、上記半導体記憶装置と上記論理回路部等を構成する通常構造ＭＯＳＦＥＴによってＳＲＡＭを構成すれば、半導体記憶装置、論理回路、ＳＲＡＭを容易に混載することができる。
【０４１７】
ところで、上記半導体記憶装置において、上記論理回路部およびＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウェル形成用マスクおよび高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書込み消去が電気的に可能なプログラマブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭと論理回路部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数およびプロセス工数を削減することが可能になる。したがって、論理回路部等の一般的なＭＯＳＦＥＴと本発明の半導体記憶装置とを混載したチップのコストが削減される。さらに、上記半導体記憶装置には高電源電圧の供給ができるため、書込み／消去速度を格段に向上させることができる。さらに、上記論理回路部およびＳＲＡＭ部等には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み／消去速度が格段に速い半導体記憶装置を有する半導体装置を実現することができる。
【０４１８】
本発明の第１６の実施形態の半導体装置に用いられる半導体記憶装置を図２７，図２８を用いて説明する。
【０４１９】
当実施形態において、論理回路等における一般的なＭＯＳＦＥＴと半導体記憶装置、それぞれのデバイスが同一基板上で同時に複雑なプロセスを必要とせず簡易に形成できることを示す。より詳しくは、上記第２の実施形態に記載の半導体記憶装置の形成の工程にフォトリソグラフィー工程を加え、ＬＤＤ拡散領域を形成する領域と形成しない領域をわけることにより、同一基板上で自動的に、一般的なＭＯＳＦＥＴと、半導体記憶装置を作製することができることを示す。
【０４２０】
以下に図に従い、製造工程を順を追って、説明してゆく。
【０４２１】
図２７，図２８は左右別のデバイスを示しており、左側が論理回路領域１１０４における一般的ＭＯＳＦＥＴ、右側がメモリ領域１１０５における半導体記憶装置である。
【０４２２】
ＬＤＤ領域形成工程までは、上記第２の実施形態と同様の工程を用いて良い。つまり、図２７（ａ）に示すように、半導体基板１０１の論理回路領域１１０４およびメモリ領域１１０５ともに第２の実施形態における図３（ａ）の構造を形成する。なお、図２７（ａ）において、１１０２はゲート絶縁膜、１１０３はゲート電極、１１０８はゲートスタックである。
【０４２３】
次に、図２７（ｂ）に示すように、論理回路領域１１０４のみにＬＤＤ領域１１０６を形成する。この際、メモリ領域１１０５には、フォトレジスト１１０７が形成されており、ＬＤＤ領域１１０６は形成されない。ここで、メモリ領域１１０５にはＬＤＤ領域１１０６が形成されないが、一方、一般的な通常構造のトランジスタを形成する論理回路領域１１０４にはＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良く、窒化膜等の絶縁膜であっても良い。本工程のみが上記第２の実施形態と異なる特別な工程であり、これ以降は上記第２の実施形態と同じ工程を用いればよい。
【０４２４】
次に、図２７（ｃ）に示すように、第２の実施形態の図３（ｂ）と同様の工程を用いて第１の被覆膜１１２１を形成する。
【０４２５】
さらに、図２７（ｄ）に示すように、第２の実施形態の図３（ｃ）と同様の工程を用いてソース／ドレイン拡散領域１１１３を形成し、層間絶縁膜１１２３を形成し、その後ソース／ドレイン拡散領域と配線を接続するコンタクトを形成するためのコンタクト孔１１２４を層間絶縁膜１１２３に形成する。
【０４２６】
さらに、図２８（ｅ）に示すように、第２の実施形態の図４（ｄ）と同様の工程を用いてコンタクト孔の下の第１の被覆膜１１２１を異方性選択エッチングを用いて除去する。
【０４２７】
さらに、図２８（ｆ）に示すように、第２の実施形態の図４（ｅ）と同様の工程を用いて層間絶縁膜１１２３およびゲートスタック１１０８のコンタクト孔に露出している部分の側壁に第２の被覆膜１１２６を形成する。
【０４２８】
さらに、図２８（ｇ）に示すように、第２の実施形態の図４（ｆ）と同様の工程を用いてコンタクト孔にコンタクト材料を埋め込みコンタクト１１２５を形成する。さらに、コンタクト材料をフォトリソグラフィーおよびエッチング工程を用いて層間絶縁膜１１２３上にてエッチングし配線パターンを形成する。
【０４２９】
以上より、上記第２の実施形態に記載の半導体記憶装置の形成の工程にフォトリソグラフィー工程を加え、ＬＤＤ拡散領域を形成する領域と形成しない領域をわけることにより、同一基板上で自動的に、一般的なＭＯＳＦＥＴと、本発明の半導体記憶装置を複雑なプロセスを必要とせず簡易に作製することができた。
【０４３０】
（第１７の実施形態）
本発明の第１７の実施形態のＩＣカードを図２９を用いて説明する。
【０４３１】
図２９は、ＩＣカードの構成を示す図である。
【０４３２】
図２９（ａ）に示すように、ＩＣカード１２００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）部１２０１およびコネクト部１２０８が内蔵されている。ＭＰＵ部１２０１内には、データメモリ部１２０４、演算部１２０２、制御部１２０３、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１２０５およびＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１２０６があり、これらが１つのチップに形成されている。ＭＰＵ部１２０１には、本発明の第１６の実施形態記載の半導体装置が組み込まれている。上記各部１２０２，１２０３，１２０４，１２０５，１２０６は、配線（データバス、電源線等を含む）１２０７で接続されている。また、コネクト部１２０８と外部のリーダライタ１２０９は、ＩＣカード１２００Ａがリーダライタ１２０９に装着されたときに接続され、ＩＣカード１２００Ａに電力が供給されるとともにデータの交換が行われる。
【０４３３】
本実施形態の特徴は、ＭＰＵ部１２０１とデータメモリ部１２０４が１つの半導体チップ上に形成され、データメモリ部１２０４を混載するＭＰＵ部１２０１を構成している点である。
【０４３４】
データメモリ部１２０４には、本特許に記載の製造コストを削減することが可能な半導体記憶装置を用いている。
【０４３５】
上記半導体記憶装置は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカードのデータメモリ部１２０４に用いれば、ＩＣカードのコストが削減される。
【０４３６】
また、ＭＰＵ部１２０１にデータメモリ部１２０４を内蔵し、１つのチップ上に形成しているので、ＩＣカード１２００Ａのコストを大きく低減することができる。
【０４３７】
さらに、データメモリ部１２０４に本発明の半導体記憶装置を用いており、他の回路部には本発明の半導体装置を用いており、つまりＭＰＵ部１２０１を本発明の半導体装置で形成しているので、例えばフラッシュメモリを用いた場合に比べて、ＭＰＵ部１２０１の論理回路部（演算部および制御部）を構成する素子と形成プロセスが非常に似ており、混載するのが非常に容易であり、混載プロセスが著しく簡略化される。したがって、ＭＰＵ部１２０１とデータメモリ部１２０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０４３８】
なお、ＲＯＭ１２０５を上記半導体記憶装置で構成してもよい。このようにすれば、ＭＰＵ部１２０１を駆動するためのプログラムが格納されているＲＯＭ１２０５を外部から書き換えることが可能となり、ＩＣカード１２００Ａの機能を飛躍的に高くすることができる。上記半導体記憶装置は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを半導体記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶装置を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０４３９】
次に、図２９（ｂ）に示すように、ＩＣカード１２００Ｂ内には、ＭＰＵ部１２０１、ＲＦインターフェース部１２１０およびアンテナ部１２１１が内蔵されている。ＭＰＵ部１２０１内には、データメモリ部１２０４、演算部１２０２、制御部１２０３、ＲＯＭ１２０５およびＲＡＭ１２０６があり、これらが１つのチップに形成されている。上記各部１２０２，１２０３，１２０４，１２０５，１２０６は、配線（データバス、電源線等を含む）  １２０７で接続されている。
【０４４０】
図２９（ｂ）のＩＣカード１２００Ｂが、図２９（ａ）のＩＣカード１２００Ａと異なるのは、非接触型であるという点である。そのため、制御部１２０３は、コネクト部１２０８ではなくＲＦインターフェース部１２１０が接続されている。ＲＦインターフェース部１２１０は、さらに、アンテナ部１２１１に接続されている。このアンテナ部１２１１は、外部機器との通信および集電機能を有する。ＲＦインターフェース部１２１０は、アンテナ部１２１１から伝達した高周波信号を整流し電力を供給する機能と、信号の変調および復調機能を有する。なお、ＲＦインターフェース部１２１０およびアンテナ部１２１１は、ＭＰＵ部１２０１と１つのチップ上に混載されていてもよい。
【０４４１】
本実施の形態の図２９（ｂ）のＩＣカード１２００Ｂは非接触型であるから、コネクト部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。さらには、データメモリ部１２０４を構成する半導体記憶装置は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部の回路を小型化し、コストを削減することができる。
【０４４２】
（第１８の実施形態）
本発明の第１８の実施形態の携帯電子機器を図３０を用いて説明する。
【０４４３】
上記第１〜第１６の実施形態の半導体記憶装置または半導体記憶装置または半導体装置を、電池駆動の携帯電子機器に用いることができる。携帯電子機器としては、特に、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
【０４４４】
図３０は、携帯電子機器の一例としての携帯電話を示している。ＭＰＵ部１３０１には、本発明の半導体装置が組み込まれている。
【０４４５】
本発明の半導体装置を携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
【０４４６】
図３０に示すように、携帯電話内には、ＭＰＵ部１３０１、マン・マシンインターフェース部１３０８、ＲＦ回路部１３１０およびアンテナ部１３１１が内蔵されている。ＭＰＵ部１３０１内には、データメモリ部１３０４、演算部１３０２、制御部１３０３、ＲＯＭ１３０５およびＲＡＭ１３０６があり、これらが１つのチップに形成されている。上記各部１３０２，１３０３，１３０４，１３０５，１３０６は、配線（データバス、電源線等を含む）１３０７で接続されている。
【０４４７】
本実施形態の特徴は、ＭＰＵ部１３０１とデータメモリ部１３０４が１つの半導体チップ上に形成され、データメモリ部１３０４を混載するＭＰＵ部１３０１を構成している点である。
【０４４８】
データメモリ部１３０４には、製造コストを削減することが可能な本発明の半導体記憶装置を用いている。
【０４４９】
上記半導体記憶装置は、占有面積の縮小化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話のデータメモリ部に用いれば、携帯電話のコストが削減される。
【０４５０】
また、ＭＰＵ部１３０１にデータメモリ部１３０４を内蔵し、１つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【０４５１】
さらに、データメモリ部１３０４に本発明の半導体記憶装置を用いており、他の回路部には本発明の半導体装置を用いており、つまりＭＰＵ部１３０１を本発明の半導体装置で形成しているので、例えばフラッシュメモリを用いた場合に比べて、ＭＰＵ部１３０１の論理回路部（演算部および制御部）を構成する素子と形成プロセスが非常に似ており、混載するのが非常に容易であり、混載プロセスが著しく簡略化される。したがって、ＭＰＵ部１３０１とデータメモリ部１３０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０４５２】
なお、ＲＯＭ１３０５を上記半導体記憶装置で構成してもよい。このようにすれば、ＭＰＵ部１３０１を駆動するためのプログラムが格納されているＲＯＭ１３０５を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記半導体記憶装置は、占有面積の縮小化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶装置を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０４５３】
（第１９の実施形態）
本発明の第１９の実施形態の半導体記憶装置を用いた半導体記憶装置は、上記半導体記憶装置を配列して構成される半導体記憶装置の一例としてのメモリセルアレイにおいて、好適に適用される場合を示す。
【０４５４】
この第１９の実施形態の２種類のメモリセルアレイを図３１，図３２を用いて説明する。図３１（ａ）は、この２種類のメモリセルアレイの回路図であり、図３１（ｂ）は、このメモリセルアレイの概略平面図であり、回路図，平面図ともに同じものである。また、図３２（ａ）は、第１のメモリセルアレイの図３１（ｂ）の切断面線Ｃ−Ｃにおける概略断面図のひとつであり、図３２（ｂ）は構成が異なる第２のメモリセルアレイの図３１（ｂ）の切断面線Ｃ−Ｃにおける概略断面図である。ただし、図３１（ｂ）においては、上部配線構造（ビット線およびコンタクト）は簡略のために結線図として表現している。また、図３１，図３２では、３行×３列のメモリセルアレイを示しているが、行数および列数は任意である。
【０４５５】
図３２（ａ），（ｂ）のそれぞれに示すように、半導体基板１４０１上には、Ｐ型のウェル領域１４０２が形成されている。上記Ｐ型のウェル領域１４０２の表面には、素子分離領域１４０８が形成されている。半導体基板１４０１表面の素子分離領域１４０８が形成されていない領域は、活性領域となる。半導体基板１４０１上には、活性領域が配列している。また、図３１（ａ）では、ワード線ＷＬ１，ＷＬ２，ＷＬ３が紙面横方向に延び、紙面縦方向に並んで形成されている。各活性領域上には、ゲート絶縁膜を介してワード線ＷＬ１，ＷＬ２，ＷＬ３が通過し、各ワード線の両側（活性領域であってかつワード線に覆われない領域）には、ソース／ドレイン拡散領域（図３２（ａ），（ｂ）に示す）が形成されている。ワード線（ゲート電極）と、ワード線の両側に形成された２つのソース／ドレイン拡散領域（ソース領域またはドレイン領域）とが１つの電界効果トランジスタを構成している。ここで、電界効果トランジスタとは、第１の実施形態の図１および図２に示すようなメモリ機能を有する半導体記憶装置に、第７の実施形態の図１３に示すものと同様のメモリ機能体が形成されたものである。この半導体記憶装置の製造方法は、上記第１〜第１５の実施形態の好適なものを使用すると良い。
【０４５６】
次に、図３１（ｂ）に示すメモリセルアレイの概略平面図を説明する。隣接する３本のビット線を選び、並び順にビット線ＢＬ１、ビット線ＢＬ２、ビット線ＢＬ３とする。このとき、ビット線ＢＬ１とビット線ＢＬ２との間に存する活性領域を活性化領域Ａ１とする。同様に、ビット線ＢＬ２とビット線ＢＬ３との間に存する活性領域をＡ２とする。このとき、上記ビット線ＢＬ２は、上記活性領域Ａ１および活性領域Ａ２に属する上記ソース／ドレイン拡散領域の一方と接続される。また、上記ビット線ＢＬ３は、上記活性領域Ａ２に属する上記ソース／ドレイン拡散領域の他方と接続される。また、上記ビット線ＢＬ１は、上記活性領域Ａ１に属する上記ソース／ドレイン拡散領域の他方と接続される。さらには、隣接する２本の上記ワード線（例えば、ＷＬ１，ＷＬ２）を選んだとき、上記活性領域Ａ１に属し、上記２本のワード線に挟まれたソース／ドレイン拡散領域と、上記活性領域Ａ２に属し、上記２本のワード線に挟まれたソース／ドレイン拡散領域とは、共にビット線ＢＬ２に接続されるか、またはそれぞれビット線ＢＬ１およびビット線ＢＬ３に接続されている。つまり、活性領域Ａ２においてビット線ＢＬ２およびビット線ＢＬ３に接続されている活性領域をソースまたはドレインとなる適切な電圧を印加してワード線（例えばＷＬ１）を選択すると、ワード線ＷＬ１を上下から挟む活性領域Ａ２がソースまたはドレインとなり当該半導体記憶装置が選択される。
【０４５７】
図３２において、１４３１はコンタクトホール（活性層またはワード線と第１層メタル配線とを接続するための孔）、１４３３はヴィアホール（第１層メタル配線と第２層メタル配線を接続するための孔）である。また、この第１９の実施形態では、第１のビット線は第１層メタル配線１４３２で、第２のビット線は第２層メタル配線１４３４でそれぞれ構成されるが、配線の方法はこの限りではない。
【０４５８】
本実施形態による効果は、第２の実施形態に記載の素子分離領域上にコンタクトホールを形成する場合に生じる効果と同様の効果である。つまり、図３２（ａ）において示されるように、素子分離領域１４０８上にコンタクトホール１４３１を形成しても、素子分離領域１４０８をエッチングせず、良好なコンタクト特性を得ることができる。そのため、上記第２の実施形態と同様に大幅な占有面積の縮小化が可能で、低コストな半導体記憶装置を提供できる。
【０４５９】
さらに、本実施形態に特徴的な態様である、隣のコンタクトホール１４３１に埋め込まれたコンタクト材料同士を第１層メタル配線１４３２で接続する場合には、さらに優れた効果を奏することができる。
【０４６０】
つまり、図３２（ａ），（ｂ）に示すように、素子分離領域１４０８を介して隣り合ったソース／ドレイン拡散領域１４０７同士を接続する場合、図３２（ａ）に示す第１のメモリセルアレイのように、ソース／ドレイン拡散領域１４０７毎に固有のコンタクトホールを形成し、第１層メタル配線１４３２で隣り合ったソース／ドレイン拡散領域１４０７同士を接続した場合に比較して、図３２（ｂ）に示す第２のメモリセルアレイのように、隣り合ったソース／ドレイン拡散領域１４０７同士をコンタクトホール１４３１で接続した場合は、目合わせずれを考慮した設計マージンを減らすことができ、飛躍的にメモリセルアレイの面積を縮小することができる。つまり、図３２（ｂ）の場合、隣り合うコンタクトホールを接続し、大きい１つのコンタクトホールとするので、接続した部分の下部にある素子分離領域のコンタクトホールとの目合わせを行う必要がない、よって、コンタクトホールと素子分離領域１４０８の目合わせずれ余裕が半分に減少する。それによって、飛躍的にメモリセルアレイの面積を縮小することができる。
【０４６１】
ここで、図３２（ｂ）に示す第２のメモリセルアレイのように、素子分離領域１４０８を跨ぐ大きなコンタクトホール１４３１を形成することができるのは、素子分離領域１４０８および層間絶縁膜１４４１に対して大きなエッチング比を有する材料を用いた被覆膜１４２１を素子分離領域１４０８を跨いで半導体基板１４０１上に形成する工程があるためである。この被覆膜１４２１により、コンタクトエッチングの際に、一旦当該被覆膜にてエッチングがストップする。それによって、素子分離領域１４０８をエッチングし過ぎることを防止できる。さらに、コンタクトホールに露出した被覆膜１４２１をエッチングするとき、素子分離領域１４０８に対して選択比の高いエッチング条件でエッチングできるので、素子分離領域１４０８をエッチングし過ぎることを防止でき、良好なコンタクト特性を得ることができる。
【０４６２】
次に、このメモリセルアレイの動作についての説明を行う。
【０４６３】
図３１（ａ）に示すメモリセルアレイの回路図は、簡単のため、記憶素子は通常の電界効果トランジスタを表す記号で表現している。
【０４６４】
まず、読み出し方法について説明する。ここで、メモリセルＭ２２のビット線ＢＬ２側のメモリ記憶部（電荷保持部）Ｍ１の記憶情報を読み出すものとする。まず、ビット線ＢＬ１およびＢＬ２を論理レベルＬに、ビット線ＢＬ３およびＢＬ４を論理レベルＨに、それぞれプリチャージを行う。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにする。ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２２はオン状態になる。このとき、メモリセルＭ２２のソース・ドレイン間に高い電圧（論理レベルＨ−論理レベルＬ）がかかり電流が流れるのであるが、メモリ記憶部Ｍ１の状態によって電流量は変化する。したがって、ビット線ＢＬ２またはＢＬ３に流れる電流量を検知するか、若しくはビット線ＢＬ２またはＢＬ３の電位変化をモニターすることにより、メモリセルＭ２２のメモリ記憶部Ｍ１の状態を知ることができるのである。
【０４６５】
上記動作において、ビット線ＢＬ１を論理レベルＬにプリチャージしていなかった場合、ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２１がオン状態になって、ビット線ＢＬ１からビット線ＢＬ２へ電流が流れてしまう。このような電流は、選択されたメモリセルＭ２２に流れる電流の検知を阻害する。したがって、ビット線ＢＬ１は、ビット線ＢＬ２と同じ論理レベルＬにプリチャージするのが好ましいのである。同様に、ビット線ＢＬ４は、ビット線ＢＬ３と同じ論理レベルＨにプリチャージするのが好ましい。
【０４６６】
なお、メモリセルＭ２２のビット線ＢＬ３側のメモリ記憶部（Ｍ２）の記憶情報を呼び出す場合は、ビット線、ＢＬ１およびＢＬ２を論理レベルＨに、ＢＬ３およびＢＬ４を論理レベルＬに、それぞれプリチャージを行う。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにすればよい。
【０４６７】
この第１９の実施形態のメモリセルアレイの書込み、読み出し、消去の各動作における具体的な電圧の一例を、表１に示す。表１において、Ｌｂｗ，Ｈｂｗ，Ｌｗｗ，Ｈｗｗは、それぞれ書込み時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。また、Ｌｂｒ，Ｈｂｒ，Ｌｗｒ，Ｈｗｒは、それぞれ読み出し時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。Ｌｂｅ１，Ｌｂｅ２，Ｈｂｅ，Ｌｗｅ，Ｈｗｅは、それぞれ消去時におけるビット線の低レベル電位１、ビット線の低レベル電位２、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。いずれも、括弧内に具体的な電圧の一例を示す。
【０４６８】
なお、表１に示す消去方法は、上述の第２の消去方法を用いたものである。それゆえ、消去時にはＰ型のウェル領域にはＬｂｅ２（表１では＋０．８Ｖ）を印加しておく。メモリセルＭ２２のメモリ記憶部Ｍ１を消去する場合は、Ｐ型ウェル領域とビット線ＢＬ３とに印加された順方向電圧により注入された電子がトリガーとなり、消去が行われるのである。また、ビット線ＢＬ１にはＬｂｅ２を与えるが、これはメモリセルＭ２１を誤消去するのを防ぐためである。
【０４６９】
【表１】
2004342881.tif 000003
【０４７０】
この表１から明らかなように、本実施形態のメモリセルアレイは、ランダムアクセス（１ビット毎の読出しおよび書換え動作）が可能である。このため、一括消去しなければならないデバイスに比較し、アクセス効率を上げることが可能である。また、メモリ状態の一時記憶、一括消去、書込みといったシーケンスも不要となるため制御回路が簡単になるという効果がある。
【０４７１】
上記読出し動作時によれば、あるメモリセルの２ビットの記憶を連続して読み出そうとする場合（例えば、メモリセルＭ２２のメモリ記憶部Ｍ１，Ｍ２を連続して読み出すなど）、近傍のビット線の電位を全て反転しなければならない（上の例ではビット線ＢＬ１〜ＢＬ４の電位を全て反転する）ため、効率が悪い。そのため、後述のように、アドレスデコーダー回路などの工夫を行い、左右のメモリ記憶部（電荷保持部）のアクセスのためのアドレスを離すなどの対策を行うことにより連続して交互に読み出す状態を回避することが好ましい。
【０４７２】
メモリセルＭｉｊ（ｉ＝１，２，３、ｊ＝１，２，３）は、ゲート電極がワード線ＷＬｉ（ｉ＝１，２，３）に、ソース／ドレイン拡散領域の一方が第１のビット線ＢＬ１ｊ（ｊ＝１，２，３）に、ソース／ドレイン拡散領域の他方が第２のビット線ＢＬ２ｊ（ｊ＝１，２，３）に、それぞれ接続されている。
【０４７３】
上記メモリセルアレイの動作は、上述の半導体記憶装置の動作方法に必要な電圧を、特定のワード線および第１および第２のビット線を介して所望のメモリセルに与えればよい。例えば、メモリセルＭ１１のメモリ記憶部（電荷保持部）の一方に書込みを行う場合は、例えば、ワード線ＷＬ１に＋２Ｖを、第１のビット線ＢＬ１１に＋６Ｖを、第２のビット線ＢＬ２１に０Ｖを、それぞれ与えればよい。また、メモリセルＭ１１のメモリ記憶部（電荷保持部）の他方に書込みを行う場合は、例えば、ワード線ＷＬ１に＋２Ｖを、第１のビット線ＢＬ１１に０Ｖを、第２のビット線ＢＬ２１に＋６Ｖを、それぞれ与えればよい。このとき、他の非選択ワード線および非選択ビット線には例えば０Ｖを与えればよい。
【０４７４】
以上の説明より明らかなように、第１９の実施形態のメモリセルアレイは、上記半導体記憶装置を配列して構成されている。上述のように、上記半導体記憶装置は、１つの素子で２ビットの記憶が可能であり、ゲート絶縁膜の薄膜化が可能であるから、微細化が容易である。したがって、上記半導体記憶装置を配列して構成する本実施形態のメモリセルアレイも、微細化が容易となり、製造コストが削減される。
【０４７５】
また、上述のように、上記半導体記憶装置を形成するプロセスは、通常のＣＭＯＳプロセスに非常に近く、従来のＥＥＰＲＯＭなどフローティングゲートを有する不揮発性メモリに比べて非常に簡単に製造することが可能である。したがって、本実施形態のメモリセルアレイの製造も容易であり、さらには論理回路との混載も容易となる。
【０４７６】
【発明の効果】
以上より明らかなように、この発明の半導体記憶装置によれば、層間絶縁膜エッチングは被覆膜に対して選択比の大きいエッチング条件で行って、被覆膜でエッチングをストップすることにより、信頼性が高くかつ製造コストの低い半導体記憶装置を提供することができる。さらに、上記被覆膜により、コンタクトとゲート電極が隔離されて短絡しないので、設計マージンが小さくでき、容易に微細化できる半導体記憶装置を提供することができる。
【０４７７】
また、この発明の半導体装置によれば、メモリ効果の良好な不揮発性の半導体記憶装置と電流駆動能力の高い半導体スイッチング素子が混載することができる。
【０４７８】
また、この発明のＩＣカードによれば、信頼性が高くかつ低コストなＩＣカードを提供することができる。
【０４７９】
また、この発明の携帯電子機器によれば、信頼性が高くかつ低コストな携帯電子機器が提供することができる。
【０４８０】
また、この発明の半導体記憶装置の製造方法によれば、層間絶縁膜エッチングは、被覆膜に対して選択比の大きいエッチング条件で行って、被覆膜でエッチングをストップすることにより、信頼性が高くかつ製造コストの低い半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態の半導体記憶装置の構造の概要を示す概略断面図である。
【図２】図２は上記第１の実施形態の半導体記憶装置の他の構造の概要を示す概略断面図である。
【図３】図３は本発明の第２の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図４】図４は図３に続く上記半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図５】図５は本発明の第３の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図６】図６は本発明の第４の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図７】図７は図６に続く上記半導体記憶装置の製造工程を示す概略断面図である。
【図８】図８は本発明の第５の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図９】図９は図８に続く上記半導体記憶装置の製造工程を示す概略断面図である。
【図１０】図１０は本発明の第６の実施形態の半導体記憶装置を用いた半導体記憶装置の製造工程を示す概略断面図である。
【図１１】図１１は図１０に続く上記半導体記憶装置の製造工程を示す概略断面図である。
【図１２】図１２は上記半導体記憶装置の製造工程における分離されたメモリ機能体を示す概略俯瞰図である。
【図１３】図１３は本発明の第７の実施形態の半導体記憶装置のメモリ機能体の構造態様の概要を示す概略断面図である。
【図１４】図１４は本発明の第８の実施形態の半導体記憶装置の製造工程を示す概略断面図である。
【図１５】図１５は本発明の第９の実施形態の半導体記憶装置の構造の概要を示す概略断面図である。
【図１６】図１６は図１５の右側のメモリ機能体周辺部の拡大図である。
【図１７】図１７は上記半導体記憶装置のメモリ機能体のうちシリコン窒化膜のゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体の端と一致していない場合のメモリ機能体周辺部の拡大図である。
【図１８】図１８は上記半導体記憶装置のメモリ機能体の幅を固定してオフセット量を変化させたときのドレイン電流を示す図である。
【図１９】図１９は上記半導体記憶装置の電荷保持膜の上面がゲート絶縁膜上面から等しい距離に位置するように配置されたときのメモリ機能体周辺部の拡大図である。
【図２０】図２０は本発明の第１０の実施形態の半導体記憶装置のメモリ機能体周辺部の拡大図である。
【図２１】図２１は本発明の第１１の実施形態の半導体記憶装置の構造の概要を示す概略断面図である。
【図２２】図２２は本発明の第１２の実施形態の半導体記憶装置の概略断面図である。
【図２３】図２３は本発明の第１３の実施形態の半導体記憶装置の概略断面図である。
【図２４】図２４は本発明の第１４の実施形態の半導体記憶装置の概略断面図である。
【図２５】図２５は本発明の第１５の実施形態の半導体記憶装置の概略断面図である。
【図２６】図２６は本発明の第１６の実施形態の半導体装置の構成図である。
【図２７】図２７は上記半導体装置の製造工程を示す概略断面図である。
【図２８】図２８は図２７に続く上記半導体装置の製造工程を示す概略断面図である。
【図２９】図２９は本発明の第１７の実施形態のＩＣカードを示す概略ブロック図である。
【図３０】図３０は本発明の第１８の実施形態の携帯電子機器を示す概略ブロック図である。
【図３１】図３１（ａ）は本発明の第１９の実施形態の半導体記憶装置のメモリセルアレイの回路図であり、図３１（ｂ）はこのメモリセルアレイの概略平面図である。
【図３２】図３２（ａ）は図３１（ｂ）の切断面線Ｃ−Ｃにおける第１のメモリセルアレイの概略断面図であり、図３２（ｂ）は図３１（ｂ）の切断面線Ｃ−Ｃにおける第１のメモリセルアレイの概略断面図である。
【図３３】図３３は従来の半導体記憶装置としてのフラッシュメモリの装置の構造断面図である。
【符号の説明】
１，１０１，２０１，３０１，４０１，５０１，６０１，８０１，９１１，９８６，１１０１，１４０１…半導体基板
２，１０２，２０２，３０２，４０２，５０２，６０２，８０２，９１４，１１０２，１４０２…ゲート絶縁膜
３，１０３，２０３，３０３，４０３，５０３，６０３，８０３，９１７，１１０３，１４０３…ゲート電極
８，１０８，２０８，３０８，４０８，５０８，６０８，８０８，１１０８…ゲートスタック
１３ａ，１３ｂ，１１３ａ，１１３ｂ，２１３，３１３，４１３，５１３，６１３，８１３，９１２，９１３，１１１３，１４０７…ソース／ドレイン拡散領域
１１６，６１６，７１６，９４３…側壁絶縁体
１１７，９４２…シリコン窒化膜
１８ａ，１８ｂ，２１８ａ，２１８ｂ…電荷保持部
１９…チャネル形成領域
２０，１２０，２２０，９７１…オフセット領域
２１，１２１，２２１，３２１，４２１，５２１，６２１，８２１，１１２１…第１の被覆膜
２３，１２３，２２３，３２３，４２３，５２３，６２３，１１２３，１４４１…層間絶縁膜
２５，１２５，２２５，３２５，４２５，５２５，６２５，１１２５…コンタクト
２６，１２６，２２６，３２６，５２６，６２６，８２６，１１２６…第２の被覆膜
２７，４２７…第３の被覆膜
２８，５２８，６２８，１４０８…素子分離領域
１１１ａ，１１１ｂ，８１１，９６１，９６２，９８１…メモリ機能体
１１２，６１２，７１２…第１の絶縁体
１２２…ゲート電極下領域
２２４，５２４，１１２４…コンタクト孔
６０９…第１絶縁膜
６１７…シリコン窒化膜
６１４…材料（導体等）
６１５，７１５…ポリシリコン
６２９…第２絶縁膜
７１０…シリコンドット
９４１…シリコン酸化膜
９８７…ボディ領域
９８８…埋め込み酸化膜
９９１…Ｐ型高濃度領域
９９２…チャネル領域
１０００…半導体基板
１００１…メモリセルアレイ
１００２…周辺回路
１００３…デコーダ
１００４…Ｉ／Ｏ回路
１００５…制御回路
１００６…アナログ回路
１００７…デコーダ
１００８…読出し回路
１０１１…ＭＰＵ
１０１２…キャッシュＳＲＡＭ
１０１３…ロジック回路
１０１４…アナログ回路
１１０４…論理回路領域
１１０５…メモリ領域
１１０６…ＬＤＤ領域
１１０７…フォトレジスト
１２００Ａ，１２００Ｂ…ＩＣカード
１２０１…ＭＰＵ部
１２０２…演算部
１２０３…制御部
１２０４…データメモリ部
１２０５…ＲＯＭ
１２０６…ＲＡＭ
１２０７…配線
１２０８…コネクト部
１２０９…リーダライタ
１２１０…ＲＦインターフェース部
１２１１…アンテナ部
１３０１…ＭＰＵ部
１３０２…演算部
１３０３…制御部
１３０４…データメモリ部
１３０５…ＲＯＭ
１３０６…ＲＡＭ
１３０７…配線
１３０８…マン・マシンインターフェース部
１３１０…ＲＦ回路部
１３１１…アンテナ部
１４２１…被覆膜
１４３１…コンタクトホール
１４３２…第１層メタル配線
１４３３…ヴィアホール
１４３４…第２層メタル配線
【図１】
2004342881.tif 000004
【図２】
2004342881.tif 000005
【図３】
2004342881.tif 000006
【図４】
2004342881.tif 000007
【図５】
2004342881.tif 000008
【図６】
2004342881.tif 000009
【図７】
2004342881.tif 000010
【図８】
2004342881.tif 000011
【図９】
2004342881.tif 000012
【図１０】
2004342881.tif 000013
【図１１】
2004342881.tif 000014
【図１２】
2004342881.tif 000015
【図１３】
2004342881.tif 000016
【図１４】
2004342881.tif 000017
【図１５】
2004342881.tif 000018
【図１６】
2004342881.tif 000019
【図１７】
2004342881.tif 000020
【図１８】
2004342881.tif 000021
【図１９】
2004342881.tif 000022
【図２０】
2004342881.tif 000023
【図２１】
2004342881.tif 000024
【図２２】
2004342881.tif 000025
【図２３】
2004342881.tif 000026
【図２４】
2004342881.tif 000027
【図２５】
2004342881.tif 000028
【図２６】
2004342881.tif 000029
【図２７】
2004342881.tif 000030
【図２８】
2004342881.tif 000031
【図２９】
2004342881.tif 000032
【図３０】
2004342881.tif 000033
【図３１】
2004342881.tif 000034
【図３２】
2004342881.tif 000035
【図３３】
2004342881.tif 000036