(57)【要約】【課題】低消費電流で高速応答性を有し、低出力容量で安定に動作可能なボルテージ・レギュレータの提供。【解決手段】前記基準電圧回路の出力と前記分圧回路の出力を比較し、第１の信号を出力する差動増幅器と、抵抗と容量が直列に接続された位相補償回路と、前記差動増幅器の出力がゲート電極に入力され、前記電源と前記位相補償回路の間に接続され、ソース接地されたＭＯＳトランジスタと、前記ＭＯＳトランジスタと接地の間に接続された定電流回路と、前記ＭＯＳトランジスタと前記位相補償回路の接続点から出力された第２の信号がゲート電極に入力され、前記電源と前記分圧回路の間に接続された出力トランジスタと、を有し、前記位相補償回路の抵抗側は、前記差動増幅回路の出力に接続されており、前記位相増幅回路の容量側は、前記ＭＯＳトランジスタのドレイン電極に接続されている。【選択図】　　図１
2004062374.tif 000002
【特許請求の範囲】
【請求項１】
電源と接地の間に接続された基準電圧回路と、
外部負荷に供給される出力電圧を分圧するブリーダ抵抗で構成される分圧回路と、
前記基準電圧回路の出力と前記分圧回路の出力を比較し、第１の信号を出力する差動増幅器と、
抵抗と容量が直列に接続された位相補償回路と、
前記差動増幅器の出力がゲート電極に入力され、前記電源と前記位相補償回路の間に接続され、ソース接地されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタと接地の間に接続された定電流回路と、
前記ＭＯＳトランジスタと前記位相補償回路の接続点から出力された第２の信号がゲート電極に入力され、前記電源と前記分圧回路の間に接続された出力トランジスタと、を有し、
前記位相補償回路の抵抗側は、前記差動増幅回路の出力に接続されており、
前記位相増幅回路の容量側は、前記ＭＯＳトランジスタのドレイン電極に接続されており、
前記出力トランジスタと前記分圧回路の接続点から前記出力電圧を出力することを特徴とするボルテージ・レギュレータ。
【請求項２】
前記容量の値が、前記出力トランジスタのゲート容量の値と比較し、同等以上の値であることを特徴とする請求項１に記載のボルテージ・レギュレータ。
【請求項３】
前記抵抗の値が２０ｋΩ以上であり、前記容量の値が１０ｐＦ以上であることを特徴とする請求項１又は２に記載のボルテージ・レギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ボルテージ・レギュレータ（以下Ｖ／Ｒと記載する）の応答性を上げ、かつ、小さい出力容量で安定動作することが可能な、Ｖ／Ｒに関する。
【０００２】
【従来の技術】
従来のＶ／Ｒとしては、特開平４−１９５６１３に示されているように電圧１段増幅のエラー・アンプで構成されていた。即ち、従来のＶ／Ｒは図５に示すような回路図となっていた。基準電圧回路１０の基準電圧と、Ｖ／Ｒの出力電圧Ｖｏｕｔを分圧するブリーダ抵抗１１、１２の接続点の電圧との差電圧を、増幅するエラー・アンプ１３と出力トランジスタ１４とからなる。エラー・アンプ１３の出力電圧をＶｅｒｒ、基準電圧回路１０の出力電圧をＶｒｅｆ、ブリーダ抵抗１１、１２の接続点の電圧をＶａとすれば、Ｖｒｅｆ＞Ｖａならば、Ｖｅｒｒは低くなり、逆にＶｒｅｆ≦Ｖａならば、Ｖｅｒｒは高くなる。
【０００３】
Ｖｅｒｒが低くなると、出力トランジスタ１４、この場合、Ｐ−ｃｈＭＯＳトランジスタであるので、ゲート・ソース間電圧が大きくなり、ＯＮ抵抗が小さくなり、出力電圧Ｖｏｕｔを上昇させるように働き、逆にＶｅｒｒが高くなると、出力トランジスタ１４のＯＮ抵抗を高くして、出力電圧を低くするように働き、出力電圧Ｖｏｕｔを一定値に保つ。
【０００４】
従来のＶ／Ｒの場合、エラー・アンプ１３は電圧１段増幅回路であり、出力トランジスタ１４と負荷２５で構成される電圧増幅段の２段電圧増幅の構成となっている。位相補償用コンデンサ１５はエラー・アンプ１３の出力と出力トランジスタ１４のドレインとの間に接続され、ミラー効果によってエラー・アンプ１３の周波数帯域を狭めることで、Ｖ／Ｒの発振を防いでいる。従って、Ｖ／Ｒ全体の周波数帯域が狭くなり、Ｖ／Ｒの応答性が悪くなる。
【０００５】
一般に、Ｖ／Ｒの応答性を上げるには、Ｖ／Ｒ全体の周波数帯域を広くする必要がある。しかし、Ｖ／Ｒ全体の周波数特性を広くするには、電圧増幅回路の消費電流を増やす必要があり、特に携帯機器等バッテリーでＶ／Ｒを使用する場合は、その動作時間が短くなる。
【０００６】
また、電圧３段増幅とすることで、比較的少ない消費電流でもＶ／Ｒの周波数帯域を広くすることは可能であるが、位相が簡単に１８０度以上遅れるため、Ｖ／Ｒの動作が不安定となり最悪発振することもある。従って、電圧３段増幅の場合、負荷のコンデンサのＥＳＲ（等価直列抵抗）によるゼロ点で位相を戻す必要がある。但し、セラミック容量のように、ＥＳＲが非常に小さい場合、ゼロ点の周波数を下げるには、セラミック容量の容量値を大きくする必要がある。
【０００７】
【発明が解決しようとする課題】
従来のＶ／Ｒでは、発振に対する安定性を確保するため、周波数帯域を狭くせざるを得ないため応答性が悪くなるという問題があった。また、応答性を上げると、消費電流が増加し、安定性が悪くなり、Ｖ／Ｒの出力に大きな容量が必要とされた。
【０００８】
そこで、この発明の目的は従来のこのような問題点を解決するために、少ない消費電流で応答性が良く、かつ、少ない出力容量でも安定動作するＶ／Ｒを得ることを目的としている。
【０００９】
【課題を解決するための手段】
本発明のボルテージ・レギュレータは、電源と接地の間に接続された基準電圧回路と、外部負荷に供給される出力電圧を分圧するブリーダ抵抗で構成される分圧回路と、前記基準電圧回路の出力と前記分圧回路の出力を比較し、第１の信号を出力する差動増幅器とを有する。さらに、抵抗と容量が直列に接続された位相補償回路と、前記差動増幅器の出力がゲート電極に入力され、前記電源と前記位相補償回路の間に接続され、ソース接地されたＭＯＳトランジスタと、前記ＭＯＳトランジスタと接地の間に接続された定電流回路と、前記ＭＯＳトランジスタと前記位相補償回路の接続点から出力された第２の信号がゲート電極に入力され、前記電源と前記分圧回路の間に接続された出力トランジスタと、を有する。さらに、前記位相補償回路の抵抗側は、前記差動増幅回路の出力に接続されており、前記位相増幅回路の容量側は、前記ＭＯＳトランジスタのドレイン電極に接続されており、前記出力トランジスタと前記分圧回路の接続点から前記出力電圧を出力する。
【００１０】
本発明のボルテージ・レギュレータは、前記容量の値が、前記出力トランジスタのゲート容量の値と比較し、同等以上の値であることを特徴とする。
本発明のボルテージ・レギュレータは、前記抵抗の値が２０ｋΩ以上であり、前記容量の値が１０ｐＦ以上であることを特徴とする。
【００１１】
【発明の実施の形態】
Ｖ／Ｒのエラー・アンプを電圧２段増幅とし、１段目と２段目の出力段に位相補償用の抵抗と容量を挿入し、抵抗と容量で形成するゼロ点を低周波数に発生させることで、応答性が良く、かつ、少ない出力容量でも安定動作させている。
【００１２】
【実施例１】
以下に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の第１の実施例を示すＶ／Ｒ回路図である。基準電圧回路１０、ブリーダ抵抗１１、１２、出力トランジスタ１４及び負荷２５は従来と同様である。
【００１３】
差動増幅回路２０は、電圧１段増幅回路でありその出力にソース接地増幅回路を形成するＭＯＳトランジスタ２３のゲートと、抵抗２１と容量２２で形成される位相補償回路の一端の抵抗側が接続されている。トランジスタ２３は、定電流回路２４で、定電流駆動される。ソース接地増幅回路の出力に、位相補償回路の他端と出力トランジスタ１４のゲートが接続されている。
【００１４】
即ち、エラー・アンプ回路は、差動増幅回路２０とトランジスタ２３からなるソース接地増幅回路の電圧２段増幅回路と、抵抗２１と容量２２の位相補償回路からなっている。その出力が出力トランジスタ１４と負荷２５からなるソース接地増幅回路で増幅されるため、Ｖ／Ｒとしては３段電圧増幅回路となる。
【００１５】
３段電圧増幅回路とすることで、低消費電流でもＧＢ積を大きくすることが可能となり、Ｖ／Ｒの応答性を高くすることができる。しかしながら、３段電圧増幅回路では位相が容易に１８０度以上遅れ、発振しやすくなる。
【００１６】
そこで、発振を防止するため、抵抗２１と容量２２によるゼロ点で位相を戻している。
【００１７】
図２に図１の回路の差動増幅回路２０の電圧ゲインの周波数特性の例を示す。図２では、横軸に周波数の対数、縦軸に電圧ゲインのデシベルをとっている。最も低い周波数に最初のポールが存在する。これを以後、１ｓｔポールと呼び、その周波数をＦｐ１とする。
【００１８】
周波数Ｆｐ１より、電圧ゲインは−６ｄＢ／ｏｃｔで減衰するとともに、位相は９０度遅れ始める。周波数Ｆｐ１から周波数を上げたところに最初のゼロ点が存在する。これを以後、１ｓｔゼロ点とよ呼び、その周波数をＦｚ１とする。
【００１９】
周波数Ｆｚ１より、電圧ゲインは周波数に対して一定となり、ゼロ点によって位相は９０度進むため位相遅れは再びゼロとなる。周波数Ｆｚ１から周波数を上げたところに、第２のゼロ点が存在する。これを以後、２ｎｄゼロ点と呼び、その周波数をＦｚ２とする。
【００２０】
周波数Ｆｚ２より、電圧ゲインは周波数に対して＋６ｄＢ／ｏｃｔで増大し、ゼロ点によって位相は９０度進むため９０度位相が進み始める。周波数Ｆｚ２から周波数を上げたところに、第２、第３のポールが存在する。これを以後、２ｎｄポール、３ｒｄポールと呼び、その周波数をＦｐ２、Ｆｐ３とする。
【００２１】
周波数Ｆｐ２より、電圧ゲインは周波数に対して一定となり、ポールによって位相は９０度遅れるため位相進みはゼロとなる。
【００２２】
さらに、周波数Ｆｐ３より、電圧ゲインは周波数に対して−６ｄＢ／ｏｃｔで減衰し位相は、９０度遅れ始める。
【００２３】
図２では、各周波数の関係において、（１）式が成立する。
Ｆｐ１＜Ｆｚ１＜Ｆｚ２＜Ｆｐ２＜Ｆｐ３　・・・（１）
すなわち、２ｎｄポールの周波数Ｆｐ２よりも、低い周波数に１ｓｔゼロ点の周波数Ｆｚ１と２ｎｄゼロ点の周波数Ｆｚ２が存在している。このようにすることで、周波数Ｆｚ１からＦｚ２で位相遅れはなくなり、周波数Ｆｚ１からＦｚ２の間では、位相が最大９０度進むようになる。さらに、周波数Ｆｚ２からＦｐ２の間で、位相の遅れも進みもなくなり、周波数Ｆｚ３から位相が９０度遅れ始める。
このように差動増幅回路の周波数特性を設定することで、周波数Ｆｚ１から周波数Ｆｐ３の間では、位相遅れは無く、むしろ位相が進むことになるので、Ｖ／Ｒ全体の安定性を高めることが可能となる。
【００２４】
図１のトランジスタ２３からなるソース接地増幅回路は、トランジスタ２３のドレインのノードの容量とトランジスタ２３の出力抵抗で決められる周波数にポールが存在する。その周波数をＦｐ２ｎｄとする。また、図１の出力トランジスタ１４と負荷２５からなるソース接地増幅回路は、負荷２５の抵抗と容量で決められる周波数にポールが存在する。その周波数をＦｐ３ｒｄとする。
【００２５】
ともに、ＦＰ２ｎｄとＦｐ３ｒｄの周波数において電圧ゲインは周波数に対して−６ｄＢ／ｏｃｔで減衰し始め位相は、９０度遅れ始めることになる。ポールが２つ存在するので位相は合わせて１８０度遅れることになるが、ＦＰ２ｎｄとＦｐ３ｒｄが共に、Ｆｐ２よりも、低い周波数であれば、周波数Ｆｚ２の２ｎｄゼロ点によって位相が戻るため、周波数Ｆｐ２よりも、高い周波数でＶ／Ｒの全体の電圧ゲインが０となれば、必ず位相余裕が発生し、Ｖ／Ｒは、発振することなく安定動作させることが可能となる。
【００２６】
仮に、差動増幅回路の電圧ゲインの周波数特性が図３に示すように、２ｎｄゼロ点の周波数Ｆｚ２よりも、２ｎｄポールの周波数Ｆｐ２が低いと、周波数Ｆｐ２から周波数Ｆｚ２の間で位相は最大９０度遅れることになり、前述のＦＰ２ｎｄとＦｐ３ｒｄによって、位相は１８０度遅れるため、Ｖ／Ｒ全体で１８０度以上位相が遅れＶ／Ｒは安定に動作しなくなる。
【００２７】
次に、図１の位相補償回路を形成する抵抗２１とコンデンサ２２について述べる。集積回路においてコンデンサを作製した場合の断面図の例を図４に示す。図４では、Ｐ型基板上に、コンデンサを形成した例を示している。Ｐ型基板５４の中に、Ｐ型とは逆のＮ型の不純物拡散層５３を形成し、その上に薄い酸化膜５２を形成して、酸化膜５２の上に電極５０をつけ、Ｎ型拡散層５３に電極５１をつけ、電極５１と５０の間で、酸化膜５２による容量を形成する。Ｐ型基板の場合は、Ｐ型基板の電位は、一般に集積回路の最低の電位に接続されるため、Ｐ型基板５４に対してＮ型拡散層５３は常に絶縁されることになる。ここで、Ｎ型拡散層５３とＰ型基板５４との間にＰＮ接合容量が存在するため、Ｎ型拡散層の電極５１には、Ｐ型基板との間に寄生の容量がつくことになる。この寄生容量の値は、一般に酸化膜５２による容量の１％から２０％程度の値になる。
【００２８】
仮に、図１の位相補償回路を形成する抵抗２１とコンデンサ２２の接続を逆にし、コンデンサ２２を差動増幅回路側に接続した場合、コンデンサ２２の寄生容量によって、差動増幅回路２０の電圧ゲインの周波数特性において、新たなポールが発生するため、Ｖ／Ｒとしては安定動作しなくなる。
【００２９】
従って、位相補償回路を形成する抵抗２１とコンデンサ２２の接続では、抵抗２１が必ず、差動増幅回路の出力に接続され、かつ、コンデンサ２２の基板との寄生容量が接続される電極をトランジスタ２３のドレインに接続する。このようにすることで、位相補償回路は、コンデンサ２２の寄生容量の影響を最小限に抑えることが出来る。トランジスタ２３のドレインには、出力トランジスタ１４のゲートが接続されているため、そのゲート容量に対して、コンデンサ２２の寄生容量の影響は小さい。
【００３０】
次に、２ｎｄポールの周波数Ｆｐ２と２ｎｄゼロ点の周波数Ｆｚ２について述べる。２ｎｄポールの周波数Ｆｐ２は、定電流回路２４の出力インピーダンスが無限大とすれば、トランジスタ２３の出力インピーダンスとトランジスタ２３のドレインのノードの容量、すなわち、出力トランジスタ１４のゲート容量でおおよそ決定される。
【００３１】
また、２ｎｄゼロ点の周波数Ｆｚ２は、おおよそ抵抗２１とコンデンサ２２の値で決定される。前述のように、Ｖ／Ｒを安定に動作させるためには、Ｆｚ２＜Ｆｐ２の関係が成立する必要がある。
【００３２】
抵抗２１の値をＲ２１、コンデンサ２２の値をＣ２２とすれば、この抵抗とコンデンサで形成されるゼロ点の周波数Ｆｚ２は、（２）式で示される。
Ｆｚ２＝１／（２・π・Ｃ２２・Ｒ２１）　・・・（２）
ここで、Ｆｚ２をＦｐ２よりも、低い周波数にするため、抵抗と容量の値を大きくする必要があるが、集積回路において、大きな容量を形成するには、大きな面積を要するため、抵抗と容量で同じゼロ点の周波数を形成するにも、出来るだけ、抵抗の値を大きくしたほうが面積的にも有利である。しかし、コンデンサ２２の値を小さくすると、図２において１ｓｔポールの周波数Ｆｐ１と１ａｔゼロ点の周波数Ｆｚ１が共に、高い周波数へ移動する。
【００３３】
ここで、Ｆｚ１はＦｐ２ｎｄとＦｐ３ｒｄよりも低い周波数に存在する必要があり、コンデンサ２２の値をあまり小さくすることはできない。その関係上、抵抗２１の値としては、２０ｋΩ以上とするのが望ましい。
【００３４】
また、容量２２の値は、仮に、抵抗２１の値をトランジスタ２３の出力インピーダンスと同程度の値にした場合、Ｆｚ２＜Ｆｐ２を満足するには出力トランジスタ１４のゲート容量よりも大きな値とする必要がある。
【００３５】
出力トランジスタ１４ゲート容量の値は、Ｖ／Ｒの特性、特にＶ／Ｒの扱う電流値によって大きく異なるが、一般のＣＭＯＳの集積化されたＶ／Ｒにおいては１０ｐＦ以上となる場合が多い。すなわち、コンデンサ２２の値としては１０ｐＦ以上が望ましい。
【００３６】
【発明の効果】
本発明のＶ／Ｒは、３段増幅回路の構成をとっているが、差動増幅回路の位相補償を適当に実施することにより、低消費で、高速応答性を実現し、かつ低出力容量で安定に動作させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例のＶ／Ｒ回路の説明図である。
【図２】本発明の差動増幅回路のゲイン周波数特性を示す図である。
【図３】位相補償が適当でない差動増幅回路のゲイン周波数特性を示す図である。
【図４】コンデンサの断面構造の説明図である。
【図５】従来のＶ／Ｒ回路の説明図である。
【符号の説明】
１０　基準電圧回路
１２　ブリーダ抵抗
１４　出力トランジスタ
２０　差動増幅回路
２１　抵抗
２２　コンデンサ
２４　定電流回路
２５　ボルテージ・レギュレータの負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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