(57)【要約】【課題】ＭＰＥＧ−４規格での画像処理の高速化を図る。【解決手段】画像メモリ（１０５）をアクセスするためのメモリアクセスコントローラ（１００）にＸ方向画像サイズ、Ｙ方向画像サイズ、及び画像の格納先頭アドレスの情報を持たせ、画素データの指定をメモリアドレスではなく画素位置で行うものとし、アクセスする画素データが画像境界の外か内かをメモリアクセスコントローラが判定し、画像境界の外である場合には境界上の画素を演算回路（１０４）に出力することによって、ＭＰＥＧ−４規格での画像処理の高速化を達成する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
画像処理のための演算手段と、
画像データを保持する記憶保持手段と、
上記記憶保持手段から上記演算手段へ画像データを供給するメモリアクセスコントローラと、を含み、
上記メモリアクセスコントローラは、Ｘ方向画像サイズ、Ｙ方向画像サイズ、画像の格納先頭アドレスを含む画像情報に基づいて上記記憶手段をアクセスし、画素位置が画像の境界外の位置である場合、画像境界上の画素データを上記演算手段に供給することを特徴とする画像処理装置。
【請求項２】
演算手段は、ＭＰＥＧ−４における動き補償処理を行う回路を含む請求項１記載の画像処理装置。
【請求項３】
上記メモリコントローラは、Ｘ方向画像サイズ、Ｙ方向画像サイズ、及び画像の格納先頭アドレスを含む画像情報を保持可能な画像情報用レジスタと、
上記画像情報から画像境界の内外を判定して画素位置を修正するための画像境界判定回路と、
上記画像境界判定回路で修正された画素位置に基づいて上記演算手段のアドレス信号を生成するためのアドレス生成回路と、を含んで成る請求項１又は２記載の画像処理装置。
【請求項４】
上記演算手段は、並列演算を可能とする並列演算器を含み、上記メモリアクセスコントローラ、及び上記記憶保持手段が上記並列演算器と同じビット幅を持つものであり、上記並列演算器に供給すべき複数データの少なくとも一部が画像の境界外の画素位置である場合に、画像境界外の画素位置にあたるデータとして画像境界上の画素データを上記並列演算器に供給する請求項１又は２記載の画像処理装置。
【請求項５】
上記メモリコントローラは、Ｘ方向画像サイズ、Ｙ方向画像サイズ、及び画像の格納先頭アドレスを含む画像情報を保持可能な画像情報用レジスタと、
境界の外にはみ出た画素数を判定するための画像境界判定回路と、
上記記憶保持手段のアドレス信号を生成するアドレス生成回路と、
上記記憶保持手段から出力された画像データに対して、上記画像境界判定回路で得られた境界外の画素数に応じて境界の画素を用いたデータに整形するためのデータ整形回路と、を含んで成る請求項４記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像処理技術、特に画像データの圧縮伸張処理技術に関する。
【０００２】
【従来の技術】
ＩＴＵ−ＴＳ（国際電気通信連合）とＩＳＯ（国際標準化機構）で制定されたデジタル動画と音声の圧縮・伸長に関する規格としてＭＰＥＧ（Ｍｏｖｉｎｇ　ＰｉｃｔｕｒｅＥｘ，ｐｅｒｔｓ　Ｇｒｏｕｐ）が知られている。ＭＰＥＧでは、動画の第１フレームのデータをもとに、第２フレームはそれと違う部分だけ、第３フレームは第２フレームと違う部分だけと、差分を記録することで圧縮を実現する。
【０００３】
ＭＰＥＧ−４（Ｍｏｖｉｎｇ　Ｐｉｃｔｕｒｅ　Ｅｘ，ｐｅｒｔｓ　Ｇｒｏｕｐ　ｐｈａｓｅ４）は、１９９９年８月に標準化されている。ＭＰＥＧ−４では、圧縮伸張処理のために動き補償処理が用いられているが、ＭＰＥＧ−１、ＭＰＥＧ−２と異なり、動きベクトルがＶＯＰ（Ｖｉｄｅｏ　Ｏｂｊｅｃｔ　Ｐｌａｎｅ）境界外を指してもよい。これに関しては「ＭＰＥＧ−４のすべて（（株）工業調査会（１９９８）のＰ．４５〜Ｐ．４６）」に記載されている。動きベクトルによって指定される領域がＶＯＰ境界外にある場合、画素値としてＶＯＰ境界上にある画素が用いられる。動きベクトルで指定された画素位置が（ｘ，ｙ）である場合、実際に画素値として用いる画素の位置を（ｘ’，ｙ’）とし、ＶＯＰの大きさを（ｘｓｉｚｅ，ｙｓｉｚｅ）とすると、次式で表される。
ｘ’＝ｍｉｎ（ｍａｘ（ｘ，０），ｘｓｉｚｅ−１）
ｙ’＝ｍｉｎ（ｍａｘ（ｙ，０），ｙｓｉｚｅ−１）
【０００４】
ここで、ｍｉｎは２つの値のうち小さい方を返すものとし、ｍａｘは２つの値のうち大きい方を返すものとする。
【０００５】
【発明が解決しようとする課題】
ＭＰＥＧ−４の画像処理において、参照画素がＶＯＰ境界外である可能性がある場合、画素位置から境界の外かどうかを判定し、参照画像がＶＯＰの外であれば境界上の画素位置に修正してメモリアクセスコントローラに画素位置のアドレスを出力しなければならない。この処理を通常のマイクロプロセッサで行うと、ＶＯＰ境界内外の判定や画素位置修正やアドレス計算のために余分な処理を行わなくてはならず、それによって画像処理の高速化が阻害されることが本願発明者によって見いだされた。
【０００６】
本発明の目的は、ＭＰＥＧ−４での画像処理の高速化を図ることにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、メモリアクセスコントローラにＸ方向画像サイズ、Ｙ方向画像サイズ、画像の格納先頭アドレスの情報を持たせ、画素データの指定をメモリアドレスではなく画素位置で行うものとし、アクセスする画素データが画像境界の外か内かをメモリアクセスコントローラが判定し、画像境界の外である場合には境界上の画素を演算手段に出力する。このことが、画像境界の内外に関係なく必要な画素を演算手段に供給することができ、ＭＰＥＧ−４規格での画像処理の高速化を達成する。
【００１０】
上記演算手段は、ＭＰＥＧ−４における動き補償処理を行う回路を含んで構成することができる。
【００１１】
上記メモリコントローラは、Ｘ方向画像サイズ、Ｙ方向画像サイズ、及び画像の格納先頭アドレスを含む画像情報を保持可能な画像情報用レジスタと、上記画像情報から画像境界の内外を判定して画素位置を修正するための画像境界判定回路と、上記画像境界判定回路で修正された画素位置に基づいて上記演算手段のアドレス信号を生成するためのアドレス生成回路とを含んで構成することができる。
【００１２】
上記演算手段は、並列演算を可能とする並列演算器を含み、上記メモリアクセスコントローラ、及び上記記憶保持手段が上記並列演算器と同じビット幅を持つものであり、上記並列演算器に供給すべき複数データの少なくとも一部が画像の境界外の画素位置である場合に、画像境界外の画素位置にあたるデータとして境界上の画素データを上記並列演算器に供給するように構成することができる。
【００１３】
また、上記メモリコントローラは、Ｘ方向画像サイズ、Ｙ方向画像サイズ、及び画像の格納先頭アドレスを含む画像情報を保持可能な画像情報用レジスタと、境界の外にはみ出た画素数を判定するための画像境界判定回路と、上記記憶保持手段のアドレス信号を生成するアドレス生成回路と、上記記憶保持手段から出力された画像データに対して、上記画像境界判定回路で得られた境界外の画素数に応じて画像境界の画素を用いたデータに整形するためのデータ整形回路とを含んで構成することができる。
【００１４】
【発明の実施の形態】
図１には本発明にかかる画像処理装置における主要部の構成例が示される。
【００１５】
図１に示される画像処理装置は、特に制限されないが、メモリアクセスコントローラ１００、演算回路１０４、画像メモリ１０５を含む。上記メモリアクセスコントローラ１００は、画像情報用レジスタ１０１、画像境界判定回路１０２、アドレス生成回路１０３を含んで成る。
【００１６】
画像情報用レジスタ１０１には、データバス１０６とアドレスバス１０７と制御信号１０８の伝達ラインとが接続され、それらを介してＸ方向画像サイズ、Ｙ方向画像サイズ、画像の格納先頭アドレスの画像情報が画像情報用レジスタ１０１に設定される。Ｘ方向画像サイズ情報１１０は画像境界判定回路１０２とアドレス生成回路１０３に出力される。Ｙ方向画像サイズ情報１１１は画像境界判定回路１０２に出力される。画像の格納先頭アドレス情報１１２はアドレス生成回路１０３に出力される。画像境界判定回路１０２には、アドレスバス１０７と制御信号１０８の伝達ラインが接続されており、ここからアクセスする画素位置が伝えられる。画像境界判定回路１０２は、画素位置、画像情報からＶＯＰ境界の内外を判定し、画素位置を修正する。修正後の画素位置である変換Ｘ方向画素位置情報１１３、変換Ｙ方向画素位置情報１１４がアドレス生成回路１０３に出力される。アドレス生成回路１０３は画像メモリ１０５にアドレス信号１１５を出力している。画像メモリ１０５はアドレス信号１１５と制御信号１０８に従い動作し、データバス１０６にデータを出力する。
【００１７】
図２には、上記画像境界判定回路１０２の内部構成が示される。
【００１８】
画像境界判定回路１０２は、特に制限されないが、アドレスバス１０７から画素の位置を検出する画素位置検出回路２０１、ＶＯＰにおけるＸ方向の境界判定を行うＸ方向境界判定回路２０２、ＶＯＰにおけるＹ方向の境界判定を行うＹ方向境界判定回路２０３より構成される。画素位置検出回路２０１には、アドレスバス１０７から画素位置情報が入力され、制御信号１０８により画像メモリへのアクセスか否かの判別情報が入力される。画素位置情報は、例えば画像メモリ１０５へのアクセスである場合には、アドレスバス１０７の下位１６ビットにＸ方向の画素位置、上位１６ビットにＹ方向の画素位置を出力するというように決めておく。この場合、画像メモリ１０５へのアクセスである場合には画素位置情報がアドレスバス１０７に出力され、画像メモリ１０５以外へのアクセスである場合には、アクセスしたいアドレスがアドレスバス１０７に出力される。制御信号１０８により画像メモリ１０５へのアクセスであると判明した場合、画素位置検出回路２０１は、アドレスバス１０７の下位１６ビットをＸ方向画素位置情報２０４として出力し、上位１６ビットをＹ方向画素位置情報２０５として出力する。Ｘ方向画素位置情報２０４はＸ方向境界判定回路２０２に伝達され、Ｙ方向画素位置情報２０５はＹ方向境界判定回路２０３に伝達される。
【００１９】
図３には上記Ｘ方向境界判定回路２０２の構成例が示される。
【００２０】
Ｘ方向境界判定回路２０２にはＸ方向画像サイズ情報１１０が入力され、Ｘ方向の画素位置がＶＯＰ境界の内にあるのか外にあるのかの判別が可能とされる。Ｘ方向画素位置２０５とＸ方向画像サイズ情報１１０とが比較器２４１に入力され、（Ｘ方向画像サイズ−１）とＸ方向画素位置とが比較される。この比較において、値が小さい方が後段の比較器２４２に伝達される。比較器２４２は、比較器２４１からの値と０とを比較し、大きい方を変換Ｘ方向画素位置情報１１３に出力する。この構成により、ＶＯＰ境界の外であれば境界の位置を変換Ｘ方向画素位置情報１１３として出力し、ＶＯＰ境界の内であればＸ方向画素位置情報２０４をそのまま変換Ｘ方向画素位置情報１１３として出力する。例えば画像サイズが１７６×１４４であるとする。この場合Ｘ方向の境界内の画素位置は０〜１７５となるため、Ｘ方向の画素位置が１７５以上であれば変換Ｘ方向画素位置情報１１３として１７５を出力する。Ｘ方向の画素位置が０以下である場合、０を出力する。Ｘ方向の画素位置が０〜１７５の場合はそのままの画素位置情報を出力する。Ｙ方向の場合もＸ方向と同様の構成になり、Ｙ方向境界判定回路２０３にＹ方向画像サイズ情報１１１とＹ方向画素位置情報２０５が入力され、境界の内か外かが判別され、境界の外であれば境界の画素位置情報が出力され、境界の内であればそのままの画素位置が変換Ｙ方向画素位置情報１１４として出力される。
【００２１】
次にアドレス生成回路１０３について説明する。
【００２２】
アドレス生成回路１０３は、特に制限されないが、変換Ｘ方向画素位置情報１１３、変換Ｙ方向画素位置情報１１４、Ｘ方向画像サイズ情報１１０、画像の格納先頭アドレス情報１１２が入力されていて、これらの信号から実メモリアドレスを生成する。画像データは画像の左上から水平方向に順次アドレスが割り当てられ、右端に達すると１行下の左端に続き、再び右方向に進む。
【００２３】
図４には画像データの格納の例が示される。
【００２４】
ここで画像の格納先頭アドレス情報１１２はｍ番地、Ｘ方向画像サイズ情報１１０をｎ画素とする。また変換Ｘ方向画素位置情報１１３をｘ、変換Ｙ方向画素位置情報１１４をｙとしたときの画素を（ｘ，ｙ）と表すものとする。画像の左上から順番に、（０，０）にはｍ番地、（１，０）にはｍ＋１番地とアドレスが割り当てられ、右端の（ｎ−１，０）ではｍ＋ｎ−１番地が割り当てられる。次は１行下の左端に続くので、（０，１）にｍ＋ｎ番地が割り当てられる。このように画像データにアドレスを割り当てると、実メモリアドレスは以下の式で表される。
（ｘ，ｙ）の実メモリアドレス＝（ｙ×ｎ）＋ｘ＋ｍ
【００２５】
アドレス生成回路１０３では、上式を実現するような信号処理が行われ、実メモリアドレスがアドレス信号１１５として出力される。画像メモリ１０５ではこのアドレス信号１１５に従い画像データがデータバス１０６に出力される。
【００２６】
このように本例によれば、ＶＯＰ境界外の動き補償の際に、アクセスする画素位置が境界の内外に関係なく必要な画素が演算回路１０４に供給され、処理が行えるようになる。
【００２７】
図５には本発明にかかる画像処理装置における主要部の別の構成例が示される。
【００２８】
本例では、画像処理用として、並列処理可能なＳＩＭＤ（Ｓｉｎｇｌｅ　ＩｎｓｔｒｕｃｔｉｏｎＭｕｌｔｉｐｌｅ　Ｄａｔａ　ｓｔｒｅａｍ）演算器４０１が設けられており、ＳＩＭＤ演算器４０１とメモリアクセスコントローラ４００と画像メモリ４０２がＳＩＭＤ演算器４０１と同じビット幅で接続されている。
【００２９】
メモリアクセスコントローラ４００は、画像情報用レジスタ１０１、アドレス生成回路１０３、画像境界判定回路４０３、データ整形回路４０４を含んで成る。
【００３０】
図６には、上記画像境界判定回路４０３の構成例が示される。
【００３１】
図６に示される画像境界判定回路４０３が、図２に示されるのと大きく相違するのは、メモリのビット幅が複数画素の場合に対応したＸ方向境界判定回路５０１に変更されている点、及びＶＯＰ境界外の画素数を検出するための境界外画素数検出回路５００が追加された点である。
【００３２】
図７には、Ｘ方向境界判定回路５０１の構成例が示される。
【００３３】
Ｘ方向境界判定回路５０１はＸ方向画素位置情報２０４とＸ方向画像サイズ情報１１０とを取り込んで、Ｘ方向の境界の外に画素がはみ出るか否かの判別を行う。ここでＸ方向画像サイズの値をｘｓｉｚｅ（単位は画素）、メモリのビット幅をｂｉｔｗｉｄｔｈ（単位は画素）とする。Ｘ方向画素位置２０５とＸ方向画像サイズ情報１１０とが比較器２７１に入力され、（ｘｓｉｚｅ−ｂｉｔｗｉｄｔｈ）とＸ方向画素位置とを比較し、値が小さい方を比較器２７２に出力する。比較器２７２では比較器２７１からの値と０とを比較し、大きい方を変換Ｘ方向画素位置情報１１３に出力する。この構成により、境界の外にはみ出る場合は画素がはみ出ない境界の位置を変換Ｘ方向画素位置情報１１３に出力し、境界の外にはみ出ない場合は、Ｘ方向画素位置情報２０４をそのまま変換Ｘ方向画素位置情報１１３として出力する。画素がはみ出ないＸ方向の画素位置は０〜（ｘｓｉｚｅ−ｂｉｔｗｉｄｔｈ）となるので、Ｘ方向画素位置情報２０４が０以下である場合は０、（ｘｓｉｚｅ−ｂｉｔｗｉｄｔｈ）以上である場合は（ｘｓｉｚｅ−ｂｉｔｗｉｄｔｈ）を変換Ｘ方向画素位置情報１１３として出力する。これを基にアドレス生成回路１０３でアドレスが生成され、アドレス信号１１５の伝達経路を通じて画像メモリ４０２に伝達される。
【００３４】
境界外画素数検出回路５００は、Ｘ方向画素位置情報２０４とＸ方向画像サイズ情報１１０とを取り込み、Ｘ方向の境界の外にはみ出る画素数を算出する。Ｘ方向画像サイズをｘｓｉｚｅ（単位は画素）、メモリのビット幅をｂｉｔｗｉｄｔｈ（単位は画素）、Ｘ方向画素位置をｘｐｏｓ（単位は画素）とすると、左方向の境界の外にはみ出る画素数ＬＰＮと、右方向の境界の外にはみ出る画素数ＲＰＮとは、それぞれ以下の式で表される。
ＬＰＮ＝ｍａｘ（０，０−ｘｐｏｓ）…（１）
ＲＰＮ＝ｍａｘ（０，ｘｐｏｓ−（ｘｓｉｚｅ−ｂｉｔｗｉｄｔｈ））…（２）
【００３５】
図８には、上記境界外画素数検出回路５００の構成例が示される。
【００３６】
図８に示されるように、境界外画素数検出回路５００は、減算器２８１，２８３、比較器２８１，２８４を含む。
【００３７】
左方向境界外画素数の検出は次のように行われる。Ｘ方向画素位置情報２０４が減算器２８１に入力され、０からＸ方向画素位置が減算され比較器２８２に出力される。比較器２８２では比較器２８１からの値と０との比較を行い、大きい方の値を左方向境界外画素数情報４１０に出力する。この構成により式（１）の演算処理が実現される。
【００３８】
右方向境界外画素数の検出は次のように行われる。Ｘ方向画素位置情報２０４とＸ方向画像サイズ１０１が減算器２８３に入力され、Ｘ方向画素位置から（Ｘ方向画像サイズ−メモリのビット幅）が減算され比較器２８４に出力される。比較器２８４では比較器２８３からの値と０との比較を行い、大きい方の値を右方向境界外画素数情報４１１に出力する。この構成により式（２）の演算処理が実現される。
【００３９】
データ整形回路４０４は、左方向境界外画素数情報４１０、右方向境界外画素数情報４１１を取り込み、画像メモリ４０２から出力されるデータを、境界外の画素数に応じて境界の画素を用いたデータに整形する。
【００４０】
図９には、左方向にはみ出る場合のデータ整形例が示される。
【００４１】
左方向にはみ出る場合には、アドレス生成回路１０３より画像メモリ４０２に対し左方向の境界位置のアドレスが出力され、データ整形回路４０４には左方向の境界位置からｂｉｔｗｉｄｔｈ幅のデータが入力される。このデータに対して、左方向境界外画素数だけ左端の境界部分の画素となり、残りの部分は左端の境界位置からの画素となるように整形する。この整形したデータをＳＩＭＤ演算器４０１に出力する。
【００４２】
図１０には、右方向にはみ出る場合のデータ整形例が示される。
【００４３】
右方向にはみ出る場合には、アドレス生成回路１０３より画像メモリ４０２に対して右端の画素が右方向の境界になるアドレスが出力され、データ整形回路４０４には右端の画素が右方向の境界位置になるｂｉｔｗｉｄｔｈ幅のデータが入力される。このデータに対して、右方向境界外画素数だけ右端の境界部分の画素となり、残りの部分は右端の境界位置からの画素となるように整形する。この整形したデータをＳＩＭＤ演算器４０１に出力する。
【００４４】
このように本例を用いることにより、ＳＩＭＤ演算器４０１に対してＶＯＰ境界外にあたる部分の画素は境界の画素を用いたデータを供給することができる。
【００４５】
上記の例によれば、以下の作用効果を得ることができる。
【００４６】
ＶＯＰ境界外の動き補償の際に、アクセスする画素位置が境界の内外に関係なく必要な画素が演算回路１０４に供給され、ＭＰＥＧ−４における動き補償処理が行えるため、参照画素がＶＯＰ境界外である可能性がある場合、画素位置から境界の外かどうかを判定し、参照画像がＶＯＰの外であれば境界上の画素位置に修正してメモリアクセスコントローラに画素位置のアドレスを出力する処理を通常のマイクロプロセッサで行わずに済むので、ＶＯＰ境界内外の判定や画素位置修正やアドレス計算のための余分な処理が不要となる。それにより、ＭＰＥＧ−４での画像処理の高速化を図ることができる。
【００４７】
次に、上記画像処理装置の適用例について説明する。
【００４８】
図１１には、上記画像処理装置が適用された画像信号圧縮ＬＳＩが示される。この画像信号圧縮ＬＳＩは、特に制限されないが、公知の半導体集積回路製造技術に基づいて単結晶シリコン基板などのひとつの半導体基板に形成される。
【００４９】
図１１に示される画像信号圧縮ＬＳＩは、動きベクトル検出及び動き補償を行うＭＥ（Ｍｏｔｉｏｎ　Ｅｓｔｉｍａｔｉｏｎ）／ＭＣ（Ｍｏｔｉｏｎ　Ｃｏｍｐｅｎｓａｔｉｏｎ）ブロック１１００、２次元ＤＣＴ演算と２次元ＩＤＣＴ演算を行うＤＣＴ／ＩＤＣＴブロック１１０１、量子化及び逆量子化を行うＱ（Ｑｕａｎｔｉｚａｔｉｏｎ）／ＩＱ（Ｉｎｖｅｒｓｅ　Ｑｕａｎｔｉｚａｔｉｏｎ）ブロック１１０２、可変長符号化及び可変長復号を行うＶＬＣ（ＶａｒｉａｂｌｅＬｅｎｇｔｈ　Ｃｏｄｉｎｇ）／ＶＬＤ（Ｖａｒｉａｂｌｅ　Ｌｅｎｇｔｈ　Ｄｅｃｏｄｉｎｇ）ブロック１１０３、ビデオ信号の入出力を行うためのビデオインターフェイス１１０４、画像データを格納可能なメモリ１１０５、上記メモリ１１０５をバスにインタフェース可能なメモリインターフェイス１１０６を含んで成る。
【００５０】
本構成による画像圧縮時の動作について説明する。
【００５１】
メモリ１１０５には参照画像データが格納されているものとする。ビデオインターフェイス１１０４から符号化画像データが入力され、メモリインターフェイス１１０６を通してメモリ１１０５に格納される。メモリ１１０５からメモリインターフェイス１１０６を通して符号化画像データと参照画像データがＭＥ／ＭＣブロック１１００に送られ、動きベクトル検出が行われる。このとき、第１実施形態で説明したように、境界の外の動きベクトルを探索するときも、効率良く演算が行われる。検出された動きベクトルに対応する参照画像と符合化画像とで各画素の差分をとり、差分値がＤＣＴ／ＩＤＣＴブロック１１０１に送られる。ＤＣＴ／ＩＤＣＴブロック１１０１では差分値に対して２次元ＤＣＴ演算が行われ、演算結果であるＤＣＴ係数がＱ／ＩＱブロック１１０２に送られる。Ｑ／ＩＱブロック１１０２では、ＤＣＴ係数に対して量子化処理を行い、ＶＬＣ／ＶＬＤブロック１１０３に結果を送る。ＶＬＣ／ＶＬＤブロック１１０３で、送られてきた結果に対して可変長符号化を行い、画像データの圧縮処理が完了する。
【００５２】
このように画像処理装置を画像信号圧縮ＬＳＩに適用することにより、演算効率の良い画像信号圧縮ＬＳＩを構成することができる。
【００５３】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である画像信号圧縮ＬＳＩに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種ＬＳＩに広く適用することができる。
【００５５】
本発明は、少なくとも画像処理を行うことを条件に適用することができる。
【００５６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５７】
すなわち、メモリアクセスコントローラにＸ方向画像サイズ、Ｙ方向画像サイズ、及び画像の格納先頭アドレスの情報を持たせ、画素データの指定を画素位置で行うものとし、アクセスする画素データが画像境界の外か内かをメモリアクセスコントローラが判定し、画像境界の外である場合には境界上の画素を演算手段に出力することによって、境界外位置を含む動き補償の際に、境界の外か内かを区別することなく演算手段に必要なデータを供給することができるため、ＭＰＥＧ−４での画像処理の高速化を達成することができる。
【図面の簡単な説明】
【図１】本発明にかかる画像処理装置における主要部の構成例ブロック図である。
【図２】上記画像処理装置に含まれる画像境界判定回路の構成例ブロック図である。
【図３】上記画像境界判定回路に含まれるＸ方向境界判定回路の構成例ブロック図である。
【図４】上記画像処理装置での画像データの格納例の説明図である。
【図５】本発明にかかる画像処理装置の別の構成例ブロック図である。
【図６】上記画像処理装置に含まれる画像境界判定回路の構成例ブロック図である。
【図７】上記画像処理装置に含まれるＸ方向境界判定回路の構成例ブロック図である。
【図８】上記画像処理装置に含まれる境界外画素数検出回路の構成例ブロック図である。
【図９】画像境界から左方向にはみ出る場合のデータ整形例の説明図である。
【図１０】画像境界から右方向にはみ出る場合のデータ整形例の説明図である。
【図１１】上記画像処理装置が適用される画像信号圧縮ＬＳＩの構成例ブロック図である。
【符号の説明】
１００　メモリアクセスコントローラ
１０１　画像情報用レジスタ
１０２　画像境界判定回路
１０３　アドレス生成回路
１０４　演算回路
１０５　画像メモリ
２０１　画素位置検出回路
２０２　Ｘ方向境界判定回路
２０３　Ｙ方向境界判定回路
２４１，２４２，２７１，２７２，２８２，２８４　比較器
２８１，２８３　減算器
４０１　ＳＩＭＤ演算器
４０２　画像メモリ
４０３　画像境界判定回路
４０４　データ整形回路
５００　境界外画素数検出回路
５０１　Ｘ方向判定回路
１１００　ＭＥ／ＭＣ
１１０１　ＤＣＴ／ＩＤＣＴ
１１０２　Ｑ／ＩＱ
１１０３　ＶＬＣ／ＶＬＤ
１１０４　ビデオインタフェース
１１０５　メモリ
１１０６　メモリインタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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