(57)【要約】【課題】メモリブロックの再設計が不要で、インターフェース回路に簡単な設計変更を施すだけで記憶容量の規模拡大ができる半導体記憶装置を提供する。【解決手段】フラッシュメモリＦＣ１〜ＦＣ２とインターフェース回路ＩＦ１とを有する。読み出し時には、フラッシュメモリＦＣ１〜ＦＣ２のぞれぞれが入力されたアドレス情報で特定されたメモリセルのデータを読み出し、読み出されたデータを出力データ群とＤＯ１〜ＤＯ２してインターフェース回路ＩＦ１に出力し、ここで選択的に外部に出力する。書き換え時には、インターフェース回路ＩＦ１が、フラッシュメモリＦＣ１〜ＦＣ２のいずれかに選択的にアクティブ状態のライトイネーブル信号を出力し、アクティブ状態のライトイネーブル信号が入力されたフラッシュメモリＦＣ１又はＦＣ２が、アドレス情報で特定されたメモリセルのデータを入力データ群のデータに書き換える。【選択図】　　　　図１
2004086801.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがメモリセルアレイ及びその制御回路を含む複数のメモリバンクと、
前記複数のメモリバンクに共通のインターフェース回路と
を有し、
前記複数のメモリバンクからのデータの読み出し及び前記複数のメモリバンクにおけるデータの書き換えを行う半導体記憶装置であって、
前記読み出しを行う動作モードにおいて、
（Ａ１）　前記インターフェース回路が、前記複数のメモリバンクにアクティブ状態のリードイネーブル信号を出力し、
（Ａ２）　前記インターフェース回路が、前記複数のメモリバンクに読み出し対象となるメモリセルを特定するアドレス情報を出力し、
（Ａ３）　前記複数のメモリバンクのぞれぞれが、入力された前記アドレス情報で特定されたメモリセルのデータを読み出し、読み出されたデータを出力データ群として前記インターフェース回路に出力し、
（Ａ４）　前記インターフェース回路が、前記複数のメモリバンクから出力された複数の出力データ群のいずれかを選択的に外部に出力し、
前記書き換えを行う動作モードにおいて、
（Ｂ１）　前記インターフェース回路が、前記複数のメモリバンクに書き換え対象となるメモリセルを特定するアドレス情報を出力し、
（Ｂ２）　前記インターフェース回路が、外部からの入力データ群を前記複数のメモリバンクに出力し、
（Ｂ３）　前記インターフェース回路が、前記複数のメモリバンクのいずれかに選択的にアクティブ状態のライトイネーブル信号を出力し、
（Ｂ４）　前記複数のメモリバンクの中の、アクティブ状態のライトイネーブル信号が入力されたメモリバンクが、前記アドレス情報で特定されたメモリセルのデータを前記入力データ群のデータに書き換える
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリバンクの中の、アクティブ状態のライトイネーブル信号が入力されたメモリバンクは、前記処理（Ｂ４）の期間中であることを示すビジー信号を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記インターフェース回路は、前記複数のメモリバンクの少なくとも一つからビジー信号を受信している期間中は、ライトイネーブル信号をアクティブ状態にしないことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記インターフェース回路は、前記複数のメモリバンクの少なくとも一つからビジー信号を受信している期間中であっても、ビジー信号を出力していないメモリバンクにアクティブ状態のライトイネーブル信号を出力することを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記複数のメモリバンクのテストモードにおいて、
（Ｃ１）　前記インターフェース回路が、前記複数のメモリバンクに書き換え対象であるメモリセルを特定するアドレス情報を出力し、
（Ｃ２）　前記インターフェース回路が、外部からの入力データ群を前記複数のメモリバンクに出力し、
（Ｃ３）　前記インターフェース回路が、前記複数のメモリバンクにアクティブ状態のライトイネーブル信号を出力し、
（Ｃ４）　前記複数のメモリバンクが、前記アドレス情報で特定されたメモリセルのデータを前記入力データ群のデータに書き換える
ことを特徴とする請求項１から４までのいずれかに記載の半導体記憶装置。
【請求項６】
前記複数のメモリバンクのテストモードにおいて、
（Ｄ１）　前記インターフェース回路が、前記複数のメモリバンクに書き換え対象となるメモリセルを特定するアドレス情報を出力し、
（Ｄ２）　前記インターフェース回路が、外部からの入力データ群を前記複数のメモリバンクに出力し、
（Ｄ３）　前記インターフェース回路が、前記複数のメモリバンクのいずれかにアクティブ状態のライトイネーブル信号を出力し、
（Ｄ４）　前記複数のメモリバンクの中の、アクティブ状態のライトイネーブル信号が入力されたメモリバンクが、前記アドレス情報で特定されたメモリセルのデータを前記入力データ群のデータに書き換え、
前記インターフェース回路は、前記複数のメモリバンクの少なくとも一つからビジー信号を受信している期間中であっても、ビジー信号を出力していないメモリバンクにアクティブ状態のライトイネーブル信号を出力する
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記インターフェース回路が、
前記複数のメモリブロックの一つを選択するバンクアドレスを出力するインターフェースコアブロックと、
前記読み出しを行う動作モードにおいて、前記バンクアドレスに基づいて前記複数のメモリバンクから出力された複数の出力データ群の一つを選択して出力するセレクト素子と、
前記書き込みを行う動作モードにおいて、前記バンクアドレスに基づいて前記複数のメモリバンクの一つを選択し、選択されたメモリバンクにアクティブ状態のライトイネーブル信号を出力するライトイネーブル信号制御回路と
を有し、
前記処理（Ａ１）、（Ａ２）、（Ｂ１）及び（Ｂ２）は、前記インターフェースコアブロックにより行われ、
前記処理（Ａ３）は、前記セレクト素子によって行われ、
前記処理（Ｂ３）は、前記ライトイネーブル信号制御回路によって行われる
ことを特徴とする請求項１から４までのいずれかに記載の半導体記憶装置。
【請求項８】
前記インターフェース回路が、
前記複数のメモリブロックの一つを選択するバンクアドレスを出力するインターフェースコアブロックと、
前記読み出しを行う動作モードにおいて、前記バンクアドレスに基づいて前記複数のメモリバンクから出力された複数の出力データ群の一つを選択して出力するセレクト素子と、
前記書き込みを行う動作モードにおいて、前記バンクアドレスに基づいて前記複数のメモリバンクの一つを選択し、選択されたメモリバンクにアクティブ状態のライトイネーブル信号を出力するライトイネーブル信号制御回路と
を有し、
前記処理（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）、（Ｃ１）及び（Ｃ２）は、前記インターフェースコアブロックにより行われ、
前記処理（Ａ３）は、前記セレクト素子によって行われ、
前記処理（Ｂ３）及び（Ｃ３）は、前記ライトイネーブル信号制御回路によって行われる
ことを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
前記インターフェース回路が、
前記複数のメモリブロックの一つを選択するバンクアドレスを出力するインターフェースコアブロックと、
前記読み出しを行う動作モードにおいて、前記バンクアドレスに基づいて前記複数のメモリバンクから出力された複数の出力データ群の一つを選択して出力するセレクト素子と、
前記書き込みを行う動作モードにおいて、前記バンクアドレスに基づいて前記複数のメモリバンクの一つを選択し、選択されたメモリバンクにアクティブ状態のライトイネーブル信号を出力するライトイネーブル信号制御回路と
を有し、
前記処理（Ａ１）、（Ａ２）、（Ｂ１）、（Ｂ２）、（Ｄ１）及び（Ｄ２）は、前記インターフェースコアブロックにより行われ、
前記処理（Ａ３）は、前記セレクト素子によって行われ、
前記処理（Ｂ３）及び（Ｄ３）は、前記ライトイネーブル信号制御回路によって行われる
ことを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、フラッシュモジュールのような半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図８は、従来のフラッシュモジュールの構成を概略的に示すブロック図である。図８に示される従来のフラッシュモジュールは、１個のフラッシュメモリＦＭ１と、１個のインターフェース回路ＩＦ４とから構成されている。また、このフラッシュモジュールは、例えば、システムＬＳＩに内蔵され、ＭＣＵ（メモリ制御ユニット：Ｍｅｍｏｒｙ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）のプログラムコードを記憶する。
【０００３】
図８に示されるように、フラッシュメモリＦＭ１は、メモリセルアレイＭＣ１〜ＭＣ４と、ＸデコーダブロックＸＤ１〜ＸＤ４と、ＹデコーダブロックＹＤ１〜ＹＤ４と、ＹゲートブロックＹＧ１〜ＹＧ４と、データレジスタブロックＤＲ１〜ＤＲ４と、コントロールブロックＣ１と、セクタアドレス入力バッファＳＡＢと、Ｙアドレス入力バッファＹＡＢと、データ入力バッファＤＩＢと、データ出力バッファＤＯＢとを有する。
【０００４】
図８に示されるように、インターフェース回路ＩＦ４には、フラッシュモジュールの外部入力信号ＩＦＩＮが入力される。また、インターフェース回路ＩＦ４は、外部出力信号ＩＦＯＵＴを出力する。さらに、インターフェース回路ＩＦ４は、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ、セクタアドレス群ＳＡ、Ｙアドレス群ＹＡ、及び入力データ群ＤＩをフラッシュメモリＦＭ１に出力する。また、インターフェース回路ＩＦ４には、フラッシュメモリＦＭ１からフラッシュメモリＦＭ１が書き換え動作中であることを示すビジー信号ＢＵＳＹ及び出力データ群ＤＯが入力される。インターフェース回路ＩＦ４は、ＲＯＭライター、ＬＳＩテスタ、ＣＰＵモード、シリアルモードにおける各動作を可能にし、それぞれのモードにおいてフラッシュモジュール外からの信号を変換してフラッシュメモリＦＭ１を動作させる。
【０００５】
図９は、図８に示される従来のフラッシュモジュールにおけるデータの読み出し動作を説明するためのタイミングチャートである。図９に示されるように、初期状態においてセクタアドレス群ＳＡ及びＹアドレス群ＹＡは任意のアドレスを選択しており、リードイネーブル信号ＲＥＢは電源電位Ｖｄｄであり、出力データ群ＤＯは接地電位Ｖｓｓである。読み出し動作の際には、ライトイネーブル信号ＷＥＢは電源電位Ｖｄｄに保持され、ビジー信号ＢＵＳＹは接地電位Ｖｓｓに保持され、入力データ群ＤＩは電源電位Ｖｄｄ又は接地電位Ｖｓｓのいずれでもよい。
【０００６】
図９に示されるように、リードイネーブル信号ＲＥＢが接地電位Ｖｓｓ（即ち、アクティブ状態）になると（時点ｔ４１）、セクタアドレス群ＳＡ及びＹアドレス群ＹＡで選択されている任意アドレスのデータがメモリセルから読み出され、出力データ群ＤＯとしてインターフェース回路ＩＦ４に出力される（時点ｔ４２）。次に、セクタアドレス群ＳＡ及びＹアドレス群ＹＡにより選択されるアドレスが切り換わると（時点ｔ４３）、新しく選択されたアドレスのデータがメモリセルから読み出され、出力データ群ＤＯとしてインターフェース回路ＩＦ４に出力される（時点ｔ４４）。時点ｔ４３から時点ｔ４４までの動作と同様の動作を繰り返すことによってメモリセルからデータが連続的に読み出される。リードイネーブル信号ＲＥＢが電源電位Ｖｄｄ（即ち、非アクティブ状態）になると（時点ｔ４５）、出力データ群ＤＯは接地電位Ｖｓｓになり、読み出し動作が終了する（時点ｔ４６）。
【０００７】
図１０は、図８に示される従来のフラッシュモジュールにおけるデータの書き換え動作を説明するためのタイミングチャートである。ここではセクタ単位（１ワード線単位）のメモリセルのデータの書き換え動作について説明する。書き換え動作は、データレジスタブロックＤＲ１〜ＤＲ４のラッチ回路にデータを送るデータロードと、データレジスタブロックＤＲ１〜ＤＲ４にラッチされたデータを選択されたセクタのメモリセルに書き込む動作からなる。なお、書き換え動作において、メモリセルアレイＭＣ１〜ＭＣ４は同時に動作し、ＸデコーダブロックＸＤ１〜ＸＤ４は同時に動作し、ＹデコーダブロックＹＤ１〜ＹＤ４は同時に動作し、ＹゲートブロックＹＧ１〜ＹＧ４は同時に動作し、データレジスタブロックＤＲ１〜ＤＲ４は同時に動作する。
【０００８】
図１０に示されるように、初期状態においてライトイネーブル信号ＷＥＢは電源電圧Ｖｄｄであり、ビジー信号ＢＵＳＹは接地電位Ｖｓｓであり、セクタアドレス群ＳＡ及びＹアドレス群ＹＡは任意のアドレスを選択しており、入力データ群ＤＩは任意のデータである。また、書き換え動作に際しては、リードイネーブル信号ＲＥＢは電源電位Ｖｄｄに保持される。次に、セクタアドレス群ＳＡが書き換えを実行するセクタ（ワード線）のアドレスに切り換わり、Ｙアドレス群ＹＡが最初にデータをロードするデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスに切り換わる（時点ｔ５１）。セクタアドレス群ＳＡはロード期間中、この状態を保持する。
【０００９】
ライトイネーブル信号ＷＥＢが接地電位Ｖｓｓ（即ち、アクティブ状態）になると、この立ち下がりエッジで目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路が選択され、また入力データ群ＤＩがラッチ回路へロードするデータになる（時点ｔ５２）。次に、ライトイネーブル信号ＷＥＢが電源電位Ｖｄｄになると、このライトイネーブル信号ＷＥＢの立ち上がりエッジで入力データ群ＤＩのデータが目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に取り込まれる（時点ｔ５３）。次に、Ｙアドレス群ＹＡが２番目にデータをロードするデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスを選択するとういように時点ｔ５１から時点ｔ５３までの動作と同様の動作を全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に対し、例えば、５１２サイクル実行する。
【００１０】
全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路へのデータロードが終了すると、フラッシュメモリＦＭ１自体が自動的にデータレジスタブロックＤＲ１〜ＤＲ４のデータをセクタアドレス群ＳＡで選択された全てのメモリセルに対して書き換え動作を開始し、ビジー信号ＢＵＳＹが電源電位Ｖｄｄに切り換わる。ビジー信号ＢＵＳＹが電源電位Ｖｄｄの期間はフラッシュメモリＦＭ１へのアクセスが禁止される（時点ｔ５４）。書き換え動作が終了するとビジー信号ＢＵＳＹが接地電位Ｖｓｓに切り換わり、フラッシュメモリＦＭ１へのアクセスの禁止が解除され、一連の動作を終了する（時点ｔ５５）。
【００１１】
【発明が解決しようとする課題】
ところで、上記した従来の半導体記憶装置において記憶容量の規模拡大を図るためには、フラッシュメモリの各メモリセルアレイＭＣ１〜ＭＣ４のサイズを拡大する方法が考えられる。例えば、各メモリセルアレイＭＣ１〜ＭＣ４のワード線の数を５１２本から１０２４本に増加する方法である。
【００１２】
また、上記した従来の半導体記憶装置において記憶容量の規模拡大を図る他の方法としては、フラッシュメモリに搭載されるメモリセルアレイＭＣ１〜ＭＣ４の個数を増やす方法も考えられる。例えば、各メモリセルアレイＭＣ１〜ＭＣ４の個数を、例えば、１個から４個に、又は、４個から８個に増やす方法である。因みに、特開２００１−８４７７７公報には、メモリセルアレイ部（この公報においては、制御回路を含まないメモリセルアレイ部を「バンク（ＢＡＮＫ）」と称している。））を４個備えたフラッシュメモリが開示されている。
【００１３】
しかしながら、上記したいずれの方法も新規にフラッシュメモリを開発する方法（前者はメモリセルアレイのサイズを拡大する方法であり、後者はメモリセルアレイの個数を増やす方法である。）を採用しているので、フラッシュメモリを構成する各構成ブロックの能力やフラッシュメモリのレイアウト等の再設計が必要になる。フラッシュメモリを再設計した場合には、そのインターフェース回路も再設計する必要がある。このため、上記したいずれの方法も、製品開発のために多大な時間を要することになる。
【００１４】
また、各メモリセルアレイＭＣ１〜ＭＣ４のサイズを拡大すると、ＬＳＩテスタによるフラッシュモジュールの評価時間が増大する。例えば、図８における各メモリセルアレイＭＣ１〜ＭＣ４のサイズを（５１２ワード線）×（５１２ビット線）から（１０２４ワード線）×（５１２ビット線）へ２倍に拡大した新規開発されたメモリモジュールをＬＳＩテスタにより評価する場合には、試験時間が従来サイズのメモリモジュールの２倍になってしまう。これは、セクター数（ワード線の数）が２倍に拡大されたメモリモジュールを評価する場合には、ワード線単位で行われる書き換え回数も２倍になり、その結果、ＬＳＩテスタによるフラッシュモジュールの実質的な書き換え試験時間も２倍になってしまうからである。
【００１５】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、メモリセルアレイ及びその制御回路を有するメモリブロックの再設計を不要とし、インターフェース回路に簡単な設計変更を施すだけで、記憶容量の規模拡大を図ることができる半導体記憶装置を提供することにある。
【００１６】
また、他の発明の目的は、記憶容量が増大しても試験時間の増大を抑制することができる半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、それぞれがメモリセルアレイ及びその制御回路を含む複数のメモリバンクと、前記複数のメモリバンクに共通のインターフェース回路とを有し、前記複数のメモリバンクからのデータの読み出し及び前記複数のメモリバンクにおけるデータの書き換えを行う。読み出しを行う動作モードにおいては、（Ａ１）前記インターフェース回路が、前記複数のメモリバンクにアクティブ状態のリードイネーブル信号を出力し、（Ａ２）前記インターフェース回路が、前記複数のメモリバンクに読み出し対象となるメモリセルを特定するアドレス情報を出力し、（Ａ３）前記複数のメモリバンクのぞれぞれが、入力された前記アドレス情報で特定されたメモリセルのデータを読み出し、読み出されたデータを出力データ群として前記インターフェース回路に出力し、（Ａ４）前記インターフェース回路が、前記複数のメモリバンクから出力された複数の出力データ群のいずれかを選択的に外部に出力する。書き換えを行う動作モードにおいては、（Ｂ１）前記インターフェース回路が、前記複数のメモリバンクに書き換え対象となるメモリセルを特定するアドレス情報を出力し、（Ｂ２）前記インターフェース回路が、外部からの入力データ群を前記複数のメモリバンクに出力し、（Ｂ３）前記インターフェース回路が、前記複数のメモリバンクのいずれかに選択的にアクティブ状態のライトイネーブル信号を出力し、（Ｂ４）前記複数のメモリバンクの中の、アクティブ状態のライトイネーブル信号が入力されたメモリバンクが、前記アドレス情報で特定されたメモリセルのデータを前記入力データ群のデータに書き換える。
【００１８】
また、前記複数のメモリバンクの中の、アクティブ状態のライトイネーブル信号が入力されたメモリバンクが、前記処理（Ｂ４）の期間中であることを示すビジー信号を出力し、前記インターフェース回路が、前記複数のメモリバンクの少なくとも一つからビジー信号を受信している期間中であっても、ビジー信号を出力していないメモリバンクにアクティブ状態のライトイネーブル信号を出力するように構成してもよい。
【００１９】
さらに、前記複数のメモリバンクのテストモードにおいて、（Ｃ１）前記インターフェース回路が、前記複数のメモリバンクに書き換え対象であるメモリセルを特定するアドレス情報を出力し、（Ｃ２）前記インターフェース回路が、外部からの入力データ群を前記複数のメモリバンクに出力し、（Ｃ３）前記インターフェース回路が、前記複数のメモリバンクにアクティブ状態のライトイネーブル信号を出力し、（Ｃ４）前記複数のメモリバンクが、前記アドレス情報で特定されたメモリセルのデータを前記入力データ群のデータに書き換えるように構成してもよい。
【００２０】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態に係るフラッシュモジュールの構成を概略的に示すブロック図である。
【００２１】
第１の実施形態に係るフラッシュモジュール（半導体記憶装置）は、２個のフラッシュメモリ（メモリバンク）ＦＭ１〜ＦＭ２と、１個のインターフェース回路ＩＦ１とから構成される。フラッシュメモリＦＭ１及びフラッシュメモリＦＭ２は、同じ構造を持つ。また、第１の実施形態に係るフラッシュモジュールは、例えば、システムＬＳＩに内蔵され、ＭＣＵのプログラムコードを記憶する。
【００２２】
図１に示されるように、フラッシュメモリＦＭ１〜ＦＭ２のそれぞれは、メモリセルアレイＭＣ１〜ＭＣ４と、ＸデコーダブロックＸＤ１〜ＸＤ４と、ＹデコーダブロックＹＤ１〜ＹＤ４と、ＹゲートブロックＹＧ１〜ＹＧ４と、データレジスタブロックＤＲ１〜ＤＲ４と、コントロールブロックＣ１と、セクタアドレス入力バッファＳＡＢと、Ｙアドレス入力バッファＹＡＢと、データ入力バッファＤＩＢと、データ出力バッファＤＯＢとを有する。
【００２３】
ＸデコーダブロックＸＤ１〜ＸＤ４はそれぞれ、メモリセルアレイＭＣ１〜ＭＣ４に隣接して配置されている。データレジスタブロックＤＲ１〜ＤＲ４はそれぞれ、メモリセルアレイＭＣ１〜ＭＣ４に隣接して配置されている。ＹゲートブロックＹＧ１〜ＹＧ４はそれぞれ、データレジスタブロックＤＲ１〜ＤＲ４に隣接して配置されている。ＹデコーダブロックＹＤ１〜ＹＤ４はそれぞれ、ＹゲートブロックＹＧ１〜ＹＧ４に隣接して配置されている。
【００２４】
コントロールブロックＣ１には、インターフェース回路ＩＦ１から出力されたライトイネーブル信号ＷＥＢ１（又はＷＥＢ２）及びリードイネーブル信号ＲＥＢが入力される。コントロールブロックＣ１は、ライトイネーブル信号ＷＥＢ１（又はＷＥＢ２）及びリードイネーブル信号ＲＥＢを受け、メモリセルのデータ書き換え、メモリセルのデータ読み出し等を実行する。コントロールブロックＣ１は、入力されたライトイネーブル信号ＷＥＢ１（又はＷＥＢ２）及びリードイネーブル信号ＲＥＢに基づく内部制御信号群ＣＯを、セクタアドレス入力バッファＳＡＢ、Ｙアドレス入力バッファＹＡＢ、データ入力バッファＤＩＢ、及びデータ出力バッファＤＯＢに出力する。
【００２５】
セクタアドレス入力バッファＳＡＢには、インターフェース回路ＩＦ１から出力されたセクタアドレス群ＳＡが入力され、コントロールブロックＣ１から出力された内部制御信号群ＣＯが入力される。セクタアドレス入力バッファＳＡＢは、入力された内部制御信号群ＣＯに基づいて制御され、入力されたセクタアドレス群ＳＡを内部セクタアドレス群ＳＡＢＯに変換してＸデコーダブロックＸＤ１〜ＸＤ４に出力する。
【００２６】
Ｙアドレス入力バッファＹＡＢには、インターフェース回路ＩＦ１から出力されたＹアドレス群ＹＡが入力され、コントロールブロックＣ１から出力された内部制御信号群ＣＯが入力される。Ｙアドレス入力バッファＹＡＢは、入力された内部制御信号群ＣＯに基づいて制御され、入力されたＹアドレス群ＹＡを内部Ｙアドレス群ＹＡＢＯに変換してＹデコーダブロックＹＤ１〜ＹＤ４に出力する。
【００２７】
データ入力バッファＤＩＢには、インターフェース回路ＩＦ１から出力された入力データ群ＤＩが入力され、コントロールブロックＣ１から出力された内部制御信号群ＣＯが入力される。データ入力バッファＤＩＢは、入力された内部制御信号群ＣＯに基づいて制御され、入力された入力データ群ＤＩを内部入力データ群ＤＩＢＯに変換してＹゲートブロックＹＧ１〜ＹＧ４に出力する。
【００２８】
データ出力バッファＤＯＢには、ＹゲートブロックＹＧ１〜ＹＧ４から出力された入力内部出力データＤＯＢＩが入力され、コントロールブロックＣ１から出力された内部制御信号群ＣＯが入力される。データ出力バッファＤＯＢは、入力された内部制御信号群ＣＯに基づいて制御され、入力内部出力データ群ＤＯＢＩを出力データ群ＤＯ１（又はＤＯ２）に変換してインターフェース回路ＩＦ１に出力する。
【００２９】
メモリセルアレイＭＣ１〜ＭＣ４はそれぞれ、データを記憶するメモリセルがマトリックス状に配置されたものである。メモリセルアレイＭＣ１〜ＭＣ４はそれぞれ、平行に並ぶ５１２本のワード線と、これらワード線と交差する方向に平行に並ぶ５１２本のビット線と、ワード線及びビット線の交差点のそれぞれに配置されたメモリセルとを有する。ただし、ワード線とビット線の数は、上記例に限定されない。また、メモリセルアレイの個数も４個に限定されない。
【００３０】
データレジスタブロックＤＲ１〜ＤＲ４はそれぞれ、書き換え動作のデータロード時にメモリセルに書き込むデータを一時的に格納する。データレジスタブロックＤＲ１〜ＤＲ４はそれぞれ、データを格納するラッチ回路をビット線毎に有する。データレジスタブロックＤＲ１〜ＤＲ４はそれぞれ、格納したデータをビット線を通して選択されたセクタアドレスのメモリセルに伝達することによって、メモリセルに記憶されるデータを書き換える。
【００３１】
ＹゲートブロックＹＧ１〜ＹＧ４はそれぞれ、ビット線毎に配置され、ビット線とのデータの受け渡しをするトランジスタ群を有する。ＹゲートブロックＹＧ１〜ＹＧ４はそれぞれ、データ読み出し動作時に選択されたメモリセルのデータを内部出力データ群ＤＯＢＩとして出力する。ＹゲートブロックＹＧ１〜ＹＧ４はそれぞれ、書き換え動作のデータロード時に入力データを内部入力データ群ＤＩＢＯに変換してデータレジスタブロックＤＲ１〜ＤＲ４へ伝達する。
【００３２】
ＸデコーダブロックＸＤ１〜ＸＤ４には、同一の内部セクタアドレス群ＳＡＢＯが入力される。ＸデコーダブロックＸＤ１〜ＸＤ４はそれぞれ、内部セクタアドレス群ＳＡＢＯをデコードして、メモリセルアレイＭＣ１〜ＭＣ４のそれぞれにおいて任意のワード線を同時選択する。
【００３３】
ＹデコーダブロックＹＤ１〜ＹＤ４には、同一の内部Ｙアドレス群ＹＡＢＯが入力される。ＹデコーダブロックＹＤ１〜ＹＤ４はそれぞれ、内部Ｙアドレス群ＹＡＢＯをデコードする。
【００３４】
Ｙアドレス群ＹＡにより、ＹゲートブロックＹＧ１〜ＹＧ４のそれぞれにおいて任意のＹゲートが同時選択され、データレジスタブロックＤＲ１〜ＤＲ４のそれぞれにおいて任意のラッチ回路が同時選択され、メモリセルアレイＭＣ１〜ＭＣ４のそれぞれにおいて任意のビット線が同時選択される。また、セクタアドレス群ＳＡとＹアドレス群ＹＡにより任意のメモリセルが選択される。
【００３５】
インターフェース回路ＩＦ１は、ＲＯＭライター、ＬＳＩテスタ、ＣＰＵモード、シリアルモードにおける各動作を可能にし、それぞれのモードにおいてフラッシュモジュール外からの信号を変換してフラッシュメモリＦＭ１又はＦＭ２を動作させる。インターフェース回路ＩＦ１は、インターフェースコアブロックＩＣ１と、ライトイネーブル信号制御回路ＷＥＣ１と、セレクト素子Ｓ１と、セレクト素子Ｓ２とを有する。
【００３６】
インターフェースコアブロックＩＣ１は、図８に示される従来のインターフェース回路ＩＦ４に、フラッシュメモリＦＭ１〜ＦＭ２のうちの一つのフラッシュメモリを選択するためのバンクアドレス群ＢＡの出力機能を追加搭載した構成を持つ。インターフェースコアブロックＩＣ１は、ライトイネーブル信号制御回路ＷＥＣ１に、ライトイネーブル信号ＷＥＢ及びバンクアドレス群ＢＡを出力する。インターフェースコアブロックＩＣ１は、出力データ群を選択的に出力するセレクト素子Ｓ１及びビジー信号を選択的に出力するセレクト素子Ｓ２のそれぞれにバンクアドレス群ＢＡを出力する。インターフェースコアブロックＩＣ１は、フラッシュメモリＦＭ１〜ＦＭ２に、リードイネーブル信号ＲＥＢ、セクタアドレス群ＳＡ、Ｙアドレス群ＹＡ、及び入力データ群ＤＩを出力する。
【００３７】
インターフェースコアブロックＩＣ１には、セレクト素子Ｓ１から出力された出力データ群ＤＯが入力され、セレクト素子Ｓ２から出力されたビジー信号ＢＵＳＹが入力される。ビジー信号ＢＵＳＹは、フラッシュメモリＦＭ１又はＦＭ２が書き換え動作中であるか否かを示す。また、インターフェースコアブロックＩＣ１には、フラッシュモジュールへの入力信号である外部入力信号ＩＦＩＮが入力される。インターフェースコアブロックＩＣ１は、フラッシュモジュール出力信号である外部出力信号ＩＦＯＵＴを出力する。
【００３８】
ライトイネーブル信号制御回路ＷＥＣ１は、インバータ素子ＩＮＶ１〜ＩＮＶ３と、ＮＯＲ素子（否定論理和素子）ＮＯＲ１〜ＮＯＲ２とから構成されている。ライトイネーブル信号ＷＥＢがＮＯＲ素子ＮＯＲ１〜ＮＯＲ２のそれぞれの入力端子の一方に入力され、バンクアドレス群ＢＡがＮＯＲ素子ＮＯＲ１の入力端子の他方、及びインバータ素子ＩＮＶ１の入力端子に入力されている。また、インバータ素子ＩＮＶの出力がノードＮ１を介してＮＯＲ素子ＮＯＲ２の入力端子の他方に入力され、ＮＯＲ素子ＮＯＲ１の出力がノードＮ２を介してインバータ素子ＩＮＶ２の入力端子に入力されている。さらに、ＮＯＲ素子ＮＯＲ２の出力がノードＮ３を介してインバータ素子ＩＮＶ３の入力端子に入力され、インバータ素子ＩＮＶ２の出力がライトイネーブル信号ＷＥＢ１としてフラッシュメモリＦＭ１に入力されている。さらにまた、インバータ素子ＩＮＶ３の出力がライトイネーブル信号ＷＥＢ２としてフラッシュメモリＦＭ２に入力されている。
【００３９】
セレクト素子Ｓ１の入力端子には、フラッシュメモリＦＭ１〜ＦＭ２からの出力データ群ＤＯ１〜ＤＯ２が入力され、セレクト素子Ｓ１のセレクト端子にはバンクアドレス群ＢＡが入力される。セレクト素子Ｓ１は、出力データ群ＤＯをインターフェースコアブロックＩＣ１に出力する。セレクト素子Ｓ１は、バンクアドレス群ＢＡが接地電位Ｖｓｓのときに出力データ群ＤＯ１を出力データ群ＤＯとして出力し、バンクアドレス群ＢＡが電源電位Ｖｄｄのときに出力データ群ＤＯ２を出力データ群ＤＯとして出力する。
【００４０】
セレクト素子Ｓ２の入力端子には、フラッシュメモリＦＭ１〜ＦＭ２からのビジー信号ＢＵＳＹ１〜ＢＵＳＹ２が入力され、セレクト素子Ｓ２のセレクト端子には、バンクアドレス群ＢＡがセレクト端子に入力される。セレクト素子Ｓ２は、ビジー信号ＢＵＳＹをインターフェースコアブロックＩＣ１に出力する。セレクト素子Ｓ２は、バンクアドレス群ＢＡが接地電位Ｖｓｓのときにビジー信号ＢＵＳＹ１をビジー信号ＢＵＳＹとして出力し、バンクアドレス群ＢＡが電源電位Ｖｄｄのときにビジー信号ＢＵＳＹ２をビジー信号ＢＵＳＹとして出力する。
【００４１】
図２は、第１の実施形態に係るフラッシュモジュールにおける読み出し動作を説明するためのタイミングチャートである。
【００４２】
図２に示されるように、初期状態においてバンクアドレス群ＢＡは接地電位Ｖｓｓであり、セクタアドレス群ＳＡ及びＹアドレス群ＹＡは任意のアドレスを選択しており、リードイネーブル信号ＲＥＢは電源電位Ｖｄｄであり、出力データ群ＤＯ１〜ＤＯ２及び出力データ群ＤＯは接地電位Ｖｓｓである。
【００４３】
読み出し動作期間（読み出し動作モード）において、ライトイネーブル信号ＷＥＢは電源電位Ｖｄｄであり、ライトイネーブル信号ＷＥＢ及びライトイネーブル信号ＷＥＢ１〜ＷＥＢ２は電源電位Ｖｄｄであり、ビジー信号ＢＵＳＹ１〜ＢＵＳＹ２及びビジー信号ＢＵＳＹは接地電位Ｖｓｓであり、入力データ群ＤＩは電源電位Ｖｄｄ又は接地電位Ｖｓｓのいずれでもよい。
【００４４】
次に、リードイネーブル信号ＲＥＢが接地電位Ｖｓｓになると（時点ｔ１）、フラッシュメモリＦＭ１〜ＦＭ２のそれぞれにおいてセクタアドレス群ＳＡ及びＹアドレス群ＹＡで選択されている任意アドレスのメモリセルのデータが読み出され、出力データ群ＤＯ１〜ＤＯ２として出力される（時点ｔ２）。このときバンクアドレス群ＢＡが接地電位Ｖｓｓであるので、セレクト素子Ｓ１により出力データ群ＤＯ１が選択され、出力データ群ＤＯ１が出力データ群ＤＯとして出力される。
【００４５】
次に、バンクアドレス群ＢＡが電源電位Ｖｄｄに切り換わり、セクタアドレス群ＳＡ及びＹアドレス群ＹＡにより選択されるアドレスが切り換わると（時点ｔ３）、フラッシュメモリＦＭ１〜ＦＭ２においてそれぞれ新しく選択されたメモリセルのデータが読み出され、出力データ群ＤＯ１〜ＤＯ２として出力される（時点ｔ４）。このとき、バンクアドレス群ＢＡが電源電位Ｖｄｄであるので、セレクト素子Ｓ１により出力データ群ＤＯ２が選択され、出力データ群ＤＯ２が出力データ群ＤＯとして出力される。時点ｔ３から時点ｔ４までの動作と同様の動作を繰り返すことによって、フラッシュメモリＦＭ１〜ＦＭ２から連続的にデータが読み出される。
【００４６】
その後、リードイネーブル信号ＲＥＢが電源電位Ｖｄｄになると（時点ｔ５）、出力データ群ＤＯ１〜ＤＯ２及び出力データ群ＤＯは接地電位Ｖｓｓになり、読み出し動作が終了する（時点ｔ６）。
【００４７】
図３は、第１の実施形態に係るフラッシュモジュールにおける書き換え動作を説明するためのタイミングチャートである。ここではフラッシュメモリＦＭ１の任意アドレスのセクタにおけるメモリセルのデータを書き換えた後、フラッシュメモリＦＭ２の任意アドレスのセクタにおけるメモリセルのデータを書き換える動作を説明する。
【００４８】
図３に示されるように、初期状態においてバンクアドレス群ＢＡは電源電位Ｖｄｄであり、ライトイネーブル信号ＷＥＢは電源電圧Ｖｄｄであり、ビジー信号ＢＵＳＹ１〜ＢＵＳＹ２及びビジー信号ＢＵＳＹは接地電位Ｖｓｓであり、セクタアドレス群ＳＡ及びＹアドレス群ＹＡは任意のアドレスを選択しており、入力データ群ＤＩは任意のデータである。また、ノードＮ１〜Ｎ３はともに接地電位Ｖｓｓであり、ライトイネーブル信号ＷＥＢ１〜ＷＥＢ２はともに電源電位Ｖｄｄである。書き換え動作期間（書き換え動作モード）中、リードイネーブル信号ＲＥＢは電源電位Ｖｄｄに保持される。
【００４９】
次に、バンクアドレス群ＢＡがフラッシュメモリＦＭ１を選択するため接地電位Ｖｓｓに切り換わり、ノードＮ１が電源電位Ｖｄｄに切り換わり、セクタアドレス群ＳＡが書き換えを実行するセクタ（ワード線）のアドレスに切り換わり、Ｙアドレス群ＹＡが最初にデータをロードするデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスに切り換わる（時点ｔ１ａ）。バンクアドレス群ＢＡ及びセクタアドレス群ＳＡは、ロード期間中、この状態を保持する。
【００５０】
次に、ライトイネーブル信号ＷＥＢが接地電位Ｖｓｓになると、ノードＮ２が電源電位Ｖｄｄに切り換わり、ライトイネーブル信号ＷＥＢ１が接地電位Ｖｓｓに切り換わる。このライトイネーブル信号ＷＥＢ１の立ち下がりエッジでフラッシュメモリＦＭ１の目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路が選択され、また、入力データ群ＤＩがラッチ回路へロードされるデータになる（時点ｔ２ａ）。次に、ライトイネーブル信号ＷＥＢが電源電位Ｖｄｄになると、ノードＮ２が接地電位Ｖｓｓ、ライトイネーブル信号ＷＥＢ１が電源電位Ｖｄｄに切り換わる。このライトイネーブル信号ＷＥＢ１の立ち上がりエッジでフラツシュメモリＦＭ１の入力データ群ＤＩのデータが目的のデータレジスタブロックＤＲ１〜ＤＲ４にロードされる（時点ｔ３ａ）。次に、Ｙアドレス群ＹＡが２番目にデータをロードするフラッシュメモリＦＭ１のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスを選択するというように、時点ｔ１ａから時点ｔ３ａまでの動作と同様の動作を全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に対し、例えば、５１２サイクル実行する。
【００５１】
フラッシュメモリＦＭ１の全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路へのデータロードが終了すると、フラッシュメモリＦＭ１自体が自動的にデータレジスタブロックＤＲ１〜ＤＲ４のデータをセクタアドレス群ＳＡで選択された全てのメモリセルに対して書き換え動作を開始し、ビジー信号ＢＵＳＹ１が電源電位Ｖｄｄに切り換わり、セレクト素子Ｓ２を介してビジー信号ＢＵＳＹが電源電位Ｖｄｄに切り換わる（時点ｔ４ａ）。
【００５２】
ビジー信号ＢＵＳＹが電源電位Ｖｄｄの期間はフラッシュメモリＦＭ１〜ＦＭ２へのアクセスが禁止される。書き換え動作が終了するとビジー信号ＢＵＳＹ１が接地電位Ｖｓｓに切り換わり、セレクタ素子Ｓ２を介してビジー信号ＢＵＳＹが接地電位Ｖｓｓに切り換わり、フラッシュメモリＦＭ１〜ＦＭ２へのアクセスの禁止が解除され、フラッシュメモリＦＭ１への書き換え動作を終了する（時点ｔ５ａ）。
【００５３】
次に、バンクアドレス群ＢＡがフラッシュメモリＦＭ２を選択するため電源電位Ｖｄｄに切り換わり、ノードＮ１が接地電位Ｖｓｓに切り換わり、セクタアドレス群ＳＡが書き換えを実行するセクタ（ワード線）のアドレスに切り換わり、Ｙアドレス群ＹＡが最初にデータをロードするデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスに切り換わるというように、上記した時点ｔ１ａから時点ｔ５ａまでの動作（フラッシュメモリＦＭ１への書き換え動作）と同様に、時点ｔ１ｂからｔ５ｂまでの動作（フラッシュメモリＦＭ２に対して書き換え動作）を実行する。
【００５４】
以上説明したように、第１の実施形態に係るフラッシュモジュールにおいては、インターフェース回路ＩＦ１のインターフェースコアブロックＩＣ１にバンクアドレスＢＡを出力する機能を追加し、インターフェース回路ＩＦ１にセレクト素子Ｓ１とライトイネーブル信号選択回路ＷＥＣ１とを追加搭載することによって、図８に示される従来のフラッシュメモリと同じ構造の複数個のフラッシュメモリを制御することを可能にしている。このため、第１の実施形態に係るフラッシュモジュールによれば、フラッシュメモリ自体の再設計を不要とし、インターフェース回路に簡単な設計変更を施すだけで、フラッシュモジュールのメモリセルアレイの記憶容量の規模を拡大できる。このように、第１の実施形態に係るフラッシュモジュールによれば、回路変更を最小限に抑えているので、フラッシュモジュールの開発を短期間で実施できる。
【００５５】
また、第１の実施形態に係るフラッシュモジュールによれば、インターフェース回路に新たに追加する回路も小規模であるため、インターフェース回路のレイアウトサイズの拡大を最小限に抑えることができる。
【００５６】
第２の実施形態
図４は、本発明の第２の実施形態に係るフラッシュモジュールの構成を概略的に示すブロック図である。
【００５７】
フラッシュメモリＦＭ１〜ＦＭ２の構成は第１の実施形態で説明したものと同じである。フラッシュメモリＦＭ１〜ＦＭ２に入出力される外部信号は、第１の実施形態で説明したものと同じである。第２の実施形態に係るフラッシュモジュール（半導体記憶装置）は、２個のフラッシュメモリ（メモリバンク）ＦＭ１〜ＦＭ２と、１個のインターフェース回路ＩＦ２とから構成される。
【００５８】
インターフェース回路ＩＦ２は、インターフェースコアブロックＩＣ１と、ライトイネーブル信号制御回路ＷＥＣ１と、セレクト素子Ｓ１と、ビジー信号制御回路ＢＣ１とを有する。インターフェースコアブロックＩＣ１、ライトイネーブル信号制御回路ＷＥＣ１、及びセレクト素子Ｓ１の構成は、第１の実施形態で説明したものと同じである。
【００５９】
ビジー信号制御回路ＢＣ１は、ＮＯＲ素子ＮＯＲ３と、インバータ素子ＩＮＶ４とで構成されている。ビジー信号ＢＵＳＹ１〜ＢＵＳＹ２がそれぞれＮＯＲ素子ＮＯＲ３の入力端子に入力され、ＮＯＲ素子ＮＯＲ３の出力がノードＮ４を介してインバータ素子ＩＮＶ４の入力端子に入力される。インバータ素子ＩＮＶ４の出力端子から出力されたビジー信号ＢＵＳＹは、インターフェースコアブロックＩＣ１に入力される。インターフェース回路ＩＦ２は、一方のフラッシュメモリＦＭ１又はＦＭ２が書き換え動作中であって、そのビジー信号ＢＵＳＹ１又はＢＵＳＹ２、及び、ビジー信号ＢＵＳＹが電源電位Ｖｄｄであっても、ビジー信号を電源電位Ｖｄｄにしていない他方のフラッシュメモリに対して書き換え動作のためのアクセスができるように構成されている。
【００６０】
第２の実施形態に係るフラッシュモジュールにおけるデータの読み出し動作は、第１の実施形態に係るフラッシュモジュールにおけるデータの読み出し動作を同じである。
【００６１】
図５は、第２実施形態に係るフラッシュモジュールにおける書き換え動作を説明するためのタイミングチャートである。ここではフラッシュメモリＦＭ１の任意アドレスのセクタにおけるメモリセルのデータを書き換えた後、フラッシュメモリＦＭ２の任意アドレスのセクタにおけるメモリセルのデータを書き換える動作を説明する。
【００６２】
図５に示されるように、初期状態においてバンクアドレス群ＢＡは電源電位Ｖｄｄであり、ライトイネーブル信号ＷＥＢは電源電圧Ｖｄｄであり、ビジー信号ＢＵＳＹ１〜ＢＵＳＹ２は接地電位Ｖｓｓであり、セクタアドレス群ＳＡ及びＹアドレス群ＹＡは任意のアドレスを選択しており、入力データ群ＤＩは任意のデータである。また、ノードＮ１〜Ｎ３はともに接地電位Ｖｓｓであり、ライトイネーブル信号ＷＥＢ１〜ＷＥＢ２はともに電源電位Ｖｄｄである。また、ノードＮ４は電源電位Ｖｄｄであり、ビジー信号ＢＵＳＹは接地電位Ｖｓｓである。書き換え動作期間（書き換え動作モード）中、リードイネーブル信号ＲＥＢは電源電位Ｖｄｄに保持される。
【００６３】
次に、バンクアドレス群ＢＡがフラッシュメモリＦＭ１を選択するため接地電位Ｖｓｓに切り換わり、ノードＮ１が電源電位Ｖｄｄに切り換わり、セクタアドレス群ＳＡが書き換えを実行するセクタ（ワード線）のアドレスに切り換わり、Ｙアドレス群ＹＡが最初にデータをロードするデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスに切り換わる（時点ｔ２１）。
【００６４】
バンクアドレス群ＢＡ及びセクタアドレス群ＳＡはロード期間中、この状態を保持する。ライトイネーブル信号ＷＥＢが接地電位Ｖｓｓになると、ノードＮ２が電源電位Ｖｄｄに切り換わり、ライトイネーブル信号ＷＥＢ１が接地電位Ｖｓｓに切り換わる。このライトイネーブル信号ＷＥＢ１の立ち下がりエッジでフラッシュメモリＦＭ１の目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路が選択され、また入力データ群ＤＩがラッチ回路へロードされるデータになる（時点ｔ２２）。
【００６５】
次に、ライトイネーブル信号ＷＥＢが電源電位Ｖｄｄに切り換わると、ノードＮ２が接地電位Ｖｓｓに切り換わり、ライトイネーブル信号ＷＥＢ１が電源電位Ｖｄｄに切り換わる。このライトイネーブル信号ＷＥＢ１の立ち上がりエッジでフラッシュメモリＦＭ１の入力データ群ＤＩのデータが目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に取り込まれる（時点ｔ２３）。
【００６６】
次に、Ｙアドレス群ＹＡが２番目にデータをロードするフラッシュメモリＦＭ１のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスを選択するとういように、時点ｔ２１から時点ｔ２３までの動作と同様の動作を全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に対し、例えば、５１２サイクル実行する。
【００６７】
フラッシュメモリＦＭ１の全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路へのデータロードが終了すると、フラッシュメモリＦＭ１自体が自動的にデータレジスタブロックＤＲ１〜ＤＲ４のデータをセクタアドレス群ＳＡで選択された全てのメモリセルに対して書き換え動作を開始し、ビジー信号ＢＵＳＹ１が電源電位Ｖｄｄに切り換わり、ビジー信号制御回路ＢＣ１のノードＮ４が接地電位Ｖｓｓに切り換わり、ビジー信号ＢＵＳＹが電源電位Ｖｄｄに切り換わる（時点ｔ２４）。
【００６８】
次に、フラッシュメモリＦＭ２を選択するため、バンクアドレス群ＢＡが電源電位Ｖｄｄに切り換わり、ノードＮ１が接地電位Ｖｓｓに切り換わり、セクタアドレス群ＳＡが書き換えを実行するセクタ（ワード線）のアドレスに切り換わり、Ｙアドレス群ＹＡが最初にデータをロードするデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスに切り換わる（時点ｔ２５）。
【００６９】
バンクアドレス群ＢＡ及びセクタアドレス群ＳＡはロード期間中、この状態を保持する。ライトイネーブル信号ＷＥＢが接地電位Ｖｓｓに切り換わると、ノードＮ３が電源電位Ｖｄｄに切り換わり、ライトイネーブル信号ＷＥＢ２が接地電位Ｖｓｓに切り換わる。このライトイネーブル信号ＷＥＢ２の立ち下がりエッジでフラッシュメモリＦＭ２の目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路が選択され、また入力データ群ＤＩがラッチ回路へロードするデ−タになる（時点ｔ２６）。
【００７０】
次に、ライトイネーブル信号ＷＥＢが電源電位Ｖｄｄになると、ノードＮ３が接地電位Ｖｓｓに切り換わり、ライトイネーブル信号ＷＥＢ２が電源電位Ｖｄｄに切り換わる。このライトイネーブル信号ＷＥＢ２の立ち上がりエッジでフラッシュメモリＦＭ２の入力データ群ＤＩのデータが目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に取り込まれる（時点ｔ２７）。次に、Ｙアドレス群ＹＡが２番目にデータをロードするフラッシュメモリＦＭ２のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスを選択するとういように、時点ｔ２５から時点ｔ２７までの動作と同様の動作を全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に対し、例えば、５１２サイクル実行する。
【００７１】
フラッシュメモリＦＭ２の全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路へのデータロードが終了すると、フラッシュメモリＦＭ２自体が自動的にデータレジスタブロックＤＲ１〜ＤＲ４のデータをセクタアドレス群ＳＡで選択された全てのメモリセルに対して書き換え動作を開始し、ビジー信号ＢＵＳＹ２が電源電位Ｖｄｄに切り換わる。このときビジー信号ＢＵＳＹ１〜ＢＵＳＹ２は電源電位Ｖｄｄであり、ノードＮ４は接地電位Ｖｓｓであり、ビジー信号ＢＵＳＹは電源電位Ｖｄｄに保持される（時点ｔ２８）。
【００７２】
次に、フラッシュメモリＦＭ１の書き換え動作が終了するとビジー信号ＢＵＳＹ１が接地電位Ｖｓｓに切り換わる。このときビジー信号ＢＵＳＹ１は接地電位Ｖｓｓであり、ビジー信号ＢＵＳＹ２は電源電位Ｖｄｄであり、ノードＮ４は接地電位Ｖｓｓであり、ビジー信号ＢＵＳＹは電源電位Ｖｄｄに保持される（時点ｔ２９）。
【００７３】
次に、フラッシュメモリＦＭ２の書き換え動作が終了するとビジー信号ＢＵＳＹ２が接地電位Ｖｓｓに切り換わる。このときビジー信号ＢＵＳＹ１〜ＢＵＳＹ２は接地電位Ｖｓｓであり、ノードＮ４は電源電位Ｖｄｄであり、ビジー信号ＢＵＳＹは接地電位Ｖｓｓに切り換わり、フラッシュメモリＦＭ１〜ＦＭ２への書き換え動作を終了する（時点ｔ３０）。
【００７４】
以上説明したように、第２の実施形態に係るフラッシュモジュールにおいては、インターフェース回路ＩＦ２のインターフェースコアブロックＩＣ１にバンクアドレスＢＡを出力する機能を追加し、インターフェース回路ＩＦ２にセレクト素子Ｓ１とライトイネーブル信号選択回路ＷＥＣ１とを追加搭載することによって、図８に示される従来のフラッシュメモリと同じ構造の複数個のフラッシュメモリを制御することを可能にしている。このため、第２の実施形態に係るフラッシュモジュールによれば、フラッシュメモリ自体の再設計を不要とし、インターフェース回路に簡単な設計変更を施すだけで、フラッシュモジュールのメモリセルアレイの記憶容量の規模を拡大できる。このように、第２の実施形態に係るフラッシュモジュールによれば、回路変更を最小限に抑えているので、フラッシュモジュールの開発を短期間で実施できる。
【００７５】
また、第２の実施形態に係るフラッシュモジュールによれば、複数のフラッシュメモリＦＭ１〜ＦＭ２のビジー信号ＢＵＳＹ１〜ＢＵＳＹ２をＯＲ（論理和）処理する回路ＢＣ１をインターフェース回路ＩＦ２に搭載することにより、一方のフラッシュメモリのメモリセルのデータ書き換え中に他方のフラッシュメモリへのデータロード、メモリセルのデータ書き換えの開始が可能となり、ＬＳＩテスタ等による書き換え試験の試験時間を短縮できる。
【００７６】
第３の実施形態
図６は、本発明の第３の実施形態に係るフラッシュモジュールの構成を概略的に示すブロック図である。
【００７７】
フラッシュメモリＦＭ１〜ＦＭ２の構成は第１の実施形態で説明したものと同じである。フラッシュメモリＦＭ１〜ＦＭ２に入出力される外部信号は、第１の実施形態で説明したものと同じである。第３の実施形態に係るフラッシュモジュール（半導体記憶装置）は、２個のフラッシュメモリ（メモリバンク）ＦＭ１〜ＦＭ２と、１個のインターフェース回路ＩＦ３とから構成される。
【００７８】
インターフェース回路ＩＦ３は、インターフェースコアブロックＩＣ２と、ライトイネーブル信号制御回路ＷＥＣ２と、セレクト素子Ｓ１と、ビジー信号制御回路ＢＣ１とを有する。
【００７９】
インターフェースコアブロックＩＣ２は、第１又は２の実施形態におけるインターフェースコアブロックＩＣ１にテストモード信号ＴＥＳＴの出力機能を追加搭載したものである。インターフェースコアブロックＩＣ２は、ライトイネーブル信号制御回路ＷＥＣ２に、ライトイネーブル信号ＷＥＢ、バンクアドレス群ＢＡ、及びテストモード信号ＴＥＳＴを出力する。インターフェースコアブロックＩＣ２は、セレクト素子Ｓ１にバンクアドレス群ＢＡを出力する。インターフェースコアブロックＩＣ２は、フラッシュメモリＦＭ１〜ＦＭ２にリードイネーブル信号ＲＥＢ、セクタアドレス群ＳＡ、Ｙアドレス群ＹＡ、入力データ群ＤＩを出力する。インターフェースコアブロックＩＣ２には、セレクト素子Ｓ１から出力データ群ＤＯが入力され、ビジー信号制御回路ＢＣ１からフラッンュメモリが書き換え動作中であることを示すビジー信号ＢＵＳＹが入力される。また、インターフェースコアブロックＩＣ２には、フラッシュモジュールへの入力信号である外部入力信号ＩＦＩＮが入力される。インターフェースコアブロックＩＣ２は、フラッシュモジュール出力信号である外部出力信号ＩＦＯＵＴを出力する。
【００８０】
テストモード信号ＴＥＳＴは、ＬＳＩテスタによるフラッシュメモリの書き換え試験時に接地電位Ｖｓｓから電源電位Ｖｄｄへ切り換えが可能な信号である。なお、図６のセレクト素子Ｓ１の構成、図６のビジー信号制御回路ＢＣ１の構成などは、第２の実施形態の場合と同じである。
【００８１】
ライトイネーブル信号制御回路ＷＥＣ２は、ＮＯＲ素子ＮＯＲ４〜ＮＯＲ７と、インバータ素子ＩＮＶ５〜ＩＮＶ７とで構成される。テストモード信号ＴＥＳＴがＮＯＲ素子ＮＯＲ４及びＮＯＲ６のそれぞれの入力端子の一方に入力され、バンクアドレス群ＢＡがＮＯＲ素子ＮＯＲ６の他方の入力端子とインバータ素子ＩＮＶ５の入力端子に入力される。インバータ素子ＩＮＶ５の出力がノードＮ５を介してＮＯＲ素子ＮＯＲ４の他方の入力端子に入力され、ＮＯＲ素子ＮＯＲ４及びＮＯＲ６の出力がそれぞれノードＮ６及びＮ８を介してＮＯＲ素子ＮＯＲ５及びＮＯＲ７の一方の入力端子に入力される。ライトイネーブル信号ＷＥＢがＮＯＲ素子ＮＯＲ５及びＮＯＲ７のそれぞれの他方の入力端子に入力され、ＮＯＲ素子ＮＯＲ５及びＮＯＲ７の出力がそれぞれノードＮ７及びＮ９を介してインバータ素子ＩＮＶ６及びＩＮＶ７の入力端子に入力される。インバータ素子ＩＮＶ６〜ＩＮＶ７の出力がそれぞれライトイネーブル信号ＷＥＢ１〜ＷＥＢ２としてフラッシュメモリＦＭ１〜ＦＭ２に入力される。
【００８２】
また、インターフェース回路ＩＦ３は、一方のフラッシュメモリＦＭ１又はＦＭ２が書き換え動作中で、そのビジー信号ＢＵＳＹ１又はＢＵＳＹ２、及びビジー信号ＢＵＳＹが電源電位Ｖｄｄであっても、他方のフラッシュメモリに対して書き換え動作のためのアクセスができるように構成されている。
【００８３】
第３の実施形態に係るフラッシュモジュールにおけるデータの読み出し動作は、第１の実施形態に係るフラッシュモジュールにおけるデータの読み出し動作と同じである。
【００８４】
図７は、図６のフラッシュモジュールにおける書き換え動作を説明するためのタイミングチャートである。ここではフラッシュメモリＦＭ１〜ＦＭ２の同一データ、同時書き換えの動作を任意アドレスのセクタにおけるメモリセルの書き換えを例にして説明する。
【００８５】
図７に示されるように、初期状態においてライトイネーブル信号ＷＥＢは電源電圧Ｖｄｄであり、ビジー信号ＢＵＳＹ１〜ＢＵＳＹ２は接地電位Ｖｓｓであり、テストモード信号ＴＥＳＴは電源電位Ｖｄｄであり、セクタアドレス群ＳＡ及びＹアドレス群ＹＡは任意のアドレスを選択しており、入力データ群ＤＩは任意のデータである。また、ノードＮ６及びＮ８は接地電位Ｖｓｓであり、ノードＮ７及びＮ９は接地電位Ｖｓｓであり、ライトイネーブル信号ＷＥＢ１〜ＷＥＢ２はともに電源電位Ｖｄｄである。ノードＮ４は電源電位Ｖｄｄであり、ビジー信号ＢＵＳＹは接地電位Ｖｓｓである。バンクアドレス群ＢＡは電源電位Ｖｄｄ又は接地電位Ｖｓｓのいずれでもよい。書き換え動作期間（書き換え動作モード）中、リードイネーブル信号ＲＥＢ及びテストモード信号ＴＥＳＴは電源電位Ｖｄｄに保持される。
【００８６】
次に、セクタアドレス群ＳＡが書き換えを実行するセクタ（ワード線）のアドレスに切り換わり、Ｙアドレス群ＹＡが最初にデータをロードするデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスに切り換わる（時点ｔ３１）。
【００８７】
バンクアドレス群ＢＡ及びセクタアドレス群ＳＡはロード期間中、この状態を保持する。ライトイネーブル信号ＷＥＢが接地電位Ｖｓｓになると、ノードＮ７及びＮ９が電源電位Ｖｄｄに切り換わり、ライトイネーブル信号ＷＥＢ１〜ＷＥＢ２がともに接地電位Ｖｓｓに切り換わる。このライトイネーブル信号ＷＥＢ１〜ＷＥＢ２の立ち下がりエッジでフラッシュメモリＦＭ１〜ＦＭ２のそれぞれの目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路が選択され、また入力データ群ＤＩがラッチ回路へロードするデータになる（時点ｔ３２）。このときフラッシュメモリＦＭ１〜ＦＭ２のそれぞれにロードされるデータは同一データである。
【００８８】
次に、ライトイネーブル信号ＷＥＢが電源電位Ｖｄｄに切り換わると、ノードＮ７及びＮ９が接地電位Ｖｓｓに切り換わり、ライトイネーブル信号ＷＥＢ１〜ＷＥＢ２がともに電源電位Ｖｄｄに切り換わる。このライトイネーブル信号ＷＥＢ１〜ＷＥＢ２の立ち上がりエッジでフラッシュメモリＦＭ１〜ＦＭ２のそれぞれの入力データ群ＤＩのデータが目的のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に取り込まれる（時点ｔ３３）。
【００８９】
次に、Ｙアドレス群ＹＡが２番目にデータをロードするフラッシュメモリＦＭ１〜ＦＭ２のデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路のアドレスを選択するとういように、時点ｔ３１から時点ｔ３３までの動作と同様の動作を全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路に対して、例えば、５１２サイクル実行する。
【００９０】
フラッシュメモリＦＭ１〜ＦＭ２の全てのデータレジスタブロックＤＲ１〜ＤＲ４のラッチ回路へのデータロードが終了すると、フラッシュメモリＦＭ１〜ＦＭ２自体が自動的にデータレジスタブロックＤＲ１〜ＤＲ４のデータをセクタアドレス群ＳＡで選択された全てのメモリセルに対して書き換え動作を開始し、ビジー信号ＢＵＳＹ１〜ＢＵＳＹ２が電源電位Ｖｄｄに切り換わり、ビジー信号制御回路ＢＣ１のノードＮ４が接地電位Ｖｓｓに切り換わり、ビジー信号ＢＵＳＹが電源電位Ｖｄｄに切り換わる（時点ｔ３４）。
【００９１】
書き換え動作が終了するとビジー信号ＢＵＳＹ１〜ＢＵＳＹ２が接地電位Ｖｓｓに切り換わり、ノードＮ４が電源電位Ｖｄｄに切り換わり、ビジー信号ＢＵＳＹが接地電位Ｖｓｓに切り換わり、フラッシュメモリＦＭ１〜ＦＭ２への書き換え動作を終了する（時点ｔ３５）。
【００９２】
また、テストモード信号ＴＥＳＴを接地電位Ｖｓｓにして書き換え動作を実行する場合、ライトイネーブル信号制御回路ＷＥＣ２は第２の実施形態のライトイネーブル信号制御回路ＷＥＣ１と同論理となるため、第２の実施形態で説明した動作も可能である。この場合には、第２の実施形態の場合と同様の効果が得られる。
【００９３】
以上説明したように、第３の実施形態に係るフラッシュモジュールにおいては、インターフェース回路ＩＦ３のインターフェースコアブロックＩＣ２にバンクアドレスＢＡを出力する機能を追加し、インターフェース回路ＩＦ３にセレクト素子Ｓ１とライトイネーブル信号選択回路ＷＥＣ２とを追加搭載することによって、図８に示される従来のフラッシュメモリと同じ構造の複数個のフラッシュメモリを制御することを可能にしている。このため、第３の実施形態に係るフラッシュモジュールによれば、フラッシュメモリ自体の再設計を不要とし、インターフェース回路に簡単な設計変更を施すだけで、フラッシュモジュールのメモリセルアレイの記憶容量の規模を拡大できる。このように、第２の実施形態に係るフラッシュモジュールによれば、回路変更を最小限に抑えているので、フラッシュモジュールの開発を短期間で実施できる。
【００９４】
また、第３の実施形態においては、ＬＳＩテスタによる書き換え試験時に接地電位Ｖｓｓから電源電位Ｖｄｄへ切り換え可能なテストモード信号ＴＥＳＴを電源電位Ｖｄｄに切り換えることにより、全てのライトイネーブル信号ＷＥＢ１〜ＷＥＢ２を活性化させる回路ＷＥＣ２を搭載することにより、ＬＳＩテスタによる書き換え試験時に搭載している複数のフラッシュメモリ全てに対し同一データの同時書き込みが可能となり、書き換え試験の試験時間を短縮できる。
【００９５】
また、テストモード信号ＴＥＳＴを接地電位Ｖｓｓにして書き換えを実行する場合、複数のフラッシュメモリへそれぞれ異なるデータの書き換え動作を実行し、一方のフラッシュメモリのメモリセルのデータ書き換え中に他方のフラッシュメモリへのデータロード、メモリセルのデータ書き換えの開始が可能となり、ＬＳＩテスタ等による書き換え試験の試験時間を短縮できる。
【００９６】
なお、上記第１から第３までの実施形態においては、フラッシュ混載ＬＳＩにおけるフラッシュメモリとインターフェース回路の構成方法について述べたが、これに限らずＤＲＡＭ、ＳＲＡＭ等のメモリとそのインターフェース回路の構成に対しても応用可能である。
【００９７】
また、上記第１から第３までの実施形態においては、２個のフラッシュメモリとフラッシュメモリのインターフェース回路の構成方法について述べたが、これ以外の複数個のフラッシュメモリとインターフェース回路の構成方法に対しても応用可能である。
【００９８】
【発明の効果】
以上説明したように、本発明によれば、インターフェース回路に簡単な回路を追加するでけで、従来のメモリバンクと同じ構造の複数個のメモリバンクを制御することを可能にしている。このため、本発明によれば、メモリバンク自体の再設計を不要とし、インターフェース回路に簡単な設計変更を施すだけで、メモリバンクのメモリセルアレイの記憶容量の規模を拡大できる。このように、本発明によれば、回路変更を最小限に抑えているので、半導体記憶装置の開発を短期間で実施できるという効果がある。
【００９９】
また、本発明において、テストモードにおいて全てのライトイネーブル信号をアクティブ状態にすることができる機能を備えた場合には、複数のメモリバンク全てに対し同一データの同時書き込みが可能となり、書き換え試験の試験時間を短縮できるという効果がある。
【０１００】
さらにまた、本発明において、テストモードにおいて、いずれかのメモリバンクがビジー信号をアクティブ状態にしていても、ビジー信号をアクティブにしていない他のメモリバンクにアクティブ状態のライトイネーブル信号を出力することができる機能を備えた場合には、一方のメモリバンクのメモリセルのデータ書き換え中に他方のメモリバンクへのデータロード、メモリセルのデータ書き換えの開始が可能となり、ＬＳＩテスタ等による書き換え試験の試験時間を短縮できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフラッシュモジュールの構成を概略的に示すブロック図である。
【図２】図１のフラッシュモジュールにおける読み出し動作を説明するためのタイミングチャートである。
【図３】図１のフラッシュモジュールにおける書き換え動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施形態に係るフラッシュモジュールの構成を概略的に示すブロック図である。
【図５】図４のフラッシュモジュールにおける書き換え動作を説明するためのタイミングチャートである。
【図６】本発明の第３の実施形態に係るフラッシュモジュールの構成を概略的に示すブロック図である。
【図７】図６のフラッシュモジュールにおける書き換え動作を説明するためのタイミングチャートである。
【図８】従来のフラッシュモジュールの構成を概略的に示すブロック図である。
【図９】図８のフラッシュモジュールにおける読み出し動作を説明するためのタイミングチャートである。
【図１０】図８のフラッシュモジュールにおける書き換え動作を説明するためのタイミングチャートである。
【符号の説明】
ＦＭ１，ＦＭ２　フラッシュメモリ、
ＭＣ１〜ＭＣ４　メモリセルアレイ、
ＸＤ１〜ＸＤ４　Ｘデコーダブロック、
ＹＤ１〜ＹＤ４　Ｙデコーダブロック、
ＹＧ１〜ＹＧ４　Ｙゲートブロック、
ＤＲ１〜ＤＲ４　データレジスタブロック、
Ｃ１　コントロールブロック、
ＳＡＢ　セクタアドレス入力バッファ、
ＹＡＢ　Ｙアドレス入力バッファ、
ＤＩＢ　データ入力バッファ、
ＤＯＢ　データ出力バッファ、
ＩＦ１〜ＩＦ３　インターフェース回路、
ＩＣ１，ＩＣ２　インターフェースコアブロック、
ＷＥＣ１，ＷＥＣ２　ライトイネーブル信号制御回路、
Ｓ１　セレクト素子、
Ｓ２　セレクト素子、
ＢＣ１　ビジー制御回路、
ＩＦＩＮ　入力信号、
ＩＦＯＵＴ　出力信号、
ＤＩ　フラッシュメモリに入力される入力データ群、
ＤＯ　インターフェースコアブロックに入力される出力データ群
ＤＯ１　フラッシュメモリＦＭ１から出力される出力データ群、
ＤＯ２　フラッシュメモリＦＭ２から出力される出力データ群、
ＷＥＢ　インターフェースコアブロックから出力されるライトイネーブル信号、
ＷＥＢ１　フラッシュメモリＦＭ１に入力されるライトイネーブル信号、
ＷＥＢ２　フラッシュメモリＦＭ２に入力されるライトイネーブル信号、
ＲＥＢ　リードイネーブル信号、
ＢＵＳＹ　インターフェースコアブロックに入力されるビジー信号、
ＢＵＳＹ１　フラッシュメモリＦＭ１から出力されるビジー信号、
ＢＵＳＹ２　フラッシュメモリＦＭ２から出力されるビジー信号、
ＢＡ　インターフェースコアブロックから出力されるバンクアドレス信号、
ＴＥＳＴ　インターフェースコアブロックから出力されるテスト信号、
ＣＯ　内部制御信号群、
ＳＡ　セクタアドレス群、
ＳＡＢＯ　内部セクタアドレス群、
ＹＡ　Ｙアドレス群、
ＹＡＢＯ　内部Ｙアドレス群、
ＤＯＢＩ　内部出力データ群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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