(57)【要約】【課題】画像データに対して様々な画像処理を施す画像処理装置において、使用するメモリ量や処理ステップ数を削減することによって装置の小型化、処理の高速化を図った画像処理装置を提供することである。【解決手段】画像データの１ライン中に境界線を設け、該境界線の位置を記憶する画像処理手段を有する画像処理装置において、前記画像処理手段が、前記１ラインに対応するビットラインを複数の部分ビットラインに分割し、該複数の部分ビットラインのうち共通の内容の部分ビットラインを同一のメモリに当てはめることを特徴とする。【選択図】　図１
2004015225.tif 000002
【特許請求の範囲】
【請求項１】
画像データの１ライン中に境界線を設け、該境界線の位置を記憶する画像処理手段を有する画像処理装置において、
前記画像処理手段が、前記１ラインに対応するビットラインを複数の部分ビットラインに分割し、該複数の部分ビットラインのうち共通の内容の部分ビットラインを同一のメモリに当てはめることを特徴とする画像処理装置。
【請求項２】
前記境界線が２つであることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記画像処理手段が、前記複数の部分ビットラインを、
すべてのビットに０が設定された部分ビットラインであるＡｌｌ０ＢｉｔＬｉｎｅ、すべてのビットに１が設定された部分ビットラインであるＡｌｌ１ＢｉｔＬｉｎｅ、前記境界線のうちビットの値が０から１に変わる境界線のみを含む部分ビットラインであるＵｄｒＢｉｔＬｉｎｅ、前記境界線のうちビットの値が１から０に変わる境界線のみを含む部分ビットラインであるＵｐｒＢｉｔＬｉｎｅ、並びに、前記境界線のうちビットの値が０から１に変わる境界線およびビットの値が１から０に変わる境界線を含む部分ビットラインであるＢｔｗＢｉｔＬｉｎｅのいずれか１つに当てはめる
ことを特徴とする請求項２に記載の画像処理装置。
【請求項４】
画像データの１ライン中に境界線を設け、該境界線の位置を記憶する画像処理手段を有する画像処理装置において、
前記画像処理手段が、前記１ラインに対応するラインバッファを複数の部分ラインバッファに分割し、該複数の部分ラインバッファのうち共通の内容の部分ラインバッファを同一のメモリに当てはめることを特徴とする画像処理装置。
【請求項５】
前記境界線が２つであることを特徴とする請求項４に記載の画像処理装置。
【請求項６】
前記画像処理手段が、前記複数の部分ラインバッファを、
すべてのビットに０が設定された部分ラインバッファであるＡｌｌ０ＬｉｎｅＢｕｆ、すべてのビットに１が設定された部分ラインバッファであるＡｌｌ１ＬｉｎｅＢｕｆ、前記境界線のうちビットの値が０から１に変わる境界線のみを含む部分ラインバッファであるＵｄｒＬｉｎｅＢｕｆ、前記境界線のうちビットの値が１から０に変わる境界線のみを含む部分ラインバッファであるＵｐｒＬｉｎｅＢｕｆ、並びに、前記境界線のうちビットの値が０から１に変わる境界線およびビットの値が１から０に変わる境界線を含む部分ラインバッファであるＢｔｗＬｉｎｅＢｕｆのいずれか１つに当てはめる
ことを特徴とする請求項５に記載の画像処理装置。
【請求項７】
画像データの１ライン中に境界線を設け、該境界線の位置を記憶する画像処理手段を有する画像処理装置において、
前記画像処理手段が、前記１ラインに対応するリングバッファを複数の部分リングバッファに分割し、該複数の部分リングバッファのうち共通の内容の部分リングバッファを同一のメモリに当てはめることを特徴とする画像処理装置。
【請求項８】
前記境界線が２つであることを特徴とする請求項７に記載の画像処理装置。
【請求項９】
前記画像処理手段が、前記複数の部分リングバッファを、
すべてのビットに０が設定された部分リングバッファであるＡｌｌ０ＲｉｎｇＢｕｆ、すべてのビットに１が設定された部分リングバッファであるＡｌｌ１ＲｉｎｇＢｕｆ、前記境界線のうちビットの値が０から１に変わる境界線のみを含む部分リングバッファであるＵｄｒＲｉｎｇＢｕｆ、前記境界線のうちビットの値が１から０に変わる境界線のみを含む部分リングバッファであるＵｐｒＲｉｎｇＢｕｆ、前記境界線のうちビットの値が０から１に変わる境界線が先出し、前記境界線のうちビットの値が１から０に変わる境界線が後出する部分リングバッファであるＢｔｗＲｉｎｇＢｕｆ、および、前記境界線のうちビットの値が１から０に変わる境界線が先出し、前記境界線のうちビットの値が０から１に変わる境界線が後出する部分リングバッファであるＥｌｓＲｉｎｇＢｕｆのいずれか１つに当てはめる
ことを特徴とする請求項８に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像データに対して画像処理を施す画像処理装置に関する。
【０００２】
【従来の技術】
従来から、原稿に描かれた画像を画像データとして読み取り、この読み取った画像データを保存しておいて、後からこれに基づいて用紙等に画像形成することができる、ディジタル複写機等の画像形成装置が知られている。
【０００３】
このような画像形成装置で扱う画像データは、解像度や色階調の向上等とともにデータ量が増大し、このような多量のデータを扱うために装置における処理の効率化や使用するメモリの低減が必要となる。
【０００４】
ところで、画像データに基づいて画像形成する際には、ユーザの所望する領域の画像のみを抽出したり、画像をシャープにしたりソフトにしたり等、様々な画像処理が施される。上記の画像形成装置においても画像データに画像処理を施した上でその画像データに基づいて画像形成されるため、画像処理装置としての機能を併せ持つものが提供されてきている。
【０００５】
【発明が解決しようとする課題】
上述のような画像処理装置においても、最近では装置の小型化、処理の高速化の要望が高まり、これに伴って、使用するメモリ量や処理ステップ数のさらなる低減が望まれている。
【０００６】
本発明は上記の点にかんがみてなされたもので、画像データに対して様々な画像処理を施す画像処理装置において、使用するメモリ量や処理ステップ数を削減することによって装置の小型化、処理の高速化を図った画像処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は上記の目的を達成するために、画像データの１ライン中に境界線を設け、該境界線の位置を記憶する画像処理手段を有する画像処理装置において、前記画像処理手段が、前記１ラインに対応するビットラインを複数の部分ビットラインに分割し、該複数の部分ビットラインのうち共通の内容の部分ビットラインを同一のメモリに当てはめることを特徴とする。
【０００８】
また、本発明は、請求項１に記載の画像処理装置において、前記境界線が２つであることを特徴とする。
【０００９】
また、本発明は、請求項２に記載の画像処理装置において、前記画像処理手段が、前記複数の部分ビットラインを、すべてのビットに０が設定された部分ビットラインであるＡｌｌ０ＢｉｔＬｉｎｅ、すべてのビットに１が設定された部分ビットラインであるＡｌｌ１ＢｉｔＬｉｎｅ、前記境界線のうちビットの値が０から１に変わる境界線のみを含む部分ビットラインであるＵｄｒＢｉｔＬｉｎｅ、前記境界線のうちビットの値が１から０に変わる境界線のみを含む部分ビットラインであるＵｐｒＢｉｔＬｉｎｅ、並びに、前記境界線のうちビットの値が０から１に変わる境界線およびビットの値が１から０に変わる境界線を含む部分ビットラインであるＢｔｗＢｉｔＬｉｎｅのいずれか１つに当てはめることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１１】
画像処理装置で施される画像処理には様々なものがあり、この多種多様な画像処理の中には、たとえば、画像処理の途中において画像の各画素をその画素位置の画像の種類によって分類し、この分類に応じて処理を異ならせることがある。
【００１２】
たとえば、原稿画像には、文字が印刷された領域（以下「文字領域」という）や写真画像が印刷された領域（以下「写真画像領域」という）等が混在しており、画像形成した際に画像中の文字を読みやすく見せたり、写真画像を見やすくしたりするためには、画像データの文字領域と写真画像領域とでそれぞれに異なる画像処理を施すのが好ましい場合がある。
【００１３】
このためこのような場合には、画像データ中の各領域を予め検出し、画素ごとにそれぞれがどの領域に属するのかの種別を記憶しておき、必要に応じて読み出してきてその種別を使用する処理が必要となる。
【００１４】
本発明は、このような場合において、画像データの各画素が属する領域の種別等を記憶しておく際に、効率よく行うことができるようにしたものである。
【００１５】
図１は、本発明による画像処理装置の一実施の形態の構成を示すブロック図である。本実施の形態では画像処理装置がディジタル複写機の場合を例に説明する。
【００１６】
また、本実施の形態は、画像データ中の各画素が文字領域中のものか否かを予め判定し、その判定結果を効率よく記憶するものである。なお、本実施の形態では文字領域を対象とするが、本発明は、画像データ中の各画素が属する領域として、文字領域のほかに写真画像領域や網点画像領域など様々な領域を対象とすることができることはいうまでもない。
【００１７】
図１に示すように、本実施の形態の画像処理装置１は、全体の動作を制御するとともに画像データに対して画像処理を施す制御手段２と、原稿から画像を画像データとして読み取る画像読取手段３と、画像データに基づいて用紙に画像形成を行う画像形成手段４と、画像データやその他パラメータ等を記憶するメモリを有する記憶手段５と、ユーザが画像処理装置１の操作入力を行うための入力手段６と、画像処理装置１がユーザに対して除法表示するための表示手段７とを有して構成される。
【００１８】
本実施の形態において、制御手段２における画像処理では、画像データ中の各画素が文字領域中にあるか否かを識別し、文字領域中にある場合にはその画素に対応するメモリに１をセットし、文字領域以外である場合には０をセットすることによって識別情報を作成する処理を行う。
【００１９】
通常このような識別情報を記憶しておくためには、画像データの画素数に応じた数だけのメモリが必要であり、画像データの解像度の向上すなわち画素数の増加と共に必要なメモリ容量が増大してしまうことになる。本実施の形態はこのメモリ容量を低減するものである。
【００２０】
図２は、図１に示した画像処理装置１の制御手段２における、画像データ内の文字領域を判別し、文字領域と文字領域以外の領域との境界を検出して出力する手段の構成を示すブロック図である。
【００２１】
ラインメモリ２１には、画像データがラインごとに展開されており、各画素の画像データがマトリックス部２２に入力される。マトリックス部２２では、入力された各画素の画像データを用いて、ある画素（以下「注目画素」という）が文字領域か否かを判別するために必要な、注目画素の周辺の画素の画像データと注目画素の画像データとを注目画像データとして出力する。
【００２２】
演算部２３は、入力された注目画像データに基づいて、注目画素が文字領域中の画素か否かを判別しその結果を出力する。注目画素が文字領域中の画素か否かの判別には、たとえば、画像のエッジが急峻であるなど、経験的に知られている文字領域の特徴が見出せるかどうかなど、従来から知られている方法を用いることができる。
【００２３】
一方、矩形領域生成部２４は、演算部２３に入力される画像データのうち注目画素の位置アドレスを特定するために必要な、画像データの１ラインの長さと入力タイミングを示すライン信号をラインごとに出力する。また、位置アドレス生成部２５は、入力されたライン信号に基づいて得られる注目画素の位置アドレスを出力する。
【００２４】
その後、変化点検出部２６には、位置アドレス生成部２５からの位置アドレスと演算部２３からの識別信号とが入力され、画像データの１ライン中で注目画素を順に切り替えていく中で、直前の注目画素と領域が異なると判定された注目画素の位置アドレスを境界線として出力する。
【００２５】
なお、本実施の形態では、画像データの１ライン中において、文字領域が１つあるか１つもないかのどちらかの状態であると想定した場合を例に挙げて説明する。したがって、本実施の形態では、画像データの１ライン中に出現する上記境界線の数は、０、１または２となる。変化点検出部２６では、この境界線を図２に示したように、第１の境界線および第２の境界線として出力する。
【００２６】
次に、図２に示した構成の後段に設けられ、ビットラインによって画像データの各画素が文字領域中にあるか否かを記憶する、本発明の第１の実施例におけるビットラインの構成について図面を参照して説明する。
【００２７】
図３はビットラインを示す図である。
【００２８】
ビットラインとは１次元に配列されたビットの集合体である。ビットとは所定の階調数をもつ識別体の単位である。ここでは、ビットラインを画像データの１ラインに対応させ、ビットライン上に２つの境界線を設定して、ビットラインを境界線の左右で識別する（境界線の左右で画像領域が異なることを識別する）場合について説明する。
【００２９】
図４は、ビットラインの先頭からビットに識別子を設定した図である。
【００３０】
ビットラインの先頭ビットには識別子０、次のビットには識別子１、同様に識別子２、識別子３と設定して、ビットラインの後端ビットは識別子Ｎ（Ｎは任意の識別子）となる。なお、この例では、第１の境界線は識別子ｐのビットを指し、第２の境界線は識別子ｑのビットを指している。
【００３１】
図５は、識別子［０：ｐ−１］のビットには０を、識別子［ｐ：ｑ−１］のビットには１を、識別子［ｑ：Ｎ］のビットには０を設定した図である。
【００３２】
ここで、識別子［０：ｐ−１］とは識別子０から識別子（ｐ−１）までのことを指す。
【００３３】
図６は、ビットラインを所定の長さの部分ビットラインで分割した図である。
【００３４】
長さとは部分ビットラインに含まれるビットの数である。
【００３５】
ここで、それぞれの部分ビットラインに識別子を設定する。図６に示すように、ビットラインの先頭の部分ビットラインには識別子Ｉ０、次の部分ビットラインには識別子Ｉ１、同様に識別子Ｉ２、識別子Ｉ３と設定して、ビットラインの後端部分ビットラインは識別子ＩＮ（ＩＮは任意の識別子）となる。
【００３６】
図７は、部分ビットラインの場合分けを示した図である。
【００３７】
部分ビットラインの先頭ビットには識別子Ｂ０、次のビットには識別子Ｂ１、同様に識別子Ｂ２、識別子Ｂ３と設定して、部分ビットラインの後端ビットは識別子ＢＮ（ＢＮは任意の識別子）となる。第１の境界線は識別子ｐのビットを指し、第２の境界線は識別子ｑのビットを指している。
【００３８】
部分ビットラインは５種類に分類される。すなわち、図７に示す、識別子ｐおよび識別子ｑのビットを含まずすべてのビットに０が設定された部分ビットラインのＡｌｌ０ＢｉｔＬｉｎｅ、識別子ｐおよび識別子ｑのビットを含まずすべてのビットに１が設定された部分ビットラインのＡｌｌ１ＢｉｔＬｉｎｅ、識別子ｐのビットのみを含む部分ビットラインのＵｄｒＢｉｔＬｉｎｅ、識別子ｑのビットのみを含む部分ビットラインのＵｐｒＢｉｔＬｉｎｅ、および、識別子ｐおよび識別子ｑのビットを含む部分ビットラインのＢｔｗＢｉｔＬｉｎｅである。
【００３９】
Ａｌｌ０ＢｉｔＬｉｎｅはすべてのビットに０が設定される。Ａｌｌ１ＢｉｔＬｉｎｅはすべてのビットに１が設定される。ＵｄｒＢｉｔＬｉｎｅは識別子［Ｂ０：ｐ−１］のビットには０が、識別子［ｐ：ＢＮ］のビットには１が設定される。ＵｐｒＢｉｔＬｉｎｅは識別子［Ｂ０：ｑ−１］のビットには１が、識別子［ｑ：ＢＮ］のビットには０が設定される。ＢｔｗＢｉｔＬｉｎｅは識別子［Ｂ０：ｐ−１］のビットには０が、識別子［ｐ：ｑ−１］のビットには１が、識別子［ｑ：ＢＮ］のビットには０が設定される。
【００４０】
図８は、ビットラインに２つの境界線を設定して、ビットラインを境界線の左右で識別する場合について示した図である。
【００４１】
ビットラインは所定の長さの部分ビットラインで分割される。それぞれの部分ビットラインには識別子が設定される。ビットラインの先頭の部分ビットラインには識別子Ｉ０、次の部分ビットラインには識別子Ｉ１、同様に識別子Ｉ２、識別子Ｉ３と設定される。第１の境界線が指す識別子ｐのビットを含む部分ビットラインには識別子Ｉｐ（Ｉｐは任意の識別子）、第２の境界線が指す識別子ｑのビットを含む部分ビットラインには識別子Ｉｑ（Ｉｑは任意の識別子）が設定される。ビットラインの後端部分ビットラインには識別子ＩＮが設定される。
【００４２】
それぞれの部分ビットラインにはＡｌｌ０ＢｉｔＬｉｎｅ、Ａｌｌ１ＢｉｔＬｉｎｅ、ＵｄｒＢｉｔＬｉｎｅ、ＵｐｒＢｉｔＬｉｎｅまたはＢｔｗＢｉｔＬｉｎｅの何れかの部分ビットラインを当てはめることができる。
【００４３】
識別子［０：Ｉｐ−１］にはＡｌｌ０ＢｉｔＬｉｎｅが、識別子ＩｐにはＵｄｒＢｉｔＬｉｎｅが、識別子［Ｉｐ＋１：Ｉｑ−１］にはＡｌｌ１ＢｉｔＬｉｎｅが、識別子ＩｑにはＵｐｒＢｉｔＬｉｎｅが、識別子［Ｉｑ＋１：ＩＮ］にはＡｌｌ０ＢｉｔＬｉｎｅが当てはめられる。識別子ｐと識別子ｑのビットを含む部分ビットラインＩｐｑにはＢｔｗＢｉｔＬｉｎｅが当てはめられる。
【００４４】
ところで、Ａｌｌ０ＢｉｔＬｉｎｅおよびＡｌｌ１ＢｉｔＬｉｎｅはすべて同等の部分ビットラインである。このため、共通の部分ビットライン部品をもって、それを共有させることによって回路規模を削減させることができる。
【００４５】
図９は、図２に示した構成の後段に設けられ、ビットラインによって画像データの各画素が文字領域中にあるか否かを記憶する第１の実施例の構成を示すブロック図である。
【００４６】
また、図１０は、図９に示した構成の詳細の一例を示すブロック図である。
【００４７】
部分ビットライン生成部３１は、図２に示した変化点検出部２６から出力された第１の境界線および第２の境界線を入力して、部分ビットライン群を出力する。部分ビットライン群は、Ａｌｌ０ＢｉｔＬｉｎｅ、ＵｄｒＢｉｔＬｉｎｅ、Ａｌｌ１ＢｉｔＬｉｎｅ、ＵｐｒＢｉｔＬｉｎｅ、ＢｔｗＢｉｔＬｉｎｅの５種類のビットラインから成る。すなわち、本実施例では、部分ビットライン生成部３１を１個備え、この部分ビットライン生成部３１では、図７に示した各部分ビットラインを生成する。
【００４８】
部分ビットライン選択部３２は、図７に示した部分ビットライン群と図６に示した部分ビットライン識別子と第１の境界線と第２の境界線とを入力して、部分ビットラインを出力する。
【００４９】
図１０に示すように、部分ビットライン選択部は、部分ビットライン識別子ごとに設ける、すなわちこの実施例においてはＮ個設けるようにしてもよい。
【００５０】
部分ビットライン識別子Ｉ０が設定された部分ビットライン選択部をＩ０部分ビットライン選択部、部分ビットライン識別子Ｉ１が設定された部分ビットライン選択部をＩ１部分ビットライン選択部、以下同様にして、部分ビットライン識別子ＩＮが設定された部分ビットライン選択部をＩＮ部分ビットライン選択部とする。
【００５１】
それぞれの部分ビットライン選択部は、同一の部分ビットライン生成部からの部分ビットライン群と、それぞれ異なる部分ビットライン識別子と、第１の境界線と、第２の境界線とを入力する。
【００５２】
それぞれの部分ビットライン選択部では、部分ビットライン識別子と第１の境界線と第２の境界線とを比較する。それぞれの部分ビットライン選択部では、部分ビットライン識別子と第１の境界線と第２の境界線とを比較した結果に従って、部分ビットライン群の中から１つの部分ビットラインを選択する。それぞれの部分ビットライン選択部は、選択した部分ビットラインを出力する。
【００５３】
部分ビットライン設定部３３は、部分ビットラインを入力して、部分ビットラインを設定する。
【００５４】
図１０に示すように、部分ビットライン設定部は部分ビットライン識別子ごとに設ける、すなわちこの実施例においてはＮ個設けるようにしてもよい。
【００５５】
部分ビットライン識別子Ｉ０に対する部分ビットライン設定部をＩ０部分ビットライン設定部、部分ビットライン識別子Ｉ１に対する部分ビットライン設定部をＩ１部分ビットライン設定部、以下同様にして、部分ビットライン識別子ＩＮに対する部分ビットライン設定部をＩＮ部分ビットライン設定部とする。
【００５６】
それぞれの部分ビットライン設定部は、相対する部分ビットライン選択部からの部分ビットラインを入力する。つまり、Ｉ０部分ビットライン設定部は、Ｉ０部分ビットライン選択部からの部分ビットラインを、Ｉ１部分ビットライン設定部は、Ｉ１部分ビットライン選択部からの部分ビットラインを、以下同様にして、ＩＮ部分ビットライン設定部は、ＩＮ部分ビットライン選択部からの部分ビットラインを入力する。
【００５７】
それぞれの部分ビットライン設定部は、図８に示したように、入力した部分ビットラインを一時的に保持する。
【００５８】
図１１は、図３〜図１０に示した第１の実施例における処理のフローチャートを示す図である。
【００５９】
上述したように、この第１の実施例では、画像をマトリックス状に入力し（Ａ−１）、注目画素を識別し（Ａ−２）、注目画素の識別変化点を検出する（Ａ−３）。
【００６０】
その後、部分ビットラインを生成し（Ａ−４）、適合する部分ビットラインを選択し（Ａ−５）、選択された部分ビットラインを設定する（Ａ−６）。
【００６１】
次に、本発明の第２の実施例について説明する。この第２の実施例は、第１の実施例におけるビットラインの代わりにラインバッファを用いるものである。
【００６２】
ここで、本発明の第２の実施例におけるラインバッファの構成について図面を参照して説明する。
【００６３】
図１２はラインバッファを示す図である。
【００６４】
ラインバッファとは１次元に配列されたビットの集合体である。ビットとは所定の階調数をもつ識別体の単位である。ここでは、ラインバッファを画像データの１ラインに対応させ、ラインバッファ上に２つの境界線を設定して、ラインバッファを境界線の左右で識別する（境界線の左右で画像領域が異なることを識別する）場合について説明する。
【００６５】
図１３は、ラインバッファの先頭からビットにアドレスを設定した図である。
【００６６】
ラインバッファの先頭ビットにはアドレス０、次のビットにはアドレス１、同様にアドレス２、アドレス３と設定して、ラインバッファの後端ビットはアドレスＮ（Ｎは任意のアドレス）となる。なお、この例では、第１の境界線はアドレスｐのビットを指し、第２の境界線はアドレスｑのビットを指している。
【００６７】
図１４は、アドレスＡＤＲが所定の桁数で表されることを示す図である。
【００６８】
アドレスＡＤＲの桁数はａｄｒｗ（ａｄｒｗは任意の正の整数）で表される。アドレスＡＤＲは上位アドレスＡＤＲｕと下位アドレスＡＤＲｌに分割して表すことができる。上位アドレスＡＤＲｕの桁数をａｄｒｗ−ａｄｒｌｗとすると下位アドレスＡＤＲｌの桁数はａｄｒｌｗとなる。
【００６９】
図１５は、アドレス［０：ｐ−１］のビットには０を、アドレス［ｐ：ｑ−１］のビットには１を、アドレス［ｑ：Ｎ］のビットには０を設定した図である。
【００７０】
ここで、アドレス［０：ｐ−１］とはアドレス０からアドレス（ｐ−１）までのことを指す。
【００７１】
図１６は、ラインバッファを所定の長さの部分ラインバッファで分割した図である。
【００７２】
長さとは部分ラインバッファに含まれるビットの数である。ここでの部分ラインバッファの長さはラインバッファアドレスＡＤＲの下位アドレスＡＤＲｌで表されるビットの数である。
【００７３】
ここで、それぞれの部分ラインバッファにアドレスを設定する。ラインバッファの先頭の部分ラインバッファにはアドレスＩ０、次の部分ラインバッファにはアドレスＩ１、同様にアドレスＩ２、アドレスＩ３と設定して、ラインバッファの後端部分ラインバッファはアドレスＩＮ（ＩＮは任意のアドレス）となる。ここでの部分ラインバッファのアドレスはラインバッファアドレスＡＤＲの上位アドレスＡＤＲｕで表される数である。
【００７４】
図１７は、部分ラインバッファの場合分けを示した図である。
【００７５】
部分ラインバッファの先頭ビットにはアドレスＢ０、次のビットにはアドレスＢ１、同様にアドレスＢ２、アドレスＢ３と設定して、部分ラインバッファの後端ビットはアドレスＢＮ（ＢＮは任意のアドレス）となる。ここでの部分ラインバッファに含まれるビットのアドレスはラインバッファアドレスＡＤＲの下位アドレスＡＤＲｌで表される。第１の境界線はラインバッファアドレスｐの下位アドレスＡＤＲｌ（ｐ）のビットを指し、第２の境界線はラインバッファアドレスｑの下位アドレスＡＤＲｌ（ｑ）のビットを指している。
【００７６】
部分ラインバッファは５種類に分類される。すなわち、図１７に示す、すべてのビットに０が設定された部分ラインバッファのＡｌｌ０ＬｉｎｅＢｕｆ、すべてのビットに１が設定された部分ラインバッファのＡｌｌ１ＬｉｎｅＢｕｆ、アドレス［Ｂ０：ＡＤＲｌ（ｐ−１）］のビットには０が、アドレス［ＡＤＲｌ（ｐ）：ＢＮ］のビットには１が設定された部分ラインバッファのＵｄｒＬｉｎｅＢｕｆ、アドレス［Ｂ０：ＡＤＲｌ（ｑ−１）］のビットには１が、アドレス［ＡＤＲｌ（ｑ）：ＢＮ］のビットには０が設定された部分ラインバッファのＵｐｒＬｉｎｅＢｕｆ、および、アドレス［Ｂ０：ＡＤＲｌ（ｐ−１）］のビットには０が、アドレス［ＡＤＲｌ（ｐ）：ＡＤＲｌ（ｑ−１）］のビットには１が、アドレス［ＡＤＲｌ（ｑ）：ＢＮ］のビットには０が設定された部分ラインバッファのＢｔｗＬｉｎｅＢｕｆである。
【００７７】
図１８は、ラインバッファに２つの境界線を設定して、ラインバッファを境界線の左右で識別する場合について示した図である。
【００７８】
ラインバッファは所定の長さの部分ラインバッファで分割される。ここでの部分ラインバッファの長さはラインバッファアドレスＡＤＲの下位アドレスＡＤＲｌで表されるビットの数である。
【００７９】
それぞれの部分ラインバッファにはアドレスが設定される。ラインバッファの先頭の部分ラインバッファにはアドレスＩ０、次の部分ラインバッファにはアドレスＩ１、同様にアドレスＩ２、アドレスＩ３と設定される。第１の境界線が指すラインバッファアドレスｐのビットを含む部分ラインバッファにはアドレスＩｐ（Ｉｐは任意のアドレス）、第２の境界線が指すラインバッファアドレスｑのビットを含む部分ラインバッファにはアドレスＩｑ（Ｉｑは任意のアドレス）が設定される。ラインバッファの後端部分ラインバッファにはアドレスＩＮが設定される。ここでの部分ラインバッファのアドレスはラインバッファアドレスＡＤＲの上位アドレスＡＤＲｕで表される数である。
【００８０】
それぞれの部分ラインバッファは、部分ラインバッファアドレスとラインバッファアドレスｐの上位アドレスＡＤＲｕ（ｐ）およびラインバッファアドレスｑの上位アドレスＡＤＲｕ（ｑ）と比較することによって分類される。ＡＤＲｕ（ｐ）≦ＡＤＲｕ（ｑ）であることを前提とする。
【００８１】
図１９（ａ）は、ＡＤＲｕ（ｐ）＜ＡＤＲｕ（ｑ）の場合を示した図である。
【００８２】
ＡＤＲｕ（ｐ）＜ＡＤＲｕ（ｑ）のとき、部分ラインバッファは５通りに分類される。（部分ラインバッファアドレス）＜ＡＤＲｕ（ｐ）のとき、（部分ラインバッファアドレス）＝ＡＤＲｕ（ｐ）のとき、ＡＤＲｕ（ｐ）　＜（部分ラインバッファアドレス）＜ＡＤＲｕ（ｑ）のとき、（部分ラインバッファアドレス）＝ＡＤＲｕ（ｑ）のとき、ＡＤＲｕ（ｑ）＜（部分ラインバッファアドレス）のときである。
【００８３】
それぞれの部分ラインバッファにはＡｌｌ０ＬｉｎｅＢｕｆ、Ａｌｌ１ＬｉｎｅＢｕｆ、ＵｄｒＬｉｎｅＢｕｆ、ＵｐｒＬｉｎｅＢｕｆの何れかの部分ラインバッファを当てはめることができる。（部分ラインバッファアドレス）＜ＡＤＲｕ（ｐ）のときＡｌｌ０ＬｉｎｅＢｕｆが、（部分ラインバッファアドレス）＝ＡＤＲｕ（ｐ）のときＵｄｒＬｉｎｅＢｕｆが、ＡＤＲｕ（ｐ）＜（部分ラインバッファアドレス）＜ＡＤＲｕ（ｑ）のときＡｌｌ１ＬｉｎｅＢｕｆが、（部分ラインバッファアドレス）＝ＡＤＲｕ（ｑ）のときＵｐｒＬｉｎｅＢｕｆが、ＡＤＲｕ（ｑ）＜（部分ラインバッファアドレス）のときＡｌｌ０ＬｉｎｅＢｕｆが当てはめられる。
【００８４】
図１９（ｂ）は、ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）の場合を示した図である。
【００８５】
ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）のとき、部分ラインバッファは３通りに分類される。（部分ラインバッファアドレス）＜ＡＤＲｕ（ｐ）のとき、（部分ラインバッファアドレス）＝ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）のとき、ＡＤＲｕ（ｑ）＜（部分ラインバッファアドレス）のときである。
【００８６】
それぞれの部分ラインバッファにはＡｌｌ０ＬｉｎｅＢｕｆ、ＢｔｗＬｉｎｅＢｕｆの何れかの部分ラインバッファを当てはめることができる。（部分ラインバッファアドレス）＜ＡＤＲｕ（ｐ）のときＡｌｌ０ＬｉｎｅＢｕｆが、（部分ラインバッファアドレス）＝ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）のときＢｔｗＬｉｎｅＢｕｆが、ＡＤＲｕ（ｑ）＜（部分ラインバッファアドレス）のときＡｌｌ０ＬｉｎｅＢｕｆが当てはめられる。
【００８７】
ところで、Ａｌｌ０ＬｉｎｅＢｕｆおよびＡｌｌ１ＬｉｎｅＢｕｆはすべて同等の部分ラインバッファである。このため、共通の部分ラインバッファ部品をもって、それを共有させることによって回路規模を削減させることができる。
【００８８】
図２０は、図２に示した構成の後段に設けられ、ラインバッファによって画像データの各画素が文字領域中にあるか否かを記憶する第２の実施例の構成を示すブロック図である。
【００８９】
また、図２１は、図２０に示した構成の詳細の一例を示すブロック図である。
【００９０】
部分ラインバッファ生成部４１は、図２に示した変化点検出部２６から出力された第１の境界線および第２の境界線を入力して、部分ラインバッファ群を出力する。
【００９１】
第１の境界線はラインバッファアドレスｐの下位アドレスＡＤＲｌ（ｐ）のビットを指し、第２の境界線はラインバッファアドレスｑの下位アドレスＡＤＲｌ（ｑ）のビットを指す。
【００９２】
部分ラインバッファ群は、Ａｌｌ０ＬｉｎｅＢｕｆ、ＵｄｒＬｉｎｅＢｕｆ、Ａｌｌ１ＬｉｎｅＢｕｆ、ＵｐｒＬｉｎｅＢｕｆ、ＢｔｗＬｉｎｅＢｕｆから成る。すなわち、本実施例では、部分ラインバッファ生成部４１を１個備え、この部分ラインバッファ生成部４１では、図１７に示した各部分ラインバッファを生成する。
【００９３】
部分ラインバッファ選択部４２は、図１７に示した部分ラインバッファ群と図１６に示した部分ラインバッファアドレスと第１の境界線と第２の境界線とを入力して、部分ラインバッファを出力する。
【００９４】
第１の境界線はラインバッファアドレスｐの上位アドレスＡＤＲｕ（ｐ）を指し、第２の境界線はラインバッファアドレスｑの上位アドレスＡＤＲｕ（ｑ）を指す。
【００９５】
また、図２１に示すように、部分ラインバッファ選択部は、部分ラインバッファアドレスごとに設ける、すなわちこの実施例においてはＮ個設けるようにしてもよい。
【００９６】
部分ラインバッファアドレスＩ０が設定された部分ラインバッファ選択部をＩ０部分ラインバッファ選択部、部分ラインバッファアドレスＩ１が設定された部分ラインバッファ選択部をＩ１部分ラインバッファ選択部、以下同様にして、部分ラインバッファアドレスＩＮが設定された部分ラインバッファ選択部をＩＮ部分ラインバッファ選択部とする。
【００９７】
それぞれの部分ラインバッファ選択部は、同一の部分ラインバッファ生成部からの部分ラインバッファ群と、それぞれ異なる部分ラインバッファアドレスと、第１の境界線ＡＤＲｕ（ｐ）と第２の境界線ＡＤＲｕ（ｑ）とを入力する。
【００９８】
それぞれの部分ラインバッファ選択部では、部分ラインバッファアドレスと第１の境界線ＡＤＲｕ（ｐ）と第２の境界線ＡＤＲｕ（ｑ）とを比較する。それぞれの部分ラインバッファ選択部では、部分ラインバッファアドレスと第１の境界線ＡＤＲｕ（ｐ）と第２の境界線ＡＤＲｕ（ｑ）とを比較した結果に従って、部分ラインバッファ群の中から１つの部分ラインバッファを選択する。それぞれの部分ラインバッファ選択部は、選択した部分ラインバッファを出力する。
【００９９】
部分ラインバッファ設定部４３は、部分ラインバッファを入力して、部分ラインバッファを設定する。
【０１００】
図２１に示すように、部分ラインバッファ設定部は、部分ラインバッファアドレスごとに設ける、すなわちこの実施例においてはＮ個設けるようにしてもよい。
【０１０１】
部分ラインバッファアドレスＩ０に対する部分ラインバッファ設定部をＩ０部分ラインバッファ設定部、部分ラインバッファアドレスＩ１に対する部分ラインバッファ設定部をＩ１部分ラインバッファ設定部、以下同様にして、部分ラインバッファアドレスＩＮに対する部分ラインバッファ設定部をＩＮ部分ラインバッファ設定部とする。
【０１０２】
それぞれの部分ラインバッファ設定部は、相対する部分ラインバッファ選択部からの部分ラインバッファを入力する。つまり、Ｉ０部分ラインバッファ設定部は、Ｉ０部分ラインバッファ選択部からの部分ラインバッファを、Ｉ１部分ラインバッファ設定部は、Ｉ１部分ラインバッファ選択部からの部分ラインバッファを、以下同様にして、ＩＮ部分ラインバッファ設定部は、ＩＮ部分ラインバッファ選択部からの部分ラインバッファを入力する。
【０１０３】
それぞれの部分ラインバッファ設定部は、図１９に示したように、入力した部分ラインバッファを一時的に保持する。
【０１０４】
図２２は、図１２〜図２１に示した第２の実施例における処理のフローチャートを示す図である。
【０１０５】
上述したように、この第２の実施例では、画像をマトリックス状に入力し（Ｂ−１）、注目画素を識別し（Ｂ−２）、注目画素の識別変化点を検出する（Ｂ−３）。
【０１０６】
その後、部分ラインバッファを生成し（Ｂ−４）、適合する部分ラインバッファを選択し（Ｂ−５）、選択された部分ラインバッファを設定する（Ｂ−６）。
【０１０７】
次に、本発明の第３の実施例について説明する。この第３の実施例は、第１の実施例におけるビットラインの代わりにリングバッファを用いるものである。
【０１０８】
ここで、本発明の第３の実施例におけるリングバッファの構成について図面を参照して説明する。
【０１０９】
図２３はリングバッファを示す図である。
【０１１０】
リングバッファとは１次元に配列されたビットの集合体であり、ビットに付けられるアドレスはリングバッファの先頭のビットから開始してリングバッファの後端のビットに至ると再びリングバッファの先頭のビットに戻って連続する。ビットとは所定の階調数をもつ識別体の単位である。ここでは、リングバッファを画像データの１ラインに対応させ、リングバッファ上に２つの境界線を設定して、リングバッファを境界線の左右で識別する（境界線の左右で画像領域が異なることを識別する）場合について説明する。
【０１１１】
図２４は、リングバッファの先頭からビットにアドレスを設定した図である。
【０１１２】
リングバッファの先頭ビットにはアドレス０、次のビットにはアドレス１、同様にアドレス２、アドレス３と設定して、リングバッファの後端ビットはアドレスＮ−１（Ｎは任意のアドレス）となる。再び先頭ビットにはアドレスＮ、次のビットにはアドレスＮ＋１、同様にアドレスＮ＋２、アドレスＮ＋３と設定して、リングバッファの後端ビットはアドレス２Ｎ−１となる。再び先頭ビットにはアドレス２Ｎ、次のビットにはアドレス２Ｎ＋１、同様にアドレス２Ｎ＋２、アドレス２Ｎ＋３と設定して、リングバッファの後端ビットはアドレス３Ｎ−１となる。同様なことが繰り返される。つまり先頭ビットには絶対アドレス０、Ｎ、２Ｎ、…ｒＮ（ｒは正の整数）が設定される。次のビットには絶対アドレス１、Ｎ＋１、２Ｎ＋１、…ｒＮ＋１が設定され、同様に次のビットには絶対アドレス２、Ｎ＋２、２Ｎ＋２、…ｒＮ＋２が設定される。リングバッファの後端のビットには絶対アドレスＮ−１、２Ｎ−１、３Ｎ−１、…ｒＮ−１が設定される。するとリングバッファの先頭ビットには相対アドレス０、次のビットには相対アドレス１、同様に相対アドレス２、相対アドレス３と設定して、リングバッファの後端ビットは相対アドレスＮ−１となる。
【０１１３】
なお、この例では、第１の境界線は相対アドレスｐのビットを指し、第２の境界線は相対アドレスｑのビットを指している。
【０１１４】
図２５は、相対アドレスＡＤＲが所定の桁数で表されることを示す図である。
【０１１５】
相対アドレスＡＤＲの桁数はａｄｒｗ（ａｄｒｗは任意の正の整数）で表される。相対アドレスＡＤＲは上位相対アドレスＡＤＲｕと下位相対アドレスＡＤＲｌに分割して表すことができる。上位相対アドレスＡＤＲｕの桁数をａｄｒｗ−ａｄｒｌｗとすると下位相対アドレスＡＤＲｌの桁数はａｄｒｌｗとなる。
【０１１６】
図２６（ａ）および（ｂ）は、リングバッファの設定されたビットの状態を示した図である。
【０１１７】
図２６（ａ）は、相対アドレスｐとｑとの関係がｐ＜ｑの場合の図である。
【０１１８】
相対アドレス［０：ｐ−１］のビットには０が、相対アドレス［ｐ：ｑ−１］のビットには１が、相対アドレス［ｑ：Ｎ］のビットには０が設定される。
【０１１９】
図２６（ｂ）は、相対アドレスｐとｑとの関係がｑ＜ｐの場合の図である。
【０１２０】
相対アドレス［０：ｑ−１］のビットには１が、相対アドレス［ｑ：ｐ−１］のビットには０が、相対アドレス［ｐ：Ｎ］のビットには１が設定される。
【０１２１】
ここで、相対アドレス［０：ｐ−１］とは相対アドレス０から相対アドレス（ｐ−１）までのことである。
【０１２２】
図２７は、リングバッファを所定の長さの部分リングバッファで分割した図である。
【０１２３】
長さとは部分リングバッファに含まれるビットの数である。ここでの部分リングバッファの長さはリングバッファ相対アドレスＡＤＲの下位相対アドレスＡＤＲｌで表されるビットの数である。
【０１２４】
ここで、それぞれの部分リングバッファに相対アドレスを設定する。リングバッファの先頭の部分リングバッファには相対アドレスＩ０、次の部分リングバッファには相対アドレスＩ１、同様に相対アドレスＩ２、相対アドレスＩ３と設定して、リングバッファの後端部分リングバッファは相対アドレスＩＮ（ＩＮは任意のアドレス）となる。ここでの部分リングバッファの相対アドレスはリングバッファ相対アドレスＡＤＲの上位相対アドレスＡＤＲｕで表される数である。
【０１２５】
図２８は、部分リングバッファの場合分けを示した図である。
【０１２６】
部分リングバッファの先頭ビットには相対アドレスＢ０、次のビットには相対アドレスＢ１、同様に相対アドレスＢ２、相対アドレスＢ３と設定して、部分リングバッファの後端ビットは相対アドレスＢＮ（ＢＮは任意のアドレス）となる。ここでの部分リングバッファに含まれるビットの相対アドレスはリングバッファ相対アドレスＡＤＲの下位相対アドレスＡＤＲｌで表される。第１の境界線はリングバッファ相対アドレスｐの下位相対アドレスＡＤＲｌ（ｐ）のビットを指し、第２の境界線はリングバッファ相対アドレスｑの下位相対アドレスＡＤＲｌ（ｑ）のビットを指している。
【０１２７】
部分リングバッファは６種類に分類される。すなわち、図２８に示す、すべてのビットに０が設定された部分リングバッファのＡｌｌ０ＲｉｎｇＢｕｆ、すべてのビットに１が設定された部分リングバッファのＡｌｌ１ＲｉｎｇＢｕｆ、相対アドレス［Ｂ０：ＡＤＲｌ（ｐ−１）］のビットには０が、相対アドレス［ＡＤＲｌ（ｐ）：ＢＮ］のビットには１が設定された部分リングバッファのＵｄｒＲｉｎｇＢｕｆ、相対アドレス［Ｂ０：ＡＤＲｌ（ｑ−１）］のビットには１が、相対アドレス［ＡＤＲｌ（ｑ）：ＢＮ］のビットには０が設定された部分リングバッファのＵｐｒＲｉｎｇＢｕｆ、相対アドレス［Ｂ０：ＡＤＲｌ（ｐ−１）］のビットには０が、相対アドレス［ＡＤＲｌ（ｐ）：ＡＤＲｌ（ｑ−１）］のビットには１が、相対アドレス［ＡＤＲｌ（ｑ）：ＢＮ］のビットには０が設定された部分リングバッファのＢｔｗＲｉｎｇＢｕｆ、および、相対アドレス［Ｂ０：ＡＤＲｌ（ｑ−１）］のビットには１が、相対アドレス［ＡＤＲｌ（ｑ）：ＡＤＲｌ（ｐ−１）］のビットには０が、相対アドレス［ＡＤＲｌ（ｐ）：ＢＮ］のビットには１が設定された部分リングバッファのＥｌｓＲｉｎｇＢｕｆである。
【０１２８】
図２９（ａ）〜（ｄ）は、リングバッファに２つの境界線を設定して、リングバッファを境界線の左右で識別する場合について示した図である。
【０１２９】
リングバッファは所定の長さの部分リングバッファで分割される。ここでの部分リングバッファの長さはリングバッファ相対アドレスＡＤＲの下位相対アドレスＡＤＲｌで表されるビットの数である。
【０１３０】
それぞれの部分リングバッファには相対アドレスが設定される。リングバッファの先頭の部分リングバッファには相対アドレスＩ０、次の部分リングバッファには相対アドレスＩ１、同様に相対アドレスＩ２、相対アドレスＩ３と設定される。第１の境界線が指すリングバッファ相対アドレスｐのビットを含む部分リングバッファには相対アドレスＩｐ（Ｉｐは任意のアドレス）、第２の境界線が指すリングバッファ相対アドレスｑのビットを含む部分リングバッファには相対アドレスＩｑ（Ｉｑは任意のアドレス）が設定される。リングバッファの後端部分リングバッファには相対アドレスＩＮが設定される。ここでの部分リングバッファの相対アドレスはリングバッファ相対アドレスＡＤＲの上位相対アドレスＡＤＲｕで表される数である。
【０１３１】
それぞれの部分リングバッファは、部分リングバッファ相対アドレスとリングバッファ相対アドレスｐの上位相対アドレスＡＤＲｕ（ｐ）およびリングバッファ相対アドレスｑの上位相対アドレスＡＤＲｕ（ｑ）と比較することによって分類される。
【０１３２】
図２９（ａ）は、ＡＤＲｕ（ｐ）＜ＡＤＲｕ（ｑ）の場合を示した図である。
【０１３３】
ＡＤＲｕ（ｐ）＜ＡＤＲｕ（ｑ）のとき、部分リングバッファは５通りに分類される。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｐ）のとき、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｐ）のとき、ＡＤＲｕ（ｐ）＜（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｑ）のとき、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｑ）のとき、ＡＤＲｕ（ｑ）＜（部分リングバッファ相対アドレス）のときである。
【０１３４】
それぞれの部分リングバッファにはＡｌｌ０ＲｉｎｇＢｕｆ、Ａｌｌ１ＲｉｎｇＢｕｆ、ＵｄｒＲｉｎｇＢｕｆ、ＵｐｒＲｉｎｇＢｕｆの何れかの部分リングバッファを当てはめることができる。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｐ）のときＡｌｌ０ＲｉｎｇＢｕｆが、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｐ）のときＵｄｒＲｉｎｇＢｕｆが、ＡＤＲｕ（ｐ）＜（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｑ）のときＡｌｌ１ＲｉｎｇＢｕｆが、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｑ）のときＵｐｒＲｉｎｇＢｕｆが、ＡＤＲｕ（ｑ）　＜（部分リングバッファ相対アドレス）のときＡｌｌ０ＲｉｎｇＢｕｆが当てはめられる。
【０１３５】
図２９（ｂ）は、ＡＤＲｕ（ｑ）＜ＡＤＲｕ（ｐ）の場合を示した図である。
【０１３６】
ＡＤＲｕ（ｑ）＜ＡＤＲｕ（ｐ）のとき、部分リングバッファは５通りに分類される。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｑ）のとき、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｑ）のとき、ＡＤＲｕ（ｑ）＜（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｐ）のとき、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｐ）のとき、ＡＤＲｕ（ｐ）＜（部分リングバッファ相対アドレス）のときである。
【０１３７】
それぞれの部分リングバッファにはＡｌｌ０ＲｉｎｇＢｕｆ、Ａｌｌ１ＲｉｎｇＢｕｆ、ＵｄｒＲｉｎｇＢｕｆ、ＵｐｒＲｉｎｇＢｕｆの何れかの部分リングバッファを当てはめることができる。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｑ）のときＡｌｌ１ＲｉｎｇＢｕｆが、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｑ）のときＵｐｒＲｉｎｇＢｕｆが、ＡＤＲｕ（ｑ）＜（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｐ）のときＡｌｌ０ＲｉｎｇＢｕｆが、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｐ）のときＵｄｒＲｉｎｇＢｕｆが、ＡＤＲｕ（ｐ）　＜（部分リングバッファ相対アドレス）のときＡｌｌ１ＲｉｎｇＢｕｆが当てはめられる。
【０１３８】
図２９（ｃ）は、ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）かつＡＤＲｌ（ｐ）＜ＡＤＲｌ（ｑ）の場合を示した図である。
【０１３９】
ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）かつＡＤＲｌ（ｐ）＜ＡＤＲｌ（ｑ）のとき、部分リングバッファは３通りに分類される。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｐ）のとき、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）のとき、ＡＤＲｕ（ｑ）＜（部分リングバッファ相対アドレス）のときである。
【０１４０】
それぞれの部分リングバッファにはＡｌｌ０ＲｉｎｇＢｕｆ、ＢｔｗＲｉｎｇＢｕｆの何れかの部分リングバッファを当てはめることができる。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｐ）のときＡｌｌ０ＲｉｎｇＢｕｆが、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）のときＢｔｗＲｉｎｇＢｕｆが、ＡＤＲｕ（ｑ）＜（部分リングバッファ相対アドレス）のときＡｌｌ０ＲｉｎｇＢｕｆが当てはめられる。
【０１４１】
図２９（ｄ）は、ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）かつＡＤＲｌ（ｑ）＜ＡＤＲｌ（ｐ）の場合を示した図である。
【０１４２】
ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）かつＡＤＲｌ（ｑ）＜ＡＤＲｌ（ｐ）のとき、部分リングバッファは３通りに分類される。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｐ）のとき、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）のとき、ＡＤＲｕ（ｑ）＜（部分リングバッファ相対アドレス）のときである。
【０１４３】
それぞれの部分リングバッファにはＡｌｌ１ＲｉｎｇＢｕｆ、ＥｌｓＲｉｎｇＢｕｆの何れかの部分リングバッファを当てはめることができる。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（ｐ）のときＡｌｌ１ＲｉｎｇＢｕｆが、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）のときＥｌｓＲｉｎｇＢｕｆが、ＡＤＲｕ（ｑ）＜（部分リングバッファ相対アドレス）のときＡｌｌ１ＲｉｎｇＢｕｆが当てはめられる。
【０１４４】
ところで、Ａｌｌ０ＲｉｎｇＢｕｆおよびＡｌｌ１ＲｉｎｇＢｕｆはすべて同等の部分リングバッファである。このため、共通の部分リングバッファ部品をもって、それを共有させることによって回路規模を削減させることができる。
【０１４５】
図３０は、図２に示した構成の後段に設けられ、リングバッファによって画像データの各画素が文字領域中にあるか否かを記憶する第３の実施例の構成を示すブロック図である。
【０１４６】
また、図３１は、図３０に示した構成の詳細の一例を示すブロック図である。
【０１４７】
部分リングバッファ生成部５１は、図２に示した変化点検出部２６から出力された第１の境界線および第２の境界線を入力して、部分リングバッファ群を出力する。
【０１４８】
第１の境界線はリングバッファ相対アドレスｐの下位相対アドレスＡＤＲｌ（ｐ）のビットを指し、第２の境界線はリングバッファ相対アドレスｑの下位相対アドレスＡＤＲｌ（ｑ）のビットを指す。
【０１４９】
部分リングバッファ群は、Ａｌｌ０ＲｉｎｇＢｕｆ、ＵｄｒＲｉｎｇＢｕｆ、Ａｌｌ１ＲｉｎｇＢｕｆ、ＵｐｒＲｉｎｇＢｕｆ、ＢｔｗＲｉｎｇＢｕｆ、ＥｌｓＲｉｎｇＢｕｆから成る。すなわち、本実施例では、部分リングバッファ生成部５１を１個備え、この部分リングバッファ生成部５１では図２８に示した各部分リングバッファを生成する。
【０１５０】
部分リングバッファ選択部５２は、図２８に示した部分リングバッファ群と図２７に示した部分リングバッファ相対アドレスと第１の境界線と第２の境界線とを入力して、部分リングバッファを出力する。
【０１５１】
第１の境界線はリングバッファ相対アドレスｐの上位相対アドレスＡＤＲｕ（ｐ）を指し、第２の境界線はリングバッファ相対アドレスｑの上位相対アドレスＡＤＲｕ（ｑ）を指す。
【０１５２】
また、図３１に示すように、部分リングバッファ選択部は、部分リングバッファ相対アドレスごとに設ける、すなわちこの実施例においてはＮ個設けるようにしてもよい。
【０１５３】
部分リングバッファ相対アドレスＩ０が設定された部分リングバッファ選択部をＩ０部分リングバッファ選択部、部分リングンバッファ相対アドレスＩ１が設定された部分リングバッファ選択部をＩ１部分リングバッファ選択部、以下同様にして、部分リングバッファ相対アドレスＩＮが設定された部分リングバッファ選択部をＩＮ部分リングバッファ選択部とする。
【０１５４】
それぞれの部分リングバッファ選択部は、同一の部分リングバッファ生成部からの部分リングバッファ群と、それぞれ異なる部分リングバッファ相対アドレスと、第１の境界線ＡＤＲｕ（ｐ）と第２の境界線ＡＤＲｕ（ｑ）を入力する。
【０１５５】
それぞれの部分ラインバッファ選択部では、部分リングバッファ相対アドレスと第１の境界線ＡＤＲｕ（ｐ）と第２の境界線ＡＤＲｕ（ｑ）を比較する。それぞれの部分リングバッファ選択部では、部分リングバッファ相対アドレスと第１の境界線ＡＤＲｕ（ｐ）と第２の境界線ＡＤＲｕ（ｑ）を比較した結果に従って、部分リングバッファ群の中から１つの部分リングバッファを選択する。それぞれの部分リングバッファ選択部は、選択した部分リングバッファを出力する。
【０１５６】
部分リングバッファ設定部５３は、部分リングバッファを入力して、部分リングバッファを設定する。
【０１５７】
図３１に示すように、部分リングバッファ設定部は、部分リングバッファ相対アドレスごとに設ける、すなわちこの実施例においてはＮ個設けるようにしてもよい。
【０１５８】
部分リングバッファ相対アドレスＩ０に対する部分リングバッファ設定部をＩ０部分リングバッファ設定部、部分リングバッファ相対アドレスＩ１に対する部分リングバッファ設定部をＩ１部分リングバッファ設定部、以下同様にして、部分リングバッファ相対アドレスＩＮに対する部分リングバッファ設定部をＩＮ部分リングバッファ設定部とする。
【０１５９】
それぞれの部分リングバッファ設定部は、相対する部分リングバッファ選択部からの部分リングバッファを入力する。つまり、Ｉ０部分リングバッファ設定部は、Ｉ０部分リングバッファ選択部からの部分リングバッファを、Ｉ１部分リングバッファ設定部は、Ｉ１部分リングバッファ選択部からの部分リングバッファを、以下同様にして、ＩＮ部分リングバッファ設定部は、ＩＮ部分リングバッファ選択部からの部分リングバッファを入力する。
【０１６０】
それぞれの部分リングバッファ設定部は、図２９に示したように、入力した部分リングバッファを一時的に保持する。
【０１６１】
図３２は、図２３〜図３１に示した第３の実施例における処理のフローチャートを示す図である。
【０１６２】
上述したように、この第３の実施例では、画像をマトリックス状に入力し（Ｃ−１）、注目画素を識別し（Ｃ−２）、注目画素の識別変化点を検出する（Ｃ−３）。
【０１６３】
その後、部分リングバッファを生成し（Ｃ−４）、適合する部分リングバッファを選択し（Ｃ−５）、選択された部分リングバッファを設定する（Ｃ−６）。
【０１６４】
次に、本発明の第４の実施例について説明する。この第４の実施例は、第３の実施例のリングバッファを用いるものにおいて具体的なアドレスを示して開示するものである。
【０１６５】
ここで、本発明の第４の実施例におけるリングバッファの構成について図面を参照して説明する。
【０１６６】
図３３はリングバッファを示す図である。
【０１６７】
リングバッファとは１次元に配列されたビットの集合体であり、ビットに付けられるアドレスはリングバッファの先頭のビットから開始してリングバッファの後端のビットに至ると再びリングバッファの先頭のビットに戻って連続する。ビットとは所定の階調数をもつ識別体の単位である。ここでは、リングバッファを画像データの１ラインに対応させ、リングバッファ上に２つの境界線を設定して、リングバッファを境界線の左右で識別する（境界線の左右で画像領域が異なることを識別する）場合について説明する。
【０１６８】
図３４は、リングバッファの先頭からビットにアドレスを設定した図である。
【０１６９】
リングバッファの先頭ビットにはアドレス０、次のビットにはアドレス１、同様にアドレス２、アドレス３と設定して、リングバッファの後端ビットはアドレス０ｘ１２０−１（０ｘ１２０は１６進数表示の数値１２０）となる。再び先頭ビットにはアドレス０ｘ１２０、次のビットにはアドレス０ｘ１２０＋１、同様にアドレス０ｘ１２０＋２、アドレス０ｘ１２０＋３と設定して、リングバッファの後端ビットはアドレス２×０ｘ１２０−１となる。再び先頭ビットにはアドレス２×０ｘ１２０、次のビットにはアドレス２×０ｘ１２０＋１、同様にアドレス２×０ｘ１２０＋２、アドレス２×０ｘ１２０＋３と設定して、リングバッファの後端ビットはアドレス３×０ｘ１２０−１となる。同様なことが繰り返される。つまり先頭ビットには絶対アドレス０、０ｘ１２０、２×０ｘ１２０、…ｒ×０ｘ１２０（ｒは正の整数）が設定される。次のビットには絶対アドレス１、０ｘ１２０＋１、２×０ｘ１２０＋１、…ｒ×０ｘ１２０＋１が設定され、同様に次のビットには絶対アドレス２、０ｘ１２０＋２、２×０ｘ１２０＋２、…ｒ×０ｘ１２０＋２が設定される。リングバッファの後端のビットには絶対アドレス０ｘ１２０−１、２×０ｘ１２０−１、３×０ｘ１２０−１、…ｒ×０ｘ１２０−１が設定される。するとリングバッファの先頭ビットには相対アドレス０、次のビットには相対アドレス１、同様に相対アドレス２、相対アドレス３と設定して、リングバッファの後端ビットは相対アドレス０ｘ１２０−１となる。
【０１７０】
ここで、この例では、第１の境界線は絶対アドレス０ｘ０５３のビットを指し、第２の境界線は絶対アドレス０ｘ０８６のビットを指しているとする。すると第１の境界線は相対アドレスｐ＝０ｘ０５３のビットを指し、第２の境界線は相対アドレスｑ＝０ｘ０８６のビットを指している。
【０１７１】
図３５は、相対アドレスＡＤＲが所定の桁数で表されることを示す図である。
【０１７２】
相対アドレスＡＤＲの桁数は９で表される。相対アドレスＡＤＲは上位相対アドレスＡＤＲｕと下位相対アドレスＡＤＲｌに分割して表すことができる。上位相対アドレスＡＤＲｕの桁数を４とすると下位相対アドレスＡＤＲｌの桁数は５となる。
【０１７３】
図３６は、リングバッファの設定されたビットの状態を示した図である。
【０１７４】
なお、図３６は相対アドレスｐとｑがｐ＜ｑの場合である。
【０１７５】
相対アドレス［０：０ｘ０５３−１］のビットには０が、相対アドレス［０ｘ０５３：０ｘ０８６−１］のビットには１が、相対アドレス［０ｘ０８６：０ｘ１１Ｆ］のビットには０が設定される。
【０１７６】
図３７は、リングバッファを所定の長さの部分リングバッファで分割した図である。
【０１７７】
長さとは部分リングバッファに含まれるビットの数である。ここでの部分リングバッファの長さはリングバッファ相対アドレスＡＤＲの下位相対アドレスＡＤＲｌで表されるビットの数である。つまり部分リングバッファの長さはＡＤＲｌ［４：０］で表される０から３１の３２である。
【０１７８】
ここで、それぞれの部分リングバッファに相対アドレスを設定する。リングバッファの先頭の部分リングバッファには相対アドレス０、次の部分リングバッファには相対アドレス１、同様に相対アドレス２、相対アドレス３と設定して、リングバッファの後端部分リングバッファは相対アドレス８となる。ここでの部分リングバッファの相対アドレスはリングバッファ相対アドレスＡＤＲの上位相対アドレスＡＤＲｕで表される数である。つまり部分リングバッファ相対アドレスはＡＤＲｕ［８：５］で表される０から１５の何れかである。
【０１７９】
図３８は、部分リングバッファの場合分けを示した図である。
【０１８０】
部分リングバッファの先頭ビットには相対アドレス０、次のビットには相対アドレス１、同様に相対アドレス２、相対アドレス３と設定して、部分リングバッファの後端ビットは相対アドレス３１となる。ここでの部分リングバッファに含まれるビットの相対アドレスはリングバッファ相対アドレスＡＤＲの下位相対アドレスＡＤＲｌで表される。つまりＡＤＲｌ［４：０］で表される０から３１の何れかである。第１の境界線はリングバッファ相対アドレス０ｘ０５３の下位相対アドレスＡＤＲｌ（０ｘ０５３）＝０ｘ１３のビットを指し、第２の境界線はリングバッファ相対アドレス０ｘ０８６の下位相対アドレスＡＤＲｌ（０ｘ０８６）＝０ｘ０６のビットを指している。
【０１８１】
部分リングバッファは６種類に分類される。すなわち、図３８に示す、すべてのビットに０が設定された部分リングバッファのＡｌｌ０ＲｉｎｇＢｕｆ、すべてのビットに１が設定された部分リングバッファのＡｌｌ１ＲｉｎｇＢｕｆ、相対アドレス［０：０ｘ１３−１］のビットには０が、相対アドレス［０ｘ１３：３１］のビットには１が設定された部分リングバッファのＵｄｒＲｉｎｇＢｕｆ、相対アドレス［０：０ｘ０６−１］のビットには１が、相対アドレス［０ｘ０６：３１］のビットには０が設定された部分リングバッファのＵｐｒＲｉｎｇＢｕｆ、相対アドレス［０：０ｘ１３−１］のビットには０が、相対アドレス［０ｘ１３：０ｘ０６−１］のビットには１が、相対アドレス［０ｘ０６：３１］のビットには０が設定された部分リングバッファのＢｔｗＲｉｎｇＢｕｆ、相対アドレス［０：０ｘ０６−１］のビットには１が、相対アドレス［０ｘ０６：０ｘ１３−１］のビットには０が、相対アドレス［０ｘ１３：３１］のビットには１が設定された部分リングバッファのＥｌｓＲｉｎｇＢｕｆである。このときＢｔｗＲｉｎｇＢｕｆはすべてのビットに０が設定される。
【０１８２】
図３９は、リングバッファに２つの境界線を設定して、リングバッファを境界線の左右で識別する場合について示した図である。
【０１８３】
リングバッファは所定の長さの部分リングバッファで分割される。ここでの部分リングバッファの長さはリングバッファ相対アドレスＡＤＲの下位相対アドレスＡＤＲｌで表されるビットの数である。つまり部分リングバッファの長さはＡＤＲｌ［４：０］で表される０から３１の３２である。
【０１８４】
それぞれの部分リングバッファには相対アドレスが設定される。リングバッファの先頭の部分リングバッファには相対アドレス０、次の部分リングバッファには相対アドレス１、同様に相対アドレス２、相対アドレス３と設定される。第１の境界線が指すリングバッファ相対アドレス０ｘ０５３のビットを含む部分リングバッファには相対アドレス２、第２の境界線が指すリングバッファ相対アドレス０ｘ０８６のビットを含む部分リングバッファには相対アドレス４が設定される。リングバッファの後端部分リングバッファには相対アドレス８が設定される。ここでの部分リングバッファの相対アドレスはリングバッファ相対アドレスＡＤＲの上位相対アドレスＡＤＲｕで表される数である。つまり部分リングバッファ相対アドレスはＡＤＲｕ［８：５］で表される０から１５の何れかである。
【０１８５】
それぞれの部分リングバッファは、部分リングバッファ相対アドレスとリングバッファ相対アドレス０ｘ０５３の上位相対アドレスＡＤＲｕ（０ｘ０５３）およびリングバッファ相対アドレス０ｘ０８６の上位相対アドレスＡＤＲｕ（０ｘ０８６）と比較することによって分類される。
【０１８６】
この図３９はＡＤＲｕ（０ｘ０５３）＜ＡＤＲｕ（０ｘ０８６）の場合を示した図である。
【０１８７】
ＡＤＲｕ（０ｘ０５３）＜ＡＤＲｕ（０ｘ０８６）のとき、部分リングバッファは５通りに分類される。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（０ｘ０５３）のとき、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（０ｘ０５３）のとき、ＡＤＲｕ（０ｘ０５３）＜（部分リングバッファ相対アドレス）＜ＡＤＲｕ（０ｘ０８６）のとき、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（０ｘ０８６）のとき、ＡＤＲｕ（０ｘ０８６）＜（部分リングバッファ相対アドレス）のときである。
【０１８８】
それぞれの部分リングバッファにはＡｌｌ０ＲｉｎｇＢｕｆ、Ａｌｌ１ＲｉｎｇＢｕｆ、ＵｄｒＲｉｎｇＢｕｆ、ＵｐｒＲｉｎｇＢｕｆの何れかの部分リングバッファを当てはめることができる。（部分リングバッファ相対アドレス）＜ＡＤＲｕ（０ｘ０５３）のときＡｌｌ０ＲｉｎｇＢｕｆが、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（０ｘ０５３）のときＵｄｒＲｉｎｇＢｕｆが、ＡＤＲｕ（０ｘ０５３）＜（部分リングバッファ相対アドレス）＜ＡＤＲｕ（０ｘ０８６）のときＡｌｌ１ＲｉｎｇＢｕｆが、（部分リングバッファ相対アドレス）＝ＡＤＲｕ（０ｘ０８６）のときＵｐｒＲｉｎｇＢｕｆが、ＡＤＲｕ（０ｘ０８６）　＜（部分リングバッファ相対アドレス）のときＡｌｌ０ＲｉｎｇＢｕｆが当てはめられる。
【０１８９】
このとき、Ａｌｌ０ＲｉｎｇＢｕｆおよびＡｌｌ１ＲｉｎｇＢｕｆはすべて同等の部分リングバッファである。このため、共通の部分リングバッファ部品をもって、それを共有させることによって回路規模を削減させることができる。
【０１９０】
【発明の効果】
以上説明したように、本発明によれば、画像データに対して様々な画像処理を施す画像処理装置において、使用するメモリ量や処理ステップ数を削減することによって装置の小型化、処理の高速化を図った画像処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による画像処理装置の一実施の形態の構成を示すブロック図である。
【図２】図１に示した画像処理装置１の制御手段２における、画像データ内の文字領域を判別し、文字領域と文字領域以外の領域との境界を検出して出力する手段の構成を示すブロック図である。
【図３】ビットラインを示す図である。
【図４】ビットラインの先頭からビットに識別子を設定した図である。
【図５】識別子［０：ｐ−１］のビットには０を、識別子［ｐ：ｑ−１］のビットには１を、識別子［ｑ：Ｎ］のビットには０を設定した図である。
【図６】ビットラインを所定の長さの部分ビットラインで分割した図である。
【図７】部分ビットラインの場合分けを示した図である。
【図８】ビットラインに２つの境界線を設定して、ビットラインを境界線の左右で識別する場合について示した図である。
【図９】図２に示した構成の後段に設けられ、ビットラインによって画像データの各画素が文字領域中にあるか否かを記憶する第１の実施例の構成を示すブロック図である。
【図１０】図９に示した構成の詳細の一例を示すブロック図である。
【図１１】図３〜図１０に示した第１の実施例における処理のフローチャートを示す図である。
【図１２】ラインバッファを示す図である。
【図１３】ラインバッファの先頭からビットにアドレスを設定した図である。
【図１４】アドレスＡＤＲが所定の桁数で表されることを示す図である。
【図１５】アドレス［０：ｐ−１］のビットには０を、アドレス［ｐ：ｑ−１］のビットには１を、アドレス［ｑ：Ｎ］のビットには０を設定した図である。
【図１６】ラインバッファを所定の長さの部分ラインバッファで分割した図である。
【図１７】部分ラインバッファの場合分けを示した図である。
【図１８】ラインバッファに２つの境界線を設定して、ラインバッファを境界線の左右で識別する場合について示した図である。
【図１９】（ａ）は、ＡＤＲｕ（ｐ）＜ＡＤＲｕ（ｑ）の場合を示した図、（ｂ）は、ＡＤＲｕ（ｐ）＝ＡＤＲｕ（ｑ）の場合を示した図である。
【図２０】図２に示した構成の後段に設けられ、ラインバッファによって画像データの各画素が文字領域中にあるか否かを記憶する第２の実施例の構成を示すブロック図である。
【図２１】図２０に示した構成の詳細の一例を示すブロック図である。
【図２２】図１２〜図２１に示した第２の実施例における処理のフローチャートを示す図である。
【図２３】リングバッファを示す図である。
【図２４】リングバッファの先頭からビットにアドレスを設定した図である。
【図２５】相対アドレスＡＤＲが所定の桁数で表されることを示す図である。
【図２６】（ａ）および（ｂ）は、リングバッファの設定されたビットの状態を示した図である。
【図２７】リングバッファを所定の長さの部分リングバッファで分割した図である。
【図２８】部分リングバッファの場合分けを示した図である。
【図２９】（ａ）〜（ｄ）は、リングバッファに２つの境界線を設定して、リングバッファを境界線の左右で識別する場合について示した図である。
【図３０】図２に示した構成の後段に設けられ、リングバッファによって画像データの各画素が文字領域中にあるか否かを記憶する第３の実施例の構成を示すブロック図である。
【図３１】図３０に示した構成の詳細の一例を示すブロック図である。
【図３２】図２３〜図３１に示した第３の実施例における処理のフローチャートを示す図である。
【図３３】リングバッファを示す図である。
【図３４】リングバッファの先頭からビットにアドレスを設定した図である。
【図３５】相対アドレスＡＤＲが所定の桁数で表されることを示す図である。
【図３６】リングバッファの設定されたビットの状態を示した図である。
【図３７】リングバッファを所定の長さの部分リングバッファで分割した図である。
【図３８】部分リングバッファの場合分けを示した図である。
【図３９】リングバッファに２つの境界線を設定して、リングバッファを境界線の左右で識別する場合について示した図である。
【符号の説明】
１　画像処理装置
２　制御手段
３　画像読取手段
４　画像形成手段
５　記憶手段
６　入力手段
７　表示手段
２１　ラインメモリ
２２　マトリックス部
２３　演算部
２４　矩形領域生成部
２５　位置アドレス生成部
２６　変化点検出部
３１　部分ビットライン生成部
３２　部分ビットライン選択部
３３　部分ビットライン設定部
４１　部分ラインバッファ生成部
４２　部分ラインバッファ選択部
４３　部分ラインバッファ設定部
５１　部分リングバッファ生成部
５２　部分リングバッファ選択部
５３　部分リングバッファ設定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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