(57)【要約】【課題】チップサイズを大きくすることなく、端子容量を正確に調整できる半導体集積回路装置を短期間且つ安価に提供する。【解決手段】ボンディングパッド１と、このボンディングパッド１に接続され、基盤１６と逆導電型のウエル領域１２中に形成された、基盤１６と同じ導電型の拡散層領域１１ａ、１１ｂにより形成された端子容量調整用容量素子６ａ、６ｂとを備え、端子容量調整用容量素子６ａ、６ｂは、ボンディングパッド１と、入力回路４の前段に設けられた保護抵抗３との間に配置されている。【選択図】　図１Ａ
2004072104.tif 000002
【特許請求の範囲】
【請求項１】
　端子と、
　入力回路の前段に設けられた保護抵抗と前記端子との間の配線に接続された第１容量調整部と、
　を具備し、
　前記第１容量調整部は、前記第１容量調整部の容量に基づいて、前記端子の端子容量を調整する
　半導体集積回路装置。
【請求項２】
　請求項１に記載の半導体集積回路装置において、
　前記配線における前記端子と前記第１容量調整部との間に接続され、前記入力回路を保護する保護回路を更に具備する
　半導体集積回路装置。
【請求項３】
　請求項１又は２に記載の半導体集積回路装置において、
　前記第１容量調整部は、前記端子容量を調整する第１容量調整用容量素子を備え、
　前記第１容量調整用容量素子は、
　　前記入力回路を有する基板に設けられ、前記基板と逆の導電型を有する第１ウエル領域と、
　　前記第１ウエル領域と対向し、前記第１ウエル領域に隣接して設けられ、前記基板と同じ導電型を有する第１拡散層と
　を含む、
　半導体集積回路装置。
【請求項４】
　請求項３に記載の半導体集積回路装置において、
　ウエル電位制御部を更に具備し、
　前記第１容量調整部は、前記端子容量を調整する第２容量調整用容量素子を更に備え、
　前記第２容量調整用容量素子は、
　　前記基板に設けられ、前記基板と逆の導電型を有する第２ウエル領域と、
　　前記第２ウエル領域と対向し、前記第２ウエル領域に接して設けられた、前記基板と同じ導電型を有する第２拡散層と
　を含み、
　前記ウエル電位制御部は、前記第２ウエル領域の電位としてのウエル電位を制御する
　半導体集積回路装置。
【請求項５】
　請求項４に記載の半導体集積回路装置において、
　前記ウエル電位制御部は、
　２つの電極間において互いに直列に接続された複数の抵抗と、
　各々が、前記複数の抵抗の各々に並列に接続された複数のスイッチと
　を更に備え、
　前記ウエル電位制御部は、前記複数のスイッチの各々を制御することにより前記ウエル電位を制御する
　半導体集積回路装置。
【請求項６】
　請求項５に記載の半導体集積回路装置において、
　複数の前記端子と、
　複数の前記第１容量調整部と、
　を更に具備し、
　前記複数の前記第１容量調整部の各々は、複数の前記保護抵抗の各々と対応する前記複数の前記端子との間の配線に接続され、
　前記ウエル電位制御部は、複数の前記ウエル電位を制御する
　半導体集積回路装置。
【請求項７】
　請求項１に記載の半導体集積回路装置において、
　前記第１容量調整部と前記入力回路との間の配線に接続された第２容量調整部と、
　前記第２容量調整部の容量を制御するスイッチ制御部と
　を具備し、
　前記第２容量調整部は、前記第２容量調整部の容量に基づいて、前記端子容量を調整する
　半導体集積回路装置。
【請求項８】
　請求項７に記載の半導体集積回路装置において、
　前記スイッチ制御部は、
　複数のスイッチと、
　複数の信号保持部と
　を備え、
　前記複数のスイッチの各々は、オン又はオフで対応する信号を送出し、
　前記複数の信号保持部の各々は、対応する複数の前記信号の各々を保持し、
　前記スイッチ制御部は、前記複数の前記信号に基づいて、前記第２容量調整部の容量を制御する
　半導体集積回路装置。
【請求項９】
　請求項８に記載の半導体集積回路装置において、
　前記第２容量調整部は、複数の第３容量調整用容量素子を備え、
　前記第２容量調整部は、前記複数の第３容量調整用容量素子の各々の容量を、対応する前記複数の前記信号の各々に基づいて調整する
　半導体集積回路装置。
【請求項１０】
　請求項９に記載の半導体集積回路装置において、
　複数の前記端子と、
　複数の前記第２容量調整部と、
　を更に具備し、
　前記複数の前記第２容量調整部の各々は、対応する複数の前記第１容量調整部の各々と、対応する複数の前記入力回路の各々との間の配線に接続され、
　前記スイッチ制御部は、前記複数の前記第２容量調整部の容量を制御する
　半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体集積回路装置に関し、特に半導体チップの端子容量を調整する半導体集積回路装置に関する。
【背景技術】
【０００２】
　近年、半導体集積回路装置の動作周波数が高くなり、それに伴って入出力信号に対するセットアップタイムおよびホールドタイムの絶対値やバラツキの許容範囲に対する要求が厳しくなってきている。これらの要求を満たすために、近年の半導体集積回路装置では、許容される端子容量の最小値および最大値が規定されている。また、半導体チップを、複数のタイプの異なるパッケージに封入することも多くなってきている。
【０００３】
　ところで、半導体集積回路装置の外部端子から半導体チップ内のボンディングパッドまでのワイヤの引き回しはパッケージタイプ毎に異なるため、パッケージタイプ毎に端子容量が異なる。図１９は、端子容量の仕様の一例を示す表である。図１９に示すように、端子容量は、例えば、ＴＳＯＰ（Thin small Out-line Package）では１．００ｐＦ、ＣＳＰ（Chip Size Package）では０．１４ｐＦである。
【０００４】
　そこで、近年の半導体集積回路装置では、パッケージタイプが変わっても端子容量に対する要求仕様を満たすための方策が採られている。図２０Ａおよび図２０Ｂは、端子容量を調整する従来技術の一例を示す回路図である。図２０Ａに示すように、設計時に予め複数種類の端子容量調整用容量素子１１８を形成しておく。そして、配線工程において、図２０Ｂに示すように、端子容量調整用容量素子１１８の接続を容量素子切替部１２９によって変更する。それにより、端子容量の仕様を満たすように調整している。
【０００５】
　また、プロセス変動により端子容量値が設計段階での予測値と試作後（評価後）の実測値とで微妙にズレる場合がある。この問題に対しても、上記と同様に、配線工程において端子容量調整用容量素子１１８の接続を容量素子切替部１２９によって変更し、以て端子容量の仕様を満たすように調整している。
【０００６】
　しかしながら、上述した従来の方法では、端子容量を調整するために配線工程の再設計およびレチクルの再製作が必要になる。そのため、開発コストの増大および開発期間の長大化を招いている。
【０００７】
　特開２０００−３１３８６号公報は、このような問題を解決する半導体装置を開示している。図２１は、この半導体装置の構成を示す図である。図２１に示すように、ボンディングパッド１０１からの配線１０５を、入力回路１０４に接続される配線１３０ａと端子容量調整用容量素子１１８に接続される配線１３０ｂとに分岐する。それにより、配線１３０ａに余分な容量が付加されないようにして入力回路４に伝わる信号の遅延を小さくしている。
【０００８】
　また、特開２０００−２０８７０７号公報（特許第３０４３７３５号）は、端子容量を制御可能にした半導体装置を開示している。図２２は、この半導体装置の構成を示す図である。図２２に示すように、端子容量調整用容量素子としてＥＳＤ素子１３１を使用し、端子容量値をＥＳＤ素子１３１のＰウエルの電位を制御することにより端子容量を調整している。また、ヒューズ１３２を切断することでＰウエルの電位を調整できるので拡散終了後も端子容量の調整ができる。
【０００９】
【特許文献１】特開２０００−３１３８６号公報
【特許文献２】特開２０００−２０８７０７号公報（特許第３０４３７３５号）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　しかしながら、特開２０００−３１３８６に開示された半導体装置では、端子容量調整用容量素子への配線と入力初段である入力回路への配線とを分離している。そのため、各ＭＯＳＦＥＴをＥＳＤ素子から保護する為の保護抵抗が分離の分だけ必要になり、チップサイズの増大になる。また、この半導体装置も端子容量値の調整は上述した従来と同様の方法で行っているので、端子容量を調整するためには、配線工程の再設計およびレチクルの再製作が必要になる。
【００１１】
　また、特開２０００−２０８７０７に開示された半導体装置では、ＥＳＤ素子３１のＰウエルの電位を抵抗素子３３とＮ型ＭＯＳＦＥＴ１３４の閾値電圧にて制御するタイプでは、抵抗素子３３の製造バラツキとＮ型ＭＯＳＦＥＴ１３４の閾値のバラツキが異なるため、希望する電位にズレが生じ、端子容量の補正が希望値からズレてしまうという問題がある。
【００１２】
　従って、本発明の目的は、チップサイズを大きくすることなく、端子容量を正確に調整できる半導体集積回路装置を提供することにある。
　本発明の他の目的は、端子容量を正確に調整できる半導体集積回路装置を短期間且つ安価に提供することにある。
　本発明の更に他の目的は、入力信号の遅延時間を低減できる半導体集積回路装置を提供することにある。　
【課題を解決するための手段】
【００１３】
以下に、発明を実施するための最良の形態で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態の記載との対応関係を明らかにするために付加されたものであるが、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
　上記課題を解決するために、本発明の半導体集積回路装置は、端子（１）と、第１容量調整部（６ａ、６ｂ）とを具備する。第１容量調整部（６ａ、６ｂ）は、入力回路（４）の前段に設けられた保護抵抗（３）と前記端子（１）との間の配線（５）に接続されている。前記第１容量調整部（６ａ、６ｂ）は、前記第１容量調整部（６ａ、６ｂ）の容量に基づいて、前記端子（１）の端子容量を調整する。
【００１５】
　上記の半導体集積回路装置において、前記配線（５）における前記端（１）子と前記第１容量調整部（６ａ、６ｂ）との間に接続され、前記入力回路（４）を保護する保護回路（２）を更に具備する。
【００１６】
　上記の半導体集積回路装置において、前記第１容量調整部（６ａ、６ｂ）は、前記端子容量を調整する第１容量調整用容量素子（６ａ）を備える。前記第１容量調整用容量素子（６ａ）は、第１ウエル領域（１２ａ）と、第１拡散層（１１ａ）とを含む。第１ウエル領域（１２ａ）は、前記入力回路（４）を有する基板（１６）に設けられ、前記基板（１６）と逆の導電型を有する。第１拡散層（１１ａ）は、前記第１ウエル領域（１２ａ）と対向し、前記第１ウエル領域（１２ａ）に隣接して設けられ、前記基板（１６）と同じ導電型を有する。
【００１７】
　上記の半導体集積回路装置において、ウエル電位制御部（１３）を更に具備する。前記第１容量調整部（６ａ、６ｂ）は、前記端子容量を調整する第２容量調整用容量素子（６ｂ）を更に備える。前記第２容量調整用容量素子（６ｂ）は、第２ウエル領域（１２ｂ）と、第２拡散層（１１ｂ）とを含む。第２ウエル領域（１２ｂ）は、前記基板（１６）に設けられ、前記基板（１６）と逆の導電型を有する。第２拡散層（１１ｂ）は、前記第２ウエル領域（１２ｂ）と対向し、前記第２ウエル領域（１２ｂ）に接して設けられた、前記基板（１６）と同じ導電型を有する。前記ウエル電位制御部（１３）は、前記第２ウエル領域（１２ｂ）の電位としてのウエル電位を制御する。
【００１８】
　上記の半導体集積回路装置において、前記ウエル電位制御部（１３）は、複数の抵抗（９ａ、９ｂ、９ｃ）と、複数のスイッチ（８ａ、８ｂ、８ｃ、８ｄ）とを更に備える。複数の抵抗（９ａ、９ｂ、９ｃ）は、２つの電極間において互いに直列に接続されている。複数のスイッチ（８ａ、８ｂ、８ｃ、８ｄ）は、各々が、前記複数の抵抗（９ａ、９ｂ、９ｃ）の各々に並列に接続されている。前記ウエル電位制御部（１３）は、前記複数のスイッチ（８ａ、８ｂ、８ｃ、８ｄ）の各々を制御することにより前記ウエル電位を制御する。
【００１９】
　上記の半導体集積回路装置において、複数の前記端子（１ａ、１ｂ、１ｃ、１ｄ）と、複数の前記第１容量調整部（６ａａ、６ａｂ、６ａｃ、６ａｄ、６ｂａ、６ｂｂ、６ｂｃ、６ｂｄ）とを更に具備する。前記複数の前記第１容量調整部（６ａａ、６ａｂ、６ａｃ、６ａｄ、６ｂａ、６ｂｂ、６ｂｃ、６ｂｄ）の各々は、複数の前記保護抵抗（３ａ、３ｂ、３ｃ、３ｄ）の各々と対応する前記複数の前記端子（１ａ、１ｂ、１ｃ、１ｄ）との間の配線（５ａ、５ｂ、５ｃ、５ｄ）に接続されている。前記ウエル電位制御部（１３ａ　ａｎｄ／ｏｒ　１３ｂ）は、複数の前記ウエル電位を制御する。
【００２０】
　上記の半導体集積回路装置において、第２容量調整部（２４）と、スイッチ制御部（２５）とを具備する。第２容量調整部（２４）は、前記第１容量調整部（６ａ，６ｂ）と前記入力回路（４）との間の配線（５）に接続されている。スイッチ制御部（２５）は、前記第２容量調整部（２４）の容量を制御する。前記第２容量調整部（２４）は、前記第２容量調整部（２４）の容量に基づいて、前記端子容量を調整する。
【００２１】
　上記の半導体集積回路装置において、前記スイッチ制御部（２５）は、複数のスイッチ（２０ａ、２０ｂ、２０ｃ）と、複数の信号保持部（２２ａ、２２ｂ、２２ｃ）とを備える。前記複数のスイッチ（２０ａ、２０ｂ、２０ｃ）の各々は、オン又はオフで対応する信号を送出する。前記複数の信号保持部（２２ａ、２２ｂ、２２ｃ）の各々は、対応する複数の前記信号の各々を保持する。前記スイッチ制御部（２５）は、前記複数の前記信号に基づいて、前記第２容量調整部（２４）の容量を制御する。
【００２２】
　上記の半導体集積回路装置において、前記第２容量調整部（２４）は、複数の第３容量調整用容量素子を備える。前記第２容量調整部（２４）は、前記複数の第３容量調整用容量素子（１８ａ、１８ｂ、１８ｃ）の各々の容量を、対応する前記複数の前記信号の各々に基づいて調整する。
【００２３】
　上記の半導体集積回路装置において、複数の前記端子（１ａ、１ｂ、１ｃ、１ｄ）と、複数の前記第２容量調整部（２４ａ、２４ｂ、２４ｃ、２４ｄ）とを更に具備する。前記複数の前記第２容量調整部（２４ａ、２４ｂ、２４ｃ、２４ｄ）の各々は、対応する複数の前記第１容量調整部（６ａａ、６ａｂ、６ａｃ、６ａｄ）の各々と、対応する複数の前記入力回路（４ａ、４ｂ、４ｃ、４ｄ）の各々との間の配線（２６ａ、２６ｂ、２６ｃ、２６ｄ）に接続されている。前記スイッチ制御部（２５）は、前記複数の前記第２容量調整部（２４ａ、２４ｂ、２４ｃ、２４ｄ）の容量を制御する。
【発明の効果】
【００２４】
　本発明によれば、チップサイズを大きくすることなく、端子容量を正確に調整できる半導体集積回路装置を短期間且つ安価に提供することができる。
【発明を実施するための最良の形態】
【００２５】
　以下、本発明の半導体回路装置の実施の形態について、添付図面を参照しながら説明する。
【００２６】
（第１の実施の形態）
　まず、本発明の半導体回路装置の第１の実施の形態について、添付図面を参照しながら説明する。図１Ａは、本発明の第１の実施の形態に係る半導体集積回路装置の入力部の等価回路の構成を示す回路図である。この入力部は、ボンディングパッド１、ＥＳＤ保護回路２、保護抵抗３、入力回路４、拡散層１１ａとウエル１２ａとを有する第１端子容量調整用容量素子６ａ、拡散層１１ｂとウエル１２ｂとを有する第２端子容量調整用容量素子６ｂ、負電位発生回路１０ａ、およびウエル電位制御回路１３を具備する。　　　
【００２７】
　ボンディングパッド１、ＥＳＤ保護回路２、保護抵抗３の一端側、第１端子容量調整用容量素子６ａの拡散層１１ａおよび第２端子容量調整用容量素子６ｂの拡散層１１ｂは、配線５により相互に接続されている。第１端子容量調整用容量素子６ａのウェル１２ａは、配線７ａによって接地されている。第２端子容量調整用容量素子６ｂのウェル１２ｂは、配線７ｂによってウエル電位制御回路１３に接続されており、ウエル電位制御回路１３は負電位発生回路１０ａに接続されている。また、保護抵抗３の他端側は入力回路４に接続されている。
【００２８】
　負電位発生回路１０ａは、所定の負電位を発生する。図１Ａの場合、基盤１６（後述）はＮ型であり、ウエル１２ｂはＰ型である。負電位の下限は、第２端子容量調整用容量素子６ｂのブレークダウン電圧の直前の電圧である。　　　
【００２９】
ウエル電位制御回路１３は、ヒューズ８ａ、８ｂ、８ｃおよび８ｄ、ウエル電位制御用の抵抗素子９ａ、９ｂおよび９ｃを備える。抵抗素子９ａの一端は負電位発生回路１０に接続され、他端は抵抗素子９ｂの一端に接続されている。抵抗素子９ｂの他端は抵抗素子９ｃの一端に接続されている。抵抗素子９ｃの他端は接地されている。ヒューズ８ａは抵抗素子９ａに並列に接続され、ヒューズ８ｄは抵抗素子９ｂに並列に接続されている。また、シリアルに接続されたヒューズ８ｂとヒューズ８ｃとは、抵抗素子９ｃに並列に接続されている。そして、ヒューズ８ｂとヒューズ８ｃとの接続点が、第２端子容量調整用容量素子６ｂのウエル１２ｂに接続されている。
【００３０】
　ウエル電位制御回路１３は、抵抗素子９ａ、９ｂおよび９ｃの少なくとも一つを用いて負電位発生回路１０ａの電位を分圧することにより、所望の電位（バイアス電圧）を出力することができる。抵抗素子９ａ、９ｂおよび９ｃのいずれかを用いる場合には、ヒューズ８ｂと対応する（並列する）ヒューズ８ａ、８ｄおよび８ｃとをカットする。
【００３１】
　図２は、第１および第２端子容量調整用容量素子６ａおよび６ｂの平面図である。図３は、図２に示した第１および第２端子容量調整用容量素子６ａおよび６ｂをＡ−Ａ線に沿って切断した断面図である。
【００３２】
　第１端子容量調整用容量素子６ａは、図２および図３に示すように、シリコン（Ｓｉ）基盤１６上に形成された、シリコン基盤１６と逆導電型のウエル領域（以下、単に「ウエル」という）１２ａ内に、シリコン基盤１６と同じ導電型の拡散層領域（以下、単に「拡散層」という）１１ａが形成されることにより構成されている。ウエル１２ａは、ウエル１２ａと同じ導電型で高濃度の拡散層１５ａおよびコンタクト１４ａを介して配線７ａに接続されている。拡散層１１ａはコンタクト１４ａを介して配線５に接続されている。
【００３３】
　第２端子容量調整用容量素子６ｂは、図２および図３に示すように、シリコン（Ｓｉ）基盤１６上に形成された、シリコン基盤１６と逆導電型のウエル１２ｂ内に、シリコン基盤１６と同じ導電型の拡散層１１ｂが形成されることにより構成されている。ウエル１２ｂは、ウエル１２ｂと同じ導電型で高濃度の拡散層１５ｂおよびコンタクト１４ｂを介して配線７ｂに接続されている。拡散層１１ｂはコンタクト１４ｂを介して配線５に接続されている。
【００３４】
　第１端子容量調整用容量素子６ａは、各パッケージタイプに共通して要求される端子容量値を有する容量素子である。第２端子容量調整用容量素子６ｂは、各パッケージタイプ間での端子容量値の差を調整するための容量素子である。ウエル電位制御回路１３は、出力するバイアス電圧に基づいて第２端子容量調整用容量素子６ｂの空乏層Ｄの幅（厚み）を制御することより、第２端子容量調整用容量素子６ｂの容量を制御することができる。
【００３５】
　次に、本発明の半導体回路装置の第１の実施の形態に係る入力部の動作を説明する。
【００３６】
　図１を参照して、第１端子容量調整用容量素子６ａを構成するウエル１２ａは接地されているので容量値は一定である。第２端子容量調整用容量素子６ｂを構成するウエル１２ｂの電位（ＢＩＡＳ）は、ウエル電位制御回路１３のヒューズ８ａ、８ｂ、８ｃおよび８ｄが適宜切断されることによって負電位発生回路１０ａと接地電位との間の抵抗値が制御されることにより調整される。図４は、第２端子容量調整用容量素子６ｂの容量とウエル１２ｂの電位（ＢＩＡＳ）との関係を示すグラフである。この図４から、ウエル１２ｂの電位に応じて第２端子容量調整用容量素子６ｂの容量が変化することが理解できる。従って、ウエル１２ｂの電位を変化させることにより、第２端子容量調整用容量素子６ｂの容量値を調整できるので、半導体集積回路装置の外部端子（ボンディングパッド１）の容量を所望の値に調整できる。
【００３７】
　同様に、ボンディングパッド１ｃ、ＥＳＤ保護回路２ｃ、保護抵抗３ｃの一端側、調整用容量素子６ａｃおよび調整用容量素子６ｂｃは、配線５ｃにより相互に接続されている。保護抵抗３ｃの他端側は入力回路４ｃに接続されている。調整用容量素子６ｂｃはウエル電位制御回路１３ｃに接続されており、ウエル電位制御回路１３ｃは電位発生回路１０に接続されている。
【００３８】
　同様に、ボンディングパッド１ｄ、ＥＳＤ保護回路２ｄ、保護抵抗３ｄの一端側、調整用容量素子６ａｄおよび調整用容量素子６ｂｄは、配線５ｄにより相互に接続されている。保護抵抗３ｄの他端側は入力回路４ｄに接続されている。調整用容量素子６ｂｄはウエル電位制御回路１３ｄに接続されており、ウエル電位制御回路１３ｄは電位発生回路１０に接続されている。
【００３９】
　以上の構成により、ウエル電位制御回路１３ａ、１３ｂ、１３ｃおよび１３ｄの各々に含まれるヒューズを適宜切断することにより、端子毎に端子容量を調整することができる。なお、図５では、４つの端子について端子容量を調整する場合の構成について説明したが、端子の数は４つに限らず任意である。
【００４０】
　図６に示す半導体集積回路装置は、図１Ａおよび図１Ｂに示した回路のうちウエル電位制御回路以外の回路を端子毎に設け、ウエル電位制御回路を端子グループ毎に設けることにより、端子グループ毎に端子容量値を調整可能にしたものである。この半導体集積回路装置は、第１グループ２８ａと第２グループ２８ｂとを具備する。
【００４１】
　第１グループ２８ａは、ボンディングパッド１ａおよび１ｂ、ＥＳＤ保護回路２ａおよび２ｂ、調整用容量素子６ａａおよび６ａｂ、調整用容量素子６ｂａおよび６ｂｂ、保護抵抗３ａおよび３ｂ、入力回路４ａおよび４ｂ、並びにウエル電位制御回路１３ａを具備する。
【００４２】
　第２グループ２８ｂは、ボンディングパッド１ｃおよび１ｄ、ＥＳＤ保護回路２ｃおよび２ｄ、調整用容量素子６ａｃおよび６ａｄ、調整用容量素子６ｂｃおよび６ｂｄ、保護抵抗３ｃおよび３ｄ、入力回路４ｃおよび４ｄ、並びにウエル電位制御回路１３ｂを具備する。なお、負電位発生回路１０は第１グループ２８ａと第２グループ２８ｂとで共通に使用される。
【００４３】
　第１グループ２８ａを構成する、ボンディングパッド１ａ、ＥＳＤ保護回路２ａ、保護抵抗３ａの一端側、調整用容量素子６ａａおよび調整用容量素子６ｂａは、配線５ａにより相互に接続されている。保護抵抗３ａの他端側は入力回路４ａに接続されている。調整用容量素子６ｂａはウエル電位制御回路１３ａに接続されており、ウエル電位制御回路１３ａは電位発生回路１０に接続されている。
【００４４】
　同様に、第１グループ２８ａを構成する、ボンディングパッド１ｂ、ＥＳＤ保護回路２ｂ、保護抵抗３ｂの一端側、調整用容量素子６ａｂおよび調整用容量素子６ｂｂは、配線５ｂにより相互に接続されている。保護抵抗３ｂの他端側は入力回路４ｂに接続されている。調整用容量素子６ｂｂはウエル電位制御回路１３ａに接続されている。
【００４５】
　第２グループ２８ｂを構成する、ボンディングパッド１ｃ、ＥＳＤ保護回路２ｃ、保護抵抗３ｃの一端側、調整用容量素子６ａｃおよび調整用容量素子６ｂｃは、配線５ｃにより相互に接続されている。保護抵抗３ｃの他端側は入力回路４ｃに接続されている。調整用容量素子６ｂｃはウエル電位制御回路１３ｂに接続されており、ウエル電位制御回路１３ｂは電位発生回路１０に接続されている。
【００４６】
　同様に、第２グループ２８ｂを構成する、ボンディングパッド１ｄ、ＥＳＤ保護回路２ｄ、保護抵抗３ｄの一端側、調整用容量素子６ａｄおよび調整用容量素子６ｂｄは、配線５ｄにより相互に接続されている。保護抵抗３ｄの他端側は入力回路４ｄに接続されている。調整用容量素子６ｂｄはウエル電位制御回路１３ｂに接続されている。
【００４７】
　ここで、図６において、図１Ａに示した回路を用いる場合、電位発生回路１０は、負電位発生回路１０ａである。図６において、図１Ｂに示した回路を用いる場合、電位発生回路１０は、正電位発生回路１０ｂである。
【００４８】
　なお、図６に示した半導体集積回路装置は、１つのグループに２つの端子が含まれ、このグループが２つから成るものとして説明したが、グループに含まれる端子の数は２つに限らず任意であり、また、グループの数も２つに限らず任意である。
【００４９】
　図７に示す半導体集積回路装置は、図１Ａおよび図１Ｂに示した回路のうちウエル電位制御回路以外の回路を端子毎に設け、ウエル電位制御回路を１つだけ設け、１つのウェル電位制御回路で全ての端子容量を調整するようにしたものである。
【００５０】
　この半導体集積回路装置は、ボンディングパッド１ａ、１ｂ、１ｃおよび１ｄ、ＥＳＤ保護回路２ａ、２ｂ、２ｃおよび２ｄ、調整用容量素子６ａａ、６ａｂ、６ａｃおよび６ａｄ、調整用容量素子６ｂａ、６ｂｂ、６ｂｃおよび６ｂｄ、保護抵抗３ａ、３ｂ、３ｃおよび３ｄ、入力回路４ａ、４ｂ、４ｃおよび４ｄ、ウエル電位制御回路１３、並びに電位発生回路１０を具備する。
【００５１】
　ボンディングパッド１ａ、ＥＳＤ保護回路２ａ、保護抵抗３ａの一端側、調整用容量素子６ａａおよび調整用容量素子６ｂａは、配線５ａにより相互に接続されている。保護抵抗３ａの他端側は入力回路４ａに接続されている。調整用容量素子６ｂａはウエル電位制御回路１３に接続されており、ウエル電位制御回路１３ａは電位発生回路１０に接続されている。
【００５２】
　同様に、ボンディングパッド１ｂ、ＥＳＤ保護回路２ｂ、保護抵抗３ｂの一端側、調整用容量素子６ａｂおよび調整用容量素子６ｂｂは、配線５ｂにより相互に接続されている。保護抵抗３ｂの他端側は入力回路４ｂに接続されている。調整用容量素子６ｂｂはウエル電位制御回路１３に接続されている。
【００５３】
　同様に、ボンディングパッド１ｃ、ＥＳＤ保護回路２ｃ、保護抵抗３ｃの一端側、調整用容量素子６ａｃおよび調整用容量素子６ｂｃは、配線５ｃにより相互に接続されている。保護抵抗３ｃの他端側は入力回路４ｃに接続されている。調整用容量素子６ｂｃはウエル電位制御回路１３に接続されている。
【００５４】
　同様に、ボンディングパッド１ｄ、ＥＳＤ保護回路２ｄ、保護抵抗３ｄの一端側、調整用容量素子６ａｄおよび調整用容量素子６ｂｄは、配線５ｄにより相互に接続されている。保護抵抗３ｄの他端側は入力回路４ｄに接続されている。調整用容量素子６ｂｄはウエル電位制御回路１３に接続されている。
【００５５】
　ここで、図７において、図１Ａに示した回路を用いる場合、電位発生回路１０は、負電位発生回路１０ａである。図７において、図１Ｂに示した回路を用いる場合、電位発生回路１０は、正電位発生回路１０ｂである。
【００５６】
　なお、図７に示した半導体集積回路装置は、４つの端子が含まれるものとして説明したが、端子の数は４つに限らず任意である。
【００５７】
　（第２の実施の形態）
　次に、本発明の半導体集積回路装置の第２の実施の形態について説明する。図８は、本発明の半導体集積回路装置の第２の実施の形態に係る入力部の等価回路を示す回路図である。この入力部は、ボンディングパッド１、ＥＳＤ保護回路２、保護抵抗３、入力回路４、拡散層１１ａおよびウエル１２ａから成る第１端子容量調整用容量素子６ａ、端子容量調整部２４および切替制御回路２５を具備する。第１端子容量調整用容量素子６ａは、第１の実施の形態のそれと同じである。
【００５８】
　ボンディングパッド１、ＥＳＤ保護回路２、保護抵抗３の一端側および第１端子容量調整用容量素子６ａの拡散層１１ａは、配線５により相互に接続されている。第１端子容量調整用容量素子６ａのウェル１２ａは、配線７ａによって接地されている。保護抵抗３の他端側、入力回路４および端子容量調整部２４は配線２６により相互に接続されている。
【００５９】
　端子容量調整部２４は、第１スイッチ１７ａ、第２スイッチ１７ｂ、第３スイッチ１７ｃ、第２１端子容量調整用容量素子１８ａ、第２２端子容量調整用容量素子１８ｂ、第２３端子容量調整用容量素子１８ｃ、第１インバータ１９ａ、第２インバータ１９ｂおよび第３インバータ１９ｃを備える。第１スイッチ１７ａ、第２スイッチ１７ｂおよび第３スイッチ１７ｃは、トランスファゲートから構成されている。
【００６０】
　トランスファゲートは、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴから成る周知の構造を有する。第１〜第３スイッチ１７ａ、１７ｂおよび１７ｃの入力端は配線２６に接続されており、出力端は第２１〜第２３端子容量調整用容量素子１８ａ、１８ｂおよび１８ｃの一端にそれぞれ接続されている。第２１〜第２３端子容量調整用容量素子１８ａ、１８ｂおよび１８ｃの他端は接地されている。
【００６１】
　また、第１スイッチ１７ａを構成するＮ型ＭＯＳＦＥＴのゲートには、切替制御回路２５から配線２７ａを介してイネーブル信号が供給され、Ｐ型ＭＯＳＦＥＴのゲートには、切替制御回路２５から配線２７ａおよびインバータ１９ａを介してイネーブル信号が供給される。同様に、第２スイッチ１７ｂを構成するＮ型ＭＯＳＦＥＴのゲートには、切替制御回路２５から配線２７ｂを介してイネーブル信号が供給され、Ｐ型ＭＯＳＦＥＴのゲートには、切替制御回路２５から配線２７ｂおよびインバータ１９ｂを介してイネーブル信号が供給される。同様に、第３スイッチ１７ｃを構成するＰ型ＭＯＳＦＥＴのゲートには、切替制御回路２５から配線２７ｃを介してイネーブル信号が供給され、Ｎ型ＭＯＳＦＥＴのゲートには、切替制御回路２５から配線２７ｃおよびインバータ１９ｃを介してイネーブル信号が供給される。
【００６２】
　切替制御回路２５は、ヒューズ２０ａ、２０ｂおよび２０ｃ、Ｎ型ＭＯＳＦＥＴ２１ａ、２１ｂおよび２１ｃ、並びに信号保持回路２２ａ、２２ｂおよび２２ｃから構成されている。
【００６３】
　Ｎ型ＭＯＳＦＥＴ２１ａのドレインはヒューズ２０ａを介して電源に接続され、ソースは接地されている。また、Ｎ型ＭＯＳＦＥＴ２１ａのドレインは信号保持回路２２ａに接続されており、外部からパルス状の信号Ｃが印加されることによりＮ型ＭＯＳＦＥＴ２１ａがオンにされた時の電位を記憶する。この信号保持回路２２ａに保持された信号がイネーブル信号として配線２７ａを介して端子容量調整部２４に送られる。
【００６４】
　同様に、Ｎ型ＭＯＳＦＥＴ２１ｂのドレインはヒューズ２０ｂを介して電源に接続され、ソースは接地されている。また、Ｎ型ＭＯＳＦＥＴ２１ｂのドレインは信号保持回路２２ｂに接続されており、外部からパルス状の信号Ｃが印加されることによりＮ型ＭＯＳＦＥＴ２１ｂがオンにされた時の電位を記憶する。この信号保持回路２２ｂに保持された信号がイネーブル信号として配線２７ｂを介して端子容量調整部２４に送られる。
【００６５】
　同様に、Ｎ型ＭＯＳＦＥＴ２１ｃのドレインはヒューズ２０ｃを介して電源に接続され、ソースは接地されている。また、Ｎ型ＭＯＳＦＥＴ２１ｃのドレインは信号保持回路２２ｃに接続されており、外部からパルス状の信号Ｃが印加されることによりＮ型ＭＯＳＦＥＴ２１ｃがオンにされた時の電位を記憶する。この信号保持回路２２ｃに保持された信号がイネーブル信号として配線２７ｃを介して端子容量調整部２４に送られる。
【００６６】
　なお、第１端子容量調整用容量素子６ａは、上述した第１の実施の形態のそれと同様に、各パッケージタイプに共通して要求される端子容量値を有する容量素子である。端子容量調整部２４は、各パッケージタイプ間での端子容量値の差を調整するための容量素子を含む。
【００６７】
　次に、上記のように構成される本半導体の半導体集積回路装置の第２の実施の形態に係る入力部の動作を説明する。
【００６８】
　第１端子容量調整用容量素子６ａは、第１の実施の形態に係る半導体集積回路装置のそれと同様に固定された容量値である。端子容量調整部２４の容量は、半導体集積回路装置の電源投入時に、配線２３にパルス状の信号Ｃが印加されることにより配線２７ａ、２７ｂおよび２７ｃの各信号レベルが決定され、信号保持回路２２ａ、２２ｂおよび２２ｃにそれぞれ保持される。
【００６９】
　図９は、各配線のポテンシャルの変化を示す図である。すなわち、電源投入後に、信号Ｃが入力された後の配線２７ａ〜２７ｃのポテンシャルの変化を示している。　　　
【００７０】
端子容量調整部２４の第１〜第３スイッチ１７ａ、１７ｂおよび１７ｃは、配線２７ａ、２７ｂおよび２７ｃの信号レベルによりオン／オフが決定され、これにより端子容量調整部２４の端子容量値が決定される。配線２７ａ、２７ｂおよび２７ｃの信号レベルは、ヒューズ２０ａ、２０ｂおよび２０ｃを切断するかどうかによって決定される。配線２７ａ、２７ｂおよび２７ｃの各信号レベルは、ヒューズが切断されている場合は低レベル（Ｌレベル）、切断されていない場合は高レベル（Ｈレベル）になる。図９は、ヒューズ２０ａおよび２０ｃが切断されておらず、ヒューズ２０ｂが切断されている場合の例を示している。
【００７１】
　図１０は、端子容量調整部２４における端子容量を示す表である。すなわち、第２１端子容量調整用容量素子１８ａが１ｐＦ、第２２端子容量調整用容量素子１８ｂが２ｐＦ、第２３端子容量調整用容量素子１８ｃが３ｐＦとした場合における、ヒューズ２０ａ、２０ｂおよび２０ｃのカットの有無によって生成可能な端子容量合計値を示す。ヒューズ２０ａ、２０ｂおよび２０ｃのカットの有無の組み合わせにより、８種類の端子容量とすることができる。初期状態で端子容量調整用容量素子１８ａ、１８ｂおよび１８ｃをどのように接続するかは設計段階で決定することができる。
【００７２】
　なお、本実施の形態では、端子容量調整用容量素子１８を３個用いているが、本発明はこの数に制限されることは無い。更に多くの端子容量調整用容量素子１８およびそれに関連する構成（トランスファゲート、信号保持回路など）を用いれば、調整できる端子容量の値を増やすことができる。そして、端子容量調整用容量素子１８一つあたりの容量を小さくすれば、より精密な端子容量の調整ができる。　　　
【００７３】
図１１〜図１３は、図８に示した回路を用いて構成された、本発明の半導体集積回路装置の第２の実施の形態に係る応用例の構成を示す図である。
【００７４】
　図１１に示す半導体集積回路装置は、図８に示した入力部の回路を端子毎に設けることにより、端子毎に端子容量値を調整可能にしたものである。この半導体集積回路装置は、ボンディングパッド１ａ、１ｂ、１ｃおよび１ｄ、ＥＳＤ保護回路２ａ、２ｂ、２ｃおよび２ｄ、調整用容量素子６ａａ、６ａｂ、６ａｃおよび６ａｄ、保護抵抗３ａ、３ｂ、３ｃおよび３ｄ、入力回路４ａ、４ｂ、４ｃおよび４ｄ、端子容量調整部２４ａ、２４ｂ、２４ｃおよび２４ｄ並びに切替制御回路２５ａ、２５ｂ、２５ｃおよび２５ｄを具備する。
【００７５】
　ボンディングパッド１ａ、ＥＳＤ保護回路２ａ、保護抵抗３ａの一端側、調整用容量素子６ａａは、配線５ａにより相互に接続されている。保護抵抗３ａの他端側、端子容量調整部２４ａおよび入力回路４ａは、配線２６ａにより相互に接続されている。端子容量調整部２４ａは、切替制御回路２５ａに接続されている。
【００７６】
　同様に、ボンディングパッド１ｂ、ＥＳＤ保護回路２ｂ、保護抵抗３ｂの一端側、調整用容量素子６ａｂは、配線５ｂにより相互に接続されている。保護抵抗３ｂの他端側、端子容量調整部２４ｂおよび入力回路４ｂは、配線２６ｂにより相互に接続されている。端子容量調整部２４ｂは、切替制御回路２５ｂに接続されている。
【００７７】
　同様に、ボンディングパッド１ｃ、ＥＳＤ保護回路２ｃ、保護抵抗３ｃの一端側、調整用容量素子６ａｃは、配線５ｃにより相互に接続されている。保護抵抗３ｃの他端側、端子容量調整部２４ｃおよび入力回路４ｃは、配線２６ｃにより相互に接続されている。端子容量調整部２４ｃは、切替制御回路２５ｃに接続されている。
【００７８】
　同様に、ボンディングパッド１ｄ、ＥＳＤ保護回路２ｄ、保護抵抗３ｄの一端側、調整用容量素子６ａｄは、配線５ｄにより相互に接続されている。保護抵抗３ｄの他端側、端子容量調整部２４ｄおよび入力回路４ｄは、配線２６ｄにより相互に接続されている。端子容量調整部２４ｄは、切替制御回路２５ｄに接続されている。
【００７９】
　以上の構成により、切替制御回路２５ａ、２５ｂ、２５ｃおよび２５ｄの各々に含まれるヒューズを適宜切断することにより、端子毎に端子容量を調整することができる。なお、図１１では、４つの端子について端子容量を調整する場合の構成について説明したが、端子の数は４つに限らず任意である。
【００８０】
　図１２に示す半導体集積回路装置は、図８に示した入力部の回路のうち切替制御回路以外の回路を端子毎に設け、切替制御回路を端子のグループ毎に設けることにより、端子のグループ毎に端子容量値を調整可能にしたものである。この半導体集積回路装置は、第１グループ２８ａと第２グループ２８ｂとを具備する。
【００８１】
　第１グループ２８ａは、ボンディングパッド１ａおよび１ｂ、ＥＳＤ保護回路２ａおよび２ｂ、調整用容量素子６ａａおよび６ａｂ、保護抵抗３ａおよび３ｂ、端子容量調整部２４ａおよび２４ｂ、並びに切替制御回路２５ａを具備する。
【００８２】
　第２グループ２８ｂは、ボンディングパッド１ｃおよび１ｄ、ＥＳＤ保護回路２ｃおよび２ｄ、調整用容量素子６ａｃおよび６ａｄ、保護抵抗３ｃおよび３ｄ、端子容量調整部２４ａおよび２４ｂ、並びに切替制御回路２５ｂを具備する。
【００８３】
　第１グループ２８ａを構成する、ボンディングパッド１ａ、ＥＳＤ保護回路２ａ、保護抵抗３ａの一端側および調整用容量素子６ａａは、配線５ａにより相互に接続されている。保護抵抗３ａの他端側、端子容量調整部２４ａおよび入力回路４ａは、配線２６ａにより相互に接続されている。
【００８４】
　同様に、第１グループ２８ａを構成する、ボンディングパッド１ｂ、ＥＳＤ保護回路２ｂ、保護抵抗３ｂの一端側および調整用容量素子６ａｂは、配線５ｂにより相互に接続されている。保護抵抗３ｂの他端側、端子容量調整部２４ｂおよび入力回路４ｂは、配線２６ｂにより相互に接続されている。
　端子容量調整部２４ａ、２４ｂは、切替制御回路２５ａに接続されている。　　　
【００８５】
第２グループ２８ｂを構成する、ボンディングパッド１ｃ、ＥＳＤ保護回路２ｃ、保護抵抗３ｃの一端側および調整用容量素子６ａｃは、配線５ｃにより相互に接続されている。保護抵抗３ｃの他端側、端子容量調整部２４ｃおよび入力回路４ｃは、配線２６ｃにより相互に接続されている。
【００８６】
　同様に、第２グループ２８ｂを構成する、ボンディングパッド１ｄ、ＥＳＤ保護回路２ｄ、保護抵抗３ｄの一端側および調整用容量素子６ａｄは、配線５ｄにより相互に接続されている。保護抵抗３ｄの他端側、端子容量調整部２４ｄおよび入力回路４ｄは、配線２６ｄにより相互に接続されている。
　端子容量調整部２４ｃ、２４ｄは、切替制御回路２５ｂに接続されている。　　　
【００８７】
以上の構成により、第１グループ２８ａの切替制御回路２５ａおよび第２グループ２８ｂの切替制御回路２５ｂの各々に含まれるヒューズを適宜切断することにより、グループ毎に端子容量を調整することができる。これにより、パッケージタイプが異なることによりパッケージタイプに固有の容量値の差が略等しい端子毎にグループ化して容量値を調整することができる。　　　
【００８８】
なお、図１２に示した半導体集積回路装置は、１つのグループに２つの端子が含まれ、このグループが２つから成るものとして説明したが、グループに含まれる端子の数は２つに限らず任意であり、また、グループの数も２つに限らず任意である。
【００８９】
　図１３に示す半導体集積回路装置は、図８に示した入力部の回路のうち切替制御回路以外の回路を端子毎に設け、切替制御回路を１つだけ設けることにより、１つの切替制御回路で全ての端子容量を調整するようにしたものである。
【００９０】
　この半導体集積回路装置は、ボンディングパッド１ａ、１ｂ、１ｃおよび１ｄ、ＥＳＤ保護回路２ａ、２ｂ、２ｃおよび２ｄ、調整用容量素子６ａａ、６ａｂ、６ａｃおよび６ａｄ、保護抵抗３ａ、３ｂ、３ｃおよび３ｄ、入力回路４ａ、４ｂ、４ｃおよび４ｄ、端子容量調整部２４ａ、２４ｂ、２４ｃおよび２４ｄ、並びに切替制御回路２５から構成されている。
【００９１】
　ボンディングパッド１ａ、ＥＳＤ保護回路２ａ、保護抵抗３ａの一端側および調整用容量素子６ａａは、配線５ａにより相互に接続されている。保護抵抗３ａの他端側、端子容量調整部２４ａおよび入力回路４ａは、配線２６ａにより相互に接続されている。
【００９２】
　同様に、ボンディングパッド１ｂ、ＥＳＤ保護回路２ｂ、保護抵抗３ｂの一端側および調整用容量素子６ａｂは、配線５ｂにより相互に接続されている。保護抵抗３ｂの他端側、端子容量調整部２４ｂおよび入力回路４ｂは、配線２６ｂにより相互に接続されている。
【００９３】
　同様に、ボンディングパッド１ｃ、ＥＳＤ保護回路２ｃ、保護抵抗３ｃの一端側および調整用容量素子６ａｃは、配線５ｃにより相互に接続されている。保護抵抗３ｃの他端側、端子容量調整部２４ｃおよび入力回路４ｃは、配線２６ｃにより相互に接続されている。
【００９４】
　同様に、ボンディングパッド１ｄ、ＥＳＤ保護回路２ｄ、保護抵抗３ｄの一端側および調整用容量素子６ａｄは、配線５ｄにより相互に接続されている。保護抵抗３ｄの他端側、端子容量調整部２４ｄおよび入力回路４ｄは、配線２６ｄにより相互に接続されている。そして、切替制御回路２５は、端子容量調整部２４ａ、２４ｂ、２４ｃおよび２４ｄに接続されている。
【００９５】
　以上の構成により、各端子の端子容量調整部２４ａ、２４ｂ、２４ｃおよび２４ｄに各パッケージタイプの端子容量値の規格を満足できる容量を用いれば、切替制御回路２５のヒューズを切断するだけで各パッケージの端子容量値に設定することができる。
【００９６】
　なお、図１３に示した半導体集積回路装置は、４つの端子が含まれるものとして説明したが、端子の数は４つに限らず任意である。
【００９７】
（第３の実施の形態）
　次に、本発明の半導体集積回路装置の第３の実施の形態について、図面を参照して説明する。
　図１４は、本発明の半導体集積回路装置の第３の実施の形態の構成を示す回路図である。本実施の形態は、第２実施の形態に係る半導体集積回路装置の端子容量調整部２４を変更したものである。
【００９８】
　即ち、本発明の半導体集積回路装置の第３実施の形態に係る端子容量調整部２４’は、図１４に示すように、実施の形態２における第１スイッチ１７ａ、第２スイッチ１７ｂおよび第３スイッチ１７ｃとして、Ｎ型ＭＯＳＦＥＴ１７ａ、Ｎ型ＭＯＳＦＥＴ１７ｂおよびＮ型ＭＯＳＦＥＴ１７ｃがそれぞれ使用されている。
【００９９】
　この構成により、配線２７ａ、２７ｂおよび２７ｃを介して送られてくる信号に応じてＮ型ＭＯＳＦＥＴ１７ａ、１７ｂおよび１７ｃがオン／オフすることにより、上述した第２の実施の形態と同様に動作する。従って、上述した第２の実施の形態と同様の作用および効果を奏する。
【０１００】
（第４の実施の形態）
　次に、本発明の半導体集積回路装置の第４の実施の形態について、図面を参照して説明する。
　図１５は、本発明の半導体集積回路装置の第４の実施の形態の構成を示す回路図である。本実施の形態は、第２実施の形態に係る半導体集積回路装置の端子容量調整部２４を変更したものである。　　　
【０１０１】
即ち、本発明の半導体集積回路装置の第４の実施の形態に係る端子容量調整部２４”は、図１５に示すように、第２の実施の形態における第１スイッチ１７ａ、第２スイッチ１７ｂおよび第３スイッチ１７ｃとして、Ｐ型ＭＯＳＦＥＴ１７ａ、Ｐ型ＭＯＳＦＥＴ１７ｂおよびＰＮ型ＭＯＳＦＥＴ１７ｃがそれぞれ使用されている。そして、Ｐ型ＭＯＳＦＥＴ１７ａ、１７ｂ、１７ｃおよび１７ｃの各ベースに供給する信号を反転するために、インバータ１９ａ、１９ｂおよび１９ｃがそれぞれ設けられている。
【０１０２】
　この構成により、配線２７ａ、２７ｂおよび２７ｃを介して送られてくる信号に応じてＰ型ＭＯＳＦＥＴ１７ａ、１７ｂおよび１７ｃがオン／オフすることにより、上述した第２の実施の形態と同様に動作する。従って、上述した第２の実施の形態と同様の作用および効果を奏する。
【０１０３】
（第５の実施の形態）
　次に、本発明の半導体集積回路装置の第５の実施の形態について、図面を参照して説明する。
　図１６は、本発明の半導体集積回路装置の第５の実施の形態の構成を示す回路図である。本実施の形態は、第２実施の形態に係る半導体集積回路装置の切替制御回路２５を変更したものである。
【０１０４】
　即ち、本発明の第５の実施の形態に係る半導体集積回路装置の切替制御回路２５’は、図１６に示すように、第２の実施の形態におけるＮ型ＭＯＳＦＥＴ２１ａ、Ｎ型ＭＯＳＦＥＴ２１ｂおよびＮ型ＭＯＳＦＥＴ２１ｃの代わりに、Ｐ型ＭＯＳＦＥＴ２１ａ’、Ｐ型ＭＯＳＦＥＴ２１ｂ’およびＰ型ＭＯＳＦＥＴ２１ｃ’がそれぞれ使用されている。そして、Ｐ型ＭＯＳＦＥＴ２１ａ’、２１ｂ’および２１ｃ’の各ベースには、第２の実施の形態におけるパルス状の信号Ｃとは位相が反転したパルス状の信号Ｃ’が供給される。
【０１０５】
　この構成により、ヒューズ２０ａ、２０ｂおよび２０ｃの切断の有無に応じてＰ型ＭＯＳＦＥＴ２１ａ’、２１ｂ’および２１ｃ’がオン／オフすることにより、上述した第２の実施の形態と同様に動作する。従って、上述した第２の実施の形態と同様の作用および効果を奏する。
【０１０６】
　図１８は、本発明の半導体集積回路装置の第１の実施の形態の構成と第２の実施の形態の構成とを併合したブロック図である。このようにすることで、第１の実施の形態と第２の実施の形態とを併合して実施することができる。同様に、第１の実施の形態の構成と第３〜第５の実施の形態の少なくとも一つとを併合して実施することができる。
【０１０７】
　以上説明したように、本発明の第１〜第５の実施の形態に係る半導体集積回路装置によれば、端子容量調整用容量素子をウエル内の拡散層で構成することにより、保護抵抗の前に容量素子を配置する事が可能になり、入力信号の遅延を少なくでき、特性を改善することができる。これは半導体集積回路装置の高周波での動作が要求される現状では非常に重要である。従来の保護抵抗と容量素子による遅延時間(τ)：５００Ωｘ２ｐＦ＝１ｎｓである。
【０１０８】
　また、ウエルの電位を制御するための制御回路を設ける事により、端子容量値の調整が拡散工程終了後も可能になり、修正設計およびレチクルの再製作の必要がなくなる。
【０１０９】
　また、端子容量調整用容量素子を切替えるため、端子容量調整部とこの端子容量調整部に含まれるスイッチを制御するための切替制御回路を設けることにより、端子容量値の調整が拡散工程終了後も可能になり、修正設計およびレチクルの再製作の必要がなくなる。
【０１１０】
　更に、拡散終了後に端子容量値の調整が可能なため、同一半導体チップで複数のパッケージタイプに対応ができる。図１７は、従来の技術を用いた場合の端子容量と本発明に係る技術を用いた場合の端子容量とを比較して示す図である。従来の技術を用いた場合は、調整後の端子容量はパッケージタイプとは無関係に一律に大きくなるので端子容量規格を外れるケースが発生する。これに対し、本発明に係る技術を用いた場合は、端子容量値を任意の容量値に調整できるので、端子容量を端子容量規格内に納めることができる。
【図面の簡単な説明】
【０１１１】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体集積回路装置の入力部の等価回路の構成を示す回路図である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体集積回路装置の入力部の等価回路の他の構成を示す回路図である。
【図２】図２は、第１および第２端子容量調整用容量素子の平面図である。
【図３】図３は、図２に示した第１および第２端子容量調整用容量素子の断面図である。
【図４】図４は、第２端子容量調整用容量素子の容量とウエルの電位との関係を示すグラフである。
【図５】図５は、本発明の半導体集積回路装置の第１の実施の形態に係る応用例の構成を示す図である。
【図６】図６は、本発明の半導体集積回路装置の第１の実施の形態に係る他の応用例の構成を示す図である。
【図７】図７は、本発明の半導体集積回路装置の第１の実施の形態に係る更に他の応用例の構成を示す図である。
【図８】図８は、本発明の半導体集積回路装置の第２の実施の形態に係る入力部の等価回路を示す回路図である。
【図９】図９は、各配線のポテンシャルの変化を示す図である。
【図１０】図１０は、端子容量調整部における端子容量を示す表である。
【図１１】図１１は、本発明の半導体集積回路装置の第２の実施の形態に係る応用例の構成を示す図である。
【図１２】図１２は、本発明の半導体集積回路装置の第２の実施の形態に係る他の応用例の構成を示す図である。
【図１３】図１３は、本発明の半導体集積回路装置の第３の実施の形態に係る更に他の応用例の構成を示す図である。
【図１４】図１４は、本発明の半導体集積回路装置の第３の実施の形態の構成を示す回路図である。
【図１５】図１５は、本発明の半導体集積回路装置の第４の実施の形態の構成を示す回路図である。
【図１６】図１６は、本発明の半導体集積回路装置の第５の実施の形態の構成を示す回路図である。
【図１７】図１７は、従来の技術を用いた場合の端子容量と本発明に係る技術を用いた場合の端子容量とを比較して示す図である。
【図１８】図１８は、本発明の半導体集積回路装置の第１の実施の形態の構成と第２の実施の形態の構成とを併合したブロック図である。
【図１９】図１９は、端子容量の仕様の一例を示す表である。
【図２０Ａ】図２０Ａは、端子容量を調整する従来技術の一例を示す回路図である。
【図２０Ｂ】図２０Ｂは、端子容量を調整する従来技術の一例を示す回路図である。
【図２１】図２１は、従来技術の半導体装置の構成を示す図である。
【図２２】図２１は、従来技術の半導体装置の構成を示す図である。
【符号の説明】
【０１１２】
１、１ａ、１ｂ、１ｃ、１ｄ　ボンディングパッド　２、２ａ、２ｂ、２ｃ、２ｄ　ＥＳＤ保護回路　３、３ａ、３ｂ、３ｃ、３ｄ　保護抵抗　４、４ａ、４ｂ、４ｃ、４ｄ　入力回路　５、５ａ〜５ｄ、７ａ、７ｂ、２３、２６、２７ａ〜２７ｃ　配線
　６ａ　第１端子容量調整用容量素子
　６ｂ　第２端子容量調整用容量素子
　８ａ、８ｂ、８ｃ、８ｄ　ヒューズ
　９ａ、９ｂ、９ｃ、９ｄ　抵抗素子
　１０　電位発生回路
　１０ａ　負電位発生回路
　１０ｂ　正電位発生回路
　１１ａ、１１ｂ　拡散層
　１２ａ、１２ｂ　ウエル
　１３　ウエル電位制御回路
　１４ａ、１４ｂ　コンタクト
　１５ａ、１５ｂ　拡散層
　１６　Ｓｉ基盤
　１７ａ、１７ｂ、１７ｃ　スイッチ
　１８ａ、１８ｂ、１８ｃ　端子容量調整用容量素子
　１９ａ、１９ｂ、１９ｃ　インバータ
　２０ａ、２０ｂ、２０ｃ　ヒューズ
　２１ａ、２１ｂ、２１ｃ　Ｎ型ＭＯＳＦＥＴ
　２２ａ、２２ｂ、２２ｃ　信号保持回路
　２４　端子容量調整部　２５　切替制御回路　２８ａ　第１グループ　２８ｂ　第２グループ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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