(57)【要約】【課題】  本発明は、寄生キャパシタにより書込電流が所定値に達するまでの時間が長引くことを防止することにより、書込み速度を速め、消費電力を削減する。【解決手段】  情報を記憶する記憶素子と、電流を流すことにより前記記憶素子に情報を書き込むために設けられた定電流源１０３と、前記記憶素子に関連した所定位置において、前記定電流源により流された電流の量が前記記憶素子に情報を書き込むために必要な電流の量に達するまでの間に、寄生キャパシタを充電するためのブースト回路１０１と、を備える。【選択図】        図１
2004234816.tif 000002
【特許請求の範囲】
【請求項１】
情報を記憶する記憶素子と、
電流を流すことにより前記記憶素子に情報を書き込むために設けられた定電流源と、
前記記憶素子に関連した所定位置において、前記定電流源により流された電流の量が前記記憶素子に情報を書き込むために必要な電流の量に達するまでの間に、寄生キャパシタを充電するためのブースト回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記記憶素子は、トンネル磁気抵抗素子であり、前記所定位置は、前記トンネル磁気抵抗素子に電流による磁界を与える位置であることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記ブースト回路は、前記寄生キャパシタを充電するための電荷を蓄積するコンデンサを備えることを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記コンデンサの両極間電圧を電源電圧以上にするための回路を更に備えることを特徴とする半導体記憶装置。
【請求項５】
請求項３に記載の半導体記憶装置において、
前記コンデンサは複数有り、
前記ブースト回路は、前記寄生キャパシタを充電するために必要な電荷の量に応じて、充電に用いるコンデンサを切り替える切替手段を備えることを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
前記切替手段は、前記寄生キャパシタを充電するために必要な電荷の量に応じて、充電に用いるコンデンサの組み合わせを切り替えることを特徴とする半導体記憶装置。
【請求項７】
請求項５に記載の半導体記憶装置において、
前記複数のコンデンサのうちの少なくとも一部のものの容量は、相互に等比級数の関係にあることを特徴とする半導体記憶装置。
【請求項８】
請求項５に記載の半導体記憶装置において、
前記複数のコンデンサのうちの少なくとも一部のものの容量は、前記記憶素子に情報を書き込むために必要な電流の量に依存した前記寄生キャパシタの容量に従って決定されていることを特徴とする半導体記憶装置。
【請求項９】
請求項５に記載の半導体記憶装置において、
前記複数のコンデンサのうちの少なくとも一部のものの容量は、前記記憶素子の位置に依存した前記寄生キャパシタの容量に従って決定されていることを特徴とする半導体記憶装置。
【請求項１０】
請求項５に記載の半導体記憶装置において、
前記複数のコンデンサのうちの少なくとも一部のものの容量は、プロセス条件に依存した前記寄生キャパシタの容量に従って決定されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項３に記載の半導体記憶装置において、前記記憶素子に書き込むための電流の電流経路に存在する寄生キャパシタの電荷の少なくとも一部を前記ブースト回路の電荷を蓄積する節点に還流させる環流手段を有する半導体記憶装置。
【請求項１２】
請求項３に記載の半導体記憶装置において、前記ブースト回路に電荷を蓄積する時刻を前記定電流源の動作期間終了後に設定することを特徴とする半導体記憶装置。
【請求項１３】
請求項１に記載の半導体記憶装置において、動作モードの履歴に依存して、前記記憶素子に書き込むための電流の電流経路に存在する寄生キャパシタの電荷の一部を保持し、ブースト回路の放電を抑える電荷保持手段を有する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を流すことにより記憶素子に情報を書き込む半導体記憶装置に関し、特に、電流を流すことにより発生した磁界によりトンネル磁気抵抗素子に情報を書き込む半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話等の急速な普及により、不揮発、大記憶容量、低電圧動作、低消費電力特性を持つメモリの需要が高まっている。ＭＲＡＭ（磁気ランダムアクセスメモリー）は、これらの特性を備えたメモリとして期待されている。ＭＲＡＭの記憶素子はＴＭＲ（トンネル磁気抵抗）素子で構成され、各ＴＭＲ素子は、例えば図１６に示すような構成となっている。ＴＭＲ素子は、順次に固定強磁性層（ピン層）９０１、トンネル絶縁層９０２、および自由強磁性層（フリー層）９０３を積層することにより構成されている。上記ピン層９０１の磁化の向きは、製造時に固定されている。これに対して、フリー層９０３の磁化方向は配線電流の生成する磁場により反転可能になっており、例えば、ＴＭＲ素子の上下に配置されているビット線ＢＬとワード線ＷＬに流れる電流の生成する磁場により反転することができる。その磁化の向きによって「１」または「０」が割り当てられている。ピン層９０１とフリー層９０３の磁化の相対方向が平行な時（図１６での「０」）は電気抵抗が小さく、反平行な時（図１６での「１」）は電気抵抗が大きいため、この電気抵抗の差を検出することにより、記憶素子の状態を読み出すことが可能である。
【０００３】
このような構成のＴＭＲ素子をメモリセルとして使用する半導体記憶装置は、図１７（Ａ）のように、複数個のメモリセル９０４がマトリックス状に配置された構成を持ち、各メモリセルの上方において、横方向に延びる複数本のビット線ＢＬ９０５と、各メモリセルの下方において、縦方向に延びる複数本のワード線ＷＬ９０６と、を構成要素としている。各メモリセル９０４は、上記ＴＭＲ素子により構成されており、選択セルの上下に存在するビット線ＢＬとワード線ＷＬに電流が流れた時、それぞれの電流が生成する磁場ＨY ，ＨX の組み合わせが所定の条件を満たした時、フリー層の磁化方向が反転され得るようになっている。この磁化反転に必要な最低磁場の組み合わせは、図１７（Ｂ）に示すような、アステロイドカーブと呼ばれる曲線を成す（図１７（Ｂ）では、「０」から「１」への反転を考えている）。アステロイド曲線の外側（“Reversal”領域及び“Multiple Write”領域）の磁場を加えれば、選択セルＳに対して書込みが行われる。例えば、図１７（Ｂ）において、Ｘ方向磁場ＨDX、Ｙ方向磁場ＨDYを加えると、選択セルＳにおける磁場ベクトル（ＨX ，ＨY）＝（ＨDX，ＨDY）は反転領域にあるため、磁化反転がおきる。つまり、その磁化の向きを反転させることにより、「０」または「１」のデータ書込を行なうことができるようになっている。またこのとき、選択ビット線上、選択ワード線上の非選択メモリセルＵX ，ＵY においては、アステロイドカーブの内側（“Retention”領域）に収まるような磁場ＨDXのみ、またはＨDYのみが存在するため、磁化反転は起きない。つまり、選択的書込みが行われる。
【０００４】
図１７（Ｂ）における磁場（ＨX ，ＨY）は、Ampereの法則（Ｉ＝Ｈ／２πｒ、ｒは配線中心と磁性体中心間の距離）により、ワード線電流ＩDY、ビット線電流ＩDXについて書き直すことが出来る。書き直した結果を図１７（Ｃ）に示す。ワード線電流ＩDY、ビット線電流ＩDX電流を流すと、選択セルＳにおける電流の組み合わせ（ＩBL，ＩWL）＝（ＩDX，ＩDY）は反転領域にあるため、磁化反転がおきる。つまり、その磁化の向きを反転させることにより、「０」または「１」のデータ書込を行なうことができるようになっている。またこのとき、選択ビット線上、選択ワード線上の非選択メモリセルＵX ，ＵY においては、アステロイドカーブの内側（「保持」領域）に収まるような電流ＩDX，ＩDYのみが流れるため、磁化反転は起きない。つまり、選択的書込みが行われる。
【０００５】
ところがＭＲＡＭの場合は、図１７（Ａ）が示すように、選択ビット線ＢＬ９０５と選択ワード線ＷＬ９０６には非選択セルが多数接続されているため、配線に電流が流れるとこれらの非選択セルが擾乱磁場を受けることになる。例えば、図１７（Ｃ）における格子模様の領域（“Multiple Write”領域）にある書込電流を流すと、非選択メモリセルＵX での電流ＩBL，非選択メモリセルＵY での電流ＩWLはアステロイドカーブの外側に出るため、非選択メモリセルＵX ，ＵY に対しても書込みが行われる。つまり、誤書込みが起こる。従って、選択的書込みを行なうためには、図１７（Ｃ）における白抜き部分“Reversal”領域内の電流を流す必要があり、書込電流値の正確な調整が必要である。
【０００６】
なお、本発明に関連する先行技術文献として以下のものがある。
【特許文献１】特開２００１−１９５８７８号公報
【特許文献２】特開２００１−３２５７９１号公報
【特許文献３】特開２００２−００８３６７号公報
【特許文献４】特開２００２−０７４９７４号公報
【特許文献５】特開２００２−１７０３７４号公報
【特許文献６】特開２００２−１７０３７５号公報
【特許文献７】特開２００２−１７０３７６号公報
【特許文献８】特開２００２−１９７８５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
磁性体の磁化反転時間は１ナノ秒以下と高速であることから、ＭＲＡＭは高速書込みが原理的に可能であることが、その長所の一つとなっている。しかし、上記従来の技術で説明したように、ＭＲＡＭの書込電流は正確である必要があるため、書込電流源としては、定電流源を使う必要がある。ところが、上記のような従来の定電流書込回路では、書込電流源がオンされた直後では、配線およびセレクタに存在する寄生キャパシタに電荷が蓄積されるために、実際に選択ビット線ＢＬ９０５及び選択ワード線ＷＬ９０６の選択セルの位置に定電流が流れるまでに一定の時間が必要であった。このため、書込み時の消費電力が増大する問題を有していた。この問題を、図１８〜２１を用いて説明する。図１８はメモリセルアレイ（図では４×４のセルを表示）であり、Ｘ側、Ｙ側にそれぞれ定電流源回路が用意されている。理想的には図１９（Ａ）で示すように、この定電流源が出力する定電流ＩＣＸ，ＩＣＹはアレイ内でもそのまま定電流ＩＡＸ，ＩＡＹとして流れる。このため、瞬時に書込電流が立ち上げることが期待される。しかし、実際の回路には、図１８に示すような寄生キャパシタＣＬＸ，ＣＬＹ，ＣＸ１，…，ＣＸｍ，ＣＹ１，…，ＣＹｍが存在する（ｍ行ｍ列アレイの場合）。そのため定電流源が、アレイ外においては定電流ＩＣＸ，ＩＣＹを流しても、アレイ内での電流は、特に電流を流した直後において上記の寄生キャパシタを充電するために費やされるため、電流波形は図１９（Ｂ）のように鈍る。特にＭＲＡＭの場合は、特定の値以下の電流は書込能力を有さないため、電流値が必要な値になるまで待たなくてはならない。このため、高速な書込みが難しくなるばかりでなく、図１９（Ｂ）斜線部のように無駄な電流が生じる。このため、特にＭＲＡＭの場合は書込電流値が大きい（数ｍＡ）ことを反映して、消費電力が増大してしまうという難点があった。
【０００８】
この問題は、メモリの容量が大きくなるに従って顕著になる。図２０は、大記憶容量アレイに従来型の定電流源回路を用いて電流を流す時の構成を示すブロック図である。大記憶容量アレイは、Ｎ×Ｍ個の小アレイで構成されているとする。メモリ占有面積を大きくするために、Ｘ側の電流源は同一行の小アレイＭ個に対して書込みを行い、Ｙ側の電流源は同一列の小アレイＮ個に対して書込みを行なう構成になっている。このため、例えばＸ側の書込電流に関しては、小アレイ（１，１）に電流を流す場合の電流経路Ｉと、小アレイ（１，Ｍ）に電流を流す場合の電流経路Ｍは、電流経路の長さが異なる。これらの電流経路には配線抵抗Ｒp 、寄生キャパシタＣp が付随するため、定電流を流す場合でも、大体時定数Δｔ＝Ｃp Ｒp で与えられる遅延時間が生じる。電流経路が異なると、配線抵抗と寄生キャパシタが異なるのはもちろん、配線電位が異なることによって、寄生キャパシタに充電するのに必要な電荷量も異なってくる。この違いを、図２１を用いて説明する。終端電位をＶ0 、小アレイ９２１とセレクタ９２２の合成抵抗をｒ、小アレイ９２１とセレクタ９２２の合成寄生キャパシタの容量をＣA とし、小アレイｋ（１＜ｋ＜Ｍ）を選択したとすると、電流Ｉを流す時に寄生キャパシタに蓄積される電荷量は、
【０００９】
【数１】
2004234816.tif 000003
となり、アレイ位置ｋに関して２次式、電流値Ｉに関して１次式となる。
【００１０】
しかしながら、従来型の定電流源を用いただけでは、選択アレイの場所に依存する寄生キャパシタの影響を最小化し、短時間で書込電流を流すことは困難であった。また、寄生キャパシタの容量の大きさは書込電流値にも依存するため、実際に流す電流値に従って寄生キャパシタの影響を最小化し、短時間で書込電流を流すことは困難であった。さらに、実際に付随する寄生キャパシタはチップによって異なる可能性があるため、寄生キャパシタの影響を最小化して短時間で書込電流を流すことは困難であった。
【００１１】
本発明は、寄生キャパシタにより書込電流が所定値に達するまでの時間が長引くことを防止することにより、書込み速度を速め、消費電力を削減することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の半導体記憶装置は、書込電流源路が、書込スタンバイ時に電荷を蓄積し、書込動作時に前記電荷が瞬間的に開放される回路（以下、ブースト回路と呼ぶ）を有する構成とする。本ブースト回路を用いることで、配線やセレクタゲートに存在する寄生キャパシタを瞬間的に充電することができ、その結果、ブースト回路と別個に存在する定電流源回路から流れる電流が寄生キャパシタに対して充電する量を小さくすることができるため、書込電流は短時間で立ち上がることが可能になる。結果的に短時間で書き込むことができ、電力消費量の増大を防ぐことができる。
【００１３】
また、本半導体記憶装置のブースト回路は、複数個のブースト用キャパシタとキャパシタセレクタから成り、セルアレイの場所や電流値によって容量を選択可能な構成となっているため、任意のセル、任意の電流についての書込みにおいて効果を持たせることができる構成となっている。
【００１４】
さらに本半導体記憶装置のブースト回路は、上記のブースト用キャパシタを選択パターンに従って等比級数的に分割しているため、最大ブースト時（最遠方アレイ書込み、最大電流）にブースト用キャパシタキャパシタが全て使用される構成となっている。このため、ブースト用キャパシタの占有面積に無駄が生じることがないため、アレイ占有面積を高めることが出来る。
【００１５】
本発明によれば、情報を記憶する記憶素子と、電流を流すことにより前記記憶素子に情報を書き込むために設けられた定電流源と、前記記憶素子に関連した所定位置において、前記定電流源により流された電流の量が前記記憶素子に情報を書き込むために必要な電流の量に達するまでの間に、寄生キャパシタを充電するためのブースト回路と、を備えることを特徴とする半導体記憶装置が提供される。
【００１６】
上記の半導体記憶装置において、前記記憶素子は、トンネル磁気抵抗素子であってもよく、前記所定位置は、前記トンネル磁気抵抗素子に電流による磁界を与える位置であってもよい。
【００１７】
上記の半導体記憶装置において、前記ブースト回路は、前記寄生キャパシタを充電するための電荷を蓄積するコンデンサを備えていてもよい。
【００１８】
上記の半導体記憶装置は、前記コンデンサの両極間電圧を電源電圧以上にするための回路を更に備えていてもよい。
【００１９】
上記の半導体記憶装置において、前記コンデンサは複数有ってもよく、前記ブースト回路は、前記寄生キャパシタを充電するために必要な電荷の量に応じて、充電に用いるコンデンサを切り替える切替手段を備えていてもよい。
【００２０】
上記の半導体記憶装置において、前記切替手段は、前記寄生キャパシタを充電するために必要な電荷の量に応じて、充電に用いるコンデンサの組み合わせを切り替えてもよい。
【００２１】
上記の半導体記憶装置において、前記複数のコンデンサのうちの少なくとも一部のものの容量は、相互に等比級数の関係にあってもよい。
【００２２】
上記の半導体記憶装置において、前記複数のコンデンサのうちの少なくとも一部のものの容量は、前記記憶素子に情報を書き込むために必要な電流の量に依存した前記寄生キャパシタの容量に従って決定されていてもよい。
【００２３】
上記の半導体記憶装置において、前記複数のコンデンサのうちの少なくとも一部のものの容量は、前記記憶素子の位置に依存した前記寄生キャパシタの容量に従って決定されていてもよい。
【００２４】
上記の半導体記憶装置において、前記複数のコンデンサのうちの少なくとも一部のものの容量は、プロセス条件に依存した前記寄生キャパシタの容量に従って決定されていてもよい。
【００２５】
本発明の半導体記憶装置は、電流経路に存在する寄生容量の電荷をブースト回路の電荷を蓄積する節点に還流させる環流手段を有するので消費電流の少ないＭＲＡＭを得ることができている。
【００２６】
本発明の半導体記憶装置は、前記ブースト回路に電荷を蓄積する時刻を前記電流源の活性化期間終了後に設定しているので、定電流源回路を安定的に動作させることができ、ひいては歩留まりの高いＭＲＡＭを得ることができている。
【００２７】
本発明の半導体記憶装置は、動作モードの履歴に依存して、前記電流経路に存在する寄生容量の電荷の一部を保持し、ブースト回路の放電を抑える電荷保持手段を有するので消費電流の少ないＭＲＡＭを得ることができている。
【発明の効果】
【００２８】
本発明によれば、スタンバイ時は電源からキャパシタに対する充電、動作時はキャパシタに蓄積された電荷の放電が行われることによって、寄生キャパシタに対する充電が短時間で行われ、書込時間を短縮することができる。また、一般にこれらの寄生キャパシタの大きさは、書込セルの位置や電流値に依存するが、複数のキャパシタアレイ、および適正なキャパシタを選択するキャパシタセレクタを書込定電流源回路に付加することで、寄生キャパシタを適切な速度で充電することができる。つまり、高速書込みが実現できるため、特にＭＲＡＭの大記憶容量化に対して効果が大きい。
【発明を実施するための最良の形態】
【００２９】
本発明の上記および他の目的、特徴及び利点を明確にすべく、添付した図面を参照しながら、本発明の形態を以下に詳述する。
【００３０】
［第１の実施の形態］
本発明の第１の実施の形態の半導体記憶装置を説明する。
【００３１】
図１は、第１の実施の形態の半導体記憶装置の構成を示すブロック図である。図１のＸ側ブースト回路１０１において、ブースト用キャパシタＣＢＸは一端が接地され、もう一端は端子ＶＢＸを介してＰＭＯＳトランジスタ ＭＳＸおよびＰＭＯＳトランジスタ ＭＢＸに接続されている。ＰＭＯＳトランジスタ ＭＢＸのもう一端は電源電圧Ｖddに接続されている。ブーストスタンバイ時（ＶＢＳＴＸ＝Ｌレベル（ＧＮＤ））では、ＰＭＯＳトランジスタ ＭＳＸはオフ、ＰＭＯＳトランジスタ ＭＢＸはオンになっているため、ブースト用キャパシタＣＢＸには、電荷ＱＢ＝ＣＢＸ×Ｖddが蓄積されている。Ｙ側ブースト回路１０２においても同様である。Ｘ側書込定電流回路１０３、Ｙ側書込定電流回路１０４は出力インピーダンスの大きな電流源であり、配線抵抗等の影響を受けずに、定電流を流すことができるものとする（この設定電流値が、最終的にセルアレイに流したい電流値となる）。この書込定電流回路１０３、１０４の構成は、例えば図２のようなトランジスタのカスコード接続を作ることで実現出来る。ＰＭＯＳトランジスタのゲートへの入力電圧Ｖｂ１，Ｖｂ２は、全てのトランジスタを飽和領域で動作可能な電圧となっており、バイアス回路で生成する。選択スイッチＳＷ１，…，ＳＷｎ（書込開始信号ＷＥＮＸと電流選択信号の論理積）の切り替えにより、電流値を設定できる。図２ではｎビット、バイナリの電流源から成るので、２ｎ通り（ｉ、２ｉ、３ｉ、…、（２n −１）ｉ）の電流値を設定できることになる。
【００３２】
定電流制御回路の動作および効果を、図３（Ａ）（Ｂ）に示したタイミングチャートを用いて説明する。主にＸ側の動作について説明するが、Ｙ側においても同様であることは、明らかである。
【００３３】
定電流源回路が動作状態となり、信号ＷＥＮＸと信号ＶＢＳＴＸがＬレベルからＨレベル（Ｖdd）に切り替わると、ＰＭＯＳトランジスタ ＭＢＸがオフ、ＰＭＯＳトランジスタ ＭＳＸがオンとなる。ノードＶＢＸの電位は、ほぼ電源電圧Ｖddであり、配線ＮＬＸの電位はこれ以下の電位、例えばＧＮＤであるため、ブースト用キャパシタＣＢＸに蓄積された電荷が急激に選択配線に流れる。この電流は放電現象を反映して瞬間的なオーバーシュート電流であり、寄生キャパシタＣＬＸ，ＣＸ１，…，ＣＸｍを充電しながら、数ナノ秒の間電流が流れる。やがて、ノードＶＢＸの電位と配線電位ＮＬＸが等しくなると、ブースト電流の流れが止まる。この様子を図３（Ｂ）内の電流波形ＩＢＸで示す。信号ＶＢＳＴＸがＨレベルの間、ノードＶＢＸはΔＶＢＸの電位降下が起こり、それとは逆に、選択された配線の電位ＮＬＸはＧＮＤ電位からＶdd−ΔＶＢＸまで上昇する。
【００３４】
このブースト回路１０１が仮にオフであるとすると、Ｘ側書込定電流源回路１０３からの電流は、寄生キャパシタに流入してしまうため、配線終端での電流ＩＡＸは立ち上がりが鈍ってしまう（図３（Ｂ）内ＩＡＸ参照）。しかし、ブースト回路１０１がオンである場合、上記のようにブースト電流ＩＢＸで寄生キャパシタを充電することができるため、電流波形の鈍りは減少する。ブースト用キャパシタＣＢＸの容量を適正に設計すれば、実際にセルアレイに流れる電流ＩＡＸ＝ＩＣＸ＋ＩＢＸは、図３（Ｂ）の最下行の信号のように短時間（２ナノ秒程度）で立ち上げることができる。そのため、書込みは短時間で完了し、消費電力の増大を防ぐことが出来る。
【００３５】
［第２の実施の形態］
発明の第２の実施の形態の半導体記憶装置を説明する。第２の実施の形態は、第１の実施の形態に記載のブースト用キャパシタＣＢＸ，ＣＢＹに印加する電圧を昇圧することで、蓄積できる電荷量を増大させ、書込時間の一層の短時間化を目的としている。また、本回路構成によると、ブースト用キャパシタＣＢＸ，ＣＢＹに蓄積されるキャパシタ単位面積当たりの電荷量が大きくなるため、ブースト用キャパシタＣＢＸ，ＣＢＹの面積を小さく出来ると言う利点がある。
【００３６】
まず昇圧回路の動作を、図４（Ａ）を用いて説明する。ダイオードの閾値電圧をＶｔとすると、スタンバイ時、入力端子Ａ１の電位はＶ（Ａ１）＝０、出力端子ＶＢＴの電位はＶ（ＶＢＴ）＝Ｖdd−２Ｖｔ、ノードＡ２の電位はＶ（Ａ２）＝Ｖdd−Ｖｔである。この状態でＶ（Ａ１）＝Ｖddとすると、キャパシタＣＢ のカップリングにより、ノードＡ２の電位Ｖ（Ａ２）は一瞬２Ｖdd−Ｖｔに上昇しようとする（ただし、同時にダイオードＤ２を通じて放電されるため、実際の電位は２Ｖdd−Ｖｔ以下である）。このため、ダイオードＤ１はオフ、Ｄ２はオンし、安定化容量ＣＬは対充電される。このため、出力電圧ＶＢＴは上昇する。次に、Ｖ（Ａ１）＝ＧＮＤになると、ノードＡ２の電位は一瞬ＧＮＤ近くまで降下するため、ダイオードＤ１はオン、Ｄ２はオフとなり、Ｖ（Ａ２）＝Ｖdd−Ｖｔになるまで、キャパシタＣB に対して充電が行われる。以下同様にして、ノードＡ１に周期的なパルス電圧が入力されると、安定化容量ＣBはＶ（Ａ１）＝ＧＮＤ時は充電され、Ｖ（Ａ１）＝Ｖdd時は放電される。結局、Ｖ（Ａ２）−Ｖｔ＝ＶＢＴとなるまでＡ２から出力端子ＶＢＴに対して電流が流れ、安定化容量ＣＬを充電する。このときの出力電位ＶＢＴ＝２Ｖdd−２Ｖｔとなる。
【００３７】
次に、レベルシフト回路の動作を、図４（Ｂ）を用いて説明する。図４（Ｂ）のレベルシフト回路において、入力端子ＩＮがＬレベルである時、ＮＭＯＳトランジスタ ＭＮ１とＰＭＯＳトランジスタ ＭＰ２はオン、ＮＭＯＳトランジスタ ＭＮ２とＰＭＯＳトランジスタ ＭＰ１はオフとなるため、出力電位ＯＵＴはＬレベルとなる。一方、入力端子ＩＮがＨレベルである時、ＮＭＯＳトランジスタ ＭＮ２とＰＭＯＳトランジスタ ＭＰ１はオン、ＮＭＯＳトランジスタ ＭＮ１とＰＭＯＳトランジスタ ＭＰ２はオフとなるため、出力電位ＯＵＴはＶＢＴとなる。つまり、ＶddからＶＢＴへのレベル変換が行われる。
【００３８】
図５は、本実施の形態２の半導体記憶装置の構成を示すブロック図である。図５のＸ側ブースト回路１０１Ｂにおいて、ブースト用キャパシタＣＢＸは一端が接地され、もう一端は端子ＶＢＸを介してトランジスタＭＳＸおよびＭＢＸに接続されている。トランジスタＭＢＸのもう一端は、前記昇圧回路１０１Ｂ−１によって電源電圧Ｖddが昇圧された昇圧電圧ＶＢＴに接続されている。また、オフ時に電流がリークしないようにするために、ＰＭＯＳトランジスタ ＭＳＸ、ＭＢＸのゲート電圧は、ＶＢＴにする必要がある。このため、ＰＭＯＳトランジスタＭＳＸのゲート電圧を制御するインバータ１０１Ｂ−２の電源電圧はＶＢＴとし、ＰＭＯＳトランジスタＭＢＸのゲートの入力電圧は、前記レベルシフト回路１０１Ｂ−３によってＶddが変換されたＶＢＴとしてある。ブーストスタンバイ時（ＶＢＳＴＸ＝Ｌレベル）においては、ＰＭＯＳトランジスタ ＭＳＸはオフ、ＭＢＸはオンとなっているため、ブースト用キャパシタＣＢＸには、電荷ＱＢ＝ＣＢＸ×ＶＢＴが蓄積されている。Ｙ側ブースト回路１０２Ｂにおいても同様である。Ｘ側書込定電流回路１０３、Ｙ側書込定電流回路１０４は出力インピーダンスの大きな電流源であり、配線抵抗等の影響を受けずに、定電流を流すことができるものとする（この設定電流値が、最終的にセルアレイに流したい電流値となる）。この構成は、例えば図２のようなトランジスタのカスコード接続を作ることで実現出来る。
【００３９】
本回路の動作を、図６（Ａ）（Ｂ）に示したタイミングチャートを用いて説明する。主にＸ側の動作について説明するが、Ｙ側においても同様であることは、明らかである。
【００４０】
定電流源回路１０３が動作状態となり、書込開始信号ＷＥＮＸとブースト開始信号ＶＢＳＴＸがＬレベルからＨレベルに切り替わると、ＰＭＯＳトランジスタ ＭＢＸがオフとなり、ＰＭＯＳトランジスタ ＭＳＸがオンとなる。この切り替わり直前でのノードＶＢＸの電位は、ほぼ昇圧電圧ＶＢＴであり、配線ＮＬＸの電位はこれ以下の電圧、例えばグランド電位であるため、ＭＳＸがオンとなった瞬間に、ブースト用キャパシタＣＢＸに蓄積された電荷が急激に選択配線に流れる。この電流は瞬間的なオーバーシュート電流であり、寄生キャパシタＣＬＸ，ＣＸ１，…，ＣＸｍを充電しながら、数ナノ秒の間電流が流れる。ノードＶＢＸの電位と配線電位ＮＬＸが等しくなると、ブースト電流の流れが止まる。この様子を図６（Ｂ）内の電流波形で示す。信号ＶＢＳＴＸがオンの間、ノードＶＢＸはΔＶＢＸの電位降下が起こり、それとは逆に、選択された配線の電位ＮＬＸはＧＮＤからＶＢＴ−ΔＶＢＸまで上昇する。
【００４１】
このブースト回路１０１Ｂが仮にオフであるとすると、Ｘ側書込定電流源回路１０３からの電流は、寄生キャパシタに流入するために、アレイ内電流ＩＡＸは立ち上がりが鈍ってしまう（図６（Ｂ）内参照）。しかし、ブースト回路１０１Ｂがオンした場合、上記のようにブースト電流ＩＢＸで寄生キャパシタを充電することができるため、電流波形の鈍りは減少する。ブースト用キャパシタＣＢＸの容量を適正に設計すれば、実際にセルアレイに流れる電流ＩＡＸ＝ＩＣＸ＋ＩＢＸは、図６（Ｂ）の最下行に示すように短時間（２ナノ秒程度）で立ち上げることができる。そのため、書込みは短時間で完了し、消費電力の増大を防ぐことが出来る。
【００４２】
［第３の実施の形態］
本発明の第３の実施の形態の半導体記憶装置を説明する。
【００４３】
第３の実施の形態は、図２０の大記憶容量アレイに対して電流ブースト回路を適用する方法について述べたものである。本実施の形態で用いる書込回路図を図７で示す。Ｘ側電流ブースト用キャパシタアレイ１１１およびＸ側キャパシタセレクタ１１２が、Ｘ側のメイン配線１１３に対して接続され、Ｙ側電流ブースト用キャパシタアレイ１１４およびキャパシタセレクタ１１５が、Ｙ側のメイン配線１１６に対して接続されていることが、第３の実施の形態の特徴である。また、「０」「１」の書込みの切替えはＹ側の書込電流方向の切替えにより行う、双方向の書込電流に対してブースト電流を加えられるように、Ｙ側については、２系統（Ｌ，Ｒと表記）のキャパシタアレイ及びキャパシタセレクタが用意されている。Ｘ側書込みとＹ側書込みの動作は、基本的に同様であるので、以下ではＸ側書込みに関してのみ説明する。
【００４４】
図７で示したＸ側書込定電流源１０３は、ＩＸ１，ＩＸ２、…，ＩＸｎのｎ通りの電流値を出力することができるとする。これは、ＭＲＡＭの磁化反転電流はプロセス条件等によりばらつきがあり、かならずしも設計した電流値が最適な電流値ではない可能性があるため、製造出荷時に電流値を調整する必要があるためである。このｎ通りの書込電流値によって、寄生キャパシタＱｋは式（１）に従って変化するため、電流ブースト用キャパシタもｎ通り用意する必要がある。また、Ｘ方向にはＭ個の小アレイＸＡ１，…，ＸＡＭが並ぶが、Ｘ方向書込アレイ位置ｋ（ｋ＝１、２、…、Ｍ）によっても寄生キャパシタＱｋは式（１）に従って変化するため、Ｍ通りの電流ブースト用キャパシタを用意する必要がある。さらに、プロセス条件等により、実際の寄生キャパシタは設計値と異なる可能性があるため、電流ブースト量を補正する必要があり、この目的でｓ通りのブースト用キャパシタを用意する必要がある。以上の要請から、図７の各行におけるＸ側キャパシタアレイ１１１をＭ×ｎ×ｓ個のキャパシタで構成したとすると、電流ブースト用キャパシタの占有面積が巨大になる恐れがある。
【００４５】
しかし、最大ブースト時（電流値最大、最遠方のアレイ選択時、補正ブースト量最大時）に全てのブースト用キャパシタに充電した電荷を用いる構成にし、浮遊キャパシタの式（１）を近似できるようにキャパシタ間の関係を等比級数的にすれば、ブースト用キャパシタの数を減らせ、従ってブースト用キャパシタの占有面積を小さくすることが出来る。例えば、本実施の形態では、Ｘ側キャパシタアレイ、Ｘ側キャパシタセレクタのブロックとして、図８に示すものを用いる（Ｙ側についても同様の構成が可能である）。図８に示すブロックはアレイの行毎に用意される。ここでは、Ｘ方向書込みアレイ位置数Ｍ＝４、電流値数ｎ＝４、補正値数ｓ＝４としている。
【００４６】
そして、Ｘ方向書込みアレイ位置数Ｍ＝４としたことに伴い、端子ＸＡ２〜ＸＡ４でブースト用キャパシタの容量を調整する。図８の端子"ＡＲＲＡＹ"を制御する論理ゲートの構成から明らかなように、Ｘ方向位置が１、Ｙ方向位置がｊのアレイを選択し、書込開始信号ＷＥＮＸがＨレベルとなったときには、キャパシタセレクタ（Ａ）に接続されるキャパシタ＃１〜＃６が使用候補のキャパシタとなり、Ｘ方向位置が２、Ｙ方向位置がｊのアレイを選択し、書込開始信号ＷＥＮＸがＨレベルとなったときには、キャパシタセレクタ（Ａ）に接続されるキャパシタ＃１〜＃６及びキャパシタセレクタ（Ｂ）に接続されるキャパシタ＃７〜＃１４が使用候補のキャパシタとなり、Ｘ方向位置が３、Ｙ方向位置がｊのアレイを選択し、書込開始信号ＷＥＮＸがＨレベルとなったときには、キャパシタセレクタ（Ａ）に接続されるキャパシタ＃１〜＃６、キャパシタセレクタ（Ｂ）に接続されるキャパシタ＃７〜＃１４及びキャパシタセレクタ（Ｃ）に接続されるキャパシタ＃１３〜＃１８が使用候補のキャパシタとなり、Ｘ方向位置が４、Ｙ方向位置がｊのアレイを選択し、書込開始信号ＷＥＮＸがＨレベルとなったときには、キャパシタセレクタ（Ａ）に接続されるキャパシタ＃１〜＃６、キャパシタセレクタ（Ｂ）に接続されるキャパシタ＃７〜＃１４、キャパシタセレクタ（Ｃ）に接続されるキャパシタ＃１３〜＃１８及びキャパシタセレクタ（Ｄ）に接続されるキャパシタ＃１９〜＃２４が使用候補のキャパシタとなる。
【００４７】
電流値数ｎ＝４としたことに伴い、端子Ｉ１、Ｉ２で各キャパシタセレクタに接続されるキャパシタのうち実際に使用するキャパシタを選択する。また、補正値数ｓ＝４としたことに伴い、端子Ｓ１、Ｓ２で各キャパシタセレクタに接続されるキャパシタのうち実際に使用するキャパシタを選択する。これらを合わせて端子Ｉ１、Ｉ２、Ｓ１、Ｓ２で各キャパシタセレクタに接続されるキャパシタのうち実際に使用するキャパシタを選択する。ブースト用キャパシタは＃１〜＃２４まであるので、ブースト用キャパシタの数は、合計で２４個である。Ｍ×ｎ×ｓ＝４×４×４＝６４であるので、これと比較するとブースト用キャパシタの数が削減されていることがわかる。各キャパシタセレクタのブースト電流出力端子は、ＩＢ１，ＩＢ２，ＩＢ３であり、これらはＸ側メイン配線１１３（配線ＮＬＸに相当）に接続される。従って、Ｘ側定電流源１０３が出力する調整された定電流に端子ＩＢ１、ＩＢ２、ＩＢ３から出力される電流が加わる。図８では、キャパシタセレクタ（Ａ）〜（Ｄ）内のトランジスタサイズは特に規定していないが、電流ブースト用キャパシタの大きさに従って、ＭＢＸｊ，ＭＳＸｊ（ｊ＝１，…，６）（図９参照）のゲート幅等を調整することは容易である。
【００４８】
各キャパシタセレクタ１２１を図９に、キャパシタアレイを図１０に示す。図９内の“ＡＲＲＡＹ”端子は、図８に示す“ＡＲＲＡＹ”端子に対応する。
【００４９】
図９内の“Ｉ１”、“Ｉ２”端子は、図８に示す“Ｉ１”、“Ｉ２”端子に対応し、調整された書込定電流の値に応じて式（１）に従ってブースト量を調整するために用いられる。例えば、Ｉ１＝Ｌ、Ｉ２＝Ｌの時は、図９内の出力端子Ｃ１に接続されたブースト用キャパシタ（＃１、＃７、＃１３又は＃１９）及び出力端子Ｃ２に接続されたブースト用キャパシタ（＃２、＃８、＃１４又は＃２０）が選択候補Ｔなる。Ｉ１＝Ｈ、Ｉ２＝Ｌの時は、図９内の出力端子Ｃ１に接続されたブースト用キャパシタ（＃１、＃７、＃１３又は＃１９）、出力端子Ｃ２に接続されたブースト用キャパシタ（＃２、＃８、＃１４又は＃２０）、出力端子Ｃ３に接続されたブースト用キャパシタ（＃３、＃９、＃１５又は＃２１）及び出力端子Ｃ４に接続されたブースト用キャパシタ（＃４、＃１０、＃１６又は＃２２）が選択候補となる。Ｉ１＝Ｌ、Ｉ２＝Ｈの時は、図９内の出力端子Ｃ１に接続されたブースト用キャパシタ（＃１、＃７、＃１３又は＃１９）、出力端子Ｃ２に接続されたブースト用キャパシタ（＃２、＃８、＃１４又は＃２０）、出力端子Ｃ５に接続されたブースト用キャパシタ（＃５、＃１１、＃１７又は＃２３）及び出力端子Ｃ４に接続されたブースト用キャパシタ（＃６、＃１２、＃１８又は＃２４）が選択候補となる。Ｉ１＝Ｈ、Ｉ２＝Ｈの時は、図９内の出力端子Ｃ１に接続されたブースト用キャパシタ（＃１、＃７、＃１３又は＃１９）、出力端子Ｃ２に接続されたブースト用キャパシタ（＃２、＃８、＃１４又は＃２０）、出力端子Ｃ３に接続されたブースト用キャパシタ（＃３、＃９、＃１５又は＃２１）及び出力端子Ｃ４に接続されたブースト用キャパシタ（＃４、＃１０、＃１６又は＃２２）、出力端子Ｃ５に接続されたブースト用キャパシタ（＃５、＃１１、＃１７又は＃２３）及び出力端子Ｃ４に接続されたブースト用キャパシタ（＃６、＃１２、＃１８又は＃２４）が選択候補となる。
【００５０】
図９内の“Ｓ１”、“Ｓ２”端子は、図８に示す“Ｓ１”、“Ｓ２”端子に対応し、寄生キャパシタＱｋのプロセス条件依存性を補償するために用いられる。例えば、Ｓ１＝Ｌ、Ｓ２＝Ｌの時は、ブースト用キャパシタは選ばれない。Ｓ１＝Ｈ、Ｓ２＝Ｌの時は、図９内の出力端子Ｃ１に接続されたブースト用キャパシタ（＃１、＃７、＃１３又は＃１９）、出力端子Ｃ３に接続されたブースト用キャパシタ（＃３、＃９、＃１５又は＃２１）及び出力端子Ｃ５に接続されたブースト用キャパシタ（＃５、＃１１、＃１７又は＃２３）が選択候補となる。Ｓ１＝Ｌ、Ｓ２＝Ｈの時は、図９内の出力端子Ｃ２に接続されたブースト用キャパシタ（＃２、＃８、＃１４又は＃２０），出力端子Ｃ４に接続されたブースト用キャパシタ（＃４、＃１０、＃１６又は＃２２）及び出力端子Ｃ６に接続されたブースト用キャパシタ（＃６、＃１２、＃１８又は＃２４）が選択候補となる。Ｉ１＝Ｈ、Ｉ２＝Ｈの時は、図９内の出力端子Ｃ１に接続されたブースト用キャパシタ（＃１、＃７、＃１３又は＃１９），出力端子Ｃ２に接続されたブースト用キャパシタ（＃２、＃８、＃１４又は＃２０）及び出力端子Ｃ３に接続されたブースト用キャパシタ（＃３、＃９、＃１５又は＃２１）、出力端子Ｃ４に接続されたブースト用キャパシタ（＃４、＃１０、＃１６又は＃２２）、出力端子Ｃ５（＃５、＃１１、＃１７又は＃２３）に接続されたブースト用キャパシタ及び出力端子Ｃ６に接続されたブースト用キャパシタ（＃６、＃１２、＃１８又は＃２４）が選択候補となる。
【００５１】
上記の三種類の選択候補の論理積をとったブースト用キャパシタが実際に用いられる。すなわち、以上のＸＡｊ（ｊ＝（１），２，…，４），Ｉ１，Ｉ２，Ｓ１，Ｓ２の組み合わせにより、最適なブースト用キャパシタが選ばれる。全ての組み合わせを、図１１に示す。図１１中では、Ｉ（ｊ)＝Ｉ（Ｉ１＋２×Ｉ２）、Ａ（ｊ）＝ＸＡｊ、Ｓ（ｊ）＝Ｓ（Ｓ１＋２×Ｓ２）である（ただし、数値化のためにＬ＝０、Ｈ＝１とした）。例えば、Ｉ１＝１、Ｉ２＝０のときにはＩ（ｊ）＝Ｉ（１＋２×０）＝Ｉ（１）となり、ＸＡ１のときには、Ａ（ｊ）＝Ａ（１）となり、Ｓ１＝１、Ｓ２＝０のときにはＳ（ｊ）＝Ｓ（１＋２×０）＝Ｓ（１）となる。
【００５２】
容量は＃１〜＃２４の２４個が存在し、図１０のように分割してある。容量の合計は２０．４ｐＦであり、最大ブースト時（上述）にすべてのブースト用キャパシタが使われる。（小アレイ数Ｍ）×（電流値ｎ通り）×（ブースト調整４通り）＝４×４×４＝６４通りについて各々ブースト用キャパシタを用意した場合は、図１１の容量の合計３０６．８ｐＦが必要となる。つまり、本実施例では、使用面積を６．６％程度に削減できている。
【００５３】
図１０を参照すると、＃１＋＃２の幅：＃３＋＃４の幅：＃５＋＃６の幅＝１：１：２であり、＃３＋＃４の幅と＃５＋＃６の幅は等比級数の関係にある。＃１の幅：＃２の幅＝１：２であり、＃１の幅と＃２の幅は等比級数の関係にある。＃３の幅：＃４の幅＝１：２であり、＃３の幅と＃４の幅は等比級数の関係にある。＃５の幅：＃６の幅＝１：２であり、＃５の幅と＃６の幅は等比級数の関係にある。＃１の高さ：＃７の高さ：＃１３の高さ：＃１９の高さ＝４：１：２：４であり、＃７の高さ、＃１３の高さ及び＃１９の高さは等比級数の関係にある。
【００５４】
図１２は、容量１ＭビットのＭＲＡＭセルアレイに対して、設定値８ｍＡの書込電流を流した時のシミュレーション結果である。８ｍＡの書込み電流が６ナノ秒継続したときに書込みセルに対して書込みが行われるが、書込み電流が８ｍＡ未満である時には書込みセルに対して書込みができない。電流値が８ｍＡになってからの書込時間が５ナノ秒として、ブースト回路を用いない場合（Ａ）は、書込電流を流す時間として８０ナノ秒程度の時間を要している。ここでは、７０％程度（斜線部）が無駄な電流である。一方、適正なブースト電流を用いた場合（Ｂ）は、書込時間は１５ナノ秒程度に短縮できており、無駄な電流も４０％程度（斜線部）である。ただし、ブースト量が多いと所望の電流（ここでは８ｍＡ）以上の電流が流れ、誤書込みの要因となるので、容量の正確な設計が必要である。本発明の場合、図９の容量調整端子を用いて、ブースト量を調整することが出来る。
【００５５】
［第４の実施の形態］
本発明の第４の実施の形態の半導体記憶装置を説明する。
【００５６】
本発明の第４の実施の形態１０１の回路図を図１３に示す。この図は、説明を容易にするためにＸ側の回路のみを取り出している。Ｓ１〜Ｓ６は信号を表し、／Ｓ５、／Ｓ６はそれぞれＳ５、Ｓ６の反転信号を表す。Ｎ１、Ｎ２は節点の電位を表す。
【００５７】
図１４を参照すると、時刻ｔ１００でブースト容量からの電流供給は終了するが、第１の実施形態とは異なり、すぐにはブースト容量を充電しない。したがって、実施形態１とは異なり、信号Ｓ１は信号ＶＢＳＴＸから分離されている。ブースト回路の節点（ＶＢＸ）を充電すると電源Ｖｄｄから電流が流れ出し、これにより電源ノイズが発生する。この電源ノイズは同じ電源Ｖｄｄを使用するＸ側書込み定電流源回路の定電流の精度を下げる。本実施形態では、定電流源回路の動作中にはブースト容量を充電しないためこの弊害は起きない。
【００５８】
時刻ｔ１０１で定電流源回路が停止するとき、節点ＮＬＸはリセットされずに電位（電荷）を保持する。次に時刻ｔ１０２に信号Ｓ３が“Ｌｏｗ”となり、節点Ｎ１がフローティング状態となる。次に時刻ｔ１０３に信号Ｓ５により、節点ＮＬＸと節点Ｎ１が電気的に接続され、節点ＮＬＸからＮ１へ電荷が転送される。時刻ｔ１０４にＮ１が再びフローティング状態になった後、時刻ｔ１０５に節点Ｎ２をフローティング状態とする。次に時刻ｔ１０６に節点Ｎ２と節点ＮＬＸが電気的に接続される。このとき、節点Ｎ１はフローティングであるため、容量素子ＣＲＸのカップリングによって、ほぼ節点ＮＬＸの電位分上昇する。次に時刻ｔ１０７に信号Ｓ２が活性化され節点Ｎ１から節点ＮＬＸに電荷が転送される。このとき、節点ＮＬＸの電位は容量素子ＣＲＸのカップリングにより、減少するので、実質的に節点ＮＬＸの電荷がブースト回路の節点ＶＢＸに転送されている。時刻ｔ１０８〜ｔ１１０の間に各信号をリセットする。最後に時刻ｔ１１１に節点ＶＢＸを電源Ｖｄｄの電位まで充電するが、実施形態１の場合と比べて、充電に必要な電力は小さい。
【００５９】
［第５の実施の形態］
本発明の第５の実施の形態の半導体記憶装置を説明する。
【００６０】
本発明の第５の実施形態の回路図を図１５に示す。本実施形態では、書込みモードが終了しても、信号Ｓ１０を活性化しないため、節点ＮＬＸはリセットされず、節点ＮＬＸの電位は接地電位とならない。なお、このリセットトランジスタＭ１０３は第１〜４の実施形態の図では省略されていたが、動作波形より、このような作用を持つ回路が存在していることは明らかである。リセットをしなければ、ＮＬＸの寄生容量には電荷が保持される。書込みモードの後、続けて書込みモードだった場合、動作モード判定回路１０５が連続書込みを検知し、連続検知信号Ｓ１１を“Ｌｏｗ”として、ブースト容量を活性化しない。これは既にＮＬＸは充電されており、充電する必要がないためである。この場合、ブースト容量を充電するための電力が節約される。動作モード判定回路１０５が読み出しモードを判定した場合、信号Ｓ１０が活性化され節点ＮＬＸはリセットされる。
【産業上の利用可能性】
【００６１】
本発明は、ＭＲＡＭにおける書き込み動作に利用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態による半導体記憶装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態による半導体記憶装置で用いる定電流源回路の構成を示す回路図である。
【図３】本発明の第１の実施の形態による半導体記憶装置の書き込み時の動作を示すタイミングチャートである。
【図４】本発明の第２の実施の形態による半導体記憶装置で用いる昇圧回路およびレベルシフト回路の例を示す回路図である。
【図５】本発明の第２の実施の形態による半導体記憶装置の構成を示すブロック図である。
【図６】本発明の第２の実施の形態による半導体記憶装置の書き込み時の動作を示すタイミングチャートである。
【図７】本発明の第３の実施の形態による半導体記憶装置の構成を示すブロック図である。
【図８】本発明の第３の実施の形態による半導体記憶装置で用いるブースト回路の構成を示すブロック図である。
【図９】図８に示すブースト回路内のキャパシタセレクタの構成を示す回路図である。
【図１０】本発明の第３の実施の形態における電流ブースト容量の分割方法を示す容量構成図である。
【図１１】本発明の第３の実施の形態における電流ブースト容量の選択方法を示す表である。
【図１２】本発明の効果を示す電流のシミュレーション波形の比較図である。
【図１３】本発明の第４の実施の形態による半導体記憶装置の構成を示すブロック図である。
【図１４】本発明の第４の実施の形態による半導体記憶装置の書き込み時の動作を示すタイミングチャートである。
【図１５】本発明の第５の実施の形態による半導体記憶装置の構成を示すブロック図である。
【図１６】ＴＭＲメモリセルの構造を示す図である。
【図１７】（Ａ）は、メモリセルアレイを示す平面図であり、（Ｂ）は、磁場表示によるアステロイド曲線を示すグラフであり、（Ｃ）は電流表示によるアステロイド曲線を示すグラフである。
【図１８】従来例による半導体記憶装置の構成を示すブロック図である。
【図１９】従来例による半導体記憶装置における書込電流波形を示すグラフである。
【図２０】従来例による半導体記憶装置の構成を示すブロック図である。
【図２１】大記憶容量アレイにおける寄生キャパシタの影響を示す回路図である。
【符号の説明】
【００６３】
１０１、１０１Ｂ  Ｘ側ブースト回路
１０２、１０２Ｂ  Ｙ側ブースト回路
１０３  Ｘ側書込定電流源回路
１０４  Ｙ側書込定電流源回路
１０５  動作モード判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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