(57)【要約】【課題】簡単な構成により高精度で効率的なテストが可能、及びテスト時間の短縮化が可能なＥＣＣ内蔵の半導体記憶装置とテスト方法を提供する。【解決手段】情報格納部に格納されたｍビットの情報符号とｎビットの検査符号から上記情報符号の誤りをｘビットまで訂正することのできるＥＣＣ回路を備え、上記情報格納部に格納された同一ビットにされたテスト用情報符号及び検査符号を受け、上記ｘ＋１ビット以上の不良をもって不良と判定するパラレルテスト回路を設ける。上記パラレルテスト回路により、１つの位置情報につき上記ｘ＋１ビット以上の不良をもって不良チップと判定する。【選択図】      図１
2004234770.tif 000002
【特許請求の範囲】
【請求項１】
１つの位置情報につき、ｍビットの情報符号とｎビットの検査符号を格納する情報格納部と、
上記情報格納部に格納された情報符号及び検査符号から上記情報符号の誤りをｘビットまで訂正することのできるＥＣＣ回路と、
上記情報格納部に格納された同一ビットのテスト用情報符号及び検査符号を受け、１つの位置情報につき上記ｘ＋１ビット以上の不良をもって不良と判定するパラレルテスト回路とを備えてなることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
上記情報格納部は、それぞれが独立にアクセス可能とされた複数個からなり、
上記パラレルテスト回路は、上記複数の情報格納部にそれぞれ対応して複数個設けられ、
上記ＥＣＣ回路は、上記複数の情報格納部に対して共通に設けられ、
上記複数の情報格納部には、同一パターンにされたテスト用情報符号及び検査符号が格納され、
上記複数個のパラレルテスト回路は、テストモード時に同時に有効とされてそれぞれが上記ｘ＋１ビット以上の不良をもって不良と判定しそれぞれを独立して出力させることを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
ｚ＞ｎの関係が成立するｚビットの情報入出力端子を持ち、
テストモードでの情報入力時、ｚビットのうちｎビットの情報入力端子をｎビットの検査符号として上記情報格納部に書き込む事に使用し、残りのｚ−ｎビット以下の情報入出力端子を上記情報記憶部の情報符号として書き込むことに使用する書き込み信号経路を備えてなることを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
上記テストモードでの情報入力時に使用した前記情報符号及び検査符号と情報入出力端子の割り当てに対応させて、上記情報格納部に格納された情報符号及び検査符号をテストモードでの読み出しに使用する読み出し経路を備えてなることを特徴とする半導体記憶装置。
【請求項５】
１つの位置情報につき、ｍビットの情報符号とｎビットの検査符号を格納する情報格納部と、
上記情報格納部に格納された情報符号及び検査符号から上記情報符号の誤りをｘビットまで訂正することのできるＥＣＣ回路を備え、
上記ＥＣＣ回路を基準にして上記情報格納部において、上記検査符号の格納場所よりも上記情報符号の格納場所が高速に情報の入出力ができる位置に割り当てるようにしてなることを特徴とする半導体記憶装置。
【請求項６】
１つの位置情報につき、ｍビットの情報符号とｎビットの検査符号を格納する情報格納部と、
上記情報格納部に格納された情報符号及び検査符号から上記情報符号の誤りをｘビットまで訂正することのできるＥＣＣ回路と、
上記情報格納部に格納された情報符号及び検査符号を受けるテスト回路とを備えた半導体記憶装置のテスト方法であって、
上記情報格納部に同一ビットにされたテスト用情報符号及び検査符号を格納し、上記格納されたテスト用情報符号及び検査符号を上記テスト回路に伝えて、１つの位置情報につき上記ｘ＋１ビット以上の不良をもって不良と判定してなることを特徴とする半導体記憶装置のテスト方法。
【請求項７】
請求項６において、
上記半導体記憶装置は、それぞれが独立にアクセス可能とされた複数個からなる情報格納部と、上記複数の情報格納部にそれぞれ対応した複数個のテスト回路と、上記複数の情報格納部に対応して共通に設けられＥＣＣ回路とを備え、
上記複数の情報格納部には、同一パターンにされたテスト用情報符号及び検査符号を格納し、テストモードときに上記複数個のテスト回路が同時に有効とされてそれぞれが上記ｘ＋１ビット以上の不良をもって不良と判定しそれぞれを独立して出力させることを特徴とする半導体記憶装置のテスト方法。
【請求項８】
請求項６において、
上記半導体記憶装置は、ｚ＞ｎの関係が成立するｚビットの情報入出力端子を持ち、
テストモードでの情報入力時には上記ｚビットのうちｎビットの情報入力端子をｎビットの検査符号として上記情報格納部に書き込む事に使用し、残りのｚ−ｎビット以下の情報入出力端子を上記情報記憶部の情報符号として書き込むことに使用することを特徴とする半導体記憶装置のテスト方法。
【請求項９】
請求項８において、
上記テストモードでの情報入力時に使用した、前記情報符号及び検査符号と情報入出力端子の割り当てに対応させ、上記情報格納部に格納された情報符号及び検査符号をテストモードでの読み出しに使用することを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置とそのテスト方法に関し、主としてＥＣＣ回路を搭載したダイナミック型ランダムアクセスメモリ装置とそのテスト容易化技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置にＥＣＣ回路を搭載させ、１ビットのハードエラーが含まれる場合であっても良品として使用しても問題ないことに着目し、エラーが無いか若しくは１ビットのエラーが発生しているか、又は２ビット以上のエラーが発生しているかを判定する手段を備えた半導体メモリ装置テスト方法及び半導体メモリ装置の例として、特開平１１−０２５６８９号公報がある。
【特許文献１】
特開平１１−０２５６８９号公報
【発明が解決しようとする課題】
前記特許文献１に記載の記述では、ＥＣＣデコーダが正常であることを前提として、情報ビット及び検査ビットを１つの情報ビットとし、それにテスト用ＥＣＣジェネレータを付加し、ＥＣＣデコーダで形成された誤り訂正信号と、入力された情報ビットに対応した書き込みデータＷＤ及び検査ビットとしてのテストデータＴＤとを比較して２ビット以上の不良を検出する。
【０００３】
このため、特許文献１の技術においては、ＥＣＣデコーダとしては通常動作に向けて情報ビットと検査ビットによりリードデータＲＤを形成するための回路と、テスト動作に向けて情報ビット＋検査ビットを１つの情報ビットと見做して上記テスト用ＥＣＣジェネータで生成された検査ビットにより誤り訂正された情報ビット＋検査ビットを形成する回路、及び上記テスト用ＥＣＣジェネータとが必要となる。その上に、テスト用に上記テストデータＴＤを入力するための入力回路、上記検査ビットを出力させるための出力回路も余分に必要となり、ＥＣＣデコーダ、テスト用ＥＣＣジェネータ及び入力回路と出力回路のようにテストのためにだけ使用される回路規模が大きくなり、それに伴って外部端子数も増加するという問題を有するとともに、ＥＣＣデコーダに不良があってもそれ正確に検出できない。また、不良個所を特定できないために、不良セルを予備セルに切り換えるという冗長回路を使用することができない。
【０００４】
さらに、大記憶容量を有するＤＲＡＭでは不良選別の時間を短縮するために、多数のビット（ｂｉｔ）を同時に試験するパラレルテストと呼ばれる試験法を採用することが一般的である。しかし前記特許文献１においては、テスト時間短縮化のためのパラレルテストには何ら配慮がなされておらず、そのままＤＲＡＭに適用した場合には、テスト時間に長時間を費やすこととなり、テストコストの上昇がそのまま製品価格に跳ね返ってしまうという問題も有する。
【０００５】
この発明の目的は、簡単な構成により高精度で効率的なテストが可能なＥＣＣ搭載の半導体記憶装置とテスト方法を提供することにある。この発明の他の目的は、簡単な構成によりテスト時間の短縮化が可能なＥＣＣ内蔵の半導体記憶装置とテスト方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。情報格納部に格納されたｍビットの情報符号とｎビットの検査符号から上記情報符号の誤りをｘビットまで訂正することのできるＥＣＣ回路を備え、上記情報格納部に格納された同一ビットのテスト用情報符号及び検査符号を受け、上記ｘ＋１ビット以上の不良をもって不良と判定するパラレルテスト回路を設ける。
【０００７】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。情報格納部に格納されたｍビットの情報符号とｎビットの検査符号から上記情報符号の誤りをｘビットまで訂正することのできるＥＣＣ回路と上記情報格納部に格納された情報符号及び検査符号を受けるテスト回路とを備えた半導体記憶装置のテスト方法であって、上記情報格納部に同一ビットにされたテスト用情報符号及び検査符号を格納し、上記格納されたテスト用情報符号及び検査符号を上記テスト回路に伝えて、１つの位置情報につき上記ｘ＋１ビット以上の不良をもって不良と判定する。
【０００８】
【発明の実施の形態】
図１には、本発明に係るＤＲＡＭの一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、１つの半導体基板上において形成される。１００は本発明におけるＥＣＣを採用したＤＲＡＭチップである。特に制限するものではないが、本発明ではＤＤＲ  ＳＤＲＡＭ規格の×１６品チップであり、特に制限されないが、ＥＣＣは８ビットのデータ毎に４ビットのパリティを付加し１ビットの誤りを訂正することができるものが用いられる。
【０００９】
ＤＲＡＭチップ１００において、１０１＿０〜１０１＿３はメモリマット，１０２は行アドレスデコーダ，１０３は列アドレスデコーダ，１０４はコマンドデコーダ，１０５はレジスタ，１０６はパリティ生成回路，１０７はパラレルテストセレクタ，１０８はＥＣＣデコーダ，１０９はパラレルテスト判定回路，１１０＿０〜１１０＿３は判定結果セレクタ，１１１＿０〜１１１＿１５はデータピン，１１２はコマンド・アドレスピン，１１３は疑似インディペンデント判定回路，１２０は入出力バス，１２１はパリティデータ，１２２はグローバルＩ／Ｏバス，１２３＿０〜１２３＿３はメモリマットセレクト信号，１２４は行選択信号，１２５は列選択信号，１２６はコマンド・アドレス信号，１２７＿０〜１２７＿３はメインアンプ出力信号，１３０はメモリテスタのテストピンである。本来コマンド・アドレスピン１１２は多数のピンからなるが、この実施例では、特に区別する必要が無いため、１つに省略して示す。
【００１０】
図１におけるＥＣＣを採用したＤＲＡＭチップ１００の書き込み動作は、次の１）〜５）により行われる。
【００１１】
１）行アドレス指定命令が行アドレス，メモリマット選択信号とともにコマンド・アドレスピン１１２に入力される。
【００１２】
２）行アドレスデコーダ１０２が行選択信号１２４を出力し、コマンドデコーダ１０４によって指定されたメモリマットの指定された行が活性化される。
【００１３】
３）書き込み命令が列アドレス，メモリマット選択信号とともにコマンド・アドレスピン１１２に入力され，データピン１１１にデータが入力される。
【００１４】
４）本ＤＲＡＭチップ１００はＥＣＣを採用しているため、入力された１６ビットのデータから、８ビットのパリティデータ１２１がパリティ生成回路１０６で生成される。パラレルテストセレクタ１０７はデータ１６ビットとパリティ８ビットを選択し、グローバルＩ／Ｏ  １２２（２４ビット）へ出力する。
【００１５】
５）列アドレスデコーダ１０３が列選択信号１２５を出力する。コマンドデコーダ１０４によって指定されたメモリマット内で、グローバルＩ／Ｏ  １２２のデータを列選択信号１２５にしたがってメモリセルに書き込む。
【００１６】
図１におけるＥＣＣを採用したＤＲＡＭチップ１００の読み出し動作は、次の１）〜５）により行われる。
【００１７】
１）行アドレス指定命令が行アドレス，メモリマット選択信号とともにコマンド・アドレスピン１１２に入力される。
【００１８】
２）行アドレスデコーダ１０２が行選択信号１２４を出力し、コマンドデコーダ１０４によって指定されたメモリマットの指定された行が活性化し、メモリマット１０１内のセンスアンプにおいて各メモリセルの内容が増幅される。
【００１９】
３）書き込み命令が列アドレス，メモリマット選択信号とともにコマンド・アドレスピン１１２に入力される。
【００２０】
４）列アドレスデコーダ１０３が列選択信号１２５を出力する。コマンドデコーダ１０４によって指定されたメモリマット内で、メインアンプ出力信号から列選択信号１２５にしたがってデータを選択し、最終的にメインアンプで増幅された後、メインアンプ出力信号１２７がグローバルＩ／Ｏ  １２２へ出力される。
【００２１】
５）本ＤＲＡＭチップ１００はＥＣＣを採用しているため、メインアンプ出力はデータ１６ビットにパリティ８ビットを加えた２４ビットとなる。ＥＣＣデコーダ１０８において、エラーを訂正し１６ビットデータとして入出力バス１２０を経由しデータピン１１１へ出力される。
【００２２】
本ＤＲＡＭチップ１００はＤＤＲ  ＳＤＲＡＭであるため、本来メインアンプ出力は２ワード分出力されて出力時に切り替えることで広帯域動作を可能にしている。また、１回の読み出し／書き込み動作では必ず複数ワード（一般的に２〜８ワード／命令）を処理するが、ここでの説明ではそれらのことは省略してある。
【００２３】
以上のことを踏まえた上で、ＤＲＡＭチップ１００におけるパラレルテストの説明を行う。まずＥＣＣを採用していない場合の、パラレルテストについて説明する。基本的に、パラレルテストは多数のＤＲＡＭチップ１００をメモリテスタに接続し、同時にテストを行うことでテストコストを低減する技術である。メモリテスタのテストピン１３０の数には制限があるため、１つのチップが何本のテストピン１３０を使用するかで、メモリテスタ１台あたりの処理能力が決定する。そのためチップあたりのテストピン数を削減することは、テストコスト再現にとって重要である。各チップに与えるコマンド・アドレスは共通であるため、コマンド・アドレスピンに接続するテストピンは多数のチップで共用できるが、特にテスト結果を受け取るデータピンに接続するテストピンは各チップ個別に用意しなければならないため、データピンに接続するテストピンの削減はテストコスト削減効果が高い。
【００２４】
本ＤＲＡＭチップ１００は図１に示した通り、×１６  Ｉ／Ｏ，４マット構成のメモリとなっている。このため、パラレルテストでは１６ビット×４＝６４ビットを同時にテストすることが一般的である。これにより、各チップ１６本のデータピンに接続するテストピンが、４本に削減できる。単純計算で、メモリテスタに接続できるチップ数は４倍となる。さらに４マット同時にテストすることで、１回あたりのテスト時間が１／４になる。この２つの効果をあわせると、メモリテスタの処理能力は１６倍になり、テストコストの削減が大変大きいことがわかる。
【００２５】
この実施例の前提となるパラレルテスト方法は、次の１〜３）の手順に従って行われる。
【００２６】
１）規格では許可されていないコマンド等を用いて、パラレルテストモードに移行する。つまり、既存のＳＤＲＡＭでは使用されていないビットパターンによりパラレルテストモードのコマンドが決められており、パラレルテストへの移行はコマンドデコーダ１０４においてデコードされ、パラレルテストを示すフラグをレジスタ１０５へ書き込む。他の回路はレジスタ１０５のフラグを参照し、パラレルテストモードとして動作する。
【００２７】
２）データの書き込みを行う。ここで、データは４ビットのみ指定する。図１を見てわかる通り、データピン１１１＿０〜１１１＿１５のうちメモリテスタのテストピン１３０が接続されているデータピンは１１１＿０，１１１＿４，１１１＿８，１１１＿１２の４つだけであり、他のデータピンは開放されている。この時後に行われる検証の都合上データピン１１０＿０，１１０＿４，１１０＿８，１１０＿１２上のデータは同一である。
【００２８】
パラレルテストセレクタ１０７はパラレルテストモードで動作していることを認識し、データピン１１０＿０から入力されたデータを、ビット０，１，２，３に割り当てる。同様にデータピン１１０＿４から入力されたデータはビット４，５，６，７に、データピン１１０＿８から入力されたデータはビット８，９，１０，１１に、データピン１１０＿１２から入力されたデータはビット１２，１３，１４，１５に割り当てられる。この結果すべてのビットに同一のデータが書き込まれることとなる。
【００２９】
次にコマンド・アドレスピン１１２であるが、コマンド及びアドレスは通常通りの操作となるが、メモリマット指定のみ通常動作とは違ってくる。通常動作では、指定されたメモリマットのみを活性化し、書き込み／読み出しを行うが、パラレルテストでの書き込みは４マット同時に活性化し、４つのメモリマットの同一行，同一列のメモリセルに同一のデータを書き込む。そのためには、通常動作では４本のうち１本しかＨｉ（ハイレベル）に遷移しないメモリマットセレクト信号１２３＿０〜１２３＿３を、パラレルテスト時にはすべてＨｉに遷移することで４つのメモリマット１０１＿０〜１０１＿３を活性化することができる。したがって、パラレルテスト時にはメモリマット指定は意味を成さず、メモリテスタのテストピン１３０を接続せず開放にしておいて問題は無い。
【００３０】
３）データの読み出しを行う。データの書き込み時と同様、４マット同時に読み出しを行う。各マットで全ビット同一のデータを書き込んでいるため、メモリセルに異常が無ければ同一のデータが読み出されるはずである。そのため、パラレルテスト判定回路１０９は全ビットが一致しているか不一致のビットがあるかを判定する。全ビットが一致であれば合格，１ビットでも不一致があった場合不合格の判定が下される。判定結果セレクタ１１０＿０〜１１０＿３はそれぞれ別のビットへ判定結果を出力し、他のビットは非選択とする。具体的には判定結果セレクタ１１０＿０はビット０へ判定結果を出力し、１１０＿１はビット４へ，１１０＿２はビット８へ１１０＿３はビット１２へ判定結果を出力する。
【００３１】
４）その結果、メモリテスタは各マットの判定結果を独立に受信することができる。すなわちメモリマット１０１＿０の判定結果をデータピン１１１＿０，メモリマット１０１＿１の判定結果をデータピン１１１＿４，メモリマット１０１＿２の判定結果をデータピン１１１＿８，メモリマット１０１＿３の判定結果をデータピン１１１＿１２から受信する。不合格と判定された場合、該当するメモリマット，行，列において冗長救済を行う。冗長救済によって救済しきれなかったメモリは、不良品として破棄される。
【００３２】
ここで、ＤＲＡＭチップ１００にＥＣＣを採用した本願発明に係るＤＲＡＭの場合を考える。基本的には各Ｉ／Ｏに１６ビット，パリティビットに８ビット，４マット構成であるので、（８＋４）×４＝９６ビット同時にパラレルテストすれば問題ない。すなわち書き込み時に、データピン１１０＿０から入力されたデータを、データビット０，１，２，３及びパリティビット０，１に割り当てる。同様にデータピン１１０＿４から入力されたデータはデータビット４，５，６，７及びパリティビット２，３に、データピン１１０＿８から入力されたデータはデータビット８，９，１０，１１及びパリティビット４，５に、データピン１１０＿１２から入力されたデータはデータビット１２，１３，１４，１５及びパリティビット６，７に割り当てられる。読み出し時には、メインアンプ出力信号１２７の２４ビットのうち、全ビット一致しているか、不一致ビットがあるかで判定を行う。
【００３３】
本願に係るＤＲＡＭにおいては、後述するごとく、ＥＣＣを採用する目的の一は、記憶データのリテンション不良への対応である。言い換えるならば、ＤＲＡＭのリフレッシュ間隔（周期）の長時間化である。この場合、ＥＣＣ単位である８＋４ビット中に、１ビットの不良があった場合、良品として判定する必要がある。しかし前記のような、全ビット一致／不一致を判断するパラレルテストでは、１ビット不良を不合格と判定してしまう。これを回避するには、パラレルテストを使用せずにすべてのビットをテストする方法が考えられるが、テストコストの増大を招き受け入れ難い。
【００３４】
そこで本発明では、ＥＣＣに対応したパラレル判定回路を採用する。リテンション不良をＥＣＣによって救済するため、８＋４ビット中１ビットの不良にも合格判定を出す。そのためには全ビット一致のほかに、１ビット不一致を検出し合格判定を出力するパラレル判定回路が必要となる。
【００３５】
図２には、この発明に係るパラレル判定回路の一実施例の回路図が示されている。同図には、６ビット入力パラレル判定回路が示されている。２００は６ビット入力パラレル判定回路，２０１は６ビット入力，２０２は判定回路有効信号，２０３は１ビットＨｉ（ハイレベル）判定出力，２０４は１ビットＬｏ（ロウレベル）判定出力，２０５は全ビットＬｏ（ロウレベル）出力，２０６は全ビットＨｉ（ハイレベル）出力である。
【００３６】
詳細に説明すると、判定回路有効信号２０２がＨｉ入力のとき、６ビット入力パラレル判定回路２００は６ビット入力２０１の判定を行う。６ビット入力２０１が全ビットＨｉであれば、全ビットＨｉ判定出力２０６にＨｉが出力され、他の出力はＬｏを出力する。同様に、６ビット入力２０１が全ビットＬｏであれば、全ビットＬｏ判定出力２０５にＨｉが出力され、他の出力はＬｏを出力する。６ビット入力２０１のうち任意のビットがＨｉで残りのビットがＬｏであった場合、１ビットＨｉ出力２０３がＨｉを他の出力がＬｏを出力する。同じく、６ビット入力２０１のうち任意のビットがＬｏで残りのビットがＨｉであった場合、１ビットＬｏ出力２０４がＨｉを他の出力がＬｏを出力する。判定回路有効信号２０２がＬｏ入力の場合、全ビットＬｏ２０３出力がＨｉを出力し、他の出力はＬｏを出力する。他の入力パターンの場合、全出力がＬｏを出力する。
【００３７】
この６ビット入力パラレル判定回路２００を利用し、パラレルテスト判定回路１０９を設計する。図３にパラレルテスト判定回路１０９の詳細を示す。３０１はＥＣＣ救済有効信号，３０２はパラレルテスト判定結果信号である。なお、図３における判定回路有効信号２０２及びＥＣＣ救済有効信号３０１はレジスタ１０５に書き込まれた値を入力しているが、簡略化のため図１においては省略してある。
【００３８】
判定回路有効信号２０２がＨｉ入力である時、本パラレルテスト判定回路１０９は、メインアンプ出力信号１２７の一致／不一致を判定する。判定回路有効信号２０２がＬｏ入力である場合、メインアンプ出力信号１２７の値に関わりなくＨｉを出力する。判定回路有効信号２０２がＨｉであり、ＥＣＣ救済有効信号３０１がＬｏである場合、メインアンプ出力信号１２７の全ビットが一致していれば、パラレルテスト判定結果信号３０２はＨｉを出力する。メインアンプ出力信号１２７のうち１ビットでも不一致があった場合、パラレルテスト判定結果信号３０２はＬｏを出力する。
【００３９】
判定回路有効信号２０２がＨｉであり、ＥＣＣ救済有効信号３０１がＨｉである場合、ＥＣＣにおよる救済を前提とした判定を行う。データ１６ビット，パリティ８ビットの２４ビット信号であるメインアンプ出力信号１２７はＥＣＣ救済単位ごとに、データ８ビット，パリティ４ビットの１２ビット信号に分割される。第１のＥＣＣ救済単位はデータビット０〜７及びパリティビット０〜３からなり、第２のＥＣＣ救済単位はデータビット８〜１５及びパリティビット４〜７からなる。パラレルテスト判定回路１０９は全ビット一致の場合Ｈｉを出力することは言うまでもないが、全ビット中に１ビットの不一致がある場合、及び全ビット中に２ビットの不一致があり、且つそれぞれの不一致ビットが別のＥＣＣ救済単位に存在する場合にもＨｉを出力する。他のビットパターンではＬｏを出力する。
【００４０】
第１のＥＣＣ救済単位の信号は、６ビット入力パラレル判定回路２００＿０，２００＿１へ入力され、第２のＥＣＣ救済単位の信号は、６ビット入力パラレル判定回路２００＿２，２００＿３へ入力される。それぞれ６ビット毎に判定を行い、各判定結果を組合せ回路で集計し最終的な判定結果であるパラレルテスト判定結果信号３０２として出力される。
【００４１】
次に、疑似インディペンデントパラレルテストの説明を行う。前記説明におけるパラレルテストでは全マット全ビットに同一のデータを書き込むため、データパターンに依存した不良を検出することができない。ここで、パラレルテストでは４本のメモリテスタのテストピン１３０でデータの読み書きを行っている。これを利用して、パラレルテスト時にある程度のビットパターンをテストできるようにすることが、疑似インディペンデントテストである。
【００４２】
４本のメモリテスタのテストピン１３０が各ビットに割り当てられるパターンはパラレルテストと同一であるが、書き込み時に１マットにしか書き込まないという点と、各メモリテスタのテストピン１３０に任意のデータパターンを入力することが違っている。読み出し時は各メモリテスタのテストピン１３０に割り当てられたビットの一致／不一致を、疑似インディペンデント判定回路１１３で判定する。全データピン１１１にテストピン１３０を接続する場合と比較して、データパターンが制限されることは言うまでもないが、パラレルテストで見逃していた不良を選別することが可能になる。
【００４３】
この疑似インディペンデントパラレルテストにＥＣＣ救済判定を組み込むと、パラレルテストには無かった問題点が生ずる。例えば、データピン１１１＿０に割り当てられたビットはデータビット０〜３，パリティビット０〜１でありデータピン１１１＿４に割り当てられたビットはデータビット４〜７，パリティビット２〜３である。データピン１１１＿０に割り当てられたビットとデータピン１１１＿０に割り当てられたビットは違うデータが書き込まれている可能性があるため、独立に一致／不一致を判定する必要がある。ここで１ビットの不一致を合格と判定してしまうと、同一のＥＣＣ救済単位に２ビットの不良ビットを合格判定としてしまう可能性がある。これを回避するしくみが、疑似インディペンデント判定回路１１３に必要である。
【００４４】
図４に疑似インディペンデント判定回路１１３の詳細図を示す。４０１は疑似インディペンデント判定回路有効信号、４０２＿０，４０２＿１は１ビット不良判定信号である。グローバルＩ／Ｏバス１２２のうち、データビット０〜３，パリティビット０〜１は６ビット入力パラレル判定回路２００＿４へ入力される。同様にデータビット４〜７，パリティビット２〜３は６ビット入力パラレル判定回路２００＿５へ、データビット８〜１１，パリティビット４〜５は６ビット入力パラレル判定回路２００＿６へ、データビット１２〜１５，パリティビット６〜７は６ビット入力パラレル判定回路２００＿７へ入力される。
【００４５】
疑似インディペンデント判定回路有効信号４０１がＬｏであるとき、一致／不一致の判定は行われず出力はすべてＨｉＺ（ハイインピーダンス）である。疑似インディペンデント判定回路有効信号４０１がＨｉであり、ＥＣＣ救済有効信号３０１がＬｏである場合、各６ビット入力パラレル判定回路２００＿４〜２００＿７において判定した、全ビットＨｉ判定出力２０６及び全ビットＬｏ判定出力２０５の論理和が出力されている。すなわち、各６ビット入力パラレル判定回路２００＿４〜２００＿７において全ビット一致であればそれぞれの出力が合格の判定を出力する。
【００４６】
疑似インディペンデント判定回路有効信号４０１がＨｉであり、ＥＣＣ救済有効信号３０１がＨｉである場合、若干動作は複雑になる。６ビット入力パラレル判定回路２００＿４及び６ビット入力パラレル判定回路２００＿６は、１ビットＨｉ判定出力２０３，１ビットＬｏ判定出力２０４，全ビットＬｏ出力２０５，全ビットＨｉ出力２０６の論理和をとり出力している。これにより、６ビットにおいて全ビット一致もしくは１ビット不一致であれば合格の判定を出力する。
【００４７】
それに対し６ビット入力パラレル判定回路２００＿５及び６ビット入力パラレル判定回路２００＿７は、６ビット入力パラレル判定回路２００＿４及び６ビット入力パラレル判定回路２００＿６の動作で出力結果が変化する。６ビット入力パラレル判定回路２００＿５は６ビット入力パラレル判定回路２００＿４から１ビット不良判定信号４０２＿０を受け取っている。
【００４８】
６ビット入力パラレル判定回路２００＿４が１ビット不良を判定すると、１２２［０］は合格判定を出力するが、同時に１ビット不良判定信号４０２＿０がＬｏとなり、その場合６ビット入力パラレル判定回路２００＿５の１ビット不良判定は不合格として判定される。これにより、各ＥＣＣ救済単位で１ビットの不良という制限を守ることができる。６ビット入力パラレル判定回路２００＿６，６ビット入力パラレル判定回路２００＿７の動作は同様な動作を行い、ＥＣＣ救済単位で１ビットの不良という制限を守る。
【００４９】
また、ＥＣＣはＥＣＣ救済単位を大きくすればするほど、パリティビットを少なくすることができる。例えば、１２８ビットのデータに対して１ビットのエラーを訂正できるＥＣＣを構成する場合、８ビットのパリティビットを付加すれば良い。このようなＥＣＣを採用したＤＲＡＭチップでは、１回の行アドレス，列アドレス指定を行うことで、少なくとも１２８＋８ビットがメインアンプ出力として、メモリマットから出力される。よってパラレルテスト時に、４マット同時に活性化する必要はなく、１メモリマット内でパラレルテストを完結できる。
【００５０】
しかし、パラレルテストの結果を外部に出力する時に問題がおきる。ここまでの実施例と同様、冗長救済はデータ１６ビット＋パリティごとに行われ、メモリテスタのテストピンはデータピン４本に接続されるとする。すなわちこの場合、アクセス１回につき、データ６４ビット分のテスト結果しか出力できない事になる。そのため、１２８＋８ビットを２回に分けて、テストする事になる。
【００５１】
図５に１２８＋８ビットＥＣＣを採用した場合のパラレルテスト判定回路５００を示す。５０１＿０〜５０１＿３は１７ビット入力パラレル判定回路，５０２は切り替え器，５０３はレジスタ，５０４はメインアンプ出力，５０５はアドレス切り替え信号，５０６はパラレルテスト入力信号，５０７はレジスタ出力，５０８＿０〜５０８＿３は１ビット不良フラグ，５０９はテスト判定信号である。
【００５２】
１２８＋８ビットＥＣＣを採用した場合における、パラレルテストの実施方法を以下の１）〜５）示す。
【００５３】
１）パラレル書き込みは、１マット１２８＋８ビット単位で書き込む以外は、前記のものと大差無い。テスト時間短縮のために、４マット同時に書き込んでも良い。
【００５４】
２）読み出し時、行アドレス及び列アドレスが指定されると、１２８＋８ビットのメインアンプ出力５０４が得られる。列アドレスの最下位ビットはアドレス切り替え信号５０５としてパラレルテスト判定回路５００に入力されている。ここで、１回目の列アドレスの最下位は０が指定されているものとする。アドレス切り替え信号５０５が０である時、レジスタ５０３はリセットされ論理０が出力される。
【００５５】
３）アドレス切り替え信号５０５が論理０であるので、メインアンプ出力５０４の下位６８ビットが、切り替え器５０２で選択され、１７ビット毎に１７ビット入力パラレル判定回路５０１へ入力される。
【００５６】
４）１７ビット入力パラレル判定回路５０１＿０は、１７ビット全ビット一致であった場合、レジスタ出力５０７の値に関わらず、テスト判定信号５０９＿０へ合格判定を出力する。１ビット不一致があった場合、レジスタ出力５０７の値を見て、レジスタ出力５０７の値が論理０だったなら合格判定を、論理１だったなら不合格判定をテスト判定信号５０９＿０へ出力する。２ビット以上の不良が生じた場合、レジスタ出力５０７の値に関わらず、テスト判定信号５０９＿０へ不合格判定を出力する。１ビット不良フラグ出力５０８＿０へはレジスタ出力５０７が論理１だったなら論理１を、１ビット不良だった場合も論理１を、それ以外のなら論理０を出力する。
【００５７】
５）以下１７ビット入力パラレル判定回路５０１＿１〜５０１＿３は、前段の１ビット不良フラグ出力５０８＿０〜５０８＿２を見つつ、合否を判定する。１７ビット入力パラレル判定回路５０１＿３の１ビット不良出力はレジスタ出力５０７に格納され、アドレス切り替え信号５０５が論理１に切り替わった時出力される。
【００５８】
６）次に列アドレスの最下位ビットが１に切り替わる。この時メインアンプは動作しない。アドレス切り替え信号５０５が１であるので、メインアンプ出力５０４の上位６８ビットが、切り替え器５０２で選択され、１７ビット毎に１７ビット入力パラレル判定回路５０１へ入力される。
【００５９】
７）以下アドレス切り替え信号５０５が論理０の時と同様に合否判定が行われるが、１７ビット入力パラレル判定回路５０１＿０の判定のみ、レジスタにアドレス切り替え信号５０５が論理０の時の１ビット不良フラグ５０８＿３の値が格納されており、この値にしたがって合否判定を行う。
【００６０】
８）以上のように、１ビット不良フラグ５０８を次々に次段に伝達することで、１２８＋８ビット中に１ビットの不良のみを許容するという条件が守られる。なお、このような方法では１ビット不良が許容されるか冗長救済されるかの確率に偏りが生じるが、１２８＋８ビット中に１ビット不良が複数生じる可能性は低く実質上問題にならない。
【００６１】
ここまでの説明をまとめると、以下のようになる。ＥＣＣ救済単位ｎが冗長救済単位ｍ及びパラレルテスト判定単位ｐよりも小さい場合（ｎ＜ｍ  ａｎｄ  ｎ＜ｐ）、ＥＣＣ単位ごとに１ビット不良を許容する条件で判定を行い、それに従い冗長救済単位の合否判定を行う。逆にＥＣＣ救済単位ｎが冗長救済単位ｍよりも大きいか、もしくはパラレルテスト判定単位ｐよりも大きい場合（ｎ＞ｍ  ｏｒ  ｎ＞ｐ）、冗長救済単位もしくはパラレルテスト判定単位ごとに全ビット合格，１ビット不良，２ビット以上不良を判定し、他の個所で１ビット不良が検出された場合、ＥＣＣ救済単位内の不良数が１ビットを超えないように判定結果を出力する。ＥＣＣ救済単位が複数アドレスにまたがる場合、１ビット不良フラグをレジスタに格納しておき、別アドレスでの合否判定で参照すれば良い。
【００６２】
以上の実施例では、ＥＣＣは１ビット不良を訂正するものであったが、ＥＣＣの構成法によっては、２ビット以上の不良を訂正することもできる。ここで、ｍビットの不良を訂正することができるＥＣＣを採用し、ＥＣＣ救済単位内でｎビットの不良までを良品として判定することにする（ｍ≧ｎ）。この場合においても、基本的な考えはこれまでと同様で、１ビットの不一致を合格としていたものをｎビットの不一致を合格にすれば良い。ＥＣＣ救済単位ｎが冗長救済単位ｍよりも大きいか、もしくはパラレルテスト判定単位ｐよりも大きい場合においても、１ビット不良フラグを複数ビットに拡張し、不良ビット数を積算してｎを超えないように判定結果を変化させれば良い。
【００６３】
この実施例では、ＥＣＣへの対応をＤＲＡＭチップ内部で処理し、外部から見た場合ＥＣＣが無い場合と戴さないようにしてきた。しかし、ＤＲＡＭの出力はトライステートであり、メモリテスタもトライステートを判定することができるものが一般的である。そのため、全ビット合格をＨｉ出力，１ビット不良をＨｉＺ出力（ハイインピーダンス出力），２ビット以上不良をＬｏ出力とするなどして、冗長救済をどう行うかは外部のプログラムに任せるという方法としてもよい。
【００６４】
以上の説明は主にパラレルテストに関するものであった。しかし、パラレルテストは出荷前に不良チップをふるいにかけるもので、設計ミスを調査する時にはもっと詳細なテストを行う必要がある。ＥＣＣを採用している場合、内部の不良が隠蔽されるため設計ミスを調査する時の妨げとなる。そのため、ＥＣＣを採用するＤＲＡＭはＥＣＣを介さずにデータビット及びパリティビットを操作することができると都合が良い。以後の論議を簡略化するために、基本的なデータの流れを図６に従って解説する。
【００６５】
図６はデータの流れを図示したものであり、必ずしも実際の信号線の接続とは一致しないことに注意する。入力データ６０３＿０〜６０３＿１５は、入力されてメモリセル６０１＿０〜６０１＿１５へ格納される。また、入力データ６０３＿０〜６０３＿１５よりパリティ生成回路により、パリティが生成されメモリセル６０２＿０〜６０２＿７へ格納される。
【００６６】
データの読み出しは、メモリセル６０１＿０〜６０１＿１５及び６０２＿０〜６０２＿７に格納されたデータ，パリティから、ＥＣＣデコーダ１０８において、誤り訂正が行われ出力データ６０４＿０〜６０４＿１５として出力される。
【００６７】
ここで注意しなければならないのは、メモリセル６０２＿０〜６０２＿７に格納されたパリティは、パリティ生成回路１０６によって内部生成されるため不可制御であり、メモリセル６０１＿０〜６０１＿１５，６０２＿０〜６０２＿７はＥＣＣデコーダ１０８において誤り訂正が行われるため、不可観測であるということである。そのため、内部回路の調査が非常に困難になっている。これを回避するために、すべてのメモリセルを可制御・可観測にする。なお、データ用メモリセル６０１＿０〜６０１＿１５を可観測にするのは、ＥＣＣデコーダ１０８で誤り訂正を行わなければよく、一般的に用いられる技術である。
【００６８】
まず、パリティ用メモリセル６０２＿０〜６０２＿７を可制御にするため、図７のような信号線の接続を行う。入力６０３＿４〜６０３＿１１を、パリティ用メモリセル６０２＿０〜６０２＿７へ割り当てる。これだけであれば、ＥＣＣを採用した記憶素子一般で行われているが、さらに接続に工夫を加える。すなわち、パリティ用メモリセル６０２＿０〜６０２＿７に入力６０３＿４〜６０３＿１１を接続するだけでは、データ用メモリセル６０１＿４〜６０１＿１１がＤｏｎ’ｔ  ｃａｒｅになってしまう。一般的には入力６０３＿４〜６０３＿１１を接続したままとするか、データ用メモリセル６０１＿０〜６０１＿１５にまったくデータを書き込まないようにする。
【００６９】
ここで本発明では、データ用メモリセル６０１＿４〜６０１＿７に入力６０３＿１２〜６０３＿１５を、データ用メモリセル６０１＿８〜６０１＿１１に入力６０３＿０〜６０３＿３を割り当てる。このようにすることによって、ＥＣＣ救済単位のメモリセル６０１＿０〜６０１＿７＋６０２＿０〜６０２＿３に、任意のビットパターンを割り当てることができる。メモリセル６０１＿８〜６０１＿１５＋６０２＿４〜６０２＿７も同様である。これにより、ＥＣＣデコーダ１０８への入力を任意に与えることができ、デバッグ作業の効率化につながる。なお、データの接続変更は、図１におけるパラレルテストセレクタ内で行われる。
【００７０】
次に、パリティ用メモリセル６０２＿０〜６０２＿７を可観測にするため、図８にのような信号線の接続を行う。パリティ用メモリセル６０２＿０〜６０２＿７を出力６０４＿４〜６０４＿１１へ接続し、データ用メモリセル６０１＿０〜６０１＿３を出力６０４＿０〜６０４＿３へ、データ用メモリセル６０１＿１２〜６０１＿１５を出力６０４＿１２〜６０４＿１５へ接続する。
【００７１】
パリティ用メモリセル６０２＿０〜６０２＿７を可観測にするだけであれば、単純に出力に接続すれば良いが、このようにパリティ用メモリセルのみならず、データ用メモリセルも接続するのは以下のような理由による。すなわち、図７に示したパリティ用メモリセル６０２＿０〜６０２＿７を可制御にするための接続方法の入力側と、本パリティ用メモリセル６０２＿０〜６０２＿７を可観測にするための接続方法の出力側を同時に使用すると、このＤＲＡＭは単純なＥＣＣを採用していないＤＲＡＭと見ることができる。この事は、メモリセルのチェックを行うためのメモリテスタのプログラムを変更しなくても良いということであり。デバッグ作業の大幅な効率化を行うことができる。
【００７２】
図９にＤＲＡＭチップ１００のレイアウト例を示す。図９のようにメモリアレイ１０１＿０〜１０１＿４を四隅に配置し、周辺回路を中央部に配置するというのは、ＤＲＡＭチップ設計の基本である。このように配置するので、ＤＲＡＭチップ１００読み出し時のデータの流れは図９中の矢印のようになる。
【００７３】
ＤＲＡＭチップ１００はＥＣＣを採用しているため。特に読み出し時の速度低下が問題となる。そこで、メモリアレイ１０１＿０〜１０１＿４をデータ部とパリティ部に分け、データの流れが遅くなる位置にパリティを配置する。図９の例では９０１の部分にデータを配置し、９０２の部分にパリティを配置する。ＥＣＣのアルゴリズムは省略するが、ＥＣＣにおいてクリティカルパスは、データの流れであり、パリティは若干遅れてもアクセス速度の低下は起こらないため、このように配置すると全体のアクセス速度が速くなる。この例では各メモリアレイ１０１＿０〜１０１＿４を左右に分割したが、分割方法によらず、データの速度によることは明らかである。
【００７４】
図１０には、この発明に係るダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）の一実施例の全体ブロック図が示されている。この実施例のＤＲＡＭは、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ）に向けられている。この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンク（ＢＡＮＫ）に対応して４つのメモリアレイ（ＭＥＭＯＲＹ  ＡＲＲＡＹ）１２００Ａ〜１２００Ｄが設けられる。同図では、そのうち２つのメモリアレイ１２００Ａと１２００Ｄが代表として例示的に示されている。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ１２００Ａ〜１２００Ｄは、それぞれがマトリクス配置されたダイナミック型メモリセルを備え、同図のメモリアレイの縦方向に配置されたメモリセルの選択端子はワード線（図示せず）に結合され、横方向に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００７５】
上記メモリアレイ１２００Ａの図示しないワード線は行（ロウ）デコーダ（ＲＯＷＤＥＣ）  １２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。行デコーダ１２００１Ａは、上記デコード結果に従って１本のワード線を選択レベルするワードドライバ（ＷＯＲＤ  ＤＲＩＶＥＲ）  も含まれる。メモリアレイ１２００Ａの図示しない相補データ線はセンスアンプ（ＳＥＮＳＥ  ＡＭＰ）１２０３Ａ及びカラム選択回路としてのＩＯゲート回路（Ｉ／Ｏ  ＧＡＴＥ）  １２０４Ａと列（カラム）デコーダ（ＣＯＬＵＭＮ  ＤＥＣ）１２０５Ａによって入出力線（ＩＯ線）に結合される。上記ＩＯゲートにはメインアンプ及びライトアンプが含まれる。
【００７６】
センスアンプ１２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるＩＯゲート回路１２０４Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチＭＯＳＦＥＴを含む。カラムスイッチＭＯＳＦＥＴはカラムデコーダ１２０５Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００７７】
図示しないメモリアレイ１２００Ｂないし１２００Ｃも同様に、ロウデコーダ１２０１Ｂ〜Ｃ，センスアンプ１２０３Ｂ〜Ｃ及びＩＯゲート回路１２０３Ｂ〜Ｃとカラムデコーダ１２０５Ｂ〜Ｃが設けられる。上記Ｉ／Ｏ線は各メモリバンクに対して共通化されて、データ入力回路（ＤＩＮ  ＢＵＦＦＥＲ）１２１０の出力端子及びデータ出力回路（ＤＯＵＴ  ＢＵＦＦＥＲ）１２１１の入力端子に接続される。端子Ｄ０〜Ｄ７は、特に制限されないが、８ビットからなるデータＤ０−Ｄ７を入力又は出力するデータ入出力端子とされる。
【００７８】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスレジスタ（ＡＤＤ  ＲＥＧ））１２１３で一旦保持され、時系列的に入力される上記アドレス信号のうち、メモリセルを選択するロウ系アドレス信号はロウアドレスマルチプレクサ（ＲＯＷ  ＡＤＤ  ＭＵＸ）１２０６を介して、各メモリバンクのロウデコーダ１２０１Ａ〜Ｄに供給される。上記メモリバンクを選択するアドレス信号は、Ａ１３とＡ１４が割り当てられており、バンクコントロール（ＢＡＮＫ  ＣＮＬ）回路１２１２に供給され、ここで上記４つのメモリバンクの選択信号が形成される。カラム系アドレス信号はカラムアドレスカウンタ（ＣＯＬＵＭＮ  ＡＤＤ  ＣＮＴ）  １２０７に保持される。リフレッシュカウンタ（ＲＥＦ  ＣＮＴ）  １２０８は、オートマチックリフレッシュ（  Ａｕｔｏｍａｔｉｃ  Ｒｅｆｒｅｓｈ）の行アドレス及びセルフリフレッシュ（Ｓｅｌｆ  Ｒｅｆｒｅｓｈ）時の行アドレスと列アドレスを発生する。
【００７９】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、×８ビット構成ではアドレス信号Ａ１０までが有効とされる。上記カラムアドレスカウンタ１２０８には、前記時系列に入力されるカラムアドレス信号がプリセットデータとして供給され、後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、各メモリバンクのカラムデコーダ１２０５Ａ〜１２０５Ｄに向けて出力する。
【００８０】
コントロールロジック（ＣＯＮＴＲＯＬ  ＬＯＧＩＣ）  １２０９は、コマンドデコーダ（ＣＯＭＭＡＮＤ  ＤＥＣ）  １２０９１、リフレッシュコントロール（ＲＥＦ  ＣＯＮＴＲＯＬ）  １２０９２及びモードレジスタ（ＭＯＤＥ  ＲＥＧ）１２０９３を有する。モードレジスタ１２０９２は、各種動作モード情報を保持する。上記ロウデコーダ１２０１ＡないしＤは、バンクコントロール回路１２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。
【００８１】
コントロール回路１２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、ＤＱＭとモードレジスタ１２０９３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００８２】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００８３】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路１２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路１２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路１２１１は高出力インピーダンス状態にされる。
【００８４】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期するロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１２のレベルによって定義される。
【００８５】
アドレス信号Ａ１３とＡ１４は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１３とＡ１４の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路１２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００８６】
ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。したがって、例えば８ビットからなるデータ入出力端子においてデータＤ０−Ｄ７が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【００８７】
なお、図示しないが内部電源発生回路が設けられ、電源端子から供給されたＶＣＣとＶＳＳのような動作電圧を受けてワード線の選択レベルに対応した内部昇圧電圧ＶＰＰ、センスアンプの動作電圧に対応した内部降圧電圧ＶＤＬ、周辺回路の動作電圧に対応した内部降圧電圧ＶＰＥＲＩの他、図示しないがメモリセルのプレート電圧、ＶＤＬ／２のようなプリチャージ電圧、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。
【００８８】
この実施例のＤＲＡＭでは、前記説明したようなＥＣＣ回路１２１４がＤＲＡＭチップ内に設けられる。つまり、前記同様な４つのメモリバンク１２００Ａ〜１２００Ｄに対して、上記ＥＣＣ回路１２１４が共通に用いられ、入力回路１２１０から入力された書き込みデータに対して検査ビットを生成して書き込みデータとともに選択されたメモリバンクに書き込まれる。読み出し動作のときは、選択されたメモリバンクからデータ及び検査ビットを読み出して誤り検出訂正を行ったデータを出力回路１２１１を通して出力させる。
【００８９】
図１１には、この発明に係るＤＲＡＭの一実施例の回路図が示されている。同図においては、センスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された回路図が例示的に示されている。この実施例は、センスアンプを中心にして一対の相補ビット線が折り返して平行に延長されるといういわゆる２交点方式に向けられている。同図においては、ワード線はメインワード線ＭＷＬとサブワード線ＳＷＬからなり、入出力線はローカル入出力線ＬＩＯとメイン入出力線ＭＩＯからなるようにそれぞれ階層構造とされる。２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００９０】
ダイナミック型メモリセルは、上記１つのメモリマット１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００９１】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖｔｈ＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００９２】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。
【００９３】
特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、特に制限されないが、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパワースイッチＭＯＳＦＥＴは、各単位回路に分散して設けるようにしてもよい。
【００９４】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１４とＱ１５のゲートに供給されるセンスアンプ用活性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハイレベルにされる同相の信号とされる。信号ＳＡＰのハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖにされるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を十分にオン状態にして共通ソース線ＣＳＰを内部電圧ＶＤＬレベルにすることができる。
【００９５】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち下がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００９６】
上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、前記説明したようにセンスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００９７】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００９８】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【００９９】
上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御される。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【０１００】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであり、外部端子から供給される電源電圧ＶＤＤ（又はＶＣＣ）により動作させられ、上記プリデコーダは、それを降圧した降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形成される駆動回路を含み、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【０１０１】
上記メインアンプ６１は、前記降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄｏｕｔ  から出力される。外部端子Ｄｉｎから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【０１０２】
コンピュータシステムの主記憶装置として、半導体を用いたダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）が一般的に使用されている。ＤＲＡＭは他の半導体記憶装置と比較して、集積度が高く、比較的高速に情報の読み書きができるという利点がある。しかし、ＤＲＡＭの問題点として、記憶を保持できる時間が極めて短く（通常数１０ｍｓ〜１ｓ程度）、リフレッシュと呼ばれる記憶を更新する作業を頻繁に行わなければならない。リフレッシュ動作中は、情報の読み書きが不可能であるため、リフレッシュ動作はＤＲＡＭにおける情報を読み書きする速度を制限する。
【０１０３】
基本的にＤＲＡＭにおける情報の位置を、行アドレスと列アドレスで指定する。ＤＲＡＭの集積度が１世代進むと行アドレスが２倍に、列アドレスが２倍になり、容量が４倍になる。記憶のリフレッシュは行アドレス指定で行われため、世代が１世代進む毎に、リフレッシュの回数は２倍になる。よって従来は、世代を１世代進める毎に、リフレッシュ間隔ｔＲＥＦを２倍に伸ばすことで、単位時間あたりのリフレッシュにかかる時間を一定に保ってきた。単位時間あたりのリフレッシュ時間をビジー率（γ）と言い、式１で示される。
【０１０４】
【式１】
2004234770.tif 000003
【０１０５】
ＤＲＡＭの集積度が進むということは、記憶の保持に使用されるメモリセルの面積が縮小するということである。メモリセルが縮小するとキャパシタ容量が減少し、基本的に記憶保持時間が短くなる。従来はメモリセルの立体化（スタックトキャパシタ，トレンチキャパシタ等）、絶縁膜の薄膜化、高誘電体材料の使用などでキャパシタ容量を増加する試みが行われてきた。
【０１０６】
しかし、メモリセルの立体化は、プロセスの複雑化による価格の上昇を招く。絶縁膜の薄膜化は、一定以上の薄膜化を進めると電子の量子効果により漏れ電流が激増するため、一定以上の薄膜化は逆効果となってしまう。高誘電体材料は半導体プロセスに適用できる誘電体材料が限られており、困難である。
【０１０７】
これらの理由により、ｔＲＥＦの増加が年々困難になってきている。事実、６４ＭビットのＳＤＲＡＭのｔＲＥＦ規格は６４ｍｓであるのに対し、２５６ＭビットのＳＤＲＡＭのｔＲＥＦ規格は６４ｍｓとなっている。前記の通り、ビジー率の悪化を防ぐためには、世代の交代においてｔＲＥＦは２倍にしなければならない。このトレンドに乗れば、２５６ＭビットＳＤＲＡＭのｔＲＥＦは１２８ｍｓとなるはずであり、この事からもｔＲＥＦを増加する試みが限界に達しつつあることが推測できる。
【０１０８】
ｔＲＥＦを超えてリフレッシュ間隔を伸ばした場合、すべてのメモリセルが同時に、記憶保持ができなくなるわけではない。むしろ１チップ中、数ビットの欠けから徐々に不良ビットが増加していくものである。よって数ビットの誤りを隠蔽することができれば、実質的にｔＲＥＦを増加させることができる。
【０１０９】
そこで、現在主要なＤＲＡＭ製品であるＳＤＲＡＭ及びＤＤＲ  ＳＤＲＡＭ（ＤＤＲ：Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）は、情報の入出力端子が８本存在する×８と呼ばれるものが主である。８ビットの情報に対し４ビットの検査符号を付加することで、１２ビット（８＋４ビット）中１ビットの誤りを訂正するＥＣＣを搭載することにより、実質的にｔＲＥＦを増加させることができる。構成することができる。ｔＲＥＦを制限する記憶保持時間が短いメモリセルは、比較的散らばって存在するため、上記１２ビット中に２ビット以上記憶保持時間が短いメモリセルが存在する可能性は極めて低いため、前記のようにｔＲＥＦを増加することが容易になる。
【０１１０】
以上説明した本願発明においては、１）パラレルテスト時、合否判定を全ビット一致だけではなく、１ビットの不一致も合格と判定することで、ＥＣＣによって不良ビットを救済することを前提としたパラレルテストを行うことができる。２）パリティビットに外部から直接データを書き込むテストを実行する時、パリティビットのみならずデータビットにもデータを割り当てることで、ＥＣＣデコーダのテストを簡単に実行することができる。３）パリティビットを直接読み出すテストを実行する時、パリティビット及びデータビットの割り当てをパリティビットに外部から直接データを書き込むテストと同一にすることで、パリティビットの検査時も、一般的なＤＲＡＭとして操作することができる。４）メモリアレイ内の配置において、パリティビット領域をデータ領域よりも読み出し時間が遅い領域に配置することで、ＤＲＡＭチップ全体のアクセス速度を向上させることができる。
【０１１１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えばＥＣＣの構成は８＋４に限らず１６＋５，３２＋６，６４＋７等さまざまな方式が考えられるが、基本的な考え方は本特許によって開示されている。また、パラレルテストも、全ビット同一のデータを書き込むだけではなく、チップ内部で生成されたデータパターンを書き込み、読み出し時には同じくチップ内部で生成されたデータパターンと比較して合否を判定する場合がある。この場合でも１ビット不一致を合格にするという本発明の基本的な考え方が変わるわけではなく応用することが可能である。この発明は、ＤＲＡＭの他、スタティック型ＲＡＭ、フラッシュメモリのような不揮発性記憶装置のように書き込みと読み出しとが行われる半導体記憶装置とそのテスト方法に広く利用できる。
【０１１２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。情報格納部に格納されたｍビットの情報符号とｎビットの検査符号から上記情報符号の誤りをｘビットまで訂正することのできるＥＣＣ回路を備え、上記情報格納部に格納された同一ビットのテスト用情報符号及び検査符号を受け、上記ｘ＋１ビット以上の不良をもって不良と判定するパラレルテスト回路を設けることにより、簡単な構成で高精度で効率的なテストが可能なＥＣＣ搭載の半導体記憶装置を得ることができる。
【０１１３】
情報格納部に格納されたｍビットの情報符号とｎビットの検査符号から上記情報符号の誤りをｘビットまで訂正することのできるＥＣＣ回路と上記情報格納部に格納された情報符号及び検査符号を受けるテスト回路とを備えた半導体記憶装置のテスト方法であって、上記情報格納部に同一ビットにされたテスト用情報符号及び検査符号を格納し、上記格納されたテスト用情報符号及び検査符号を上記テスト回路に伝えて、１つの位置情報につき上記ｘ＋１ビット以上の不良をもって不良と判定することにより、簡単な構成で高精度で効率的なテストが可能となる。
【図面の簡単な説明】
【図１】本発明が適用されたＤＲＡＭの一実施例を示すブロック図である。
【図２】本発明に係る６ビット入力パラレル判定回路の一実施例を示すブロック図である。
【図３】本発明に係るパラレルテスト判定回路の一実施例を示すブロック図である。
【図４】本発明に係る疑似インディペンデント判定回路の一実施例を示すブロック図である。
【図５】本発明に係る１２８＋８ビットＥＣＣを採用した場合のパラレルテスト判定回路の一実施例を示すブロック図である。
【図６】本発明に係る半導体記憶装置の通常動作時のデータの流れを示すブロック図である。
【図７】本発明に係る半導体記憶装置のパリティ用メモリセルを可制御にする場合のデータの流れを示すブロック図である。
【図８】本発明に係るパリティ用メモリセルを可観測にする場合のデータの流れを示すブロック図である。
【図９】本発明に係るＤＲＡＭのレイアウト例の一実施例を示すブロック図である。
【図１０】この発明に係るダイナミック型ＲＡＭの一実施例を示す全体ブロック図である。
【図１１】この発明に係るＤＲＡＭの一実施例を示す回路図である。
【符号の説明】
１００…ＤＲＡＭチップ、１０１＿０〜１０１＿３…メモリマット、１０２…行アドレスデコーダ、１０３…列アドレスデコーダ、１０４…コマンドデコーダ、１０５…レジスタ、１０６…パリテリィ生成回路、１０７…パラレルテストセレクタ、１０８…ＥＣＣデコーダ、１０９…パラレルテスト判定回路、１１０＿０〜１１０＿３…判定結果セレクタ、１１１＿０〜１１１＿１５…データピン、１１２…コマンド・アドレスピン、１１３…疑似インディペンデンス判定回路、１２０…入出力バス、１２２…グローバルＩ／Ｏバス、
２００…６ビット入力パラレル判定回路、２０１…６ビット入力、２０２…判定回路有効信号、２０３…１ビットＨｉ出力、２０４…１ビットＬｏ出力、２０５…全ビットＨｉ出力、２０６…全ビットＬｏ出力
５００…パラレルテスト判定回路、５０１＿０〜５０１＿３…１７ビット入力パラレル判定回路、５０２…切り替え器、５０３…レジスタ、６０１＿０〜６０１＿１５…メモリセル、６０２＿０〜６０２＿８…パリティ用メモリセル、６０３＿０〜６０３＿１５…入力、６０４＿０〜６０４＿１５…出力、
１２００Ａ〜Ｄ…メモリアレイ、１２０１Ａ〜Ｄ…ロウデコーダ、１２０２Ａ〜Ｄ…センスアンプ、１２０３Ａ〜Ｄ…カラムデコーダ、１２０４Ａ〜Ｄ…ＩＯゲート、１２０５Ａ〜Ｄ…カラムデコーダ、１２０６…ロウアドレスマルチプレクサ、１２０７…カラムアドレスカウンタ、１２０８…リフレッシュカウンタ、１２０９…コントロール回路、１２１０…データ入力回路、１２１１…データ出力回路、１２１２…バンクコントール回路、１２１３…アドレスレジスタ、１２１４…ＥＣＣ回路、１２０９１…コマンドデコーダ、１２０９２…リフレッシュ制御回路、１２０９３…モードレジスタ、
Ｑ１〜Ｑ５１…ＭＯＳＦＥＴ、Ｎ３０〜Ｎ４１…インバータ回路、Ｃ３０〜Ｃ４０…キャパシタ、１１…メインロウデコーダ、１２…メインワードドライバ、１５…サブアレイ（メモリマット）、１６…センスアンプ、１７…サブワードドライバ、１８…交差領域、５１…アドレスバッファ、５２…プリデコーダ、５３…カラムデコーダ，６１…メインアンプ、６２…出力バッファ、６３…入力バッファ。
【図１】
2004234770.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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