(57)【要約】【課題】本発明の目的は、１Ｔ１Ｃ型、２Ｔ２Ｃ型、単純マトリクス型、及び１Ｔ型強誘電体メモリの持つ課題をほぼ完全に解決する全く新しいセル構造を有し、且つ非破壊読み出しを可能とした強誘電体メモリを提供することにある。【解決手段】単純マトリクス型強誘電体キャパシタセルのビット線上に単純マトリクス型ＴＦＴセル上の第２ゲート電極とを固体接合する。【選択図】  図６
2004319651.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板自身の電気伝導度変化を異なったデータとして利用することを特徴とするメモリ素子。
【請求項２】
請求項１に記載の半導体基板を用いて、形成されたトランジスタを用いてデータ読み出しを行うメモリ素子。
【請求項３】
請求項１及び２のいずれかにおいて、半導体基板に直結されたキャパシタの蓄積電荷量を変化させることで、半導体基板のキャリア（電子）濃度を変化させることを特徴とするメモリ素子。
【請求項４】
請求項１〜３のいずれかにおいて、強誘電体の蓄積電荷を半導体基板に注入する際に、その半導体基板上に形成された、ソースやドレイン等の活性化領域及びゲート等の空乏層を電圧で制御するための領域、それ以外の半導体基板の領域から、半導体基板自身のキャリア濃度を制御するための領域を有することを特徴とするメモリ素子。
【請求項５】
請求項１〜４のいずれかにおいて、強誘電体キャパシタを用い、強誘電体の分極反転による蓄積電荷量及び極性の違いを、半導体基板のキャリア濃度変化として用い、且つ強誘電体の持つ残留分極の不揮発性を利用したメモリ素子。
【請求項６】
請求項５において、キャパシタが単純マトリクス構造に配置されてなることを特徴とするメモリ素子。
【請求項７】
請求項６において、強誘電体キャパシタに外部から電界を印加することでデータ書き込みを行うメモリ素子。
【請求項８】
請求項５〜７のいずれかにおいて、強誘電体キャパシタに用いる強誘電体が、酸素八面体構造を有することを特徴とするメモリ素子。
【請求項９】
請求項１〜８のいずれかに記載のメモリ素子の製造方法であって、トランジスタ形成プロセスと強誘電体キャパシタ形成プロセスとを分離して行い、後から該トランジスタ並びに強誘電体キャパシタを接合することで素子構造とすることを特徴とするメモリ素子の製造方法。
【請求項１０】
請求項９において、トランジスタを剥離した後、強誘電体キャパシタ及び強誘電体キャパシタ形成基板上に接合することを特徴とするメモリ素子の製造方法。
【請求項１１】
請求項１０において、トランジスタを剥離した後、強誘電体キャパシタ及び強誘電体キャパシタ形成基板上に接合し、且つ、接合後に強誘電体キャパシタを剥離し、別基板上にトランジスタ及びを強誘電体キャパシタを接合することを特徴とするメモリ素子の製造方法。
【請求項１２】
請求項１１において、強誘電体キャパシタを剥離する際に、強誘電体キャパシタの熱膨張係数と強誘電体キャパシタ形成基板との熱膨張係数との差を利用することを特徴とするメモリ素子の製造方法。
【請求項１３】
請求項５〜７のいずれかに記載のメモリ素子において、強誘電体キャパシタに用いる強誘電体が、酸素八面体構造を有し、且つ、触媒作用を有する、或いは、該強誘電体材料の結晶化温度を低減する作用を有する、少なくともいずれかを有する常誘電体材料とが混在してなる、ことを特徴とするメモリ素子。
【請求項１４】
請求項１３において、酸素八面体構造を有するものとして、ＡＢＯ３あるいは（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａ、Ｈｆからなる群から選択される１種又は２種以上の元素、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、Ｗ及びＭｏからなる群から選択される１種又は２種以上の元素、ｍは５以下自然数である。）、で表されるペロブスカイト及びビスマス層状構造酸化物材料、或いはＡ０．５ＢＯ３（正方ブロンズ構造）、Ａ０．３ＢＯ３（六方ブロンズ構造）（式中、ＡはＬｉ、Ｎａ、Ｋ、Ｒｂ、Ｃｓ、Ｐｂ、Ｃａ、Ｓｒ、Ｂａ、Ｂｉ、Ｌａからなる群から選択される１種又は２種以上の元素、ＢはＲｕ、Ｆｅ、Ｔｉ、Ｚｒ、Ｎｂ、Ｔａ、Ｖ、Ｗ及びＭｏからなる群から選択される１種又は２種以上の元素）、で表されるタングステンブロンズ構造材料のうち、少なくとも１つからなることを特徴とするメモリ素子。
【請求項１５】
請求項１４において、触媒作用を有する、或いは、該強誘電体材料の結晶化温度を低減する作用を有する、少なくともいずれかを有するものとして、ＣａＯ、ＢａＯ、ＰｂＯ、ＺｎＯ、ＭｇＯ、Ｂ２Ｏ３、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｃｒ２Ｏ３、Ｂｉ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、ＴｉＯ２、ＨｆＯ２、ＮｂＯ２、ＭｏＯ３、ＷＯ３、Ｖ２Ｏ５からなる群から選択される１種以上の酸化物及びＳｉＯ２、或いはＳｉＯ２とＧｅＯ２の混合からなる酸素四面体構造を含む層状化合物からなることを特徴とするメモリ素子。
【請求項１６】
請求１３〜１５のいずれかにおいて、３Ｖ以下の電界領域でリーク電流密度が１０−８Ａ／ｃｍ２以下の強誘電体材料を用いることを特徴とするメモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを用いて構成される強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
近年、ＰＺＴ、ＳＢＴ等の薄膜や、これを用いた強誘電体キャパシタ、強誘電体メモリ装置等の研究開発が盛んに行われている。強誘電体メモリ装置の構造は１トランジスタ（１Ｔ）型、１トランジスタ１キャパシタ（１Ｔ１Ｃ）型、２トランジスタ２キャパシタ（２Ｔ２Ｃ）、選択トランジスタを含まない単純マトリクス型に大別できる。
【０００３】
１Ｔ１Ｃ型、２Ｔ２Ｃ型は、ＤＲＡＭと殆ど同じ構成であり、かつ選択用トランジスタを有するために、ＤＲＡＭの製造技術を生かすことが出来、かつＳＲＡＭ並みの書き込み速度が実現されるため、現在までに２５６ｋｂｉｔ以下の小容量品が商品化されているが、実際に製品化されているのは、ごく一部の１Ｔ１Ｃ型を除いて、そのほとんどが２Ｔ２Ｃ型である。２つのキャパシタを用いる理由は、強誘電体キャパシタの特性が不安定であるために、データの読み出しエラーが起こるのを防止するため、２つのキャパシタに同一データ（符号は逆）を書き込んで、キャパシタへの蓄積容量を２倍にしてデターエラーを防いでいる。
【０００４】
また、２Ｔ２Ｃ型は、複雑なセル構造を有し、その占めるセル面積が、２つのトランジスタと２つの強誘電体キャパシタからなるため、非常に大きく、集積化を阻んでいる。
【０００５】
１Ｔ１Ｃ型を含む２Ｔ２Ｃ型は、強誘電体の分極方向に関係無く、一定の電圧を印加してデータの読み出しを行う。この時、分極の方向の違いにより、どちらか一方が反転することになり、その際に流れる電流量の違いを増幅して読み出し、異なったデータとして判別する。したがって、読み出し後は、全て同一方向に分極しているため、再度、データを書き込む分極反転動作が必要である。この読み出し方式を破壊読出しと呼ぶ。
【０００６】
一方、単純マトリクス型は、１Ｔ１Ｃ型、２Ｔ２Ｃ型に比べセルサイズが小さく、またキャパシタの多層化が可能であるため、高集積化、低コスト化が期待されている。従来の単純マトリクス型強誘電体メモリ装置に関しては、日本国特開平９−１１６１０７号公報等に開示されている。同公開公報においては、メモリセルへのデータ書き込み時に、非選択メモリセルへ書き込み電圧の１／３の電圧を印加する駆動方法が開示されている。しかしながら、この技術においては、動作に必要とされる強誘電体キャパシタのヒステリシスループに関しては、具体的に記載されていない。本願発明者らが開発を進める中で、実際に動作が可能な単純マトリクス型強誘電体メモリ装置を得るには角型性の良好なヒステリシスループが必要不可欠であることが判った。これに対応可能な強誘電体材料としては、Ｔｉリッチな正方晶のＰＺＴが候補として考えられるが、既述の１Ｔ１Ｃ及び２Ｔ２Ｃ型強誘電体メモリ同様、信頼性の確保が最重要課題となる。
【０００７】
また、トランジスタのゲート酸化膜を強誘電体材料薄膜に置き換えた１Ｔ型強誘電体メモリが究極のメモリとして提案されている。
これは、強誘電体の分極反転を利用して、半導体の空乏層制御を行うことで、トランジスタの整流特性を分極方向で異なった２値として、非破壊読み出しを行うメモリである。
【０００８】
セル形状もトランジスタ一つと、集積化にも有効である。
【０００９】
一方、１Ｔ型強誘電体メモリというものが提案されてから５０年以上経過しても実現していない。この大きな課題は、強誘電体酸化物を酸化の容易なＳｉ等の半導体表面に形成しなければならず、Ｓｉ等の半導体基板表面の酸化や強誘電体構成元素の拡散によるＳｉ等の半導体基板自身の半導体特性の劣化及び強誘電体の結晶性劣化が避けられないことである。
【００１０】
そこで、ＳｉＯ２やＳｉＮ、Ａｌ２Ｏ３、ＨｆＯ３等の拡散防止のための絶縁層を、強誘電体薄膜と半導体基板の間に挟み込んだ構造が、現在、最も検討されている。しかしながら、この方法も、多くの課題を抱えている。
【００１１】
その一つは、拡散防止のための絶縁層と、強誘電体との間の比誘電率のミスマッチである。拡散防止層として用いられる絶縁膜材料は、比誘電率が４〜数十であるが、強誘電体層は数百〜数千、数万と大きく、両者を直列に形成した場合、電圧が強誘電体にほとんど印加されない。そこで、絶縁膜を数ｎｍと薄くして、一方、強誘電体膜を厚くして、強誘電体に印加される電圧を稼ぐことになる。しかし、この方法だと、あまり電圧を印加してしまうと絶縁膜が絶縁破壊を起こしてしまう。結果として、強誘電体に有効な飽和電圧が印加出来なくなる課題が有る。また、強誘電体層を厚くするというのは、集積化と逆行しており、このことも大きな課題である。以上の結果、絶縁層の耐圧以下の電圧で強誘電体を分極反転させると、安定な飽和ヒステリシスを使用することが出来ず、不安定なマイナーループと呼ばれるヒステリシスを使用することになり、メモリ特性の劣化に繋がる。
【００１２】
また、強誘電体の蓄積電荷量は、材料によって異なるが、１０〜１００ｕＣ／ｃｍ２程度であるが、半導体表面のチャネル動作（空乏層制御）には、僅か１ｕＣ／ｃｍ２以下で十分であり、これ以上だと、分極反転による整流特性の差が現れ難く、どちらの場合も、電流が流れ難くなってしまう。そこで、強誘電体の持つ分極値を人工的に減少させる試みがなされている。強誘電体薄膜の上部電極のみを１／１０〜１／２０程度に小面積化する方法である。これにより、あたかも飽和分極値Ｐｓが小さくなったようなヒステリシスを用いることが出来、且つ飽和したヒステリシスループを用いることが出来る。これによりメモリ特性の安定性確保に繋がる。しかしながら、これでは折角、セル面積が小さく高集積化可能な１Ｔ構造であっても、上部電極形成が律速になり、集積化することが出来ない。
また、１Ｔ型は、トランジスタのゲート部分の強誘電体キャパシタからの蓄積電荷が、ゲート電圧となり、トランジスタ特性に合わせてゲート電圧を選択する自由度は全くない。
【００１３】
さらに、その構造上キャパシタに内部電界が発生するためリテンション（データ保持）が１ヶ月と短く、半導体一般で要求される１０年保証は不可能といわれている。
【００１４】
最後に強誘電体メモリ全般の抱える大きな課題がある。それは、トランジスタ形成、層間絶縁膜形成、パッシベーション等の半導体プロセスは殆どが水素雰囲気下で行われるが、強誘電体薄膜形成プロセスは、強誘電体材料が酸化物ということもあり、酸素雰囲気下でプロセスを行う必要がある。このことは両者を同一半導体基板上に形成する限り、大きな課題である。
【００１５】
例えば、現状の２Ｔ２Ｃ型メモリを考えると、まずＳｉ等の半導体基板上にトランジスタを形成し、全体を層間絶縁膜で覆う。ここまでは水素プロセスである。
【００１６】
この後、Ｗプラグ等を介して、層間絶縁膜上に強誘電体キャパシタ形成という酸素プロセスを行う。この後、メモリ素子のみの機能を持たすのであれば、電極の形成を行った後、水素シンター及びパッシベーションを行って、パッケージングを行う。この水素シンター及びパッシベーションプロセスは水素プロセスである。
【００１７】
上記プロセスで表面化している大きな課題を幾つか挙げることにする。
層間絶縁膜形成後、プラグ等を介して強誘電体キャパシタを形成するのは、水素プロセスと酸素プロセスを分離することに意味があるからに相違ないが、実際は、強誘電体キャパシタ形成プロセスで何度も酸素中で熱履歴を繰り返すことにより、最下部のトランジスタ特性が変化してしまう。このため、強誘電体キャパシタ形成後に低温で水素シンターを行い、トランジスタ特性を設計時の特性に近づけるのである。しかしながら、この水素シンターによって、強誘電体が還元されて、特性劣化を起こす。これを、元の特性に戻すべく低温で酸化処理を行い、強誘電体特性を改善するが、完全に元には戻らない。
【００１８】
つまり、現状の強誘電体メモリプロセスは、トランジスタと強誘電体キャパシタの良好な特性を組み合わせるのではなく、両方の特性を落としながら、我慢できるレベルで組み合わせて成り立っている。
【００１９】
また、強誘電体を水素還元から少しでも防止するために、バリヤ性の有る酸化膜を強誘電体薄膜の周囲に何重にも形成するプロセスが１００％近く必要である。このため、大幅なプロセスの増加、コスト上昇を招いている大きな課題がある。
【００２０】
本発明の目的は、上記、１Ｔ１Ｃ、２Ｔ２Ｃ、単純マトリクス型、及び１Ｔ型強誘電体メモリの持つ上記課題をほぼ完全に解決する全く新しいセル構造を有し、且つ非破壊読み出しを可能とした強誘電体メモリを提供するものである。
【００２１】
【課題を解決するための手段】
本発明の新規強誘電体メモリは、半導体基板自身の電気伝導度変化を異なったデータとして利用し、且つ、該半導体基板を用いて、形成されたトランジスタを用いてデータ読み出しを行うメモリ素子とすることで、上記課題を全て解決することが出来ることを見出した。
【００２２】
詳細には、単純マトリクス構造に配置されてなる強誘電体キャパシタを形成し、それぞれのキャパシタは、データを書き込むための回路と接合している。
【００２３】
同様に、単純マトリクス構造に配置されてなるトランジスタを形成し、それぞれのキャパシタは、データを読み出すための回路と接合している。
【００２４】
更に、単純マトリクス構造に配置されてなるそれぞれの強誘電体キャパシタと単純マトリクス構造に配置されてなるそれぞれのトランジスタが１：１で、強誘電体キャパシタの一方の電極とトランジスタの半導体基板自身と絶縁層を介して接合されている。
【００２５】
すなわち、従来の強誘電体メモリ同様に、強誘電体キャパシタ部分に、データの書き込みを行う。この時、強誘電体キャパシタは、半導体基板に直結されているため、強誘電体キャパシタの分極方向の違いで蓄積電荷量が変化すると、それが半導体基板のキャリア（電子）濃度を変化させる。
【００２６】
この時、単純マトリクス構造に配置されてなるトランジスタに対して通常の読み出し動作を行う。すなわち、ゲートに一定の電圧を印加し、ソースから電子を注入すると、流れるドレイン電流は、その時の、半導体基板自身のキャリア濃度変化を反映した電流値を示す。
【００２７】
すなわち、強誘電体の分極反転による書き込みデータの違いを、ドレイン電流の違いとして読み出すことが出来る。また、この一連の動作中に強誘電体を反転させることがなく、いわゆる非破壊読み出し方式である。
【００２８】
また、単純マトリックス方式であり、トランジスタをキャパシタの直上に配置することで、１セル当たりの占有面積は、キャパシタかトランジスタのどちらか大きな面積を有するもので決まり、基本的には同一面積とすれば良いため、１セル当たりはキャパシタ一つの面積となり、考え得る最小占有面積である。従って高集積化の際に、最も有利な形式である。
【００２９】
また、１Ｔ型と異なり、トランジスタのゲート部分は、通常のゲート構造であり、単純にデータを読み出すためのゲート電圧を、トランジスタ特性に合わせて選択すれば良い。
【００３０】
更に、強誘電体キャパシタの蓄積電荷は絶縁層を介して半導体基板に接合しているが、１Ｔ型のように無理に薄くする必要はなく、十分に強誘電体特性がそのまま無理無く伝達出来るような厚さで形成すれば良い。
【００３１】
すなわち、半導体基板のキャリア濃度変化量は強誘電体キャパシタと半導体基板との接合部の絶縁膜厚の最適化により決定され、且つ、ゲート電圧を最適化することで、強誘電体キャパシタの良好な特性も、接合されたトランジスタ特性も全く損なうことなく、強誘電体の分極反転による蓄積電荷量の違いは、最適化された絶縁膜厚とゲート電圧の組み合わせにより、十分に読み出しが可能である。
【００３２】
更に、上記、強誘電体メモリは非破壊読み出し方式であるため、強誘電体の疲労特性劣化の問題からも開放される。
【００３３】
加えて、単純マトリックス型強誘電体メモリを動作させるには、ヒステリシスの角型性と信頼性が重要であるが、我々は従来強誘電体材料の欠点を克服した材料であるＰｂＺｒ０．２Ｔｉ０．６Ｎｂ０．２Ｏ３（ＰｂＳｉＯ３を２ｍｏｌ％添加）を用いることで、信頼性を含めた安定動作を確認している。
【００３４】
また、本発明は、トランジスタ部と強誘電体キャパシタ部を別々に形成し、別々に形成されたトランジスタ部と強誘電体キャパシタ部をそれぞれ剥離した後、プラスチック基板上等で接合するため、水素プロセスと酸化プロセスの干渉も完全に回避でき、コスト増となるなる各種水素バリヤ層形成プロセス等を削除することが出来る。
【００３５】
この時、本発明によるメモリ構造において、読み出しトランジスタ部分は、ＴＦＴ或いはＳＯＩといった構造の違いで制限されるものではないが、例えばＴＦＴ構造を用いた場合、ガラス基板上にＴＥＯＳを用いて形成したＳｉＯ２上に形成した後、何らかの手段を用いて、ＴＥＯＳ−ＳｉＯ２中の含有水素の発生により容易に剥離できることが知られている。
【００３６】
また、強誘電体キャパシタを剥離する際に、強誘電体キャパシタの熱膨張係数と強誘電体キャパシタ形成基板との熱膨張係数との差を利用することで容易に剥離出来ることを見出した。
【００３７】
更に、ＴＦＴトランジスタと強誘電体キャパシタとの固体接合技術としては、固体金属と固体金属（例えばアルミニウム＋アルミニウム）とを接合補助剤を加え、圧力下で接合させる技術は既に実用化されており、容易に実現できる。
【００３８】
最後に、セル面積は同一とし、ＴＦＴトランジスタの容量をＣＴ、強誘電体キャパシタの容量をＣＦとした場合、両者が干渉するかどうかを考える。つまりデータ保持特性について考える。この際、Ｓｉ半導体基板の比誘電率を４、基板厚さが１５０ｕｍとする。一方、強誘電体キャパシタには強誘電体ＰＺＴを使用したとし、比誘電率を１５００、膜厚を１５０ｎｍとすると、ＣＦ／ＣＴ≧（１５００×１／（１５０×１０−９））／（４×１／（１５０×１０−６））＝３７５０００となり、最低でも強誘電体キャパシタ容量はトランジスタ容量の約４０００００倍となるため、トランジスタ容量は、殆ど無視することが出来る。
【００３９】
従って、本発明はトランジスタ部と強誘電体キャパシタとが干渉しないため、データ保持特性劣化という課題からも開放される。
【００４０】
以上を、組み合わせて新規メモリ構造を提案したものが本発明であり、本発明を用いることで、従来の強誘電体メモリの抱える課題の殆どを解決することが出来る。
【００４１】
【発明の実施の形態】
本発明の実施の形態にかかる強誘電体メモリは、以下の１〜３によって構成される。
１．強誘電体メモリ装置のキャパシタ
図１は、本実施の形態の強誘電体メモリ装置における、強誘電体キャパシタを示した図である。図１において、１０１はＰＺＴＮ強誘電体膜、１０２は第１電極、１０３は第２電極である。第１電極１０２及び第２電極１０３は、Ｐｔ，Ｉｒ，Ｒｕ等の貴金属単体または前記貴金属を主体とした複合材料よりなる。第１電極に強誘電体の元素が拡散すると電極と強誘電体膜との界面部に組成ずれを起こしヒステリシスの角型性が低下するため、第１電極には強誘電体の元素が拡散しない緻密性が要求される。第１電極の緻密性を上げるために、質量の重いガスでスパッタ成膜する方法、Ｙ，Ｌａ等の酸化物を貴金属電極中に分散させる等の方法がとられる。なお、図１においては、基板やその他の強誘電体メモリ装置の構成要素を省略している。これらの構成要素については後述する。
【００４２】
次に、ＰＺＴＮ薄膜１０１の成膜方法の一例を述べる。
第１の原料液は、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＺｒによるＰｂＺｒＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液である。
【００４３】
第２の原料液は、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＴｉによるＰｂＴｉＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液である。
【００４４】
第３の原料液は、ＰＺＴＮ強誘電体相の構成金属元素のうち、Ｐｂ及びＮｂによるＰｂＮｂＯ３ペロブスカイト結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液である。
【００４５】
例えば上記第１、第２及び第３の原料溶液を、用いて、ＰｂＺｒ０．２Ｔｉ０．６Ｎｂ０．２Ｏ３強誘電体とする場合、（第１の原料溶液）：（第２の原料溶液）：（第３の原料溶液）＝１：３：１に混合し、更にＰｂＳｉＯ３結晶を形成するため縮重合体をｎ−ブタノール等の溶媒に無水状態で溶解した溶液を１モル％以上５モル％未満で混合溶液を作製した。さらに、上記混合溶液に、ｐＨを５．５となるまで、コハク酸メチルを添加した。
【００４６】
これらの混合液を、混合溶液塗布工程、乾燥熱処理工程、脱脂熱処理工程の一連の工程を所望の回数行い、最後に焼成して強誘電体膜を形成する。
【００４７】
条件の例を下記に示す。
混合液の塗布は、スピンコートなどの塗布法で行う。
初めに混合溶液をＰｔ等の電極用貴金属が被覆されたＳｉ基板上に滴下する。
滴下された溶液を基板全面に行き渡らせる目的で３０００ｒｐｍ程度でスピンを行った後、乾燥熱処理工程は１５０℃〜１８０℃で行う。
乾燥熱処理は大気雰囲気下でホットプレート等を用いて行う。
同様に脱脂熱処理工程では３００℃〜３５０℃に保持されたホットプレート上で、大気雰囲気下で行う。
結晶化のための焼成は、酸素雰囲気中でサーマルラピッドアニール（ＲＴＡ）等を用いて行う。
また焼結後の膜厚は１００〜２００ｎｍ程度である。
次に、第２電極をスパッタ法等により形成した後に、第２電極と強誘電体薄膜との界面形成、かつ強誘電体薄膜の結晶性改善を目的にポストアニールを、焼成時と同様、酸素雰囲気中でＲＴＡ等を用いて行い、強誘電体キャパシタを得る。
【００４８】
図２は、本実施の形態で用いられる強誘電体キャパシタのＰ（分極）−Ｖ（電圧）ヒステリシス曲線を模式的に示した図である。この強誘電体キャパシタにおいては、電圧十Ｖｓ印加時に分極量Ｐ（十Ｖｓ）を有し、その俊、電圧０にしたとき、分極量Ｐｒとなり、更に電圧−１／３Ｖｓとした時、分極量Ｐ（−１／３Ｖｓ）となり、電圧−Ｖｓとした時分極量Ｐ（−Ｖｓ）となり、再び電圧０とした時分極量−Ｐｒとなり、更に電圧＋１／３Ｖｓとした時分極量Ｐ（＋１／３Ｖｓ）となり、再び電圧＋Ｖｓとした時、分極量は再びＰ（＋Ｖｓ）に戻るようなヒステリシス曲線を描く。
【００４９】
ここで、本願発明者は、本実施の形態で用いられる強誘電体キャパシタにおいて、以下のことを見いだした。すなわち、一旦電圧Ｖｓを印加して分極量Ｐ（＋Ｖｓ）にした後、−１／３Ｖｓの電圧を印加し、さらに印加電圧を０とした時、ヒステリシスループは図２中矢印に示す軌跡をたどり、分極量は安定な値Ｐ０（０）を持つ。また、一旦電圧−Ｖｓを印加して分極量Ｐ（−Ｖｓ）にした後、＋１／３Ｖｓの電圧を印加し、さらに印加電圧を０とした時、ヒステリシスループは図２中矢印に示す軌跡をたどり、分極量は安定な値Ｐ０（１）を持つ。
【００５０】
この分極量Ｐ０（０）と分極量Ｐ０（１）の差が充分にとれていれば、前記特開平９−１１６１０７号公報等に開示されている駆動法により単純マトリクス型強誘電体メモリ装置を動作させることが可能である。
【００５１】
上記強誘電体キャパシタによれば、結晶化温度の低温化、ヒステリシスの角型性の向上、Ｐｒの向上が図れる。かかる強誘電体キャパシタを有する単純マトリクス型の強誘電体メモリ装置は駆動が可能である。また強誘電体キャパシタのヒステリシスにおける角型性の向上は、単純マトリクス型の強誘電体メモリ装置の駆動にとって重要なディスターブの安定性に顕著な効果がある。単純マトリクス型強誘電体メモリ装置においては、書き込み、読み出しを行わないセルにも±１／３Ｖｓの電圧がかかるため、この電圧で分極が変化しないこと、いわゆるディスターブ特性が安定である必要がある。本願発明者は、一般的なＰＺＴでは分極の安定した状態から分極を反転させる方向に１／３Ｖｓパルスを１０Ｅ８回与えると分極量は８０％程度の低下が見られるが、本発明のＰＺＴＮによると５％以下の低下量であることを確認した。
【００５２】
２．強誘電体メモリ装置
２．１単純マトリクス型強誘電体キャパシタ書き込み装置
図３（Ａ），（Ｂ）は、本実施の形態における、単純マトリクス型の強誘電体キャパシタの構成を示した図である。図３（Ａ）はその平面図、図３（Ｂ）は図３（Ａ）のＡ−Ａ線に沿った断面図である。図３（Ａ）において、符号３０１乃至３０３は基板３０８上に所定の数配列されたワード線であり、符号３０４乃至３０６は所定の数配列されたビット線である。ワード線３０１乃至３０６とビット線３０４乃至３０６との間に、本発明のＰＺＴＮ強誘電体膜３０７が挿入され、ワード線とビット線の交差領域に強誘電体キャパシタが形成される。
【００５３】
この単純マトリクスにより構成されるメモリセルを配列した強誘電体メモリ装置において、ワード線とビット線の交差領域に形成される強誘電体キャパシタヘの書き込みは、図示しない周辺の駆動回路や読み出し用の増幅回路等（これらを「周辺回路」と称す）により行う。この周辺回路は、メモリセルアレイと別の基板上にＭＯＳトランジスタやＴＦＴトランジスタにより形成して、ワード線及びビット線に接続するようにする。
【００５４】
本実施の形態で用いられる強誘電体キャパシタは、ヒステリシスの角形性が非常に良く、安定なディスターブ特性を有する。さらに、この強誘電体キャパシタは、プロセス温度の低温化により周辺回路等や他の素子へのダメージが少なく、またプロセスダメージ（特に水素の還元）が少ないので、ダメージによるヒステリシスの劣化を抑えることができる。したがって、かかる強誘電体キャパシタを用いることで、単純マトリクス型強誘電体メモリ装置の駆動が可能になる。
【００５５】
２．２単純マトリクス型ＴＦＴ読み出し装置
図４は、本実施の形態における、単純マトリクス型ＴＦＴ読み出し装置の構成を示した図である。符号４０１乃至４０２は基板上に所定の数配列されたワード線であり、符号４０３乃至４０４は所定の数配列されたソース線であり、符号４０５乃至４０６は所定の数配列されたドレイン線である。ワード線４０１乃至４０２はＴＦＴの第１ゲートに接続され単純マトリクス型ＴＦＴ読み出し装置が形成される。
【００５６】
この単純マトリクスにより構成されるＴＦＴセルを配列した単純マトリクス型ＴＦＴ読み出し装置において、ＴＦＴからの読み出しは、図示しない周辺の駆動回路や読み出し用の増幅回路等（これらを「周辺回路」と称す）により行う。この周辺回路は、ＴＦＴセルアレイと別の基板上にＭＯＳトランジスタやＴＦＴトランジスタにより形成して、ワード線、ソース線及びドレイン線に接続するようにする。
【００５７】
２．３非破壊読み出し方式単純マトリクス型強誘電体メモリ
図５に示すように、本発明による非破壊読み出し方式単純マトリクス型強誘電体メモリ装置は、既出の単純マトリクス型強誘電体キャパシタ書き込み装置直上に単純マトリクス型ＴＦＴ読み出し装置を配置したものであり、各キャパシタと各ＴＦＴとは１：１でキャパシタのビットラインとＴＦＴの第２ゲートとが固体接合により、図６のように直列で接合されている。
【００５８】
この時、強誘電体キャパシタの分極による蓄積電荷は、ＴＦＴの第２ゲートを通じて、ＴＦＴのＳｉ基板のキャリアとして注入され、分極方向によって、ＴＦＴのＳｉ基板におけるキャリア濃度の違いとして現れ、結局、ドレイン電流の違いとして読み取ることが出来る。
【００５９】
以下に、本発明の詳細な実施例を記す。
【００６０】
（単純マトリックス型強誘電体メモリの作製）
（実施例１）
ＰＺＴＮを用いて図７（Ａ），（Ｂ）に示す１ｋｂｉｔ単純マトリックス型強誘電体メモリを作製した。
この際は、通常のシリコンプロセスを用いて、Ｃ−ＭＯＳトランジスタを利用した周辺回路を備えており、書き込み−読み出しを行えるものとした。
【００６１】
単純マトリックス型強誘電体メモリを完全動作させるためには、これまで述べたように、ヒステリシスの角型が良好で、且つ、良好な信頼性を有した強誘電体の選択が重要であり、従来強誘電体では、殆ど不可能である。
【００６２】
そこで、我々は、ヒステリシスの角型良好な正方晶ＰｂＺｒ０．２Ｔｉ０．８Ｏ３（ＰＺＴ）をベースに、Ｔｉの２０％をＮｂで置き換えたＰｂＺｒ０．２Ｔｉ０．６Ｎｂ０．２Ｏ３（ＰＺＴＮ）を強誘電体材料として用いた。
【００６３】
そこで、過剰Ｐｂが１０％である１０重量％濃度のＰｂＺｒＯ３形成用ゾルゲル溶液（溶媒：ｎ−ブタノール）に過剰Ｐｂが１０％である１０重量％濃度のＰｂＴｉＯ３形成用ゾルゲル溶液（溶媒：ｎ−ブタノール）と過剰Ｐｂが１０％である１０重量％濃度のＰｂＮｂＯ３形成用ゾルゲル溶液（溶媒：ｎ−ブタノール）を１：３：１で混合した溶液に、更に１０重量％濃度のＰｂＳｉＯ３形成用ゾルゲル溶液（溶媒：ｎ−ブタノール）を５モル％添加して、以下の成膜条件を用いて１５０ｎｍ  −ＰＺＴＮ強誘電体薄膜を形成した。
【００６４】
［強誘電体薄膜形成条件］
2004319651.tif 000003
【００６５】
この時のＸＲＤパターンは図８に示すように、ほぼ（１１１）単一配向膜であった。
次に、上記ＰＺＴＮ薄膜上に蒸着法により、直径１００ｕｍφ、膜厚１００ｎｍのＰｔ電極を形成した後、強誘電体特性を評価した。
【００６６】
この時、図９に示すヒステリシス特性が得られた。
また、リーク特性も図１０に示すように、２Ｖ印加時（飽和時）で７Ｅ−９Ａ／ｃｍ２と非常に良好であった。
【００６７】
次に、ＰＺＴＮ薄膜の疲労特性、スタティックインプリントを測定したところ、図１１に示すように、非常に良好であった。
【００６８】
特に疲労特性は、上下電極にＰｔを用いているにもかかわらず、非常に良好であった。
【００６９】
更には、図１２に示すように、本ＰＺＴＮキャパシタ上にオゾンＴＥＯＳによるＳｉＯ２塗布を試みた。従来ＰＺＴはオゾンＴＥＯＳによるＳｉＯ２塗布を行うと、ＴＥＯＳから発生する水素が上部Ｐｔを通してＰＺＴを還元し、全くヒステリシスを示さなくなるほど、ＰＺＴ結晶が壊れてしまうことが知られている。
【００７０】
しかしながら本ＰＺＴＮ薄膜は、図１３に示すように、ほとんど劣化せず、良好なヒステリシスを保持しており、耐還元性にも非常に強いことが分かった。
【００７１】
次に従来のＰＺＴ薄膜の評価を行った。
次に、従来ＰＺＴとしては、それぞれＰｂ：Ｚｒ：Ｔｉ＝１：０．２：０．８及び１：０．３：０．７及び１：０．６：０．４とした。
【００７２】
リーク特性は、図１４に示すように、Ｔｉ含有量が増加するほどリーク特性は劣化してしまい、Ｔｉ：８０％の場合、２Ｖ印加時に、１０−５Ａ／ｃｍ２となり、メモリ応用に適していないことが分かった。
【００７３】
同様に疲労特性も図１５に示すように、Ｔｉ含有量が増加するほど疲労特性は劣化した。
【００７４】
またインプリント後には、図１６に示すように、殆どデータが読み出せないことが分かった。
以上の実施例から分かるように、本ＰＺＴＮ薄膜は、従来、ＰＺＴの本質が原因と考えられるリーク電流増大並びにインプリント特性劣化という問題を解決したばかりか、これまで、上記理由から使われてこなかった、正方晶ＰＺＴをメモリの種類、構造によらずにメモリ用途に用いることが可能となった。
【００７５】
そこで、上記ＰＺＴＮ薄膜を用いて、図１７のメモリアレイを作製した。
この時のフェイルビットマップは図１８となり、駆動電圧１．８Ｖ（リファレンス電圧Ｖｒｅｆ＝１．１Ｖ）にて１ｋｂｉｔ全ビット動作が確認された
【００７６】
（非破壊読み出し方式単純マトリクス型強誘電体メモリ）
（実施例２）
本実施例では、ガラス基板上にゲート長０．５ｕｍ、ゲート絶縁膜厚Ｔｏｘ＝５０ｎｍのコプレーナ型ＴＦＴを作製した。
【００７７】
その際の素子断面図は図１９のようであり、ガラス基板側から、適当な波長のレーザ光を照射することで、ＴＥＯＳ−ＳｉＯ２よりＨ２が発生し、ＴＦＴのみを剥離することが出来る。
【００７８】
ドレイン電圧Ｖｄ＝３．３Ｖとして、ゲート電圧を変化させた際のＩｄ−Ｖｇ特性を
図２０に示した。移動度は約５００であった。
【００７９】
次に、剥離したＴＦＴの裏面はＳｉ基板であり、そのＳｉ表面に厚さ５０ｎｍのＳｉＯ２を形成し、更にＡｌを蒸着して第２ゲート電極を形成した。
【００８０】
更に、強誘電体ＰＺＴＮキャパシタの上部電極としてＡｌを蒸着し、セルサイズを１．３ｕｍ×１．３ｕｍとした。
【００８１】
ＰＺＴＮキャパシタの上部Ａｌ電極上に剥離したＴＦＴの第２ゲートＡｌ電極を載せて、Ｎ２雰囲気中、９．９ａｔｍ環境で４００℃，１時間の圧着を行い、固体接合を行った。
【００８２】
出来あがった素子の金属顕微鏡写真は図２１のようであった。また接合したＴＦＴ拡大写真は図２２のようであった。
【００８３】
この時、強誘電体キャパシタを±２Ｖで分極反転させて、ドレイン電圧Ｖｄ＝３．３Ｖとして、ゲート電圧を変化させた際のＩｄ−Ｖｇ特性を測定したところ、図２３のようであった。
【００８４】
このように、強誘電体キャパシタの分極の方向により、トランジスタ特性が２つの状態を示し、良好な非破壊読み出し効果が確認された。
【００８５】
すなわち、図２４に示すように、半導体基板のキャリア濃度変化量は強誘電体キャパシタと半導体基板との接合部の絶縁膜厚の最適化により決定され、且つ、ゲート電圧を最適化することで、強誘電体キャパシタの良好な特性も、接合されたトランジスタ特性も全く損なうことなく、強誘電体の分極反転による蓄積電荷量の違いは、最適化された絶縁膜厚とゲート電圧の組み合わせにより、十分に読み出しが可能であることを示している。
【００８６】
次に、Ｐｔ／ＰＺＴＮ／Ｐｔ／ＴｉＯｘ／ＳｉＯ２／Ｓｉ構造基板をＮ２中４００℃で１０ｍｉｎ加熱した後、ステンレス台において急激に冷却した後、再度、１０℃／ｍｉｎの昇温速度で４００℃に昇温させたところ、図２５に示すように、ＴｉＯｘと下部Ｐｔとの間で剥離できることが分かった。
【００８７】
Ｓｉ基板は熱膨張が小さく、歪点（歪が入る温度）が１０００℃程度と高く、ＰＺＴ等のセラミクスは歪点が４００℃程度と低いことを利用しており、歪を含んだ強誘電体キャパシタは異常膨張を起こし、このことを利用すると、強誘電体キャパシタを剥離することが出来る。
【００８８】
以上を利用すると、ＴＦＴと接合した強誘電体キャパシタセルを剥離して、図２６に示すようにプラスチック基板等の任意の基板上にメモリ素子を形成することが可能となる。
【００８９】
また、図２６の基板を積層し、固体接合することによって、図２７に示すように高集積することも可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態における、強誘電体キャパシタの構成を示した図
【図２】本発明の実施の形態における、強誘電体キャパシタのＰ（分極）−Ｖ（電圧）ヒステリシス曲線を示した図
【図３】本発明の実施の形態における、単純マトリクスにより構成されるメモリセルを配列した強誘電体メモリ装置の構成を示した図であり、同図（Ａ）はその平面図、同図（Ｂ）はその断面図
【図４】本発明の実施の形態における、単純マトリクスにより構成されるＴＦＴセルの配列を示した図
【図５】本発明の実施の形態における、単純マトリクス型強誘電体キャパシタ書き込み装置、単純マトリクス型ＴＦＴ読み出し装置及びＴＦＴによる周辺回路を固体接合した非破壊読み出し方式単純マトリクス型強誘電体メモリ構成を示す図
【図６】本発明の実施の形態における、非破壊読み出し方式単純マトリクス型強誘電体メモリセルの構成を示す図
【図７】本発明の実施の形態における、単純マトリクス型強誘電体メモリアレイ概略図
【図８】本発明の実施の形態における、ＰＺＴＮ薄膜のＸＲＤパターン
【図９】本発明の実施の形態における、ＰＺＴＮ薄膜のヒステリシス特性
【図１０】本発明の実施の形態における、ＰＺＴＮ薄膜のリーク電流特性を示す図
【図１１】本発明の実施の形態における、ＰＺＴＮ薄膜の疲労特性およびスタティックインプリント特性を示す図
【図１２】本発明の実施の形態における、オゾンＴＥＯＳによるＳｉＯ２保護膜形成のキャパシタ構造を示す図
【図１３】本発明の実施の形態における、オゾンＴＥＯＳによるＳｉＯ２保護膜形成後のキャパシタ特性を示す図
【図１４】本発明の実施の形態における、従来ＰＺＴ薄膜のリーク電流特性を示す図
【図１５】本発明の実施の形態における、従来ＰＺＴキャパシタの疲労特性を示す図
【図１６】本発明の実施の形態における、従来ＰＺＴキャパシタのスタティックインプリント特性を示す図
【図１７】本発明の実施の形態における、単純マトリクスにより構成されるメモリセルを配列した強誘電体メモリ装置の金属顕微鏡写真
【図１８】本発明の実施の形態における、単純マトリクスにより構成されるメモリセルを配列した強誘電体メモリ装置のフェールビットマップ
【図１９】本発明の実施の形態における、ガラス基板上に形成したＴＦＴセルの断面図
【図２０】本発明の実施の形態における、ガラス基板上に形成したＴＦＴのＩｄ−Ｖｇ特性
【図２１】本発明の実施の形態における、強誘電体キャパシタとＴＦＴとを固体接合したメモリセルの金属顕微鏡写真
【図２２】本発明の実施の形態における、強誘電体キャパシタとＴＦＴとを固体接合したメモリセルを拡大した金属顕微鏡写真
【図２３】本発明の実施の形態における、非破壊読み出し方式単純マトリクス型強誘電体メモリセルのＩｄ−Ｖｇ特性
【図２４】本発明の実施の形態における、非破壊読み出し方式単純マトリクス型強誘電体メモリの動作原理
【図２５】本発明の実施の形態における、熱膨張係数の差を利用して、剥離した強誘電体キャパシタセルの断面ＴＥＭ写真
【図２６】本発明の実施の形態における、プラスチック基板上に形成した非破壊読み出し方式単純マトリクス型強誘電体メモリアレイ
【図２７】本発明の実施の形態における、非破壊読み出し方式単純マトリクス型強誘電体メモリアレイを集積した大容量メモリアレイ
【符号の説明】
１０１・・・ＰＺＴＮ強誘電体膜
１０２・・・第１電極
１０３・・・第２電極
３０１・・・ワード線
３０２・・・ワード線
３０３・・・ワード線
３０４・・・ビット線
３０５・・・ビット線
３０６・・・ビット線
３０７・・・ＰＺＴＮ強誘電体膜
４０１・・・ワード線
４０２・・・ワード線
４０３・・・ソース線
４０４・・・ソース線
４０５・・・ドレイン線
４０６・・・ドレイン線
【図１】
2004319651.tif 000004
【図２】
2004319651.tif 000005
【図３】
2004319651.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
2004319651.tif 000010
【図８】
2004319651.tif 000011
【図９】
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【図１０】
2004319651.tif 000013
【図１１】
2004319651.tif 000014
【図１２】
2004319651.tif 000015
【図１３】
2004319651.tif 000016
【図１４】
2004319651.tif 000017
【図１５】
2004319651.tif 000018
【図１６】
2004319651.tif 000019
【図１７】
2004319651.tif 000020
【図１８】
2004319651.tif 000021
【図１９】
2004319651.tif 000022
【図２０】
2004319651.tif 000023
【図２１】
2004319651.tif 000024
【図２２】
2004319651.tif 000025
【図２３】
2004319651.tif 000026
【図２４】
2004319651.tif 000027
【図２５】
2004319651.tif 000028
【図２６】
2004319651.tif 000029
【図２７】
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