(57)【要約】【課題】発光素子の電流−電圧特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行え、ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬの駆動素子として用いることができる画素回路、表示装置、および画素回路の駆動方法を提供する。【解決手段】駆動トランジスタとしてのＴＦＴ１１１のソースが発光素子１１４のアノードに接続され、ドレインが電源電位ＶＣＣに接続され、ＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１３に介して固定電位に接続する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１の制御線と、
第１および第２のノードと、
第１および第２の基準電位と、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
上記データ線と上記画素容量素子の第１端子または第２端子のいずれかとの間に接続され、上記第１の制御線により導通制御される第１のスイッチと、
上記電気光学素子が非発光期間に上記第１のノードの電位を固定電位に遷移させるための第１の回路と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている
画素回路。
【請求項２】
第２の制御線をさらに有し、
上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、
上記第１の回路は、上記第１ノードと固定電位との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含む
請求項１記載の画素回路。
【請求項３】
上記電気光学素子を駆動する場合、
第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持された状態で、上記第２の制御線により上記第２のスイッチが導通状態に保持されて、上記第１のノードが固定電位に接続させられ、
第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記画素容量素子が書き込まれた後、上記第１のスイッチが非導通状態に保持され、
第３ステージとして、上記第２の制御線により上記第２のスイッチが非導通状態に保持される
請求項２記載の画素回路。
【請求項４】
第２の制御線をさらに有し、
上記駆動トランジスタが電界効果トランジスタであり、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、
上記第１の回路は、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含む
請求項１記載の画素回路。
【請求項５】
上記電気光学素子を駆動する場合、
第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、
第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記画素容量素子が書き込まれた後、上記第１のスイッチが非導通状態に保持され、
第３ステージとして、上記第２の制御線により上記第２のスイッチが導通状態に保持される
請求項４記載の画素回路。
【請求項６】
第２の制御線をさらに有し、
上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、
上記第１の回路は、上記第１のノードと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含む
請求項１記載の画素回路。
【請求項７】
上記電気光学素子を駆動する場合、
第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、
第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記画素容量素子が書き込まれた後、上記第１のスイッチが非導通状態に保持され、
第３ステージとして、上記第２の制御線により上記第２のスイッチが導通状態に保持される
請求項６記載の画素回路。
【請求項８】
上記第１のスイッチが導通状態に保持されてデータ線を伝播されるデータを書き込むときに、上記第１のノードを所定電位に保持させる第２の回路を、有する
請求項１記載の画素回路。
【請求項９】
第２および第３の制御線と、
電圧源と、をさらに有し、
上記駆動トランジスタが電界効果トランジスタであり、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、
上記第１の回路は、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含み、
上記第２の回路は、上記第１のノードと上記電圧源との間に接続され、上記第３の制御線により導通制御される第３のスイッチを含む
請求項８記載の画素回路。
【請求項１０】
上記電気光学素子を駆動する場合、
第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、
第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持され、上記第３の制御線により上記第３のスイッチが導通状態に保持されて、上記第１のノードが所定電位に保持された状態で、上記データ線を伝播されるデータが上記画素容量素子に書き込まれた後、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、
第３ステージとして、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが導通状態に保持される
請求項９記載の画素回路。
【請求項１１】
第２および第３の制御線と、
電圧源と、をさらに有し、
上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、
上記第１の回路は、上記第１のノードと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含み、
上記第２の回路は、上記第１のノードと上記電圧源との間に接続され、上記第３の制御線により導通制御される第３のスイッチを含む
請求項８記載の画素回路。
【請求項１２】
上記電気光学素子を駆動する場合、
第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、
第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持され、上記第３の制御線により上記第３のスイッチが導通状態に保持されて、上記第１のノードが所定電位に保持された状態で、上記データ線を伝播されるデータが上記画素容量素子に書き込まれた後、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、
第３ステージとして、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが導通状態に保持される
請求項１１記載の画素回路。
【請求項１３】
上記第１のスイッチが導通状態に保持されてデータ線を伝播されるデータを書き込むときに、上記第２のノードを固定電位に保持させる第２の回路を、有する
請求項１記載の画素回路。
【請求項１４】
上記固定電位は、上記第１の基準電位または第２の基準電位である
請求項１３記載の画素回路。
【請求項１５】
第２、第３、および第４の制御線、をさらに有し、
上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、
上記第１の回路は、上記第１のノードと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチと、上記電界効果トランジスタのソースと上記第１のノードとの間に接続され、上記第３の制御線により導通制御される第３のスイッチを含み、
上記第２の回路は、上記第１のノードと上記固定電位との間に接続され、上記第４の制御線により導通制御される第４のスイッチを含む
請求項１３記載の画素回路。
【請求項１６】
上記電気光学素子を駆動する場合、
第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、上記第４の制御線により上記第３のスイッチが非導通状態に保持され、
第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持され、上記第４の制御線により上記第４のスイッチが導通状態に保持されて、上記第２のノードが固定電位に保持された状態で、上記データ線を伝播されるデータが上記画素容量素子に書き込まれた後、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第４の制御線により上記第４のスイッチが非導通状態の保持され、
第３ステージとして、上記第２の制御線により上記第２のスイッチが導通状態に保持され、上記第３の制御線により上記第３のスイッチが導通状態に保持される
請求項１５記載の画素回路。
【請求項１７】
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、
第１および第２の基準電位と、を有し、
上記画素回路は、
流れる電流によって輝度が変化する電気光学素子と、
第１および第２のノードと、
第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
上記データ線と上記画素容量素子の第１端子または第２端子のいずれかとの間に接続され、上記第１の制御線により導通制御される第１のスイッチと、
上記電気光学素子が非発光期間に上記第１のノードの電位を固定電位に遷移させるための第１の回路と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている
表示装置。
【請求項１８】
上記第１のスイッチが導通状態に保持されてデータ線を伝播されるデータを書き込むときに、上記第１のノードを所定電位に保持させる第２の回路を、有する
請求項１７記載の表示装置。
【請求項１９】
上記第１のスイッチが導通状態に保持されてデータ線を伝播されるデータを書き込むときに、上記第２のノードを固定電位に保持させる第２の回路を、有する
請求項１７記載の表示装置。
【請求項２０】
流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１および第２のノードと、
第１および第２の基準電位と、
ドレインが上記第１の基準電位または第２の基準電位に接続され、ソースが上記第１のノードに接続され、ゲートが上記第２のノードに接続された電界効果トランジスタと、
上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、
上記データ線と上記画素容量素子の第１端子または第２端子のいずれかとの間に接続された第１のスイッチと、
上記第１のノードの電位を固定電位に遷移させるための第１の回路と、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、
上記第１のスイッチが非導通状態を保持した状態で、上記第１の回路により上記第１のノードの電位を固定電位に遷移させ、
上記第１のスイッチを導通状態に保持し上記データ線を伝播されるデータを上記画素容量素子に書き込んだ後、上記第１のスイッチを非導通状態に保持し、
上記第１の回路の上記第１のノードの電位を固定電位に遷移させる動作を停止させる
画素回路の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図３４は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図３４に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３はライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。
【０００５】
図３５は、図３４の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図３５の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図３５の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図３５において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）と呼ばれることがあり、図３５その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図３５ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図３５の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図３５の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、ドライブトランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２    …（１）
【００１２】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１３】
図３６は、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３６において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１４】
一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図３６に示すように、時間が経過すると劣化してしまう。
しかしながら、図３５の２トランジスタ駆動は定電流駆動のために有機ＥＬ素子には上述したように定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
【００１５】
ところで、図３５の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作成において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００１６】
次に、トランジスタをｎチャネルＴＦＴに置き換えた画素回路について考察する。
【００１７】
図３７は、図３５の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【００１８】
図３７の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ素子（ＯＬＥＤ）２３を有する。また、図３７において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
【００１９】
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
【００２０】
図３８は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ素子２３の動作点を示す図である。図３８において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。
【００２１】
図３８に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
【００２２】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【００２３】
【発明が解決しようとする課題】
しかしながら、ここでも同様にＥＬ素子のＩ−Ｖ特性は経時劣化してしまう。図３９に示すように、この経時劣化により動作点が変動してしまい、同じゲート電圧を印加していてもそのソース電圧は変動する。
これにより、ドライブトランジスタであるＴＦＴ２１のゲート・ソース間電圧Ｖｇｓは変化してしまい、流れる電流値が変動する。同時にＥＬ素子２３に流れる電流値も変化するので、ＥＬ素子２３のＩ−Ｖ特性が劣化すると、図３７のソースフォロワー回路ではその発光輝度は経時変化してしまう。
【００２４】
また、図４０に示すように、ドライブトランジスタとしてのｎチャネルＴＦＴ２１のソースを接地電位ＧＮＤに接続し、ドレインをＥＬ素子２３のカソードに接続し、ＥＬ素子２３のアノードを電源電位ＶＣＣに接続する回路構成も考えられる。
【００２５】
この方式では、図３５のｐチャネルＴＦＴによる駆動と同様に、ソースの電位が固定されており、ドライブトランジスタとしてＴＦＴ２１は定電流源として動作して、ＥＬ素子のＩ−Ｖ特性の劣化による輝度変化も防止できる。
【００２６】
しかしながら、この方式ではドライブトランジスタをＥＬ素子のカソード側に接続する必要があり、このカソード接続は新規にアノード・カソードの電極の開発が必要であり、現状の技術では非常に困難であるとされている。
以上より、従来の方式では輝度変化のない、ｎチャネルトランジスタ使用の有機ＥＬ素子の開発はなされていなかった。
【００２７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、発光素子の電流−電圧特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行え、ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬの駆動素子として用いることができる画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号が供給されるデータ線と、第１の制御線と、第１および第２のノードと、第１および第２の基準電位と、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、上記データ線と上記画素容量素子の第１端子または第２端子のいずれかとの間に接続され、上記第１の制御線により導通制御される第１のスイッチと、上記電気光学素子が非発光期間に上記第１のノードの電位を固定電位に遷移させるための第１の回路と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている。
【００２９】
好適には、第２の制御線をさらに有し、上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、上記第１の回路は、上記第１ノードと固定電位との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含む。
【００３０】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持された状態で、上記第２の制御線により上記第２のスイッチが導通状態に保持されて、上記第１のノードが固定電位に接続させられ、第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記画素容量素子が書き込まれた後、上記第１のスイッチが非導通状態に保持され、
第３ステージとして、上記第２の制御線により上記第２のスイッチが非導通状態に保持される。
【００３１】
好適には、第２の制御線をさらに有し、上記駆動トランジスタが電界効果トランジスタであり、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、上記第１の回路は、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含む。
【００３２】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記画素容量素子が書き込まれた後、上記第１のスイッチが非導通状態に保持され、第３ステージとして、上記第２の制御線により上記第２のスイッチが導通状態に保持される。
【００３３】
好適には、第２の制御線をさらに有し、上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、上記第１の回路は、上記第１のノードと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含む。
【００３４】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持されて上記データ線を伝播されるデータが上記画素容量素子が書き込まれた後、上記第１のスイッチが非導通状態に保持され、第３ステージとして、上記第２の制御線により上記第２のスイッチが導通状態に保持される。
【００３５】
好適には、上記第１のスイッチが導通状態に保持されてデータ線を伝播されるデータを書き込むときに、上記第１のノードを所定電位に保持させる第２の回路を、有する。
【００３６】
好適には、第２および第３の制御線と、電圧源と、をさらに有し、上記駆動トランジスタが電界効果トランジスタであり、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、上記第１の回路は、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含み、上記第２の回路は、上記第１のノードと上記電圧源との間に接続され、上記第３の制御線により導通制御される第３のスイッチを含む。
【００３７】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持され、上記第３の制御線により上記第３のスイッチが導通状態に保持されて、上記第１のノードが所定電位に保持された状態で、上記データ線を伝播されるデータが上記画素容量素子に書き込まれた後、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、第３ステージとして、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが導通状態に保持される。
【００３８】
好適には、第２および第３の制御線と、電圧源と、をさらに有し、上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、上記第１の回路は、上記第１のノードと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチを含み、上記第２の回路は、上記第１のノードと上記電圧源との間に接続され、上記第３の制御線により導通制御される第３のスイッチを含む。
【００３９】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持され、上記第３の制御線により上記第３のスイッチが導通状態に保持されて、上記第１のノードが所定電位に保持された状態で、上記データ線を伝播されるデータが上記画素容量素子に書き込まれた後、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、第３ステージとして、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが導通状態に保持される。
【００４０】
好適には、上記第１のスイッチが導通状態に保持されてデータ線を伝播されるデータを書き込むときに、上記第２のノードを固定電位に保持させる第２の回路を、有する。
また、上記固定電位は、上記第１の基準電位または第２の基準電位である。
【００４１】
好適には、第２、第３、および第４の制御線、をさらに有し、上記駆動トランジスタが電界効果トランジスタであり、ソースが上記第１のノードに接続され、ドレインが上記第１の基準電位または第２の基準電位に接続され、ゲートが上記第２のノードに接続され、上記第１の回路は、上記第１のノードと上記電気光学素子との間に接続され、上記第２の制御線により導通制御される第２のスイッチと、上記電界効果トランジスタのソースと上記第１のノードとの間に接続され、上記第３の制御線により導通制御される第３のスイッチを含み、上記第２の回路は、上記第１のノードと上記固定電位との間に接続され、上記第４の制御線により導通制御される第４のスイッチを含む。
【００４２】
また、好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第２の制御線により上記第２のスイッチが非導通状態に保持され、上記第３の制御線により上記第３のスイッチが非導通状態に保持され、上記第４の制御線により上記第３のスイッチが非導通状態に保持され、第２ステージとして、上記第１の制御線により上記第１のスイッチが導通状態に保持され、上記第４の制御線により上記第４のスイッチが導通状態に保持されて、上記第２のノードが固定電位に保持された状態で、上記データ線を伝播されるデータが上記画素容量素子に書き込まれた後、上記第１の制御線により上記第１のスイッチが非導通状態に保持され、上記第４の制御線により上記第４のスイッチが非導通状態に保持され、第３ステージとして、上記第２の制御線により上記第２のスイッチが導通状態に保持され、上記第３の制御線により上記第３のスイッチが導通状態に保持される。
【００４３】
本発明の第２の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、第１および第２の基準電位と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１および第２のノードと、第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、上記データ線と上記画素容量素子の第１端子または第２端子のいずれかとの間に接続され、上記第１の制御線により導通制御される第１のスイッチと、上記電気光学素子が非発光期間に上記第１のノードの電位を固定電位に遷移させるための第１の回路と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている。
【００４４】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給されるデータ線と、第１および第２のノードと、第１および第２の基準電位と、ドレインが上記第１の基準電位または第２の基準電位に接続され、ソースが上記第１のノードに接続され、ゲートが上記第２のノードに接続された電界効果トランジスタと、上記第１のノードと上記第２のノードとの間に接続された画素容量素子と、上記データ線と上記画素容量素子の第１端子または第２端子のいずれかとの間に接続された第１のスイッチと、上記第１のノードの電位を固定電位に遷移させるための第１の回路と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記第１のスイッチが非導通状態を保持した状態で、上記第１の回路により上記第１のノードの電位を固定電位に遷移させ、上記第１のスイッチを導通状態に保持し上記データ線を伝播されるデータを上記画素容量素子に書き込んだ後、上記第１のスイッチを非導通状態に保持し、上記第１の回路の上記第１のノードの電位を固定電位に遷移させる動作を停止させる。
【００４５】
本発明によれば、たとえば駆動トランジスタのソース電極を、スイッチを介して固定電位に接続し、ドライブトランジスタのゲートとソース間に画素容量を有することから、発光素子のＩ−Ｖ特性の経時劣化による輝度変化が補正される。
駆動トランジスタがｎチャネルの場合に、固定電位を接地電位とすることで、発光素子に印加する電位を接地電位にして発光素子の非発光期間が作り出される。
また、ソース電極と接地電位とを接続している第２のスイッチのオフ時間を調節することで、発光素子の発光・非発光の期間を調整し、Ｄｕｔｙ駆動が行われる。
また、固定電位を接地電位付近もしくはそれ以下の低電位にすること、もしくはゲート電圧を上げることで、固定電位に接続されるスイッチトランジスタのしきい値Ｖｔｈのバラツキに起因の画質劣化が抑制される。
また、駆動トランジスタがｐチャネルの場合に、固定電位を発光素子のカソード電極に接続されている電源電位とすることで、発光素子に印加する電位を電源電位としＥＬ素子の非発光期間が作り出される。
そして、駆動トランジスタの特性をｎチャネルとすることで、ソースフォロワーが可能となり、アノード接続ができる。
また、駆動トランジスタを全てｎチャネル化することが可能となり、一般的なアモルファスシリコンのプロセスを導入することが可能となり、低コスト化が可能となる。
【００４６】
また、第２のスイッチングトランジスタが発光素子と駆動トランジスタの間にレイアウトされているために、非発光期間には駆動トランジスタに電流は流れず、パネルの消費電力が抑えられる。
また、接地電位として発光素子のカソード側の電位、たとえば第２の基準電位を用いることで、パネル内部のＴＦＴ側にはＧＮＤ配線を有する必要が無い。
また、パネルのＴＦＴ基板のＧＮＤ配線を削除できることで、画素内のレイアウトや周辺回路部のレイアウトが容易になる。
さらに、パネルのＴＦＴ基板のＧＮＤ配線を削除できることで、周辺回路部の電源電位（第１の基準電位）と接地電位（第２の基準電位）とのオーバーラップが必要なく、Ｖｃｃラインを低抵抗でレイアウトでき、高ユニフォーミティを達成できる。
【００４７】
また、たとえば画素容量素子を駆動トランジスタのソースに接続し、非発光期間に容量の一方側を電源まで昇圧することで、パネル内部のＴＦＴ側にＧＮＤ配線を有する必要が無くなる。
また、信号線書き込み時間に電源配線側の第４のスイッチをオンし、低インピーダンスにすることで、画素書き込みに対するカップリングの効果を短時間で補正して、高ユニフォーミティの画質が得られる。
また、電源配線の電位をＶｃｃ電位と同一にすることで、パネル配線を削減することができる。
【００４８】
また、本発明によれば、駆動トランジスタのゲート電極を、スイッチを介して固定電位に接続し、駆動トランジスタのゲートとソース間に画素容量を有するこで、発光素子のＩ−Ｖ特性の経時劣化による輝度変化が補正される。
たとえば駆動トランジスタがｎチャネルの場合に、固定電位を駆動トランジスタのドレイン電極が接続されている固定電位とすることで画素内に固定電位は電源電位のみとする。
また、駆動トランジスタのゲート側およびソース側に接続されているスイッチングトランジスタのゲート電圧を上げる、若しくはサイズを大きくすることで、スイッチトランジスタのしきい値バラツキに起因する画質劣化が抑制される。
また、駆動トランジスタがｐチャネルの場合に、固定電位を駆動トランジスタのドレイン電極が接続されている固定電位とすることで、画素内に固定電位をＧＮＤのみとする。
そして、駆動トランジスタのゲート側およびソース側に接続されているスイッチングトランジスタのゲート電圧を上げる、若しくはサイズを大きくすることで、スイッチトランジスタのしきい値のバラツキに起因する画質劣化が抑制される。
【００４９】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００５０】
第１実施形態
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００５１】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００５２】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図２においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００５３】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｎチャネルＴＦＴ１１１〜ＴＦＴ１１３、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１４、およびノードＮＤ１１１，ＮＤ１１２を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、キャパシタＣ１１１が本発明に係る画素容量素子を構成している。
また、走査線ＷＳＬ１０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ１０１が第２の制御線に対応する。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５４】
画素回路１０１において、ＴＦＴ１１１のソースと第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に発光素子（ＯＬＥＤ）１１４が接続されている。具体的には、発光素子１１４のアノードがＴＦＴ１１１のソースに接続され、カソード側が接地電位ＧＮＤに接続されている。発光素子１１４のアノードとＴＦＴ１１１のソースとの接続点によりノードＮＤ１１１が構成されている。
ＴＦＴ１１１のソースがＴＦＴ１１３のドレインおよびキャパシタＣ１１１の第１電極に接続され、ＴＦＴ１１１のゲートがノードＮＤ１１２に接続されている。
ＴＦＴ１１３のソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、ＴＦＴ１１３のゲートが駆動線ＤＳＬ１０１に接続されている。また、キャパシタＣ１１１の第２電極がノードＮＤ１１２に接続されている。
データ線ＤＴＬ１０１とノードＮＤ１１２に第１のスイッチとしてのＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬ１０１に接続されている。
【００５５】
このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１３に介して固定電位に接続するよう構成されている。
【００５６】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｆ）および図４（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図４（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ［１０１］  を、図４（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ［１０２］  を、図４（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ［１０１］  を、図４（Ｄ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ［１０２］  を、図４（Ｅ）はＴＦＴ１１１のゲート電位Ｖｇを、図４（Ｆ）はＴＦＴ１１１のソース電位Ｖｓをそれぞれ示している。
【００５７】
まず、通常のＥＬ発光素子１１４の発光状態時は、図４（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ［１０１］  ，ｗｓ［１０２］  ，・・が選択的にローレベルに設定され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ［１０１］  ，ｄｓ［１０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路１０１においては、図３（Ａ）に示すように、ＴＦＴ１１２とＴＦＴ１１３がオフした状態に保持される。
【００５８】
次に、ＥＬ発光素子１１４の非発光期間において、図４（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ［１０１］  ，ｗｓ［１０２］  ，・・がローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ［１０１］  ，ｄｓ［１０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路１０１においては、図３（Ｂ）に示すように、ＴＦＴ１１２はオフ状態に保持されたままで、ＴＦＴ１１３がオンする。
このとき、ＴＦＴ１１３を介して電流が流れ、図４（Ｆ）に示すように、ＴＦＴ１１１のソース電位Ｖｓは接地電位ＧＮＤまで下降する。そのため、ＥＬ発光素子１１４に印加される電圧も０Ｖとなり、ＥＬ発光素子１１４は非発光となる。
【００５９】
次に、ＥＬ発光素子１１４の非発光期間において、図４（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ［１０１］  ，ｄｓ［１０２］  ，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ［１０１］  ，ｗｓ［１０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路１０１においては、図３（Ｃ）に示すように、ＴＦＴ１１３がオン状態に保持されたままで、ＴＦＴ１１２がオンする。これにより、水平セレクタ１０３によりデータ線ＤＴＬ１０１に伝搬された入力信号（Ｖｉｎ）が画素容量としてのキャパシタＣ１１１に書き込まれる。
このとき、図４（Ｆ）に示すように、ドライブトランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは接地電位レベル（ＧＮＤレベル）にあるため、図４（Ｅ），（Ｆ）に示すように、ＴＦＴ１１１のゲート・ソース間の電位差は入力信号の電圧Ｖｉｎと等しくなる。
【００６０】
その後、ＥＬ発光素子１１４の非発光期間において、図４（Ａ）〜（Ｄ）に示すように、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ［１０１］  ，ｄｓ［１０２］  ，・・がハイレベルに保持されたまま、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ［１０１］  ，ｗｓ［１０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路１０１においては、図３（Ｄ）に示すように、ＴＦＴ１１２がオフ状態となり、画素容量としてのキャパシタＣ１１１への入力信号の書き込みが終了する。
【００６１】
その後に  図４（Ａ）〜（Ｄ）に示すように、ライトスキャナ１０４より走査線ＷＳＬ１０１，ＷＳＬ１０２，・・への走査信号ｗｓ［１０１］  ，ｗｓ［１０２］  ，・・はローレベルに保持され、ドライブスキャナ１０５により駆動線ＤＳＬ１０１，ＤＳＬ１０２，・・への駆動信号ｄｓ［１０１］  ，ｄｓ［１０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路１０１においては、図３（Ｅ）に示すように、ＴＦＴ１１３がオフ状態となる。
ＴＦＴ１１３がオフすることで、図４（Ｆ）に示すように、ドライブトランジスタとしてのＴＦＴ１１１のソース電位Ｖｓは上昇し、ＥＬ発光素子１１４にも電流が流れる。
【００６２】
ＴＦＴ１１１のソース電位Ｖｓは変動するにもかかわらず、ＴＦＴ１１１のゲート・ソース間には容量があるために、図４（Ｅ），（Ｆ）に示すように、ゲート・ソース電位は常にＶｉｎにて保たれている。
このとき、ドライブトランジスタとしてのＴＦＴ１１１は飽和領域で駆動しているので、このＴＦＴ１１１に流れる電流値Ｉｄｓは前述した式１で示された値となり、その値はＴＦＴ１１１のゲート・ソース電圧であるＶｉｎにて決められる。この電流ＩｄｓはＥＬ発光素子１１４にも同様に流れ、ＥＬ発光素子１１４は発光する。
ＥＬ発光素子１１４の等価回路は図３（Ｆ）に示すようになっているため、このときノードＮＤ１１１の電位はＥＬ発光素子１１４に電流Ｉｄｓが流れるゲート電位まで上昇する。
この電位上昇に伴い、キャパシタ１１１（画素容量Ｃｓ）を介してノードＮＤ１１２の電位も同様に上昇する。これにより、前述した通りＴＦＴ１１１のゲート・ソース電位はＶｉｎに保たれる。
【００６３】
ここで、従来のソースフォロワー方式での問題点について、本発明の回路において考える。本回路においても、ＥＬ発光素子は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化する。そのため、ドライブトランジスタが同じ電流値を流したとしても、ＥＬ発光素子に印加される電位は変化し、ノードＮＤ１１１の電位は下降する。
しなしながら、本回路ではドライブトランジスタのゲート・ソース間電位が一定に保たれたままノードＮＤ１１１の電位は下降するので、ドライブトランジスタ（ＴＦＴ１１１）に流れる電流は変化しない。よって、ＥＬ発光素子に流れる電流も変化せず、ＥＬ発光素子のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづけ、従来の問題は解決できる。
【００６４】
以上説明したように、本第１の実施形態によれば、ドライブトランジスタとしてのＴＦＴ１１１のソースが発光素子１１４のアノードに接続され、ドレインが電源電位ＶＣＣに接続され、ＴＦＴ１１１のゲート・ソース間にキャパシタＣ１１１が接続され、ＴＦＴ１１１のソース電位をスイッチトランジスタとしてのＴＦＴ１１３に介して固定電位に接続するよう構成されていることから、以下の効果を得ることができる。
ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
【００６５】
第２実施形態
図５は、本第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図６は、図５の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００６６】
この表示装置２００は、図５および図６に示すように、画素回路（ＰＸＬＣ）２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ２０５（ＤＳＣＮ）、水平セレクタ２０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ２０１〜ＤＴＬ２０ｎ、ライトスキャナ２０４Ａにより選択駆動される走査線ＷＳＬ２０１〜ＷＳＬ２０ｍ、およびドライブスキャナ２０５により選択駆動される駆動線ＤＳＬ２０１〜ＤＳＬ２０ｍを有する。
【００６７】
なお、画素アレイ部２０２において、画素回路２０１はｍ×ｎのマトリクス状に配列されるが、図１２においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図６においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００６８】
本第２の実施形態に係る画素回路２０１は、図６に示すように、ｎチャネルＴＦＴ２１１〜ＴＦＴ２１３、キャパシタＣ２１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１４、およびノードＮＤ２１１，ＮＤ２１２を有する。
また、図６において、ＤＴＬ２０１はデータ線を、ＷＳＬ２０１は走査線を、ＤＳＬ２０１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ２１１が本発明に係る電界効果トランジスタを構成し、ＴＦＴ２１２が第１のスイッチを構成し、ＴＦＴ２１３が第２のスイッチを構成し、キャパシタＣ２１１が本発明に係る画素容量素子を構成している。
また、走査線ＷＳＬ２０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ２０１が第２の制御線に対応する。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００６９】
画素回路２０１において、ＴＦＴ２１１のソースと発光素子２１４のアノードとの間に、ＴＦＴ２１３のソース・ドレインがそれぞれ接続され、ＴＦＴ２１１のドレインが電源電位ＶＣＣに接続され、発光素子２１４のカソードが接地電位ＧＮＤに接続されている。すなわち、電源電位ＶＣＣと接地電位ＧＮＤとの間に、ドライブトランジスタとしてのＴＦＴ２１１、スイッチングトランジスタとしてのＴＦＴ２１３、および発光素子２１４が直列に接続されている。そして、発光素子２１４のアノードとＴＦＴ２１３のソースとの接続点によりノードＮＤ２１１が構成されている。
ＴＦＴ２１１のゲートがノードＮＤ２１２に接続されている。そして、ノードＮＤ２１１とＮＤ２１２との間、すなわち、ＴＦＴ２１１のゲートと発光素子２１４のアノードとの間に、画素容量ＣｓとしてのキャパシタＣ２１１が接続されている。キャパシタＣ２１１の第１電極がノードＮＤ２１１に接続され、第２電極がノードＮＤ２１２に接続されている。
ＴＦＴ２１３のゲートが駆動線ＤＳＬ２０１に接続されている。また、データ線ＤＴＬ２０１とノードＮＤ２１２に第１のスイッチとしてのＴＦＴ２１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１２のゲートが走査線ＷＳＬ２０１に接続されている。
【００７０】
このように、本実施形態に係る画素回路２０１は、ドライブトランジスタとしてのＴＦＴ２１１のソースと発光素子２１４のアノードとがスイッチングトランジスタとしてのＴＦＴ２１３により接続され、ＴＦＴ２１１のゲートと発光素子２１４のアノード間にキャパシタＣ２１１が接続されている。
【００７１】
次に、上記構成の動作を、画素回路の動作を中心に、図７（Ａ）〜（Ｅ）および図８（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図８（Ａ）は画素配列の第１行目の走査線ＷＳＬ２０１に印加される走査信号ｗｓ［２０１］  を、図８（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２０２に印加される走査信号ｗｓ［２０２］  を、図８（Ｃ）は画素配列の第１行目の駆動線ＤＳＬ２０１に印加される駆動信号ｄｓ［２０１］  を、図８（Ｄ）は画素配列の第２行目の駆動線ＤＳＬ２０２に印加される駆動信号ｄｓ［２０２］  を、図８（Ｅ）はＴＦＴ２１１のゲート電位Ｖｇを、図８（Ｆ）はＴＦＴ２１１のアノード側電位、すなわちノードＮＤ２１１の電位ＶＮＤ２１１  をそれぞれ示している。
【００７２】
まず、通常のＥＬ発光素子２１４の発光状態時は、図８（Ａ）〜（Ｄ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・が選択的にローレベルに設定され、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１においては、図７（Ａ）に示すように、ＴＦＴ２１２がオフ状態に保持され、ＴＦＴ２１３がオン状態に保持される。
このとき、ドライブトランジスタとしてのＴＦＴ２１１とＥＬ発光素子２１４には電流Ｉｄｓが流れる。
【００７３】
次に、ＥＬ発光素子２１４の非発光期間において、図８（Ａ）〜（Ｄ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・はローレベルに保持され、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路２０１においては、図７（Ｂ）に示すように、ＴＦＴ２１２はオフ状態に保持されたままで、ＴＦＴ２１３がオフする。
このとき、ＥＬ発光素子２１４に保持されていた電位は、供給源が無くなるために降下する。この電位はＥＬ発光素子２１４のしきい電圧Ｖｔｈまで降下する。しかし、ＥＬ発光素子２１４にもオフ電流が流れるために、さらに非発光期間が続くとその電位はＧＮＤまで降下する。
一方、ドライブトランジスタとしてのＴＦＴ２１１は、ゲート電位が高いためにオン状態に保持され、ＴＦＴ２１１のソース電位は電源電圧Ｖｃｃまで昇圧される。この昇圧は短時間にて行われ、Ｖｃｃ昇圧後はＴＦＴ２１１には電流は流れない。
つまり、以上より本第２の実施形態の画素回路では、非発光期間に画素回路内に電流を流さないで動作させることができ、パネルの消費電力を抑制することができる。
【００７４】
次に、ＥＬ発光素子２１４の非発光期間において、図８（Ａ）〜（Ｄ）に示すように、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・がローレベルに保持されたまま、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１においては、図７（Ｃ）に示すように、ＴＦＴ２１３がオフ状態に保持されたままで、ＴＦＴ２１２がオンする。これにより、水平セレクタ２０３によりデータ線ＤＴＬ２０１に伝搬された入力信号（Ｖｉｎ）が画素容量ＣｓとしてのキャパシタＣ２１１に書き込まれる。
このとき、図８（Ｆ）に示すように、スイッチングトランジスタとしてのＴＦＴ２１３のアノード側電位Ｖａ、すなわちノードＮＤ２１１の電位ＶＮＤ２１１  は接地電位レベル（ＧＮＤレベル）にあるため、画素容量ＣｓとしてのキャパシタＣ２１１には入力信号の電圧Ｖｉｎと等しい電位が保持される。
【００７５】
その後、ＥＬ発光素子２１４の非発光期間において、図８（Ａ）〜（Ｄ）に示すように、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・はローレベルに保持されたまま、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路２０１においては、図７（Ｄ）に示すように、ＴＦＴ２１２がオフ状態となり、画素容量としてのキャパシタＣ２１１への入力信号の書き込みが終了する。
【００７６】
その後、図８（Ａ）〜（Ｄ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・がローレベルに保持されたまま、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１において、図７（Ｅ）に示すように、ＴＦＴ２１３がオン状態となる。
ＴＦＴ２１３がオンしたことに伴い、ＥＬ発光素子２１４に電流が流れ、ＴＦＴ２１１のソース電位は降下する。このように、ドライブトランジスタとしてのＴＦＴ２１１のソース電位は変動するにもかかわらず、ＴＦＴ２１１のゲートと発光素子２１４のアノード間には容量があるために、ゲート・アノード電位は常にＶｉｎにて保たれている。このとき、ドライブトランジスタとしてのＴＦＴ２１１は飽和領域で駆動しているので、このＴＦＴ２１１に流れる電流値Ｉｄｓは前述した式１で示された値となり、それはドライブトランジスタのゲート・ソース電圧Ｖｇｓである。
ここで、ＴＦＴ２１３は非飽和領域にて動作しているため、単純な抵抗値とみなされる。よって、ＴＦＴ２１１のゲート・ソース電圧はＶｉｎからＴＦＴ２１３による電圧降下の値を引いたものとなる。つまり、ＴＦＴ２１１を流れる電流量はＶｉｎによって決められるといえる。
【００７７】
以上より、ＥＬ発光素子２１４は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化しても、本第２の実施形態の画素回路２０１では、ドライブトランジスタとしてのＴＦＴ２１１のゲート・ソース間電位が一定に保たれたままノードＮＤ２１１の電位は下降するので、ＴＦＴ２１１に流れる電流は変化しない。
よって、ＥＬ発光素子２１４に流れる電流も変化せず、ＥＬ発光素子２１４のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづけ、従来の問題は解決できる。
加えて、ＴＦＴ２１３のゲートのオン電圧を上げることで、ＴＦＴ２１３のしきい値Ｖｔｈのばらつきによる、抵抗値ばらつきを抑制することができる。
【００７８】
なお、図６において、発光素子２１４のカソード電極の電位を接地電位ＧＮＤにしているが、これはどのような電位でも構わない。
【００７９】
また、図９に示すように、画素回路のトランジスタはｎチャネルではなく、ｐチャネルＴＦＴ２２１〜２２３で画素回路を構成しても構わない。この場合はＥＬ発光素子２２４のアノード側に電源が接続され、カソード側にドライブトランジスタとしてのＴＦＴ２２１が接続される。
【００８０】
さらに、スイッチングトランジスタとしてのＴＦＴ２１２，ＴＦＴ２１３はドライブトランジスタとしてのＴＦＴ２１１と異なる極性のトランジスタでも構わない。
【００８１】
ここで、本第２の実施形態に係る画素回路２０１と前述した第１の実施形態に係る画素回路１０１とを比較する。
本第２の実施形態に係る画素回路２０１と第１の実施形態に係る画素回路１０１とが基本的に異なる点は、スイッチングトランジスタとしてのＴＦＴ２１３とＴＦＴ１１３との接続位置が異なることにある。
【００８２】
一般的に有機ＥＬ素子のＩ−Ｖ特性は、時間に対して劣化してしまう。しかしながら、第１の実施形態に係る画素回路１０１では、ＴＦＴ１１１のゲート・ソース間の電位差Ｖｓが常に保持されているために、ＴＦＴ１１１を流れる電流が一定であるので、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその輝度は保たれる。
第１の実施形態に係る画素回路１０１では、ＴＦＴ１１２がオフしてＴＦＴ１１３がオンしているときに、ドライブトランジスタＴＦＴ１１１のソース電位Ｖｓは接地電位になり、有機ＥＬ素子は発光せず非発光期間となる。同時に画素容量の第１電極（片側）も接地電位ＧＮＤとなる。しかし、この非発光期間においてでも、ゲート・ソース間電圧は保持され続けており、この画素回路１０１内には電源（Ｖｃｃ）からＧＮＤへと電流が流れる。
一般的に有機ＥＬ素子には発光期間と非発光期間があり、パネルの輝度は発光の強度と発光期間の積にて決められる。通常発光期間が短い程、動画特性は良くなるので、短い発光期間にてパネルを使用することが望ましい。ここで発光期間を短くしたときに同じ輝度を得るには、ＥＬ素子の発光強度を上げる必要があり、ドライブトランジスタにはより多くの電流を流す必要がある。
【００８３】
ここで、第１の実施形態に係る画素回路１０１に関してさらに考察する。
第１の実施形態に係る画素回路１０１では、上述の通り、非発光期間にも電流が流れる。よって、非発光期間を短くし、流れる電流量を上げると、非発光期間においても電流が流れ続けるために、消費電流が増加する。
また、第１の実施形態に係る画素回路１０１では、電源電位ＶＶＣＣ  と接地電位ＧＮＤ配線がパネル内に必要である。そのため、ＴＦＴ側のパネル内部に二種類の配線をレイアウトする必要がある。ＶｃｃとＧＮＤは電圧降下を防ぐために、低抵抗で配線する必要がある。よって、二種類の配線を行うと、配線によるレイアウト面積を拡大する必要がある。そのため、パネルの高精細化に従い画素ピッチが小さくなると、トランジスタなどの配置が困難になるおそれがある。同時にパネル内部にてＶＣＣ配線とＧＮＤ配線とのオーバーラップする領域が増えるおそれがあり、歩留まり向上を抑止するおそれがある。
これに対して、第２の実施形態に係る画素回路２０１によれば、上述した第１の実施形態の効果を得られることはもとより、消費電流、配線の削減、歩留りが向上する等の効果を得ることができる。
【００８４】
本第２の実施形態によれば、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
さらに、第２の実施形態によれば、ＴＦＴ側のＧＮＤ配線を削除することができ、周辺の配線レイアウトや画素レイアウトが容易になる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップを取り除くことができ、歩留まりを向上することができる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップをなくせることで、低抵抗でＶＣＣ配線をレイアウトすることができ、高ユニフォーミティの画質を得ることができる。
【００８５】
第３実施形態
図１０は、本第３の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１１は、図１０の有機ＥＬ表示装置において本第３の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００８６】
本第３の実施形態に係る表示装置２００Ａが第２の実施形態に係る表示装置２００と異なる点は、画素回路のおける画素容量ＣｓとしてのキャパシタＣ２１１の接続位置が異なる点にある。
具体的には、第２の実施形態に係る画素回路２０１では、キャパシタＣ２１１をドライブトランジスタとしてのＴＦＴ２１１のゲートとＥＬ発光素子２１４のアノード側との間に接続している。
これに対して、本第３の実施形態に係る画素回路２０１Ａでは、キャパシタＣ２１１をドライブトランジスタとしてのＴＦＴ２１１のゲートとソース間に接続している。具体的には、キャパシタＣ２１１の第１電極がＴＦＴ２１１のソースとスイッチングトランジスタとしてのＴＦＴ２１３との接続点（ノードＮＤ２１１Ａ）に接続され、第２電極がノードＮＤ２１２に接続されている。
その他の構成は、上述した第２の実施形態と同様である。
【００８７】
次に、上記構成の動作を、画素回路の動作を中心に、図１２（Ａ）〜（Ｅ）および図１３（Ａ）〜（Ｆ）に関連付けて説明する。
【００８８】
まず、通常のＥＬ発光素子２１４の発光状態時は、図１３（Ａ）〜（Ｄ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・が選択的にローレベルに設定され、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１においては、図１２（Ａ）に示すように、ＴＦＴ２１２がオフ状態に保持され、ＴＦＴ２１３がオン状態に保持される。
このとき、ドライブトランジスタとしてのＴＦＴ２１１とＥＬ発光素子２１４には電流Ｉｄｓが流れる。
【００８９】
次に、ＥＬ発光素子２１４の非発光期間において、図１３（Ａ）〜（Ｄ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・はローレベルに保持され、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路２０１においては、図１２（Ｂ）に示すように、ＴＦＴ２１２はオフ状態に保持されたままで、ＴＦＴ２１３がオフする。
このとき、ＥＬ発光素子２１４に保持されていた電位は、供給源が無くなるために降下する。この電位はＥＬ発光素子２１４のしきい電圧Ｖｔｈまで降下する。しかし、ＥＬ発光素子２１４にもオフ電流が流れるために、さらに非発光期間が続くとその電位はＧＮＤまで降下する。
一方、ドライブトランジスタとしてのＴＦＴ２１１は、ゲート電位が高いためにオン状態に保持され、図１３（Ｆ）に示すように、ＴＦＴ２１１のソース電位Ｖｓは電源電圧Ｖｃｃまで昇圧される。この昇圧は短時間にて行われ、Ｖｃｃ昇圧後はＴＦＴ２１１には電流は流れない。
つまり、以上より本第３の実施形態の画素回路２０１Ａでは、非発光期間に画素回路内に電流を流さないで動作させることができ、パネルの消費電力を抑制することができる。
【００９０】
次に、ＥＬ発光素子２１４の非発光期間において、図１３（Ａ）〜（Ｄ）に示すように、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・がローレベルに保持されたまま、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１においては、図１２（Ｃ）に示すように、ＴＦＴ２１３がオフ状態に保持されたままで、ＴＦＴ２１２がオンする。これにより、水平セレクタ２０３によりデータ線ＤＴＬ２０１に伝搬された入力信号（Ｖｉｎ）が画素容量ＣｓとしてのキャパシタＣ２１１に書き込まれる。
このとき、図１３（Ｆ）に示すように、スイッチングトランジスタとしてのＴＦＴ２１３のソースＶｓは電源電位ＶＣＣであるため、画素容量ＣｓとしてのキャパシタＣ２１１には入力信号の電圧Ｖｉｎに対して、（Ｖｉｎ−ＶＣＣ）と等しい電位が保持される。
【００９１】
その後、ＥＬ発光素子２１４の非発光期間において、図１３（Ａ）〜（Ｄ）に示すように、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・がローレベルに保持されたまま、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路２０１においては、図１２（Ｄ）に示すように、ＴＦＴ２１２がオフ状態となり、画素容量としてのキャパシタＣ２１１への入力信号の書き込みが終了する。
【００９２】
その後、図１３（Ａ）〜（Ｄ）に示すように、ライトスキャナ２０４より走査線ＷＳＬ２０１，ＷＳＬ２０２，・・への走査信号ｗｓ［２０１］  ，ｗｓ［２０２］  ，・・がローレベルに保持されたまま、ドライブスキャナ２０５により駆動線ＤＳＬ２０１，ＤＳＬ２０２，・・への駆動信号ｄｓ［２０１］  ，ｄｓ［２０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路２０１において、図１２（Ｅ）に示すように、ＴＦＴ２１３がオン状態となる。
ＴＦＴ２１３がオンしたことに伴い、ＥＬ発光素子２１４に電流が流れ、ＴＦＴ２１１のソース電位は降下する。このように、ドライブトランジスタとしてのＴＦＴ２１１のソース電位は変動するにもかかわらず、ＴＦＴ２１１のゲートとソース間には容量があり、他のトランジスタなどは接続されていないことから、ＴＦＴ２１１のゲート・ソース間電圧は、常に（Ｖｉｎ−ＶＣＣ）にて保たれている。このとき、ドライブトランジスタとしてのＴＦＴ２１１は飽和領域で駆動しているので、このＴＦＴ２１１に流れる電流値Ｉｄｓは前述した式１で示された値となり、それはドライブトランジスタのゲート・ソース間電圧Ｖｇｓであり、（Ｖｉｎ−ＶＣＣ）である。
つまり、ＴＦＴ２１１を流れる電流量はＶｉｎによって決められるといえる。
【００９３】
以上より、ＥＬ発光素子２１４は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化しても、本第３の実施形態の画素回路２０１Ａでは、ドライブトランジスタとしてのＴＦＴ２１１のゲート・ソース間電位が一定に保たれたままノードＮＤ２１１Ａの電位は下降するので、ＴＦＴ２１１に流れる電流は変化しない。
よって、ＥＬ発光素子２１４に流れる電流も変化せず、ＥＬ発光素子２１４のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづけ、従来の問題は解決できる。
加えて、ＴＦＴ２１１のゲート・ソース間には画素容量Ｃｓ以外のトランジスタ等は有していないために、従来方式のようににしきい値ＶｔｈばらつきによってドライブトランジスタとしてのＴＦＴ２１１のゲート・ソース間電圧Ｖｇｓが変化することは全くない。
【００９４】
なお、図１１において、発光素子２１４のカソード電極の電位を接地電位ＧＮＤにしているが、これはどのような電位でも構わない。むしろ、負電源にした方が、Ｖｃｃの電位を下げることができ、入力信号電圧の電位も下げることができる。これにより、外部ＩＣに負担をかけないで設計することが可能である。
また、ＧＮＤ配線を必要としないためにパネルへの入力ピン数を削減することができ、画素レイアウトも容易になる。加えて、ＶＣＣとＧＮＤラインのパネル内部での交差部がなくなるので、歩留まりも向上しやすくなる。
【００９５】
また、図１４に示すように、画素回路のトランジスタはｎチャネルではなく、ｐチャネルＴＦＴ２３１〜２３３で画素回路を構成しても構わない。この場合はＥＬ発光素子２３４のアノード側に電源が接続され、カソード側にドライブトランジスタとしてのＴＦＴ２３１が接続される。
【００９６】
さらに、スイッチングトランジスタとしてのＴＦＴ２１２，ＴＦＴ２１３はドライブトランジスタとしてのＴＦＴ２１１と異なる極性のトランジスタでも構わない。
【００９７】
本第３の実施形態によれば、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
さらに、第２の実施形態によれば、ＴＦＴ側のＧＮＤ配線を削除することができ、周辺の配線レイアウトや画素レイアウトが容易になる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップを取り除くことができ、歩留まりを向上することができる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップをなくせることで、低抵抗でＶＣＣ配線をレイアウトすることができ、高ユニフォーミティの画質を得ることができる。
【００９８】
第４実施形態
図１５は、本第４の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１６は、図１５の有機ＥＬ表示装置において本第４の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００９９】
この表示装置３００は、図１５および図１６に示すように、画素回路（ＰＸＬＣ）３０１がｍ×ｎのマトリクス状に配列された画素アレイ部３０２、水平セレクタ（ＨＳＥＬ）３０３、第１のライトスキャナ（ＷＳＣＮ１）３０４、第２のライトスキャナ（ＷＳＣＮ２）３０５、ドライブスキャナ３０６（ＤＳＣＮ）、定電圧源（ＣＶＳ）３０７、水平セレクタ３０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ３０１〜ＤＴＬ３０ｎ、ライトスキャナ３０４により選択駆動される走査線ＷＳＬ３０１〜ＷＳＬ３０ｍ、ライトスキャナ３０５により選択駆動される走査線ＷＳＬ３１１〜ＷＳＬ３１ｍ、およびドライブスキャナ３０６により選択駆動される駆動線ＤＳＬ３０１〜ＤＳＬ３０ｍを有する。
【０１００】
なお、画素アレイ部３０２において、画素回路３０１はｍ×ｎのマトリクス状に配列されるが、図１５においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図１６においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【０１０１】
本第４の実施形態に係る画素回路３０１は、図１６に示すように、ｎチャネルＴＦＴ３１１〜ＴＦＴ３１４、キャパシタＣ３１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子３１５、およびノードＮＤ３１１，ＮＤ３１２を有する。
また、図２３において、ＤＴＬ３０１はデータ線を、ＷＳＬ３０１，ＷＳＬ３１１は走査線を、ＤＳＬ３０１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ３１１が本発明に係る電界効果トランジスタを構成し、ＴＦＴ３１２が第１のスイッチを構成し、ＴＦＴ３１３が第２のスイッチを構成し、ＴＦＴ３１４が第３のスイッチを構成し、キャパシタＣ３１１が本発明に係る画素容量素子を構成している。
また、走査線ＷＳＬ３０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ３０１が第２の制御線に対応し、走査線ＷＳＬ３１１が第３の制御線に対応する。
【０１０２】
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【０１０３】
画素回路３０１において、ＴＦＴ３１１のソースと発光素子３１５のアノードとの間に、ＴＦＴ３１３のソース・ドレインがそれぞれ接続され、ＴＦＴ３１１のドレインが電源電位ＶＣＣに接続され、発光素子３１５のカソードが接地電位ＧＮＤに接続されている。すなわち、電源電位ＶＣＣと接地電位ＧＮＤとの間に、ドライブトランジスタとしてのＴＦＴ３１１、スイッチングトランジスタとしてのＴＦＴ３１３、および発光素子３１５が直列に接続されている。そして、ＴＦＴ３１１のソースとＴＦＴ３１３との接続点によりノードＮＤ３１１が構成されている。
ＴＦ３１１のゲートがノードＮＤ３１２に接続されている。そして、ノードＮＤ３１１とＮＤ３１２との間、すなわち、ＴＦＴ３１１のゲートとソースとの間に、画素容量ＣｓとしてのキャパシタＣ３１１が接続されている。キャパシタＣ３１１の第１電極がノードＮＤ３１１に接続され、第２電極がノードＮＤ３１２に接続されている。
ＴＦＴ３１３のゲートが駆動線ＤＳＬ３０１に接続されている。また、データ線ＤＴＬ３０１とノードＮＤ３１２に第１のスイッチとしてのＴＦＴ３１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ３１２のゲートが走査線ＷＳＬ３０１に接続されている。
さらに、ＴＦＴ３１１のソース（ノードＮＤ３１１）と定電圧源３０７との間にＴＦＴ３１４のソース・ドレインがそれぞれ接続され、ＴＦＴ３１４のゲートが走査線ＷＳＬ３１１に接続されている。
【０１０４】
このように、本実施形態に係る画素回路３０１は、ドライブトランジスタとしてのＴＦＴ３１１のソースと発光素子３１５のアノードとがスイッチングトランジスタとしてのＴＦＴ３１３により接続され、ＴＦＴ３１１のゲートとソース間にキャパシタＣ３１１が接続され、かつ、ＴＦＴ３１１のソース電位がＴＦＴ３１４を介して定電圧源３０７（固定電圧ライン）に接続されて構成されている。
【０１０５】
次に、上記構成の動作を、画素回路の動作を中心に、図１７（Ａ）〜（Ｅ）および図１８（Ａ）〜（Ｈ）に関連付けて説明する。
なお、図１８（Ａ）は画素配列の第１行目の走査線ＷＳＬ３０１に印加される走査信号ｗｓ［３０１］  を、図１８（Ｂ）は画素配列の第２行目の走査線ＷＳＬ３０２に印加される走査信号ｗｓ［３０２］  を、図１８（Ｃ）は画素配列の第１行目の走査線ＷＳＬ３１１に印加される走査信号ｗｓ［３１１］  を、図１８（Ｄ）は画素配列の第２行目の走査線ＷＳＬ３１２に印加される走査信号ｗｓ［３１２］  を、図１８（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ３０１に印加される駆動信号ｄｓ［３０１］  を、図１８（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ３０２に印加される駆動信号ｄｓ［３０２］  を、図８（Ｇ）はＴＦＴ３１１のゲート電位Ｖｇを、図１８（Ｈ）はＴＦＴ３１１のアノード側電位、すなわちノードＮＤ３１１の電位ＶＮＤ３１１  をそれぞれ示している。
【０１０６】
まず、通常のＥＬ発光素子３１５の発光状態時は、図１８（Ａ）〜（Ｆ）に示すように、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］  ，ｗｓ［３０２］  ，・・が選択的にローレベルに設定され、ライトスキャナ３０５よりＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・が選択的にローレベルに設定され、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］，ｄｓ［３０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路３０１においては、図１７（Ａ）に示すように、ＴＦＴ３１２，３１４がオフ状態に保持され、ＴＦＴ３１３がオン状態に保持される。
このとき、ドライブトランジスタとしてのＴＦＴ３１１は飽和領域で駆動しているため、そのゲート・ソース間電圧Ｖｇｓに対して電流Ｉｄｓが、ＴＦＴ３１１とＥＬ発光素子３１５に流れる。
【０１０７】
次に、ＥＬ発光素子３１５の非発光期間において、図１８（Ａ）〜（Ｆ）に示すように、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］  ，ｗｓ［３０２］  ，・・がローレベルに保持され、ライトスキャナ３０５よりＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・がローレベルに保持され、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］  ，ｄｓ［３０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路３０１においては、図１７（Ｂ）に示すように、ＴＦＴ３１２，ＴＦＴ３１４はオフ状態に保持されたままで、ＴＦＴ３１３がオフする。
このとき、ＥＬ発光素子３１５に保持されていた電位は、供給源が無くなるために降下し、ＥＬ発光素子３１５は非発光になる。この電位はＥＬ発光素子３１５のしきい電圧Ｖｔｈまで降下する。しかし、ＥＬ発光素子３１５にもオフ電流が流れるために、さらに非発光期間が続くとその電位はＧＮＤまで降下する。
一方、ドライブトランジスタとしてのＴＦＴ３１１は、ゲート電位が高いためにオン状態に保持され、図１８（Ｇ）に示すように、ＴＦＴ３１１のソース電位は電源電圧Ｖｃｃまで昇圧される。この昇圧は短時間にて行われ、Ｖｃｃ昇圧後はＴＦＴ３１１には電流は流れない。
つまり、以上より本第４の実施形態の画素回路３０１では、非発光期間に画素回路内に電流を流さないで動作させることができ、パネルの消費電力を抑制することができる。
【０１０８】
次に、ＥＬ発光素子３１５の非発光期間において、図１８（Ａ）〜（Ｆ）に示すように、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］  ，ｄｓ［３０２］  ，・・がローレベルに保持されたまま、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］  ，ｗｓ［３０２］  ，・・が選択的にハイレベルに設定され、ライトスキャナ３０５よりＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路３０１においては、図１７（Ｃ）に示すように、ＴＦＴ３１３がオフ状態に保持されたままで、ＴＦＴ３１２，ＴＦＴ３１４がオンする。これにより、水平セレクタ３０３によりデータ線ＤＴＬ３０１に伝搬された入力信号（Ｖｉｎ）が画素容量ＣｓとしてのキャパシタＣ３１１に書き込まれる。
この信号線電圧を書き込むときにＴＦＴ３１４をオンしておくことが重要である。ＴＦＴ３１４がない場合には、ＴＦＴ３１２がオンして映像信号が画素容量Ｃｓに書き込まれると、ＴＦＴ３１１のソース電位Ｖｓはカップリングが入る。。これに対して、ノードＮＤ３１１を定電圧源３０７に接続するＴＦＴ３１４をオンすると、低インピーダンスの配線ラインに接続されることになるため、ＴＦＴ３１１のソース電位には配線ラインの電圧値が書き込まれる。
このとき、配線ラインの電位をＶｏとすると、ドライブトランジスタとしてのＴＦＴ３１１のソース電位はＶｏとなるため、画素容量Ｃｓには入力信号の電圧Ｖｉｎに対して、（Ｖｉｎ−Ｖｏ）と等しい電位が保持される。
【０１０９】
その後、ＥＬ発光素子３１５の非発光期間において、図１８（Ａ）〜（Ｆ）に示すように、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］  ，ｄｓ［３０２］  ，・・がローレベルに保持され、ライトスキャナ３０６により走査線ＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・がハイレベルに保持されたまま、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］，ｗｓ［３０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路３０１においては、図１７（Ｄ）に示すように、ＴＦＴ３１２がオフ状態となり、画素容量としてのキャパシタＣ３１１への入力信号の書き込みが終了する。
このとき、ＴＦＴ３１１のソース電位は低インピーダンスを維持している必要があるので、ＴＦＴ３１４はオンしたままである。
【０１１０】
その後、図１８（Ａ）〜（Ｆ）に示すように、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への駆動信号ｄｓ［３０１］  ，ｄｓ［３０２］  ，・・がローレベルに保持されたまま、ライトスキャナ３０５より走査線ＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・がローレベルに設定された後、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］  ，ｄｓ［３０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路３０１において、図１７（Ｅ）に示すように、ＴＦＴ３１４がオフした後に、ＴＦＴ３１３がオン状態となる。
ＴＦＴ３１３がオンしたことに伴い、ＥＬ発光素子３１５に電流が流れ、ＴＦＴ３１１のソース電位は降下する。このように、ドライブトランジスタとしてのＴＦＴ３１１のソース電位は変動するにもかかわらず、ＴＦＴ３１１のゲートとＥＬ発光素子３１５のアノード間には容量があるために、ＴＦＴ３１１のゲート・ソ−ス間電圧は、常に（Ｖｉｎ−Ｖｏ）にて保たれている。
【０１１１】
このとき、ドライブトランジスタとしてのＴＦＴ３１１は飽和領域で駆動しているので、このＴＦＴ３１１に流れる電流値Ｉｄｓは前述した式１で示された値となり、それはドライブトランジスタのゲート・ソース電圧Ｖｇｓであり、（Ｖｉｎ−Ｖｏ）である。
つまり、ＴＦＴ３１１を流れる電流量はＶｉｎによって決められるといえる。
【０１１２】
このように、信号書き込み期間中にＴＦＴ３１４をオンしてＴＦＴ３１１のソースを低インピーダンスにしておくことで、画素容量のＴＦＴ３１１のソース側を常に固定電位にしておくことができ、信号線書き込み時のカップリングによる画質劣化を考慮する必要が無く、短時間にて信号線電圧を書き込むことができる。また、画素容量を増加させ、リーク特性に対して対策することもできる。
【０１１３】
以上より、ＥＬ発光素子３１５は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化しても、本第４の実施形態の画素回路３０１では、ドライブトランジスタとしてのＴＦＴ３１１のゲート・ソース間電位が一定に保たれたままノードＮＤ３１１の電位は下降するので、ＴＦＴ３１１に流れる電流は変化しない。
よって、ＥＬ発光素子３１５に流れる電流も変化せず、ＥＬ発光素子３１５のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづけ、従来の問題は解決できる。
加えて、ＴＦＴ３１１のゲート・ソース間には画素容量Ｃｓ以外のトランジスタ等は有していないために、従来方式のようにしきい値ＶｔｈばらつきによってドライブトランジスタとしてのＴＦＴ３１１のゲート・ソース間電圧Ｖｇｓが変化することは全くない。
【０１１４】
なお、ＴＦＴ３１４につながれている配線の電位（定電圧源）に関して制約は無いが、図１９に示すように、その電位をＶＣＣと同じくすると、信号線の配線を削減することができる。これによって、パネル配線部、画素部のレイアウトが容易に行うことができる。また、パネル入力のパッドを削減することもできる。
一方、ドライブトランジスタとしてのＴＦＴ３１１のゲート・ソース間電圧Ｖｇｓは前述したように、Ｖｉｎ−Ｖｏによって決定される。よって、たとえば図２０に示すように、Ｖｏを接地電位ＧＮＤ等の低い電位に設定すると、入力信号電圧ＶｉｎはＧＮＤレベル近辺の低電位にて作成することができ、周辺ＩＣの信号の昇圧処理などを必要としない。さらに、スイッチングトランジスタとしてのＴＦＴ３１３のオン電圧を低下させることもでき、外部ＩＣに負担をかけないで設計することが可能となる。
【０１１５】
また、図１６において、発光素子３１５のカソード電極の電位を接地電位ＧＮＤにしているが、これはどのような電位でも構わない。むしろ、負電源にした方が、Ｖｃｃの電位を下げることができ、入力信号電圧の電位も下げることができる。これにより、外部ＩＣに負担をかけないで設計することが可能である。
【０１１６】
また、図２１に示すように、画素回路のトランジスタはｎチャネルではなく、ｐチャネルＴＦＴ３２１〜３２４で画素回路を構成しても構わない。この場合はＥＬ発光素子３２４のアノード側に電源が接続され、カソード側にドライブトランジスタとしてのＴＦＴ３２１が接続される。
【０１１７】
さらに、スイッチングトランジスタとしてのＴＦＴ３１２，ＴＦＴ３１３，ＴＦＴ３１４はドライブトランジスタとしてのＴＦＴ３１１と異なる極性のトランジスタでも構わない。
【０１１８】
本第４の実施形態によれば、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
さらに、第４の実施形態によれば、たとえば黒信号でも短時間にて信号線電圧を書き込むことができ、ユニフォーミティの高い画質を得ることができる。同時に信号線容量を増加させ、リーク特性を抑制することができる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、周辺の配線レイアウトや画素レイアウトが容易になる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップを取り除くことができ、歩留まりを向上することができる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップをなくせることで、低抵抗でＶＣＣ配線をレイアウトすることができ、高ユニフォーミティの画質を得ることができる。
さらにまた、入力信号電圧をＧＮＤ近辺にすることができ、外部駆動システムへの負担を軽減することができる。
【０１１９】
第５実施形態
図２２は、本第５の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２３は、図２２の有機ＥＬ表示装置において本第５の実施形態に係る画素回路の具体的な構成を示す回路図である。
【０１２０】
本第５の実施形態に係る表示装置３００Ａが第４の実施形態に係る表示装置３００と異なる点は、画素回路における画素容量ＣｓとしてのキャパシタＣ３１１の接続位置が異なる点にある。
具体的には、第４実施形態に係る画素回路３０１では、キャパシタＣ３１１をドライブトランジスタとしてのＴＦＴ３１１のゲートとＥＬ発光素子３１５のアノード側との間に接続している。
これに対して、本第５の実施形態に係る画素回路３０１Ａでは、キャパシタＣ３１１をドライブトランジスタとしてのＴＦＴ３１１のゲートとソース間に接続している。具体的には、キャパシタＣ３１１の第１電極がＴＦＴ３１１のソースとスイッチングトランジスタとしてのＴＦＴ３１３との接続点（ノードＮＤ３１１Ａ）に接続され、第２電極がノードＮＤ３１２に接続されている。
その他の構成は、上述した第４の実施形態と同様である。
【０１２１】
次に、上記構成の動作を、画素回路の動作を中心に、図２４（Ａ）〜（Ｅ）および図２５（Ａ）〜（Ｈ）に関連付けて説明する。
【０１２２】
まず、通常のＥＬ発光素子３１５の発光状態時は、図２５（Ａ）〜（Ｆ）に示すように、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］  ，ｗｓ［３０２］  ，・・が選択的にローレベルに設定され、ライトスキャナ３０５よりＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・が選択的にローレベルに設定され、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］，ｄｓ［３０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路３０１においては、図２４（Ａ）に示すように、ＴＦＴ３１２，３１４がオフ状態に保持され、ＴＦＴ３１３がオン状態に保持される。
このとき、ドライブトランジスタとしてのＴＦＴ３１１は飽和領域で駆動しているため、そのゲート・ソース間電圧Ｖｇｓに対して電流Ｉｄｓが、ＴＦＴ３１１とＥＬ発光素子３１５に流れる。
【０１２３】
次に、ＥＬ発光素子３１５の非発光期間において、図２５（Ａ）〜（Ｆ）に示すように、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］  ，ｗｓ［３０２］  ，・・が選択的にローレベルに保持され、ライトスキャナ３０５よりＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・が選択的にローレベルに保持され、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］，ｄｓ［３０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路３０１においては、図２４（Ｂ）に示すように、ＴＦＴ３１２，ＴＦＴ３１４はオフ状態に保持されたままで、ＴＦＴ３１３がオフする。
このとき、ＥＬ発光素子３１５に保持されていた電位は、供給源が無くなるために降下し、ＥＬ発光素子３１５は非発光になる。この電位はＥＬ発光素子３１５のしきい電圧Ｖｔｈまで降下する。しかし、ＥＬ発光素子３１５にもオフ電流が流れるために、さらに非発光期間が続くとその電位はＧＮＤまで降下する。
一方、ＥＬ発光素子３１５のアノード側の電圧降下に伴い、ドライブトランジスタとしてのＴＦＴ３１１のゲート電位にもキャパシタＣ３１１を介して低下する。これと並行して、ＴＦＴ３１１には電流が流れ、そのソース電位は上昇する。
これにより、ＴＦＴ３１１はカットオフ状態になり、ＴＦＴ３１１に電流は流れない。
つまり、以上より本第５の実施形態の画素回路３０１Ａでは、非発光期間に画素回路内に電流を流さないで動作させることができ、パネルの消費電力を抑制することができる。
【０１２４】
次に、ＥＬ発光素子３１５の非発光期間において、図２５（Ａ）〜（Ｆ）に示すように、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］  ，ｄｓ［３０２］  ，・・がローレベルに保持されたまま、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］  ，ｗｓ［３０２］  ，・・が選択的にハイレベルに設定され、ライトスキャナ３０５よりＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路Ａ３０１においては、図２４（Ｃ）に示すように、ＴＦＴ３１３がオフ状態に保持されたままで、ＴＦＴ３１２，ＴＦＴ３１４がオンする。これにより、水平セレクタ３０３によりデータ線ＤＴＬ３０１に伝搬された入力信号（Ｖｉｎ）が画素容量ＣｓとしてのキャパシタＣ３１１に書き込まれる。
この信号線電圧を書き込むときにＴＦＴ３１４をオンしておくことが重要である。ＴＦＴ３１４がない場合には、ＴＦＴ３１２がオンして映像信号が画素容量Ｃｓに書き込まれると、ＴＦＴ３１１のソース電位Ｖｓはカップリングが入る。。これに対して、ノードＮＤ３１１を定電圧源３０７に接続するＴＦＴ３１４をオンすると、低インピーダンスの配線ラインに接続されることになるため、ＴＦＴ３１１のソース電位には配線ラインの電圧値が書き込まれる。
このとき、配線ラインの電位をＶｏとすると、ドライブトランジスタとしてのＴＦＴ３１１のソース電位はＶｏとなるため、画素容量Ｃｓには入力信号の電圧Ｖｉｎに対して、（Ｖｉｎ−Ｖｏ）と等しい電位が保持される。
【０１２５】
その後、ＥＬ発光素子３１５の非発光期間において、図２５（Ａ）〜（Ｆ）に示すように、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］  ，ｄｓ［３０２］  ，・・がローレベルに保持され、ライトスキャナ３０５により走査線ＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・がハイレベルに保持されたまま、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］，ｗｓ［３０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路３０１Ａにおいては、図２４（Ｄ）に示すように、ＴＦＴ３１２がオフ状態となり、画素容量としてのキャパシタＣ３１１への入力信号の書き込みが終了する。
このとき、ＴＦＴ３１１のソース電位は低インピーダンスを維持している必要があるので、ＴＦＴ３１４はオンしたままである。
【０１２６】
その後、図２５（Ａ）〜（Ｆ）に示すように、ライトスキャナ３０４より走査線ＷＳＬ３０１，ＷＳＬ３０２，・・への走査信号ｗｓ［３０１］  ，ｗｓ［３０２］  ，・・がローレベルに保持されたまま、ライトスキャナ３０５より走査線ＷＳＬ３１１，ＷＳＬ３１２，・・への走査信号ｗｓ［３１１］  ，ｗｓ［３１２］  ，・・がローレベルに設定された後、ドライブスキャナ３０６により駆動線ＤＳＬ３０１，ＤＳＬ３０２，・・への駆動信号ｄｓ［３０１］  ，ｄｓ［３０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路３０１において、図２４（Ｅ）に示すように、ＴＦＴ３１４がオフした後に、ＴＦＴ３１３がオン状態となる。
ＴＦＴ３１３がオンしたことに伴い、ＥＬ発光素子３１５に電流が流れ、ＴＦＴ３１１のソース電位は降下する。このように、ドライブトランジスタとしてのＴＦＴ３１１のソース電位は変動するにもかかわらず、ＴＦＴ３１１のゲートとＥＬ発光素子３１５のアノード間には容量があり、ＴＦＴ３１１のゲートとＥＬ発光素子３１５のアノード間電圧は、常に（Ｖｉｎ−ＶＣＣ）にて保たれている。
【０１２７】
ここで、ＴＦＴ３１３は非飽和領域にて動作しているため、単純な抵抗値とみなされる。よって、ＴＦＴ３１１のゲート・ソース電圧は（Ｖｉｎ−Ｖｏ）からＴＦＴ３１３による電圧降下の値を引いたものとなる。つまり、ＴＦＴ３１１を流れる電流量はＶｉｎによって決められるといえる。
【０１２８】
このように、信号書き込み期間中にＴＦＴ３１４をオンしてＴＦＴ３１１のソースを低インピーダンスにしておくことで、画素容量のＴＦＴ３１１のソース側を常に固定電位にしておくことができ、信号線書き込み時のカップリングによる画質劣化を考慮する必要が無く、短時間にて信号線電圧を書き込むことができる。また、画素容量を増加させ、リーク特性に対して対策することもできる。
【０１２９】
このとき、ドライブトランジスタとしてのＴＦＴ３１１は飽和領域で駆動しているので、このＴＦＴ３１１に流れる電流値Ｉｄｓは前述した式１で示された値となり、それはドライブトランジスタのゲート・ソース電圧Ｖｇｓであり、（Ｖｉｎ−ＶＣＣ）である。
つまり、ＴＦＴ３１１を流れる電流量はＶｉｎによって決められるといえる。
【０１３０】
以上より、ＥＬ発光素子３１５は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化しても、本第４の実施形態の画素回路３０１では、ドライブトランジスタとしてのＴＦＴ３１１のゲート・ソース間電位が一定に保たれたままノ−ドＮＤ２１１の電位は下降するので、ＴＦＴ３１１に流れる電流は変化しない。
よって、ＥＬ発光素子３１５に流れる電流も変化せず、ＥＬ発光素子３１５のＩ−Ｖ特性が劣化しても、入力電圧Ｖｉｎに相当した電流が常に流れつづけ、従来の問題は解決できる。
【０１３１】
なお、ＴＦＴ３１４につながれている配線の電位（定電圧源）に関して制約は無いが、図２６に示すように、その電位をＶＣＣと同じくすると、信号線の配線を削減することができる。これによって、パネル配線部、画素部のレイアウトが容易に行うことができる。また、パネル入力のパッドを削減することもできる。
一方、ドライブトランジスタとしてのＴＦＴ３１１のゲート・ソース間電圧Ｖｇｓは前述したように、Ｖｉｎ−Ｖｏによって決定される。よって、たとえば図２７に示すように、Ｖｏを接地電位ＧＮＤ等の低い電位に設定すると、入力信号電圧ＶｉｎはＧＮＤレベル近辺の低電位にて作成することができ、周辺ＩＣの信号の昇圧処理などを必要としない。さらに、スイッチングトランジスタとしてのＴＦＴ３１３のオン電圧を低下させることもでき、外部ＩＣに負担をかけないで設計することが可能となる。
【０１３２】
また、図２３において、発光素子３１５のカソード電極の電位を接地電位ＧＮＤにしているが、これはどのような電位でも構わない。むしろ、負電源にした方が、Ｖｃｃの電位を下げることができ、入力信号電圧の電位も下げることができる。これにより、外部ＩＣに負担をかけないで設計することが可能である。
【０１３３】
また、図２８に示すように、画素回路のトランジスタはｎチャネルではなく、ｐチャネルＴＦＴ３２１〜３２４で画素回路を構成しても構わない。この場合はＥＬ発光素子３３４のアノード側に電源が接続され、カソード側にドライブトランジスタとしてのＴＦＴ３３１が接続される。
【０１３４】
さらに、スイッチングトランジスタとしてのＴＦＴ３１２，ＴＦＴ３１３，ＴＦＴ３１４はドライブトランジスタとしてのＴＦＴ３１１と異なる極性のトランジスタでも構わない。
【０１３５】
本第５の実施形態によれば、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタをＥＬ発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
さらに、第４の実施形態によれば、たとえば黒信号でも短時間にて信号線電圧を書き込むことができ、ユニフォーミティの高い画質を得ることができる。同時に信号線容量を増加させ、リーク特性を抑制することができる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、周辺の配線レイアウトや画素レイアウトが容易になる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップを取り除くことができ、歩留まりを向上することができる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップをなくせることで、低抵抗でＶＣＣ配線をレイアウトすることができ、高ユニフォーミティの画質を得ることができる。
さらにまた、入力信号電圧をＧＮＤ近辺にすることができ、外部駆動システムへの負担を軽減することができる。
【０１３６】
第６実施形態
図２９は、本第６の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図３０は、図２９の有機ＥＬ表示装置において本第６の実施形態に係る画素回路の具体的な構成を示す回路図である。
【０１３７】
この表示装置４００は、図２９および図３０に示すように、画素回路（ＰＸＬＣ）４０１がｍ×ｎのマトリクス状に配列された画素アレイ部４０２、水平セレクタ（ＨＳＥＬ）４０３、ライトスキャナ（ＷＳＣＮ）４０４、第１のドライブスキャナ（ＤＳＣＮ１）４０５、第２のドライブスキャナ（ＤＳＣＮ２）４０６、第３のドライブスキャナ（ＤＳＣＮ３）４０７、水平セレクタ４０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ４０１〜ＤＴＬ４０ｎ、ライトスキャナ４０４により選択駆動される走査線ＷＳＬ４０１〜ＷＳＬ４０ｍ、第１のライトスキャナ４０５により選択駆動される駆動線ＤＳＬ４０１〜ＤＳＬ４０ｍ、第２のライトスキャナ４０６により選択駆動される駆動線ＤＳＬ４１１〜ＤＳＬ４１ｍ、および第３のライトスキャナ４０７により選択駆動される駆動線ＤＳＬ４２１〜ＤＳＬ４２ｍを有する。
【０１３８】
なお、画素アレイ部４０２において、画素回路４０１はｍ×ｎのマトリクス状に配列されるが、図２９においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図３０においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【０１３９】
本第６の実施形態に係る画素回路３０１は、図４０に示すように、ｎチャネルＴＦＴ４１１〜ＴＦＴ４１５、キャパシタＣ４１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子４１６、およびノードＮＤ４１１，ＮＤ４１２を有する。
また、図２３において、ＤＴＬ４０１はデータ線を、ＷＳＬ４０１は走査線を、ＤＳＬ４０１，ＤＳＬ４１１，ＤＳＬ４２１は駆動線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ４１１が本発明に係る電界効果トランジスタを構成し、ＴＦＴ４１２が第１のスイッチを構成し、ＴＦＴ４１３が第２のスイッチを構成し、ＴＦＴ４１４が第３のスイッチを構成し、ＴＦＴ４１５が第４のスイッチを構成し、キャパシタＣ４１１が本発明に係る画素容量素子を構成している。
また、走査線ＷＳＬ４０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ４０１が第２の制御線に対応し、駆動線ＷＳＬ４１１が第３の制御線に対応し、駆動線ＷＳＬ４２１が第４の制御線に対応する。
【０１４０】
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【０１４１】
画素回路３０１において、ＴＦＴ３１１のソースとノードＮＤ４１１との間に、ＴＦＴ４１４のソース・ドレインがそれぞれ接続され、ノードＮＤ４１１と発光素子３１５のアノードとの間に、ＴＦＴ４１３のソース・ドレインがそれぞれ接続され、ＴＦＴ４１１のドレインが電源電位ＶＣＣに接続され、発光素子４１５のカソードが接地電位ＧＮＤに接続されている。すなわち、電源電位ＶＣＣと接地電位ＧＮＤとの間に、ドライブトランジスタとしてのＴＦＴ４１１、スイッチングトランジスタとしてのＴＦＴ４１４，ＴＦＴ４１３、および発光素子４１６が直列に接続されている。
ＴＦ４１１のゲートがノードＮＤ４１２に接続されている。そして、ノードＮＤ４１１とＮＤ４１２との間、すなわち、ＴＦＴ４１１のゲートとソース側との間に、画素容量ＣｓとしてのキャパシタＣ４１１が接続されている。キャパシタＣ４１１の第１電極がノードＮＤ４１１に接続され、第２電極がノードＮＤ４１２に接続されれいる。
ＴＦＴ４１３のゲートが駆動線ＤＳＬ４０１に接続され、ＴＦＴ４１４のゲートが駆動線ＤＳＬ４１１に接続されている。また、データ線ＤＴＬ４０１とノードＮＤ４１１（キャパシタＣ４１１の第１電極との接続点）との間に第１のスイッチとしてのＴＦＴ４１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ４１２のゲートが走査線ＷＳＬ４０１に接続されている。
さらに、ノードＮＤ４１１と電源電位ＶＣＣとの間にＴＦＴ４１５のソース・ドレインがそれぞれ接続され、ＴＦＴ４１５のゲートが駆動線ＤＳＬ４２１に接続されている。
【０１４２】
このように、本実施形態に係る画素回路４０１は、ドライブトランジスタとしてのＴＦＴ４１１のソースと発光素子４１６のアノードとがスイッチングトランジスタとしてのＴＦＴ４１４，ＴＦＴ４１３により接続され、ＴＦＴ４１１のゲートとソース側ノードＮＤ４１１間にキャパシタＣ４１１が接続され、かつ、ＴＦＴ３１１のゲート（ノードＮＤ４１２）がＴＦＴ４１５を介して電源電位ＶＣＣ（固定電圧ライン）に接続されて構成されている。
【０１４３】
次に、上記構成の動作を、画素回路の動作を中心に、図３１（Ａ）〜（Ｆ）、図３２、および図３３（Ａ）〜（Ｈ）に関連付けて説明する。
図３３（Ａ）は画素配列の第１行目の走査線ＷＳＬ４０１に印加される走査信号ｗｓ［４０１］  を、図３３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ４０２に印加される走査信号ｗｓ［４０２］  を、図３３（Ｃ）は画素配列の第１行目の駆動線ＷＳＬ４０１，ＷＳＬ４１１に印加される駆動信号ｄｓ［４０１］  ，ｄｓ［４１１］  を、図３３（Ｄ）は画素配列の第２行目の駆動線ＷＳＬ４０２，ＷＳＬ４１２に印加される駆動信号ｄｓ［４０２］  ，ｄｓ［４１２］  を、図３３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ４２１に印加される駆動信号ｄｓ［４２１］  を、図３３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ４２１に印加される駆動信号ｄｓ［４２２］  を、図３３（Ｇ）はＴＦＴ４１１のゲート電位Ｖｇ、すなわちノードＮＤ４１２の電位ＶＮＤ４１２  を、図３３（Ｈ）はＴＦＴ４１１のアノード側電位、すなわちノードＮＤ４１１の電位ＶＮＤ４１１  をそれぞれ示している。
なお、ＴＦＴ４１３とＴＦＴ４１４とはどちらが先にオン、またはオフしても問題がないことから、図３３（Ｃ），（Ｄ）に示すように駆動線ＷＳＬ４０１とＷＳＬ４１１、並びに、駆動線ＷＳＬ４０２，ＷＳＬ４１２に印加される駆動信号ｄｓ［４０１］  とｄｓ［４１１］  、駆動信号ｄｓ［４０２］  とｄｓ［４１２］  を同タイミングとしている。
【０１４４】
まず、通常のＥＬ発光素子４１６の発光状態時は、図３３（Ａ）〜（Ｆ）に示すように、ライトスキャナ４０４より走査線ＷＳＬ４０１，ＷＳＬ４０２，・・への走査信号ｗｓ［４０１］  ，ｗｓ［４０２］  ，・・が選択的にローレベルに設定され、ドライブスキャナ４０５により駆動線ＤＳＬ４０１，ＤＳＬ４０２，・・への駆動信号ｄｓ［４０１］  ，ｄｓ［４０２］  ，・・が選択的にハイレベルに設定され、ドライブスキャナ４０６により駆動線ＤＳＬ４１１，ＤＳＬ４１２，・・への駆動信号ｄｓ［４１１］  ，ｄｓ［４１２］  ，・・が選択的にハイレベルに設定され、ドライブスキャナ４０７により駆動線ＤＳＬ４２１，ＤＳＬ４２２，・・への駆動信号ｄｓ［４２１］  ，ｄｓ［４２２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路４０１においては、図３１（Ａ）に示すように、ＴＦＴ４１４とＴＦＴ４１３がオンした状態に保持され、ＴＦＴ４１２とＴＦＴ４１５がオフした状態に保持される。
【０１４５】
まず、通常のＥＬ発光素子４１６の非発光状態時は、図３３（Ａ）〜（Ｆ）に示すように、ライトスキャナ４０４により走査線ＷＳＬ４０１，ＷＳＬ４０２，・・への走査信号ｗｓ［４０１］  ，ｗｓ［４０２］  ，・・がローレベルに保持され、ドライブスキャナ４０７により駆動線ＤＳＬ４２１，ＤＳＬ４２２，・・への駆動信号ｄｓ［４２１］  ，ｄｓ［４２２］  ，・・がローレベルに保持され、ドライブスキャナ４０５により駆動線ＤＳＬ４０１，ＤＳＬ４０２，・・への駆動信号ｄｓ［４０１］  ，ｄｓ［４０２］  ，・・が選択的にローレベルに設定され、ドライブスキャナ４０６により駆動線ＤＳＬ４１１，ＤＳＬ４１２，・・への駆動信号ｄｓ［４１１］  ，ｄｓ［４１２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路３０１においては、図３１（Ｂ）に示すように、ＴＦＴ４１２，ＴＦＴ４１５がオフ状態に保持されたままで、ＴＦＴ４１３，４１４がオフする。
このとき、ＥＬ発光素子４１６に保持されていた電位は、供給源が無くなるために降下し、ＥＬ発光素子４１６は非発光になる。この電位はＥＬ発光素子４１６のしきい電圧Ｖｔｈまで降下する。しかし、ＥＬ発光素子４１６にもオフ電流が流れるために、さらに非発光期間が続くとその電位はＧＮＤまで降下する。
一方、ドライブトランジスタとしてのＴＦＴ３１１は、ゲート電位が高いためにオン状態に保持され、ＴＦＴ４１１のソース電位は電源電圧Ｖｃｃまで昇圧する。この昇圧は短時間にて行われ、Ｖｃｃ昇圧後はＴＦＴ４１１には電流は流れなくなる。
つまり、以上より本第６の実施形態の画素回路４０１では、非発光期間に画素回路内に電流を流さないで動作させることができ、パネルの消費電力を抑制することができる。
【０１４６】
この状態で次に、図３３（Ａ）〜（Ｆ）に示すように、ドライブスキャナ４０５により駆動線ＤＳＬ４０１，ＤＳＬ４０２，・・への駆動信号ｄｓ［４０１］  ，ｄｓ［４０２］  ，・・がローレベルに保持され、ドライブスキャナ４０６により駆動線ＤＳＬ４１１，ＤＳＬ４１２，・・への駆動信号ｄｓ［４１１］  ，ｄｓ［４１２］  ，・・がローレベルに保持された状態で、ドライブスキャナ４０７により駆動線ＤＳＬ４２１，ＤＳＬ４２２，・・への駆動信号ｄｓ［４２１］  ，ｄｓ［４２２］  ，・・が選択的にハイレベルに設定され後、ライトスキャナ４０４より走査線ＷＳＬ４０１，ＷＳＬ４０２，・・への走査信号ｗｓ［４０１］  ，ｗｓ［４０２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路４０１においては、図３１（Ｃ）に示すように、ＴＦＴ４１３，４１４がオフ状態に保持されたままで、ＴＦＴ４１２，ＴＦＴ３５４がオンする。これにより、水平セレクタ３０３によりデータ線ＤＴＬ５０１に伝搬された入力信号が画素容量ＣｓとしてのキャパシタＣ４１１に書き込まれる。
このとき、画素容量ＣｓとしてのキャパシタＣ４１１には、電源電圧ＶＣＣと入力電圧Ｖｉｎとの差（ＶＣＣ−Ｖｉｎ）と等しい電位が保持される。
【０１４７】
その後、ＥＬ発光素子４１６の非発光期間において、図３３（Ａ）〜（Ｆ）に示すように、ドライブスキャナ４０５により駆動線ＤＳＬ４０１，ＤＳＬ４０２，・・への駆動信号ｄｓ［４０１］  ，ｄｓ［４０２］  ，・・がローレベルに保持され、ドライブスキャナ４０６により駆動線ＤＳＬ４１１，ＤＳＬ４１２，・・への駆動信号ｄｓ［４１１］  ，ｄｓ［４１２］  ，・・がローレベルに保持された状態で、ドライブスキャナ４０７により駆動線ＤＳＬ４２１，ＤＳＬ４２２，・・への駆動信号ｄｓ［４２１］  ，ｄｓ［４２２］  ，・・が選択的にローレベルに設定され後、ライトスキャナ４０４より走査線ＷＳＬ４０１，ＷＳＬ４０２，・・への走査信号ｗｓ［４０１］，ｗｓ［４０２］  ，・・が選択的にローレベルに設定される。
その結果、画素回路４０１においては、図３１（Ｄ）に示すように、ＴＦＴ４１５，４１２がオフ状態となり、画素容量としてのキャパシタＣ４１１への入力信号の書き込みが終了する。
このとき、キャパシタＣ４１１には容量端の電位にかかわらず電源電圧ＶＣＣと入力電圧Ｖｉｎとの差（ＶＣＣ−Ｖｉｎ）と等しい電位が保持されている。
【０１４８】
その後、図３３（Ａ）〜（Ｆ）に示すように、ドライブスキャナ４０５により駆動線ＤＳＬ４０１，ＤＳＬ４０２，・・への駆動信号ｄｓ［４０１］  ，ｄｓ［４０２］，・・がローレベルに保持され、ドライブスキャナ４０７により駆動線ＤＳＬ４２１，ＤＳＬ４２２，・・への駆動信号ｄｓ［４２１］  ，ｄｓ［４２２］  ，・・がローレベルに保持され、ライトスキャナ４０４より走査線ＷＳＬ４０１，ＷＳＬ４０２，・・への走査信号ｗｓ［４０１］  ，ｗｓ［４０２］  ，・・がローレベルに保持された状態で、ドライブスキャナ４０６により駆動線ＤＳＬ４１１，ＤＳＬ４１２，・・への駆動信号ｄｓ［４１１］  ，ｄｓ［４１２］  ，・・が選択的にハイレベルに設定される。
その結果、画素回路４０１においては、図３１（Ｅ）に示すように、Ｔ４１４がオンする。ＴＦＴ４１４をオンすることで、ドライブトランジスタＴ４１１のゲート−ソース間電位は画素容量としてのキャパシタＣ４１１に充電されていた電位差（Ｖｃｃ−Ｖｉｎ）となる。そして、図３３（Ｈ）に示すように、ＴＦＴ４１１のソース電位の値にかかわらず、この電位差を保持したまま、ドライブトランジスタＴ４１１のソース電位はＶｃｃまで上昇してゆく。
【０１４９】
そして、図３３（Ａ）〜（Ｆ）に示すように、ドライブスキャナ４０７により駆動線ＤＳＬ４２１，ＤＳＬ４２２，・・への駆動信号ｄｓ［４２１］  ，ｄｓ［４２２］，・・がローレベルに保持され、ライトスキャナ４０４より走査線ＷＳＬ４０１，ＷＳＬ４０２，・・への走査信号ｗｓ［４０１］  ，ｗｓ［４０２］  ，・・がローレベルに保持され、ドライブスキャナ４０６により駆動線ＤＳＬ４１１，ＤＳＬ４１２，・・への駆動信号ｄｓ［４１１］  ，ｄｓ［４１２］  ，・・がハイレベルに保持された状態で、ドライブスキャナ４０５により駆動線ＤＳＬ４０１，ＤＳＬ４０２，・・への駆動信号ｄｓ［４０１］  ，ｄｓ［４０２］  ，・・が選択的にハイレベルに保持される。
その結果、画素回路４０１において、図３３（Ｆ）に示すように、ＴＦＴ４１３がオン状態となる。
ＴＦＴ４１３がオンしたことに伴い、ＴＦＴ４１１のソース電位は降下する。このように、ドライブトランジスタとしてのＴＦＴ３１１のソース電位は変動するにもかかわらず、ＴＦＴ４１１のゲートとＥＬ発光素子４１６のアノード間には容量があるために、ＴＦＴ４１１のゲート・ソース間電圧は、常に（ＶＣＣ−Ｖｉｎ）にて保たれている。
【０１５０】
このとき、ドライブトランジスタとしてのＴＦＴ４１１は飽和領域で駆動しているので、このＴＦＴ４１１に流れる電流値Ｉｄｓは前述した式１で示された値となり、それはドライブトランジスタＴＦＴ４１１のゲート・ソース電圧Ｖｇｓによって決定される。
この電流はＥＬ発光素子４１６にも流れ、ＥＬ発光素子４１６は電流値に比例した輝度で発光する。
【０１５１】
ＥＬ発光素子の等価回路は図３２に示されるようにトランジスタで記述することができるため、図３２中、ノードＮＤ４１１の電位は発光素子４１６に電流Ｉｄｓが流れるゲート電位まで上昇して止まる。この電位の変化に伴いノードＮＤ４１２の電位も変化する。最終的なノードＮＤ４１１の電位をＶｘとすると、ノードＮＤ４１２の電位は（Ｖｘ＋Ｖｃｃ−Ｖｉｎ）と記述され、ドライブトランジスタであるＴＦＴ４１１のゲート・ソース間電位は（Ｖｘ＋Ｖｃｃ）に保たれる。
【０１５２】
以上より、ＥＬ発光素子４１６は発光時間が長くなるに従い、そのＩ−Ｖ特性は劣化しても、本第６の実施形態の画素回路４０１では、ドライブトランジスタとしてのＴＦＴ４１１のゲート・ソース間電位が一定に保たれたままノードＮＤ４１１の電位は下降するので、ＴＦＴ３４１に流れる電流は変化しない。
よって、ＥＬ発光素子４１６に流れる電流も変化せず、ＥＬ発光素子４１６のＩ−Ｖ特性が劣化しても、ゲート−ソース間電位（Ｖｃｃ−Ｖｉｎ）に相当する電流が常に流れつづけ、ＥＬの経時劣化に対する従来の問題は解決できる。
また、本発明の回路では画素内に固定電位は電源であるＶｃｃしかないため、太く配線せざるを得なかったＧＮＤラインを必要としない。これにより画素面積を小さくすることができる。さらに、非発光期間においてはＴＦＴ４１３，４１４はオフしており、回路に電流は流れない。すなわち、非発光時間に回路に電流を流さないことで消費電力の低減も図ることができる。
【０１５３】
以上説明したように、本第６の実施形態によれば、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタを発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
また、本発明では固定電位に画素電源を使用することができるため、画素面積を小さくすることができ、パネルの高精細化が期待できる。
さらにまた、ＥＬ発光素子の非発光時間に回路に電流を流さないことで消費電力の低減が可能となる。
【０１５４】
【発明の効果】
以上説明したように、本発明によれば、ＥＬ発光素子のＩ−Ｖ特性が経時変化しても、輝度劣化の無いソースフォロワー出力が行える。
ｎチャネルトランジスタのソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタを発光素子の駆動素子として用いることができる。
また、ｎチャネルのみで画素回路のトランジスタを構成することができ、ＴＦＴ作成においてａ−Ｓｉプロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。
さらに、たとえば黒信号でも短時間にて信号線電圧を書き込むことができ、ユニフォーミティの高い画質を得ることができる。同時に信号線容量を増加させ、リーク特性を抑制することができる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、周辺の配線レイアウトや画素レイアウトが容易になる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップを取り除くことができ、歩留まりを向上することができる。
また、ＴＦＴ側のＧＮＤ配線を削除することができ、ＴＦＴ基板のＧＮＤ配線−ＶＣＣ配線のオーバーラップをなくせることで、低抵抗でＶＣＣ配線をレイアウトすることができ、高ユニフォーミティの画質を得ることができる。
また、本発明では固定電位に画素電源を使用することができるため、画素面積を小さくすることができ、パネルの高精細化が期待できる。
さらにまた、ＥＬ発光素子の非発光時間に回路に電流を流さないことで消費電力の低減が可能となる。
さらにまた、入力信号電圧をＧＮＤ近辺にすることができ、外部駆動システムへの負担を軽減することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】図２の回路の動作を説明するための等価回路を示す図である。
【図４】図２の回路の動作を説明するためのタイミングチャートである。
【図５】第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図６】図５の有機ＥＬ表示装置において第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図７】図６の回路の動作を説明するための等価回路を示す図である。
【図８】図６の回路の動作を説明するためのタイミングチャートである。
【図９】第２の実施形態に係る画素回路の他の構成例を示す回路図である。
【図１０】第３の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】図１０の有機ＥＬ表示装置において第３の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１２】図１１の回路の動作を説明するための等価回路を示す図である。
【図１３】図１１の回路の動作を説明するためのタイミングチャートである。
【図１４】第３の実施形態に係る画素回路の他の構成例を示す回路図である。
【図１５】第４の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１６】図１５の有機ＥＬ表示装置において第４の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１７】図１６の回路の動作を説明するための等価回路を示す図である。
【図１８】図１６の回路の動作を説明するためのタイミングチャートである。
【図１９】固定電圧ラインを電源電位ＶＣＣとした画素回路を示す回路図である。
【図２０】固定電圧ラインを接地電位ＧＮＤとした画素回路を示す回路図である。
【図２１】第４の実施形態に係る画素回路の他の構成例を示す回路図である。
【図２２】第５の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２３】図２２の有機ＥＬ表示装置において第５の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図２４】図２３の回路の動作を説明するための等価回路を示す図である。
【図２５】図２３の回路の動作を説明するためのタイミングチャートである。
【図２６】固定電圧ラインを電源電位ＶＣＣとした画素回路を示す回路図である。
【図２７】固定電圧ラインを接地電位ＧＮＤとした画素回路を示す回路図である。
【図２８】第５の実施形態に係る画素回路の他の構成例を示す回路図である。
【図２９】第６の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図３０】図２９の有機ＥＬ表示装置において第５の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３１】図３０の回路の動作を説明するための等価回路を示す図である。
【図３２】図３０の回路の動作を説明するための等価回路を示す図である。
【図３３】図３０の回路の動作を説明するためのタイミングチャートである。
【図３４】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図３５】図３４の画素回路の一構成例を示す回路図である。
【図３６】有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図３７】図３５の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【図３８】初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ素子の動作点を示す図である。
【図３９】経時変化後のドライブトランジスタとしてのＴＦＴとＥＬ素子の動作点を示す図である。
【図４０】ドライブトランジスタとしてのｎチャネルＴＦＴのソースを接地電位に接続した画素回路を示す回路図である。
【符号の説明】
１００…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、１１１〜１１３…ＴＦＴ、１１４…発光素子、ＮＤ１１１，ＮＤ１１２…ノード、２００，２００Ａ…表示装置、２０１，２０１Ａ…画素回路（ＰＸＬＣ）、２０２，２０２Ａ…画素アレイ部、２０３…水平セレクタ（ＨＳＥＬ）、２０４…ライトスキャナ（ＷＳＣＮ）、２０５…ドライブスキャナ（ＤＳＣＮ）、ＤＴＬ２０１〜ＤＴＬ２０ｎ…データ線、ＷＳＬ２０１〜ＷＳＬ２０ｍ…走査線、ＤＳＬ２０１〜ＤＳＬ２０ｍ…駆動線、２１１〜２１３…ＴＦＴ、２１４…発光素子、ＮＤ２１１，ＮＤ２１１Ａ，ＮＤ２１２…ノード、３００，３００Ａ…表示装置、３０１，３０１Ａ…画素回路（ＰＸＬＣ）、３０２，３０２Ａ…画素アレイ部、３０３…水平セレクタ（ＨＳＥＬ）、３０４，３０５…ライトスキャナ（ＷＳＣＮ）、３０６…ドライブスキャナ（ＤＳＣＮ）、３０７…定電圧源（ＣＶＳ）、ＤＴＬ３０１〜ＤＴＬ３０ｎ…データ線、ＷＳＬ３０１〜ＷＳＬ３０ｍ，ＷＳＬ３１１〜ＷＳＬ３１ｍ…走査線、ＤＳＬ３０１〜ＤＳＬ３０ｍ…駆動線、３１１〜３１４…ＴＦＴ、３１５…発光素子、ＮＤ３１１，ＮＤ３１１Ａ，ＮＤ３１２…ノード、４００…表示装置、４０１…画素回路（ＰＸＬＣ）、４０２…画素アレイ部、４０３…水平セレクタ（ＨＳＥＬ）、３０４…ライトスキャナ（ＷＳＣＮ）、３０５〜３０７…ドライブスキャナ（ＤＳＣＮ）、ＤＴＬ４０１〜ＤＴＬ４０ｎ…データ線、ＷＳＬ４０１〜ＷＳＬ４０ｍ，ＤＳＬ３０１〜ＤＳＬ３０ｍ，ＤＳＬ４１１〜ＤＳＬ４１ｍ，ＤＳＬ４２１〜ＤＳＬ４２ｍ…駆動線、４１１〜４１５…ＴＦＴ、４１６…発光素子、ＮＤ４１１，ＮＤ４１２…ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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