(57)【要約】【課題】溝の開口幅によらずに埋め込み絶縁膜の圧縮応力を緩和できる溝型の素子分離を備え、これにより均一で良好な素子性能を有する半導体装置および、その製造方法を提供する。【解決手段】表面側に溝５を有する半導体基板３と、溝５内に充填された絶縁膜７と、溝５の内壁と絶縁膜７との間で引っ張り応力が加えられた状態で溝５の内壁に設けられた収縮膜９とを備えたことを特徴とする半導体装置。【選択図】        図１
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【特許請求の範囲】
【請求項１】
表面側に溝を有する半導体基板と、
前記溝内に充填された絶縁膜膜と、
前記溝の内壁と前記絶縁膜との間で引っ張り応力が加えられた状態で当該溝の内壁に設けられた収縮膜とを備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記収縮膜は、前記溝の底部を含む当該溝の内壁に設けられている
ことを特徴とする半導体装置。
【請求項３】
素子分離用の溝を有する半導体基板と、
前記半導体基板の溝の下方内壁に沿った位置に空間部を維持した状態で当該溝内に充填された絶縁膜とを備えた
ことを特徴とする半導体装置。
【請求項４】
半導体基板の表面側に形成された溝の内壁に沿って、加熱によって収縮する材料膜を形成する第１工程と、
前記材料膜を介して前記溝内に絶縁膜を埋め込む第２工程と、
前記第２工程の後、加熱によって前記材料膜を収縮させる第３工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記材料膜は、ポーラスシリカ、ハイドロシリシスキオキサン、またはメチルシリシスキオキサンからなる
ことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の表面側に形成された溝の内壁を覆う状態で加熱によって気化する材料膜を形成し、当該材料膜をエッチバックして当該溝の下方内壁のみに当該材料膜を残す第１工程と、
前記溝内に残した前記材料膜を介して前記溝内に絶縁膜を埋め込む第２工程と、
前記第２工程の後、加熱によって気化させた前記材料膜成分を前記絶縁膜を介して前記溝内から除去し、当該溝の下方内壁に沿った位置に空間部を形成する第３工程とを行う
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特には溝型素子分離を備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置における素子構造の微細化が進み、デザインルール（最小設計線幅）が９０ｎｍ以下になると、溝型素子分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩ）の埋め込み絶縁膜の圧縮応力が、素子性能に大きな影響を及ぼすようになってくる。例えば、ＮＭＯＮトランジスタにおいては、酸化シリコンからなる埋め込み絶縁膜からの圧縮応力が、活性領域のシリコン構造にひずみを与えて電子のキャリア移動度を低下させるため、トランジスタの性能が劣化する。そして、その圧縮応力のかかり方は、溝（トレンチ）の幅、活性領域の大きさによって変化するため、個々のトランジスタの性能がばらつく要因ともなっている。
【０００３】
そこで、埋め込み絶縁膜の内部に空間部を設け、この空間部において埋め込み絶縁膜の圧縮応力を緩和させる構成の半導体装置が提案されている。このような構成の半導体装置においては、半導体基板の表面側に上部開口の幅が下部よりも狭い溝を形成し、この溝内を埋め込むように半導体基板上に絶縁膜を形成する際、溝内が絶縁膜で埋め込まれる前に溝の上部開口を絶縁膜で閉じることで、埋め込み絶縁膜の内部に溝の中央に位置させた空間部が設けられる（以上、下記特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−１８３１４９号公報
【０００５】
【発明が解決しようとする課題】
ところが、上述した構成では、溝の幅と深さとによっては、溝の内部に空間部を形成することが困難である。すなわち、溝の幅が深さの２倍以上である場合には、絶縁膜の成膜工程において溝内が絶縁膜で埋め込まれる前に溝の上部開口を絶縁膜で閉じることができず、絶縁膜中に空間部を形成することはできないのである。またこの場合、例え空間部が形成されたとしても、当該空間部を溝内に位置させることはできないのである。
【０００６】
したがって、幅が広いことで特に大きな圧縮応力を生じる溝型素子分離（ＳＴＩ）において、その圧縮応力を緩和することができないことになり、実際の半導体装置に対して適用した場合の効果が小さい。また、様々な開口幅の素子分離が存在する現実の半導体装置において、全てのＳＴＩに空間部を設けて埋め込み絶縁膜の圧縮応力を緩和させることはできず、したがって、ＭＯＳトランジスタ等の素子性能ばらつきを抑える効果もない。
【０００７】
そこで本発明は、溝の開口幅によらずに埋め込み絶縁膜の圧縮応力を緩和できる溝型の素子分離を備え、これにより均一で良好な素子性能を有する半導体装置および、その製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置は、半導体基板の表面側に形成された溝内に絶縁膜が充填された半導体装置に関し、第１の半導体装置においては、溝の内壁と絶縁膜との間で引っ張り応力が加えられた状態で当該溝の内壁に収縮膜が設けられていることを特徴としている。
【０００９】
このような構成の第１の半導体装置においては、溝内に充填された絶縁膜と溝の内壁との間に設けられた収縮膜により、絶縁膜の圧縮応力が収縮膜の引っ張り応力によって緩和される。したがって、絶縁膜の圧縮応力が半導体基板に加わることで半導体基板に歪みが生じることを防止できる。
【００１０】
また第２の半導体装置においては、半導体基板の溝の下方内壁に沿った位置に空間部を維持した状態で絶縁膜が充填されていることを特徴としている。
【００１１】
このような構成の第２の半導体装置においては、半導体基板の溝の下方内壁に沿った位置に維持された空間部によって、溝内に充填された絶縁膜の圧縮応力が吸収される。したがって、絶縁膜の圧縮応力が半導体基板に加わることで半導体基板に歪みが生じることを防止できる。
【００１２】
また本発明は、上述した第１の半導体装置の製造方法でもあり、先ず第１工程では、半導体基板の表面側に形成された溝の内壁に沿って、加熱によって収縮する材料膜を形成し、次の第２工程ではこの材料膜を介して溝内に絶縁膜を埋め込み、その後の第３工程では、加熱によって材料膜を収縮させる。
【００１３】
このような製造方法では、材料膜を介して溝内に絶縁膜を充填した後に、加熱によって溝の内壁の材料膜を収縮させる。このため、絶縁膜と溝の内壁との間には、溝の形状によらず、加熱によって収縮した材料膜が、溝の内壁と絶縁膜との間で引っ張り応力が加えられた収縮膜として設けられる。尚、材料膜としては、ポーラスシリカ、ハイドロシリシスキオキサン、またはメチルシリシスキオキサンが用いられる。
【００１４】
そして、本発明は、上述した第２の半導体装置の製造方法でもあり、先ず第１工程では、半導体基板の表面側に形成された溝の内壁を覆う状態で加熱によって気化する材料膜を形成し、当該材料膜をエッチバックして当該溝の下方内壁のみに当該材料膜を残す。次いで、第２工程では、溝内に残した材料膜を介して溝内に絶縁膜を埋め込み、その後の第３工程では、加熱によって気化させた前記材料膜成分を絶縁膜を介して前記溝内から除去し、当該溝の下方内壁に沿った位置に空間部を形成する。
【００１５】
このような製造方法では、溝の下方内壁に形成した材料膜を介して溝内に絶縁膜を充填した後に、この材料膜を加熱によって気化させることで溝の内部から除去する。このため、絶縁膜と溝の下方内壁との間には、溝の形状によらず、材料膜が除去された空間部が形成される。
【００１６】
【発明の実施の形態】
以下、本発明の半導体装置の構成を図面に基づいて詳細に説明する。
【００１７】
＜第１実施形態＞
図１は、第１実施形態の半導体装置の要部断面図である。この図に示す半導体装置は、溝型素子分離１を備えている。これらの溝型素子分離１は、例えば単結晶シリコンからなる半導体基板３の表面層に形成された各開口幅の溝５に形成されている。これらの溝５の内壁は、ここでの図示を省略した薄い酸化膜（絶縁膜）で覆われており、その内部に酸化シリコンを用いた絶縁膜７が充填されている。また、溝５の内壁と絶縁膜７との間には、溝５の内壁と絶縁膜７との間で引っ張り応力が加えられた状態の収縮膜９が設けられている。
【００１８】
この収縮膜９は、溝５の内壁を構成する酸化膜と絶縁膜７とに密着して設けられ、酸化膜と絶縁膜７とに両側から引っ張られることにより、引っ張り応力が加えられている。このような収縮膜９は、例えば、ポーラスシリカ、ハイドロシリシスキオキサン、またはメチルシリシスキオキサンからなる材料膜を加熱によって収縮させることによって得られる。
【００１９】
そして、このような構成の溝型素子分離１によって分離された半導体基板３の表面側の活性領域１１に、例えばゲート電極１３を備えたＭＯＳ型の半導体素子１５が設けられている。この半導体素子１５は、ゲート電極１３の側壁に設けられたサイドウォールおよび半導体基板３表面側のソース／ドレイン拡散層からなる。
【００２０】
このような構成の半導体装置においては、溝５内に充填された絶縁膜７と溝５の内壁との間に設けられた収縮膜７により、溝５内に充填された絶縁膜７の圧縮応力が収縮膜７の引っ張り応力によって緩和される。したがって、絶縁膜７の圧縮応力が半導体基板３に加わることで半導体基板３に歪みが生じることを防止できる。これにより、半導体基板３の活性領域１１に形成された半導体素子１５のトランジスタの性能を維持することが可能である。
【００２１】
次に、図１を用いて説明した半導体装置の製造方法を図２に基づいて説明する。
【００２２】
先ず、図２（１）に示すように、例えばＰ型の単結晶シリコンからなる半導体基板３の素子分離を形成する領域に溝５を形成する。この際、ここでの図示は省略したが、半導体基板３上に薄い酸化膜を介して窒化シリコン膜をＣＶＤ法によって形成し、この窒化シリコン膜上に酸化シリコン膜をＣＶＤ法によって形成する。この酸化シリコン膜には、後のエッチングにおいて除去し易いようにホウ素などの不純物をドーピングしても良い。次に、リソグラフィー法によって、酸化シリコン膜上にレジストパターンを形成し、さらにこのレジストパターンをマスクにして酸化シリコン膜および窒化シリコン膜を順次パターンエッチングすることにより、酸化シリコン膜および窒化シリコン膜からなる無機マスクを形成する。その後、この無機マスク上からのエッチングにより、半導体基板３に溝５を形成する。
【００２３】
尚、溝５を形成した後には、無機マスクをエッチング除去し、さらに溝５の内壁を酸化する。
【００２４】
次に、溝５の内壁を覆う状態で、加熱によって収縮する材料からなる材料膜２１を形成する。この材料膜２１は、例えばポーラスシリカ（多孔質酸化シリコン）、ＨＳＱ（ハイドロシルシスキオキサン）、ＭＳＱ（メチルシルシスキオキサン）からなる。その後、エッチングガスとしてＣｘＦｙ系ガスを用いたエッチング技術によって材料膜２１をエッチバックし、半導体基板３の表面上の材料膜２１を除去する。この際、図示したように、全ての溝５の底部に材料膜２１が残っても良い。また、開口幅が狭い溝５の底部のみに材料膜２１が残された状態であっても良く、例えば、最小線幅９０ｎｍルールの場合は、５０ｎｍ以下の幅の溝５の底部に材料膜２１が残される。
【００２５】
以上の後、図２（２）に示すように、材料膜２１を介して溝５内が埋め込まれるように、半導体基板３の上方に酸化シリコンからなる絶縁膜７を形成する。この際、例えば塗布法または高密度プラズマＣＶＤ法のような埋め込み特性の良好な成膜方法によって、酸化シリコンからなる絶縁膜７を形成する。その後、ＣＭＰ法によって、絶縁膜７の表面を平坦化し、半導体基板３の表面上から絶縁膜７を除去する。
【００２６】
次に、通常の熱処理炉を用いたアニール処理を施すことで、材料膜２１を収縮させる。この際、アニール処理温度を７００℃〜９００℃の範囲に設定する。アニール処理温度を、ガラス転位温度に相当する、７００℃以上とすることで、高密度プラズマＣＶＤ法によって形成した酸化シリコンからなる絶縁膜７を再編成して緻密化させると共に、材料膜２１を十分に収縮させる。例えば、材料膜２１がポーラスシリカ（多孔質酸化シリコン）、ＨＳＱ（ハイドロシルシスキオキサン）、ＭＳＱ（メチルシルシスキオキサン）からなる場合、これらの材料が、それぞれ、空隙が消滅する、水素が乖離気化する、メチル基が乖離気化することにより、再編成されて収縮する。また、アニール処理温度を９００℃以下とすることで、単結晶シリコンからなる半導体基板３の酸化を抑える。
【００２７】
以上により、図１に示すように、材料膜（２１）を収縮させた収縮膜９を、絶縁膜７と溝５の内壁との間に設けてなる溝型素子分離１を形成する。この収縮膜９は酸化シリコンからなり、溝５の内壁を覆う薄い酸化膜（酸化シリコン膜）と、この材料膜２１を介して溝５内に埋め込まれた酸化シリコンからなる絶縁膜７とに密着した状態で設けられ、溝５の内壁と絶縁膜７との間で引っ張り応力が加えられた状態となる。
【００２８】
そして、これらの溝型素子分離１を形成した後に、これらの溝型素子分離１で分離された活性領域１１に一般的な方法で、ＭＯＳ型の半導体素子１５を形成する。
【００２９】
このような第１実施形態の製造方法では、図２（２）を用いて説明したように、材料膜２１を介して溝５内に絶縁膜７を充填した後に、材料膜２１を加熱によって収縮させる。このため、絶縁膜７と溝５の内壁との間には、溝５の形状によらず、加熱によって収縮した材料膜７が、溝５の内壁と絶縁膜７とに密着した状態で引っ張り応力が加えられた収縮膜９として設けられる。
【００３０】
したがって、溝の開口幅によらずに、内部に埋め込まれた絶縁膜７の圧縮応力を緩和できる溝型素子分離１を形成することが可能になり、これにより全ての活性領域１１に形成された半導体素子１５を均一で良好な素子性能に維持した半導体装置を得ることができる。
【００３１】
また特に、図２（２）を用いて説明した工程において、溝５の底部に材料膜２１を残すことで、開口幅に応じた量の収縮膜９が溝５内に設けられることになる。このため、開口幅が広いほど大きな圧縮応力を生じる溝型素子分離１において、圧縮応力の大きさに対応した量の収縮膜９を溝５内に設けることが可能になり、あらゆる形状の溝５内に埋め込まれた絶縁膜７の圧縮応力を十分に緩和することが可能な溝型素子分離１を得ることができる。しかも、溝５内における収縮膜９の量は、溝５の底部に残す材料膜１の膜厚によって調整可能である。
【００３２】
尚、以上の第１実施形態の製造方法においては、図２（２）を用いて説明したように、絶縁膜７をＣＭＰ研磨した後に、材料膜２１を収縮させるためのアニール処理を行った。しかしながら、このアニール処理は、絶縁膜７を成膜した後で、半導体素子１５を形成する前であれば、どの工程で行っても良い。
【００３３】
＜第２実施形態＞
図３は、第２実施形態の半導体装置の要部断面図である。この図に示す半導体装置は、溝型素子分離３１を備えている。これらの溝型素子分離３１が、図１を用いて説明した第１実施形態の溝型素子分離と異なることころは、第１実施形態の溝型素子分離に設けられていた収縮膜に換えて、空間部ａが設けられている点にある。
【００３４】
すなわち、これらの溝型素子分離３１は、例えば単結晶シリコンからなる半導体基板３の表面層に形成された各開口幅の溝５に形成されている。これらの溝５の内壁は、ここでの図示を省略した薄い酸化膜（絶縁膜）で覆われており、その内部に酸化シリコンを用いた絶縁膜７が充填されている。そして、溝５の内壁と絶縁膜７との間に、空間部ａが設けられているのである。
【００３５】
この空間部ａは、溝５の下方内壁に沿った位置に設けられており、溝５の上部においては絶縁膜７が溝５の内壁に密着していることとする。このような空間部ａは、材料膜を加熱によって気化させて除去することによって得られる。
【００３６】
そして、このような構成の溝型素子分離３１によって分離された半導体基板３の表面側の活性領域１１に、第１実施形態と同様のＭＯＳ型の半導体素子１５が設けられている。
【００３７】
このような構成の半導体装置においては、溝５内に充填された絶縁膜７と溝５の内壁との間に設けられた空間部ａにより、溝５内に充填された絶縁膜７の圧縮応力が空間部ａで吸収される。したがって、絶縁膜７の圧縮応力が半導体基板３に加わることで半導体基板３に歪みが生じることを防止できる。これにより、第１実施形態の半導体装置と同様に、導体基板３の活性領域１１に形成されたＭＯＳ型の半導体素子１５のトランジスタ性能を維持することが可能である。
【００３８】
次に、図３を用いて説明した半導体装置の製造方法を図４に基づいて説明する。
【００３９】
先ず、図４（１）に示すように、例えばＰ型の単結晶シリコンからなる半導体基板３の素子分離を形成する領域に、第１実施形態と同様にして、溝５を形成して内壁を酸化する。
【００４０】
次に、溝５の内壁を覆う状態で、加熱によって気化する材料膜３３を形成する。この材料膜３３は、例えばポリアリールエーテル、ＣＶＤ法によって成膜したアモルファスカーボン、パリレン、フッ素樹脂等が用いられる。この中でも、好ましくは気化する温度の低い材料を用いることが好ましい。また、この材料膜３３は、少なくとも、次に行う絶縁膜の成膜温度に対する耐熱性を有していることとする。
【００４１】
その後、エッチングガスとしてＮ２、ＮＨ３、あるいはＯ２等の混合ガスを用いたエッチング技術によって材料膜３３をエッチバックし、半導体基板３の表面上の材料膜３３を除去する。この際、溝５の下部のみに材料膜３３を残すこととし、さらに好ましくは、次に形成する絶縁膜と溝５の内壁との密着性を考慮し、溝５の下部側壁のみに材料膜３３を残す。
【００４２】
以上の後、図４（２）に示すように、第１実施形態と同様にして、材料膜３３を介して溝５内が埋め込まれるように、半導体基板３の上方に絶縁膜７を形成し、次いでＣＭＰ法によって半導体基板３の表面上から絶縁膜７を除去する。
【００４３】
次に、通常の熱処理炉を用いたアニール処理を施すことで、材料膜３３を熱分解して気化させ、気化した材料膜３３の成分を絶縁膜７中を通過させて除去する。この際、第１実施形態と同様に、アニール処理温度を７００℃〜９００℃の範囲で、材料膜３３成分の分解気化温度以上に設定する。尚、このアニール処理は、真空雰囲気中で行うか、あるいは、大気中であっても、昇温速度を制御することにより、絶縁膜７に影響を及ぼすことなく、気化した材料膜成分が絶縁膜７を通過できるように調整する。尚、真空雰囲気中、あるいは、大気中に酸素などの酸化ガスが含まれている場合、シリコン基板を酸化させる懸念があるので、好ましくないが、酸化膜厚が許容範囲内にあれば、有機成分を効率的に気化（酸化）させることができ、処理時間を短縮できる。
【００４４】
以上により、図３に示したように、絶縁膜７と溝５の内壁との間に、材料膜（３３）を気化させて除去した空間部ａが設けられた素子分離３１を形成する。
【００４５】
またこの素子分離３１を形成した後に、素子分離３１で分離された活性領域１１に、一般的な方法によってＭＯＳ型の半導体素子１５を形成する。
【００４６】
このような製造方法では、図４（２）を用いて説明したように、溝５の下方内壁に形成した材料膜３３を介して溝内に絶縁膜７を充填した後に、加熱によって材料膜３３を気化させて除去する。このため、絶縁膜７と溝５の下方内壁との間には、溝５の形状によらず、加熱によって材料膜３３が除去された空間部ａが形成される。
【００４７】
したがって、第１実施形態で説明した製造方法と同様に、溝５の開口幅によらずに、内部に埋め込まれた絶縁膜７の圧縮応力を緩和できる溝型素子分離３１を形成することが可能になり、これにより全ての活性領域１１に形成された半導体素子１５を均一で良好な素子性能に維持した半導体装置を得ることができる。
【００４８】
尚、本第２実施形態の製造方法では、図４（１）を用いて説明した工程において、絶縁膜７と溝５の内壁との密着性を考慮し、溝５の下部側壁のみに材料膜３３を残すことが好ましいとした。しかしながら、溝５の内壁と絶縁膜７の密着性が良好であれば、溝５の底部にも材料膜３３を残しても良い。このようにした場合、溝５の底部にも空間部ａが設けられ、溝５の開口幅に応じた大きさの空間部ａが各溝５内に設けられることになる。このため、開口幅が広いほど大きな圧縮応力を生じる溝型素子分離３１において、圧縮応力の大きさに対応した大きさの空間部ａを溝５内に設けることが可能になり、あらゆる形状の溝５内に埋め込まれた絶縁膜７の圧縮応力を十分に緩和することが可能な溝型素子分離３１を得ることができる。しかも、溝５内における空間部ａの大きさは、溝５の底部に残す材料膜３３の膜厚によって調整可能である。
【００４９】
また、本第２実施形態の製造方法においては、図４（２）を用いて説明したように、絶縁膜７をＣＭＰ研磨した後に、材料膜３３を気化させるためのアニール処理を行った。しかしながら、このアニール処理は、絶縁膜７を成膜した後で、半導体素子１５を形成する前であれば、どの工程で行っても良い。
【００５０】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、溝の内壁とその内部に充填された絶縁膜との間に、これらの間で引っ張り応力が与えられる収縮膜を設けるか、または空間部を設けるおとにより、溝内部の絶縁膜の圧縮応力により半導体基板に歪みが生じることを防止できる。これにより、半導体基板における電子移動度の低下を抑制し、半導体基板の表面側に形成された半導体素子の性能を維持することが可能になる。
また本発明の半導体装置の製造方法によれば、内壁に沿って材料膜が形成された溝内に絶縁膜を充填した後に、加熱によって材料膜を収縮させるか、または材料膜成分を気化して除去することで、溝の形状（開口幅）によらずに、溝の内壁に沿って収縮膜や空間部を形成することが可能になる。これにより、あらゆる形状の溝内に埋め込まれた絶縁膜の圧縮応力を緩和できる溝型素子分離を形成することが可能になり、これにより全ての活性領域に形成された半導体素子を均一で良好な素子性能に維持した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の構成を示す断面図である。
【図２】第１実施形態の半導体装置の製造工程図である。
【図３】第２実施形態の半導体装置の構成を示す断面図である。
【図４】第２実施形態の半導体装置の製造工程図である。
【符号の説明】
１…溝、３…半導体基板、７…絶縁膜、９…収縮膜、２１，３３…材料膜、ａ…空間部
【図１】
2004342960.tif 000003
【図２】
2004342960.tif 000004
【図３】
2004342960.tif 000005
【図４】
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