(57)【要約】【課題】製造工程を複雑化することなく、半導体チップに形成された素子の電気的特性を変えることができる半導体装置の製造方法を提供する。【解決手段】ドライエッチング技術を使用して、ゲート電極１８、１９およびゲート電極２０、２１を形成する。ゲート電極１８、１９は、電極が相対的に密に配置される領域に形成される一方、ゲート電極２０、２１は相対的に電極が疎に配置されている領域に形成される。したがって、マイクロローディング効果によりゲート電極２０、２１のゲート長は、ゲート電極１８、１９のゲート長に比べて短くなる。続いて、下地の疎密により形成される膜の膜厚が異なる枚葉式の減圧熱ＣＶＤ装置を使用して、半導体基板１０上に窒化シリコン膜を形成する。そして、異方性エッチングを行うことにより、幅の異なるサイドウォール３１、３２およびサイドウォール３３、３４を形成する。【選択図】    図７
2004335497.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の第１領域に複数の第１ＭＩＳ素子を形成し、前記半導体基板の第２領域に、前記第１領域上に形成される前記第１ＭＩＳ素子の密度より低い密度で、複数の第２ＭＩＳ素子を形成する工程を備え、
前記（ａ）工程は、
（ａ１）エッチングを使用することにより、前記第１ＭＩＳ素子の第１ゲート電極および前記第２ＭＩＳ素子の第２ゲート電極を形成する工程を含む半導体装置の製造方法であって、
前記（ａ１）工程は、加工する対象の密度によりエッチング速度の異なるマイクロローディング効果を利用して、前記第１ゲート電極のゲート長よりも前記第２ゲート電極のゲート長を小さく形成したことを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の第１領域に複数の第１ＭＩＳ素子を形成し、前記半導体基板の第２領域に、前記第１領域上に形成される前記第１ＭＩＳ素子の密度より低い密度で、複数の第２ＭＩＳ素子を形成する工程を備え、
前記（ａ）工程は、
（ａ１）前記第１ＭＩＳ素子の第１ゲート電極および前記第２ＭＩＳ素子の第２ゲート電極を形成する工程と、
（ａ２）前記第１ゲート電極および前記第２ゲート電極を覆うように、枚葉式の熱化学気相成長装置を使用して、絶縁膜を堆積する工程と、
（ａ３）前記絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に第１サイドウォールを形成し、前記第２ゲート電極の側壁に第２サイドウォールを形成する工程とを含む半導体装置の製造方法であって、
前記（ａ２）工程は、形成された前記第１ゲート電極および前記第２ゲート電極の密度に従って、前記第１ゲート電極を覆うように形成された前記絶縁膜の膜厚よりも前記第２ゲート電極を覆うように形成された前記絶縁膜の膜厚が厚くなるようにし、
前記（ａ３）工程は、前記第１サイドウォールの幅よりも前記第２サイドウォールの幅を広くしたことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第１層間絶縁膜を形成する工程と、
（ｂ）前記第１層間絶縁膜の第１領域に複数の第１配線を形成し、前記第１層間絶縁膜の第２領域に、前記第１領域に形成される前記第１配線の密度より低い密度で、第２配線を形成する工程と、
（ｃ）枚葉式の熱化学気相成長装置を使用して、前記第１配線および前記第２配線を覆うように第２層間絶縁膜を形成する工程と、
（ｄ）前記第２層間絶縁膜上に第３層間絶縁膜を形成する工程と、
（ｅ）前記第３層間絶縁膜および前記第２層間絶縁膜に前記第１配線に達する接続孔を形成する一方、前記第２配線に達しない孔を形成する工程とを備え、
前記（ｃ）工程は、形成された前記第１配線および前記第２配線の密度に従って、前記第１配線を覆うように形成された前記第２層間絶縁膜の膜厚よりも前記第２配線を覆うように形成された前記第２層間絶縁膜の膜厚を厚くしたことを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の第１領域に複数の第１ＭＩＳ素子を形成し、前記半導体基板の第２領域に、前記第１領域上に形成される前記第１ＭＩＳ素子の密度より低い密度で、複数の第２ＭＩＳ素子を形成する工程と、
（ｂ）枚葉式の熱化学気相成長装置を使用して、前記第１ＭＩＳ素子および前記第２ＭＩＳ素子を覆うように、第４層間絶縁膜を形成する工程と、
（ｃ）前記第４層間絶縁膜上に第５層間絶縁膜を形成する工程と、
（ｄ）前記第４層間絶縁膜および前記第５層間絶縁膜に前記半導体基板の前記第１領域に達する接続孔を形成する一方、前記半導体基板の前記第２領域に達しない孔を形成する工程とを備え、
前記（ｂ）工程は、形成された前記第１ＭＩＳ素子および前記第２ＭＩＳ素子の密度に従って、前記第１ＭＩＳ素子を覆うように形成された前記第４層間絶縁膜の膜厚よりも前記第２ＭＩＳ素子を覆うように形成された前記第４層間絶縁膜の膜厚が厚くなるようにしたことを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体基板の第３領域上に平板型電極の第１電極を形成し、前記半導体基板の第４領域に、前記平板型電極を細分化して前記第１電極の表面積より大きな表面積を有する第２電極を形成する工程と、
（ｂ）枚葉式の熱化学気相成長装置を使用して、前記第１電極上および前記第２電極上に容量絶縁膜を形成する工程と、
（ｃ）前記容量絶縁膜を介した前記第１電極上に第３電極を形成し、前記容量絶縁膜を介した前記第２電極上に第４電極を形成する工程とを備え、
前記（ｂ）工程は、形成された前記第１電極および前記第２電極の密度に従って、前記第１電極上に形成される前記容量絶縁膜の膜厚よりも前記第２電極上に形成される前記容量絶縁膜の膜厚を薄くしたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に半導体チップ（以下、単にチップという）上に異なる特性を有するＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を形成する半導体装置の製造工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば１６Ｍビット低電力ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のデバイス特性設計において、製品アクセスタイムの高速化のため、ＳＲＡＭの周辺回路内にあるＭＩＳ素子で高い電流駆動力が必要とされている。このため、ＳＲＡＭ内にあるＭＩＳ素子の低しきい値電圧化が図られた。
【０００３】
ところが、従来、メモリセルや周辺回路に使用されるＭＩＳ素子は、同一の電気的特性で形成されていたため、周辺回路に使用されるＭＩＳ素子だけでなくメモリセルに使用されるＭＩＳ素子も低しきい値電圧化が行われてしまった。
【０００４】
この結果、メモリセル内のＭＩＳ素子において、オフ電流が増加し、製品のスタンバイ電流の増加が問題となった。
【０００５】
このような問題を解決するため、ＳＲＡＭなどの半導体集積回路装置では、それぞれの回路の特性によって、回路内のＭＩＳ素子の電気的特性を変える必要がある。すなわち、ＭＩＳ素子を別個に設計する必要がある。
【０００６】
ここで、ＭＩＳ素子の電気的特性を変えるには、例えばチャネルインプラのドーズ量を調整したり、ゲート絶縁膜の膜厚を変化させる方法や、マスクを使用してゲート電極のゲート長を変える方法がある（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開２００１−１５７０４号公報（第９頁、図１１（ｉ））
【０００８】
【発明が解決しようとする課題】
しかし、上記した方法でＭＩＳ素子の電気的特性を変化させる場合、製造工程数が増加し、製造工程が複雑化するという問題点がある。
【０００９】
本発明の目的は、製造工程を複雑化することなく、半導体チップ（以下、単にチップという）に形成された素子や回路の電気的特性を変えることができる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
本発明は、（ａ）半導体基板の第１領域に複数の第１ＭＩＳ素子を形成し、前記半導体基板の第２領域に、前記第１領域に形成される前記第１ＭＩＳ素子の密度より疎の密度で、複数の第２ＭＩＳ素子を形成する工程を備え、前記（ａ）工程は、（ａ１）エッチングを使用することにより、前記第１ＭＩＳ素子の第１ゲート電極および前記第２ＭＩＳ素子の第２ゲート電極を形成する工程を含む半導体装置の製造方法であって、前記（ａ１）工程は、加工する対象の密度によりエッチング速度の異なるマイクロローディング効果を利用して、前記第１ゲート電極のゲート長と前記第２ゲート電極のゲート長とを異なるように形成するものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
請求項中の半導体基板の第１領域とは、相対的にＭＩＳ素子が密に形成されている領域をいい、半導体基板の第２領域とは、相対的にＭＩＳ素子が疎に形成されている領域をいう。また、第１ＭＩＳ素子とは、相対的に密の状態で形成されているＭＩＳ素子をいい、第２ＭＩＳ素子とは、相対的に疎の状態で形成されているＭＩＳ素子をいう。
【００１５】
第１層間絶縁膜の第１領域とは、相対的に配線が密に形成されている領域をいい、第１層間絶縁膜の第２領域とは、相対的に配線が疎に形成されている領域をいう。また、第１配線とは、相対的に密の状態で形成されている配線をいい、第２配線とは、相対的に疎の状態で形成されている配線をいう。
【００１６】
半導体基板の第３領域とは、相対的に表面積が小さい電極の形成されている領域をいい、半導体基板の第４領域とは、相対的に表面積が大きい電極が形成されている領域をいう。
【００１７】
（実施の形態１）
本実施の形態１は、例えばメモリセルアレイなどのようにＭＩＳ素子（ＭＩＳＦＥＴ；Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が密に形成される領域と周辺回路などのようにＭＩＳ素子が疎に形成される領域とを有する半導体装置の製造方法に本発明を適用したものである。
【００１８】
図１は、本実施の形態１におけるチップ１のおおまかなレイアウト構成を示した平面図である。図１において、本実施の形態１におけるチップ１は、メモリマット２、周辺回路部３、周辺回路部４および電源間容量部５を有している。
【００１９】
メモリマット２の領域は、メモリセルアレイ形成領域（半導体基板の第１領域）に相当し、メモリマット２には、メモリセルアレイが形成されている。このメモリセルアレイは、多数のメモリセルから形成され、メモリセル内にはＭＩＳ素子（第１ＭＩＳ素子）が形成されている。メモリセルアレイを構成するＭＩＳ素子は、チップ上に形成されるＭＩＳ素子の密度の中で、相対的に密の状態で形成されている。メモリセルアレイとしては、例えばＳＲＡＭのメモリセルアレイなどがある。
【００２０】
上記したＳＲＡＭは、スタティックＲＡＭとも呼ばれ、電源が入った状態では情報を記憶し続けることができるとともに、記憶保持動作が不必要で、随時書き込みや読み出しができるメモリ回路である。そして、このＳＲＡＭのメモリセルは、フリップフロップで構成され、ＭＩＳ素子よりなるトランジスタ６個あるいはトランジスタ４個と抵抗２個より構成される。
【００２１】
次に、周辺回路部３の領域には、ＭＩＳ素子の他にダミーゲート電極が形成されており、素子の形成されている密度は、後述する周辺回路部４の領域に形成されているＭＩＳ素子の密度より密の状態になっている。一方、周辺回路部４の領域（半導体基板の第２領域）には、ＭＩＳ素子（第２ＭＩＳ素子）が形成されている。周辺回路部４に形成されているＭＩＳ素子の密度は、メモリアレイ形成領域に形成されているＭＩＳ素子の密度や周辺回路部３に形成されているＭＩＳ素子（ダミーゲート電極を含む）の密度より低い状態、すなわち疎の状態になっている。
【００２２】
周辺回路部３は、ＭＩＳ素子よりなるトランジスタを使用した論理回路などから構成され、電気特性のバラツキをなるべく抑制したい回路などが形成されている。例えば、電気特性のバラツキを抑制したい回路として電源回路などが挙げられる。
【００２３】
周辺回路部４は、ＭＩＳ素子よりなるトランジスタを使用した論理回路などから構成され、高速性が要求される回路、言い換えれば電流駆動力が要求される回路が形成されている。例えば、ＳＲＡＭの周辺回路であるセンスアンプやデコーダ回路などが挙げられる。
【００２４】
電源間容量部５には、キャパシタ、例えば平行平板型の容量素子が形成されている。
【００２５】
本実施の形態１におけるチップは、上記のように構成されているが、メモリセルアレイ内に形成されているＭＩＳ素子と周辺回路部４に形成されているＭＩＳ素子では、要求される電気的特性が異なる。すなわち、メモリセルアレイ内に形成されているＭＩＳ素子は、短チャネル効果によるしきい値電圧のバラツキやしきい値電圧の低下によるオフ電流（リーク電流）の増加を抑制する必要がある。一方、周辺回路部４に形成されているＭＩＳ素子は、回路の高速性を得るために電流駆動力の増加が要求される。また、周辺回路部３に形成されているＭＩＳ素子は、短チャネル効果によるしきい値電圧などの電気的特性のバラツキを抑制したい要求がある。
【００２６】
そこで、メモリセルアレイや周辺回路部３に形成されているＭＩＳ素子においては、ゲート電極のゲート長を比較的長くすることにより、短チャネル効果を抑制して、しきい値電圧のバラツキを抑制している。
【００２７】
一方、周辺回路部４に形成されているＭＩＳ素子においては、ゲート電極のゲート長をメモリセルアレイ内のＭＩＳ素子のゲート長よりも短くすることにより、ソースの低濃度不純物拡散領域とドレインの低濃度不純物拡散領域とを近づけ、電流駆動力の向上を図っている。
【００２８】
また、周辺回路部４に形成されているＭＩＳ素子は、電流駆動力向上のため、ゲート長を短くしているが、ゲート長を短くすると短チャネル効果により、電気的特性の変動（しきい値電圧のバラツキなど）が大きくなる。このため、ゲート電極の側壁に形成されるサイドウォールの幅を、メモリセルアレイ内のＭＩＳ素子より広くして、短チャネル効果に起因するしきい値電圧のバラツキを抑制している。すなわち、サイドウォールの幅を広くすることにより、ソースの高濃度不純物拡散領域とドレインの高濃度不純物拡散領域との距離を離すことにより短チャネル効果を抑制している。
【００２９】
このようにチップ１内には、メモリセルアレイ内のＭＩＳ素子のように相対的にゲート電極のゲート長が長いとともに相対的にサイドウォールの幅が狭いＭＩＳ素子と、周辺回路部４内のＭＩＳ素子のように相対的にゲート電極のゲート長が短いとともに相対的にサイドウォールの幅が広いＭＩＳ素子が存在する。
【００３０】
以下に、上記したような異なる形状をしたＭＩＳ素子をチップ１内に形成する半導体装置の製造方法について、図面を参照しながら説明する。
【００３１】
まず、図２に示すように、単結晶シリコンよりなる半導体基板１０を用意する。図２において、左側の領域は、メモリセルアレイ形成領域を示しており、ＭＩＳ素子が相対的に密に形成される。また、中央の領域は、周辺回路形成領域の内、ＭＩＳ素子が相対的に密に形成される領域を示している。この領域としては、周辺回路部３の領域が相当し、周辺回路部３の領域には、ＭＩＳ素子の他にダミーゲート電極が形成される。一方、右側の領域は、周辺回路形成領域の内、ＭＩＳ素子が相対的に疎の状態で形成される領域であり、周辺回路部４の領域に相当する。
【００３２】
続いて、図２に示すように、半導体基板１０の主面側には素子を分離するための素子分離領域１１が形成されている。素子分離領域１１は、酸化シリコンよりなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法やＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）などによって形成される。
【００３３】
次に、図３に示すように、半導体基板１０にｐ型ウェル１２、１３、１４およびｎ型ウェル１５を形成する。ｐ型ウェル１２、１３、１４は、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型不純物を導入することによって形成される。導入されるｐ型不純物としては、例えばボロンやフッ化ボロンがある。同様にして、ｎ型ウェル１５は、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ型不純物を導入することによって形成される。ｎ型不純物としては、例えばリンや砒素がある。
【００３４】
続いて、ｐ型ウェル１２〜１４のチャネル形成領域に、しきい値電圧を調整するため、ボロンなどのｐ型不純物を導入する。ボロンなどの導入には、例えばイオン注入法が使用される。同様にして、ｎ型ウェル１５のチャネル形成領域に、しきい値を調整するため、リンなどのｎ型不純物を導入する。
【００３５】
次に、半導体基板１０の主面上に、ゲート絶縁膜１６を形成する。ゲート絶縁膜１６は、例えば酸化シリコン膜から形成され、熱酸化法によって形成することができる。
【００３６】
近年、素子の微細化に伴い、ゲート絶縁膜１６の膜厚は薄く形成されるようになっている。このように薄いゲート酸化膜１６を使用すると、ＭＯＳ素子のチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。そこで、酸化シリコンより誘電率の高い材料を使用して物理的膜厚を増加させることができるＨｉｇｈ−ｋ膜が使用されるようになってきている。したがって、ゲート絶縁膜１６としてＨｉｇｈ−ｋ膜を使用してもよい。例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、窒化シリコン、Ｌａ２Ｏ３などの希土類酸化物などの膜から形成してもよい。
【００３７】
続いて、ゲート絶縁膜１６上に、ポリシリコン膜１７を形成する。ポリシリコン膜１７は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用してシランガスを窒素ガス中で熱分解させることによって形成することができる。このポリシリコン膜１７を形成する際には、リンなどの不純物が添加される。なお、ポリシリコン膜１７を形成した後に、例えばイオン注入法を使用して、ポリシリコン膜中にリンなどの不純物を導入してもよい。また、ｎ型ＭＩＳ素子のゲート電極を形成する領域にｎ型不純物を導入し、ｐ型ＭＩＳ素子のゲート電極を形成する領域にｐ型不純物を導入して、いわゆるデュアルゲートを形成するようにしてもよい。デュアルゲートを形成することによって、ｎ型ＭＩＳ素子とｐ型ＭＩＳ素子の両方で、しきい値電圧を低下させることができる。
【００３８】
次に、形成したポリシリコン膜１７に対して、フォトリソグラフィ技術およびドライエッチングを使用して図４に示すようなゲート電極１８、１９、ゲート電極２０、２１を形成する。ドライエッチングを行う際、加工すべきパターン（今の場合はゲート電極のパターン）の密度（疎密）によってエッチング速度が異なるマイクロローディング効果が生ずる。このマイクロローディング効果は、加工すべきパターン（対象）の密度が密の領域におけるエッチング速度よりも、加工すべきパターン（対象）の密度が疎の領域におけるエッチング速度が速くなる効果である。したがって、周辺回路４の領域（右側の領域）に形成されるゲート電極２０、２１のゲート長は、メモリセルアレイの領域（左側の領域）や周辺回路３の領域（中央の領域）に形成されるゲート電極１８、１９のゲート長に比べて、短くなる。
【００３９】
つまり、周辺回路４の領域に形成されるゲート電極２０、２１のパターンが疎であるため、ゲート電極１８のパターンが密であるメモリセルアレイの領域などに比べてエッチングが速く進み、ゲート長が短くなるものである。
【００４０】
このようにマイクロローディング効果を利用することによって、周辺回路４の領域に形成されるゲート電極２０、２１のゲート長を短くすることができる。したがって、後述する工程で形成されるソース領域のエクステンション領域とドレイン領域のエクステンション領域とを近づけることができるため、ソース領域とドレイン領域の間の抵抗を小さくすることができるとともにしきい値電圧を低下させることができ、電流駆動力の向上を図ることができる。すなわち、周辺回路４を高速に動作することが可能となる。
【００４１】
一方、メモリアレイの領域や周辺回路３の領域に形成されるゲート電極１８、１９のゲート長は長くなるため、短チャネル効果に対するマージンの確保が容易となり、短チャネル効果を抑制することができる。すなわち、しきい値電圧のバラツキなどの不良発生を抑制することができる。これは、ゲート長が短くなるとしきい値電圧の低下の変動が激しくなるため、わずかなゲート長の加工誤差によっても、しきい値電圧がばらつくが、ゲート長が長くなるとしきい値電圧の変動が緩やかになり、ゲート長の加工誤差によるしきい値電圧のバラツキは小さくなるためである。また、短チャネル効果によるしきい値電圧の低下を抑制できるため、オフ電流（リーク電流）を低減することができる。
【００４２】
このように本実施の形態１における半導体装置の製造方法では、フォトマスクを使用してゲート長の異なるゲート電極を作り分けるのではなく、ドライエッチングの際生ずるマイクロローディング効果を積極的に使用することで、ゲート長の異なるゲート電極を形成している。したがって、工程数の増加や工程を複雑化させることなく、ゲート長の異なるゲート電極を形成することができる。
【００４３】
従来、ゲート電極の加工においては、各領域におけるゲート電極の面積占有率（密度）により寸法差が生じるため、通常フォトマスクの寸法を調整してゲート電極のゲート長が設計寸法になるようにしている。しかし、本実施の形態１における半導体装置の製造方法では、フォトマスクの寸法を調整せず、上記したマイクロローディング効果を積極的に利用している。つまり、本実施の形態１における半導体装置の製造方法は、ゲート長を短くしたいゲート電極の形成領域においては、ゲート電極の密度（面積占有率）を疎にする一方で、ゲート長を長くしたいゲート電極の形成領域においては、最初からゲート電極が密になっている領域以外でも意図的にダミーゲート電極を配置することによりゲート電極の密度を密にして、ゲート長の異なるゲート電極を形成している。
【００４４】
次に、図５に示すように、ゲート電極１８の両側の領域に低濃度ｎ型不純物拡散領域（エクステンション領域）２２、２３を形成する。低濃度ｎ型不純物拡散領域２２、２３は、例えばイオン注入法を使用してリンをｐウェル１２内に導入することによって形成される。なお、低濃度ｎ型不純物拡散領域のエッジ部分における縦方向の電界を緩和するため、重い砒素ではなく軽いリンを使用した。同様にして、ゲート電極１９の両側に低濃度ｎ型不純物拡散領域２４、２５およびゲート電極２０の両側に低濃度ｎ型不純物拡散領域２６、２７を形成する。また、ゲート電極２１の両側に低濃度ｐ型不純物拡散領域２８、２９を形成する。
【００４５】
その後、ゲート電極１８〜２０の両側に形成された低濃度ｎ型不純物拡散領域２２〜２７には、パンチスルーを防止するためのｐ型パンチスルーストッパ領域（図示せず）を形成する。このｐ型パンチスルーストッパ領域は、例えばイオン注入法を使用して、ボロンなどを注入することにより形成される。同様に、ゲート電極２１の両側に形成された低濃度ｐ型不純物拡散領域２８、２９には、パンチスルーを防止するためのｎ型パンチスルーストッパ領域（図示せず）を形成する。このｎ型パンチスルーストッパ領域は、例えばイオン注入法を使用して、リンなどを注入することにより形成される。
【００４６】
続いて、図６に示すように、ゲート電極１８〜２１が形成された半導体基板１０上に窒化シリコン膜（絶縁膜）３０を形成する。この窒化シリコン膜３０は、減圧状態の熱ＣＶＤ装置によって枚葉式処理で形成される。ここで、減圧状態とは、大気圧以下の圧力状態であり、例えば０．１×１３３．３Ｐａ〜３０×１３３．３Ｐａ程度の圧力である。
【００４７】
この枚葉式の熱ＣＶＤ装置は、加熱した半導体基板上の表面で原料ガスの化学反応を起させて膜を堆積させるものであり、堆積する対象の表面積で膜厚が異なる。つまり、概ね同一量の原料ガスが表面積の小さい領域と表面積の大きい領域に供給されたとすると表面積が大きい領域程、化学反応を生じる面積が大きくなるので、堆積する膜の膜厚は薄くなる。したがって、ゲート電極が密に形成されているゲート電極１８、１９上に堆積する窒化シリコン膜３０の膜厚は、ゲート電極が疎に形成されているゲート電極２０、２１上に堆積する窒化シリコン膜３０の膜厚より薄くなる。
【００４８】
次に、堆積した窒化シリコン膜３０を異方性エッチングすることにより、図７に示すようなサイドウォール（第１サイドウォール）３１、３２およびサイドウォール（第２サイドウォール）３３、３４を形成する。
【００４９】
ここで、図７に示すように、サイドウォール３１、３２の幅に比べて、サイドウォール３３、３４の幅は大きくなっている。これは、ゲート電極１８、１９上に堆積した窒化シリコン膜３０の膜厚よりもゲート電極２０、２１上に堆積した窒化シリコン膜３０の膜厚が厚いためである。
【００５０】
このようにして、ゲート長の長いゲート電極１８、１９の側壁には、幅の狭いサイドウォール３１、３２を形成し、ゲート長の短いゲート電極２０、２１の側壁には、幅の広いサイドウォール３３、３４を形成することができる。つまり、本実施の形態１における半導体装置の製造方法では、ゲート電極の密度の相違を利用することにより、工程数の増加および工程を複雑化させることなく、サイドウォールの異なるＭＩＳ素子を形成することができる。
【００５１】
続いて、図８に示すようにゲート電極１８の両側の領域に高濃度ｎ型不純物拡散領域（深いソース領域）３５、高濃度ｎ型不純物拡散領域（深いドレイン領域）３６を形成する。高濃度ｎ型不純物拡散領域３５、３６は、例えばイオン注入法を使用してリンなどのｎ型不純物を導入することによって形成される。同様に、ゲート電極１９の両側に高濃度ｎ型不純物拡散領域３７、３８およびゲート電極２０の両側に高濃度ｎ型不純物拡散領域３９、４０を形成する。また、ゲート電極２１の両側に高濃度ｐ型不純物拡散領域４１、４２を形成する。
【００５２】
なお、上述した様々なイオン注入工程の後には、導入されたイオンの電気的活性化を行うため熱処理が行われる。熱処理として、例えば瞬時熱アニールが行われる。この瞬時熱アニールによれば、導入したイオンの分布を変えずに、イオンの活性化を行うことができる。
【００５３】
上記したように、ゲート電極２０の側壁に形成されたサイドウォール３３の幅は、広くなっている。したがって、高濃度ｎ型不純物拡散領域３９、４０間の距離を離すことができるため、ゲート電極２０におけるしきい値のバラツキを抑制することができる。つまり、ゲート電極２０においては、電流駆動力を向上させる観点から、ゲート長を短くして低濃度ｎ型不純物拡散領域２６、２７間の距離を短くしていた。このため、ゲート長の短いゲート電極２０の側壁にゲート電極１８、１９と同様の幅のサイドウォールを形成すると、高濃度ｎ型不純物拡散領域３９、４０との間の距離が近づくことになる。高濃度ｎ型不純物拡散領域３９、４０の間の距離が近づくと、短チャネル効果により、しきい値電圧の低下の変動が大きくなる。このため、わずかなゲート長の加工誤差によっても、しきい値電圧がばらつくことになる。
【００５４】
しかし、本実施の形態１における半導体装置の製造方法では、ゲート長の短いゲート電極２０の側壁に形成されるサイドウォール３３の幅を広げており、しきい値電圧のバラツキを抑制することができる。
【００５５】
以上のように言えるのは、ＭＩＳ素子においては、概ね低濃度ｎ型不純物拡散領域２６、２７間の距離によって、電流駆動力が決定される一方、概ね短チャネル効果は、高濃度ｎ型不純物拡散領域３９、４０の距離によって決定されるからである。したがって、ゲート電極２０のゲート長を短くする一方、サイドウォール３３の幅を広げることにより、電流駆動力の向上を図るとともに、しきい値電圧のバラツキを抑制したＭＩＳ素子を形成することができる。
【００５６】
次に、半導体基板１０上にコバルト膜を形成する。コバルト膜は例えばＣＶＤ法などにより形成することができる。その後、熱処理を施すことにより、図８に示すコバルトシリサイド膜４３〜５４を形成することができる。このコバルトシリサイド膜４３〜５４によって、ゲート電極１８〜２１の低抵抗化やソース領域およびドレイン領域の低抵抗化を図ることができる。このようにして、図８に示すＭＩＳ素子Ｑ１〜Ｑ４を形成することができる。
【００５７】
続いて、図９に示すように、半導体基板１０上に窒化シリコン膜５５を形成する。窒化シリコン膜５５は、例えばプラズマＣＶＤ装置によって形成することができる。プラズマＣＶＤ装置は、原料ガスを高周波電界などによりプラズマ化し、このプラズマ化した原料ガスの化学反応により膜を堆積する方法であり、膜の成分が半導体基板１０上に降り積もるようにしたものである。したがって、半導体基板上に形成されたＭＩＳ素子Ｑ１〜Ｑ４の密度によって膜厚差は生じない。
【００５８】
次に、窒化シリコン膜５５上に酸化シリコン膜５６を形成する。酸化シリコン膜５６は、例えばＣＶＤ法によって形成することができる。そして、酸化シリコン膜５６の表面を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を使用して平坦化する。その後、フォトリソグラフィ技術およびエッチング技術を使用して接続孔５７を形成する。この接続孔５７は、ＭＩＳ素子Ｑ１〜Ｑ４のソース領域およびドレイン領域に達している。
【００５９】
続いて、半導体基板１０上に、例えばスパッタリング法を使用して、チタン膜と窒化チタン膜の積層膜よりなるチタン／窒化チタン膜５８ａを形成する。チタン／窒化チタン膜５８ａは、接続孔５７の底面および内壁にも形成され、バリア膜として機能する。すなわち、後述するように接続孔５７に埋め込まれるタングステン膜５８ｂの拡散を抑制する機能などを有している。
【００６０】
その後、例えばＣＶＤ法を使用してタングステン膜５８ｂを接続孔５７内に埋め込むように形成する。そして、酸化シリコン膜５６上に形成された不要なチタン／窒化チタン膜５８ａおよびタングステン膜５８ｂをＣＭＰ法やエッチバック法を使用して除去することにより、プラグ５８が形成される。
【００６１】
続いて、図１０に示すように、半導体基板１０上に例えばＣＶＤ法を使用して酸化シリコン膜５９を形成する。そして、酸化シリコン膜５９の表面をＣＭＰ法などを使用して平坦化した後、フォトリソグラフィ技術およびエッチング技術を使用して、接続孔６０を形成する。
【００６２】
そして、酸化シリコン膜５９上に、例えばスパッタリング法を使用してチタン／窒化チタン膜６１ａを形成した後、例えばＣＶＤ法を使用してタングステン膜６１ｂを接続孔６０内に埋め込むように形成する。その後、酸化シリコン膜５９上に形成された不要なチタン／窒化チタン膜６１ａおよびタングステン膜６１ｂをＣＭＰ法などを使用して除去し、プラグ６１を形成する。
【００６３】
続いて、図１１に示すように、酸化シリコン膜５９上にチタン／窒化チタン膜６２ａ、アルミニウム膜６２ｂ、チタン／窒化チタン膜６２ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用して配線６２を形成する。この配線６２は、プラグ６１およびプラグ５８を介してＭＩＳ素子Ｑ１〜Ｑ４に接続されている。
【００６４】
続いて、図１２に示すように、酸化シリコン膜５９および配線６２上に、例えばＣＶＤ法を使用して、酸化シリコン膜６３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、接続孔６４を形成する。
【００６５】
次に、酸化シリコン膜６３上にチタン／窒化チタン膜６５ａを形成し、その後接続孔６４を埋め込むようにタングステン膜６５ｂを形成する。そして、酸化シリコン膜６３上に形成されている不要なチタン／窒化チタン膜６５ａやタングステン膜６５ｂをＣＭＰ法などによって除去することによりプラグ６５を形成する。
【００６６】
次に、配線６２を形成したのと同様の方法で、チタン／窒化チタン膜６６ａ、アルミニウム膜６６ｂ、チタン／窒化チタン膜６６ｃよりなる配線６６を形成する。その後、酸化シリコン膜６３および配線６６上に、例えばＣＶＤ法を使用して図１５に示すような酸化シリコン膜６７を形成する。
【００６７】
続いて、図１６に示すように、接続孔６４を形成したのと同様の方法を使用し、接続孔６８を形成する。そして、この接続孔６８の内部にプラグ６５を形成したのと同様の方法を使用して、チタン／窒化チタン膜６９ａおよびタングステン膜６９ｂよりなるプラグ６９を形成する。
【００６８】
その後、図１７に示すように、酸化シリコン膜６７上に配線７０を形成する。配線７０は、配線６６などと同様の方法で形成され、チタン／窒化チタン膜７０ａ、アルミニウム膜７０ｂ、チタン／窒化チタン膜７０ｃより形成されている。
【００６９】
続いて、図１８に示すように、例えばプラズマＣＶＤ装置を使用して、酸化シリコン膜６７および配線７０上に窒化シリコン膜７１を形成する。そして、この窒化シリコン膜７１上に、例えばＣＶＤ法を使用して酸化シリコン膜７２を形成する。このようにして、ＭＩＳ素子Ｑ１〜Ｑ４の配線が形成される。
【００７０】
本実施の形態１における半導体装置の製造方法の特徴をまとめると図１９のようになる。
【００７１】
図１９に示すように、本実施の形態１における半導体装置の製造方法によれば、ドライエッチングの際に生ずるマイクロローディング効果を利用することにより、ゲート電極の面積占有率の小さい（ゲート電極の密度が疎である）周辺回路部４のＭＩＳ素子において、ゲート長を短くする一方、ゲート電極の面積占有率の大きい（ゲート電極の密度が密である）メモリセルアレイのＭＩＳ素子においては、ゲート長を長くしている。これにより、周辺回路部４のＭＩＳ素子において、電流駆動力向上を図れる一方、メモリセルアレイのＭＩＳ素子において、しきい値電圧のバラツキを抑制することができる。
【００７２】
また、表面積の相違により堆積する膜の膜厚が異なる枚葉式の減圧熱ＣＶＤ装置を用いて窒化シリコン膜を堆積した後、異方性エッチングを行うことにより、図１９に示すように、ゲート電極の面積占有率の小さい周辺回路部４のＭＩＳ素子において、サイドウォールの幅を広くすることができる。これにより、ゲート長を短くしたことによるしきい値電圧のバラツキを改善することができる。
【００７３】
次に、図２０に、ゲート電極の面積占有率の小さい周辺回路部４におけるＭＩＳ素子のゲート電圧とドレイン電流の関係を示す。横軸はゲート電圧を示しており、縦軸はドレイン電流を示している。図２０において、ゲート長を短くしただけの場合、しきい値電圧（Ｖｔｈ）が低下するため、グラフは相対的に左側へシフトすることがわかる。また、電流駆動力が上昇する、言い換えれば同一ゲート電圧に対してドレイン電流（Ｉｄｓ）が上昇するため、グラフは相対的に上側へシフトすることがわかる。
【００７４】
次に、図２１にゲート電極のゲート長としきい値電圧（スレッショルド電圧）との関係を示す。横軸は、ゲート電極のゲート長（μｍ）を示しており、縦軸は、スレッショルド電圧（ｍＶ）を示している。図２１において、下側の曲線は、サイドウォールの幅を相対的に狭くした場合のゲート長としきい値電圧の関係を示したものであり、上側の曲線は、サイドウォールの幅を相対的に広くした場合のゲート長としきい値電圧との関係を示したものである。図２１を見てわかるように、サイドウォールの幅を相対的に狭くした下側の曲線の方が、サイドウォールの幅を相対的に広くした上側の曲線に比べて、しきい値電圧の低下が急であることがわかる。
【００７５】
今、本実施の形態１における半導体装置の製造方法によって、メモリセルアレイの領域内にＭＩＳ素子を形成するとともに、周辺回路部４の領域内にＭＩＳ素子を形成する。すると、メモリセルアレイ内におけるゲート電極の密度は相対的に密であるため、メモリセルアレイの領域内に形成されたＭＩＳ素子のゲート長は、相対的に長くなる。一方、周辺回路部４内におけるゲート電極の密度は相対的に疎であるため、周辺回路部４の領域内に形成されたＭＩＳ素子のゲート長は、相対的に短くなる。
【００７６】
ここで、両方ともサイドウォールの幅を同じく狭くしたとすると、図２１の下側の曲線上に配置されることになる。下側の曲線上のうち、状態（１）は、ゲート長の長いＭＩＳ素子に対応し、状態（２）は、ゲート長の短いＭＩＳ素子に対応する。状態（２）に対応するＭＩＳ素子は、ゲート長が短くなるため電流駆動力は向上するが、図２１に示すように、しきい値電圧低下の変動が大きくなるため、しきい値電圧のバラツキは大きくなる。
【００７７】
そこで、状態（２）にあるＭＩＳ素子のサイドウォールの幅を広くすると、上側の曲線上に配置され状態（３）になる。上側の曲線におけるしきい値電圧の変動は、下側の曲線におけるしきい値電圧の変動より緩やかになる。したがって、ゲート長を短くしてもサイドウォールの幅を広げることによって、電流駆動力を向上させながら、しきい値電圧のバラツキを改善することができることがわかる。
【００７８】
次に、図２２に、メモリセルアレイ内のＭＩＳ素子と周辺回路部（疎）４内のＭＩＳ素子のゲート長を比較した測定結果を示す。図２２を見てわかるように、メモリセルアレイ内のＭＩＳ素子のゲート長は約０．１４０μｍであり、誤差の範囲は約０．１３３μｍ〜約０．１４７μｍの範囲である。一方、周辺回路部４内のＭＩＳ素子のゲート長は、約０．１３μｍであり、誤差の範囲は約０．１２０μｍ〜約０．１３７μｍの範囲である。したがって、メモリセルアレイ内のＭＩＳ素子のゲート長に対して周辺回路部４内のＭＩＳ素子のゲート長の方が短く形成されていることが測定結果からもわかる。
【００７９】
次に、図２３は、ゲート電極の面積占有率、すなわちゲート電極の密度と、枚葉式の減圧熱ＣＶＤ装置を使用してゲート電極上に形成した窒化シリコン膜の膜厚の関係を示したものである。横軸は、ＴＥＧ（Ｔｅｓｔ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｇｒｏｕｐ）に形成されたゲート電極の密度に対するメモリセルアレイに形成されるゲート電極の相対的な密度を示したものであり、数値が高くなるほどメモリセルアレイ内のゲート電極の密度が密になっている。縦軸は、ＴＥＧのゲート電極上に形成される窒化シリコン膜の膜厚に対するメモリセルアレイのゲート電極上に形成される窒化シリコン膜の膜厚を示したものである。
【００８０】
図２３を見てわかるように、横軸のメモリが約１．７８のとき膜厚比が約９０％であるのに対し、横軸のメモリが約２．１２のとき膜厚比が約７０％になっている。したがって、ゲート電極の密度が高くなればなるほど、形成される窒化シリコン膜の膜厚が薄くなっていることがわかる。このため、ゲート電極の密度が疎の領域で窒化シリコン膜の膜厚が相対的に厚くなり、ゲート電極の密度が密の領域で窒化シリコン膜の膜厚が相対的に薄くなることがわかる。したがって、ゲート電極の密度が疎である領域のサイドウォールの幅がゲート電極の密度が密である領域のサイドウォールの幅に比べて厚くすることができることがわかる。
【００８１】
以上、本実施の形態１における半導体装置の製造方法によれば、工程数の増加や工程を複雑化させることなく、それぞれの回路が要求する電気特性を有するＭＩＳ素子を作り分けることができる。具体的には、ドライエッチングの際に生ずるマイクロローディング効果を利用して、ゲート長の異なるゲート電極を形成し、また枚葉式の熱ＣＶＤ装置を使用して異なる膜厚の膜を形成することにより、異なる幅のサイドウォールを形成することができる。
【００８２】
（実施の形態２）
本実施の形態２における半導体装置の製造方法を図面を参照しながら説明する。図２４は、例えば酸化シリコン膜よりなる層間絶縁膜（第１層間絶縁膜）８０上に複数の配線８１〜８５を形成した様子を示した図である。層間絶縁膜８０より下部の層は省略するが、例えば、下部の配線層あるいはＭＩＳ素子が形成された半導体基板が形成されているものとする。
【００８３】
配線（第１配線）８１〜８４は、層間絶縁膜８０の密配線形成領域（第１層間絶縁膜の第１領域）上において、相対的に密の状態で形成されている。一方、配線（第２配線）８５は、層間絶縁膜８０の疎配線形成領域（第１層間絶縁膜の第２領域）上において、相対的に疎の状態で形成されている。
【００８４】
配線８１〜８５は、それぞれチタン／窒化チタン膜８１ａ〜８５ａ、アルミニウム膜８１ｂ〜８５ｂ、チタン／窒化チタン膜８１ｃ〜８５ｃより形成されている。
【００８５】
以下、層間絶縁膜８０上に配線８１〜８５を形成した後の工程について述べる。まず、図２４に示すように層間絶縁膜８０上および配線８１〜８５上に窒化シリコン膜（第２層間絶縁膜）８６を形成する。窒化シリコン膜８６は、前記実施の形態１で述べたのと同様に、枚葉式の減圧熱ＣＶＤ装置を使用して形成される。この枚葉式の減圧熱ＣＶＤ装置は、膜を形成する表面の表面積の大小、言い換えれば表面の疎密によって、形成される膜厚が異なる。したがって、配線８１〜８４上に形成される窒化シリコン膜８６の膜厚は、配線８５上に形成される窒化シリコン膜８６の膜厚よりも薄くなる。
【００８６】
続いて、図２５に示すように、窒化シリコン膜８６上に酸化シリコン膜（第３層間絶縁膜）８７を形成した後、その表面を平坦化する。酸化シリコン膜８７を形成するには、例えばＣＶＤ法が使用され、その表面を平坦化するには、例えばＣＭＰ法が使用される。
【００８７】
次に、フォトリソグラフィ技術およびエッチング技術を使用して接続孔８８および孔８９を形成する。接続孔８８は、配線８１〜８４に達する孔であり、その底面には、配線８１〜８４の表面が露出する。一方、孔８９は、配線８５上に形成されたものであるが、配線８５までは達していない。これは、配線８１〜８４上に形成された窒化シリコン膜８６の膜厚に比べて、配線８５上に形成された窒化シリコン膜８６の膜厚が厚いためである。配線８５上には、接続孔８８を形成しないため、わざと配線８５に達しない孔８９を形成したものである。
【００８８】
続いて、接続孔８８および孔８９を形成した酸化シリコン膜８７上にチタン膜および窒化チタン膜の積層膜よりなるチタン／窒化チタン膜９０ａを形成する。チタン／窒化チタン膜９０ａは、例えばスパッタリング法を使用して形成することができる。そして、例えばＣＶＤ法を使用してタングステン膜９０ｂを接続孔８８および孔８９へ埋め込むように形成する。その後、酸化シリコン膜８７上に形成された不要なチタン／窒化チタン膜９０ａおよびタングステン膜９０ｂを除去して、プラグ９０を形成する。このようにして、密配線形成領域に形成された配線８１〜８４にだけ導通するプラグ９０を形成することができる。
【００８９】
一方、疎配線形成領域に形成された配線８５にも導通するプラグを形成するには、図２７に示すように、窒化シリコン膜８６の膜厚を配線８１〜８５上で均一にすればよい。配線８１〜８５上に均一に窒化シリコン膜８６を形成するには、プラズマＣＶＤ装置を使用すればよい。すなわち、プラズマＣＶＤ装置は、前記実施の形態１で述べたように、原料ガスを高周波電界などによりプラズマ化し、このプラズマ化した原料ガスの化学反応により膜を堆積する方法であり、膜の成分を下地に降り積もらせるようにして膜を形成するものである。したがって、下地の配線の疎密に関係なく膜を形成できるため、配線が密に形成されている領域と配線が疎に形成されている領域に均一の膜厚の膜が形成できる。このようにして、密配線形成領域に形成された配線８１〜８４に導通するプラグ９０と疎配線形成領域に形成された配線８５に導通するプラグ９１を形成することができる。
【００９０】
このように、膜厚が下地の疎密に依存する枚葉式の減圧熱ＣＶＤ装置と膜厚が下地の疎密に依存しないプラズマＣＶＤ装置の特性を利用すれば、新たなマスクを用意することなく、１つのマスクを、配線８１〜８４にだけプラグ９０を形成する場合と、配線８１〜８４にプラグ９０を形成するとともに配線８５にプラグ９１を形成する場合に適用することができる。すなわち、工程を複雑化させることなく枚葉式の減圧熱ＣＶＤ装置とプラズマＣＶＤ装置を使い分けることで、２つのマスクを使用したのと同じ効果を得ることができる。
【００９１】
なお、配線８１〜８４にプラグ９０を形成し、配線８５にプラグ９１を形成する場合にプラズマＣＶＤ装置を使用する例を示したが、疎配線形成領域にダミー配線を形成して配線密度を上げた状態で、枚葉式の減圧熱ＣＶＤ装置を使用することにより、配線８１〜８４にプラグ９０を形成し、配線８５にプラグ９１を形成してもよい。
【００９２】
（実施の形態３）
本実施の形態３における半導体装置の製造方法について図面を参照しながら説明する。
【００９３】
図２８は、半導体基板１００上にゲート絶縁膜１０１を介して複数のゲート電極１０２〜１０８を形成した様子を示した図である。ゲート電極１０２〜１０６は、例えばメモリセルアレイ形成領域のように相対的にゲート電極の密度が高い領域（半導体基板の第１領域）に形成されている。
【００９４】
一方、ゲート電極１０７、１０８は、例えば図１に示す周辺回路部４の形成領域のように相対的にゲート電極の密度が低い領域（半導体基板の第２領域）に形成されている。このゲート電極１０７、１０８は、ゲート絶縁膜１０１を介した半導体基板１００上に形成されている。
【００９５】
なお、半導体基板１００に形成されているソース領域およびドレイン領域の図示は省略してある。
【００９６】
以下、半導体基板１００上にゲート電極１０２〜１０８を形成した後の工程について説明する。
【００９７】
まず、図２８に示すように、半導体基板１００上およびゲート電極１０２〜１８上に窒化シリコン膜１０９を形成する。この窒化シリコン膜１０９は、前記実施の形態２で述べたのと同様に、枚葉式の減圧熱ＣＶＤ装置を使用して形成される。この枚葉式の減圧熱ＣＶＤ装置は、膜を形成する表面の表面積の大小、言い換えれば表面の疎密によって、形成される膜厚が異なる。したがって、ゲート電極１０２〜１０６上に形成される窒化シリコン膜１０９の膜厚は、ゲート電極１０７、１０８上に形成される窒化シリコン膜１０９の膜厚よりも薄くなる。
【００９８】
続いて、図２９に示すように、窒化シリコン膜１０９を異方性エッチングすることにより、サイドウォール１１０およびサイドウォール１１１を形成する。ここで、ゲート電極１０２〜１０６上に形成される窒化シリコン膜１０９の膜厚は、ゲート電極１０７、１０８上に形成される窒化シリコン膜１０９の膜厚よりも薄く形成されているため、サイドウォール１１０の幅は、サイドウォール１１１の幅に比べて小さくなる。
【００９９】
次に、半導体基板１００上に例えばＣＶＤ法を使用してコバルト膜を形成した後、熱処理を施すことにより、ゲート電極１０２〜１０８上およびソース領域、ドレイン領域にコバルトシリサイド膜１１２を形成する。このようにして、相対的に密の状態のＭＩＳ素子（第１ＭＩＳ素子）と相対的に疎の状態のＭＩＳ素子（第２ＭＩＳ素子）を形成することができる。
【０１００】
続いて、図３０に示すように、窒化シリコン膜（第４層間絶縁膜）１１３を形成する。この窒化シリコン膜１１３も枚葉式の減圧熱ＣＶＤ装置を使用して形成されるため、ゲート電極１０２〜１０６上に形成される窒化シリコン膜１１３の膜厚は、ゲート電極１０７、１０８上に形成される窒化シリコン膜１１３の膜厚に比べて薄くなる。
【０１０１】
そして、例えばＣＶＤ法を使用して、窒化シリコン膜１１３上に酸化シリコン膜（第５層間絶縁膜）１１４を形成し、その後、酸化シリコン膜１１４の表面を平坦化する。
【０１０２】
次に、フォトリソグラフィ技術およびエッチング技術を使用して、接続孔１１５および孔１１６を形成する。接続孔１１５は、半導体基板１００に達する孔である一方、孔１１６は、半導体基板１００までは達していない。これは、ゲート電極１０２〜１０６上に形成された窒化シリコン膜１１３の膜厚に比べて、ゲート電極１０７、１０８上に形成された窒化シリコン膜１１３の膜厚が厚いためである。
【０１０３】
続いて、図３２に示すように、接続孔１１５および孔１１６を形成した酸化シリコン膜１１４上にチタン膜および窒化チタン膜の積層膜よりなるチタン／窒化チタン膜１１７ａを形成する。チタン／窒化チタン膜１１７ａは、例えばスパッタリング法を使用して形成することができる。そして、例えばＣＶＤ法を使用してタングステン膜１１７ｂを接続孔１１５および孔１１６へ埋め込むように形成する。その後、酸化シリコン膜１１４上に形成された不要なチタン／窒化チタン膜１１７ａおよびタングステン膜１１７ｂを除去して、プラグ１１７を形成する。このようにして、相対的に密に配置されたＭＩＳ素子にだけ導通するプラグ１１７を形成することができる。
【０１０４】
なお、相対的に密状態に配置されたＭＩＳ素子だけでなく相対的に疎状態に配置されたＭＩＳ素子においても接続孔１１５を形成する場合には、前記実施の形態２で述べたようにプラズマＣＶＤ装置を使用すればよい。
【０１０５】
以上述べたように、接続孔１１５を形成する際、１つのマスクを使用しつつ、枚葉式の減圧熱ＣＶＤ装置とプラズマＣＶＤ装置を使い分けることで、２つのマスクを使用したのと同じ効果を得ることができる。すなわち、工程を複雑化させることなく、異なる回路を形成することができる。
【０１０６】
（実施の形態４）
本実施の形態４のおける半導体装置の製造方法を図面を参照しながら、説明する。図３３は、相対的に表面積の小さい平板型の第１下部電極（第１電極）１２０を半導体基板の第３領域に形成し、相対的に表面積の大きい第２下部電極（第２電極）１２１を半導体基板の第４領域に形成した様子を示す平面図である。第２下部電極を形成する領域は、例えば電源間容量を形成する領域などがある。
【０１０７】
図３４は、それぞれ第１下部電極１２０のＡ−Ａ断面、第２下部電極１２１のＢ−Ｂ断面で切断した断面図である。図３３および図３４を見てわかるように、第２下部電極１２１は、第１下部電極１２０を細分化して表面積を大きくしている。
【０１０８】
このような状態の第１下部電極１２０上および第２下部電極１２１上に、枚葉式の減圧熱ＣＶＤ装置を使用して、例えば窒化シリコン膜よりなる容量絶縁膜１２２を形成する。枚葉式の減圧熱ＣＶＤ装置は、下地の表面積によって形成される膜の膜厚が異なり、相対的に表面積の小さい領域に形成される膜の膜厚より相対的に表面積の大きい領域に形成される膜の膜厚が薄くなる。したがって、図３５に示すように、第１下部電極１２０上に形成される容量絶縁膜１２２の膜厚よりも第２下部電極１２１上に形成される容量絶縁膜１２２の膜厚は、薄くなる。
【０１０９】
続いて、図３６に示すように、容量絶縁膜１２２を介した第１下部電極１２０上に第１上部電極（第３電極）１２３を形成し、容量絶縁膜１２２を介した第２下部電極上に第２上部電極（第４電極）１２４を形成する。
【０１１０】
ここで、容量素子の容量は、電極の表面積が大きくなればなるほど容量値が増加するとともに、容量絶縁膜１２２の厚さが薄くなればなるほど容量値が増加する。したがって、図３６の左側に示した容量素子の容量値よりも右側の示した容量素子の容量値の方が大きくなる。
【０１１１】
このように、下地の表面積によって形成される膜の膜厚が異なる枚葉式の減圧熱ＣＶＤ装置を使用することで、工程を複雑化させることなくチップ上に容量値の異なる容量素子を形成することができる。
【０１１２】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１３】
前記実施の形態では、枚葉式の減圧熱ＣＶＤ装置を使用する例を示したが、減圧でなく常圧（大気圧）の熱ＣＶＤ装置であってもよい。
【０１１４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１１５】
製造工程を複雑化することなくチップに形成された素子や回路の電気的特性を変えることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置のレイアウト構成を示した平面図である。
【図２】本発明の実施の形態１である半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】実施の形態１である半導体装置の製造方法の特徴をまとめた図である。
【図２０】ゲート電極の面積占有率の小さい周辺回路部におけるＭＩＳ素子のゲート電圧とドレイン電流の関係を示した図である。
【図２１】サイドウォールの幅を相対的に大きくした場合と相対的に小さくした場合における、ゲート電極のゲート長としきい値電圧（スレッショルド電圧）との関係を示した図である。
【図２２】メモリセルアレイ内のＭＩＳ素子と周辺回路部内のＭＩＳ素子のゲート長を比較した図である。
【図２３】ＭＩＳ素子の密度と膜厚との関係を示した図である。
【図２４】実施の形態２である半導体装置の製造工程を示した断面図である。
【図２５】図２４に続く半導体装置の製造工程を示した断面図である。
【図２６】図２５に続く半導体装置の製造工程を示した断面図である。
【図２７】実施の形態２の変形例である半導体装置の製造工程を示した断面図である。
【図２８】実施の形態３である半導体装置の製造工程を示した断面図である。
【図２９】図２８に続く半導体装置の製造工程を示した断面図である。
【図３０】図２９に続く半導体装置の製造工程を示した断面図である。
【図３１】図３０に続く半導体装置の製造工程を示した断面図である。
【図３２】図３１に続く半導体装置の製造工程を示した断面図である。
【図３３】実施の形態４における半導体装置の製造工程を示した平面図である。
【図３４】図３３のＡ−Ａ断面およびＢ−Ｂ断面で切断した断面図である。
【図３５】図３４に続く半導体装置の製造工程を示した断面図である。
【図３６】図３５に続く半導体装置の製造工程を示した平面図である。
【符号の説明】
１  チップ
２  メモリマット
３  周辺回路部
４  周辺回路部
５  電源間容量部
１０  半導体基板
１１  素子分離領域
１２  ｐ型ウェル
１３  ｐ型ウェル
１４  ｐ型ウェル
１５  ｎ型ウェル
１６  ゲート絶縁膜
１７  ポリシリコン膜
１８  ゲート電極（第１ゲート電極）
１９  ゲート電極（第１ゲート電極）
２０  ゲート電極（第２ゲート電極）
２１  ゲート電極（第２ゲート電極）
２２  低濃度ｎ型不純物拡散領域
２３  低濃度ｎ型不純物拡散領域
２４  低濃度ｎ型不純物拡散領域
２５  低濃度ｎ型不純物拡散領域
２６  低濃度ｎ型不純物拡散領域
２７  低濃度ｎ型不純物拡散領域
２８  低濃度ｐ型不純物拡散領域
２９  低濃度ｐ型不純物拡散領域
３０  窒化シリコン膜（絶縁膜）
３１  サイドウォール（第１サイドウォール）
３２  サイドウォール（第１サイドウォール）
３３  サイドウォール（第２サイドウォール）
３４  サイドウォール（第２サイドウォール）
３５  高濃度ｎ型不純物拡散領域
３６  高濃度ｎ型不純物拡散領域
３７  高濃度ｎ型不純物拡散領域
３８  高濃度ｎ型不純物拡散領域
３９  高濃度ｎ型不純物拡散領域
４０  高濃度ｎ型不純物拡散領域
４１  高濃度ｐ型不純物拡散領域
４２  高濃度ｐ型不純物拡散領域
４３  コバルトシリサイド膜
４４  コバルトシリサイド膜
４５  コバルトシリサイド膜
４６  コバルトシリサイド膜
４７  コバルトシリサイド膜
４８  コバルトシリサイド膜
４９  コバルトシリサイド膜
５０  コバルトシリサイド膜
５１  コバルトシリサイド膜
５２  コバルトシリサイド膜
５３  コバルトシリサイド膜
５４  コバルトシリサイド膜
５５  窒化シリコン膜
５６  酸化シリコン膜
５７  接続孔
５８  プラグ
５８ａ  チタン／窒化チタン膜
５８ｂ  タングステン膜
５９  酸化シリコン膜
６０  接続孔
６１  プラグ
６１ａ  チタン／窒化チタン膜
６１ｂ  タングステン膜
６２  配線
６２ａ  チタン／窒化チタン膜
６２ｂ  アルミニウム膜
６２ｃ  チタン／窒化チタン膜
６３  酸化シリコン膜
６４  接続孔
６５  プラグ
６５ａ  チタン／窒化チタン膜
６５ｂ  タングステン膜
６６  配線
６６ａ  チタン／窒化チタン膜
６６ｂ  アルミニウム膜
６６ｃ  チタン／窒化チタン膜
６７  酸化シリコン膜
６８  接続孔
６９  プラグ
６９ａ  チタン／窒化チタン膜
６９ｂ  タングステン膜
７０  配線
７０ａ  チタン／窒化チタン膜
７０ｂ  アルミニウム膜
７０ｃ  チタン／窒化チタン膜
７１  窒化シリコン膜
７２  酸化シリコン膜
８０  層間絶縁膜（第１層間絶縁膜）
８１  配線（第１配線）
８１ａ  チタン／窒化チタン膜
８１ｂ  アルミニウム膜
８１ｃ  チタン／窒化チタン膜
８２  配線（第１配線）
８２ａ  チタン／窒化チタン膜
８２ｂ  アルミニウム膜
８２ｃ  チタン／窒化チタン膜
８３  配線（第１配線）
８３ａ  チタン／窒化チタン膜
８３ｂ  アルミニウム膜
８３ｃ  チタン／窒化チタン膜
８４  配線（第１配線）
８４ａ  チタン／窒化チタン膜
８４ｂ  アルミニウム膜
８４ｃ  チタン／窒化チタン膜
８５  配線（第２配線）
８５ａ  チタン／窒化チタン膜
８５ｂ  アルミニウム膜
８５ｃ  チタン／窒化チタン膜
８６  窒化シリコン膜（第２層間絶縁膜）
８７  酸化シリコン膜（第３層間絶縁膜）
８８  接続孔
８９  孔
９０  プラグ
９０ａ  チタン／窒化チタン膜
９０ｂ  タングステン膜
９１  プラグ
１００  半導体基板
１０１  ゲート絶縁膜
１０２  ゲート電極（第１ゲート電極）
１０３  ゲート電極（第１ゲート電極）
１０４  ゲート電極（第１ゲート電極）
１０５  ゲート電極（第１ゲート電極）
１０６  ゲート電極（第１ゲート電極）
１０７  ゲート電極（第２ゲート電極）
１０８  ゲート電極（第２ゲート電極）
１０９  窒化シリコン膜
１１０  サイドウォール
１１１  サイドウォール
１１２  コバルトシリサイド膜
１１３  窒化シリコン膜（第４層間絶縁膜）
１１４  酸化シリコン膜（第５層間絶縁膜）
１１５  接続孔
１１６  孔
１１７  配線
１１７ａ  チタン／窒化チタン膜
１１７ｂ  タングステン膜
１２０  第１下部電極（第１電極）
１２１  第２下部電極（第２電極）
１２２  容量絶縁膜
１２３  第１上部電極（第３電極）
１２４  第２上部電極（第４電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004335497.tif 000008
【図７】
2004335497.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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