(57)【要約】【課題】出力ノードを通じてパワーオンリセット信号を出力するパワーオンリセット回路を提供する。【解決手段】本発明は出力ノードを通じてパワーオンリセット信号を発生するパワーオンリセット回路に係り、第１信号電圧を発生する第１信号発生器を含む。第１信号電圧は電源供給電圧が第１しきい値電圧に到逹した時に接地電圧から増加する。第２信号発生器は電源供給電圧が第２しきい値電圧に到逹した時に電源供給電圧から減少する第２信号電圧を発生する。比較器は第１及び第２信号電圧の比較結果に応答してパワーオンリセット信号を活性化させる。【選択図】図５
2004080772.tif 000002
【特許請求の範囲】
【請求項１】
　パワーオンリセット回路において、
　電源供給電圧の増加に応答して第１信号電圧を発生する第１信号発生器と、
　前記電源供給電圧の増加に応答して第２信号電圧を発生する第２信号発生器と、
　前記第１信号電圧と第２信号電圧とを比較してパワーオンリセット信号を活性化させる比較器とを具備し、
　前記第１信号電圧は前記電源供給電圧が第１しきい値電圧以上に増加した後に接地電圧から増加し、前記第２信号電圧は前記電源供給電圧が第２しきい値電圧以上に増加するまで前記電源供給電圧とともに増加した後に前記電源供給電圧が続けて増加することによって減少することを特徴とするパワーオンリセット回路。
【請求項２】
　前記第１しきい値電圧が前記第２しきい値電圧より高いことを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
　前記比較器が、前記第１信号電圧を入力する第１入力ターミナルと、前記第２信号電圧を入力する第２入力ターミナルとを具備することを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項４】
　前記第１入力ターミナルが非反転入力ターミナルであり、前記第２入力ターミナルが反転入力ターミナルであることを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項５】
　前記第１信号発生器が、前記電源供給電圧と前記第１入力ターミナルとの間に直列連結された複数個のＰＭＯＳトランジスタを具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項６】
　前記第１信号発生器が、前記第１入力ターミナルと接地との間に直列連結された複数個の抵抗を具備することを特徴とするパワーオンリセット回路。
【請求項７】
　前記第１信号発生器は、
　前記第１入力ターミナルに接続されたゲートと、前記電源供給電圧に連結された第１ソース／ドレインと、前記第１入力ターミナルと接地との間に直列連結された２個の前記抵抗の連結点に接続された第２ソース／ドレインとを有するＮＭＯＳトランジスタ、
　を具備することを特徴をする請求項６に記載のパワーオンリセット回路。
【請求項８】
　前記第２信号発生器は、前記第２入力ターミナルと接地との間に直列連結された複数個のＮＭＯＳトランジスタを具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項９】
　前記第２信号発生器は、前記電源供給電圧と前記第２入力ターミナルとの間に直列連結された複数個の抵抗を具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項１０】
　前記第２信号発生器は、
　前記第２入力ターミナルに接続されたゲートと、前記電源供給電圧と前記第２入力ターミナルとの間に直列連結された２個の前記抵抗の連結点に接続された第１ソース／ドレインと、接地に連結された第１ソース／ドレインとを有するＰＭＯＳトランジスタ、
　を具備することを特徴とする請求項３に記載のパワーオンリセット回路。
【請求項１１】
　前記パワーオンリセット信号の活性化に応答して前記第１及び第２信号発生器を非活性化させる非活性化回路をさらに具備することを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項１２】
　前記非活性化回路が前記パワーオンリセット回路の活性化に応答して前記活性化されたパワーオンリセット信号をラッチすることを特徴とする請求項１１に記載のパワーオンリセット回路。
【請求項１３】
　制御回路において、
　電源供給電圧の増加に応答してパワーオンリセット信号を活性化させるパワーオンリセット回路と、
　前記パワーオンリセット信号の活性化に応答して前記活性化されたパワーオンリセット信号を保存するラッチと、
　前記パワーオンリセット信号の活性化に応答して前記パワーオンリセット回路を非活性化させる非活性化回路とを具備することを特徴とする制御回路。
【請求項１４】
　パワーオンリセット信号を発生するパワーオンリセット回路において、
　第１信号電圧を発生する第１信号発生器と、
　第２信号電圧を発生する第２信号発生器と、
　前記第１信号電圧と第２信号電圧との比較結果に応答して前記パワーオンリセット信号を活性化させる比較器とを具備し、
　前記第１信号電圧は電源供給電圧が第１しきい値電圧に到逹した時に接地電圧から増加し、前記第２信号電圧は前記電源供給電圧が第２しきい値電圧に到逹した時に前記電源供給電圧から減少することを特徴とするパワーオンリセット回路。
【請求項１５】
　前記比較器は、前記第１信号電圧が前記第２信号電圧より高い時に前記パワーオンリセット信号を活性化させることを特徴とするパワーオンリセット回路。
【請求項１６】
　前記第１信号電圧は、前記電源供給電圧が第１しきい値電圧に到逹した後に前記電源供給電圧より大きい傾きで変化することを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１７】
　前記比較器は、前記第１信号電圧を入力する非反転入力ターミナルと、前記第２信号電圧を入力する反転入力ターミナルと、前記パワーオンリセット信号を発生する出力ターミナルとを具備することを特徴とする請求項１４に記載のパワーオンリセット回路。
【請求項１８】
　出力ノードを通じてパワーオンリセット信号を出力するパワーオンリセット回路において、
　非反転入力ターミナルと、反転入力ターミナルと、前記出力ノードに連結された出力ターミナルを有する比較器と、
　電源供給電圧と前記比較器の前記非反転入力ターミナルと間に連結され、前記電源供給電圧が第１しきい値電圧より高い時に前記非反転入力ターミナルに印加される電圧を増加させる第１しきい値装置と、
　前記比較器の前記非反転入力ターミナルに連結され、前記非反転入力ターミナルの電圧が第２しきい値電圧に到逹した時に前記非反転入力ターミナルの電圧増加率を向上させる第２しきい値装置と、
　前記電源供給電圧と前記比較器の前記反転入力ターミナルに連結されて、前記電源供給電圧の増加によって前記反転入力ターミナルの電圧を増加させる電圧増加装置と、
　前記比較器の反転入力ターミナルに連結されて、前記反転入力ターミナルの電圧が第３しきい値電圧に到逹した時に前記反転入力ターミナルの電圧上昇率を反転させる第３しきい値装置とを具備することを特徴とするパワーオンリセット回路。
【請求項１９】
　前記第１しきい値装置は、前記電源供給電圧と前記比較器の前記非反転入力ターミナルとの間に直列連結された複数のＰＭＯＳトランジスタを具備し、前記ＰＭＯＳトランジスタのゲートが前記非反転入力ターミナルに共通に接続されていることを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２０】
　前記第１しきい値電圧が前記ＰＭＯＳトランジスタのしきい値電圧であることを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２１】
　前記第２しきい値装置は、
　前記比較器の前記反転入力ターミナルと接地電圧との間に直列連結された二つの抵抗と、
　前記電源供給電圧に連結されたドレインと、前記抵抗の連結点に連結されたソースと、前記非反転入力ターミナルに連結されたゲートとを有するＮＭＯＳトランジスタと、
　を具備することを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２２】
　前記第２しきい値電圧は、前記第２しきい値装置にある前記ＮＭＯＳトランジスタのしきい値電圧であることを特徴とする請求項２１に記載のパワーオンリセット回路。
【請求項２３】
　前記電圧増加装置は、前記電源供給電圧と前記比較器の反転入力ターミナルとの間に連結された二つの抵抗を具備することを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２４】
　前記第３しきい値装置は、
　前記比較器の反転入力ターミナルと接地電圧との間に直列連結され、ゲートが前記反転入力ターミナルに共通に接続された複数個のＮＭＯＳトランジスタと、
　前記抵抗の連結点に接続されたソースと、接地されたドレインと、前記比較器の反転入力ターミナルに連結されたゲートとを有するＰＭＯＳトランジスタと、
　を具備することを特徴とする請求項２３に記載のパワーオンリセット回路。
【請求項２５】
　前記第３しきい値電圧が前記ＮＭＯＳトランジスタのしきい値電圧であることを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２６】
　前記第１及び第２しきい値装置は第１信号電圧上の第１信号を共に出力し、前記電圧増加装置及び前記第３しきい値装置は第２信号電圧上の第２信号を共に出力し、前記比較器の非反転入力ターミナルは前記第１信号電圧を入力し、前記反転入力ターミナルは前記第２信号電圧を入力することを特徴とする請求項１８に記載のパワーオンリセット回路。
【請求項２７】
　出力ノードを通じてパワーオンリセット信号を出力するパワーオンリセット回路において、
　電源供給電圧が第１しきい値電圧に到逹した時に接地電圧から増加する第１信号電圧を発生する第１信号発生器と、
　前記電源供給電圧が第２しきい値電圧に到逹した時に前記電源供給電圧から減少する第２信号電圧を発生する第２信号発生器と、
　前記第１信号電圧が前記第２信号電圧より高い時に比較信号を活性化させる比較器と、
　前記比較信号の活性化に応答して前記パワーオンリセット信号を活性化させて前記第１及び第２信号発生器と前記比較器とを非活性化させる非活性化回路とを具備することを特徴とするパワーオンリセット回路。
【請求項２８】
　前記第１信号電圧は前記電源供給電圧よりさらに大きい傾きで変化することを特徴とする請求項２７に記載のパワーオンリセット回路。
【請求項２９】
　前記非活性化回路は、
　前記比較器から前記比較信号をラッチし、非活性化信号を出力するラッチと、
　前記比較器と前記ラッチとの間に連結され、前記非活性化信号に応答して前記比較信号を前記ラッチに伝送する第１スイッチと、
　前記ラッチから前記非活性化信号を入力して前記パワーオンリセット信号を出力するインバータとを具備することを特徴とする請求項２７に記載のパワーオンリセット回路。
【請求項３０】
　前記比較器は、前記第１信号電圧を入力する非反転入力ターミナルと、前記第２信号電圧を入力する反転ターミナルと、前記比較信号を出力する出力ターミナルとを有することを特徴とする請求項２９に記載のパワーオンリセット回路。
【請求項３１】
　前記非活性化信号に応答して前記電源供給電圧を前記比較器に供給する第２スイッチと、前記非活性化信号に応答して前記接地電圧を前記比較器に供給する第３スイッチとをさらに具備することを特徴とする請求項３０に記載のパワーオンリセット回路。
【請求項３２】
　前記第１信号発生器は、
　前記電源供給電圧に連結されたソースと、ドレインと、前記パワーオンリセット信号に連結されたゲートとを有する第１非活性化トランジスタと、
　前記第１非活性化トランジスタの前記ドレインと前記比較器の非反転入力ターミナルとの間に直列連結され、ゲートが前記比較器の非反転入力ターミナルに共通に接続された複数のＰＭＯＳトランジスタと、
　前記非反転入力ターミナルと前記接地電圧との間に連結された複数の抵抗と、
　前記抵抗の連結点と前記電源供給電圧との間に連結され、ゲートが前記比較器の非反転入力ターミナルに接続されたＮＭＯＳトランジスタとを具備することを特徴とする請求項２９に記載のパワーオンリセット回路。
【請求項３３】
　前記第２信号発生器は、
　前記電源供給電圧と前記比較器の前記反転入力ターミナルとの間に連結された複数の抵抗と、
　前記接地電圧に連結されたソースと、前記パワーオンリセット信号に連結されたゲートと、ドレインとを有する第２非活性化トランジスタと、
　前記比較器の反転入力ターミナルと前記非活性化トランジスタの前記ドレインとの間に直列連結され、ゲートが前記反転入力ターミナルに共通に接続された複数のＮＭＯＳトランジスタと、
　前記抵抗の連結点と前記接地電圧との間に連結され、ゲートが前記反転入力ターミナルに接続されたＰＭＯＳトランジスタとを具備することを特徴とする請求項２９に記載のパワーオンリセット回路。
【請求項３４】
　前記非活性化回路は前記比較器からの前記比較信号が活性化された時に活性化されることを特徴とする請求項３１に記載のパワーオンリセット回路。
【請求項３５】
　前記非活性化信号を遅延させて前記第２及び第３スイッチに出力する第１遅延回路と、前記パワーオンリセット信号を遅延させて前記第１及び第２非活性化トランジスタに出力する第２遅延回路とをさらに具備することを特徴とする請求項３３に記載のパワーオンリセット回路。
【請求項３６】
　パワーオンリセット信号を発生する方法において、
　電源供給電圧の増加に応答して第１信号電圧を発生する段階と、
　前記電源供給電圧の増加に応答して第２信号電圧を発生する段階と、
　前記第１信号電圧と第２信号電圧との比較結果に応答して前記パワーオンリセット信号を活性化させる段階とを具備し、
　前記第１信号電圧は前記電源供給電圧が第１しきい値電圧以上に増加した時に接地電圧から増加し、前記第２信号電圧は前記電源供給電圧が第２しきい値電圧以上に増加するまで前記電源供給電圧に従って増加した後に前記電源供給電圧が続けて増加することによって減少することを特徴とする方法。
【請求項３７】
　パワーオンリセット信号を発生する方法において、
　電源供給電圧の増加に応答してパワーオンリセット信号を活性化させる段階と、
　前記パワーオンリセット信号の活性化に応答して前記活性化されたパワーオンリセット信号をラッチする段階と、
　前記パワーオンリセット信号の活性化に応答して前記パワーオンリセット信号を非活性化させる段階とを具備することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体集積回路装置に関するものであり、特に、パワーオンリセット回路とその方法に関するものである。
【背景技術】
【０００２】
　半導体集積回路装置の内部回路に使用される電源供給電圧はターンオンされれば、一定時間の間増加するが、所定のしきい値電圧以下では不安定な状態になり得る。電源供給電圧が所定のしきい値電圧以下で増加することによって、回路短絡(ｓｈｏｒｔ　ｃｉｒｃｕｉｔ)または待機電流(ｓｔａｎｄｂｙ　ｃｕｒｒｅｎｔ)が集積回路装置の内部回路(例えば、ＣＭＯＳ回路)で発生しうる。
【０００３】
　回路短絡電流を減らすために、通常の方法では、電源供給電圧が安定するまで内部回路を非活性化させる回路を使用する。そのような回路を“パワーオンリセット回路”という。パワーオンリセット回路は不安定な電源供給電圧が内部回路に供給されることを抑制する。すなわち、電源供給電圧が所定の電圧以下にある時には、内部回路に供給されない。電源供給電圧が所定の電圧以上である時には内部回路に供給される。このようなパワーオンリセット回路は温度変化に対して不安定な特性を有している。
【０００４】
　図１は一般的なパワーオンリセット回路の一例を示す。図示したパワーオンリセット回路は、電源供給電圧ＶＣＣとノードＮ１との間に直列連結された複数個のＰＭＯＳトランジスタＭＰ１〜ＭＰｍ、ノードＮ１と接地電圧との間に連結された抵抗Ｒ１、電源供給電圧ＶＣＣとノードＮ２との間に連結された抵抗Ｒ２、ノードＮ２と接地電圧との間に直列に連結された複数個のＮＭＯＳトランジスタＭＮ１〜ＭＮｎ、及びノードＮ２に連結されてパワーオンリセット信号ＰＯＲを出力するインバータＩＶ１を含む。ＰＭＯＳトランジスタＭＰ１〜ＭＰｍのゲートはノードＮ１に共通に接続され、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎのゲートもまたノードＮ１に共通に接続される。
【０００５】
　図２は図１で使用される信号の波形を示す。図２において下付きの添字“Ｈ”は周辺温度が集積回路装置の内部より相対的に高い状態での信号または電圧を示す。したがって、信号ＰＯＲＨ、ＰＯＵＴＨ及びＶＴＮＨは周辺温度が相対的に高い時に得られる信号である。一方、下付きの添字“Ｌ”は周辺温度が集積回路装置の内部より相対的に低いことを示す。したがって、信号ＰＯＲＬ、ＰＯＵＴＬ及びＶＴＮＬは周辺温度が相対的に低い時に得られる信号である。パワーオンリセット回路の低温及び高温特性を図１及び図２を参照して説明する。
【０００６】
　電源が供給された後に、電源供給電圧ＶＣＣがＰＭＯＳトランジスタのしきい値電圧ＶＴＰLより低い時には、ノードＮ１の電圧ＰＯＵＴＬは接地電圧状態である。電源供給電圧ＶＣＣがしきい値電圧ＶＴＰＬと同一またはそれより高ければ、ノードＮ１の電圧ＰＯＵＴＬは電源供給電圧ＶＣＣの増加に比例して増加する。電圧ＰＯＵＴＬと電源供給電圧ＶＣＣとの電圧差はＰＭＯＳトランジスタのしきい値電圧ＶＴＰＬと同一である。
【０００７】
　ノードＮ１の電圧ＰＯＵＴＬがＮＭＯＳトランジスタのしきい値電圧ＶＴＮＬより高くなる時に、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎはターンオンされる。トランジスタＭＮ１〜ＭＮｎがターンオンされることによって、インバータＩＶ１はローレベルのパワーオンリセット信号ＰＯＲＬを出力する。
【０００８】
　周辺温度が集積回路装置の内部より相対的にさらに高く上昇すると、ＰＭＯＳトランジスタのしきい値電圧ＶＴＰＨは低くなる。その結果、ノードＮ１の電圧ＰＯＵＴＨはＰＯＵＴＬに比べて高くなる。一方、周辺温度が相対的に高ければ、ＮＭＯＳトランジスタのしきい値電圧ＶＴＮＨは低くなる。ＮＭＯＳトランジスタＭＮ１〜ＭＮｎは周辺温度が相対的に低い時に、さらに早くターンオンされる。したがって、パワーオンリセット信号ＰＯＲＨの動作時点はＰＯＲＬの場合よりＴ１時間だけ早い。
【０００９】
　待機電流を減らすために、パワーオンリセット回路のレジスタＲ１及びＲ２の抵抗値は非常に大きく設定される。パワーオンリセット信号ＰＯＲの遷移時点はＰＭＯＳ及びＮＭＯＳトランジスタのしきい値電圧に依存する。図２に示したように、パワーオンリセット信号ＰＯＲの遷移時点はノードＮ１の電圧ＰＯＵＴがＮＭＯＳトランジスタのしきい値電圧と接する点で決められる。低温状態のパワーオンリセット信号ＰＯＲＬの遷移時点と比べる時に、高温状態のパワーオンリセット信号ＰＯＲＨの遷移時点が時間Ｔ１だけ早い。しかし、このようなパワーオンリセット信号は電源供給電圧ＶＣＣが内部回路を動作させるために十分に上昇する前に活性化される場合がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　本発明の目的は、温度依存性が低いパワーオンリセット回路を提供することにある。
【課題を解決するための手段】
【００１１】
　本発明の実施の形態はパワーオンリセット回路を提供する。第１信号発生器は電源供給電圧の増加に応答して第１信号電圧を発生する。前記第１信号電圧は前記電源供給電圧が第１しきい値電圧以上に増加した後に、接地電圧から増加する。第２信号発生器は前記電源電圧の増加に応答して第２信号電圧を発生する。前記第２信号電圧は前記電源供給電圧が第２しきい値電圧以上に増加するまで前記電源供給電圧とともに増加した後に、前記電源供給電圧が続けて増加することによって減少する。比較器は前記第１及び第２信号電圧の比較結果によってパワーオンリセット信号を活性化させる。
【００１２】
　他の実施の形態において、制御回路は電源供給電圧の上昇に応答して第１信号電圧を発生する。前記第１信号電圧は前記電源供給電圧が第１しきい値電圧以上に増加した時に、接地電圧から増加し、前記第２信号電圧は前記電源供給電圧が第２しきい値電圧以上に増加するまで前記電源供給電圧に従って増加した後に、前記電源供給電圧が続けて増加することによって減少する。比較器は、前記第１及び第１信号電圧の比較結果に応答して前記パワーオンリセット信号を発生化させる。
【発明の効果】
【００１３】
　後述の本発明の実施の形態によると、温度に対するパワーオンリセット回路の鈍感度(ｉｎｓｅｎｓｉｔｉｖｉｔｙ)が増加する。一部の実施の形態では、パワーオンリセット信号の活性化の以後にパワーオンリセット回路への電源供給電圧の供給を遮断することによって、パワーオンリセット回路での電力消耗が減少する。また、パワーオンリセット回路の内部電圧がパワーオンリセット信号の活性化の以後に変わっても、パワーオンリセット信号がノイズに影響を小さく受ける。
【発明を実施するための最良の形態】
【００１４】
　以下、本発明の実施の形態を添付図面を参照して詳細に説明する。
【００１５】
　図３は本発明の実施の形態によるパワーオンリセット回路を示す。パワーオンリセット回路１０００は、第１信号発生器１００、第２信号発生器２００及び比較器３００を含む。第１信号発生器１００は電源供給電圧ＶＣＣに応答して第１信号電圧ＶＳ１を発生する。図３に示したように、第１信号電圧ＶＳ１は電源供給電圧ＶＣＣが第１しきい値電圧ＶＴＨ１より低い領域で接地電圧と同一である。しかし、電源供給電圧ＶＣＣが第１しきい値電圧ＶＴＨ１より高い領域では第１信号電圧ＶＳ１は接地電圧から増加し、この時の上昇の傾き(ｓｌｏｐｅ)は電源供給電圧ＶＣＣの傾きより大きい。
【００１６】
　第２信号発生器３００は電源供給電圧ＶＣＣに応答して第２信号電圧ＶＳ２を発生する。第２信号電圧ＶＳ２は電源供給電圧ＶＣＣが第２しきい値電圧ＶＴＨ２より低い領域で電源供給電圧ＶＣＣに従う。電源供給電圧ＶＣＣが第２しきい値電圧ＶＴＨ２に到逹すると、第２信号電圧ＶＳ２は所定の傾きでその電圧レベルが低くなる。
【００１７】
　比較器３００は第１及び第２信号電圧ＶＳ１及びＶＳ２を入力して、第１信号電圧ＶＳ１が第２信号電圧ＶＳ２より高い時に、パワーオンリセット信号ＰＯＲをハイレベルに活性化させる。
【００１８】
　図４は図３に示したパワーオンリセット回路の動作特性を示す。第１信号電圧ＶＳ１は、電源供給電圧ＶＣＣが第１しきい値電圧ＶＴＨ１に到逹した時に、電源供給電圧ＶＣＣより大きい傾きで増加する。第２信号電圧ＶＳ２は第２しきい値電圧ＶＴＨ２より低い領域では電源供給電圧ＶＣＣに従って増加する。しかし、第２信号電圧ＶＳ２が第２しきい値電圧ＶＴＨ２より高くなれば、第２信号電圧ＶＳ２は所定の傾きで低くなる。パワーオンリセット信号ＰＯＲは第１信号電圧ＶＳ１が第２信号電圧ＶＳ２より高い時にハイレベルに活性化される。第１及び第２しきい値電圧ＶＴＨ１及びＶＴＨ２は、例えば第１及び第２信号発生器１００及び２００のトランジスタの数を調整することによって変更することができる。したがって、パワーオンリセット信号ＰＯＲの動作時点も調整することができる。
【００１９】
　本発明の実施の形態によるパワーオンリセット回路は、集積回路装置の周辺の温度変化があっても、パワーオンリセット信号の遷移時点の変動幅を比較的狭くすることができる。
【００２０】
　図５は図３に示した第１及び第２信号発生器の実施の形態を示す。図５を参照すると、第１信号発生器１００は、複数のＰＭＯＳトランジスタ１０１〜１０３、二つの抵抗１０４及び１０５、及びＮＭＯＳトランジスタ１０６を含む。ＰＭＯＳトランジスタ１０１〜１０３は電源供給電圧ＶＣＣとノードＮ１０との間に直列に連結される。ＰＭＯＳトランジスタ１０１のゲートは接地され、残りのＰＭＯＳトランジスタ１０２及び１０３のゲートはノードＮ１０に共通に連結される。抵抗１０４及び１０５はノードＮ１0と接地電圧との間に直列に連結される。ＮＭＯＳトランジスタ１０６のゲートはノードＮ１０に接続され、その電流通路は電源供給電圧ＶＣＣと抵抗１０４及び１０５の連結点との間に形成される。第１しきい値電圧ＶＴＨ１はＰＭＯＳトランジスタ１０１〜１０３のしきい値電圧である。
【００２１】
　よく知られたように、ＰＭＯＳトランジスタのしきい値電圧は、ｂｏｄｙ　ｅｆｆｅｃｔによって変わりうる。すなわち、ＰＭＯＳトランジスタのソース電圧が減少することによって、それのしきい値電圧が増加する。したがって、第１しきい値電圧ＶＴＨ１は、ｂｏｄｙ　ｅｆｆｅｃｔが考慮された場合、またはそうではない場合のＰＭＯＳトランジスタのしきい値電圧と見なすことができる。本実施の形態では、第１しきい値電圧ＶＴＨ１を本体效果が考慮されない場合のＰＭＯＳトランジスタのしきい値電圧と見なす。
【００２２】
　第２信号発生器２００は、二つの抵抗２０１及び２０２、複数のＮＭＯＳトランジスタ２０３〜２０５、及びＰＭＯＳトランジスタ２０６を含む。抵抗２０１及び２０２は電源供給電圧ＶＣＣとノードＮ２０との間に直列に連結され、ＮＭＯＳトランジスタ２０３〜２０５はノードＮ２０と接地電圧との間に直列に連結される。トランジスタ２０３及び２０４のゲートはノードＮ２０に共通に接続され、トランジスタ２０５のゲートは電源供給電圧ＶＣＣに接続される。ＰＭＯＳトランジスタ２０６のゲートはノードＮ２０に接続され、それの電流通路は抵抗２０１及び２０２の連結点と接地電圧との間に形成される。第２しきい値電圧ＶＴＨ２はＮＭＯＳトランジスタ２０３及び２０４をターンオンさせるのに必要な電圧である。
【００２３】
　比較器３００は、第１信号電圧ＶＳ１を入力する非反転入力ターミナル（＋）、第２信号電圧ＶＳ２を入力する反転入力ターミナル（−）、及びパワーオンリセット信号ＰＯＲを出力する出力ターミナルを有する。
【００２４】
　図５に示したパワーオンリセット回路の動作は次の通りである。電源が供給された後に、電源供給電圧ＶＣＣは増加し始める。第１信号電圧ＶＳ１は電源供給電圧ＶＣＣが第１しきい値電圧ＶＴＨ１に到逹するまで接地電圧を維持する。第１信号電圧ＶＳ１は電源供給電圧ＶＣＣが第１しきい値電圧ＶＴＨ１と同一またはそれより高い時に、電源供給電圧ＶＣＣより大きい傾きで増加する。もし第１信号電圧ＶＳ１がＮＭＯＳトランジスタ１０６のしきい値電圧より高ければ、ＮＭＯＳトランジスタ１０６はターンオンされる。ＮＭＯＳトランジスタ１０６がターンオンされれば、抵抗１０４及び１０５の連結点の電圧は増加し(第１信号電圧ＶＳ１がさらに早く増加するようにする)、接地電圧の近辺にあった第１信号電圧ＶＳ１は電源供給電圧ＶＣＣよりさらに早く増加する。
【００２５】
　一方、抵抗２０１及び２０２を通じて電源供給電圧ＶＣＣに連結された第２信号電圧ＶＳ２は電源供給電圧ＶＣＣに従う。第２信号電圧ＶＳ２が第２しきい値電圧ＶＴＨ２より高い領域では、第２信号発生器２００のＮＭＯＳトランジスタ２０３及び２０４がターンオンされる。トランジスタ２０３及び２０４がターンオンされることによって、第２信号電圧ＶＳ２が接地電圧に減少する。ＰＭＯＳトランジスタ２０６は第２信号電圧ＶＳ２がＰＭＯＳトランジスタ２０６をターンオンさせるのに十分な電圧に減少した時にターンオンされる。ＰＭＯＳトランジスタ２０６がターンオンされた後に、第２信号電圧ＶＳ２は電源供給電圧ＶＣＣが続けて増加しても、増加しない。
【００２６】
　本発明の実施の形態によると、パワーオンリセット回路が晒される環境の温度が変わると、第１及び第２しきい値電圧ＶＴＨ１及びＶＴＨ２もまた変わる。例えば、温度が高くなれば、しきい値電圧ＶＴＨ１及びＶＴＨ２は低くなる。これはパワーオンリセット信号ＰＯＲが早く活性化されるようにする。温度変化に従って第１及び第２しきい値電圧ＶＴＨ１及びＶＴＨ２が変わっても、第１電圧信号ＶＳ１が第２信号電圧ＶＳ２と接する遷移時点は一般的な場合よりその変動の程度が小さい。
【００２７】
　図６を参照すると、信号ＰＯＲＬ、ＶＳ１Ｌ及びＶＳ２Ｌは温度が相対的に低い時に発生し、信号ＰＯＲＨ、ＶＳ１Ｈ及びＶＳ２Ｈは相対的に温度が高い時に発生する。第１及び第２しきい値電圧ＶＴＨ１及びＶＴＨ２が図６に示したように温度変化によって変わっても、パワーオンリセット信号ＰＯＲＬ及びＰＯＲＨの間の活性化時点の差Ｔ２は一般的なパワーオンリセット回路（図２）での差Ｔ１に比べて減少する。時間差Ｔ２は、第１信号電圧ＶＳ１が電源供給電圧ＶＣＣより大きい傾きで増加し、また電源供給電圧ＶＣＣより大きい傾きで減少する第２信号電圧ＶＳ２と接するので、減る。したがって、本発明によるパワーオンリセット回路が温度に対してより敏感ではないこと（すなわち、より鈍感であること）を理解することができる。
【００２８】
　図７は本発明によるパワーオンリセット回路の他の実施の形態を示しており、図５の構成要素と同一の構成要素は同一の参照符号で示されている。
【００２９】
　図７に示したパワーオンリセット回路２０００は、スイッチＳＷ１及びＳＷ２と制御器４００をさらに有する。制御器４００は非活性化回路を構成し、スイッチＳＷ３、二つのインバータ４０２及び４０３で構成されたラッチ４１０、及びインバータ４０３を含む。スイッチＳＷ３はパワーオンリセット信号の反転された信号／ＰＯＲに応答して比較器３００の出力信号ＯＵＴをラッチ４１０に伝送する。インバータ４０３はラッチ４１０の出力／ＰＯＲを入力してパワーオンリセット信号ＰＯＲを出力する。
【００３０】
　第１信号発生器１００のＰＭＯＳトランジスタ１０１は制御器４００から提供されるパワーオンリセット信号ＰＯＲによって制御され、ＮＭＯＳトランジスタ２０５は制御器４００から提供される反転されたパワーオンリセット信号／ＰＯＲによって制御される。スイッチＳＷ１及びＳＷ２は反転されたパワーオンリセット信号／ＰＯＲによって制御される。すなわち、スイッチＳＷ１及びＳＷ２がターンオンされれば、比較器３００には電源供給電圧ＶＣＣと接地電圧が供給される。スイッチＳＷ１及びＳＷ２がターンオフされれば、電源供給電圧ＶＣＣと接地電圧は比較器３００に供給されない。
【００３１】
　初期には、ラッチ４１０から提供される反転されたパワーオンリセット信号／ＰＯＲがハイレベルにあることによって、電源供給電圧ＶＣＣと接地電圧がスイッチＳＷ１及びＳＷ２を通じて比較器３００に供給される。電源供給電圧ＶＣＣが増加し、第１信号電圧ＶＳ１が第２信号電圧ＶＳ２より高い時には、比較器３００の出力信号ＯＵＴがハイレベルに活性化される。出力信号ＯＵＴはスイッチＳＷ３を通じてラッチ４１０に保存される。この時、反転されたパワーオンリセット信号／ＰＯＲはハイレベルからローレベルに遷移し、第２信号発生器２００のＮＭＯＳトランジスタ２０５とスイッチＳＷ１及びＳＷ２がターンオフされる。これと同時に、パワーオンリセット信号ＰＯＲがローレベルからハイレベルに遷移し、第１信号発生器１００のＰＭＯＳトランジスタ１０１がターンオフされる。
【００３２】
　したがって、本発明の他の実施の形態は、パワーオンリセット信号ＰＯＲがハイレベルに遷移された後に第１及び第２信号発生器１００及び２００と比較器３００によって消耗する電流を減らすことができる。第１及び第２信号発生器１００及び２００と比較器３００が非活性化されても、検出結果である比較器３００の出力信号はラッチ４１０に保存される。第１及び第２信号発生器１００及び２００と比較器３００の非活性化により、パワーオンリセット回路の安定した動作が保障される。パワーオンリセット信号ＰＯＲは、ノイズによって第１及び第２信号電圧ＶＳ１及びＶＳ２の変動したとしても、そのようなノイズによる影響を殆ど受けない。
【００３３】
　図８は本発明によるパワーオンリセット回路の更に他の実施の形態を示しており、遅延回路４０４及び４０５を除いては図７と同一である。遅延回路４０４及び４０５は比較器３００の出力信号ＯＵＴがラッチ４１０に安定に保存されるようにするために提供される。
【００３４】
　上述の実施の形態で示した本発明の手段または方法に準して、本発明の技術分野で通常の知識を持つ者は本発明の範囲内で種々の変形及び応用が可能である。
【産業上の利用可能性】
【００３５】
　本発明は、温度依存性が低いパワーオンリセット回路を提供する。
【図面の簡単な説明】
【００３６】
【図１】一般的なパワーオンリセット回路の一例を示す回路図である。
【図２】図１に示したパワーオンリセット回路で発生する信号の時間的な電圧変動を示すグラフである。
【図３】本発明の実施の形態によるパワーオンリセット回路の構成を示すブロック図である。
【図４】図３に示した本発明の実施の形態によるパワーオンリセット回路の動作特性を示すタイミング図である。
【図５】本発明の他の実施の形態によるパワーオンリセット回路の回路図である。
【図６】温度変化に従って図５のパワーオンリセット回路で発生する信号の時間的な電圧変動を示すグラフである。
【図７】本発明の他の実施の形態によるパワーオンリセット回路の回路図である。
【図８】本発明の他の実施の形態によるパワーオンリセット回路の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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