(57)【要約】【課題】チップ面積及びセル面積を増大させることなく、しかもセルパターンを変更することなくノード容量を増大させることによってソフトエラー耐性を向上させたＳＲＡＭなどの半導体メモリ装置及びその製造方法を提供する。【解決手段】シリコン窒化膜などからなり、ゲート側壁に施された側壁絶縁膜５、５ｂを、例えば、２０ｎｍ以下に薄くし、且つ、この側壁絶縁膜に隣接するように、もしくは半ば以上を覆うようにノードあるいはコンタクトを含むノード配線６、６ｂを形成する。セル容量あるいはノード容量を増大させることができる。電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させる。【選択図】                    図２
2004342790.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、複数のＭＯＳトランジスタ及び前記ＭＯＳトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、
前記配線は、電荷を蓄える配線部を備え、前記配線部は、隣接するＭＯＳトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向していることを特徴とする半導体メモリ装置。
【請求項２】
前記配線部は、待機時には電荷を蓄え、動作時には電流が流れることを特徴とする半導体メモリ装置。
【請求項３】
前記配線部は、前記側壁絶縁膜と容量を形成していることを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【請求項４】
前記配線部は、前記半導体基板と接合され電気的に接続されていることを特徴とする請求項１乃至請求項２のいずれかに記載の半導体メモリ装置。
【請求項５】
前記配線部は、前記ゲートにゲート長方向とは直角な方向に沿って配置されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体メモリ装置。
【請求項６】
前記ゲートの側壁絶縁膜の膜厚は、２０ｎｍ以下であることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体メモリ装置。
【請求項７】
半導体基板と、
前記半導体基板に形成され、複数のＭＯＳトランジスタ及び前記ＭＯＳトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、
前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するＭＯＳトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、前記配線部は、第１の層間絶縁膜に埋め込まれ、互いに隣接するＭＯＳトランジスタのゲートの前記側壁絶縁膜間に配置された第１の導電層と前記第１の層間絶縁膜上に積層された第２の層間絶縁膜に埋め込まれ、前記第１の導電層に電気的に接続された第２の導電層とから構成されていることを特徴とする半導体メモリ装置。
【請求項８】
第１及び第２のｎＭＯＳトランジスタと、
第１及び第２の駆動用ｎＭＯＳトランジスタと、
第１及び第２の負荷ｐＭＯＳトランジスタとを備え、
前記第１の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方と第１の負荷ｎＭＯＳトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第１の駆動用ｎＭＯＳトランジスタのゲートと第１の負荷ｎＭＯＳトランジスタのゲートとが電気的に接続され、前記第１のｎＭＯＳトランジスタのソース・ドレイン領域の一方と前記第１の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第１のｎＭＯＳトランジスタのソース・ドレイン領域の他方と第１のビット線とが電気的に接続され、前記第１のｎＭＯＳトランジスタのゲートとワード線とが電気的に接続され、前記第２の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方と第２の負荷ｎＭＯＳトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第２の駆動用ｎＭＯＳトランジスタのゲートと第２の負荷ｎＭＯＳトランジスタのゲートとが電気的に接続され、前記第２のｎＭＯＳトランジスタのソース・ドレイン領域の一方と前記第２の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第２のｎＭＯＳトランジスタのソース・ドレイン領域の他方と第２のビット線とが電気的に接続され、前記第２のｎＭＯＳトランジスタのゲートとワード線とが電気的に接続され、前記第１及び第２の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の他方が接地され、前記配線部は、前記第１の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方もしくは前記第１の負荷ｎＭＯＳトランジスタのソース・ドレイン領域の一方と前記第２の駆動用ｎＭＯＳトランジスタのゲートもしくは前記第２の負荷ｎＭＯＳトランジスタのゲートとを電気的に接続する第１の配線部及び前記第２の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方もしくは前記第２の負荷ｎＭＯＳトランジスタのソース・ドレイン領域の一方と前記第１の駆動用ｎＭＯＳトランジスタのゲートもしくは前記第１の負荷ｎＭＯＳトランジスタのゲートとを電気的に接続する第２の配線部を有していることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体メモリ装置。
【請求項９】
前記配線部の幅は、前記配線の幅より広いことを特徴とする請求項１乃至請求項８のいずれかに記載の半導体メモリ装置。
【請求項１０】
半導体基板に複数のＭＯＳトランジスタ及び前記複数のＭＯＳトランジスタ間を電気的に接続する配線を有するメモリセルを形成する工程を具備し、
前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するＭＯＳトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、且つ前記配線部は、第１の層間絶縁膜に埋め込まれ、互いに隣接するＭＯＳトランジスタのゲートの前記側壁絶縁膜間に配置された第１の導電層と、前記第１の層間絶縁膜上に積層された第２の層間絶縁膜に埋め込まれ、前記第１の導電層に電気的に接続された第２の導電層とから構成されていることを特徴とする半導体メモリ装置の製造方法。
【請求項１１】
前記配線部は、前記側壁絶縁膜と容量を形成していることを特徴とする請求項１０に記載の半導体メモリ装置の製造方法。
【請求項１２】
前記配線部は、前記半導体基板表面と電気的に接続されていることを特徴とする請求項１０又は請求項１１に記載の半導体メモリ装置の製造方法。
【請求項１３】
前記配線部は、前記ゲートに対してゲート長方向とは直角な方向に沿って配置されていることを特徴とする請求項１０乃至請求項１２のいずれかに記載の半導体メモリ装置の製造方法。
【請求項１４】
前記配線部の幅は、前記配線の幅より広いことを特徴とする請求項１０乃至請求項１３のいずれかに記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン窒化膜（ＳｉＮ）などの側壁絶縁膜を有するゲートを備え、ゲートと電荷を蓄えるノードが平行に配置されたメモリセルパターンを有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
現在、１ウェーハからできる限り多くのチップを形成し、コストダウンを図るために微細化によってチップ面積及びセル面積の縮小が盛んに行われている。しかし、半導体製造技術においては、チップあるいはセル面積の縮小を進める方向にさらに向かおうとしており、その結果ソフトエラー耐性の低下を引き起こしている。
図６及び図７は、図４に示されるＳＲＡＭのメモリセルの回路図を構成するＭＯＳトランジスタと配線の一部が形成された半導体基板の断面図、図５は、図４に示されるＳＲＡＭの１メモリセル領域（Ａ）内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図である。例えば、シリコンなどの半導体基板１０１にはシリコン窒化膜（ＳｉＮ）などからなる側壁絶縁膜１０５ａ、１０５が形成されたポリシリコンなどからなるゲート１０４ａ、１０４がゲート絶縁膜（図示しない）を介して形成されている。
【０００３】
これらゲートを被覆するように、半導体基板１０１上にはＣＶＤ法等によりシリコン酸化膜などからなる層間絶縁膜１０３が形成されている。層間絶縁膜１０３の表面は、ＣＭＰ法などにより平坦化され、その表面には、ノードを含む配線１０６ａ（Ｎ１）、１０６が埋め込み形成されている。配線は、タングステンなどから形成されている。配線１０６、１０６ａは、所定の箇所でコンタクト１０７ａ、１０７が形成され、半導体基板１０１のソース／ドレイン領域などの拡散領域１０２ａ、１０２と接続されている。Ａセル内では電荷を蓄積することができる第１のノード１０６ａ（Ｎ１）がトランジスタを構成する拡散領域１０２ａにコンタクト１０７ａを介して接続されている。ノード１０６ａ（Ｎ１）は、コンタクトを介して第１のｎＭＯＳトランジスタの拡散領域１０２ａと第２の負荷ｐＭＯＳトランジスタのゲートと電気的に接続されている。また、ノード１０６ａ（Ｎ１）は、コンタクトを介して第２のｎＭＯＳトランジスタの拡散領域１０２ａと第２の負荷ｐＭＯＳトランジスタのゲートと電気的に接続されている（図４、図５参照）。図６及び図７は、それぞれ図５のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分の断面図を表し、これらの部分にＡセル領域が示されている。
【０００４】
以上のように、従来のメモリセルは、図６及び図７に示すように、配線の底面は、コンタクト以外半導体基板１０１に届いてはおらず、ゲートと配線間の距離（ｄ）が大きく、大きな容量を持ってはいなかった。また、シリコン窒化膜などから形成されたゲート側壁絶縁膜は、シリコン窒化膜をゲート上に堆積させ、その後ＲＩＥ法などにより異方性エッチングを行ってゲート側壁のみ側壁絶縁膜として残す方法により形成される。このような方法で形成した側壁絶縁膜の底辺の膜厚は厚く８０ｎｍに達するものであった。ノード容量を形成する従来技術としては、例えば、特許文献１、２がある。
【０００５】
【特許文献１】
特開平９−３６２５２号公報（図３及び９頁）
【特許文献２】
特開２００３−７９７８号公報（図３５及び１１頁）
【０００６】
【発明が解決しようとする課題】
メモリセルが、例えば、ＳＲＡＭの場合、現在の電源電圧は、３．３Ｖであるが、微細化が進んで電源電圧が１．８Ｖ（０．１５μｍ）となると保持容量が小さくなり、“０”、“１”の書き込みを行った場合に不用意に反転し易くなる。また、チップ面積及びセル面積を増大させればソフトエラー耐性は向上するが、微細化を進める一方でこのような面積の増大を図ることは流れに逆行することであって実際には不可能である。また、ソフトエラー耐性を向上させる有効な手段としては、ノード容量を増大させることが考えられているが、図６にも示されているように、ゲート／配線（ノード）間の距離は大きく、ノード容量を大きくすることは困難であった。
本発明は、このような事情によりなされたものであり、チップ面積及びセル面積を増大させることなく、しかもセルパターンを変更することなくノード容量を増大させることによってソフトエラー耐性を向上させた半導体メモリ装置及びその製造方法を提供する。
【０００７】
【課題を解決するための手段】
本発明は、以上のような課題を解決するために、シリコン窒化膜などから形成されたゲート側壁に施された側壁絶縁膜を、例えば、２０ｎｍ以下に薄くし、且つ、この側壁絶縁膜に隣接するように、もしくは半ば以上を覆うようにノードあるいはコンタクトを含むノードを形成することによって、セル容量あるいはノード容量を増大させることを特徴とする。電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。
【０００８】
即ち、本発明の半導体メモリ装置は、半導体基板と、前記半導体基板に形成され、複数のＭＯＳトランジスタ及び前記ＭＯＳトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を備え、前記配線部は、隣接するＭＯＳトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向していることを特徴としている。前記配線部は、前記側壁絶縁膜と容量を形成しているようにしても良い。前記配線部は、前記半導体基板と接合され電気的に接続されているようにしても良い。前記配線部は、前記ゲートにゲート長方向とは直角な方向に沿って配置されているようにしても良い。前記ゲートの側壁絶縁膜の膜厚は、２０ｎｍ以下であるようにしても良い。
【０００９】
また、本発明の半導体メモリ装置は、半導体基板と、前記半導体基板に形成され、複数のＭＯＳトランジスタ及び前記ＭＯＳトランジスタ間を電気的に接続する配線を有するメモリセルとを具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するＭＯＳトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、前記配線部は、第１の層間絶縁膜に埋め込まれ、互いに隣接するＭＯＳトランジスタのゲートの前記側壁絶縁膜間に配置された第１の導電層と前記第１の層間絶縁膜上に積層された第２の層間絶縁膜に埋め込まれ、前記第１の導電層に電気的に接続された第２の導電層とから構成されていることを特徴としている。
【００１０】
また、本発明の半導体メモリ装置は、前記半導体メモリ装置において、第１及び第２のｎＭＯＳトランジスタと、第１及び第２の駆動用ｎＭＯＳトランジスタと、第１及び第２の負荷ｐＭＯＳトランジスタとを備え、前記第１の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方と第１の負荷ｎＭＯＳトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第１の駆動用ｎＭＯＳトランジスタのゲートと第１の負荷ｎＭＯＳトランジスタのゲートとが電気的に接続され、前記第１のｎＭＯＳトランジスタのソース・ドレイン領域の一方と前記第１の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第１のｎＭＯＳトランジスタのソース・ドレイン領域の他方と第１のビット線とが電気的に接続され、前記第１のｎＭＯＳトランジスタのゲートとワード線とが電気的に接続され、前記第２の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方と第２の負荷ｎＭＯＳトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第２の駆動用ｎＭＯＳトランジスタのゲートと第２の負荷ｎＭＯＳトランジスタのゲートとが電気的に接続され、前記第２のｎＭＯＳトランジスタのソース・ドレイン領域の一方と前記第２の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方とが電気的に接続され、前記第２のｎＭＯＳトランジスタのソース・ドレイン領域の他方と第２のビット線とが電気的に接続され、前記第２のｎＭＯＳトランジスタのゲートとワード線とが電気的に接続され、前記第１及び第２の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の他方が接地され、前記配線部は、前記第１の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方もしくは前記第１の負荷ｎＭＯＳトランジスタのソース・ドレイン領域の一方と前記第２の駆動用ｎＭＯＳトランジスタのゲートもしくは前記第２の負荷ｎＭＯＳトランジスタのゲートとを電気的に接続する第１の配線部及び前記第２の駆動用ｎＭＯＳトランジスタのソース・ドレイン領域の一方もしくは前記第２の負荷ｎＭＯＳトランジスタのソース・ドレイン領域の一方と前記第１の駆動用ｎＭＯＳトランジスタのゲートもしくは前記第１の負荷ｎＭＯＳトランジスタのゲートとを電気的に接続する第２の配線部を有していることを特徴としている。前記配線部の幅は、前記配線の幅より広いようにしても良い。
【００１１】
本発明の半導体メモリ装置の製造方法は、半導体基板に複数のＭＯＳトランジスタ及び前記複数のＭＯＳトランジスタ間を電気的に接続する配線を有するメモリセルを形成する工程を具備し、前記配線は、待機時には電荷を蓄え、動作時には電流が流れる配線部を有し、前記配線部は、隣接するＭＯＳトランジスタのゲートとこのゲートの側壁絶縁膜を介して対向しており、且つ前記配線部は、第１の層間絶縁膜に埋め込まれ、互いに隣接するＭＯＳトランジスタのゲートの前記側壁絶縁膜間に配置された第１の導電層と、前記第１の層間絶縁膜上に積層された第２の層間絶縁膜に埋め込まれ、前記第１の導電層に電気的に接続された第２の導電層とから構成されていることを特徴としている。前記配線部は、前記側壁絶縁膜と容量を形成しているようにしても良い。前記配線部は、前記半導体基板表面と電気的に接続されているようにしても良い。前記配線部は、前記ゲートに対してゲート長方向とは直角な方向に沿って配置されているようにしても良い。前記配線部の幅は、前記配線の幅より広いようにしても良い。
【００１２】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１、図２及び図４を参照して第１の実施例を説明する。
図１は、図４に示されるＳＲＡＭの１メモリセル領域（Ｂ）内の主要な構成、ゲート、ノードを含む配線及びソース／ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図、図２は、図４に示されるＳＲＡＭのメモリセルの回路図を構成するＭＯＳトランジスタと配線の一部が形成された半導体基板の断面図、図４は、ＳＲＡＭのメモリセルの回路図である。
この実施例では、例えば、完全ＣＭＯＳタイプのＳＲＡＭを参照してメモリセルを説明する。図４に示すＳＲＡＭメモリセルの回路構成は、次のようなものである。
【００１３】
第１の駆動用ｎＭＯＳトランジスタ（Ｄ１）のソース・ドレイン領域の一方と第１の負荷ｎＭＯＳトランジスタ（Ｌ１）のソース・ドレイン領域の一方とは、電気的に接続されている。また、第１の駆動用ｎＭＯＳトランジスタ（Ｄ１）のゲートと第１の負荷ｎＭＯＳトランジスタ（Ｄ２）のゲートとは電気的に接続されている。また、第１のｎＭＯＳトランジスタ（Ｔｒ１）のソース・ドレイン領域の一方と前記第１の駆動用ｎＭＯＳトランジスタ（Ｄ１）のソース・ドレイン領域の一方とが電気的に接続され、第１のｎＭＯＳトランジスタ（Ｔｒ１）のソース・ドレイン領域の他方と第１のビット線（Ｂ１）とが電気的に接続されている。第１のｎＭＯＳトランジスタ（Ｔｒ１）のゲートは、ワード線と電気的に接続されている。
【００１４】
第２の駆動用ｎＭＯＳトランジスタ（Ｄ２）のソース・ドレイン領域の一方は、第２の負荷ｎＭＯＳトランジスタ（Ｌ２）のソース・ドレイン領域の一方と電気的に接続され、第２の駆動用ｎＭＯＳトランジスタ（Ｄ２）のゲートは、第２の負荷ｎＭＯＳトランジスタ（Ｌ２）のゲートと電気的に接続されている。また、第２のｎＭＯＳトランジスタ（Ｔｒ２）のソース・ドレイン領域の一方は、第２の駆動用ｎＭＯＳトランジスタ（Ｄ２）のソース・ドレイン領域の一方と電気的に接続され、第２のｎＭＯＳトランジスタ（Ｔｒ２）のソース・ドレイン領域の他方は、第２のビット線（Ｂ１）と電気的に接続されている。また、第２のｎＭＯＳトランジスタ（Ｔｒ２）のゲートは、ワード線と電気的に接続されている。また、第１及び第２の駆動用ｎＭＯＳトランジスタ（Ｄ１、Ｄ２）のソース・ドレイン領域の他方は、接地されている。
【００１５】
スタンバイ時に電荷を蓄え、動作時には電流が流れる配線部（以下、ノードという）（Ｎ１）は、第１の駆動用ｎＭＯＳトランジスタ（Ｄ１）のソース・ドレイン領域の一方もしくは第１の負荷ｎＭＯＳトランジスタ（Ｌ１）のソース・ドレイン領域の一方と第２の駆動用ｎＭＯＳトランジスタ（Ｄ２）のゲートもしくは第２の負荷ｎＭＯＳトランジスタ（Ｌ２）のゲートとを電気的に接続する第１のロード及び第２の駆動用ｎＭＯＳトランジスタ（Ｄ２）のソース・ドレイン領域の一方もしくは第２の負荷ｎＭＯＳトランジスタ（Ｌ２）のソース・ドレイン領域の一方と第１の駆動用ｎＭＯＳトランジスタ（Ｄ１）のゲートもしくは第１の負荷ｎＭＯＳトランジスタ（Ｌ１）のゲートとを電気的に接続する第２のノードを有している。
図１は、図４に示されるＳＲＡＭの１メモリセル領域（Ｂ）内の主要な構成、すなわち、ゲート、ノードを含む配線及びソース／ドレイン領域を含む不純物拡散領域を示しており、この図１と図１のＡ−Ａ′線に沿う部分を含む部分断面図である図２を用いてこの実施例を説明する。
【００１６】
半導体基板１は、例えば、シリコンからなり、半導体基板１には、シリコン窒化膜（ＳｉＮ）などからなる側壁絶縁膜５ｂ、５が形成された、例えば、ポリシリコンなどからなるゲート４ｂ、４がゲート絶縁膜（図示しない）を介して形成されている。これらゲート４ｂ、４を被覆するように、半導体基板１上にはＣＶＤ法などによりシリコン酸化膜などからなる層間絶縁膜３が形成されている。層間絶縁膜３の表面は、ＣＭＰ法などにより平坦化され、その表面には、ノード６ｂ（Ｎ１）、６が埋め込み形成されている。配線７、ノード６ｂ、６は、例えば、タングステンなどから形成されている。図１には、１セル領域（Ｂセル）が形成されており、その内に形成されたゲート、ノードは、ゲート４ｂ、ノード６ｂと表し、Ｂセル外のゲート４、ノード６とは区別している。
【００１７】
また、本発明のノード６ｂ、６の幅（Ｗ）は、それ以外の配線７の幅（ｗ）よりは幅広になっている（Ｗ＞ｗ）。ノード６ｂ、６の幅は、他の配線の幅より１０〜２０％程度広くなっている。例えば、ゲート長が０．０７μｍの時、ノード幅（Ｗ）は、０．１２μｍとすることができる。このノード６ｂは、層間絶縁膜３の表面から半導体基板１の表面に達していることに特徴がある。つまり、ノード底面が半導体基板１表面に接しており、図示はしないが、ソース・ドレイン領域である拡散領域と電気的に接続する。そして、ノード６ｂは、ゲート４ｂとは長手方向に沿って重なるように、ゲート長方向とは直角な方向に沿って配置されている。図２によって、この部分の断面をみると、ノード６ｂ（Ｎ１）は、ゲート側壁絶縁膜５ｂの片側を覆い、ゲート上部の大部分を被覆している。このような形状により、側壁絶縁膜５ｂの厚さも２０ｎｍ以下と薄いので大きなノード容量が増大している。
なお、本発明においては、側壁絶縁膜が２０ｎｍ以下のものに限らない。例えば、側壁構造であるＴＥＯＳ／ＳｉＮ／ＴＥＯＳ＝２０／２０／４５ｎｍである従来構造のものにも適用することが出来るのは勿論である。
【００１８】
以上のように、従来のメモリセルは、配線の底面がコンタクト以外半導体基板に届いてはおらず、ゲートと配線間の距離が大きく、大きな容量を持ってはいないのに対して、この実施例では、ノードがゲート上面を越えて半導体基板表面にまで延在していて薄い側壁絶縁膜と近接しているのでノード容量が大きく、電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。また、シリコン窒化膜などから形成されたゲート側壁絶縁膜は、従来はその底辺の膜厚が厚く８０ｎｍに達するものであったのに２０ｎｍ程度に薄いので、従来より微細化されている。
【００１９】
次に、図３を参照して第２の実施例を説明する。
図３は、ＳＲＡＭのメモリセルの回路図を構成するＭＯＳトランジスタと配線が形成された半導体基板の断面図である。この実施例では、待機時には電荷を蓄え、動作時には電流が流れるノードは、ゲート間に配置された第１の導電層とこの第１の導電層上に形成され、層間絶縁膜表面に露出する第２の送電層とから構成されていることに特徴がある。
図に示すように、シリコンなどの半導体基板２１には複数のＭＯＳトランジスタが形成されている。半導体基板２１表面領域にはソース・ドレイン領域を構成する拡散領域２２が形成されており、拡散領域２２間の上にはゲート絶縁膜（図示しない）を介してポリシリコンなどのゲート２４が形成されている。ゲート２４は、２０ｎｍ程度の薄いシリコン窒化膜などからなる側壁絶縁膜２５に被覆されている。ゲート２４は、シリコン酸化膜などの層間絶縁膜２３に埋め込まれている。層間絶縁膜２３にはノードとなるＷなどの第１の導電層２７も埋め込まれており、第１の導電層２７は、隣接するゲート２４間に側壁絶縁膜２５に接して配置されている。
【００２０】
層間絶縁膜２３上にはＣＶＤなどにより形成されたシリコン酸化膜などからなる層間絶縁膜３０が形成されている。この層間絶縁膜３０には第１の導電層２７のうえに形成され、これと電気的に接続された第２の導電層２８が形成される。第１の導電層２７及び第２の導電層は、ノード２９を構成している。第２の導電層２８は、とくにゲートに沿う必要がないので、自由な配線幅を有することができる。したがって、他の配線（図示しない）同じ幅にすることが出来る。
以上のように、従来のメモリセルは、配線の底面がコンタクト以外半導体基板に届いてはおらず、ゲートと配線間の距離が大きく、大きな容量を持ってはいないのに対して、この実施例では、ノードがゲート側壁に挟まれて薄い側壁絶縁膜と接しているのでノード容量が大きく、電源電圧が低くなっても、セル容量あるいはノード容量を増大させることによってソフトエラー耐性を向上させることができる。また、ゲート側壁絶縁膜は、２０ｎｍ程度と従来より薄いので、一層微細化される。
【００２１】
【発明の効果】
以上のように、本発明によれば、チップ面積及びセル面積を増大させることなく、しかもセルパターンを変更することなくノード容量を増大させることによってソフトエラー耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る図４に示すＳＲＡＭの１メモリセル領域（Ｂ）内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図。
【図２】本発明の第１の実施例に係る図４に示されるＳＲＡＭのメモリセルの回路図を構成するＭＯＳトランジスタと配線の一部が形成された半導体基板の断面図。
【図３】本発明の第２の実施例に係る図４に示されるＳＲＡＭのメモリセルの回路図を構成するＭＯＳトランジスタと配線の一部が形成された半導体基板の断面図。
【図４】本発明及び従来のＳＲＡＭのメモリセルの回路図。
【図５】従来の図４に示すＳＲＡＭの１メモリセル領域（Ａ）内の主要な構成、ゲート、ノードを含む配線及びソース・ドレイン領域が構成された不純物拡散領域を示す半導体基板の概略平面図。
【図６】従来の図４に示されるＳＲＡＭのメモリセルの回路図を構成するＭＯＳトランジスタと配線の一部が形成された半導体基板の断面図。
【図７】従来の図４に示されるＳＲＡＭのメモリセルの回路図を構成するＭＯＳトランジスタと配線の一部が形成された半導体基板の断面図。
【符号の説明】
１、２１・・・半導体基板
２、２２・・・拡散領域
３、２３、３０・・・層間絶縁膜
４、４ｂ、２４・・・ゲート
５、５ｂ、２５・・・側壁絶縁膜
６、６ｂ、２９・・・ノード
７・・・ノード以外の配線
２７・・・第１の導電層
２８・・・第２の導電層
【図１】
2004342790.tif 000003
【図２】
2004342790.tif 000004
【図３】
2004342790.tif 000005
【図４】
2004342790.tif 000006
【図５】
2004342790.tif 000007
【図６】
2004342790.tif 000008
【図７】
2004342790.tif 000009