(57)【要約】【課題】簡単な構成で安全性の高い保護動作を実現できる電源短絡保護回路を提供する。【解決手段】電源からの入力電圧を負荷１４に供給するＦＥＴ２と、入力電圧がＦＥＴ２を介して印加されたときに電圧Ｖｏｕｔ２を負荷２４に供給する第１の三端子レギュレータ部２１と、第１の三端子レギュレータ部２１の出力電圧を検出する第１の電圧検出部２３と、第１の電圧検出部２３の出力から短絡を検出する短絡検出ゲート部７と、入力電圧が印加されてから測定した時間が予め設定された遅延時間に達したときにＨレベル電圧を出力する遅延回路４と、遅延回路４からのＨレベル電圧が入力されるまでに、短絡検出ゲート部７によって短絡が検出されてもＦＥＴ２のＯＮ状態を保持する制御ゲート部３とを備えた。【選択図】        図１
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【特許請求の範囲】
【請求項１】
電源からの入力電圧を負荷に供給するスイッチング素子と、
前記入力電圧が前記スイッチング素子を介して印加されたときに所定電圧を他の負荷に供給する電圧レギュレータと、
該電圧レギュレータの出力電圧を検出する電圧検出部と、
該電圧検出部の出力から短絡を検出する短絡検出部と、
前記スイッチング素子をＯＮ／ＯＦＦする制御部とを備え、
前記制御部は、前記電圧レギュレータの所定電圧の立ち上がり時間よりも長い遅延時間が設定され、前記入力電圧が印加されてからの経過時間が前記遅延時間に達するまでに、前記短絡検出部によって短絡が検出されても前記スイッチング素子のＯＮ状態を保持することを特徴とする電源短絡保護回路。
【請求項２】
前記制御部は、前記入力電圧が印加されたときに時間の測定を開始し、測定時間が予め設定された前記遅延時間に達したときに待機完了信号を出力する遅延回路を有し、当該遅延回路からの待機完了信号を検出するまでに、前記短絡検出部によって短絡が検出されても前記スイッチング素子のＯＮ状態を保持することを特徴とする請求項１記載の電源短絡保護回路。
【請求項３】
前記遅延回路は、前記電圧レギュレータの所定電圧の立ち上がり時間よりも長い充電時間を要する抵抗とコンデンサとを有し、充電完了時に待機完了信号を出力することを特徴とする請求項２記載の電源短絡保護回路。
【請求項４】
前記遅延回路は、入力電圧が印加されたときにクロック信号をカウントアップし、かつ、そのカウント値に基づいて信号を生成するカウンタ部と、該カウンタ部により生成された信号が予め設定された固定値に達したときに待機完了信号を出力する待機判別部と、該待機判別部からの待機完了信号を検出したときに前記カウンタ部によるクロック信号のカウントアップを停止させるカウント停止部とを有し、
前記カウンタ部によって生成される信号が前記固定値に達するまでに要する時間は、前記電圧レギュレータの所定電圧の立ち上がり時間よりも長いことを特徴とする請求項２記載の電源短絡保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばシリーズレギュレート機能を一つの集積回路化した三端子レギュレータ素子を有する電源回路に係わり、特にその三端子レギュレータ素子の出力側の短絡による出力電圧の低下を検出して電源回路を保護する電源短絡保護回路に関するものである。
【０００２】
【従来の技術】
従来の三端子レギュレータ素子には、出力電圧の短絡に備えて、過電流制限回路あるいは過熱制限回路などの保護機能が内蔵されている。しかしながら、これらの保護機能はあくまでも突発的な短絡のための保護回路であって、長時間にわたる保護回路の連続動作は、三端子レギュレータ素子自身はもとより、電源整流回路、変圧器等にも過負荷がかかり、異常発熱を発生することがあった。
【０００３】
従来、これを解決する手段として、以下に示す電源短絡保護回路があった。この電源短絡保護回路は、電源入力端子に接続された三端子レギュレータと、電源入力端子と三端子レギュレータとの間に挿入された電流を供給または遮断するためのトランジスタスイッチと、このトランジスタスイッチのＯＮ／ＯＦＦを制御する制御トランジスタと、電源入力端子と制御トランジスタの制御端子との間に接続されたコンデンサと抵抗の直列回路により構成され、前記制御トランジスタを起動する起動回路と、トランジスタスイッチのＯＮ状態を保持させるように三端子レギュレータの出力を帰還させる入力端子を有し、出力が制御トランジスタの制御端子に結合された出力短絡検出回路とを備えてなり、三端子レギュレータの出力側に何らかの短絡事故によりその出力電圧が低下したとき、出力短絡検出回路がこれを検出して、トランジスタスイッチをＯＦＦにし、この状態を保持する（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−１０５６１７号公報（第２−３頁、図１）
【０００５】
【発明が解決しようとする課題】
前述した従来の電源短絡保護回路では、起動回路用のトランジスタ、抵抗及びコンデンサが必要であり、さらに、この抵抗値は、電源の起動時間と前記トランジスタのベース電流値のパラメータも兼ねていることから、その値を決定することが難しく、また、機器の小型化への障壁となり、コストアップの要因になっていた。
【０００６】
本発明は、かかる課題を解決するためになされたもので、簡単な構成で安全性の高い保護動作を実現できる電源短絡保護回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る電源短絡保護回路は、電源からの入力電圧を負荷に供給するスイッチング素子と、入力電圧がスイッチング素子を介して印加されたときに所定電圧を他の負荷に供給する電圧レギュレータと、電圧レギュレータの出力電圧を検出する電圧検出部と、電圧検出部の出力から短絡を検出する短絡検出部と、スイッチング素子をＯＮ／ＯＦＦする制御部とを備え、制御部は、電圧レギュレータの所定電圧の立ち上がり時間よりも長い遅延時間が設定され、入力電圧が印加されてからの経過時間が遅延時間に達するまでに、短絡検出部によって短絡が検出されてもスイッチング素子のＯＮ状態を保持する。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は本発明の実施の形態１に係る電源短絡保護回路の構成を示すブロック回路図である。
この図に示すスイッチング素子であるＰ形チャネルのＭＯＳ−ＦＥＴ（以下、単に「ＦＥＴ」という）２は、ソースＳ側が電源入力端子１に接続され、ドレインＤ側が第１の出力端子１０と接続されており、ゲートＧ側の電圧がＬレベルときにＯＮする。制御ゲート部３は、ＦＥＴ２をＯＮ／ＯＦＦ制御する例えばＡＮＤゲートからなり、その出力端Ｙが抵抗８を通してＦＥＴ２のゲートＧと接続されている。前記の抵抗８は、リンギングなどのノイズを吸収するためのダンピング抵抗である。
【０００９】
遅延回路４は、第１及び第２の三端子レギュレータ部２１、３１の出力電圧Ｖｏｕｔ２、Ｖｏｕｔ３の立ち上がり時間よりも長い充電時間（遅延時間）を要する抵抗５とコンデンサ６とを有してなり、抵抗５の一端が電源入力端子１と接続され、抵抗５とコンデンサ６との接続点が制御ゲート部３の入力端Ｂに接続され、前記コンデンサ６への充電完了時にその充電電圧を待機完了信号として制御ゲート部３に出力する。前述した第１の出力端子１０には、負荷１４が接続され、ＦＥＴ２がＯＮ状態のとき入力電圧Ｖｉｎとほぼ同じ電圧Ｖｏｕｔ１が印加される。なお、制御ゲート部３と遅延回路４とで本発明の制御部が構成されている。
【００１０】
短絡検出ゲート部７は、例えばＮＡＮＤゲートからなり、その出力端Ｙが制御ゲート部３の入力端Ａと接続され、後述する第１及び第２の電圧検出部２３、３３の何れか一方、または両方からの電圧がＬレベルのとき、短絡を検出したとしてＨレベルの電圧を出力する。第１の三端子レギュレータ部２１は、入力端ＩＮがＦＥＴ２のドレインＤ側に接続され、出力端ＯＵＴ  が第２の出力端子２０に接続されている。この第２の出力端子２０には負荷２４が接続されている。第１の電圧検出部２３は、出力側が短絡検出ゲート部７の入力端Ｂと接続され、第１の三端子レギュレータ部２１の出力電圧Ｖｏｕｔ２と予め設定された基準電圧Ｖｒｅｆ１とを比較し、出力電圧Ｖｏｕｔ２が基準電圧Ｖｒｅｆ１以上になったときに出力側の電圧をＨレベルに反転する。
【００１１】
第２の三端子レギュレータ部３１は、出力側が短絡検出ゲート部７の入力端Ａと接続され、入力端ＩＮがＦＥＴ２のドレインＤ側に接続され、出力端ＯＵＴ  が第３の出力端子３０に接続されている。この第３の出力端子３０には負荷３４が接続されている。第２の電圧検出部３３は、出力側が短絡検出ゲート部７の入力端Ａと接続され、第２の三端子レギュレータ部３１の出力電圧Ｖｏｕｔ３と予め設定された基準電圧Ｖｒｅｆ２とを比較し、出力電圧Ｖｏｕｔ３が基準電圧Ｖｒｅｆ２以上になったときに出力側の電圧をＨレベルに反転する。
【００１２】
次に、実施の形態１の電源短絡保護回路の動作を図２に示すタイムチャートを用いて説明する。
電源入力端子１に電源からの入力電圧Ｖｉｎが加えられると（（ａ）参照）、ＦＥＴ２のソースＳに電圧が与えられ、さらに、遅延回路４のコンデンサ６が抵抗５を介して充電を開始する（（ｃ）参照）。この充電時間は、抵抗５とコンデンサ６の積にて決定され、本実施の形態１では、前述したように、第１及び第２の三端子レギュレータ部２１、３１の出力電圧Ｖｏｕｔ２、Ｖｏｕｔ３の立ち上がり時間よりも十分長い時間に設定されている。
【００１３】
この時、第１及び第２の電圧検出部２３、３２の出力が共にＬレベルの電圧であるため（（ｅ）参照）、短絡検出ゲート部７は、出力端ＹからＨレベルの電圧を出力する（（ｄ）参照）。この場合、制御ゲート部３は、遅延回路４からの電圧がＨレベルに達していないため、短絡検出ゲート部７からの電圧がＨレベルになっていても出力端Ｙ側のＬレベル電圧を保持し（（ｂ）参照）、ＦＥＴ２をＯＮ状態にしている。これにより、第１の出力端子１０に接続された負荷１４に、入力電圧Ｖｉｎとほぼ同じ電圧Ｖｏｕｔ１が印加され、第１及び第２の三端子レギュレータ部２１、３１の各入力端ＩＮに入力電圧Ｖｉｎがそれぞれ印加される。また、第２の出力端子２０に接続された負荷２４に、第１の三端子レギュレータ部２１からの出力電圧Ｖｏｕｔ２が印加され、第３の出力端子３０に接続された負荷３４に、第２の三端子レギュレータ部３１からの出力電圧Ｖｏｕｔ３が印加される。
【００１４】
もし遅延回路４がなかった場合、短絡検出ゲート部７の出力端ＹのＨレベル電圧がそのままＦＥＴ２のゲートＧに印加されるので、ＦＥＴ２はＯＦＦしてしまい、各負荷１４、２４、３４にそれぞれの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３を与えることができない。即ち、遅延回路４は、電源投入直後の出力電圧の立ち上がりにおける短絡保護の誤動作をなくし、安定な電圧供給を可能にしている。
【００１５】
一方、第１の電圧検出部２３は、基準電圧Ｖｒｅｆ１を基に第１の三端子レギュレータ部２１の出力電圧Ｖｏｕｔ２を監視しており、その出力電圧Ｖｏｕｔ２が高くなって基準電圧Ｖｒｅｆ１以上になったときに（（ｆ）参照）、出力電圧をＬレベルからＨレベルに反転し（（ｅ）参照）、短絡検出ゲート部７の入力端Ｂに出力する。なお、第２の電圧検出部３３の動作は、前述した第１の電圧検出部２３の動作と同じであるため、その説明は割愛する。短絡検出ゲート部７は、入力端Ａ、ＢにＨレベルの電圧が入力されると、出力端Ｙから出力しているＨレベルの電圧をＬレベルに反転し（（ｄ）参照）、制御ゲート部３の入力端Ａに印加する。短絡検出ゲート部７によるＬレベルへの反転は、充電回路４の充電時間よりも短い時間に行われるため（（ｄ）〜（ｆ）参照）、充電回路４が充電を完了し、出力側の電圧がＨレベル（待機完了信号）になったとしても、既に制御ゲート部３の入力端ＡにＬレベルの電圧が入力されているため、制御ゲート部３の出力電圧がＬレベルのままとなり（（ｂ）参照）、ＦＥＴ２のＯＮ状態が保持される。
【００１６】
この状態において、何らかの原因で例えば第２の出力端子２０に過電流または短絡が生じた場合、図２の（ｆ）に示すように、第１の三端子レギュレータ部２１の出力電圧Ｖｏｕｔ２が急激に低下し、そして、基準電圧Ｖｒｅｆ１よりも低下する。この時、今までＨレベルの電圧を出力していた第１の電圧検出部２３は、その電圧をＬレベルに反転し（（ｅ）参照）、短絡検出ゲート部７の入力端Ｂに印加する。この時、短絡検出ゲート部７は、もう一方の入力端ＡがＨレベルであるため、出力端Ｙ側の電圧をＬレベルからＨレベル（短絡検出）に反転し（（ｄ）参照）、制御ゲート部３の入力端Ａに印加する。制御ゲート部３は、既にコンデンサ６の充電が完了して入力端ＢにＨレベルの電圧が入力されているため、もう一方の入力端ＡのＨレベルの電圧印加により出力端Ｙ側の電圧をＬレベルからＨレベルに反転し（（ｂ）参照）、ＦＥＴ２を即座にＯＦＦ状態にする。
【００１７】
また、何らかの原因で第３の出力端子３０に過電流または短絡が生じた場合でも、前述したように、第２の電圧検出部３３が出力電圧をＬレベルに転し、これに伴って、短絡検出ゲート部７が出力端Ｙ側の電圧をＬレベルからＨレベル（短絡検出信号）に反転し、制御ゲート部３が出力端Ｙ側の電圧をＬレベルからＨレベルに反転して、ＦＥＴ２を即座にＯＦＦ状態にする。さらに、第１の出力端子１０に過電流または短絡が生じた場合は、例えば、第１の三端子レギュレータ部２１の出力電圧Ｖｏｕｔ２が第１の出力端１０側の電圧Ｖｏｕｔ１の低下に伴って下がるので、第１の出力端子１０側に電圧検出部を設けなくても、前記と同様にＦＥＴ２が即座にＯＦＦされる。なお、一度ＯＦＦされた本短絡保護回路は、短絡などの要因を取り除いたのちに、電源が再投入されると元通りに復帰する。
【００１８】
以上のように本実施の形態１によれば、電源投入開始から充電回路４の充電時間が経過するまでに、短絡検出ゲート部７により短絡が検出されてもＦＥＴ２のＯＮ状態を保持するようにしたので、安価な構成にて、電源投入直後の出力電圧の異常立ち上がりにおける電源短絡保護回路の誤動作をなくすことができ、安定な電圧供給を可能にすることができ、さらに短絡などによる部品の異常発熱を回避することができる。
【００１９】
実施の形態２．
図３は実施の形態２の電源短絡保護回路における遅延回路の構成を示すブロック回路図である。なお、図１で説明した実施の形態１と同一又は相当部分には同じ符号を付し説明を省略する。
本実施の形態２においては、遅延回路４をディジタル素子で構成したもので、遅延回路４のＡＮＤゲート部４２は、入力端Ａが後述する反転素子４７と接続され、入力端Ｂが電源入力端子１と接続され、この電源入力端子１を通して印加された入力電圧Ｖｉｎが所定値に達したときに、出力端ＹからＨレベル電圧をイネーブル信号として出力する。カウンタ部４３は、入力側がＡＮＤゲート部４２の出力端Ｙ及び入力端子４０、４１にそれぞれ接続され、ＡＮＤゲート部４２からのイネーブル信号が入力されるとクリア信号を解除すると共に、クロック信号を取り込んでクロックをカウントアップし、かつ、そのカウント値に基づいて電圧を生成し出力端Ｑから出力する。
【００２０】
比較器４４は、カウンタ部４３の出力電圧が固定値４５に達したときにＨレベルの電圧（待機完了信号）を出力する。この固定値４５は、遅延時間に相当し、例えば、クロック信号の周波数が１ＫＨｚで、固定値４５が１００の場合、遅延時間は１００ｍｓとなる。Ｄ型フリップフロップ（以下、単に「Ｄ−ＦＦ」という）４６は、出力側が制御ゲート部３の入力端Ｂと接続され、クロック信号をトリガとして、入力端Ｄ側の電圧レベルを出力端Ｑから出力する。前記の反転素子４７は、例えばＮＯＴゲートからなり、Ｄ−ＦＦ４６からの電圧レベルを反転し、ＡＮＤゲート部４２の入力端Ａに出力する。なお、比較器４４とＤ−ＦＦ４６とで本発明の待機判別部が構成され、反転素子４７とＡＮＤゲート部４２とで本発明のカウント停止部が構成されている。
【００２１】
次に動作について説明する。短絡保護の動作については、既に実施の形態１で説明を行っているので、ここでは、遅延回路の動作を図４に示すタイムチャートを用いて説明する。
電源入力端子１に入力電圧Ｖｉｎが印加される前は、Ｄ−ＦＦ４６の出力側がＬレベルで、ＡＮＤゲート部４２の入力端Ａ側が反転素子１７によってＨレベルの電圧となっている。この状態において、入力電圧Ｖｉｎが電源入力端子１に印加されると（（ａ）参照）、ＡＮＤゲート部４２は、その電圧Ｖｉｎが高くなって所定値に達したとき、イネーブル信号をカウンタ部４３に出力する（（ｂ）参照）。この時、カウンタ部４３は、入力されているクリア信号を解除すると共に、クロック信号を取り込んでカウントアップし、かつ、そのカウント値に基づいて電圧を生成し比較器４４に出力する。この電圧は、図４の（ｃ）に示すように、クロックのカウント値が多くなるにつれ高くなる。
【００２２】
一方、比較器４４は、カウンタ部４３からの電圧と固定値４５とを比較しており、カウンタ部４３の出力電圧が固定値４５以上高くなったときに、出力側をＨレベルに反転し、Ｄ−ＦＦ４６に出力する。このＤ−ＦＦ４６は、Ｈレベルの電圧が入力されたときに、入力されているクリア信号を解除すると共に、クロック信号を取り込んで、クロックをトリガとしてＬレベルの電圧をＨレベルに反転し制御ゲート部３に出力する。この制御ゲート部３への出力（Ｈレベル電圧）は、図４の（ｄ）に示すように、本短絡保護回路に電源が投入されてから所定時間（遅延時間）経過した後であり、実施の形態１と同様に第１及び第２の三端子レギュレータ部２１、３１の出力電圧Ｖｏｕｔ２、Ｖｏｕｔ３の立ち上がり時間よりも十分長い時間になっている。
【００２３】
Ｄ−ＦＦ４６からＨレベルの電圧が出力されたとき、反転素子４７の出力側がＨレベルからＬレベルに反転するので、ＡＮＤゲート部４２の出力のイネーブル信号がＬレベルとなり、カウンタ部４３のカウント動作が停止する。このカウントアップの動作が停止することにより、カウンタ部４３の出力電圧は保持されるので（（ｃ）参照）、遅延回路４から出力されるＨレベルの電圧は維持される。
【００２４】
以上のように本実施の形態２においては、電源投入開始からカウンタ部４３のクロックカウントアップ値が固定値４５に達するまでに、短絡検出ゲート部７により短絡が検出されてもＦＥＴ２のＯＮ状態を保持するようにしたので、安価な構成にて、電源投入直後の出力電圧の異常立ち上がりにおける電源短絡保護回路の誤動作をなくすことができ、安定な電圧供給を可能にすることができ、さらに短絡などによる部品の異常発熱を回避することができる。
【００２５】
なお、実施の形態２では、遅延回路４がディジタル素子で構成されていることを述べたが、制御ゲート部３、遅延回路４及び短絡検出ゲート部７の各機能を例えばＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ａｒｒａｙ）などで構成してもよい。このＰＬＡによって構成した場合、より安価で、簡単な構成の電源短絡保護回路を提供できる。
【００２６】
【発明の効果】
以上のように本発明によれば、入力電圧が印加されてからの経過時間が予め設定された遅延時間に達するまでに、短絡検出部によって短絡が検出されてもスイッチング素子のＯＮ状態を保持するようにしたので、安価な構成にて、電源投入直後の出力電圧の異常立ち上がりにおける電源短絡保護回路の誤動作をなくすことができ、安定な電圧供給を可能にすることができ、さらに短絡などによる部品の異常発熱を回避することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る電源短絡保護回路の構成を示すブロック回路図である。
【図２】実施の形態１の電源短絡保護回路の動作を示すタイムチャートである。
【図３】実施の形態２の電源短絡保護回路における遅延回路の構成を示すブロック回路図である。
【図４】実施の形態２による遅延回路の動作を示すタイムチャートである。
【符号の説明】
１  電源入力端子、２  ＦＥＴ、３  制御ゲート部、４  遅延回路、５  抵抗、６  コンデンサ、７  短絡検出ゲート部、１０  第１の出力端子、２０  第２の出力電圧端子、３０  第３の出力端子、２１  第１の三端子レギュレータ部、２３  第１の電圧検出部、３１  第３の三端子レギュレータ部、３３  第２の電圧検出部、４２  ＡＮＤゲート部、４３  カウンタ部、４４  比較器、４６  Ｄ−ＦＦ、４７  反転素子。
【図１】
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【図２】
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【図３】
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【図４】
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