(57)【要約】【課題】半導体装置において、ＦＰＧＡの再構成の自由度をより高くする。【解決手段】記憶データ部１５を強誘電体膜で形成された記憶素子にて構成し、第１の入力信号としてのＩＯデータ信号４、５によって所望の記憶データ部を読み出し可能に構成し、第２の入力信号としてのアドレス信号１、２によって所望の記憶データ部を読み出しおよび書き換え可能に構成し、前記記憶データ部を論理処理機能部あるいはデータ記憶機能部に切り換え可能に構成した。【選択図】　　　図１
2004072353.tif 000002
【特許請求の範囲】
【請求項１】
記憶データ部を強誘電体膜で形成された記憶素子にて構成し、第１の入力信号としてのＩＯデータ信号によって所望の記憶データ部を読み出し可能に構成し、第２の入力信号としてのアドレス信号によって所望の記憶データ部を読み出しおよび書き換え可能に構成し、前記記憶データ部を論理処理機能部あるいはデータ記憶機能部に切り換え可能に構成したことを特徴とする半導体装置。
【請求項２】
記憶データ部を強誘電体膜で形成された記憶素子にて構成し、アドレス信号と制御信号とＩＯデータ信号とを入力信号として、前記アドレス信号と制御信号とで第１の内部信号を出力するように構成し、前記アドレス信号と制御信号と第１の内部信号とによって、所望の記憶データ部の読み出しあるいは書き換えを行う第２の内部信号を出力するように構成し、前記アドレス信号と制御信号とＩＯデータ信号と第１の内部信号とによって、所望の記憶データ部の読み出し動作を行う第３の内部信号を出力するように構成し、特定の記憶データ部について、前記第２の内部信号による当該記憶データ部の読み出しあるいは書き換え動作と、第３の内部信号による当該記憶データ部の読み出し動作とが、前記第１の内部信号によって切り替えられるように構成したことを特徴とする半導体装置。
【請求項３】
第１の内部信号は、強誘電体膜で形成された記憶素子にて構成された記憶データ部からアドレス信号と制御信号とによって読み出されるとともに、この読み出しの後にデータ保持回路にいったん保持されるように構成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
第１の内部信号は、半導体装置の電源投入時に、強誘電体膜で形成された記憶素子にて構成された記憶データ部から読み出されるように構成されていることを特徴とする請求項２または３記載の半導体装置。
【請求項５】
第１の内部信号は、強誘電体膜で形成された記憶素子にて構成された記憶データ部から読み出されるように構成されるとともに、第２の内部信号による読み出しあるいは書き換え動作が行われている間と、第３の内部信号による読み出し動作が行われている間とに、前記記憶データ部に保持されるように構成されていることを特徴とする請求項２から４までのいずれか１項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、同じデバイス構成のセットでも多岐にわたる目的でのセット展開を容易に行うことを可能として、再構成の自由度を高くすることで、開発効率を高めることを可能にした、プログラム可能な論理回路であるＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ）に用いることができる、半導体装置に関する。
【０００２】
【従来の技術】
システムＬＳＩの開発期間の短縮のため、大規模なプログラマブル・ロジック・デバイス（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ：ＰＬＤ）が注目されている。ＰＬＤは、半導体ＩＰを実デバイス上で容易に検証できるため、多様なシステムＬＳＩのアプリケーション市場で採用されている。最近では、動的な再構成（リコンフィギュラブル）が可能な点を生かした多様な利用方法の可能性が、ソフトウェア資産を利用した電子機器の需要の高まりに対してさらに注目されている。
【０００３】
ＰＬＤは、当初、ＲＯＭを使用してＡＮＤロジックとＯＲロジックを構成し、これらの複雑なランダムロジックの組み合わせを金属配線の切換えで実現させるというマスク方式で実現された。
【０００４】
その後、ヒューズ方式でのプログラミングにより、ユーザーの手元で「プログラム可能な論理回路」として、上述のＦＰＧＡが大きく発展してきた。ＦＰＧＡでは、バイポーラ素子を採用した高速化ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ）、ＣＭＯＳ素子を用いて低消費電力化したもの、さらにプログラム素子に電気的に消去／再書込み可能なＥＥＰＲＯＭを適用したものなどが開発されてきている。また、ＳＲＡＭによるＬｏｏｋ−Ｕｐ−Ｔａｂｌｅ（ＬＵＴ）を用いてより高度なランダム・ロジックを実現し、さらにＡＮＤ−ＯＲアレイ構造を複数個組み合わせたコンプレックス・プログラマブル・ロジック・デバイス（Ｃｏｍｐｌｅｘ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ｄｅｖｉｃｅ）へと進んできている。
【０００５】
ここでＬＵＴを用いた従来のＦＰＧＡを図２に示す。予め各論理機能を有して配置されているセル・ロジック要素（ＣＬＥ）３０を、ＣＬＥ３０どうしの間に設置されたスイッチ（ＳＷ）３１でプログラムに応じて組み合わせ、所望の機能を実現している。このスイッチ３１のＯＮ／ＯＦＦや、ＬＵＴ・セレクタ等の設定情報は、アンチヒューズや、ＲＯＭや、ＳＲＡＭ等に記憶される。この情報の記憶に何を用いるかが、ＦＰＧＡの特性に大きな影響を与える。
【０００６】
また図３に示すようにＦＰＧＡ３２自体を複数個を含むシステム（セット）では、ＦＰＧＡ３２で構成され論理処理機能を持つ再構成可能な論理回路部と、データ記憶部（メモリ部３３）とが個々に独立したチップから構成される［特表平１１−５１００３８など］。ここでは所望のデータ処理機能を有するＦＰＧＡ３２をプログラムによって選択・実行させ、この実行結果のデータを別チップ、例えばＳＲＡＭのような記憶素子（メモリ部３３）に一次記憶させる。また、この一次記憶データを基に、別のＦＰＧＡの再構成を行う。
【０００７】
【発明が解決しようとする課題】
以上述べたような従来のＬＵＴを用いたＦＰＧＡでは、ＬＵＴ自体が揮発性メモリを使うことによって、電源投入後の再構成の為のＲＯＭを必要とする。このため、構成部品点数が多く、それによる高コスト化が起こる。また、ＬＵＴの機能自体が、論理処理のみ、あるいはデータ保持のみという何れか単一の機能回路としてしか動作しえないことで、処理規模によって、あるいは大規模なシステムを構築することによって、一つのＬＵＴにおいて実際に使用可能なゲート利用効率の低下が起こる。
【０００８】
そこで本発明は、このような問題点を解決して、ＦＰＧＡの再構成の自由度をより高くすることを目的とする。
【０００９】
【課題を解決するための手段】
この目的を達成するため本発明は、記憶データ部を強誘電体膜で形成された記憶素子にて構成し、第１の入力信号としてのＩＯデータ信号によって所望の記憶データ部を読み出し可能に構成し、第２の入力信号としてのアドレス信号によって所望の記憶データ部を読み出しおよび書き換え可能に構成し、前記記憶データ部を論理処理機能部あるいはデータ記憶機能部に切り換え可能に構成したものである。
【００１０】
このような構成であると、ＩＯデータ信号で所望のデータを選択して読み出すことで、強誘電体メモリを論理回路として用いることができるとともに、アドレス信号で所望のデータを選択して読み出しおよび書き換えを行うことで、強誘電体メモリをデータ記憶回路として用いることができ、このため強誘電体メモリを論理処理機能を有する集積回路とデータ記憶機能を有する集積回路とに切り換えることができる。
【００１１】
また本発明は、記憶データ部を強誘電体膜で形成された記憶素子にて構成し、アドレス信号と制御信号とＩＯデータ信号とを入力信号として、前記アドレス信号と制御信号とで第１の内部信号を出力するように構成し、前記アドレス信号と制御信号と第１の内部信号とによって、所望の記憶データ部の読み出しあるいは書き換えを行う第２の内部信号を出力するように構成し、前記アドレス信号と制御信号とＩＯデータ信号と第１の内部信号とによって、所望の記憶データ部の読み出し動作を行う第３の内部信号を出力するように構成し、特定の記憶データ部について、前記第２の内部信号による当該記憶データ部の読み出しあるいは書き換え動作と、第３の内部信号による当該記憶データ部の読み出し動作とが、前記第１の内部信号によって切り替えられるように構成したものである。
【００１２】
このような構成であると、強誘電体メモリにおいて半導体のチップの内部でメモリ領域の機能切り替え信号を発生させ、この切り替え信号によって、前記メモリ領域について、所望のデータを選択して読み出しおよび書き換えを行うデータ記憶回路と、所望のデータを選択して読み出す論理処理回路とに、動作の切り替えを行わせることが可能となり、このため、外部からのアドレス信号と内部メモリ領域の切り替え信号とでメモリ領域の対応割り振りを変化させることで、すなわちチップ内外でアドレス空間の対応を変化させることで、一つの強誘電体メモリチップ内を論理処理領域とデータ記憶領域とに使い分けることができる。
【００１３】
さらに本発明は、第１の内部信号を、強誘電体膜で形成された記憶素子にて構成された記憶データ部からアドレス信号と制御信号とによって読み出されるとともに、この読み出しの後にデータ保持回路にいったん保持されるように構成することができる。
【００１４】
さらに本発明は、第１の内部信号を、半導体装置の電源投入時に、強誘電体膜で形成された記憶素子にて構成された記憶データ部から読み出されるように構成することができる。
【００１５】
さらに本発明は、第１の内部信号を、強誘電体膜で形成された記憶素子にて構成された記憶データ部から読み出されるように構成するとともに、第２の内部信号による読み出しあるいは書き換え動作が行われている間と、第３の内部信号による読み出し動作が行われている間とに、前記記憶データ部に保持されるように構成することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
＜実施の形態の構成＞
図１は、本発明の実施の形態の半導体装置としての半導体集積回路の一例の概略構成を示している。
【００１７】
この図１の半導体集積回路は、外部アドレス信号１を入力信号とし内部アドレス信号２を出力信号とするアドレス入力回路３と、外部ＩＯデータ信号４を入力信号とし内部データ信号５を出力信号とする第１のＩＯデータ取り込み回路６と、外部制御信号７を入力信号とし内部制御信号８を出力信号とする内部制御回路９とを有する。さらに、内部アドレス信号２と内部制御信号８とを入力信号とし論理処理機能の設定バンク情報読出し信号１０を出力信号とする第１の内部アドレス選択回路１１と、内部アドレス信号２と内部データ信号５と内部制御信号８と第１の内部データ出力回路１２の出力信号（すなわちメモリ／論理処理機能切り替え信号２１）とを入力信号とし内部選択信号１３を出力信号とする第２の内部アドレス選択回路１４と、内部選択信号１３で選択動作される複数のメモリバンク１５にて構成される強誘電体メモリコア１６とを有する。
＜実施の形態の動作＞
次に、以上のような構成の半導体集積回路の基本動作について説明する。上記のような構成の半導体集積回路によると、外部アドレス信号１に合わせて、強誘電体メモリコア１６の内部を、データ処理機能領域とデータ記憶機能領域とに任意に切り分けて利用することができる。
【００１８】
以下、この点について詳細に説明する。
１．論理処理機能を使用する場合
ここで、チップに対する論理処理機能とメモリ機能との動作の切り替えは、例えば外部からの制御信号７で行うことも可能であるし、また外部アドレス自体で行うことも可能である。
【００１９】
入力信号としては、制御信号７のほかに、論理処理する対象についての外部ＩＯデータ信号４と、外部アドレス信号１とを入力させる。実行したい論理処理の内容は、アドレス信号１で与えられる。すなわち、アドレスデータに、実行する動作情報を入れる。
【００２０】
入力された外部アドレス信号１はアドレス入力回路３で取り込まれ、内部アドレス信号２となって、第１の内部アドレス選択回路１１と第２の内部アドレス選択回路１４とに入力される。第１の内部アドレス選択回路１１は、この内部アドレス信号２から、論理処理機能の設定バンク情報読出し信号１０を発生させて、所望の論理処理機能が設定されているメモリバンク１５を選択するためのバンクデータ１７を読み出す。
【００２１】
すなわち、論理処理機能を使用する場合は、論理処理機能の設定バンク情報を記憶しているメモリバンク１５のアドレスが機能を表す。つまり、論理処理機能の設定バンク情報読み出し信号１０によって示されたアドレスに記憶されている設定バンクデータ１７が、所望の機能を設定している（有している）同一メモリコア１６内のメモリバンク１５を選択する。
【００２２】
読み出された設定バンクデータ１７すなわち所望の機能を有するバンク情報は、第１の内部データ出力回路１２を介してメモリ／論理処理機能切り替え信号２１となり、この信号２１は第２の内部アドレス選択回路１４に入力され、外部ＩＯデータを用いた内部選択信号１３を出力し、所望の機能を有するメモリバンク１５を選択する。選択したバンク内の所望のメモリセルへのアクセスには、このバンク選択と同様に先の外部ＩＯデータ信号４から作られる内部選択信号１３を使用し、所望の論理処理（ＩＯデータをアドレス信号とするメモリの選択およびデータの読み出し）を実行させる。
【００２３】
出力データは、第２の内部データ出力回路１８を介してデータ出力回路１９に入力され、外部に出力される。
第１のＩＯデータ取り込み回路６と第２の内部アドレス選択回路１４は、データラッチ機能を有し、内部アドレス信号２と、外部ＩＯデータ４による内部データ信号５と、メモリ／論理処理機能切り替え信号２１とを保持し得る。
２．データ記憶機能を使用する場合
ここで、チップに対する論理処理機能とメモリ機能との動作の切り替えは、例えば外部からの制御信号７で行うことも可能であるし、また外部アドレス自体で行うことも可能である。
【００２４】
入力信号は、上記外部制御信号７の他に、所望のメモリ領域を指定する外部アドレス信号１を用いる。また、メモリセルのデータの書換の場合（ライト動作時）には、書換えるデータを外部ＩＯデータ信号４として入力させる。
【００２５】
所望のメモリ領域からのデータ読出し・所望のメモリ領域へのデータの書き込みを行う場合には、外部制御信号７により、リード／ライト動作を切り換える。入力された外部アドレス信号１はアドレス入力回路３で取り込まれ、内部アドレス信号２となって第１の内部アドレス選択回路１１と第２の内部アドレス選択回路１４とに入力される。このとき、論理処理と同様に所望の機能を有するバンク情報１７が読み出され、このバンク情報１７は、第１の内部データ出力回路１２を介してメモリ／論理処理機能切り替え信号２１となり、第２の内部アドレス選択回路１４に入力される。
【００２６】
第２の内部アドレス選択回路１４では、内部アドレス信号２と内部制御信号８とメモリ／論理処理機能切り替え信号２１とで内部選択信号１３を発生させて、指定されたメモリバンク１５のメモリセルデータへアクセスする。データ読み出し時の出力データは、第２の内部データ出力回路１８を介して、データ出力回路１９に入力され、外部に出力される。データ書き換え時の入力データは、第１のＩＯデータ取り込み回路６と第２のＩＯデータ取り込み回路２０とを介して、所望のメモリへアクセスする。
３．強誘電体メモリコア１６のデータを書換えて論理処理機能を変更する場合
例えば、強誘電体メモリの外部制御信号７にＴＥＳＴ機能ピンを設置して、テストモードに入る機能を持たせておく。
【００２７】
この場合、すでに示したデータ記憶機能を使用する場合と動作内容は同じであるが、全てのバンクへのアクセスを有効にさせることで、メモリ機能領域および論理処理領域ともに、メモリデータ書き換え動作を介して内部（メモリ）データ、すなわち、論理処理内容、メモリ／論理処理機能領域のアドレス割り振り等を任意に変更することができる。
【００２８】
また、メモリ／論理処理機能ともに、最初に機能切り替え信号（バンク選択信号）２１を発生させるために内部信号によるデータ読み出し動作を行うが、電源投入時に自動的に内部信号１０による読み出し動作を行わせ、データを第２の内部アドレス選択回路１４に取り込ませておき、内部制御信号８と内部データ信号５とによって所望の機能選択を行わせることもできる。
【００２９】
なお、上記においては、強誘電体メモリコア１６の内部の処理機能単位をメモリバンク１５単位で記述したが、これは例えば強誘電体メモリ特有のセルプレートドライバ回路で区切られるメモリ容量単位などの単位であっても、同様の効果が得られる。
＜実施の形態の効果＞
以上のように、本発明の実施の形態の半導体集積回路は、強誘電体メモリコア１６によって不揮発性のＬＵＴを構成できることで、余分な外付けＲＯＭなどを削除できて、部品点数の削減による低コスト化を図ることができる。
【００３０】
また、強誘電体メモリコア１６の特定のデータ記憶領域に、各メモリバンク１５が論理処理機能とデータ記憶機能とのいずれの機能を有するか、そして、論理処理機能を有するメモリバンクがどの論理処理機能を有するかを登録させて、これを読み出す機能を有することで、一つの強誘電体メモリ回路内のメモリコアを構成する複数のメモリバンク１５のそれぞれに、複数の論理処理機能、あるいはデータ記憶機能を持たせることが可能になる。すなわち例えば論理処理主体の用途の場合は、小機能（小メモリ領域）大規模論理処理（大規模論理領域）と、多機能（大メモリ領域）小規模論理処理（小規模論理領域）とを一つのチップで切換えることができる。さらに、データ記憶主体の用途の場合は、論理処理機能を備えつつ複数個のチップのメモリ機能領域間で多バンク構成の大容量メモリを実現することができる。よって、システム全体の用途に合わせてメモリ機能と論理機能との規模と内容を変更することが可能で、再構成自由度の高いデバイス（例えばＬＵＴ）を実現することができる。
【００３１】
【発明の効果】
以上のように本発明によると、記憶データ部を強誘電体膜で形成された記憶素子にて構成し、第１の入力信号としてのＩＯデータ信号によって所望の記憶データ部を読み出し可能に構成し、第２の入力信号としてのアドレス信号によって所望の記憶データ部を読み出しおよび書き換え可能に構成し、前記記憶データ部を論理処理機能部あるいはデータ記憶機能部に切り換え可能に構成したため、ルックアップテーブル回路を強誘電体メモリで構成することで、任意の論理関数を形成でき、かつ、データが消えることが無いのでＦＰＧＡで論理関数を設定するＲＯＭ回路が不必要になり、したがって高い構成自由度を確保しながら、部品点数の削減による低コストのＦＰＧＡを実現できる。
【００３２】
また本発明によると、記憶データ部を強誘電体膜で形成された記憶素子にて構成し、アドレス信号と制御信号とＩＯデータ信号とを入力信号として、前記アドレス信号と制御信号とで第１の内部信号を出力するように構成し、前記アドレス信号と制御信号と第１の内部信号とによって、所望の記憶データ部の読み出しあるいは書き換えを行う第２の内部信号を出力するように構成し、前記アドレス信号と制御信号とＩＯデータ信号と第１の内部信号とによって、所望の記憶データ部の読み出し動作を行う第３の内部信号を出力するように構成し、特定の記憶データ部について、前記第２の内部信号による当該記憶データ部の読み出しあるいは書き換え動作と、第３の内部信号による当該記憶データ部の読み出し動作とが、前記第１の内部信号によって切り替えられるように構成したため、強誘電体メモリ内のアドレス空間の機能を記憶することで、外部入力アドレス信号に合わせて、強誘電体メモリ内部をデータ処理領域とデータ保持領域とに任意に切り分けることができ、このため、強誘電体メモリ内部でデータ記憶機能と論理演算処理機能の何れか一方の機能のみならず双方の併用が可能となり、また、アドレスの拡縮小でそれぞれの処理規模も拡大・縮小と変化させることができるので、強誘電体メモリをユーザー側で使用用途に合わせた機能に設定・使用でき、自由度の高いプログラミングＬＳＩ（ＦＰＧＡ）を実現することができる。
【００３３】
さらに本発明によると、第１の内部信号を、強誘電体膜で形成された記憶素子にて構成された記憶データ部からアドレス信号と制御信号とによって読み出されるとともに、この読み出しの後にデータ保持回路にいったん保持されるように構成したため、強誘電体メモリ内部のアドレス−機能の対応データを、機能領域と同じ素子で構成された不揮発性の書換可能なメモリ処理領域の一部に記憶させておくことで、アドレス−機能変更と機能領域の内容変更とを同様の動作シーケンスで行うことができ、このため、構成の再編成のための機能領域の変更や機能内容の変更を容易に行うことができる。
【００３４】
さらに本発明によると、第１の内部信号を、半導体装置の電源投入時に、強誘電体膜で形成された記憶素子にて構成された記憶データ部から読み出されるように構成したため、電源投入動作時に強誘電体メモリのメモリ処理領域から予め対応データを読み出しておけるので、動作のたびにデータを読み出す必要がなく、このためデータ比較を高速に行えて、機能処理速度の高速化が図れ、加えてデータ記憶領域へのアクセス時に機能処理領域へ誤アクセスすることを防ぐことができる。
【００３５】
さらに本発明によると、第１の内部信号を、強誘電体膜で形成された記憶素子にて構成された記憶データ部から読み出されるように構成するとともに、第２の内部信号による読み出しあるいは書き換え動作が行われている間と、第３の内部信号による読み出し動作が行われている間とに、前記記憶データ部に保持されるように構成したため、アドレス−機能対応データのラッチ回路が必要なく、したがってチップサイズを小さくすることができる。また、ラッチ回路数による制限が無く、データ記憶領域アドレス分だけ論理機能の種類を確保できるので、論理機能の設定拡張性が上がり、自由度の高いプログラミングを実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の構成図
【図２】従来の半導体装置の構成図
【図３】従来の他の半導体装置の構成図
【符号の説明】
１　　外部アドレス信号
２　　内部アドレス信号
３　　アドレス入力回路
４　　外部ＩＯデータ信号
５　　内部データ信号
６　　第１のＩＯデータ取り込み回路
７　　外部制御信号
８　　内部制御信号
９　　内部制御回路
１０　　論理処理機能の設定バンク情報読出し信号
１１　　第１の内部アドレス選択回路
１２　　第１の内部データ出力回路
１３　　内部選択信号
１４　　第２の内部アドレス選択回路
１５　　メモリバンク
１６　　強誘電体メモリコア
２１　　メモリ／論理処理機能切り替え信号
【図１】
2004072353.tif 000003
【図２】
2004072353.tif 000004
【図３】
2004072353.tif 000005