(57)【要約】　　　（修正有）【課題】残留ジッタの影響を受けない長周期のＰＬＬ調整を行いながら、入力を切替えても即座に受信側クロックが安定するデータ通信装置を提供する。【解決手段】入力信号５から時刻参照情報（ＰＣＲ）を抽出して記憶するバッファメモリ２１と、入力信号の時刻参照情報以外のデータ情報を記憶するバッファメモリ２２と、クリスタル発振器１６のクロックを位相同期回路を通し電圧制御発振器１２から出力したクロックで動作する基準時刻カウンタ１４と、バッファメモリ２１上の時刻参照情報と基準時刻カウンタのシステム時刻情報（ＳＴＣ）１５とを比較して一致したときにバッファメモリ２２の読み出しを制御する読み出し制御信号２６を発生する時刻情報比較部２３とを備えることを特徴とする。【選択図】　図１
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【特許請求の範囲】
【請求項１】
入力信号から時刻参照情報を抽出して記憶する第１のメモリと、前記入力信号の時刻参照情報以外のデータを記憶する第２のメモリと、発振器のクロックを位相同期回路を通し電圧制御発振器から出力したクロックで動作する基準時刻カウンタと、前記第１のメモリに記憶された時刻参照情報と前記基準時刻カウンタのシステム時刻情報とを比較した結果に応じて前記第２のメモリに記憶された情報の読み出しを制御する制御部とを備えることを特徴とするデータ通信装置。
【請求項２】
前記時刻情報比較部による前記第２のメモリに記憶された情報の読み出しの制御は、前記第１のメモリ上の時刻参照情報と前記基準時刻カウンタのカウント値とが一致したときに次の時刻参照情報までのデータを前記第２のメモリから読み出す機能を有することを特徴とする請求項１記載のデータ通信装置。
【請求項３】
前記基準時刻カウンタは入力信号を切替えた直後の最初の時刻参照情報のみを前記基準時刻カウンタのシステム時刻情報として置き替える機能を有することを特徴とする請求項１または２記載のデータ通信装置。
【請求項４】
前記時刻情報比較部による前記第２のメモリに記憶された情報の読み出しの制御は、先に前記第１のメモリから読出した時刻参照情報と、次の時刻参照情報との差をもとめ、この時間差のみクロックをカウントしたときに、前記第１のメモリから次の時刻参照情報を読出す機能を有することを特徴とする請求項１記載のデータ通信装置。
【請求項５】
前記基準時刻カウンタは、前記第１のメモリから時刻参照情報を読み出すごとに、読み出した時刻参照情報をシステム時刻情報と置き替えることを特徴とする請求項１記載のデータ通信装置。
【請求項６】
前記第１のメモリの記憶情報占有率の変化を監視し、設定した範囲を超えた場合、前記位相同期回路に入る前記電圧制御発振器のクロックの分周比を調整する分周器を有することを特徴とする請求項１記載のデータ通信装置。
【請求項７】
前記時刻参照情報所有以外のパケットのユーザーデータに他の時刻情報を載せることを特徴とする請求項１記載のデータ通信装置。
【請求項８】
基準となる前記発振器は１個であり、前記発振器はそれぞれの入力を有する複数の位相同期回路に対しクロックを供給する機能を有することを特徴とする請求項１ないし７のいずれかに記載のデータ通信装置。
【請求項９】
入力信号から時刻参照情報を抽出して第１のメモリに記憶し、前記入力信号から分離した時刻参照情報以外のデータを第２のメモリに記憶し、発振器のクロックを位相同期回路を通し電圧制御発振器から出力したクロックで基準時刻カウンタを動作し、前記第１のメモリに記憶されている時刻参照情報と前記基準時刻カウンタから出力したシステム時刻情報とを比較して前記第２のメモリのデータの読み出しを制御する各工程を有することを特徴とするデータ通信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ジッタを持つネットワークを経由したデータ通信において、送信側で生成された時刻参照情報を受信することにより、基準となる送信側クロックと同一周波数の受信側クロックを生成するクロック生成装置を用いたデータ通信装置に関する。
【０００２】
【従来の技術】
従来、この種のクロック生成装置としては、特開平１０―２２９８７号公報に記載されたものが知られている。図４は、図４の（Ａ）に示すエンコーダーと、図４の（Ｂ）に示すデコーダーとによりなる従来のクロック生成装置の構成を示し、時刻情報抽出部６と、位相比較器９と、位相比較器９の出力を平滑化するＬＰＦ１０と、ＬＰＦのＨディジタル出力をアナログ電圧に変換するＤ／Ａ変換器（以下ＤＡＣという）１１と、ＤＡＣ１１から出力したアナログ電圧で発振周波数を制御する電圧制御発振器（以下ＶＣＯという）１２と、ＶＣＯ１２から出力するクロックＣＬＫ１３をカウントする基準時刻カウンタ１４とから構成されている。
このような構成により、ＭＰＥＧシステムにおいては、送信側と受信側で完全に同期した画像および音声が得られるように、送信側クロックと受信側クロックとを同一周波数とする方法が考えられている。
【０００３】
図４に示すクロック生成装置の動作において、送信側で生成された時刻参照情報（以下ＰＣＲという）を画像、音声のデータと重畳して送信し、受信側では、このＰＣＲを時刻情報抽出部６で抽出して、ＰＣＲを受信したタイミングでイネーブル信号８を発生し、ＰＣＲの時刻情報７を、受信側のクロック１３をカウントする基準時刻カウンタ１４の時刻情報１５と位相比較器９で比較することにより、送信側クロックと受信側クロック１３の周波数差を検出し、この差をＤＡＣ１１によりＶＣＯ１２の制御電圧とすることで、受信側クロック１３の周波数を調整し、送信側クロックと一致させる。
また基準時刻カウンタ１４が出力するシステム時刻情報（以下ＳＴＣという）は、ＰＣＲが到着するごとに、ＰＣＲの到着したタイミングで、ＰＣＲの時刻情報７に置き替えられる。
位相比較器９で比較されるのは、到着したＰＣＲと、そのＰＣＲの値に置き替えられる前のＳＴＣの値である。
【０００４】
しかし、この方式はジッタを持たないネットワークを経由した場合には正確に動作するが、イーサネット（登録商標）のような伝送遅延の変動（ネットワークジッタ）を持つネットワークを経由した場合には、ＰＣＲの到着時間にジッタが発生するので、ＰＣＲを元に生成したクロックにもジッタが残留してしまう。ＭＰＥＧでは、残留ジッタは、映像系では３０ｐｐｍ以内の変動に抑える必要があるため、これを超える残留ジッタがあると、画像の再生に問題が生じていまう。
【０００５】
上記従来の特開平１０―２２９８７号公報に記載のクロック生成装置では、このようなジッタを吸収するために、図５に示すような方法を提案している。図５において、ジッタを持つネットワーク経由で到着したＰＣＲは、到着時刻がジッタを含んでいるので、ジッタ平滑回路１００で、Ｎ個のＰＣＲの到着時刻からジッタの平均値を求め、オフセット値を加えてジッタの影響を少なくしている。また、Ｎ個の平均値を求める間、ＰＬＬの周波数が変動しないようイネーブルパルスを１／Ｎに間引いている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のクロック生成装置においては、ＰＣＲの到着時刻のジッタの平均を取るため、位相同期回路（以下ＰＬＬという）のロックを早くするために平均する期間を短くすると、ジッタの量が大きい場合、完全にジッタを取りきれず、細かい周期でのクロックの変動が残るため、再生画像に悪い影響を与えるという問題があり、またジッタの影響を少なくするために平均する期間を長くすると、入力を別のエンコーダーから送信するストリームに切替えた場合、ＰＬＬが安定するまでに時間がかかるという問題があった。
また、途中経路で、パケットがカプセル化されバースト状に伝送された場合に対しては、ＰＣＲの到着時刻はバースト的に変化するため、効果が無いという問題があった。
【０００７】
本発明は、上記従来の問題を解決するためになされたもので、残留ジッタの影響を受けない長周期のＰＬＬ調整を行いながら、入力を切替えても即座に受信側クロックが安定し、また途中経路でカプセル化されバースト状に伝送された場合にも効果がある、優れたクロック生成装置を用いたデータ通信装置を提供するものである。
【０００８】
【課題を解決するための手段】
本発明におけるデータ通信装置は、入力信号から時刻参照情報を抽出して記憶する第１のメモリと、前記入力信号の時刻参照情報以外のデータを記憶する第２のメモリと、発振器のクロックを位相同期回路を通し電圧制御発振器から出力したクロックで動作する基準時刻カウンタと、前記第１のメモリに記憶された時刻参照情報と前記基準時刻カウンタのシステム時刻情報とを比較した結果に応じて前記第２のメモリに記憶された情報の読み出しを制御する制御部とを備えるという構成を有している。この構成により、残留ジッタの影響を受けない長周期の位相同期調整を行いながら、入力を切替えても即座に受信クロックが安定し、また途中経路でパケットがカプセル化されバースト状に伝送された場合にも効果を発揮することができる。
【０００９】
本発明におけるデータ通信装置は、前記時刻情報比較部による前記第２のに記憶された情報メモリの読み出しの制御が、前記第１のメモリ上の時刻参照情報と前記基準時刻カウンタのカウント値とが一致したときに次の時刻参照情報までのデータを前記第２のメモリから読み出す機能を有するという構成を有している。この構成により、入力信号から抽出された時刻参照情報に同期したデータ送出タイミングで、第２のメモリからデータを読み出すことができる。
【００１０】
本発明におけるデータ通信装置は、前記基準時刻カウンタが入力信号を切替えた直後の最初の時刻参照情報のみを前記基準時刻カウンタのシステム時刻情報として置き替える機能を有するという構成を有している。この構成により、入力信号を切替えた直後にはシステム時刻情報が新しい入力のものに置き替えられるが、その後は電圧制御発振器のシステムクロックだけでカウントし、第１のメモリから時刻参照情報を読み出すタイミングの影響を受けないため、第２のメモリに記憶された情報の読み出しタイミングの精度が低くても、システム時刻情報への影響は無いという効果を有する。
【００１１】
本発明におけるデータ通信装置は、前記時刻情報比較部による前記第２のメモリに記憶された情報の読み出しの制御が、先に前記第１のメモリから読出した時刻参照情報と、次の時刻参照情報との差をもとめ、この時間差のみクロックをカウントしたときに、前記第１のメモリから次の時刻参照情報を読出す機能を有するという構成を有している。この構成により、システム時刻情報と時刻参照情報が一致しない場合でも、時刻参照情報に同期したデータ送出タイミングで第２のメモリを読み出すことができる。
【００１２】
本発明におけるデータ通信装置は、前記基準時刻カウンタが、前記第１のメモリから時刻参照情報を読み出すごとに、読み出した時刻参照情報をシステム時刻情報と置き替えるという構成を有している。この構成により、短い時間で頻繁に入力信号を切替えた場合のように、時刻参照情報の不連続が発生する場合、速やかにシステム時刻情報を補正しながら、残留ジッタの影響を受けないクロックを生成することができる。
【００１３】
本発明におけるデータ通信装置は、前記第１のメモリの記憶情報占有率の変化を監視し、設定した範囲を超えた場合、前記位相同期回路に入る前記電圧制御発振器のクロックの分周比を調整する分周器を有するという構成を有している。この構成により、短時間ではクリスタルの精度の安定したクロックを生成しつつ、長時間では時刻参照情報との完全な同期を得ることができる。
【００１４】
本発明におけるデータ通信装置は、前記時刻参照情報所有以外のパケットのユーザーデータに他の時刻情報を載せるという構成を有している。この構成により、画像、音声などデータの種類ごとに、あるいはＭＰＥＧ以外のデータ形式でも、短時間ではクリスタルの精度の安定したクロックを生成しつつ、長時間では時刻参照情報との完全な同期を得ることができる。
【００１５】
本発明におけるデータ通信装置は、基準となる前記発振器が１個であり、前記発振器はそれぞれの入力を有する複数の位相同期回路に対しクロックを供給する機能を有するという構成を有している。この構成により、基準となる発振器は一つですますことにより、少ない部品点数で複数の入力信号に対して同期し安定したクロックを生成することができる。
【００１６】
本発明におけるデータ通信方法は、入力信号から時刻参照情報を抽出して第１のメモリに記憶し、前記入力信号から分離した時刻参照情報以外のデータを第２のメモリに記憶し、発振器のクロックを位相同期回路を通し電圧制御発振器から出力したクロックで基準時刻カウンタを動作し、前記第１のメモリに記憶されている時刻参照情報と前記基準時刻カウンタから出力したシステム時刻情報とを比較して前記第２のメモリのデータの読み出しを制御する各工程を有するという構成を有している。この構成により、残留ジッタの影響を受けない長周期のＰＬＬ調整を行いながら、入力を切替えても即座に受信クロックが安定し、また、途中経路で、パケットがカプセル化されバースト状に伝送された場合にも優れた効果を得ることができる。
【００１７】
本発明は、伝送された入力信号から時刻参照情報を抽出して記憶する第１のメモリと、時刻参照情報以外のデータを記憶する第２のメモリと、発振器のクロックを位相同期回路（以下ＰＬＬという）を通し、ＰＬＬの電圧制御発振器（以下ＶＣＯという）から得られたクロックで動作する基準時刻カウンタと、時刻参照情報を記憶した第１のメモリ上の時刻参照情報と基準時刻カウンタの値であるシステム時刻情報（以下ＳＴＣという）とを比較して、第２のメモリのデータ読み出しを制御するものであり、残留ジッタの影響を受けない長周期のＰＬＬ調整を行いながら、入力を切替えても即座に受信クロックが安定し、また途中経路で、パケットがカプセル化されバースト状に伝送された場合にも効果がある、優れたクロック生成装置を用いたデータ通信装置が得られる。
【００１８】
【発明の実施の形態】
以下、添付図面に基づき、本発明の第１ないし第８の実施の形態を詳細に説明する。
（第１の実施の形態）
まず、図１のブロック図を参照して、本発明の第１の実施の形態におけるクロック生成装置を用いたデータ通信装置の構成を説明する。図１に示すデータ通信装置は、クロック生成装置のデコーダー側を示し、送信側のエンコーダーから受信した入力信号５の時刻参照情報（以下ＰＣＲという）を抽出する時刻情報抽出部６と、抽出した時刻参照情報を書き込む第１のメモリとしてのバッファメモリ２１と、時刻情報以外のデータを書き込む第２のメモリとしてのバッファメモリ２２と、クリスタル発振器（以下発振器という）１６と、クリスタル発振器（Ｘ’ｔａｌ）１６を分周した信号とシステムクロック（以下ＣＬＫという）１３を分周した信号との位相を比較する位相比較器９と、比較して得た差分を平滑化するＬＰＦ１０と、平滑したディジタル信号をアナログ電圧に変換するＤ／Ａ変換器（以下ＤＡＣという）１１と、アナログ電圧をシステムクロック（ＣＬＫ）１３に変換して出力する電圧制御発振器（以下ＶＣＯという）１２と、システムクロック（ＣＬＫ）１３をカウントしてシステム時刻情報（以下ＳＴＣという）１５を出力する基準時刻カウンタ１４と、バッファメモリ２１上の入力信号５の最初の時刻参照情報と基準時刻カウンタ１４からのシステム時刻情報（以下ＳＴＣという）とを比較して一致したときに、バッファメモリ２２の読み出しを制御する読み出し制御信号２６を出力する時刻情報比較部２３とを備えて構成される。
【００１９】
次に、図１を参照して、本発明の第１の実施の形態におけるデータ通信装置の動作を説明する。図１において、入力信号５は、例えば、図４のエンコーダー側から送出された信号であり、時刻参照情報（ＰＣＲ）と音声信号や画像信号等他の信号が重畳されている。本実施の形態で、時刻参照情報（ＰＣＲ）は、入力信号５がエンコーダー側から送出されるときの時刻を数列で表したものである。入力信号５を受信すると、入力信号５に重畳されている時刻参照情報を時刻情報抽出部６で抽出し、バッファメモリ２１に書き込む。時刻情報以外のデータは別のバッファメモリ２２に書き込まれる。システムクロック１３は、クリスタル発振器１６を分周したものと、システムクロック１３を分周したものを位相比較器９で比較し、その差分をＬＰＦ１０で平滑化したあと、ＤＡＣ１１でアナログ電圧に変換し、ＶＣＯ１２の発振周波数を出力したクロックである。また、システム時刻情報（ＳＴＣ）１５をカウントする基準時刻カウンタ１４は、システムクロック１３で動作し、時刻情報比較部２３はこのＳＴＣ１５とバッファメモリ２１上の最初の時刻参照情報とを比較して一致したとき、バッファメモリ２２に読み出し制御信号２６を出力してバッファメモリ２２を読み出し、読み出したデータを外部に送出させる。
ここで、バッファメモリ２１とバッファメモリ２２とは別のメモリとしたが、時刻参照情報を書き込むアドレスを別に管理することにより、一つのバッファメモリで構成しても構わない。
【００２０】
次に、本発明の第１の実施の形態におけるクロック生成装置を用いたデータ通信装置についてさらに詳細に説明する。エンコーダーの入力がカメラのような正規のテレビ信号であれば、エンコーダーのクロックは、クリスタル精度を持っている。同様に、本発明のデコーダー側クロックもクリスタル精度を持っている。テレビシステムにおいては、ＮＴＳＣの場合で２７ＭＨｚ±３０ｐｐｍの精度が規定されているので、クリスタルの精度はこれ以内になる。
したがって、通常の伝送においては、特にクロックの同期の手段を図らなくても上記精度以内で周波数は一致している。また伝送経路のジッタは、上記バッファメモリに記憶された情報の読み出し方法により、クリスタルの精度で、エンコーダー側の送出タイミングと一致させることができる。
【００２１】
しかし、上記クリスタル精度のワーストケースを考えると、エンコーダー側とデコーダー側のクリスタルに、それぞれ逆方向の最大誤差があった場合、６０ｐｐｍの誤差となる。これは２７ＭＨｚのクロックに対して１６２０Ｈｚとなる。すなわち１．２３ｍｓに１ｃｋの誤差が生じる。
１フレームの画像は、８５８画素×２倍クロック×５２５ライン＝９００９００ｃｋであるから５５４ｓすなわち約９分に１フレームの誤差が生じることになる。
これは、短時間では問題ないが、２７０分（４時間半）経つと、エンコーダー側とデコーダー側で３０フレームすなわち１秒の時間差が生じる。
【００２２】
実際の伝送データは、伝送レートが６ＭｂｐｓのＭＰＥＧとすると、１５００バイトのＩＰパケットは５００パケット／ｓで、さらにＩＰパケット１つにＴＳパケットが７個カプセル化すると、３５００ＴＳパケット／ｓとなる。
平均すると、１１６ＴＳ／ｓフレームまたは１６１ＩＰ／ｓフレームとなる（実際はＩピクチャ、Ｐピクチャで異なる）。
ＩＰパケットのジッタに対して、１フレームの時間は十分に長いと言える。
バッファの容量を大きくすることにより、吸収できる時間差を大きくすることは出来るが、監視システムのように、時間差の発生が問題になる場合がる。この場合でも、数フレーム程度の誤差までは許容できるので、この範囲内でクロック数が一致するように、ＰＬＬのＶＣＯ１２を制御すればよい。
【００２３】
ただし、基準としているクリスタル１６の精度は、±３０ｐｐｍだから、ＶＣＯ１２の発振周波数を、クリスタルに対して一気に±３０ｐｐｍ以上変化させると、クリスタルがちょうど±０の精度であったとして、ＶＣＯ１２の発振周波数がＭＰＥＧの規格を超えてしまうため、デコーダーが正しく動作しない可能性がある。これを防ぐため、±３０ｐｐｍまでの変化となるよう、ＰＬＬを調整する。
たとえばクリスタルの分周比３３３３３クロックに対してＶＣＯ１２の分周比３３３３４クロックとすれば、ＶＣＯの発振周波数はクリスタルの発振周波数に対して＋３０ｐｐｍ早くなる。
【００２４】
バッファメモリの監視により、残量が設定値よりもフレーム単位まで増えれば、明らかにエンコーダー側クロックとデコーダー側クロックは誤差があるので、上記のようにＰＬＬを調整して、受信側クロックを補正する。一度目の補正では±３０ｐｐｍ以内として、バッファメモリの残量と設定値の差が補正前よりも減るか、増加しなければこの状態を保持する。バッファメモリの残量と設定値の差が、なおも増加するようであれば、二度目の補正として補正量を増加させる。クロックの誤差が補正量よりも小さい場合は、バッファメモリの残量と設定値の差が減少するので、設定値まで落ちたところで、デコード値を元の値に戻し、再びバッファメモリの残量と設定値の差が１フレーム分を超えるまで待つようにする。
【００２５】
本実施の形態によると、上記のように構成にすることにより、短期的にはクリスタル発振器によるクロックの周波数に同期することにより規格の範囲内の安定なクロックを発生し、長時間で見た場合には、デコーダー側のクロックをエンコーダー側のクロックと完全に一致してジッタの影響を受けないデータ通信装置が得られる。
【００２６】
（第２の実施の形態）
次に、図１を参照して、本発明の第２の実施の形態におけるデータ通信装置について説明する。図１において、バッファメモリ２１、２２の読み出し制御は、バッファメモリ２１上にある入力信号５が切り替えられたときの最初の時刻参照情報が、システム時刻情報（ＳＴＣ）１５と一致したときに開始され、次の時刻参照情報までの間にバッファメモリ２２に書き込まれた入力データをシステム時刻情報（ＳＴＣ）１５により読み出すように構成する。
入力データを、システム時刻情報１５で読み出す時間は、時刻参照情報間の時間よりも短いので、出力信号はデコーダーでデコードするタイミングに十分間に合う速度で出力できる。
これにより、安定したクロックに同期したデータの読み出しが可能となり、デコーダーの動作が安定する。
【００２７】
（第３の実施の形態）
次に、図１を参照して、本発明の第３の実施の形態におけるデータ通信装置について説明する。図１において、基準時刻カウンタ１４のカウント値であるシステム時刻情報（ＳＴＣ）１５を、入力信号を切替えた直後の最初の時刻参照情報のときだけ、イネーブル８を発生して、時刻参照情報の最初の値をシステム時刻情報（ＳＴＣ）１５の初期値として切り替える。そして、システム時刻情報（ＳＴＣ）１５は、この初期値からカウントを開始する。
入力信号を切替えた直後では、ＳＴＣ１５は新しい入力の最初の時刻参照情報に置き替えられるが、その後はＶＣＯ１２のクロックだけでＳＴＣ１５をカウントするので、バッファメモリ２１から時刻参照情報を読み出すタイミングの影響を受けないため、バッファメモリ２１の読み出しタイミングの精度が低くても、ＳＴＣ１５への影響が無い。
【００２８】
（第４の実施の形態）
次に、図２を参照して、本発明の第４の実施の形態におけるデータ通信装置について説明する。図２において、バッファメモリ２１、２２の読み出し制御において、時刻情報比較部２３は、バッファメモリ２１から先に読み出した時刻参照情報の値（時刻を表す値）１５とバッファメモリ２１に記憶されている次の時刻参照情報の値との差を求め、この時間差だけクロックをカウントしたら、次の時刻参照情報を送出するように、バッファメモリ２１、２２を読み出す。
これにより、システム時刻情報（ＳＴＣ）１５と時刻参照情報（ＰＣＲ）が一致しない場合でも、時刻参照情報送出側（エンコーダー）のクロックに同期したデータ送出タイミングでバッファメモリ２２を読み出すことができる。
【００２９】
（第５の実施の形態）
次に、図１を参照して、本発明の第５の実施の形態におけるデータ通信装置について説明する。図１において、基準時刻カウンタ１４は、バッファメモリ２１から時刻参照情報（ＰＣＲ）を読み出すごとに、この時刻参照情報（ＰＣＲ）の値をシステム時刻情報（ＳＴＣ）１５と置き替えることにより、短い時間で頻繁に入力信号を切替える場合のように、時刻参照情報の不連続が発生する場合、速やかにＳＴＣ１５を補正しながら、残留ジッタの影響を受けないクロックを生成することができる。
【００３０】
（第６の実施の形態）
次に、図１を参照して、本発明の第６の実施の形態におけるデータ通信装置について説明する。図１において、バッファメモリ２１はバッファメモリ２１の時刻参照情報占有率の変化を監視し、設定した範囲を超えた場合、位相比較器９から位相同期回路（ＰＬＬ）に入るＶＣＯ１２のシステムクロックＣＬＫ１３の分周器１９による分周比を調整する。
システムクロックＣＬＫ１３の分周比の制御によるＶＣＯ１２の周波数調整により、一定時間ごとのバッファメモリ２１の占有率を監視することで、占有率の変化を推定し、変化が大きい場合は、分周器１９における分周比の調整を行う時間間隔を短くし、変化が小さい場合は、分周比の調整を行う時間間隔を長くすることにより、エンコーダー側とデコーダー側の誤差の大きさに合わせて、補正周期を自動調整することができ、短い時間の場合はクリスタルの精度の安定したクロックを生成し、長い時間の場合は送出側のクロックとの完全な同期が可能となる。
【００３１】
（第７の実施の形態）
次に、本発明の第７の実施の形態におけるデータ通信装置について説明する。上記本発明の全ての実施の形態におけるデータ通信装置において、画像、音声などデータの種類ごとに（あるいはＭＰＥＧ以外のデータ形式でも）、本実施の形態による時刻参照情報所有以外のパケット形式のユーザーデータに対し他の時刻情報（時刻情報であれば形式を問わない）を載せることにより、第１の実施の形態と同様の構成で、画像、音声などデータの種類ごとに、あるいはＭＰＥＧ以外のデータ形式でも、短時間ではクリスタルの精度の安定したクロックを生成しつつ、長時間では送出側のクロックと完全に同期したクロックを得ることができる。
【００３２】
（第８の実施の形態）
次に、図３を参照して、本発明の第８の実施の形態におけるデータ通信装置について説明する。図３において、基準となるクリスタル発振器１６はひとつで、位相比較器９以下のＰＬＬ部分を複数持つことにより、１つのデコーダー部に入力する入力信号５と、他のデコーダー部に入力する入力信号３０と、さらに他のデコーダー部に入力する入力信号３１に対して、それぞれ独立して安定したクロックを生成することが出来る。
少ない部品点数で複数の入力信号に対して同期し、安定したクロックを生成することが出来る。
以上説明した本発明のいずれの実施の形態においても、パケットが途中経路でカプセル化されバースト状に伝送される場合にも、本発明の実施の形態による時刻参照情報（ＰＣＲ）の制御により、上記本発明の各実施の形態における効果と同様の効果を得ることができる。
【００３３】
【発明の効果】
本発明におけるデータ通信装置は、上記のように構成され、特に、伝送された信号から抽出した時刻参照情報と、クリスタル発振器のクロックから生成されたシステム時刻情報とを比較して、データ用バッファメモリの読み出しを制御することにより、残留ジッタの影響を受けない長周期のＰＬＬ調整を行いながら、入力を切替えた際も即座に受信クロックが安定し、また途中経路でパケットがカプセル化されバースト状に伝送された場合にも優れた効果を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１、２、３、５、６の実施の形態におけるデータ通信装置の構成を示すブロック図、
【図２】本発明の第４の実施の形態におけるデータ通信装置の構成を示すブロック図、
【図３】本発明の第８の実施の形態におけるデータ通信装置の構成を示すブロック図、
【図４】ＭＰＥＧ２で規定されているクロック生成装置の構成を示すブロック図、
（Ａ）エンコーダー側を示す図、
（Ｂ）デコーダー側を示す図、
【図５】従来のクロック生成装置の構成を示すブロック図。
【符号の説明】
１　クリスタル発振器
２　時刻情報カウンター
３　時刻情報重畳部
４　出力信号
５、３０、３１　入力信号
６　時刻情報抽出部
７　時刻情報
８　イネーブル
９　位相比較器
１０　ＬＰＦ
１１　Ｄ／Ａ変換器
１２　電圧制御発振器（ＶＣＯ）
１３　システムクロック
１４　基準時刻カウンタ
１５　システム時刻情報（ＳＴＣ）
１６　クリスタル発振器
１７、１９　分周器
１８、２０　参照信号
２１、２２　バッファメモリー
２３　時刻情報比較部
２４　調整信号
２５　データ
２６　読み出し制御信号
１００　ジッタ平滑回路
１０１　１／Ｎ分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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