(57)【要約】【課題】動作速度が速いレベル変換回路を提供する。【解決手段】このレベル変換回路のバイアス電位発生回路２０は、入力信号ＶＩが「Ｌ」レベルにされて信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、プルダウン用のＮチャネルＭＯＳトランジスタ５のバックゲートに与えるバイアス電位ＶＢ１を正電位ＶＤＤ−ＶＴＨＬにしてＮチャネルＭＯＳトランジスタ５のしきい値電圧を下げる。したがって、入力信号ＶＩの振幅電圧が低電圧化された場合でも、動作速度の高速化を図ることができる。【選択図】　　　　図３
2004072709.tif 000002
【特許請求の範囲】
【請求項１】
その一方のレベルが基準電位であり、その他方のレベルが前記基準電位よりも高い第１の電位である第１の信号を、その一方のレベルが前記基準電位であり、その他方のレベルが前記第１の電位よりも高い第２の電位である第２の信号に変換して出力ノードに出力するレベル変換回路であって、
前記第２の電位のラインと前記出力ノードとの間に接続された負荷回路、
そのドレインが前記出力ノードに接続され、そのソースが前記基準電位のラインに接続され、そのゲートが前記第１の信号を受ける第１のＮ型トランジスタ、および
前記第１の信号に応答して導通／非導通状態にされる少なくとも１つのトランジスタを有し、前記第１の信号が前記第１の電位にされたことに応じて、前記基準電位よりも高く前記第１の電位以下のバイアス電位を生成して前記第１のＮ型トランジスタのバックゲートに与えるバイアス電位発生回路を備える、レベル変換回路。
【請求項２】
前記バイアス電位は、前記第１のＮ型トランジスタのバックゲートおよびソース間のＰＮ接合のビルトインポテンシャル以下である、請求項１に記載のレベル変換回路。
【請求項３】
前記バイアス電位発生回路は、前記第１の電位を前記基準電位側にレベルシフトさせて前記バイアス電位を生成するレベルシフト回路を含む、請求項１または請求項２に記載のレベル変換回路。
【請求項４】
前記レベルシフト回路は、前記第１の電位のラインと前記第１のＮ型トランジスタのバックゲートとの間に接続され、そのゲートが前記第１の信号を受ける第２のＮ型トランジスタを含む、請求項３に記載のレベル変換回路。
【請求項５】
前記レベルシフト回路は、そのゲートおよびドレインが前記第１の信号を受け、そのソースが前記第１のＮ型トランジスタのバックゲートに接続された第２のＮ型トランジスタを含む、請求項３に記載のレベル変換回路。
【請求項６】
前記レベルシフト回路は、
予め定められた数のダイオード素子、および
前記第１の電位のラインと前記第１のＮ型トランジスタのバックゲートとの間に前記予め定められた数のダイオード素子とともに直列接続され、前記第１の信号が前記第１の電位にされたことに応じて導通するスイッチング素子を含む、請求項３に記載のレベル変換回路。
【請求項７】
前記レベルシフト回路は、
複数のダイオード素子、
前記第１の信号が前記第１の電位にされたことに応じて導通するスイッチング素子、および
前記複数のダイオード素子のうちの選択信号に応じた数のダイオード素子を選択し、選択したダイオード素子と前記スイッチング素子とを前記第１の電位のラインと前記第１のＮ型トランジスタのバックゲートとの間に直列接続する切換回路を含む、請求項３に記載のレベル変換回路。
【請求項８】
前記レベルシフト回路は、さらに、前記第１の電位を検出し、検出結果に基づいて前記選択信号を生成する電位検出回路を含み、
前記切換回路によって選択されるダイオード素子の数は、前記第１の電位が高いほど多くなる、請求項７に記載のレベル変換回路。
【請求項９】
前記バイアス電位発生回路は、
その一方電極が前記基準電位のラインに接続されたキャパシタ、
前記第１の信号が前記基準電位の場合は前記キャパシタの他方電極と前記第１の電位のラインとの間を導通させ、前記第１の信号が前記第１の電位の場合は前記キャパシタの他方電極と前記第１のＮ型トランジスタのバックゲートとの間を導通させる切換回路、および
前記第１のＮ型トランジスタのバックゲートと前記基準電位のラインとの間に接続されたダイオード素子を含む、請求項１または請求項２に記載のレベル変換回路。
【請求項１０】
前記バイアス電位発生回路は、前記第１および第２の信号のうちの少なくとも一方の信号が前記基準電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記基準電位を与える、請求項１から請求項９のいずれかに記載のレベル変換回路。
【請求項１１】
前記バイアス電位発生回路は、前記第１の信号が前記基準電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記基準電位を与える、請求項１から請求項９のいずれかに記載のレベル変換回路。
【請求項１２】
さらに、前記第１の電位と予め定められた電位とを比較し、前記第１の電位が前記予め定められた電位よりも高い場合は、前記バイアス電位発生回路を非活性化させて前記第１のＮ型トランジスタのバックゲートを前記基準電位に固定させる比較回路を備える、請求項１から請求項１１のいずれかに記載のレベル変換回路。
【請求項１３】
前記出力ノード、前記負荷回路、前記第１のＮ型トランジスタ、および前記バイアス電位発生回路は２組設けられ、
さらに、前記第１の信号の反転信号を生成するインバータを備え、
一方の負荷回路は、前記第２の電位のラインと一方の出力ノードとの間に接続され、そのゲートが他方の出力ノードに接続された第１のＰ型トランジスタを含み、
他方の負荷回路は、前記第２の電位のラインと前記他方の出力ノードとの間に接続され、そのゲートが前記一方の出力ノードに接続された第２のＰ型トランジスタを含み、
一方の第１のＮ型トランジスタのドレインは前記一方の出力ノードに接続され、そのソースは前記基準電位のラインに接続され、そのゲートは前記第１の信号を受け、
他方の第１のＮ型トランジスタのドレインは前記他方の出力ノードに接続され、そのソースは前記基準電位のラインに接続され、そのゲートは前記第１の信号の反転信号を受け、
一方のバイアス電位発生回路は、前記第１の信号が前記第１の電位にされたことに応じて、前記バイアス電位を生成して前記一方の第１のＮ型トランジスタのバックゲートに与え、
他方のバイアス電位発生回路は、前記第１の信号の反転信号が前記第１の電位にされたことに応じて、前記バイアス電位を生成して前記他方の第１のＮ型トランジスタのバックゲートに与える、請求項１から請求項１２のいずれかに記載のレベル変換回路。
【請求項１４】
前記負荷回路は、前記第２の電位のラインと前記出力ノードとの間に接続された抵抗素子を含む、請求項１から請求項１２のいずれかに記載のレベル変換回路。
【請求項１５】
その一方のレベルが基準電位であり、その他方のレベルが前記基準電位よりも高い第１の電位である第１の信号を、その一方のレベルが前記基準電位であり、その他方のレベルが前記第１の電位よりも高い第２の電位である第２の信号に変換して出力ノードに出力するレベル変換回路であって、
前記第２の電位のラインと前記出力ノードとの間に接続された負荷回路、
そのドレインが前記出力ノードに接続され、そのソースが前記基準電位のラインに接続され、そのゲートが前記第１の信号を受ける第１のＮ型トランジスタ、および
前記基準電位よりも高く前記第１のＮ型トランジスタのバックゲートおよびソース間のＰＮ接合のビルトインポテンシャル以下であるバイアス電位と基準電位とを受け、前記第１の信号が前記第１の電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記バイアス電位を与え、前記第１の信号が前記基準電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記基準電位を与える切換回路を備える、レベル変換回路。
【請求項１６】
前記切換回路は、前記第１の信号が前記第１の電位にされ、かつ前記第２の信号が前記第２の電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記バイアス電位を与え、前記第１および第２の信号のうちの少なくとも一方の信号が前記基準電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記基準電位を与える、請求項１５に記載のレベル変換回路。
【請求項１７】
前記切換回路は、
前記第１の電位のラインと所定のノードとの間に並列接続され、それらのゲームがそれぞれ前記第１および第２の信号を受ける第１および第２のＰ型トランジスタ、
前記所定のノードと前記基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲートが前記第１の信号を受け、他方のトランジスタのゲートが前記第２の信号を受ける第２および第３のＮ型トランジスタ、および
前記所定のノードが前記基準電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記バイアス電位を与え、前記所定のノードが前記第１の電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記基準電位を与えるインバータを含む、請求項１６に記載のレベル変換回路。
【請求項１８】
さらに、前記第２の信号の反転信号を生成する第１のインバータを備え、
前記切換回路は、
前記第１の電位のラインと所定のノードとの間に接続され、そのゲートが前記第１の信号を受ける第１のＰ型トランジスタ、
前記第１のＰ型トランジスタに並列接続され、そのゲートが前記第１のインバータによって生成された前記第２の信号の反転信号を受ける第２のＮ型トランジスタ、
前記所定のノードと前記基準電位のラインとの間に直列接続され、それらのうちの一方のトランジスタのゲートが前記第１の信号を受け、他方のトランジスタのゲートが前記第２の信号を受ける第３および第４のＮ型トランジスタ、および
前記所定のノードが前記基準電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記バイアス電位を与え、前記所定のノードが前記第１の電位にされたことに応じて前記第１のＮ型トランジスタのバックゲートに前記基準電位を与える第２のインバータを含む、請求項１６に記載のレベル変換回路。
【請求項１９】
前記切換回路は、さらに、前記第１のＰ型トランジスタに並列接続され、そのゲートが前記第２の信号を受ける第２のＰ型トランジスタを含む、請求項１８に記載のレベル変換回路。
【請求項２０】
さらに、前記第１の信号を予め定められた時間だけ遅延させる遅延回路を備え、
前記第１のＮ型トランジスタのゲートは、前記遅延回路によって遅延された第１の信号を受ける、請求項１から請求項１９のいずれかに記載のレベル変換回路。
【請求項２１】
その一方のレベルが基準電位であり、その他方のレベルが前記基準電位よりも高い第１の電位である第１の信号を、その一方のレベルが前記基準電位であり、その他方のレベルが前記第１の電位よりも高い第２の電位である第２の信号に変換して出力ノードに出力するレベル変換回路であって、
前記第２の電位のラインと前記出力ノードとの間に接続された負荷回路、および
そのドレインが前記出力ノードに接続され、そのソースが前記基準電位のラインに接続され、そのゲートが前記第１の信号を受け、そのバックゲートが該バックゲートおよびソース間のＰＮ接合のビルトインポテンシャル以下のバイアス電位を受けるＮ型トランジスタを備える、レベル変換回路。
【請求項２２】
さらに、前記第１の電位を分圧して前記バイアス電位を生成するバイアス電位発生回路を備える、請求項１５または請求項２１に記載のレベル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はレベル変換回路に関し、特に、その一方のレベルが基準電位であり、その他方のレベルが基準電位よりも高い第１の電位である第１の信号を、その一方レベルが基準電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第２の信号に変換して出力ノードに出力するレベル変換回路に関する。
【０００２】
【従来の技術】
従来より、半導体集積回路装置には、振幅電圧が第１電源電圧ＶＤＤである信号ＶＩを、振幅電圧が第１電源電圧ＶＤＤよりも高い第２電源電圧ＶＤＤＨである信号ＶＯに変換するレベル変換回路が設けられている。しかし、近年、半導体集積回路装置では消費電力の低減化などを図るため電源電圧ＶＤＤ，ＶＤＤＨの低電圧化が進められており、第１電源電圧ＶＤＤが低電圧化されるとＭＯＳトランジスタの電流駆動力が低下し、レベル変換回路の動作速度が遅くなるという問題がある。
【０００３】
レベル変換回路の動作速度の高速化を図る方法としては、ＭＯＳトランジスタのゲートとバックゲートを直接接続し、入力信号のレベル変化に応じてＭＯＳトランジスタのしきい値電圧を下げる方法がある（たとえば特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−３６３８８号公報
【０００５】
【発明が解決しようとする課題】
しかし、この方法では、入力信号によってＭＯＳトランジスタのゲートおよびバックゲートを駆動するので、入力信号の負荷容量が大きくなり、十分に速い動作速度を得ることはできなかった。
【０００６】
それゆえに、この発明の主たる目的は、動作速度が速いレベル変換回路を提供することである。
【０００７】
【課題を解決するための手段】
この発明の係るレベル変換回路は、その一方のレベルが基準電位であり、その他方のレベルが基準電位よりも高い第１の電位である第１の信号を、その一方のレベルが基準電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第２の信号に変換して出力ノードに出力するレベル変換回路であって、第２の電位のラインと出力ノードとの間に接続された負荷回路と、そのドレインが出力ノードに接続され、そのソースが基準電位のラインに接続され、そのゲートが第１の信号を受ける第１のＮ型トランジスタと、第１の信号に応答して導通／非導通状態にされる少なくとも１つのトランジスタを有し、第１の信号が第１の電位にされたことに応じて、基準電位よりも高く第１の電位以下のバイアス電位を生成して第１のＮ型トランジスタのバックゲートに与えるバイアス電位発生回路とを備えたものである。
【０００８】
また、この発明に係る他のレベル変換回路は、その一方のレベルが基準電位であり、その他方のレベルが基準電位よりも高い第１の電位である第１の信号を、その一方のレベルが基準電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第２の信号に変換して出力ノードに出力するレベル変換回路であって、第２の電位のラインと出力ノードとの間に接続された負荷回路と、そのドレインが出力ノードに接続され、そのソースが基準電位のラインに接続され、そのゲートが第１の信号を受ける第１のＮ型トランジスタと、基準電位よりも高く第１のＮ型トランジスタのバックゲートおよびソース間のＰＮ接合のビルトインポテンシャル以下であるバイアス電位と基準電位とを受け、第１の信号が第１の電位にされたことに応じて第１のＮ型トランジスタのバックゲートにバイアス電位を与え、第１の信号が基準電位にされたことに応じて第１のＮ型トランジスタのバックゲートに基準電位を与える切換回路とを備えたものである。
【０００９】
また、この発明の係るさらに他のレベル変換回路は、その一方のレベルが基準電位であり、その他方のレベルが基準電位よりも高い第１の電位である第１の信号を、その一方のレベルが基準電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第２の信号に変換して出力ノードに出力するレベル変換回路であって、第２の電位のラインと出力ノードとの間に接続された負荷回路と、そのドレインが出力ノードに接続され、そのソースが基準電位のラインに接続され、そのゲートが第１の信号を受け、そのバックゲートがバックゲートおよびソース間のＰＮ接合のビルトインポテンシャル以下のバイアス電位を受けるＮ型トランジスタとを備えたものである。
【００１０】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１によるレベル変換回路の要部を示す回路図である。図１において、このレベル変換回路は、ＰＭＯＳクロスカップル型レベル変換回路であり、インバータ１，２、ＰチャネルＭＯＳトランジスタ３，４およびＮチャネルＭＯＳトランジスタ５，６を含む。このレベル変換回路は、振幅電圧が第１電源電圧ＶＤＤである信号ＶＩを、振幅電圧が第１電源電圧ＶＤＤよりも高い第２電源電圧ＶＤＤＨである信号ＶＯに変換するものである。
【００１１】
ＰチャネルＭＯＳトランジスタ３，４は、それぞれ第２電源電位ＶＤＤＨのラインと出力ノードＮ３，Ｎ４との間に接続され、それらのゲートがそれぞれノードＮ４，Ｎ３に接続される。ノードＮ３に現われる信号が出力信号ＶＯとなり、ノードＮ４には信号ＶＯの反転信号／ＶＯが現われる。ＮチャネルＭＯＳトランジスタ５，６は、それぞれノードＮ３，Ｎ４と接地電位ＧＮＤのラインとの間に接続され、それらのゲートがそれぞれ信号Ｖ１，Ｖ２を受け、それらのバックゲートがそれぞれバイアス電位ＶＢ１，ＶＢ２を受ける。インバータ１は、第１電源電圧ＶＤＤによって駆動され、信号ＶＩを反転させて信号Ｖ１を生成する。インバータ２は、第１電源電圧ＶＤＤによって駆動され、信号Ｖ１を反転させて信号Ｖ２を生成する。
【００１２】
ＭＯＳトランジスタ３〜６の各々は、比較的厚いゲート酸化膜を有し、耐圧性の高い厚膜トランジスタである。厚膜トランジスタは、比較的高いしきい値電圧ＶＴＨＨを有する。インバータ１，２の各々は、比較的薄いゲート酸化膜を有し、耐圧性の低い薄膜トランジスタで構成されている。薄膜トランジスタは、比較的低いしきい値電圧ＶＴＨＬを有する。インバータ１，２の各々は、第１電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む周知のものである。
【００１３】
図２は、ＮチャネルＭＯＳトランジスタ５の構成を示す断面図である。図２において、Ｐ型半導体基板１０の表面にＮ型ウェル１１およびＰ＋型拡散層１２が形成され、Ｎ型ウェル１１の表面にＰ型ウェル（バックゲート）１３およびＮ＋型拡散層１４が形成され、Ｐ型ウェル１３の表面にＮ＋型拡散層（ソース）１５、Ｎ＋型拡散層（ドレイン）１６およびＰ＋型拡散層１７が形成され、Ｎ＋型拡散層１５と１６の間においてＰ型ウェル１３の表面にゲート酸化膜１８およびゲート電極（ゲート）１９が形成される。
【００１４】
Ｎ＋型拡散層１５は接地電位ＧＮＤを受け、ゲート電極１９はインバータ１の出力信号Ｖ１を受け、Ｎ＋型拡散層１６は出力ノードＮ３に接続される。Ｐ型ウェル１３は、Ｐ＋型拡散層１７を介してバイアス電位ＶＢ１を受ける。バイアス電位ＶＢ１は、Ｐ型ウェル１３とＮ＋型拡散層１５の間のビルトインポテンシャル以下の電位に設定される。したがって、Ｐ型ウェル１３とＮ＋型拡散層１５の間が導通状態になることはない。また、Ｎ型ウェル１１はＮ＋型拡散層１４を介して第２電源電位ＶＤＤＨを受け、Ｐ型半導体基板１０はＰ＋型拡散層１２を介して接地電位ＧＮＤを受ける。したがって、Ｐ型半導体基板１０とＮ型ウェル１１の間のＰＮ接合およびＮ型ウェル１１とＰ型ウェル１３の間のＰＮ接合は、ともに逆バイアス状態に維持される。ＮチャネルＭＯＳトランジスタ６も、ＮチャネルＭＯＳトランジスタ５と同様の構成である。
【００１５】
図３は、バイアス電位ＶＢ１，ＶＢ２を生成するバイアス電位発生回路２０の構成を示す回路図である。図３において、このバイアス電位発生回路２０は、ＶＢ２発生回路２１およびＶＢ１発生回路２２を含む。ＶＢ２発生回路２１は、ＮＯＲゲート２３、インバータ２４、ＮチャネルＭＯＳトランジスタ２５〜２７およびＰチャネルＭＯＳトランジスタ２８を含む。ＮチャネルＭＯＳトランジスタ２５，２６は、第１電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ２８およびＮチャネルＭＯＳトランジスタ２７は第１電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれ信号Ｖ１，／ＶＯを受ける。ＮＯＲゲート２３は、信号Ｖ１とＭＯＳトランジスタ２８，２７の間のノードに現われる信号Ｖ３とを受け、その出力信号がＮチャネルＭＯＳトランジスタ２５のゲートに入力されるとともに、インバータ２４を介してＮチャネルＭＯＳトランジスタ２６のゲートに入力される。ＮチャネルＭＯＳトランジスタ２５，２６の間のノードの電位がバイアス電位ＶＢ２となる。
【００１６】
ＮチャネルＭＯＳトランジスタ２５，２６およびＰチャネルＭＯＳトランジスタ２８の各々は薄膜トランジスタであり、ＮチャネルＭＯＳトランジスタ２７は厚膜トランジスタである。ＮＯＲゲート２３およびインバータ２４の各々は、複数の薄膜トランジスタで構成されている。ＶＢ１発生回路２２は、ＶＢ２発生回路２１と同じ構成であり、信号Ｖ１，／ＶＯの代わりに信号Ｖ２，ＶＯを受け、バイアス電位ＶＢ２の代わりにバイアス電位ＶＢ１を出力する。
【００１７】
図４は、図１〜図３で示したレベル変換回路の動作を示すタイムチャートである。初期状態では、入力信号ＶＩは「Ｌ」レベル（ＧＮＤ）にされており、信号Ｖ１，Ｖ２はそれぞれ「Ｈ」レベル（ＶＤＤ）および「Ｌ」レベル（ＧＮＤ）になっている。また、ＭＯＳトランジスタ４，５が導通するとともにＭＯＳトランジスタ３，６が非導通になり、信号ＶＯ，／ＶＯがそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤＨ）になる。また、信号Ｖ３，Ｖ３′がそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤ）になり、バイアス電位ＶＢ１，ＶＢ２はともに接地電位ＧＮＤになる。
【００１８】
ある時刻に入力信号ＶＩが「Ｌ」レベル（ＧＮＤ）から「Ｈ」レベル（ＶＤＤ）に立上げられると、信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤ）になる。信号Ｖ１が「Ｌ」レベルにされるとＮチャネルＭＯＳトランジスタ５が非導通になる。また、ＶＢ２発生回路２１のＮＯＲゲート２３の出力信号が「Ｈ」レベル（ＶＤＤ）に立上げられ、ＮチャネルＭＯＳトランジスタ２５が導通するとともにＮチャネルＭＯＳトランジスタ２６が非導通になり、バイアス電位ＶＢ２がＶＤＤ−ＶＴＨＬに立上げられる。ＶＤＤ−ＶＴＨＬは図２のＰ型ウェル１３とＮ＋型拡散層１５の間のビルトインポテンシャル以下の値に設定されている。バイアス電位ＶＢ２がＶＤＤ−ＶＴＨＬにされると、ＮチャネルＭＯＳトランジスタ６のしきい値電圧ＶＴＨＨが低下してＮチャネルＭＯＳトランジスタ６が導通し、信号／ＶＯのレベルが徐々に低下する。信号／ＶＯのレベルが低下するとＰチャネルＭＯＳトランジスタ３に流れる電流が増加して信号ＶＯのレベルが上昇し、信号ＶＯレベルが上昇するとＰチャネルＭＯＳトランジスタ４に流れる電流が減少して信号／ＶＯのレベルがさらに低下する。このようにして信号ＶＯ，／ＶＯはそれぞれ「Ｈ」レベル（ＶＤＤＨ）および「Ｌ」レベル（ＧＮＤ）になる。
【００１９】
信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（ＶＤＤＨ）および「Ｌ」レベル（ＧＮＤ）にされると、信号Ｖ３，Ｖ３′がそれぞれ「Ｈ」レベル（ＶＤＤ）および「Ｌ」レベル（ＧＮＤ）になり、ＶＢ２発生回路２１のＮＯＲゲート２３の出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ２５が非導通になるとともにＮチャネルＭＯＳトランジスタ２６が導通し、バイアス電位ＶＢ２が接地電位ＧＮＤにされる。バイアス電位ＶＢ２が接地電位ＧＮＤにされると、ＮチャネルＭＯＳトランジスタ６のしきい値電圧ＶＴＨＨが高くなってＮチャネルＭＯＳトランジスタ６におけるリーク電流が減少する。
【００２０】
次に、入力信号ＶＩが「Ｈ」レベル（ＶＤＤ）から「Ｌ」レベル（ＧＮＤ）に立下げられると、信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベル（ＶＤＤ）および「Ｌ」レベル（ＧＮＤ）になる。信号Ｖ２が「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ６が非導通になる。また、ＶＢ１発生回路２２のＮＯＲゲート２３の出力信号が「Ｈ」レベル（ＶＤＤ）に立上げられ、ＮチャネルＭＯＳトランジスタ２５が導通するとともにＮチャネルＭＯＳトランジスタ２６が非導通になり、バイアス電位ＶＢ１がＶＤＤ−ＶＴＨＬに立上げられる。バイアス電位ＶＢ１がＶＤＤ−ＶＴＨＬに立上げられると、ＮチャネルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＨが低下してＮチャネルＭＯＳトランジスタ５が導通し、信号ＶＯのレベルが徐々に低下する。信号ＶＯのレベルが低下するとＰチャネルＭＯＳトランジスタ４に流れる電流が増加して信号／ＶＯのレベルが上昇し、信号／ＶＯのレベルが上昇するとＰチャネルＭＯＳトランジスタ３に流れる電流が減少して信号ＶＯのレベルはさらに低下する。このようにして信号ＶＯ，／ＶＯはそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤＨ）になる。
【００２１】
信号ＶＯ，／ＶＯがそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤＨ）にされると、信号Ｖ３，Ｖ３′はそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤ）になり、ＶＢ１発生回路２２のＮＯＲゲート２３の出力信号が「Ｌ」レベルになり、ＮチャネルＭＯＳトランジスタ２５が非導通になるとともにＮチャネルＭＯＳトランジスタ２６が導通し、バイアス電位ＶＢ１が接地電位ＧＮＤにされる。バイアス電位ＶＢ１が接地電位ＧＮＤにされると、ＮチャネルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＨが高くなってＮチャネルＭＯＳトランジスタ５におけるリーク電流が小さくなる。
【００２２】
この実施の形態１では、入力信号Ｖ１またはＶ２が「Ｈ」レベルにされたことに応じてＮチャネルＭＯＳトランジスタ５または６のバックゲートの電位ＶＢ１またはＶＢ２を高くしてＮチャネルＭＯＳトランジスタ５または６のしきい値電圧ＶＴＨＨを下げるので、入力信号Ｖ１，Ｖ２の振幅電圧ＶＤＤが低い場合でも高い動作速度を得ることができる。
【００２３】
また、ＮチャネルＭＯＳトランジスタ５または６が導通した後はＮチャネルＭＯＳトランジスタ５または６のバックゲートの電位ＶＢ１またはＶＢ２を低くしてＮチャネルＭＯＳトランジスタ５または６のしきい値電圧ＶＴＨＨを上げるので、ＮチャネルＭＯＳトランジスタ５，６におけるリーク電流を小さく抑えることができる。
【００２４】
なお、図５に示すように、ＶＢ２発生回路２１およびＶＢ１発生回路２２の各々において、ＮチャネルＭＯＳトランジスタ２５をＰチャネルＭＯＳトランジスタ２９で置換し、インバータ２４の出力信号をＰチャネルＭＯＳトランジスタ２９のゲートに与えてもよい。ただし、バイアス電位ＶＢ１，ＶＢ２の各々は第１電源電位ＶＤＤまたは接地電位ＧＮＤになるので、この変更例は、第１電源電位ＶＤＤの低電圧化が進められ、ＶＤＤが図２のＰ型ウェル１３とＮ＋型拡散層１５の間のビルトインポテンシャル以下になった場合に有効となる。
【００２５】
［実施の形態２］
図６は、この発明の実施の形態２によるレベル変換回路の要部を示す回路図である。図６を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０がバイアス電位発生回路３０で置換されている点である。
【００２６】
バイアス電位発生回路３０は、ＮチャネルＭＯＳトランジスタ３１〜３４を含む。ＮチャネルＭＯＳトランジスタ３１〜３４の各々は、薄膜トランジスタである。ＮチャネルＭＯＳトランジスタ３１，３３は、それぞれ第１電源電位ＶＤＤのラインと出力ノードＮ３１，Ｎ３３との間に接続され、それらのゲートはそれぞれ信号Ｖ１，Ｖ２を受ける。ＮチャネルＭＯＳトランジスタ３２，３４は、それぞれ出力ノードＮ３１，Ｎ３３と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはそれぞれ信号Ｖ２，Ｖ１を受ける。
【００２７】
信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ３１，３４が導通するとともにＮチャネルＭＯＳトランジスタ３２，３３が非導通になり、バイアス電位ＶＢ１，ＶＢ２はそれぞれＶＤＤ−ＶＴＨＬ，ＧＮＤになる。信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ３２，３３が導通するとともにＮチャネルＭＯＳトランジスタ３１，３４が非導通になり、バイアス電位ＶＢ１，ＶＢ２はそれぞれＧＮＤ，ＶＤＤ−ＶＴＨＬになる。
【００２８】
この実施の形態２でも、実施の形態１と同じ効果が得られる。また、信号ＶＯ，／ＶＯからのフィードバックループを除去したので、実施の形態１に比べて動作速度の高速化を図ることができる。
【００２９】
［実施の形態３］
図７は、この発明の実施の形態３によるレベル変換回路の要部を示す回路図である。図７を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０がバイアス電位発生回路４０で置換されている点である。
【００３０】
バイアス電位発生回路４０は、ＮチャネルＭＯＳトランジスタ４１〜４４を含む。ＮチャネルＭＯＳトランジスタ４１〜４４の各々は、薄膜トランジスタである。信号Ｖ１，Ｖ２はそれぞれ入力ノードＮ４１，Ｎ４３に入力され、バイアス電位ＶＢ１，ＶＢ２はそれぞれ出力ノードＮ４２，Ｎ４４から出力される。ＮチャネルＭＯＳトランジスタ４１は、ノードＮ４１とＮ４２の間に接続され、そのゲートはノードＮ４３に接続される。ＮチャネルＭＯＳトランジスタ４２は、ノードＮ４１とＮ４２の間に接続され、そのゲートはノードＮ４１に接続される。ＮチャネルＭＯＳトランジスタ４３は、ノードＮ４３とＮ４４の間に接続され、そのゲートはノードＮ４１に接続される。ＮチャネルＭＯＳトランジスタ４４は、ノードＮ４３とＮ４４の間に接続され、そのゲートはノードＮ４３に接続される。ＮチャネルＭＯＳトランジスタ４２，４４の各々は、ダイオード素子を構成する。
【００３１】
信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベル（ＶＤＤ）および「Ｌ」レベル（ＧＮＤ）の場合は、ＮチャネルＭＯＳトランジスタ４１が非導通になるとともにＮチャネルＭＯＳトランジスタ４３が導通し、バイアス電位ＶＢ１，ＶＢ２はそれぞれＶＤＤ−ＶＴＨＬ，ＧＮＤになる。信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤ）の場合は、ＮチャネルＭＯＳトランジスタ４１が導通するとともにＮチャネルＭＯＳトランジスタ４３が非導通になり、バイアス電位ＶＢ１，ＶＢ２はそれぞれＧＮＤ，ＶＤＤ−ＶＴＨＬになる。
【００３２】
この実施の形態３でも、実施の形態１と同じ効果が得られる。
［実施の形態４］
図８は、この発明の実施の形態４によるレベル変換回路の要部を示す回路図である。図８を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０がバイアス電位発生回路５０で置換されている点である。
【００３３】
バイアス電位発生回路５０は、ＰチャネルＭＯＳトランジスタ５１．１〜５１．ｎ，５２，５３．１〜５３．ｎ，５４およびＮチャネルＭＯＳトランジスタ５５，５６を含む。ただし、ｎは自然数である。ＭＯＳトランジスタ５１．１〜５１．ｎ，５２，５３．１〜５３．ｎ，５４〜５６の各々は、薄膜トランジスタである。ＭＯＳトランジスタ５１．１〜５１．ｎ，５２，５５とＭＯＳトランジスタ５３．１〜５３．ｎ，５４，５６とは、それぞれ第１電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ５１．１〜５１．ｎ，５３．１〜５３．ｎのゲートは、それぞれそれらのドレインに接続される。ＰチャネルＭＯＳトランジスタ５１．１〜５１．ｎ，５３．１〜５３．ｎの各々は、ダイオード素子を構成する。ＭＯＳトランジスタ５２，５５のゲートはともに信号Ｖ１を受け、ＭＯＳトランジスタ５４，５６のゲートはともに信号Ｖ２を受ける。ＭＯＳトランジスタ５２と５５の間のノードＮ５２に現われる電位がバイアス電位ＶＢ２となり、ＭＯＳトランジスタ５４と５６の間のノードＮ５４に現われる電位がバイアス電位ＶＢ１となる。
【００３４】
信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＭＯＳトランジスタ５１．１〜５１．ｎ，５２，５６が非導通になるとともにＭＯＳトランジスタ５３．１〜５３．ｎ，５４，５５が導通し、バイアス電位ＶＢ１，ＶＢ２はそれぞれＶＤＤ−ｎ×ＶＴＨＬ，ＧＮＤとなる。信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＭＯＳトランジスタ５３．１〜５３．ｎ，５４，５５が非導通になるとともにＭＯＳトランジスタ５１．１〜５１．ｎ，５２，５６が導通し、バイアス電位ＶＢ１，ＶＢ２はそれぞれＧＮＤ，ＶＤＤ−ｎ×ＶＴＨＬとなる。
【００３５】
この実施の形態４では、実施の形態１と同じ効果が得られる他、ＰチャネルＭＯＳトランジスタの数ｎを調整することによってバイアス電位ＶＢ１，ＶＢ２がＮチャネルＭＯＳトランジスタ５，６内の寄生ダイオード（Ｐ型ウェル１３およびＮ＋型拡散層１５で形成されるダイオード）のビルトインポテンシャルを超えることを防止することができる。
【００３６】
［実施の形態５］
図９は、この発明の実施の形態５によるレベル変換回路の要部を示す回路図である。図９を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０がバイアス電位発生回路６０で置換されている点である。バイアス電位発生回路６０は、ＶＢ１発生回路６１およびＶＢ２発生回路６２を含む。
【００３７】
ＶＢ１発生回路６１は、ＮチャネルＭＯＳトランジスタ６３〜６８を含む。ＮチャネルＭＯＳトランジスタ６３〜６８の各々は、薄膜トランジスタである。ＮチャネルＭＯＳトランジスタ６３〜６６は、第１電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ６７，６８は、それぞれＮチャネルＭＯＳトランジスタ６４，６６に並列接続される。ＮチャネルＭＯＳトランジスタ６３，６６のゲートは、それぞれ信号Ｖ１，Ｖ２を受ける。ＮチャネルＭＯＳトランジスタ６４，６５のゲートは、それぞれそれらのドレインに接続される。ＮチャネルＭＯＳトランジスタ６４，６５の各々は、ダイオード素子を構成する。ＮチャネルＭＯＳトランジスタ６７，６８のゲートはそれぞれ選択信号ＳＥ１，ＳＥ２を受ける。ＮチャネルＭＯＳトランジスタ６５と６６の間のノードに現われる電位がバイアス電位ＶＢ１となる。ＶＢ２発生回路６２は、ＶＢ１発生回路６１と同じ構成である。ただし、信号Ｖ１，Ｖ２の代わりに信号Ｖ２，Ｖ１が入力され、バイアス電位ＶＢ１の代わりにバイアス電位ＶＢ２が出力される。
【００３８】
選択信号ＳＥ１，ＳＥ２がともに「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６７，６８が導通し、バイアス電位ＶＢ１，ＶＢ２の各々はＶＤＤ−ＶＴＨＬまたはＧＮＤとなる。選択信号ＳＥ１，ＳＥ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６７が非導通になるとともにＮチャネルＭＯＳトランジスタ６８が導通し、バイアス電位ＶＢ１，ＶＢ２の各々はＶＤＤ−２ＶＴＨＬまたはＧＮＤとなる。選択信号ＳＥ１，ＳＥ２がともに「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ６７，６８が非導通になり、バイアス電位ＶＢ１，ＶＢ２の各々はＶＤＤ−３ＶＴＨＬまたはＧＮＤとなる。選択信号ＳＥ１，ＳＥ２は、レベル変換回路が搭載されたチップがアセンブリされた後でも、外部から調整および設定することが可能になっている。
【００３９】
たとえば、選択信号ＳＥ１，ＳＥ２はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされているものとする。信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＶＢ１発生回路６１のＮチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６６が非導通になり、バイアス電位ＶＢ１はＶＤＤ−２ＶＴＨＬとなる。また、ＶＢ２発生回路６２のＮチャネルＭＯＳトランジスタ６６が導通するとともにＮチャネルＭＯＳトランジスタ６３が非導通になり、バイアス電位ＶＢ２は接地電位ＧＮＤとなる。信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＶＢ１発生回路６１のＮチャネルＭＯＳトランジスタ６６が導通するとともにＮチャネルＭＯＳトランジスタ６３が非導通になり、バイアス電位ＶＢ１は接地電位ＧＮＤとなる。また、ＶＢ２発生回路６２のＮチャネルＭＯＳトランジスタ６３が導通するとともにＮチャネルＭＯＳトランジスタ６６が非導通になり、バイアス電位ＶＢ２はＶＤＤ−ＶＴＨＬとなる。
【００４０】
この実施の形態５では、実施の形態１と同じ効果が得られる他、アセンブリ後でもバイアス電位ＶＢ１，ＶＢ２のレベルを調整および設定することができる。
【００４１】
図１０は、この実施の形態５の変更例を示す回路図である。この変更例では、第１電源電位ＶＤＤのレベルに従って選択信号ＳＥ１，ＳＥ２を生成する信号発生回路７０が追加される。図１０において、信号発生回路７０は、抵抗素子７１〜７３およびコンパレータ７４，７５を含む。抵抗素子７１〜７３は、第２電源電位ＶＤＤＨのラインと接地電位ＧＮＤのラインとの間に直列接続される。抵抗素子７１と７２の間のノードＮ７１および抵抗素子７２と７３の間のノードＮ７２には、第２電源電位ＶＤＤＨを抵抗素子７１〜７３で分圧した電位が現われる。
【００４２】
コンパレータ７４は、第１電源電位ＶＤＤがノードＮ７１の電位よりも高い場合は選択信号ＳＥ１を「Ｌ」レベルにし、第１電源電位ＶＤＤがノードＮ７１の電位よりも低い場合は選択信号ＳＥ１を「Ｈ」レベルにする。コンパレータ７５は、第１電源電位ＶＤＤがノードＮ７２の電位よりも高い場合は選択信号ＳＥ２を「Ｌ」レベルにし、第１電源電位ＶＤＤがノードＮ７２の電位よりも低い場合は選択信号ＳＥ２を「Ｈ」レベルにする。
【００４３】
第１電源電位ＶＤＤが比較的高い場合は、バイアス電位ＶＢ１，ＶＢ２のレベルは低くてもよいので、選択信号ＳＥ１，ＳＥ２は「Ｌ」レベルにされる。第１電源電位ＶＤＤが比較的低い場合は、バイアス電位ＶＢ１，ＶＢ２のレベルを高くしてＮチャネルＭＯＳトランジスタ５，６のしきい値電圧ＶＴＨＨを下げる必要があるので、選択信号ＳＥ１，ＳＥ２は「Ｈ」レベルにされる。この変更例では、第１電源電位ＶＤＤのレベルに応じてバイアス電位ＶＢ１，ＶＢ２のレベルが制御される。
【００４４】
［実施の形態６］
図１１は、この発明の実施の形態６によるレベル変換回路の要部を示す回路図である。図１１を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０がバイアス電圧発生回路８０で置換されている点である。バイアス電位発生回路８０は、ＶＢ１発生回路８１およびＶＢ２発生回路８２を含む。
【００４５】
ＶＢ１発生回路８１は、ＰチャネルＭＯＳトランジスタ８３、ＮチャネルＭＯＳトランジスタ８４〜８６およびキャパシタ８７を含む。ＭＯＳトランジスタ８３〜８６の各々は、薄膜トランジスタである。出力ノードＮ８４には、寄生容量８８が接続されている。ＰチャネルＭＯＳトランジスタ８３およびＮチャネルＭＯＳトランジスタ８４は、第１の電源電位ＶＤＤのラインと出力ノードＮ８４との間に接続され、それらのゲートはともに信号Ｖ１を受ける。キャパシタ８７は、ＭＯＳトランジスタ８３，８４間のノードＮ８３と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ８５は、出力ノードＮ８４と接地電位ＧＮＤのラインとの間に接続され、そのゲートは信号Ｖ２を受ける。ＮチャネルＭＯＳトランジスタ８６は、出力ノードＮ８４と接地電位ＧＮＤのラインとの間に接続され、そのゲートは出力ノードＮ８４に接続される。ＮチャネルＭＯＳトランジスタ８６は、ダイオード素子を構成する。ＶＢ２発生回路８２は、ＶＢ１発生回路８１と同じ構成である。ただし、信号Ｖ１，Ｖ２の代わりに信号Ｖ２，Ｖ１が入力され、バイアス電位ＶＢ１の代わりにバイアス電位ＶＢ２が出力される。
【００４６】
図１２は、図１１に示したバイアス電位発生回路８０の動作を示すタイムチャートである。初期状態では、入力信号ＶＩは「Ｌ」レベルにされており、信号Ｖ１，Ｖ２はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになっているものとする。このとき、ＶＢ１発生回路８１のＭＯＳトランジスタ８３，８５が非導通になるとともにＭＯＳトランジスタ８４が導通し、リーク電流によって出力ノードＮ８４は接地電位ＧＮＤに放電されている。また、ＶＢ２発生回路８２のＭＯＳトランジスタ８３，８５が導通するとともにＭＯＳトランジスタ８４が非導通になり、キャパシタ８７は第１電源電圧ＶＤＤに充電され、出力ノードＮ８４は接地電位ＧＮＤにされている。
【００４７】
ある時刻に入力信号ＶＩが「Ｈ」レベルに立上げられると、信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。このとき、ＶＢ１発生回路８１では、ＭＯＳトランジスタ８４が非導通になるとともにＭＯＳトランジスタ８３，８５が導通し、キャパシタ８７が第１電源電圧ＶＤＤに充電されるとともに出力ノードＮ８４が接地電位ＧＮＤにされる。また、ＶＢ２発生回路８２では、ＭＯＳトランジスタ８３，８５が非導通になるとともにＭＯＳトランジスタ８４が導通し、キャパシタ８７の電荷が寄生容量８８およびＮチャネルＭＯＳトランジスタ８６のゲート容量に分配される。バイアス電位ＶＢ２がＮチャネルＭＯＳトランジスタ８６のしきい値電圧ＶＴＨＬよりも高い場合はＮチャネルＭＯＳトランジスタ８６が導通するので、バイアス電位ＶＢ１はパルス的に上昇した後ＶＴＨＬになり、その後リーク電流によって徐々に低下する。
【００４８】
次に、入力信号ＶＩが「Ｌ」レベルに立下げられると、信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。このとき、ＶＢ１発生回路８１では、ＭＯＳトランジスタ８３，８５が非導通になるとともにＭＯＳトランジスタ８４が導通し、キャパシタ８７の電荷が寄生容量８８およびＮチャネルＭＯＳトランジスタ８６のゲート容量に分配される。バイアス電位ＶＢ１がＮチャネルＭＯＳトランジスタ８６のしきい値電位ＶＴＨＬよりも高い場合は、ＮチャネルＭＯＳトランジスタ８６が導通するので、バイアス電位ＶＢ１はパルス的に上昇した後ＶＴＨＬになり、その後リーク電流によって徐々に低下する。また、ＶＢ２発生回路８２では、ＭＯＳトランジスタ８４が非導通になるとともにＭＯＳトランジスタ８３，８５が導通し、キャパシタ８７が第１電源電圧ＶＤＤに充電されるとともに出力ノードＮ８４が接地電位ＧＮＤにされる。
【００４９】
この実施の形態６では、バイアス電位ＶＢ１，ＶＢ２は、第１電源電位ＶＤＤから降圧された電位ではなく、接地電位ＧＮＤからＶＴＨＬだけ昇圧された電位になる。したがって、バイアス電位ＶＢ１，ＶＢ２が第１電源電位ＶＤＤの変化の影響を受けにくくなり、回路動作の安定化を図ることができる。
【００５０】
［実施の形態７］
図１３は、この発明の実施の形態７によるレベル変換回路の要部を示す回路図である。図１３を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０が切換回路９０で置換されている点である。
【００５１】
切換回路９０は、トランスファーゲート９１〜９４を含む。トランスファーゲート９１〜９４の各々は、並列接続されたＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタを含む。ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタの各々は、薄膜トランジスタである。トランスファーゲート９１，９３の一方電極は外部から与えられる定電位ＶＣを受け、それらの他方電極はそれぞれ出力ノードＮ９１，Ｎ９３に接続される。定電位Ｖ１は、図２のＰ型ウェル１３とＮ＋型拡散層１５の間のビルトインポテンシャル以下の正電位である。出力ノードＮ９１，Ｎ９３に現われる信号はバイアス電位ＶＢ１，ＶＢ２となる。トランスファーゲート９２，９４の一方電極は接地電位ＧＮＤを受け、それらの他方電極はそれぞれ出力ノードＮ９１，Ｎ９３に接続される。信号Ｖ１は、トランスファーゲート９１，９４のＮチャネルＭＯＳトランジスタ側のゲートおよびトランスファーゲート９２，９３のＰチャネルＭＯＳトランジスタ側のゲートに入力される。信号Ｖ２は、トランスファーゲート９１，９４のＰチャネルＭＯＳトランジスタ側のゲートおよびトランスファーゲート９２，９３のＮチャネルＭＯＳトランジスタ側のゲートに入力される。
【００５２】
信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、トランスファーゲート９１，９４が導通するとともにトランスファーゲート９２，９３が非導通になり、バイアス電位ＶＢ１，ＶＢ２はそれぞれ定電位ＶＣおよび接地電位ＧＮＤになる。信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、トランスファーゲート９２，９３が導通するとともにトランスファーゲート９１，９４が非導通になり、バイアス電位ＶＢ１，ＶＢ２はそれぞれ接地電位ＧＮＤおよび定電位ＶＣとなる。
【００５３】
この実施の形態７でも、実施の形態１と同じ効果が得られる。
［実施の形態８］
図１４は、この発明の実施の形態８によるレベル変換回路の要部を示す回路図である。図１４を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０がバイアス電位発生回路９５で置換されている点である。
【００５４】
バイアス電位発生回路９５は、第１電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続された複数（図では３つ）のＰチャネルＭＯＳトランジスタ９６〜９８を含む。ＰチャネルＭＯＳトランジスタ９６〜９８の各々は、薄膜トランジスタである。ＰチャネルＭＯＳトランジスタ９６〜９８のゲートは、それぞれそれらのドレインに接続される。ＰチャネルＭＯＳトランジスタ９６〜９８の各々は、ダイオード素子を構成する。ＰチャネルＭＯＳトランジスタ９７と９８の間のノードＮ９７に現われる電位がバイアス電位ＶＢ１，ＶＢ２となる。バイアス電位ＶＢ１，ＶＢ２は、第２電源電位ＶＤＤをＰチャネルＭＯＳトランジスタ９６〜９８で分圧した一定の電位となる。バイアス電位ＶＢ１，ＶＢ２は、図２のＰ型ウェル１３とＮ＋型拡散層１５の間のビルトインポテンシャル以下の正電位である。
【００５５】
この実施の形態８でも、図１のＮチャネルＭＯＳトランジスタ５，６のしきい値電位ＶＴＨＨを下げることができ、入力信号Ｖ１の振幅電圧が低い場合でも動作速度の高速化が図られる。バイアス電位ＶＢ１，ＶＢ２を一定電位にしたので、リーク電流は増加するが、バイアス電位発生回路の構成の簡単化を図ることができる。なお、このバイアス電位発生回路９５の出力電位を図１２の定電位ＶＣとしてもよい。
【００５６】
［実施の形態９］
図１５は、この発明の実施の形態９によるレベル変換回路の要部を示す回路図である。図１５を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０が切換回路１００で置換されている点である。
【００５７】
切換回路１００は、２つのインバータ１０１，１０２を含む。インバータ１０１は、ＰチャネルＭＯＳトランジスタ１０３およびＮチャネルＭＯＳトランジスタ１０４を含む。ＭＯＳトランジスタ１０３，１０４の各々は、薄膜トランジスタである。ＭＯＳトランジスタ１０３，１０４は、第１電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはともに信号Ｖ１を受ける。ＭＯＳトランジスタ１０３，１０４間のノードに現われる電位がバイアス電位ＶＢ２となる。インバータ１０２は、インバータ１０１と同じ構成であり、信号Ｖ１の代わりに信号Ｖ２を受け、バイアス電位ＶＢ２の代わりにバイアス電位ＶＢ１を出力する。
【００５８】
信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合はバイアス電位ＶＢ１，ＶＢ２はそれぞれ第１電源電位ＶＤＤおよび接地電位ＧＮＤとなり、信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合はバイアス電位ＶＢ１，ＶＢ２はそれぞれ接地電位ＧＮＤおよび第１電源電位ＶＤＤとなる。この実施の形態９は、第１電源電位ＶＤＤの低電圧化が進められ、ＶＤＤが図２のＰ型ウェル１３とＮ＋型拡散層１５の間のビルトインポテンシャル以下になった場合に有効となる。
【００５９】
この実施の形態９でも、実施の形態１と同じ効果が得られる。
［実施の形態１０］
図１６は、この発明の実施の形態１０によるレベル変換回路の要部を示す回路ブロック図である。図１６を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、判定回路１１０が追加されている点である。
【００６０】
判定回路１１０は、ＡＮＤゲート１１１〜１１３、遅延回路１１４、エッジ生成回路１１５、ラッチ回路１１６、ＰチャネルＭＯＳトランジスタ１１７、ＮチャネルＭＯＳトランジスタ１１８，１１９．１〜１１９．ｍ（ただし、ｍは自然数である）およびコンパレータ１２０を含む。ＡＮＤゲート１１１は、クロック信号ＣＭＰＣＫおよび信号ＣＭＰＥＮを受け、信号φ１１１を出力する。遅延回路１１４は、ＡＮＤゲート１１１の出力信号φ１１１を所定時間だけ遅延させる。エッジ生成回路１１５は、遅延回路１１４の出力信号φ１１４を整形してエッジの鋭い信号φ１１５を生成する。信号φ１１５は、ラッチ回路１１６のクロック端子Ｃに与えられる。
【００６１】
ＰチャネルＭＯＳトランジスタ１１７およびＮチャネルＭＯＳトランジスタ１１８，１１９．１〜１１９．ｍは、第２の電源電位ＶＤＤＨのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＭＯＳトランジスタ１１７，１１８，１１９．１〜１１９．ｍの各々は、厚膜トランジスタである。ＭＯＳトランジスタ１１７，１１８のゲートは、ＡＮＤゲート１１１の出力信号φ１１１を受ける。ＮチャネルＭＯＳトランジスタ１１９．１〜１１９．ｍのゲートは、それぞれそれらのドレインに接続される。ＮチャネルＭＯＳトランジスタ１１９．１〜１１９．ｍの各々は、ダイオード素子を構成する。コンパレータ１２０は、第１電源電位ＶＤＤとＭＯＳトランジスタ１１７，１１８の間のノードの電位Ｖ１１７とを比較し、ＶＤＤがＶ１１７よりも高い場合は信号φ１２０を「Ｌ」レベルにし、ＶＤＤがＶ１１７よりも低い場合は信号φ１２０を「Ｈ」レベルにする。信号φ１２０は、ラッチ回路１１６の入力端子Ｄに与えられる。
【００６２】
ラッチ回路１１６は、クロック端子Ｃに与えられた信号φ１１５が「Ｌ」レベルの期間に入力端子Ｄに与えられた信号φ１２０を通過させ（スルー状態）、信号φ１１５が「Ｌ」レベルから「Ｈ」レベルに変化したことに応じて入力信号φ１２０のレベルを保持および出力する（ホールド状態）。ラッチ回路１１６の出力信号φ１１６は、ＡＮＤゲート１１２，１１３の一方入力ノードに与えられる。信号Ｖ１，Ｖ２は、それぞれＡＮＤゲート１１２，１１３の他方入力ノードに入力される。ＡＮＤゲート１１２，１１３の出力信号Ｖ１′，Ｖ２′は、信号Ｖ１，Ｖ２の代わりに図３のＶＢ２発生回路２１およびＶＢ１発生回路２２にそれぞれ入力される。
【００６３】
信号ＣＭＰＥＮが「Ｌ」レベルの場合は、ＡＮＤゲート１１１の出力信号φ１１１が「Ｌ」レベルに固定される。これにより、遅延回路１１４の出力信号φ１１４およびエッジ生成回路１１５の出力信号φ１１５も「Ｌ」レベルに固定され、ラッチ回路１１６はスルー状態に固定される。またＰチャネルＭＯＳトランジスタ１１７が導通するとともにＮチャネルＭＯＳトランジスタ１１８が非導通になり、Ｖ１１７は第２電源電位ＶＤＤＨになる。またコンパレータ１２０は、非活性化されて信号φ１２０を「Ｌ」レベルにする。したがって、ラッチ回路１１６の出力信号φ１１６は「Ｌ」レベルになってＡＮＤゲート１１２，１１３の出力信号Ｖ１′，Ｖ２′は「Ｌ」レベルに固定される。したがって、バイアス電位ＶＢ１，ＶＢ２は接地電位ＧＮＤに固定される。
【００６４】
信号ＣＭＰＥＮが「Ｈ」レベルにされると、クロック信号ＣＭＰＣＫがＡＮＤ１１１を通過して信号φ１１１になるとともに、コンパレータ１２０が活性化される。クロック信号ＣＭＰＣＫが「Ｌ」レベルの期間は、コンパレータ１２０が活性化されて信号φ１２０を「Ｌ」レベルにする他は、信号ＣＭＰＥＮが「Ｌ」レベルの場合と同じになり、信号Ｖ１′，Ｖ２′は「Ｌ」レベルに固定される。
【００６５】
クロック信号ＣＯＭＣＫが「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＡＮＤゲート１１１の出力信号φ１１１が「Ｈ」レベルになり、ＰチャネルＭＯＳトランジスタ１１７が非導通になるとともにＮチャネルＭＯＳトランジスタ１１８が導通し、Ｖ１１７はｍ×ＶＴＨＨとなる。ＶＤＤがｍ×ＶＴＨＨよりも高い場合はコンパレータ１２０の出力信号φ１２０は「Ｌ」レベルになり、ＶＤＤがｍ×ＶＴＨＨよりも低い場合は信号φ１２０は「Ｈ」レベルになる。クロック信号ＣＯＭＣＫが「Ｈ」レベルに立上げられてから所定時間の経過後にエッジ生成回路１１５の出力信号φ１１５が「Ｈ」レベルに立上げられ、ラッチ回路１１６によって信号φ１２０のレベルが保持および出力される。
【００６６】
したがって、ＶＤＤがｍ×ＶＴＨＨよりも高い場合は、図１のＮチャネルＭＯＳトランジスタ５，６のしきい値電圧ＶＴＨＨを下げる必要がないので、信号φ１６６は「Ｌ」レベルになって信号Ｖ１′，Ｖ２′は「Ｌ」レベルに固定される。ＶＤＤがｍ×ＶＴＨＨよりも低い場合は、ＮチャネルＭＯＳトランジスタ５，６のしきい値電圧ＶＴＨＨを下げる必要があるので、φ１１６が「Ｈ」レベルになり、信号Ｖ１，Ｖ２がＡＮＤゲート１１２，１１３を通過して信号Ｖ１′，Ｖ２′となる。
【００６７】
この実施の形態１０では、ＶＤＤがｍ×ＶＴＨＨよりも低い場合、すなわちＮチャネルＭＯＳトランジスタ５，６のしきい値電圧ＶＴＨＨを下げる必要がある場合にのみバイアス発生回路を動作させるので、無駄な消費電力を削減することができる。
【００６８】
［実施の形態１１］
図１７は、この発明の実施の形態１１によるレベル変換回路の要部を示す回路図である。図１７において、このレベル変換回路は、インバータ１２１、抵抗素子１２２およびＮチャネルＭＯＳトランジスタ１２３を備える。インバータ１２１は、第１電源電圧ＶＤＤによって駆動され、入力信号ＶＯを反転させて信号Ｖ１を生成する。抵抗素子１２２およびＮチャネルＭＯＳトランジスタ１２３は、第２電源電位ＶＤＤＨのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ１２３のゲートは信号Ｖ１を受け、そのバックゲートはバイアス電位ＶＢ１を受ける。ＮチャネルＭＯＳトランジスタ１２３は、厚膜トランジスタである。バイアス電位ＶＢ１は実施の形態１〜１０のうちのどのバイアス電位発生回路で生成してもよいが、信号Ｖ２の代わりに信号ＶＩが入力される。抵抗素子１２２とＮチャネルＭＯＳトランジスタ１２３の間のノードＮ１２２に現われる信号が出力信号ＶＯとなる。
【００６９】
信号ＶＩが「Ｈ」レベル（ＶＤＤ）の場合は、ＮチャネルＭＯＳトランジスタ１２３が非導通になって信号ＶＯは「Ｈ」レベル（ＶＤＤＨ）になる。信号ＶＩが「Ｈ」レベル（ＶＤＤ）から「Ｌ」レベル（ＧＮＤ）に立下げられると、バイアス電位ＶＢ１がたとえばＶＤＤ−ＶＴＨＬに立上げられてＮチャネルＭＯＳトランジスタ１２３のしきい値電位ＶＴＨＨが低下し、ＮチャネルＭＯＳトランジスタ１２３が導通して信号ＶＯは「Ｌ」レベル（ＧＮＤ）になる。
【００７０】
この実施の形態１１でも、実施の形態１と同じ効果が得られる。
［実施の形態１２］
図１８は、この発明の実施の形態１２によるレベル変換回路の要部を示す回路図である。図１８を参照して、このレベル変換回路が実施の形態１のレベル変換回路と異なる点は、バイアス電位発生回路２０がバイアス電位発生回路１３０で置換されている点である。バイアス電位発生回路１３０は、ＶＢ１発生回路１３１およびＶＢ２発生回路１３２を含む。
【００７１】
ＶＢ１発生回路１３１は、信号Ｖ１，ＶＯの論理積信号をバイアス電位ＶＢ１として出力するＡＮＤゲートを構成する。すなわちＶＢ１発生回路１３１は、ＰチャネルＭＯＳトランジスタ１３３，１３４、ＮチャネルＭＯＳトランジスタ１３５，１３６およびインバータ１３７を含む。ＭＯＳトランジスタ１３３，１３５は薄膜トランジスタであり、ＭＯＳトランジスタ１３４，１３６は厚膜トランジスタである。インバータ１３７は、第１電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む周知のものである。
【００７２】
ＰチャネルＭＯＳトランジスタ１３３，１３４は、第１電源電位ＶＤＤのラインとノードＮ１３３との間に並列接続され、それらのゲートはそれぞれ信号Ｖ１，ＶＯを受ける。ＮチャネルＭＯＳトランジスタ１３５，１３６は、ノードＮ１３３と接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはそれぞれ信号Ｖ１，ＶＯを受ける。ＭＯＳトランジスタ１３３〜１３６は、ＮＡＮＤゲートを構成する。インバータ１３７は、ノードＮ１３３に現われる信号の反転信号をバイアス電位ＶＢ１として出力する。ＶＢ２発生回路１３２は、ＶＢ１発生回路１３１と同じ構成である。但し、信号Ｖ１，ＶＯの代わりに信号Ｖ２，／ＶＯが入力され、バイアス電位ＶＢ１の代わりにバイアス電位ＶＢ２が出力される。
【００７３】
図１９は、このレベル変換回路の動作を示すタイムチャートである。初期状態では、入力信号ＶＩは「Ｌ」レベル（ＧＮＤ）にされており、信号Ｖ１，Ｖ２はそれぞれ「Ｈ」レベル（ＶＤＤ）および「Ｌ」レベル（ＧＮＤ）になっている。また、ＭＯＳトランジスタ４，５が導通するとともにＭＯＳトランジスタ３，６が非導通になり、信号ＶＯ，／ＶＯはそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤＨ）になる。また、ノードＮ１３３，Ｎ１３３′は共に「Ｈ」レベル（ＶＤＤ）になり、バイアス電位ＶＢ１，ＶＢ２は共に接地電位ＧＮＤになる。
【００７４】
ある時刻に入力信号ＶＩが「Ｌ」レベル（ＧＮＤ）から「Ｈ」レベル（ＶＤＤ）に立上げられると、信号Ｖ１，Ｖ２がそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤ）になる。信号Ｖ１が「Ｌ」レベルにされると、ＶＢ１発生回路１３１のＰチャネルＭＯＳトランジスタ１３３が導通するとともにＮチャネルＭＯＳトランジスタ１３５が非導通になるが、バイアス電位ＶＢ１は「Ｌ」レベルのまま変化しない。また、信号Ｖ２が「Ｈ」レベルにされると、ＶＢ２発生回路１３２のＰチャネルＭＯＳトランジスタ１３３が非導通にされるとともにＮチャネルＭＯＳトランジスタ１３５が導通し、ノードＮ１３３′が「Ｌ」レベルにされてバイアス電位ＶＢ２が第１電源電位ＶＤＤに立上げられる。
【００７５】
ＶＤＤは図２のＰ型ウェル１３とＮ＋型拡散層１５の間のビルトインポテンシャル以下の値に設定されている。バイアス電位ＶＢ２がＶＤＤにされると、ＮチャネルＭＯＳトランジスタ６のしきい値電圧ＶＴＨＨが低下してＮチャネルＭＯＳトランジスタ６が導通し、信号／ＶＯのレベルが徐々に低下する。信号／ＶＯのレベルが低下するとＰチャネルＭＯＳトランジスタ３に流れる電流が増加して信号ＶＯのレベルが上昇し、信号ＶＯのレベルが上昇するとＰチャネルＭＯＳトランジスタ４に流れる電流が減少して信号／ＶＯのレベルがさらに低下する。このようにして信号ＶＯ，／ＶＯはそれぞれ「Ｈ」レベル（ＶＤＤＨ）および「Ｌ」レベル（ＧＮＤ）になる。
【００７６】
信号ＶＯ，／ＶＯがそれぞれ「Ｈ」レベル（ＶＤＤＨ）および「Ｌ」レベル（ＧＮＤ）にされると、ノードＮ１３３，Ｎ１３３′が共に「Ｈ」レベル（ＶＤＤ）になり、バイアス電位ＶＢ２は接地電位ＧＮＤにされる。バイアス電位ＶＢ２が接地電位ＧＮＤにされると、ＮチャネルＭＯＳトランジスタ６のしきい値電圧ＶＴＨＨが高くなってＮチャネルＭＯＳトランジスタ６におけるリーク電流が減少する。
【００７７】
次に、入力信号ＶＩが「Ｈ」レベル（ＶＤＤ）から「Ｌ」レベル（ＧＮＤ）に立下げられると、信号Ｖ１，Ｖ２がそれぞれ「Ｈ」レベル（ＶＤＤ）および「Ｌ」レベル（ＧＮＤ）になる。信号Ｖ２が「Ｌ」レベルにされると、ＶＢ２発生回路１３２のＰチャネルＭＯＳトランジスタ１３３が導通するとともにＮチャネルＭＯＳトランジスタ１３５が非導通になるが、バイアス電位ＶＢ２は「Ｌ」レベルのまま変化しない。また、信号Ｖ１が「Ｈ」レベルにされると、ＶＢ１発生回路２２のＰチャネルＭＯＳトランジスタ１３３が非導通にされるとともにＮチャネルＭＯＳトランジスタ１３５が導通し、ノードＮ１３３が「Ｌ」レベルにされてバイアス電位ＶＢ１が第１電源電位ＶＤＤに立上げられる。
【００７８】
バイアス電位ＶＢ１がＶＤＤに立上げられると、ＮチャネルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＨが低下してＮチャネルＭＯＳトランジスタ５が導通し、信号ＶＯのレベルが徐々に低下する。信号ＶＯのレベルが低下するとＰチャネルＭＯＳトランジスタ４に流れる電流が増加して信号／ＶＯのレベルが上昇し、信号／ＶＯのレベルが上昇するとＰチャネルＭＯＳトランジスタ３に流れる電流が減少して信号ＶＯのレベルはさらに低下する。このようにして信号ＶＯ，／ＶＯはそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤＨ）になる。
【００７９】
信号ＶＯ，／ＶＯがそれぞれ「Ｌ」レベル（ＧＮＤ）および「Ｈ」レベル（ＶＤＤＨ）にされると、ＶＢ１発生回路１３１のＰチャネルＭＯＳトランジスタ１３４が導通するとともにＮチャネルＭＯＳトランジスタ１３６が非導通になり、ノードＮ１３３が「Ｈ」レベルになってバイアス電位ＶＢ１が接地電位ＧＮＤにされる。バイアス電位ＶＢ１が接地電位ＧＮＤにされると、ＮチャネルＭＯＳトランジスタ５のしきい値電圧ＶＴＨＨが高くなってＮチャネルＭＯＳトランジスタ５におけるリーク電流が小さくなる。
【００８０】
この実施の形態１２でも実施の形態１と同じ効果が得られる。以下、この実施の形態１２の種々の変更例について説明する。図２０のレベル変換回路のバイアス電位発生回路１４０は、ＶＢ１発生回路１４１およびＶＢ２発生回路１４２を含む。ＶＢ１発生回路１４１およびＶＢ２発生回路１４２は、それぞれＶＢ１発生回路１３１およびＶＢ２発生回路１３２のＰチャネルＭＯＳトランジスタ１３４をＮチャネルＭＯＳトランジスタ１４３で置換したものである。ＮチャネルＭＯＳトランジスタ１４３は、厚膜トランジスタである。ＶＢ１発生回路１４１のＮチャネルＭＯＳトランジスタ１４３は、第１電源電位ＶＤＤのラインとノードＮ１３３との間に接続され、そのゲートは信号／ＶＯを受ける。ＶＢ２発生回路１４２のＮチャネルＭＯＳトランジスタ１４３は、第１電源電位ＶＤＤのラインとノードＮ１３３′との間に接続され、そのゲートは信号ＶＯを受ける。
【００８１】
したがって、このバイアス電位発生回路１４０は、図１８のバイアス電位発生回路１３０と同様に動作する。ただし、図１８のバイアス電位発生回路１３０は第１電源電位ＶＤＤがＰチャネルＭＯＳトランジスタ１３４のしきい値電圧ＶＴＨＨよりも十分に高い場合に高速動作するのに対し、図２０のバイアス電位発生回路１４０はＶＤＤＨ−ＶＤＤがＮチャネルＭＯＳトランジスタ１４３のしきい値電圧ＶＤＨＨよりも十分に高い場合に高速動作する。すなわち、図１８のバイアス電位発生回路１３０は第１電源電位ＶＤＤが比較的高い電位である場合に有効であり、図２０のバイアス電位発生回路１４０は第１電源電位ＶＤＤが比較的低い電位である場合に有効である。
【００８２】
図２１のレベル変換回路のバイアス電位発生回路１５０は、ＶＢ１発生回路１５１およびＶＢ２発生回路１５２を含む。ＶＢ１発生回路１５１およびＶＢ２発生回路１５２は、それぞれＶＢ１発生回路１３１およびＶＢ２発生回路１３２にＮチャネルＭＯＳトランジスタ１４３を追加したものである。ＮチャネルＭＯＳトランジスタ１４３は、厚膜トランジスタである。ＶＢ１発生回路１５１のＮチャネルＭＯＳトランジスタ１４３は、第１電源電位ＶＤＤのラインとノードＮ１３３との間に接続され、そのゲートは信号／ＶＯを受ける。ＶＢ２発生回路１５２のＮチャネルＭＯＳトランジスタ１４３は、第１電源電位ＶＤＤのラインとノードＮ１３３′との間に接続され、そのゲートは信号ＶＯを受ける。したがって、このバイアス電位発生回路１５０は、図１８のバイアス電位発生回路１３０と同様に動作する。図１８のバイアス電位発生回路１３０は第１電源電位ＶＤＤが比較的高電位である場合に有効であり、図２０のバイアス電位発生回路１４０は第１電源電位ＶＤＤが比較的低電位である場合に有効であるのに対し、図２１のバイアス電位発生回路１５０は第１電源電位ＶＤＤの電位レベルによらず高速動作が可能である。
【００８３】
図２２のレベル変換回路は、図１８のレベル変換回路のインバータ１とＮチャネルＭＯＳトランジスタ５のゲートとの間にｋ段（但し、ｋは偶数である）のインバータ１５５を直列接続したものである。インバータ１の出力信号が信号Ｖ１′としてＶＢ１発生回路１３１のＭＯＳトランジスタ１３３，１３５のゲートに入力され、インバータ１の次段のインバータ１５５の出力信号が信号Ｖ２′としてＶＢ２発生回路１３２のＭＯＳトランジスタ１３３，１３５のゲートに入力される。インバータ１段当りの遅延時間をＴｄとすると、信号Ｖ１′，Ｖ２′はそれぞれ信号Ｖ１，Ｖ２よりもｋ×Ｔｄだけ早くレベル変化する。したがって、バイアス電位ＶＢ１，ＶＢ２のレベル変化のタイミングを早めることができ、インバータ１５５の段数ｋを調整することにより、信号Ｖ１，Ｖ２のレベル変化とバイアス電位ＶＢ１，ＶＢ２のレベル変化とを一致させることができる。第１電源電位ＶＤＤが低下するほど内部回路の動作速度が低下するので、この変更例は第１電源電位ＶＤＤが低下するほど有効になる。
【００８４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８５】
【発明の効果】
以上のように、この発明に係るレベル変換回路は、その一方のレベルが基準電位であり、その他方のレベルが基準電位よりも高い第１の電位である第１の信号を、その一方のレベルが基準電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第２の信号に変換して出力ノードに出力するものである。このレベル変換回路では、第２の電位のラインと出力ノードとの間に接続された負荷回路と、そのドレインが出力ノードに接続され、そのソースが基準電位のラインに接続され、そのゲートが第１の信号を受ける第１のＮ型トランジスタと、第１の信号に応答して導通／非導通状態にされる少なくとも１つのトランジスタを有し、第１の信号が第１の電位にされたことに応じて、基準電位よりも高く第１の電位以下のバイアス電位を生成して第１のＮ型トランジスタのバックゲートに与えるバイアス電位発生回路とが設けられる。したがって、第１の信号が第１の電位にされたことに応じて第１のＮ型トランジスタのしきい値電圧を下げることができ、動作速度の高速化を図ることができる。
【００８６】
また、この発明に係る他のレベル変換回路では、第２の電位のラインと出力ノードとの間に接続された負荷回路と、そのドレインが出力ノードに接続され、そのソースが基準電位のラインに接続され、そのゲートが第１の信号を受ける第１のＮ型トランジスタと、基準電位よりも高く第１のＮ型トランジスタのバックゲートおよびソース間のＰＮ接合のビルトインポテンシャル以下であるバイアス電位と基準電位とを受け、第１の信号が第１の電位にされたことに応じて第１のＮ型トランジスタのバックゲートにバイアス電位を与え、第１の信号が基準電位にされたことに応じて第１のＮ型トランジスタのバックゲートに基準電位を与える切換回路とが設けられる。したがって、第１の信号が第１の電位にされたことに応じてＮ型トランジスタのしきい値電圧を下げることができ、動作速度の高速化を図ることができる。
【００８７】
また、この発明に係るさらに他のレベル変換回路では、第２の電位のラインと出力ノードとの間に接続された負荷回路と、そのドレインが出力ノードに接続され、そのソースが基準電位のラインに接続され、そのゲートが第１の信号を受け、そのバックゲートがバックゲートおよびソース間のＰＮ接合のビルトインポテンシャル以下のバイアス電位を受けるＮ型トランジスタとが設けられる。したがって、Ｎ型トランジスタのしきい値電圧を下げることができ、動作速度の高速化を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるレベル変換回路の要部を示す回路図である。
【図２】図１に示したＮチャネルＭＯＳトランジスタの構成を示す断面図である。
【図３】図１に示したバイアス電位を生成するバイアス電位発生回路の構成を示す回路図である。
【図４】図１〜図３に示したレベル変換回路の動作を示すタイムチャートである。
【図５】この実施の形態１の変更例を示す回路図である。
【図６】この発明の実施の形態２によるレベル変換回路のバイアス電位発生回路の構成を示す回路図である。
【図７】この発明の実施の形態３によるレベル変換回路のバイアス電位発生回路の構成を示す回路図である。
【図８】この発明の実施の形態４によるレベル変換回路のバイアス電位発生回路の構成を示す回路図である。
【図９】この発明の実施の形態５によるレベル変換回路のバイアス電位発生回路の構成を示す回路図である。
【図１０】この実施の形態５の変更例を示す回路図である。
【図１１】この発明の実施の形態６によるレベル変換回路のバイアス電位発生回路の構成を示す回路図である。
【図１２】図１１に示したバイアス電位発生回路の動作を示すタイムチャートである。
【図１３】この発明の実施の形態７によるレベル変換回路の切換回路の構成を示す回路図である。
【図１４】この発明の実施の形態８によるレベル変換回路のバイアス電位発生回路の構成を示す回路図である。
【図１５】この発明の実施の形態９によるレベル変換回路の切換回路の構成を示す回路図である。
【図１６】この発明の実施の形態１０によるレベル変換回路の制御回路の構成を示す回路ブロック図である。
【図１７】この発明の実施の形態１１によるレベル変換回路の要部を示す回路図である。
【図１８】この発明の実施の形態１２によるレベル変換回路のバイアス電位発生回路の構成を示す回路図である。
【図１９】図８に示したレベル変換回路の動作を示すタイムチャートである。
【図２０】実施の形態１２の変更例を示す回路図である。
【図２１】実施の形態１２の他の変更例を示す回路図である。
【図２２】実施の形態１２のさらに他の変更例を示す回路図である。
【符号の説明】
１，２，２４，１０１，１０２，１２１，１３７，１５５　インバータ、３，４，２８，５１．１〜５１．ｎ，５２，５３．１〜５３．ｎ，５４，８３，９６〜９８，１０３，１１７，１３３，１３４　ＰチャネルＭＯＳトランジスタ、５，６，２５〜２７，３１〜３４，４１〜４４，５５，５６，６３〜６８，８４〜８６，１０４，１１８，１１９．１〜１１９．ｍ，１３５，１３６，１４３　ＮチャネルＭＯＳトランジスタ、１０　Ｐ型半導体基板、１１　Ｎ型ウェル、１２，１７　Ｐ＋型拡散層、１３　Ｐ型ウェル、１４〜１６　Ｎ＋型拡散層、１８　ゲート酸化膜、１９　ゲート電極、２０，２０′，３０，４０，５０，６０，８０，９５，１３０，１４０，１５０　バイアス電位発生回路、２１，２１′，６２，８２，１３２，１４２，１５２　ＶＢ２発生回路、２２，２２′，６１，８１，１３１，１４１，１５１　ＶＢ１発生回路、２３　ＮＯＲゲート、７１〜７３，１２２　抵抗素子、７４，７５，１２０　コンパレータ、８７　キャパシタ、８８　寄生容量、９０，１００　切換回路、９１〜９４　トランスファーゲート、１１０　判定回路、１１１〜１１３　ＡＮＤゲート、１１４　遅延回路、１１５　エッジ生成回路、１１６　ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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