(57)【要約】【課題】Ｐ−ＰＣＩバス側バースト転送中、Ｓ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することを目的とする。【解決手段】Ｐ−ＰＣＩバス１ａのバースト転送している時に、Ｓ−ＰＣＩバス１ｂが転送要求したとしても、Ｐ−ＰＣＩ側のデータ転送に対するＴＲＤＹ＃信号がアサートされてから８クロックサイクル以内にＰ−ＰＣＩ側の次のデータ転送が終了するように、Ｐ−ＰＣＩ側のデータ転送に対するＴＲＤＹ＃信号のアサートを遅らせることにより、Ｐ−ＰＣＩ側のバースト転送が中断されず、Ｓ−ＰＣＩ側のデータ転送後、続けてＰ−ＰＣＩ側のデータ転送を行うことができるので、Ｐ−ＰＣＩバス側バースト転送中にＳ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することができる。【選択図】    図１
2004265265.tif 000002
【特許請求の範囲】
【請求項１】
プライマリＰＣＩバス，セカンダリＰＣＩバスおよび外部記憶装置と接続され、前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスの前記外部記憶装置とのアクセスを制御するデータ転送制御装置であって、
前記プライマリＰＣＩバスの転送期間をクロックサイクル数でカウントするＰ−ＰＣＩバス側カウンタ回路と、
前記セカンダリＰＣＩバスの転送期間をクロックサイクル数でカウントするＳ−ＰＣＩバス側カウンタ回路と、
前記Ｐ−ＰＣＩバス側カウンタ回路のカウンタ数と前記Ｓ−ＰＣＩバス側カウンタ回路のカウンタ数より前記プライマリＰＣＩバスのＴＲＤＹ＃のアサートタイミングと前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスのアクセス制御を行うスケジューラ回路と、
前記スケジューラ回路の制御に応じて前記プライマリＰＣＩバスと前記セカンダリＰＣＩバスのアクセスを調停するアービタ回路と、
前記アービタ回路の調停に応じた前記セカンダリＰＣＩバスの前記外部記憶装置へのアクセスに対するインタフェースとなるＳ−ＰＣＩバスインタフェース回路と、
前記アービタ回路の調停に応じた前記プライマリＰＣＩバスと前記外部記憶装置間のアクセスに対するインタフェースおよび前記スケジューラの制御に応じたＴＲＤＹ＃のアサートタイミングの調停を行うＰ−ＰＣＩバスインタフェース回路と、
前記プライマリＰＣＩバスまたは前記セカンダリＰＣＩバスへの前記外部記憶装置へのアクセスを調停するメモリインタフェース回路と
を有し、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送中に前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスが発生した時に、前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセス直前の前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送のＴＲＤＹ＃信号のアサートを、次の前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送のＴＲＤＹ＃信号のアサートまでの期間がバースト転送継続の規格値を満たすように遅らせることを特徴とするデータ転送制御装置。
【請求項２】
プライマリＰＣＩバス，セカンダリＰＣＩバスおよび外部記憶装置と接続され、前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスの前記外部記憶装置とのアクセスを制御するデータ転送制御装置であって、
前記プライマリＰＣＩバスの転送期間をクロックサイクル数でカウントするＰ−ＰＣＩバス側カウンタ回路と、
前記セカンダリＰＣＩバスの転送期間をクロックサイクル数でカウントするＳ−ＰＣＩバス側カウンタ回路と、
前記Ｐ−ＰＣＩバス側カウンタ回路のカウンタ数と前記Ｓ−ＰＣＩバス側カウンタ回路のカウンタ数より前記プライマリＰＣＩバスのＴＲＤＹ＃のアサートタイミングと前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスのアクセス制御を行うスケジューラ回路と、
前記スケジューラ回路の制御に応じて前記プライマリＰＣＩバスと前記セカンダリＰＣＩバスのアクセスを調停するアービタ回路と、
前記アービタ回路の調停に応じた前記セカンダリＰＣＩバスの前記外部記憶装置へのアクセスに対するインタフェースとなるＳ−ＰＣＩバスインタフェース回路と、
前記アービタ回路の調停に応じた前記プライマリＰＣＩバスと前記外部記憶装置へのアクセスに対するインタフェースおよび前記スケジューラの制御に応じたＴＲＤＹ＃のアサートタイミングの調停を行うＰ−ＰＣＩバスインタフェース回路と、
前記プライマリＰＣＩバスまたは前記セカンダリＰＣＩバスへの前記外部記憶装置へのアクセスを調停するメモリインタフェース回路と
を有し、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送中に複数の前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスが発生した時に、前記プライマリＰＣＩバスの前記外部記憶装置に対するアクセスと前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスを繰り返し、前記セカンダリＰＣＩバスの前記外部記憶装置に対する各アクセス直前の前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送のＴＲＤＹ＃信号のアサートを、次の前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送のＴＲＤＹ＃信号のアサートまでの期間がバースト転送継続の規格値を満たすように遅らせることを特徴とするデータ転送制御装置。
【請求項３】
プライマリＰＣＩバス，セカンダリＰＣＩバスおよび外部記憶装置と接続され、前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスの前記外部記憶装置とのアクセスを制御するデータ転送制御装置であって、
前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスのアクセス制御を行い、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送中に前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスが発生した時に前記プライマリＰＣＩバスをディスコネクトして前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセス要求を行い、続けて前記プライマリＰＣＩバスの前記外部記憶装置に対するアクセス要求を行うように制御するスケジューラ回路と、
前記スケジューラ回路の制御に応じて前記プライマリＰＣＩバスと前記セカンダリＰＣＩバスのアクセスを調停するアービタ回路と、
前記アービタ回路の調停に応じた前記セカンダリＰＣＩバスの前記外部記憶装置へのアクセスに対するインタフェースとなるＳ−ＰＣＩバスインタフェース回路と、
前記アービタ回路の調停に応じた前記プライマリＰＣＩバスと前記外部記憶装置へのアクセスに対するインタフェースを行うＰ−ＰＣＩバスインタフェース回路と、
前記プライマリＰＣＩバスまたは前記セカンダリＰＣＩバスへの前記外部記憶装置へのアクセスを調停するメモリインタフェース回路と
を有し、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送中に前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスが発生した時に、前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセス中に前記プライマリＰＣＩバスの前記外部記憶装置に対する転送準備を行うことを特徴とするデータ転送制御装置。
【請求項４】
前記外部記憶装置はデータバス幅が３２ビットであり、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送および前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスも３２ビット単位で行われることを特徴とする請求項１または請求項２または請求項３のいずれかに記載のデータ転送制御装置。
【請求項５】
前記外部記憶装置はデータバス幅が１６ビットであり、前記プライマリＰＣＩバスの前記外部記憶装置に対する３２ビットのバースト転送は上位，下位に分割されて１６ビットずつ行われ、前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスも１６ビット単位で行われることを特徴とする請求項１または請求項２または請求項３のいずれかに記載のデータ転送制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＰＣＩバスを有するシステムにおいて複数のＰＣＩバス間のデータ転送を制御するデータ転送制御装置に関する。
【０００２】
【従来の技術】
ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスの詳細は、ＰＣＩ  Ｌｏｃａｌ  ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，  Ｒｅｖ．２．１等で説明されている。ＰＣＩバスは、３２本の信号線においてアドレス転送とデータ転送とを時分割にマルチプレクスして行うという特徴を有する。マルチプレクスによる転送を行えば、ある周辺装置の記憶装置において連続アドレスに格納されているようなデータを他の周辺装置に高速に転送することができる。ＰＣＩバスを介してのデータ転送はＰＣＩバスにおける使用権の獲得が必須要件であり、ＰＣＩバスに接続されている複数のデバイス何れか一つのデバイスに使用権を授与するのは、ＰＣＩバスに対して必ず設けられているマスタデバイスである。
【０００３】
この時、２本のＰＣＩバスにおいて、一方のＰＣＩバスに接続されたデバイスが、データ転送制御装置に接続された外部記憶媒体へバースト転送する時、そのバースト転送を中断させないためには、１つのデータ転送が完了した後、８クロックサイクル以内に次のデータ転送を完了する必要がある（非特許文献１参照）。
【０００４】
【非特許文献１】
ＰＣＩ  Ｌｏｃａｌ  ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，  Ｒｅｖ．２．１
第２章  ＰＣＩシステムアーキテクチャの概要
第６章  バスサイクル動作の詳細
第８章  マスタターミネーションとターゲットターミネーション
【０００５】
【発明が解決しようとする課題】
しかしながら、図２の従来技術におけるデータ転送制御装置の動作を示すタイミングチャートに示すように、メモリアクセスに５クロックサイクル要し、プライマリＰＣＩバス（以下Ｐ−ＰＣＩバスと称す）側でデータ転送の間隔が５クロックサイクルのバースト転送が行われているとき、セカンダリＰＣＩバス（以下Ｓ−ＰＣＩバスと称す）側で当該ターゲットデバイスに対するαクロックサイクル分のアクセスが発生すると、Ｓ−ＰＣＩバスからのメモリアクセス後のＰ−ＰＣＩバスのデータ転送が完了するのは前回のデータ転送が完了してから、Ｓ−ＰＣＩ側転送クロックサイクルα＋Ｐ−ＰＣＩ側メモリアクセス５クロックサイクル＋Ｐ−ＰＣＩ側転送５クロックサイクル＝１０＋αクロックサイクル必要となる。従って、８クロックルールに間に合わず、ＰＣＩバスで規定されている８クロックルールを守りながら両方のメモリへのアクセスをアービトレーションすることができなくなるために、バースト転送が中断されることがあり、データ転送を高速に行うことができなくなるという問題点があった。
【０００６】
本発明の目的は、Ｐ−ＰＣＩバス側バースト転送中、Ｓ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することである。
【０００７】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載のデータ転送制御装置は、プライマリＰＣＩバス，セカンダリＰＣＩバスおよび外部記憶装置と接続され、前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスの前記外部記憶装置とのアクセスを制御するデータ転送制御装置であって、前記プライマリＰＣＩバスの転送期間をクロックサイクル数でカウントするＰ−ＰＣＩバス側カウンタ回路と、前記セカンダリＰＣＩバスの転送期間をクロックサイクル数でカウントするＳ−ＰＣＩバス側カウンタ回路と、前記Ｐ−ＰＣＩバス側カウンタ回路のカウンタ数と前記Ｓ−ＰＣＩバス側カウンタ回路のカウンタ数より前記プライマリＰＣＩバスのＴＲＤＹ＃のアサートタイミングと前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスのアクセス制御を行うスケジューラ回路と、前記スケジューラ回路の制御に応じて前記プライマリＰＣＩバスと前記セカンダリＰＣＩバスのアクセスを調停するアービタ回路と、前記アービタ回路の調停に応じた前記セカンダリＰＣＩバスの前記外部記憶装置へのアクセスに対するインタフェースとなるＳ−ＰＣＩバスインタフェース回路と、前記アービタ回路の調停に応じた前記プライマリＰＣＩバスと前記外部記憶装置間のアクセスに対するインタフェースおよび前記スケジューラの制御に応じたＴＲＤＹ＃のアサートタイミングの調停を行うＰ−ＰＣＩバスインタフェース回路と、前記プライマリＰＣＩバスまたは前記セカンダリＰＣＩバスへの前記外部記憶装置へのアクセスを調停するメモリインタフェース回路とを有し、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送中に前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスが発生した時に、前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセス直前の前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送のＴＲＤＹ＃信号のアサートを、次の前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送のＴＲＤＹ＃信号のアサートまでの期間がバースト転送継続の規格値を満たすように遅らせることを特徴とする。
【０００８】
請求項２記載のデータ転送制御装置は、プライマリＰＣＩバス，セカンダリＰＣＩバスおよび外部記憶装置と接続され、前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスの前記外部記憶装置とのアクセスを制御するデータ転送制御装置であって、前記プライマリＰＣＩバスの転送期間をクロックサイクル数でカウントするＰ−ＰＣＩバス側カウンタ回路と、前記セカンダリＰＣＩバスの転送期間をクロックサイクル数でカウントするＳ−ＰＣＩバス側カウンタ回路と、前記Ｐ−ＰＣＩバス側カウンタ回路のカウンタ数と前記Ｓ−ＰＣＩバス側カウンタ回路のカウンタ数より前記プライマリＰＣＩバスのＴＲＤＹ＃のアサートタイミングと前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスのアクセス制御を行うスケジューラ回路と、前記スケジューラ回路の制御に応じて前記プライマリＰＣＩバスと前記セカンダリＰＣＩバスのアクセスを調停するアービタ回路と、前記アービタ回路の調停に応じた前記セカンダリＰＣＩバスの前記外部記憶装置へのアクセスに対するインタフェースとなるＳ−ＰＣＩバスインタフェース回路と、前記アービタ回路の調停に応じた前記プライマリＰＣＩバスと前記外部記憶装置へのアクセスに対するインタフェースおよび前記スケジューラの制御に応じたＴＲＤＹ＃のアサートタイミングの調停を行うＰ−ＰＣＩバスインタフェース回路と、前記プライマリＰＣＩバスまたは前記セカンダリＰＣＩバスへの前記外部記憶装置へのアクセスを調停するメモリインタフェース回路とを有し、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送中に複数の前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスが発生した時に、前記プライマリＰＣＩバスの前記外部記憶装置に対するアクセスと前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスを繰り返し、前記セカンダリＰＣＩバスの前記外部記憶装置に対する各アクセス直前の前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送のＴＲＤＹ＃信号のアサートを、次の前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送のＴＲＤＹ＃信号のアサートまでの期間がバースト転送継続の規格値を満たすように遅らせることを特徴とする。
【０００９】
請求項３記載のデータ転送制御装置は、プライマリＰＣＩバス，セカンダリＰＣＩバスおよび外部記憶装置と接続され、前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスの前記外部記憶装置とのアクセスを制御するデータ転送制御装置であって、前記プライマリＰＣＩバスおよび前記セカンダリＰＣＩバスのアクセス制御を行い、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送中に前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスが発生した時に前記プライマリＰＣＩバスをディスコネクトして前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセス要求を行い、続けて前記プライマリＰＣＩバスの前記外部記憶装置に対するアクセス要求を行うように制御するスケジューラ回路と、前記スケジューラ回路の制御に応じて前記プライマリＰＣＩバスと前記セカンダリＰＣＩバスのアクセスを調停するアービタ回路と、前記アービタ回路の調停に応じた前記セカンダリＰＣＩバスの前記外部記憶装置へのアクセスに対するインタフェースとなるＳ−ＰＣＩバスインタフェース回路と、前記アービタ回路の調停に応じた前記プライマリＰＣＩバスと前記外部記憶装置へのアクセスに対するインタフェースを行うＰ−ＰＣＩバスインタフェース回路と、前記プライマリＰＣＩバスまたは前記セカンダリＰＣＩバスへの前記外部記憶装置へのアクセスを調停するメモリインタフェース回路とを有し、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送中に前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスが発生した時に、前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセス中に前記プライマリＰＣＩバスの前記外部記憶装置に対する転送準備を行うことを特徴とする。
【００１０】
請求項４記載のデータ転送制御装置は、請求項１または請求項２または請求項３のいずれかに記載のデータ転送制御装置において、前記外部記憶装置はデータバス幅が３２ビットであり、前記プライマリＰＣＩバスの前記外部記憶装置に対するバースト転送および前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスも３２ビット単位で行われることを特徴とする。
【００１１】
請求項５記載のデータ転送制御装置は、請求項１または請求項２または請求項３のいずれかに記載のデータ転送制御装置において、前記外部記憶装置はデータバス幅が１６ビットであり、前記プライマリＰＣＩバスの前記外部記憶装置に対する３２ビットのバースト転送は上位，下位に分割されて１６ビットずつ行われ、前記セカンダリＰＣＩバスの前記外部記憶装置に対するアクセスも１６ビット単位で行われることを特徴とする。
【００１２】
以上のように、Ｐ−ＰＣＩバス側バースト転送中にＳ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することができる。
【００１３】
【発明の実施の形態】
本発明の実施の形態について説明する前に、ＰＣＩバスの使用権について説明する。
●使用権の獲得
ＰＣＩバスの使用権は、使用権獲得を要求する要求信号（以下、ＲＥＱ）をマスタデバイスに送出して、バスマスタより出力される許可信号（以下、ＧＮＴ）を受けることにより各デバイスに授与される。上記のようにしてデバイスが使用権を獲得した後、第１にデバイスのＰＣＩバスが空き状態になり、まずアドレスを送出し、次にマスタデータ転送準備完了信号（以下、ＩＲＤＹ＃信号）をアサートした後、もしくはターゲットデータ転送準備信号（以下、ＴＲＤＹ＃信号）をアサートした後にデータ転送を行う。
●バーストデータ転送
ＰＣＩバス上では、アドレス及びデータがマルチプレクスされるので、アドレスに続き１個以上の複数のデータが転送される。このような転送をバースト転送と呼び、１度の動作で転送される複数のデータの個数をバースト転送長と呼ぶ。
●使用権の消滅
何れかのデバイスが獲得した使用権は、転送先となるターゲットデバイスからのＳＴＯＰ＃信号の出力により消滅する。転送停止を示すＳＴＯＰ＃信号は、ターゲットデバイスにおいて、データ転送の準備が完了していない時やデータ転送が継続できない時に行われる。
●使用権の再獲得
転送すべきデータが残った状態でＰＣＩバスの使用権が消滅すると、要求元となるデバイスは、一旦データ転送を中止して、ＰＣＩバスを開放して、再びＲＥＱ出力によるバス使用権の獲得から転送動作をやり直す。ＳＴＯＰ＃信号出力によるデータ転送動作の中止をリトライ終了といい、リトライ終了による一連の転送動作のやり直しをリトライ動作と呼ぶ。
【００１４】
以上の使用権獲得がＰＣＩバスを用いた場合でのデータ転送の原則である。ここで留意すべきは、マスタデバイスからデータの授与されるターゲットデバイスにおけるバースト転送を含むデータ転送において、データ転送を中断させないようにするためには、厳守すべきクロックルールがある。以下にＰＣＩバスのクロックルールを説明する。
●８クロックルール
バースト転送の間データがＩＲＤＹ＃信号、及びＴＲＤＹ＃信号が同時にアサートされてから３３ＭＨｚの動作周波数（以下、ＣＬＫと称す）の８クロック周期内にアクセス出来ない時（ＳＴＯＰ＃信号はアサート状態）、ターゲットデバイスがディスコネクト  ターミネーションを実行しなくてはならない。すべてのバスサイクルにおいてターゲット、またはターゲットとしてのブリッジにより厳守されなければならない。
●１６クロックルール
ターゲットデバイスがデータ転送要求信号（以下、ＦＲＡＭＥ＃信号）のアサートから１６ＣＬＫ信号線周期以内にシングル  アクセス  サイクル、またはバースト  アクセス  サイクルの初期アクセスを完了できない場合、ターゲットデバイスはリトライ  ターミネーションを実行しなければならない（ＣＬＫの１番目の立ち上がりエッジでＦＲＡＭＥがアサートされたとして、ＳＴＯＰ＃信号は、ＣＬＫの１７番目の立ち上がりエッジでアサートされなければならない）。ライト  アクセス  サイクルの場合、ルールの制限内に、データがターゲットによって受け取られるか、またはリトライ  ターミネーションが実行される。リードアクセス  サイクルの場合、ルールの制限内に、ターゲットデバイスはデータを送出するか、またはリトライ  ターミネーションを実行しなければならない。リトライ  ターミネーションを実行するターゲットデバイスは、アクセス  サイクルが繰り返されたときに、データをアクセス可能にする。
【００１５】
以上が１本のＰＣＩバスを用いた場合であるが、電気的負荷や安定性を考えると接続可能なデバイスの最大数は、５台位が限界となってしまう。それ以上にシステムの規模を拡充したい場合は、複数のＰＣＩバス間にデータ転送制御装置を設置して、データ転送制御装置の仲介での他方のＰＣＩバスの何れかのデバイスまたは、データ転送制御装置に接続された外部記憶媒体への読み出し及び、書き込み動作をデバイスに行わせる。
【００１６】
データ転送制御装置の設置により拡張されたシステムにおいて、２本のＰＣＩバス間に設置されたデータ転送制御装置に接続された外部記憶媒体へのデータ転送をどのように仲介するか説明する。
●データ転送制御装置へのデータ読み出し
一方のＰＣＩバスに接続された何れかのデバイスが、データ転送制御装置に接続された外部記憶媒体からのデータ読出を要求した場合、データ転送制御装置は当該要求先側のＰＣＩバスにおける使用権獲得と、データ読出の要求とを行う一方、他方のＰＣＩバスにおける使用権を一旦消滅させる。要求元デバイス（以下、マスタデバイス）が上記一方のＰＣＩバスにおける使用権獲得が再度成功するまでの間に、要求先デバイス（以下、ターゲット側デバイス）からは次々とデータが読み出されてくるが、データ転送制御装置は要求先から読み出されてくるデータを内部のバッファに蓄積しておく。マスタ側デバイスが上記一方のＰＣＩバスの使用権獲得に成功すればデータ転送制御装置はその内部のバッファに蓄えておいたデータをマスタ側デバイスに向けて順次出力する。
【００１７】
以下、本発明の概要について図面を参照して説明する。
図１は本発明におけるデータ転送制御装置の構成を説明する図である。
図１において、データ転送制御装置４はＰ−ＰＣＩバス１ａ、Ｓ−ＰＣＩバス１ｂに接続され、Ｐ−ＰＣＩバス１ａ、Ｓ−ＰＣＩバス１ｂには、Ｐ−ＰＣＩマスタデバイス２ａ、Ｓ−ＰＣＩマスタデバイス２ｂを備え、Ｐ−ＰＣＩバス１ａ、Ｓ−ＰＣＩバス１ｂとは直接接続されていない外部記憶媒体３を備えている。また、データ転送制御装置４には、Ｐ−ＰＣＩバス側カウンタ回路５、Ｓ−ＰＣＩバス側カウンタ回路６、監視用モニタ回路７、Ｓ−ＰＣＩバスインタフェース回路８、コントローラ回路９、コントローラ回路を内蔵したＰ−ＰＣＩバスインタフェース回路１０、スケジューラ回路１１、アービタ回路１２、メモリインタフェース回路１３を備えている。
【００１８】
Ｐ−ＰＣＩバス側カウンタ回路５とＳ−ＰＣＩバス側カウンタ回路６は、Ｐ−ＰＣＩマスタデバイス２ａとＳ−ＰＣＩマスタデバイス２ｂからの各ＰＣＩバスのＦＲＡＭＥ＃信号がアサートされてからデータ転送完了を通知するＴＲＤＹ＃信号がアサートされるまでをＣＬＫサイクル数でカウントし、ＴＲＤＹ＃信号がアサートされるとカウンタは初期化する。また、バースト転送中のＰＣＩバス側に対しては、ＴＲＤＹ＃がアサートされてから次のＴＲＤＹ＃信号がアサートされるまでをＣＬＫサイクル数でカウントし、ＴＲＤＹ＃信号がアサートされる度にカウンタを初期化する。カウントしたサイクル数はスケジューラ回路１１とコントローラ回路９に逐次通知される。
【００１９】
監視用モニタ回路７は、Ｓ−ＰＣＩマスタデバイス２ｂからのアクセスを常時監視して、ＦＲＡＭＥ＃信号のアサートを検出するとＳ−ＰＣＩバスインタフェース回路８からスケジューラ回路１１にリクエストＳ信号１４を通知する。
【００２０】
Ｓ−ＰＣＩバスインタフェース回路８とＰ−ＰＣＩバスインタフェース回路１０は、Ｐ−ＰＣＩバス１ａとＳ−ＰＣＩバス１ｂとのインタフェースを行い、アクセスしている状態をスケジューラ回路１１に常時通知する。また、Ｐ−ＰＣＩバスインタフェース回路１０はＴＲＤＹ＃のコントローラ回路９を内蔵しており、コントローラ回路９はカウンタ回路５とスケジューラ回路１１からのＴＲＤＹ＃アサートタイミングの調停を行う。
【００２１】
スケジューラ回路１１は、Ｐ−ＰＣＩバス側カウンタ回路５、Ｓ−ＰＣＩバス側カウンタ回路６とＰ−ＰＣＩインタフェース回路１０、Ｓ−ＰＣＩインタフェース回路８より、アクセス中において、カウント数とアクセス状態をモニタしてアービタ回路１２に現在の状態を通知する。
【００２２】
アービタ回路１２は、スケジューラ回路１１より通知された状態を判断して、Ｐ−ＰＣＩバスインタフェース回路１０、Ｓ−ＰＣＩバスインタフェース８に対してメモリインタフェース１３へのアクセス使用権を調停する。
【００２３】
メモリインタフェース回路１３は、アービタ回路１２でアクセス使用権を獲得したＰ−ＰＣＩバスインタフェース回路１０または、Ｓ−ＰＣＩバスインタフェース回路８に対して、外部記憶媒体３へのアクセス使用権を与える。
（実施の形態１）
実施の形態１について図３、図４を参照して説明する。
【００２４】
図３は実施の形態１におけるデータ転送制御装置の構成を説明する図である。また、図４は実施の形態１におけるデータ転送制御装置の動作を示すタイミングチャートであり、データバス幅３２ビットの外部記憶媒体２３にアクセスするＰ−ＰＣＩバス２１ａ側、Ｓ−ＰＣＩバス２１ｂ側における各種制御信号についてのタイミングチャートを上段、下段に配置し、中段にリクエストＳ信号線３４、リクエストＰ信号線３５のタイミングチャートとメモリアクセスアービタとメモリアクセスの状態遷移を示し、上段のＰ−ＰＣＩバス側の制御信号ＴＲＤＹ＃信号のアサートタイミングを遅らせたタイミングチャートを示した図である。
【００２５】
図３，図４において、Ｐ−ＰＣＩマスタデバイス２２ａがデータ転送制御装置２４へＦＲＡＭＥ＃信号３６をアサートして、データの転送要求を行うと、Ｐ−ＰＣＩバスインタフェース回路３０がＰ−ＰＣＩマスタデバイス２２ａに対してＤＥＶＳＥＬ＃応答を行い、外部記憶媒体２３に対してアクセスを開始する。１つ目のデータの転送後、Ｐ−ＰＣＩバスインタフェース回路３０は、ＦＲＡＭＥ＃信号３６の状態を判断して、アサート状態であることを確認した後、外部記憶媒体２３に対してバースト転送を開始する。Ｐ−ＰＣＩバス側がバースト転送により２つ目のデータ転送を行っている時、Ｓ−ＰＣＩマスタデバイス２２ｂからデータ転送制御装置２４へＦＲＡＭＥ＃信号３７をアサートして、データ転送要求が発生した場合、まず、監視用モニタ回路２７がＳ−ＰＣＩマスタデバイス２２ｂからのＦＲＡＭＥ＃信号３７のアサートによるアクセスを検出すると、Ｓ−ＰＣＩインタフェース回路２８はスケジューラ回路３１に対して、Ｓ−ＰＣＩバス側へデータ転送を要求するリクエストＳ信号３４を送る。次に、リクエストＳ信号３４を受けたスケジューラ回路３１は、この場合、Ｐ−ＰＣＩバス側カウンタ回路２５からＴＲＤＹ＃がアサートされてからのＣＬＫサイクル数が２サイクル目、Ｓ−ＰＣＩバスカウンタ回路２６からＦＲＡＭＥ＃信号がアサートされてからのＣＬＫサイクル数が１サイクル目と通知されているので、Ｐ−ＰＣＩバスカウンタ回路２５、Ｓ−ＰＣＩバスカウンタ回路２６のカウントの基準となる信号のアサートタイミング（Ｐ−ＰＣＩバス側はＴＲＤＹ＃信号であり、Ｓ−ＰＣＩバス側はＦＲＡＭＥ＃信号）のうちＣＬＫサイクル数を多く経過した方のサイクル数であるＰ−ＰＣＩバス側のＴＲＤＹ＃信号をアサートされて経過した２クロックサイクル分遅らせてＴＲＤＹ＃信号をアサートして、Ｓ−ＰＣＩからのアクセスを行うようアービタ回路３２へ通知する。次に、スケジューラ回路３１からＴＲＤＹ＃信号を２クロックサイクル遅らせるよう通知を受けたアービタ回路３２は、Ｐ−ＰＣＩバスインタフェース回路３０に内蔵したコントローラ回路２９に対して、ＴＲＤＹ＃信号３８を２クロックサイクル遅らせるよう通知する。次に、Ｐ−ＰＣＩバス側のデータ転送は５クロックサイクルで完了するが、ＴＲＤＹ＃信号３８はデータ転送完了後２クロックサイクル遅れてアサートされるため、アービタ回路３２はＰ−ＰＣＩバス側の５クロックサイクルのデータ転送完了を確認後、Ｓ−ＰＣＩバスインタフェース回路２８に対して、Ｓ−ＰＣＩバスにアービトレーションを指示して、Ｓ−ＰＣＩマスタデバイス２２ｂにアクセスを許可するよう、ＩＲＤＹ＃信号をアサートする。次に、データ転送の許可を受けたＳ−ＰＣＩマスタデバイス２２ｂは、Ｓ−ＰＣＩバスインタフェース回路２８とメモリインタフェース回路３３を介して、外部記憶媒体２３へアクセスを行う。次に、Ｓ−ＰＣＩバスインタフェース回路２８は、Ｓ−ＰＣＩマスタデバイス２２ｂからの外部記憶媒体２３へのアクセス完了後、スケジューラ回路３１に対しアクセス完了のＴＲＤＹ＃信号をアサートする。ＴＲＤＹ＃信号のアサートを確認したスケジューラ回路３１は、アービタ回路３２に対してＰ−ＰＣＩバス側からのアクセスを再開するよう通知する。最後に、スケジューラ回路３１からＰ−ＰＣＩバス側のアクセス再開の通知を受けたアービタ回路３２は、Ｐ−ＰＣＩバスインタフェース回路３０へＰ−ＰＣＩマスタデバイス２２ａに対して、アービトレーションを行い、外部記憶媒体２３に対してバースト転送を再開させるよう通知する。
【００２６】
このように、Ｐ−ＰＣＩ側の２回目のデータ転送に対するＴＲＤＹ＃信号がアサートされてから８クロックサイクル以内にＰ−ＰＣＩ側の３回目のデータ転送が終了するように、Ｐ−ＰＣＩ側の２回目のデータ転送に対するＴＲＤＹ＃信号のアサートを遅らせることにより、Ｐ−ＰＣＩ側のバースト転送が中断されず、Ｓ−ＰＣＩ側のデータ転送後、続けてＰ−ＰＣＩ側の３回目のデータ転送を行うことができるので、Ｐ−ＰＣＩバス側バースト転送中にＳ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することができる。
（実施の形態２）
実施の形態２について図５、図６を参照して説明する。
【００２７】
図５は実施の形態２におけるデータ転送制御装置の構成を説明する図である。また、図６は実施の形態２におけるデータ転送制御装置の動作を示すタイミングチャートであり、データバス幅３２ビットの外部記憶媒体４３にアクセスするＰ−ＰＣＩバス４１ａ側、Ｓ−ＰＣＩバス４１ｂ側における各種制御信号についてのタイミングチャートを上段、下段に配置し、中段にリクエストＳ信号線５４、リクエストＰ信号線５５のタイミングチャートとメモリアクセスアービタとメモリアクセスの状態遷移を示し、上段のＰ−ＰＣＩバス側のバースト転送をＳＴＯＰ＃信号５８でディスコネクトしたタイミングチャートを示した図である。
【００２８】
図５，図６において、Ｐ−ＰＣＩマスタデバイス４２ａがデータ転送制御装置４４へＦＲＡＭＥ＃信号５６をアサートして、データ転送要求を行うと、Ｐ−ＰＣＩバスインタフェース回路５０がＰ−ＰＣＩマスタデバイス４２ａに対してＤＥＶＳＥＬ＃応答を行い、外部記憶媒体４３に対してアクセスを開始する。１つのデータの転送後、Ｐ−ＰＣＩバスインタフェース回路５０は、ＦＲＡＭＥ＃信号５６の状態を判断して、アサート状態であることを確認した後、外部記憶媒体４３に対してバースト転送を開始する。Ｐ−ＰＣＩバス側がバースト転送を行っている時、Ｓ−ＰＣＩマスタデバイス４２ｂからデータ転送制御装置４４へＦＲＡＭＥ＃信号５７をアサートして、データ転送要求が発生した場合、まず、監視用モニタ回路４７がＳ−ＰＣＩマスタデバイス４２ｂからのＦＲＡＭＥ＃信号５７のアサートによるアクセスを検出すると、Ｓ−ＰＣＩインタフェース回路４８はスケジューラ回路５１に対して、Ｓ−ＰＣＩバス側へデータ転送を要求するリクエストＳ信号５４を送る。次に、リクエストＳ信号５４を受けたスケジューラ回路５１は、現在バースト転送を行っているＰ−ＰＣＩバスインタフェース回路５０に対してＳＴＯＰ＃信号をアサートしてディスコネクトを行い、Ｓ−ＰＣＩバス４１ｂからのアクセスを行うようアービタ回路５２へ通知する。次に、スケジューラ回路５１からＳＴＯＰ＃信号をアサートしてディスコネクトするよう通知を受けたアービタ回路５２は、Ｐ−ＰＣＩバスインタフェース回路５０に対して、ＳＴＯＰ＃信号をアサートしてディスクコネクトを行うよう通知する。次に、Ｐ−ＰＣＩバスインタフェース回路５０がデータ転送中にＳＴＯＰ＃信号５８をアサートすることによって、ディスクコネクトを行った後、アービタ回路５２はＳ−ＰＣＩバスインタフェース回路４８に対して、Ｓ−ＰＣＩバスにアービトレーションを指示して、Ｓ−ＰＣＩマスタデバイス４２ｂにアクセスを許可するよう、ＩＲＤＹ＃信号をアサートする。ディスコネクトの発生でデータ転送が途中で中断したＰ−ＰＣＩマスタデバイス４２ａは、ディスコネクト直後にデータ転送制御装置４４へＦＲＡＭＥ＃信号５６をアサートしてデータ転送を要求する。次に、データ転送の許可を受けたＳ−ＰＣＩマスタデバイス４２ｂは、Ｓ−ＰＣＩバスインタフェース回路４８とメモリインタフェース回路５３を介して、外部記憶媒体４３へアクセスを行う。次に、Ｓ−ＰＣＩバスインタフェース回路は４８、Ｓ−ＰＣＩマスタデバイス４２ｂからの外部記憶媒体４３へのアクセス完了後、スケジューラ回路５１に対しアクセス完了のＴＲＤＹ＃信号をアサートする。ＴＲＤＹ＃信号のアサートを確認したスケジューラ回路５１は、アービタ回路５２に対してＰ−ＰＣＩバス４１ａ側からのアクセスを再開するよう通知する。最後に、スケジューラ回路５１からＰ−ＰＣＩバス４１ａ側のアクセス再開の通知を受けたアービタ回路５２は、Ｐ−ＰＣＩバスインタフェース回路５０へＰ−ＰＣＩマスタデバイス４２ａに対して、アービトレーションを行い、外部記憶媒体４３に対してバースト転送を再開させるよう通知する。
【００２９】
このように、Ｐ−ＰＣＩバス側の転送がディスコネクトした直後にＦＲＡＭＥ＃信号をアサートする構成となっているので、Ｓ−ＰＣＩバス側の転送中にＰ−ＰＣＩバス側の転送準備をすすめることができ、Ｓ−ＰＣＩバス側の転送が終了してからＰ−ＰＣＩバス側の転送を開始するまでの時間を短縮することができる。したがって、Ｐ−ＰＣＩバス側バースト転送中にＳ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することができる。
（実施の形態３）
実施の形態３について図７、図８を参照して説明する。
【００３０】
図７は実施の形態３におけるデータ転送制御装置の構成を説明する図である。また、図８は実施の形態３におけるデータ転送制御装置の動作を示すタイミングチャートであり、データバス幅１６ビットの外部記憶媒体６３に３２ビットアクセスするＰ−ＰＣＩバス６１ａ側、１６ビットアクセスするＳ−ＰＣＩバス６１ｂ側における各種制御信号についてのタイミングチャートを上段、下段に配置し、中段にリクエストＳ信号線７４、リクエストＰ信号線７５のタイミングチャートとメモリアクセスアービタとメモリアクセスの状態遷移を示し、上段のＰ−ＰＣＩバス側の制御信号ＴＲＤＹ＃信号７８のアサートタイミングを遅らせたタイミングチャートを示した図である。また、データバス幅１６ビットの外部記憶媒体６３に対して３２ビットのデータ転送を行う場合は、上位または下位１６ビット分のデータを１回目のデータ転送で行い、１回目の転送完了後に残りの１６ビットのデータ転送を行うものとして、また、３２ビットのデータ転送に６クロックサイクル有するものとして、Ｓ−ＰＣＩバスマスタ６２ｂからのアクセスは、１６ビットアクセスであるとする。
【００３１】
図７，図８において、Ｐ−ＰＣＩマスタデバイス６２ａがデータ転送制御装置６４へＦＲＡＭＥ＃信号７６をアサートして、データ転送要求を行うと、Ｐ−ＰＣＩバスインタフェース回路７０がＰ−ＰＣＩマスタデバイス６２ａに対してＤＥＶＳＥＬ＃応答を行い、データバス幅１６ビットの外部記憶媒体６３に対してアクセスを開始する。１つのデータの転送後、Ｐ−ＰＣＩバスインタフェース回路７０は、ＦＲＡＭＥ＃信号７６の状態を判断して、アサート状態であることを確認した後、外部記憶媒体６３に対してバースト転送を開始する。Ｐ−ＰＣＩバス側がバースト転送を行っている時に、Ｓ−ＰＣＩマスタデバイス６２ｂからデータ転送制御装置６４へＦＲＡＭＥ＃信号７７をアサートして、データ転送要求が発生した場合、まず、監視用モニタ回路６７がＳ−ＰＣＩマスタデバイス６２ｂからのＦＲＡＭＥ＃信号７７アサートによるアクセスを検出すると、Ｓ−ＰＣＩインタフェース回路６８はスケジューラ回路７１に対して、Ｓ−ＰＣＩバス６１ｂ側へデータ転送要求するリクエストＳ信号７４を送る。次に、リクエストＳ信号７４を受けたスケジューラ回路７１は、Ｐ−ＰＣＩバス側カウンタ回路６５からＴＲＤＹ＃がアサートされてからのＣＬＫサイクル数が４サイクル目、Ｓ−ＰＣＩバスカウンタ回路６６からＦＲＡＭＥ＃信号がアサートされてからのＣＬＫサイクル数が１サイクル目と通知されているので、１つのデータ転送に要する６クロックサイクルとＰ−ＰＣＩバス側のＴＲＤＹ＃信号がアサートされて経過した４クロックサイクルの差が６−４＝２となることにより、２クロックサイクル分遅らせてＴＲＤＹ＃信号をアサートしてＳ−ＰＣＩバス６１ｂからのメモリアクセスを行うようアービタ回路７２へ通知する。次に、スケジューラ回路７１からＴＲＤＹ＃信号を２クロックサイクル遅らせるよう通知を受けたアービタ回路７２は、Ｐ−ＰＣＩバスインタフェース回路７０に内蔵したコントローラ回路６９に対して、ＴＲＤＹ＃信号７８を２サイクル遅らせるよう通知する。次に、Ｐ−ＰＣＩバス側のデータ転送は６クロックサイクルで完了するが、ＴＲＤＹ＃信号７８はデータ転送完了後２クロックサイクル遅れてアサートされるため、アービタ回路７２はＰ−ＰＣＩバス６１ａ側の６クロックサイクルのデータ転送完了を確認後、Ｓ−ＰＣＩバスインタフェース回路６８に対して、Ｓ−ＰＣＩバスにアービトレーションを指示して、Ｓ−ＰＣＩマスタデバイス６２ｂにアクセスを許可するよう、ＩＲＤＹ＃信号をアサートする。次に、データ転送の許可を受けたＳ−ＰＣＩマスタデバイス６２ｂは、Ｓ−ＰＣＩバスインタフェース回路６８とメモリインタフェース回路７３を介して、外部記憶媒体６３に対してアクセスを行う。次に、Ｓ−ＰＣＩバスインタフェース回路６８は、Ｓ−ＰＣＩマスタデバイス６２ｂからの外部記憶媒体６３へのアクセス完了後、スケジューラ回路７１に対しアクセス完了のＴＲＤＹ＃信号をアサートする。ＴＲＤＹ＃信号のアサートを確認したスケジューラ回路７１はアービタ回路７２に対してＰ−ＰＣＩバス側からのアクセスを再開するよう通知する。最後に、スケジューラ回路７１からＰ−ＰＣＩバス６１ａ側のアクセス再開の通知を受けたアービタ回路７２は、Ｐ−ＰＣＩバスインタフェース回路７０へＰ−ＰＣＩマスタデバイス６２ａに対して、アービトレーションを行い、外部記憶媒体６３に対してバースト転送を再開させるよう通知する。
【００３２】
このように、Ｐ−ＰＣＩ側の２回目のデータ転送に対するＴＲＤＹ＃信号がアサートされてから８クロックサイクル以内にＰ−ＰＣＩ側の３回目のデータ転送が終了するように、Ｐ−ＰＣＩ側の２回目のデータ転送に対するＴＲＤＹ＃信号のアサートを遅らせることにより、Ｐ−ＰＣＩ側のバースト転送が中断されず、Ｓ−ＰＣＩ側のデータ転送後、続けてＰ−ＰＣＩ側の３回目のデータ転送を行うことができるので、Ｐ−ＰＣＩバス側バースト転送中にＳ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することができる。
【００３３】
（実施の形態４）
実施の形態４について図９、図１０を参照して説明する。
図９は実施の形態４におけるデータ転送制御装置の構成を説明する図である。また、図１０は実施の形態４におけるデータ転送制御装置の動作を示すタイミングチャートであり、データバス幅１６ビットの外部記憶媒体８３に３２ビットアクセスするＰ−ＰＣＩバス８１ａ側、Ｓ−ＰＣＩバス８１ｂ側における各種制御信号についてのタイミングチャートを上段、下段に配置し、中段にリクエストＳ信号９４、リクエストＰ信号９５のタイミングチャートとメモリアクセスアービタとメモリアクセスの状態遷移を示し、上段のＰ−ＰＣＩバス８１ａ側の制御信号ＴＲＤＹ＃信号９８のアサートタイミングを遅らせたタイミングチャートを示した図である。また、データバス幅１６ビットの外部記憶媒体８３に対して３２ビットのデータ転送を行う場合は、上位または下位１６ビット分のデータを１回目のデータ転送で行い、１回目の転送完了後に残りの１６ビットのデータ転送を行うものとして、また、３２ビットのデータ転送に６クロックサイクル有するものとする。
【００３４】
図９，図１０において、Ｐ−ＰＣＩマスタデバイス８２ａがデータ転送制御装置８４へＦＲＡＭＥ＃信号９６をアサートして、データ転送要求を行うと、Ｐ−ＰＣＩバスインタフェース回路９０がＰ−ＰＣＩマスタデバイス８２ａに対してＤＥＶＳＥＬ＃応答を行い、データバス幅１６ビットの外部記憶媒体８３に対してアクセスを開始する。１つのデータの転送後、Ｐ−ＰＣＩバスインタフェース回路９０は、ＦＲＡＭＥ＃信号９６の状態を判断して、アサート状態であることを確認した後、外部記憶媒体８３に対してバースト転送を開始する。Ｐ−ＰＣＩバス８１ａ側がバースト転送を行っている時に、Ｓ−ＰＣＩマスタデバイス８２ｂからデータ転送制御装置８４へＦＲＡＭＥ＃信号９７をアサートして、データ転送要求が発生した場合、まず、監視用モニタ回路８７がＳ−ＰＣＩマスタデバイス８２ｂからのＦＲＡＭＥ＃信号９７アサートによるアクセスを検出すると、Ｓ−ＰＣＩインタフェース回路８８はスケジューラ回路９１に対して、Ｓ−ＰＣＩバス８１ｂ側へデータ転送要求するリクエストＳ信号９４を送る。次に、リクエストＳ信号９４を受けたスケジューラ回路９１は、Ｐ−ＰＣＩバス側カウンタ回路８５からＴＲＤＹ＃がアサートされてからのＣＬＫサイクル数が４サイクル目、Ｓ−ＰＣＩバスカウンタ回路８６からＦＲＡＭＥ＃信号がアサートされてからのＣＬＫサイクル数が１サイクル目と通知されているので、１つのデータ転送に要する６クロックサイクルとＰ−ＰＣＩバス側のＴＲＤＹ＃信号がアサートされて経過した４クロックサイクルの差が６−４＝２となることにより、２クロックサイクル分遅らせてＴＲＤＹ＃信号をアサートして、Ｓ−ＰＣＩからのメモリアクセスを行うようアービタ回路９２へ通知する。次に、スケジューラ回路９１からＴＲＤＹ＃信号を２クロックサイクル遅らせるよう通知を受けたアービタ回路９２は、Ｐ−ＰＣＩバスインタフェース回路９０に内蔵したコントローラ回路８９に対して、ＴＲＤＹ＃信号９８を２サイクル遅らせるよう通知する。次に、Ｐ−ＰＣＩバス８１ａ側のデータ転送は６クロックサイクルで完了するが、ＴＲＤＹ＃信号９８はデータ転送完了後２クロックサイクル遅れてアサートされるため、アービタ回路９２はＰ−ＰＣＩバス側の６クロックサイクルのデータ転送完了を確認後、Ｓ−ＰＣＩバスインタフェース回路８８に対して、Ｓ−ＰＣＩバスにアービトレーションを指示して、Ｓ−ＰＣＩマスタデバイス８２ｂにアクセスを許可するよう、ＩＲＤＹ＃信号をアサートする。次に、許可を受けたＳ−ＰＣＩマスタデバイス８２ｂは、Ｓ−ＰＣＩバスインタフェース回路８８とメモリインタフェース回路９３を介して、外部記憶媒体８３に対してアクセスを行う。次に、Ｓ−ＰＣＩバスインタフェース回路８８は、Ｓ−ＰＣＩマスタデバイス８２ｂからの外部記憶媒体８３へ１回目の１６ビット分のデータ転送完了後、スケジューラ回路９１に対しアクセス完了のリクエストＳ信号９４を通知して、その通知を受けたスケジューラ回路９１はアービタ回路９２に対してＳ−ＰＣＩバス８１ｂ側からのアクセスをディスコネクトよう通知する。次に、スケジューラ回路９１からディスコネクト要求を受けたアービタ回路９２は、Ｓ−ＰＣＩバスインタフェース回路８８にＳ−ＰＣＩマスタデバイス８２ａへ、ＳＴＯＰ＃信号をアサートしてディスコネクトさせる。また、Ｓ−ＰＣＩバスインタフェース回路８８のＳＴＯＰ＃信号のアサートを確認したアービタ回路９２は、Ｐ−ＰＣＩバスインタフェース回路９０にＰ−ＰＣＩマスタデバイス８２ａへ、アービトレーションを行い、外部記憶媒体８３に対してバースト転送を再開させる。次に、ディスコネクトの発生でデータ転送が中断したＳ−ＰＣＩマスタデバイス８２ｂは、ディスコネクト直後にデータ転送制御装置８４へＦＲＡＭＥ＃信号９７のアサートしてデータ転送を要求する。また、再び、Ｓ−ＰＣＩマスタデバイス８２ｂからＦＲＡＭＥ＃信号９７のアサートによるデータ転送要求が発生した時には、上記のようにＳ−ＰＣＩマスタデバイス８２ｂは外部記憶媒体８３に対するアクセスを行う。次に、Ｓ−ＰＣＩバスインタフェース回路８８は、Ｓ−ＰＣＩマスタデバイス８２ｂからの外部記憶媒体８３へのアクセス完了後、スケジューラ回路９１に対しアクセス完了のＴＲＤＹ＃信号をアサートする。ＴＲＤＹ＃信号のアサートを確認したスケジューラ回路９１は、アービタ回路９２に対してＰ−ＰＣＩバス８１ａ側からのアクセスを再開するよう通知する。最後に、スケジューラ回路９１からＰ−ＰＣＩバス８１ａ側のアクセス再開の通知を受けたアービタ回路９２は、Ｐ−ＰＣＩバスインタフェース回路９０へＰ−ＰＣＩマスタデバイス８２ａに対して、アービトレーションを行い、外部記憶媒体８３に対してバースト転送を再開させるよう通知する。
【００３５】
このように、Ｐ−ＰＣＩ側のデータ転送に対するＴＲＤＹ＃信号がアサートされてから８クロックサイクル以内にＰ−ＰＣＩ側の次のデータ転送が終了するように、Ｐ−ＰＣＩ側のデータ転送に対するＴＲＤＹ＃信号のアサートを遅らせることにより、Ｐ−ＰＣＩ側のバースト転送が中断されず、Ｓ−ＰＣＩ側のデータ転送後、続けてＰ−ＰＣＩ側のデータ転送を行うことができるので、Ｐ−ＰＣＩバス側バースト転送中にＳ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することができる。
【００３６】
【発明の効果】
以上説明したように、本発明のデータ転送制御装置によると、Ｐ−ＰＣＩバスのバースト転送している時に、Ｓ−ＰＣＩバスが転送要求したとしても、Ｐ−ＰＣＩ側のデータ転送に対するＴＲＤＹ＃信号がアサートされてから８クロックサイクル以内にＰ−ＰＣＩ側の次のデータ転送が終了するように、Ｐ−ＰＣＩ側のデータ転送に対するＴＲＤＹ＃信号のアサートを遅らせることにより、Ｐ−ＰＣＩ側のバースト転送が中断されず、Ｓ−ＰＣＩ側のデータ転送後、続けてＰ−ＰＣＩ側のデータ転送を行うことができるので、Ｐ−ＰＣＩバス側バースト転送中にＳ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することができる。
【００３７】
また、Ｐ−ＰＣＩバス側の転送がディスコネクトした直後にＦＲＡＭＥ＃信号をアサートする構成とすることにより、Ｓ−ＰＣＩバス側の転送中にＰ−ＰＣＩバス側の転送準備をすすめることができ、Ｓ−ＰＣＩバス側の転送が終了してからＰ−ＰＣＩバス側の転送を開始するまでの時間を短縮することができる。したがって、Ｐ−ＰＣＩバス側バースト転送中にＳ−ＰＣＩバス側アクセスが発生しても、高速なデータ転送を実現することができる。
【図面の簡単な説明】
【図１】本発明におけるデータ転送制御装置の構成を説明する図
【図２】従来技術におけるデータ転送制御装置の動作を示すタイミングチャート
【図３】実施の形態１におけるデータ転送制御装置の構成を説明する図
【図４】実施の形態１におけるデータ転送制御装置の動作を示すタイミングチャート
【図５】実施の形態２におけるデータ転送制御装置の構成を説明する図
【図６】実施の形態２におけるデータ転送制御装置の動作を示すタイミングチャート
【図７】実施の形態３におけるデータ転送制御装置の構成を説明する図
【図８】実施の形態３におけるデータ転送制御装置の動作を示すタイミングチャート
【図９】実施の形態４におけるデータ転送制御装置の構成を説明する図
【図１０】実施の形態４におけるデータ転送制御装置の動作を示すタイミングチャート
【符号の説明】
１ａ    Ｐ−ＰＣＩバス
１ｂ    Ｓ−ＰＣＩバス
２ａ    Ｐ−ＰＣＩマスタデバイス
２ｂ    Ｓ−ＰＣＩマスタデバイス
３    外部記憶媒体
４    データ転送制御装置
５    Ｐ−ＰＣＩバス側カウンタ回路
６    Ｓ−ＰＣＩバス側カウンタ回路
７    監視用モニタ回路
８    Ｓ−ＰＣＩバスインタフェース回路
９    コントローラ回路
１０    Ｐ−ＰＣＩバスインタフェース回路
１１    スケジューラ回路
１２    アービタ回路
１３    メモリインタフェース回路
１４    リクエストＳ信号線
２２ａ    Ｐ−ＰＣＩマスタデバイス
２２ｂ    Ｓ−ＰＣＩマスタデバイス
２３    外部記憶媒体
２４    データ転送制御装置
２５    Ｐ−ＰＣＩバス側カウンタ回路
２６    Ｓ−ＰＣＩバス側カウンタ回路
２７    監視用モニタ回路
２８    Ｓ−ＰＣＩバスインタフェース回路
２９    コントローラ回路
３０    Ｐ−ＰＣＩバスインタフェース回路
３１    スケジューラ回路
３２    アービタ回路
３３    メモリインタフェース回路
３４    リクエストＳ信号線
３５    リクエストＰ信号線
３６    ＦＲＡＭＥ＃信号
３７    ＦＲＡＭＥ＃信号
３８    ＴＲＤＹ＃信号
４１ａ    Ｐ−ＰＣＩバス
４１ｂ    Ｓ−ＰＣＩバス
４２ａ    Ｐ−ＰＣＩマスタデバイス
４２ｂ    Ｓ−ＰＣＩマスタデバイス
４３    外部記憶媒体
４４    データ転送制御装置
４７    監視用モニタ回路
４８    Ｓ−ＰＣＩバスインタフェース回路
５０    Ｐ−ＰＣＩバスインタフェース回路
５１    スケジューラ回路
５２    アービタ回路
５３    メモリインタフェース回路
５４    リクエストＳ信号線
５５    リクエストＰ信号線
５６    ＦＲＡＭＥ＃信号
５７    ＦＲＡＭＥ＃信号
５８    ＳＴＯＰ＃信号
６１ａ    Ｐ−ＰＣＩバス
６１ｂ    Ｓ−ＰＣＩバス
６２ａ    Ｐ−ＰＣＩマスタデバイス
６２ｂ    Ｓ−ＰＣＩマスタデバイス
６３    外部記憶媒体
６４    データ転送制御装置
６５    Ｐ−ＰＣＩバス側カウンタ回路
６６    Ｓ−ＰＣＩバス側カウンタ回路
６７    監視用モニタ回路
６８    Ｓ−ＰＣＩバスインタフェース回路
６９    コントローラ回路
７０    Ｐ−ＰＣＩバスインタフェース回路
７１    スケジューラ回路
７２    アービタ回路
７３    メモリインタフェース回路
７４    リクエストＳ信号線
７５    リクエストＰ信号線
７６    ＦＲＡＭＥ＃信号
７７    ＦＲＡＭＥ＃信号
７８    ＴＲＤＹ＃信号
８１ａ    Ｐ−ＰＣＩバス
８１ｂ    Ｓ−ＰＣＩバス
８２ａ    Ｐ−ＰＣＩマスタデバイス
８２ｂ    Ｓ−ＰＣＩマスタデバイス
８３    外部記憶媒体
８４    データ転送制御装置
８５    Ｐ−ＰＣＩバス側カウンタ回路部
８６    Ｓ−ＰＣＩバス側カウンタ回路部
８７    監視用モニタ回路
８８    Ｓ−ＰＣＩバスインタフェース回路
８９    コントローラ回路
９０    Ｐ−ＰＣＩバスインタフェース回路
９１    スケジューラ回路
９２    アービタ回路
９３    メモリインタフェース回路
９４    リクエストＳ信号線
９５    リクエストＰ信号線
９６    ＦＲＡＭＥ＃信号
９７    ＦＲＡＭＥ＃信号
９８    ＳＴＯＰ＃信号
【図１】
2004265265.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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