(57)【要約】【課題】入力信号が周期不安定なものであって、周期の安定した同期化成分を抽出できるようにする。【解決手段】入力信号は、ロジックスレショルド可変入力バッファ１０１において論理値が判定され、ロジックスレショルド可変入力バッファ１０１からは、その判定結果に応じて論理値Ｈｉｇｈ、論理値Ｌｏｗの信号が出力されるが、このロジックスレショルド可変入力バッファ１０１における論理値判定のスレショルドレベルは、Ｈ／Ｌパルス長さ検出器１０３における論理値Ｈｉｇｈと論理値Ｌｏｗの各々の時間の比較結果に応じて、フィードバック回路１０４を介して調整されるようになっており、ロジックスレショルド可変入力バッファ１０１の出力信号の変化を検出して一定幅のパルス信号を同期化成分として出力する信号変化検出回路１０２からは、周期の安定したパルス信号が得られるものとなっている。【選択図】　　　　図１
2004080086.tif 000002
【特許請求の範囲】
【請求項１】
同期化成分を含む入力信号から前記同期化成分に同期した信号を生成するよう構成されてなる同期化回路であって、
前記入力信号の論理値を判定するスレショルドレベルが外部からの制御信号に応じて可変可能とされ、当該スレショルドレベルに基づく判定結果に応じた論理値に対応する信号を出力するロジックスレショルド可変入力バッファ手段と、
前記ロジックスレショルド可変入力バッファ手段の出力信号の信号変化を検出し、当該信号変化が検出された際に、所定のパルス信号を出力する信号変化検出手段と、
前記ロジックスレショルド可変入力バッファ手段の出力信号の論理値Ｈｉｇｈと論理値Ｌｏｗの各々の時間を比較し、その比較結果に応じた信号を出力するＨ／Ｌパルス長さ検出手段と、
前記Ｈ／Ｌパルス長さ検出手段の出力信号に応じて前記ロジックスレショルド可変入力バッファ手段におけるスレショルドレベルを変化させるべく制御信号を出力するフィードバック手段と、
を具備してなることを特徴とする同期化回路。
【請求項２】
Ｈ／Ｌパルス長さ検出手段は、
ロジックスレショルド可変入力バッファ手段から論理値Ｌｏｗの信号が出力されている間、充電が行われる一方、前記ロジックスレショルド可変入力バッファ手段から論理値Ｈｉｇｈの信号が出力されている間、放電が行われる充放電回路と、
前記充放電回路の充放電電圧と比較用基準電圧との比較を行い、前記比較用基準電圧が充放電電圧より大と判定された場合に論理値Ｈｉｇｈの信号を出力する比較器と、
を具備してなることを特徴とする請求項１記載の同期化回路。
【請求項３】
フィードバック手段は、Ｈ／Ｌパルス長さ検出手段からパルスが入力される度毎にパラレルビット出力が変化するシフトレジスタを用いて構成されてなることを特徴とする請求項２記載の同期化回路。
【請求項４】
ロジックスレショルド可変入力バッファ手段は、
出力用第１のｐチャンネルＭＯＳ−ＦＥＴと出力用第１のｎチャンネルＭＯＳ−ＦＥＴが、ゲート同士が接続されると共にドレイン同士が接続されて、前記ゲートが外部からの入力信号の印加端子とされる一方、前記ドレインが出力端子とされて設けられ、
前記出力用第１のｐチャンネルＭＯＳ−ＦＥＴのソースと電源との間には、フィードバック手段を構成するシフトレジスタのパラレル出力ビット数に対応した数の電源側ｐチャンネルＭＯＳ−ＦＥＴが並列接続状態に設けられ、各々の電源側ｐチャンネルＭＯＳ−ＦＥＴのゲートには、前記シフトレジスタのパラレル出力が印加される一方、
前記出力用第１のｎチャンネルＭＯＳ−ＦＥＴのソースとグランドとの間には、フィードバック手段を構成するシフトレジスタのパラレル出力ビット数に対応した数のグランド側ｎチャンネルＭＯＳ−ＦＥＴが並列接続状態に設けられ、各々のグランド側ｎチャンネルＭＯＳ−ＦＥＴのゲートには、前記シフトレジスタのパラレル出力が印加されるよう構成されてなることを特徴とする請求項３記載の同期化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部信号から同期クロックを抽出する同期化回路に係り、特に、同期化精度の向上、信頼性の向上等を図ったものに関する。
【０００２】
【従来の技術】
例えば、デジタルオーディオ信号を扱ういわゆるオーディオ機器において、入力されたデジタルオーディオ信号を基に、この入力されたデジタルオーディオ信号から同期化成分を抽出することが機器の動作上必要とされる。
そして、このようなデジタルオーディオ信号に関しては、日本電子機器工業会規格ＥＩＡＪ　ＣＰ−１２０１において、デジタルオーディオインタフェースに関する規定が設けられており、オーディオ機器内で同期化成分を基に生成されるクロック信号などは、この規定を満足する必要がある。
オーディオ機器内で必要となるクロック信号を生成するためには、デジタルオーディオ信号から同期化成分を抽出することが必要となるが、これは、オーディオ信号の変化を検出して一定のパルスを発生する装置を用いることで、比較的容易にクロック信号生成のための同期化成分を取り出すことができる。
【０００３】
【発明が解決しようとする課題】
ところで、上述のようなデジタルオーディオ信号を基に同期化成分を抽出する回路は、半導体回路を用いて構成されるが、その半導体回路へ外部から入力されるデジタルオーディオ信号は、実装ボード、基板が有する容量成分の影響を受け、伝搬遅延を生ずると共に、信号波形自体もその立ち上がり、立ち下がりに勾配をもった形状となってしまう。
一方、オーディオ機器内において、入力されたデジタルオーディオ信号を基に同期化信号を生成する場合、通常、デジタルオーディオ信号が”０”から”１”に変化する際と、逆に、”１”から”０”へ変化する際との双方が同期化成分の抽出対象とされるため、入力信号の立ち上がり時間と立ち下がり時間の差分が同期信号成分に含まれることとなる。
そして、同期化回路としては、例えば、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路などをデジタルオーディオ信号の同期化に用いた場合、上述のように実装ボード等の容量成分に起因してデジタルオーディオ信号の立ち下がり、立ち下がりが本来の値と異なることに加えて、そもそも一定周期でないデジタルオーディオ信号の特質からして、同期化の精度としては、精々入力信号と同程度か、入力信号より更に大きな周期変動が発生し、周波数ジッタが増大してしまうという問題がある。
さらに、半導体回路の製造上の電気的特性のばらつき等に起因して、デジタルオーディオ信号のレベルを検出する必要のある回路においては、その検出レベル自体のばらつきを招き、それによる上述と同様な周期変動、周波数ジッタの増大という問題を招くこともある。
【０００４】
本発明は、上記実状に鑑みてなされたもので、入力信号が周期不安定なものであって、周期の安定した同期化成分を抽出することができる同期化回路を提供するものである。
【０００５】
【課題を解決するための手段】
上記発明の目的を達成するため、本発明に係る同期化回路は、
同期化成分を含む入力信号から前記同期化成分に同期した信号を生成するよう構成されてなる同期化回路であって、
前記入力信号の論理値を判定するスレショルドレベルが外部からの制御信号に応じて可変可能とされ、当該スレショルドレベルに基づく判定結果に応じた論理値に対応する信号を出力するロジックスレショルド可変入力バッファ手段と、
前記ロジックスレショルド可変入力バッファ手段の出力信号の信号変化を検出し、当該信号変化が検出された際に、所定のパルス信号を出力する信号変化検出手段と、
前記ロジックスレショルド可変入力バッファ手段の出力信号の論理値Ｈｉｇｈと論理値Ｌｏｗの各々の時間を比較し、その比較結果に応じた信号を出力するＨ／Ｌパルス長さ検出手段と、
前記Ｈ／Ｌパルス長さ検出手段の出力信号に応じて前記ロジックスレショルド可変入力バッファ手段におけるスレショルドレベルを変化させるべく制御信号を出力するフィードバック手段とを具備してなるものである。
【０００６】
かかる構成においては、入力信号の論理値Ｈｉｇｈと論理値Ｌｏｗの時間の差を検出し、その検出結果に応じて、入力信号が論理値Ｈｉｇｈか論理値Ｌｏｗかを判定するスレショルドレベルを調整するようにしたので、入力信号から抽出される同期化成分の周期を入力信号の立ち上がり、立ち下がり時間を含めて一定に保持することができ、それによって、同期クロックのジッタを低減することが可能となるものである。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における同期化回路の構成について図１を参照しつつ説明する。まず、本発明の実施の形態における同期化回路は、従来技術の説明で言及したように、デジタルオーディオ信号を入力し、その信号から同期化成分を抽出して同期パルスを生成するためのものである。
そして、本発明の実施の形態における同期化回路は、ロジックスレショルド可変入力バッファ（図１においては「ＴＨ−ＢＵＦ」と表記）１０１と、信号変化検出器（図１においては「ＣＨＧ−ＤＥＴ」と表記）１０２と、Ｈ／Ｌパルス長さ検出器（図１においては「ＬＥＮ−ＤＥＴ」と表記）１０３と、フィードバック回路（図１においては「ＦＥＤ」と表記）１０４とを有して構成されたものとなっている。
【０００８】
ロジックスレショルド可変入力バッファ手段としてのロジックスレショルド可変入力バッファ１０１は、入力信号に対するバッファ回路であると同時に、外部から入力されたデジタルオーディオ信号が論理値Ｈｉｇｈか論理値Ｌｏｗかを判定するスレショルドのレベルが、後述するフィードバック回路１０４の出力信号に応じて変化されるよう構成されてなるものである。
信号変化検出手段としての信号変化検出器１０２は、上述のロジックスレショルド可変入力バッファ１０１を介して入力されたデジタルオーディオ信号が変化したこと、すなわち、論理値Ｌｏｗから論理値Ｈｉｇｈへ、又は、論理値Ｈｉｇｈから論理値Ｌｏｗへ変化したことを検出し、一定のパルス幅のパルス信号を出力するよう構成されてなるものである。
Ｈ／Ｌパルス長さ検出手段としてのＨ／Ｌパルス長さ検出器１０３は、上述のロジックスレショルド可変入力バッファ１０１を介して入力されたデジタルオーディオ信号の論理値Ｈｉｇｈと論理値Ｌｏｗのそれぞれの時間を比較し、その比較結果に応じてパルス信号を出力するよう構成されてなるものである。すなわち、このＨ／Ｌパルス長さ検出器１０３は、例えば、デジタルオーディオ信号の論理値Ｈｉｇｈの時間が、論理値Ｌｏｗの時間よりも長い場合に、論理値Ｈｉｇｈの信号を出力するよう（又は、デジタルオーディオ信号の論理値Ｌｏｗの時間が、論理値Ｈｉｇｈの時間よりも長い場合に、論理値Ｌｏｗの信号を出力するよう）構成されてなるものである。
フィードバック手段としてのフィードバック回路１０４は、上述のＨ／Ｌパルス長さ検出器１０３の出力信号に応じて、先のロジックスレショルド可変入力バッファ１０１におけるスレショルドを変えるための制御信号に相当する信号を出力するよう構成されてなるものである。
【０００９】
かかる構成においては、まず、入力されたデジタルオーディオ信号は、例えば、図４（Ａ）に示されたようなもので、実装ボードが有する容量成分等の影響で、本来の信号に比してその立ち上がり、立ち下がり時間に遅延を有するものとなっている。同図において、Ｓ１、Ｓ２、Ｓ３、Ｓ４の符号が付された期間の信号は、デジタルオーディオ信号の一つの単位であり、最初に同期成分の抽出の対象となる部分として論理値Ｈｉｇｈの部分を有し、続いて、オーディオデータとしての論理値Ｌｏｗの部分が続くものとなっている。
ここで、仮に、それぞれの信号Ｓ１、Ｓ２、Ｓ３、Ｓ４において、論理値Ｈｉｇｈの時間と論理値Ｌｏｗの時間が同一で、しかも、それぞれの立ち上がり時間、立ち下がり時間が同一であるとすると、この場合、Ｈ／Ｌパルス長さ検出器１０３からは、論理値Ｈｉｇｈの時間と論理値Ｌｏｗの時間が同一であるため、比較結果として、例えば、論理値Ｌｏｗがフィードバック回路１０４へ出力される。そして、フィードバック回路１０４においては、Ｈ／Ｌパルス長さ検出器１０３からの論理値Ｌｏｗの信号入力によって、ロジックスレショルド可変入力バッファ１０１へ対して、そのスレショルドを変えるための制御信号は出力されないこととなる。
【００１０】
その結果、ロジックスレショルド可変入力バッファ１０１においては、入力信号がこのような正常時におけるスレショルドとして設定されたレベルで論理値Ｈｉｇｈ、論理値Ｌｏｗの判定が行われて、入力信号に対応して論理値Ｈｉｇｈ、論理Ｌｏｗの出力がなされることとなる。
そして、信号変化検出器１０２においてはロジックスレショルド可変入力バッファ１０１の出力信号の立ち上がり、立ち下がりが検出され、その検出結果に応じてパルス信号が出力されることとなる。
【００１１】
次に、入力信号が図４（Ａ）に示されたように立ち上がりにより大きい遅延を有する場合において、図１に示された構成における動作について説明する。
まず、ロジックスレショルド可変入力バッファ１０１によるスレショルドが仮に一定、すなわち、換言すれば、入力検出のスレショルドレベルの補正が無い場合、図４（Ａ）に示された入力信号に対して、ロジックスレショルド可変入力バッファ１０１においては、所定のスレショルドレベルで入力信号の判定が行われることとなる。その結果、ロジックスレショルド可変入力バッファ１０１からは、入力信号に応じて図４（Ｂ）に示されたようなパルス信号が出力されることとなる。
そして、ロジックスレショルド可変入力バッファ１０１におけるスレショルドの補正が施されないこのような信号（図４（Ｂ）参照）が信号変化検出器１０２に入力され、その信号変化が検出された際に一定幅のパルスが出力されることとなる（図４（Ｃ）参照）。
【００１２】
この場合、ロジックスレショルド可変入力バッファ１０１においてスレショルドの補正が無い信号が出力され、その信号が信号変化検出器１０２に入力される結果、信号変化検出器１０２から出力される信号（図４（Ｃ）参照）の立ち下がり及び立ち上がりは、本来の理想的な位置、すなわち、信号変化検出器１０２の出力信号の立ち上がりについては、入力信号Ｓ１，Ｓ２，Ｓ３，Ｓ３，Ｓ４の立ち下がり開始の時点から時間Ｚ０の遅れを有し、また、信号変化検出器１０２の出力信号の立ち下がりについては、入力信号Ｓ１，Ｓ２，Ｓ３，Ｓ３，Ｓ４の立ち上がり開始の時点から時間Ｚ１の遅れを有するものとなる。しかも、このような信号変化検出器１０２の出力信号の立ち上がり、立ち下がりの時間遅延が、種々の要因により、非周期的に出現する場合がある（図４（Ｃ）参照）。この信号変化検出器１０２の出力信号は、同期の対象となる原本信号とされるものであるが、上述のように、信号の立ち上がり、立ち下がり遅延が非周期的であることは、この原本信号の周期が一定しないことを意味し、かかる状態にあっては、同期をとってもいわゆるジッタが生じてしまうこととなる。
【００１３】
これに対して、本発明の実施の形態においては、まず、図４（Ａ）に示されたような入力信号がロジックスレショルド可変入力バッファ１０１において、あるスレショルドで論理値Ｈｉｇｈ、論理値Ｌｏｗの判定がなされ、Ｈ／Ｌパルス長さ検出器１０３へ入力されると、ここで論理値Ｈｉｇｈと論理値Ｌｏｗの時間の比較がなされる。このＨ／Ｌパルス長さ検出器１０３におけるパルス長さの比較動作は、例えば、所定時間間隔で行うようにするのが好適である。
図４（Ｇ）には、Ｈ／Ｌパルス長さ検出器１０３におけるパルス長さの比較動作を所定時間間隔で、しかも、信号Ｓ１について行った場合において、Ｈ／Ｌパルス長さ検出器１０３からの出力信号の例が示されている。この場合、図４（Ｇ）は、信号Ｓ１の論理値Ｈｉｇｈの時間が論理値Ｌｏｗの時間に比して長いと仮定しており、かかる場合の比較結果としてパルスが出力された状態が示されたものとなっている。
【００１４】
フィードバック回路１０４は、上述のようにＨ／Ｌパルス長さ検出器１０３から入力信号のＨｉｇｈの時間が論理値Ｌｏｗの時間に比して長い、換言すれば、論理値Ｌｏｗの時間が論理値Ｈｉｇｈの時間に比して短いとする比較結果に対応するパルスが入力されることにより、ロジックスレショルド可変入力バッファ１０１において、デジタルオーディオ入力信号の論理値Ｌｏｗと判定する際のスレショルドのレベルが引き上げられるよう必要な制御信号をロジックスレショルド可変入力バッファ１０１へ出力することとなる。
そして、ロジックスレショルド可変入力バッファ１０１においては、このようなフィードバック回路１０４からの信号によって、デジタルオーディオ入力信号が論理値Ｌｏｗと判定する際のスレショルドのレベルが引き上げられる結果、このロジックスレショルド可変入力バッファ１０１からは、スレショルド調整前に比して論理値Ｌｏｗの時間が長い信号が出力されることとなる。
【００１５】
そして、この新たな出力状態で所定間隔後に再びＨ／Ｌパルス長さ検出器１０３において、パルス長さの比較が行われることとなり、その比較結果に応じてフィードバック回路１０４からロジックスレショルド可変入力バッファ１０１へ対する制御信号が出力されることが繰り返されることによって、最終的には、ロジックスレショルド可変入力バッファ１０１から出力される信号の論理値Ｈｉｇｈと論理値Ｌｏｗの時間が等しいものとされるようになっている。
その結果、信号変化検出器１０２から出力される信号は、図４（Ｅ）に示されたように、その立ち上がり、立ち下がりの遅延時間にばらつきのないものが得られることとなる。
【００１６】
次に、上述のような動作に適するロジックスレショルド可変入力バッファ１０１及びＨ／Ｌパルス長さ検出器１０３のより具体的な回路構成例について図２及び図３を参照しつつ説明する。
まず、Ｈ／Ｌパルス長さ検出器１０３の回路構成例について、図３を参照しつつ説明する。
この構成例において、Ｈ／Ｌパルス長さ検出器１０３は、充放電回路５１と比較器６とを主たる構成要素として構成されたものとなっている。
以下、具体的に回路構成を説明すれば、まず、入力段においては、充放電回路５１の構成要素である検出器用第１のｐチャンネルＭＯＳ−ＦＥＴ１と検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２とが電源とグランド間において直列接続されて設けられている。すなわち、検出器用第１のｐチャンネルＭＯＳ−ＦＥＴ１のソースには、電源電圧ＶＤＤが印加されるようになっている一方、ドレインは、検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２のドレインに接続され、検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２のソースは、グランドに接続されたものとなっている。
また、検出器用第１のｐチャンネルＭＯＳ−ＦＥＴ１のゲートは、ロジックスレショルド可変入力バッファ１０１の出力が論理値Ｌｏｗの間、検出器用第１のｐチャンネルＭＯＳ−ＦＥＴ１を動作状態とするためのパルス（以下「Ｌ充電パルス」と言う）が印加されるようになっている。さらに、検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２のゲートは、ロジックスレショルド可変入力バッファ１０１の出力が論理値Ｈｉｇｈの間、検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２を動作状態とするためのパルス（以下「Ｈ放電パルス」と言う）が印加されるようになっている。
【００１７】
一方、検出器用第１のｐチャンネルＭＯＳ−ＦＥＴ１のドレインと検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２のドレインとの接続点は、比較器６の反転入力端子に接続されると共に、この接続点とグランドとの間に、比較器４とコンデンサ５が直列接続されて設けられたものとなっている。すなわち、検出器用第１のｐチャンネルＭＯＳ−ＦＥＴ１のドレインと検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２のドレインとの接続点には、比較器４の一端が接続され、この比較器４の他端は、コンデンサ５の一端に接続され、そして、このコンデンサ５の他端がグランドに接続されたものとなっている。
また、比較器６の反転入力端子には、検出器用第２のｎチャンネルＭＯＳ−ＦＥＴ３のソースが、非反転入力端子には、検出器用第２のｎチャンネルＭＯＳ−ＦＥＴ３のドレインが、それぞれ接続されたものとなっていると共に、非反転入力端子には、比較用基準電圧ｒｅｆが印加されるようになっている。
そして、検出器用第２のｎチャンネルＭＯＳ−ＦＥＴ３のゲートには、プリセット信号ｐｒｅｓｅｔが印加されるようになっている。
【００１８】
かかる構成においては、パルス長さの比較の前処理として、まず、プリセット信号によって、検出器用第２のｎチャンネルＭＯＳ−ＦＥＴ３が導通状態とされて、反転入力端子が非反転入力端子に印加されている基準電圧ｒｅｆと同電位とされる。
次いで、例えば、Ｌ充電パルス（図３においては「Ｌｅｎ」と表記）が検出器用第１のｐチャンネルＭＯＳ−ＦＥＴ１のゲートに印加されると、この検出器用第１のｐチャンネルＭＯＳ−ＦＥＴ１が導通状態となり、コンデンサ５は比較器４を介して充電開始されることとなる（図４（Ｆ）参照）。Ｌ充電パルスは、ロジックスレショルド可変入力バッファ１０１の出力信号の論理値Ｌｏｗの期間に対応して印加されるものとなっているため、コンデンサ５の電荷の充電量、換言すれば、充電電圧は、ロジックスレショルド可変入力バッファ１０１の出力信号の論理値Ｌｏｗの期間に対応した大きさとなる。
【００１９】
一方、検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２のゲートにＨ放電パルス（図３においては「Ｈｅｎ」と表記）が印加されると、この検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２が導通状態となり、コンデンサ５は、比較器４及び検出器用第１のｎチャンネルＭＯＳ−ＦＥＴ２を介して放電状態とされる（図４（Ｆ）参照）。Ｈ放電パルスは、ロジックスレショルド可変入力バッファ１０１の出力信号の論理値Ｈｉｇｈの期間に対応して印加されるものとなっているため、結局、比較器４の一端側の点Ａ（図３参照）における電圧、すなわち、比較器６の反転入力端子における電圧は、仮に、論理値Ｌｏｗの期間が論理値Ｈｉｇｈの期間より長い場合には、コンデンサ５の充電期間が放電期間より長くなるために、非反転入力端子の基準電圧ｒｅｆよりも大となる。したがって、この場合、比較器６の出力は、論理値Ｌｏｗとなり、図４（Ｇ）のようなパルスは出力されないこととなる。
また、上述とは逆に、論理値Ｈｉｇｈの期間が論理値Ｌｏｗの期間よりも長い場合には、コンデンサ５の放電期間が充電期間を上回るため、比較器６の非反転入力端子の比較用基準電圧ｒｅｆの方が、反転入力端子の電圧よりも大となり、その結果、比較器６からは、図４（Ｇ）に示されたようなパルスが出力されることとなる。
【００２０】
上述のような構成を有するＨ／Ｌパルス長さ検出器１０３に対して、フィードバック回路１０４の構成としては、例えば、パラレルビット出力を有する公知・周知の構成からなるシフトレジスタを用いた構成とするのが好適である。すなわち、この場合、シフトレジスタ（図示せず）は、Ｈ／Ｌパスル長さ検出器１０３からのパルスが入力される度毎にシフト動作行われ、そのパラレルビット出力が増加してゆくものとなる。
そして、このようなＨ／Ｌパルス長さ検出器１０３及びフィードバック回路１０４に適するロジックスレショルド可変入力バッファ１０１の具体的な一回路構成例が図２に示されており、以下、同図を参照しつつ、その回路構成例について説明する。
【００２１】
まず、この回路構成例において、ロジックスレショルド可変入力バッファ１０１は、出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１と出力用第１のｎチャンネルＭＯＳ−ＦＥＴ１２とにより出力段が構成されている。そして、出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１のソースと電源（図示せず）との間に、複数の電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎが設けられる一方、出力用第１のｎチャンネルＭＯＳ−ＦＥＴ１２のソースとグランドとの間には、複数のグランド側第１乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−１〜１４−ｎが設けられたものとなっている。
すなわち、出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１のゲートと出力用第１のｎチャンネルＭＯＳ−ＦＥＴ１２のゲートは、相互に接続されて外部からのデジタルオーディオ信号の入力端子となっている一方、出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１のドレインと出力用第１のｎチャンネルＭＯＳ−ＦＥＴ１２のドレインが相互に接続されて出力端子となっている。
【００２２】
また、出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１のソースには、電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎのドレインが接続され、これら電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎのソースには、電源電圧ＶＤＤが印加されるようになっている。
この電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎは、フィードバック回路１０４が先に述べたようにシフトレジスタによって構成されたものである場合に、そのパラレルビット出力数に応じた数だけ設けられたものとなっており、この点、グランド側第１乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−１〜１４−ｎについても同様である。
そして、電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎのゲートは、フィードバック回路１０４を構成するシフトレジスタ（図示せず）のパラレルビット出力信号がそれぞれ印加されるようになっている。
【００２３】
一方、出力用第１のｎチャンネルＭＯＳ−ＦＥＴ１２のソースには、グランド側第１乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−１〜１４−ｎのドレインが接続され、これらグランド側第１乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−１〜１４−ｎのソースは、グランドに接続されたものとなっている。そして、これらグランド側第１乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−１〜１４−ｎのゲートは、先の電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎのゲート同様、フィードバック回路１０４を構成するシフトレジスタ（図示せず）のパラレルビット出力信号がそれぞれ印加されるようになっている。なお、図２において、Ｐ１、Ｐ２、Ｐ３、Ｐ４・・・Ｐｎは、フィードバック回路１０４を構成するシフトレジスタ（図示せず）の出力ビットを意味し、例えば、Ｐ１をシフトレジスタの最下位ビットとし、以下、Ｐの添字の数が大きくなるに従いシフトレジスタの出力の上位ビットに対応させると好適である。
【００２４】
かかる構成において、フィードバック回路１０４から入力される制御信号に対して、電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎと、グランド側第１乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−１〜１４−ｎとは、丁度逆の動作となる。すなわち、例えば、Ｐ１が論理値Ｈｉｇｈに対応する信号となった場合、電源側第１のｐチャンネルＭＯＳ−ＦＥＴ１３−１は、非導通状態となる一方、グランド側第１のｎチャンネルＭＯＳ−ＦＥＴ１４−１は、導通状態となる。
そして、電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎの内、導通状態となるＭＯＳ−ＦＥＴの数が増えるに従い、電源から出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１へ流れ込む電流の通路の増加を招くこととなり、そのため、出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１及び出力用第１のｎチャンネルＭＯＳ−ＦＥＴ１２のゲートに論理値Ｈｉｇｈが入力された際に、出力用第１のｎチャンネルＭＯＳ−ＦＥＴ１２が導通状態となるスレショルドレベルを上昇させることとなる。
【００２５】
一方、グランド側第１乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−１〜１４−ｎの内、導通状態のＭＯＳ−ＦＥＴの増加は、グランドへ流れ込む電流の通路の増加を意味し、これは、結局、出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１及び出力用第１のｎチャンネルＭＯＳ−ＦＥＴ１２のゲートに論理値Ｌｏｗが入力された際に、出力用第１のｐチャンネルＭＯＳ−ＦＥＴ１１が導通状態となるスレショルドレベルを低下させることとなる。
したがって、このロジックスレショルド可変入力バッファ１０１によって、論理値Ｈｉｇｈが出力される際のスレショルドレベルが引き上げられるにしたがって出力パルスの幅が短くなる一方、論理値Ｌｏｗが出力される際のスレショルドレベルが引き下げられるにしたがって、論理値Ｌｏｗの出力期間が短縮されることとなる。
上述の動作から理解できるように、電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎ及びグランド側第１乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−１〜１４−ｎの数、換言すれば、フィードバック回路１０４を構成するシフトレジスタのパラレル出力ビット数は、スレショルドレベルの調整精度を定めるものとなる。すなわち、ＭＯＳ−ＦＥＴの数が多いほど、スレショルドレベルを少しずつ可変できることとなる。
【００２６】
次に、ロジックスレショルド可変入力バッファ１０１、Ｈ／Ｌパルス長さ検出器１０３及びフィードバック回路１０４が上述した回路構成例である場合を前提として、再度全体的な動作について概括的に説明することとする。
ロジックスレショルド可変入力バッファ１０１へ、例えば、図４（Ａ）に示されたようなデジタルオーディオ信号が入力されるとして、信号Ｓ１の立ち上がりにより以前の適宜なタイミングで、Ｈ／Ｌパルス長さ検出器１０３にプリセット信号ｐｒｅｓｅｔが印加され、比較器６の非反転入力端子及び反転入力端子の電位は、等しく設定される。
そして、信号Ｓ１の立ち上がりに同期してＨ／Ｌパルス長さ検出器１０３へＬ充電パルスが印加され、コンデンサ５の充電が開始され、コンデンサ５の端子電圧は上昇することとなる（図４（Ｆ）参照）。そして、信号Ｓ１の論理値Ｈｉｇｈのレベルが、ある立ち下がり遅れを伴って低下し始めて暫くした後、Ｈ／Ｌパルス長さ検出器１０３へＨ放電パルスが印加され、コンデンサ５の放電が開始されることとなる（図４（Ｆ）参照）。
【００２７】
次いで、信号Ｓ２が論理値Ｈｉｇｈへ立ち上がり始めた後、若干の遅れを伴いＨ／Ｌパルス長さ検出器１０３から、信号Ｓ１の論理値Ｈｉｇｈの期間が論理値Ｌｏｗの期間に比して長いとする判定結果に対応する所定幅のパルス信号が出力され（図４（Ｇ）参照）、フィードバック回路１０４を構成するシフトレジスタ（図示せず）が動作し、例えば、Ｐ１をその最下位ビット出力とすれば、この場合Ｐ１のみが論理値Ｈｉｇｈの状態となり、他の出力ビットは全て論理値Ｌｏｗの状態である。
その結果、ロジックスレショルド可変入力バッファ１０１においては、電源側第１のｐチャンネルＭＯＳ−ＦＥＴ１３−１が非導通状態、第２乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−２〜１３−ｎが導通状態となる一方、グランド側第１のｎチャンネルＭＯＳ−ＦＥＴ１４−１が導通状態、第２乃至第ｎのｎチャンネルＭＯＳ−ＦＥＴ１４−２〜１４−ｎが非導通状態となる。
したがって、論理値Ｈｉｇｈとなる際のスレショルドレベルが、電源側第１乃至第ｎのｐチャンネルＭＯＳ−ＦＥＴ１３−１〜１３−ｎの内、導通状態となったＭＯＳ−ＦＥＴの数に比例して上昇し、ロジックスレショルド可変入力バッファ１０１から出力される論理値Ｈｉｇｈの期間がスレショルドレベル調整前に比して短くなり、その結果、信号変化検出器１０２から出力されるパルス信号の周期の遅れ量は、例えば、入力信号Ｓ３以降は一定量ＺＡとなり信号周期の安定化がなされることとなる。
【００２８】
先に、本発明の実施の形態における同期化回路に入力されるデジタルオーディオ信号の立ち上がり、立ち下がりに遅延が生ずる原因として、実装ボードにおける容量成分の影響等があることを述べたが、信号の立ち上がり、立ち下がりに遅延が生ずる場合としては、このような容量成分の影響だけでなく、例えば、論理信号を生成する半導体回路における論理スレショルドの製造上のばらつきによるものもある。
すなわち、まず、図５（Ａ）は、論理値Ｈｉｇｈの時間Ｔ１と論理値Ｌｏｗの時間Ｔ２が等しく、しかも、信号の立ち上がり時間ｔＲと立ち下がり時間ｔＦが共に零である場合の波形例である。
これに対して、図５（Ｂ）は、論理値Ｈｉｇｈと判定する際の論理スレショルドＶＬＴ１が、信号の最大レベルの丁度１／２に設定された場合において、何らかの原因により信号の立ち上がり時間ｔＲ＜立ち下がり時間ｔＦとなると、論理値Ｈｉｇｈとされる時間Ｔ３が論理値Ｌｏｗとされる時間Ｔ４より大となる場合の波形例を示している。
【００２９】
また、図５（Ｃ）は、論理値Ｌｏｗと判定する際の論理スレショルドＶＬＴ２が、本来のレベル、すなわち信号の最大レベルの１／２より低く、そのため、論理値Ｈｉｇｈとされる時間Ｔ５が論理値Ｌｏｗとされる時間Ｔ６より大となる場合の波形例を示している。なお、この場合、信号の立ち上がり時間ｔＲ＝立ち下がり時間ｔＦである。
上述した本発明の実施の形態における同期化回路は、実装ボードの容量成分による影響によって立ち上がり、立ち下がり時間に遅延を含んだオーディオデジタル信号を入力信号とするとして、その動作を説明したが、勿論このような入力信号に限定されることはなく、半導体回路の製造精度等に起因して生ずる電気的特性のばらつき、すなわち、例えば、上記図５（Ｃ）に例示されたように論理スレショルドのばらつきによって論理値Ｈｉｇｈと論理値Ｌｏｗの時間が異なる場合などの入力信号に対しても同様に入力信号の立ち上がり時間と立ち下がり時間を含めた同期化成分の周期を一定に補正することが可能なものである。
【００３０】
なお、上述した本発明の実施の形態においては、例えば、ロジックスレショルド可変入力バッファ１０１におけるスレショルドを調整するためにフィードバック回路１０４から入力される信号として、シフトレジスタによるデジタル信号を例として挙げたが、勿論デジタル信号に限定される必要はなく、アナログ信号を用いるようにしても良いものである。そして、このようにアナログ信号を用いる場合、電位的には例えば、電源とグランド間の中間値を用いるような回路構成とすることが考えられる。
【００３１】
【発明の効果】
以上、述べたように、本発明によれば、入力信号の立ち上がり、立ち下がり時間も含めて、信号周期の変動を検出し、その検出結果に基づいて入力信号の論理判定のスレショルドレベルを調整できるようにしたので、立ち上がり時間、立ち下がり時間の差や回路の電気的特性のばらつきによって生ずる信号検出結果の周期の変動を極力抑圧し、その信号検出により発生されるパルス間隔を等しくすることができ、このパルスを参照して動作するＰＬＬ等の同期回路のジッタの低減を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における同期化回路の構成例を示す構成図である。
【図２】図１に示された同期化回路に用いられるロジックスレショルド可変入力バッファの具体的な回路構成例を示す回路図である。
【図３】図１に示された同期化回路に用いられるＨ／Ｌパルス長さ検出器の具体的な回路構成例を示す回路図である。
【図４】本発明の実施の形態における同期回路の主要部における波形図であって、図４（Ａ）はロジックスレショルド可変入力バッファへ外部から入力されるデジタルオーディオ信号の一波形例を示す波形図、図４（Ｂ）はロジックスレショルド可変入力バッファにおけるスレショルドの調整が無い場合のロジックスレショルド可変入力バッファの出力波形の一例を示す波形図、図４（Ｃ）はロジックスレショルド可変入力バッファにおけるスレショルドの調整が無い場合の信号変化検出器の出力波形例を示す波形図、図４（Ｄ）は本発明の実施の形態におけるロジックスレショルド可変入力バッファの出力波形例を示す波形図、図４（Ｅ）は本発明の実施の形態における信号変化検出器の出力波形例を示す波形図、図４（Ｆ）はＨ／Ｌパルス長さ検出器における比較器の反転入力端子の電圧変化を示す波形図、図４（Ｇ）はＨ／Ｌパルス長さ検出器の出力波形例を示す波形図である。
【図５】入力信号の波形例を示す波形図であって、図５（Ａ）は信号の立ち上がり時間及び立ち下がり時間が共に零で等しく、かつ、論理値Ｈｉｇｈと論理値Ｌｏｗの時間が等しい入力信号の波形例を示す波形図、図５（Ｂ）は信号の立ち上がり時間がたち下がり時間より短く、かつ、論理値Ｈｉｇｈの時間が論理値Ｌｏｗの時間より長い場合の入力信号の波形例を示す波形図、図５（Ｃ）は信号の立ち上がり時間及び立ち下がり時間が零以外で共に等しく、かつ、論理値Ｈｉｇｈの時間が論理値Ｌｏｗの時間より長い場合の入力信号の波形例を示す波形図である。
【符号の説明】
６…比較器
５１…充放電回路
１０１…ロジックスレショルド可変入力バッファ
１０２…信号変化検出器
１０３…Ｈ／Ｌパルス長さ検出器
１０４…フィードバック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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