(57)【要約】【課題】消費電力の増大、チップ面積の増加を伴うことなく、ＤＲＡＭのデータ読み出しを高速化する。【解決手段】データ読み出しに当たって、ビット線対（ＢＬ，ＢＬＸ）をＧＮＤレベルにプリチャージし、ダミーセル（１４）を電圧ＶＤＤで充電する。そして、ワード線（ＷＬ）およびダミーワード線（ＤＷＬ）が活性化され、それぞれの電位がアクセストランジスタ（１１１，１４１）の閾値電圧だけ上昇すると、すぐさまメインキャパシタ（１１２）およびダミーキャパシタ（１４３）がビット線に電気的に接続され、データの滲み出しが始まる。こうして生じたビット線間の電位差はセンスアンプ（１２）によって検知・増幅され、データが読み出される。ここで、ダミーキャパシタ（１４３）の静電容量はメインキャパシタ（１１２）のほぼ半分にしている。このため、ダミーキャパシタ（１４３）のプリチャージは電圧ＶＤＤで行うことができる。【選択図】  図１
2004265533.tif 000002
【特許請求の範囲】
【請求項１】
記憶データに対応する電荷を蓄積する第１のキャパシタと、ゲートがワード線に接続され、ソース／ドレインの一方が第１のビット線に接続され、ソース／ドレインの他方が前記第１のキャパシタに接続された第１のトランジスタとを有するメモリセルと、
前記第１のキャパシタよりも静電容量が小さい第２のキャパシタと、ゲートがダミーワード線に接続され、ソース／ドレインの一方が第２のビット線に接続され、ソース／ドレインの他方が前記第２のキャパシタに接続された第２のトランジスタと、前記ダミーワード線が非活性のとき、プリチャージ信号に応じて、前記第２のキャパシタを、第１の電圧を供給する電圧線に電気的に接続する第３のトランジスタとを有するダミーセルと、
前記ワード線およびダミーワード線が非活性のとき、前記第１および第２のビット線を、第２の電圧にプリチャージするプリチャージ回路と、
前記ワード線およびダミーワード線が活性化され、前記第１および第２のキャパシタが前記第１および第２のビット線にそれぞれ電気的に接続されたとき、前記第１のビット線と前記第２のビット線との間に生じる電位差を検知して、前記第１および第２のビット線の電圧を、前記第１および第２の電圧、または前記第２および第１の電圧に増幅するセンスアンプとを備え、
前記ワード線およびダミーワード線の非活性電圧レベルから活性電圧レベルへの遷移は、いずれも、前記第２の電圧から前記第１の電圧へと向かう方向のものである
ことを特徴とする半導体記憶回路。
【請求項２】
請求項１に記載の半導体記憶回路において、
前記第２のキャパシタの静電容量は、実質的に、前記第１のキャパシタの静電容量の半分である
ことを特徴とする半導体記憶回路。
【請求項３】
請求項２に記載の半導体記憶回路において、
前記第１および第２のキャパシタは、いずれも、スタック型キャパシタであり、
前記第１のキャパシタは、さらに、ＨＳＧ形成されたものである
ことを特徴とする半導体記憶回路。
【請求項４】
請求項２に記載の半導体記憶回路において、
前記第１のキャパシタは、スタック型キャパシタであり、
前記第２のキャパシタは、プレーナ型キャパシタである
ことを特徴とする半導体記憶回路。
【請求項５】
請求項２に記載の半導体記憶回路において、
前記第１のキャパシタは、トレンチ型キャパシタであり、
前記第２のキャパシタは、プレーナ型キャパシタである
ことを特徴とする半導体記憶回路。
【請求項６】
請求項１に記載の半導体記憶回路において、
前記ダミーワード線の電圧振幅は、前記ワード線の電圧振幅よりも小さい
ことを特徴とする半導体記憶回路。
【請求項７】
記憶データに対応する電荷を蓄積する第１のキャパシタと、ゲートがワード線に接続され、ソース／ドレインの一方が第１のビット線に接続され、ソース／ドレインの他方が前記第１のキャパシタに接続された第１のトランジスタとを有するメモリセルと、
第２のキャパシタと、ゲートがダミーワード線に接続され、ソース／ドレインの一方が第２のビット線に接続され、ソース／ドレインの他方が前記第２のキャパシタに接続された第２のトランジスタと、前記ダミーワード線が非活性のとき、プリチャージ信号に応じて、前記第２のキャパシタを、第１の電圧を供給する電圧線に電気的に接続する第３のトランジスタとを有するダミーセルと、
前記ワード線およびダミーワード線が非活性のとき、前記第１および第２のビット線を、第２の電圧にプリチャージするプリチャージ回路と、
前記ワード線およびダミーワード線が活性化され、前記第１および第２のキャパシタが前記第１および第２のビット線にそれぞれ電気的に接続されたとき、前記第１のビット線と前記第２のビット線との間に生じる電位差を検知して、前記第１および第２のビット線の電圧を、前記第２の電圧および第３の電圧、または前記第３および第２の電圧に増幅するセンスアンプとを備え、
前記ワード線およびダミーワード線の非活性電圧レベルから活性電圧レベルへの遷移は、いずれも、前記第２の電圧から前記第３の電圧へと向かう方向のものであり、
前記ダミーワード線の電圧振幅は、前記ワード線の電圧振幅よりも小さい
ことを特徴とする半導体記憶回路。
【請求項８】
請求項７に記載の半導体記憶回路において、
前記第２のキャパシタは、前記第１のキャパシタと実質的に静電容量が等しく、
前記第１の電圧は、前記第２の電圧と前記第３の電圧との中間の電圧である
ことを特徴とする半導体記憶回路。
【請求項９】
請求項７に記載の半導体記憶回路において、
前記第１および第２のトランジスタは、ＮＭＯＳであり、
前記ダミーワード線の非活性電圧は、前記ワード線の非活性電圧よりも高い
ことを特徴とする半導体記憶回路。
【請求項１０】
請求項９に記載の半導体記憶回路において、
前記ワード線の非活性電圧は、前記第２の電圧よりも低く、
前記ダミーワード線の非活性電圧は、実質的に、前記第２の電圧に等しい
ことを特徴とする半導体記憶回路。
【請求項１１】
請求項７に記載の半導体記憶回路において、
前記第１および第２のトランジスタは、ＰＭＯＳであり、
前記ダミーワード線の非活性電圧は、前記ワード線の非活性電圧よりも低い
ことを特徴とする半導体記憶回路。
【請求項１２】
請求項１１に記載の半導体記憶回路において、
前記ワード線の非活性電圧は、前記第２の電圧よりも高く、
前記ダミーワード線の非活性電圧は、実質的に、前記第２の電圧に等しい
ことを特徴とする半導体記憶回路。
【請求項１３】
請求項１または７に記載の半導体記憶回路において、
前記第２および第３のトランジスタは、前記第２のキャパシタを挟んで一直線上に配置されている
ことを特徴とする半導体記憶回路。
【請求項１４】
請求項１３に記載の半導体記憶回路において、
前記第１および第２のキャパシタは、いずれも、プレーナ型キャパシタであることを特徴とする半導体記憶回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶回路に関するものであり、特に、ダイナミック型メモリについてのメモリアクセス技術に属する。
【０００２】
【従来の技術】
半導体記憶回路の中でもダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）は、大容量のデータが読み書き可能なデバイスとして多用されている。図１２は、現在実用化されている一般的なＤＲＡＭの回路構成を示す。同図に示したＤＲＡＭ１００は、メモリセル１０１、センスアンプ１０２およびプリチャージ回路１０３を備えている。以下、ＤＲＡＭ１００のデータ読み出し時の動作について、図１３のタイミングチャートを参照しながら説明する。
【０００３】
まず、メモリセル１０１が非活性（ＷＬ＝“Ｌ”）のときにプリチャージ回路１０３が活性化（ＰＲＥ＝“Ｈ”）され、ビット線ＢＬおよびＢＬＸの対（以下、「ビット線対ＢＬ，ＢＬＸ」と表記する）は電圧ＶＤＤ／２（ＶＤＤは電源電圧である）にプリチャージされる。次に、プリチャージ回路１０３が非活性（ＰＲＥ＝“Ｌ”）となるとともにワード線ＷＬが活性化（ＷＬ＝“Ｈ”）され、メモリセル１０１におけるキャパシタ１１０がビット線ＢＬに電気的に接続される。これにより、キャパシタ１１０とビット線ＢＬとの間で蓄積電荷の再配分が行われる。すなわち、キャパシタ１１０が蓄積する電荷が大きいとき、つまりメモリセル１０がデータ“１”を記憶しているときは、キャパシタ１１０の蓄積電荷がビット線ＢＬに供給される。一方、キャパシタ１１０が蓄積する電荷が小さいとき、つまりメモリセル１０がデータ“０”を記憶しているときは、ビット線ＢＬからキャパシタ１１０に電荷が移動する。ここで、メモリセル１０１の記憶データが“１”の場合を考えると、電荷の再配分によってビット線ＢＬの電位はΔＶだけ上昇し、ビット線対ＢＬ，ＢＬＸに電位差ΔＶが生じる。そして、センスアンプ１０２によってこの電位差が検知・増幅され、ＤＲＡＭ１００からデータ“１”を読み出すことができる。
【０００４】
近年、半導体集積回路の微細加工プロセスの進化に伴って、ＤＲＡＭは益々高集積化されつつある。また、高集積化されたＤＲＡＭの消費電力を低減するために、電源電圧の低電圧化も実施されているところである。しかし、ＭＯＳトランジスタの閾値電圧は、プロセスのばらつきのため、電源電圧の低電圧化に比例して低下させることが困難である。したがって、上述のＶＤＤ／２プリチャージ方式のＤＲＡＭにおいては、電源電圧の低電圧化によって、電源電圧に対するＭＯＳトランジスタの閾値電圧の比率が高くなる。特に、今後の０．１０μｍプロセス世代以降のＤＲＡＭについては、センスアンプ１０２を構成するＭＯＳトランジスタの閾値電圧とビット線対ＢＬ，ＢＬＸの電圧振幅である電圧ＶＤＤ／２との差がほとんどなくなってしまうおそれがある。こうなると、センスアンプ１０２を活性化してもトランジスタのゲート−ソース間に十分な電位差が生じなくなり、ビット線対ＢＬ，ＢＬＸのセンス動作の大幅な遅延あるいはセンス動作不能といった事態が生じてしまうこととなる。
【０００５】
上記の問題を解決するには、センスアンプトランジスタのゲート−ソース間電圧が大きくなることが好ましい。これに関して、次のような従来技術がある。
【０００６】
図１４は、従来のＶＤＤプリチャージ方式のＤＲＡＭの回路構成を示す。同図に示したＤＲＡＭ２００はＮＭＯＳで構成され、メモリセル２０１、センスアンプ２０２、プリチャージ回路２０３およびダミーセル２０４を備えている。以下、ＤＲＡＭ２００のデータ読み出し時の動作について、図１５のタイミングチャートを参照しながら説明する。
【０００７】
まず、メモリセル２０１が非活性（ＷＬ＝“Ｌ”）のときにプリチャージ回路２０３が活性化（Ｐ＝“Ｈ”）され、ビット線対ＢＬ，ＢＬＸは電圧ＶＤＤ−Ｖｔｈ（Ｖｔｈはプリチャージ回路２０３を構成するＮＭＯＳトランジスタの閾値電圧である）にプリチャージされる。また、このとき、信号ＰＲＥ＝“Ｈ”であり、ダミーセル２０４におけるダミーキャパシタ２２０はＧＮＤレベルに充電される。次に、信号ＰおよびＰＲＥが“Ｌ”となるとともに、ワード線ＷＬおよびダミーワード線ＤＷＬが活性化（ＷＬ＝“Ｈ”，ＤＷＬ＝“Ｈ”）される。これにより、メモリセル２０１におけるメインキャパシタ２１０およびダミーセル２０４におけるダミーキャパシタ２２０が、それぞれビット線ＢＬおよびＢＬＸに電気的に接続され、電荷の再配分が行われる。ここで、メモリセル２０１の記憶データが“０”の場合を考えると、メインキャパシタ２１０とビット線ＢＬとの間での電荷の再配分によって、ビット線ＢＬの電位はΔＶだけ降下する。同様に、ダミーキャパシタ２２０とビット線ＢＬＸとの間での電荷の再配分によって、ビット線ＢＬＸの電位はΔＶｒｅｆだけ降下する。ここで、ダミーキャパシタ２２０は、メインキャパシタ２１０の約半分の静電容量となるように構成されており、ビット線ＢＬＸの電位降下ΔＶｒｅｆは、ビット線ＢＬの電位降下ΔＶの約半分となる。そして、ビット線対ＢＬ，ＢＬＸに生じた電位差はセンスアンプ２０２によって検知・増幅され、ＤＲＡＭ２００からデータ“０”を読み出すことができる（たとえば、非特許文献１参照）。
【０００８】
一方、図１６は、従来のＧＮＤプリチャージ方式のＤＲＡＭの回路構成を示す。同図に示したＤＲＡＭ３００はＮＭＯＳで構成され、メモリセル３０１、センスアンプ３０２、プリチャージ回路３０３およびリファレンスセル（ダミーセル）３０４を備えている。以下、ＤＲＡＭ３００のデータ読み出し時の動作について、図１７のタイミングチャートを参照しながら説明する。
【０００９】
まず、メモリセル３０１が非活性（ＷＬ０＝“Ｌ”）のときにプリチャージ回路３０３が活性化（ＥＱＰ＝“Ｈ”）され、ビット線対ＢＣ，ＢＴはいずれもＧＮＤレベルにプリチャージされる。また、このとき、信号ＲＥＱＰ＝“Ｈ”であり、ダミーセル３０４はＶＤＤ／２にプリチャージされる。次に、ワード線ＷＬ０およびリファレンスワード線（ダミーワード線）ＲＦＷＬ０が活性化（ＷＬ０＝“Ｈ”，ＲＦＷＬ０＝“Ｈ”）される。これにより、メモリセル３０１におけるメインキャパシタ３１０およびダミーセル３０４におけるダミーキャパシタ３２０が、それぞれビット線ＢＣおよびＢＴに電気的に接続され、電荷の再配分が行われる。ここで、メモリセル３０１の記憶データが“１”の場合を考えると、メインキャパシタ３１０とビット線ＢＣとの間での電荷の再配分によって、ビット線ＢＣの電位はΔＶだけ上昇する。同様に、ダミーキャパシタ３２０とビット線ＢＴとの間での電荷の再配分によって、ビット線ＢＴの電位はΔＶｒｅｆだけ上昇する。ここで、ダミーキャパシタ３２０の蓄積電荷は、メインキャパシタ３１０の最大蓄積電荷の約半分になっているため、ビット線ＢＴの電位上昇ΔＶｒｅｆは、ビット線ＢＣの電位上昇ΔＶの約半分となる。そして、ビット線対ＢＣ，ＢＴに生じた電位差はセンスアンプ３０２によって検知・増幅され、ＤＲＡＭ３００からデータ“１”を読み出すことができる（たとえば、非特許文献２参照）。
【００１０】
【非特許文献１】
シュレーダー（Ｐａｕｌ  Ｒ．  Ｓｃｈｒｏｅｄｅｒ）、外１名，「１６Ｋ×１ビット・ダイナミックＲＡＭ（Ａ  １６Ｋ  ｘ  １  Ｂｉｔ  Ｄｙｎａｍｉｃ  ＲＡＭ）」，“ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，米国，ＩＳＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ），１９７７年２月，ｐ．１２−１３
【非特許文献２】
バース（Ｂａｒｔｈ）、外３名，「ＧＮＤセンス、ビット線ツイストおよび直接リファレンスセル書き込みを特徴とする３００ＭＨｚマルチバンクｅＤＲＡＭマクロ（Ａ  ３００ＭＨｚ  Ｍｕｌｔｉ−Ｂａｎｋｅｄ  ｅＤＲＡＭ  Ｍａｃｒｏ  Ｆｅａｔｕｒｉｎｇ  ＧＮＤ  Ｓｅｎｓｅ，  Ｂｉｔ−Ｌｉｎｅ  Ｔｗｉｓｔｉｎｇ  ａｎｄ  Ｄｉｒｅｃｔ  Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌ  Ｗｒｉｔｅ）」，“ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ”，米国，ＩＳＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ），２００２年２月，ｐ．１５６−１５７
【００１１】
【発明が解決しようとする課題】
図１４のＤＲＡＭ２００では、ビット線対ＢＬ，ＢＬＸは、ワード線ＷＬおよびダミーワード線ＤＷＬの活性論理レベルに対応する電源電圧ＶＤＤにプリチャージされる。このため、ワード線ＷＬは活性化されても、その電圧がビット線ＢＬよりも、メモリセル２０１を構成するＮＭＯＳトランジスタの閾値電圧Ｖｔｈだけ高いレベルにまで上昇しないと、メインキャパシタ２１０をビット線ＢＬに電気的に接続することができない。ダミーキャパシタ２２０についても同様である。さらに、ワード線ＷＬは多数のメモリセルに接続されているため、その負荷が大きく、活性化に係る電圧レベルの遷移時間が遅い。すなわち、ビット線対ＢＬ，ＢＬＸに電位差が生じるまでに比較的長い時間を要し、データ読み出しに係るアクセス時間が遅いという問題がある。
【００１２】
一方、図１６のＤＲＡＭ３００では、ビット線対ＢＣ，ＢＴのプリチャージレベルは、ワード線ＷＬ０およびダミーワード線ＲＦＷＬ０の非活性論理レベルに対応するＧＮＤ電圧レベルである。このため、ワード線ＷＬ０の活性化レベルが、メモリセル３０１を構成するＮＭＯＳトランジスタの閾値電圧Ｖｔｈを超えることによって、メインキャパシタ３１０はすぐさまビット線ＢＣに電気的に接続される。ダミーキャパシタ３２０についても同様である。したがって、ワード線ＷＬ０のレベル遷移に対して比較的高速にビット線ＢＣのレベルが遷移し、データ読み出しに係る時間が短縮され、メモリアクセスが高速化されている。
【００１３】
しかし、同図のＤＲＡＭ３００では、メモリセル３０１のワード線ＷＬ０とダミーセル３０４のダミーワード線ＲＦＷＬ０とに対してそれぞれ別個の活性・非活性電圧レベルを与えるようにはなっていない。一般にＤＲＡＭにおいては、ワード線の活性レベルは、メモリセルに対するハイレベルデータの書き込みを考慮して、センスアンプ出力のハイレベル（すなわちセンスアンプで増幅されたときのビット線のハイレベル）よりもさらに高い電圧に設定する。また、ワード線の非活性レベルは、データ保持特性を考慮して、センスアンプ出力のローレベル（すなわちセンスアンプで増幅されたときのビット線のローレベル）よりもさらに低い電圧に設定するのが好ましい。したがって、ワード線の電圧振幅は大きくなる。このように、ワード線と同じ大きな振幅でダミーワード線をも駆動することは、消費電力の増大を招く。また、ワード線を大きな振幅で駆動すべく半導体チップ内部で発生する昇圧電源を用いる場合には、昇圧電源回路の面積が増加してしまう。
【００１４】
また、同図のＤＲＡＭ３００では、ダミーセル３０４にＶＤＤ／２レベルの電圧を与えるため、ＶＤＤ／２レベルの電圧を発生する内部電源電圧発生回路が必要になる。専用の内部電源電圧発生回路を設けることは、チップ面積の増大、消費電力の増加を招く。
【００１５】
さらに、同図のＤＲＡＭ３００では、ダミーセル３０４にＶＤＤ／２レベルの電圧を与えるための専用のプリチャージトランジスタ３４２を設けている。このプリチャージトランジスタ３４２は、アクセストランジスタ３４１の一端が接続されるダミーキャパシタ３２０のストレージノードに対して共通に接続をしなければならない。微細プロセスにおいて、ダミーセル３０４のストレージノード部分のみ、プリチャージトランジスタ３４２に対しても接続をするため、通常メモリセルのそれと異なる形状にすると、製造プロセスの最適化が難しくなる。
【００１６】
上記問題に鑑み、本発明は、ワード線の活性化レベルへの遷移が始まってからメモリセルのデータに対応する信号がビット線に読み出されるまでの時間を短縮し、データアクセス時間を改善することを課題とする。さらに、本発明は、消費電力の増大、チップ面積の増大を伴うことなく、データアクセス時間の改善された半導体記憶回路を提供することを課題とする。また、本発明は、容易に最適化できる安価なプロセスで製造できる半導体記憶回路を提供することを課題とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、本発明が講じた手段は、半導体記憶回路として、記憶データに対応する電荷を蓄積する第１のキャパシタと、ゲートがワード線に接続され、ソース／ドレインの一方が第１のビット線に接続され、ソース／ドレインの他方が前記第１のキャパシタに接続された第１のトランジスタとを有するメモリセルと、前記第１のキャパシタよりも静電容量が小さい第２のキャパシタと、ゲートがダミーワード線に接続され、ソース／ドレインの一方が第２のビット線に接続され、ソース／ドレインの他方が前記第２のキャパシタに接続された第２のトランジスタと、前記ダミーワード線が非活性のとき、プリチャージ信号に応じて、前記第２のキャパシタを、第１の電圧を供給する電圧線に電気的に接続する第３のトランジスタとを有するダミーセルと、前記ワード線およびダミーワード線が非活性のとき、前記第１および第２のビット線を、第２の電圧にプリチャージするプリチャージ回路と、前記ワード線およびダミーワード線が活性化され、前記第１および第２のキャパシタが前記第１および第２のビット線にそれぞれ電気的に接続されたとき、前記第１のビット線と前記第２のビット線との間に生じる電位差を検知して、前記第１および第２のビット線の電圧を、前記第１および第２の電圧、または前記第２および第１の電圧に増幅するセンスアンプとを備えたものとする。ここで、前記ワード線およびダミーワード線の非活性電圧レベルから活性電圧レベルへの遷移は、いずれも、前記第２の電圧から前記第１の電圧へと向かう方向のものとする。
【００１８】
本発明によると、ワード線の活性状態への遷移が、ビット線のプリチャージ電圧である第２の電圧からビット線の増幅後の電圧である第１の電圧へと向かう方向に行われる。これにより、メモリセルのトランジスタのゲートに接続されるワード線の電圧が、ソースに接続されるプリチャージ状態のビット線の電圧、すなわち第２の電圧に対して閾値を超えて第１のトランジスタがオンになるタイミングが、逆方向に遷移する場合に比べて早くなり、データ読み出しに係るアクセス時間が短縮される。また、ダミーセルのキャパシタがメモリセルの静電容量よりも小さく、その静電容量の違いによって中間の参照電位を生成できるため、ダミーセルを中間電位にプリチャージするための回路を設ける必要がない。
【００１９】
好ましくは、前記第２のキャパシタの静電容量は、実質的に、前記第１のキャパシタの静電容量の半分とする。これにより、第１のビット線に生じる電位変化の幅に対して、第２のビット線の電位変化量をそのほぼ半分にすることができ、センスアンプによる第１および第２のビット線間の電位差の検知・増幅が、より確実に行われるようになる。
【００２０】
また、前記第１および第２のキャパシタは、いずれもスタック型キャパシタであり、前記第１のキャパシタは、さらに、ＨＳＧ（Ｈｅｍｉ  Ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ）形成されたものであることが好ましい。または、前記第１のキャパシタは、スタック型あるいはトレンチ型キャパシタであり、前記第２のキャパシタは、プレーナ型キャパシタであることが好ましい。これらにより、第１のキャパシタについては超微細加工プロセスにより集積化を図る一方、第２のキャパシタについては容易に形成することが可能となる。
【００２１】
また、前記ダミーワード線の電圧振幅は、前記ワード線の電圧振幅よりも小さいことが好ましい。これにより、半導体記憶回路における消費電力を低減することができる。
【００２２】
一方、上記課題を解決するために、本発明が講じた手段は、半導体記憶回路として、記憶データに対応する電荷を蓄積する第１のキャパシタと、ゲートがワード線に接続され、ソース／ドレインの一方が第１のビット線に接続され、ソース／ドレインの他方が前記第１のキャパシタに接続された第１のトランジスタとを有するメモリセルと、第２のキャパシタと、ゲートがダミーワード線に接続され、ソース／ドレインの一方が第２のビット線に接続され、ソース／ドレインの他方が前記第２のキャパシタに接続された第２のトランジスタと、前記ダミーワード線が非活性のとき、プリチャージ信号に応じて、前記第２のキャパシタを、第１の電圧を供給する電圧線に電気的に接続する第３のトランジスタとを有するダミーセルと、前記ワード線およびダミーワード線が非活性のとき、前記第１および第２のビット線を、第２の電圧にプリチャージするプリチャージ回路と、前記ワード線およびダミーワード線が活性化され、前記第１および第２のキャパシタが前記第１および第２のビット線にそれぞれ電気的に接続されたとき、前記第１のビット線と前記第２のビット線との間に生じる電位差を検知して、前記第１および第２のビット線の電圧を、前記第２の電圧および第３の電圧、または前記第３および第２の電圧に増幅するセンスアンプとを備えたものとする。ここで、前記ワード線およびダミーワード線の非活性電圧レベルから活性電圧レベルへの遷移は、いずれも、前記第２の電圧から前記第３の電圧へと向かう方向のものであり、かつ、前記ダミーワード線の電圧振幅は、前記ワード線の電圧振幅よりも小さいものとする。
【００２３】
本発明によると、上記の説明と同様に、メモリセルのトランジスタがオンになるタイミングが早くなり、データ読み出しに係るアクセス時間が短縮される。さらに、ダミーワード線の電圧振幅をワード線の電圧振幅よりも小さくしているため、消費電力が低減される。
【００２４】
好ましくは、前記第２のキャパシタは、前記第１のキャパシタと実質的に静電容量が等しく、前記第１の電圧は、前記第２の電圧と前記第３の電圧との中間の電圧であるとする。これにより、第１のビット線に生じる電位変化の幅に対して、第２のビット線の電位変化量をそのほぼ中間にすることができ、センスアンプによる第１および第２のビット線間の電位差の検知・増幅が、より確実に行われるようになる。
【００２５】
さらに、前記第１および第２のトランジスタはＮＭＯＳであり、前記ダミーワード線の非活性電圧は前記ワード線の非活性電圧よりも高いことが好ましい。具体的には、前記ワード線の非活性電圧は前記第２の電圧よりも低く、前記ダミーワード線の非活性電圧は実質的に前記第２の電圧に等しいものとする。
【００２６】
これについて、メモリセルおよびダミーセルを構成するトランジスタがＮＭＯＳの場合、ワード線の非活性電圧を第２の電圧（たとえば、ＧＮＤ）よりも降圧して、第１のキャパシタが蓄積する電荷のリークを抑制し、電荷の保持特性を向上させるのが一般的である。しかし、第２のキャパシタには、記憶データに対応する電荷を蓄積するという役割がないため、電荷のリークについては特に考慮しなくてよい。このため、ダミーワード線については、ワード線と同様に降圧する必要がない。したがって、ダミーワード線の非活性電圧を第１のワード線の非活性電圧よりも高くする、換言すると、ワード線の非活性電圧のみを降圧することによって、ダミーワード線の振幅を抑制して、消費電力を低減することができる。また、ダミーワード線に降圧電圧を供給する必要がなくなるため、その分、電源回路を簡略化することができ、半導体記憶回路全体としての回路面積を低減することができる。
【００２７】
また、前記第１および第２のトランジスタは、ＰＭＯＳであり、前記ダミーワード線の非活性電圧は前記ワード線の非活性電圧よりも低いことが好ましい。具体的には、前記ワード線の非活性電圧は前記第２の電圧よりも高く、前記ダミーワード線の非活性電圧は実質的に前記第２の電圧に等しいものとする。
【００２８】
これについて、メモリセルおよびダミーセルを構成するトランジスタがＰＭＯＳの場合、回路特性がＮＭＯＳの場合と逆になるため、ダミーワード線の非活性電圧をワード線の非活性電圧よりも低くする、換言すると、ワード線の非活性電圧のみを昇圧することによって、第１のキャパシタの電荷のリークを抑えつつ、ダミーワード線の振幅を抑制して、消費電力を低減することができる。また、ダミーワード線について昇圧電圧を供給する必要がなくなるため、その分、電源回路を簡略化することができ、半導体記憶回路全体としての回路面積を低減することができる。
【００２９】
また、本発明の上記各半導体記憶回路において、前記第２および第３のトランジスタは、前記第２のキャパシタを挟んで一直線上に配置されていることが好ましい。より好ましくは、前記第１および第２のキャパシタは、いずれも、プレーナ型キャパシタであるとする。
【００３０】
これにより、プレーナ型の第２のキャパシタの両側に、第２および第３のトランジスタを配置して、第２のトランジスタに接続する部分および第３のトランジスタに接続する部分を、それぞれ、メモリセルの第１のトランジスタとプレーナ型の第１のキャパシタの接続部分とを同様な形状にすることができ、メモリセルアレイ部分について、製造プロセスの最適化が容易になる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶回路の回路構成を示す。本実施形態の半導体記憶回路であるＤＲＡＭ１０はＮＭＯＳで構成され、ワード線ＷＬとビット線ＢＬとの交差箇所に設けられたメモリセル１１、ビット線対ＢＬ，ＢＬＸの電位差を検知・増幅するＣＭＯＳセンスアンプ１２、ビット線対ＢＬ，ＢＬＸのプリチャージ回路１３、およびダミーワード線ＤＷＬとビット線ＢＬＸとの交差箇所に設けられたダミーセル１４を備えている。
【００３３】
メモリセル１１は、ＮＭＯＳトランジスタ１１１およびメインキャパシタ１１２からなる１トランジスタ型セルである。ＮＭＯＳトランジスタ１１１は、ビット線ＢＬの非活性時にワード線ＷＬが活性化することによってターンオンし、メインキャパシタ１１２をビット線ＢＬに電気的に接続する。
【００３４】
センスアンプ１２は、信号線ＳＡＰの活性化によって活性化され、ビット線対ＢＬ，ＢＬＸに生じた電位差を検知し、いずれか一方を電源電圧ＶＤＤ（信号線ＳＡＰの活性電圧）にするとともに他方をＧＮＤレベルにする。
【００３５】
プリチャージ回路１３は、ワード線ＷＬおよびダミーワード線ＤＷＬが非活性のとき、信号線ＰＲＥの活性化によって活性化し、ビット線対ＢＬ，ＢＬＸをＧＮＤレベルにプリチャージする。
【００３６】
ダミーセル１４は、ＮＭＯＳトランジスタ１４１および１４２ならびにダミーキャパシタ１４３で構成されている。ＮＭＯＳトランジスタ１４１は、ダミーワード線ＤＷＬが活性化することによってターンオンし、ダミーキャパシタ１４３をビット線ＢＬＸに電気的に接続する。また、ＮＭＯＳトランジスタ１４２は、ダミーワード線ＤＷＬの非活性時に、プリチャージ信号を供給する信号線ＰＲＥが活性化することによってターンオンし、ダミーキャパシタ１４３を電圧線ＶＰＲＥに電気的に接続する。電圧線ＶＰＲＥは、電源電圧ＶＤＤを供給している。
【００３７】
上記のとおりに構成されたＤＲＡＭ１０において、ダミーキャパシタ１４３の静電容量はメインキャパシタ１１２よりも小さく、好ましくはほぼ半分となるように構成する。
【００３８】
図２は、メモリセル１１およびダミーセル１４をプレーナ型キャパシタセルで形成したときの回路図を示す。同図中、（ａ）がメモリセル１１であり、（ｂ）がダミーセル１４である。ここで、ダミーキャパシタ１４３の静電容量は、メインキャパシタ１１２の静電容量のほぼ半分にされている。
【００３９】
図３は、メモリセル１１およびダミーセル１４をスタック型キャパシタセルで形成し、メモリセル１１については、さらにＨＳＧ形成したときの回路断面を示す。スタック型キャパシタセルの場合、メモリセル１１の大きさが超微細加工プロセスによる極小サイズとして最適化されるため、ダミーセル１４については、より小さな静電容量を得るべくメモリセル１１以上にセルサイズを小規模化することは困難である。したがって、ＨＳＧ形成をする際に、ダミーセル１４にマスクをして、メモリセル１１のみＨＳＧ形成がなされるようにすることによって、メモリセル１１と同一サイズで、メモリセル１１よりも静電容量の小さなダミーセル１４を得ることができる。
【００４０】
図４は、メモリセル１１をスタック型キャパシタセルで形成し、ダミーセル１４をプレーナ型キャパシタセルで形成したときの回路断面を示す。また、図５は、メモリセル１１をトレンチ型キャパシタセルで形成し、ダミーセル１４をプレーナ型キャパシタセルで形成したときの回路断面を示す。同じ回路面積を占めるように形成された場合、プレーナ型キャパシタの静電容量は比較的小さい（たとえば、１０ｆＦ程度）のに対して、スタック型キャパシタやトレンチ型キャパシタの静電容量は比較的大きい（たとえば、２０ｆＦ程度）ものとなる。このように、メモリセル１１をスタック型あるいはトレンチ型キャパシタセルで形成し、ダミーセル１４をプレーナ型キャパシタセルで形成することによって、メモリセル１１については超微細加工プロセスにより集積度を上げる一方、メモリセル１１の静電容量よりも小さい静電容量を有するダミーセル１４を容易に形成することができる。
【００４１】
次に、ＤＲＡＭ１０の動作について、特に、メモリセル１１からのデータ読み出し時の動作について、図６のタイミングチャートを参照しながら説明する。
【００４２】
まず、メモリセル１１が非活性（ＷＬ＝“Ｌ”）のときにプリチャージ回路１３が活性化（ＰＲＥ＝“Ｈ”）され、ビット線対ＢＬ，ＢＬＸはいずれもＧＮＤレベルにプリチャージされる。また、このとき、ダミーセル１４において、ダミーキャパシタ１４３のノードＤＳには、電圧線ＶＰＲＥが供給する電源電圧ＶＤＤからＮＭＯＳトランジスタ１４２の閾値電圧Ｖｔｈだけ低い電圧ＶＤＤ−Ｖｔｈが与えられ、ダミーキャパシタ１４３が充電される。
【００４３】
次に、信号線ＰＲＥが非活性化（ＰＲＥ＝“Ｌ”）され、ワード線ＷＬおよびダミーワード線ＤＷＬが活性化（ＷＬ＝“Ｈ”，ＤＷＬ＝“Ｈ”）される。活性化によってワード線ＷＬの電位が上昇する。そして、ワード線ＷＬの電位がＮＭＯＳトランジスタ１１１の閾値電圧Ｖｔｈを超えるとＮＭＯＳトランジスタ１１１がターンオンする。これにより、メインキャパシタ１１２がビット線ＢＬに電気的に接続される。ここで、メインキャパシタ１１２の記憶データが“１”の場合、メインキャパシタ１１２に蓄積された電荷がビット線ＢＬに供給され、ビット線ＢＬの電位がΔＶだけ上昇する。一方、メインキャパシタ１１２の記憶データが“０”の場合、メインキャパシタ１１２のノードＳの電圧はＧＮＤレベルであり、ビット線ＢＬの電位はほとんど変化しない。
【００４４】
一方、ダミーワード線ＤＷＬの電位も活性化によって上昇する。そして、ダミーワード線ＤＷＬの電位がＮＭＯＳトランジスタ１４１の閾値電圧Ｖｔｈを超えるとＮＭＯＳトランジスタ１４１がターンオンし、ダミーキャパシタ１４３がビット線ＢＬＸに電気的に接続される。これにより、ダミーキャパシタ１４３の蓄積電荷がビット線ＢＬＸに供給され、ビット線ＢＬＸの電位はΔＶｒｅｆだけ上昇する。
【００４５】
上述したように、ダミーキャパシタ１４３の静電容量はメインキャパシタ１１２のほぼ半分であるため、このときダミーキャパシタ１４３に蓄積されている電荷は、メインキャパシタ１１２において記憶データ“１”に対応する電荷のほぼ半分であり、ビット線ＢＬＸの電位上昇ΔＶｒｅｆは、ビット線ＢＬの電位上昇ΔＶのほぼ半分となる（ΔＶｒｅｆ＝ΔＶ／２）。したがって、ビット線対ＢＬ，ＢＬＸに生じる電位差は、ビット線ＢＬＸの電位を基準として、ビット線ＢＬの電位がそれよりもΔＶｒｅｆだけ高いかまたは低いかのいずれかとなる。そして、この電位差はセンスアンプ１２によって検知・増幅され、ＤＲＡＭ１０から記憶データ“１”または“０”を読み出すことができる。
【００４６】
さらに、本実施形態のＤＲＡＭ１０には、ダミーワード線の活性時および非活性時の電圧に特徴がある。以下、この点について説明する。
【００４７】
タイミングチャートからわかるように、ワード線ＷＬの活性電圧は、電源電圧ＶＤＤよりも電圧Ｖｔｈ以上昇圧された電圧とするのに対して、ダミーワード線ＤＷＬの活性電圧は、電源電圧ＶＤＤとしている。これは次の理由による。すなわち、メモリセル１１のリフレッシュ時に比較的高い電圧でメインキャパシタ１１２を充電できるように、ワード線ＷＬの活性電圧は、ＮＭＯＳトランジスタ１１１による電圧降下Ｖｔｈを見込んだ電圧、すなわち、電源電圧ＶＤＤよりも電圧Ｖｔｈ以上昇圧された電圧とする必要がある。これに対して、ダミーキャパシタ１４３の電荷の蓄積は、プリチャージトランジスタであるＮＭＯＳトランジスタ１４２によって行われ、ダミーワード線ＤＷＬが活性化することによって、ダミーキャパシタ１４３はビット線ＢＬＸに接続される。したがって、ダミーワード線ＤＷＬとして、昇圧された電圧を用いる必要がない。
【００４８】
また、タイミングチャートからわかるように、ワード線ＷＬの非活性電圧は、ＧＮＤレベルよりも降圧された電圧とするのに対して、ダミーワード線ＤＷＬの非活性電圧は、ＧＮＤレベルとしている。これは次の理由による。すなわち、メモリセル１１におけるＮＭＯＳトランジスタ１１１のサブ・スレッショルド電流によるメインキャパシタ１１２の電荷のリークを抑制し、電荷の保存特性を向上させるために、ワード線ＷＬの非活性電圧として、負電位を与える必要がある。これに対して、ダミーセル１４にはデータを記憶する役割がないため、ダミーキャパシタ１４３の電荷のリークについては考慮しなくてよい。したがって、ダミーワード線ＤＷＬの非活性電圧は、ＧＮＤレベルで充分である。
【００４９】
そして、ダミーワード線ＤＷＬについて、活性時および非活性時の電圧を上記のように設定することにより、ダミーワード線ＤＷＬの振幅が抑制され、ＤＲＡＭ１０の消費電力を低減することができる。さらに、ダミーワード線ＤＷＬに供給される電圧については、電源電圧ＶＤＤおよびＧＮＤ電圧に対して昇圧および降圧の必要がないため、その分、チャージポンプ回路などの電源回路（図示せず）を小規模化することができ、また、スタンバイ電流も削減できる。これにより、回路面積の低減および消費電力の低減が可能となる。
【００５０】
以上、本実施形態によると、ＮＭＯＳで構成されたＤＲＡＭ１０について、ＧＮＤプリチャージ方式の採用によってデータ読み出しが高速化される。また、加工の複雑なダミーセル１４を形成する必要がない。
【００５１】
さらに、ダミーワード線ＤＷＬの活性時および非活性時の電圧を、電源電圧ＶＤＤおよびＧＮＤレベルからそれぞれ非昇圧および非降圧とすることによって、消費電力が低減されるとともに、電源回路の小規模化を図ることができる。なお、この非昇圧および非降圧の両者を同時に実施する必要はなく、いずれか一方のみを実施することによって、上記と同様の効果を得ることができる。
【００５２】
本実施形態では、メモリセルトランジスタがＮＭＯＳで構成され、ＧＮＤプリチャージ方式を採用したデータ読み出しを高速に行うＤＲＡＭに対して、ワード線のみを昇圧または降圧し、ダミーワード線を非昇圧または非降圧とする技術を適用した。しかし、ダミーセルを用いる一般のＤＲＡＭ、たとえば、メモリセルトランジスタがＮＭＯＳで、ＶＤＤプリチャージ方式を採用するＤＲＡＭに対して、ワード線のみを昇圧または降圧し、ダミーワード線を非昇圧または非降圧とする技術を適用しても、低消費電力化、電源回路の小規模化を図ることができる。
【００５３】
なお、メモリセル１１におけるＮＭＯＳトランジスタ１１２およびダミーセル１４におけるＮＭＯＳトランジスタ１４３の特性を同等にすることによって、ワード線ＷＬおよびダミーワード線ＤＷＬの負荷を同程度にすることができる。これにより、ワード線ＷＬおよびダミーワード線ＤＷＬの位相を合わせることが容易になり、センスアンプ１２の活性化、すなわち信号線ＳＡＰの活性化のタイミングを高速化することができる。この結果、データ読み出しをさらに高速化することができる。
【００５４】
ところで、上記説明において、ダミーキャパシタ１４３の静電容量はメインキャパシタ１１２のほぼ半分であるとしたが、これを同程度となるように構成してもよい。この場合、電圧線ＶＰＲＥが供給する電圧を電源電圧ＶＤＤよりも小さい、好ましくは電源電圧ＶＤＤとＧＮＤ電圧との中間の電圧であるＶＤＤ／２とする。これにより、ダミーキャパシタ１４３には、メインキャパシタ１１２のほぼ半分の電圧がプリチャージされることとなり、メインキャパシタ１１２のほぼ半分の電荷が蓄積されるようになる。図７に、メインキャパシタ１１２の静電容量とダミーキャパシタ１４３の静電容量とを同程度にして回路構成された場合のデータ読み出しに係るタイミングチャートを示す。ＤＲＡＭ１０をそのような構成にしても、本実施形態と同様の効果を得ることができる。
【００５５】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る半導体記憶回路の回路構成を示す。本実施形態の半導体記憶回路であるＤＲＡＭ２０はＰＭＯＳで構成され、ワード線ＷＬとビット線ＢＬとの交差箇所に設けられたメモリセル２１、ビット線対ＢＬ，ＢＬＸの電位差をセンス増幅するＣＭＯＳセンスアンプ２２、ビット線対ＢＬ，ＢＬＸのプリチャージ回路２３、およびダミーワード線とビット線ＢＬＸとの交差箇所に設けられたダミーセル２４を備えている。
【００５６】
メモリセル２１は、ＰＭＯＳトランジスタ２１１およびメインキャパシタ２１２からなる１トランジスタ型セルである。ＰＭＯＳトランジスタ２１１は、ビット線ＢＬの非活性時にワード線ＷＬが活性化することによってターンオンし、メインキャパシタ２１２をビット線ＢＬに電気的に接続する。
【００５７】
センスアンプ２２は、信号線ＳＡＮの活性化によって活性化され、ビット線対ＢＬ，ＢＬＸに生じた電位差を検知し、いずれか一方を電源電圧ＶＤＤにするとともに他方をＧＮＤレベル（信号線ＳＡＮの活性電圧）にする。
【００５８】
プリチャージ回路２３は、ワード線ＷＬおよびダミーワード線ＤＷＬが非活性のとき、信号線ＰＲＥＸの活性化によって活性化し、ビット線対ＢＬ，ＢＬＸを電源電圧ＶＤＤにプリチャージする。
【００５９】
ダミーセル２４は、ＰＭＯＳトランジスタ２４１および２４２ならびにダミーキャパシタ２４３で構成されている。ＰＭＯＳトランジスタ２４１は、ダミーワード線ＤＷＬが活性化することによってターンオンし、ダミーキャパシタ２４３をビット線ＢＬＸに電気的に接続する。また、ＰＭＯＳトランジスタ２４２は、ダミーワード線ＤＷＬの非活性時に、プリチャージ信号を供給する信号線ＰＲＥＸが活性化することによってターンオンし、ダミーキャパシタ２４３を電圧線ＶＰＲＥに電気的に接続する。電圧線ＶＰＲＥは、ＧＮＤ電圧を供給している。
【００６０】
上記のとおりに構成されたＤＲＡＭ２０において、ダミーキャパシタ２４３の静電容量はメインキャパシタ２１２よりも小さく、好ましくはほぼ半分となるように構成する。具体的な構成については、第１の実施形態で説明したとおりである。
【００６１】
ここで、本実施形態のＤＲＡＭ２０のメモリセル２１およびダミーセル２４を含むメモリセルアレイの構成について触れておく。図９は、ＤＲＡＭ２０がプレーナ型キャパシタセルで形成された場合におけるメモリセルアレイの回路構成を示す。なお、図８に付した符号と同一の符号で各構成要素を示している。また、図１０は、図９の回路構成図に対応したメモリセルアレイのレイアウトを示す。なお、図１０においてハッチング表示した部分は、トランジスタの活性化領域を表している。
【００６２】
図９および図１０に示したように、ダミーセル２４において、ＰＭＯＳトランジスタ２４１およびＰＭＯＳトランジスタ２４２は、キャパシタ２４３を挟んで一直線上に配置される。そして、ダミーセルアレイは、メモリセルアレイと平行して配置される。これにより、ダミーセル２４を効率よく配置することができ、回路面積を最適化することができる。また、ダミーセル２４において、ＰＭＯＳトランジスタ２４１および２４２とダミーキャパシタ２４３との接続のためのコンタクトホールを設ける必要もない。
【００６３】
次に、ＤＲＡＭ２０の動作について、特に、メモリセル２１からのデータ読み出し時の動作について、図１１のタイミングチャートを参照しながら説明する。
【００６４】
まず、メモリセル２１が非活性（ＷＬ＝“Ｈ”）のときにプリチャージ回路２３が活性化（ＰＲＥＸ＝“Ｌ”）され、ビット線対ＢＬ，ＢＬＸはいずれも電源電圧ＶＤＤにプリチャージされる。また、このとき、ダミーセル２４において、ダミーキャパシタ２４３のノードＤＳには、電圧線ＶＰＲＥが供給するＧＮＤ電圧からＰＭＯＳトランジスタ２４２の閾値電圧Ｖｔｈだけ高い電圧Ｖｔｈが与えられ、ダミーキャパシタ２４３は放電状態となっている。
【００６５】
次に、信号線ＰＲＥＸが非活性化（ＰＲＥＸ＝“Ｈ”）され、ワード線ＷＬおよびダミーワード線ＤＷＬが活性化（ＷＬ＝“Ｌ”，ＤＷＬ＝“Ｌ”）される。活性化によってワード線ＷＬの電位が下降する。そして、ワード線ＷＬの電位がＰＭＯＳトランジスタ２１１の閾値電圧Ｖｔｈを下回るとＰＭＯＳトランジスタ２１１がターンオンする。これにより、メインキャパシタ２１２がビット線ＢＬに電気的に接続される。ここで、メインキャパシタ２１２の記憶データが“０”の場合、ビット線ＢＬに蓄積された電荷がメインキャパシタ２１２に供給され、ビット線ＢＬの電位がΔＶだけ下降する。一方、メインキャパシタ２１２の記憶データが“１”の場合、メインキャパシタ２１２のノードＳの電圧は電源電圧ＶＤＤであり、ビット線ＢＬの電位はほとんど変化しない。
【００６６】
一方、ダミーワード線ＤＷＬの電位も活性化によって下降する。そして、ダミーワード線ＤＷＬの電位がＰＭＯＳトランジスタ２４１の閾値電圧Ｖｔｈを下回るとＰＭＯＳトランジスタ２４１がターンオンし、ダミーキャパシタ２４３がビット線ＢＬＸに電気的に接続される。これにより、ビット線ＢＬＸに蓄積されていた電荷がキャパシタ２４３に供給され、ビット線ＢＬＸの電位はΔＶｒｅｆだけ下降する。
【００６７】
上述したように、ダミーキャパシタ２４３の静電容量はメインキャパシタ２１２のほぼ半分であるため、このときダミーキャパシタ２４３に蓄積されている電荷は、メインキャパシタ２１２において記憶データ“１”に対応する電荷のほぼ半分であり、ビット線ＢＬＸの電位下降ΔＶｒｅｆは、ビット線ＢＬの電位下降ΔＶのほぼ半分となる（ΔＶｒｅｆ＝ΔＶ／２）。したがって、ビット線対ＢＬ，ＢＬＸに生じる電位差は、ビット線ＢＬＸの電位を基準として、ビット線ＢＬの電位がそれよりもΔＶｒｅｆだけ高いかまたは低いかのいずれかとなる。そして、この電位差はセンスアンプ１２によって検知・増幅され、ＤＲＡＭ２０から記憶データ“１”または“０”を読み出すことができる。
【００６８】
さらに、第１の実施形態に係るＤＲＡＭ１０と同様に、ダミーワード線ＤＷＬの電圧振幅がワード線ＷＬの電圧振幅よりも小さくなるようにする。すなわち、ワード線ＷＬの活性電圧を、ＧＮＤレベルよりも降圧された電圧とするのに対して、ダミーワード線ＤＷＬの活性電圧を、ＧＮＤレベルとする。一方、ワード線ＷＬの非活性電圧を、電源電圧ＶＤＤよりも電圧Ｖｔｈ以上昇圧された電圧とするのに対して、ダミーワード線ＤＷＬの非活性電圧を、電源電圧ＶＤＤとする。このようにダミーワード線ＤＷＬの電圧振幅を抑制することによる作用および効果は、第１の実施形態で説明したとおりである。また、このようにワード線ＷＬの電圧振幅に対してダミーワード線ＤＷＬの電圧振幅を抑制するよう構成することによる効果は、本実施の形態の場合に限らず、たとえば、ビット線をＧＮＤ電圧レベルにプリチャージする場合に適用しても得られることは、第１の実施の形態に関連して説明したとおりである。
【００６９】
以上、本実施形態によると、ＰＭＯＳで構成されたＤＲＡＭ２０について、ＶＤＤプリチャージ方式の採用によってデータ読み出しが高速化される。また、加工の複雑なダミーセル２４を形成する必要がない。
【００７０】
また、メモリセル２１およびダミーセル２４をプレーナ型キャパシタセルで形成する場合に、ダミーセル２４を効率よく配置することができ、回路面積を最適化することができる。なお、第１の実施形態に係るＤＲＡＭ１０についてもこれと同様のことが言える。
【００７１】
なお、第１の実施形態と同様に、メインキャパシタ２１２の静電容量とダミーキャパシタ２４３の静電容量とを同程度にして、電圧線ＶＰＲＥが供給する電圧をＧＮＤレベルよりも大きい、好ましくは電源電圧ＶＤＤとＧＮＤレベルとのほぼ中間の電圧であるＶＤＤ／２とするようにしてもよい。
【００７２】
また、本発明の半導体記憶回路は、演算部と記憶部とが混載された混載ＬＳＩにおける記憶部に応用することが可能である。
【００７３】
【発明の効果】
以上説明したように、本発明によると、半導体記憶回路において、ビット線対をワード線の非活性電圧でプリチャージすることによって、メモリセルとビット線との間で比較的高速に電荷の再配分が行われ、データ読み出しを高速化することができる。
【００７４】
また、ダミーワード線の振幅を抑制することによって、半導体記憶回路に搭載される電源回路の小規模化、および半導体記憶回路の低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶回路の回路構成図である。
【図２】図１の半導体記憶回路におけるメモリセルおよびダミーセルをプレーナ型キャパシタセルで形成したときの回路図である。
【図３】図１の半導体記憶回路におけるメモリセルおよびダミーセルをそれぞれＨＳＧ化および非ＨＳＧ化スタック型キャパシタセルで形成したときの回路断面図である。
【図４】図１の半導体記憶回路におけるメモリセルおよびダミーセルをそれぞれスタック型およびプレーナ型キャパシタセルで形成したときの回路断面図である。
【図５】図１の半導体記憶回路におけるメモリセルおよびダミーセルをそれぞれトレンチ型およびプレーナ型キャパシタセルで形成したときの回路断面図である。
【図６】図１の半導体記憶回路のデータ読み出し時のタイミングチャートである。
【図７】図１の半導体記憶回路におけるメインキャパシタおよびダミーキャパシタの静電容量を同程度にした場合のデータ読み出しに係るタイミングチャートである。
【図８】本発明の第２の実施形態に係る半導体記憶回路の回路構成図である。
【図９】図８の半導体記憶回路がプレーナ型キャパシタセルで形成された場合のメモリセルアレイの回路構成図である。
【図１０】図９の回路構成図に対応したメモリセルアレイのレイアウト図である。
【図１１】図８の半導体記憶回路のデータ読み出し時のタイミングチャートである。
【図１２】一般的なＶＤＤ／２プリチャージ方式のＤＲＡＭの回路構成図である。
【図１３】ＶＤＤ／２プリチャージ方式によるデータ読み出しに係るタイミングチャートである。
【図１４】従来のＶＤＤプリチャージ方式のＤＲＡＭの回路構成図である。
【図１５】ＶＤＤプリチャージ方式によるデータ読み出しに係るタイミングチャートである。
【図１６】
従来のＧＮＤプリチャージ方式のＤＲＡＭの回路構成図である。
【図１７】
ＧＮＤプリチャージ方式によるデータ読み出しに係るタイミングチャートである。
【符号の説明】
１０，２０  ＤＲＡＭ（半導体記憶回路）
１１，２１  メモリセル
１２，２２  センスアンプ
１３，２３  プリチャージ回路
１４，２４  ダミーセル
１１２，２１２  メインキャパシタ（第１のキャパシタ）
１４３，２４３  ダミーキャパシタ（第２のキャパシタ）
１１１  ＮＭＯＳトランジスタ（第１のトランジスタ）
１４１  ＮＭＯＳトランジスタ（第２のトランジスタ）
１４２  ＮＭＯＳトランジスタ（第３のトランジスタ）
２１１  ＰＭＯＳトランジスタ（第１のトランジスタ）
２４１  ＰＭＯＳトランジスタ（第２のトランジスタ）
２４２  ＰＭＯＳトランジスタ（第３のトランジスタ）
ＷＬ  ワード線
ＤＷＬ  ダミーワード線
ＢＬ  ビット線（第１のビット線）
ＢＬＸ  ビット線（第２のビット線）
ＶＰＲＥ  電圧線
【図１】
2004265533.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2004265533.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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