(57)【要約】【課題】レイアウト面積と消費電力とを減少させると共に、比較速度を増加させ得る二進比較回路及び二進データの比較方法を提供すること。【解決手段】二進データの比較方法は、各々４ビットよりなる第１二進データＡ３Ａ２Ａ１Ａ０及び第２二進データＢ３Ｂ２Ｂ１Ｂ０を受信する段階と、下記の式に基づき第１二進データの大きさ及び第２二進データの大きさを比較し、その比較結果に相応する信号を出力する段階とを含む。Ｆ（Ａ＜＝Ｂ）＝Ａ３’・Ｂ３＋（Ａ３’＋Ｂ３）｛Ａ２’・Ｂ２＋（Ａ２’＋Ｂ２）｛Ａ１’・Ｂ１＋（Ａ１’＋Ｂ１）（Ａ０’＋Ｂ０）｝｝ここで、Ａ３’は第１二進データの最上位ビットの反転値、Ａ２’は第１二進データの最下位ビットから３ビット目の反転値、Ａ１’は第１二進データの最下位ビットから２ビット目の反転値、Ａ０’は第１二進データの最下位ビットの反転値、Ｂ３は第２二進データの最上位ビットの値、Ｂ２は第２二進データの最下位ビットから３ビット目の値、Ｂ１は第２二進データの最下位ビットから２ビット目の値、Ｂ０は第２二進データの最下位ビットの値、を意味する。【選択図】　　　図１
2004086867.tif 000002
【特許請求の範囲】
【請求項１】
二進データの比較方法において、
各々４ビットよりなる第１二進データＡ３Ａ２Ａ１Ａ０及び第２二進データＢ３Ｂ２Ｂ１Ｂ０を受信する段階と、
前記第１二進データの最上位ビットの反転値Ａ３’、前記第１二進データの最下位ビットから３ビット目の反転値Ａ２’、前記第１二進データの最下位ビットから２ビット目の反転値Ａ１’、前記第１二進データの最下位ビットの反転値Ａ０’、前記第２二進データの最上位ビットの値Ｂ３、前記第２二進データの最下位ビットから３ビット目の値Ｂ２、前記第２二進データの最下位ビットから２ビット目の値Ｂ１、及び前記第２二進データの最下位ビットの値Ｂ０で構成される式；
Ｆ（Ａ＜＝Ｂ）＝Ａ３’・Ｂ３＋（Ａ３’＋Ｂ３）｛Ａ２’・Ｂ２＋（Ａ２’＋Ｂ２）｛Ａ１’・Ｂ１＋（Ａ１’＋Ｂ１）（Ａ０’＋Ｂ０）｝｝に基づき前記第１二進データの大きさ及び前記第２二進データの大きさを比較し、その比較結果に相応する信号を出力する段階と
を含むことを特徴とする二進データの比較方法。
【請求項２】
前記比較結果に相応する信号を出力する段階において、前記第１二進データの大きさが前記第２二進データより小さいか同じ場合、論理ハイ信号を出力することを特徴とする請求項１に記載のデータ比較方法。
【請求項３】
二進データの比較方法において、
各々Ｎビットよりなる第１二進データＡｎ−１Ａ　ｎ−２・・・Ａ　１Ａ０及び第２二進データＢｎ−１Ｂ　ｎ−２・・・Ｂ　１Ｂ０を受信する段階と、
Ｆ（Ａ＜＝Ｂ）＝Ａ（ｎ−１）’・Ｂ（ｎ−１）＋（Ａ（ｎ−１）’＋Ｂ（ｎ−１））｛Ａ（ｎ−２）’・Ｂ（ｎ−２）
＋（Ａ（ｎ−２）’＋Ｂ（ｎ−２））・・・｛Ａ１’・Ｂ１＋（Ａ１’＋Ｂ１）（Ａ０’＋Ｂ０）｝｝
に基づき前記第１二進データ及び前記第２二進データの大きさを比較し、その比較結果に相応する信号を出力する段階と
を含むことを特徴とする二進データの比較方法。
【請求項４】
前記比較結果に相応する信号を出力する段階において、前記第１二進データの大きさが前記第２二進データより小さいか同じ場合、論理ハイ信号を出力することを特徴とする請求項３に記載のデータ比較方法。
【請求項５】
各々４ビットよりなる第１二進データＡ３Ａ２Ａ１Ａ０と第２二進データＢ３Ｂ２Ｂ１Ｂ０とを受信し、比較する二進比較回路において、
電源電圧と第１ノードとの間に接続され、クロック信号に応答して前記第１ノードを電源電圧にプレチャージするための第１トランジスタと、
前記第１ノードと第２ノードとの間に接続され、前記第１二進データの最上位ビットの反転値と前記第２二進データの最上位ビットの値との論理和信号を受信するゲートを備える第２トランジスタと、
前記第２ノードと第３ノードとの間に接続され、前記第１二進データの最下位ビットから３ビット目の反転値と前記第２二進データの最下位ビットから３ビット目の値との論理和信号を受信するゲートを備える第３トランジスタと、
前記第３ノードと第４ノードとの間に接続され、前記第１二進データの最下位ビットから２ビット目の反転値と前記第２二進データの最下位ビットから２ビット目の値との論理和信号を受信するゲートを備える第４トランジスタと、
前記第４ノードと第５ノードとの間に接続され、前記第１二進データの最下位ビットの反転値と前記第２二進データの最下位ビットの値との論理和信号を受信するゲートを備える第５トランジスタと、
前記第３ノードと前記第５ノードとの間に接続され、前記第１二進データの最下位ビットから２ビット目の反転値と前記第２二進データの最下位ビットから２ビット目の値との論理積信号を受信するゲートを備える第６トランジスタと、
前記第２ノードと前記第５ノードとの間に接続され、前記第１二進データの最下位ビットから３ビット目の反転値と前記第２二進データの最下位ビットから３ビット目の値との論理積信号を受信するゲートを備える第７トランジスタと、
前記第１ノードと前記第５ノードとの間に接続され、前記第１二進データの最上位ビットの反転値と前記第２二進データの最上位ビットの値との論理積信号を受信するゲートを備える第８トランジスタと、
前記第５ノードと接地電圧との間に接続され、前記クロック信号に応答して前記第５ノードを接地電圧にプルダウンするための第９トランジスタと
を備えることを特徴とする二進比較回路。
【請求項６】
前記二進比較回路は、前記第１ノードに接続され、前記第１ノードの電圧を受信し、反転させる反転回路をさらに備えることを特徴とする請求項５に記載の二進比較回路。
【請求項７】
前記第１乃至第９トランジスタは、ＭＯＳトランジスタであることを特徴とする請求項５に記載の二進比較回路。
【請求項８】
各々が複数のビットよりなる第１二進データと第２二進データとを受信し、比較する二進比較回路において、
電源電圧と第１ノードとの間に接続され、クロック信号に応答してスイッチングされる第１スイッチング回路と、
第２ノードと接地電圧との間に接続され、前記クロック信号に応答してスイッチングされる第２スイッチング回路と、
各々が第１端と第２端とを備え、前記第１ノードと前記第２ノードとの間に直列に接続され、対応する第１論理信号に応答して各々スイッチングされる複数の第３スイッチング回路と、
前記第３スイッチング回路のうち、前記第１二進データ及び前記第２進データの最下位ビットを受信するスイッチング回路以外の前記複数の第３スイッチング回路の各々の第１端と前記第２ノードとの間に接続され、対応する第２論理信号に応答して各々スイッチングされる複数の第４スイッチング回路と
を備えることを特徴とする二進比較回路。
【請求項９】
各々が複数のビットよりなる第１二進データと第２二進データとを受信し、比較する二進比較回路において、
電源電圧と第１ノードとの間に接続され、クロック信号に応答してスイッチングされる第１スイッチング回路と、
第２ノードと接地電圧との間に接続され、前記クロック信号に応答してスイッチングされる第２スイッチング回路と、
前記第１ノードと前記第２ノードとの間に直列に接続され、対応する第１論理信号に応答して各々スイッチングされるＮ（正の整数）個のスイッチング回路を備える第１スイッチング回路グループと、
各々が前記第１スイッチング回路グループの前記Ｎ個のスイッチング回路のうち直列に接続された少なくとも２つ以上のスイッチング回路と並列に接続され、対応する第２論理信号に応答してスイッチングされる（Ｎ−１）個のスイッチング回路を備える第２スイッチング回路グループとを備え、
前記第２スイッチング回路グループの（Ｎ−１）Ｘ番目のスイッチング回路は前記第１スイッチンググループのＮ０乃至ＮＸ＋１番目のスイッチング回路と並列に接続され、Ｘは０乃至（Ｎ−１）であることを特徴とする二進比較回路。
【請求項１０】
前記対応する第１論理信号は、前記第１二進データの該当ビットの反転信号及び前記第２二進データの該当ビットの論理和信号であることを特徴とする請求項８または９に記載の二進比較回路。
【請求項１１】
前記対応する第２論理信号は、前記第１二進データの該当ビットの反転信号及び前記第２二進データの該当ビットの論理積信号であることを特徴とする請求項８または９に記載の二進比較回路。
【請求項１２】
前記１乃至前記第４スイッチング回路の各々は、ＭＯＳトランジスタであることを特徴とする請求項８に記載の二進比較回路。
【請求項１３】
前記二進比較回路は、前記第１ノードに接続され、前記第１ノードの電圧を受信し、反転させる反転回路をさらに備えることを特徴とする請求項８または９に記載の二進比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリチップ上に具現される比較回路に係り、より詳細には、多数のトランジスタにより具現された高速二進比較回路（ｂｉｎａｒｙ　ｃｏｍｐａｒａｔｏｒ　ｃｉｒｃｕｉｔ）及びこれを用いた高速二進データの比較方法に関する。
より具体的には、大規模集積回路ＶＬＳＩに具現され、２つの二進データの大きさを並列に同時に高速比較可能な二進比較回路及び二進データの比較方法に関する。
【０００２】
【従来の技術】
一般に、二進比較回路は２つの二進データを受信し、受信された二進データの大きさを比較するための回路である。最も単純な二進比較回路は比較対象になる２つの二進データを受信し、受信された２つの二進データの最上位ビット（Ｍｏｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ；ＭＳＢ）から最下位ビット（Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ；ＬＳＢ）まで順次に比較し、その比較結果により２二進データの大きさを決定する方式を使用する。
例えば、二進比較回路の単一ビット出力が１であれば、２つの二進データのうちいずれかのデータが大きいのを意味し、二進比較回路の単一ビット出力が０であれば、そうでない場合を意味する。このような方式を使用する二進比較回路の場合、入力データのビット数に比例して比較速度を増加させる必要があるという問題点がある。
【０００３】
特許文献１に記載された比較回路は、２データを受信し、受信されたデータのうち、１つのデータが大きいと判定可能なあらゆる場合を同時に計算し、そのうち、１つの場合でも真（ｔｒｕｅ）があるかを比較する方法である。
特許文献２に記載された比較回路は、ゲートを基本単位として使い、前記比較回路のクリティカルパス（ｃｒｉｔｉｃａｌ　ｐａｔｈ）は３つのゲートを含む。
前記比較回路は２データを比較するために多数のゲートを必要とする。よって、前記比較回路をレイアウトするための面積が増加し、前記比較回路の消費電力も増加する。
【０００４】
【特許文献１】
米国特許第５５９２１４２号明細書
【特許文献２】
米国特許第５５９２１４２号明細書
【０００５】
【発明が解決しようとする課題】
本発明は前記問題点を解決するために案出されたものであって、本発明の目的は、レイアウト面積及び消費電力を減少させると共に比較速度を増加させ得る二進比較回路及び二進データの比較方法を提供することである。
【０００６】
【課題を解決するための手段】
前記技術的課題を達成するため、本願第１の発明である二進データの比較方法は、各々４ビットよりなる第１二進データＡ３Ａ２Ａ１Ａ０及び第２二進データＢ３Ｂ２Ｂ１Ｂ０を受信する段階と、下記式に基づき前記第１二進データの大きさ及び前記第２二進データの大きさを比較し、その比較結果に相応する信号を出力する段階とを含むことを特徴とする。
Ｆ（Ａ＜＝Ｂ）＝Ａ３’・Ｂ３＋（Ａ３’＋Ｂ３）｛Ａ２’・Ｂ２＋（Ａ２’＋Ｂ２）｛Ａ１’・Ｂ１＋（Ａ１’＋Ｂ１）（Ａ０’＋Ｂ０）｝｝
【０００７】
ここで、Ａ３’は前記第１二進データの最上位ビットの反転値であり、Ａ２’は前記第１二進データの最下位ビットから３ビット目の反転値であり、Ａ１’は前記第１二進データの最下位ビットから２ビット目の反転値であり、Ａ０’は前記第１二進データの最下位ビットの反転値であり、Ｂ３は前記第２二進データの最上位ビットの値であり、Ｂ２は前記第２二進データの最下位ビットから３ビット目の値であり、Ｂ１は前記第２二進データの最下位ビットから２ビット目の値であり、Ｂ０は前記第２二進データの最下位ビットの値を意味する。
前記比較結果に相応する信号を出力する段階は、前記第１二進データの大きさが前記第２二進データより小さいか同じ場合、論理ハイ信号を出力することが好ましい。
【０００８】
また、本願第２の発明である二進データの比較方法は、各々Ｎビットよりなる第１二進データＡｎ−１Ａ　ｎ−２・・・Ａ　１Ａ０及び第２二進データＢｎ−１Ｂ　ｎ−２・・・Ｂ　１Ｂ０を受信する段階と、下記の式に基づき前記第１二進データ及び前記第２二進データの大きさを比較し、その比較結果に相応する信号を出力する段階とを含むことを特徴とする。
Ｆ（Ａ＜＝Ｂ）＝Ａ（ｎ−１）’・Ｂ（ｎ−１）＋（Ａ（ｎ−１）’＋Ｂ（ｎ−１））｛Ａ（ｎ−２）’・Ｂ（ｎ−２）
＋（Ａ（ｎ−２）’＋Ｂ（ｎ−２））・・・｛Ａ１’・Ｂ１＋（Ａ１’＋Ｂ１）（Ａ０’＋Ｂ０）｝｝
【０００９】
ここで、下付き文字は前記第１二進データ及び前記第２二進データのビット位置を表し、プライム（ｐｒｉｍｅ；’）は対応するビットの反転信号を意味する。
前記比較結果に相応する信号を出力する段階では、前記第１二進データの大きさが前記第２二進データより小さいか同じ場合、論理ハイ信号を出力することが好ましい。
【００１０】
また、本願第３の発明である二進比較回路は、各々４ビットよりなる第１二進データＡ３Ａ２Ａ１Ａ０と第２二進データＢ３Ｂ２Ｂ１Ｂ０を受信し、比較する二進比較回路において、電源電圧と第１ノードとの間に接続され、クロック信号に応答して前記第１ノードを電源電圧にプレチャージするための第１トランジスタと、前記第１ノードと第２ノードとの間に接続され、前記第１二進データの最上位ビットの反転値と前記第２二進データの最上位ビットの値との論理和信号を受信するゲートを備える第２トランジスタと、前記第２ノードと第３ノードとの間に接続され、前記第１二進データの最下位ビットから３ビット目の反転値と前記第２二進データの最下位ビットから３ビット目の値との論理和信号を受信するゲートを備える第３トランジスタと、前記第３ノードと第４ノードとの間に接続され、前記第１二進データの最下位ビットから２ビット目の反転値と前記第２二進データの最下位ビットから２ビット目の値との論理和信号を受信するゲートを備える第４トランジスタと、前記第４ノードと第５ノードとの間に接続され、前記第１二進データの最下位ビットの反転値と前記第２二進データの最下位ビットの値との論理和信号を受信するゲートを備える第５トランジスタと、前記第３ノードと前記第５ノードとの間に接続され、前記第１二進データの最下位ビットから２ビット目の反転値と前記第２二進データの最下位ビットから２ビット目の値との論理積信号を受信するゲートを備える第６トランジスタと、前記第２ノードと前記第５ノードとの間に接続され、前記第１二進データの最下位ビットから３ビット目の反転値と前記第２二進データの最下位ビットから３ビット目の値との論理積信号を受信するゲートを備える第７トランジスタと、前記第１ノードと前記第５ノードとの間に接続され、前記第１二進データの最上位ビットの反転値と前記第２二進データの最上位ビットの値との論理積信号を受信するゲートを備える第８トランジスタと、前記第５ノードと接地電圧との間に接続され、前記クロック信号に応答して前記第５ノードを接地電圧にプルダウンするための第９トランジスタとを備えることを特徴とする。
【００１１】
前記二進比較回路は、前記第１ノードに接続され、前記第１ノードの電圧を受信し、反転させる反転回路をさらに備えることが好ましい。
前記第１乃至第９トランジスタはＭＯＳトランジスタであることが好ましい。
【００１２】
さらに、本願第４の発明は、各々が複数のビットよりなる第１二進データと第２二進データとを受信し、比較する二進比較回路であり、電源電圧と第１ノードとの間に接続され、クロック信号に応答してスイッチングされる第１スイッチング回路と、第２ノードと接地電圧との間に接続され、前記クロック信号に応答してスイッチングされる第２スイッチング回路と、各々が第１端と第２端とを備え、前記第１ノードと前記第２ノードとの間に直列に接続され、対応する第１論理信号に応答して各々スイッチングされる複数の第３スイッチング回路と、前記第３スイッチング回路のうち、前記第１二進データ及び前記第２進データの最下位ビットを受信するスイッチング回路以外の前記複数の第３スイッチング回路の各々の第１端と前記第２ノードとの間に接続され、対応する第２論理信号に応答して各々スイッチングされる複数の第４スイッチング回路とを備えることを特徴とする。
【００１３】
また、本願第５の発明は、各々が複数のビットよりなる第１二進データと第２二進データを受信し、比較する二進比較回路であり、電源電圧と第１ノードとの間に接続され、クロック信号に応答してスイッチングされる第１スイッチング回路と、第２ノードと接地電圧との間に接続され、前記クロック信号に応答してスイッチングされる第２スイッチング回路と、前記第１ノードと前記第２ノードとの間に直列に接続され、対応する第１論理信号に応答して各々スイッチングされるＮ（正の整数）個のスイッチング回路を備える第１スイッチング回路グループと、各々が前記第１スイッチング回路グループの前記Ｎ個のスイッチング回路のうち直列に接続された少なくとも２つ以上のスイッチング回路と並列に接続され、対応する第２論理信号に応答してスイッチングされる（Ｎ−１）個のスイッチング回路を備える第２スイッチング回路グループとを備え、前記第２スイッチング回路グループの（Ｎ−１）Ｘ番目のスイッチング回路は前記第１スイッチンググループのＮ０乃至ＮＸ＋１番目のスイッチング回路と並列に接続され、Ｘは０乃至（Ｎ−１）であることを特徴とする。
【００１４】
前記対応する第１論理信号は、前記第１二進データの該当ビットの反転信号及び前記第２二進データの該当ビットの論理和信号であることが好ましい。
前記対応する第２論理信号は、前記第１二進データの該当ビットの反転信号及び前記第２二進データの該当ビットの論理積信号であることが好ましい。
前記１乃至前記第４スイッチング回路の各々はＭＯＳトランジスタであることが好ましい。
前記二進比較回路は、前記第１ノードに接続され、前記第１ノードの電圧を受信し、反転させる反転回路をさらに備えることが好ましい。
【００１５】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成できる目的を十分に理解するためには本発明の望ましい実施の形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。図１は本発明に係る比較回路を示す。
【００１６】
図１を参照すれば、本発明に係る高速二進比較回路１００は、各々４ビットよりなる２つの二進データ、Ａ［３：０］＝　Ａ３Ａ２Ａ１Ａ０、Ｂ［３：０］＝　Ｂ３Ｂ２Ｂ１Ｂ０を受信し、下記の式１及び式２を用いてその比較結果を出力する。なお、本発明に係る二進比較回路１００は多様なデータ形態及びデータ大きさにも適用できる。
【００１７】
【数１】
2004086867.tif 000003
【００１８】
式１はド・モルガンの法則により下記の式２に変形できる。
【数２】
2004086867.tif 000004
【００１９】
ここで、Ａ３’前記第１二進データの最上位ビットの反転値を意味し、Ａ２’は前記第１二進データの最下位ビットから３ビット目の反転値を意味し、Ａ１’は前記第１二進データの最下位ビットから２ビット目の反転値を意味し、Ａ０’は前記第１二進データの最下位ビットの反転値を意味する。
また、Ｂ３は前記第２二進データの最上位ビットの値を意味し、Ｂ２は前記第２二進データの最下位ビットから３ビット目の値を意味し、Ｂ１は前記第２二進データの最下位ビットから２ビット目の値を意味し、Ｂ０は前記第２二進データの最下位ビットの値を意味する。
【００２０】
各々１ビットよりなる２二進データＡ、Ｂの比較は下記の式３に基づき行われる。
【数３】
2004086867.tif 000005
【００２１】
各々２ビットよりなる２二進データＡ、Ｂの比較は下記の式４に基づき行われる。
【数４】
2004086867.tif 000006
【００２２】
各々３ビットよりなる２二進データＡ、Ｂの比較は下記の式５に基づき行われる。
【数５】
2004086867.tif 000007
【００２３】
前記式２乃至５を一般化した式は下記の式６で表現される。
【数６】
2004086867.tif 000008
【００２４】
式１乃至式６を参照すれば、Ａ＜＝Ｂ（ＡがＢ以下）であればＦは１（真）、すなわち二進データＢが二進データＡより大きいか同じであることを意味する。
例えば、Ａ３Ｂ３が０１であれば、Ｆは１である。そしてＡ３＝Ｂ３で、Ａ２Ｂ２が０１であれば、Ｆは１、すなわち二進データＢが二進データＡより大きいことを意味する。
式１乃至式６を参照すれば、下付き文字はＮビット二進データの各ビット位置を示し、’　は該当ビットの反転信号を意味する。
【００２５】
図１に示された二進比較回路１００は式２をメモリチップ上で具現したものである。図１を参照すれば、二進比較回路１００は多数のトランジスタ１０乃至２６とインバータ３０を備える。
二進比較回路１００は動的回路スタイルにより構成される。そして、二進比較回路１００はＴＳＰＣスタイル（Ｔｒｕｅ−Ｓｉｎｇｌｅ　Ｐｈａｓｅ　Ｃｌｏｃｋｉｎｇ　Ｓｔｙｌｅ）で具現される。
ＰＭＯＳトランジスタ１０は、電源電圧ＶＤＤとノードＮＯＤ１との間に接続され、クロック信号ＣＬＫはＰＭＯＳトランジスタ１０のゲートに入力される。ＰＭＯＳトランジスタ１０はクロック信号ＣＬＫに応答してノードＮＯＤ１を電源電圧ＶＤＤレベルにプルアップする。
【００２６】
ＮＭＯＳトランジスタ１２は、ノードＮＯＤ１とノードＮＯＤ３との間に接続され、二進データＢの最上位ビットの値Ｂ３と二進データＡの最上位ビットの反転値Ａ３’との論理和ＯＲの結果はＮＭＯＳトランジスタ１２のゲートに入力される。
ＮＭＯＳトランジスタ１４は、ノードＮＯＤ３とノードＮＯＤ５との間に接続され、二進データＢの最下位ビットから３ビット目の値Ｂ２と、二進データＡの最下位ビットから３ビット目の反転値Ａ２’との論理和ＯＲの結果はＮＭＯＳトランジスタ１４のゲートに入力される。
ＮＭＯＳトランジスタ１６は、ノードＮＯＤ５とノードＮＯＤ７との間に接続され、二進データＢの最下位ビットから２ビット目の値Ｂ１と二進データＡの最下位ビットから２ビット目の反転値Ａ１’との論理和ＯＲの結果はＮＭＯＳトランジスタ１６のゲートに入力される。
ＮＭＯＳトランジスタ１８は、ノードＮＯＤ７とノードＮＯＤ９との間に接続され、二進データＢの最下位ビットＢ０と二進データＡの最下位ビットの反転値Ａ０’との論理和ＯＲの結果はＮＭＯＳトランジスタ１８のゲートに入力される。
【００２７】
ＮＭＯＳトランジスタ２０は、ノードＮＯＤ５とノードＮＯＤ９との間に接続され、二進データＢの最下位ビットから２ビット目の値Ｂ１と二進データＡの最下位ビットから２ビット目の反転値Ａ１’との論理積ＡＮＤの結果はＮＭＯＳトランジスタ２０のゲートに入力される。
ＮＭＯＳトランジスタ２２は、ノードＮＯＤ３とノードＮＯＤ９との間に接続され、二進データＢの最下位ビットから３ビット目の値Ｂ２と二進データＡの最下位ビットから３ビット目の反転値Ａ２’との論理積ＡＮＤの結果はＮＭＯＳトランジスタ２２のゲートに入力される。
ＮＭＯＳトランジスタ２４は、ノードＮＯＤ１とノードＮＯＤ９との間に接続され、二進データＢの最上位ビットの値Ｂ３と二進データＡの最上位ビットの反転値Ａ３’との論理積ＡＮＤの結果はＮＭＯＳトランジスタ２４のゲートに入力される。
【００２８】
すなわち、直列に接続されるトランジスタ１２、１４、１６及び１８の各々は第１端子と第２端子を各々具備し、対応するノードの間（例えば、ＮＭＯＳトランジスタ１２はノードＮＯＤ１とノードＮＯＤ３に接続され、ＮＭＯＳトランジスタ１４はノードＮＯＤ３とノードＮＯＤ５に接続される。）に接続され、各トランジスタ１２、１４、１６、１８は対応するゲートに入力される論理和信号に応答してスイッチングされる。
【００２９】
複数のトランジスタ２４、２２、２０の各々は、前記二進データＡの最下位ビットの反転値及び前記二進データＢの最下位ビットの値の論理和Ａ０’＋Ｂ０を受信するトランジスタ１８を除いた残りのトランジスタ１２、１４、１６の各々の第１端が接続されたノードＮＯＤ１、ＮＯＤ３、ＮＯＤ５とノードＮＯＤ９との間に接続され、対応する論理積信号に応答して各々スイッチングされる。
ＮＭＯＳトランジスタ２６は、ノードＮＯＤ９と接地電圧ＶＳＳとの間に接続され、クロック信号ＣＬＫはＮＭＯＳトランジスタ２６のゲートに入力される。インバータ３０の入力端は第１ノードＮＯＤ１に接続され、インバータ３０はノードＮＯＤ１の出力電圧を受信し、反転し、該反転された出力信号Ｆ（Ａ＜＝Ｂ）を出力する。
【００３０】
図１を参照して本発明に係る二進比較回路１００の動作を説明すれば、次の通りである。クロック信号ＣＬＫが第１状態（例えば、論理‘ロー’）である場合、ＰＭＯＳトランジスタ１０はノードＮＯＤ１を電源電圧ＶＤＤレベルにプルアップするので、二進比較回路１００の出力信号Ｆは論理‘ロー’である。
クロック信号ＣＬＫが第２状態（例えば、論理‘ハイ’）である場合、二進比較回路１００は入力される４ビットの２二進データＡ及びＢを受信し、上記の式２に基づき２二進データの大きさを比較し、その比較結果Ｆを出力する。
二進比較回路１００の出力信号Ｆは、１（第２状態、または論理ハイ）または０（第１状態、または論理ロー）である。Ａ＜＝Ｂの場合、二進比較回路１００の出力信号Ｆは１であり、その他の場合の二進比較回路１００の出力信号Ｆは０である。
【００３１】
図２は、本発明に係る二進比較回路の入出力データの例を示す。図１及び図２を参照すれば、二進比較回路１００のノードＮＯＤ１は第１状態のクロック信号ＣＬＫに応答して電源電圧ＶＤＤレベルにプレチャージされる。
以下、クロック信号ＣＬＫが第２状態の場合における二進比較回路１００の比較動作を詳細に説明する。
【００３２】
入力二進データＡ［３：０］、すなわちＡ３Ａ２Ａ１Ａ０が００００２で、他の入力二進データＢ［３：０］、すなわちＢ３Ｂ２Ｂ１Ｂ０が００００２である場合、反転された入力二進データＡ’［３：０］、すなわちＡ３Ａ２’Ａ１’Ａ０’は１１１１２であるので、各ＮＭＯＳトランジスタ１２、１４、１６、１８は対応するゲートに入力される論理信号Ａ３’＋Ｂ３，　Ａ２’＋Ｂ２，　Ａ１’＋Ｂ１，　Ａ０’＋Ｂ０に応答して各々ターンオンされる。したがって、電源電圧ＶＤＤレベルにプレチャージされていたノードＮＯＤ１は接地電圧ＶＳＳレベルにプルダウンされるので、インバータ３０の出力信号Ｆは論理ローから論理ハイに遷移する。よって、二進比較回路１００の出力信号Ｆは１である。すなわち、Ａ＜＝Ｂという条件は満足される。
【００３３】
また、入力二進データＡ［３：０］が１１１１２で、他の入力二進データＢ［３：０］　が００００２の場合、反転された入力二進データＡ’［３：０］は００００であるので、対応する各ＮＭＯＳトランジスタ１２、１４、１６、１８、２０、２２、２４のゲートに入力される論理信号Ａ３’＋Ｂ３，　Ａ２’＋Ｂ２，　Ａ１’＋Ｂ１，　Ａ０’＋Ｂ０，　Ａ１’Ｂ１，　Ａ２’Ｂ２，　Ａ３’Ｂ３は全て論理ローである。
ここで、各論理信号はＡ３’＋Ｂ３，　Ａ２’＋Ｂ２，　Ａ１’＋Ｂ１，　Ａ０’＋Ｂ０，　Ａ１’Ｂ１，　Ａ２’Ｂ２，　Ａ３’Ｂ３対応する論理和回路及び論理積回路によって発生させ得る。
したがって、インバータ３０は電源電圧ＶＤＤレベルにプレチャージされたノードＮＯＤ１の出力信号を受信し、これを反転させて反転された信号Ｆを出力する。
【００３４】
すなわち、二進比較回路１００の出力信号Ｆは論理ローであるので、２入力二進データＡ［３：０］及びＢ［３：０］はＡ＜＝Ｂという条件を満足させられない。
そして、入力二進データＡ［３：０］が０００１で、他の入力二進データＢ［３：０］が００１０の場合、Ａ’［３：０］、すなわちＡ３’Ａ　２’Ａ１’Ａ０’は１１１０であるので、ノードＮＯＤ１はＮＭＯＳトランジスタ１２、１４、２０及び２６を介して接地電圧ＶＳＳと接続される。
したがって、電源電圧ＶＤＤレベルにプレチャージされていたノードＮＯＤ１は接地電圧ＶＳＳレベルにプルダウンされるので、インバータの出力信号Ｆは論理ローから論理ハイに遷移する。よって、二進比較回路１００の出力信号Ｆは１である。すなわち、Ａ＜＝Ｂという条件は満足される。
【００３５】
また、入力二進データＡ［３：０］が０１１１で、他の入力二進データＢ［３：０］が１０００の場合、Ａ’［３：０］は１０００であるので、ノードＮＯＤ１はＮＭＯＳトランジスタ２４及び２６を介して接地電圧ＶＳＳと接続される。
したがって、電源電圧ＶＤＤレベルにプレチャージされていたノードＮＯＤ１は接地電圧ＶＳＳレベルにプルダウンされるので、インバータの出力信号Ｆは論理ローから論理ハイに遷移する。よって、二進比較回路１００の出力信号Ｆは１である。すなわち、Ａ＜＝Ｂという条件は満足される。
【００３６】
図１を参照すれば、各々２ビットよりなる両二進データＡ，Ｂを受信し、比較するための回路構成はトランジスタ１０、１６、１８、２０、２６を備える。
また、各々３ビットよりなる２二進データＡ，Ｂを受信し、比較するための回路構成はトランジスタ１０、１４、１６、１８、２０、２２及び２６を備える。したがって、Ｎ（Ｎは自然数）ビットよりなる２二進データＡ，Ｂを受信し、比較するための回路構成は上記式６と図１とにより容易に分かる。
【００３７】
本発明に係る二進比較回路１００はマイクロプロセッサの分岐予測回路（ｂｒａｎｃｈ　ｐｒｅｄｉｃｔｉｏｎ　ｃｉｒｃｕｉｔ）、ビタビデコーダ（Ｖｉｔｅｒｂｉ　ｄｅｃｏｄｅｒ）のＡＣＳ回路（Ａｄｄｅｒ−Ｃｏｍｐａｒｅ−ｓｅｌｅｃｔ　ｃｉｒｃｕｉｔ）などに使われ得る。
本発明に係る二進比較回路１００は少数のトランジスタ１２、１４、１６及び１８が直列に接続されるので、ボディー効果（ｂｏｄｙ　ｅｆｆｅｃｔ）による動作速度の減少は最小化される。
以上、本発明について添付図面に示された一実施例に基づいて説明したが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施例が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。
【００３８】
【発明の効果】
このように、本発明に係る二進比較回路は動的回路スタイルのトランジスタにより具現されるため、データ比較速度すなわち動作速度を向上させつつ、トランジスタの数が減少させるため、半導体チップ上に具現される二進比較回路の全体的なレイアウト面積を減少させることができる。
また、本発明に係る二進比較回路は、少数のトランジスタにより具現されるため、二進比較回路の消費電力を減少させることができる。
さらに、本発明に係るデータ比較方法は、入力される２データを受信し、迅速に２データの大きさを比較することができる。
【図面の簡単な説明】
【図１】本発明に係る二進比較回路を示す。
【図２】本発明に係る二進比較回路の入出力データの例を示す。
【符号の説明】
１００　　高速二進比較回路
１０　　ＰＭＯＳトランジスタ
１２〜２６　　ＮＭＯＳトランジスタ
ＶＤＤ　　電源電圧
ＶＳＳ　　接地電圧
３０　　インバータ
【図１】
2004086867.tif 000009
【図２】
2004086867.tif 000010