(57)【要約】【課題】一つのパッドを通じてデータを同時に入出力するための半導体装置及び方法を提供する。【解決手段】入力及び出力バッファを備える両方向の入出力パッド、前記出力バッファに接続されるデータ出力ライン、前記入力バッファに接続されるデータ入力ラインを備える半導体装置である。ビットライン感知増幅器は、複数のビットラインに接続される。第１スイッチング回路は、前記データ出力ラインに接続される。第２スイッチング回路は、前記データ入力ラインに接続される。【選択図】図２
2004335091.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置において、
入力及び出力バッファを備える両方向の入出力パッドと、
前記出力バッファに接続されるデータ出力ラインと、
前記入力バッファに接続されるデータ入力ラインと、
複数のビットラインに接続されるビットライン感知増幅器と、
前記データ出力ラインに接続される第１スイッチング回路と、
前記データ入力ラインに接続される第２スイッチング回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記入力バッファは、前記両方向の入出力パッドから出力された入力信号と前記出力バッファから出力された基準電圧とを比較し、その比較結果に相応する出力信号を発生することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体装置において、
入力及び出力バッファを備える両方向の入出力パッドと、
第１メモリセルと前記出力バッファ間に形成されるデータ出力パスと、
第２メモリセルと前記入力バッファ間に形成されるデータ入力パスと、
を備えることを特徴とする半導体装置。
【請求項４】
前記入力バッファは、入力信号と基準電圧とを比較し、前記比較結果に相応する信号を発生することを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体装置において、
多数のメモリバンクと、
データを入出力するための両方向の入出力パッドと、を備え、
前記多数のメモリバンクの各々は、
多数のメモリセルと、
データ読出しモードで、対応するメモリセルから前記両方向の入出力パッドに読出しデータを伝送するためのデータ出力ラインと、
データ書込みモードで、前記両方向の入出力パッドから対応するメモリセルに書込みデータを伝送するためのデータ入力ラインと、を備え、
前記データ読出しモードは、一つのメモリバンクで行われ、前記読出しデータは、前記データ出力ラインを通じて前記両方向の入出力パッドに伝送され、
前記データ書込みモードは、他のメモリバンクで行われ、前記書込みデータは、前記両方向の入出力パッドから前記データ入力ラインに伝送される
ことを特徴とする半導体装置。
【請求項６】
半導体装置において、
多数のメモリバンクと、
両方向の入出力パッドと、を備え、
前記多数のメモリバンクの各々は、
第１カラム選択信号に応答して第１メモリセルと前記両方向の入出力パッド間に形成されるデータ出力パスと、
第２カラム選択信号に応答して第２メモリセルと前記両方向の入出力パッド間に形成されるデータ入力パスと、を備え、
何れか一つのメモリバンクのための前記第１カラム選択信号と他の一つのメモリバンクのための前記第２カラム選択信号とは、同時に活性化される
ことを特徴とする半導体装置。
【請求項７】
前記両方向の入出力パッドは、入力及び出力バッファを備え、
前記データ出力パスは、前記第１メモリセルと前記出力バッファ間に形成され、前記データ入力パスは、前記第２メモリセルと前記入力バッファ間に形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
データ出力ラインとデータ入力ラインとが接続された一つの両方向データパッドを通じてデータを入出力する方法において、
読出しデータを前記データ出力ラインを通じて第１メモリバンクの第１メモリセルから前記両方向の入出力パッドに伝送する段階と、
実質的に同時に書込みデータを前記データ入力ラインを通じて前記両方向パッドから第２メモリバンクの第２メモリセルに伝送する段階と、
を備えることを特徴とするデータを入出力する方法。
【請求項９】
前記両方向の入出力パッドと前記第１メモリセル間に前記データ出力ラインを接続する段階と、
前記両方向の入出力パッドと前記第２メモリセル間に前記データ入力ラインを接続する段階と、をさらに備え、
前記データ入力ラインは、前記データ出力ラインから分離されたことを特徴とする請求項８に記載のデータを入出力する方法。
【請求項１０】
前記データ出力ラインを接続する段階と前記データ入力ラインを接続する段階とは実質的に同時になされることを特徴とする請求項９に記載のデータを入出力する方法。
【請求項１１】
第１及び第２カラム選択信号を発生する段階と、
前記第１カラム選択信号に応答して前記両方向の入出力パッドと前記第１メモリセル間に前記データ出力ラインを接続する段階と、
実質的に同時に前記両方向の入出力パッドと前記第２メモリセル間に前記データ入力ラインを接続する段階と、をさらに備え、
前記データ入力ラインは、前記データ出力ラインから分離されたことを特徴とする請求項８に記載のデータを入出力する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、さらに詳細には一つの両方向の入出力パッドを通じてデータを同時に両方向に入出力するための半導体装置と方法に関する。
【背景技術】
【０００２】
図１は、従来の半導体装置のデータ入出力回路のブロック図を示す。図１を参照すれば、半導体装置１００は、メモリバンク１０、入力バッファ５０、出力バッファ６０及びデータ入出力ピン７０（一般的にＤＱという）を備える。
【０００３】
図１を参照してデータ書込み動作を簡単に説明すれば、次の通りである。入力信号がデータ入出力ピン７０を通じて入力バッファ５０に入力（または提供）されれば、入力バッファ５０は、書込みイネーブル信号Ｗ＿ＥＮに応答して前記入力信号をバッファリングし、バッファリングされた差動信号を入出力ラインＩＯ，ＩＯＢ及びトランジスタ３０，４０を通じてビットライン感知増幅器２０に伝送する。
【０００４】
データ書込み動作時、トランジスタ３０，４０は、活性化されたカラム選択信号ＣＳＬに応答してターンオンされる。ビットライン感知増幅器２０は、バッファリングされた差動信号を受信して増幅し、増幅された信号を対応するメモリセルＭＣ１，ＭＣ２に書込む。
【０００５】
図１を参照してデータ読出し動作を簡単に説明すれば、次の通りである。データ読出し動作時、ビットライン感知増幅器２０は、ビットライン対ＢＬ，ＢＬＢ間の電圧差を増幅し、増幅された電圧差をトランジスタ３０，４０を通じて入出力ライン対ＩＯ，ＩＯＢに伝送する。データ読出し動作時、トランジスタ３０，４０は、活性化されたカラム選択信号ＣＳＬに応答してターンオンされる。
【０００６】
出力バッファ６０は、読出しイネーブル信号Ｒ＿ＥＮに応答して入出力ライン対ＩＯ，ＩＯＢの信号を受信してバッファリングし、その結果をパッド７０を通じて半導体装置の外部に伝送する。
【０００７】
したがって、従来の半導体装置１００は、データ入出力のために同じ入出力ラインＩＯ，ＩＯＢを使用するので、データ書込み動作及びデータ読出し動作が一つのデータ入出力ピン７０を通じて同時に行えない。
【０００８】
したがって、半導体装置１００は、データ書込み動作及びデータ読出し動作を順次に行わなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的な課題は、一つの両方向の入出力パッドを通じてデータを同時に入出力するための半導体装置と方法とを提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を達成するための本発明の半導体装置は、入力及び出力バッファを備える両方向の入出力パッドと、前記出力バッファに接続されるデータ出力ラインと、前記入力バッファに接続されるデータ入力ラインと、複数のビットラインに接続されるビットライン感知増幅器と、前記データ出力ラインに接続される第１スイッチング回路と、前記データ入力ラインに接続される第２スイッチング回路と、を備える。
【００１１】
前記入力バッファは、前記両方向の入出力パッドから出力された入力信号と前記出力バッファから出力された基準電圧とを比較し、その比較結果に相応する出力信号を発生する。
【００１２】
前記課題を達成するための本発明の半導体装置は、入力及び出力バッファを備える両方向の入出力パッドと、第１メモリセルと前記出力バッファ間に形成されるデータ出力パスと、第２メモリセルと前記入力バッファ間に形成されるデータ入力パスと、を備える。
【００１３】
前記入力バッファは、入力信号と基準電圧とを比較し、前記比較結果に相応する信号を発生する。
【００１４】
前記課題を達成するための本発明の半導体装置は、多数のメモリバンクと、データを入出力のための両方向の入出力パッドと、を備え、前記多数のメモリバンクの各々は多数のメモリセルと、データ読出しモードで、対応するメモリセルから前記両方向の入出力パッドに読出しデータを伝送するためのデータ出力ラインと、データ書込みモードで、前記両方向の入出力パッドから対応するメモリセルに書込みデータを伝送するためのデータ入力ラインと、を備え、前記データ読出しモードは一つのメモリバンクで行われ、前記読出しデータは前記データ出力ラインを通じて前記両方向の入出力パッドに伝送され、前記データ書込みモードは他のメモリバンクで行われ、前記書込みデータは前記両方向の入出力パッドから前記データ入力ラインに伝送される。
【００１５】
前記課題を達成するための本発明の半導体装置は、多数のメモリバンクと、両方向の入出力パッドと、を備え、前記多数のメモリバンクの各々は、第１カラム選択信号に応答して第１メモリセルと前記両方向の入出力パッド間に形成されるデータ出力パスと、第２カラム選択信号に応答して第２メモリセルと前記両方向の入出力パッド間に形成されるデータ入力パスと、を備え、何れか一つのメモリバンクのための前記第１カラム選択信号と他の一つのメモリバンクのための前記第２カラム選択信号とは同時に活性化される。
【００１６】
前記両方向の入出力パッドは入力及び出力バッファを備え、前記データ出力パスは前記第１メモリセルと前記出力バッファ間に形成され、前記データ入力パスは前記第２メモリセルと前記入力バッファ間に形成される。
【００１７】
前記課題を達成するためのデータ出力ラインとデータ入力ラインとが接続された一つの両方向データパッドを通じてデータを入出力する本発明の方法は、読出しデータを前記データ出力ラインを通じて第１メモリバンクの第１メモリセルから前記両方向の入出力パッドに伝送する段階と、実質的に同時に書込みデータを前記データ入力ラインを通じて前記両方向パッドから第２メモリバンクの第２メモリセルに伝送する段階と、を備える。
【００１８】
上記方法は、前記両方向の入出力パッドと前記第１メモリセル間に前記データ出力ラインを接続する段階と、前記両方向の入出力パッドと前記第２メモリセル間に前記データ入力ラインを接続する段階と、をさらに備え、前記データ入力ラインは前記データ出力ラインから分離される。
【００１９】
前記データ出力ラインを接続する段階と前記データ入力ラインを接続する段階とは実質的に同時になされる。
【００２０】
上記方法は、第１及び第２カラム選択信号を発生する段階と、前記第１カラム選択信号に応答して前記両方向の入出力パッドと前記第１メモリセル間に前記データ出力ラインを接続する段階と、実質的に同時に前記両方向の入出力パッドと前記第２メモリセル間に前記データ入力ラインを接続する段階と、をさらに備え、前記データ入力ラインは前記データ出力ラインから分離される。
【発明の効果】
【００２１】
本発明による一つの両方向の入出力パッドを通じてデータを同時に両方向に入出力する方法及び装置は、本発明による半導体装置間に使われるバスの幅を半分に狭くしうる。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。各図に提示された同じ参照符号は同じ部材を表す。
【００２３】
図２は、両方向の入出力パッドが具現された入出力システムのブロック図である。図２を参照すれば、第１半導体装置２１０、第２半導体装置２４０を備える入出力システムバス２２０（またはチャンネルともいう）及び基準電圧発生回路２３０を備える。
【００２４】
第１半導体装置２１０は、同時両方向の入出力パッド２１２を備え、同時両方向の入出力パッド２１２は、出力バッファ２１４及び入力バッファ２１６を備える。第２半導体装置２４０は、同時両方向の入出力パッド２４２を備え、同時両方向の入出力パッド２４２は出力バッファ２４４及び入力バッファ２４６を備える。
【００２５】
バス２２０は、同時両方向の入出力パッド２１２と同時両方向の入出力パッド２４２間に接続される。基準電圧発生回路２３０は、第１基準電圧ＶｒｅｆＨ及び第２基準電圧ＶｒｅｆＬを入力バッファ２１６，２４６に供給する。
【００２６】
図３は、図２に示された両方向の入出力パッドの波形図である。図２及び図３を参照して各両方向の入出力パッド２１２，２４２の動作を説明すれば、次の通りである。
まず、Ｔ１区間で、第１出力信号ＤＯＵＴ１のレベルがハイ“Ｈ”であり、第２出力信号ＤＯＵＴ２のレベルがハイ“Ｈ”である場合、バス２２０の信号レベルＶＢＬはハイ“Ｖｈ”である。
【００２７】
入力バッファ２１６は、ハイ“Ｈ”レベルを有する第１出力信号ＤＯＵＴ１に応答して第１基準電圧ＶｒｅｆＨとバス２２０の信号レベルＶＢＬ＝Ｖｈとを比較する。入力バッファ２１６は、前記比較結果に応答して論理ハイ“Ｈ”レベルを有する第１入力信号ＤＩＮ１を出力する。ここで、第１基準電圧ＶｒｅｆＨは、第１出力信号ＤＯＵＴ１のレベルの７５％と設定される。
【００２８】
入力バッファ２４６は、ハイ“Ｈ”レベルを有する第２出力信号ＤＯＵＴ２に応答して第１基準電圧ＶｒｅｆＨとバス２２０の信号レベルＶＢＬ＝Ｖｈとを比較し、その比較結果としてハイ“Ｈ”レベルを有する第２入力信号ＤＩＮ２を出力する。
【００２９】
Ｔ２区間で、第１出力信号ＤＯＵＴ１のレベルが論理ハイ“Ｈ”であり、第２出力信号ＤＯＵＴ２のレベルが論理ロー“Ｌ”である場合、バス２２０の信号レベルＶＢＬは中間レベルＶｍｉｄを有する。中間レベルＶｍｉｄは、ハイ“Ｖｈ”レベルの５０％であることが望ましい。
【００３０】
入力バッファ２１６は、ハイ“Ｈ”レベルを有する第１出力信号ＤＯＵＴ１に応答して第１基準電圧ＶｒｅｆＨとバス２２０の信号レベルＶＢＬ＝Ｖｍｉｄとを比較する。入力バッファ２１６は、その比較結果として論理ロー“Ｌ”レベルを有する第１入力信号ＤＩＮ１を出力する。
【００３１】
入力バッファ２４６は、ロー“Ｌ”レベルを有する第２出力信号ＤＯＵＴ２に応答して第２基準電圧ＶｒｅｆＬとバス２２０の信号レベルＶＢＬ＝Ｖｍｉｄとを比較し、その比較結果としてハイ“Ｈ”レベルを有する第２入力信号ＤＩＮ２を出力する。
【００３２】
Ｔ４区間で、第１出力信号ＤＯＵＴ１のレベルがロー“Ｌ”であり、第２出力信号ＤＯＵＴ２のレベルがロー“Ｌ”である場合、バス２２０の信号レベルＶＢＬはロー“Ｖｌ”である。
【００３３】
入力バッファ２１６は、ロー“Ｌ”レベルを有する第１出力信号ＤＯＵＴ１に応答して第２基準電圧ＶｒｅｆＬとバス２２０の信号レベルＶＢＬ＝Ｖｌとを比較する。入力バッファ２１６は、比較結果に応答して論理ロー“Ｌ”レベルを有する第１入力信号ＤＩＮ１を出力する。
【００３４】
入力バッファ２４６は、論理ロー“Ｌ”レベルを有する第２出力信号ＤＯＵＴ２に応答して第２基準電圧ＶｒｅｆＬとバス２２０の信号レベルＶＢＬ＝Ｖｌとを比較する。入力バッファ２４６は、比較結果に応答して論理ロー“Ｌ”レベルを有する第２入力信号ＤＩＮ２を出力する。当業者は、説明されていないＴ３区間及びＴ５区間での各同時両方向の入出力パッド２１２，２４２の動作を容易に理解できる。
【００３５】
図４は、本発明の実施形態による、図２に示された両方向の入出力パッドを備えるデータ入出力回路のブロック図である。
【００３６】
図４を参照すれば、半導体装置４００は、メモリバンク４１０及び両方向の入出力パッド４０７を備える。メモリバンク４１０は、多数のメモリセルＭＣ１，ＭＣ２、ビットライン感知増幅器４０１、第１スイッチング回路４０３、第２スイッチング回路４０５、データ出力ライン４０４及びデータ入力ライン４０６を備える。
【００３７】
データ出力ライン４０４及びデータ入力ライン４０６は、互いに完全に分離される。
一般的に、多数のメモリセルＭＣ１，ＭＣ２は、多数のビットラインＢＬ，ＢＬＢ及び多数のワードラインＷＬｉ，ＷＬｊの交点に存在する。
【００３８】
ビットライン感知増幅器４０１は、第１ポート（図示せず）及び第２ポート（図示せず）を備える。前記第１ポートの各々は対応するビットラインＢＬ，ＢＬＢに接続され、前記第２ポートの各々は対応するスイッチング回路４０３，４０５の第１端に接続される。
【００３９】
第１スイッチング回路４０３は、ＮＭＯＳトランジスタで具現され、第１カラム選択信号Ｒ＿ＣＳＬｉに応答して前記第２ポートの何れか一つとデータ出力ライン４０４とを接続する。
【００４０】
第２スイッチング回路４０５は、ＮＭＯＳトランジスタで具現され、第２カラム選択信号Ｗ＿ＣＳＬｊに応答して前記第２ポートの他の一つとデータ入力ライン４０６とを接続する。
【００４１】
図４では、説明の便宜上、一つのデータ出力ライン４０４及び一つのデータ入力ライン４０６だけを示す。しかし、本発明は、データ出力ライン４０４、データ入力ライン４０６及び両方向の入出力パッド４０７の数に限定されるものではない。
【００４２】
第１カラム選択信号Ｒ＿ＣＳＬｉと第２カラム選択信号Ｗ＿ＣＳＬｊとは、相互独立的に活性化される。しかし、同じメモリバンク４１０で第１カラム選択信号Ｒ＿ＣＳＬｉと第２カラム選択信号Ｗ＿ＣＳＬｊとは同時に活性化されないことが望ましい。データ読出し動作時、第１カラム選択信号Ｒ＿ＣＳＬｉは、カラム選択線を活性化させるための信号であり、データ書込み動作時、第２カラム選択信号Ｗ＿ＣＳＬｊは、カラム選択線を活性化させるための信号である。
【００４３】
データ読出し動作時、読出されたデータは、データ出力ライン４０４を通じて出力バッファ４０９に伝送される。データ書込み動作時、書込まれるデータは、入力バッファ４１１を通じてデータ入力ライン４０６に伝送される。
【００４４】
両方向の入出力パッド４０７は、出力バッファ４０９、入力バッファ４１１及びパッド４１３を備える。両方向の入出力パッド４０７の動作は、図２及び図３に示された各パッド２１２，２４２の動作と同じである。
【００４５】
出力バッファ４０９は、読出しイネーブル信号Ｒ＿ＥＮに応答してデータ出力ライン４０４上の信号をバッファリングし、バッファリング結果をパッド４１３に出力する。
【００４６】
入力バッファ４１１は、書込みイネーブル信号Ｗ＿ＥＮに応答してパッド４１３を通じて入力される信号（例えば、図３に示されたバス２２０の電圧ＶＢＬ）を受信し、データ出力ライン４０４上の信号のレベル（例えば、ハイまたはロー）に応答してパッド４１３を通じて入力された信号と基準電圧ＶｒｅｆＨまたはＶｒｅｆＬとを比較し、その比較結果によって検出された信号をバッファリングし、バッファリングされた信号をデータ入力ライン４０６に伝送する。
【００４７】
第１スイッチング回路４０３が活性化された第１カラム選択信号Ｒ＿ＣＳＬｉに応答してスイッチングされる場合、第１メモリセルＭＣ１またはＭＣ２と両方向の入出力パッド４０７の出力バッファ４０９間にデータ出力パスが形成される。したがって、第１メモリセルＭＣ１またはＭＣ２から出力された信号（またはデータ）は、前記データ出力パスを通じてパッド４１３に出力される。
【００４８】
または、第２スイッチング回路４０５が第２カラム選択信号Ｗ＿ＣＳＬｊに応答してスイッチングされる場合、両方向の入出力パッド４０７の入力バッファ４１１と第１メモリセルＭＣ１またはＭＣ２間にデータ入力パスが形成される。したがって、パッド４１３を通じて入力される信号は、前記データ入力パスを通じて第１メモリセルＭＣ１またはＭＣ２に伝送される。
【００４９】
図５は、本発明の実施形態による半導体装置のブロック図である。図５を参照すれば、半導体装置５００は、バンクコントローラ５１０、多数のメモリバンク５２１＿１ないし５２１＿８、出力パイプライン５２３、入力パイプライン５２５、及び両方向の入出力パッド５２７を備える。
【００５０】
バンクコントローラ５１０は、第１命令信号と第１アドレスＣＯＭ１／ＡＤＤ１及び第２命令信号と第２アドレスＣＯＭ２／ＡＤＤ２に応答して書込みイネーブル信号Ｗ＿ＥＮ、読出しイネーブル信号Ｒ＿ＥＮ、第１カラム選択信号Ｒ＿ＣＳＬｉ及び／または第２カラム選択信号Ｗ＿ＣＳＬｊを出力する。
【００５１】
ここで、＜ｉ＞及び＜ｊ＞は各々１ないし８であり、＜ｉ＞≠＜ｊ＞である。すなわち、同じメモリバンクでデータ書込み動作及びデータ読出し動作を同時に行うことはできない。また、相異なる二つのメモリバンクの各々でデータ読出し動作が同時に行われず、相異なる二つのメモリバンクの各々でデータ書込み動作が同時に行われない。
【００５２】
多数のメモリバンク５２１＿１ないし５２１＿８の各々は、図４に示されたメモリバンク４１０を備え、第１カラム選択信号Ｒ＿ＣＳＬｉに応答してデータ読出し動作を行うか、または第２カラム選択信号Ｗ＿ＣＳＬｊに応答してデータ書込み動作を行う。
【００５３】
出力パイプライン５２３は、多数のメモリバンク５２１＿１ないし５２１＿８の各々から出力される読出しデータを一時的にラッチするための所定のラッチ（図示せず）を備え、前記ラッチにラッチされたデータを両方向の入出力パッド５２７の出力バッファ４０９に出力する。出力バッファ４０９は、読出しイネーブル信号Ｒ＿ＥＮに応答して出力パイプライン５２３から出力される信号をパッド４１３に出力する。
【００５４】
両方向の入出力パッド５２７の入力バッファ４１１は、書込みイネーブル信号Ｗ＿ＥＮに応答してパッド４１３を通じて入力される信号を受信し、出力パイプライン５２３から出力される信号の状態（例えば、ハイまたはロー）によって選択される基準電圧ＶｒｅｆＨまたはＶｒｅｆＬと受信された信号とを比較し、その比較結果によって検出された信号を入力パイプライン５２５に出力する。
【００５５】
入力パイプライン５２５は、多数のメモリバンク５２１＿１ないし５２１＿８の各々に入力される信号を一時的にラッチするための所定のラッチ（図示せず）を備え、前記ラッチにラッチされた信号は対応するメモリバンクに入力される。
【００５６】
図６は、図５に示された半導体装置の詳細図である。図４、図５及び図６を参照して第３メモリバンク５２１＿３でデータ書込み動作が行われ、第４メモリバンク５２１＿４でデータ読出し動作が同時に行われる場合を説明すれば、次の通りである。
【００５７】
第１カラム選択信号Ｒ＿ＣＳＬｉは、ｉ番目のメモリバンクの第１スイッチング回路４０３をスイッチングするための信号であり、第２カラム選択信号Ｗ＿ＣＳＬｊは、ｊ番目のメモリバンクの第２スイッチング回路４０５をスイッチングするための信号である。
【００５８】
バンクコントローラ５１０は、第１命令信号及び第１アドレスＣＯＭ１／ＡＤＤ１に応答して活性化された第２カラム選択信号Ｗ＿ＣＳＬ３及び活性化された書込みイネーブル信号Ｗ＿ＥＮを発生する。
【００５９】
これと同時にバンクコントローラ５１０は、第２命令信号及び第２アドレスＣＯＭ２／ＡＤＤ２に応答して活性化された第１カラム選択信号Ｒ＿ＣＳＬ３及び活性化された読出しイネーブル信号Ｗ＿ＥＮを発生する。
【００６０】
したがって、第３メモリバンク５２１＿３のＮＭＯＳトランジスタ６０５は、活性化された第２カラム選択信号Ｗ＿ＣＳＬ３に応答してターンオンされ、第４メモリバンク５２１＿４のＮＭＯＳトランジスタ６１３は、活性化された第１カラム選択信号Ｒ＿ＣＳＬ４に応答してターンオンされる。
【００６１】
データ読出し動作時、第４メモリバンク５２１＿４のメモリセルＭＣ４＿１またはＭＣ４＿２から読出されたデータは、ビットライン対ＢＬ４，ＢＬＢ４、ビットライン感知増幅器６１１、第１スイッチング回路６１３、データ出力ライン６１７、出力バッファ４０９及びパッド４１３を通じて半導体装置５００の外部に伝送される。すなわち、データ出力パスが形成される。データ出力ライン６０７，６１７は、同じ金属または相異なる金属で連結されうる。
【００６２】
これと同時にデータ書込み動作時、第３メモリバンク５２１＿３のメモリセルＭＣ３＿１またはＭＣ３＿２に書込まれるデータは、パッド４１３、入力バッファ４１１、データ入力ライン６１９、第２スイッチング回路６０５、ビットライン感知増幅器６０１、及びビットライン対ＢＬ３，ＢＬＢ３を通じて対応するメモリセルＭＣ３＿１，ＭＣ３＿２に伝送される。すなわち、データ入力パスが形成される。データ入力ライン６０９，６１９は、同じ金属または相異なる金属で連結されうる。
【００６３】
したがって、第３メモリバンク５２１＿３に書込まれるデータと第４メモリバンク５２１＿４から出力されたデータとは、パッド４１３を通じて同時に入出力されうる。したがって、両方向の入出力パッド４０７を使用する半導体装置５００の帯域幅は、図１に示された従来の半導体装置１００の帯域幅より２倍広くなる。
【００６４】
図７は、図５に示された半導体装置のタイミング図である。図７のタイミング図は、相異なるバンク間で適用されるタイミング図であって、読出しレイテンシ（Ｒｅａｄ Ｌａｔｅｎｃｙ：ＲＬ）は８クロックサイクルであり、書込みレイテンシ（Ｗｒｉｔｅ Ｌａｔｅｎｃｙ：ＷＬ）は１クロックサイクルであり、バーストレングス（Ｂｕｒｓｔ Ｌｅｎｇｔｈ：ＢＬ）は４である。
【００６５】
図４、図５及び図７を参照すれば、第５メモリバンク５２１＿５からデータを読出すための命令ＲＤ５が入力された後、７クロックサイクル後に第１メモリバンク５２１＿１にデータを書込むための命令ＷＲ１が入力されれば、読出しレイテンシ ＲＬ＝８及び書込みレイテンシ ＷＬ＝１経過後、第５メモリバンク５２１＿５から読出されたデータＤ１は、データ出力パス及びパッド（ＤＱ）４１３を通じて出力されると同時に第１メモリバンク５２１＿１に書込まれるデータＱ５はパッド（ＤＱ）４１３及びデータ入力パスを通じて入力される。
【００６６】
読出し命令ＲＤＥ１は、第１メモリバンク５２１＿１を除外した残りのバンクのうち何れか一つのメモリバンクでデータ読出し動作を行わせる命令である。また、読出し命令ＲＤＥ２は、第２メモリバンク５２１＿２を除外した残りのバンクのうち何れか一つのメモリバンクでデータ読出し動作を行わせる命令である。
【００６７】
したがって、書込み命令ＷＲ１によって第１メモリバンク５２１＿１でデータ読出し動作が行われる場合、第１メモリバンク５２１＿１ではデータ書込み動作が行われない。
【００６８】
以上で、本発明の一実施形態が説明されたが、これは例示的なものに過ぎず、当業者なら、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００６９】
本発明は、一つの両方向パッドを通じて同時にデータを入出力する半導体装置に使用されうる。
【図面の簡単な説明】
【００７０】
【図１】従来の半導体装置のデータ入出力回路のブロック図である。
【図２】両方向の入出力パッドが具現された入出力システムのブロック図である。
【図３】図２に示された両方向の入出力パッドの波形図である。
【図４】本発明の実施形態による、図２に示された両方向の入出力パッドを備えるデータ入出力回路のブロック図である。
【図５】本発明の実施形態による半導体装置のブロック図である。
【図６】図５に示された半導体装置の詳細図である。
【図７】図５に示された半導体装置のタイミング図である。
【符号の説明】
【００７１】
２１０    第１半導体装置
２１２    同時両方向の入出力チャンネル
２１４，２４４    出力バッファ
２１６，２４６    入力バッファ
２２０    バス
２３０    基準電圧発生回路
２４０    第２半導体装置
２４２    同時両方向の入出力パッド
ＤＯＵＴ１，ＤＯＵＴ２    第１及び第２出力信号
ＶＢＬ    信号レベル
ＤＩＮ１，ＤＩＮ２    第１及び第２入力信号
ＶｒｅｆＨ，ＶｒｅｆＬ    第１及び第２基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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