(57)【要約】【課題】電源供給線路から侵入したノイズだけでなく、グランド線路から侵入したノイズをも除去可能なノイズ除去回路を備えた半導体集積回路を提供する。【解決手段】半導体集積回路１−１は、内部回路２と、電源供給線路３及びグランド線路４に形成されたノイズ除去回路５とを備えている。ノイズ除去回路５は、インダクタ素子５１，キャパシタ素子５３，キャパシタ素子５４でなるπ型のノイズフィルタに、インダクタ素子５２を付加した構成となっている。これにより、外部電源１００の外部電源端子１０１から電源供給線路３に侵入したノイズＮ１を除去するだけでなく、インダクタ素子５２の機能によって、外部グランド端子１０２からグランド線路４に侵入したノイズＮ２も除去する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
内部回路と、外部電源端子からの直流電源電圧を内部回路に供給するための電源供給線路及び外部グランド端子からのグランド電圧を内部回路に供給するためのグランド線路の途中に設けたノイズ除去回路とを具備する半導体集積回路であって、
上記ノイズ除去回路は、
上記電源供給線路に設けられた第１のインダクタ素子と、
上記グランド線路に設けられた第２のインダクタ素子と、
上記第１及び第２のインダクタ素子の入力側において、上記電源供給線路とグランド線路とに接続された第１のキャパシタ素子と、
上記第１及び第２のインダクタ素子の出力側において、上記電源供給線路とグランド線路とに接続された第２のキャパシタ素子と
を具備することを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
複数の上記ノイズ除去回路を直列に接続して多段化した、
ことを特徴とする半導体集積回路。
【請求項３】
内部回路と、外部電源端子からの直流電源電圧を内部回路に供給するための電源供給線路及び外部グランド端子からのグランド電圧を内部回路に供給するためのグランド線路の途中に設けたノイズ除去回路とを具備する半導体集積回路であって、
上記ノイズ除去回路は、
上記電源供給線路に設けられた第１及び第２のインダクタ素子と、
これら第１及び第２のインダクタ素子の間において、上記電源供給線路とグランド線路とに接続されたキャパシタ素子と、
上記グランド線路に設けられた第３のインダクタ素子と
を具備することを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
上記キャパシタ素子とグランド線路との接続部に関して上記第３のインダクタ素子と反対側に位置するグランド線路の部位に第４のインダクタ素子を設けた、
ことを特徴とする半導体集積回路。
【請求項５】
請求項３または請求項４に記載の半導体集積回路において、
複数の上記ノイズ除去回路を直列に接続して多段化した、
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、内部回路用の電源に混入したノイズを除去するためのノイズ除去回路を備えた半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来、この種の半導体集積回路として、例えば特許文献１に記載の技術がある。
図１４は、この従来の半導体集積回路を示す回路図である。
図１４に示すように、この半導体集積回路は、内部回路２００と、キャパシタ素子２１１、２１２及びインダクタ素子２１３で構成されたノイズ除去回路としてのπ型フィルタ２１０とを有している。そして、内部回路２００に電源電圧を供給するための電源供給線路２２１と内部回路２００にグランド電圧を供給するためのグランド線路２２２とが、π型フィルタ２１０を介して外部の電源端子１０１，グランド端子１０２にそれぞれ接続されている。
これにより、外部の端子１０１，１０２から侵入したノイズをノイズ除去回路によって可能な限り除去しようとするものである。
【０００３】
【特許文献１】
特開２００１−３４５４２３号公報
【０００４】
【発明が解決しようとする課題】
しかし、上記した従来の半導体集積回路では、次のような問題がある。
従来の半導体集積回路では、π型フィルタ２１０をノイズ除去回路として採用している。すなわち、このノイズ除去回路は、電源供給線路２２１上にインダクタ素子２１３を配し、このインダクタ素子２１３の両側に、キャパシタ素子２１１，２１２を配すると共に、これらキャパシタ素子２１１、２１２のそれぞれを、電源供給線路２２１とグランド線路２２２とに接続した構成となっている。
したがって、かかるノイズ除去回路によれば、外部の電源端子１０１から電源供給線路２２１内に侵入したノイズＮ１は、キャパシタ素子２１１、インダクタ素子２１３、キャパシタ素子２１２で除去されることとなる。
しかしながら、外部のグランド端子１０２からグランド線路２２２内に侵入したノイズＮ２に対しては、π型フィルタ２１０によるノイズ除去機能が働かず、ノイズＮ２はグランド線路２２２を素通りして、内部回路２００に入り込むこととなる。このため、内部回路２００の動作に悪影響を与える可能性が非常に高い。
【０００５】
この発明は上述した課題を解決するためになされたもので、電源供給線路から侵入したノイズだけでなく、グランド線路から侵入したノイズをも除去可能なノイズ除去回路を備えた半導体集積回路を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、請求項１の発明は、内部回路と、外部電源端子からの直流電源電圧を内部回路に供給するための電源供給線路及び外部グランド端子からのグランド電圧を内部回路に供給するためのグランド線路の途中に設けたノイズ除去回路とを具備する半導体集積回路であって、ノイズ除去回路は、電源供給線路に設けられた第１のインダクタ素子と、グランド線路に設けられた第２のインダクタ素子と、第１及び第２のインダクタ素子の入力側において、電源供給線路とグランド線路とに接続された第１のキャパシタ素子と、第１及び第２のインダクタ素子の出力側において、電源供給線路とグランド線路とに接続された第２のキャパシタ素子とを具備する構成とした。
かかる構成により、高周波のノイズが直流電源電圧と共に外部電源端子から電源供給線路に侵入すると、第１のインダクタ素子，第１のキャパシタ素子，第２のキャパシタ素子によって濾波され、ノイズをほとんど含まない直流電源電圧が内部回路に供給されることとなる。また、高周波のノイズが外部グランド端子からグランド線路に侵入した場合には、このノイズはグランド線路に設けられた第２のインダクタ素子によって濾波されるので、グランド電圧のみが内部回路に供給されることとなる。
【０００７】
特に、請求項２の発明は、請求項１に記載の半導体集積回路において、複数のノイズ除去回路を直列に接続して多段化した構成としている。
かかる構成により、前段のノイズ除去回路で濾波し得なかったノイズを後段のノイズ除去回路で濾波することができるので、ノイズのほぼ完全な除去が可能となる。
【０００８】
一方、請求項３の発明は、内部回路と、外部電源端子からの直流電源電圧を内部回路に供給するための電源供給線路及び外部グランド端子からのグランド電圧を内部回路に供給するためのグランド線路の途中に設けたノイズ除去回路とを具備する半導体集積回路であって、ノイズ除去回路は、電源供給線路に設けられた第１及び第２のインダクタ素子と、これら第１及び第２のインダクタ素子の間において、電源供給線路とグランド線路とに接続されたキャパシタ素子と、グランド線路に設けられた第３のインダクタ素子とを具備する構成とした。
かかる構成により、高周波のノイズが外部電源端子から電源供給線路に侵入すると、第１及び第２のインダクタ素子とキャパシタ素子とによって濾波され、外部グランド端子からグランド線路に侵入したノイズは、第３のインダクタ素子によって濾波されることとなる。
【０００９】
また、請求項４の発明は、請求項３に記載の半導体集積回路において、キャパシタ素子とグランド線路との接続部に関して第３のインダクタ素子と反対側に位置するグランド線路の部位に第４のインダクタ素子を設けた構成としてある。
かかる構成により、グランド線路に侵入したノイズは、第３のインダクタ素子だけでなく、第４のインダクタ素子によっても濾波される。
【００１０】
特に、請求項５の発明は、請求項３または請求項４に記載の半導体集積回路において、複数のノイズ除去回路を直列に接続して多段化した構成としてある。
【００１１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路の回路図である。
図１に示すように、この半導体集積回路１−１は、内部回路２に外部電源１００を接続するための電源供給線路３及びグランド線路４に、ノイズ除去回路５を形成した構造になっている。
【００１２】
電源供給線路３は、外部電源１００の外部電源端子１０１から直流電源電圧Ｖｃｃを内部回路２に供給するための線路であり、内部回路２の電源端子２０から半導体集積回路１−１の縁部に延出している。
一方、グランド線路４は、外部電源１００の外部グランド端子１０２からグランド電圧Ｖ０（ゼロボルト）を内部回路２に供給するための線路であり、電源供給線路３と同様に、内部回路２のグランド端子２１から半導体集積回路１−１の縁部に延出している。
【００１３】
ノイズ除去回路５は、上記のごとき電源供給線路３及びグランド線路４の途中に形成されている。
具体的には、ノイズ除去回路５は、第１のインダクタ素子５１と第２のインダクタ素子５２と第１のキャパシタ素子５３と第２のキャパシタ素子５４とで形成されている。
インダクタ素子５１は、インダクタンス値Ｌ１のコイルで、インダクタ素子５２は、インダクタンス値Ｌ２のコイルであり、これらインダクタ素子５１，５２は、電源供給線路３，グランド線路４にそれぞれ形成されている。
一方、キャパシタ素子５３は、静電容量Ｃ１のコンデンサであり、インダクタ素子５１及びインダクタ素子５２の入力側（図１の右側）において電源供給線路３とグランド線路４とに接続されている。また、キャパシタ素子５４は、静電容量Ｃ２のコンデンサであり、インダクタ素子５１及びインダクタ素子５２の出力側（図１の左側）において電源供給線路３とグランド線路４とに接続されている。
すなわち、ノイズ除去回路５は、インダクタ素子５１及びキャパシタ素子５３，５４でなるπ型のノイズフィルタに、インダクタ素子５２を付加した構成となっている。なお、図１において、符号６１，６２は、ボンディング用のパッドである。
【００１４】
図２は、半導体集積回路１−１の基板上に形成されたノイズ除去回路５の構造を示す平面図であり、図３はパッド６１（６２）を示し、図３（ａ）はパッド６１（６２）の平面図、図３（ｂ）は図３（ａ）の矢視Ａ−Ａ断面図であり、図４はキャパシタ素子５３（５４）を示し、図４（ａ）はキャパシタ素子５３（５４）の平面図、図４（ｂ）は図４（ａ）の矢視Ｂ−Ｂ端面図であり、図５はインダクタ素子５１（５２）を示し、図５（ａ）はインダクタ素子５１（５２）の平面図、図５（ｂ）は図５（ａ）の矢視Ｃ−Ｃ端面図である。
パッド６１（６２）は、図３に示すように、半導体集積回路１−１の下層，中間層，上層にそれぞれ形成された金属部６１ａ，６１ｂ，６１ｃをビア６１ｄ，６１ｅを介して接続した構造になっている。
キャパシタ素子５３（５４）は、図４に示すように、下層に形成された金属部５３ａ，５３ｂと、中間層に形成された金属部５３ｃ，５３ｄと、上層に形成された金属部５３ｅとを有している。そして、金属部５３ａ，５３ｃ，５３ｅがビア５３ｆ，５３ｇを介して接続されている。また、金属部５３ｈが中間層と上層との間に形成され且つビア５３ｉを介して金属部５３ｅに接続されている。金属部５３ｄは、この金属部５３ｅに対向し、ビア５３ｊを介して金属部５３ｂに接続されている。これにより、対向した金属部５３ｈと金属部５３ｄとがキャパシタ素子５３（５４）の一対の電極をなす。
インダクタ素子５１（５２）は、スパイラル型のコイルであり、図５に示すように、下層に形成された金属スパイラル部５１ａの中心端部がビア５１ｂを介して中間層の金属部５１ｃに接続された構造となっている。また、金属部５１ｃは、ビア５１ｄを介して下層の金属部５１ｅに接続されている。
【００１５】
かかる素子は、図２に示すように、連結されている。
すなわち、パッド６１の金属部６１ｃの延長部がキャパシタ素子５３の金属部５３ｅに連続しており、キャパシタ素子５３の金属部５３ｃがインダクタ素子５１の金属部５１ｃを介して金属スパイラル部５１ａに接続されている。そして、金属スパイラル部５１ａの端部が内部回路２側に延出され、その途中がキャパシタ素子５４の金属部５３ａをなしている。これにより、金属スパイラル部５１ａの延長部がこの金属部５３ａを介してキャパシタ素子５４の金属部５１ｅに連結された状態になっている。
一方、パッド６２においては、金属部６１ａの延長部がインダクタ素子５２の金属部５１ｅに連続し、金属部５１ｃを介して金属スパイラル部５１ａに接続されている。そして、金属部６１ａの延長部の途中には、キャパシタ素子５３の金属部５３ｂが連結されている。そして、インダクタ素子５２の金属スパイラル部５１ａの端部が内部回路２側に延出され、その途中に、キャパシタ素子５４の金属部５３ｂが連結されている。
なお、図６は、インダクタ素子の他の例を示し、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）の矢視Ｄ−Ｄ端面図である。
図６に示すインダクタ素子は、メアンダ型のコイルであり、このコイルをインダクタ素子５１（５２）として適用することもできる。
かかる適用の場合には、図６（ａ）に示すインダクタ素子５１の右端部をキャパシタ素子５３の金属部５３ａに連続させ、インダクタ素子５２の右端部をパッド６１の金属部６１ａに連続させる。
【００１６】
次に、ノイズ除去回路５が示す動作について説明する。
図１において、インダクタ素子５１，５２のインピーダンスは、印加電圧の周波数とインダクタンス値との積に比例し、キャパシタ素子５３，５４のインピーダンスは、印加電圧の周波数と静電容量との積に反比例する。
したがって、直流電源電圧Ｖｃｃを外部電源１００の外部電源端子１０１から電源供給線路３に供給すると、インダクタ素子５１，５２のインピーダンスはほとんど生じないが、キャパシタ素子５３，５４のインピーダンスは極めて大きくなる。このため、直流電源電圧Ｖｃｃは、電源供給線路３を介して内部回路２にそのまま供給されることとなる。
そして、高周波のノイズＮ１が外部電源端子１０１から侵入すると、ノイズＮ１が直流電源電圧Ｖｃｃに重量された状態で、電源供給線路３に供給されることとなる。すると、ノイズＮ１に対するインダクタ素子５１，５２のインピーダンスが増大し、キャパシタ素子５３，５４のインピーダンスは減少することとなる。この結果ノイズＮ１のほとんどが、インダクタ素子５１，５２によって阻止されると共にキャパシタ素子５３，５４に吸収されることとなり、ノイズＮ１をほとんど含まない直流電源電圧Ｖｃｃが電源供給線路３を介して電源端子２０に供給されることとなる。
【００１７】
ところで、外部の高周波ノイズは、外部電源端子１０１だけでなく、外部グランド端子１０２にも侵入する。外部グランド端子１０２から侵入したノイズＮ２は、グランド線路４を通って、内部回路２のグランド端子２１に至るおそれがある。
しかし、この実施形態の半導体集積回路１−１におけるノイズ除去回路５では、グランド線路４にインダクタ素子５２を形成しているので、ノイズＮ２の周波数に対応したインピーダンスがインダクタ素子５２に生じ、インダクタ素子５２がノイズＮ２の侵入を阻止する。
したがって、この実施形態の半導体集積回路１−１によれば、ノイズ除去回路５によって、電源供給線路３に侵入するノイズＮ１だけでなく、グランド線路４に侵入するノイズＮ２をも濾波する。
【００１８】
ところで、上記ノイズ除去回路５では、インダクタ素子５１，５２がキャパシタ素子５４を介して直列に接続された構成となっているので、図１４に示した従来の半導体集積回路におけるインダクタ素子２１３のインダクタンス値を「Ｌ」とすると、インダクタ素子５１，５２のインダクタンス値Ｌ１，Ｌ２を共に「Ｌ／２」に設定するだけで、合計Ｌのインダクタンス値を得ることができ、外部電源端子１０１から侵入したノイズＮ１に対して従来のπ型フィルタ２１０と同様のノイズ除去効果を得ることができる。
【００１９】
また、インダクタ素子５１，５２のインダクタンス値Ｌ１，Ｌ２を共に「Ｌ」に設定することで、同一周波数のノイズＮ１に対して、図１４に示すインダクタ素子２１３の２倍のインピーダンスを発生させることができる。このため、ノイズ除去回路５のノイズＮ１に対する遮断周波数を従来のπ型フィルタ２１０の遮断周波数よりも下げることができる。以下具体的に説明する。
図７は、従来のノイズ除去回路２１０の減衰度曲線を示す線図であり、図８は、この実施形態のノイズ除去回路５の減衰度曲線を示す線図である。
図１４に示した従来のノイズ除去回路２１０において、キャパシタ素子２１１，２１２の静電容量を共に５ｐＦ、インダクタ素子２１３のインダクタンス値を２０ｎＨに設定すると、図７に示すように、インダクタ素子２１３による減衰度は、曲線Ｓ１１に示すように変化し、キャパシタ素子２１１，２１２による減衰度は曲線Ｓ１２に示すように変化する。
したがって、このノイズ除去回路２１０による遮断周波数ｆｃは、ほぼ７３６ＭＨｚである。
これに対し、この実施形態のノイズ除去回路５において、インダクタ素子５１，５２のインダクタンス値を共に従来のインダクタ素子２１３のインダクタンス値と同じく２０ｎＨに設定し、キャパシタ素子５３，５４の静電容量を共に５ｐＦに設定する。
すると、図８に示すように、キャパシタ素子５３，５４による減衰度の曲線Ｓ２２の下降し始める周波数が、従来のキャパシタ素子２１１，２１２の曲線Ｓ１２に比べて小さくなり、また、インダクタ素子５１，５２による減衰度の曲線Ｓ２１の立ち上がりの周波数域も小さくなる。このため、このノイズ除去回路５による遮断周波数ｆｃはほぼ４５６ＭＨｚに下がる。
【００２０】
さらに、この実施形態の半導体集積回路１−１によれば、外部の基板に高価なコンデンサやコイルを半田付け等して作成したノイズ除去回路を用いることなく、ノイズ除去回路５を半導体集積回路１−１内に形成しているので、部品点数の削減や低コスト化を図ることができる。
【００２１】
（第２実施形態）
図９は、この発明の第２実施形態に係る半導体集積回路の回路図である。
図９に示すように、この実施形態の半導体集積回路１−２では、複数のノイズ除去回路５を、直列に接続した状態で電源供給線路３，グランド線路４に形成することで、ノイズ除去回路５を多段化している。
つまり、各ノイズ除去回路５において、インダクタ素子５１，５２のインダクタンス値Ｌ１，Ｌ２及びキャパシタ素子５３，５４の静電容量Ｃ１，Ｃ２を適宜設定して、前段のノイズ除去回路５で濾波できなかった周波数成分のノイズＮ１，Ｎ２を後段のノイズ除去回路５で順次濾波していく構造になっている。
かかる構造により、低域から高域の周波数成分のノイズＮ１，Ｎ２を確実に濾波することができ、ノイズ除去効果をより向上させることができる。
その他の構成，作用及び効果については、上記第１実施形態と同様であるので、その記載は省略する。
【００２２】
（第３実施形態）
図１０は、この発明の第３実施形態に係る半導体集積回路の回路図である。
図１０に示すように、この実施形態の半導体集積回路１−３は、ノイズ除去回路の構成が上記第１及び第２実施形態のノイズ除去回路５の構成と異なる。
この実施形態におけるノイズ除去回路５′は、第１のインダクタ素子５１′と第２のインダクタ素子５２′とキャパシタ素子５３′と第３のインダクタ素子５５とで構成されている。
具体的には、第１及び第２のインダクタ素子５１′，５２′は、電源供給線路３に形成され、キャパシタ素子５３′は、インダクタ素子５１′，５２′の間において、その両端が電源供給線路３とグランド線路４に接続された状態に形成されている。そして、第３のインダクタ素子５５がグランド線路４に形成されている。
すなわち、ノイズ除去回路５′は、インダクタ素子５１′，５２′及びキャパシタ素子５３′でなるＴ型のノイズフィルタに、インダクタ素子５５を付加した構成となっている。
なお、この実施形態では、インダクタ素子５５を、キャパシタ素子５３′とグランド線路４との接続部Ｐの右側に形成した。
【００２３】
かかる構成により、ノイズＮ１が外部電源端子１０１から電源供給線路３に侵入すると、ノイズＮ１の周波数に応じて、ノイズＮ１に対するインダクタ素子５１′，５２′のインピーダンスが増大すると共に、キャパシタ素子５３′のインピーダンスが減少する。この結果、ノイズＮ１がインダクタ素子５１′，５２′に除去されると共に、キャパシタ素子５３′によって吸収される。一方、ノイズＮ２が外部グランド端子１０２からグランド線路４に侵入すると、ノイズＮ２に対応したインピーダンスがインダクタ素子５５に生じ、ノイズＮ２のグランド端子２１への侵入が阻止される。
その他の構成，作用及び効果は、上記第１及び第２実施形態と同様であるので、その記載は省略する。
【００２４】
なお、この発明は、上記実施形態に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
例えば、上記第３実施形態では、インダクタ素子５５を、キャパシタ素子５３′とグランド線路４との接続部Ｐの右側に形成したが、図１１に示すように、インダクタ素子５５を接続部Ｐの左側に形成しても、ほぼ同様の作用効果を奏することは勿論である。
また、上記第３実施形態では、一のインダクタ素子５５をグランド線路４に形成したが、これに限るものでなく、図１２に示すように、さらに第４のインダクタ素子５６を追加し、第４のインダクタ素子５６を接続部Ｐに関してインダクタ素子５５と反対側（左側）に位置するグランド線路４の部位に形成して、ノイズＮ２の除去効果を高める構成としても良いことは勿論である。
さらに、第３実施形態では、一のノイズ除去回路５′を有した半導体集積回路１−３についてのみ説明したが、図１３に示すように、複数のノイズ除去回路５′を直列に接続して多段化しても良い。
【００２５】
【発明の効果】
以上詳しく説明したように、この発明の半導体集積回路によれば、電源供給線路に侵入したノイズだけでなく、グランド線路に侵入したノイズをも、グランド線路に設けたインダクタ素子によって濾波することができるという優れた効果がある。また、インダクタ素子が電源供給線路とグランド線路とに設けられているので、各インダクタ素子を小型にして、従来の半導体集積回路におけるインダクタ素子と同値のインダクタンス値を得ることができる。また、各インダクタ素子のインダクタンス値を従来の半導体集積回路におけるインダクタ素子と同値に設定することで、ノイズに対する遮断周波数を、従来の半導体集積回路におけるノイズ除去回路の遮断周波数よりも下げることができるという効果もある。さらに、ノイズ除去回路を半導体集積回路内に形成したので、外部の基板に高価なコンデンサやコイルを半田付け等して作成したノイズ除去回路を用いる必要がなく、この結果、部品点数の削減や低コスト化を図ることができる。
【００２６】
特に、請求項２及び請求項５の発明によれば、ノイズ除去回路を多段化したので、ノイズ除去効果をさらに高めることができるという優れた効果がある。
【図面の簡単な説明】
【図１】この発明の第１実施形態に係る半導体集積回路の回路図である。
【図２】半導体集積回路の基板上に形成されたノイズ除去回路の構造を示す平面図である。
【図３】ボンディング用のパッドを示し、図３（ａ）はパッドの平面図、図３（ｂ）は図３（ａ）の矢視Ａ−Ａ断面図である。
【図４】、キャパシタ素子を示し、図４（ａ）はキャパシタ素子の平面図、図４（ｂ）は図４（ａ）の矢視Ｂ−Ｂ端面図である。
【図５】インダクタ素子を示し、図５（ａ）はインダクタ素子の平面図、図５（ｂ）は図５（ａ）の矢視Ｃ−Ｃ端面図である。
【図６】インダクタ素子の他の例を示し、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）の矢視Ｄ−Ｄ端面図である。
【図７】従来のノイズ除去回路の減衰度曲線を示す線図である。
【図８】この実施形態のノイズ除去回路の減衰度曲線を示す線図である。
【図９】第２実施形態に係る半導体集積回路の回路図である。
【図１０】第３実施形態に係る半導体集積回路の回路図である。
【図１１】第３実施形態の半導体集積回路に適用されたノイズ除去回路の第１変形例を示す回路図である。
【図１２】第３実施形態の半導体集積回路に適用されたノイズ除去回路の第２変形例を示す回路図である。
【図１３】第３実施形態の半導体集積回路に適用されたノイズ除去回路の第３変形例を示す回路図である。
【図１４】従来の半導体集積回路を示す回路図である。
【符号の説明】
１−１，１−２，１−３…半導体集積回路、  ２…内部回路、  ３…電源供給線路、  ４…グランド線路、  ５，５′…ノイズ除去回路、  ５１，５１′，５２，５２′，５５，５６…インダクタ素子、  ５３，５３′，５４，５５…キャパシタ素子、  １００…外部電源、  １０１…外部電源端子、  １０２…外部グランド端子、  Ｎ１，Ｎ２…ノイズ、  Ｐ…接続部、  Ｖｃｃ…直流電源電圧、  Ｖ０…グランド電圧。
【図１】
2004335805.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004335805.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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