(57)【要約】【課題】半導体装置及びその製造方法に関し、高誘電率絶縁膜と半導体基板との界面における低誘電率酸化膜の形成を防止してＥＯＴの増大を抑制する。【解決手段】ゲート絶縁膜３として、半導体基板１の側から窒素と金属を含んだ第１の高誘電率膜４と、第１の高誘電率膜４とは組成の異なる第２の高誘電率膜５を積層した絶縁膜を用いて絶縁ゲート型トランジスタを構成する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜として、半導体基板の側から窒素と金属を含んだ第１の高誘電率膜と、前記第１の高誘電率膜とは組成の異なる第２の高誘電率膜を積層した絶縁膜を用いた絶縁ゲート型トランジスタを有することを特徴とする半導体装置。
【請求項２】
上記窒素と金属を含んだ第１の高誘電率膜が、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、及び、ＡｌＳｉＯＮのうちのいずれかであることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記第２の高誘電率膜が、Ｈｆｘ  Ａｌ１−ｘ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０）或いはＨｆｘ  Ａｌ１−ｘ  Ｓｉｗ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０，ｗ＞０）のいずれかであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
少なくとも素子形成領域の露出表面に金属窒化膜を成膜したのち、前記金属窒化膜上に該金属窒化膜と組成の異なる高誘電率膜を成膜する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
上記金属窒化膜の成膜後に、基板を大気中に晒すことなく、酸化雰囲気での熱処理及び上記高誘電率膜の成膜を行うことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に、高誘電率絶縁膜と半導体基板界面に低誘電率酸化物が形成されることによる酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）の増大を抑制するための構成に特徴のある半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、集積回路技術の発達に伴うＭＯＳＦＥＴの微細化の進展とともに、ゲート絶縁膜としてＨｆＯ２  、ＺｒＯ２  、それらのシリケート或いはアルミネート、さらには、Ａｌ２  Ｏ３  等の高誘電率（Ｈｉｇｈ−ｋ）膜の採用が試みられている（例えば、非特許文献１乃至３参照）。
【０００３】
ここで、図５を参照して従来の高誘電率ゲート絶縁膜を用いたＭＯＳ型半導体装置の一例を説明する。
図５参照
図５は、従来の高誘電率ゲート絶縁膜を用いたＭＯＳ型半導体装置の概略的要部断面図であり、まず、ｎ型シリコン基板３１の所定領域にｐ型ウエル領域３２を形成するとともに、ｎ型シリコン基板３１を選択酸化することによって素子分離酸化膜３３を形成したのち、有機金属気相成長法を用いてＨｆ（ｔ−ＯＣ４  Ｈ９  ）４  、Ａｌ（ｔ−Ｃ４  Ｈ９  ）３  、及び、Ｏ２  を流した酸化性雰囲気中で素子形成領域にＨｆ８０Ａｌ２０Ｏｙ  からなるゲート絶縁膜３４を形成する。
【０００４】
次いで、多結晶シリコンからなるゲート電極３５を形成し、このゲート電極３５をマスクとしてＡｓ等のイオンを注入することによってｎ＋  型ソース・ドレイン領域３６を形成したのち、全面に低温酸化膜（ＬＴＯ）からなる層間絶縁膜３７を堆積させ、次いで、層間絶縁膜３７にｎ＋  型ソース・ドレイン領域３６に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込んでＷプラグ３８を形成することによって、ＭＯＳＦＥＴの基本構成が完成する。
【０００５】
このゲート絶縁膜３４を構成するＨｆ８０Ａｌ２０Ｏｙ  の比誘電率は約２７であるので、例えば、ゲート絶縁膜３４を２ｎｍ堆積させた場合にも、酸化膜換算膜厚ＥＯＴは、ＳｉＯ２  膜に換算した場合の等価膜厚であるので、ＳｉＯ２  の比誘電率を約３．９とすると、
ＥＯＴ≒２×３．９／２７≒０．２８８８≒０．３〔ｎｍ〕
となる。
【０００６】
したがって、この様な高誘電率膜を用いることによって、通常の成膜技術の限界を越える酸化膜換算膜厚ＥＯＴのゲート絶縁膜を有する微細なＭＯＳＦＥＴを構成することが可能になる。
【０００７】
【非特許文献１】
ＩＥＤＭ２００１  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，Ｎｏ．２０．３，ｐｐ．４５９−４６２，２００１
【非特許文献２】
ＩＥＤＭ２００２  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，Ｎｏ．３４．１，ｐｐ．８４９−８５２，２００２
【非特許文献３】
２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ，Ｎｏ．１５．１，２００２
【０００８】
【発明が解決しようとする課題】
しかし、ゲート絶縁膜として、上述の高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いた場合には、シリコン基板との界面に誘電率の低いＳｉＯ２  膜が形成されてしまうという問題があるのでこの事情を図６を参照して説明する。
【０００９】
図６参照
図６は、従来の高誘電率ゲート絶縁膜を用いたＭＯＳ型半導体装置における問題点の説明図であり、ｐ型ウエル領域３２とゲート絶縁膜３４との界面に１ｎｍ程度の膜厚のＳｉＯ２  膜３９が形成される。
【００１０】
これは、ゲート絶縁膜３４の形成直前のｐ型ウエル領域３２の表面にケミカル酸化膜が島状に残っていること、及び、酸化雰囲気中での成膜時、さらには、注入イオンの活性化等のその後の熱処理工程においてＯ２  とｐ型ウエル領域３２の表面とが反応してＳｉＯ２  膜３９を形成するものと考えられる。
【００１１】
このようなＳｉＯ２  膜３９の存在はＥＯＴの増大の原因となり、ＭＯＳ型ト  ランジスタの微細化の障害となる。
因に、上述のようにＳｉＯ２  膜３９が１ｎｍ形成された場合のＥＯＴは、
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となる。
【００１２】
したがって、本発明は、高誘電率絶縁膜と半導体基板との界面における低誘電率酸化膜の形成を防止してＥＯＴの増大を抑制することを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記目的を達成するため、本発明は、半導体装置において、ゲート絶縁膜３として、半導体基板１の側から窒素と金属を含んだ第１の高誘電率膜４と、第１の高誘電率膜４とは組成の異なる第２の高誘電率膜５を積層した絶縁膜を用いた絶縁ゲート型トランジスタを有することを特徴とする。
【００１４】
この様に、素子形成領域２に接するように窒素と金属を含んだ第１の高誘電率膜４を設けることによって、ＳｉＯ２  膜の形成を防止することができ、且つ、この窒素と金属を含んだ第１の高誘電率膜４はＳｉＯ２  膜に比べて誘電率が高いので、ＥＯＴの増大を小さく抑えることが可能になる。
【００１５】
この場合の窒素と金属を含んだ第１の高誘電率膜４が、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、及び、ＡｌＳｉＯＮのうちのいずれかが好適であり、それによって、ＥＯＴの増大を少なくすることができる。
なお、ゲート電極６が多結晶シリコン以外からなる場合には、ＺｒＯＮ或いはＺｒＳｉＯＮを用いても良いものである。
【００１６】
また、第２の高誘電率膜５としては、Ｈｆｘ  Ａｌ１−ｘ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０）或いはＨｆｘ  Ａｌ１−ｘ  Ｓｉｗ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０，ｗ＞０）等の比誘電率が２０以上の高誘電率膜が好適である。
【００１７】
また、上述の半導体装置を製造する場合には、少なくとも素子形成領域２の露出表面に金属窒化膜を成膜したのち、金属窒化膜上に金属窒化膜と組成の異なる高誘電率膜を成膜すれば良い。
【００１８】
この場合、金属窒化膜の成膜後に、半導体基板１を大気中に晒すことなく、即ち、ｉｎ−ｓｉｔｕで、高誘電率膜を成膜することが望ましく、それによって、不所望なＳｉＯ２  膜等の低誘電率膜の形成を防止することができる。
【００１９】
また、金属窒化膜の成膜後で、且つ、高誘電率膜の成膜前に、金属窒化膜を酸化雰囲気で熱処理することが望ましい。
即ち、金属窒化膜は一般に導電性であるので、金属窒化膜を酸化雰囲気で熱処理することによってＨｆＯＮ等の金属酸窒化膜に変化し、絶縁性を有するようになる。
【００２０】
或いは、金属窒化膜の成膜後に、基板１を大気中に晒すことなく、酸化雰囲気での熱処理及び高誘電率膜の成膜を行うことが望ましい。
この場合も不所望なＳｉＯ２  膜等の低誘電率膜が形成されることなく金属窒化膜を確実に絶縁化したのちに、高誘電率膜の成膜が可能になる。
【００２１】
この場合の金属窒化膜としては、ＨｆＮ、ＨｆＳｉＮ、ＡｌＮ、及び、ＡｌＳｉＮのうちのいずれかが好適である。
なお、ゲート電極６が多結晶シリコン以外からなる場合には、ＺｒＮ或いはＺｒＳｉＮを用いても良いものである。
【００２２】
また、高誘電率膜としては、Ｈｆｘ  Ａｌ１−ｘ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０）或いはＨｆｘ  Ａｌ１−ｘ  Ｓｉｗ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０，ｗ＞０）のいずれかが好適である。
【００２３】
また、金属窒化膜或いは高誘電率膜の成膜工程の少なくとも一方の工程において、Ｎ源として、ＳｉＨ２  〔ＮＨ（ｔ−Ｃ４  Ｈ９  ）〕２  （ＢＴＢＡＳｉ：ＢｉｓＴｅｒｔｉａｒｙＢｕｔｙｌＡｍｉｎｏＳｉｌａｎｅ）  或いはＮＨ３  を用いることが望ましい。
【００２４】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の実施の形態の絶縁ゲート型半導体装置の製造工程を説明する。
図２（ａ）参照
まず、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成したのち、ｎ型シリコン基板１１の表面にパッド酸化膜１３を介してＳｉＮ膜を形成し、このＳｉＮ膜を素子形成領域に対応する形状にパターニングしてＳｉＮ膜パターン１４を形成する。
【００２５】
図２（ｂ）参照
次いで、ＳｉＮ膜パターン１４を耐酸化マスクとして酸化雰囲気中で熱酸化を行うことによって、素子分離酸化膜１５を形成する。
【００２６】
図２（ｃ）参照
次いで、ＳｉＮ膜パターン１４を除去したのち、稀ＨＦで処理することによって、パッド酸化膜１３を除去して素子形成領域の表面を露出させる。
【００２７】
図３（ｄ）参照
次いで、有機金属気相成長法を用いてＨｆ源としてのＨｆ〔Ｎ（ＣＨ３  ）２  〕４  （Ｔｅｔｒａｋｉｓ  Ｄｉｍｅｔｈｙｌａｍｉｎｏ  ｈａｆｎｉｕｍ）及びＮ源としてのＮＨ３  を流して６５Ｐａの圧力下で、５００℃において全面に厚さが、例えば、１ｎｍのＨｆＮ膜１６を形成する。
【００２８】
図３（ｅ）参照
引き続いて、基板を大気中に晒すことなく、有機金属気相成長法を用いてＨｆ源としてのＨｆ（ｔ−ＯＣ４  Ｈ９  ）４  （Ｔｅｔｒａ  ｔｅｒｔｉａｌ  ｂｕｔｏｘｙ  ｈａｆｎｉｕｍ）、Ａｌ源としてＡｌ（ｔ−Ｃ４  Ｈ９  ）３  （Ｔｒｉ  ｔｅｒｔｉａｌ  ｂｕｔｙｌ  ａｌｕｍｉｎｕｍ）、及び、Ｏ２  を流して６５Ｐａの圧力下で、５００℃において全面に厚さが、例えば、２ｎｍのＨｆ８０Ａｌ２０Ｏｙ  膜１８形成する。
この成膜工程において、導電性のＨｆＮ膜１６は酸化されて絶縁性のＨｆＯＮ膜１７となる。
【００２９】
次いで、例えば、８００℃において、３０秒間のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を施すことによって、Ｈｆ８０Ａｌ２０Ｏｙ  膜１８とＨｆＯＮ膜１７とからなる２層構造のゲート絶縁膜１９とする。
【００３０】
図３（ｆ）参照
次いで、全面に多結晶シリコン膜を堆積させたのち、多結晶シリコン膜をゲート絶縁膜１９とともにゲート長が例えば３５０ｎｍになるようにエッチングすることによってゲート電極２０を形成する。
【００３１】
図４（ｇ）参照
次いで、ゲート電極２０をマスクとしてＡｓイオン２１を注入することによってｎ＋  型ソース・ドレイン領域２２を形成する。
【００３２】
図４（ｈ）参照
次いで、全面に低温酸化膜（ＬＴＯ）膜からなる層間絶縁膜２３を堆積させたのち、層間絶縁膜２３にｎ＋  型ソース・ドレイン領域２２に達するコンタクトホール２４を形成する。
【００３３】
図４（ｉ）参照
次いで、全面にＡｌ膜を堆積させてコンタクトホール２４を埋め込んだのち、パターニングすることによって、金属配線２５を形成することによって、絶縁ゲート型半導体装置の基本構成が完成する。
【００３４】
この絶縁ゲート型半導体装置のＣ−Ｖ測定を行ってＥＯＴを測定したところ、ＥＯＴｔｏｔ  ＝０．８ｎｍであった。
この場合、２ｎｍのＨｆ８０Ａｌ２０Ｏｙ  膜１８のＥＯＴ、即ち、ＥＯＴＨｆＡｌＯ  は約０．３ｎｍであり、１ｎｍのＨｆＯＮ膜１７のＥＯＴ、即ち、ＥＯＴＨｆＯＮは、ＨｆＯＮの誘電率を約８とすると、
ＥＯＴＨｆＯＮ＝１×３．９／８＝０．４８７５≒０．５
となり、したがって、
ＥＯＴＨｆＡｌＯ  ＋ＥＯＴＨｆＯＮ≒０．３＋０．５＝０．８＝ＥＯＴｔｏｔ  
となり、界面にＨｆＯＮ膜１７が形成されているとすることと矛盾しない結果が得られた。
【００３５】
この様に、本発明の実施の形態においては、Ｈｆ８０Ａｌ２０Ｏｙ  膜１８の下に耐酸化性に優れたＨｆＮ膜１６を設けているので、ＨｆＮ膜１６をＨｆＯＮ膜１７に変換する工程においても、ｐ型ウエル領域１２との界面に低誘電率のＳｉＯ２  膜が形成されないので、ＥＯＴの増大を抑制することができ、それによって、界面層の高誘電率化が可能になるので微細な絶縁ゲート型トランジスタからなる高集積度半導体集積回路装置を実現することができる。
【００３６】
以上、本発明の実施の形態を説明してきたが、本発明は実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の実施の形態においては、下地となるＨｆＮ膜を成膜する際に、Ｈｆ源としてＨｆ〔Ｎ（ＣＨ３  ）２  〕４  を用い、Ｎ源としてＮＨ３  を用いているが、Ｎ源として、ＳｉＨ２  〔ＮＨ（ｔ−Ｃ４  Ｈ９  ）〕２  を用いても良いものであり、この場合にはＮ源に由来するＳｉが若干混入するのでＨｆＳｉＮ膜となる。
【００３７】
また、このような下地となるＨｆＮ或いはＨｆＳｉＮに限られるものではなく、ＡｌＮ或いはＡｌＳｉＮを用いても良いものであり、その場合には、Ａｌ源として、Ａｌ（ｔ−Ｃ４  Ｈ９  ）３  或いはＡｌ（Ｃ２  Ｈ５  ）３  （Ｔｒｉ  ｅｆｔｙｌａｌｕｍｉｎｕｍ）を用いれば良く、また、Ｎ源としてはＮＨ３  或いはＳｉＨ２  〔ＮＨ（ｔ−Ｃ４  Ｈ９  ）〕２  を用いれば良い。
【００３８】
なお、ゲート電極を構成する導電材料が多結晶シリコン以外の材料、例えば、Ｗ等の金属ゲートの場合には、下地となる高誘電率膜としてＺｒＮ或いはＺｒＳｉＮを用いても良いものである。
【００３９】
また、上記の実施の形態においては、ＨｆＡｌＯｙ  膜を成膜する際に、Ｈｆ源としてＨｆ（ｔ−ＯＣ４  Ｈ９  ）４  、Ａｌ源としてＡｌ（ｔ−Ｃ４  Ｈ９  ）３  、及び、酸素源としてＯ２  を用いているが、Ｈｆ源としてＨｆ（ｔ−ＯＣ４  Ｈ９  ）４  を用いる場合には、Ａｌ源としてはＡｌ（Ｃ２  Ｈ５  ）３  を、また、酸素源としてはＯ３  を用いても良いものである。
【００４０】
また、Ｈｆ源としてＨｆ〔Ｎ（ＣＨ３  ）２  〕４  をもちいても良く、その場合には、Ａｌ源としてＡｌ（ｔ−Ｃ４  Ｈ９  ）３  、及び、酸素源としてＯ２  或いはＯ３  を用いても良いものである。
【００４１】
また、上記のＨｆとＡｌ組成比は任意であり、Ａｌが大きくなると誘電率は低くなるが、熱的安定性が向上して多結晶化しにくくなるので結晶粒界を介したリーク電流が流れにくくなるとともに、ゲート電極に含まれるドーパントの突き抜けを防止することができる。
【００４２】
また、高誘電率膜はＨｆｘ  Ａｌ１−ｘ  Ｏｙ  に限られるものではなく、Ｈｆｘ  Ａｌ１−ｘ  Ｏｙ  Ｎｚ  を用いても良いものである。
このように、Ｎを含ませることによって、熱処理工程におけるゲート絶縁膜の多結晶化を抑制することができる。
【００４３】
この場合には、例えば、Ｈｆ源としてＨｆ〔Ｎ（ＣＨ３  ）２  〕４  、Ａｌ源としてＡｌ（ｔ−Ｃ４  Ｈ９  ）３  、Ｎ源としてＮＨ３  、及び、酸素源としてＯ２  或いはＯ３  を用いても良いものである。
【００４４】
或いは、Ｈｆ源としてＨｆ（ｔ−ＯＣ４  Ｈ９  ）４  、Ａｌ源としてＡｌ（ｔ−Ｃ４  Ｈ９  ）３  或いはＡｌ（Ｃ２  Ｈ５  ）３  、Ｎ源としてＳｉＨ２  〔ＮＨ（ｔ−Ｃ４  Ｈ９  ）〕２  、及び、酸素源としてＯ２  或いはＯ３  を用いても良いものである。
この場合にもＮ源に由来するＳｉが若干混入するのでＨｆｘ  Ａｌ１−ｘ  Ｓｉｗ  Ｏｙ  Ｎｚ  膜となる。
【００４５】
また、上記の実施の形態では、ＨｆＮ膜をＨｆｘ  Ａｌ１−ｘ  Ｏｙ  膜の成膜工程で酸化して導電性を失わせているが、ＨｆＮ膜或いはＨｆＳｉＮ膜の成膜後に、ｉｎ−ｓｉｔｕで、酸化雰囲気で熱処理して酸化しても良いものである。
【００４６】
また、上記の実施の形態においては、素子分離をＬＯＣＯＳ（選択酸化）法を用いて行っているが、選択酸化法に限られるものではなく、ＳＴＩ等の他の素子分離法を用いても良いものである。
【００４７】
また、上記の実施の形態においては、基板としてシリコン基板を用いているが、シリコン基板に限られるものではなく、ＳｉＧｅ基板を用いても良いものであり、それによって、より高速動作が可能な高集積度半導体集積回路装置を実現することができる。
【００４８】
また、上記の実施の形態においては、単一のｎチャネル型ＩＧＦＥＴとして示しているが、ｐチャネル型ＩＧＦＥＴと組み合わせてＣＭＯＳを構成しても良いことは言うまでもないことである。
【００４９】
また、上記の実施の形態においては、高誘電率膜をゲート絶縁膜として用いた例を示しているが、本発明の２層構造の高誘電率膜はゲート絶縁膜に限られるものではなく、半導体基板に設けた導電領域を一方の電極として容量素子を構成する場合の誘電体膜として用いても良いものである。
【００５０】
ここで、再び図１を参照して、本発明の詳細な特徴を説明する。
再び、図１参照
（付記１）  ゲート絶縁膜３として、半導体基板１の側から窒素と金属を含んだ第１の高誘電率膜４と、前記第１の高誘電率膜４とは組成の異なる第２の高誘電率膜５を積層した絶縁膜を用いた絶縁ゲート型トランジスタを有することを特徴とする半導体装置。
（付記２）  上記窒素と金属を含んだ第１の高誘電率膜４が、ＨｆＯＮ、ＨｆＳｉＯＮ、ＡｌＯＮ、及び、ＡｌＳｉＯＮのうちのいずれかであることを特徴とする付記１記載の半導体装置。
（付記３）  上記第２の高誘電率膜５が、Ｈｆｘ  Ａｌ１−ｘ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０）或いはＨｆｘ  Ａｌ１−ｘ  Ｓｉｗ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０，ｗ＞０）のいずれかであることを特徴とする付記１または２に記載の半導体装置。
（付記４）  少なくとも素子形成領域２の露出表面に金属窒化膜を成膜したのち、前記金属窒化膜上に該金属窒化膜と組成の異なる高誘電率膜を成膜する工程を有することを特徴とする半導体装置の製造方法。
（付記５）  上記金属窒化膜の成膜後に、半導体基板１を大気中に晒すことなく、上記高誘電率膜を成膜することを特徴とする付記４記載の半導体装置の製造方法。
（付記６）  上記金属窒化膜の成膜後で、且つ、上記高誘電率膜の成膜前に、前記金属窒化膜を酸化雰囲気で熱処理することを特徴とする付記４記載の半導体装置の製造方法。
（付記７）  上記金属窒化膜の成膜後に、半導体基板１を大気中に晒すことなく、酸化雰囲気での熱処理及び上記高誘電率膜の成膜を行うことを特徴とする付記６記載の半導体装置の製造方法。
（付記８）  上記金属窒化膜が、ＨｆＮ、ＨｆＳｉＮ、ＡｌＮ、及び、ＡｌＳｉＮのうちのいずれかであることを特徴とする付記４乃至７のいずれか１に記載の半導体装置の製造方法。
（付記９）  上記高誘電率膜が、Ｈｆｘ  Ａｌ１−ｘ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０）或いはＨｆｘ  Ａｌ１−ｘ  Ｓｉｗ  Ｏｙ  Ｎｚ  （但し、０≦ｘ≦１，ｙ＞０，ｚ≧０，ｗ＞０）のいずれかであることを特徴とする付記４乃至８のいずれか１に記載の半導体装置の製造方法。
（付記１０）  上記金属窒化膜或いは上記高誘電率膜の成膜工程の少なくとも一方の工程において、Ｎ源として、ＳｉＨ２  〔ＮＨ（ｔ−Ｃ４  Ｈ９  ）〕２  を用いることを特徴とする付記４乃至９のいずれか１に記載の半導体装置の製造方法。
（付記１１）  上記金属窒化膜或いは上記高誘電率膜の成膜工程の少なくとも一方の工程において、Ｎ源として、ＮＨ３  を用いることを特徴とする付記４乃至９のいずれか１に記載の半導体装置の製造方法。
【００５１】
【発明の効果】
本発明によれば、高誘電率酸窒化膜を形成する前に金属窒化膜を形成しているので、半導体基板界面に低誘電率のＳｉＯ２  膜が形成することができるので、ＥＯＴを小さく抑えたゲート絶縁膜の形成が可能になり、ひいては、特性の優れた微細な絶縁ゲート型トランジスタからなる高集積度半導体集積回路装置の実現に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の絶縁ゲート型半導体装置の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の絶縁ゲート型半導体装置の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施の形態の絶縁ゲート型半導体装置の図３以降の製造工程の説明図である。
【図５】従来の高誘電率ゲート膜を用いたＭＯＳ型半導体装置の概略的断面図である。
【図６】従来の高誘電率ゲート膜を用いたＭＯＳ型半導体装置における問題点の説明図である。
【符号の説明】
１  半導体基板
２  素子形成領域
３  ゲート絶縁膜
４  第１の高誘電率膜
５  第２の高誘電率膜
６  ゲート電極
１１  ｎ型シリコン基板
１２  ｐ型ウエル領域
１３  パッド酸化膜
１４  ＳｉＮ膜パターン
１５  素子分離酸化膜
１６  ＨｆＮ膜
１７  ＨｆＯＮ膜
１８  Ｈｆ８０Ａｌ２０Ｏｙ  膜
１９  ゲート絶縁膜
２０  ゲート電極
２１  Ａｓイオン
２２  ｎ＋  ソース・ドレイン領域
２３  層間絶縁膜
２４  コンタクトホール
２５  金属配線
３１  ｎ型シリコン基板
３２  ｐ型ウエル領域
３３  素子分離酸化膜
３４  ゲート絶縁膜
３５  ゲート電極
３６  ｎ＋  型ソース・ドレイン領域
３７  層間絶縁膜
３８  Ｗプラグ
３９  ＳｉＯ２  膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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