(57)【要約】【課題】高いアスペクト比を有するコンタクトホールの深さ寸法を低減することで、デバイスの高い信頼性を確保可能な半導体装置及びその製造方法を提供する。【解決手段】シリコン基板１上に形成されたＭＯＳトランジスタＴの上方に第一の層間絶縁層５を介して積層された第二の層間絶縁層８のうち、ＭＯＳトランジスタＴへの第一のコンタクトホールＨ１の形成予定部位を全て含む領域に凹部８Ａを形成し、この凹部８Ａの底面に、ＭＯＳトラジスタＴのソース電極４Ａ、ドレイン電極４Ｂ、ゲート電極３のそれぞれに接続される複数の第一のコンタクトホールＨ１を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体層と、第一の層間絶縁層と、第二の層間絶縁層と、配線層と、がこの順で積層されており、前記配線層は、前記半導体層に形成された第一の素子と、前記第一の層間絶縁層上に形成された第二の素子との両方に接続されている半導体装置において、
前記配線層と前記第一の素子とは、当該第一の素子の上方に位置する前記第二の層間絶縁層に形成された凹部底面に開口されたコンタクトホールを介して接続されていることを特徴とする半導体装置。
【請求項２】
前記凹部は、前記第二の層間絶縁層における前記第一の素子へのコンタクトホール形成予定部位を全て含む領域に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一の素子はトランジスタで、前記第二の素子は強誘電体キャパシタであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記コンタクトホールは、前記配線層と、前記トランジスタのゲート電極、ソース電極、及びドレイン電極とをそれぞれ接続するために複数開口されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体層に、第一の素子を形成する工程と、
前記第一の素子が形成された前記半導体層の上面全体に、第一の層間絶縁層を形成する工程と、
前記第一の層間絶縁層の上面に、第二の素子を形成する工程と、
前記第二の素子が形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、
前記第二の層間絶縁層のうち、前記第一の素子の上方に位置する領域に、凹部を形成する工程と、
前記凹部底面の前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記第一の素子に接続される第一のコンタクトホールを形成するとともに、前記第二の層間絶縁層に、前記第二の素子に接続される第二のコンタクトホールを形成する工程と、
前記第一のコンタクトホール及び前記第二のコンタクトホールが形成された前記第二の層間絶縁層の上面に、配線層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記凹部を、前記第二の層間絶縁層のうち、前記第一の素子に接続される第一のコンタクトホールの形成予定部位を全て含む領域に、形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記凹部を、ウェットエッチングで形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第一の素子としてトランジスタを形成するとともに、前記第二の素子として強誘電体キャパシタを形成することを特徴とする請求項に５乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第一のコンタクトホールを、前記トランジスタのゲート電極、ソース電極、及びドレイン電極のそれぞれに接続するように複数形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、不揮発性メモリとして適用する半導体装置の信頼性を確保するために有効な技術に関するものである。
【０００２】
【従来の技術】
従来、不揮発性メモリとして、半導体基板上に、ＭＯＳトランジスタと、強誘電体キャパシタとを備えた半導体装置が知られている。
図３は、従来の半導体装置の一構成例を示す断面図である。
図３に示すように、不揮発性メモリとして機能する従来の半導体装置は、シリコン基板１０上に形成された、ＭＯＳトランジスタＴと強誘電体キャパシタＣとから構成されている（例えば、特許文献１参照）。
【０００３】
ＭＯＳトランジスタＴは、シリコン基板１０上にゲート絶縁膜２０を介して形成されたゲート電極３０と、このゲート電極３０の両側を挟んだシリコン基板１０内に形成されたソース電極４０Ａ及びドレイン電極４０Ｂと、から構成されている。
強誘電体キャパシタＣは、ＭＯＳトランジスタＴが形成された後のシリコン基板１０の上面全体に積層された第一の層間絶縁層５０の上面に形成されており、この第一の層間絶縁層５０の上面に順次積層された下部電極６０Ａと、強誘電体膜６０Ｂと、上部電極６０Ｃとから構成されている。また、強誘電体キャパシタＣの上面及び両側面は、アルミナなどからなるＨ２  バリア膜７０で被覆されている。
【０００４】
そして、強誘電体キャパシタＣが形成された後の第一の層間絶縁層５０の上面全体に積層された第二の層間絶縁層８０上には配線層９０が形成されており、この配線層９０は、第一の層間絶縁層５０及び第二の層間絶縁層８０に形成された第一のコンタクトホールＨ１を介してＭＯＳトランジスタＴに接続されているとともに、第二の層間絶縁層８０に形成された第二のコンタクトホールＨ２を介して強誘電体キャパシタＣに接続されている。
【０００５】
【特許文献１】
特許第３１８５２２０号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１に記載の発明においては、配線層９０とＭＯＳトランジスタＴのソース電極４０Ａ、ドレイン電極４０Ｂ、及びゲート電極３０とをそれぞれ接続する第一のコンタクトホールＨ１が高いアスペクト比を有するため、配線層９０の埋め込み（カバレッジ）が不良となってしまう問題があた。このため、第一のコンタクトホールＨ１は、コンタクト抵抗が高くなってしまい、デバイスの信頼性を低下させてしまうおそれがあった。
【０００７】
そこで、本発明は、上記事情に鑑みてなされたものであり、高いアスペクト比を有するコンタクトホールの深さ寸法を低減することで、デバイスの高信頼性を確保可能な半導体装置及びその製造方法を提供することを課題としている。
【０００８】
【課題を解決するための手段】
このような課題を解決するために、本発明の半導体装置は、半導体層と、第一の層間絶縁層と、第二の層間絶縁層と、配線層と、がこの順で積層されており、前記配線層は、前記半導体層に形成された第一の素子と、前記第一の層間絶縁層上に形成された第二の素子との両方に接続されている半導体装置において、前記配線層と前記第一の素子とは、当該第一の素子の上方に位置する前記第二の層間絶縁層に形成された凹部底面に開口されたコンタクトホールを介して接続されていることを特徴とするものである。
【０００９】
ここで、本発明の半導体装置において、前記凹部は、前記第二の層間絶縁層における前記第一の素子へのコンタクトホール形成予定部位を全て含む領域に形成されていることが好ましい。
また、本発明の半導体装置において、前記第一の素子はＭＩＳ型のトランジスタで、前記第二の素子は強誘電体キャパシタであるようにしてもよい。
【００１０】
さらに、本発明の半導体装置において、前記コンタクトホールは、前記配線層と、前記トランジスタのゲート電極、ソース電極、及びドレイン電極とをそれぞれ接続するために複数開口されているようにしてもよい。
本発明の半導体装置の製造方法は、半導体層に、第一の素子を形成する工程と、前記第一の素子が形成された前記半導体層の上面全体に、第一の層間絶縁層を形成する工程と、前記第一の層間絶縁層の上面に、第二の素子を形成する工程と、前記第二の素子が形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層のうち、前記第一の素子の上方に位置する領域に、凹部を形成する工程と、前記凹部底面の前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記第一の素子に接続される第一のコンタクトホールを形成するとともに、前記第二の層間絶縁層に、前記第二の素子に接続される第二のコンタクトホールを形成する工程と、前記第一のコンタクトホール及び前記第二のコンタクトホールが形成された前記第二の層間絶縁層の上面に、配線層を形成する工程と、含むことを特徴とするものである。
【００１１】
ここで、本発明の半導体装置の製造方法において、前記凹部を、前記第二の層間絶縁層のうち、前記第一の素子に接続される第一のコンタクトホールの形成予定部位を全て含む領域に形成することが好ましい。
また、本発明の半導体装置の製造方法において、前記凹部を、ウェットエッチングで形成することが好ましい。
【００１２】
さらに、本発明の半導体装置の製造方法において、前記第一の素子としてＭＩＳ型のトランジスタを形成するとともに、前記第二の素子として強誘電体キャパシタを形成するようにしてもよい。
さらに、本発明の半導体装置の製造方法において、前記第一のコンタクトホールを、前記トランジスタのゲート電極、ソース電極、及びドレイン電極のそれぞれに接続するように複数形成するようにしてもよい。
【００１３】
なお、本発明における半導体層は、半導体基板の上面をそのまま用いるようにしてもよいし、或いは、ガラス基板などの絶縁性基板の上面に形成するようにしてもかまわない。
このように、本発明の半導体装置によれば、配線層と第一の素子とを接続するコンタクトホールを、第一の素子の上方に位置する第二の層間絶縁層に形成した凹部底面に開口するようにしたことによって、高いアスペクト比を有するコンタクトホールの深さ寸法を低減することができるため、コンタクト抵抗を低減し、デバイスの信頼性を向上させることが可能となる。
【００１４】
また、本発明の半導体装置によれば、第二の層間絶縁層のうち、第一の素子へのコンタクトホール形成予定部位を全て含む領域に凹部を形成するようにしたことによって、複数のコンタクトホールは同一の凹部底面に開口されるため、凹部開口に要する製造コストを大幅に低減できるとともに、隣接する複数のコンタクトホールを凹部内に確実に開口することが可能となる。
【００１５】
さらに、本発明の半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。なお、本実施形態は、本発明の一形態を示すものであり、本発明は本実施形態に限定されるものではない。
図１は、本発明の半導体装置の一構成例を示す断面図である。
【００１７】
本実施形態における半導体装置は、図１に示すように、シリコン基板１上に、ＭＯＳトランジスタ（第一の素子）Ｔと、強誘電体キャパシタ（第二の素子）Ｃと、を備えている。
ＭＯＳトランジスタＴは、シリコン基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、このゲート電極３の両側を挟んだシリコン基板１内に形成されたソース電極４Ａ及びドレイン電極４Ｂと、から構成されている。
【００１８】
このＭＯＳトランジスタＴの直上には、第一の層間絶縁層５、第二の層間絶縁層８、及び配線層９がこの順で積層されており、第二の層間絶縁層８のうち、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれに接続される第一のコンタクトホール形成予定部位を全て含む領域に凹部８Ａが形成されている。そして、この凹部８Ａ底面の第一の層間絶縁層５及び第二の層間絶縁層８に、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれと接続される複数の第一のコンタクトホールＨ１が形成され、配線層９と接続されるようになっている。
【００１９】
強誘電体キャパシタＣは、ＭＯＳトランジスタＴが形成された後のシリコン基板１の上面全体に積層された第一の層間絶縁層５上に形成されており、この第一の層間絶縁層５の上面に下部電極６Ａ、強誘電体膜６Ｂ、上部電極６Ｃがこの順で積層された三層構造を有している。そして、この強誘電体キャパシタの上面及び側面は、Ｈ２  バリア膜７で覆われている。
【００２０】
この強誘電体キャパシタＣの直上には、第二の層間絶縁層８及び配線層９がこの順で積層されており、第二の層間絶縁層８には、強誘電体キャパシタＣの上部電極６Ｃに接続される第二のコンタクトホールＨ２が形成されている。そして、この第二のコンタクトホールＨ２を介して、強誘電体キャパシタＣと配線層９とが接続されるようになっている。
【００２１】
次に、本実施形態における半導体装置の一製造工程について説明する。
図２は、図１に示す半導体装置の一製造工程を示す断面図である。
まず、図２（ａ）に示すように、シリコン基板１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ法を用いて、ゲート電極３となる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３を形成する。
【００２２】
次いで、このゲート電極３をイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３の両側におけるシリコン基板１内に、ソース電極４Ａとドレイン電極４Ｂとを形成する。ここで、シリコン基板１上に、ＭＯＳトランジスタＴを完成する。
次いで、図２（ｂ）に示すように、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、リンガラスなどからなる第一の層間絶縁層５を厚さ８００ｎｍとなるように形成する。そして、この第一の層間絶縁層５の上面に、公知のスパッタ法を用いて、下部電極６Ａとなる白金などの金属膜と、強誘電体膜６ＢとなるＰＺＴなどの強誘電体と、上部電極６Ｃとなる白金などの金属膜と、をこの順でそれぞれ２００ｎｍ程度の厚みに成膜する。
【００２３】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層５の上面に、所望の強誘電体キャパシタＣを形成する。そして、強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のスパッタ法などを用いて、アルミナ（酸化アルミニウム）などのＨ２  バリア膜７を厚さ５０ｎｍとなるように成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣの上面及び両側面のみにＨ２  バリア膜７を残存させる。
【００２４】
次いで、図２（ｃ）に示すように、Ｈ２  バリア膜７で覆われた強誘電体キャパシタＣが形成された第一の層間絶縁層５の上面全体に、公知のプラズマＣＶＤ法を用いて、シリコン酸化膜などからなる第二の層間絶縁層８を厚さ１５００ｎｍとなるように成膜する。そして、この第二の層間絶縁層８の上面全体に、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて平坦化処理を施す。
【００２５】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８のうち、その直下にＭＯＳトランジスタＴが形成された領域であって、このＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれに接続される第一のコンタクトホールＨ１の形成予定部位を全て含む領域に、ウェットエッチングを行う。そして、第二の層間絶縁層５に、その上面から厚さ３００〜５００ｎｍ分入り込んだ深さまでエッチングされた凹部８Ａを形成する。
【００２６】
次いで、図２（ｄ）に示すように、第二の層間絶縁層８のうち、その直下に強誘電体キャパシタＣが形成された領域に、公知のフォトリソグラフィ技術及びエッチング技術を用いて、強誘電体キャパシタＣの上部電極６Ｃに接続される第二のコンタクトホールＨ２を形成する。
次いで、第二の層間絶縁層８に形成された凹部８Ａ底面に、公知のフォトリソグラフィ技術及びエッチング技術を用いて、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂの上面にそれぞれ接続される第一のコンタクトホールＨ１を複数形成する。
【００２７】
なお、第二の層間絶縁層８に第一のコンタクトホールＨ１と第二のコンタクトホールＨ２を形成する工程は、どちらの工程を先に行うようにしても構わない。
次いで、第一のコンタクトホールＨ１及び第二のコンタクトホールＨ２が形成された第二の層間絶縁層８の上面に、公知のスパッタ法を用いて、Ｔｉなどからなる第一の金属膜（厚さ１５ｎｍ程度）と、ＴｉＮなどからなる第二の金属膜（厚さ１００ｎｍ程度）と、Ａｌ−Ｃｕ合金などからなる第三の金属膜（厚さ６００ｎｍ程度）と、ＴｉＮなどからなる第四の金属膜（厚さ４０ｎｍ程度）とを順次積層してなる配線層９用の金属膜を成膜すると同時に、この金属膜で第一のコンタクトホールＨ１及び第二のコンタクトホールＨ２を埋め込む。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層８の上面に、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣと接続される所望の配線層９を形成する。
【００２８】
そして、本実施形態における半導体装置は、ＭＯＳトランジスタＴのゲート電極３がワード線と接続され、同様に、ドレイン電極４Ｂはビット線と、ソース電極４Ａは強誘電体キャパシタＣの上部電極６Ｃと、強誘電体キャパシタＣの下部電極６Ａはプレート線とそれぞれ接続して回路を形成し、不揮発性メモリとして機能する半導体装置を完成させる。
【００２９】
このように、本実施形態における半導体装置によれば、シリコン基板１の上面に形成されたＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれに接続される複数の第一のコンタクトホールＨ１を、ＭＯＳトランジスタ上方の第二の層間絶縁層８に形成された凹部８Ａ底面に形成したことによって、第一のコンタクトホールＨ１の深さ寸法を低減させることができるため、コンタクト抵抗を低減し、デバイスの信頼性を向上させることが可能となる。
【００３０】
また、本実施形態における半導体装置によれば、第二の層間絶縁層８に形成される凹部８Ａを、ＭＯＳトランジスタＴのゲート電極３、ソース電極４Ａ及びドレイン電極４Ｂのそれぞれに接続される第一のコンタクトホールＨ１を全て含む領域に形成したことによって、隣接するそれぞれの第一のコンタクトホールＨ１を確実に開口することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一構成例を示す断面図である。
【図２】図１に示す半導体装置の一製造工程を示す断面図である。
【図３】従来の半導体装置の一構成例を示す断面図である。
【符号の説明】１、１０…シリコン基板。２、２０…ゲート絶縁膜。３、３０…ゲート電極。４Ａ、４０…ソース電極。４Ｂ、４０Ｂ…ドレイン電極。５、５０…第一の層間絶縁層。６Ａ、６０Ａ…下部電極。６Ｂ、６０Ｂ…強誘電体膜。６Ｃ、６０Ｃ…上部電極。７、７０…Ｈ２  バリア膜。８、８０…第二の層間絶縁層。８Ａ…凹部。９、９０…配線層。Ｃ…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｈ１…第一のコンタクトホール。Ｈ２…第二のコンタクトホール。
【図１】
2004335538.tif 000003
【図２】
2004335538.tif 000004
【図３】
2004335538.tif 000005