(57)【要約】【課題】隣接メモリセル間の干渉の影響を低減した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な浮遊ゲート型メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うための複数のセンスアンプ回路とを有し、前記各センスアンプ回路は、前記メモリセルアレイから選択された第１のメモリセルについて、これに隣接し且つこれより後にデータ書き込みがなされる第２のメモリセルのデータに応じて決まる読み出し条件下でセルデータをセンスするように構成されている。【選択図】  図４
2004326866.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な浮遊ゲート型メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイのデータ読み出しを行うための複数のセンスアンプ回路とを有し、
前記各センスアンプ回路は、前記メモリセルアレイから選択された第１のメモリセルについて、これに隣接し且つこれより後にデータ書き込みがなされる第２のメモリセルのデータに応じて決まる読み出し条件下でセルデータをセンスするように構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記各センスアンプ回路は、
前記第１のメモリセルの読み出しデータを保持するための第１のラッチ回路と、
前記第１のメモリセルの読み出しに先立って前記第２のメモリセルから読み出したデータを参照データとして保持するための第２のラッチ回路と、
ビット線電位のクランプ及びビット線電位の増幅を行うためのクランプトランジスタを介して前記メモリセルアレイのビット線に接続される第１のセンスノードと、
前記第１及び第２のラッチ回路がそれぞれトランスファゲートを介して共通接続される第２のセンスノードと、
前記第１及び第２のセンスノードの間に併設され、前記第２のラッチ回路に保持された前記参照データにより切り換え制御されて、前記第１のメモリセルの第１及び第２の読み出し条件下でのセルデータの一方を選択的に前記第１のラッチ回路に転送するための第１及び第２のデータ転送回路とを有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１及び第２の読み出し条件は、前記第１のメモリセルに与える読み出し電圧の切り換えにより設定される
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１及び第２の読み出し条件は、前記第１のメモリセルによるビット線放電時間の差により設定される
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のデータ転送回路は、前記第１及び第２のセンスノードの間に直列接続された、前記第２のラッチ回路の第１のデータノードによりゲートが制御される第１のトランジスタと、データセンス用の第１の制御信号によりオン駆動される第２のトランジスタとを有し、
前記第２のデータ転送回路は、前記第１及び第２のセンスノードの間に直列接続された、前記第２のラッチ回路の第２のデータノードによりゲートが制御される第３のトランジスタと、前記第１の制御信号と異なるタイミングで発生されるデータセンス用の第２の制御信号によりオン駆動される第４のトランジスタとを有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項６】
前記各センスアンプ回路は更に、
前記第１のセンスノードに接続された、前記メモリセルアレイの選択されたビット線をプリチャージするための第１のプリチャージトランジスタと、
前記第２のセンスノードに接続された、前記第２のセンスノードをプリチャージするための第２のプリチャージトランジスタとを有する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルアレイは、それぞれ浮遊ゲートと制御ゲートが積層された複数のメモリセルの直列回路、その直列回路の一端とビット線の間に配置された第１の選択ゲートトランジスタ及び、他端と共通ソース線の間に配置された第２の選択ゲートトランジスタを有する複数のＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記各ＮＡＮＤセルユニット内の複数のメモリセルの制御ゲートはそれぞれ異なるワード線に接続され、第１及び第２の選択ゲートトランジスタのゲートはそれぞれ第１及び第２の選択ゲート線に接続されている
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルアレイの１ワード線に沿い、それぞれ異なるビット線に接続される複数のメモリセルの範囲は、データの並列読み出し及び並列書き込みの単位である１ページを構成し、
前記複数のセンスアンプ回路は、１ページ分のセルデータをセンスするページバッファを構成する
ことを特徴とする請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれかに記載された不揮発性半導体記憶装置と、
前記不揮発性半導体記憶装置に入出力されるデータを一時格納するためのキャッシュと、
前記不揮発性半導体記憶装置の外部から指示されたある書き換え領域のデータ書き換えについて、その書き換え領域の上位アドレス側から順に書き込みが行われるように、前記キャッシュと前記不揮発性半導体記憶装置との間のデータ転送を制御するコントローラと、
を有することを特徴とするメモリシステム。
【請求項１１】
前記不揮発性半導体記憶装置は、それぞれデータ一括消去の単位となる複数のセルブロックを有し、
前記キャッシュは、前記各セルブロックの容量以上の容量を持つ記憶領域を有し、
前記コントローラは、前記不揮発性半導体記憶装置のあるセルブロックへの書き込みデータを前記キャッシュに全て格納した後に、その書き込みデータを前記不揮発性半導体記憶装置に転送して、書き込み動作を開始する制御を行う
ことを特徴とする請求項１０記載のメモリシステム。
【請求項１２】
請求項１乃至９のいずれかに記載の不揮発性半導体記憶装置が搭載された電子カード。
【請求項１３】
請求項１０又は１１記載のメモリシステムが搭載された電子カード。
【請求項１４】
カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項１２又は１３記載の前記電子カードと、
を有する電子装置。
【請求項１５】
前記電子装置は、ディジタルカメラである
請求項１４記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置とこれを用いた電子装置に係り、特に微細化したセルを持つフラッシュメモリの読み出し方式に関する。
【０００２】
【従来の技術】
現在知られているＥＥＰＲＯＭの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その１つであるＮＡＮＤ型フラッシュメモリにおいては、書き込み動作と消去動作の両方にＦＮトンネル電流を用いたデータ書き換えが行われる。近年では、一つのメモリセルに２ビットのデータを記憶する多値記憶技術の導入が実施され始め、物理的に同じセルサイズで記憶容量を２倍に増やすことも可能となってきている。
しかし、ＮＡＮＤ型フラッシュメモリの微細化が進み、メモリセルが高密度化されると、メモリセル間の距離が小さくなり、隣接するセル間の干渉が強くなる（例えば特許文献１参照）。これは、セルアレイの横方向のスケーリングによる縮小に比べて、縦方向のスケーリングが難しいためである。
【０００３】
具体的に図２０を用いて、隣接セル間の干渉の影響を説明する。図２０には、ＮＡＮＤセル内の隣接する３つのメモリセルＭＣ０−ＭＣ２が示されている。メモリセルＭＣ１に着目すると、その浮遊ゲートＦＧ１は、その上の制御ゲート（ワード線）ＷＬ１及び直下の基板（チャネル）とに対してそれぞれ容量Ｃｆｇｗｌ，Ｃｆｇｃｈにより結合する。セルが微細化されると、この浮遊ゲートＦＧ１とこれに隣接するセルＭＣ０，ＭＣ２の浮遊ゲートＦＧ０，ＦＧ２との間の容量Ｃｆｇｆｇが、容量Ｃｆｇｗｌ，Ｃｆｇｃｈに対して相対的に増大する。この容量Ｃｆｇｆｇによる隣接セルの浮遊ゲート間の結合が、データ読み出し動作に悪影響を与える。
【０００４】
具体的に、メモリセルＭＣ１にデータ書き込みを行い、その後メモリセルＭＣ２にデータを書き込みを行う場合を考える。メモリセルＭＣ１にデータを書き込む時、隣接メモリセルＭＣ２の浮遊ゲートＦＧ２は第１の電位を保持しているものとする。またその後のメモリセルＭＣ２への書き込みで、その浮遊ゲートＦＧ２は第２の電位に変化したとする。メモリセルＭＣ１の読み出し動作は、隣接メモリセルＭＣ２の浮遊ゲートＦＧ２の電位の影響を受けるから、メモリセルＭＣ２の書き込み前後で、メモリセルＭＣ１のしきい値は変化することになる。
【０００５】
このようなしきい値変化の影響をより具体的に、図２１及び図２２を参照して説明する。図２１は、４つのメモリセルＭＣ０−ＭＣ３を持つＮＡＮＤセルユニットを示している。ＮＡＮＤセルユニットの一端は選択ゲートトランジスタＳ１を介してソース線ＣＥＬＳＲＣに、他端は選択ゲートトランジスタＳ１を介してビット線ＢＬに接続されている。このＮＡＮＤセルユニットに対して、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣ０から順にデータ書き込みが行われるものとする。各メモリセルに書かれるデータは、例えば図２２に示すようなしきい値分布となる２ビット／セルの４値データ“００”，“０１”，“１０”，“１１”である。
【０００６】
メモリセルＭＣ０−ＭＣ３は書き込みに先立って、全てしきい値のもっとも低い消去状態（データ“１１”）にされる。図２１に示すように、ソース線ＣＥＬＳＲＣ側のセルＭＣ０から順に、ビット線ＢＬ側のセルＭＣ３に向かって、消去状態からしきい値Ｖａのデータ状態（例えば図２２のデータ“００”）に書き込みが行われるものとする。セルＭＣ０に書き込みを行うと、その書き込み直後のしきい値はＶａになる。次のセルＭＣ１がしきい値Ｖａに書き込まれると、セルＭＣ０のしきい値ＶａはＶｂにシフトしてしまう。書き込み動作は、浮遊ゲートに電子を注入する動作を用いており、書き込み後には浮遊ゲートが負電位側にシフトする。この浮遊ゲートの電位シフトは、隣接するセルに対してそのしきい値を高くする方向に作用する。即ち隣りのセルの浮遊ゲートが負電位側に変化することにより、着目セルのしきい値は上昇する。以下同様に、セルＭＣ１に続いてセルＭＣ２に書き込みを行うと、セルＭＣ１のしきい値はＶａからＶｂにシフトする。セルＭＣ３に書き込みを行うと、セルＭＣ２のしきい値もＶａからＶｂにシフトする。セルＭＣ３の書き込みしきい値は、その隣りが選択トランジスタＳ２であるのでしきい値変化がなく、Ｖａのままとなる。
【０００７】
図２１では、全てのセルに順次同じデータを書き込む場合を説明した。実際のデータ書き込みでは、隣りのメモリセルにしきい値を変動させるような書き込みがない場合も含まれる。従って、図２２のデータ“００”に着目したとき、隣接セルからの干渉がなければしきい値分布幅がＶｔｗ１であるところ、隣接セルの干渉により、それがＶｔｗ２に広がってしまう。
【０００８】
図２２には、隣接セルの干渉が小さい場合と大きい場合のしきい値分布を併せて示しているが、隣接セルの干渉が大きくなると、具体的には次のような問題が発生する。第１に、個々のデータのしきい値分布が隣接セルの干渉で拡がると、確実なデータ読み出しを保証するためには、各データのしきい値分布の間を拡げることが必要になる。そのためには各データの書き込みしきい値を上げることが必要になるが、その結果として、消去状態のしきい値と最も高い書き込み状態のしきい値との差が大きくなる。そうすると、隣接セルのフローティングゲートの電位変化が大きくなって、それぞれのしきい値分布が拡げられるという悪循環に陥る。第２に、読み出し時に非選択ワード線のメモリセルを強制的にオンさせるための読み出しパス電圧Ｖｒｅａｄがより高くなって、読み出し動作が問題になる。
【０００９】
このようなメモリセル間の相互干渉の影響を抑えるためには、メモリセルのデータしきい値分布ができるだけ狭くなるように書き込むという対策が現実的である。しかしこれはＮＡＮＤ型フラッシュメモリの書き込み時間を長くしてしまう。即ちＮＡＮＤ型フラッシュメモリでは、データ書き込みは、書き込みパルス印加動作とその後の書き込みベリファイ動作を、書き込みパルス電圧を少しずつ上げながら繰り返し実行されている。これはメモリセルの書き込み特性のばらつきを考慮した結果である。しきい値分布を狭くするためには、書き込みパルス電圧の上昇分を小さくする必要があるが、これが書き込みサイクル数の増加をもたらし、書き込み時間を長くする。
【００１０】
【特許文献１】
特開２００１−２６７５３７公報
【００１１】
【発明が解決しようとする課題】
以上のように、フラッシュメモリでは、セルの微細化が進むにつれて、セル間の干渉、具体的には浮遊ゲート間の容量結合による書き込みしきい値の変動が大きくなるという問題がある。
この発明は、読み出し条件によってセル間の干渉の影響を低減した不揮発性半導体記憶装置とこれを用いた電子装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明による不揮発性半導体記憶装置は、電気的書き換え可能な浮遊ゲート型メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うための複数のセンスアンプ回路とを有し、前記各センスアンプ回路は、前記メモリセルアレイから選択された第１のメモリセルについて、これに隣接し且つこれより後にデータ書き込みがなされる第２のメモリセルのデータに応じて決まる読み出し条件下でセルデータをセンスするように構成されていることを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。メモリセルアレイ１は、後に説明するように、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。読み出し／書き込み回路３は、１ページ分のセンスアンプ回路とデータ保持回路を備えて、メモリセルアレイ１のページ単位のデータ読み出し及び書き込みを行うページバッファである。
【００１４】
ページバッファ３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書き込みデータがロードされる。ロウ及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込みや読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル／ＷＥや読み出しイネーブル／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１５】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。高電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１６】
図２は、セルアレイ１の具体的構成を示す。この例では、１６個の直列接続されたメモリセルＭＣ０−ＭＣ１５とその両端に接続された選択ゲートトランジスタＳ１，Ｓ２により、ＮＡＮＤセルユニット４が構成されている。選択ゲートトランジスタＳ１のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬ（ＢＬ０−ＢＬｉ−１）に接続される。メモリセルＭＣ０−ＭＣ１５の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０−ＷＬ１５）に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは、選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００１７】
一つのワード線に沿う複数のメモリセルの範囲が、一括したデータ読み出し及びデータ書き込みの単位となるページになる。また、ワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲が、データ一括消去の単位となるセルブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のセルブロックＢＬＫ０−ＢＬＫｍ−１を配列して、セルアレイ１が構成されている。
ワード線ＷＬ及び選択ゲート線ＳＧＳ，ＳＧＤは、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路ＳＡ（ＳＡ０−ＳＡｎ−１）に接続されている。
【００１８】
図３は、一つのＮＡＮＤセルユニットのビット線に沿った断面を示している。メモリセルは、ｎ型シリコン基板或いはｎ型ウェル１０に形成された、ｐ型ウェル１１に形成される。メモリセルは、隣接するもの同士でソース、ドレイン拡散層１３を共有して、浮遊ゲート１４と制御ゲート１５の積層構造をもって構成される。制御ゲート１５は、図の面に直交する方向の複数のメモリセルに共通のワード線ＷＬとしてパターニングされる。セルアレイは、層間絶縁膜１６で覆われる。層間絶縁膜１６内部に埋め込まれる、ブロック内の共通ソース線（ＣＥＬＳＲＣ）１７は、一方の選択ゲートトランジスタＳ１のソース拡散層１３ｂにコンタクトする。層間絶縁膜１６上に形成されるビット線（ＢＬ）１８は、他方の選択ゲートトランジスタＳ２のドレイン拡散層１３ａにコンタクトする。これらのソース線１７及びビット線１８のコンタクトは、隣接するＮＡＮＤセルで共有される。
【００１９】
この様にＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤセルユニット内で隣接するメモリセルが拡散層を共有し、また隣接するＮＡＮＤセルユニットが配線コンタクトを共有する。詳細説明は省くが、図３の面に直交する方向には、ストライプパターンの素子領域と素子分離領域が交互に配列され、その各素子領域とこれと直交するストライプパターンのワード線ＷＬの各交点にメモリセルが構成される。これらの構造的特徴から、ＮＡＮＤ型フラッシュメモリは高密度化、大容量化が容易であり、実効的単位セル面積５Ｆ２（Ｆ：最小加工寸法）が実現できる。
【００２０】
図４は、一つのＮＡＮＤセルユニット４とこれが接続されるビット線ＢＬに接続されるセンスアンプ回路ＳＡの構成を示している。ビット線には前述のように複数のＮＡＮＤセルユニットが接続されるが、図４では一つだけ示している。センスアンプ回路ＳＡは、二つのラッチ回路４１，４２を有する。第１のラッチ回路４１は、２つのクロックト・インバータ４１ａ，４１ｂの逆並列接続により構成される。第２のラッチ回路４２も同様に、二つのクロックト・インバータ４２ａ，４２ｂの逆並列接続により構成される。
【００２１】
第１のラッチ回路４１のノードＮ１，Ｎ２の一方Ｎ１は、制御信号ＢＬＣにより駆動される転送用ＮＭＯＳトランジスタ３９を介してセンスノードＮＳ２に接続される。第２のラッチ回路４２のノードＮ３，Ｎ４の一方Ｎ３は、制御信号ＢＬＣ２により駆動される転送用ＮＭＯＳトランジスタ４０を介して同じセンスノードＮＳ２に接続される。
【００２２】
第１のラッチ回路４１は、着目するセルのデータ読み出しに用いられ、第２のラッチ回路４２は、その読み出しデータに影響を与える隣接セルのデータを参照データとして保持するために用いられる。
センスノードＮＳ２は、二つのＮＭＯＳトランジスタ３３，３４が直列に配置された、センスデータを転送するためのデータ転送回路３０ａを介して、よりビット線に近いセンスノードＮＳ１に接続される。センスノードＮＳ２とＮＳ１の間には、もう一つのセンスデータを転送するためのデータ転送回路３０ｂを構成するＮＭＯＳトランジスタ３５，３６が直列接続されている。
【００２３】
これら二つの転送回路３０ａ，３０ｂは、注目するメモリセルの異なる読み出し条件でのセルデータを選択的に第１のラッチ回路４１に転送するために設けられている。具体的に二つの転送回路３０ａ，３０ｂは、第２のラッチ回路４２が保持する参照データに応じてオンオフが切り替えられる。即ち、ＮＭＯＳトランジスタ３４，３６はそれぞれ、ラッチ回路４２のノードＮ４，Ｎ３によりゲートが制御される。ノードＮ４には、制御信号Ｎ４ＰＲＥｎによりゲートが制御されてノードＮ４の電位を初期設定するためのＰＭＯＳトランジスタ４３が接続されている。ＮＭＯＳトランジスタ３３，３５はそれぞれ、データセンス用の制御信号ＣＴ１，ＣＴ２により制御される。制御信号ＣＴ１，ＣＴ２は、注目するメモリセルのデータセンス時は異なるタイミングで発生される。
【００２４】
センスノードＮＳ１は、制御信号ＢＬＣＬＡＭＰにより制御されるクランプ用ＮＭＯＳトランジスタ３１を介して、ビット線ＢＬに接続される。このＮＭＯＳトランジスタ３１は、ビット線電位の制御、読み出し時のビット線電位の増幅に供される。センスノードＮＳ１には、ビット線ＢＬをプリチャージするための、制御信号ＢＬＰＲＥにより制御されるＮＭＯＳトランジスタ３２が接続されている。またセンスノードＮＳ２には、読み出し時このセンスノードＮＳ２をプリチャージするための、制御信号ＮＳＰＲＥにより制御されるＮＭＯＳトランジスタ３８と、チャージされたノードＮＳ２の電位を保持するためのキャパシタ３７が接続されている。
【００２５】
この実施の形態によるフラッシュメモリのデータ書き込みは、図５に示すように、書き込みパルスの印加とその後のベリファイ読み出しを繰り返す複数の書き込みサイクルにより行われる。選択ワード線に与えられる書き込みパルス電圧Ｖｐｇｍは、図５に示すように、各書き込みサイクル毎にΔＶｐｇｍずつステップアップされる。図４のセンスアンプ回路ＳＡは、書き込みサイクルが終了するまで書き込みデータを保持して、上述のようなデータ書き込みを行う書き込み回路としても用いられる。但し、書き込み終了を判定するためのベリファイ読み出しに利用される回路部は、図４では省略されている。
【００２６】
この実施の形態では、図６に示すようなしきい値分布の４値データ“００”，“０１”，“１０”，“１１”を書き込む場合を想定している。この様な４値データ記憶を行う場合には、二値データ記憶に比べて前述した隣接セルの干渉の影響が大きい。
【００２７】
次にこの実施の形態による、隣接セルの干渉の影響を低減する読み出し方式を説明する。図７は、一つのＮＡＮＤセルユニット４に着目して、データ書き込み順とデータ読み出し順を示している。ここではＮＡＮＤセルユニット４は、説明を簡略化するため、４つのメモリセルＭＣ０−ＭＣ３の場合を示している。データ書き込みは、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣ０から順にビット線側のセルに向かって行われる。このとき、従来例で説明したと同様、メモリセルに書き込まれたしきい値Ｖａは、後に書き込まれる隣接メモリセルの干渉により、Ｖｂに変化する。
【００２８】
このような隣接セルの干渉の影響を低減するため、データ読み出しは、次のようにする。メモリセルＭＣ０のデータ読み出し時は、これに隣接しこれより後に書き込まれたメモリセルＭＣ１の読み出しデータに応じて、その読み出し条件を決定する。同様に、メモリセルＭＣ１，ＭＣ２のデータ読み出し時も、それぞれに隣接し、それより後に書き込まれたメモリセルＭＣ２，ＭＣ３の読み出しデータに応じて読み出し条件を決定する。ビット線ＢＬにもっとも近いメモリセルＭＣ３は、これより後に書かれるメモリセルがないため、そのままデータ読み出しを行う。
【００２９】
図８は、ページ読み出し動作のフローを示しており、参照データとすべきページの読み出し動作ＲＥＡＤ１と、その参照データにより制御された、注目するページの読み出し動作ＲＥＡＤ２の２回の読み出しを実行することになる。即ち、ページＰｎ（ワード線ＷＬｎ）が選択されたとき、その読み出しデータに対してセル間干渉の影響を与えるのは、ページＰｎ＋１（ワード線ＷＬｎ＋１）のデータである。そこで、チップ外部から与えられるアドレス入力により、ページＰｎのデータ読み出しが要求された場合には、まず、ページＰｎ＋１のデータ読み出しを行う（ステップＳ１）。その読み出しデータは、図４のセンスアンプ回路ＳＡの第２のラッチ回路４２に保持する。
【００３０】
この後、注目するページＰｎのデータ読み出し動作ＲＥＡＤ２に入り、ビット線をプリチャージした後、ビット線放電を開始する（ステップＳ２）。データセンスは、先に読み出されている参照データに応じて、その条件を異ならせる。そのために、ラッチ回路４２のノードＮ３が“Ｈ”であるか否かを判定する（ステップＳ３）。ノードＮ３が“Ｈ”であれば、選択ページの読み出しに隣接セルの干渉を考慮する必要があり、“Ｌ”であれば、その必要がないことを意味する。この判定結果は、具体的には図４のセンスアンプ回路ＳＡにおいて、第２のラッチ回路４２の参照データに応じて、データ転送回路３０ａ，３０ｂのいずれが有効になるという結果として現れる。
【００３１】
即ち、ステップＳ３の判定結果がＮＯの場合、ビット線センスは、制御信号ＣＴ１によりオンとなるデータ転送回路３０ａにより行われる（ステップＳ４）。このデータセンス時、選択ページのワード線ＷＬｎには読み出し電圧Ｖｓｅｌを与える。ステップＳ３の判定結果がＹＥＳの場合、ビット線センスは、制御信号ＣＴ２によりオンとなるデータ転送回路３０ｂにより行われる（ステップＳ５）。このデータセンス時は、選択ページのワード線ＷＬｎには読み出し電圧Ｖｓｅｌよりわずかに高い読み出し電圧Ｖｓｅｌｈを与える。読み出しデータは、第１のラッチ回路４１に転送される（ステップＳ６）。
【００３２】
図９Ａ及び図９Ｂは、読み出し動作ＲＥＡＤ１，ＲＥＡＤ２におけるＮＡＮＤセルユニットのバイアス条件を示している。選択ページＰｎで読み出されるのはメモリセルＭＣ１であるとして、読み出し動作ＲＥＡＤ１では、隣接メモリセルＭＣ２のワード線に、読み出し電圧Ｖｓｅｌｐｒｅが与えられる。他のワード線及び選択ゲート線には、それらにより制御されるメモリセル及び選択ゲートトランジスタが導通するようなパス電圧Ｖｒｅａｄが与えられる。
【００３３】
読み出し電圧Ｖｓｅｌｐｒｅは、ページＰｎ＋１のメモリセルＭＣ２が所定の書き込み状態にあるか否かを判定するための電圧となる。例えば、セルデータが、図６に示すデータ“１１”であるか、それ以外であるかを判定する場合には、Ｖｓｅｌｐｒｅ＝Ｖｒ１（＝０Ｖ）とする。また、Ｖｓｅｌｐｒｅ＝Ｖｒ２とすれば、セルがデータ“１０”以下のしきい値であるか、データ“００”以上のしきい値であるかが判定される。
【００３４】
注目するページの読み出し動作ＲＥＡＤ２では、図９Ｂに示すように、選択ワード線に異なる読み出し電圧Ｖｓｅｌ，Ｖｓｅｌｈが異なるタイミングで与えられる。これが、参照データに応じて異なる読み出し条件となる。非選択ワード線及び選択ゲート線には、パス電圧Ｖｒｅａｄが与えられる。
【００３５】
次に、図１１及び図１２の読み出し動作波形を参照して、より具体的に読み出し動作を説明する。図１１は、参照データとすべきページＰｎ＋１のデータ読み出し動作（ＲＥＡＤ１）の波形であり、図１２は、注目するページＰｎのデータ読み出し動作（ＲＥＡＤ２）の波形である。
【００３６】
図１１の読み出し動作を説明すると、次のようになる。タイミングＴ０からＴ１で、ワード線、選択ゲート線にそれぞれ所定の電圧を印加し、ビット線をプリチャージする。選択ワード線には読み出し電圧Ｖｓｅｌｐｒｅ、非選択ワード線及びビット線側の選択ゲート線ＳＧＤには、読み出しパス電圧Ｖｒｅａｄが与えられる。ビット線プリチャージは、ＮＭＯＳトランジスタ３２のゲートＢＬＰＲＥにＶｃｃ＋Ｖｔを与えてノードＮＳ１をＶｃｃに充電し、ＮＭＯＳトランジスタ３１のゲートＢＬＣＬＡＭＰにＶｐｒｅ＋Ｖｔを印加することによって行われる。これにより、ビット線はＶｐｒｅに充電される。
【００３７】
タイミングＴ１で、セルソース線側選択ゲート線ＳＧＳにパス電圧Ｖｒｅａｄが印加される。ページＰｎ＋１のメモリセル（図９ＡのメモリセルＭＣ２）のしきい値がＶｓｅｌｐｒｅより低ければ、そのメモリセルがオンしてビット線電位Ｖｐｒｅは放電され、しきい値がＶｓｅｌｐｒｅより高ければビット線電位は放電されない。図１１中のビット線電位の実線で示す波形Ａは放電されるケースを示し、一転鎖線で示す波形Ｂは放電されないケースを示している。
【００３８】
タイミングＴ２からＴ３では、ＮＭＯＳトランジスタ３８をオンにして、センスアンプＳＡ内のセンスノードＮＳ２をＶｃｃにプリチャージする。同時に、読み出しデータをラッチ回路４２に取り込むため、ＮＭＯＳトランジスタ４０のゲートＢＬＣ２にもＶｃｃ＋Ｖｔが印加される。これにより、ノードＮ３もＶｃｃにプリチャージされる。タイミングＴ４からＴ５では、ＮＭＯＳトランジスタ３１のゲートＢＬＣＬＡＭＰにビット線センス電圧Ｖｓｅｎ＋Ｖｔ（Ｖｔは、ＮＭＯＳトランジスタ３１のしきい値電圧）が印加される。この時、ＮＭＯＳトランジスタ３３のゲートにも制御信号ＣＴ１＝Ｖｃｃが印加される。また、タイミングＴ２からＴ６の間、ＰＭＯＳトランジスタ４３のゲートに制御信号Ｎ４ＰＲＥｎ＝“Ｌ”が印加され、これによりＮＭＯＳトランジスタ３４のゲートにＶｃｃが印加されている。よってこのデータセンス時、データ転送回路３０ａのみが導通可能な状態となっている。
【００３９】
ＮＭＯＳトランジスタ３１のゲートＢＬＣＬＡＭＰに与えられるセンス電圧は、Ｖｓｅｎ＋Ｖｔ（ＶｔはＮＭＯＳトランジスタ３１のしきい値電圧）である。図１１のビット線波形Ａのように、ビット線電圧がＶｓｅｎ以下であれば、ＮＭＯＳトランジスタ３１は導通状態となり、ノードＮＳ１，ＮＳ２はビット線電位近くまで放電される。この場合、タイミングＴ６からＴ７でラッチ回路４２のノードＮ３には“Ｌ”データが取り込まれる。これは、ページＰｎ＋１のメモリセルは書き込まれていないか、あるいは、しきい値があまり動かない書き込みしか行われていないことを意味する。
【００４０】
ビット線の波形Ｂのように、タイミングＴ１からＴ４の間にビット線電位が放電されなかった場合には、ラッチ回路４２のノードＮ３には“Ｈ”データが取り込まれる。これは、ページＰｎ＋１のメモリセルに、注目するページＰｎのメモリセルの書き込みデータに影響を与える状態の書き込みがなされたことを意味する。タイミングＴ７，Ｔ８でノードＮ３のデータがラッチ回路４２に取り込まれる。以上により、第２のラッチ回路４２に参照データが保持される。
【００４１】
次に、ラッチ回路４２に参照データを保持したまま、図１２に示す選択ページＰｎのデータ読み出し動作ＲＥＡＤ２を行う。このとき、ＮＡＮＤセルユニットに印加される電圧は、図９Ｂのようになる。図９Ｂでは、メモリセルＭＣ１がページＰｎに対応するメモリセルであり、このメモリセルを選択するワード線には前述のように、二つの読み出し電圧Ｖｓｅｌ，Ｖｓｅｌｈが異なるタイミングで印加される。この読み出し電圧Ｖｓｅｌ，Ｖｓｅｌｈは、図１０に示すデータ分布において、データ“１０”と“００”を判別する読み出しを行う場合にはそれぞれ、Ｖｒ２，Ｖｒ２ｈに相当する電圧である。Ｖｒ２は、ページＰｎ＋１に書き込みが行われていない場合の読み出しワード線電圧であり、Ｖｒ２ｈはページＰｎ＋１のメモリセルに書き込みが行われている場合の読み出しワード線電圧である。
【００４２】
タイミングＴ０からＴ１では、選択ワード線に読み出し電圧Ｖｓｅｌ（例えば、ｖｒ２）を印加し、同一ＮＡＮＤセルユニットの非選択ワード線と選択ゲート線ＳＧＤにはパス電圧Ｖｒｅａｄを印加し、ビット線をＶｐｒｅにプリチャージする。タイミングＴ２でソース線側選択ゲート線ＳＧＳにパス電圧Ｖｒｅａｄを印加すると、選択ページＰｎのメモリセル（ＭＣ１）のしきい値がＶｓｅｌより低ければ、波形Ｃのようにビット線が放電される。
【００４３】
タイミングＴ２からＴ３では、ＮＭＯＳトランジスタ３８，３９のゲートＮＳＰＲＥ，ＢＬＣにＶｃｃ＋Ｖｔを与えて、ノードＮＳ２及び第１のラッチ回路４１のノードＮ１をＶｃｃにプリチャージする。ＮＭＯＳトランジスタ３８によるセンスノードチャージは、タイミングＴ３で停止し、ＮＭＯＳトランジスタ３９のゲートにはその後もＶｃｃ＋Ｖｔが印加される。そしてタイミングＴ４からＴ５で、ＮＭＯＳトランジスタ３１のゲートＢＬＣＬＭＡＰにセンス用電圧Ｖｓｅｎ＋Ｖｔを印加し、ＮＭＯＳトランジスタ３３のゲートに制御信号ＣＴ１＝Ｖｃｃを印加する。
【００４４】
この時、ラッチ回路４２が保持する参照データが、Ｎ３＝“Ｌ”，Ｎ４＝“Ｈ”の場合、すなわち、ページＰｎ＋１のメモリセルに所定の書き込みが行われていない場合には、ＮＭＯＳトランジスタ３４がゲートにＶｃｃが印加されて導通可能な状態になっている。即ちデータ転送回路３０ａが有効であって、タイミングＴ４からＴ５の間にビット線センスが行われる。実線波形Ｃのようにビット線電位がＶｓｅｎ以下であれば、ノードＮＳ１，ＮＳ２は、ビット線側に放電される。ビット線が放電されていなければ、一転鎖線Ｄに示すように、ノードＮＳ１，ＮＳ２は放電されない。こうしてビット線センスの結果は、ラッチ回路４１のノードＮ１に転送される。
【００４５】
図１２のビット線放電波形Ｃ，Ｄによりセンスされるメモリセルのしきい値は、例えば図１０のデータ分布のなかのデータ“１０”の実線で示す分布Ｃ１，データ“００”の実線で示す分布Ｄ１にそれぞれ対応する。これらの実線分布Ｃ１，Ｄ１は、隣接セルの書き込みデータの影響がない場合のしきい値分布を示しており、Ｔ４−Ｔ５のデータセンスでは、これらの分布Ｃ１，Ｄ１が判別される。なぜなら、ラッチ回路４２に保持された参照データは、注目するページＰｎのメモリセルの書き込みしきい値に対してページＰｎ＋１のデータが影響を与えないことを示しているからである。
【００４６】
次にタイミングＴ６で選択ページＰｎの読み出しワード線電圧をＶｓｅｌｈに上昇させる。ビット線の放電は継続されたままとなっている。この読み出し電圧Ｖｓｅｌｈは、先の読み出し電圧Ｖｓｅｌに対して、最大でも、図１０における、隣接セルの影響がない実線分布Ｃ１と、隣接セルの影響がある場合の破線分布Ｅ１の電位差程度の上昇分となる。例えば、Ｖｓｅｌｈ＝Ｖｓｅｌ＋０．２Ｖである。タイミングＴ１からＴ４にかけてのビット線放電時間と同程度の待ち時間を経て、タイミングＴ７からＴ８で、再びビット線センスを行う。
【００４７】
このときもＮＭＯＳトランジスタ３１のゲートＢＬＣＬＡＭＰに印加される電圧は、Ｖｓｅｎ＋Ｖｔであり、同時にＮＭＯＳトランジスタ３５のゲートに制御信号ＣＴ２＝Ｖｃｃが印加される。この期間にビット線センスされるのは、例えば図１０における破線分布Ｅ１または分布Ｆ１のようなしきい値をもつメモリセルの場合である。これらは、ページＰｎ＋１のメモリセルに所定の書き込みが行われており、メモリセル間の干渉によって、図１０に実線で示す本来のしきい値分布Ｃ１，Ｄ１が、破線で示す分布Ｅ１，Ｆ１にシフトされているメモリセルである。
【００４８】
このときラッチ回路４２が保持する参照データは、Ｎ３＝“Ｈ”，Ｎ４＝“Ｌ”であって、ＮＭＯＳトランジスタ３６が導通可能な状態となっている。従ってビット線波形ＥのようにタイミングＴ７でビット線電位がＶｓｅｎ以下になっていれば、センスノードＮＳ２は、転送回路３０ｂを介し、更にＮＭＯＳトランジスタ３１を介してビット線側に放電される。波形Ｆのようにビット線の放電がなければ、メモリセルのしきい値は、図１０の分布Ｆ１のように、読み出し電圧Ｖｒ２ｈより高いことになる。
以上のように、タイミングＴ４〜Ｔ５間とＴ７〜Ｔ８間に異なる読み出し条件でセンスされた結果は、そのいずれか一方が、タイミングＴ９でＳＥＮ＝“Ｈ”，タイミングＴ１０でＬＡＴ＝“Ｈ”とすることにより、ラッチ回路４１に取り込まれる。
【００４９】
本実施の形態では、２ビット／セルの２ビットを読み分ける具体的な動作には言及していないが、多値記憶により複数のしきい値分布が存在していてそれらをワード線の電位を変えて読み出すことを前提にしている。この場合に、２ビット／セルの２ビットを読み分けるためには、その２ビットの割り付け方により、必ず３回読み出し動作を繰り返す必要がある場合や、１回や２回ですむ場合がある。前者は２ビット／セルが二つのＩ／Ｏや、二つのカラムアドレスに割り付けられている場合であり、後者は、２ビット／セルが二つのロウアドレスに割り付けられている場合である。本実施の形態は、その１回分の読み出し動作を改善するものであり、図１２の動作でラッチ回路４１に取り込まれるのは、２ビット／セルの１ビットデータであったり、２ビット／セルを読み出す過程のデータであったりする。一方、図１２の動作でラッチ回路４２に保持されるデータは、ラッチ回路４１に読み出すデータを確実に判別するための参照データとなる。従って本実施の形態で説明した読み出し動作を、１回あるいは複数回行い、最終的にチップ外部に出力できるデータを確定する。
【００５０】
この実施の形態のメリットは、図１０に示す従来のデータ分布と実施の形態によるデータ分布を比較すれば明らかになる。図１０に示す従来例は、メモリセル間の干渉が大きく、データしきい値分布が広がる場合であって、図２３に示す隣接セル間の干渉が大の場合に相当する。従来は、この様に広がったしきい値分布幅に合わせて、それぞれのワード線読み出し電位Ｖｒ２やＶｒ３を設定する必要があった。これに対してこの実施の形態の読み出し方式によれば、図１０の下側のデータ分布に示すように、隣接セルの干渉の有無に応じて読み出し電圧Ｖｒ２，Ｖｒ２ｈを使い分けることによって、データしきい値分布の間を狭くすることができる。これは特に、多値記憶を行う場合に有効である。これによって、隣接セル間干渉を考慮して書き込みしきい値分布を上げることによる悪循環を抑えることができるだけでなく、読み出しパス電圧Ｖｒｅａｄによる非選択セルでのストレスも緩和することが可能となる。
【００５１】
この実施の形態の読み出し方式では、ＮＡＮＤセルユニットのソース線側のメモリセルから順番に読み出す場合に、チップ外部から要求のあったページＰｎの読み出しに、ページＰｎ＋１の読み出し動作が付随することになる。また、図１２の動作波形から明らかなように、ページＰｎの読み出しに、制御信号ＣＴ１，ＣＴ２による２回のビット線センスが必要となる。この結果読み出し時間は、従来に比べて２．５倍程度になるから、この実施の形態の方式は読み出し速度よりも書き込み速度を優先する場合に特に有効となる。
【００５２】
［実施の形態２］
図１３は、図７に示した実施の形態１での書き込み順と読み出し順に対応させて、実施の形態２での書き込み順と読み出し順を示している。この実施の形態では、ＮＡＮＤセルユニット４内の書き込み順と読み出し順を逆にしている。これにより、先の実施の形態１におけるような、ページＰｎを読み出すためのページＰｎ＋１の読み出し動作ＲＥＡＤ１を省略することができる。すなわち、ＮＡＮＤセルユニット４内で書き込まれた順番と逆に読み出すようにすれば、直前に読み出したデータを参照データとして利用して、実施の形態１の図１２で説明したと同様の読み出し動作が可能となる。
【００５３】
図１３においては、ページアドレスが割り付けられたメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３がビット線側からアドレス順に配列され、それぞれワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３により駆動される。通常の書き込みではＮＡＮＤセルユニット４内のページ書き込みは、下位アドレスからの順（即ち、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３の順）になるが、本実施の形態では、上位アドレスからの順（即ちＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０の順）となる。即ち、メモリセルに着目すれば、ＭＣ３，ＭＣ２，ＭＣ１，ＭＣ０の書き込み順となる。
【００５４】
これに対して、連続ページ読み出しの場合の読み出し順は、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３の順とする。即ち、メモリセルに着目すれば、ＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３の読み出し順とする。この様な読み出しを行えば、メモリセルＭＣ１より後に書き込まれてメモリセルＭＣ１の読み出しデータに影響を与えるメモリセルＭＣ０のデータは、メモリセルＭＣ１の直前に読み出されているため、メモリセルＭＣ１の読み出し条件を、メモリセルＭＣ０の読み出しデータを参照データとして決定することができる。同様に、メモリセルＭＣ２，ＭＣ３の読み出し条件は、それぞれの直前に読み出されるメモリセルＭＣ１，ＭＣ２の読み出しデータにより決定できる。メモリセルＭＣ０については、隣接セルの干渉の影響がないことは、実施の形態１と同様である。
【００５５】
この実施の形態のように書き込み順を通常と逆にするためには、ＮＡＮＤ型フラッシュメモリへの書き込みデータを少なくとも１セルブロック分蓄積してからメモリチップにデータを供給するシステムが必要となる。図１４はそのようなメモリシステムの概略構成を示す。ＮＡＮＤ型フラッシュメモリ５１を含むメモリカード５０には、ＮＡＮＤ型フラッシュメモリ５１へのデータの入出力を制御するコントローラ５２と、そのコントローラ５２によってＮＡＮＤ型フラッシュメモリ５１に入出力されるデータを一時的に保持するキャッシュメモリ５３が含まれる。キャッシュメモリ５３には、少なくとも、ＮＡＮＤ型フラッシュメモリ５１のセルブロックサイズ以上の容量の記憶領域（メモリ空間）がある。
【００５６】
メインメモリ５５は、メモリカード５０が装着される電子機器のメモリである。このメインメモリ５５からＮＡＮＤ型フラッシュメモリ５１にデータを書き込む場合、そのデータは、まずキャッシュメモリ５３に入力される。ここで、書き込みデータは、通常下位のページアドレスのデータからキャッシュメモリ５３に転送されるものとすると、キャッシュメモリ５３内のメモリ領域５４には、最下位アドレスに対応する先頭ページＰ０のデータから順に蓄積されていく。ＮＡＮＤセルユニットが１６個のメモリセルで構成され、従って１セルブロックが１６ページＰ０−Ｐ１５であって、メモリ領域５４は、フラッシュメモリ５１のセルブロックサイズと一致するものとする。
【００５７】
キャッシュメモリ５３の領域５４に蓄積されるデータは、ＮＡＮＤフラッシュメモリ５１の複数のセルブロックのデータが入らないように制御される。コントローラ５２は、領域５４に１セルブロック分（１６ページ分）の書き込みデータの蓄積が終了してから、そのデータをＮＡＮＤ型フラッシュメモリ５１に転送し、書き込みを開始するように、制御する。この時、図１３で説明した書き込み順となるように、コントローラ５２は領域５４のページＰ１５からページＰ０に向かって、順次データをＮＡＮＤ型フラッシュメモリ５１に転送して書き込みを行う。これにより、フラッシュメモリ５１へのデータ書き込み順を通常と逆にすることができる。
【００５８】
この実施の形態のように、書き込み順と読み出し順を逆にすることで読み出し時間の短縮が図られるのは、上述のようにブロック内のページＰ０から連続してページ読み出しを行う場合である。しかし実際には、この様な連続ページ読み出しではなく、実施の形態１と同様に参照データ読み出し動作を必要とする場合もある。また、選択ページが隣接セルの干渉の影響がない場合もある。これらの各ケースを全て考慮したＮＡＮＤ型フラッシュメモリの読み出し動作のフローチャートを図１５に示す。
【００５９】
この実施の形態において、ＮＡＮＤ型セルユニット４内で最後に書き込みが行われるページＰ０（ワード線ＷＬ０）のメモリセルを読み出す場合には、隣接メモリセルの干渉を考慮しなくてもよく、通常の読み出し条件とする。即ち、ステップＳ１１で外部アドレスを認識して、ページＰ０が選択されていれば、ステップＳ１２へ進み、ここではメモリセルの多値記憶状態に応じた通常の読み出し動作を行う。この読み出し動作の具体的な読み出し方は、しきい値分布のデータ割り付け方によって多様であるが、図１１に示した読み出し動作を利用すればよい。即ち、制御信号ＣＴ１，ＣＴ２による読み出しタイミングの区別や、ワード線読み出し電圧の切り換えを伴わない通常の読み出し動作である。読み出しデータは、図４のセンスアンプ回路ＳＡのラッチ回路４１，４２のいずれに保持してもよい。最終的に確定された読み出しデータは、ステップＳ１３でチップ外部に読み出される。
【００６０】
セルブロック内の任意のページＰｎの読み出しが行われる場合には、ページＰｎの読み出しの前にページＰｎ−１の読み出しが行われたか否か、即ち選択ページが連続かどうかをステップＳ１４で判定する。但しこのアドレス判定を行うためには、メモリチップの制御回路７がアドレス選択の履歴情報を持つことが必要である。選択アドレスが連続である場合には、ステップＳ１５に進む。ステップＳ１５では、センスアンプ回路４のラッチ回路４１にページＰｎ−１の読み出しデータが保持されているものとすると、これを参照データとしてラッチ回路４２に転送する。
【００６１】
そしてステップＳ１６では、実施の形態１の図１２の読み出し動作と同様に、ラッチ回路４２に保持された参照データにより決定された読み出し条件で、メモリセルから多値記憶されたデータを読み出す。ステップＳ１７では、確定した読み出しデータをチップ外部に出力する。
【００６２】
連続ページの読み出しではなく、ブロック内の任意ページＰｎの読み出し動作である場合には、ステップＳ１８で、実施の形態１と同様に、参照データとすべきページの読み出し動作を行う。このステップＳ１８でラッチ回路４２に取り込む参照データは、ページＰｎ−１のデータとなる。この実施の形態では、ページＰｎよりページＰｎ−１のデータが後に書き込みされているためである。ステップＳ１９では、図１２の読み出し動作と同様に、ラッチ回路４２に保持された参照データにより決定された読み出し条件で、多値記憶されたデータをセンスアンプ回路に読み出す。ステップＳ２０では、確定した読み出しデータをチップ外部に出力する。
【００６３】
この実施の形態において、ＮＡＮＤ型フラッシュメモリ５１に書き込むデータは、一度キャッシュメモリ５３に格納されたデータとなるが、図１５で説明した読み出し方式を実現するためには、いくつかの制限が必要となる。例えば、ある書き込み要求時に、ページＰ０からページＰ７までの書き込みを行ったとする。このとき、ＮＡＮＤ型フラッシュメモリ５１には、コントローラ５２の制御によりキャッシュの領域５４から書き込みデータが転送されて、ページＰ７，Ｐ６，…，Ｐ０の順で書き込みが行われる。
【００６４】
この書き込み状態に対して、図１５のステップＳ１５−Ｓ１７の制御でページＰ０からページＰ７までのデータ読み出しは正常に行われる。このとき、ＮＡＮＤ型フラッシュメモリ５１の同一ブロック内では、ページＰ８からページＰ１５が空き領域（未書き込み領域）である。この後、ページＰ８からページＰ１５に対して追加書き込みが行われると、ページＰ７とページＰ８の連続ページ読み出しができなくなってしまう。なぜなら、本実施の形態では、ページＰ７のデータは、ページＰ８のデータより後に書き込まれていなければならないからである。
【００６５】
このような事態に対処するには、追加データ書き込み前に、フラッシュメモリ５１からページＰ０からページＰ７のデータをキャッシュメモリ５３に読み出す。続いて、追加データであるページＰ８からページＰ１５の書き込みデータもキャッシュメモリ５３に格納する。こうして、１セルブロックの全ページデータを、再度ＮＡＮＤフラッシュメモリ５１に連続して書き込むように制御すればよい。
【００６６】
この実施の形態によるメモリカードは、ＮＡＮＤ型フラッシュメモリ５１と、これに対するデータ書き込みを制御するコントローラ５２と、少なくとも１ブロック分の書き込みデータ保持が可能なキャッシュメモリ５３を備えることによって、ＮＡＮＤ型フラッシュメモリ５１のブロック内ページの書き込み順を通常と逆に、上位アドレスからの書き込みとすることが可能になる。これにより、隣接メモリセル間の干渉の影響を小さくする読み出し動作を、読み出し動作のパフォーマンスの劣化を抑えて実現することができる。特に、連続ページ読み出しを行う場合に、参照データを読み出すための動作が不要となり、データ読み出し効率の向上が図られる。
【００６７】
［実施の形態３］
実施の形態１では、メモリセル間の干渉に応じて選択ページの読み出し条件を設定するため、選択ワード線に与えられる読み出し電圧の切り換えを利用した。これは、メモリセル間の干渉の影響によるメモリセルのしきい値の差に直接対応させる手法である。しかしメモリセルのしきい値の差に対応した読み出し条件を設定する手法として、データセンス時のビット線放電時間の差を利用することも可能である。メモリセルの書き込みしきい値が異なれば、同じ読み出し電圧をメモリセルに与えた場合にもビット線放電カーブに違いが出るからである。
【００６８】
図１６は、その様なビット線放電時間の差を利用する実施の形態について、選択ページの読み出し動作ＲＥＡＤ２の波形を、実施の形態１の図１２と対応させて示している。読み出し動作ＲＥＡＤ２に先行して、参照データの読み出し動作ＲＥＡＤ１が実行されることは、実施の形態１と同様である。またＮＡＮＤセルユニットのワード線及び選択ゲート線に与える電圧は示していないが、選択ワード線に与える読み出し電圧を切り換えのない一定値とする他、実施の形態１と同様である。
【００６９】
タイミングＴ０−Ｔ１の間にビット線プリチャージを行い、その後ＮＡＮＤセルユニットによりビット線を放電させる。ビット線放電開始後、ビット線センスの前に、タイミングＴ２−Ｔ３でセンスノードＮＳ２のプリチャージを行う。これらも実施の形態１と変わらない。図１６には、隣接セルの干渉がない選択メモリセルＧ１の場合、隣接セルの干渉がある選択メモリセルＧ２の場合のビット線放電カーブをそれぞれ直線と破線で示している。干渉の有無に応じてメモリセルのしきい値に差が生じると、図示のようにそのようなメモリセルが選択されたときのビット線放電カーブにも差が生じる。この実施の形態では、この放電カーブの差に応じて、ビット線センスのタイミングを設定する。
【００７０】
即ち、メモリセルＧ１が選択されている場合には、タイミングＴ４で立ち上がる制御信号ＣＴ１によりビット線センスを行う。メモリセルＧ２が選択されている場合には、それより遅れたタイミングＴ５で立ち上がる制御信号ＣＴ２によりビット線センスを行う。実施の形態１と同様に、図４のセンスアンプ回路ＳＡには参照データが予め保持されて、これによりセンスデータ転送回路３０ａ，３０ｂの一方が有効になる。従って、制御信号ＣＴ１，ＣＴ２のいずれか一方のタイミングでセンスされた読み出しデータが有効になる。この実施の形態によっても、実施の形態１と同様の効果が得られる。
【００７１】
［実施の形態４］
次に、上記各実施の形態による不揮発性半導体記憶装置或いはメモリシステムを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図１７は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００７２】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００７３】
図１８は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００７４】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００７５】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００７６】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００７７】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００７８】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００７９】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００８０】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１９Ａ−１９Ｊに示すような他の各種電子機器に適用することができる。即ち、図１９Ａに示すビデオカメラ、図１９Ｂに示すテレビジョン、図１９Ｃに示すオーディオ機器、図１９Ｄに示すゲーム機器、図１９Ｅに示す電子楽器、図１９Ｆに示す携帯電話、図１９Ｇに示すパーソナルコンピュータ、図１９Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１９Ｉに示すヴォイスレコーダ、図１９Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００８１】
この発明は上記実施の形態に限定されない。例えば上記実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型，ＤＩＮＯＲ型等の他の不揮発性半導体記憶装置に同様にこの発明を適用することができる。
【００８２】
【発明の効果】
以上述べたようにこの発明によれば、隣接メモリセル間の干渉の影響を低減した不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】同フラッシュメモリのＮＡＮＤセルユニットの断面構造を示す図である。
【図４】同フラッシュメモリのセンスアンプ回路構成を示す図である。
【図５】同フラッシュメモリのデータ書き込み動作原理を示す図である。
【図６】同フラッシュメモリのデータ分布例を示す図である。
【図７】同フラッシュメモリのＮＡＮＤセルユニット内の書き込み順及び読み出し順を示す図である。
【図８】同フラッシュメモリのデータ読み出し動作のフローを示す図である。
【図９Ａ】同フラッシュメモリの参照データ読み出し時のバイアス条件を示す図である。
【図９Ｂ】同フラッシュメモリの注目セルのデータ読み出し時のバイアス条件を示す図である。
【図１０】同フラッシュメモリのデータ状態を従来例と比較して示す図である。
【図１１】同フラッシュメモリの参照データ読み出し動作の波形を示す図である。
【図１２】同フラッシュメモリの注目セルのデータ読み出し動作の波形を示す図である。
【図１３】他の実施の形態によるフラッシュメモリのＮＡＮＤセルユニット内の書き込み順及び読み出し順を示す図である。
【図１４】同実施の形態が適用されるメモリシステムを示す図である。
【図１５】同実施の形態のフラッシュメモリのデータ読み出し動作のフローを示す図である。
【図１６】他の実施の形態によるフラッシュメモリのデータ読み出し動作の波形を示す図である。
【図１７】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図１８】同ディジタルスチルカメラの内部構成を示す図である。
【図１９Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図１９Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図１９Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図１９Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図１９Ｅ】電子楽器に適用した実施の形態を示す図である。
【図１９Ｆ】携帯電話に適用した実施の形態を示す図である。
【図１９Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図１９Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図１９Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図１９Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【図２０】ＮＡＮＤ型フラッシュメモリの隣接メモリセル間の干渉を説明するための図である。
【図２１】従来のＮＡＮＤ型フラッシュメモリの書き込み順とセルのしきい値変化を示す図である。
【図２２】従来のＮＡＮＤ型フラッシュメモリのデータ分布を示す図である。
【符号の説明】
１…メモリセルアレイ、２ａ…ロウデコーダ／ワード線ドライバ、２ｂ…カラムデコーダ、３…読み出し／書き込み回路（ページバッファ）、４…ＮＡＮＤセルユニット、５ａ…ロウアドレスレジスタ、５ｂ…カラムアドレスレジスタ、６…ロジック制御回路、７…シーケンス制御回路、８…高電圧発生回路、９…Ｉ／Ｏバッファ、１０…シリコン基板、１１…ｐ型ウェル、１３，１３ａ，１３ｂ…拡散層、１４…浮遊ゲート、１５…制御ゲート、１７…共通ソース線、１８…ビット線、１６…層間絶縁膜、ＳＡ…センスアンプ回路、ＮＳ１，ＮＳ２…センスノード、３０ａ，３０ｂ…データ転送回路、４１，４２…ラッチ回路、３１…クランプ用ＮＭＯＳトランジスタ、３２，３８…プリチャージＮＭＯＳトランジスタ、３３，３４，３５，３５…転送用ＮＭＯＳトランジスタ、ＣＴ１，ＣＴ２…制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図１９Ｅ】
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【図１９Ｆ】
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【図１９Ｇ】
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【図１９Ｈ】
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【図１９Ｉ】
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【図１９Ｊ】
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【図２０】
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【図２１】
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【図２２】
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