(57)【要約】【課題】表示面をハードウエア的に分割することなく高輝度、高解像度の表示を可能とするプラズマ表示装置の駆動方法を提供する。【解決手段】アドレス期間において、走査電極群Ｙ１には負極性の走査パルスＳＰ１を、走査電極群Ｙ２には正極性の走査パルスＳＰ２を印加する。走査パルスＳＰ１の全体と走査パルスＳＰ２の全体は、印加タイミングが走査パルスＳＰ１，ＳＰ２の幅を２等分した時間幅だけ前後にずれている。走査パルスＳＰ１が画素ブロック１を走査するときには、正極性のアドレスパルスＡＰを、走査パルスＳＰ２が画素ブロック２を走査するときには、負極性のアドレスパルスＡＰを印加する。アドレスパルスＡＰは、放電開始のきっかけを与えるために走査対象の画素領域の走査と同時に印加され、他の画素領域の走査が始まる前に打ち切られる。【選択図】　　　　図１
2004037624.tif 000002
【特許請求の範囲】
【請求項１】
並列する複数の走査電極からなる２以上の走査電極群と、前記走査電極の各々と対をなして並列する複数の維持電極と、前記走査電極と交差する方向に並列する複数のアドレス電極と、前記走査電極と前記アドレス電極との交差領域ごとに設けられた複数の画素領域からなり、前記走査電極群によって２以上の領域に分けられた画素領域群とを備えたプラズマ表示装置の駆動方法であって、
走査電極群ごとに異なる値の走査電圧を、前記走査電極群ごとにタイミングをずらすと共に、走査電極群の各々においては走査電極に順に印加することにより前記画素領域を走査してゆく一方で、
前記走査電圧の印加期間に合わせ、前記アドレス電極に、印加される走査電圧値に応じた値のアドレス電圧を走査対象の画素領域の発光／非発光に応じて印加することにより
前記画素領域群の発光制御を並列して行う
ことを特徴とするプラズマ表示装置の駆動方法。
【請求項２】
前記走査電圧の印加タイミングを、前記走査電極群ごとに、一走査電圧の入力期間より短い時間幅だけずらす
ことを特徴とする請求項１記載のプラズマ表示装置の駆動方法。
【請求項３】
前記走査電圧の印加タイミングを、前記走査電極群ごとに、一走査電圧の入力期間を前記走査電極群の数に分割して得た分割期間だけ相互にずらす
ことを特徴とする請求項２記載のプラズマ表示装置の駆動方法。
【請求項４】
前記アドレス電圧の各々を、対応する走査電圧の印加タイミングから次に印加される走査電圧の印加タイミングまでの間に印加する
ことを特徴とする請求項１記載のプラズマ表示装置の駆動方法。
【請求項５】
前記アドレス電圧を前記走査電圧よりも短期間印加して前記走査対象である画素領域に放電開始のきっかけを与え、この放電を前記走査電圧のみ印加されている期間に持続させる
ことを特徴とする請求項４記載のプラズマ表示装置の駆動方法。
【請求項６】
前記走査電圧の印加期間内に、走査対象の画素領域に属する維持電極に走査電圧値に応じた値の放電補助電圧を印加する
ことを特徴とする請求項１記載のプラズマ表示装置の駆動方法。
【請求項７】
前記走査電極が第１の走査電極群と第２の走査電極群とに分けられており、前記第１および第２の走査電極群に対応する画素領域がそれぞれ、第１の画素領域群と第２の画素領域群とに分けられているプラズマ表示装置の駆動方法であって、
前記第１の走査電極群には負極性の走査電圧を、前記第２の走査電極群には正極性の走査電圧をそれぞれ印加してゆくと共に、
前記アドレス電極には、前記第１の走査電極群の走査電極に対して正極性のアドレス電圧、前記第２の走査電極群に対して負極性のアドレス電圧をそれぞれ、走査対象の画素領域の発光／非発光に応じて印加する
ことを特徴とする請求項１記載のプラズマ表示装置の駆動方法。
【請求項８】
前記第１および第２の走査電極群それぞれの走査電圧の印加タイミングを、一走査電圧の入力期間の半分の期間だけ相互にずらす
ことを特徴とする請求項７記載のプラズマ表示装置の駆動方法。
【請求項９】
前記アドレス電圧の各々を、対応する走査電圧の印加タイミングから次に印加される走査電圧の印加タイミングまでの間に印加する
ことを特徴とする請求項７記載のプラズマ表示装置の駆動方法。
【請求項１０】
さらに、前記画素領域の発光制御を行う前に、
前記画素領域の全域にて均一に荷電粒子を生成するために前記第１の走査電極群には正極性のリセット電圧を、前記第２の走査電極群には負極性のリセット電圧をそれぞれ印加する
ことを特徴とする請求項７記載のプラズマ表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流プラズマ放電を利用して表示を行うプラズマ表示装置の駆動方法に関し、特に画素のアドレッシング方法に関する。
【０００２】
【従来の技術】
プラズマディスプレイ（ＰＤＰ：Ｐｌａｓｍａ　Ｄｉｓｐｌａｙ　Ｐａｎｅｌ）　は、従来、テレビジョン受像機やコンピュータ用ディスプレイにおいて広く用いられてきた陰極線管（ＣＲＴ：Ｃａｔｈｏｄｅ−Ｒａｙ　Ｔｕｂｅ）では実現が難しいとされる薄型・大画面化が可能なディスプレイとして注目されており、既に４０インチ以上の大型ディスプレイが製品化されている。
【０００３】
ＰＤＰの表示パネルは、図５に示したように、２枚のガラス基板１０１，１０２が隔壁で仕切られた放電空間を介して対向する構造をとる。そのうち、表示面側に位置する前面ガラス基板１０１の対向面側には、維持電極１０７（１０７Ｘ，１０７Ｙ）が対をなして配列され、背面ガラス基板側には、維持電極１０７と交差する方向にアドレス電極１０３が配列されている。これら維持電極１０７とアドレス電極１０３とが交差する放電領域は各画素に対応しており、画素同士を画定するために放電空間に隔壁１０５が設けられている。また、各画素の放電領域には蛍光体１０６が塗布形成され、放電空間には放電ガスが充填されている。原理的には、電位差が放電開始電圧を超えた電極間では、その間の放電ガス中でプラズマ放電が生じるので、ＰＤＰでは、これを利用して発光表示や発光画素の選択を行うようになっている。そのうち、表示のための発光は維持電極対の間で行われる。すなわち、維持電極対に電圧を印加すると、ガス中にプラズマ放電が生じて紫外線が放出され、これが蛍光体に当たることで発光する。
【０００４】
また、表示画素の選択は、選択画素における維持電極とアドレス電極との間の放電により、その画素の壁電荷を蓄積あるいは消去することで行われる。図６は、ｍ×ｎドットの画素が設けられたＰＤＰの電極構造を示す概略構成図である。対をなす維持電極１０７Ｘ，１０７Ｙが各ｎ本（Ｘ１，Ｙ１，Ｘ２，Ｙ２，…，Ｘｎ，Ｙｎ）、アドレス電極１０３Ａがｍ本（Ａ１，Ａ２，…，Ａｍ）設けられており、維持電極１０７Ｘ，１０７Ｙの対とアドレス電極１０３Ａとが構成するマトリクスの交点にあたる領域が画素に対応している。よって、各画素のアドレスは、維持電極１０７Ｙとアドレス電極１０３Ａの行列で表現でき、（１，１）…（Ｙｎ，Ａｍ）というように一意に決定される。そのため、所定の画素領域に選択的に放電させるには、維持電極１０７Ｙ，アドレス電極１０３Ａの両方に電圧が印加されて初めて両電極間が放電開始電圧に達して放電するようにしておけばよい。このとき維持電極１０７Ｙ，アドレス電極１０３Ａの双方に印加する電圧の値は、重畳されるときのみ放電開始電圧を超えるような組み合わせで設定される。
【０００５】
画素ごとの発光制御は、通常３段階で行われ、各動作期間を動作内容にちなんでリセット期間，アドレス期間およびサスティン（放電維持）期間と呼ぶ。選択所居方式を例にとると、各期間中に画素を構成する３電極には、図７に示したようなパルス電圧が印加される。リセット期間では、全ての維持電極１０７Ｘ，１０７Ｙの間で放電させ、全画素領域内に壁電荷を一様に蓄積させることにより、それ以前に放電に荷担する荷電粒子量の差として書き込まれていた画素情報を消去し、画面全体を均一な荷電状態とする。
【０００６】
次のアドレス期間では、表示パネル内の表示画素を選択する。すなわち、既に蓄積されている壁電荷を、オン（ＯＮ）表示画素では残し、オフ（ＯＦＦ）表示画素では放電によって消去して２値状態を創る。そのためには、オフ表示画素に対応する位置の維持電極１０７Ｙとアドレス電極１０３Ａに共にパルス電圧を印加し、その放電を制御する。
【０００７】
すなわち、維持電極１０７Ｙ（Ｙ１，Ｙ２，…，Ｙｎ）に対しては順次走査パルスを印加して画素列を走査し、走査される列のｍ個の画素に対応するアドレス電極１０３Ａ（Ａ１，Ａ２，…，Ａｍ）それぞれには、各画素ごとのオン／オフのデータから生成されたアドレスパルスを、維持電極１０７Ｙ側の走査タイミングに合わせて印加してゆく（この場合はオフ表示画素にパルス印加する）。この動作は、通常、データ書き込みと呼ばれ、動作全体は各画素位置にデータを割り付けるという意味からアドレッシングという。また、アドレッシング時の役割から、維持電極１０７Ｙを走査電極、アドレス電極１０３Ａをデータ電極ともいう。こうして、アドレス期間では、オフ表示画素に放電（アドレス放電）が生じ、その壁電荷が消去される。
【０００８】
例えば、維持電極１０７Ｙとアドレス電極１０３Ａとの間の放電開始電圧が１３０Ｖであり、維持電極１０７Ｙに−６０Ｖのパルスを印加するとき、オン表示画素のアドレス電極１０３Ａにはパルスを印加せず（アドレス電位０Ｖ）、オフ表示画素のアドレス電極１０３Ａには８０Ｖのパルスを印加する。これにより、電極間の電位差は、オン表示画素では６０Ｖ、オフ表示画素では１４０Ｖとなる。６０Ｖという電圧値では、壁電荷によって電極表面や放電空間内に形成されたバイアス電位を加味しても放電開始電圧に及ばない。よって、オン表示画素では放電は生じず、その壁電荷は保存される。他方、１４０Ｖは放電開始電圧を越えているので、オフ表示画素では放電が生じ、壁電荷が消去される。
【０００９】
次に、サスティン期間では、全画素の維持電極１０７の対に交流パルス（サスティンパルス）を印加する。この際にも、画素領域内の壁電荷がバイアスとしてはたらくため、壁電荷が残存するオン表示画素のみが選択的に放電開始電圧に達し、放電が発生・維持され、サスティン期間中、発光が継続される。
【００１０】
なお、選択書き込み方式は、動作原理は選択消去方式と同様であるが、リセット期間の放電によって全画素領域の壁電荷を一様に消去しておき、アドレス機関の放電によりオン表示画素に対して壁電荷を蓄積するものである。
【００１１】
このように、ＰＤＰはディジタル信号に基づいたパルス発光により表示を行うようになっており、駆動方式としてはサブフィールド法が一般的に用いられる。サブフィールド法は、テレビジョン信号などの画像信号における１フィールドの表示画面をいくつかのサブフィールドに時分割し、発光期間の時間幅変調により階調を表す方式である。具体的には、１フィールドの表示期間（約１６．７ｍｓｅｃ）が、Ｎビットの画素データのビット桁に応じて重み付けされたＮ個のサブフィールドに分割される。なお、ここでいう画素データは、画素ごとの輝度情報を表している。つまり、Ｎ個のサブフィールドそれぞれの発光期間の比率は２ｋ（ｋ＝０〜Ｎ−１）であり、一般的には２ｋ回（ｋ＝０〜Ｎ−１）のパルス発光を行うようになっている。ＰＤＰでは、これらのサブフィールド毎に上述した一連のシーケンスを繰り返すようになっている。これを画素ごとに見ると、画素データの各桁の「１」，「０」のビット値に対応させてサブフィールド毎にオン／オフを行い、その重ね合わせによって適正輝度の表示が行われる。例えば、画素データが８ビットの場合、図８に示したように、１フィールドの表示期間はサブフィールドＳＦ１〜ＳＦ８に分割される。また、各サブフィールドＳＦ１〜ＳＦ８のサスティン期間における発光回数は順に２０（１），２１（２），２２（４），…，２７（１２８）回に設定されており、この８つのサブフィールドのオン／オフを組み合わせることで１フィールドにおいて０〜２５５回の各回数で画素を点灯させることができる。その結果、２５６階調の表示が行われる。
【００１２】
【発明が解決しようとする課題】
ＰＤＰは実用化の域に達しているものの、ブロードバンドの普及など、昨今の情報技術の進歩に際し、更なる画質向上が希求されている。しかしながら、上述の表示方法において解像度を上げるということは、画素数すなわち電極数を増加させることにほかならない。特に、走査電極数を増加させると、アドレス期間がそれだけ長くなるため、実フィールドに対する総サスティン期間が相対的に縮減され、輝度の劣化を招くという問題があった。
【００１３】
ここでＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ；画素数６４０×４８０）のＰＤＰについてみてみる。１サブフィールドあたりのリセット期間を４００μｓｅｃ，アドレス期間（一回の書き込み期間）を２．５μｓｅｃとする。１フィールド内のリセット・アドレス期間の合計は、
（４００＋２．５×４８０（走査電極数））×８（サブフィールド数）
＝１２８００（μｓｅｃ）
したがって、１フィールド１６．７ｍｓｅｃのうち１２．８ｍｓｅｃがリセット・アドレス期間に分配され、サスティン期間には高々３．９ｍｓｅｃしか残されていない。このように、一般的な画素数で表示する場合であっても、実際にはサスティン期間はアドレス期間よりも短く、充分な時間が充てられているわけではない。ましてや、最小ビット（ＬＳＢ）に対応するサブフィールドＳＦ１においては、サスティン期間は約１５μｓｅｃしか確保されないのである。この状態からさらに走査電極を増やせば、サスティン期間自体が維持できなくなり、輝度が低下して適正な表示ができなくなってしまう。もしくは、サブフィールド数を減らし、その分サスティン期間に充てることが考えられるが、その場合には階調数が犠牲になってしまう。
【００１４】
そこで、アドレス期間を短縮させる方法が従来より考えられており、各走査電極の選択時間を短縮する方法や、図９のように画面を上下に２分割して、上下の走査電極１０７Ｙ１，１０７Ｙ２を同時に走査してゆく方法が知られている。前者の場合、一回のアドレス放電に十分な時間が与えられず、各走査電極における放電が不安定となりデータ書き込みが確実に行われないことが多かった。また、後者では、分割画面は互いに独立に駆動されることから、特に動画表示の際に、画面の境界で画像が不連続にみえることがあった。さらに、この構成では、アドレス電極１０３Ａ１，１０３Ａ２を上下別々に引き出さなければならず、その本数に相まって個々のアドレス電極に対して付設する駆動用ＩＣも倍増する。しかし、ＰＤＰに用いられるのは高圧駆動用ＩＣのため高価であり、そのためのコスト上昇も問題となっていた。
【００１５】
本発明はかかる問題点に鑑みてなされたもので、その目的は、表示面をハードウエア的に分割することなく高輝度、高解像度の表示を可能とするプラズマ表示装置の駆動方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明のプラズマ表示装置の駆動方法は、走査電極群ごとに異なる値の走査電圧を、走査電極群ごとにタイミングをずらすと共に、走査電極群の各々においては走査電極に順に印加することにより画素領域を走査してゆく一方で、走査電圧の印加期間に合わせて、印加される走査電圧値に応じた値のデータ電圧を、走査対象である画素領域の発光／非発光に応じてアドレス電極に印加することにより、画素領域群の発光制御を並列して行うものである。
【００１７】
本発明のプラズマ表示装置の駆動方法では、アドレス期間中に、走査電圧とデータ電圧とが画素領域群ごとに異なる値の組み合わせでもって印加される。各画素領域群では、対応する走査電極群の走査電圧印加期間のうち、他の走査電極群の走査電圧印加期間と重複しない期間においてアドレス放電が開始され、データ書き込みが行われる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
〔第１の実施の形態〕
図１（Ａ）〜（Ｄ）は、本発明の第１の実施の形態に係る駆動方法を示す電圧波形図であり、図２は、図１の駆動方法が適用されるプラズマ表示装置の主要部を示す構成図である。このプラズマ表示装置は、各画素領域にアドレッシングを行うための走査電極とアドレス電極とがマトリクス状に配置されていることを前提としており、従来の装置と同様に、維持電極Ｘ，走査電極Ｙおよびアドレス電極Ａの３電極で構成されている。なお、電極以外の構成要素もまた、従来の装置と同様の構成としてよい。よって、表示画面は、構成上は従来どおりであるが、ここでは、この画面を画素ブロック１と画素ブロック２の上下２つの領域に分割して駆動する。
【００２０】
画素ブロック１は、走査電極群Ｙ１（Ｙ１１〜Ｙ１ｎ）によって構成される画素群からなる画面全体のうち上側の表示領域である。並列して設けられている走査電極群Ｙ１（Ｙ１１〜Ｙ１ｎ）の各々には、維持電極Ｘ（Ｘ１１〜Ｘ１ｎ）が対をなして並列して設けられている。一方、画素ブロック２は、走査電極群Ｙ２（Ｙ２１〜Ｙ２ｎ）によって構成される画素群からなる画面下側の表示領域である。走査電極群Ｙ２（Ｙ２１〜Ｙ２ｎ）の各々には、維持電極Ｘ（Ｘ２１〜Ｘ２ｎ）が対をなして並列して設けられている。なお、維持電極Ｘ（Ｘ１１〜Ｘ１ｎ，Ｘ２１〜Ｘ２ｎ）は、後述するようにすべて同一の電圧波形で駆動するため、共通電極としている。また、アドレス電極Ａ（Ａ１〜Ａｍ）は、画素ブロック１，２に共通に設けられ、各画素領域は、このアドレス電極Ａと走査電極Ｙ１１〜Ｙ２ｎの各々とが正対する領域を含んで構成されている。ここで、アドレス電極Ａ１と走査電極Ｙ１１，走査電極Ｙ１２により画定される画素領域をそれぞれ画素領域Ｐ１１，画素領域Ｐ１２とし、さらに、アドレス電極Ａ１と走査電極Ｙ２１，走査電極Ｙ２２により画定される画素領域を、それぞれ画素領域Ｐ２１，画素領域Ｐ２２とする。
【００２１】
次に、本実施の形態におけるプラズマ表示装置の駆動方法について説明する。なお、ここではサブフィールド駆動法を用いており、図１は、１サブフィールド期間の駆動シーケンスであり、図３（Ａ）〜（Ｅ）は、そのうちアドレス期間の駆動シーケンスを拡大したものである。
【００２２】
選択消去方式の場合で説明すると、まず、リセット期間において、走査電極群Ｙ１には正極性のリセットパルスＲＰ１を、走査電極群Ｙ２には負極性のリセットパルスＲＰ２をそれぞれ印加する。このとき、全画素領域で放電が生じ、画素ブロック１および画素ブロック２それぞれには、印加されるパルスの極性に応じた壁電荷が蓄積される。すなわち、画素ブロック１の全体に負の壁電荷が蓄積され、画素ブロック２の全体に正の壁電荷が蓄積される。
【００２３】
次に、アドレス期間において、互いに交差する走査電極Ｙとアドレス電極Ａを用い、非発光の画素領域でのみアドレス放電を行うことで、非発光の画素領域から選択的に壁電荷を消去し、結果的に、発光させる画素領域にのみ壁電荷が残ることで表示画素の選択を行う。このとき、各画素領域においてアドレス放電を開始させることができるのは、走査電極Ｙとアドレス電極Ａとの間の電位差がパルス印加によって放電開始電圧を超えた場合である。よって、両電極に印加する走査パルスとアドレスパルスは、足して放電開始電圧を超えるような組み合わせで設定されていればよい。本実施の形態では、走査電極Ｙに印加する走査パルスを、走査電極群Ｙ１，Ｙ２で異なる値とし、それに応じてアドレス電極Ａに印加するアドレスパルスの値も変えている。具体的には、走査電極群Ｙ１には負極性の走査パルスＳＰ１（ＳＰ１１，ＳＰ１２，…）を印加し、走査電極群Ｙ２には正極性の走査パルスＳＰ２（ＳＰ２１，ＳＰ２２，…）を印加する。なお、本明細書にいう印加電圧の値もしくは印加電圧の電圧値とは、このように、電圧の大きさだけでなく極性（正負の符号）まで含めた概念である。
【００２４】
さらに、ここでは、走査電極群ごとに走査タイミングをずらしている。すなわち、走査電極群Ｙ１では、通常どおり走査電極Ｙ１１，Ｙ１２，…と順に走査パルスＳＰ１により走査され、もう一方の走査電極群Ｙ２では、走査電極Ｙ２１，Ｙ２２，…と順に走査パルスＳＰ２により走査されるが、この走査パルスＳＰ１の全体と走査パルスＳＰ２の全体とは時系列上で前後して印加される。これにより、後述するように、画素ブロック１，２を同時並列的に走査しつつ、アドレス放電に十分な期間をとることができるようになっている。
【００２５】
また、このずれは、走査パルスＳＰ１および走査パルスＳＰ２のパルス幅よりも短い時間幅に設定され、ここでは、走査パルスＳＰ１，ＳＰ２のパルス幅をちょうど２等分した時間幅としている。したがって、画素ブロック１と画素ブロック２とは交互に走査され、走査パルスＳＰ１と走査パルスＳＰ２の印加期間は互いに相手の前後するパルスによって前半と後半がそれぞれ重複されるようになっている。
【００２６】
こうした走査パルスＳＰ１，ＳＰ２の印加と共に、走査対象の画素領域のうち発光させない画素に対応するアドレス電極Ａ（Ａ１〜Ａｍ）には、アドレスパルスＡＰを印加する。ここで、走査パルスＳＰ１により画素ブロック１を走査するときには、正極性のアドレスパルスＡＰ１１，ＡＰ１２，…を印加し、走査パルスＳＰ２により画素ブロック２を走査するときには、負極性のアドレスパルスＡＰ２１，ＡＰ２２，…を印加する。これらアドレスパルスＡＰはそれぞれ、走査対象の画素領域が走査されると同時に印加され、次の走査パルスＳＰが他の画素領域に印加される前に打ち切られる。すなわち、ここでは、各アドレスパルスＡＰの幅を、走査パルスＳＰの幅の半分としている。
【００２７】
よって、アドレスパルスＡＰは各走査期間の前半分しか印加されず、走査期間の後半は走査パルスＳＰのみ印加されることになる。すなわち、前半の走査パルスＳＰとアドレスパルスＡＰが共に印加されている期間に放電が開始され、後半の走査パルスＳＰのみ印加されている期間、放電が持続される。このように、本実施の形態におけるアドレスパルスＡＰは、放電開始のきっかけを与えるために印加されるので、前述したように、走査パルスＳＰとの重畳電圧が放電開始電圧を超えるように設定されねばならない。また、そのパルス幅は、十分に放電開始を行うことができる期間に設定される。一方、走査パルスＳＰは、これのみで放電を持続させるのに十分な電圧値である必要があり、そのパルス幅は、画素領域内の蓄積電荷を十分に消滅させるだけの放電期間を確保するように設定されねばならない。
【００２８】
以上のアドレッシング動作を、ここで画素領域Ｐ１１〜Ｐ２２における局所的な動作によって、より具体的に説明する。
【００２９】
まず、走査電極Ｙ１１に負極性の走査パルスＳＰ１１を印加する。これにより、画素領域Ｐ１１が書き込み可能な画素領域として選択される。まだこの状態では、画素領域Ｐ１１には負極性の壁電荷が蓄積されているが、これがオフ表示である場合には、走査パルスＳＰ１１と同じタイミングで、アドレス電極Ａ１に正極性のアドレスパルスＡＰ１１を印加する。これにより、画素領域Ｐ１１では、アドレス放電が生じる。
【００３０】
ただし、アドレスパルスＡＰ１１の印加期間は、ここでは走査パルスＳＰ１１の印加期間の前半でしかない。しかしながら、一旦開始された放電は、そののちも走査パルスＳＰ１１が印加されている間、走査パルスＳＰ１１が電極間に与える電位差によって持続され、壁電荷は十分に消去される。
【００３１】
また、走査パルスＳＰ１１の印加期間の後半には、走査電極Ｙ２１に走査パルスＳＰ２１を印加する。これにより、こんどは画素領域Ｐ２１が選択される。画素領域Ｐ２１がオフ表示である場合には、走査パルスＳＰ２１と同じタイミングでアドレス電極Ａ１にアドレスパルスＡＰ２１を印加し、画素領域Ｐ２１でアドレス放電を起こさせる。なお、画素領域Ｐ２１の壁電荷は正極性であり、走査パルスＳＰ２１，アドレスパルスＡＰ２１の極性はそれぞれ、走査パルスＳＰ２１，アドレスパルスＡＰ２１の極性と反対である。こうして画素領域Ｐ２１に対するアドレスパルスＡＰ２１が印加されている期間には、画素領域Ｐ１１にもまだ走査パルスＳＰ１１が印加されており、選択状態となっている。従来ならば、こうした場合にはアドレス電極Ａ１を通じて画素領域Ｐ１１にも書き込みが行われ、正しいオン／オフのデータを書き込むことができなくなってしまうが、本実施の形態では、画素領域Ｐ１１に蓄積されている壁電荷は負極性であり、画素領域Ｐ１１に対しては所定値以上の正極性の電圧でないと放電に荷担することはないので、負極性であるアドレスパルスＡＰ２１によって放電が開始されることはない。
【００３２】
このアドレスパルスＡＰ２１の印加期間も走査パルスＳＰ２１の印加期間の前半だけである。この場合の画素領域Ｐ２１も画素領域Ｐ１１と同様、一旦開始された放電は走査パルスＳＰ２１によってその印加期間中持続され、壁電荷が十分に消去される。
【００３３】
走査パルスＳＰ２１の印加期間の後半には、走査電極Ｙ１２に走査パルスＳＰ１２を印加する。これにより、画素ブロック１側の第２行目の画素、画素領域Ｐ１２が選択される。この画素領域Ｐ１２がオフ表示である場合には、走査パルスＳＰ１２と同じタイミングでアドレス電極Ａ１に正極性のアドレスパルスＡＰ１２を印加し、画素領域Ｐ１２でアドレス放電を起こさせる。このとき、画素領域Ｐ２１にもまだ走査パルスＳＰ２１が印加されているが、画素領域Ｐ１２に蓄積されている壁電荷は正極性であり、正極性のアドレスパルスＡＰ１２によって放電が開始されることはない。
【００３４】
さらに、走査パルスＳＰ１２の印加期間の後半には、走査電極Ｙ２２に走査パルスＳＰ２２を印加する。これにより、画素ブロック２側の第２行目の画素、画素領域Ｐ２２が選択される。画素領域Ｐ２２がオフ表示である場合には、走査パルスＳＰ２２と同じタイミングでアドレス電極Ａ１に負極性のアドレスパルスＡＰ２２を印加し、画素領域Ｐ２２でアドレス放電を起こさせる。このときにも、画素領域Ｐ２１の場合と同様の理由で、アドレスパルスＡＰ２２により画素領域Ｐ２１の放電が開始されることはない。
【００３５】
こうして、本実施の形態では、画素ブロック１と画素ブロック２とは、互いに独立に、ほぼ同時にアドレッシングされることになる。
【００３６】
次に、サスティン期間においては、期間中、すべての維持電極Ｘ，走査電極Ｙに交互に交流パルスを印加する。なお、蓄積されている壁電荷の極性から、画素ブロック１では維持電極Ｘ（Ｘ１１〜Ｘ１ｎ）に先にパルス印加し、画素ブロック２では逆に走査電極Ｙ（Ｙ２１〜Ｙ２ｎ）に先にパルス印加する。これにより、全画素領域で書き込まれたオン／オフに従って発光表示が行われる。
【００３７】
以上は、選択消去方式の場合の駆動方法であるが、選択書き込み方式の場合もほぼ同様にして駆動することができる。すなわち、リセット期間に行う放電により各画素領域に残存する壁電荷を全て消去し、アドレス期間にアドレス放電によってオン表示画素に壁電荷を形成する。従って、リセット放電時には、とにかく所定の放電が起こりさえすればよいので、どの電極にどのような電圧を印加しても構わない。例えば、選択消去方式の場合と同様に正負のリセットパルスＲＰ１，２を用いてもよいし、画素ブロック１，２に同一のリセットパルスを印加するようにしてもよい。ただし、アドレッシング時の駆動方法は選択消去方式と同様であり、これにより、画素ブロック１には負極性の壁電荷が、画素ブロック２には正極性の壁電荷がそれぞれ蓄積される。また、サスティン期間には、壁電荷が蓄積された画素領域のみで持続的に放電が生じれば、どの電極にどのような電圧を印加してもよく、例えば、選択消去方式の場合と同様に全画素領域に維持電極Ｘ，走査電極Ｙによって放電させればよい。
【００３８】
このように本実施の形態によれば、表示画面を画素ブロック１，２に分割して駆動するものとし、これら画素ブロック１，２では、互いの走査タイミングが走査パルスＳＰのパルス幅の半分だけずらすと共に、アドレスパルスＡＰの印加期間をこの走査パルスＳＰの前半のみとして各々の走査電極の実質的な走査期間、つまり個々の走査電極が書き込みのために専有できる期間を走査パルスＳＰの半分とするようにしたので、ほぼ同時にアドレッシングされる。また、その際に、画素ブロック１，２では、走査パルスＳＰ，アドレスパルスＡＰの電圧値の組み合わせを異なるものとしたので、互いの走査期間が重なっていても、互いに独立してアドレッシングが行われる。よって、従来と同様の構成の装置において、一画面を２分割して同時にアドレッシングすることができ、アドレス期間を半減させることができる。さらに、走査パルスＳＰの幅をアドレスパルスＡＰの幅より大きくとり、個々のアドレス放電の期間を確保するようにしたので、データ書き込みを適正に行うことができる。
【００３９】
〔第２の実施の形態〕
図４は、第２の実施の形態に係る駆動方法のうち特徴部分を示す電圧波形図である。なお、本実施の形態は、駆動対象の装置において維持電極Ｘを共通電極としないこと、および、駆動方法のうちアドレス期間に維持電極Ｘにも電圧を印加することを除いては、上記第１の実施の形態と同様である。よって、装置および駆動シーケンスにおいて同様の構成要素には同一の符号を付し、その説明を適宜省略する。
【００４０】
ここでは、図４（Ａ）〜（Ｉ）に示したように、アドレス期間において走査電極Ｙ１１〜Ｙ２ｎの各々に走査パルスＳＰ１１〜ＳＰ２ｎが印加される各期間内に、走査電極Ｙ１１〜Ｙ２ｎのそれぞれと対となっている維持電極Ｘ１１〜Ｘ２ｎに対し、走査パルスＳＰとは逆極性の補助パルスＸＰ（ＸＰ１１〜ＸＰ２ｎ）を印加する。
【００４１】
第１の実施の形態で説明したように、各画素領域のアドレス放電は、走査パルスＳＰの前半にアドレスパルスＡＰが重畳されて開始され、走査パルスＳＰの後半、走査パルスＳＰが走査電極Ｙに与える電圧のみによって持続される。そこで、ここでは、特に走査パルスＳＰの印加期間のうち後半に補助パルスＸＰを印加し、画素領域内の放電空間に走査パルスＳＰ単独の場合よりも高い電位差を発生させるようにしている。これにより、一旦開始されたアドレス放電を、より容易に、また確実に持続させることができる。
【００４２】
なお、補助パルスＸＰの電圧値は、補助パルスＸＰが印加される維持電極Ｘと対をなす走査電極Ｙへの走査パルスＳＰの電圧値に応じて適宜に設定される。この補助パルスＸＰは維持電極Ｘを走査するように印加されるので、アドレス放電させない画素領域にも所定のタイミングで補助パルスＸＰが印加される。よって、補助パルスＸＰの電圧値は、自身と走査パルスＳＰとの重畳電圧では放電が生じない値とする必要がある。
【００４３】
このように本実施の形態においては、補助パルスＸＰを、走査パルスＳＰの印加期間のうち特にその後半に印加するようにしたので、画素領域内の放電空間に走査パルスＳＰ単独の場合よりも高い電位差を発生させ、より確実にアドレス放電を持続させることができる。よって、高速アドレッシングを行うだけでなく、より適正にデータ書き込みを行うことができる。
【００４４】
なお、本発明は、上記実施の形態に限定されず種々の変形実施が可能である。例えば、上記実施の形態では、各種印加パルスの極性を画素ブロック１と画素ブロック２とで分けて２極性とするようにしたが、アドレッシング時の印加パルスの大きさの組み合わせ（走査パルス，アドレスパルス）もまた、画素ブロック１と画素ブロック２とで異なっていてよい。また、本発明は、このように極性を異ならせる方法のほか、一方の極性のみを用いるようにして、パルスの大きさの組み合わせ（走査パルス，アドレスパルス）が画素ブロック１と画素ブロック２で異なるように設定することでも実現できる。
【００４５】
また、上記実施の形態では、一画面を画素ブロック１と画素ブロック２とに２分割する場合について説明したが、本発明は、一画面を走査電極群によって３以上の画素ブロックに分割して駆動する場合にも適用可能である。その場合には、上記実施の形態のように各種印加電圧を単純に２極性とする方法ではなく、分割した画素ブロックごとに異なる値の走査パルスを割り当てるようにしなければならない。また、走査パルスは、アドレス放電の放電期間の確保のため、画素ブロックごとにタイミングをずらして印加することが必要であり、印加タイミングのずれは、例えば一走査パルス期間を画素ブロック数で割った期間とするとよい。
【００４６】
【発明の効果】
以上説明したように本発明に係るプラズマ表示装置の駆動方法によれば、走査電極群ごとに異なる値の走査電圧を、走査電極群ごとにタイミングをずらすと共に、走査電極群の各々においては走査電極に順に印加することにより画素領域を走査してゆく一方で、走査電圧の印加期間に合わせ、アドレス電極に、印加される走査電圧値に応じた値のアドレス電圧を走査対象の画素領域の発光／非発光に応じて印加することにより画素領域群の発光制御を並列して行うようにしたので、個々の画素領域については十分なアドレス放電期間でもって適正にデータ書き込みを行いつつ、画素領域群の走査時間に応じてアドレス期間を短縮することができる。従って、相対的にサスティン期間を延長することにより、高輝度化が可能である。また、画素数の多い画面を表示させる場合にも十分なサスティン期間を確保して輝度低下を防止することができ、表示装置の高解像度化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るプラズマ表示装置の駆動方法を表す電圧波形図である。
【図２】図１に示した駆動方法を適用するプラズマ表示装置の主要部の構成を示す構成図である。
【図３】図１に示した駆動方法のうちアドレス期間の拡大図である。
【図４】本発明の第２の実施の形態に係るプラズマ表示装置の駆動方法の主要部分を示す電圧波形図である。
【図５】従来のプラズマ表示装置の構成を示す斜視図である。
【図６】図５に示したプラズマ表示装置における電極構造を示す概略の構成図である。
【図７】図５に示したプラズマ表示装置に印加される電圧波形を示す図である。
【図８】図５に示したプラズマ表示装置の一般的な駆動方法を説明するための図である。
【図９】従来の画面が２分割されたプラズマ表示装置の電極構造を示す概略の構成図である。
【符号の説明】
Ｘ，Ｘ１１〜Ｘ２ｎ…維持電極、Ｙ，Ｙ１１〜Ｙ２ｎ…走査電極、Ｙ１，Ｙ２…走査電極群、Ａ，Ａ１〜Ａｍ…アドレス電極、Ｐ１１〜Ｐ２２…画素領域、１，２…画素ブロック、ＲＰ１，ＲＰ２…リセットパルス、ＳＰ，ＳＰ１１〜ＳＰ２ｎ…走査パルス、ＡＰ，ＡＰ１１〜ＡＰ２ｎ…アドレスパルス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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