(57)【要約】      （修正有）【課題】ショートチャネルの縦型のＭＩＳ電界効果トランジスタの形成。【解決手段】ｐ型のシリコン基板１にトレンチ素子分離領域２、素子分離領域２底部にはｐ型チャネルストッパー領域３、シリコン基板１上に選択的に柱状構造のｐ型のエピタキシャル半導体層４が設けられ、この柱状構造の半導体層４の上部にはドレイン領域７及び６、ｐ型のシリコン基板１の上面には柱状構造半導体層４の底部を充満したソース領域５、柱状構造半導体層４の側面にはゲート酸化膜１０を介してバリアメタル１１を有するゲート電極１２、柱状半体層４の上部のドレイン領域７上に接して導電膜９が設けられており、バリアメタル１４を有する導電プラグ１５を介して上下にバリアメタルを有するＡｌＣｕ配線１７がそれぞれ接続されている構造に形成されたチャネル包囲型低抵抗メタルゲート電極を有する疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタ。【選択図】    図１
2004319808.tif 000002
【特許請求の範囲】
【請求項１】
選択的に凸状構造部（柱状構造部あるいは筒状構造部）を有して形成された半導体基板と、前記半導体基板の凸状構造部の側面にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板の凸状構造部の上部に設けられたドレイン領域（あるいはソース領域）と、少なくとも前記ドレイン領域（あるいはソース領域）と離間して前記ドレイン領域（あるいはソース領域）に相対して前記半導体基板の凸状構造部の底部に設けられたソース領域（あるいはドレイン領域）と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするＭＩＳ電界効果トランジスタ。
【請求項２】
前記半導体基板の凸状構造部が前記半導体基板上に積層された半導体層であるか、あるいは前記半導体基板の一部であることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。
【請求項３】
凸状構造部を有する半導体基板が形成されて後、前記半導体基板の凸状構造部及び平坦部の上面に不純物を導入し、熱処理を施すことにより、前記半導体基板の凸状構造部の上部に垂直方向に拡散したドレイン領域（あるいはソース領域）及び前記半導体基板の平坦部に水平方向に拡散し、前記半導体基板の凸状構造部の底部を充満したソース領域（あるいはドレイン領域）を形成したことを特徴とするＭＩＳ電界効果トランジスタのソースドレイン領域の形成方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に、容易な製造プロセスにより、低コストな疑似ＳＯＩ基板を形成し、この疑似ＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
従来、ＳＯＩ構造の半導体集積回路に関しては、均一な単結晶を持つ半導体基板を酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせＳＯＩウエハーを使用した半導体集積回路が実用化されつつあるが、２枚の半導体基板を使用すること及び完全空乏化するために極めて薄いＳＯＩ基板を形成しなければならないこと等から歩留りが悪く、市販されている貼り合わせＳＯＩウエハーは極めてコスト高であるという欠点がある。
また通常の半導体基板（バルクウエハー）に酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるＳＩＭＯＸ法（Ｓ−ｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）によるＳＯＩ基板の形成においては、高価な高ドーズイオン注入マシンの購入、長時間の製造工程によるコスト高及び大口径ウエハーの使用における特性の不安定性の問題等の欠点があった。
現状では、コスト高の問題を無視して、極めて高速化及び低電力化を要する携帯機器やアナログ／デジタル混載のシステムＬＳＩ用に限り実用化しており、いずれもＳＯＩウエハーを使用して慣例的なサイドウオールを利用したＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のショートチャネルのＭＩＳ電界効果トランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形成したもので、接合容量、空乏層容量、閾値電圧等を低減することにより高速化及び低電力化を計ったものであるが、一方薄膜のＳＯＩ基板に形成するためソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないという欠点があった。またＳＯＩ基板下の導電体（半導体基板又は下層配線）にゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを制御できなかったことによる高信頼性が達成されていないという欠点もあった。またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、ＭＩＳ電界効果トランジスタの特性を許容範囲に制御することが難しくなりつつあるという欠点も顕著になってきている。
そこで、高速大容量通信用あるいは携帯情報端末用の半導体集積回路等の製造を可能とする、低コストで、しかも容易なプロセスによりＳＯＩ構造が形成でき、さらなる高集積、高速、低電力、高信頼及び高性能が達成できるショートチャネルのＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図３３は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、５１はｐ型のシリコン基板、５２は貼り合わせ用酸化膜、５３はｐ型のＳＯＩ基板、５４は素子分離領域形成用トレンチ及び埋め込み酸化膜、５５はｎ型ソースドレイン領域、５６はｎ＋  型ソースドレイン領域、５７はゲート酸化膜（ＳｉＯ２）、５８はゲート電極（ＷＳｉ／ＰｏｌｙＳｉ）、５９は下地酸化膜、６０はサイドウオール（ＳｉＯ２）、６１は不純物ブロック用酸化膜、６２はＢＰＳＧ膜、６３はバリアメタル（Ｔｉ／ＴｉＮ  ）、６４はプラグ（Ｗ）、６５はバリアメタル（Ｔｉ／ＴｉＮ  ）、６６はＡｌＣｕ配線、６７はバリアメタル（Ｔｉ／ＴｉＮ  ）を示している。
同図においては、ｐ型のシリコン基板５１上に酸化膜５２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜５４により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板５３が形成され、このｐ型のＳＯＩ基板５３にはＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割りには高速化が達成されていないという欠点があった。
またドレイン近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として、従来技術のＬＤＤ構造を形成することにより、ショートチャネルのＭＩＳ電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないために、さらなる高速化及び高集積化が達成できないという欠点もあった。
またＳＯＩ基板下の導電体（半導体基板又は下層配線）にゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、ＭＩＳ電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。
さらに、このようなＳＯＩ構造をつくるために、市販されている貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍〜５倍程度と極めてコスト高であるという欠点もあった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部に酸化膜を形成する、いわゆるＳＩＭＯＸ法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、導電プラグ形成用の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、導電プラグとのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、ＣーＭＯＳを形成する場合またはＳＯＩ基板下にゲート電極に印加される電圧と異なる電圧が印加される下層配線が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、ＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおける製造バラツキの制御性が悪いことにより、安定した特性を有するＭＩＳ電界効果トランジスタを得ることが難しいことによる高速化及び高性能化が難しかったこと、ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、現状の技術においては歩留りが悪く、かなりのコスト高になるため、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったことである。
【０００４】
【課題を解決するための手段】
上記課題は、選択的に凸状構造部（柱状構造部あるいは筒状構造部）を有して形成された半導体基板と、前記半導体基板の凸状構造部の側面にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板の凸状構造部の上部に設けられたドレイン領域（あるいはソース領域）と、少なくとも前記ドレイン領域（あるいはソース領域）と離間して前記ドレイン領域（あるいはソース領域）に相対して前記半導体基板の凸状構造部の底部に設けられたソース領域（あるいはドレイン領域）と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなる本発明のＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作    用】
即ち、本発明のＭＩＳ電界効果トランジスタにおいては、半導体基板に絶縁膜を埋め込んだ素子分離領域形成用のトレンチが選択的に設けられ、この素子分離領域形成用のトレンチの底部にはチャネルストッパー領域が設けられている。この絶縁分離された半導体基板上に選択的に完全空乏型の凸状構造の半導体層（半導体基板上に柱状構造あるいは筒状構造［中抜き柱状構造］に積層したエピタキシャル半導体層または半導体基板にトレンチを形成することにより柱状構造あるいは筒状構造に形成した半導体基板の一部）が設けられ、この凸状構造の半導体層の上部には高濃度及び低濃度のドレイン領域が設けられ、半導体基板の上面には水平方向（横方向）に拡散して凸状構造の半導体層の底部を充満した高濃度のソース領域が設けられ、凸状構造の半導体層の側面にはゲート絶縁膜を介してバリアメタルを有するゲート電極が設けられ、また凸状構造の半導体層の上部に設けられた高濃度のドレイン領域に接し、高濃度のドレイン領域より幅広い導電膜が設けられており、バリアメタルを有する導電プラグを介して上下にバリアメタルを有する配線体にそれぞれ接続されている構造の縦型のＭＩＳ電界効果トランジスタが形成されている。（ここで疑似ＳＯＩ構造をつくるために、凸状構造の半導体層は極めて微細な幅［完全空乏型の半導体層となるため、５０ｎｍ程度］に形成され、凸状構造の半導体層の底部では左右あるいは内外からの不純物の拡散により完全に満たされ、一体化した高濃度のソース領域により、凸状構造の半導体層［厳密に言えばチャネル領域］と半導体基板とが接触しない構造に形成されることが肝要である。）
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の凸状構造の半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離された凸状構造の半導体層を形成できるため、疑似ＳＯＩ構造を形成することが可能で、ドレイン領域の接合容量を低減（実質ゼロ）することができる。（半導体基板と同じ電圧が印加される場合のソース領域の接合容量もゼロで、異なる電圧が印加される場合のソース領域の接合容量は低減できないし、また絶縁膜上に島状に絶縁分離されたシリコン基板があるわけではないため、いわゆるＳＯＩ構造ではなく、疑似ＳＯＩ構造と称している。）
また完全空乏化した疑似ＳＯＩ基板を容易に形成できるため、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、極めてリーク特性に優れた高性能及び高信頼のＭＩＳ電界効果トランジスタを得ることができる。
またドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するＴａ２Ｏ５  をゲート絶縁膜として使用できるため、ゲート絶縁膜の厚膜化が可能で、ゲート電極とチャネルを形成する半体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜を使用せずに、低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また凸状構造の半導体層に自己整合して、各要素（低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極及びバリアメタル）を形成することもできる。
即ち、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した凸状構造の半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図、図３は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図、図４は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図、図５は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図、図６は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式平面図、図７は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図、図８は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式平面図、図９は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図、図１０は本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図、図１１は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図、図１２は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式平面図、図１３は本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図、図１４は本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式平面図、図１５は本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図、図１６は本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式側断面図、図１７は本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式平面図、図１８〜図２５は本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図、図２６〜図３２は本発明のＭＩＳ電界効果トランジスタにおける製造方法の他の実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１及び図２は本発明の縦型のＭＩＳ電界効果トランジスタにおける第１の実施例（図１は模式側断面図、図２は模式平面図）で、柱状構造のｐ型エピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン基板、２は素子分離領域形成用のトレンチ及び埋め込み絶縁膜（ＳｉＯ２）、３は１０１７ｃｍ−３程度のｐ型チャネルストッパー領域、４は高さ２００  ｎｍ程度、幅５０ｎｍ程度、濃度１０１６ｃｍ−３程度の柱状構造のｐ型のエピタキシャルシリコン層、５は１０２０ｃｍ−３程度のｎ＋  型ソース領域、６は１０１７ｃｍ−３程度のｎ型ドレイン領域、７は１０２０ｃｍ−３程度のｎ＋  型ドレイン領域、８は絶縁膜（ＳｉＯ２）、９は導電膜（ＴｉＮ  ）、１０は１０ｎｍ程度のゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）、１１は２０ｎｍ程度のバリアメタル（ＴｉＮ  ）、１２は膜厚２００  ｎｍ程度のゲート電極（Ａｌ）、１３は６００  ｎｍ程度の燐珪酸ガラス（ＰＳＧ  ）膜、１４は２０ｎｍ程度のバリアメタル（ＴｉＮ  ）、１５は導電プラグ（Ｗ）、１６は５０ｎｍ程度のバリアメタル（ＴｉＮ  ）、１７は５００  ｎｍ程度のＡｌＣｕ配線、１８は５０ｎｍ程度のバリアメタル（ＴｉＮ  ）を示している。
同図においては、ｐ型のシリコン基板１に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ２が選択的に設けられ、この素子分離領域形成用のトレンチ２底部にはｐ型チャネルストッパー領域３が設けられている。この絶縁分離されたｐ型のシリコン基板１上に選択的に柱状構造のｐ型のエピタキシャルシリコン層４が設けられ、この柱状構造のｐ型のエピタキシャルシリコン層４の上部にはｎ＋  型ドレイン領域７及びｎ型ドレイン領域６が設けられ、ｐ型のシリコン基板１の上面には水平方向（横方向）拡散して柱状構造のｐ型のエピタキシャルシリコン層４の底部を充満したｎ＋  型ソース領域５が設けられ、柱状構造のｐ型のエピタキシャルシリコン層４の側面にはゲート酸化膜１０を介してバリアメタル１１を有するゲート電極１２が設けられ、また柱状構造のｐ型のエピタキシャルシリコン層４の上部に設けられたｎ＋  型ドレイン領域７に接し、ｎ＋  型ドレイン領域７より幅広い導電膜９が設けられており、バリアメタル１４を有する導電プラグ１５を介して上下にバリアメタル（１６、１８）を有するＡｌＣｕ配線１７にそれぞれ接続されている構造の縦型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の柱状構造のエピタキシャル半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離されたエピタキシャル半導体層を形成できるため、完全空乏化した疑似ＳＯＩ構造を容易に形成することが可能で、ドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、極めてリーク特性に優れた高性能及び高信頼のＭＩＳ電界効果トランジスタを得ることができる。
またドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するＴａ２Ｏ５  をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャル半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜を使用せずに、低抵抗な低融点金属（Ａｌ）からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また柱状構造のエピタキシャル半導体層に自己整合して、各要素（低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極及びバリアメタル）を形成することもできる。
この結果、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した柱状構造のエピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。
【０００７】
図３及び図４は本発明の縦型のＭＩＳ電界効果トランジスタにおける第２の実施例（図３は模式側断面図、図４は模式平面図）で、筒状構造のｐ型エピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１８は図１と同じ物を示している。（ただし４は筒状構造）
同図においては、ｐ型のシリコン基板１に柱状構造のｐ型のエピタキシャルシリコン層４を形成する替わりに筒状構造のｐ型のエピタキシャルシリコン層４を形成し、内部にも絶縁膜８及び導電膜９を埋め込み、この導電膜９の側面でｎ＋  型ドレイン領域７に接触させている以外は図１とほぼ同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、レイアウトの仕方によってはより微細に形成することが可能であり、また水平方向に疑似ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成していることが理解できる。
【０００８】
図５及び図６は本発明の縦型のＭＩＳ電界効果トランジスタにおける第３の実施例（図５は模式側断面図、図６は模式平面図）で、筒状構造のｐ型エピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１８は図１と同じ物を示している。（ただし４は筒状構造）
同図においては、ｐ型のシリコン基板１に筒状構造のｐ型のエピタキシャルシリコン層４を形成し、内側面にもゲート絶縁膜１０を介してバリアメタル１１を有するゲート電極１２が設けられている以外は図１とほぼ同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。ここでは筒状構造のｐ型のエピタキシャルシリコン層４の内部の側面と外部の側面に形成されるゲート電極１２を接続するために、図６の波線部で示される箇所のエピタキシャルシリコン層４の一部（ｎ＋  型ドレイン領域の一部）を除去し、この箇所の上部でゲート電極を接続している。
本実施例においても第１の実施例と同じ効果を得ることができ、また内側面にもゲート電極が形成されているため、トランジスタ幅をかせぐことが可能で、より高速化が期待できる。
【０００９】
図７及び図８は本発明の縦型のＭＩＳ電界効果トランジスタにおける第４の実施例（図７は模式側断面図、図８は模式平面図）で、筒状構造のｐ型エピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜７、９〜１８は図１と同じ物を示している。（ただし４は筒状構造）
同図においては、配線体との接続をとる以外のｎ＋  型ソース領域５を筒状構造のｐ型のエピタキシャルシリコン層４の底部及び直下部のｐ型のシリコン基板１のみに設け、残りのｐ型のシリコン基板１を素子分離領域２としていること及び筒状構造のｐ型のエピタキシャルシリコン層４の内部でｎ＋  型ソース領域５、ｎ＋  型ドレイン領域７及びゲート電極１２と配線体との接続を形成していること以外は実施例３とほぼ同じ思想で形成されている。
本実施例においても第１の実施例と同じ効果を得ることができ、また極めて高集積及び高速化が期待できる。
【００１０】
図９は本発明の縦型のＭＩＳ電界効果トランジスタにおける第５の実施例で、柱状構造のｐ型エピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１８は図１と同じ物を、１９は２０ｎｍ程度のバリアメタル（ＴｉＮ  ）、２０はメタル層（Ｗ）を示している。
同図においては、ｎ＋  型ソース領域５にバリアメタル（ＴｉＮ  ）１９を有するメタル層（Ｗ）２０が設けられている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果のほかに、ソース領域の抵抗の低減が可能で、さらなる高速化を可能にすることができる。
【００１１】
図１０は本発明の縦型のＭＩＳ電界効果トランジスタにおける第６の実施例で、柱状構造のｎ型エピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜３、５、７〜１８は図１と同じ物を、２１は柱状構造のｎ型のエピタキシャルシリコン層、２２はｐ型不純物領域（チャネル領域）を示している。
同図においては、ｐ型のシリコン基板１上に柱状構造のｎ型のエピタキシャルシリコン層２１が形成され、このｎ型のエピタキシャルシリコン層２１の上部にｎ＋  型ドレイン領域７が設けられ、底部にはｐ型不純物領域（チャネル領域）２２及びｎ＋  型ソース領域５が設けられている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。（このｐ型不純物領域はチャネル領域となるもので、ｎ＋  型ソース領域と同じｐ型のシリコン基板１の上面に注入されるが拡散係数が大きいため、ｎ＋  型ソース領域を内包するように形成できる。またＬＤＤ構造と違い、ｎ型のドレイン領域を形成する替わりにｎ型のエピタキシャルシリコン層を形成しているため、エンハンスメント／デプリーション型のゲート構造を形成しており、他の実施例のようなエンハンスメント型のゲート構造とは異なっている。）
本実施例においては、第１の実施例と同じ効果のほかに、チャネル領域をより微細に形成できるため、より高速化及び高集積化を可能にすることができる。
【００１２】
図１１及び図１２は本発明の縦型のＭＩＳ電界効果トランジスタにおける第７の実施例（図１１は模式側断面図、図１２は模式平面図）で、筒状構造のｐ型エピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１８は図１と同じ物を、１９、２０は図９と同じ物を示している。（ただし４は筒状構造）
同図においては、筒状構造のｐ型エピタキシャルシリコン層４の底部及び直下のｐ型のシリコン基板１のみにｎ＋  型ソース領域５が設けられ、筒状構造のｐ型エピタキシャルシリコン層４の内部直下のｐ型のシリコン基板１にバリアメタル１９を有するメタル層（Ｗ）２０が設けられ、残りのｐ型のシリコン基板１には酸化膜を埋め込んだ素子分離領域２が設けられている以外は図３とほぼ同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果のほかに、ソース領域の抵抗の低減が可能で、さらなる高速化を可能にすることができ、またメタル層を配線体としてソース領域に基板電位を印加できるため、高集積化が達成できる。
【００１３】
図１３及び図１４は本発明の縦型のＭＩＳ電界効果トランジスタにおける第８の実施例（図１３は模式側断面図、図１４は模式平面図）で、筒状構造のｐ型及びｎ型のエピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型の半導体集積回路の一部を示しており、１〜１８は図１と同じ物を（ただし４は筒状構造）、２１は図１０と同じ物を（ただし筒状構造）、２３はｎ型不純物ウエル領域、２４はｐ＋  型ソース領域、２５はｐ＋  型ドレイン領域を示している。
同図においては、ｐ型のシリコン基板１に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ２が選択的に設けられ、この素子分離領域形成用のトレンチ２底部にはｐ型チャネルストッパー領域３が設けられている。この絶縁分離されたｐ型のシリコン基板１上の右側には選択的に筒状構造のｐ型のエピタキシャルシリコン層４が設けられ、この筒状構造のｐ型のエピタキシャルシリコン層４の上部にはｎ＋  型ドレイン領域７及びｎ型ドレイン領域６が設けられ、ｐ型のシリコン基板１の上面には横方向拡散して筒状構造のｐ型のエピタキシャルシリコン層４の底部を充満したｎ＋  型ソース領域５が設けられ、筒状構造のｐ型のエピタキシャルシリコン層４の側面にはゲート酸化膜１０を介してバリアメタル１１を有するゲート電極１２が設けられ、また筒状構造のｐ型のエピタキシャルシリコン層４の上部に設けられたｎ＋  型ドレイン領域７に接し、ｎ＋  型ドレイン領域７より幅広い導電膜９が設けられており、バリアメタル１４を有する導電プラグ１５を介して上下にバリアメタル（１６、１８）を有するＡｌＣｕ配線１７にそれぞれ接続されている構造の縦型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、絶縁分離されたｐ型のシリコン基板１上の左側にはｎ型不純物ウエル領域２３が設けられ、このｎ型不純物ウエル領域２３上に選択的に筒状構造のｎ型のエピタキシャルシリコン層２１が設けられ、この筒状構造のｎ型のエピタキシャルシリコン層２１の上部にはｐ＋  型ドレイン領域２５が設けられ、ｎ型不純物ウエル領域２３の上面には横方向拡散して筒状構造のｎ型のエピタキシャルシリコン層２１の底部を充満したｐ＋  型ソース領域２４が設けられ、筒状構造のｎ型のエピタキシャルシリコン層２１の側面にはゲート酸化膜１０を介してバリアメタル１１を有するゲート電極１２が設けられ、また筒状構造のｎ型のエピタキシャルシリコン層２１の上部に設けられたｐ＋  型ドレイン領域２５に接し、ｐ＋  型ドレイン領域２５より幅広い導電膜９が設けられており、バリアメタル１４を有する導電プラグ１５を介して上下にバリアメタル（１６、１８）を有するＡｌＣｕ配線１７にそれぞれ接続されている構造の縦型のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ただしゲート電極１２は共通のＡｌＣｕ配線１７により接続されている）
本実施例においては、Ｃ−ＭＯＳにおいても第１の実施例と同じ効果を得ることが可能である。
【００１４】
図１５は本発明の縦型のＭＩＳ電界効果トランジスタにおける第９の実施例で、筒状構造のｐ型及びｎ型のエピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型の半導体集積回路の一部を示しており、１〜１８は図１と同じ物を（ただし４は筒状構造）、２１は図１０と同じ物を（ただし筒状構造）、２３〜２５は図１３と同じ物を示している。
同図においては、ｎ型のエピタキシャルシリコン層をｐ型のエピタキシャルシリコン層より長く、即ちＰチャネルのＭＩＳ電界効果トランジスタのチャネル長を長くしている以外は図１３とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても、第８の実施例と同じ効果を得ることができ、またｎ型不純物によるソースドレイン領域に比較し、拡散係数が大きなｐ型不純物によるソースドレイン領域のチャネル長を最適化でき、ソースドレイン領域の耐圧の劣化を防止することが可能である。
【００１５】
図１６及び図１７は本発明の縦型のＭＩＳ電界効果トランジスタにおける第１０の実施例（図１６は模式側断面図、図１７は模式平面図）で、筒状構造のｐ型及びｎ型のエピタキシャルシリコン層を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型の半導体集積回路の一部を示しており、１〜１８は図１と同じ物を（ただし４は筒状構造）、２１は図１０と同じ物を（ただし筒状構造）、２３〜２５は図１３と同じ物を示している。
同図においては、ＡｌＣｕ配線１７と接続を取る箇所以外のソース領域（５、２４）を微細に形成するために、ｎ型のエピタキシャルシリコン層２１底部のみにｐ＋  型ソース領域２４を、ｐ型のエピタキシャルシリコン層４底部のみにｎ＋  型ソース領域５を設けている以外は図１３とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても、第８の実施例と同じ効果を得ることができ、またより高集積化を達成することが可能である。
【００１６】
次いで本発明に係るＭＩＳ電界効果トランジスタの製造方法の一実施例について図１８〜図２５及び図１を参照して説明し、他の実施例について図２６〜図３２及び図７を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
図１８
通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｐ型のシリコン基板１を選択的に１０００ｎｍ程度異方性ドライエッチングし、素子分離領域形成用のトレンチ２を形成する。次いで硼素のイオン注入をおこない、素子分離領域形成用のトレンチ２底部にｐ型のチャネルストッパー領域３を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、５００  ｎｍ程度の酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（Ｃｈｅ−ｍｉｃａｌ    Ｍｅｃｈａｎｉｃａｌ    Ｐｏｌｉｓｈｉｎｇ    以後ＣＭＰと略称する）し、素子分離領域形成用のトレンチ２に酸化膜を平坦に埋め込む。
図１９
次いで化学気相成長により、２００  ｎｍ程度の酸化膜（ＳｉＯ２）２６を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜２６を選択的に異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
図２０
次いで露出したｐ型のシリコン基板１上にｐ型のエピタキシャルシリコン層４を２５０  ｎｍ程度成長する。次いで化学的機械研磨（ＣＭＰ）し、酸化膜２６平坦面より突出したｐ型のエピタキシャルシリコン層４を除去し平坦化する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用の酸化膜（図示せず）を成長する。次いでｎ型ドレイン領域６形成用の燐のイオン注入をおこなう。
図２１
次いでイオン注入用の酸化膜（図示せず）及び酸化膜２６を異方性ドライエッチングする。（こうして柱状構造のｐ型のエピタキシャルシリコン層４が形成される。）次いで化学気相成長により、１０ｎｍ程度のイオン注入用の酸化膜（図示せず）を成長する。次いでｎ＋  型ソースドレイン領域５、７形成用の砒素のイオン注入をおこなう。（こうしてマスク層なしで、柱状構造のｐ型のエピタキシャルシリコン層４及びｐ型のシリコン基板１上面にｎ＋  型ソースドレイン領域５、７形成用の砒素が自己整合してイオン注入される。）次いで８００  ℃程度でＮ２アニールを加えることにより、柱状構造のｐ型のエピタキシャルシリコン層４の上部には垂直方向に拡散してｎ＋  型ドレイン領域７及びｎ型ドレイン領域６が、ｐ型のシリコン基板１の上面には横方向に拡散して柱状構造のｐ型のエピタキシャルシリコン層４の底部を充満したｎ＋  型ソース領域５が形成される。次いでイオン注入用の酸化膜（図示せず）を等方性ドライエッチングする。
図２２
次いで１０ｎｍ程度のゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）１０を成長する。次いで２０ｎｍ程度のバリアメタル（ＴｉＮ  ）１１及び２００  ｎｍ程度のゲート電極となるＡｌ１２を連続スパッタにより成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ａｌ、バリアメタル（ＴｉＮ  ）及びゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）を順次異方性ドライエッチングする。（ここでマスク層を使用してエッチングをおこなうのは、柱状構造のｐ型のエピタキシャルシリコン層４の側面以外にゲート電極配線部を形成するためである。）次いでレジスト（図示せず）を除去する。
図２３
次いで化学的機械研磨（ＣＭＰ）し、ｐ型のエピタキシャルシリコン層４上に残されたＡｌ、バリアメタル（ＴｉＮ  ）及びゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）を除去する。次いでＡｌを５０ｎｍ程度異方性ドライエッチングする。次いで５０ｎｍ程度バリアメタル（ＴｉＮ  ）を異方性ドライエッチングする。次いで５０ｎｍ程度ゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）を異方性ドライエッチングする。（こうしてｎ＋  型ドレイン領域７の上面よりゲート電極の上面を低くする。ただしゲート酸化膜はエッチング除去しなくとも差し支えない。）
図２４
次いで化学気相成長により、２００  ｎｍ程度の酸化膜（ＳｉＯ２）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、柱状構造のｐ型のエピタキシャルシリコン層４上の酸化膜（ＳｉＯ２）８を除去し、平坦化する。次いでスパッタにより、３０ｎｍ程度のＴｉＮ  ９を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＴｉＮ  ９を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
図２５
次いで化学気相成長により、６００  ｎｍ程度の燐珪酸ガラス（ＰＳＧ  ）膜１３を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜１３を異方性ドライエッチングして選択的にビアを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ  １４を成長する。次いで化学気相成長により、タングステン（Ｗ）１５を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、導電プラグ（Ｗ）１５を形成する。
図１
次いでスパッタにより、バリアメタルとなるＴｉＮ  １６を５０ｎｍ程度成長する。次いでスパッタにより、配線となるＡｌ（数％のＣｕを含む）１７を５００  ｎｍ程度成長する。次いでスパッタにより、バリアメタルとなるＴｉＮ  １８を５０ｎｍ程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（ＴｉＮ  ）、Ａｌ（数％のＣｕを含む）及びバリアメタル（ＴｉＮ  ）を異方性ドライエッチングしてＡｌＣｕ配線１７を形成し、本願発明のチャネル包囲型低抵抗メタルゲート電極を有する疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを完成する。
【００１７】
次いで本発明に係るＭＩＳ電界効果トランジスタの製造方法の他の実施例について図２６〜図３２及び図７を参照して説明する。
図２６
ｐ型のシリコン基板１上に化学気相成長により、２５０  ｎｍ程度の酸化膜（ＳｉＯ２）２７を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、酸化膜２７を選択的に異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
図２７
次いで露出したｐ型のシリコン基板１上にｐ型のエピタキシャルシリコン層４を３００  ｎｍ程度成長する。次いで化学的機械研磨（ＣＭＰ）し、酸化膜２７平坦面より突出したｐ型のエピタキシャルシリコン層４を除去し平坦化する。次いでｐ型のエピタキシャルシリコン層４を５０ｎｍ異方性ドライエッチングし、凹部を形成する。次いで化学気相成長により、５０ｎｍ程度の窒化膜（Ｓｉ３Ｎ４  ）２８を成長する。次いで化学的機械研磨（ＣＭＰ）し、酸化膜２７上の窒化膜（Ｓｉ３Ｎ４  ）２８を除去し、凹部に平坦に埋め込む。次いでｎ型ドレイン領域６形成用の燐のイオン注入をおこなう。
図２８
次いで酸化膜２７を異方性ドライエッチングする。（こうして筒状構造のｐ型のエピタキシャルシリコン層４が形成される。）次いで化学気相成長により、１０ｎｍ程度のイオン注入用の酸化膜（図示せず）を成長する。次いでｎ＋  型ソースドレイン領域５、７形成用の砒素のイオン注入をおこなう。（こうしてマスク層なしで、筒状構造のｐ型のエピタキシャルシリコン層４及びｐ型のシリコン基板１上面にｎ＋  型ソースドレイン領域５、７形成用の砒素が自己整合してイオン注入される。）次いで８００  ℃程度でＮ２アニールを加えることにより、筒状構造のｐ型のエピタキシャルシリコン層４の上部には縦方向に拡散してｎ＋  型ドレイン領域７及びｎ型ドレイン領域６が、ｐ型のシリコン基板１の上面には横方向に拡散して筒状構造のｐ型のエピタキシャルシリコン層４の底部を充満したｎ＋  型ソース領域５が形成される。次いでイオン注入用の酸化膜（図示せず）を等方性ドライエッチングする。
図２９
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び窒化膜（Ｓｉ３Ｎ４  ）２８をマスク層として、ｐ型のシリコン基板１を選択的に１０００ｎｍ程度異方性ドライエッチングし、素子分離領域形成用のトレンチ２を形成する。次いで硼素のイオン注入をおこない、素子分離領域形成用のトレンチ２底部にｐ型のチャネルストッパー領域３を形成する。次いでレジスト（図示せず）を除去する。次いで窒化膜（Ｓｉ３Ｎ４  ）２８を異方性ドライエッチングする。
図３０
次いで化学気相成長により、５００ｎｍ  程度の酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（ＣＭＰ）し、筒状構造のｐ型のエピタキシャルシリコン層４上の酸化膜（ＳｉＯ２）を除去し、平坦化する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、選択的に酸化膜（ＳｉＯ２）を３０ｎｍ程度異方性ドライエッチングし、凹部を形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、３０ｎｍ程度のＴｉＮ  ９を成長する。次いで化学的機械研磨（ＣＭＰ）し、凹部に埋め込み平坦化する。次いで２００ｎｍ  程度酸化膜を異方性ドライエッチングし、素子分離領域２を形成する。
図３１
次いで１０ｎｍ程度のゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）１０を成長する。次いで２０ｎｍ程度のバリアメタル（ＴｉＮ  ）１１及び２００  ｎｍ程度のゲート電極となるＡｌ１２を連続スパッタにより成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ａｌ、バリアメタル（ＴｉＮ  ）及びゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）を順次異方性ドライエッチングする。（ここでマスク層を使用してエッチングをおこなうのは、筒状構造のｐ型のエピタキシャルシリコン層４の側面以外にゲート電極配線部を形成するためである。）次いでレジスト（図示せず）を除去する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型のエピタキシャルシリコン層４上に残されたＡｌ、バリアメタル（ＴｉＮ  ）及びゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）を除去する。
図３２
次いで化学気相成長により、８００  ｎｍ程度の燐珪酸ガラス（ＰＳＧ  ）膜１３を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜１３を異方性ドライエッチングして選択的にビアを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ  １４を成長する。次いで化学気相成長により、タングステン（Ｗ）１５を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、導電プラグ（Ｗ）１５を形成する。
図７
次いでスパッタにより、バリアメタルとなるＴｉＮ  １６を５０ｎｍ程度成長する。次いでスパッタにより、配線となるＡｌ（数％のＣｕを含む）１７を５００  ｎｍ程度成長する。次いでスパッタにより、バリアメタルとなるＴｉＮ  １８を５０ｎｍ程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（ＴｉＮ  ）、Ａｌ（数％のＣｕを含む）及びバリアメタル（ＴｉＮ  ）を異方性ドライエッチングしてＡｌＣｕ配線１７を形成し、本願発明のチャネル包囲型低抵抗メタルゲート電極を有する疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを完成する。
【００１８】
上記説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。また凸状構造の半導体層を形成する際、エピタキシャル半導体層を使用しているが、半導体基板にトレンチを設けることにより、柱状構造あるいは筒状構造に形成した半導体基板を使用してもよいし、半導体層を積層する場合は化学気相成長によるばかりでなく、分子線成長（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。また柱状構造あるいは筒状構造の平面形状は直線であっても、曲線であっても、円であっても、矩形であっても、その他の幾何学上の形であっても、また２重であっても３重であっても本願発明は成立する。また導電膜、メタル層、ゲート電極、バリアメタル、導電プラグ、配線等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用しても差し支えない。また上記実施例のすべてはエピタキシャル半導体層の上部にドレイン領域を形成し、底部にソース領域を形成しているが、これらを反対にして形成してもよい。ただし、この場合はソース領域の接合容量は低減できるが、ドレイン領域の接合容量は低減できないことになり、また第６の実施例は製造がより容易になるが、他の実施例の場合はやや繁雑になる。（エピタキシャル半導体層の上部を複雑にする方が底部を複雑にするより製造は容易である。）また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デプリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【００１９】
【発明の効果】
以上説明のように本発明によれば、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の凸状構造の半導体層（半導体基板上に柱状構造あるいは筒状構造に積層したエピタキシャル半導体層または半導体基板にトレンチを形成することにより柱状構造あるいは筒状構造に形成した半導体基板の一部）に、電気的に半導体基板と絶縁分離された疑似ＳＯＩ構造のドレイン領域、チャネル領域及びソース領域を形成できるため、ドレイン領域（あるいはソース領域）の接合容量を低減（実質ゼロ）することができる。
また完全空乏化した疑似ＳＯＩ基板を容易に形成できるため、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
またＭＩＳ電界効果トランジスタのチャネル長の決定をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定することができる。
またチャネル領域をゲート電極で完全に包囲できるので、極めてリーク特性に優れたＭＩＳ電界効果トランジスタを得ることができる。
またホットキャリア効果の改善対策として形成する低濃度領域を必要とされるドレイン領域のみに形成することが可能なため、ソース領域の抵抗の低減ができ、耐圧を劣化させずによりチャネル長を微細にすることも可能である。
また高誘電率のＴａ２Ｏ５  をゲート酸化膜として使用しているため、ゲート酸化膜の厚膜化が可能で、ゲート電極とチャネル形成部の半導体層間の微小な電流リークの改善及びゲート容量の低減もできる。
また低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減による低電力化も可能である。
また凸状構造に形成した半導体層に自己整合して、ＭＩＳ電界効果トランジスタの各要素を微細に形成することも可能である。また高集積なＣ−ＭＯＳを形成することも可能である。
即ち、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に形成した凸状構造の半導体層を使用することにより、高速大容量通信、携帯情報端末等に対応可能な半導体集積回路の製造を可能とする、高速、低電力、高信頼、高性能及び高集積を併せ持つチャネル包囲型低抵抗メタルゲート電極を有する疑似ＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図
【図２】本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式平面図
【図３】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図
【図４】本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式平面図
【図５】本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図
【図６】本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式平面図
【図７】本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図
【図８】本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式平面図
【図９】本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図
【図１０】本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図
【図１１】本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図
【図１２】本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式平面図
【図１３】本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模側断面図
【図１４】本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式平面図
【図１５】本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面
【図１６】本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式側断面図
【図１７】本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式平面図
【図１８】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図１９】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２０】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２１】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２２】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２３】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２４】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２５】本発明のＭＩＳ電界効果トランジスタにおける製造方法の一実施例の工程断面図
【図２６】本発明のＭＩＳ電界効果トランジスタにおける製造方法の他の実施例の工程断面図
【図２７】本発明のＭＩＳ電界効果トランジスタにおける製造方法の他の実施例の工程断面図
【図２８】本発明のＭＩＳ電界効果トランジスタにおける製造方法の他の実施例の工程断面図
【図２９】本発明のＭＩＳ電界効果トランジスタにおける製造方法の他の実施例の工程断面図
【図３０】本発明のＭＩＳ電界効果トランジスタにおける製造方法の他の実施例の工程断面図
【図３１】本発明のＭＩＳ電界効果トランジスタにおける製造方法の他の実施例の工程断面図
【図３２】本発明のＭＩＳ電界効果トランジスタにおける製造方法の他の実施例の工程断面図
【図３３】従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１  ｐ型のシリコン基板
２  素子分離領域形成用のトレンチ及び埋め込み絶縁膜（ＳｉＯ２）
３  ｐ型チャネルストッパー領域
４  凸状構造（柱状構造あるいは筒状構造）のｐ型エピタキシャルシリコン層
５  ｎ＋  型ソース領域
６  ｎ型ドレイン領域
７  ｎ＋  型ドレイン領域
８  埋め込み絶縁膜（ＳｉＯ２）
９  接続用導電膜（ＴｉＮ  ）
１０  ゲート酸化膜（ＳｉＯ２／Ｔａ２Ｏ５  ）
１１  バリアメタル（ＴｉＮ  ）
１２  ゲート電極（Ａｌ）
１３  燐珪酸ガラス（ＰＳＧ  ）膜
１４  バリアメタル（ＴｉＮ  ）
１５  導電プラグ（Ｗ）
１６  バリアメタル（ＴｉＮ  ）
１７  ＡｌＣｕ配線
１８  バリアメタル（ＴｉＮ  ）
１９  バリアメタル（ＴｉＮ  ）
２０  メタル（Ｗ）
２１  凸状構造（柱状構造あるいは筒状構造）のｎ型エピタキシャルシリコン層
２２  ｐ型不純物領域（チャネル領域）
２３  ｎ型不純物ウエル領域
２４  ｐ＋  型ソース領域
２５  ｐ＋  型ドレイン領域
２６  酸化膜（ＳｉＯ２）
２７  酸化膜（ＳｉＯ２）
２８  窒化膜（Ｓｉ３Ｎ４  ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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