(57)【要約】【課題】工程数の増加を抑えた安価で、十分な機械的強度を有するパワー半導体デバイスの製造方法及びパワー半導体デバイスを提供する。【解決手段】第１導電型の第１の不純物を低濃度にドープして結晶成長されたｎ−型半導体ウェーハ１１の相対向する第１及び第２主面に、第１導電型の第２の不純物を有するｎ＋型拡散層１３ｂをそれぞれ形成する工程と、第２主面側のｎ＋型拡散層１３ｂを除去する工程と、第１主面側のｎ＋型拡散層１３ｂ表面に第１導電型の第３の不純物を有するｎ−型エピタキシャル層１４を形成する工程と、ｎ−型半導体ウェーハ１１部分を除去してｎ＋型拡散層１３ｂを露出させる工程と、ｎ−型エピタキシャル層１４表面にゲート電極及びソース電極を形成し、ｎ＋型拡散層表面１３ｂにドレイン電極を形成する工程とを具備する。【選択図】  図１
2004342760.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の不純物を低濃度にドープして結晶成長された半導体ウェーハの相対向する第１及び第２主面に、前記第１導電型の第２の不純物を有する高濃度拡散層をそれぞれ形成する工程と、
前記第２主面側の高濃度拡散層を除去する工程と、
前記第１主面側の高濃度拡散層表面に前記第１導電型の第３の不純物を有する低濃度エピタキシャル層を形成する工程と、
前記半導体ウェーハ部分を除去して前記高濃度拡散層を露出させる工程と、
前記低濃度エピタキシャル層表面にゲート電極及びソース電極を形成し、前記高濃度拡散層表面にドレイン電極を形成する工程と、
を具備することを特徴とするパワー半導体デバイスの製造方法。
【請求項２】
前記第１乃至第３の不純物は、砒素、アンチモン、リンのいずれか一つからなることを特徴とする請求項１に記載のパワー半導体デバイスの製造方法。
【請求項３】
前記第１乃至第３の不純物は、ボロンからなることを特徴とする請求項１に記載のパワー半導体デバイスの製造方法。
【請求項４】
前記第２の不純物を有する不純物原料として、ｎ型高濃度拡散層の場合にはＰＯＣｌ３またはＰ２Ｏ５、ｐ型高濃度拡散層の場合にはＢ２Ｏ３を用いることを特徴とする請求項１に記載のパワー半導体デバイスの製造方法。
【請求項５】
前記半導体ウェーハは、ＣＺ法またはＦＺ法で結晶成長されることを特徴とする請求項１乃至４のいずれか１項に記載のパワー半導体デバイスの製造方法。
【請求項６】
第１導電型の第１の不純物をドープして結晶成長された半導体ウェーハ上に、この半導体ウェーハの不純物濃度より高濃度の第１導電型の第２の不純物を有する高濃度拡散層を形成し、更に、この高濃度拡散層上に前記高濃度拡散層の不純物濃度より低濃度の前記第１導電型の第３の不純物を有する低濃度エピタキシャル層を形成した半導体基板と、
前記低濃度エピタキシャル層表面に形成されたゲート電極及びソース電極と、
前記半導体ウェーハ部分を除去して露出させた高濃度拡散層表面に形成されたドレイン電極と、
を有することを特徴とするパワー半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に縦方向に電流を流す構造のパワーＭＯＳＦＥＴ等のパワー半導体デバイスの製造方法及びパワー半導体デバイスに関する。
【０００２】
【従来の技術】
近年、電力変換や電力制御が行われるスイッチング電源分野等では、パワー半導体デバイスが不可欠なデバイスであり、なかでもパワー半導体デバイスの一種であるパワーＭＯＳＦＥＴは、その優れた高速スイッチング性能が注目され、キーデバイスとして用いられている。
【０００３】
従来のｎチャネル型のパワーＭＯＳＦＥＴは、図５に示すような工程により製造される。まず、図５（ａ）に示すように、砒素（Ａｓ）、アンチモン（Ｓｂ）、リン（Ｐ）等のうちの一種の不純物を高濃度にドープし、且つ表裏面が鏡面に加工されたｎ＋型半導体ウェーハ１１１を用意する。このｎ＋型半導体ウェーハ１１１は、一般に、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法、あるいはＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法と呼ばれる結晶成長法で作製される。
【０００４】
次に、図５（ｂ）に示すように、ｎ＋型半導体ウェーハ１１１裏面に、エピタキシャル成長中に裏面から不純物が外方拡散することを防ぐためにＳｉＯ２保護膜１１２を形成する。
【０００５】
次に、このｎ＋型半導体ウェーハ１１１をエピタキシャル成長装置内に載置して、ｎ型不純物を低濃度にドープした所望厚のｎ−型エピタキシャル層１１３をｎ＋型半導体ウェーハ１１１表面に成長させることにより、ｎ型半導体基板１１０を得る。
【０００６】
次に、図６に示すように、このｎ−型エピタキシャル層１１３表面に、ｐ型領域１１４を互いに離間形成する。その後、このｐ型領域１１４内にソースであるｎ＋型領域１１５を互いに離間形成する。次に、一方のｐ型領域１１４におけるｎ＋型領域１１５から他方のｐ型領域１１４におけるｎ＋型領域１１５に至るｐ型領域１１４及びｎ−型エピタキシャル層１１３上に、ゲート絶縁膜１１６を介してゲート電極１１７を形成する。
【０００７】
更に、ｐ型領域１１４とｎ＋型領域１１５とにまたがってソース電極１１８を形成する。また、ｎ＋型半導体ウェーハ１１１の裏面に、ドレイン電極１１９を形成することにより、パワーＭＯＳＦＥＴであるパワー半導体デバイス１００を作製している（例えば、特許文献１参照。）。
【０００８】
このような従来のパワーＭＯＳＦＥＴの製造方法においては、高濃度にドープされたｎ＋型半導体ウェーハは、例えば、ＣＺ法で作製されるが、結晶成長時に限界まで不純物を高濃度にドープすることは難しく、更に、偏析と呼ばれる現象により、結晶の長さ（引き上げ）方向に不純物濃度の均一な結晶を作るのが難しく、また、ＦＺ法においては偏析等はないものの、高濃度にドープすることは難しく、従ってＣＺ法またはＦＺ法による半導体ウェーハは価格の高いものとなる。
【０００９】
また、高濃度にドープされたｎ＋型半導体ウェーハ上に低濃度のｎ−型エピタキシャル層を形成する場合、ｎ＋型半導体ウェーハ裏面から不純物が外方拡散して、ｎ−型エピタキシャル層に取り込まれるため、ｎ＋型半導体ウェーハ裏面にＳｉＯ２保護膜等を形成する工程が必要となり、工程数が増加する。
【００１０】
これらの問題を個々に解決するために、エピタキシャル層を有しない半導体ウェーハを使用した半導体基板裏面にアンチモン系合金からなるドレイン電極を形成することにより、工程数の増加を抑えた安価なパワーＭＯＳＦＥＴの製造方法が提案されている（例えば、特許文献１参照。）。
【００１１】
すなわち、低濃度のｎ−型半導体ウェーハ表面にイオン注入法によりｐ型領域を形成し、次に、ｐ型領域内にイオン注入法によりｎ＋型ソース領域を形成し、次に、ｐ型領域上及びｎ＋型領域上にゲート酸化膜を形成し、次に、ゲート酸化膜上にゲート電極を形成、続いて、ゲート電極上に絶縁膜を形成し、次に、ｎ＋型領域に接続するようにソース電極を形成、その後、ｎ−型半導体ウェーハ裏面を研磨し、次に、その裏面にドレイン電極としてアンチモン系合金をスパッタ法により形成し、アンチモン系合金に含まれるアンチモンを拡散して高濃度のｎ＋型層を形成することにより、パワーＭＯＳＦＥＴを作製する。
【００１２】
しかしながら、このパワーＭＯＳＦＥＴの製造方法は、ｎ−型半導体ウェーハの厚さが例えば１００μｍ程度以上の高耐圧のパワーＭＯＳＦＥＴ等のデバイスにおいては、ｎ−型半導体ウェーハの機械的強度を確保できるために有効であるが、低耐圧で、且つ低オン抵抗が要求される、例えば、厚さ数μｍ〜数１０μｍのｎ−型層で構成する必要のあるパワーＭＯＳＦＥＴ等のパワー半導体デバイスを作製する場合は、ｎ−型半導体ウェーハが薄くなり過ぎるため機械的強度を確保できないという問題があった。
【００１３】
【特許文献１】
特開２０００−２５２４６６号公報（第２−３頁、図６、第３−４頁、図１）
【００１４】
【発明が解決しようとする課題】
上述したように、ＣＺ法またはＦＺ法により結晶成長されたｎ＋型半導体ウェーハは、価格の高いものとなる。そして、ｎ−型エピタキシャル層を成長する時に外方拡散を防ぐためにＳｉＯ２保護膜等を形成する工程が必要となり、工程数の増加により、製造コストが高いものとなる。
【００１５】
また、この改善策である特許文献１の製造方法では、低オン抵抗を要求される低耐圧のパワー半導体デバイスに適用しようとすると、ｎ−型半導体ウェーハが薄くなり過ぎるため機械的強度を確保できないという問題がある。
【００１６】
本発明は、上記課題に鑑みてなされたものであり、工程数の増加を抑えた安価で、十分な機械的強度を有するパワー半導体デバイスの製造方法及びパワー半導体デバイスを提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様のパワー半導体デバイスの製造方法は、第１導電型の第１の不純物を低濃度にドープして結晶成長された半導体ウェーハの相対向する第１及び第２主面に、前記第１導電型の第２の不純物を有する高濃度拡散層をそれぞれ形成する工程と、前記第２主面側の高濃度拡散層を除去する工程と、前記第１主面側の高濃度拡散層表面に前記第１導電型の第３の不純物を有する低濃度エピタキシャル層を形成する工程と、前記半導体ウェーハ部分を除去して前記高濃度拡散層を露出させる工程と、前記低濃度エピタキシャル層表面にゲート電極及びソース電極を形成し、前記高濃度拡散層表面にドレイン電極を形成する工程とを具備することを特徴とする。
【００１８】
また、本発明の別の態様のパワー半導体デバイスは、第１導電型の第１の不純物をドープして結晶成長された半導体ウェーハ上に、この半導体ウェーハの不純物濃度より高濃度の第１導電型の第２の不純物を有する高濃度拡散層を形成し、更に、この高濃度拡散層上に前記高濃度拡散層の不純物濃度より低濃度の前記第１導電型の第３の不純物を有する低濃度エピタキシャル層を形成した半導体基板と、前記低濃度エピタキシャル層表面に形成されたゲート電極及びソース電極と、前記半導体ウェーハ部分を除去して露出させた高濃度拡散層表面に形成されたドレイン電極とを有することを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態として、パワー半導体デバイスの一種であるパワーＭＯＳＦＥＴにこの発明を適用した場合について、図面を参照しながら説明する。
【００２０】
（第１の実施の形態）
本発明の第１の実施の形態に係るｎチャネルのパワーＭＯＳＦＥＴの製造方法を、図１乃至図３を参照して説明する。図１はそのパワーＭＯＳＦＥＴに用いるｎ型半導体基板の製造方法を模式的に示す工程断面図である。図２は図１で作製したｎ型半導体基板を使用して作製したパワーＭＯＳＦＥＴの断面図である。図３は拡散の深さを定義する拡散深さと抵抗の関係を示す模式図である。
【００２１】
まず、図１（ａ）に示すように、例えば、ＣＺ法で結晶成長され、口径１５０ｍｍ、第１の不純物である砒素等がドープされた比抵抗約１０Ω・ｃｍ、厚さ９００μｍの第１主面（表面）及び第２主面（裏面）が化学エッチング仕上げされたシリコンからなるｎ−型半導体ウェーハ１１を準備する。
【００２２】
次に、図１（ｂ）に示すように、このｎ−型半導体ウェーハ１１を、例えば、温度１２００℃に保たれた電気炉に挿入し、この電気炉内に酸素、窒素、及び不純物原料であるオキシ塩化リン（ＰＯＣｌ３）ガスを導入し、１８０分間、第１の熱拡散を行い、ｎ−型半導体ウェーハ１１の表裏面に第２の不純物であるリンが高濃度にドープされた高濃度拡散層であるｎ＋型拡散層１３ａを形成する。この熱拡散中にｎ−型半導体ウェーハ１１の表裏面には、リンガラス層１２が形成される。
【００２３】
次に、図１（ｃ）に示すように、電気炉からｎ−型半導体ウェーハ１１を取り出し、その表裏面にあるリンガラス層１２を、弗酸等によりエッチング除去する。このｎ＋型拡散層１３ａのシート抵抗は、約０．３Ω／□である。
【００２４】
次に、図１（ｄ）に示すように、ｎ＋型拡散層１３ａが形成されたｎ−型半導体ウェーハ１１を電気炉に挿入して、例えば、アルゴンガス雰囲気で、１２９０℃で３００時間の第２の熱拡散を行い、リンをｎ−型半導体ウェーハ１１の内部に拡散させて、ｎ＋型拡散層１３ｂを形成した後、ｎ−型半導体ウェーハ１１を電気炉から取り出して、以下のようにｎ＋型拡散層１３ｂの深さを測定した。
【００２５】
ｎ−型半導体ウェーハ１１の表裏面に対して一定の角度を持った、いわゆる斜め研磨法で研磨して、この研磨面の抵抗を広がり抵抗測定装置で測定した。その結果を、横軸にリニアスケールの深さ、縦軸に対数スケールの抵抗として表すと、抵抗プロファイルは、図３のように模式的に示される。ここで、ｎ＋型拡散層１３ｂの深さは、ｎ−型半導体ウェーハ１１の抵抗の１／２の抵抗を示す位置と定義して、ｎ＋型拡散層１３ｂの表裏面からの深さは、それぞれ２２０μｍであった。
【００２６】
そして、図１（ｅ）に示すように、最終的に、ゲート及びソース側となるｎ−型半導体ウェーハ１１の表面側のｎ＋型拡散層１３ｂを１０μｍ、例えばグラインダーで研削除去すると共に、ドレイン側となるｎ−型半導体ウェーハ１１の裏面側のｎ＋型拡散層１３ｂ及びｎ−型半導体ウェーハ１１を３００μｍ、研削除去し、その後、更に、表裏面のダメージ層を化学エッチングにより、それぞれ５μｍ除去し、表面側を鏡面研磨して仕上げる。
【００２７】
次に、図１（ｆ）に示すように、エピタキシャル成長装置内に、ｎ−型半導体ウェーハ１１の表面が成長面になるように載置し、例えば、シリコン原料としてトリクロロシラン（ＳｉＨＣｌ３）、キャリアガスとして水素、及び不純物原料としてホスフィン（ＰＨ３）を用いて、基板温度１１５０℃、比抵抗１０Ω・ｃｍで厚さ１０μｍの低濃度エピタキシャル層であるｎ−型エピタキシャル層１４を形成し、ｎ型半導体基板１を完成する。なお、例えば、ｎ−型エピタキシャル層１４の成長速度は、約１．５μｍ／分である。
【００２８】
そして、ｎ型半導体基板１のｎ＋型拡散層１３ｂの中で、低抵抗化の下限値とされる２ｍΩ・ｃｍ以下の領域の厚さは、ｎ−型エピタキシャル層１４側の約５０μｍである。この低抵抗値は、主面に垂直方向、すなわち縦方向に電流を流す構造のパワーＭＯＳＦＥＴにとっては、電流を流し易くなるために望ましい。更に、例えば、半導体ウェーハの割れを少なくするために、ｎ型半導体基板１の厚さを表面から１００μｍ確保して、その裏面側にオーミック電極を付ける場合であっても、裏面上に十分な低抵抗層を確保できる。
【００２９】
また、ｎ−型半導体ウェーハ１１の不純物濃度は、ｎ−型エピタキシャル層１４の成長工程中に影響を与えない程度であれば、任意の濃度で差し支えなく、経験的には、ｎ−エピタキシャル層１４の不純物濃度の１０倍以下であることが好ましい。
【００３０】
そして、図２に示すように、このｎ−型エピタキシャル層１４表面には、ｐ型領域（ベース）３５をイオン注入法により互いに離間形成する。次に、このｐ型領域３５内にソースであるｎ＋型領域３６をイオン注入法により互いに離間形成する。その後、一方のｐ型領域３５におけるｎ＋型領域３６から他方のｐ型領域３５におけるｎ＋型領域３６に至るｐ型領域３５及びｎ−型エピタキシャル層３４表面には、例えば酸化膜からなるゲート絶縁膜３７を形成し、その上に、ゲート電極３８を形成する。
【００３１】
更に、ｐ型領域３５とｎ＋型領域３６にわたってソース電極３９を形成し、ゲート電極にゲート端子Ｇ、ソース電極にソース端子Ｓをそれぞれ接続する。また、ｎ＋型拡散層１３ｂの裏面の比較的抵抗の高いｎ−型半導体ウェーハ１１を除去した後、ｎ＋型拡散層１３ｂの裏面にバナジウム（Ｖ）等を介してニッケル（Ｎｉ）、金（Ａｕ）等を積層してなるドレイン電極４０を形成し、更にドレイン端子Ｄを接続することにより、ｎチャネルのパワーＭＯＳＦＥＴであるパワー半導体デバイス５を作製している。
【００３２】
上述した本実施の形態によれば、ｎ−型半導体ウェーハ１１に形成したｎ＋型拡散層１３ｂをドレイン電極４０のコンタクト層等として用いるため、従来の高濃度なｎ＋型半導体ウェーハを使用する場合に比較して結晶成長の難易度が低く、ｎ−型半導体ウェーハは低価格で容易に入手できる。
【００３３】
また、ｎ＋型拡散層１３ｂがｎ−型半導体基板１裏面から露出していないので、ｎ−型エピタキシャル層１４成長時、あるいはパワー半導体デバイス製造工程中に半導体基板１裏面から不純物が外方拡散して、ｎ−型エピタキシャル層１４に取り込まれることがなく、ＳｉＯ２保護膜等を形成して外方拡散を抑制する必要がない。すなわち、従来工程に比較して工程短縮が図られる。
【００３４】
従って、ｎ−型半導体ウェーハにｎ＋型拡散層を形成し、その上に、ｎ−型エピタキシャル層を形成したｎ型半導体基板は、従来のｎ＋型半導体ウェーハにｎ−型エピタキシャル層を形成したｎ型半導体基板と比較して、７０〜９０％の価格に低減できる。
【００３５】
本実施の形態のパワーＭＯＳＦＥＴでは、ｎ＋型拡散層の抵抗を従来のｎ＋型半導体ウェーハの抵抗より低く形成できるため、従来のｎ＋型半導体ウェーハを使用した場合の直列抵抗成分の約７０％に低減でき、重要な特性であるＤＣ損失の抑制を図ることができる。
【００３６】
更に、ｎ＋型拡散層１３ｂは、拡散により形成されるため、拡散ロット内においても、拡散ロット間においても、不純物濃度は均一性よく制御され、任意の濃度プロファイルを得ることが可能であり、パワー半導体デバイスにおいて所望の特性が得られ易く、しかも、安定した特性となる。
【００３７】
また更に、ｎ型半導体基板１の厚さは、パワー半導体デバイス特性を落とすことなく、１００μｍ以上確保できるので、機械的強度が不充分で割れ等が起こり易くなることを抑制できる。
【００３８】
（第２の実施の形態）
本発明の第２の実施の形態に係るｐチャネルのパワーＭＯＳＦＥＴの製造方法を、図４を参照して説明する。図４はそのパワーＭＯＳＦＥＴに用いるｐ型半導体基板の製造方法を模式的に示す工程断面図である。
【００３９】
まず、図４（ａ）に示すように、例えば、ＣＺ法で結晶成長され、口径１５０ｍｍ、第１の不純物であるボロン等がドープされた比抵抗約１５Ω・ｃｍ、厚さ９００μｍの表裏面が化学エッチング仕上げされたシリコンからなるｐ−型半導体ウェーハ２１を準備する。
【００４０】
次に、図４（ｂ）に示すように、例えば、不純物原料である酸化ボロン（Ｂ２Ｏ３）粉を、最終的に、ゲート及びソース側となるｐ−型半導体ウェーハ２１表面に塗布して、温度１２８０℃に保たれた電気炉に挿入し、この電気炉内に酸素を導入し、２４０分間、第１の熱拡散を行い、ｐ−型半導体ウェーハ２１の表裏面に第２の不純物であるボロンを高濃度にドープしたｐ＋型拡散層２３ａをそれぞれ形成する。複数枚のウェーハを同時処理するために、この熱拡散中にｐ−型半導体ウェーハ２１の表面だけでなく裏面にも、ボロンガラス層２２が形成される。
【００４１】
次に、図４（ｃ）に示すように、電気炉からｐ−型半導体ウェーハ２１を取り出し、その表裏面にあるボロンガラス層２２を、弗酸等によりエッチング除去する。このｐ＋型拡散層２３ａのシート抵抗は、約０．３Ω／□である。
【００４２】
次に、図４（ｄ）に示すように、ｐ＋型拡散層２３ａが形成されたｐ−型半導体ウェーハ２１を電気炉に挿入して、例えば、アルゴンガス雰囲気で、１２９０℃で１８０時間、第２の熱拡散を行い、ボロンをｐ−型半導体ウェーハ２１の内部に拡散させて、ｐ＋型拡散層２３ｂを形成する。
【００４３】
しかる後、ｐ＋型拡散層２３ｂを形成したｐ−型半導体ウェーハ２１を電気炉から取り出して、第１の実施の形態と同様に、ｐ−型半導体ウェーハ２１の表裏面に対して垂直面から一定の角度を持った、いわゆる斜め研磨法で研磨して、この研磨面の抵抗を広がり抵抗測定装置で測定した。その結果、ｐ＋型拡散層２３ｂの表面からの深さ、すなわち幅は、２３０μｍであった。
【００４４】
そして、図４（ｅ）に示すように、ｐ−型半導体ウェーハ２１の表面側のｐ＋型拡散層２３ｂを例えばグラインダーで１０μｍ除去すると共に、ドレイン側となるｐ−型半導体ウェーハ２１の裏面側のｐ＋型拡散層２３ｂ及びｐ−型半導体ウェーハ２１を３００μｍ研削除去した後、表裏面のダメージ層を化学エッチングによりそれぞれ５μｍ除去し、表面側を鏡面研磨に仕上げる。
【００４５】
次に、図４（ｆ）に示すように、エピタキシャル成長装置内に、ｐ−型半導体ウェーハ２１の表面が成長面になるように載置し、例えば、シリコン原料としてトリクロロシラン（ＳｉＨＣｌ３）、キャリアガスとして水素、及び不純物原料としてジボラン（Ｂ２Ｈ６）を用いて、基板温度１１５０℃、比抵抗１０Ω・ｃｍで厚さ１０μｍのｐ−型エピタキシャル層２４を形成し、パワーＭＯＳＦＥＴ用のｐ型半導体基板２を得る。なお、例えば、ｐ−型エピタキシャル層２４の成長速度は、約１．５μｍ／分である。
【００４６】
そして、ｐ型半導体基板２のｐ＋型拡散層２３ｂの中で、低抵抗化の下限値とされる２ｍΩ・ｃｍ以下の領域の厚さは、ｐ−型エピタキシャル層２４側の約５０μｍである。この低抵抗値は、主面に垂直方向すなわち縦方向に電流を流す構造のパワーＭＯＳＦＥＴにとっては、電流を流し易くなるために望ましい。更に、例えば、半導体ウェーハの割れを少なくするために、ｐ型半導体基板２の厚さを表面から１００μｍ確保して、その裏面側にオーミック電極を付ける場合であっても、裏面上に十分な低抵抗層を確保できる。
【００４７】
また、ｐ−型半導体ウェーハ２１の不純物濃度は、ｐ−型エピタキシャル層２４の成長工程中に影響を与えない程度であれば、任意の濃度で差し支えなく、経験的には、ｐ−エピタキシャル層２４の不純物濃度の１０倍以下であることが好ましい。
【００４８】
次に、第１の実施の形態と同様にして、図２に示す構造に相似るｐチャネル型のパワーＭＯＳＦＥＴを作製する。なお、ｐチャネル型のパワーＭＯＳＦＥＴは、図２におけるｎチャネル型のパワーＭＯＳＦＥＴと導電型が全て逆となる以外は、模式的には全く同一構造であり、図示は省略する。すなわち、ｐ型半導体基板２のｐ−型エピタキシャル層表面には、ｎ型領域（ベース）をイオン注入法により互いに離間形成し、次に、このｎ型領域内にソースであるｐ＋型領域を、イオン注入法により互いに離間し、その後、一方のｎ型領域におけるｐ＋型領域から他方のｎ型領域におけるｐ＋型領域に至るｎ型領域及びｐ−型エピタキシャル２４層表面には、例えば酸化膜からなるゲート絶縁膜３７を形成し、その上に、ゲート電極３８を形成する。更に、ｎ型領域とｐ＋型領域にわたってソース電極３９を形成し、また、ｐ＋型拡散層２３ｂ裏面側の比較的抵抗の高いｐ−型半導体ウェーハ２１を除去した後、ｐ＋型高濃度拡散層２３ｂ裏面に金（Ａｕ）等を積層してなるドレイン電極４０を形成することにより、ｐチャネルのパワーＭＯＳＦＥＴであるパワー半導体デバイスを作製している。
【００４９】
上述した第２の実施の形態のパワーＭＯＳＦＥＴの製造方法によれば、第１の実施の形態と同様に、ｐ−型半導体ウェーハは従来の高濃度なｐ＋型半導体ウェーハに比較して低価格で入手でき、外方拡散を抑制する工程が削減できるため、ｐ型半導体基板は従来の７０〜９０％に低減することができる。
【００５０】
本実施の形態のパワーＭＯＳＦＥＴでは、ｐ＋型拡散層の抵抗を従来のｐ＋型半導体ウェーハの抵抗より低く形成できるため、従来のｐ＋型半導体ウェーハを使用した場合の直列抵抗成分の約７０％に低減でき、重要な特性であるＤＣ損失の抑制を図ることができる。
【００５１】
更に、ｐ＋型拡散層は、拡散により形成されるため、拡散ロット内においても、拡散ロット間においても不純物濃度は、均一性よく制御され、任意の濃度プロファイルを得ることが可能であり、パワー半導体デバイスにおいて所望の特性が得られ易く、しかも、安定した特性となる。
【００５２】
また更に、ｐ型半導体基板２の厚さは、パワー半導体デバイス特性を落とすことなく、１００μｍ以上確保できるので、機械的強度が不充分で割れ等が起こり易くなることを抑制できる。
【００５３】
本発明は、上述した第１及び第２の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００５４】
例えば、第１の実施の形態では、拡散不純物原料としてオキシ塩化リン（ＰＯＣｌ３）を用いたが、拡散不純物原料としてＰ２Ｏ５をｎ型半導体基板表面に塗布してもよい。また、不純物濃度を精密にコントロールする場合は、熱拡散に代えてイオン注入による方法を採用することが可能である。
【００５５】
また、高濃度に不純物拡散を行う際、上記実施の形態では、化学エッチングされたｎ−型またはｐ−型半導体ウェーハの表裏面に拡散しているが、表面が鏡面仕上げされたｎ−型またはｐ−型半導体ウェーハの裏面側をＳｉＯ２保護膜等の不純物拡散をブロックする保護膜で覆い、拡散後にこのＳｉＯ２保護膜等を除去する方法も考えられる。この方法では、より薄いｎ−型またはｐ−型半導体ウェーハを使用できるので、工程の増加と基板価格の低減等を比較して、効果に見合う選択をすることが可能である。
【００５６】
また、上記実施の形態では、ＣＺ法で結晶成長された半導体ウェーハを使用したが、必要に応じてＦＺ法で結晶成長された半導体ウェーハを使用しても差し支えない。
【００５７】
そして、上記実施の形態では、ｎ型あるいはｐ型半導体基板を、拡散により精度よくチャネル形成する、いわゆるプレーナプロセスを基本として作製するパワー半導体デバイスに使用する例を示したが、基板の主面から垂直方向に溝を形成して、そこにゲート等を形成する、例えばトレンチゲートを持つＵＭＯＳプロセス等を含むような非プレーナプロセスで作製するパワー半導体デバイスに適用しても差し支えない。
【００５８】
なお、上記実施の形態では、半導体ウェーハとしてシリコンを例として説明してきたが、本発明の半導体基板の製造方法は、シリコンに限らず、他の半導体ウェーハにも同様に適用できることはいうまでもない。
【００５９】
【発明の効果】
本発明によれば、安価で、十分な機械的強度を有するパワー半導体デバイスの製造方法及びパワー半導体デバイスを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るｎ型半導体基板の製造方法を模式的に示す工程断面図。
【図２】本発明の第１の実施の形態に係るｎ型半導体基板を使用して作製したパワーＭＯＳＦＥＴを模式的に示す断面図。
【図３】本発明の第１の実施の形態に係る拡散深さと抵抗の関係を示す模式図。
【図４】本発明の第２の実施の形態に係るｐ型半導体基板の製造方法を模式的に示す工程断面図。
【図５】従来のパワーＭＯＳＦＥＴ用のｎ型半導体基板の製造方法を模式的に示す工程断面図。
【図６】従来のｎ型半導体基板を使用して作製したパワーＭＯＳＦＥＴを模式的に示す断面図。
【符号の説明】
１、１１０  ｎ型半導体基板
２  ｐ型半導体基板
５、１００  パワー半導体デバイス
１１  ｎ−型半導体ウェーハ
１２  リンガラス層
１３ａ、１３ｂ  ｎ＋型拡散層
１４、３４、１１３  ｎ−型エピタキシャル層
２１  ｐ−型半導体ウェーハ
２２  ボロンガラス層
２３ａ、２３ｂ  ｐ＋型拡散層
２４  ｐ−型エピタキシャル層
３５、１１４  ｐ型領域
３６、１１５  ｎ＋型領域
３７、１１６  ゲート絶縁膜
３８、１１７  ゲート電極
３９、１１８  ソース電極
４０、１１９  ドレイン電極
１１１  ｎ＋型半導体ウェーハ
１１２  ＳｉＯ２保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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