(57)【要約】【課題】テスト用に設ける端子を最小限にするとともに、簡単な構成で外部とのインターフェイスを司る周辺回路のテストを通常時と同じ信号伝達経路及びタイミングで行うことができるデジタルデータ演算装置を提供する。【解決手段】入力シリアルデータを第１パラレルデータに変換するシリアルパラレル変換部（ＳＰ部）１７と、第１パラレルデータをデジタル処理して第２パラレルデータにするデジタル信号演算部（ＤＳＰ部）１８と、与えられるパラレルデータをシリアルデータに変換して出力するパラレルシリアル変換部（ＰＳ部）１９を備える演算ＬＳＩ１６において、テスト時に入力されるテスト切替信号に応じて、パラレルシリアル変換部１９に与えるパラレルデータを第２パラレルデータから第１パラレルデータに切り替えるセレクタ部２０を設ける。【選択図】      図２
2004326282.tif 000002
【特許請求の範囲】
【請求項１】
入力シリアルデータを第１パラレルデータに変換するシリアルパラレル変換部と、第１パラレルデータをデジタル処理して第２パラレルデータにするデジタル信号演算部と、与えられるパラレルデータをシリアルデータに変換して出力するパラレルシリアル変換部を備えるデジタルデータ演算装置において、
テスト時に与えられるテスト切替信号に応じて、前記パラレルシリアル変換部に与えるパラレルデータを第２パラレルデータから第１パラレルデータに切り替えるセレクタ部を設けたことを特徴とするデジタルデータ演算装置。
【請求項２】
入力シリアルデータを第１クロック信号で順次シフトする第１シフトレジスタと、第１シフトレジスタからパラレルクロック信号に同期して第１パラレルデータを抽出する第１パラレルレジスタと、第１パラレルデータを第２クロック信号でデジタル処理して第２パラレルデータにするデジタル信号演算部と、与えられるパラレルデータを前記パラレルクロック信号に同期して保持する第２パラレルレジスタと、第２パラレルレジスタに保持されたパラレルデータをロードした後に第１クロック信号で順次シフトしてシリアルデータを出力する第２シフトレジスタを備えるデジタルデータ演算装置において、
テスト時に与えられるテスト切替信号に応じて、第２パラレルレジスタに与えるパラレルデータを第２パラレルデータから第１パラレルデータに切り替えるセレクタ部を設けたことを特徴とするデジタルデータ演算装置。
【請求項３】
入力シリアルデータをクロック信号で順次シフトする第１シフトレジスタと、第１シフトレジスタから第１パラレルデータを抽出する第１パラレルレジスタと、第１パラレルデータをデジタル処理して第２パラレルデータにするデジタル信号演算部と、第２パラレルデータを保持する第２パラレルレジスタと、通常時は第２パラレルレジスタに保持された第２パラレルデータをロードした後に前記クロック信号で順次シフトしてシリアルデータを出力する第２シフトレジスタを備えるデジタルデータ演算装置において、
テスト時に与えられるテスト切替信号に応じて、第２シフトレジスタの初段フリップフロップの入力を、第２パラレルレジスタの１ビット出力から第１シフトレジスタの最終段フリップフロップの出力に切り替えるセレクタ部を設け、テスト時は前記入力シリアルデータを前記クロック信号で第１シフトレジスタと第２シフトレジスタとを順次シフトして出力することを特徴とするデジタルデータ演算装置。
【請求項４】
入力シリアルデータを第１クロック信号で順次シフトする第１シフトレジスタと、第１シフトレジスタから第１パラレルクロック信号に同期して第１パラレルデータを抽出する第１パラレルレジスタと、第１パラレルデータを第２クロック信号でデジタル処理して第２パラレルデータにするデジタル信号演算部と、第２パラレルデータを第２パラレルクロック信号に同期して保持する第２パラレルレジスタと、通常時は第２パラレルレジスタに保持された第２パラレルデータをロードした後に第１クロック信号で順次シフトしてシリアルデータを出力する第２シフトレジスタを備えるデジタルデータ演算装置であって、
第２シフトレジスタが、複数のフリップフロップと、第１クロック信号と第２パラレルクロック信号とから生成されるタイミング信号に応じて、前記複数のフリップフロップを直列接続する状態と前記複数のフリップフロップに第２パラレルレジスタからの第２パラレルデータをロードする状態とを切り替えるビットセレクタとから成るデジタルデータ演算装置において、
テスト時に与えられるテスト切替信号に応じて、第２シフトレジスタの初段フリップフロップの入力を第２パラレルレジスタの１ビット出力から第１シフトレジスタの最終段フリップフロップの出力に切り替えるセレクタ部と、第２シフトレジスタを構成する前記複数のフリップフロップが直列接続される状態になるように前記ビットセレクタを切り替える切替手段を設け、テスト時は前記入力シリアルデータを第１クロック信号で第１シフトレジスタと第２シフトレジスタとを順次シフトして出力することを特徴とするデジタルデータ演算装置。
【請求項５】
前記切替手段は、前記テスト切替信号と前記タイミング信号との論理和を前記ビットセレクタに与えるゲート回路であることを特徴とする請求項４に記載のデジタルデータ演算装置。
【請求項６】
請求項１〜請求項５のいずれかに記載のデジタルデータ演算装置をＬＳＩにしたことを特徴とするデジタルデータ演算ＬＳＩ。
【請求項７】
請求項６に記載のデジタルデータ演算ＬＳＩを用いたことを特徴とするミニディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルデータを演算処理するデジタルデータ演算装置に関するものであり、特に、ミニディスク装置（以下、ＭＤ装置という）等で使用される音声、画像等の情報データを高速演算処理するコア回路と外部とのシリアルインターフェイス回路を有するデジタルデータ演算装置に関するものである。
【０００２】
【従来の技術】
ＭＤ装置において、サラウンド処理機能等の追加機能は、コストとのトレードオフにより採用される。従って、基本機能である従来からの基本音声信号等の圧縮・伸長処理等を行う信号処理ＬＳＩ内にはそのような追加機能を付加せず、ＭＤ装置の機能に応じて、そのような追加機能を有する演算ＬＳＩの実装の有無を選択する場合が多い。
【０００３】
このような演算ＬＳＩは、高速の同一クロックで演算処理を行うコア回路と、コア回路とは異なるクロックで演算ＬＳＩ外部とのインターフェイスを司る周辺回路より構成されているが、ＬＳＩ端子数の削減の為に、信号処理ＬＳＩ及び他のＬＳＩ等とのデータの入出力をパラレルでなく、シリアルで行うようにしている。近年、ＬＳＩの高機能化に伴い、演算ＬＳＩ内のコア回路が３２ビット等の多ビット処理を行うようになり、ますますシリアル化の傾向が強まっている。
【０００４】
ここで、このコア回路のテスト（以下、テストとは、ＬＳＩ出荷前に作成済みのテストパターンをＬＳＩに入力し、出力が期待値と一致することを確認し、ＬＳＩ内部の配線ショート、配線断線又はゴミの付着等による故障が無いことを確認することをいう）は、スキャン方式を採用し、演算ＬＳＩ内部のテスト回路作成及びテストパターン作成を自動で行い、大規模回路であるにも拘わらず、容易にテストを行うことができるようになっている。ここで、スキャン方式とは、コア回路を構成する各フリップフロップ間に通常経路と異なる１本のスキャンパスというテスト回路を自動生成するテスト方式であり、テスト容易化設計として一般的に行われている。
【０００５】
また、周辺回路のテストは、コア回路とは別のスキャンパスを自動生成しスキャン方式で行う場合と、周辺回路をテスト用のＬＳＩ端子にて行う場合（以下、このテスト方式をブロック別テスト方式という）がある。
【０００６】
図７は、周辺回路のテストをスキャン方式で行う従来の演算ＬＳＩ内部の電気的構成を示すブロック図である。図７において、３０は外部とのインターフェイスを司る周辺回路を示し、周辺回路３０は、シリアルパラレル変換部（以下、ＳＰ部という）１７とパラレルシリアル変換部（以下、ＰＳ部という）１９から構成されている。通常時においては、データ入力端子３２からの入力シリアルデータはＳＰ部１７で第１パラレルデータに変換され、コア回路であるＮビットのデジタル信号演算部（以下、ＤＳＰ部という）１８に入力される。そして、ＤＳＰ部１８は第１パラレルデータをデジタル演算処理して、第２パラレルデータを出力し、このＤＳＰ部１８からの第２パラレルデータがＰＳ部１９で出力シリアルデータに変換され、データ出力端子３５に出力される。また、周辺回路３０をスキャン方式によるテストモードに切り替える、即ち、ＳＰ部１７及びＰＳ部１９にスキャンパスを形成するためのテスト切替信号が入力されるテスト切替端子３３と、スキャンテスト入力が入力されるテスト入力端子３１と、スキャンテスト出力が出力されるテスト出力端子３４が備えられている。
【０００７】
このような構成の図７に示す演算ＬＳＩの周辺回路３０のテストは、以下のようにして行われる。テスト切替端子３３からのテスト切替信号が入力されると、ＳＰ部１７及びＰＳ部１９にスキャンパスが形成される。そして、テスト入力端子３１から入力されたスキャンテスト入力がＳＰ部１７及びＰＳ部１９にロードされた後、図示しないクロック信号でＳＰ部１７及びＰＳ部１９が駆動することにより、このスキャンテスト入力がスキャンパスを介して伝搬され、テスト出力端子３４からスキャンテスト出力として出力される。そして、この出力されたスキャンテスト出力がスキャンテスト入力から期待されるデータであるかどうかで、ＳＰ部１７及びＰＳ部１９が正常であるかどうかを判別する。
【０００８】
図８は、周辺回路のテストをブロック別テスト方式で行う従来の演算ＬＳＩ内部の電気的構成を示すブロック図である。図８において、図７と同一の部分には同一の符号を付し、その説明を省略する。図８に示す演算ＬＳＩが図７に示す演算ＬＳＩと相違する点は、Ｎビットのテストパラレルデータが入力されるＮ個のテスト入力端子３６と、テスト切替端子３３からのテスト切替信号が入力されたときに、ＰＳ部１９に入力されるパラレルデータをＤＳＰ部１８からの第２パラレルデータから前記テストパラレルデータに切り替えるセレクタ部２０と、ＳＰ部１７で変換されたＮビットの第１パラレルデータをモニタするためのＮ個のテスト出力端子３７が設けられている点である。
【０００９】
このような構成の図８に示す演算ＬＳＩの周辺回路３０のテストは、以下のようにして行われる。先ず、テストの際に、データ入力端子３２から入力されたテスト用入力シリアルデータがＳＰ部１７でＮビットのテスト用第１パラレルデータに変換される。そして、このテスト用第１パラレルデータをテスト出力端子３７でモニタして、テスト用入力シリアルデータから期待されるパラレルデータに変換されているかどうかで、ＳＰ部１７が正常かどうかを判別する。また、テスト切替端子３３からのテスト切替信号が入力されると、セレクタ部２０はテスト入力端子３６からのテストパラレルデータをＰＳ部１９に与え、ＰＳ部１９は、このテストパラレルデータをテスト用出力シリアルデータに変換する。そして、データ出力端子３５から出力されるこのテスト用出力シリアルデータがテストパラレルデータから期待されるシリアルデータかどうかで、ＰＳ部１９が正常かどうかを判別する。
【００１０】
また、テスト回路を有する半導体集積回路において、テスト信号の入力およびテスト結果の出力を行う１つのテスト端子と、入力される外部リセット信号および前記テスト端子に入力されるテスト信号を検出し、前記半導体集積回路をテスト状態にセットするテスト状態セット手段と、テスト結果を前記テスト端子から出力する出力手段とを含む半導体集積回路もある（例えば、特許文献１参照）。
【００１１】
【特許文献１】
特開平５−３６９０４号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、図７に示す従来の演算ＬＳＩは、周辺回路３０のテストを行うために、スキャンパスを張る為のスキャンテスト入力、スキャンテスト出力のテスト入力端子３１、テスト出力端子３４を設ける必要がある。また、演算ＬＳＩのブロック分け等の作業が発生し、コア回路であるＤＳＰ部１８に比べ、かなり小規模である周辺回路３０にもＤＳＰ部１８とは別途にその作業が必要となる。
【００１３】
また、近年、ＬＳＩプロセスの微細化により、ＬＳＩ内の各セルの高速化が進んできてはいるものの、配置配線の長さにより大きなバラツキを生じることになり、即ち、ＬＳＩを構成する各フリップフロップ間の同一クロックでのシフト動作が問題となることが多い。図７に示す演算ＬＳＩでの周辺回路３０のスキャン方式のテストにおいても、通常経路とは異なる経路をテストすることとなり、ＬＳＩ内部の配線ショート、配線断線又はゴミの付着等の回路タイミングとは無関係な原因による故障のチェックは可能であるが、そのチェックと同時に通常経路と同じシフト動作のタイミングをチェックすることができないという問題もあった。
【００１４】
また、図８に示す従来の演算ＬＳＩのように、周辺回路３０のテストをブロック別テスト方式で行う場合は、通常経路と同じシフト動作のタイミングチェックは可能であるが、入力側、出力側の変換動作、即ち、ＳＰ部１７とＰＳ部１９の変換動作を各々テスト用のテスト入力端子３６、テスト出力端子３７でテストすることで、演算ＬＳＩに設ける端子数が周辺回路テスト用として、２Ｎビット分増加する。例えば、３２ビットパラレル処理の場合は、６４個もの端子増加となり、ＬＳＩのパッケージコスト増大、ＬＳＩの基板実装面積増大に伴う製品の大型化、実装の信頼性の低下という問題があった。
【００１５】
また、特許文献１に記載の従来技術では、半導体集積回路に設けるテスト用端子を最小限にしてテストを行うことはできるが、外部リセット端子を設け、テスト時にこの外部リセット端子に外部リセット信号を入力する必要があるうえ、テストコマンド及びテスト結果を１つのテスト端子で入出力させるために入力バッファ、出力バッファ等が必要となり、半導体集積回路の回路規模が大きくなるとともに、複雑になるという問題があった。
【００１６】
本発明は、上記の点に鑑み、テスト用に設ける端子を最小限にするとともに、簡単な構成で外部とのインターフェイスを司る周辺回路のテストを通常時と同じ信号伝達経路及びタイミングで行うことができるデジタルデータ演算装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するために本発明は、入力シリアルデータを第１パラレルデータに変換するシリアルパラレル変換部と、第１パラレルデータをデジタル処理して第２パラレルデータにするデジタル信号演算部と、与えられるパラレルデータをシリアルデータに変換して出力するパラレルシリアル変換部を備えるデジタルデータ演算装置において、テスト時に与えられるテスト切替信号に応じて、前記パラレルシリアル変換部に与えるパラレルデータを第２パラレルデータから第１パラレルデータに切り替えるセレクタ部を設けたものである。
【００１８】
このようにすると、テスト用に設ける端子は通常時とテスト時を切換える前記テスト切替信号を入力する１個の端子だけであるにも拘わらず、テスト時に通常経路と同じ経路、同じタイミングで前記シリアルパラレル変換部及びパラレルシリアル変換部の変換動作をチェックすることができる。また、前記シリアルパラレル変換部及びパラレルシリアル変換部が正常な場合には、入力シリアルデータが一定の遅延をもって同じデータで出力シリアルデータとして出力されるので、正常か否かの検証が容易になる。
【００１９】
また、例えば、入力シリアルデータを第１クロック信号で順次シフトする第１シフトレジスタと、第１シフトレジスタからパラレルクロック信号に同期して第１パラレルデータを抽出する第１パラレルレジスタと、第１パラレルデータを第２クロック信号でデジタル処理して第２パラレルデータにするデジタル信号演算部と、与えられるパラレルデータを前記パラレルクロック信号に同期して保持する第２パラレルレジスタと、第２パラレルレジスタに保持されたパラレルデータをロードした後に第１クロック信号で順次シフトしてシリアルデータを出力する第２シフトレジスタを備えるデジタルデータ演算装置において、テスト時に与えられるテスト切替信号に応じて、第２パラレルレジスタに与えるパラレルデータを第２パラレルデータから第１パラレルデータに切り替えるセレクタ部を設けると良い。
【００２０】
このようにすると、テスト用に設ける端子は、通常時とテスト時を切換える前記テスト切替信号を入力する１個の端子だけであるにも拘わらず、テスト時に通常経路と同じ経路、同じタイミングで第１シフトレジスタ、第１パラレルレジスタ、第２パラレルレジスタ及び第２シフトレジスタのシフト動作及び変換動作をチェックすることができる。また、第１シフトレジスタ、第１パラレルレジスタ、第２パラレルレジスタ及び第２シフトレジスタが正常な場合には、入力シリアルデータが一定の遅延をもって同じデータで出力シリアルデータとして出力されるので、正常か否かの検証が容易になる。
【００２１】
また、例えば、入力シリアルデータをクロック信号で順次シフトする第１シフトレジスタと、第１シフトレジスタから第１パラレルデータを抽出する第１パラレルレジスタと、第１パラレルデータをデジタル処理して第２パラレルデータにするデジタル信号演算部と、第２パラレルデータを保持する第２パラレルレジスタと、通常時は第２パラレルレジスタに保持された第２パラレルデータをロードした後に前記クロック信号で順次シフトしてシリアルデータを出力する第２シフトレジスタを備えるデジタルデータ演算装置において、テスト時に与えられるテスト切替信号に応じて、第２シフトレジスタの初段フリップフロップの入力を、第２パラレルレジスタの１ビット出力から第１シフトレジスタの最終段フリップフロップの出力に切り替えるセレクタ部を設け、テスト時は前記入力シリアルデータを前記クロック信号で第１シフトレジスタと第２シフトレジスタとを順次シフトして出力するようにすると良い。
【００２２】
このようにすると、テスト用に設ける端子は通常時とテスト時を切換える前記テスト切替信号を入力する１個の端子だけであるにも拘わらず、テスト時に通常経路と同じ経路、同じタイミングで前記シリアルパラレル変換部が有する第１シフトレジスタ及び前記パラレルシリアル変換部が有する第２シフトレジスタのシフト動作をチェックすることができる。また、前記シリアルパラレル変換部が有する第１シフトレジスタ及び前記パラレルシリアル変換部が有する第２シフトレジスタが正常な場合には、入力シリアルデータが一定の遅延をもって同じデータで出力シリアルデータとして出力されるので、正常か否かの検証が容易になる。
【００２３】
また、例えば、入力シリアルデータを第１クロック信号で順次シフトする第１シフトレジスタと、第１シフトレジスタから第１パラレルクロック信号に同期して第１パラレルデータを抽出する第１パラレルレジスタと、第１パラレルデータを第２クロック信号でデジタル処理して第２パラレルデータにするデジタル信号演算部と、第２パラレルデータを第２パラレルクロック信号に同期して保持する第２パラレルレジスタと、通常時は第２パラレルレジスタに保持された第２パラレルデータをロードした後に第１クロック信号で順次シフトしてシリアルデータを出力する第２シフトレジスタを備えるデジタルデータ演算装置であって、第２シフトレジスタが、複数のフリップフロップと、第１クロック信号と第２パラレルクロック信号とから生成されるタイミング信号に応じて、前記複数のフリップフロップを直列接続する状態と前記複数のフリップフロップに第２パラレルレジスタからの第２パラレルデータをロードする状態とを切り替えるビットセレクタとから成るデジタルデータ演算装置において、テスト時に与えられるテスト切替信号に応じて、第２シフトレジスタの初段フリップフロップの入力を第２パラレルレジスタの１ビット出力から第１シフトレジスタの最終段フリップフロップの出力に切り替えるセレクタ部と、第２シフトレジスタを構成する前記複数のフリップフロップが直列接続される状態になるように前記ビットセレクタを切り替える切替手段を設け、テスト時は前記入力シリアルデータを第１クロック信号で第１シフトレジスタと第２シフトレジスタとを順次シフトして出力するようにすると良い。
【００２４】
このようにすると、テスト用に設ける端子は通常時とテスト時を切換える前記テスト切替信号を入力する１個の端子だけであるにも拘わらず、テスト時に通常経路と同じ経路、同じタイミングで第１シフトレジスタ及び第２シフトレジスタのシフト動作をチェックすることができる。また、第１シフトレジスタ及び第２シフトレジスタが正常な場合には、入力シリアルデータが一定の遅延をもって同じデータで出力シリアルデータとして出力されるので、正常か否かの検証が容易になる。
【００２５】
また、例えば、前記切替手段を、前記テスト切替信号と前記タイミング信号との論理和を前記ビットセレクタに与えるゲート回路にすると、簡単な構成で、前記テスト切替信号に応じて、第２シフトレジスタを構成する前記複数のフリップフロップが直列接続される状態になるように前記ビットセレクタを切り替えることができる。
【００２６】
また、例えば、前記デジタルデータ演算装置をＬＳＩにすると、テスト用に設ける端子を１個だけにしてＬＳＩの小型化及びＬＳＩのパッケージコストの低減を図るとともに、ＬＳＩ内部に設けられた外部とのインターフェイスを司る周辺回路のテストを通常時と同じ経路、同じタイミングで行うことのできるデジタルデータ演算ＬＳＩが実現できる。
【００２７】
また、例えば、ＭＤ装置に前記デジタルデータ演算ＬＳＩを用いると、ＬＳＩの実装面積が低減できるので、小型化したＭＤ装置が実現できる。また、テスト用に増える端子は１個だけなので、ＬＳＩの実装の信頼性を損なうこともないので、信頼性の高いＭＤ装置を提供することができる。
【００２８】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照して説明する。説明の便宜上、従来例の図７及び図８と同一の部分については同一の符号を付している。図１は、本発明に係るデジタルデータ演算装置が用いられるＭＤ装置の電気的構成を示すブロック図である。
【００２９】
図１に示すＭＤ装置は、圧縮された後に変調されて記録媒体であるミニディスク１３に記録された音声データを再生する録再用の装置であり、光ピックアップ１と、対物レンズ１ａと、ＲＦアンプ２と、送りモータ８と、スピンドルモータ９と、ドライブ回路１０と、信号処理ＬＳＩ４１と、ショックプルーフメモリ５と、演算ＬＳＩ（デジタルデータ演算装置）１６と、ＡＤ／ＤＡコンバータ７と、入力装置１４と、表示装置１５を備えている。また、信号処理ＬＳＩ４１は、図１に示すＭＤ装置全体の制御と音声データの基本的な処理機能を有したＬＳＩであり、エンコーダ／デコーダ回路３と、メモリコントローラ４と、データ圧縮／伸長回路６と、サーボ回路１１と、システムコントローラ１２から構成されている。
【００３０】
送りモータ８は、光ピックアップ１をミニディスク１３のトラックに直交する方向へ移動させるためのモータであり、スピンドルモータ９は、ミニディスク１３を回転させるためのモータである。ドライブ回路１０は、送りモータ８、スピンドルモータ９及び光ピックアップ１の対物レンズ１ａを駆動する駆動装置を動作させるために、これらに電力を供給する回路である。
【００３１】
サーボ回路１１は、光ピックアップ１から出射される光をディスク１３の目標のトラックに追従させるなどの動作が正確に行われるように、ドライブ回路１０により駆動される上記の各装置をフィードバック制御する回路である。このサーボ回路１１は、システムコントローラ１２の指示に従って、ＲＦアンプ２の出力に基づいた制御量を決定し、その制御量を制御信号としてドライブ回路１０に送出するようになっている。
【００３２】
システムコントローラ１２は、エンコーダ／デコーダ回路３、メモリコントローラ４、サーボ回路１１及び表示装置１５を集中管理するマイクロコンピュータである。また、図１に示すＭＤ装置を操作する操作キー等は入力装置１４に含まれ、システムコントローラ１２に指示が送られる。また、演算ＬＳＩ１６は、信号処理ＬＳＩ４１には無いサラウンド機能をもつＬＳＩであり、１ビットのデータの入出力をもっている。
【００３３】
以下に、再生時の信号の流れを説明する。尚、記録時の信号の流れは再生時の逆の流れとなり、その説明は省略する。先ず、光ピックアップ１は、記録媒体としてのミニディスク１３に光を照射し、ミニディスク１３からの反射光を取り込むヘッドであり、ミニディスク１３に記録されたＲＦ信号（変調された圧縮データ）を毎秒１．４Ｍビットの速度で読み取るようになっている。そして、ＲＦアンプ２は、光ピックアップ１により読み取られたＲＦ信号を増幅するようになっている。次に、エンコーダ／デコーダ回路３は、サブコードの処理等を行うためにシステムコントローラ１２と通信可能に設けられるとともに、ＲＦアンプ２を介して伝えられたＲＦ信号を復調して圧縮データに変換し、その圧縮データに誤り訂正等の所定の処理を施すようになっている。
【００３４】
メモリコントローラ４は、エンコーダ／デコーダ回路３を経た圧縮データをショックプルーフメモリ５に保持させるように、システムコントローラ１２の指示に従ってショックプルーフメモリ５の書き込み動作及び読み取り動作を制御するようになっている。即ち、このメモリコントローラ４は、エンコーダ／デコーダ回路３から出力された圧縮データをショックプルーフメモリ５に転送するとともに、ショックプルーフメモリ５から出力された圧縮データをデータ伸長回路６に転送するようになっている。
【００３５】
また、ショックプルーフメモリ５は、エンコーダ／デコーダ回路３から出力された圧縮データを一時的に保持する半導体メモリであり、例えば、４ＭビットＤＲＡＭが適当である。このショックプルーフメモリ５は、エンコーダ／デコーダ回路３とデータ圧縮／伸長回路６との間に配されており、エンコーダ／デコーダ回路３から出力される圧縮データの転送速度と、データ圧縮／伸長回路６に入力される圧縮データの転送速度との差を吸収すること、及び、振動等の外乱による再生の中断を防止するために音声信号出力を保護することを目的として設けられている。
【００３６】
データ伸長手段としてのデータ圧縮／伸長回路６は、ＡＴＲＡＣ（Ａｄａｐｔｉｖｅ  Ｔｒａｎｓｆｏｒｍ  Ａｃｏｕｓｔｉｃ  Ｃｏｄｉｎｇ）方式により圧縮された音声データの圧縮を解いて、圧縮データを元の大きさに伸長する回路であり、毎秒０．３Ｍビットの速度でデータ伸長処理を行い、１ビットのオーディオデータを出力する。そして、演算ＬＳＩ１６は、サラウンド処理を行い、１ビットのデータを出力する。サラウンド機能を持たないＭＤ装置では、この演算ＬＳＩ１６は使用せず、即ち、実装されず、演算ＬＳＩ１６の入力部と出力部のパターンが接続された構成となる。そして、ＡＤ／ＤＡコンバータ７は、演算ＬＳＩ１６から出力されたオーディオデータをアナログに変換した音楽信号等を出力する。
【００３７】
このようなＭＤ装置に使用される演算ＬＳＩ１６が本発明に係るデジタルデータ演算装置であり、以下に、このようなデジタルデータ演算装置の実施形態を説明する。図２は、第１実施形態の演算ＬＳＩ１６の内部概略構成を示すブロック図である。図２において、図７と同一の部分には同一の符号を付し、その詳細な説明は省略する。図７に示す従来のデジタルデータ演算装置と相違する点は、テスト入力端子３１及びテスト出力端子３４を無くし、ＰＳ部１９に入力されるパラレルデータを、テスト切替端子３３からのテスト切替信号に応じて、ＤＳＰ部１８からの第２パラレルデータからＳＰ部１７からの第１パラレルデータに切り替えるセレクタ部２０が設けられている点である。
【００３８】
このような構成の図２に示す演算ＬＳＩ１６は、通常時はセレクタ２０がＤＳＰ部１８からの第２パラレルデータをＰＳ部１９に与える方に切り替えられており、上述した図７に示す従来の演算ＬＳＩの通常時の動作と同じ動作を行う。一方、テスト時において、テスト切替端子３３からのテスト切替信号が入力されると、セレクタ部２０はＳＰ部１７からの第１パラレルデータをＰＳ部１９に与える方に切り替えられる。そして、データ入力端子３２から入力されるテスト用入力シリアルデータがＳＰ部１７でテスト用第１パラレルデータに変換され、セレクタ部２０を介してＰＳ部１９に与えられ、ＰＳ部１９でテスト用出力シリアルデータに変換され、データ出力端子３５から出力される。
【００３９】
図３は、図２に示す演算ＬＳＩ１６の構成をより詳細に示すブロック図である。図３において、図２と同一の部分には同一の符号を付している。図３において、ＳＰ部１７は４個のフリップフロップから成る入力側シフトレジスタ２３と４ビットのパラレルレジスタＰ２１から構成されている。また、ＰＳ部１９は４ビットのパラレルレジスタＱ２２と、４個のフリップフロップと各フリップフロップ間に接続されたビットセレクタから成る出力側シフトレジスタ２４と、前記ビットセレクタを切り替えるタイミング信号を生成するタイミング生成回路２５から構成されている。また、各クロック信号が与えられるクロック端子３８、３９、４０が備えられている。
【００４０】
次に、このような構成の図３に示す演算ＬＳＩ１６の動作を説明する。先ず、通常時の動作を説明するが、通常時においては、テスト切替端子３３に入力されるテスト切替信号は常時“０”とする。音声の所定のフォーマットに沿ったシリアルデータであり、データ入力端子３２に入力された入力シリアルデータは、入力側シフトレジスタ２３でクロック端子３８に与えられたクロックＡによりシフトされ、パラレルレジスタＰ２１で、クロック端子３９に与えられたパラレルクロックの立ち上がりタイミングでラッチされる。尚、クロックＡはクロック端子４０に与えられるクロックＢより十分低速である。また、入力側シフトレジスタ２３と出力側シフトレジスタ２４の８個のセル（フリップフロップ）、パラレルレジスタＰ２１及びパラレルレジスタＱ２２は、図中に記載の”ＣＫ”に与えられるクロックの立ち上がりで、入力信号をラッチし、出力信号とする動作を行う。
【００４１】
パラレルレジスタＰ２１の出力がＤＳＰ部１８の入力となり、クロックＢによりサラウンド処理の高速演算を行った後、セレクタ２０の“０”入力側を経由し、パラレルレジスタＱ２２に入力される。ここで、ＤＳＰ部１８の出力はパラレルクロックの立ち上がりタイミングでパラレルレジスタＱ２２によりラッチされる。そして、パラレルレジスタＱ２２の出力が、タイミング生成回路２５の出力が”０”のときに、出力側シフトレジスタ２４のビットセレクタが”０”入力側に切り替わることにより、出力側シフトレジスタ２４の各フリップフロップにロードされ、その後、タイミング生成回路２５の出力が”１”のときに、出力側シフトレジスタ２４のビットセレクタが”１”入力側に切り替わることにより、出力側シフトレジスタ２４の各フリップフロップをクロックＡで順次シフトされることによりシリアル化され、演算処理後の出力シリアルデータとしてデータ出力端子３５に出力される。ここで、タイミング生成回路２５は、クロックＡとパラレルクロックにより、パラレルクロックの立ち上がり検出信号を作成する働きを持っている。
【００４２】
次に、テスト時の動作を説明する。尚、ＤＳＰ部１８のテストは一般的なスキャン方式にて行っている。以下に、ＤＳＰ部１８以外のテストを行う際の動作を図４を参照して説明する。図４は、図３に示す演算ＬＳＩ１６のテスト時における各部の信号を示すタイムチャートである。図４において、（ａ）はクロックＡ、（ｂ）はパラレルクロック、（ｃ）は入力シリアルデータ、（ｄ）はパラレルレジスタＰ２１の入力、（ｅ）はパラレルレジスタＰ２１の出力、即ち、パラレルレジスタＱ２２の入力、（ｆ）はパラレルレジスタＱ２２の出力、（ｇ）はタイミング生成回路２５の出力、（ｈ）は出力シリアルデータを示す。
【００４３】
図４（ｃ）に示すテスト用の１ビットの入力シリアルデータであるＡ３、Ａ２、Ａ１、Ａ０、Ｂ３、Ｂ２、Ｂ１、Ｂ０、Ｃ３、Ｃ２、Ｃ１、Ｃ０が順次入力されると、通常時と同様に入力側シフトレジスタ２３でクロックＡによりシフトされ、パラレルレジスタＰ２１の入力Ａ［３：０］となる。尚、図４（ｃ）の入力シリアルデータのＡ３の左（前）及びＣ０の右（後）は、説明を簡単にするためにデータを記載していないが、以下に説明する動作と同じ動作が行われている。
【００４４】
次に、このパラレルレジスタＰ２１の入力は、パラレルクロックの立ち上がりタイミングでラッチされ、図４（ｅ）に示すように、ｍタイミングでＡ［３：０］、ｎタイミングでＢ［３：０］、ｏタイミングでＣ［３：０］がパラレルレジスタＰ２１の出力となる。そして、テスト時はテスト切替信号が“１”であるため、セレクタ２０の“１”入力側を経由し、パラレルレジスタＰ２１の出力がパラレルレジスタＱ２２の入力となる。
【００４５】
そして、パラレルレジスタＱ２２にてパラレルクロックに同期してラッチされ、１サイクル遅延し、即ち、図４（ｆ）に示すように、ｎタイミングでＡ［３：０］、ｏタイミングでＢ［３：０］、ｐタイミングでＣ［３：０］がパラレルレジスタＱ２２の出力となる。そして、通常時と同様に、出力側シフトレジスタ２４にタイミング生成回路２５からの出力（図４（ｇ）に示す）でロードされた後、クロックＡで順次シフトされることによりシリアル化され、図４（ｈ）に示すように、クロックＡの８．５発分遅れでテスト用の入力シリアルデータと同じ値のＡ３、Ａ２、Ａ１、Ａ０、Ｂ３、Ｂ２、Ｂ１、Ｂ０、Ｃ３、Ｃ２、Ｃ１、Ｃ０が出力シリアルデータとして出力される。
【００４６】
このようにして、出力されたテスト用出力シリアルデータが、入力したテスト用入力シリアルデータと一致するかどうかで、ＳＰ部１７及びＰＳ部１９が正常かどうかを判別することができる。即ち、テスト用端子としては、テスト切替信号を入力するためのテスト切替端子３３を設けるだけで、通常経路と同じ経路、同じタイミングで周辺回路であるＳＰ部１７及びＰＳ部１９の動作チェックを容易に行うことができる。
【００４７】
次に、演算ＬＳＩ１６の他の実施形態を説明する。図５は、第２実施形態の演算ＬＳＩ１６の内部構成を示すブロック図である。図５において、図３と同一の部分には同一の符号を付し、その説明を省略する。図５に示す演算ＬＳＩ１６が図３に示す演算ＬＳＩ１６と相違する点は、セレクタ部２０の代わりに、テスト切替信号に応じて、出力側シフトレジスタ２４を構成するフリップフロップの初段のフリップフロップの入力を入力側シフトレジスタ２３を構成するフリップフロップの最終段のフリップフロップの出力と、パラレルレジスタＱ２２のビット出力とに切り替えるセレクタ部２７が設けられている点と、テスト時、即ち、テスト切替信号が”１”のときに、タイミング生成回路２５の出力を”１”に固定するマスク用ＯＲゲート（切替手段、ゲート回路）２６が設けられている点と、クロック端子３９の代わりに、パラレルレジスタＰ２１を駆動するパラレルクロックＰが与えられるクロック端子３９ｐと、パラレルレジスタＱ２２を駆動するパラレルクロックＱが与えられるクロック端子３９ｑが設けられている点である。
【００４８】
次に、このような構成の図５に示す演算ＬＳＩ１６の動作を説明する。先ず、通常時の動作を説明する。データ入力端子３２に入力された入力シリアルデータは、入力側シフトレジスタ２３でクロック端子３８に与えられたクロックＡによりシフトされ、パラレルレジスタＰ２１で、クロック端子３９ｐに与えられたパラレルクロックＰの立ち上がりタイミングでラッチされる。
【００４９】
パラレルレジスタＰ２１の出力がＤＳＰ部１８の入力となり、クロックＢによりサラウンド処理の高速演算を行った後、パラレルレジスタＱ２２に入力される。ここで、ＤＳＰ部１８の出力はパラレルクロックＱの立ち上がりタイミングでラッチされ、タイミング生成回路２５からの出力により、出力側シフトレジスタ２４にロードされた後、クロックＡで順次シフトされることによりシリアル化され、演算処理後の出力シリアルデータとしてデータ出力端子３５に出力される。
【００５０】
このとき、出力側シフトレジスタ２４を構成する初段のフリップフロップには、テスト切替信号が”０”であるので、セレクタ部２７の”０”入力側を経由して、パラレルレジスタＱ２２のビット出力が入力されている。また、マスク用ＯＲゲート２６のテスト切替信号側の入力は”０”であるので、タイミング生成回路２５の出力はそのまま出力側シフトレジスタ２４のビットセレクタに伝えられる。
【００５１】
次に、テスト時の動作を図６を参照して説明する。図６は、図５に示す演算ＬＳＩ１６のテスト時における各部の信号を示すタイムチャートである。図６において、（ａ）はクロックＡ、（ｂ）はパラレルクロックＰ、（ｃ）は入力シリアルデータ、（ｄ）は入力側シフトレジスタ２３の最終段フリップフロップの出力、（ｅ）はタイミング生成回路２５の出力、（ｆ）は出力シリアルデータを示す。
【００５２】
図６（ｃ）に示すテスト用の１ビットの入力シリアルデータであるＡ３、Ａ２、Ａ１、Ａ０、Ｂ３、Ｂ２、Ｂ１、Ｂ０、Ｃ３、Ｃ２、Ｃ１、Ｃ０が順次入力されると、通常時と同様に入力側シフトレジスタ２３でクロックＡによりシフトされ、図６（ｄ）に示すようにクロックＡの３．５発分の遅れで最終段のフリップフロップから出力される。尚、図６（ｃ）の入力シリアルデータのＡ３の左（前）及びＣ０の右（後）は、説明を簡単にするためにデータを記載していないが、以下に説明する動作と同じ動作が行われている。
【００５３】
テスト時はテスト切替信号が”１”なので、セレクタ部２７は”１”入力側に切り替えられており、入力側シフトレジスタ２３の最終段フリップフロップからの出力はセレクタ部２７を経由して出力側シフトレジスタ２４の初段フリップフロップに入力される。また、出力側シフトレジスタ２４のビットセレクタは、マスク用ＯＲゲート２６の出力が”１”に固定されているため、”１”入力側に切り替えられ、出力側シフトレジスタ２４を構成する全フリップフロップが直列に接続された状態になっている。
【００５４】
従って、入力側シフトレジスタ２３の最終段フリップフロップからの出力はクロックＡで出力側シフトレジスタ２４をシフトされ、図６（ｆ）に示すように、テスト用の入力シリアルデータと同じ値のＡ３、Ａ２、Ａ１、Ａ０、Ｂ３、Ｂ２、Ｂ１、Ｂ０、Ｃ３、Ｃ２、Ｃ１、Ｃ０が出力シリアルデータとして、データ出力端子３５から出力される。換言すれば、テスト時はデータ入力端子３２からデータ出力端子３５までの間で、クロックＡでシフトする８段のシフトレジスタが構成されることになり、入力側シフトレジスタ２３及び出力側シフトレジスタ２４が正常であれば、入力シリアルデータが、この入力シリアルデータと同じシリアルデータでクロックＡの７．５発分の遅れで出力シリアルデータとして出力される。
【００５５】
このようにすると、パラレルレジスタＰ２１、パラレルレジスタＱ２２、タイミング生成回路２５を含むテストが複雑となる場合、即ち、パラレルレジスタＰ２１とパラレルレジスタＱ２２のクロックが異なる場合、または、ＳＰ部１７とＰＳ部１９のシリアルのビット数が異なる場合等においても、テスト用端子としては、テスト切替信号を入力するためのテスト切替端子３３を設けるだけで、通常経路と同じ経路、同じタイミングで周辺回路である入力側シフトレジスタ２３及び出力側シフトレジスタ２４の動作チェックを容易に行うことができる。
【００５６】
以上説明したように、テスト用に設ける端子は通常時とテスト時を切換える前記テスト切替信号を入力する１個のテスト切替端子３３だけであるにも拘わらず、テスト時に通常経路と同じ経路、同じタイミングで図２に示す周辺回路３０をチェックすることができる。また、周辺回路３０が正常な場合には、入力シリアルデータが一定の遅延をもって同じデータで出力シリアルデータとして出力されるので、正常か否かの検証が容易になる。そして、テスト用に設ける端子を１個にしたことで、図１に示す演算ＬＳＩ１６の小型化が図れ、また、演算ＬＳＩ１６のパッケージコストを低減できる。更に、演算ＬＳＩ１６を小型にすることにより実装面積が低減できるので、図１に示すＭＤ装置を小型化することができる。また、テスト用に増える端子は１個だけなので、ＬＳＩの実装の信頼性を損なうこともないので、信頼性の高いＭＤ装置を提供することができる。
【００５７】
尚、以上説明した実施形態は、ＭＤ装置に使用される演算ＬＳＩにおける実施形態であるが、同様の構成をもつ他のＬＳＩにも本発明は適用可能である。また、ＬＳＩ化されていない同様の構成をもつデジタルデータ演算装置にも本発明は適用可能である。また、デジタル処理するデータが音声データだけでなく、画像データ等の他のデジタルデータである場合のデジタルデータ演算装置にも本発明は適用可能である。
【００５８】
【発明の効果】
以上のように、本発明によると、入力シリアルデータを第１パラレルデータに変換するシリアルパラレル変換部と、第１パラレルデータをデジタル処理して第２パラレルデータにするデジタル信号演算部と、与えられるパラレルデータをシリアルデータに変換して出力するパラレルシリアル変換部を備えるデジタルデータ演算装置において、テスト用に設ける端子は、通常時とテスト時を切換えるテスト切替信号を入力する１個の端子だけであるにも拘わらず、テスト時に通常経路と同じ経路、同じタイミングで前記シリアルパラレル変換部及びパラレルシリアル変換部の変換動作をチェックすることができる。また、前記シリアルパラレル変換部及びパラレルシリアル変換部が正常な場合には、入力シリアルデータが一定の遅延をもって同じデータで出力シリアルデータとして出力されるので、正常か否かの検証が容易になる。
【００５９】
また、本発明によると、前記デジタルデータ演算装置をＬＳＩにしたので、テスト用に設ける端子を１個だけにしてＬＳＩの小型化及びＬＳＩのパッケージコストの低減を図るとともに、ＬＳＩ内部に設けられた外部とのインターフェイスを司る周辺回路のテストを通常時と同じ経路、同じタイミングで行うことのできるデジタルデータ演算ＬＳＩが実現できる。
【００６０】
また、本発明によると、ＭＤ装置に前記デジタルデータ演算ＬＳＩを用いたので、ＬＳＩの実装面積を低減して小型化したＭＤ装置が実現できる。また、デジタルデータ演算ＬＳＩのテスト用に増える端子は１個だけなので、ＬＳＩの実装の信頼性を損なうこともないので、信頼性の高いＭＤ装置を提供することができる。
【図面の簡単な説明】
【図１】は、本発明に係るデジタルデータ演算装置が用いられるＭＤ装置の電気的構成を示すブロック図である。
【図２】は、本発明の第１実施形態の演算ＬＳＩの内部概略構成を示すブロック図である。
【図３】は、図２に示す演算ＬＳＩの構成をより詳細に示すブロック図である。
【図４】は、図３に示す演算ＬＳＩのテスト時における各部の信号を示すタイムチャートである。
【図５】は、本発明の第２実施形態の演算ＬＳＩの内部構成を示すブロック図である。
【図６】は、図５に示す演算ＬＳＩのテスト時における各部の信号を示すタイムチャートである。
【図７】は、従来の演算ＬＳＩ内部の電気的構成を示すブロック図である。
【図８】は、従来の他の演算ＬＳＩ内部の電気的構成を示すブロック図である。
【符号の説明】
１    光ピックアップ
１ａ    対物レンズ
２    ＲＦアンプ
３    エンコーダ／デコーダ回路
４    メモリコントローラ
５    ショックプルーフメモリ
６    データ圧縮／伸長回路
７    ＡＤ／ＤＡコンバータ
８    送りモータ
９    スピンドルモータ
１０    ドライブ回路
１１    サーボ回路
１２    システムコントローラ
１３    ミニディスク
１４    入力装置
１５    表示装置
１６    演算ＬＳＩ（デジタルデータ演算装置）
１７    ＳＰ部（シリアルパラレル変換部）
１８    ＤＳＰ部（デジタル信号演算部）
１９    ＰＳ部（パラレルシリアル変換部）
２０、２７    セレクタ部
２１    パラレルレジスタＰ
２２    パラレルレジスタＱ
２３    入力側シフトレジスタ
２４    出力側シフトレジスタ
２５    タイミング生成回路
２６    マスク用ＯＲゲート（切替手段、ゲート回路）
３０    周辺回路
３１    テスト入力端子
３２、３６    データ入力端子
３３    テスト切替端子
３４、３７    テスト出力端子
３５    データ出力端子
３８、３９、３９ｐ、３９ｑ、４０    クロック端子
４１    信号処理ＬＳＩ
【図１】
2004326282.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004326282.tif 000007
【図６】
2004326282.tif 000008
【図７】
2004326282.tif 000009
【図８】
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