(57)【要約】【課題】不揮発性メモリセルを有する半導体記憶装置に格納するチップデータの信頼性を向上すると共に、装置の初期化動作の信頼性を向上できるようにする。【解決手段】半導体記憶装置は、不揮発性メモリセルを有するメモリセルブロック１１〜１４を有している。各メモリセルブロック１１〜１４は、半導体記憶装置の動作パラメータを含むチップデータを格納するチップデータ格納領域１１ｂ〜１４ｂと、該チップデータ格納領域ごとに設けられ、格納されたチップデータの有効性を示すパスフラグ格納領域１１ｃ〜１４ｃとを有している。各チップデータ格納領域１１ｃ〜１４ｃには、すべて同一のチップデータが格納されている。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリセルを有するメモリセルブロックを備えた半導体記憶装置であって、
前記メモリセルブロックは、前記半導体記憶装置の動作パラメータを含むチップデータを格納する複数のチップデータ格納領域と、該複数のチップデータ格納領域ごとに設けられ、格納されたチップデータの有効性を示すパスフラグ格納領域とを有し、
前記複数のチップデータ格納領域には、すべて同一のチップデータが格納されていることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルブロックを複数備えており、
前記複数のチップデータ格納領域は、前記複数のメモリセルブロックのそれぞれに設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記パスフラグは、複数のビットからなるビット列により構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記パスフラグは、前記ビット列を構成する各ビットがすべて０の場合及びすべて１の場合を除くデータからなることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記チップデータはコントロールビットを含み、該コントロールビットによって、前記チップデータを前記半導体記憶装置の初期化動作を指示するコントロールコマンドとすることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記コントロールコマンドは、前記チップデータ格納領域に対する読み出しを停止する読み出し停止コマンド、又は読み出しアドレスをスキップするジャンプコマンドを含むことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルブロックにおいて、
前記チップデータ格納領域及びパスフラグ格納領域は、２つのトランジスタと２つのキャパシタとからなる不揮発性メモリセルを含み、
前記チップデータ格納領域及びパスフラグ格納領域を除く領域は、１つのトランジスタと１つのキャパシタとからなる不揮発性メモリセルを含むことを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体記憶装置。
【請求項８】
前記不揮発性メモリセルは、キャパシタの容量膜に強誘電体を用いた強誘電体メモリセルであり、
前記チップデータ格納領域及びパスフラグ格納領域に対する書き込み時間及び読み出し時の再書き込み時間は、前記メモリセルブロックにおける前記チップデータ格納領域及びパスフラグ格納領域を除く領域に対する書き込み時間及び読み出し時の再書き込み時間よりも長く設定されることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体記憶装置。
【請求項９】
不揮発性メモリセルを有するメモリセルブロックを備え、前記メモリセルブロックは、前記半導体記憶装置の動作パラメータを含むチップデータを格納する複数のチップデータ格納領域と、該複数のチップデータ格納領域ごとに設けられ、格納されたチップデータの有効性を示すパスフラグ格納領域とを有し、前記複数のチップデータ格納領域には、すべて同一のチップデータが格納される半導体記憶装置の初期化方法であって、
前記複数のチップデータ格納領域のうちの１つに格納されているパスフラグの真偽を判定する第１の工程と、
判定したパスフラグが真である場合には、そのチップデータ格納領域に格納されているチップデータに基づいて、前記半導体記憶装置の動作を決定する初期化を行なう第２の工程と、
判定したパスフラグが偽である場合には、残りのうちの１つのチップデータ格納領域に格納されているパスフラグの真偽を判定する第３の工程とを備え、
前記第３の工程は、残りのパスフラグの判定が真となるまで繰り返すことを特徴とする半導体記憶装置の初期化方法。
【請求項１０】
不揮発性メモリセルを有するメモリセルブロックと、
前記不揮発性メモリセルの動作を制御する周辺回路と、
前記周辺回路をリセットするための第１の電源電圧と、外部コマンドを受け付け且つ前記第１の電源電圧よりも高い第２の電源電圧とを検出する電源電圧検出器とを備えていることを特徴とする半導体記憶装置。
【請求項１１】
前記メモリセルブロックは、前記半導体記憶装置の動作パラメータを含むチップデータを格納するチップデータ格納領域を有し、
前記電源電圧検出器が前記第１の電源電圧を検出するのに同期して前記チップデータを読み出し、読み出したチップデータにより前記半導体記憶装置の動作を決定する初期化を行なう初期化回路をさらに備えていることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記チップデータの読み出しから前記半導体記憶装置の動作が決定されるまでの間は、外部から入力される外部コマンドを実行しないことを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記チップデータの読み出しから前記半導体記憶装置の動作が決定されるまでの間は、前記不揮発性メモリセルに対する読み出し動作及び書き込み動作を禁止する信号を出力することを特徴とする請求項１１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその初期化方法に関し、特に、強誘電体からなる容量膜を持つキャパシタを有する不揮発性半導体記憶装置及びその初期化方法に関する。
【０００２】
【従来の技術】
近年、電源がオフにされた状態であっても、記録されたデータを保持し続ける不揮発性メモリ装置は、ＦＬＡＳＨ、ＥＥＰＲＯＭ、又はＦｅＲＡＭ等のように、多くの半導体記憶装置に利用されるようになってきている。
【０００３】
これらの不揮発性メモリ装置及び該不揮発性メモリ装置を用いたシステムにおいては、不揮発性メモリ装置のメモリ部にその動作モードやシステムの動作モードを記憶してシステムの最適化を図ったり、また、メモリ部が冗長救済を行なう構成である場合には、システムが使用するメモリ部に欠陥があれば冗長救済アドレスを保持しておき、保持された冗長救済アドレスを用いてメモリ部の欠陥の救済を行なっている。
【０００４】
従来、メモリ部の動作モード、システムの動作モードの最適化及び冗長救済を実現するには、あらかじめ動作モード及び冗長救済アドレス等を含むチップデータを不揮発性メモリ部の所定領域に格納しておき、電源を投入した後に、該所定領域からチップデータを読み出して初期設定を行なうことにより、不揮発性メモリ部の動作モードの初期化、システム動作モードの初期化、及び冗長救済の設定等を行なっている。
【０００５】
以下、従来の不揮発性メモリを有する半導体記憶装置について図面を参照しながら説明する。
【０００６】
図７は従来の半導体記憶装置の回路構成を示している。
【０００７】
図７に示すように、従来の半導体記憶装置は、それぞれが複数の不揮発性メモリセルからなり、行列状に配置された、ユーザデータの格納領域（通常メモリセル）である第１のメモリセルブロック１０１、第２のメモリセルブロック１０２、第３のメモリセルブロック１０３及び第４のメモリセルブロック１０４を有している。
【０００８】
第１のメモリセルブロック１０１には、通常メモリセル１０１ａの他に、例えば、メモリセルブロックの動作モード及び冗長救済アドレス等を含むチップデータを格納するチップデータ格納領域１０１ｂが設けられている。
【０００９】
各メモリセルブロック１０１〜１０４はメモリ制御回路１１０と接続されており、メモリ制御回路１１０は、マイクロコンピュータ１２０からの外部コマンドをデコードするコマンドデコーダ１１１から内部制御信号を受信する。また、メモリ制御回路１１０は、動作モード及び冗長救済アドレスを一次的に格納するシステムレジスタ１１２と接続されている。
【００１０】
このように構成された半導体記憶装置は、その初期化動作として、電源が投入された後に、マイクロコンピュータ１２０が、メモリ制御回路１１０を介して、チップデータ格納領域１０１ｂからチップデータを読み出してシステムレジスタ１１２に書き込むことにより、装置の動作モードの設定及び冗長救済処理等を行なっている。ここで、この初期化動作が正常に行なわれるには、チップデータ格納領域１０１ｂがメモリ検査工程において必ず合格（パス）している必要があり、該チップデータ格納領域１０１ｂに１つのアドレスでも不合格（フェイル）があれば、その半導体チップは不良品とされる。
【００１１】
【発明が解決しようとする課題】
このように、前記従来の半導体記憶装置は、チップデータ格納領域１０１ｂのうち１つのアドレスに欠陥があると、メモリセルブロック１０１〜１０４に欠陥がなくても、その半導体チップは不良品と判定されてしまうという第１の問題がある。
【００１２】
また、初期化動作は、電源の投入直後に行なわれるため、電源電圧が不安定な状態となる場合があり、通常の動作時と比べて信頼性が高い動作を要求されるものの、従来は、何らの対策も講じられていないという第２の問題がある。
【００１３】
また、初期化動作中に、外部コマンドが入力されるとシステムの動作モードの設定、及び冗長救済のアドレス情報が失われるおそれがあり、特に、破壊読み出しを行なうＦｅＲＡＭ装置のような場合は大きな問題（第３の問題）となる。
【００１４】
本発明は、前記従来の問題を解決し、不揮発性メモリセルを有する半導体記憶装置に格納するチップデータの信頼性を向上することを第１の目的とし、装置の初期化動作の信頼性を向上することを第２の目的とする。
【００１５】
【課題を解決するための手段】
前記第１の目的を達成するため、本発明に係る第１の半導体記憶装置は、不揮発性メモリセルを有するメモリセルブロックを備えた半導体記憶装置を対象とし、メモリセルブロックは、半導体記憶装置の動作パラメータを含むチップデータを格納する複数のチップデータ格納領域と、該複数のチップデータ格納領域ごとに設けられ、格納されたチップデータの有効性を示すパスフラグ格納領域とを有し、複数のチップデータ格納領域には、すべて同一のチップデータが格納されている。
【００１６】
第１の半導体記憶装置によると、複数のチップデータ格納領域と、該複数のチップデータ格納領域ごとに設けられ、格納されたチップデータの有効性を示すパスフラグ格納領域とを有し、複数のチップデータ格納領域には、すべて同一のチップデータが格納されているため、例えば、ｎ個（但し、ｎは２以上の整数）のチップデータ格納領域を設けた場合には、そのうちの１つのパスフラグが有効であれば正常なチップデータを読み出すことができるので、従来の半導体記憶装置に対しｎ倍の信頼性を得ることができる。
【００１７】
第１の半導体記憶装置は、メモリセルブロックを複数備えており、複数のチップデータ格納領域は、複数のメモリセルブロックのそれぞれに設けられていることが好ましい。
【００１８】
例えば複数のメモリセルブロックのうちの１つに複数のチップデータ格納領域をすべて設けるような場合には、これら複数のチップデータ格納領域をアクセスするワード線及びビット線が共有化される場合もあり、その結果、欠陥までもが共有化されてしまうおそれがある。しかしながら、複数のチップデータ格納領域を複数のメモリセルブロックのそれぞれに分散させて設けることにより、複数のチップデータ格納領域のすべてが同時に欠陥を含むおそれが小さくなる。
【００１９】
また、第１の半導体記憶装置において、パスフラグが複数のビットからなるビット列により構成されていることが好ましい。
【００２０】
このようにすると、パスフラグを構成する複数のビットのうちの１ビットでもパス状態であれば、該パスフラグの有効性を判定することができる。
【００２１】
この場合に、パスフラグは、ビット列を構成する各ビットがすべて０の場合及びすべて１の場合を除くデータからなることが好ましい。
【００２２】
このようにすると、例えばビット線と電源線とがショートしたような場合に、複数のビットのすべてのビットが１に変化してしまったような場合であっても、確実にフェイル判定を行なうことができる。
【００２３】
また、この場合に、チップデータがコントロールビットを含み、該コントロールビットによって、チップデータを半導体記憶装置の初期化動作を指示するコントロールコマンドとすることが好ましい。
【００２４】
このようにすると、チップデータ格納領域にチップデータに代えて、例えば読み出し停止を指示するコントロールコマンドを設定すると、それに続く領域のチップデータをアクセスしなくても済むため、チップデータの読み出し時間及びその書き込み（設定）時間を短縮することができる。
【００２５】
この場合のコントロールコマンドは、チップデータ格納領域に対する読み出しを停止する読み出し停止コマンド、又は読み出しアドレスをスキップするジャンプコマンドを含むことが好ましい。
【００２６】
第１の半導体記憶装置は、メモリセルブロックにおいて、チップデータ格納領域及びパスフラグ格納領域は、２つのトランジスタと２つのキャパシタとからなる不揮発性メモリセルを含み、チップデータ格納領域及びパスフラグ格納領域を除く領域は、１つのトランジスタと１つのキャパシタとからなる不揮発性メモリセルを含むことが好ましい。
【００２７】
このように、例えば、ユーザデータを格納するメモリセルが１つのキャパシタ及び１つのトランジスタからなるＦｅＲＡＭの場合には、チップデータ格納領域のメモリセルを２つのキャパシタ及び２つのトランジスタにより構成すれば、チップデータ格納領域の信頼性を向上することができる。
【００２８】
また、第１の半導体記憶装置において、不揮発性メモリセルが、キャパシタの容量膜に強誘電体を用いた強誘電体メモリセルであり、チップデータ格納領域及びパスフラグ格納領域に対する書き込み時間及び読み出し時の再書き込み時間は、メモリセルブロックにおけるチップデータ格納領域及びパスフラグ格納領域を除く領域に対する書き込み時間及び読み出し時の再書き込み時間よりも長く設定されることが好ましい。
【００２９】
このように、不揮発性メモリセルが破壊読み出しを行なう不揮発性メモリセルの場合には、読み出しサイクル中の再書き込みの時間を相対的に長くすることにより、信頼性の向上を図ることができる。
【００３０】
本発明に係る第１の半導体記憶装置の初期化方法は、不揮発性メモリセルを有するメモリセルブロックを備え、メモリセルブロックは、半導体記憶装置の動作パラメータを含むチップデータを格納する複数のチップデータ格納領域と、該複数のチップデータ格納領域ごとに設けられ、格納されたチップデータの有効性を示すパスフラグ格納領域とを有し、複数のチップデータ格納領域には、すべて同一のチップデータが格納される半導体記憶装置の初期化方法を対象とし、複数のチップデータ格納領域のうちの１つに格納されているパスフラグの真偽を判定する第１の工程と、判定したパスフラグが真である場合には、そのチップデータ格納領域に格納されているチップデータに基づいて、半導体記憶装置の動作を決定する初期化を行なう第２の工程と、判定したパスフラグが偽である場合には、残りのうちの１つのチップデータ格納領域に格納されているパスフラグの真偽を判定する第３の工程とを備え、第３の工程は、残りのパスフラグの判定が真となるまで繰り返す。
【００３１】
第１の半導体記憶装置の初期化方法によると、複数のパスフラグのうち、判定したパスフラグが偽である場合には、次のチップデータ格納領域に格納されているパスフラグの判定を真となるまで繰り返すため、複数のパスフラグうちの１つのパスフラグが有効であれば正常なチップデータを読み出すことができるので、従来の半導体記憶装置に対し高い信頼性を得ることができる。
【００３２】
本発明に係る第２の半導体記憶装置は、前記第２の目的を達成し、不揮発性メモリセルを有するメモリセルブロックと、不揮発性メモリセルの動作を制御する周辺回路と、周辺回路をリセットするための第１の電源電圧と、外部コマンドを受け付け且つ第１の電源電圧よりも高い第２の電源電圧とを検出する電源電圧検出器とを備えている。
【００３３】
第２の半導体記憶装置によると、電源電圧が第２の電源電圧を検出するレベルに達した後、電源が停止すると同時に、チップデータの読み出しが開始された場合に、該チップデータの一連の読み出しサイクルが終了するまでに電源電圧が第１の電源電圧の検出レベルを下回らないように第２の電源電圧の検出レベルを設定するか又は電源間容量を設定することができる。これにより、初期化動作が開始された直後に電源が停止した場合であっても、チップデータの破壊を防止できるようになるため、初期化動作時の信頼性を向上することができる。
【００３４】
第２の半導体記憶装置において、メモリセルブロックが、半導体記憶装置の動作パラメータを含むチップデータを格納するチップデータ格納領域を有し、第２の半導体記憶装置は、電源電圧検出器が第１の電源電圧を検出するのに同期してチップデータを読み出し、読み出したチップデータにより該半導体記憶装置の動作を決定する初期化を行なう初期化回路をさらに備えていることが好ましい。
【００３５】
この場合に、チップデータの読み出しから半導体記憶装置の動作が決定されるまでの間は、外部から入力される外部コマンドを実行しないことが好ましい。
【００３６】
このようにすると、パスフラグの真偽判定とチップデータの読み出しとを行なっている場合には外部コマンドが無効にされるため、初期化動作の誤動作を防止することができる。
【００３７】
また、この場合に、チップデータの読み出しから半導体記憶装置の動作が決定されるまでの間は、不揮発性メモリセルに対する読み出し動作及び書き込み動作を禁止する信号を出力することが好ましい。
【００３８】
このようにすると、初期動作中のメモリセルブロックに対するアクセスの不可状態を外部から判断することができるため、誤作動やデータ破壊を防ぐことができる。
【００３９】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【００４０】
図１は本発明の一実施形態に係る半導体記憶装置であって、強誘電体からなる容量膜を持つキャパシタを有する強誘電体メモリ（ＦｅＲＡＭ）装置の回路構成を示している。
【００４１】
図１に示すように、本実施形態に係る半導体記憶装置は、それぞれが複数の不揮発性メモリセルからなり、行列状に配置された第１のメモリセルブロック１１、第２のメモリセルブロック１２、第３のメモリセルブロック１３及び第４のメモリセルブロック１４を有している。
【００４２】
第１〜第４の各メモリセルブロック１１〜１４には、それぞれ、ユーザデータを格納する第１〜第４の通常メモリセル領域１１ａ〜１４ａと、例えばメモリセルブロックの動作モード、冗長救済アドレス及びシステムの動作モード等を含み、それぞれ同一のチップデータを格納する第１〜第４のチップデータ格納領域１１ｂ〜１４ｂとが設けられている。
【００４３】
各チップデータ格納領域１１ｂ〜１４ｂには、格納されているチップデータの有効性（パス又はフェイル）を示す複数のビットデータを格納可能なパスフラグ格納領域１１ｃ、１２ｃ、１３ｃ、１４ｃがそれぞれ設けられている。
【００４４】
次に、各メモリセルブロック１１〜１４の周辺回路（内部回路）２０を説明する。
【００４５】
周辺回路２０は、メモリ制御回路２１、コマンドデコーダ２２、システムレジスタ２３、第１の電源電圧検出器２４Ａ、第２の電源電圧検出器２４Ｂ、及び自動初期化回路２５により構成されている。
【００４６】
メモリ制御回路２１は、各メモリセルブロック１１〜１４にメモリ制御信号を送信する。
【００４７】
コマンドデコーダ２２は、コマンド外部ＰＡＤ３１から入力される外部コマンド、及び自動初期化回路２５から入力される内部コマンドを識別し、識別したコマンドから内部制御信号を生成して出力する。
【００４８】
システムレジスタ２３は、メモリ制御回路２１から読み出し又は書き込み（アクセス）がされ、各メモリセルブロック１１〜１４及びシステムの動作モード並びに冗長救済アドレスを一次的に記憶する。
【００４９】
第１の電源電圧検出器２４Ａは、初期化動作時に第１の電源電圧Ｖｄｅｔ１を検出し、検出したことを第１の検出信号ＰＯＲ１としてコマンドデコーダ２２に出力する。
【００５０】
第２の電源電圧検出器２４Ｂは、第１の電源電圧Ｖｄｅｔ１よりも高い第２の電源電圧Ｖｄｅｔ２を検出し、検出したことを第２の検出信号ＰＯＲ２として自動初期化回路２５に出力する。
【００５１】
自動初期化回路２５は、ステートマシンからなり、第２の電源電圧検出器２４Ｂから第２の検出信号ＰＯＲ２を受けると、周辺回路２０における初期化が必要な回路に対して初期化を行なう。さらに、外部コマンド受付禁止信号ＰＯＳをコマンドデコーダ２２及びメモリ制御回路２２に出力する
また、周辺回路２０は、入出力信号を受ける入出力外部ＰＡＤ３２、及びアドレス信号を受けるアドレス外部ＰＡＤと接続されている。
【００５２】
図２（ａ）に示すように、各通常メモリセル領域１１ａ〜１４ａに含まれるメモリセル５０Ａは、１つのトランジスタ５１及び１つの強誘電体キャパシタ５２とから構成されている。トランジスタ５１は、そのゲートがワード線ＷＬと接続され、ドレインがビット線ＢＬと接続され、ソースがキャパシタ５２の一方の電極と接続されている。また、強誘電体キャパシタ５２の他方の電極はセルプレート線ＣＰと接続されている。
【００５３】
また、本実施形態の特徴として、図２（ｂ）に示すように、各チップデータ格納領域１１ｂ〜１４ｂ及び各パスフラグ格納領域１１ｃ〜１４ｃに含まれるメモリセル５０Ｂは、２つのトランジスタ５１及び２つの強誘電体キャパシタ５２とから構成されている。
【００５４】
以下、前記のように構成されたＦｅＲＡＭ装置における各パスフラグの真偽判定を含む自動初期化回路の動作を図面に基づいて説明する。
【００５５】
図３に本実施形態に係るＦｅＲＡＭ装置の初期化フローを示す。
【００５６】
以下の説明では、あらかじめメモリセル検査の終了後に、第２のパスフラグ格納領域１２ｃには合格（パス）を表わすＰＡＳＳフラグが格納され、残りの第１、第３及び第４のパスフラグ格納領域１１ｃ、１３ｃ、１４ｃには不合格（フェイル）を表わすＦＡＩＬフラグがそれぞれ格納されているとする。
【００５７】
ここで、例えば、ＰＡＳＳフラグは、”１０１００１１０”とし、ＦＡＩＬフラグは、”１１０１１００１”とし、いずれも、全ビットが０でもなく１でもない８ビット構成とする。このようにすると、ビット線と電源線とがショートしたような場合に、パスフラグを構成する８ビットのすべてが１に変化するような場合であっても、確実にフェイル判定を行なうことができるので、パスフラグの信頼性を高めることができる。
【００５８】
さらに、パスフラグのデータが破壊されることを防止するため、第１のパスフラグ格納領域１１ｃには２データ分（２レコード）のＦＡＩＬフラグを格納し、同様に、第２のパスフラグ格納領域１２ｃにも２データ分（２レコード）のＰＡＳＳフラグを格納しておく。
【００５９】
図３に示すように、まず、ＦｅＲＡＭ装置の電源が投入されると、待機工程ＳＴ１に示すように、第１の検出信号ＰＯＲ１が、電源電圧Ｖｄｄの第１の電源電圧Ｖｄｅｔ１への到達を示すロウ（Ｌｏｗ）電位に遷移してから、第２の検出信号ＰＯＲ２が、電源電圧Ｖｄｄの第２の電源電圧Ｖｄｅｔ２への到達を示すロウ電位に遷移するまでの間は、自動読み出し待機状態となる。ここで、第２の検出信号ＰＯＲ２は、電源電圧Ｖｄｄが第２の電源電圧Ｖｄｅｔ２を超えるまでは、ハイ（Ｈｉ）電位に設定されている。
【００６０】
次に、初期化工程ＳＴ２において、第２の検出信号ＰＯＲ２がロウ電位に遷移すると、図１に示す自動初期化回路２５は、周辺回路２０の初期化を行なう。この初期化が終了すると、スタンバイ工程ＳＴ３においてスタンバイ状態となる。
【００６１】
本実施形態の特徴として、初期化処理中に電源電圧Ｖｄｄが低下して、第１の電源電圧Ｖｄｅｔ１まで低下すると、第２の検出信号ＰＯＲ２はハイ電位に遷移することにより、初期化待機工程ＳＴ１の自動読み出し待機状態に戻る。
【００６２】
以下、初期化工程ＳＴ２の自動初期化のフローを説明する。
【００６３】
まず、第１のパスフラグ判定工程ＳＴ２１において、自動初期化回路２５は、第１のパスフラグ格納領域１１ｃからパスフラグデータを読み出し、読み出したパスフラグの有効性を判定する。前述したように、第１のパスフラグ格納領域１１ｃには、ＦＡＩＬフラグが格納されているため、判定は偽となるので、次の第２のパスフラグ判定工程ＳＴ２３に移る。なお、パスフラグは２レコード分が格納されているため、２レコードとも判定してもよい。
【００６４】
次に、第２のパスフラグ判定工程ＳＴ２３において、自動初期化回路２５は、第２のパスフラグ格納領域１２ｃからパスフラグデータを読み出し、読み出したパスフラグの有効性を判定する。ここでは、ＰＡＳＳフラグが格納されているため、判定は真となるので、第２のチップデータ読み出し工程ＳＴ２４に移る。なお、ここでもパスフラグは２レコード分が格納されているため、２レコードとも判定してもよい。
【００６５】
次に、第２のチップデータ読み出し工程ＳＴ２４において、第２のチップデータ格納領域１２ｂから１つ以上のチップデータを読み出す。
【００６６】
ここで、チップデータの一例を説明する。
【００６７】
チップデータは、例えば８ビット構成のうちの１ビットをコントロールビットに設定し、該コントロールビットによってチップデータをコントロールコマンドとして定義する。
【００６８】
例えば、コントロールビットを最上位ビットと定義した場合には、
チップデータ　＝　”０ＸＸＸＸＸＸＸ”
（但し、ＸＸＸＸＸＸＸはデータ部であり、Ｘは０又は１である。）
コントロールコマンド　＝　”１ＹＹＹＹＹＹＹ”
（但し、ＹＹＹＹＹＹＹはコマンド部であり、Ｙは０又は１である。）
となり、コントロールコマンドの場合は、２の７乗通りのコマンドを定義することができる。
【００６９】
本実施形態においては、コントロールコマンドの一例として、以下のように「読み出し停止コマンド」及び「アドレスジャンプコマンド」を定義する。
【００７０】
読出し停止コマンド　＝　”１００ＹＹＹＹＹ”
アドレスジャンプコマンド　＝　”１０１ＺＺＺＺＺ”
（但し、ＺＺＺＺＺはアドレス部であり、Ｚは０又は１である。）
次に、コントロールビット判定工程ＳＴ２８において、チップデータのコントロールビットを判定する。例えば、コントロールビットが１であって、読み出し停止コマンドと判定された場合には、スタンバイ工程ＳＴ３に直接に移行してスタンバイ状態となる。これにより、冗長救済アドレス等のように、各チップによってチップデータのレコード数が不定の場合であっても、所定数のチップデータのみを読み出すことができるため、チップデータの読み出し及び読み出したチップデータのシステムレジスタ２３への書き込み時間を短縮することができる。
【００７１】
また、次のアドレスジャンプ判定工程ＳＴ３０において、コントロールビットが１であって、アドレスジャンプコマンドと判定された場合には、アドレスロード工程ＳＴ３１において、第２のチップデータ格納領域１２ｂ内の指定されたアドレスを取得し、第２のチップデータ読み出し工程ＳＴ２４において、指定されたアドレスの内容を読み出す。
【００７２】
なお、ジャンプアドレスは、相対アドレスでも絶対アドレスでも構わない。例えば、絶対アドレスを設定する場合はアドレス値をロードし、相対アドレスを設定する場合は現時点のアドレス値にジャンプアドレス値（＝オフセット値）を加算すれば良い。
【００７３】
このように、アドレスジャンプコマンドを用いると、第２のチップデータ格納領域１２ｂの一部に欠陥領域があった場合でも、該欠陥領域を除けて読み出すことができるため、チップデータ格納領域を効率的に利用することができる。
【００７４】
これに対し、コントロールビット判定工程ＳＴ２８において、コントロールビットが０であって、チップデータと判定された場合には、読み出したデータをそのまま、システムレジスタ２３のなかのモード設定レジスタ又は冗長アドレスレジスタに書き込む。その後、アドレスインクリメント工程ＳＴ３３において、読み出しアドレスを次のアドレスに更新する。
【００７５】
次に、第２のチップデータ読み出し工程ＳＴ２４において、更新されたアドレスからチップデータを読み出す。
【００７６】
読み出したデータが、データエンド判定工程ＳＴ３２においてデータ終了を表わすデータ（ＥＯＤ）と判定されるか、又は前述した読み出し停止コマンドを検出すると、ＦｅＲＡＭ装置の初期化が完了して、スタンバイ工程ＳＴ３に移る。
【００７７】
自動初期化を行なっている間は、自動初期化回路２５は、コマンドデコーダ２２に対して、外部コマンドの受け付けを禁止するように外部コマンド受付禁止信号ＰＯＳを出力する。これにより、自動初期化中は外部コマンドが実行されないため、初期化動作の誤動作を防止することができる。
【００７８】
また、図２（ｂ）に示したように、第２のチップデータ格納領域１２ｂ及び第２のパスフラグ格納領域１２ｃを構成するメモリセル５０Ｂは、いわゆる２トランジスタ２キャパシタ（２Ｔ２Ｃ）で構成されており、自動初期化中において、外部コマンド受付禁止信号ＰＯＳが活性化されている間は、メモリ制御回路２１は２Ｔ２Ｃ用の制御モードで動作する。この外部コマンド受付禁止信号ＰＯＳは、入出力外部ＰＡＤ３２を通して外部に出力可能であり、従って、外部からチップデータの読み出し期間を認識することができる。
【００７９】
さらに、図４のタイミングチャートに示すように、本実施形態の特徴として、チップデータ及びパスフラグの読み出しサイクル中において、これらのデータを各メモリセルに再書き込みする再書き込み期間を、通常メモリセル領域１１ａ〜１４ａにおける各メモリセルに対する再書き込み期間と比べて長くする制御モードを採用している。比較用に、図５に、通常メモリセル領域を対象とする読み出しサイクル中のメモリセルにおける再書き込み期間のタイミングチャートを示す。
【００８０】
図４及び図５に示すように、タイミングｔ２から次のタイミングｔ３の期間すなわち、センスアンプ活性化信号ＳＥＮ及びセルプレート線ＣＰの活性期間を、通常メモリセル領域のメモリセルの場合よりも長くすることにより、読み出しサイクル中に再書き込みされる２Ｔ２Ｃ型のメモリセルに対して十分に書き込みが行なわれるため、チップデータ及びパスフラグのデータ信頼性が大幅に向上する。
【００８１】
なお、図示はしていないが、チップデータ及びパスフラグの書き込み動作中においても、その書き込み期間を通常メモリセル領域のメモリセルの場合よりも長くする。
【００８２】
以下、本実施形態に係るＦｅＲＡＭ装置における第１の電源電圧検出器２４Ａ及び第２の電源電圧検出器２４Ｂの動作について図面を参照しながら詳述する。
【００８３】
図６は本実施形態に係るＦｅＲＡＭ装置における電源投入後の電源電圧Ｖｄｄと第１の検出信号ＰＯＲ１及び第２の検出信号ＰＯＲ２の活性化タイミングとの関係を示している。ここで、横軸は時間を表わし、縦軸は電源電圧Ｖｄｄを表わしている。
【００８４】
一般に、電源の投入直後に行なわれる初期化処理は、その初期化シーケンス中にも電源が停止することを想定する必要がある。
【００８５】
そこで、本実施形態においては、初期化動作中に電源が停止したとしても、読み出し中のチップデータの破壊を防止できるように、第１の電源電圧Ｖｄｅｔ１を検出する第１の電源電圧検出器２４Ａと、第１の電源電圧Ｖｄｅｔ１よりも高い第２の電源電圧Ｖｄｅｔ２を検出する第２の電源電圧検出器２４Ｂとを設けている。
【００８６】
図６に示すように、電源が投入されると、電源電圧Ｖｄｄは時間と共に徐々に上昇し、第１の電源電圧検出器２４Ａは、電源電圧Ｖｄｄが第１の検出電圧Ｖｄｅｔ１に達したことを検出すると、コマンドデコーダ２２に出力している第１の検出信号ＰＯＲ１をハイ電位（＝Ｖｄｅｔ１）からロウ電位に遷移させる。ここで、電源電圧Ｖｄｄが第１の検出電圧Ｖｄｅｔ１よりも低い場合には、コマンドデコーダ２２はハイ電位の第１の検出信号ＰＯＲ１を受けて、リセットが必要な周辺回路（内部回路）２０に対してリセット信号を出力する。さらに、電源電圧Ｖｄｄが第１の検出電圧Ｖｄｅｔ１よりも高くなると、ロウ電位の第１の検出信号ＰＯＲ１を受けて、リセット信号が解除される。
【００８７】
その後、さらに電源電圧Ｖｄｄが上昇して、今度は第２の電源電圧検出器２４Ｂが第２の検出電圧Ｖｄｅｔ２に達したことを検出すると、第２の電源電圧検出器２４Ｂは、自動初期化回路２５に出力している第２の検出信号ＰＯＲ２をハイ電位（＝Ｖｄｅｔ２）からロウ電位に遷移させる。
【００８８】
第２の検出電圧Ｖｄｅｔ２は、外部コマンドの受け付けを許可する電圧であり、電源電圧Ｖｄｄが第２の検出電圧Ｖｄｅｔ２以上に上昇すると、コマンドデコーダ２２は外部コマンドを受け付けて、ＦｅＲＡＭ装置の動作が開始される。
【００８９】
本実施形態においては、電源電圧Ｖｄｄが第２の検出電圧Ｖｄｅｔ２に達して始めて、初期化動作が開始される構成としており、自動初期化回路２５は、第２の検出信号ＰＯＲ２の立下りエッジを検出して初期化を開始する。より具体的には、自動初期化回路２５が、コマンドデコーダ２２に対して所定の内部コマンドを出力する。内部コマンドを受けたコマンドデコーダ２２は、メモリ制御回路２１に対して、チップデータの読み出しと、読み出したチップデータのシステムレジスタ２３（モードレジスタ及び冗長アドレスレジスタ）への書き込みを指示する。
【００９０】
ここで、第２の検出信号ＰＯＲ２がロウ電位に遷移して活性化すると、次の外部コマンドの受け付けを禁止する構成とすることが重要である。
【００９１】
さらに、以下に説明する第２の検出電圧Ｖｄｅｔ２と第１の検出電圧Ｖｄｅｔ１との差ΔＶｄｅｔ　の値を定義することと併せて、自動初期化中のチップデータの破壊を防止することができる。ここで、ΔＶｄｅｔは、式（１）のように定義する。
【００９２】
ΔＶｄｅｔ　　＞　Ｉｃｃ　×　ｔＣｙｃ　／Ｃ　　…（１）
（但し、Ｉｃｃはチップデータ読み出しサイクル時の消費電流であり、ｔＣｙｃ　はチップデータ読み出しサイクル時間であり、Ｃは電源間容量である。）
ここで、式（１）の右辺は電圧降下量を表わしている。この右辺の電圧降下量よりも左辺のΔＶｄｅｔ　を大きくなるように設定することにより、電源が停止した場合であっても、内部リセットが掛かるよりも前に、チップデータの読み出しが終了するため、自動初期化中に読み出したチップデータのデータ破壊を確実に防ぐことができる。
【００９３】
なお、本実施形態においては、第１の電源電圧検出器２４Ａ及び第２の電源電圧検出器２４Ｂは、必ずしも分ける必要はない。
【００９４】
また、本実施形態においては、４つのメモリセルブロック１１〜１４のそれぞれに対応して、チップデータ格納領域１１ｂ〜１４ｂ及びパスフラグ格納領域１１ｃ〜１４ｃを設けたが、必ずしもメモリセルブロックごとにチップデータ格納領域及びパスフラグ格納領域を設ける必要はない。
【００９５】
また、１つのメモリセルブロック内に複数のチップデータ格納領域及びパスフラグ格納領域を設けても良い。但し、この場合には、ビット線又はワード線が共有される配置となる場合もあるため、本実施形態のように各メモリセルブロックに分散する方が好ましい。
【００９６】
また、不揮発性半導体記憶装置として、ＦｅＲＡＭ装置を用いたが、これに限られず、ＦＬＡＳＨメモリ装置、ＥＥＰＲＯＭ装置又はＭＲＡＭ等の不揮発性メモリ装置、及びこれらのメモリ装置を用いたシステムに適用可能である。
【００９７】
また、チップデータ及びコントロールコマンドの定義は、一例であって、これらに限定されないことはいうまでもない。
【００９８】
【発明の効果】
本発明に係る第１の半導体記憶装置によると、例えば、メモリブロックにｎ個（ｎは２以上の整数）のチップデータ格納領域を設けた場合には、そのうちの１つのパスフラグが有効であれば正常なチップデータを読み出すことができるため、従来の半導体記憶装置に対しｎ倍の信頼性を得ることができる。
【００９９】
本発明に係る第１の半導体記憶装置の初期化方法によると、複数のパスフラグのうち、判定したパスフラグが偽である場合には、次のチップデータ格納領域に格納されているパスフラグの判定を真となるまで繰り返すため、複数のパスフラグうちの１つのパスフラグが有効であれば正常なチップデータを読み出すことができるので、従来の半導体記憶装置に対し高い信頼性を得ることができる。
【０１００】
本発明に係る第２の半導体記憶装置によると、初期化動作が開始された直後に電源が停止した場合であっても、チップデータの破壊を防止できるようになるため、初期化動作時の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置を示す回路構成図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体記憶装置のメモリセルの回路図を示し、（ａ）は通常メモリセル領域に含まれるメモリセルであり、（ｂ）はチップデータ格納領域及びパスフラグ格納領域に含まれるメモリセルである。
【図３】本発明の一実施形態に係る半導体記憶装置の初期化動作のフローチャート図である。
【図４】本発明の一実施形態に係る半導体記憶装置におけるチップデータ格納領域及びパスフラグ格納領域に含まれるメモリセルに対する初期化動作時の再書き込みを示すタイミングチャート図である。
【図５】本発明の一実施形態に係る半導体記憶装置における通常メモリセル領域に含まれるメモリセルに対する再書き込みを示すタイミングチャート図である。
【図６】本発明の一実施形態に係る半導体記憶装置における電源投入後の電源電圧と第１の検出信号及び第２の検出信号の活性化タイミングとの関係を示すグラフである。
【図７】従来の半導体記憶装置を示す回路構成図である。
【符号の説明】
１１　　　第１のメモリセルブロック
１２　　　第２のメモリセルブロック
１３　　　第３のメモリセルブロック
１４　　　第４のメモリセルブロック
１１ａ　　第１の通常メモリセル領域
１２ａ　　第２の通常メモリセル領域
１３ａ　　第３の通常メモリセル領域
１４ａ　　第４の通常メモリセル領域
１１ｂ　　第１のチップデータ格納領域
１２ｂ　　第２のチップデータ格納領域
１３ｂ　　第３のチップデータ格納領域
１４ｂ　　第４のチップデータ格納領域
１１ｃ　　第１のパスフラグ格納領域
１２ｃ　　第２のパスフラグ格納領域
１３ｃ　　第３のパスフラグ格納領域
１４ｃ　　第４のパスフラグ格納領域
２０　　　周辺回路（内部回路）
２１　　　メモリ制御回路
２２　　　コマンドデコーダ
２３　　　システムレジスタ
２４Ａ　　第１の電源電圧検出器
２４Ｂ　　第２の電源電圧検出器
２５　　　自動初期化回路
３１　　　コマンド外部ＰＡＤ
３２　　　入出力外部ＰＡＤ
３３　　　アドレス外部ＰＡＤ
ＰＯＲ１　第１の検出信号
ＰＯＲ２　第２の検出信号
ＰＯＳ　　外部コマンド受付禁止信号
５０Ａ　　メモリセル（１Ｔ１Ｃ）
５０Ｂ　　メモリセル（２Ｔ２Ｃ）
５１　　　トランジスタ
５２　　　キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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