(57)【要約】【課題】半導体装置の微細化が進むにつれ、基板に設けられた活性領域に加わるストレスの影響が無視できなくなってきている。上記ストレス低減対策は従来より種々とられているが、例えばＣＭＯＳインバータの如く、ＰＭＯＳＴｒ、ＮＭＯＳＴｒとを備えた半導体装置ではＴｒの型に対応した差違がある対策はなされてなく、一方の型で性能改善されたとしても他方の型では必ずしも性能改善とはなっていないという問題点を解消するため、Ｔｒの型に適合したストレスレベルに制御可能な半導体装置を提供する。【解決手段】ＮＭＯＳＴｒとＰＭＯＳＴｒとが基板のＸ軸およびＹ軸方向に、それぞれが交互に配置され、ＮＭＯＳＴｒの活性領域の平面形状が円または楕円のいずれかとし、ＰＭＯＳＴｒの平面形状を四辺が凹んだ形とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタは、基板のＸ軸およびＹ軸方向にそれぞれが交互に配置されており、前記ＮチャネルＭＯＳトランジスタの活性領域の平面形状が、円または楕円のいずれかの形であるとともに、前記ＰチャネルＭＯＳトランジスタの活性領域の平面形状を、前記ＮチャネルＭＯＳトランジスタの活性領域に対向する四辺が凹んだ形であることを特徴とする半導体装置。
【請求項２】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタにはゲート電極が設けられており、前記ＰチャネルＭＯＳトランジスタにはゲート電極とダミーのゲート電極が設けられており、前記ダミーゲート電極が、前記ＰチャネルＭＯＳトランジスタのゲート電極および前記ＰチャネルＭＯＳトランジスタの活性領域を取り囲んで設けられていることを特徴とする半導体装置。
【請求項３】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタの活性領域を除く前記ＰチャネルＭＯＳトランジスタの活性領域内には、ダミーの分離絶縁膜が形成されていることを特徴とする半導体装置。
【請求項４】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタの活性領域に設けられ上層配線につながるコンタクトの平面形状を除く前記ＰチャネルＭＯＳトランジスタの活性領域に設けられ上層配線につながるコンタクトの平面形状が、複数の鋭角を有するものであることを特徴とする半導体装置。
【請求項５】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタのゲート電極を除く前記ＰチャネルＭＯＳトランジスタのゲート電極が、ゲート幅方向に沿って折れ曲がった形状を有していることを特徴とする半導体装置。
【請求項６】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタにはゲート電極が設けられており、前記ＰチャネルＭＯＳトランジスタのゲート電極の両側に設けられたダミーゲート電極の平面形状が縦長の窓枠状であることを特徴とする半導体装置。
【請求項７】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタの活性領域上にはノンドープドシリコンガラス膜とシリコン窒化膜とが形成さており、前記ＰチャネルＭＯＳトランジスタの活性領域上にはシリコン窒化膜が形成されており、前記双方のそれぞれの活性領域には、上層配線につながるコンタクトが設けられていることを特徴とする半導体装置。
【請求項８】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、活性領域上に設けられた前記ＮチャネルＭＯＳトランジスタのゲート電極には、第１のサイドウォールと第２のサイドウォールとが設けられており、前記ＰチャネルＭＯＳトランジスタのゲート電極には、前記第２のサイドウォールが設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に係り、特に活性領域に発生するストレスに好適に対応したトランジスタ構造に関するものである。
【０００２】
【従来の技術】
デバイスの微細化が進むにつれ、トランジスタの活性領域に加わるストレスの影響が無視できなくなってきており、従来より半導体装置の構造に起因する基板活性領域に発生するストレスに伴う諸問題について対応策が採られている。
例えば、メモリセルの活性領域の形状を規定することにより、メモリ選択用のＭＩＳＦＥＴのしきい値電圧を得るとともに、リフレッシュ特性の劣化を抑制することを目的に、活性領域の形状を角部が丸みを持つ菱形とし、メモリセル選択用ＭＩＳＦＥＴのビット線側のゲート端の活性幅を最小加工寸法の２〜３倍程度として、分離絶縁膜へのボロン偏析の影響を小さくし、一方メモリセル選択用ＭＩＳＦＥＴの容量素子側のゲート端の活性幅を最小加工寸法より狭くすることにより、分離絶縁膜へのボロン偏析の影響を大きくすることが示されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−２５０９２６号公報（要約、図１）
【０００４】
【発明が解決しようとする課題】
しかしながら前記特許文献１には、メモリセルの活性領域形状を規定することについてのみ記載されており、本願発明の課題とするＮチャネルＭＯＳトランジスタやＰチャネルＭＯＳトランジスタの動作速度の改善を目的とするそれぞれの活性領域に発生するストレスを制御する構造に関しては何ら記載されてない。
従来、例えばＣＭＯＳＴｒのＮＭＯＳ、ＰＭＯＳ双方の活性領域のストレス低減が特性向上につながるという技術思想に基づいて、ＮＭＯＳ、ＰＭＯＳ共同一構造上でのストレス低減対策がとられていた。しかしながら前記対策は現在製造されている多くの種類のＴｒ構造に汎用性ある技術であるものではないことが判明してきた。この発明は、前記問題点を解決するためになされたもので、ＮＭＯＳＴｒとＰＭＯＳＴｒの活性領域に発生するストレスをそれぞれのＴｒに適合したストレスレベルに制御することにより、Ｔｒ動作速度を改善することを目的とする。
【０００５】
【課題を解決するための手段】
ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタは、基板のＸ軸およびＹ軸方向にそれぞれが交互に配置されており、前記ＮチャネルＭＯＳトランジスタの活性領域の平面形状が、円または楕円のいずれかの形とするとともに、前記ＰチャネルＭＯＳトランジスタの活性領域の平面形状を、前記ＮチャネルＭＯＳトランジスタの活性領域に対向する四辺が凹んだ形とするものである。
【０００６】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１のトランジスタの構造を図に基づいて説明する。
図１は、例えばＣＭＯＳインバータのような半導体装置であって基板１上にＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳＴｒと略す）１００の活性領域２と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳＴｒと略す）２００の活性領域３が設けられ、また、前記活性領域２、３にゲート電極４が設けられた半導体装置の配置を示す図である。
図１に示すように、前記ＮＭＯＳＴｒ１００の活性領域２と、ＰＭＯＳＴｒ２００の活性領域３は基板１のＸ軸、Ｙ軸上にそれぞれ交互に配置されている。前記ＮＭＯＳＴｒ１００の活性領域２は楕円形状であり、一方前記ＰＭＯＳＴｒ２００の活性領域３は前記活性領域２との干渉をさけるよう、その対向する四辺が凹んだ形状である。このようにＮＭＯＳＴｒ１００の活性領域２とＰＭＯＳＴｒ２００の活性領域３の形状を異なるものを採用した理由は、製造プロセス、特に図示省略した分離絶縁膜形成時のストレスを、ＮＭＯＳＴｒ１００の活性領域２には入り難いような形状とし、一方ＰＭＯＳＴｒ２００の活性領域３には積極的に与えるような形状とすることによって、前記両Ｔｒの性能を改善しようとするものである。その詳細を以下に記す。
【０００７】
活性領域２、３のストレスは、例えばＬＯＣＯＳやＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の分離絶縁膜、ゲート電極、活性領域上のコンタクト形成等に実施される熱処理に伴って発生するのが主因である。ストレスが活性領域内に残存すると、キャリアの移動速度に影響を与える。ＮＭＯＳＴｒでは電子の移動速度がストレスが無い場合に比較して劣化し、Ｔｒ動作速度が遅くなり、一方ＰＭＯＳＴｒでは正孔の移動速度が改善されＴｒの動作速度が速くなる。
この発明による以下に説明する実施の形態を含むすべての形態が、前記現象を積極的に利用するものであり、Ｔｒのタイプによって活性領域に残存するストレスの大小差が出るような構造を採用したものである。
【０００８】
従って前記したように、ＮＭＯＳＴｒ１００の活性領域２には丸味をもたせ、円または楕円状としてＳＴＩやＬＯＣＯＳ等分離絶縁膜の形成によるストレスを入り難い形状とし、一方ＰＭＯＳＴｒ２００の活性領域３は四隅が角張った形状とすることによってストレスがより入りやすい形状とした。さらに、基板のＸ軸、Ｙ軸方向にＮＭＯＳＴｒ１００とＰＭＯＳＴｒ２００をそれぞれ交互に配置するとともに、ＰＭＯＳＴｒ２００の活性領域３をＮＭＯＳＴｒ１００の活性領域２と干渉しないよう、対向する四辺に凹ませることによって、占有面積を小さくし集積度を高めている。
【０００９】
実施の形態２．
この実施の形態２でも、例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、前記ＰＭＯＳＴｒのみにストレスがより入り易い構造を採用したものである。
図２において、ＰＭＯＳＴｒ２００にはダミーゲート電極５が、前記ＰＭＯＳＴｒ２００の基板活性領域３ａおよびゲート電極４を取り囲むよう設けられている。なお、ＮＭＯＳＴｒは図示を省略している。
このようにＰＭＯＳＴｒ２００の活性領域３ａをダミーゲート電極５で取り囲むことによって、前記活性領域３ａにストレスを加えることになる。この場合、図２に示すように、ダミーゲート電極５は活性領域３ａの周囲を取り囲むようエンドレスの形状とすると、より多くのストレスが活性領域３ａに残存することがシミュレーション結果判明している。また、このダミーゲート電極５の平面形状は、図２に示したような複数のエッヂを備えた形状とすれば、よりストレスを与えることになり、またエッヂの数によりストレスの絶対量を制御することも可能となる。このようにこの実施の形態２でも活性領域３ａにストレスを与えることによってＰＭＯＳＴｒ２００の動作性能を改善できる。
【００１０】
実施の形態３．
この実施の形態３も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図３に示すようにＰＭＯＳＴｒ２００の基板活性領域３ａにダミーの分離絶縁膜、例えばＳＴＩ７を設けたものである。図３において活性領域３ａ内には、島状のＳＴＩ７がコンタクト６をさけて四隅に配置されている。なお、前記分離絶縁膜７はＳＴＩに代わりＬＯＣＯＳであってもよい。
このように活性領域３ａにダミーの分離絶縁膜７を設けると、活性領域３ａ内に直接的に余分なストレスが残存することになり、ＰＭＯＳＴｒ２００の動作特性を改善することができる。
【００１１】
実施の形態４．
この実施の形態４も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図４に示すようにＰＭＯＳＴｒ２００の基板活性領域３ａに図示省略した上層配線につながるコンタクト６ａが設けられている。なお、ＮＭＯＳＴｒは図示省略している。前記コンタクト６ａの平面形状は複数の鋭角を有するものであり、図４に示す例では十字形としている。このようにコンタクト６ａの平面形状を複数の鋭角をもつ角張ったものとし、活性領域３ａに直接ストレスを与える構成としたので、ＰＭＯＳＴｒ２００の動作特性を改善することができる。なお、この実施の形態４では半導体装置としてＣＭＯＳインバータの例を示したが、ＰＭＯＳＴｒ単独であってもよい。
【００１２】
実施の形態５．
この実施の形態５も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図５に示すようにＰＭＯＳＴｒ２００の基板活性領域３ａ上に設けられたゲート電極４ａが、ゲート電極の幅方向に沿って折れ曲がった形状を呈している。なおＮＭＯＳＴｒは図示省略している。図５では、ローマ字のＷを幅方向に配置した例を示しているが、Ｖの字であってもよく、又くし形であってもよい。このように、活性領域３ａ上に折れ曲がったゲート電極４ａを設け、そのゲート電極形状によって活性領域３ａにストレスを与えている。その結果、ＰＭＯＳＴｒ２００の動作特性を改善することが可能となる。なおこの実施の形態５でも半導体装置としてＣＭＯＳインバータの例を示したが、ＰＭＯＳＴｒ単独であってもよい。
【００１３】
実施の形態６．
この実施の形態６も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図６に示すようにＰＭＯＳＴｒ２００の基板活性領域３ａ上のゲート電極４の両側に平面形状が縦長の窓枠状のダミーゲート電極５ａを設けたものである。なおＮＭＯＳＴｒは図示省略している。
このように活性領域３ａにダミーゲート電極５ａを、ゲート電極４の両側にあって、かつ２本の線をつないでエンドレスとした窓枠状としたので、より多くのストレスを活性領域３ａに与えることができ、ＰＭＯＳＴｒ２００の特性を改善することができる。
なお、前記ダミーゲート電極５ａを２本の線をつないだ窓枠状の例を示したが、３本の線をつないだ図７に示すように２重窓枠状のもの５ｂであってもよい。なおこの実施の形態６でも半導体装置としてＣＭＯＳインバータの例を示したが、ＰＭＯＳＴｒ単独であってもよい。
【００１４】
実施の形態７．
この実施の形態７も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図８に示すように基板１のＮＭＯＳＴｒ１００の活性領域２ａ上にはノンドープドシリコンガラス膜（ＮＳＧ）８とその上にシリコン窒化膜（ＳｉＮ）７とが形成されている。前記ＮＳＧ８は成膜時や熱処理時の熱膨張率の差を吸収するクッション材の役目をはたしている。またＰＭＯＳＴｒ２００の活性領域３ａ上にはシリコン窒化膜（ＳｉＮ）７が形成されている。前記シリコン窒化膜７上には絶縁膜１０が形成されている。さらに双方のＴｒの活性領域２ａ、３ａには、上層配線につながるコンタクト６がコンタクトホール６ａを介して設けられている。このようにＰＭＯＳＴｒ２００には、ストレスを緩和する働きを有するＮＳＧ膜８を成膜することなくコンタクト６が形成されているので、ＰＭＯＳＴｒ２００の活性領域３ａに直接的にストレスを与えることができ、ＰＭＯＳＴｒ２００の特性を改善することができる。なおこの実施の形態７でも半導体装置としてＣＭＯＳインバータの例を示したが、ＰＭＯＳＴｒ単独であってもよい。また、ＮＳＧ８に代わり、酸化膜系のものであってもよい。
【００１５】
実施の形態８．
この実施の形態８も例えばＣＭＯＳインバータの如く、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置であって、図９に示すように基板１のＮＭＯＳＴｒ１００のゲート電極４には、ＴＥＯＳよりなる第１のサイドウォール１０とＳｉＮよりなる第２のサイドウォール１１が形成されている。一方ＰＭＯＳＴｒ２００のゲート電極４には、前記ＴＥＯＳよりなる第１のサイドウォール１０が形成されている。このようにＰＭＯＳＴｒ２００のゲート電極４には、ゲート電極４の形成時の熱膨張率の差を吸収するクッション役を果たす第２のサイドウォール１１が設けられてないので、基板１に設けられた活性領域３ｃにストレスを与えることができ、ＰＭＯＳＴｒ２００の特性を改善することができる。
【００１６】
【発明の効果】
この発明は、以上述べたような構成の半導体装置であるので、以下のような効果がある。
すなわち、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとを備えた半導体装置であって、前記ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタは、基板のＸ軸およびＹ軸方向にそれぞれが交互に配置されており、前記ＮチャネルＭＯＳトランジスタの活性領域の平面形状が、円または楕円のいずれかの形であるとともに、前記ＰチャネルＭＯＳトランジスタの活性領域の平面形状を、前記ＮチャネルＭＯＳトランジスタの活性領域に対向する四辺が凹んだ形であるので、活性領域に残存するストレスを制御することが可能となり、その結果、ＮＭＯＳＴｒとＰＭＯＳＴｒとを備えた半導体装置ではＮＭＯＳＴｒの動作特性に影響を与えるストレスを制御でき、従来に比較してＮＭＯＳＴｒでは動作特性を損なうことなく、ＰＭＯＳＴｒでは動作特性を改善できるという優れた効果を奏し、またＰＭＯＳＴｒ単独の装置においても、同様に動作特性を改善できるという効果も奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の配置を示す図である。
【図２】この発明の実施の形態２のＰＭＯＳＴｒを示す平面図である。
【図３】この発明の実施の形態３のＰＭＯＳＴｒを示す平面図である。
【図４】この発明の実施の形態４のＰＭＯＳＴｒを示す平面図である。
【図５】この発明の実施の形態５のＰＭＯＳＴｒのゲート電極を示す平面図である。
【図６】この発明の実施の形態６のＰＭＯＳＴｒのダミーゲート電極を示す平面図である。
【図７】この発明の実施の形態６のＰＭＯＳＴｒの他の実施例を示すダミーゲート電極を示す平面図である。
【図８】この発明の実施の形態７の半導体装置を示す図である。
【図９】この発明の実施の形態８の半導体装置を示す図である。
【符号の説明】
１  基板、２，２ａ  ＮＭＯＳＴｒの活性領域、
３，３ａ  ＰＭＯＳＴｒの活性領域、４，４ａ  ゲート電極、
５，５ａ  ダミーゲート電極、７  ダミー分離絶縁膜、８  ＮＳＧ、
９  ＳｉＮ、１０  第１のサイドウォール、１１  第２のサイドウォール、
１００  ＮＭＯＳＴｒ、２００  ＰＭＯＳＴｒ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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