(57)【要約】【課題】トレンチゲート構造を有するＩＧＢＴにおいて、スイッチング時の電磁ノイズが小さく、トレードオフ特性が優れていること。【解決手段】エミッタ側表面のトレンチゲートに挟まれている領域の一部に副ウェル領域４ｂを設け、副ウェル領域４ｂをダイオード２１，２２を介してエミッタ電極８に接続する。ＩＧＢＴがオン状態のときにダイオード２１，２２を非導通状態とし、副ウェル領域４ｂをエミッタ電極８から絶縁することで、キャリアを蓄積する。ＩＧＢＴがオフ状態のときにダイオード２１，２２を導通状態とし、副ウェル領域４ｂをエミッタ電極８に電気的に接続することで、キャリアを高速で排出する。ターンオン初期には、副ウェル領域４ｂに面しているゲート部分の容量をゲート−エミッタ間容量にすることで、ゲート−コレクタ間容量を小さくし、スイッチング時の電磁ノイズを低減する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の主面側に設けられた複数のトレンチ内に、絶縁膜を介して設けられたゲート電極と、
前記半導体基板の第１の主面側に設けられた、前記トレンチよりも浅い第２導電型の主ウェル領域と、
前記主ウェル領域の表面領域に選択的に設けられた第１導電型のソース領域と、
前記ソース領域および前記主ウェル領域の両方に電気的に接続するエミッタ電極と、
前記半導体基板の第１の主面側の、前記主ウェル領域以外の領域で、前記トレンチ間に挟まれた領域に設けられた、前記トレンチよりも浅い第２導電型の副ウェル領域と、
前記半導体基板の第２の主面側に形成された第２導電型のコレクタ層と、
前記コレクタ層に電気的に接続するコレクタ電極と、
前記副ウェル領域を、順方向のコレクタ−エミッタ間電圧が低いときに前記エミッタ電極から絶縁し、順方向のコレクタ−エミッタ間電圧が高いときに前記エミッタ電極に電気的に接続する切り替え手段と、
を具備することを特徴とする絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記主ウェル領域と前記副ウェル領域とは、前記トレンチを隔てて設けられていることを特徴とする請求項１に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記切り替え手段は、前記副ウェル領域側を第２導電型とし、かつ前記エミッタ電極側を第１導電型とする１以上のダイオードで構成されていることを特徴とする請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記ダイオードは、前記半導体基板上に直接、または前記半導体基板上に絶縁膜を介して設けられた第１導電型のポリシリコンと第２導電型のポリシリコンにより構成されていることを特徴とする請求項３に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
前記ダイオードのビルトイン電位は、シリコンのｐｎ接合のビルトイン電位よりも大きいことを特徴とする請求項３に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項６】
前記ダイオードのビルトイン電位は、前記ゲート電極に印加される電圧の絶対値よりも小さいことを特徴とする請求項３または５に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項７】
前記ダイオードは、前記半導体基板上に直接、または前記半導体基板上に絶縁膜を介して設けられた第１導電型の炭化シリコンもしくはダイアモンド薄膜と第２導電型の炭化シリコンもしくはダイアモンド薄膜により構成されていることを特徴とする請求項５または６に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項８】
前記切り替え手段は、前記副ウェル領域側を第１導電型とし、かつ前記エミッタ電極側を第２導電型とする１以上のダイオードで構成されていることを特徴とする請求項１または２に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項９】
前記ダイオードは、ツェナーダイオードであることを特徴とする請求項８に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項１０】
前記ダイオードの耐圧は、前記ゲート電極に印加される電圧の絶対値よりも小さいことを特徴とする請求項８または９に記載の絶縁ゲート型バイポーラトランジスタ。
【請求項１１】
前記ツェナーダイオードは、前記半導体基板上に直接、または前記半導体基板上に絶縁膜を介して設けられた第１導電型のポリシリコンと第２導電型のポリシリコンにより構成されていることを特徴とする請求項９に記載の絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型バイポーラトランジスタに関し、特に半導体基板に形成されたトレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタに関する。
【０００２】
【従来の技術】
近年、欧米を中心として、パワー半導体デバイスを備えた半導体装置から発生する電磁ノイズに対して、規制が設けられている。この電磁ノイズは、パワー半導体デバイスがスイッチングする際の電圧の時間変化（以下、ｄＶ／ｄｔと表す）や、電流の時間変化（以下、ｄＩ／ｄｔと表す）に起因して発生することが知られている。したがって、電磁ノイズを低減するために、スイッチング時のｄＶ／ｄｔやｄＩ／ｄｔを小さくすることが求められている。
【０００３】
ところで、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）を含むパワー半導体デバイスでは、飽和電圧とスイッチング（ターンオフ）損失とがトレードオフの関係にあることが知られている。この飽和電圧−ターンオフ損失トレードオフ特性（以下、単にトレードオフ特性とする）は、パワー半導体デバイスの発生損失を評価する際の指標となっている。
【０００４】
トレードオフ特性を改善する有効な手段として、パワー半導体デバイスの表面近傍におけるキャリア濃度を高くすることが提案されている（たとえば、特許文献１、特許文献２参照。）。この提案では、半導体表面とエミッタ電極との接触面積を小さくし、ベース領域内のホール濃度を上昇させることによって、ＩＧＢＴの低飽和電圧化を実現している。このような構造のＩＧＢＴでは、デバイスのオン時にキャリアは、トレンチ構造に挟まれた領域の、半導体表面とエミッタ電極とが接触していない領域の近傍に蓄積される。
【０００５】
また、ゲート酸化膜の一部を厚くした構成の半導体デバイスが公知である（たとえば、特許文献３、特許文献４参照。）。このような構造にすると、ゲート酸化膜の、ゲート−コレクタ間容量（以下、ＧＣ間容量とする）に寄与する部分を、他の部分、たとえばゲート−エミッタ間容量（以下、ＧＥ間容量とする）に寄与する部分よりも厚くすることによって、ＧＣ間容量を小さくすることができる。ＧＣ間容量およびＧＥ間容量は、ゲート容量を構成する。
【０００６】
また、ラテラル型プレーナゲート型ＩＧＢＴにおいて、カソード側ベースゾーンに隣接して別個に位置してアノード側ｎベースゾーン内にＰ領域を形成し、このＰ領域を、非直線性の電流／電圧特性曲線を有するデバイスを介して、カソードに接続した構成のものが公知である（たとえば、特許文献５参照。）。特許文献５によれば、このような構成にすることによって、ＩＧＢＴの安全動作領域（ＳＯＡ）を拡大させることができるとしている。
【０００７】
【特許文献１】
特開平５−２４３５６１号公報（図１０１）
【特許文献２】
特開２００１−３０８３２７号公報
【特許文献３】
特許第３３２５４２４号公報
【特許文献４】
特開平２−１０２５７９号公報
【特許文献５】
特表平８−５０５００８号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、前記特許文献１や前記特許文献２に開示されているように、表面近傍のキャリア濃度を高くした構成のＩＧＢＴでは、導通時にキャリアが蓄積する領域の近くのゲート容量がＧＣ間容量となる。つまり、ＧＣ間容量が大きくなる。スイッチング損失を小さくするためにゲート抵抗を小さくすると、ターンオン初期のゲート電圧の上昇速度（ＧＥ間容量の充電速度）が早くなるため、ターンオン時のｄＩ／ｄｔや対抗アームのダイオードのｄＶ／ｄｔが大きくなる、つまり電磁ノイズが大きくなるという問題点がある。
【０００９】
加えて、半導体表面とエミッタ電極との接触面積が小さいことが原因で、ターンオフ時のキャリアの掃き出しが妨げられるため、ターンオフ損失が大きいという問題点もある。
【００１０】
また、前記特許文献３や前記特許文献４に開示されているように、ゲート酸化膜の一部を厚くするには、製造方法が複雑になるのに加えて、高い加工精度が要求されるなどの問題点がある。
【００１１】
本発明は、上記問題点に鑑みてなされたものであって、トレンチゲート構造を有するＩＧＢＴにおいて、スイッチング時の電磁ノイズが小さく、優れたトレードオフ特性を具えたＩＧＢＴを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる絶縁ゲート型バイポーラトランジスタは、第１導電型の半導体基板と、前記半導体基板の第１の主面側に設けられた複数のトレンチ内に、絶縁膜を介して設けられたゲート電極と、前記半導体基板の第１の主面側に設けられた、前記トレンチよりも浅い第２導電型の主ウェル領域と、前記主ウェル領域の表面領域に選択的に設けられた第１導電型のソース領域と、前記ソース領域および前記主ウェル領域の両方に電気的に接続するエミッタ電極と、前記半導体基板の第１の主面側の、前記主ウェル領域以外の領域で、前記トレンチ間に挟まれた領域に設けられた、前記トレンチよりも浅い第２導電型の副ウェル領域と、前記半導体基板の第２の主面側に形成された第２導電型のコレクタ層と、前記コレクタ層に電気的に接続するコレクタ電極と、前記副ウェル領域を、順方向のコレクタ−エミッタ間電圧が低いときに前記エミッタ電極から絶縁し、順方向のコレクタ−エミッタ間電圧が高いときに前記エミッタ電極に電気的に接続する切り替え手段と、を具備することを特徴とする。
【００１３】
この発明において、前記主ウェル領域および前記副ウェル領域が、前記トレンチを隔てて設けられた構成であってもよい。そして、前記切り替え手段は、前記副ウェル領域側を第２導電型とし、かつ前記エミッタ電極側を第１導電型とする１以上のダイオードで構成されていてもよい。この場合、前記ダイオードは、前記半導体基板上に直接、または前記半導体基板上に絶縁膜を介して設けられた第１導電型のポリシリコンと第２導電型のポリシリコンにより構成されていてもよい。
【００１４】
また、前記切り替え手段を構成するダイオードのビルトイン電位は、シリコンのｐｎ接合のビルトイン電位よりも大きく、前記ゲート電極に印加される電圧の絶対値よりも小さいとよい。このようなダイオードとして、前記半導体基板上に直接、または前記半導体基板上に絶縁膜を介して設けられた第１導電型の炭化シリコンもしくはダイアモンド薄膜と第２導電型の炭化シリコンもしくはダイアモンド薄膜により構成されるダイオードを用いることができる。
【００１５】
また、前記切り替え手段が、前記副ウェル領域側を第１導電型とし、かつ前記エミッタ電極側を第２導電型とする１以上のダイオード、たとえばツェナーダイオードで構成されていてもよい。この場合、前記ダイオードの耐圧は、前記ゲート電極に印加される電圧の絶対値よりも小さい。また、前記ツェナーダイオードは、前記半導体基板上に直接、または前記半導体基板上に絶縁膜を介して設けられた第１導電型のポリシリコンと第２導電型のポリシリコンにより構成されていてもよい。
【００１６】
この発明によれば、たとえば第１導電型をｎ型としたときに、副ウェル領域に正極が接続され、かつエミッタ電極に負極が接続されたダイオードが配置されていることによって、ＩＧＢＴがオン状態のときに副ウェル領域のポテンシャルがダイオードのビルトイン電位よりも低くなり、ダイオードが非導通状態となるので、副ウェル領域がエミッタ電極から絶縁された状態となる。それによって、副ウェル領域に面しているゲート部分の容量はＧＣ間容量となるが、半導体表面とエミッタ電極との接触面積が小さくなるので、キャリアの蓄積効果が現れ、飽和電圧が低くなる。
【００１７】
一方、ＩＧＢＴがオフ状態のときに副ウェル領域のポテンシャルがダイオードのビルトイン電位よりも高くなり、ダイオードが導通状態となるので、副ウェル領域がエミッタ電極に電気的に接続された状態となる。それによって、副ウェル領域に面しているゲート部分の容量がＧＥ間容量となる。したがって、ターンオン初期にはＧＥ間容量が大きくなり、ＧＥ間容量の充電速度が遅くなるので、ｄＩ／ｄｔが小さくなり、電磁ノイズが低減される。また、ＩＧＢＴがオフ状態のときにダイオードが導通することにより、半導体表面とエミッタ電極との接触面積が大きくなり、キャリアが高速で掃き出されるので、ターンオフ損失が小さくなる。第１導電型がｐ型である場合も同様である。
【００１８】
また、たとえば第１導電型をｎ型としたときに、副ウェル領域に負極が接続され、かつエミッタ電極に正極が接続されたダイオードが配置されている場合も同様である。この場合、ＩＧＢＴがオン状態のときに副ウェル領域のポテンシャルがダイオードの耐圧よりも低くなり、副ウェル領域がエミッタ電極から絶縁された状態となる。そして、ＩＧＢＴがオフ状態のときに副ウェル領域のポテンシャルがダイオードの耐圧よりも高くなり、副ウェル領域がエミッタ電極に電気的に接続された状態となる。第１導電型がｐ型である場合も同様である。
【００１９】
このように、本発明は、ＩＧＢＴのターンオン時にＧＣ間容量の一部をＧＥ間容量に変換することによって、スイッチング時のｄＩ／ｄｔやｄＶ／ｄｔを小さく抑えることと、低飽和電圧化とを両立させることを特徴とするものである。それに対して、前記特許文献５に開示されたＩＧＢＴは、安全動作領域（ＳＯＡ）を拡大させることを目的としたものであり、前記特許文献５では、スイッチング時のｄＩ／ｄｔやｄＶ／ｄｔを小さく抑えることについては何ら言及されていない。さらには、前記特許文献５に開示されたＩＧＢＴでは、ターンオン時にＧＣ間容量の一部をＧＥ間容量に変換することの記載もない。
【００２０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。ここでは、本発明を、半導体基板としてＦＺ基板を用い、その基板よりなるドリフト層とコレクタ層との間に、オフ時の電界を止めるのに十分なドーズ量を有するｎ型の不純物拡散層を、オフ時の電界を止めるためのバッファ層として設けた構成のフィールドストップ型ＩＧＢＴ（以下、ＦＳ−ＩＧＢＴとする）に適用した例について説明する。
【００２１】
図１は、本発明にかかるＦＳ−ＩＧＢＴの一例を示す縦断面図である。図１に示すように、ｎ型半導体基板１の表面に、ｐ型ウェル領域４ａ，４ｂが形成されている。複数のトレンチが、基板表面からウェル領域４ａ，４ｂを貫通して半導体基板１のドリフト層となる部分まで達している。
【００２２】
ウェル領域４ａ，４ｂのうちの一方のウェル領域（主ウェル領域）４ａと、他方のウェル領域（副ウェル領域）４ｂとは、トレンチにより隔てられている。また、副ウェル領域４ｂは、主ウェル領域４ａに挟まれるように配置されている。各トレンチの内側には、絶縁膜としてゲート酸化膜６が形成されており、さらにその内側はゲート電極７で埋められている。
【００２３】
主ウェル領域４ａにおいてトレンチの側部には、ｎ型ソース領域５が形成されている。主ウェル領域４ａの表面上には、エミッタ電極８が設けられている。エミッタ電極８は、ソース領域５および主ウェル領域４ａの両方に接触している。副ウェル領域４ｂには、補助電極１１が接触している。
【００２４】
副ウェル領域４ｂの、補助電極１１とエミッタ電極８との間の部分は、酸化膜１２により被覆されている。この酸化膜１２の上の、補助電極１１とエミッタ電極８との間には、補助電極１１からエミッタ電極８へ向かって順に、たとえば第１のｐ型ポリシリコン１３、第１のｐ型ポリシリコン１３にｐｎ接合する第１のｎ型ポリシリコン１４、導電部１５、第２のｐ型ポリシリコン１６、および第２のｐ型ポリシリコン１６にｐｎ接合する第２のｎ型ポリシリコン１７が設けられている。
【００２５】
第１のｐ型ポリシリコン１３および第１のｎ型ポリシリコン１４は、切り替え手段の一部となる第１のダイオード２１を構成している。また、第２のｐ型ポリシリコン１６および第２のｎ型ポリシリコン１７は、第１のダイオード２１とともに切り替え手段となる第２のダイオード２２を構成している。第１のｐ型ポリシリコン１３は、補助電極１１に接触している。第２のｎ型ポリシリコン１７は、エミッタ電極８に接触している。
【００２６】
導電部１５は、第１のｎ型ポリシリコン１４および第２のｐ型ポリシリコン１６に接触している。導電部１５は、第２のｐ型ポリシリコン１６と第１のｎ型ポリシリコン１４とが直接接触してｐｎ接合を形成するのを防ぐために設けられている。
【００２７】
つまり、補助電極１１の側を正極とし、エミッタ電極８の側を負極とする第１のダイオード２１および第２のダイオード２２が、補助電極１１とエミッタ電極８との間に直列に接続された構成となっている。なお、便宜上、図１には、ダイオード２１，２２を構成するポリシリコン１３，１４，１６，１７および導電部１５を紙面の横方向に並べて示したが、実際は紙面の奥行き方向に並ぶように配置されている。
【００２８】
補助電極１１とエミッタ電極８との間に３個以上のダイオードを直列に接続した構成とする場合には、導電部１５、第２のｐ型ポリシリコン１６および第２のｎ型ポリシリコン１７の組み合わせを適宜、挿入すればよい。また、ダイオードの数が１個でよい場合には、導電部１５、第２のｐ型ポリシリコン１６および第２のｎ型ポリシリコン１７のない構成とすればよい。
【００２９】
半導体基板１の裏面には、ｎ型バッファ層２およびｐ型コレクタ層３が形成されている。コレクタ層３の表面、すなわち基板裏面には、コレクタ電極９が形成されている。
【００３０】
ここで、補助電極１１とエミッタ電極８との間に接続されたダイオード素子（図１では、第１および第２のダイオード２１，２２の直列体）のビルトイン電位は、シリコンのｐｎ接合のビルトイン電位よりも大きく、ゲート電極７に印加される電圧の絶対値よりも小さい。その理由は、以下のとおりである。
【００３１】
ターンオン中の副ウェル領域４ｂのゲート部分に面している領域（以下、この領域を特定領域と表す）の電位変化量（上昇量）が小さいとＧＥ間容量の充電速度が遅くなるので、ｄＩ／ｄｔが小さくなる。つまり、電磁ノイズを低減するには、ターンオン中の特定領域の電位上昇量が小さいほどよい。
【００３２】
そして、特定領域の電位上昇量が、ウェル領域が電気的に浮遊している場合の電位上昇量よりも小さければ、電磁ノイズ低減の改善効果が得られる。浮遊ウェル領域の電位上昇量は概ねゲート電極の電圧程度である。したがって、ダイオード素子のビルトイン電位（順電圧）が、ゲート電極に印加される電圧よりも小さくなるように調整すればよい。
【００３３】
また、副ウェル領域４ｂを、コレクタ−エミッタ間電圧に対応して、コレクタ−エミッタ間電圧が高い場合、すなわちＩＧＢＴがオフ状態であるときには高くなり、コレクタ−エミッタ間電圧が低い場合、すなわちＩＧＢＴがオン状態であるときには低くなるような位置に形成する。さらに、ダイオード素子は、ＩＧＢＴがオン状態であるときに、キャリアの蓄積効果を阻害しない程度に低いビルトイン電位（順電圧）を有するとよい。
【００３４】
ここで、直列に接続するダイオードの数、または各ダイオードのビルトイン電位を変えることにより、ダイオード素子のビルトイン電位を調整することができる。また、ダイオードの基板材料を適宜、選択することにより、各ダイオードのビルトイン電位を変更することができる。
【００３５】
図２は、本発明にかかるＦＳ−ＩＧＢＴの他の例を示す縦断面図である。図２に示すＦＳ−ＩＧＢＴは、副ウェル領域４ｂの表面上に電極１１、第１のｐ型ポリシリコン１３、第１のｎ型ポリシリコン１４、導電部１５、第２のｐ型ポリシリコン１６および第２のｎ型ポリシリコン１７をこの順で積層し、エミッタ電極８が第２のｎ型ポリシリコン１７を被覆する構成としたものである。
【００３６】
すなわち、第１および第２のダイオード２１，２２が半導体基板１の厚さ方向に直列に接続されたものである。電極１１、第１のｐ型ポリシリコン１３、第１のｎ型ポリシリコン１４、導電部１５および第２のｐ型ポリシリコン１６は、酸化膜２０によりエミッタ電極８から絶縁されている。その他の構成は、図１に示すＩＧＢＴと同じであるので、同一の符号を付して説明を省略する。
【００３７】
図３は、本発明にかかるＦＳ−ＩＧＢＴのさらに他の例を示す縦断面図である。図３に示すＦＳ−ＩＧＢＴは、エミッタ電極８と補助電極１１との間に、エミッタ電極８に接触するｐ型ポリシリコン１８、このｐ型ポリシリコン１８にｐｎ接合し、かつ補助電極１１に接触するｎ型ポリシリコン１９が設けられたものである。ｐ型ポリシリコン１８およびｎ型ポリシリコン１９は、切り替え手段の一部となるダイオード２３を構成している。
【００３８】
図３に示す構成の場合には、ダイオード２３の耐圧を変えることにより、副ウェル領域４ｂがエミッタ電極８から絶縁されるポテンシャル、または副ウェル領域４ｂがエミッタ電極８に電気的に接続されるポテンシャルを調整する。ダイオード２３の耐圧は、ゲート電極７に印加される電圧の絶対値よりも小さい。また、ダイオード２３を流れる電流によって副ウェル領域４ｂの電位の変化量を小さくするため、ダイオード２３をツェナーダイオードで構成するのが望ましい。
【００３９】
つぎに、図１の示す構成のＩＧＢＴと図１０に示す構成の従来のＦＳ−ＩＧＢＴとで特性を比較した結果について説明する。図１０に示すように、従来のＩＧＢＴは図１のＩＧＢＴにおいて、副ウェル領域４ｂの代わりにｐ型フローティング領域４ｃを設け、このフローティング領域４ｃの表面を酸化膜１０により被覆した構成となっている。また、当然のことながら、従来のＩＧＢＴには、補助電極１１やダイオード２１，２２などは設けられていない。
【００４０】
図１の示す構成のＩＧＢＴにおいて、切り替え手段として直列に接続したダイオードの数が３個であるものを第１の実施例とし、２個であるものを第２の実施例とする。また、図１０に示す構成のＩＧＢＴを従来例とする。以下に挙げる寸法、特性、形状および形成方法等は、第１の実施例、第２の実施例および従来例において共通である。
【００４１】
耐圧クラスは６００Ｖ級である。また、半導体基板１の比抵抗および厚さはそれぞれ３０Ωｃｍおよび６５μｍである。トレンチの深さおよび幅はそれぞれ５μｍおよび１μｍであり、セルピッチは１６μｍである。また、トレンチはストライプ状の平面パターンに形成されている。また、エミッタ電極８がソース領域５および主ウェル領域４ａに接触する部分、すなわちコンタクト部分の幅は３μｍである。
【００４２】
また、バッファ層２およびコレクタ層３は、イオン注入と熱処理をおこなうことにより形成されている。第１の実施例および第２の実施例では、ダイオード２１，２２は、酸化膜１２上に厚さ１μｍのポリシリコン層を堆積し、そのポリシリコン層に対して、ｎ型不純物であるヒ素イオンとｐ型不純物であるボロンイオンを打ち分けることにより形成されている。
【００４３】
図４は、第１の実施例、第２の実施例および従来例についてＩ−Ｖ出力特性を比較した結果を示す特性図である。図４より、第１の実施例および第２の実施例とも、電流密度が低い範囲では、従来例と同一の特性を示し、電流密度が高くなると、特性が遷移していることがわかる。また、直列に接続したダイオードの数が増えると、特性の遷移が起こる電流密度が高くなることがわかる。オン状態での飽和電圧は低い方が望ましく、また６００Ｖ級ＩＧＢＴの現在の電流密度が２００Ａ／ｃｍ２程度であることに鑑みると、ダイオードをポリシリコンで構成する場合には、２〜３個のダイオードを直列に接続すればよい。
【００４４】
図５は、第１の実施例、第２の実施例および従来例について耐圧特性を比較した結果を示す特性図である。図５より、第１の実施例および第２の実施例とも、耐圧低下の見られる従来例よりも優れていることがわかる。これは、従来例にはフローティング領域４ｃがあるため、トレンチ底部の電界強度が上昇するのに対して、第１の実施例および第２の実施例では、フローティング領域がないので、トレンチ底部の電界強度が上昇しないからである。
【００４５】
図６は、第１の実施例のターンオフ波形を示す特性図である。図１１は、従来例のターンオフ波形を示す特性図である。図６および図１１を比較すると、第１の実施例の方が従来例よりも、ターンオフ速度が速いことがわかる。これは、従来例では、ターンオフ時にキャリアがコンタクト部を介してのみ掃き出されるのに対して、第１の実施例では、コンタクト部に加えて、ダイオード２１，２２を介して副ウェル領域４ｂからもキャリアが掃き出されるからである。
【００４６】
図７は、第１の実施例および従来例について飽和電圧−ターンオフ損失トレードオフ特性を比較した結果を示す特性図である。図７より、第１の実施例は、従来例と同じ低い飽和電圧を示し、なおかつ従来例よりもターンオフ損失が減少していることがわかる。
【００４７】
図８は、第１の実施例および従来例についてターンオン時の発生損失とｄＩ／ｄｔとの相関を比較した結果を示す特性図である。図８より、ｄＩ／ｄｔを同じ条件で比較した結果、第１の実施例の方が従来例よりも、ターンオン損失が小さいことがわかる。
【００４８】
図９は、第１の実施例および従来例についてターンオン時の発生損失と対抗アームダイオードのｄＶ／ｄｔとの相関を比較した結果を示す特性図である。図９より、ｄＶ／ｄｔを同じ条件で比較した結果、第１の実施例の方が従来例よりも、ターンオン損失が小さいことがわかる。
【００４９】
上述した実施の形態によれば、ＩＧＢＴのターンオン初期には、副ウェル領域４ｂに面しているゲート部分の容量がＧＣ間容量からＧＥ間容量に変換されることによって、ＧＥ間容量が大きくなり、ＧＥ間容量の充電速度が遅くなるので、ｄＩ／ｄｔやｄＶ／ｄｔが小さくなる。したがって、スイッチング時の電磁ノイズが低減される。
【００５０】
また、実施の形態によれば、ＩＧＢＴがオン状態のときに、ダイオード２１，２２，２３が非導通状態となり、副ウェル領域４ｂがエミッタ電極８から絶縁された状態となるので、半導体表面とエミッタ電極８との接触面積が小さくなり、キャリアの蓄積効果によって飽和電圧が低くなる。一方、ＩＧＢＴがオフ状態のときには、ダイオード２１，２２，２３が導通状態となり、副ウェル領域４ｂがエミッタ電極８に電気的に接続された状態となることによって、半導体表面とエミッタ電極８との接触面積が大きくなり、キャリアが高速で掃き出されるので、ターンオフ損失が小さくなる。したがって、優れたトレードオフ特性が得られる。また、耐圧特性も改善される。
【００５１】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明はその逆でも同様に成り立つ。また、上述した寸法や濃度等は一例であり、本発明はこれに限定されるものではない。また、ダイオード２１，２２を構成する半導体材料として、ポリシリコン以外の材料、たとえば炭化シリコンやダイアモンド薄膜を用いることができる。
【００５２】
また、ダイオード２１，２２を構成するポリシリコン等の半導体部分を、酸化膜１２を設けずに、半導体基板１の表面上に直接、設けてもよい。また、本発明は、ＦＳ−ＩＧＢＴに限らず、パンチスルー型のＩＧＢＴやノンパンチスルー型のＩＧＢＴにも適用することができる。
【００５３】
【発明の効果】
本発明によれば、ＩＧＢＴがオン状態のときには、キャリアの蓄積効果により飽和電圧が低くなり、ＩＧＢＴがオフ状態のときには、蓄積されたキャリアが高速で掃き出されるので、ターンオフ損失が小さくなる。また、ＩＧＢＴのターンオン中のｄＩ／ｄｔやｄＶ／ｄｔが小さくなるので、電磁ノイズが低減される。したがって、スイッチング時の電磁ノイズが小さく、優れたトレードオフ特性を具えたトレンチゲート構造のＩＧＢＴが得られる。
【図面の簡単な説明】
【図１】本発明にかかるＩＧＢＴの一例を示す縦断面図である。
【図２】本発明にかかるＩＧＢＴの他の例を示す縦断面図である。
【図３】本発明にかかるＩＧＢＴのさらに他の例を示す縦断面図である。
【図４】本発明にかかるＩＧＢＴと従来構成のＩＧＢＴとでＩ−Ｖ出力特性を比較した結果を示す特性図である。
【図５】本発明にかかるＩＧＢＴと従来構成のＩＧＢＴとで耐圧特性を比較した結果を示す特性図である。
【図６】本発明にかかるＩＧＢＴのターンオフ波形を示す特性図である。
【図７】本発明にかかるＩＧＢＴと従来構成のＩＧＢＴとで飽和電圧−ターンオフ損失トレードオフ特性を比較した結果を示す特性図である。
【図８】本発明にかかるＩＧＢＴと従来構成のＩＧＢＴとでターンオン損失−ｄＩ／ｄｔ特性を比較した結果を示す特性図である。
【図９】本発明にかかるＩＧＢＴと従来構成のＩＧＢＴとでターンオン損失−ｄＶ／ｄｔ特性を比較した結果を示す特性図である。
【図１０】従来のＩＧＢＴを示す縦断面図である。
【図１１】従来のＩＧＢＴのターンオフ波形を示す特性図である。
【符号の説明】
１  半導体基板
２  バッファ層
３  コレクタ層
４ａ  主ウェル領域
４ｂ  副ウェル領域
５  ソース領域
６  絶縁膜（ゲート酸化膜）
７  ゲート電極
８  エミッタ電極
９  コレクタ電極
１３，１６，１８  第１導電型のポリシリコン
１４，１７，１９  第２導電型のポリシリコン
２１，２２，２３  切り替え手段（ダイオード）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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