(57)【要約】【課題】　ＭＯＳトランジスタの製造方法を提供する。【解決手段】　この方法は、半導体基板の活性領域にウェル不純物イオンとチャンネル不純物イオンとを注入した後に、急速熱処理工程を適用することを特徴とする。これによって、前記ウェル及びチャンネル不純物イオンを注入する工程の間形成された結晶欠陷を前記急速熱処理工程を通じて治癒させることができる。【選択図】　図１
2004080028.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板の所定の領域に素子分離膜を形成して活性領域を限定する段階と、
　前記活性領域を有する半導体基板にウェル不純物を注入する段階と、
　前記活性領域の表面にチャネル不純物イオンを注入する段階と、
　前記ウェル不純物イオン及び前記チャネル不純物イオンを急速熱処理工程を使用して拡散させて前記ウェル不純物イオンでドーピングされたウェル領域、及び前記チャネル不純物イオンでドーピングされたチャネル領域を形成する段階と、
　前記ウェル領域及び前記チャネル領域を有する半導体基板上に導電膜を形成する段階と、
　前記導電膜をパターニングして前記活性領域の上部を横切るゲートパターンを形成する段階と、
　前記ゲートパターンを含む半導体基板を熱処理して前記導電膜をパターニングする間、前記半導体基板に与えられたエッチング損傷を治癒する段階と、
　前記ゲートパターンをイオン注入マスクとして使用して前記活性領域にソース／ドレイン不純物イオンを注入する段階と、
　前記ソースドレイン不純物イオンを拡散させてソース／ドレイン領域を形成する段階と、
を含むことを特徴とするＭＯＳトランジスタの製造方法。
【請求項２】
　前記チャンネル不純物イオンを注入する段階は前記ウェル不純物イオンを注入する段階の前に実施することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項３】
　前記急速熱処理工程は９５０〜１０５０℃で５０秒以内に進行することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項４】
　前記ゲートパターンを含む半導体基板を熱処理する段階は、
　酸素雰囲気の反応炉で、前記ゲートパターンを含む前記半導体基板を熱酸化する段階と、
　熱酸化された前記半導体基板を急速熱処理する段階と、
を具備することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項５】
　前記ゲートパターンを含む前記半導体基板を熱酸化する段階は８００〜９００℃で１０〜２０分間進行することを特徴とする請求項４に記載のＭＯＳトランジスタ製造方法。
【請求項６】
　熱酸化された前記半導体基板を急速熱処理する段階は９５０〜１０５０℃で２０秒以内に進行することを特徴とする請求項４に記載のＭＯＳトランジスタの製造方法。
【請求項７】
　前記ソース／ドレイン不純物を拡散させる段階は１０００〜１０５０℃で２０秒以内に急速熱処理して進行することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項８】
　前記ゲートパターンを含む半導体基板を熱処理する段階の後に、
　前記ゲートパターンをイオン注入マスクとして使用して前記活性領域に不純物イオンを注入してＬＤＤ領域を形成する段階と、
　前記ゲートパターンを覆う絶縁膜をコンフォマルに蒸着する段階と、
　前記絶縁膜をエッチバックして前記ゲートパターンの側壁を覆うスペーサを形成する段階と、
　前記スペーサを含む半導体基板を熱酸化して前記絶縁膜をエッチバックする間前記半導体基板に与えられたエッチング損傷を治癒する段階と、
を具備することを特徴とする請求項１に記載のＭＯＳトランジスタの製造方法。
【請求項９】
　前記スペーサを含む半導体基板を熱酸化する段階は８００〜９００℃で１０〜２０分間進行することを特徴とする請求項８に記載のＭＯＳトランジスタの製造方法。
【請求項１０】
　ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域を有する半導体基板を準備する段階と、
　前記半導体基板の所定の領域に素子分離膜を形成して前記ＮＭＯＳトランジスタ領域及び前記ＰＭＯＳトランジスタ領域内に各々第１及び第２活性領域を限定する段階と、
　前記ＮＭＯＳトランジスタ領域内の半導体基板及び前記ＰＭＯＳトランジスタ領域内の半導体基板に各々Ｐウェル不純物イオン及びＮウェル不純物イオンを注入する段階と、
　前記第１活性領域の表面及び前記第２活性領域の表面に各々第１及び第２チャネル不純物イオンを注入する段階と、
　前記ウェル不純物イオン及び前記チャネル不純物イオンを急速熱処理工程を使用して拡散させて、前記ＮＭＯＳトランジスタ領域及び前記ＰＭＯＳトランジスタ領域に各々Ｐウェル領域及びＮウェル領域を形成すると同時に、前記第１及び第２活性領域の表面に各々第１及び第２チャネル領域を形成する段階と、
　前記ウェル領域及び前記チャネル領域を有する半導体基板上に導電膜を形成する段階と、
　前記導電膜をパターニングして前記第１活性領域の上部を横切る第１ゲートパターン及び前記第２活性領域の上部を横切る第２ゲートパターンを形成する段階と、
　前記第１及び第２ゲートパターンを含む半導体基板を熱処理して前記導電膜をパターニングする間前記半導体基板に与えられたエッチング損傷を治癒する段階と、
　前記第１ゲートパターンをイオン注入マスクとして使用して前記第１活性領域にＮ型不純物イオンを注入する段階と、
　前記Ｎ型不純物イオンを拡散させてＮ型ソース／ドレイン領域を形成する段階と、
　前記第２ゲートパターンをイオン注入マスクとして使用して前記第２活性領域にＰ型不純物イオンを注入する段階と、
　前記Ｐ型不純物イオンを拡散させてＰ型ソース／ドレイン領域を形成する段階と、
を含むことを特徴とするＭＯＳトランジスタの製造方法。
【請求項１１】
　前記第１及び第２チャンネル不純物イオンを注入する段階は前記Ｐウェル及びＮウェル不純物イオンを注入する段階の前に実施することを特徴とする請求項１０に記載のＭＯＳトランジスタの製造方法。
【請求項１２】
　前記急速熱処理工程は９５０〜１０５０℃で５０秒以内に進行することを特徴とする請求項１０に記載のＭＯＳトランジスタの製造方法。
【請求項１３】
　前記第１及び第２ゲートパターンを含む半導体基板を熱処理する段階は、
　酸素雰囲気の反応炉で、前記第１及び第２ゲートパターンを含む前記半導体基板を熱酸化する段階と、
　熱酸化された前記半導体基板を急速熱処理する段階と、
を具備することを特徴とする請求項１０に記載のＭＯＳトランジスタの製造方法。
【請求項１４】
　前記第１及び第２ゲートパターンを含む前記半導体基板を熱酸化する段階は８００〜９００℃で１０〜２０分間進行することを特徴とする請求項１３に記載のＭＯＳトランジスタの製造方法。
【請求項１５】
　熱酸化された前記半導体基板を急速熱処理する段階は９５０〜１０５０℃で２０秒以内に進行することを特徴とする請求項１３に記載のＭＯＳトランジスタの製造方法。
【請求項１６】
　前記Ｎ型不純物イオンを拡散させる段階は１０００〜１０５０℃で２０秒以内に急速熱処理して進行することを特徴とする請求項１０に記載のＭＯＳトランジスタの製造方法。
【請求項１７】
　前記第１及び第２ゲートパターンを含む半導体基板を熱処理する段階の後に、
　前記第１ゲートパターンをイオン注入マスクとして使用して前記第１活性領域にＮ型不純物イオンを注入してＬＤＤ領域を形成する段階と、
　前記第１及び第２ゲートパターンを覆う絶縁膜をコンフォマルに蒸着する段階と、
　前記絶縁膜をエッチバックして前記第１及び第２ゲートパターンの側壁を覆うスペーサを形成する段階と、
　前記スペーサを含む半導体基板を熱酸化して前記絶縁膜をエッチバックする間前記半導体基板に与えられたエッチング損傷を治癒する段階と、
を具備することを特徴とする請求項１０に記載のＭＯＳトランジスタの製造方法。
【請求項１８】
　前記スペーサを含む半導体基板を熱酸化する段階は８００〜９００℃で１０〜２０分間進行することを特徴とする請求項１７に記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置の製造方法に関するものであり、さらに具体的には、ＭＯＳトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
　半導体装置が高集積化することによって、最近にはギガ（Ｇｉｇａ）単位レベルのＤＲＡＭ装置まで至るようになった。ギガ単位の装置では、最小デザインルールが０．１μｍの以下でスケールダウン（ｓｃａｌｅ　ｄｏｗｎ）され、前記最小デザインルールのスケールダウンは次のように製造工程中に多くの問題を誘発させて半導体素子の動作特性を阻害する。
【０００３】
　半導体装置の高集積化のために、素子隔離領域の形成工程がＬＯＣＯＳ（Ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）からＳＴＩ（Ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）に変わっていっている。しかし前記ＳＴＩはＬＯＣＯＳに比べて、より大きなストレスを半導体基板に誘発させて拡張された欠陷などの損傷をもたらす。
【０００４】
　また半導体装置が高集積化することによって、ＭＯＳトランジスタのチャンネルの長さが短くなっている。これによって、ショートチャネル効果（ｓｈｏｒｔ　ｃｈａｎｎｅｌ　ｅｆｆｅｃｔ）が発生する可能性があり、しきい値電圧が低くなる。低くなるしきい値電圧を補償するために、チャンネル領域の不純物ドーピング濃度を増加させる。また、ＭＯＳトランジスタのソース／ドレイン領域を形成するのにイオン注入工程が広く使用される。しかし、イオン注入工程で不純物ドーズが臨界値を超過するようになれば、シリコン原子間の結合が割れ、イオン注入領域は非結晶質に変化するようになる。以後、後続の熱処理工程でシリコン原子間の結合は復元され、不純物が含まれている結晶構造を回復するようになる。この時に、原子欠陷は局部的に互いに集まって、エネルギー的に安定した構造をなすようになる。これによって、前記安定した構造の間に不連続領域が存在し、ディスロケーション（ｄｉｓｌｏｃａｔｉｏｎ）や積層欠陷などのような拡張された欠陷を形成する。
【０００５】
　前記拡張された欠陷は半導体装置の動作特性を阻害する要因で作用する。
【非特許文献１】ＩＢＭ　Ｊ．ＲＥＳ．　ＤＥＶＥＬＯＰ．，　ｖ．３６、ｐ１７０，１９９２
【非特許文献２】Ｊ．Ｙ．Ｃｈｅｎｇ　ｅｔ．ａｌ．，「“Ｆｏｒｍａｔｉｏｎ　ｏｆ　ｅｘｔｅｎｄｅｄ　ｄｅｆｅｃｔｓ　ｉｎ　ｓｉｌｉｃｏｎ　ｂｙ　ｈｉｇｈ　ｅｎｅｒｇｙ　ｉｍｐｌａｎｔａｔｉｏｎ　ｏｆ　Ｂ　ａｎｄ　Ｐ”」Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｖ８０（４）ｐ．２１０５，１９９６
【非特許文献３】Ｓ．ＮｈＳＵ，ｅｔ．ａｌ．，「“Ａｎｎｅａｌｉｎｇ　ｂｅｈａｖｉｏｒｓ　ｏｆ　ｄｉｓｌｏｃａｔｉｏｎ　ｌｏｏｐｓ　ｎｅａｒ　ｔｈｅ　ｐｒｅｊｅｃｔｅｄ　ｒａｎｇｅ　ｉｎ　ｈｉｇｈ−ｄｏｓｅ　Ａｓ　ｉｍｐｌａｎｔｅｄ（００１）Ｓｉ”」Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖ．８６（９），ｐ．４５０３，１９９０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　したがって、本発明の課題は上記した問題点を解決するために、拡張された欠陷を防止及び治癒することができるＭＯＳトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
　上記した課題を解決するために、本発明によるＭＯＳトランジスタの製造方法は半導体基板の活性領域にウェル不純物イオン及びチャンネル不純物イオンを注入した後に、急速熱処理を実施することを特徴とする。
【０００８】
　より詳細に、本発明によるＭＯＳトランジスタの製造方法は次の通りである。先に、半導体基板の所定の領域に素子分離膜を形成して活性領域を限定する。前記活性領域を有する半導体基板にウェル不純物イオンを注入する。前記活性領域の表面にチャンネル不純物イオンを注入する。前記ウェル不純物イオン及び前記チャンネル不純物イオンを急速熱処理工程を使用して拡散させ、前記ウェル不純物イオンでドーピングされたウェル領域及び前記チャンネル不純物イオンでドーピングされたチャンネル領域を形成する。前記ウェル領域及び前記チャンネル領域を有する半導体基板上に導電膜を形成する。前記導電膜をパターニングして前記活性領域の上部を横切るゲートパターンを形成する。前記ゲートパターンを含む半導体基板を熱処理して前記導電膜をパターニングする間、前記半導体基板に加えられたエッチング損傷を治癒する。前記ゲートパターンをイオン注入マスクとして使用して前記活性領域にソース／ドレイン不純物イオンを注入する。そして、前記ソースドレイン不純物イオンを拡散させてソース／ドレイン領域を形成する。
【０００９】
　上記した方法において、前記チャンネル不純物イオンを注入する段階は、前記ウェル不純物イオンを注入する段階の前に実施することができる。前記ゲートパターンを含む半導体基板を熱処理する段階は、酸素雰囲気の反応炉で前記ゲートパターンを含む前記半導体基板を熱酸化する段階、及び熱酸化された前記半導体基板を急速熱処理する段階を具備することができる。
【００１０】
　上記した方法において、前記ゲートパターンを含む半導体基板を熱処理する段階の後に、前記ゲートパターンをイオン注入マスクとして使用して不純物イオンを注入して前記活性領域にＬＤＤ領域を形成することができる。また、前記ゲートパターンを覆う絶縁膜をコンフォマルに蒸着し、前記絶縁膜をエッチバックして前記ゲートパターンの側壁を覆うスペーサを形成することができる。その後に、前記スペーサを含む半導体基板を熱酸化して前記絶縁膜をエッチバックする間前記半導体基板に加えられたエッチング損傷を治癒することができる。
【００１１】
　本発明によるＭＯＳトランジスタの製造方法の一例は次の通りである。先に、ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領域を有する半導体基板を準備する。前記半導体基板の所定の領域に素子分離膜を形成して前記ＮＭＯＳトランジスタ領域及び前記ＰＭＯＳトランジスタ領域内に各々第１及び第２活性領域を限定する。前記ＮＭＯＳトランジスタ領域内の半導体基板及び前記ＰＭＯＳトランジスタ領域内の半導体基板に各々Ｐウェル不純物イオン及びＮウェル不純物イオンを注入する。前記第１活性領域の表面及び前記第２活性領域の表面に各々第１及び第２チャンネル不純物イオンを注入する。前記ウェル不純物イオン及び前記チャンネル不純物イオンを急速熱処理工程を使用して拡散させ、前記ＮＭＯＳトランジスタ領域及び前記ＰＭＯＳトランジスタ領域に各々Ｐウェル領域及びＮウェル領域を形成すると同時に、前記第１及び第２活性領域の表面に各々第１及び第２チャンネル領域を形成する。前記ウェル領域及び前記チャンネル領域を有する半導体基板上に導電膜を形成する。前記導電膜をパターニングして前記第１活性領域の上部を横切る第１ゲートパターン及び前記第２活性領域の上部を横切る第２ゲートパターンを形成する。前記第１及び第２ゲートパターンを含む半導体基板を熱処理して前記導電膜をパターニングする間前記半導体基板に加えられたエッチング損傷を治癒する。前記第１ゲートパターンをイオン注入マスクとして使用して前記第１活性領域にＮ型不純物イオンを注入する。前記Ｎ型不純物イオンを拡散させてＮ型ソース／ドレイン領域を形成する。前記第２ゲートパターンをイオン注入マスクとして使用して前記第２活性領域にＰ型不純物イオンを注入する。そして、前記Ｐ型不純物イオンを拡散させてＰ型ソース／ドレイン領域を形成する。
【発明の効果】
【００１２】
　したがって、本発明によるＭＯＳトランジスタの製造方法によると、次のような効果を得ることができる。
【００１３】
　１．半導体基板にウェル不純物イオン及びチャンネル不純物イオンを注入した後に、急速熱処理工程を進行してウェル領域及びチャンネル領域の拡張された欠陷を治癒し、しきい値電圧を上昇させることができる。
　２．ゲートパターンを形成し、熱処理工程を実施してゲートパターンの形成時に、損傷した半導体基板を治癒することができる。
　３．ソース／ドレイン不純物イオンを注入した後に、急速熱処理を実施してソース／ドレイン領域の拡張された欠陷を治癒して半導体装置の信頼度を増加させることができる。
【発明を実施するための最良の形態】
【００１４】
　以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底で、完全になるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示し、ａはＮＭＯＳトランジスタ領域を、ｂはＰＭＯＳトランジスタ領域を示す。
【００１５】
　図１は本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を示す流れ図である。
【００１６】
　図２乃至図９は本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【００１７】
　図１、図２及び図３を参照すると、前記ＮＭＯＳトランジスタ領域ａ及び前記ＰＭＯＳトランジスタ領域ｂを有する半導体基板３０を準備する（段階２００）。前記半導体基板３０の所定の領域に素子分離膜３２を形成して前記ＮＭＯＳトランジスタ領域ａ及び前記ＰＭＯＳトランジスタ領域ｂに各々第１及び第２活性領域を限定する（段階２０２）。前記素子分離膜３２はトレンチ素子分離技術のような通常の素子分離工程を使用して形成する。
【００１８】
　図１乃至図４を参照すれば、前記第１及び第２活性領域の表面上に犠牲酸化膜３４を形成する。前記犠牲酸化膜３４は熱酸化膜で形成することができる。前記ＮＭＯＳトランジスタ領域ａ内の半導体基板及び前記ＰＭＯＳトランジスタ領域ｂ内の半導体基板に各々Ｐウェル不純物イオン及びＮウェル不純物イオンを注入する。次に、前記第１及び第２活性領域の表面に各々第１チャンネル不純物イオン及び第２チャンネル不純物イオンを注入する（段階２０４）。前記第１及び第２チャンネル不純物イオンを注入する段階は、前記Ｐウェル不純物イオン及びＮウェル不純物イオンを注入する段階の前に実施することもできる。前記Ｐウェル不純物イオンは硼素イオンであり得る。この場合に、前記硼素イオンは５００ＫｅＶのエネルギーと１×１０１３ａｔｏｍｓ/ｃｍ２のドーズとで注入する。また、前記Ｎウェル不純物イオンは燐イオンであり得る。この場合に、前記燐イオンは８００ＫｅＶのエネルギーと１×１０１３ａｔｏｍｓ／ｃｍ２のドーズとで注入する。さらに、前記第１及び第２チャンネル不純物イオンは硼素イオンであり得る。この場合に、前記硼素イオンは前記第１及び第２活性領域の表面に３０ＫｅＶのエネルギーと５×１０１２ａｔｏｍｓ／ｃｍ２のドーズとで注入する。前記Ｐウェル不純物イオン、Ｎウェル不純物イオン、第１チャンネル不純物イオン及び第２チャンネル不純物イオンの種類、ドーズ及びイオン注入エネルギーは形成しようとするトランジスタの電気的な特性によって変更することもできる。
【００１９】
　続いて、前記ウェル不純物イオン及び前記チャンネル不純物イオンが注入された半導体基板に対して第１急速熱処理工程を実施して前記ウェル不純物イオン及びチャンネル不純物イオンを拡散させる（段階２０６）。その結果、前記ＮＭＯＳトランジスタ領域ａ内の半導体基板及び前記ＰＭＯＳトランジスタ領域ｂ内の半導体基板に各々Ｐウェル領域４０及びＮウェル領域３６が形成され、前記第１及び第２活性領域の表面に各々第１チャンネル領域４２及び第２チャンネル領域３８が形成される。前記ウェル領域３６、４０及び前記チャンネル領域３８、４２を形成するための前記第１急速熱処理工程は９５０℃乃至１０５０℃の温度で５秒間乃至３０秒間実施することが望ましい。前記第１急速熱処理工程は前記ウェル不純物イオン及び前記チャンネル不純物イオンを注入する間前記半導体基板３０に加えられたイオン注入損傷を治癒する役割を果たす。すなわち、前記ウェル３６、４０及びチャンネル領域３８、４２を形成するためのイオン注入工程を実施する間前記半導体基板３０内に生成された拡張された結晶欠陷を治癒することができる。また、前記第１急速熱処理工程に起因して前記不純物イオンは短時間の間活性化される。これによって、前記チャンネル領域の表面濃度が顕著に低くなることを防止することができる。結果的に、前記チャンネルイオン注入工程で不純物ドーズを増加させず、しきい値電圧が減少する現象を防止することができる。
【００２０】
　図１及び図５を参照すれば、前記犠牲酸化膜３４を除去した後に、前記第１及び第２活性領域の表面上にゲート酸化膜４３を形成する。前記ゲート酸化膜４３が形成された半導体基板３０の全面上にＮタイプの不純物でドーピングされたポリシリコン膜を約１０００Åの厚さで蒸着する。また前記ポリシリコン膜上にタングステンシリサイド膜とシリコン窒化膜とを順次に各々１０００Åの厚さで蒸着する。前記シリコン窒化膜、前記タングステンシリサイド膜、及び前記ポリシリコン膜を順次にパターニングして、ポリシリコンパターン４４及びタングステンシリサイドパターン４６からなるゲート電極とシリコン窒化膜パターン４８とを含む第１及び第２ゲートパターン５０ａ、５０ｂを各々第１及び第２活性領域上に形成する（段階２０８）。
【００２１】
　続いて、前記第１及び第２ゲートパターン５０ａ、５０ｂが形成された前記半導体基板３０に対して、前記パターニング工程で発生した前記ゲートパターン５０ａ、５０ｂの側壁及びゲート酸化膜４３の損傷を治癒するために、第１熱酸化工程及び第２急速熱処理工程を順次に進行する（段階２１０）。望ましくは、前記第１熱酸化工程は酸素雰囲気の反応炉で８００℃乃至９００℃で１０分間乃至３０分間進行する。前記第１熱酸化工程は前記ゲートパターン５０ａ、５０ｂを構成する前記ポリシリコンパターン４４と前記タングステンシリサイドパターン４６との側壁に酸化膜（図示しない）を成長させて前記ポリシリコンパターン４４及び前記タングステンシリサイドパターン４６の損傷を治癒する。また、前記第１熱酸化工程は前記ゲート酸化膜４３をさらに成長させて厚くし、下部の半導体基板３０を保護する。望ましくは、前記第２急速熱処理工程は９５０℃乃至１０５０℃で２０秒以内の時間の間進行させる。前記第２急速熱処理工程は半導体基板３０上に存在することができる拡張された欠陷の正常ではない成長を抑制することができる。また、前記第２急速熱処理工程は前記ゲート酸化膜４３の強度を増加させ、前記タングステンシリサイドパターン４６を再結晶化させてゲート抵抗を低める。
【００２２】
　図１乃至図６を参照して、前記ＮＭＯＳトランジスタ領域ａに前記第１ゲートパターン５０ａをイオン注入マスクとして使用してＮ型不純物を注入してＬＤＤ領域を形成することができる（段階２１２）。さらに具体的に、前記第２ゲートパターン５０ｂをフォトレジストパターンで覆い、前記第１ゲートパターン５０ａをイオン注入マスクとして使用して前記Ｎ型不純物の一種である砒素（Ａｒｓｅｎｉｃ）イオンを２０ＫｅＶのエネルギーと１x１０１３ａｔｏｍｓ／ｃｍ２のドーズとで前記第１活性領域に注入してＬＤＤ領域５２を形成する。その後に、前記フォトレジストパターンを除去する。
【００２３】
　図１及び図７を参照すると、前記第１及び第２ゲートパターン５０ａ、５０ｂを含む前記半導体基板３０の全面上にシリコン窒化膜のような絶縁膜を４００〜７００Åの厚さでコンフォマルに蒸着する。前記絶縁膜をエッチバックまたは乾式エッチングして前記第１及び第２ゲートパターン５０ａ、５０ｂの側壁を覆うスペーサ５４を形成する（段階２１４）。前記エッチング工程で損傷した前記ゲート酸化膜４３を治癒するために、前記スペーサ５４を含む前記半導体基板３０に対して第２熱酸化工程を実施することができる（段階２１６）。この時に、望ましくは、前記第２熱酸化工程は酸素雰囲気の反応炉で８００℃乃至９００℃の温度で１０分間乃至２５分間進行することができる。
【００２４】
　図１及び図８を参照すると、前記第２ゲートパターン５０ｂをフォトレジストパターンで覆い、前記第１ゲートパターン５０ａをイオン注入マスクとして使用して前記第１活性領域にソース／ドレイン不純物イオンを注入する（段階２１８）。この時に、前記ソース／ドレイン不純物イオンとして砒素イオンを使用し、２０ＫｅＶのエネルギーと２x１０１５ａｔｏｍｓ／ｃｍ２のドーズとで注入する（段階２１８）。前記フォトレジストパターンを除去する。前記ＮＭＯＳトランジスタ領域ａにソース／ドレイン領域５６を形成するのに使用される砒素イオンはシリコン原子よりも原子のサイズが大きく、イオン注入工程時に、空孔欠陷（ｖａｃａｎｃｙ　ｄｅｆｅｃｔ）を形成する。前記空孔欠陷は後続熱処理工程で拡張された欠陷で成長する可能性がある。これを防止し、治癒するために、前記砒素イオンが注入された前記半導体基板３０に対して第３急速熱処理工程を実施する（段階２２０）。この時に、望ましくは、前記第３急速熱処理工程は１０００〜１０５０℃で２０秒以内の時間の間進行することができる。
【００２５】
　図９を参照して、前記第１ゲートパターン５０ａをフォトレジストパターンで覆い、前記第２ゲートパターン５０ｂをイオン注入マスクとして使用して、前記第２活性領域にＢＦ２イオンを２０Ｋｅｖのエネルギーと２x１０１５ａｔｏｍｓ／ｃｍ２のドーズとで注入する。前記注入されたＢＦ２イオンの活性化のために、熱処理工程を進行することができる。この時に、熱処理条件は望ましくは８００〜９００℃で１０〜１５分であり得る。
【産業上の利用可能性】
【００２６】
　本発明のＭＯＳトランジスタの製造方法を利用して半導体製造技術に適用することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を示す流れ図である。
【図２】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【図３】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【図４】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【図５】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【図６】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【図７】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【図８】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【図９】本発明の望ましい実施の形態によるＭＯＳトランジスタの製造過程を順次に示す工程断面図である。
【符号の説明】
【００２８】
　３０　半導体基板
　３２　素子分離膜
　３４　犠牲酸化膜
　３６　Ｎウェル領域
　３８　第２チャンネル領域
　４０　Ｐウェル領域
　４２　第１チャンネル領域
　４３　ゲート酸化膜
　５０ａ　第１ゲートパターン
　５０ｂ　第２ゲートパターン
　５６　ソース／ドレイン領域
　ａ　ＮＭＯＳトランジスタ領域
　ｂ　ＰＭＯＳトランジスタ領域
【図１】
2004080028.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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