(57)【要約】【課題】ＩＰオーバーＡＴＭにおけるパケット転送回路に関し，ＳＤＲＡＭを用いて書き込み，読み出し及びリフレッシュを一定周期内に行うことができることで最大のパケット転送能力を発揮する目的とする。【解決手段】パケット処理部は，並列にアクセス可能な複数（ｎ）個のＳＤＲＡＭで構成するバッファメモリを備え，入力パケットが直列に入力して並列に出力する直並列変換器と，バッファメモリから読み出された複数個の並列信号を格納して直列に出力パケットを発生する並直列変換器とを設ける。パケットを直並列変換器に格納してバッファメモリの各ＳＤＲＡＭに並列に同時に書き込む動作と，ＳＤＲＡＭからの読み出し信号を並直列変換器に格納する動作と，リフレッシュ動作の３つの動作をリフレッシュ周期内で行うよう構成する。【選択図】　　　図１
2004080334.tif 000002
【特許請求の範囲】
【請求項１】
ＡＴＭセルをパケットに組立てる入力処理部と，パケットの処理を行うパケット処理部及びパケットをセルに分解して送信する出力処理部からなるＩＰオーバーＡＴＭにおけるパケット転送回路において，
前記パケット処理部は，並列にアクセス可能な複数（ｎ）個のＳＤＲＡＭで構成するバッファメモリを備え，
入力パケットが直列に入力して並列に出力する直並列変換器と，前記バッファメモリからの読み出された複数個の並列信号を格納して直列に出力パケットを発生する並直列変換器とを設け，
前記直並列変換器にパケットを直列に格納した後，その並列なパケット出力を前記バッファメモリの各ＳＤＲＡＭに同時に書き込む動作と，前記ＳＤＲＡＭからの読み出し信号を前記並直列変換器に格納する動作及び前記ＳＤＲＡＭのリフレッシュ動作の３つの動作をリフレッシュ周期内で非同期で周期処理することを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【請求項２】
請求項１において，
前記直並列変換器及び前記並直列変換器をＦＩＦＯにより構成することを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【請求項３】
請求項１において，
前記複数（ｎ）個のＳＤＲＡＭは，それぞれが複数（ｍ）ビットを並列にアクセスする構成を備え，
前記入力パケットが複数（ｍ）ビット幅で直列に入力して並列に出力する直並列変換器と，前記バッファメモリからの読み出されたそれぞれが複数（ｍ）ビット幅をもつ複数（ｎ）個の並列信号を格納して直列に出力パケットを発生する並直列変換器とを備えることを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【請求項４】
請求項１において，
前記バッファメモリに入出力するパケットの長さをＡＴＭセル２個の長さとし，パケット処理周期をヘッダを除いたＡＴＭセルの２セル時間とすることを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は可変長データであるＩＰ（Ｉｎｔｅｒｎｅｔ　Ｐｒｏｔｏｃｏｌ）パケットを固定長のセルで伝送を行うＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄｅ）　により転送するＩＰオーバー（ｏｖｅｒ）　ＡＴＭにおけるパケット転送回路に関する。
【０００２】
近年，ＡＴＭにより各種の速度のデジタル信号を固定長のセルの形式で効率的に転送する技術が利用されるようになった。そのＡＴＭネットワークでは固定長のセルを用いている。一方，パーソナルコンピュータや，各種の端末によるデジタル信号を可変長パケットにより転送するＩＰのネットワークが普及しており，今後更に利用が増加することが予想されるが，ＩＰパケットをＡＴＭネットワークにより転送する技術が利用されるようになった。このようなＩＰパケットをＡＴＭにより転送することを以下，ＩＰオーバー（ｏｖｅｒ）ＡＴＭという。
【０００３】
ＡＴＭネットワーク上でＩＰパケットを転送する場合，ＩＰパケットのルーティング処理を行うためにバッファメモリが用いられるが，バッファメモリの小型化と低コスト化が望まれている。
【０００４】
【従来の技術】
図７は本発明が適用されるシステムの構成例，図８は従来例のバッファメモリの説明図である。
【０００５】
図７の構成では，ＩＰのネットワーク８０とＡＴＭのネットワーク８５が接続されている。ＩＰのネットワーク８０とＡＴＭのネットワーク８５の境界にＡＴＭセル（５バイトのヘッダと４８バイトのペイロード部とで構成）をＩＰのパケット（可変長）に変換する入力処理部８１と，ＩＰのパケットをＡＴＭセルに変換する出力処理部８２が設けられている。そして，ＩＰのネットワーク８０にはパケットをそれぞれの宛先にルーティングする等の処理を行うＩＰ処理部８３が設けられ，その処理を行うためのバッファメモリ８４が設けられている。すなわち，ＩＰのパケットを入力して，その宛先を判別し，最適なルートを選択してヘッダを作成してバッファメモリ８４からパケットを読み出して作成したヘッダを付加する処理を行う。
【０００６】
図８により従来例のバッファメモリを説明する。従来の非同期で可変長なパケットが入力した時，バッファメモリに書き込んで，　そのパケットを読み出す処理を非同期に行う。
【０００７】
図８のＡ．はバッファメモリとしてＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　ＲａｎｄａｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）　９０を使用する場合である。このバッファメモリ９０にアクセスする場合，書き込みと読み出しが独立（異なるタイミングで動かす）に行われるのであれば，制御が容易である。しかし，処理時間の関係で書き込みと読み出しを同時に行おうとすると，ポートがひとつのＳＤＲＡＭでは，書き込みと読み出しの衝突が起きてしまう。また，ＤＲＡＭはリフレッシュ動作を一定周期（約６４ｍｓ毎）に行う必要があり，非同期での処理が難しい。
【０００８】
このような衝突を解決する方法として，図８のＢ．に示すようにポートが２つあるＤＰＲＡＭ（Ｄｕａｌ　Ｐｏｒｔ　ＲＡＭ）９１を使用する場合がある。しかし，このＤＰＲＡＭは記憶容量が小さく，高速で大容量のデータを扱うことは難しい。
【０００９】
また，この他にバッファメモリとしてＳＳＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｓｔａｔｉｃ　ＲＡＭ）　を使用する場合もある。このＳＳＲＡＭは，リフレッシュの必要はないが同時に書き込みと読み出しの処理を行うことができず，ＤＰＲＡＭと同様に容量が小さい。
【００１０】
【発明が解決しようとする課題】
上記したように，ＳＳＲＡＭはＩＰオーバーＡＴＭの処理部のバッファメモリに適しない，またＤＰＲＡＭも記憶容量が小さいという問題がある。また，従来のＳＤＲＡＭを用いた構成でも，リフレッシュを一定周期で行うことが難しいという問題があった。
【００１１】
本発明は従来の技術における問題を解決し，大容量のＳＤＲＡＭを用いて読み出しと書き込みの動作とリフレッシュも一定周期内に行うことができるＩＰオーバーＡＴＭにおけるパケット転送回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
図１は本発明の原理説明図であり，図１のＡ．は構成を示し，Ｂ．は動作タイミングを示す。図１のＡ．において，１はリフレッシュ動作を必要とする複数個のＳＤＲＡＭ（シングルポートＤＲＡＭ）で構成されるバッファメモリ，１０−１〜１０−ｎはバッファメモリ１を構成する複数個（ｎ個）のＳＤＲＡＭ，２は直並列変換器，３は並直列変換器である。
【００１３】
入力されたパケット信号（複数ビットが並列に入力する場合も含む）は直並列変換器２へ入力すると，ｎ個の並列なデジタル信号（それぞれが複数ビットでも良い）に変換して，バッファメモリ１の複数個のＳＤＲＡＭ１０−１〜１０−ｎに入力されて書き込み動作が行われる。また，バッファメモリ１のＳＤＲＡＭ１０−１〜１０−ｎからの読み出し信号は並直列変換器３の対応する位置に入力してセットされ，その後並直列変換器３から直列に出力されて，パケット信号として出力される。なお，この時，出力されるパケットにヘッダ等を変更する等の処理が行われる。上記したように，バッファメモリ１への書き込みと読み出しが，複数ビット（例えば，３２ビット）分を並列に同時に行うので，書き込み時間と読み出し時間は直列の入力信号について逐次行う場合に比べて短縮することができるため，バッファメモリ１のリフレッシュ時間を充分確保することができる。図１のＢ．に示す動作タイミングの例では，１サイクル（リフレッシュ周期より短い時間）の中で，書き込み時間Ｗｒと読み出し時間Ｒｄの他にリフレッシュ時間Ｒｆを十分確保することができる。
【００１４】
【発明の実施の形態】
図２は実施例の構成を示す。図中，１はバッファメモリ，１０−１〜１０−４は上記図１と同様にＳＤＲＡＭ，１１はバッファメモリ１への書き込み，読み出し及びリフレッシュ動作の制御を行う制御部，２０は上記図１の直並列変換器２に対応し，入力信号を先頭から順番にシフトしながら直列に格納して，並列信号に変換してバッファメモリ１へ書き込みデータを出力する機能を備える書き込み用ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）　，３０は上記図１の並直列変換器３に対応し，バッファメモリ１から読み出されたデータを並列に格納して直列に出力する機能を備える読み出し用ＦＩＦＯ，４ａは書き込み用ＦＩＦＯ２０への入力信号，４ｂはサイクル番号，５ａは読み出し用ＦＩＦＯ３０からの出力信号，５ｂはサイクル番号である。
【００１５】
なお，この実施例では，図２の入力信号４ａ，出力信号５ａは１〜８で示す各サイクル番号４ｂ，５ｂに対して１つのパルス状の波形で表しているが，各サイクル毎に１ビットの信号を伝送（入力または出力）するものではなく，１サイクルで１６ビットの並列信号を伝送（入力または出力）する。そして，書き込み用ＦＩＦＯ２０には８サイクル分の入力信号１〜８が１〜４，５〜８の２段に分けて格納して，４個分の並列な出力をバッファメモリ１に格納する動作を２サイクル行うことで，１〜８の入力信号を書き込むことができる。また，読み出し用ＦＩＦＯ３０には１サイクルで４個の並列な読み出し信号を並列に格納し，この動作を２サイクル行うことで，１〜４と５〜８の８個の信号が２段のＦＩＦＯ３０に格納される。
【００１６】
動作を説明すると，最初に入力信号として１〜８で示す各信号（それぞれ１６ビットの並列信号とする）が各サイクルのタイミングで書き込み用ＦＩＦＯ２０に図２のＡ．に示すように１〜４と５〜８の２段の記憶位置に順に格納される。この後，書き込み用ＦＩＦＯ２０の先頭の１〜４の信号は，図２のＢ．のＷｒで示す書き込みのタイミング（２サイクルの長さ）で書き込まれる。すなわち，Ｗｒの最初のサイクルで，バッファメモリ１のＳＤＲＡＭ１０−１〜１０−４に並列に書き込まれ，Ｗｒの２番目のサイクルで書き込み用ＦＩＦＯ２０の次段の５〜８の信号がＳＤＲＡＭ１０−１〜１０−４内の次のアドレスに書き込まれる。
【００１７】
この後，バッファメモリ１に書き込まれたデータの読み出しは，図２のＢ．のＲｄで示すタイミング（２サイクルの長さ）で行われる。すなわち，Ｒｄの最初のサイクルで，バッファメモリ１のＳＤＲＡＭ１０−１〜１０−４に並列に書き込まれた，１〜４の信号が並列に読み出されて読み出し用ＦＩＦＯ３０の１〜４で示す位置に格納される。図２のＢ．のＷｒの中の２番目のサイクルでＳＤＲＡＭ１０−１〜１０−４に書き込まれた５〜８の信号が並列に読み出されて読み出し用ＦＩＦＯ３０に格納される。この後，読み出し用ＦＩＦＯ３０の内容は，１〜８のサイクル番号５ｂのタイミングに応じて順番に読み出され直列の出力信号５ａが得られる。なお，バッファメモリ１のＳＤＲＡＭにＡＴＭセル（ペイロード部）を複数個搭載したパケットデータを書き込まれると，そのパケットデータの宛先を判定して，ルーティングの処理（パケットヘッダを処理）が行われる。
【００１８】
図３は１つのパケットが入力し制御部（図２の１１）によるバッファメモリ（ＳＤＲＡＭ）アクセスを行いパケットが出力されるまでの制御フローを示す。最初に，パケットが入力すると，書き込み用ＦＩＦＯ（ｗＦｉＦｏで表す）がフル（データで満杯）か，またはパケットエンド（パケットの入力が終了した）か判別する（図３のＳ１）。書き込み用ＦＩＦＯがフルであるかパケットエンドである場合，次に書き込み時間になったか判別する（同Ｓ２）。書き込み時間である場合，ＳＤＲＡＭに書き込みを行う（図３のＳ３）。続いて，パケット書き込みが終了か判別し（図３のＳ４），終了した場合は読出し時間であるのか判別し（図３のＳ５），読み出し時間であれば，ＳＤＲＡＭの読み出しを行う（同Ｓ６）。次いで，読み出し用ＦＩＦＯ（ｒＦｉＦｏで表す）がフルかまたはパケットエンドかを判別し（図３のＳ７），何れかに該当すると，読み出し用ＦＩＦＯからパケットを出力する。
【００１９】
図４はパケットの処理周期を２セル時間とした場合の転送動作の例である。但し，２セル時間とは，６４バイトのＡＴＭセルで考えた場合の２個分（１２８バイト）の時間を表し，周期（パケット周期）とはＩＰ処理部（図１の１）における書き込み，リフレッシュ，読み出しの各処理を組み合わせの周期を意味する。図４のＡ．は２セル／パケットの入力がある場合であり，Ｂ．は３セル／パケットの入力がある場合である。
【００２０】
最初に，図４のＡ．の例について説明すると，▲１▼は周期（パケット周期）を表し，２セル時間である。▲２▼はバッファメモリ（ＢＭで表す）アクセスのタイミングを表し，２セル時間内に書き込み（Ｗｒｉｔｅ　で表す），リフレッシュ（Ｒｅｆ　で表す），読み出し（Ｒｅａｄで表す）　の３つの処理が行われ，各周期毎に繰り返し行われる。このような処理周期に対して，▲３▼に示す２セル長のパケットの入力（ｉｎｐｕｔ　で表示）が１，２，３，４の番号で表すように発生すると，読み出し出力（ｏｕｔｐｕｔで表示）　は▲４▼に示すタイミングで発生する。
【００２１】
すなわち，▲３▼のパケット１の入力は書き込み用ＦＩＦＯ（図２の２０）に格納された後，▲２▼のＷ１のタイミングでバッファメモリ（複数のＳＤＲＡＭ）に並列に書き込まれ，▲２▼のＲ１のタイミングでバッファメモリから並列に読み出される。また，▲３▼のパケット２の入力はＦＩＦＯに格納された後，▲２▼のＷ２のタイミングでバッファメモリに並列に書き込まれ，▲２▼のＲ２のタイミングでバッファメモリから並列に読み出される。
【００２２】
この図４のＡ．の２セル／パケットの入力の場合には最大速度の転送が実現できる。
【００２３】
次に図４のＢ．の例について説明すると，▲１▼は周期（パケット周期）はＡ．と同様に２セル時間であるが，この例ではパケット入力はＡ．の場合より長く，▲３▼に示すように３セル／パケットの長さがある。この場合，バッファメモリ（ＢＭ）のアクセスタイミングはＢ．の▲２▼に示す構成になる。すなわち，入力パケットが長いため，２セル時間で上記Ａ．の▲２▼と同様に，書き込み（Ｗｒｉｔｅ），リフレッシュ（Ｒｅｆ），読み出し（Ｒｅａｄ）　の動作時間が設けられ，その後に１セル分の書き込み（Ｗｒｉｔｅ）とリフレッシュ（Ｒｅｆ）　の動作時間が設けられ，続いて書き込み（Ｗ），リフレッシュ（Ｒｅｆ），読み出し（Ｒ）が，各パケット毎に２回ずつ（例えばパケット１に対し書き込みがＷ１−１，Ｗ１−２の２回，読み出しがＲ１−１，Ｒ１−２の２回，リフレッシュが２回）発生している。
【００２４】
書き込み動作を説明すると，▲３▼のパケット１の入力の中の２セル分（先頭から２／３の位置までの分）がＦＩＦＯに格納されると，▲２▼のＷ１−１のタイミングでバッファメモリに書き込まれ，▲３▼に示す入力パケット１の残りの１セル分は，ＦＩＦＯに格納された後，▲２▼のＷ１−２のタイミングでバッファメモリに書き込まれる。▲３▼に示す入力パケット２の中の２セル分がＦＩＦＯに格納されると，▲２▼のＷ２−１のタイミングでバッファメモリに書き込まれ，入力パケット２の残りの１セル分はＦＩＦＯに格納された後，▲２▼のＷ２−２のタイミングでバッファメモリに書き込まれ，以下同様に図４のＢ．の▲３▼に示す各パケットは順次バッファメモリに書き込まれる。
【００２５】
図４のＢ．のバッファメモリからの出力（読み出し）動作は，入力パケット１がバッファメモリに書き込まれた後の最初の読み出しタイミングである▲２▼のＲ１−１に２セル分がバッファメモリからＦＩＦＯに読み出され，その後の▲４▼の出力パケット１に示すタイミングで２セル分がＦＩＦＯから出力される。また，▲２▼のＲ１−２のタイミングで出力パケット１の残りの１セル分がバッファメモリからＦＩＦＯに読み出されて，ＦＩＦＯから先行する２セル分に続いて出力される。図４の▲４▼に示すように，パケット１の出力の後，パケット２が出力するまでにロス時間が発生する。これは，▲２▼に示すようにパケット１のバッファメモリからの読み出しが完了したタイミング（Ｒ１−２）に続いて，パケット２のバッファメモリからの読み出しのタイミング（Ｒ２−１）が発生するまでに時間間隔が空いているからである。その原因は，入力パケットが３セル分と長いためである。
【００２６】
図４のＡ．に示す例では，入力パケットが６００Ｍｂｐｓの速度であった場合，出力パケットも２パケット分だけ遅延するが６００Ｍｂｐｓのスループットが出る。これに対し，図４のＢ．の場合は，入力パケットが６００Ｍｂｐｓに対し，出力時に１／４だけロスが発生するため４５０Ｍｂｐｓに低下してしまう。
【００２７】
図５，図６はパケットの処理周期を最適化した場合の転送動作の例（その１），（その２）を示す。なお，この転送動作の例は，上記した図７に示すシステム構成における動作例である。
【００２８】
図５はパケット入力が２セルで構成された場合の最適化の例であり，図７を参照しながら説明すると，図７のＡＴＭセルドメインから図５の▲１▼に示す２セル周期毎に▲２▼の入力（ｉｎｐｕｔ　で表示）　１，２，…が入力処理部（図７の８１）へ入力される。この▲２▼の各入力にはＡＴＭのヘッダ（５バイト）を含むＡＴＭセルが２個ずつ含まれており，入力処理部でＡＴＭヘッダが除かれて，パケット（ＩＰ対応）に変換されて図５の▲３▼で示すようにＩＰ処理部（図７の８３）へのパケット入力１，２，…となる（ＡＴＭヘッダが除かれて短くなっている）。ＩＰ処理部では，図５の▲４▼に示すように，▲１▼に示すセル周期より短いパケット周期（▲３▼に示すパケット入力の長さと同じ）で動作が行われ，図２に示すような複数のＳＤＲＡＭからなるバッファメモリ（ＢＭ）へのアクセスが，図５の▲５▼に示すように，書き込み（Ｗｒｉｔｅ），　リフレッシュ（Ｒｅｆ），読み出し（Ｒｅａｄ）の組み合わせのサイクルがパケット周期と同じ時間で行われる。
【００２９】
図５の▲３▼で示すパケット入力１がＦＩＦＯに格納された後に最初に発生する書き込み動作である図５の▲５▼のＷ１によりバッファメモリに書き込まれる。以下同様に▲３▼のパケット入力２，３が▲５▼のバッファメモリ（ＢＭ）アクセスのＷ２，Ｗ３のタイミングでバッファメモリに書き込まれ，パケット入力４は▲５▼に示すバッファメモリ（ＢＭ）アクセスのタイミングの関係で，一定時間遅れて▲５▼のＷ４のタイミングでバッファメモリに書き込まれる。バッファメモリからの読み出しは，▲５▼に示す読み出しアクセスであるＲ１のタイミングで行われてＦＩＦＯに格納され，ＦＩＦＯから▲６▼に示すようにパケット出力１が発生する。同様に，▲５▼のＲ２のタイミングによりパケット出力２が発生し，Ｒ３でパケット出力３が発生し，一定時間の間隔を置いてパケット出力４が発生する。これらのパケット出力は２セル分（ヘッダを含まない）であり，ＩＰ処理部から出力処理部（図７の８２）へ入力する。この出力処理部では，入力したパケット（２セル分）を２つのＡＴＭセルに変換し，その時各ＡＴＭセルにＡＴＭヘッダが付加されるため，図５の▲７▼に示すようにデータ長が入力パケットより長くなる。この出力処理部の動作により，▲６▼に示すパケット出力４は，パケット出力３の後に連続して発生してスループットが良好である。
【００３０】
次に図６はパケット入力が３セルで構成された場合の最適化の例であり，図７を参照しながら説明すると，図７のＡＴＭセルドメインから図６の▲１▼に示す２セル時間のセル周期に対して，３セルの長さの▲２▼に示す入力（ｉｎｐｕｔ　）１，２，…が入力処理部（図７の８１）へ入力される。この▲２▼の各入力にはＡＴＭのヘッダ（５バイト）を含むＡＴＭセルが３個ずつ含まれており，入力処理部で各ＡＴＭセルのＡＴＭヘッダが除かれて，パケット（ＩＰ対応）に変換され図６の▲３▼で示すようにＩＰ処理部（図７の８３）へのパケット入力１，２，…となる。
【００３１】
ＩＰ処理部では，図６の▲４▼に示すように，▲１▼に示すセル周期より短いパケット周期（▲３▼に示すパケット入力より短い，上記図５の▲４▼と同じ周期）で動作が行われ，複数のＳＤＲＡＭからなるバッファメモリ（ＢＭ）へのアクセスが，図６の▲５▼に示すように，書き込み（Ｗｒｉｔｅ），　リフレッシュ（Ｒｅｆ），読み出し（Ｒｅａｄ）の組み合わせのサイクルがパケット周期と同じ周期で行われる。
【００３２】
図６の▲３▼で示すパケット入力１がＦＩＦＯに格納された後に最初に発生する書き込み動作である図６の▲５▼のＷ１−２のタイミングでバッファメモリ（複数のＳＤＲＡＭ）に書き込まれる。次のパケット入力２は図６の▲５▼のＷ２−２のタイミングでバッファメモリに書き込まれ，パケット入力３は図６の▲５▼のＷ３−２のタイミングでバッファに書き込まれる。バッファメモリからの読み出しは，▲５▼に示す読み出しアクセスであるＲ１−１のタイミングで行われてＦＩＦＯに格納され，ＦＩＦＯから▲６▼に示すパケット出力１が発生する。この後，短い間隔を置いて，▲５▼のＲ２−１のタイミングでパケット出力２が発生し，同様の短い間隔をおいたＲ３−１のタイミングでパケット出力３が発生する。これらのパケット出力は３セル分（ヘッダを含まない）であり，ＩＰ処理部から出力処理部（図７の８２）へ入力する。この出力処理部では，入力したパケット（３セル分）を３つのＡＴＭセルに変換し，その時各ＡＴＭセルにＡＴＭヘッダが付加されるため，図６の▲７▼に示すようにデータ長が入力パケットよりパケット長が長くなって連続信号となる。
【００３３】
（付記１）　ＡＴＭセルをパケットに組立てる入力処理部と，パケットの処理を行うパケット処理部及びパケットをセルに分解して送信する出力処理部からなるＩＰオーバーＡＴＭにおけるパケット転送回路において，前記パケット処理部は，並列にアクセス可能な複数（ｎ）個のＳＤＲＡＭで構成するバッファメモリを備え，入力パケットが直列に入力して並列に出力する直並列変換器と，前記バッファメモリからの読み出された複数個の並列信号を格納して直列に出力パケットを発生する並直列変換器とを設け，前記直並列変換器にパケットを直列に格納した後，その並列なパケット出力を前記バッファメモリの各ＳＤＲＡＭに同時に書き込む動作と，前記ＳＤＲＡＭからの読み出し信号を前記並直列変換器に格納する動作及び前記ＳＤＲＡＭのリフレッシュ動作の３つの動作をリフレッシュ周期内で非同期で周期処理することを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【００３４】
（付記２）　付記１において，前記直並列変換器及び前記並直列変換器をＦＩＦＯにより構成することを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【００３５】
（付記３）　付記１において，前記非同期で処理を行う周期を４８バイトの倍数とすることを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【００３６】
（付記４）　付記１において，前記複数（ｎ）個のＳＤＲＡＭは，それぞれが複数（ｍ）ビットを並列にアクセスする構成を備え，前記入力パケットが複数（ｍ）ビット幅で直列に入力して並列に出力する直並列変換器と，前記バッファメモリからの読み出されたそれぞれが複数（ｍ）ビット幅をもつ複数（ｎ）個の並列信号を格納して直列に出力パケットを発生する並直列変換器とを備えることを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【００３７】
（付記５）　付記１において，前記バッファメモリに入出力するパケットの長さをＡＴＭセル２個の長さとし，パケット処理周期をヘッダを除いたＡＴＭセルの２セル時間とすることを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【００３８】
（付記６）　付記１において，前記バッファメモリに入出力するパケットの長さをＡＴＭセルの３個の長さとし，パケット処理周期をヘッダを除いたＡＴＭセルの２セル時間とすることを特徴とするＩＰオーバーＡＴＭにおけるパケット転送回路。
【００３９】
【発明の効果】
本発明はＡＴＭネットワークにおけるＩＰ処理回路において，周期処理を行うことでＳＤＲＡＭを適用可能となり，小型化，経済化を図ることができる。
【００４０】
更に，周期処理を最適化することで転送能力を劣化させることなく最大の転送能力を発揮することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】実施例の構成を示す図である。
【図３】制御部によるバッファメモリアクセスを行いパケットが出力するまでの制御フローを示す図である。
【図４】パケットの処理周期を２セル時間とした場合の転送動作の例を示す図である。
【図５】パケットの処理周期を最適化した場合の転送動作の例（その１）を示す図である。
【図６】パケットの処理周期を最適化した場合の転送動作の例（その２）を示す図である。
【図７】本発明が適用されるシステムの構成例を示す図である。
【図８】従来例のバッファメモリの説明図である。
【符号の説明】
１　　　バッファメモリ
１０−１〜１０−ｎ　　ＳＤＲＡＭ
２　　　直並列変換器
３　　　並直列変換器
【図１】
2004080334.tif 000003
【図２】
2004080334.tif 000004
【図３】
2004080334.tif 000005
【図４】
2004080334.tif 000006
【図５】
2004080334.tif 000007
【図６】
2004080334.tif 000008
【図７】
2004080334.tif 000009
【図８】
2004080334.tif 000010