(57)【要約】【課題】画像処理装置等の装置間インタフェースにおいて、送信する信号の周波数が２０ＭＨｚ未満の信号を、ＬＶＤＳ技術を利用した素子を用いて変換し、インタフェース上の物理的な信号線数を少なくする。【解決手段】データ送信装置１０のＬＶＤＳトランスミッタ部１２は、インタフェース制御部１１からの基準クロック信号、同期信号、データ信号等の信号を、ＬＶＤＳ転送専用クロック生成部１３からのＬＶＤＳ転送専用クロックにより、多重化して信号線数を少なくしたＬＶＤＳ信号に変換して転送するとともに、前記ＬＶＤＳ転送専用クロックを１組のＬＶＤＳ信号に変換して転送する。データ受信装置２０のＬＶＤＳレシーバ部２１は、ＬＶＤＳトランスミッタ部１２から送られてくる多重化されたＬＶＤＳ信号を、ＬＶＤＳトランスミッタ部１２から送られてくるＬＶＤＳ転送専用クロックを利用して復調し、インタフェース制御部２２に送る。【選択図】　　　　図１
2004072344.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号を送信するデータ送信装置と、該データ送信装置から送信される信号を受信するデータ受信装置と、それらの装置間を接続するインタフェースとから構成されるデータ伝送システムにおいて、前記データ送信装置は、インタフェースの制御を行なうインタフェース制御部と、該インタフェース制御部からの複数の信号を多重化して信号線数を少なくして、ＬＶＤＳ信号レベルに変換するＬＶＤＳトランスミッタ部と、前記インタフェース制御部からの基準クロックとは別に、前記ＬＶＤＳトランスミッタ部の入力クロック周波数に対応可能なＬＶＤＳ転送専用クロックを生成するＬＶＤＳ転送専用クロック生成部とを具備し、前記データ受信装置は、前記データ送信装置から送られてくる多重化されたＬＶＤＳ信号を、前記データ送信装置から送られてくるＬＶＤＳ転送専用クロックにより、元の信号に復調するＬＶＤＳレシーバ部と、インタフェースを制御するインタフェース制御部とを具備することを特徴とする多重化ＬＶＤＳインタフェースを備えたデータ伝送システム。
【請求項２】
前記データ受信装置は、ＬＶＤＳレシーバ部からのＬＶＤＳ転送専用クロックを分周等して、基準クロックを再生する基準クロック再現部を有することを特徴とする請求項１に記載の多重化ＬＶＤＳインタフェースを備えたデータ伝送システム。
【請求項３】
前記複数の信号のうちで、周波数の高い信号については、ＬＶＤＳ伝送経路とは別の信号経路で伝送することを特徴とする請求項１に記載の多重化ＬＶＤＳインタフェースを備えたデータ伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子データを送受信する装置間インタフェースに、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）技術を利用したデータ伝送システムに関し、より詳細には、コピー、ファックス、プリンタ、デジタルラボ等の画像処理装置等の装置間インタフェースや、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス、ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ　Ｍｅｍｏｒｙ　Ｃａｒｄ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ａｓｓｏｃｉａｔｉｏｎ）バス、ＩＳＡ（Ｉｎｄｕｓｔｒｉａｌ　Ｓｔａｎｄａｒｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ）バス等の拡張ＩＯカードを使用した装置間インタフェースにおいて、２０ＭＨｚ未満の周波数の信号の送受信回路に、ＬＶＤＳ技術を利用した素子を用いて、インタフェース上の物理的な信号線数を少なくしたデータ伝送システムに関する。
【０００２】
【従来の技術】
コピー、ファックス、プリンタ、デジタルラボ等の画像処理装置等の装置間インタフェースにおけるデータ転送を、高速かつ低消費電力で行なうために、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）技術を採用した電子装置が数多く開発されている。ＬＶＤＳは、中央処理装置と画像表示装置との間を伝送する信号の規格で、ＩＥＥＥ１５９６．３として標準化されている。一般に、電子装置間を接続するインタフェースの物理的な信号線数を少なくすることで、装置の低消費電力化、低ＥＭＩ化、小型化が実現でき、また、コストも抑えることができる。ＬＶＤＳ技術を利用するインタフェースにおいては、構成を簡素化する為に、インタフェースの物理的な信号線数を削減する素子が開発されている。
【０００３】
図４は、ＴＴＬ／ＣＭＯＳ信号をＬＶＤＳ信号に変換する代表的な素子、および、ＬＶＤＳ信号をＴＴＬ／ＣＭＯＳ信号に変換する代表的な素子の概略の回路図で、図４（Ａ）はトランスミッタ（送信部）の回路図、図４（Ｂ）はレシーバ（受信部）の回路図を示し、例えば、ナショナルセミコンダクター社のＤＳ９０Ｃ３６３（トランスミッタ）やＤＳ９０ＣＦ３６４（レシーバ）は、２０ＭＨｚ〜６５ＭＨｚの周波数のクロックに対応している。図４（Ａ）に示したトランスミッタは、内部ＰＬＬにより、この２０ＭＨｚ〜６５ＭＨｚのクロック（ＣＬＯＣＫ）から内部クロックを生成し、その内部クロックにより、赤（Ｒ）データ６ビット、緑（Ｇ）データ６ビット、青（Ｂ）データ６ビット、水平同期（ＨＳＹＮＣ）１ビット、垂直同期（ＶＳＹＮＣ）１ビット、データイネーブル（ＤＡＴＡ　ＥＮＡＢＬＥ）信号１ビットの計２１本のＴＴＬ／ＣＭＯＳレベルの信号を多重化し、３組のＬＶＤＳレベルの信号Ｓ１−Ｓ３にパラレルシリアル変換するとともに、入力されたクロック（ＣＬＯＣＫ）を１組のＬＶＤＳレベルの信号Ｓ４に変換する素子である。また、図４（Ｂ）に示したレシーバは、多重化された３組のＬＶＤＳレベルの信号Ｓ１−Ｓ３を、受信したクロックＳ４を用いて、シリアルパラレル変換し、２１本のＴＴＬ／ＣＭＯＳレベルの信号に復元する。
【０００４】
特開２０００−１５２１３０号公報には、図４に示した素子と同様の素子を用いた平板ディスプレイシステムが開示されている。この平板ディスプレイシステムは、平板ディスプレイシステム内を伝送する画像データ等のＴＴＬ信号を、ＬＶＤＳ信号に変換することにより、ＥＭＩやノイズの影響を低減し、あわせて、信号線数の削減により、部品数や配線数を低減し、コスト減を可能にしている。
【０００５】
一般に、これらの素子は、中央処理装置と画像表示装置間等で画像データを送受信するための高速インタフェースに使用され、２０ＭＨｚ〜３０ＭＨｚ以上の周波数の高いクロック（送信する信号の基準クロック）を想定して作られている。なお、装置技術の進歩により、このクロックの周波数は高くなる傾向にある。
【０００６】
【発明が解決しようとする課題】
しかし、装置間を送信する信号の基準クロックの周波数が、ＬＶＤＳのクロック周波数に満たない場合、例えば、２０ＭＨｚ未満の場合は、ＬＶＤＳを利用できなかった。
【０００７】
本発明は、コピー、ファックス、プリンタ、デジタルラボ等の画像処理装置等の装置間インタフェースにおいて、送信する信号の基準クロックの周波数が２０ＭＨｚ未満の信号を、ＬＶＤＳ技術を利用した素子を用いてＬＶＤＳ信号に変換し、インタフェース上の物理的な信号線数を少なくしたデータ伝送システムを提供することを目的とする。
【０００８】
また、本発明は、送信する信号の基準クロックを基準クロック以外の信号とともに多重化して転送すると、転送できる論理的な信号数が基準クロック数分少なくなってしまうという問題があり、このような問題を解決したデータ伝送システムを提供することを目的とする。
【０００９】
また、本発明は、送信する信号を多重化及び復調する場合、送信する信号の最大周波数の２倍以上の周波数のクロックを用いて多重化しないと、多重化された信号を復調できないという問題があり、このような問題を解決したデータ伝送システムを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、複数の信号を送信するデータ送信装置と、該データ送信装置から送信される信号を受信するデータ受信装置と、それらの装置間を接続するインタフェースとから構成されるデータ伝送システムにおいて、前記データ送信装置は、インタフェースの制御を行なうインタフェース制御部と、該インタフェース制御部からの複数の信号を多重化して信号線数を少なくして、ＬＶＤＳ信号レベルに変換するＬＶＤＳトランスミッタ部と、前記インタフェース制御部からの基準クロックとは別に、前記ＬＶＤＳトランスミッタ部の入力クロック周波数に対応可能なＬＶＤＳ転送専用クロックを生成するＬＶＤＳ転送専用クロック生成部とを具備し、前記データ受信装置は、前記データ送信装置から送られてくる多重化されたＬＶＤＳ信号を、前記データ送信装置から送られてくるＬＶＤＳ転送専用クロックにより、元の信号に復調するＬＶＤＳレシーバ部と、インタフェースを制御するインタフェース制御部とを具備することを特徴とする。
【００１１】
また、前記データ受信装置は、ＬＶＤＳレシーバ部からのＬＶＤＳ転送専用クロックを分周等して、基準クロックを再生する基準クロック再現部を有することを特徴とする。
【００１２】
また、前記複数の信号のうちで、周波数の高い信号については、ＬＶＤＳ伝送経路とは別の信号経路で伝送することを特徴とする。
【００１３】
【発明の実施の形態】
図１は、本発明の一実施例を説明するためのインタフェース部の構成を示すブロック図で、図中、１０は、画像データ等を送信するデータ送信装置、２０は、データ送信装置１０から送信された画像データ等を受信するデータ受信装置、３０は、それらの装置間を接続するＬＶＤＳインタフェースである。データ送信装置１０のＬＶＤＳトランスミッタ部１２は、インタフェースの制御を行うインタフェース制御部１１からの複数の信号（以下、「インタフェース信号」という）を、多重化して信号線数を少なくしたＬＶＤＳ信号に変換する。また、ＬＶＤＳ転送専用クロック生成部１３は、ＬＶＤＳトランスミッタ部１２の入力クロックとなるＬＶＤＳ転送専用クロックを生成する。このＬＶＤＳ転送専用クロックは、インタフェース制御部１１からのインタフェース信号の基準クロックとは別のクロックで、ＬＶＤＳトランスミッタ部１２の入力クロック周波数（一般に、２０ＭＨｚ以上或いは３０ＭＨｚ以上で、素子によって周波数は異なる）に対応する周波数のクロックである。データ受信装置２０のＬＶＤＳレシーバ部２１は、ＬＶＤＳトランスミッタ部１２より送られてくるＬＶＤＳ信号を、ＬＶＤＳトランスミッタ部１２より送られてくるＬＶＤＳ転送専用クロックにより、元の信号に復調し、インタフェースを制御するインタフェース制御部２２へ送る。
【００１４】
ＬＶＤＳトランスミッタ部１２は、１つ以上のＤＳ９０Ｃ３６３、ＤＳ９０Ｃ３８３（ナショナルセミコンダクター社製）等のトランスミッタで構成でき、また、ＬＶＤＳレシーバ部２１は、１つ以上のＤＳ９０ＣＦ３６４、ＤＳ９０ＣＦ３８４（ナショナルセミコンダクター社製）等のレシーバで構成できる。
【００１５】
以下、ＬＶＤＳトランスミッタ部１２にＤＳ９０Ｃ３６３、および、ＬＶＤＳレシーバ部２１にＤＳ９０ＣＦ３６４を一つずつ設け、インタフェース制御部１１からのインタフェース信号（基準クロック信号、同期信号、データ信号等）が計２１以下（信号線が２１本以下）の場合を例に挙げて説明する。
【００１６】
インタフェース制御部１１で生成される基準クロック信号、同期信号、データ信号等の、ＴＴＬ／ＣＭＯＳレベルのパラレルデータ信号は、ＬＶＤＳトランスミッタ部１２に入力される。ＬＶＤＳトランスミッタ部１２は、該パラレルデータ信号を、ＬＶＤＳ転送専用クロックのサイクル毎にサンプリングして、３組のＬＶＤＳシリアル信号に変換し、また、該ＬＶＤＳ転送専用クロックを１組のＬＶＤＳ信号に変換し、データ受信装置２０に転送する。
【００１７】
ＬＶＤＳレシーバ部２１は、ＬＶＤＳトランスミッタ部１２より送られてくる３組のＬＶＤＳシリアル信号を、ＬＶＤＳトランスミッタ部１２より送られてくるＬＶＤＳ転送専用クロックにより、元のパラレルデータ信号に復調し、インタフェース制御部２２へ送る。
【００１８】
図２は、本発明の他の実施例を説明するためのインタフェース部の構成を示すブロック図であり、以下、ＬＶＤＳトランスミッタ部１２、および、ＬＶＤＳレシーバ部２１に、前述したＤＳ９０Ｃ３６３、ＤＳ９０ＣＦ３６４をそれぞれ一つずつ設け、インタフェース信号（基準クロック信号、同期信号、データ信号等）が計２１以下（信号線が２１本以下）の場合を例に挙げて説明する。
【００１９】
インタフェース制御部１１で生成され、基準クロック信号を除いた同期信号、データ信号等のパラレルデータ信号は、ＬＶＤＳ転送専用クロックに同期して、該ＬＶＤＳ転送専用クロックとともに、ＬＶＤＳトランスミッタ部１２に入力される。ＬＶＤＳトランスミッタ部１２は、前記パラレルデータ信号を、前記ＬＶＤＳ転送専用クロックのサイクル毎にサンプリングして、３組のＬＶＤＳシリアル信号に変換し、また、該ＬＶＤＳ転送専用クロックを１組のＬＶＤＳ信号に変換し転送する。
【００２０】
ＬＶＤＳレシーバ部２１は、ＬＶＤＳトランスミッタ部１２より送られてくる３組のＬＶＤＳシリアル信号を、ＬＶＤＳトランスミッタ部１２より送られてくるＬＶＤＳ転送専用クロックにより元のパラレルデータ信号に復調して、インタフェース制御部２２に転送する。また、ＬＶＤＳレシーバ部２１にてＴＴＬ／ＣＭＯＳレベルに変換されたＬＶＤＳ転送専用クロックは、基準クロック再現部２３に入力される。この基準クロック再現部２３は、入力されたＬＶＤＳ転送専用クロックを基に、分周またはＰＬＬ等により、基準クロック信号を再生し、インタフェース制御部２２に入力する。
【００２１】
なお、基準クロック再現部２３にて再生された基準クロック信号と、ＬＶＤＳレシーバ部２１にて復調されたパラレルデータ信号とのスキューが大きくなる場合には、インタフェース制御部２２内で、再度、再生された基準クロック信号によりパラレルデータ信号を同期させて取り込んでも良い。
【００２２】
図３は、本発明のさらに他の実施例を説明するためのインタフェース部の構成を示すブロック図であり、以下、ＬＶＤＳトランスミッタ部１２、ＬＶＤＳレシーバ部２１に、それぞれ前述したＤＳ９０Ｃ３６３、ＤＳ９０ＣＦ３６４を、また、ＬＶＤＳドライバ１４、ＬＶＤＳレシーバ２４に、それぞれナショナルセミコンダクター社のＤＳ９０ＬＶ０４７、ＤＳ９０ＬＶ０４８を一つずつ設けた場合を例に挙げて、説明する。なお、ＤＳ９０ＬＶ０４７は、ＴＴＬ／ＣＭＯＳレベルの信号を信号毎にＬＶＤＳ信号に変換するドライバで、４回路分のドライバを搭載した素子であり、また、ＤＳ９０ＬＶ０４８は、このドライバに対応するレシーバの素子である。
【００２３】
インタフェース制御部１１からのパラレルデータ信号のうち、基準クロック等の周波数の高い信号を除いたデータ信号等のパラレルデータ信号は、ＬＶＤＳトランスミッタ部１２に入力される。ＬＶＤＳトランスミッタ部１２は、入力されたパラレルデータ信号を、ＬＶＤＳ転送専用クロックのサイクル毎にサンプリングして、３組の多重化したＬＶＤＳシリアル信号に変換し、また、ＬＶＤＳ転送専用クロックも１組のＬＶＤＳ信号に変換し転送する。
【００２４】
ＬＶＤＳレシーバ部２１は、ＬＶＤＳトランスミッタ部１２より送られてくる３組のＬＶＤＳシリアル信号を、ＬＶＤＳトランスミッタ１２より送られてくるＬＶＤＳ転送専用クロックにより復調し、パラレルデータ信号に変換してインタフェース制御部２２に転送する。
【００２５】
また、インタフェース制御部１１からのパラレルデータ信号のうち、基準クロック等の周波数の高いパラレルデータ信号は、ＬＶＤＳドライバ部１４にて、信号毎にＬＶＤＳ信号に変換され転送される。ＬＶＤＳレシーバ部２４は、ＬＶＤＳドライバ部１４より送られてくるＬＶＤＳ信号を、信号毎にＴＴＬ／ＣＭＯＳレベルの信号に戻し、インタフェース制御部２２に転送する。
【００２６】
基準クロック等の周波数の高い信号を除く信号を多重化及び復調して伝送する信号経路と、基準クロック等の周波数の高い信号を多重化及び復調しないで伝送する信号経路とのスキューが問題となる場合には、インタフェース制御部２２内で、再度、受信した基準クロック信号によりパラレルデータ信号を同期させて取り込んでも良い。
【００２７】
なお、図１ないし図３では、データ送信装置１０にＬＶＤＳトランスミッタ部１２等の送信回路、データ受信装置２０にＬＶＤＳレシーバ部２１等の受信回路を設けているが、逆方向のデータ転送が必要な場合は、データ送信装置１０に受信回路、データ受信装置２０に送信回路を更に設けることにより実現できる。
【００２８】
【発明の効果】
本発明によれば、送信する信号の周波数が２０ＭＨｚ未満の信号を、物理的に少ない信号線数のＬＶＤＳ信号に変換して送信することが可能となり、装置の低消費電力化、低ＥＭＩ化、小型化、低コスト化を実現する事が可能となる。
【００２９】
また、送信する信号の基準クロックを基準クロック以外の信号と共に多重化して転送する必要がなくなるため、転送できる論理的な信号数を基準クロック数分多くする事ができる。
【００３０】
また、ＬＶＤＳ技術を利用した素子のクロックの周波数を低く押さえる事が可能となり、装置及びインタフェースを低ＥＭＩ化することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するためのインタフェース部の構成を示すブロック図である。
【図２】本発明の他の実施例を説明するためのインタフェース部の構成を示すブロック図である。
【図３】本発明のさらに他の実施例を説明するためのインタフェース部の構成を示すブロック図である。
【図４】ＴＴＬ信号をＬＶＤＳ信号に変換する代表的な素子、および、ＬＶＤＳ信号をＴＴＬ信号に変換する代表的な素子の概略の回路図である。
【符号の説明】
１０…データ送信装置、１１…インタフェース制御部、１２…ＬＶＤＳトランスミッタ部、１３…ＬＶＤＳ転送専用クロック生成部、１４…ＬＶＤＳドライバ部、２０…データ受信装置、２１…ＬＶＤＳレシーバ部、２２…インタフェース制御部、２３…基準クロック再現部、２４…ＬＶＤＳレシーバ部、３０…ＬＶＤＳインタフェース。
【図１】
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【図２】
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【図３】
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【図４】
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