(57)【要約】【課題】この発明は、簡単な制御回路だけで必要されるデータのセンシング動作を完成するのを提供することを課題とする。【解決手段】不揮発性の第一データを記憶するために使われ、前記第一データに対応される第一電流を出力する第一メモリセル３２と、不揮発性の第二データを記憶するために使われ、前記第二データに対応される第二電流を入力する第二メモリセル３４と、前記第一メモリセル３２と前記第二メモリセル３４に電気的に接続され、前記第一メモリセル３２から前記第一電流を入力し、更に前記第二電流を前記第二メモリセル３４に出力するために使われるバイアス回路３６と、前記バイアス回路３６の負荷接点に電気的に接続され、前記第一データに対応される出力信号を出力するために使われる増幅回路３８とを含む。【選択図】  図３
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【特許請求の範囲】
【請求項１】
メモリセル回路であって、
不揮発性の第一データを記憶するために使われ、前記メモリセル回路が読取りモードに置かれる時に、前記第一データに対応される第一電流を出力する第一メモリセルと、
不揮発性の第二データを記憶するために使われ、前記メモリセル回路が前記読取りモードに置かれる時に、前記第二データに対応される第二電流を入力する第二メモリセルと、
前記第一メモリセルと前記第二メモリセルに電気的に接続され、前記メモリセル回路が前記読取りモードに置かれる時に、前記第一メモリセルから前記第一電流を入力し、更に前記第二電流を前記第二メモリセルに出力するために使われるバイアス回路と、
前記バイアス回路の負荷接点に電気的に接続され、前記第一電流と前記第二電流の差が前記負荷接点に対して充放電を行うことによって、負荷電圧をセンシングし出す時に、前記負荷電圧を入力と増幅し、前記第一データに対応される出力信号を出力するために使われる増幅回路とを含んでなることを特徴とするメモリセル回路。
【請求項２】
前記バイアス回路は、前記第一メモリセルと前記負荷接点との間に電気的に接続され、前記第一電流の入力を制御する第一バイアススイッチと、前記第二メモリセルと前記負荷接点との間に電気的に接続され、前記第二電流の出力を制御する第二バイアススイッチを含むことを特徴とする請求項１記載のメモリセル回路。
【請求項３】
前記第一メモリセルと前記第二メモリセルは、スタックゲート構造を具えるフラッシュメモリセルであり、前記フラッシュメモリセルがコントロールゲート電極とフローティングゲート電極と二つの端点を含むことを特徴とする請求項２記載のメモリセル回路。
【請求項４】
前記メモリセル回路は、更にデータ書込入力端を含み、前記データ書込入力端は、前記メモリセル回路が書込みモードに置かれる時に、前記第一メモリセルに記憶しよう前記第一データを入力することを特徴とする請求項３記載のメモリセル回路。
【請求項５】
前記メモリセル回路は、更にインバーターと第一書込みスイッチと第二書込みスイッチを含み、前記データ書込入力端は、前記インバーターの入力端に電気的に接続され、前記第一書込みスイッチは、前記データ書込入力端と前記第一メモリセルとの間に電気的に接続されることによって、前記第一データの入力を制御し、前記第二書込みスイッチは、前記インバーターの出力端と前記第二メモリセルとの間に電気的に接続されることによって、前記第二データの入力を制御し、前記第一データと前記第二データが相補であることを特徴とする請求項４記載のメモリセル回路。
【請求項６】
前記メモリセル回路は、更に電力供給装置とバイアス電圧回路を含み、前記電力供給装置は、第一電圧と第二電圧と接地電圧を提供し、前記第一電圧のレベルが前記第二電圧より高くて、前記バイアス電圧回路は、第一バイアスと第二バイアスを提供し、前記第一バイアスが前記第一バイアススイッチを制御するために使われ、前記第一バイアススイッチがオンにされる時に、前記第一バイアススイッチが理想バイアスの状態に置かれ、読取り干渉の発生を避け、前記第二バイアスが前記第二バイアススイッチを制御するために使われ、前記第二バイアススイッチがオンにされる時に、前記第二バイアススイッチが理想バイアスの状態に置かれ、読取り干渉の発生を避けることを特徴とする請求項５記載のメモリセル回路。
【請求項７】
前記メモリセル回路は、更に制御回路を含み、前記制御回路は、モード選択信号とワード線信号と第一バイアス信号と第二バイアス信号を提供し、前記モード選択信号が前記第一書込みスイッチと前記第二書込みスイッチに電気的に接続され、前記第一書込みスイッチと前記第二書込みスイッチとの開閉を制御し、前記ワード線信号が前記第一メモリセルと前記第二メモリセルとのコントロールゲート電極に電気的に接続され、前記第一バイアス信号が前記第一バイアススイッチに電気的に接続され、前記第一バイアススイッチの開閉を制御し、前記第二バイアス信号が前記第二バイアススイッチに電気的に接続され、前記第二バイアススイッチの開閉を制御することを特徴とする請求項６記載のメモリセル回路。
【請求項８】
前記第一書込みスイッチと前記第二書込みスイッチがＮＭＯＳトランジスタであり、前記第一メモリセルと前記第二メモリセルがＰ型チャンネルフラッシュメモリセルであり、前記第一バイアススイッチがＰＭＯＳトランジスタであり、前記第二バイアススイッチがＮＭＯＳトランジスタであることを特徴とする請求項７記載のメモリセル回路。
【請求項９】
前記メモリセル回路が前記書込みモードに置かれる時に、前記第一バイアス信号が前記第一電圧を前記第一バイアススイッチに入力することによって、前記第一バイアススイッチをオフにし、前記第二バイアス信号が前記接地電圧を前記第二バイアススイッチに入力することによって、前記第二バイアススイッチをオフにし、前記ワード線信号が前記接地電圧を入力することによって、前記第一メモリセルと前記第二メモリセルを選び、前記モード選択信号が前記第一電圧を前記第一書込みスイッチと前記第二書込みスイッチに入力することによって、前記第一書込みスイッチと前記第二書込みスイッチをオンにし、前記第一データと前記第二データがそれぞれ前記第一メモリセルと前記第二メモリセルとの一端に入力され、前記第一電圧が前記第一メモリセルと前記第二メモリセルとの他の一端に入力され、それぞれ前記第一メモリセルと前記第二メモリセルとのフローティングゲート電極にデータを記憶することを行うことを特徴とする請求項８記載のメモリセル回路。
【請求項１０】
前記メモリセル回路が前記読取りモードに置かれる時に、前記第一バイアス信号が前記第一バイアスを前記第一バイアススイッチに入力することによって、前記第一バイアススイッチをオンにし、前記第二バイアス信号が前記第二バイアスを前記第二バイアススイッチに入力することによって、前記第二バイアススイッチをオンにし、前記ワード線信号が前記接地電圧を入力することによって、前記第一メモリセルと前記第二メモリセルを選び、前記モード選択信号が前記接地電圧を前記第一書込みスイッチと前記第二書込みスイッチに入力することによって、前記第一書込みスイッチと前記第二書込みスイッチをオフにし、前記第二電圧が前記第一メモリセルの一端に入力され、かつ前記接地電圧が前記第二メモリセルの一端に入力され、前記第一メモリセルと前記第二メモリセルとの他の一端にそれぞれ前記第一電流と前記第二電流を生じることを特徴とする請求項８記載のメモリセル回路。
【請求項１１】
前記第一書込みスイッチと前記第二書込みスイッチがＮＭＯＳトランジスタであり、前記第一メモリセルと前記第二メモリセルがＮ型チャンネルフラッシュメモリセルであり、前記第一バイアススイッチがＰＭＯＳトランジスタであり、前記第二バイアススイッチがＮＭＯＳトランジスタであることを特徴とする請求項７記載のメモリセル回路。
【請求項１２】
前記メモリセル回路が前記書込みモードに置かれる時に、前記第一バイアス信号が前記第一電圧を前記第一バイアススイッチに入力することによって、前記第一バイアススイッチをオフにし、前記第二バイアス信号が前記接地電圧を前記第二バイアススイッチに入力することによって、前記第二バイアススイッチをオフにし、前記ワード線信号が前記第一電圧を入力することによって、前記第一メモリセルと前記第二メモリセルを選び、前記モード選択信号が前記第一電圧を前記第一書込みスイッチと前記第二書込みスイッチに入力することによって、前記第一書込みスイッチと前記第二書込みスイッチをオンにし、前記第一データと前記第二データがそれぞれ前記第一メモリセルと前記第二メモリセルとの一端に入力され、前記第一電圧が前記第一メモリセルと前記第二メモリセルとの他の一端に入力され、それぞれ前記第一メモリセルと前記第二メモリセルとのフローティングゲート電極にデータを記憶することを行うことを特徴とする請求項１１記載のメモリセル回路。
【請求項１３】
前記メモリセル回路が前記読取りモードに置かれる時に、前記第一バイアス信号が前記第一バイアスを前記第一バイアススイッチに入力することによって、前記第一バイアススイッチをオンにし、前記第二バイアス信号が前記第二バイアスを前記第二バイアススイッチに入力することによって、前記第二バイアススイッチをオンにし、前記ワード線信号が前記第二電圧を入力することによって、前記第一メモリセルと前記第二メモリセルを選び、前記モード選択信号が前記接地電圧を前記第一書込みスイッチと前記第二書込みスイッチに入力することによって、前記第一書込みスイッチと前記第二書込みスイッチをオフにし、前記第二電圧が前記第一メモリセルの一端に入力され、かつ前記接地電圧が前記第二メモリセルの一端に入力され、前記第一メモリセルと前記第二メモリセルとの他の一端にそれぞれ前記第一電流と前記第二電流を生じることを特徴とする請求項１１記載のメモリセル回路。
【請求項１４】
メモリセル回路であって、
不揮発性の第一データを記憶するために使われ、前記メモリセル回路が読取りモードに置かれる時に、前記第一データに対応される第一電流を出力する第一メモリセルと、
前記メモリセル回路が前記読取りモードに置かれる時に、リファレンス電流を入力するために使われるリファレンス電流ユニットと、
前記第一メモリセルと前記リファレンス電流ユニットに電気的に接続され、前記メモリセル回路が前記読取りモードに置かれる時に、前記第一メモリセルから前記第一電流を入力し、更に前記リファレンス電流を前記リファレンス電流ユニットに出力するために使われるバイアス回路と、
前記バイアス回路の負荷接点に電気的に接続され、前記第一電流と前記リファレンス電流との差が前記バイアスの負荷接点に対して充放電を行うことによって、負荷電圧をセンシングし出す時に、前記負荷電圧を入力と増幅し、前記第一データに対応される出力信号を出力するために使われる増幅回路とを含んでなることを特徴とするメモリセル回路。
【請求項１５】
前記バイアス回路は、第一バイアススイッチを含み、前記第一バイアススイッチが前記第一メモリセルと前記負荷接点との間に電気的に接続され、前記第一電流の入力を制御することを特徴とする請求項１４記載のメモリセル回路。
【請求項１６】
前記第一メモリセルがスタックゲート構造を具えるフラッシュメモリセルであり、前記フラッシュメモリセルがコントロールゲート電極とフローティングゲート電極と二つの端点を含むことを特徴とする請求項１５記載のメモリセル回路。
【請求項１７】
前記メモリセル回路は、更にデータ書込入力端を含み、前記データ書込入力端は、前記メモリセル回路が書込みモードに置かれる時に、前記第一メモリセルに記憶しよう前記第一データを入力することを特徴とする請求項１６記載のメモリセル回路。
【請求項１８】
前記メモリセル回路は、更に第一書込みスイッチを含み、前記第一書込みスイッチが前記データ書込入力端と前記第一メモリセルとの間に電気的に接続され、前記第一データの入力を制御することを特徴とする請求項１７記載のメモリセル回路。
【請求項１９】
前記メモリセル回路は、更に電力供給装置とバイアス電圧回路を含み、前記電力供給装置は、第一電圧と第二電圧と接地電圧を提供し、前記第一電圧のレベルが前記第二電圧より高くて、前記バイアス電圧回路は、第一バイアスを提供し、前記第一バイアスが前記第一バイアススイッチを制御するために使われ、前記第一バイアススイッチがオンにされる時に、前記第一バイアススイッチが理想バイアスの状態に置かれることによって、読取り干渉の発生を避けることを特徴とする請求項１８記載のメモリセル回路。
【請求項２０】
前記メモリセル回路は、更に制御回路を含み、前記制御回路は、モード選択信号とワード線信号と第一バイアス信号とを提供し、前記モード選択信号が前記第一書込みスイッチに電気的に接続され、前記第一書込みスイッチの開閉を制御し、前記ワード線信号が前記第一メモリセルのコントロールゲート電極に電気的に接続され、前記第一バイアス信号が前記第一バイアススイッチに電気的に接続され、前記第一バイアススイッチの開閉を制御することを特徴とする請求項１９記載のメモリセル回路。
【請求項２１】
前記第一書込みスイッチがＮＭＯＳトランジスタであり、前記第一メモリセルがＰ型チャンネルフラッシュメモリセルであり、前記第一バイアススイッチがＰＭＯＳトランジスタであり、前記リファレンス電流ユニットがＮＭＯＳトランジスタであり、又は、前記リファレンス電流ユニットのゲート電極が固定のリファレンス電圧に電気的に接続されることによって、前記リファレンス電流を生じることを特徴とする請求項２０記載のメモリセル回路。
【請求項２２】
前記メモリセル回路が前記書込みモードに置かれる時に、前記第一バイアス信号が前記第一電圧を前記第一バイアススイッチに入力することによって、前記第一バイアススイッチをオフにし、前記ワード線信号が前記接地電圧を入力することによって、前記第一メモリセルを選び、前記モード選択信号が前記第一電圧を前記第一書込みスイッチに入力することによって、前記第一書込みスイッチをオンにし、前記第一データが前記第一メモリセルの一端に入力され、前記第一電圧が前記第一メモリセルの他の一端に入力され、前記第一メモリセルのフローティングゲート電極にデータを記憶することを行うことを特徴とする請求項２１記載のメモリセル回路。
【請求項２３】
前記メモリセル回路が前記読取りモードに置かれる時に、前記第一バイアス信号が前記第一バイアスを前記第一バイアススイッチに入力することによって、前記第一バイアススイッチをオンにし、前記ワード線信号が前記接地電圧を入力することによって、前記第一メモリセルを選び、前記モード選択信号が前記接地電圧を前記第一書込みスイッチに入力することによって、前記第一書込みスイッチをオフにし、前記第二電圧が前記第一メモリセルの一端に入力され、前記第一メモリセルの他の一端が前記第一電流を生じることを特徴とする請求項２１記載のメモリセル回路。
【請求項２４】
前記第一書込みスイッチがＮＭＯＳトランジスタであり、前記第一メモリセルがＮ型チャンネルフラッシュメモリセルであり、前記第一バイアススイッチがＮＭＯＳトランジスタであり、前記リファレンス電流ユニットがＰＭＯＳトランジスタであり、又は、前記リファレンス電流ユニットのゲート電極が固定のリファレンス電圧に電気的に接続されることによって、前記リファレンス電流を生じることを特徴とする請求項２０記載のメモリセル回路。
【請求項２５】
前記メモリセル回路が前記書込みモードに置かれる時に、前記第一バイアス信号が前記接地電圧を前記第一バイアススイッチに入力することによって、前記第一バイアススイッチをオフにし、前記ワード線信号が前記第一電圧を入力することによって、前記第一メモリセルを選び、前記モード選択信号が前記第一電圧を前記第一書込みスイッチに入力することによって、前記第一書込みスイッチをオンにし、前記第一データが前記第一メモリセルの一端に入力され、前記第一電圧が前記第一メモリセルの他の一端に入力され、前記第一メモリセルのフローティングゲート電極にデータを記憶することを行うことを特徴とする請求項２４記載のメモリセル回路。
【請求項２６】
前記メモリセル回路が前記読取りモードに置かれる時に、前記第一バイアス信号が前記第一バイアスを前記第一バイアススイッチに入力することによって、前記第一バイアススイッチをオンにし、前記ワード線信号が前記第二電圧を入力することによって、前記第一メモリセルを選び、前記モード選択信号が前記接地電圧を前記第一書込みスイッチに入力することによって、前記第一書込みスイッチをオフにし、前記接地電圧が前記第一メモリセルの一端に入力され、前記第一メモリセルの他の一端が前記第一電流を生じ、この時、前記第一電流がマイナス値であることを特徴とする請求項２４記載のメモリセル回路。
【請求項２７】
メモリセル回路に使われるデータ書込みとデータ読取り方法であって、
前記メモリセル回路は、
不揮発性の第一データを記憶するために使われる第一メモリセルと、
不揮発性の第二データを記憶するために使われる第二メモリセルと、
前記第一メモリセルに電気的に接続され、前記第一データの入力を制御するために使われる第一書込みスイッチと、
前記第二メモリセルに電気的に接続され、前記第二データの入力を制御するために使われる第二書込みスイッチと、
第一バイアススイッチと第二バイアススイッチと負荷接点を含み、前記第一バイアススイッチが前記第一メモリセルと前記負荷接点との間に電気的に接続され、前記第二バイアススイッチが前記第二メモリセルと前記負荷接点との間に電気的に接続され、
前記方法は、
前記第一書込みスイッチと前記第二書込みスイッチをオンにし、更に前記第一バイアススイッチと前記第二バイアススイッチをオフにすることによって、前記メモリセル回路が書込みモードに置かれるのをさせ、前記第一データを前記第一メモリセルに書込み、更に前記第二データを前記第二メモリセルに書き込むことと、
前記第一書込みスイッチと前記第二書込みスイッチをオフにし、更に前記第一バイアススイッチと前記第二バイアススイッチをオンにすることによって、前記メモリセル回路が読取りモードに置かれるのをさせ、前記第一メモリセルから前記第一データに対応される第一電流を前記バイアス回路に出力し、又は、前記バイアス回路から前記第二データに対応される第二電流を前記第二メモリセルに出力し、更に前記第一電流と前記第二電流との差によって、前記負荷接点に対して充放電を行い、負荷電圧をセンシングし出すこととを含むことを特徴とするメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項２８】
前記メモリセル回路は、更に前記バイアス回路の負荷接点に電気的に接続される増幅回路を含み、前記方法は、更に前記メモリセル回路が前記読取りモードに置かれる時に、前記増幅回路によって前記負荷電圧を増幅し、前記第一データに対応される出力信号を出力することを含むことを特徴とする請求項２７記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項２９】
前記第一メモリセルと前記第二メモリセルがスタックゲート構造を具えるフラッシュメモリセルであり、前記フラッシュメモリセルがコントロールゲート電極とフローティングゲート電極と二つの端点を含むことを特徴とする請求項２８記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３０】
前記メモリセル回路は、更にデータ書込入力端を含み、前記方法は、前記データ書込入力端によって、前記メモリセル回路が前記書込みモードに置かれる時に、前記第一メモリセルに記憶しよう前記第一データを入力することを含むことを特徴とする請求項２９記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３１】
前記メモリセル回路は、更にインバーターを含み、前記データ書込入力端が前記インバーターの入力端に電気的に接続され、前記第一書込みスイッチが前記データ書込入力端と前記第一メモリセルとの間に電気的に接続され、前記第一データの入力を制御し、前記第二書込みスイッチが前記インバーターの出力端と前記第二メモリセルとの間に電気的に接続され、前記第二データの入力を制御し、前記第一データと前記第二データが相補であることを特徴とする請求項３０記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３２】
前記メモリセル回路は、更に電力供給装置とバイアス電圧回路を含み、前記電力供給装置は、第一電圧と第二電圧と接地電圧を提供し、前記第一電圧のレベルが前記第二電圧より高くて、前記バイアス電圧回路は、第一バイアスと第二バイアスを提供し、前記第一バイアスが前記第一バイアススイッチを制御するために使われ、前記第一バイアススイッチがオンにされる時に、前記第一バイアススイッチが理想バイアスの状態に置かれることによって、読取り干渉の発生を避け、前記第二バイアスが前記第二バイアススイッチを制御するために使われ、前記第二バイアススイッチがオンにされる時に、前記第二バイアススイッチが理想バイアスの状態に置かれることによって、読取り干渉の発生を避けることを特徴とする請求項３１記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３３】
前記メモリセル回路は、更に制御回路を含み、前記方法は、更に前記制御回路によって、モード選択信号とワード線信号と第一バイアス信号と第二バイアス信号を提供し、前記モード選択信号が前記第一書込みスイッチと前記第二書込みスイッチに電気的に接続され、前記第一書込みスイッチと前記第二書込みスイッチとの開閉を制御することと、前記ワード線信号が前記第一メモリセルと前記第二メモリセルとのコントロールゲート電極に電気的に接続されることと、前記第一バイアス信号が前記第一バイアススイッチに電気的に接続され、前記第一バイアススイッチの開閉を制御することと、前記第二バイアス信号が前記第二バイアススイッチに電気的に接続され、前記第二バイアススイッチの開閉を制御することとを含むことを特徴とする請求項３２記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３４】
前記第一書込みスイッチと前記第二書込みスイッチがＮＭＯＳトランジスタであり、前記第一メモリセルと前記第二メモリセルがＰ型チャンネルフラッシュメモリセルであり、前記第一バイアススイッチがＰＭＯＳトランジスタであり、前記第二バイアススイッチがＮＭＯＳトランジスタであることを特徴とする請求項３３記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３５】
前記メモリセル回路が前記書込みモードに置かれる時に、前記方法は、更に前記第一電圧を前記第一バイアス信号に入力することによって、前記第一バイアススイッチをオフにし、又は、前記接地電圧を前記第二バイアス信号に入力することによって、前記第二バイアススイッチをオフにすることと、前記接地電圧を前記ワード線信号に入力することによって、前記第一メモリセルと前記第二メモリセルを選び、前記第一電圧を前記モード選択信号に入力することによって、前記第一書込みスイッチと前記第二書込みスイッチをオンにし、前記第一データと前記第二データをそれぞれ前記第一メモリセルと前記第二メモリセルとの一端に入力し、更に前記第一電圧を前記第一メモリセルと前記第二メモリセルとの他の一端に入力し、それぞれ前記第一メモリセルと前記第二メモリセルとのフローティングゲート電極にデータを記憶することを行うことを含むことを特徴とする請求項３４記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３６】
前記メモリセル回路が前記読取りモードに置かれる時に、前記方法は、更に前記第一バイアスを前記第一バイアス信号に入力することによって、前記第一バイアススイッチをオンにし、前記第二バイアス電圧を前記第二バイアス信号に入力することによって、前記第二バイアススイッチをオンにすることと、前記接地電圧を前記ワード線信号に入力することによって、前記第一メモリセルと前記第二メモリセルを選び、前記接地電圧を前記モード選択信号に入力することによって、前記第一書込みスイッチと前記第二書込みスイッチをオフにし、又は、前記第二電圧を前記第一メモリセルの一端に入力し、更に前記接地電圧を前記第二メモリセルの一端に入力することによって、前記第一メモリセルと前記第二メモリセルとの他の一端がそれぞれ前記第一電流と前記第二電流を生じることとを含むことを特徴とする請求項３４記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３７】
前記第一書込みスイッチと前記第二書込みスイッチがＮＭＯＳトランジスタであり、前記第一メモリセルと前記第二メモリセルがＮ型チャンネルフラッシュメモリセルであり、前記第一バイアススイッチがＰＭＯＳトランジスタであり、前記第二バイアススイッチがＮＭＯＳトランジスタであることを特徴とする請求項３３記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３８】
前記メモリセル回路が前記書込みモードに置かれる時に、前記方法は、更に前記第一電圧を前記第一バイアス信号に入力することによって、前記第一バイアススイッチをオフにし、前記接地電圧を前記第二バイアス信号に入力することによって、前記第二バイアススイッチをオフにすることと、前記第一電圧を前記ワード線信号に入力することによって、前記第一メモリセルと前記第二メモリセルを選び、前記第一電圧を前記モード選択信号に入力することによって、前記第一書込みスイッチと前記第二書込みスイッチをオンにし、前記第一データと前記第二データをそれぞれ前記第一メモリセルと前記第二メモリセルとの一端に入力し、又は、前記第一電圧を前記第一メモリセルと前記第二メモリセルとの他の一端に入力し、前記第一メモリセルと前記第二メモリセルとのフローティング電極にデータを記憶することを行うこととを含むことを特徴とする請求項３７記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項３９】
前記メモリセル回路が前記読取りモードに置かれる時に、前記方法は、更に前記第一バイアスを前記第一バイアス信号に入力することによって、前記第一バイアススイッチをオンにし、又は、前記第二バイアスを前記第二バイアス信号に入力することによって、前記第二バイアススイッチをオンにすることと、前記第二電圧を前記ワード線信号に入力することによって、前記第一メモリセルと前記第二メモリセルを選び、前記接地電圧を前記モード選択信号に入力することによって、前記第一書込みスイッチと前記第二書込みスイッチをオフにし、前記第二電圧を前記第一メモリセルの一端に入力し、更に前記接地電圧を前記第二メモリセルの一端に入力することによって、前記第一メモリセルと前記第二メモリセルとの他の一端がそれぞれ前記第一電流と前記第二電流を生じることとを含むことを特徴とする請求項３７記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４０】
メモリセル回路に使われるデータ書込みとデータ読取り方法であって、
前記メモリセル回路は、
不揮発性の第一データを記憶するために使われる第一メモリセルと、
リファレンス電流を提供するために使われるリファレンス電流ユニットと、
前記第一メモリセルに電気的に接続され、前記第一データの入力を制御するために使われる第一書込みスイッチと、
第一バイアススイッチと負荷接点を含み、前記第一バイアススイッチが前記第一メモリセルと前記負荷接点との間に電気的に接続され、前記負荷接点がリファレンス電流ユニットに電気的に接続され、
前記方法は、
前記第一書込みスイッチをオンにし、更に前記第一バイアススイッチをオフにすることによって、前記メモリセル回路が書込みモードに置かれるのをさせ、前記第一データを前記第一メモリセルに書き込むことと、
前記第一書込みスイッチをオフにし、更に前記第一バイアススイッチをオンにすることによって、前記メモリセル回路が読取りモードに置かれるのをさせ、前記第一メモリセルから前記第一データに対応される第一電流を前記バイアス回路に出力し、又は、前記バイアス回路から前記リファレンス電流を前記リファレンス電流ユニットに出力し、更に前記第一電流と前記リファレンス電流との差によって、前記負荷接点に対して充放電を行い、負荷電圧をセンシングし出すこととを含むことを特徴とするメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４１】
前記メモリセル回路は、更に前記バイアス回路の負荷接点に電気的に接続される増幅回路を含み、前記方法は、更に前記メモリセル回路が前記読取りモードに置かれる時に、前記増幅回路によって前記負荷電圧を増幅し、前記第一データに対応される出力信号を出力することを含むことを特徴とする請求項４０記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４２】
前記第一メモリセルがスタックゲート構造を具えるフラッシュメモリセルであり、前記フラッシュメモリセルがコントロールゲート電極とフローティングゲート電極と二つの端点を含むことを特徴とする請求項４１記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４３】
前記メモリセル回路は、更にデータ書込入力端を含み、前記方法は、更に前記データ書込入力端によって、前記メモリセル回路が前記書込みモードに置かれる時に、前記第一メモリセルに記憶しよう前記第一データを入力することを含むことを特徴とする請求項４２記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４４】
前記メモリセル回路は、更に第一書込みスイッチを含み、前記第一書込みスイッチが前記データ書込入力端と前記第一メモリセルとの間に電気的に接続され、第一データの入力を制御することを特徴とする請求項４３載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４５】
前記メモリセル回路は、更に電力供給装置とバイアス電圧回路を含み、前記電力供給装置は、第一電圧と第二電圧と接地電圧を提供し、前記第一電圧のレベルが前記第二電圧より高くて、前記バイアス電圧回路は、第一バイアスを提供し、前記第一バイアスが前記第一バイアススイッチを制御するために使われ、前記第一バイアススイッチがオンにされる時に、前記第一バイアススイッチが理想バイアスの状態に置かれることによって、読取り干渉の発生を避けることを特徴とする請求項４４記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４６】
前記メモリセル回路は、更に制御回路を含み、前記方法は、更に前記制御回路によって、モード選択信号とワード線信号と第一バイアス信号を提供し、前記モード選択信号が前記第一書込みスイッチに電気的に接続され、前記第一書込みスイッチとの開閉を制御することと、前記ワード線信号が前記第一メモリセルのコントロールゲート電極に電気的に接続されることと、前記第一バイアス信号が前記第一バイアススイッチに電気的に接続され、前記第一バイアススイッチの開閉を制御することを含むことを特徴とする請求項４５記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４７】
前記第一書込みスイッチがＮＭＯＳトランジスタであり、前記第一メモリセルがＰ型チャンネルフラッシュメモリセルであり、前記第一バイアススイッチがＰＭＯＳトランジスタであり、前記リファレンス電流ユニットがＮＭＯＳトランジスタであり、又は、そのゲート電極が固定のリファレンス電圧に電気的に接続されることによって、前記リファレンス電流を生じ、この時、前記リファレンス電流がプラス値であることを特徴とする請求項４６記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４８】
前記メモリセル回路が前記書込みモードに置かれる時に、前記方法は、更に前記第一電圧を前記第一バイアス信号に入力することによって、前記第一バイアススイッチをオフにすることと、前記接地電圧を前記ワード線信号に入力することによって、前記第一メモリセルを選び、前記第一電圧を前記モード選択信号に入力することによって、前記第一書込みスイッチをオンにし、前記第一データを前記第一メモリセルの一端に入力し、更に前記第一電圧を前記第一メモリセルの他の一端に入力し、前記第一メモリセルのフローティングゲート電極にデータを記憶することを行うことを含むことを特徴とする請求項４７記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項４９】
前記メモリセル回路が前記読取りモードに置かれる時に、前記方法は、更に前記第一バイアスを前記第一バイアス信号に入力することによって、前記第一バイアススイッチをオンにすることと、前記接地電圧を前記ワード線信号に入力することによって、前記第一メモリセルを選び、前記接地電圧を前記モード選択信号に入力することによって、前記第一書込みスイッチをオフにし、又は、前記第二電圧を前記第一メモリセルの一端に入力することによって、前記第一メモリセルの他の一端が前記第一電流を生じることとを含むことを特徴とする請求項４７記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項５０】
前記第一書込みスイッチがＮＭＯＳトランジスタであり、前記第一メモリセルがＮ型チャンネルフラッシュメモリセルであり、前記第一バイアススイッチがＮＭＯＳトランジスタであり、前記リファレンス電流ユニットがＰＭＯＳトランジスタであり、又は、そのゲート電極が固定のリファレンス電圧に電気的に接続されることによって、前記リファレンス電流を生じ、その時、前記リファレンス電流がマイナス値であることを特徴とする請求項４６記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項５１】
前記メモリセル回路が前記書込みモードに置かれる時に、前記方法は、更に前記接地電圧を前記第一バイアス信号に入力することによって、前記第一バイアススイッチをオフにすることと、前記第一電圧を前記ワード線信号に入力することによって、前記第一メモリセルを選び、前記第一電圧を前記モード選択信号に入力することによって、前記第一書込みスイッチをオンにし、前記第一データを前記第一メモリセルの一端に入力し、又は、前記第一電圧を前記第一メモリセルの他の一端に入力し、前記第一メモリセルのフローティング電極にデータを記憶することを行うこととを含むことを特徴とする請求項５０記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【請求項５２】
前記メモリセル回路が前記読取りモードに置かれる時に、前記方法は、更に前記第一バイアスを前記第一バイアス信号に入力することによって、前記第一バイアススイッチをオンにすることと、前記第二電圧を前記ワード線信号に入力することによって、前記第一メモリセルを選び、前記接地電圧を前記モード選択信号に入力することによって、前記第一書込みスイッチをオフにし、又は、前記接地電圧を前記第一メモリセルの一端に入力することによって、前記第一メモリセルの他の一端が前記第一電流を生じることとを含むことを特徴とする請求項５０記載のメモリセル回路に使われるデータ書込みとデータ読取り方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセル回路に使われるデータ書込みとデータ読取り方法に関し、特に二つの電流の差を使い、負荷接点に対して充放電を行うことによって、負荷電圧をセンシングするデータ書込みとデータ読取り方法に関する。
【０００２】
【従来の技術】
現在、市販されている各種の電子商品の中で、メモリは非常に重要な欠かせないデバイスである。メモリの中には、通常に複数のメモリセルから構成されるメモリセルアレイを含み、各々のメモリセルが一つのビットのデジタルデータを記憶するために使われ、前記メモリセルは、接続される各種の制御信号（例えば、ワード線とビット線などからの制御信号）によって、データ書込みとデータ削除及びデータ読取りなどの動作を行う。通常に前記メモリもセンス増幅器を含み、センス増幅器の機能は、前記メモリがその中のメモリセルにデータを読み取る時に、前記メモリセルの中に記憶されるデジタルデータをセンシングし、更に前記デジタルデータを増幅することによって、前記デジタルデータに対応される出力信号を生じる。
【０００３】
図１を参照するに、図１は、従来技術によるセンス増幅器１０を表す説明図である。図１に示すように、センス増幅器１０は、センス増幅器１０に必要される利得を提供するために使われるＮＭＯＳトランジスタ１２、１４と、電流ミラーの形で互いに接続され、センス増幅器１０の能動負荷として使われるＰＭＯＳトランジスタ１６、１８と、ゲート電極がバイアス電圧ＶＢに電気的に接続され、センス増幅器に必要されるバイアス電流を提供するために使われるＮＭＯＳトランジスタ２０とを含む。上に述べたように、センス増幅器１０は、差動増幅器であり、ＮＭＯＳトランジスタ１２、１４のゲート電極から入力された二つの入力端Ｖｉｎ＋、Ｖｉｎ−にある信号の差を増幅し、この増幅された結果は、ＮＭＯＳトランジスタ１４のドレイン電極から取り出される出力端Ｖｏｕｔの出力信号となる。
【０００４】
センス増幅器１０が前記メモリの中に応用される時に、入力端Ｖｉｎ＋がメモリセルに電気的に接続され、入力端Ｖｉｎ−がリファレンス電圧に電気的に接続される。センス増幅器１０の操作原理が下に述べる。前記メモリが前記メモリセルにデータ読取りを行う時に、各種の制御信号を利用し、前記メモリセルを制御することによって、前記メモリセルは、記憶されるデータに対応される電流を生じ、特別の回路設計を介して、前記電流が電圧に変換され、更にセンス増幅器１０の入力端Ｖｉｎ＋に入力されるセンス増幅器１０は、入力端Ｖｉｎ＋、Ｖｉｎ−から入力される前記電圧と前記リファレンス電圧に差動増幅を行うことによって、出力端Ｖｏｕｔに前記メモリセルに記憶されるデータに対応される出力信号を生じる
実際上に、前記メモリは、センス増幅器１０を使って、データ読取りを行う時に、もっと複雑な動作を含み、通常に事前充電とデータセンシングとデータラッチングなどの三つのステップに分けられる。事前充電は、センス増幅器１０の入力端Ｖｉｎ＋、Ｖｉｎ−の上にある電圧値が前の読取り動作によって、互いに偏移し、差異があり、この差異が次のデータ読取りの誤差要素になることを避けるために、毎回センス増幅器１０を利用し、前記メモリセルの中に記憶されるデータを増幅する前に、前記メモリが事前充電の機能を利用し、入力端Ｖｉｎ＋、Ｖｉｎ−の電圧値を同じなレベルに充電させる（即ち、入力端Ｖｉｎ＋の電圧値を前記リファレンス電圧に充電させる）。データセンシングは、センス増幅器１０を利用し、前記メモリセルの中に記憶されるデータをセンシングして増幅し、更に対応される出力信号を出力する動作である。データラッチングは、センス増幅器１０が前記メモリセルに記憶されるデータに対応される出力信号を出力した後に、この出力結果を保存し、後の操作によって失うことを避けるために、ラッチを使い、前記出力信号をラッチして後ろの回路の使用に提供する。
【０００５】
上に述べた事前充電とデータセンシング及びデータラッチングなどの回路動作は、非常に正確な時間制御が必要されることによって、前後順番を制御し、出力結果の正確性を確保する。この目的に達するために、前記メモリの中に通常に前後順番の制御信号を生じる制御回路が必要される。前記制御回路の大部分が論理ゲートと遅延回路から構成され、遅延回路は、大量のコンデンサを使うので、集積回路の面積を非常に占める一つの回路である。高集積度のメモリに対して、その中に数多くのメモリセルを含むので、前記高集積度のメモリの中にメモリセルアレイが非常に大きな面積を占める。この状況のもとで、前記制御回路の占める面積が比較的に許容できる。なお、低集積度のメモリに対して、その中にメモリセルの数が限られ、前記低集積度のメモリのメモリセルアレイが大きな面積を占めていない。しかし、前記制御回路が、前に述べた時間制御の目的に達するために、回路の複雑度と占められる面積が前記高集積度のメモリにある制御回路とほぼ同じく、この状況の下で、比較的に、前記制御回路が前記低集積度のメモリの大きな面積を占めてしまう。
【０００６】
【発明が解決しようとする課題】
この発明は、簡単な制御回路だけで必要されるデータのセンシング動作を完成するのを提供することを課題とする。
【０００７】
【課題を解決するための手段】
そこで、本発明者は従来の技術に見られる欠点に鑑み鋭意研究を重ねた結果、不揮発性の第一データを記憶するために使われ、前記メモリセル回路が読取りモードに置かれる時に、前記第一データに対応される第一電流を出力する第一メモリセルと、不揮発性の第二データを記憶するために使われ、前記メモリセル回路が前記読取りモードに置かれる時に、前記第二データに対応される第二電流を入力する第二メモリセルと、前記第一メモリセルと前記第二メモリセルに電気的に接続され、前記メモリセル回路が前記読取りモードに置かれる時に、前記第一メモリセルから前記第一電流を入力し、更に前記第二電流を前記第二メモリセルに出力するために使われるバイアス回路と、前記バイアス回路の負荷接点に電気的に接続され、前記第一電流と前記第二電流の差が前記負荷接点に対して充放電を行うことによって、負荷電圧をセンシングし出す時に、前記負荷電圧を入力と増幅し、前記第一データに対応される出力信号を出力するために使われる増幅回路とを含む構造によって課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００８】
【発明の実施の形態】
図２を参照するに、図２は、本発明によるデータ書込みとデータ読取り方法を使うメモリセル回路の第一の実施例の機能ブロックを表す説明図である。本発明によるメモリセル回路３０は、不揮発性の第一データＤ１を記憶するために使われ、メモリセル回路３０が読取りモードに置かれる時に、第一データＤ１に対応される第一電流Ｉ１を出力する第一メモリセル３２と、不揮発性の第二データＤ２を記憶するために使われ、メモリセル回路３０が読取りモードに置かれる時に、第二データＤ２に対応される第二電流Ｉ２を入力する第二メモリセル３４と、第一メモリセル３２と第二メモリセル３４に電気的に接続され、メモリセル回路３０が読取りモードに置かれる時に、第一メモリセル３２から第一電流Ｉ１を入力し、更に第二電流Ｉ２を第二メモリセル３４に出力するバイアス回路３６と、バイアス回路３６の負荷接点ＮＬＯＡＤ（図２に表していない）に電気的に接続され、第一電流Ｉ１と第二電流Ｉ２の差が負荷接点ＮＬＯＡＤの等価容量に充放電を行うことにより負荷電圧ＶＬＯＡＤをセンシングし出す時に、負荷電圧ＶＬＯＡＤを入力と増幅し、第一データＤ１に対応される出力信号Ｄｏｕｔを出力する増幅回路３８とを含む。
【０００９】
メモリセル回路３０は、更に制御回路（図２に表していない）を含み、制御回路は、第一メモリセル３２と、第二メモリセル３４及びバイアス回路３６に電気的に接続され、複数の制御信号を提供し、メモリセル回路３０が書込みモードと読取りモードに置かれる時に、前記複数の制御信号に異なるロジック値を入力する。注意すべきところは、メモリセル回路３０が書込みモードに置かれる時に、第一データＤ１と第二データＤ２がそれぞれ第一メモリセル３２と第二メモリセル３４に書かれるデータであり、第一データＤ１と第二データＤ２が互いに相補するデジタルデータである。即ち、メモリセル３２が書込み状態（ＰＲＯＧＲＡＭ  ｓｔａｔｅ）に置かれるときに、メモリセル３４が消去状態（ＥＲＡＳＥ  ｓｔａｔｅ）に置かれ、そしてメモリセル３２が消去状態に置かれるときに、メモリセル３４が書込み状態に置かれる。
【００１０】
図２と図３を参照するに、図３は、図２に示されるメモリセル回路３０の回路図である。図３の中に、第一メモリセル３２と第二メモリセル３４がそれぞれメモリセルＸ１とＸ２である。メモリセルＸ１とＸ２は、スタックゲート構造を具えるフラッシュメモリセルであり、コントロールゲート電極と、フローティングゲート電極と、二つの接点を含む。バイアス回路３６は、メモリセルＸ１と負荷接点ＮＬＯＡＤの間に電気的に接続され、第一電流Ｉ１の入力を制御するために使われる第一バイアススイッチＳ１と、メモリセルＸ２と負荷接点ＮＬＯＡＤの間に電気的に接続され、第二電流Ｉ２の出力を制御するために使われる第二バイアススイッチＳ２とを含む。増幅回路３８は、インバーターＸＩＮＶであり、負荷接点ＮＬＯＡＤに電気的に接続され、負荷電圧ＶＬＯＡＤを入力と増幅することによって出力信号ＤＯＵＴを生じるために使われる。
【００１１】
図３の中にあるメモリセル回路３０もデータ書き込み入力端Ｄｉｎを含み、データ書き込み入力端Ｄｉｎは、メモリセル回路３０が書込みモードに置かれる時に、メモリセルＸ１に記憶しよう第一データＤ１を入力する。図３の中にあるメモリセル回路３０は、更にインバーターＩＮＶと、第一書込みスイッチＳＰ１と、第二書込みスイッチＳＰ２を含む。データ書き込み入力端Ｄｉｎは、インバーターＩＮＶの入力端に電気的に接続される（即ち、インバーターＩＮＶの出力端が第二データＤ２を出力する）。第一書込みスイッチＳＰ１は、データ書き込み入力端ＤｉｎとメモリセルＸ１との間に電気的に接続され、第一データＤ１の入力を制御するために使われる。第二書込みスイッチＳＰ２は、インバーターＩＮＶの出力端とメモリセルＸ２との間に電気的に接続され、第二データＤ２の入力を制御するために使われる。図３の中にあるメモリセル回路３０は、更に制御回路（図３に現れていない）を含む。制御回路は、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２に電気的に接続されることによってその開閉を制御するモード選択信号ＰＧＭと、メモリセルＸ１、Ｘ２のコントロールゲート電極に電気的に接続されるワード線信号ＺＷＬと、第一バイアススイッチＳ１に電気的に接続されることによってその開閉を制御する第一バイアス信号ＢＩＡＳＵと、第二バイアススイッチＳ２に電気的に接続されることによってその開閉を制御する第二バイアス信号ＢＩＡＳＤとを提供する。
【００１２】
図３の中にあるメモリセル回路３０は、更に電力供給装置とバイアス電圧回路（図３に現れていない）とを含む。電力供給装置は、第一電圧Ｖｐｐと、第二電圧Ｖｄｄ及び接地電圧Ｖｓｓを提供する。第一電圧Ｖｐｐは、不揮発性メモリがデータを書き込もう時に、必要されるポンプ電圧であり、図３にデータが書き込まれる時に、電圧源ＶＣＰと電圧源ＶＳＰが電圧Ｖｐｐである。第二電圧Ｖｄｄ及び接地電圧Ｖｓｓは、データを読み取る時に必要されるシステム電圧であり、第一電圧Ｖｐｐのレベルが通常に第二電圧Ｖｄｄより高い。その他、前記バイアス電圧回路は、第一バイアスＶｂｕと第二バイアスＶｂｄを提供し、第一バイアスＶｂｕは、第一バイアススイッチＳ１を制御して、第一バイアススイッチＳ１がオンにされる時に、理想のバイアスの状態に置かれ、メモリセルＸ１の読取り干渉が生じることを避けるために使われる。第二バイアスＶｂｄは、第二バイアススイッチＳ２を制御して、第二バイアススイッチＳ２がオンにされる時に、理想のバイアスの状態に置かれ、メモリセルＸ２の読取り干渉が生じることを避けるために使われる。ここで、読取り干渉というのは、読取りモードで不揮発性メモリセルにおける電圧差Ｖｄｓが大きすぎるから招かれるソフトプログラム現象であり、即ち、読取りモードで前記不揮発性メモリセルが生じる微量の書込み動作である。
【００１３】
図３のメモリセル回路３０の中に、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２がＮＭＯＳトランジスタであり、メモリセルＸ１、Ｘ２がＰ型チャンネルフラッシュメモリセルであり、第一バイアススイッチＳ１がＰＭＯＳトランジスタであり、第二バイアススイッチＳ２がＮＭＯＳトランジスタである。
【００１４】
図２と図４を参照するように、図４は、図２の中にあるメモリセル回路３０のもう一つの回路図である。図４の中にある回路レイアウトが図３の中にある回路レイアウトと類似しているので、ここで改めて説明しない。しかし、図４の中にあるメモリセル回路３０に含まれる制御回路（図４に現れていない）は、メモリセルＸ１、Ｘ２のコントロールゲート電極に電気的に接続されるワード線信号ＷＬを提供し、更に増幅回路は、二つのインバーターＸＩＮＶ１、ＸＩＮＶ２から直列に接続し成される。又は、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２がＮＭＯＳトランジスタであり、メモリセルＸ１、Ｘ２がＮ型チャンネルフラッシュメモリセルであり、第一バイアススイッチＳ１がＰＭＯＳトランジスタであり、第二バイアススイッチＳ２がＮＭＯＳトランジスタである。
【００１５】
図５と図６を参照するに、図５と図６は、図３と図４に使われるメモリセル回路３０におけるデータ書込みとデータ読取りをする方法の流れ図である。データ書込みをする方法は、図５に示すように、ステップ４０において、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２をオンにし、更に、第一バイアススイッチＳ１と第二バイアススイッチＳ２をオフにすることによって、メモリセル回路３０を書込みモードにさせ、第一データＤ１をメモリセルＸ１に書込み、更に第二データＤ２をメモリセルＸ２に書き込む。データ読取りをする方法は、図６に示すように、ステップ４２において、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２をオフにし、更に、第一バイアススイッチＳ１と第二バイアススイッチＳ２をオンにすることによって、メモリセル回路３０を読取りモードにさせ、メモリセルＸ１から第一データＤ１に対応される第一電流Ｉ１をバイアス回路３６に出力し、又は、バイアス回路３６から第二データＤ２に対応される第二電流Ｉ２をメモリセルＸ２に出力し、更に第一電流Ｉ１と第二電流Ｉ２の差を利用して負荷接点ＮＬＯＡＤに充放電することを行うことによって、負荷電圧ＶＬＯＡＤをセンシングし出す。
【００１６】
図３と図５と図６を参照するように、図３の中にあるメモリセル回路３０によって、図５と図６に示されるデータ書込みとデータ読取りをする方法を行うステップは、下のようである。データ書込みをする方法は、図５に示すように、ステップ４０において、第一電圧Ｖｐｐを第一バイアス信号ＢＩＡＳＵに入力することによって、第一バイアススイッチＳ１をオフにし、接地電圧Ｖｓｓを第二バイアス信号ＢＩＡＳＤに入力することによって、第二バイアススイッチＳ２をオフにする。更に接地電圧Ｖｓｓをワード線信号ＺＷＬに入力することによって、メモリセルＸ１、Ｘ２を選び、第一電圧Ｖｐｐをモード選択信号ＰＧＭに入力することによって、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２をオンにし、第一データＤ１と第二データＤ２をそれぞれメモリセルＸ１、Ｘ２の一端に入力する。更に第一電圧ＶｐｐをメモリセルＸ１、Ｘ２の他の一端（図３の中にＶＣＰとＶＳＰに示されるところ）に入力することによって、それぞれメモリセルＸ１、Ｘ２のフローティングゲート電極にデータを記憶することを行う。
【００１７】
データ読取りをする方法は、図６に示すように、ステップ４２において、第一バイアスＶｂｕを第一バイアス信号ＢＩＡＳＵに入力することによって、第一バイアススイッチＳ１をオンにし、第二バイアスＶｂｄを第二バイアス信号ＢＩＡＳＤに入力することによって、第二バイアススイッチＳ２をオンにする。更に接地電圧Ｖｓｓをワード線信号ＺＷＬに入力することによって、メモリセルＸ１、Ｘ２を選び、接地電圧Ｖｓｓをモード選択信号ＰＧＭに入力することによって、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２をオフにする。第二電圧ＶｄｄをメモリセルＸ１の一端（図３の中にＶＣＰに示されるところ）に入力し、更に接地電圧ＶｓｓをＸ２の一端（図３の中にＶＳＰに示されるところ）に入力することによって、メモリセルＸ１、Ｘ２の他の一端がそれぞれ第一電流Ｉ１と第二電流Ｉ２を生じる。
【００１８】
図４と図５と図６を参照するに、図４の中にあるメモリセル回路３０によって、図５と図６に示すデータ書込みとデータ読取りをする方法を行うステップは、下のようである。データ書込みをする方法は、図５に示すように、ステップ４０において、第一電圧Ｖｐｐを第一バイアス信号ＢＩＡＳＵに入力することによって、第一バイアススイッチＳ１をオフにし、接地電圧Ｖｓｓを第二バイアス信号ＢＩＡＳＤに入力することによって、第二バイアススイッチＳ２をオフにする。更に第一電圧Ｖｐｐをワード線信号ＷＬに入力することによって、メモリセルＸ１、Ｘ２を選び、第一電圧Ｖｐｐをモード選択信号ＰＧＭに入力することによって、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２をオンにし、第一データＤ１と第二データＤ２をそれぞれメモリセルＸ１、Ｘ２の一端に入力する。更に第一電圧ＶｐｐをメモリセルＸ１、Ｘ２の他の一端（図４の中にＶＣＰとＶＳＰに示されるところ）に入力することによって、それぞれメモリセルＸ１、Ｘ２のフローティングゲート電極にデータを記憶することを行う。
【００１９】
データ読取りをする方法は、図６に示すように、ステップ４２において、第一バイアスＶｂｕを第一バイアス信号ＢＩＡＳＵに入力することによって、第一バイアススイッチＳ１をオンにし、第二バイアスＶｂｄを第二バイアス信号ＢＩＡＳＤに入力することによって、第二バイアススイッチＳ２をオンにする。更に第二電圧Ｖｄｄをワード線信号ＷＬに入力することによって、メモリセルＸ１、Ｘ２を選び、接地電圧Ｖｓｓをモード選択信号ＰＧＭに入力することによって、第一書込みスイッチＳＰ１と第二書込みスイッチＳＰ２をオフにする。第二電圧ＶｄｄをメモリセルＸ１の一端（図４の中にＶＣＰに示されるところ）に入力し、更に接地電圧ＶｓｓをメモリセルＸ２の一端（図４の中にＶＳＰに示されるところ）に入力することによって、メモリセルＸ１、Ｘ２の他の一端がそれぞれ第一電流Ｉ１と第二電流Ｉ２を生じる。
【００２０】
図７を参照するに、図７は、本発明によるデータ書込みとデータ読取り方法を使うメモリセル回路の第二の実施例の機能ブロックを表す説明図である。本発明によるメモリセル回路５０は、不揮発性の第一データＤ１’を記憶するために使われ、メモリセル回路５０が読取りモードに置かれる時に、第一データＤ１’に対応される第一電流Ｉ１’を出力する第一メモリセル５２と、メモリセル回路５０が読取りモードに置かれる時に、リファレンス電流ＩＲＥＦを入力するために使われるリファレンス電流ユニット５４と、第一メモリセル５２とリファレンス電流ユニット５４に電気的に接続され、メモリセル回路５０が読取りモードに置かれる時に、第一メモリセル５２から第一電流Ｉ１’を入力し、更にリファレンス電流ＩＲＥＦをリファレンス電流ユニット５４に出力するバイアス回路５６と、バイアス回路５６の負荷接点ＮＬＯＡＤ’（図７に表していない）に電気的に接続され、第一電流Ｉ１’とリファレンス電流ＩＲＥＦの差が負荷接点ＮＬＯＡＤ’の等価容量に対して充放電を行い、負荷電圧ＶＬＯＡＤ’をセンシングし出す時に、負荷電圧ＶＬＯＡＤ’を入力と増幅し、第一データＤ１’に対応される出力信号Ｄｏｕｔ’を出力する増幅回路５８とを含む。
【００２１】
メモリセル回路５０は、更に制御回路（図７に現れていない）を含む。制御回路は、第一メモリセル５２及びバイアス回路５６に電気的に接続され、複数の制御信号を提供し、メモリセル回路５０が書込みモードと読取りモードに置かれる時に、前記複数の制御信号に異なるロジック値を入力する。注意すべきところは、メモリセル回路５０が書込みモードに置かれる時に、第一データＤ１’が第一メモリセル５２に書かれるデータである。
【００２２】
図７と図８を参照するに、図８は、図７に示すメモリセル回路５０の回路図である。図８の中に、第一メモリセル５２がメモリセルＸ１’である。メモリセルＸ１’は、スタックゲートを具えるフラッシュメモリセルであり、コントロールゲート電極と、フローティングゲート電極と、二つの接点を含む。バイアス回路５６は、メモリセルＸ１’と負荷接点ＮＬＯＡＤ’の間に電気的に接続され、第一電流Ｉ１’の入力を制御するために使われる第一バイアススイッチＳ１’とを含む。増幅回路５８は、インバーターＸＩＮＶ’であり、負荷接点ＮＬＯＡＤ’に電気的に接続され、負荷電圧ＶＬＯＡＤ’を入力と増幅することによって出力信号ＤＯＵＴ’を生じるために使われる。
【００２３】
図８の中にあるメモリセル回路５０もデータ書き込み入力端Ｄｉｎ’を含む。データ書き込み入力端Ｄｉｎ’は、メモリセル回路５０が書込みモードに置かれる時に、メモリセルＸ１’に記憶しよう第一データＤ１’を入力する。図８の中にあるメモリセル回路５０は、更に第一書込みスイッチＳＰ１を含む。第一書込みスイッチＳＰ１は、データ書き込み入力端Ｄｉｎ’とメモリセルＸ１’との間に電気的に接続され、第一データＤ１’の入力を制御するために使われる。図８の中にあるメモリセル回路５０は、更に制御回路（図８に現れていない）を含む。制御回路は、第一書込みスイッチＳＰ１’に電気的に接続されることによってその開閉を制御するモード選択信号ＰＧＭと、メモリセルＸ１’のコントロールゲート電極に電気的に接続されるワード線信号ＺＷＬ’と、第一バイアススイッチＳ１’に電気的に接続されることによってその開閉を制御する第一バイアス信号ＢＩＡＳとを提供する。
【００２４】
図８の中にあるメモリセル回路５０は、更に電力供給装置とバイアス電圧回路（図８に現れていない）とを含む。電力供給装置は、第一電圧Ｖｐｐ’と第二電圧Ｖｄｄ’及び接地電圧Ｖｓｓを提供する。第一電圧Ｖｐｐ’は、不揮発性メモリがデータを書き込もう時に、必要されるポンプ電圧であり、図８がデータを書き込む時に、電圧源ＶＣＰと電圧源ＶＳＰが電圧Ｖｐｐである。第二電圧Ｖｄｄ’及び接地電圧Ｖｓｓは、データを読み取る時に必要されるシステム電圧であり、図８がデータを読み取る時に、電圧源ＶＣＰが電圧Ｖｄｄ’であり、電圧源ＶＳＰが電圧Ｖｓｓである。第一電圧Ｖｐｐ’のレベルが通常に第二電圧Ｖｄｄ’より高い。その他、前記バイアス電圧回路は、第一バイアスＶｂを提供する。第一バイアスＶｂは、第一バイアススイッチＳ１’を制御するために使われ、第一バイアススイッチＳ１’がオンにする時に、理想のバイアスの状態に置かれ、メモリセルＸ１’の読取り干渉が生じることを避ける。ここで、読取り干渉というのは、読取りモードで不揮発性メモリセルにおける電圧差Ｖｄｓが大きすぎるから招かれるソフトプログラム現象であり、即ち、読取りモードで前記不揮発性メモリセルが生じる微量の書込み動作である。
【００２５】
図８のメモリセル回路５０の中に、第一書込みスイッチＳＰ１’がＮＭＯＳトランジスタであり、メモリセルＸ１’がＰ型チャンネルフラッシュメモリセルであり、第一バイアススイッチＳ１’がＰＭＯＳトランジスタである。リファレンス電流ユニット５４は、ＮＭＯＳトランジスタであり、更にそのゲート電極が固定のリファレンス電圧ＶＲＥＦ１に電気的に接続され、リファレンス電流ＩＲＥＦを生じる。
【００２６】
図７と図９を参照するように、図９は、図７の中にあるメモリセル回路５０のもう一つの回路図である。図９の中にある回路レイアウトが図８の中にある回路レイアウトと類似しているので、ここで改めて説明しない。しかし、図９の中にあるメモリセル回路５０に含まれる制御回路（図９に現れていない）は、メモリセルＸ１’のコントロールゲート電極に電気的に接続されるワード線信号ＷＬ’を提供する。更に増幅回路は、二つのインバーターＸＩＮＶ１’、ＸＩＮＶ２’から直列に接続し成される。又は、第一書込みスイッチＳＰ１’がＮＭＯＳトランジスタであり、メモリセルＸ１’がＮ型チャンネルフラッシュメモリセルであり、第一バイアススイッチＳ１’がＮＭＯＳトランジスタである。リファレンス電流ユニット５４は、ＰＭＯＳトランジスタであり、更にそのゲート電極が固定のリファレンス電圧ＶＲＥＦ２に電気的に接続され、リファレンス電流ＩＲＥＦを生じる。その他、第一書込みスイッチＳＰ１’とデータ書き込み入力端Ｄｉｎ’との間にインバーターＩＮＶ’を挿入することによって、前後データのロジックの一致性を確保する。
【００２７】
図１０と図１１を参照するように、図１０と図１１は、図８と図９に使われるメモリセル回路５０におけるデータ書込みとデータ読取りをする方法の流れ図である。データ書込みをする方法は、図１０に示すように、ステップ６０において、第一書込みスイッチＳＰ１’をオンにし、更に、第一バイアススイッチＳ１’をオフにすることによって、メモリセル回路５０を書込みモードにさせ、第一データＤ１’をメモリセルＸ１’に書き込む。データ読取りをする方法は、図１１に示すように、ステップ６２において、第一書込みスイッチＳＰ１’をオフにし、更に、第一バイアススイッチＳ１’をオンにすることによって、メモリセル回路５０を読取りモードにさせ、メモリセルＸ１’から第一データＤ１’に対応される第一電流Ｉ１’をバイアス回路５６に出力し、又は、バイアス回路５６からリファレンス電流ＩＲＥＦをリファレンス電流ユニット５４に出力し、更に第一電流Ｉ１’とリファレンス電流ＩＲＥＦの差を利用し、負荷接点ＮＬＯＡＤ’に充放電することを行うことによって、負荷電圧ＶＬＯＡＤ’をセンシングし出す。
【００２８】
図８と図１０と図１１を参照するに、図８の中にあるメモリセル回路５０によって、図１０と図１１に示されるデータ書込みとデータ読取りをする方法を行うステップを以下に説明する。データ書込みをする方法は、図１０に示すように、ステップ６０において第一電圧Ｖｐｐ’を第一バイアス信号ＢＩＡＳに入力することによって、第一バイアススイッチＳ１’をオフにする。更に接地電圧Ｖｓｓをワード線信号ＺＷＬ’に入力することによって、メモリセルＸ１’を選び、第一電圧Ｖｐｐ’をモード選択信号ＰＧＭ’に入力することによって、第一書込みスイッチＳＰ１をオンにし、第一データＤ１’をメモリセルＸ１’の一端に入力する。更に第一電圧Ｖｐｐ’をメモリセルＸ１’の他の一端（図８の中にＶＣＰ’に示されるところ）に入力することによって、メモリセルＸ１’のフローティングゲート電極にデータを記憶する。
【００２９】
データ読取りをする方法は、図１１に示すように、ステップ６２において第一バイアスＶｂを第一バイアス信号ＢＩＡＳに入力することによって、第一バイアススイッチＳ１’をオンにする。更に接地電圧Ｖｓｓをワード線信号ＺＷＬ’に入力することによって、メモリセルＸ１’を選び、接地電圧Ｖｓｓをモード選択信号ＰＧＭ’に入力することによって、第一書込みスイッチＳＰ１’をオフにする。第二電圧Ｖｄｄ’をメモリセルＸ１’の一端（図８の中にＶＣＰ’に示されるところ）に入力し、更に接地電圧Ｖｓｓをリファレンス電流ユニット５４のソース電極に入力することによって、メモリセルＸ１’の他の一端とリファレンス電流ユニット５４のドレイン電極がそれぞれ第一電流Ｉ１’とリファレンス電流ＩＲＥＦを生じる。
【００３０】
図９と図１０と図１１を参照するに、図９の中にあるメモリセル回路５０によって、図１０と図１１に示すデータ書込みとデータ読取りをする方法を行うステップは、下のようである。データ書込みをする方法は、図１０に示すように、ステップ６０において接地電圧Ｖｓｓを第一バイアス信号ＢＩＡＳに入力することによって、第一バイアススイッチＳ１’をオフにする。更に第一電圧Ｖｐｐ’をワード線信号ＷＬ’に入力することによって、メモリセルＸ１を選び、第一電圧Ｖｐｐ’をモード選択信号ＰＧＭ’に入力することによって、第一書込みスイッチＳＰ１’をオンにし、第一データＤ１’をメモリセルＸ１の一端に入力する。更に第一電圧Ｖｐｐ’をメモリセルＸ１’の他の一端（図９の中にＶＳＰ’に示されるところ）に入力することによって、メモリセルＸ１’のフローティングゲート電極にデータを記憶する。
【００３１】
データ読取りをする方法は、図１１に示すように、ステップ６２において、第一バイアスＶｂを第一バイアス信号ＢＩＡＳに入力することによって、第一バイアススイッチＳ１’をオンにする。更に第二電圧Ｖｄｄ’をワード線信号ＷＬ’に入力することによって、メモリセルＸ１’を選び、接地電圧Ｖｓｓをモード選択信号ＰＧＭ’に入力することによって、第一書込みスイッチＳＰ１’をオフにする。第二電圧Ｖｄｄ’をリファレンス電流ユニット５４のソース電極（図９の中にＶＣＰ’に示されるところ）に入力し、更に接地電圧ＶｓｓをメモリセルＸ１’の一端（図８の中にＶＳＰ’に示されるところ）に入力することによって、メモリセルＸ１’の他の一端とリファレンス電流ユニット５４のドレイン電極がそれぞれ第一電流Ｉ１’とリファレンス電流ＩＲＥＦを生じる。
【００３２】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属するものとする。
【００３３】
【発明の効果】
従来技術によるセンシング増幅器でデータをセンシングする方法と比べて、本発明によるデータの読み取りをする方法は、メモリセルから生じる電流によって負荷接点に充放電を行い、前記負荷接点で負荷電圧をセンシングし出すことによって、前記メモリセルに記憶されるデータを取り出す。本発明は、従来技術によるセンシング増幅器でデータをセンシングする方法が一般的に事前充電、データセンシング、データラッチングなどの複雑の回路動作を含むことに必要されないので、大きな面積を占める制御回路によってターム制御を行うことをしなくて、ただ簡単な制御回路だけで必要される動作を完成することができる。
【図面の簡単な説明】
【図１】従来技術によるセンシング増幅器を表す説明図である。
【図２】本発明によるメモリセル回路の第一の実施例の機能ブロックを表す説明図である。
【図３】図２の中にあるメモリセル回路の回路図である。
【図４】図２の中にあるメモリセル回路のもう一つの回路図である。
【図５】図３と図４の中に使われるメモリセル回路のデータ書込み方法の流れ図である。
【図６】図３と図４の中に使われるメモリセル回路のデータ書込み方法の流れ図である。
【図７】本発明によるメモリセル回路の第二の実施例の機能ブロックを表す説明図である。
【図８】図７の中にあるメモリセル回路の回路図である。
【図９】図７の中にあるメモリセル回路のもう一つの回路図である。
【図１０】図８と図９の中に使われるメモリセル回路のデータ書込み方法の流れ図である。
【図１１】図８と図９の中に使われるメモリセル回路のデータ書込み方法の流れ図である。
【符号の説明】
１０                    センシング増幅器
１２、１４、２０      ＮＭＯＳトランジスタ
１６、１８            ＰＭＯＳトランジスタ
３０、５０            メモリセル回路
３２、３４、５２      メモリセル
３６、５６            バイアス回路
３８、５８            増幅回路
５４                  リファレンス電流ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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