(57)【要約】【課題】緊急処理される画像データ転送と通常処理される画像データ転送の輻輳を回避し、さらに、異なった仕様の画像入力装置や画像表示装置にも容易に対応できる、集積回路及びそれを用いた画像入出力装置を提供する。【解決手段】集積回路１００は、第１バス１０１と第１ＤＭＡコントローラ１２０に加えて、第２バス１０２と、第１バス１０１と第２バス１０２とを接続する第２ＤＭＡコントローラ１３０とを備え、主メモリ２００は第１バス１０１に接続され、フレームメモリ４００は第２バス１０２に接続されている。これにより、画像入力装置５００及び画像表示装置６００とフレームメモリ４００との間の画像データ転送（緊急処理データ転送）と、主メモリ２００とフレームメモリ４００との間の画像データ転送（通常処理データ転送）の輻輳を回避できる。【選択図】  図１
2004326180.tif 000002
【特許請求の範囲】
【請求項１】
第１バスと、
前記第１バスに接続されるプロセッサと、
前記第１バスに接続される第１ＤＭＡコントローラと、
第２バスと、
前記第１バスと前記第２バスとを接続する第２ＤＭＡコントローラと、
前記第２バスに接続され、第１バッファメモリを有する第１接続部と、
前記第２バスに接続され、第２バッファメモリを有する第２接続部とを備え、
前記第１バスには、外部に設置され、前記プロセッサがアクセスできる第１メモリが接続され、
前記第２バスには、外部に設置された第２メモリが接続され、
前記第１ＤＭＡコントローラは、前記第２ＤＭＡコントローラに要求して、前記第１メモリと前記第２メモリとの間のデータ転送を調停し、
前記第２ＤＭＡコントローラは、前記第２メモリと前記第１バッファメモリとの間のデータ転送、及び、前記第２メモリと前記第２バッファメモリとの間のデータ転送を調停する、集積回路。
【請求項２】
前記第２ＤＭＡコントローラは、
ＤＭＡ調停部と、転送出力バッファメモリと、転送入力バッファメモリとを備え、
前記ＤＭＡ調停部は、前記第１接続部からのデータ転送の要求に応じて、前記第２バスを介して行う、前記第１バッファメモリと前記第２メモリとの間のデータ転送を調停し、
前記ＤＭＡ調停部は、前記第２接続部からのデータ転送の要求に応じて、前記第２バスを介して行う、前記第２バッファメモリと前記第２メモリとの間のデータ転送を調停し、
前記ＤＭＡ調停部は、前記第１ＤＭＡコントローラが要求する、前記第２メモリから前記第１メモリへのデータ転送を、前記転送出力バッファメモリを介して調停し、
前記ＤＭＡ調停部は、前記第１ＤＭＡコントローラが要求する、前記第１メモリから前記第２メモリへのデータ転送を、前記転送入力バッファメモリを介して調停する請求項１記載の集積回路。
【請求項３】
前記第１接続部と前記第２接続部は、それぞれ、接続回路をさらに有し、
前記第１接続部の前記接続回路は、前記第１接続部に接続される外部機器と、前記第１バッファメモリとを整合し、
前記第２接続部の前記接続回路は、前記第２接続部に接続される外部機器と、前記第２バッファメモリとを整合する、請求項１から２記載の集積回路。
【請求項４】
前記第１接続部と、前記第２接続部とは、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で実現した接続回路を有する、請求項１から３記載の集積回路。
【請求項５】
前記第１接続部は、その接続回路として同期信号検出部を有し、外部からの画像入力信号から、有効画像データを検出して、前記第１バッファメモリに格納する画像入力部であり、
前記第２接続部は、その接続回路として同期信号生成部を有し、前記第２バッファメモリに格納されている画像データに同期信号を付加して、画像出力信号を生成し、外部へ送出する画像出力部である、請求項１から４記載の集積回路。
【請求項６】
前記プロセッサが複数のプロセッサからなる請求項１から５記載の集積回路。
【請求項７】
第１バスと、
前記第１バスに接続されるプロセッサと、
前記第１バスに接続される第１ＤＭＡコントローラと、
第２バスと、
前記第１バスと前記第２バスとを接続する第２ＤＭＡコントローラと、
前記第２バスに接続され、同期信号検出部と第１バッファメモリとを有する第１接続部と、
前記第２バスに接続され、同期信号生成部と第２バッファメモリとを有する第２接続部とを有し、
前記第１接続部の前記同期信号検出部は、外部から入力される画像入力信号から、有効画像データを検出して、前記第１バッファメモリに格納し、
前記第２接続部の前記同期信号生成部は、前記第２バッファメモリに格納されている画像データに同期信号を付加して、画像出力信号を生成し、外部へ送出する
集積回路と、
前記第１バスに接続され、前記プロセッサと、前記第１ＤＭＡコントローラとがアクセスする第１メモリと、
前記第２バスに接続され、前記第２ＤＭＡコントローラがアクセスする第２メモリとを備え、
前記第１ＤＭＡコントローラは、前記第２ＤＭＡコントローラを介して、前記第１メモリと前記第２メモリとの間のデータ転送を調停し、
前記第２ＤＭＡコントローラは、前記第２メモリと前記第１バッファメモリとの間のデータ転送、及び、前記第２メモリと前記第２バッファメモリとの間のデータ転送を調停する、画像入出力装置。
【請求項８】
前記第２ＤＭＡコントローラは、
ＤＭＡ調停部と、転送出力バッファメモリと、転送入力バッファメモリとを備え、
前記ＤＭＡ調停部は、前記第１接続部からのデータ転送の要求に応じて、前記第２バスを介して行う、前記第１バッファメモリと前記第２メモリとの間のデータ転送を調停し、
前記ＤＭＡ調停部は、前記第２接続部からのデータ転送の要求に応じて、前記第２バスを介して行う、前記第２バッファメモリと前記第２メモリとの間のデータ転送を調停し、
前記ＤＭＡ調停部は、前記第１ＤＭＡコントローラが要求する、前記第２メモリから前記第１メモリへのデータ転送を、前記転送出力バッファメモリを介して調停し、
前記ＤＭＡ調停部は、前記第１ＤＭＡコントローラが要求する、前記第１メモリから前記第２メモリへのデータ転送を、前記転送入力バッファメモリを介して調停する、請求項７記載の画像入出力装置。
【請求項９】
前記第１接続部の前記同期信号検出部と、前記第２接続部の前記同期信号生成部とは、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）を用いて実現した回路である、請求項７及び８記載の画像入出力装置。
【請求項１０】
第１バスと、
前記第１バスに接続されるプロセッサと、
前記第１バスに接続される第１ＤＭＡコントローラと、
第２バスと、
前記第１バスと前記第２バスとを接続する第２ＤＭＡコントローラと、
前記第２バスに接続される第１バッファメモリと、
前記第２バスに接続される第２バッファメモリとを有する
第１集積回路と、
同期信号検出部と、
同期信号生成部とを有する
第２集積回路と、
前記第１バスに接続され、前記プロセッサと前記第１ＤＭＡコントローラとがアクセスする、第１メモリと、
前記第２バスに接続され、前記第２ＤＭＡコントローラがアクセスする、第２メモリとを備え、
前記同期信号検出部と前記第１バッファメモリとは、互いに接続されて、第１接続部を形成し、
前記同期信号生成部と前記第２バッファメモリとは、互いに接続されて、第２接続部を形成し、
前記同期信号検出部は、外部から入力される画像入力信号から、有効画像データを検出して、前記第１バッファメモリに格納し、
前記同期信号生成部は、前記第２バッファメモリに格納されている画像データに同期信号を付加して、画像出力信号を生成し、外部へ送出し、
前記第１ＤＭＡコントローラは、前記第２ＤＭＡコントローラを介して、前記第１メモリと前記第２メモリとの間のデータ転送を調停し、
前記第２ＤＭＡコントローラは、前記第２メモリと前記第１バッファメモリとの間のデータ転送、及び、前記第２メモリと前記第２バッファメモリとの間のデータ転送を調停する、画像入出力装置。
【請求項１１】
前記プロセッサが複数のプロセッサからなる請求項７から１０記載の画像入出力装置。
【請求項１２】
第１バスと、
前記第１バスに接続されるプロセッサと、
前記第１バスに接続される第１ＤＭＡコントローラと、
第２バスと、
前記第１バスと前記第２バスとを接続する第２ＤＭＡコントローラと、
前記第２バスに接続され、同期信号検出部と第１バッファメモリとを有する第１接続部と、
前記第２バスに接続され、同期信号生成部と第２バッファメモリとを有する第２接続部と、
前記第１バスに接続され、前記プロセッサと、前記第１ＤＭＡコントローラとがアクセスする第１メモリと、
前記第２バスに接続され、前記第２ＤＭＡコントローラがアクセスする第２メモリとを備える、画像入出力装置を用いて行う、画像入出力方法であって、
前記第１接続部の前記同期信号検出部は、外部から入力される画像入力信号から、有効画像データを検出して、前記第１バッファメモリに格納するステップと、
前記第２接続部の前記同期信号生成部は、前記第２バッファメモリに格納されている画像データに同期信号を付加して、画像出力信号を生成し、外部へ送出するステップと、
前記第２ＤＭＡコントローラは、前記第２メモリと前記第１バッファメモリとの間のデータ転送、及び、前記第２メモリと前記第２バッファメモリとの間のデータ転送を調停するステップと、
前記第１ＤＭＡコントローラは、前記第２ＤＭＡコントローラを介して、前記第１メモリと前記第２メモリとの間のデータ転送を調停するステップとを含む、画像入出力方法。
【請求項１３】
前記第２ＤＭＡコントローラは、ＤＭＡ調停部と、転送出力バッファメモリと、転送入力バッファメモリとを備える画像入出力装置を用いて行う、請求項１２記載の画像入出力方法であって、
前記ＤＭＡ調停部は、前記第１接続部からのデータ転送の要求に応じて、前記第２バスを介して行う、前記第１バッファメモリと前記第２メモリとの間のデータ転送を調停するステップと、
前記ＤＭＡ調停部は、前記第２接続部からのデータ転送の要求に応じて、前記第２バスを介して行う、前記第２バッファメモリと前記第２メモリとの間のデータ転送を調停するステップと、
前記ＤＭＡ調停部は、前記第１ＤＭＡコントローラが要求する、前記第２メモリから前記第１メモリへのデータ転送を、前記転送出力バッファメモリを介して調停するステップと、
前記ＤＭＡ調停部は、前記第１ＤＭＡコントローラが要求する、前記第１メモリから前記第２メモリへのデータ転送を、前記転送入力バッファメモリを介して調停するステップとを含む、画像入出力方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路及びそれを用いた画像入出力装置と画像入出力方法に関し、特に、複数のＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラを有し、複数のメモリ間でのデータ転送時に発生する輻輳を回避する技術の改良に関するものである。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化に伴い、プログラム制御のプロセッサと画像入出力部の集積回路を搭載した、システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ（大規模集積回路））が開発されている。
【０００３】
図１０は、従来技術による画像処理用のシステムＬＳＩ１と、それを用いた画像入出力装置の構成図である。
【０００４】
図１０において、システムＬＳＩ１は、バス２と、それに接続されるプロセッサ３（複数台のプロセッサから構成されることもある）と、ＤＭＡコントローラ６と、画像入力部８と、画像出力部９とを備え、画像入力部８は、同期信号検出部１０と入力バッファメモリ１１とを有し、画像出力部９は、同期信号生成部１２と出力バッファメモリ１３とを有する。
【０００５】
このシステムＬＳＩ１には、主メモリ４と不揮発性メモリ５とがバス２に接続されている。さらに、画像入力部８には、ＣＣＤカメラなどの画像入力装置１４が接続されており、画像出力部９には、液晶ディスプレイなどの画像表示装置１５が接続されている。
【０００６】
プロセッサ３は、不揮発メモリ５に格納されているプログラムを取り込み、そのプログラムを実行することにより、画像入出力装置の制御を行う。その制御の一例を以下に述べる。
【０００７】
図１０において、画像入力装置１４からの画像入力信号は、画像入力部８の同期信号検出部１０に入力される。同期信号検出部１０において、同期信号が検出されると同時に、表示に有効な画像信号である、有効画像データが抽出され、入力バッファメモリ１１に一時的に格納される。
【０００８】
入力バッファメモリ１１に一時的に格納された有効画像データは、バス２を経由して、主メモリ４に格納された後、プロセッサ３で画像圧縮、画像伸長などの必要な処理が行われる。処理された有効画像データは、再びバス２を介して、主メモリ４に格納される。
【０００９】
さらに、主メモリ４に格納された有効画像データは、バス２を介して、画像出力部９の出力バッファメモリ１３に送られ、一時的に格納される。出力バッファメモリ１３から取り出された有効画像データは、同期信号生成部１２において、同期信号が付与されて、画像表示装置１５に送られ、表示される。
【００１０】
このとき、バス２を介して転送される、主メモリ４、不揮発メモリ５、入力バッファメモリ１１、及び、出力バッファメモリ１３から取り出されるデータ、あるいは、それらに格納するデータの転送制御は、ＤＭＡコントローラ６が行う。
【００１１】
その動作の一例を、図１０と図１１を参照して、さらに詳しく説明する。
【００１２】
図１１は、従来技術による画像処理用のシステムＬＳＩ１のＤＭＡタイミングの一例を示す。図１０に示した画像入力装置１４から入力された画像入力信号から、画像入力部８において、図１１に示すように、垂直同期信号２０の非ブランキング期間において、有効画像データ２１が連続的に抽出・生成され、入力バッファメモリ１１に一時的に格納される。そして、入力バッファメモリ１１に一時的に格納された有効画像データ２１は、例えば、水平同期信号に同期した、決められた時間に連続して、主メモリ４へ転送されることになる。このとき、ＤＭＡコントローラ６は、画像入力部８から、この有効画像データ２１の主メモリ４への転送要求があると、優先度の低い処理を中断して、最優先で転送するように動作する。
【００１３】
また、画像処理され、主メモリ４に格納されている画像データを、画像表示装置１５に表示するときも、ＤＭＡコントローラ６は、例えば、水平同期信号に同期した、決められた時間に連続して、図１１に示す垂直同期信号２２の非ブランキング期間において、有効画像データ２３を、主メモリ４から出力バッファメモリ１３に最優先で転送する。
【００１４】
このように、入力バッファメモリ１１から主メモリ４への画像データ転送と、主メモリ４から出力バッファメモリ１３への画像データ転送は、いずれも、優先度の低い処理を中断して、最優先で処理される。このとき、ＤＭＡコントローラ６は、これらの画像データ転送が、バス２において輻輳しないように、あらかじめスケジューリングされているタイミングに従って、調停する。
【００１５】
上述したような、決められた時間に最優先でデータ転送する処理を緊急処理、その他の処理、例えば、プロセッサ３が行う画像圧縮あるいは画像伸長などの画像処理に伴う、プロセッサ３と主メモリ４との間のデータ転送処理、を通常処理と呼ぶことにする。
【００１６】
図１１に示す主メモリパス占有状態図２４は、ＤＭＡコントローラ６によるスケジューリングの一例を示している。この例では、画像出力部９への（Ｍ）フレームの（Ｊ）ライン、画像入力部８からの（Ｎ）フレームの（Ｉ）ライン、画像出力部９への（Ｍ）フレームの（Ｊ＋１）ライン、画像入力部８からの（Ｎ）フレームの（Ｉ＋１）ライン、という順序で、交互に、決められた時間に連続的に、画像データが緊急処理として転送され、その他の時間にプロセッサの処理が通常処理として行われている。
【００１７】
図１１の主メモリパス占有状態図２４の一部２５を、図１２に拡大表示する。すなわち、図１２は、従来技術による画像処理用のシステムＬＳＩのＤＭＡタイミングの部分拡大図を示す。この図は、主メモリパス占有状態のスケジューリングのタイミングを示している。同図に示す例では、通常処理であるプロセッサの第１ＤＭＡ処理２６が途中で中断され、緊急処理である（Ｊ＋１）ラインのＤＭＡ処理２７と（Ｉ）ラインのＤＭＡ処理２８が行われた後に、通常処理であるプロセッサの第１ＤＭＡ処理２９が再開され、続いて、通常処理であるプロセッサの第２ＤＭＡ処理３０が行われる。
【００１８】
ここに、プロセッサの第１ＤＭＡ処理２６は、プロセッサ３と主メモリ４との間の１回目のデータ転送処理を表す。（Ｉ）ラインのＤＭＡ処理２８は、入力バッファメモリ１１から主メモリ４への、（Ｎ）フレームの（Ｉ）ラインのデータ転送処理を表す。（Ｊ＋１）ラインのＤＭＡ処理は、主メモリ４から出力バッファメモリ１３への、（Ｍ）フレームの（Ｊ＋１）ラインのデータ転送処理を表す。その他についても、同様である。
【００１９】
上述した通常処理の中断と再開の制御は、図１０に示す、ＤＭＡコントローラ６のＤＭＡ中断再開制御部７が行っている。
【００２０】
以上説明した従来技術による画像処理システムには、いくつかの問題がある。すなわち、第１に、緊急処理される画像データと、通常処理される画像データとが一つの主メモリ４を共有しているため、バス２上でのデータ転送の輻輳が頻繁に発生する。それを回避するために、ＤＭＡのスケジューリングを精密に行う必要があり、ＤＭＡのスケジューリングの設計は、複雑になる。
【００２１】
第２に、通常処理を中断し、再開するための制御機構が必要であり、ＤＭＡコントローラ６の回路が複雑になる。
【００２２】
第３に、通常処理がしばしば中断されるため、通常処理の作業が遅延する。
【００２３】
第４に、固定的な画像入力部１０と画像出力部９を有する従来のシステムＬＳＩ１は、異なった仕様の画像入力装置１４や画像表示装置１５に、容易に対応でず、拡張性に乏しい。その対策としては、別仕様の同期信号検出部と同期信号生成部とを有するシステムＬＳＩを新たに開発する必要があり、時間と経費が掛かる。
【００２４】
【発明が解決しようとする課題】
そこで本発明は、緊急処理される画像データと、通常処理される画像データとの、データ転送の輻輳を回避し、さらに、異なった仕様の画像入力装置や画像表示装置にも容易に対応できる、集積回路とそれを用いた画像入出力装置及び画像入出力方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
請求項１記載の集積回路は、第１バスと、第１バスに接続されるプロセッサと、第１バスに接続される第１ＤＭＡコントローラと、第２バスと、第１バスと第２バスとを接続する第２ＤＭＡコントローラと、第２バスに接続され、第１バッファメモリを有する第１接続部と、第２バスに接続され、第２バッファメモリを有する第２接続部とを備え、第１バスには、外部に設置され、前記プロセッサがアクセスできる第１メモリが接続され、第２バスには、外部に設置された第２メモリが接続され、第１ＤＭＡコントローラは、第２ＤＭＡコントローラに要求して、第１メモリと第２メモリとの間のデータ転送を調停し、第２ＤＭＡコントローラは、第２メモリと第１バッファメモリとの間のデータ転送、及び、第２メモリと第２バッファメモリとの間のデータ転送を調停する。
【００２６】
この構成によれば、緊急処理が必要な優先度の高い処理と、通常処理である比較的優先度の低い処理とを、分離して処理することが可能となり、第１バス上のデータ転送の輻輳を回避できる。
【００２７】
また、ＤＭＡコントローラの設計が容易となり、開発期間が短縮される。
【００２８】
さらに、第１接続部と第２接続部とは、外部入力装置にも、外部出力装置にも対応可能であり、汎用性が広がる。すなわち、両者とも入力用、あるいは出力用としてもよいし、一つを入力用、他方を出力用としてもよい。
【００２９】
請求項２記載の集積回路では、第２ＤＭＡコントローラは、ＤＭＡ調停部と、転送出力バッファメモリと、転送入力バッファメモリとを備え、ＤＭＡ調停部は、第１接続部からのデータ転送の要求に応じて、第２バスを介して行う、第１バッファメモリと第２メモリとの間のデータ転送を調停し、ＤＭＡ調停部は、第２接続部からのデータ転送の要求に応じて、第２バスを介して行う、第２バッファメモリと第２メモリとの間のデータ転送を調停し、ＤＭＡ調停部は、第１ＤＭＡコントローラが要求する、第２メモリから第１メモリへのデータ転送を、転送出力バッファメモリを介して調停し、ＤＭＡ調停部は、第１ＤＭＡコントローラが要求する、第１メモリから第２メモリへのデータ転送を、転送入力バッファメモリを介して調停する。
【００３０】
この構成によれば、入出力装置と第２メモリとの間の入出力に伴うデータ転送が、第１バスを介さずに、第２バスのみを介して、処理できる。その結果、第１バス上のデータ転送の輻輳が軽減され、プロセッサが第１メモリを使用して行う処理が加速される。
【００３１】
また、入出力装置と第２メモリとの間の、入出力に伴うデータ転送のスケジューリングは、第２ＤＭＡコントローラが独自に行うことができるので、設計の自由度が増すとともに、運用時の効率が向上する。
【００３２】
請求項３記載の集積回路では、第１接続部と第２接続部は、それぞれ、接続回路をさらに有し、第１接続部の接続回路は、第１接続部に接続される外部機器と、第１バッファメモリとを整合し、第２接続部の接続回路は、第２接続部に接続される外部機器と、第２バッファメモリとを整合する。
【００３３】
この構成によれば、外部に接続される入出力機器とのインターフェイスが、接続回路で実現され、さらに、入力バッファメモリあるいは出力バッファメモリとの間のデータの転送が、容易に、かつ、効率的に行われる。
【００３４】
請求項４記載の集積回路では、第１接続部と、第２接続部とは、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で実現した接続回路を有する。
【００３５】
この構成によれば、外部に接続する外部機器によって、それらの仕様に適合した接続回路を再構成できるので、汎用性が大幅に拡大し、結果的に、コスト削減が図れる。
【００３６】
請求項５記載の集積回路では、第１接続部は、その接続回路として同期信号検出部を有し、外部からの画像入力信号から、有効画像データを検出して、第１バッファメモリに格納する画像入力部であり、第２接続部は、その接続回路として同期信号生成部を有し、第２バッファメモリに格納されている画像データに同期信号を付加して、画像出力信号を生成し、外部へ送出する画像出力部である。
【００３７】
この構成によれば、画像を入出力できる専用集積回路を実現できる。
【００３８】
請求項６記載の集積回路は、プロセッサが複数のプロセッサからなる。
【００３９】
この構成によれば、画像圧縮や画像伸長などの、処理量の多い作業でも、実時間での処理が可能となり、集積回路の性能が向上するとともに、集積回路の多機能化を実現できる。
【００４０】
請求項７記載の画像入出力装置は、第１バスと、第１バスに接続されるプロセッサと、第１バスに接続される第１ＤＭＡコントローラと、第２バスと、第１バスと第２バスとを接続する第２ＤＭＡコントローラと、第２バスに接続され、同期信号検出部と第１バッファメモリとを有する第１接続部と、第２バスに接続され、同期信号生成部と第２バッファメモリとを有する第２接続部とを有し、第１接続部の同期信号検出部は、外部から入力される画像入力信号から、有効画像データを検出して、第１バッファメモリに格納し、第２接続部の同期信号生成部は、第２バッファメモリに格納されている画像データに同期信号を付加して、画像出力信号を生成し、外部へ送出する集積回路と、第１バスに接続され、プロセッサと、第１ＤＭＡコントローラとがアクセスする第１メモリと、第２バスに接続され、第２ＤＭＡコントローラがアクセスする第２メモリとを備え、第１ＤＭＡコントローラは、第２ＤＭＡコントローラを介して、第１メモリと第２メモリとの間のデータ転送を調停し、第２ＤＭＡコントローラは、第２メモリと第１バッファメモリとの間のデータ転送、及び、第２メモリと第２バッファメモリとの間のデータ転送を調停する。
【００４１】
この構成によれば、請求項１記載の集積回路を、システムＬＳＩとして実装した、画像入出力装置を実現できる。
【００４２】
請求項８記載の画像入出力装置では、第２ＤＭＡコントローラは、ＤＭＡ調停部と、転送出力バッファメモリと、転送入力バッファメモリとを備え、ＤＭＡ調停部は、第１接続部からのデータ転送の要求に応じて、第２バスを介して行う、第１バッファメモリと第２メモリとの間のデータ転送を調停し、ＤＭＡ調停部は、第２接続部からのデータ転送の要求に応じて、第２バスを介して行う、第２バッファメモリと第２メモリとの間のデータ転送を調停し、ＤＭＡ調停部は、第１ＤＭＡコントローラが要求する、第２メモリから第１メモリへのデータ転送を、転送出力バッファメモリを介して調停し、ＤＭＡ調停部は、第１ＤＭＡコントローラが要求する、第１メモリから第２メモリへのデータ転送を、転送入力バッファメモリを介して調停する。
【００４３】
この構成によれば、請求項２記載の集積回路が有する特徴を生かした画像入出力装置を実現できる。
【００４４】
請求項９記載の画像入出力装置では、第１接続部の同期信号検出部と、第２接続部の同期信号生成部とは、ＦＰＧＡを用いて実現した回路である。
【００４５】
この構成によれば、外部機器とのインターフェイスである同期信号検出部と、同期信号生成部と再構成して、異なった仕様のカメラや、異なった仕様のディスプレイも接続できる、新たな画像入出力装置を容易に実現できる。その結果、新製品の開発期間を短縮でき、開発費用も削減できる。
【００４６】
請求項１０記載の画像入出力装置は、第１バスと、第１バスに接続されるプロセッサと、第１バスに接続される第１ＤＭＡコントローラと、第２バスと、記第１バスと第２バスとを接続する第２ＤＭＡコントローラと、第２バスに接続される第１バッファメモリと、第２バスに接続される第２バッファメモリとを有する第１集積回路と、同期信号検出部と、同期信号生成部とを有する第２集積回路と、第１バスに接続され、プロセッサと第１ＤＭＡコントローラとがアクセスする、第１メモリと、第２バスに接続され、第２ＤＭＡコントローラがアクセスする、第２メモリとを備え、同期信号検出部と第１バッファメモリとは、互いに接続されて、第１接続部を形成し、同期信号生成部と第２バッファメモリとは、互いに接続されて、第２接続部を形成し、同期信号検出部は、外部から入力される画像入力信号から、有効画像データを検出して、第１バッファメモリに格納し、同期信号生成部は、第２バッファメモリに格納されている画像データに同期信号を付加して、画像出力信号を生成し、外部へ送出し、第１ＤＭＡコントローラは、第２ＤＭＡコントローラを介して、第１メモリと第２メモリとの間のデータ転送を調停し、第２ＤＭＡコントローラは、第２メモリと第１バッファメモリとの間のデータ転送、及び、第２メモリと第２バッファメモリとの間のデータ転送を調停する。
【００４７】
この構成によれば、インターフェイス部分の集積回路を変更するだけで、異なった仕様のカメラや、異なった仕様のディスプレイに対応する、新たな画像入出力装置を容易に実現できる。その結果、新製品の開発期間を短縮でき、開発費用も削減できる。
【００４８】
請求項１１記載の画像入出力装置は、プロセッサが複数のプロセッサからなる。
【００４９】
この構成によれば、より高速処理が可能で、より多機能な画像入出力装置を実現できる。
【００５０】
請求項１２記載の画像入出力方法は、第１バスと、第１バスに接続されるプロセッサと、第１バスに接続される第１ＤＭＡコントローラと、第２バスと、第１バスと第２バスとを接続する第２ＤＭＡコントローラと、第２バスに接続され、同期信号検出部と第１バッファメモリとを有する第１接続部と、第２バスに接続され、同期信号生成部と第２バッファメモリとを有する第２接続部と、第１バスに接続され、プロセッサと、第１ＤＭＡコントローラとがアクセスする第１メモリと、第２バスに接続され、第２ＤＭＡコントローラがアクセスする第２メモリとを備える、画像入出力装置を用いて行う、画像入出力方法であって、第１接続部の同期信号検出部は、外部から入力される画像入力信号から、有効画像データを検出して、第１バッファメモリに格納するステップと、第２接続部の同期信号生成部は、第２バッファメモリに格納されている画像データに同期信号を付加して、画像出力信号を生成し、外部へ送出するステップと、第２ＤＭＡコントローラは、第２メモリと第１バッファメモリとの間のデータ転送、及び、第２メモリと第２バッファメモリとの間のデータ転送を調停するステップと、第１ＤＭＡコントローラは、第２ＤＭＡコントローラを介して、第１メモリと第２メモリとの間のデータ転送を調停するステップとを含む。
【００５１】
この方法によれば、請求項１記載の集積回路をシステムＬＳＩとして実装し、データ転送時の輻輳を回避し、効率化を図った画像入出力装置を実現できる。
【００５２】
請求項１３記載の画像入出力方法においては、第２ＤＭＡコントローラは、ＤＭＡ調停部と、転送出力バッファメモリと、転送入力バッファメモリとを備える画像入出力装置を用いて行い、ＤＭＡ調停部は、第１接続部からのデータ転送の要求に応じて、第２バスを介して行う、第１バッファメモリと第２メモリとの間のデータ転送を調停するステップと、ＤＭＡ調停部は、第２接続部からのデータ転送の要求に応じて、第２バスを介して行う、第２バッファメモリと第２メモリとの間のデータ転送を調停するステップと、ＤＭＡ調停部は、第１ＤＭＡコントローラが要求する、第２メモリから第１メモリへのデータ転送を、転送出力バッファメモリを介して調停するステップと、ＤＭＡ調停部は、第１ＤＭＡコントローラが要求する、第１メモリから第２メモリへのデータ転送を、転送入力バッファメモリを介して調停するステップとを含む。
【００５３】
この方法によれば、請求項８記載の画像入出力装置が有する特徴と同様の特徴を有する、画像入出力装置を実現できる。
【００５４】
【発明の実施の形態】
次に、図面を参照しながら、本発明の実施の形態を説明する。
【００５５】
（第１の実施の形態）
【００５６】
図１は、本発明の第１の実施の形態における画像入出力装置の構成図である。本形態の画像入出力装置は、集積回路１００と、主メモリ２００と、不揮発性メモリ３００と、フレームメモリ４００とを有し、外部機器として、カメラ５００とディスプレイ６００が接続されている。
【００５７】
本形態において、主メモリ２００は、第１メモリに相当し、フレームメモリ４００は、第２メモリに相当する。
【００５８】
図１に示すように、集積回路１００は、その内部に、第１バス１０１と、第２バス１０２と、プロセッサ１１０と、第１ＤＭＡコントローラ１２０と、第１バス１０１と第２バス１０２とを接続する第２ＤＭＡコントローラ１３０と、画像入力部１４０と、画像出力部１５０と、を備える。画像入力部１４０は、同期信号検出部１４２と入力バッファメモリ１４１とを有し、画像出力部１５０は、同期信号生成部１５２と出力バッファメモリ１５１とを有する。プロセッサ１１０と第１ＤＭＡコントローラ１２０とは、第１バス１０１に接続され、画像入力部１４０と画像出力部１５０とは、第２バス１０２に接続されている。
【００５９】
さらに、主メモリ２００と、不揮発性メモリ３００とは、集積回路１００の第１バス１０１に接続され、フレームメモリ４００は、集積回路１００の第２バス１０２に接続されている。カメラ５００は、画像入力部１４０の同期信号検出部１４２に接続され、ディスプレイ６００は、画像出力部１５０の同期信号生成部１５２に接続されている。
【００６０】
本形態において、画像入力部１４０は、第１接続部に相当し、画像出力部１５０は、第２接続部に相当し、同期信号検出部１４２と同期信号生成部１５２とは、第１接続部と第２接続部のそれぞれの接続回路に相当する。
【００６１】
次に、図１を参照して、本実施の形態の動作について説明する。カメラ５００から出力された画像入力信号は、画像入力部１４０の同期信号検出部１４２に入力さる。同期信号検出部１４２において、入力された画像入力信号から、同期信号が検出されると同時に、表示に有効な画像信号である、有効画像データが抽出され、入力バッファメモリ１４１に一時的に格納される。入力バッファメモリ１４１には、次々と有効画像データが送られてくるので、画像入力部１４０は、一時的に格納された有効画像データを、フレームメモリ４００に転送するように、第２ＤＭＡコントローラ１３０に要求する。すると、第２ＤＭＡコントローラ１３０は、第２バス１０２を介して、入力バッファメモリ１４１からフレームメモリ４００に、有効画像データを、最優先で、決められた時間に連続的に転送する。このデータ転送は、緊急処理である。
【００６２】
ディスプレイ６００への画像表示の処理は、次のように行われる。画像出力部１５０は、表示するための有効画像データを、フレームメモリ４００から出力バッファメモリ１５１に転送するように、第２ＤＭＡコントローラ１３０に要求する。すると、第２ＤＭＡコントローラ１３０は、第２バス１０２を介して、フレームメモリ４００から出力バッファメモリ１５１に、有効画像データを、最優先で、決められた時間に連続的に転送する。このデータ転送は、緊急処理である。転送された有効画像データは、出力バッファメモリ１５１に一時的に格納された後、同期信号生成部１５２において、ディスプレイ６００での表示に必要な、同期信号を付与されて、ディスプレイ６００に送出される。
【００６３】
入力画像に対して、プロセッサ１１０による画像処理が必要な場合には、フレームメモリ４００に格納されている有効画像データを、主メモリ２００に転送する必要がある。この場合、第１ＤＭＡコントローラ１２０は、第２ＤＭＡコントローラ１３０に対して、有効画像データの転送を要求する。すると、第２ＤＭＡコントローラ１３０は、入力バッファメモリ１４１からフレームメモリ４００へのデータ転送と、フレームメモリ４００から出力バッファメモリ１５１へのデータ転送とが行われていない時間、すなわち、緊急処理が行われていない時間に、第１バス１０１と第２バス１０２とを介して、フレームメモリ４００から主メモリ２００に、有効画像データを転送する。このデータ転送は、通常処理である。
【００６４】
また、画像処理した有効画像データを、主メモリ２００からフレームメモリ４００に転送するときも、第１ＤＭＡコントローラ１２０は、第２ＤＭＡコントローラ１３０に対して、有効画像データの転送を要求し、緊急処理が行われていない時間に、第１バス１０１と第２バス１０２とを介して、転送処理が行われる。このデータ転送は、通常処理である。
【００６５】
上述した主メモリ２００と、フレームメモリ４００と、第１バス１０１と、第２バス１０２とが関与する、データ転送時の輻輳を回避ための調停は、第１ＤＭＡコントローラ１２０と第２ＤＭＡコントローラ１３０とが行う。調停の詳細なタイミングについては後述する。
【００６６】
図２は、本発明の第１の実施の形態における第２ＤＭＡコントローラ１３０の構成図を示しており、同時に、第２ＤＭＡコントローラ１３０を中心とした、調停のための制御の信号経路を示している。図２において、プロセッサ１１０と不揮発性メモリ３００は、省略している。また、図２において、図１と同様の構成要素については、同一の符号を付すことにより、説明を省略する。
【００６７】
図２に示すように、第２ＤＭＡコントローラ１３０は、ＤＭＡ調停部１３１と、転送出力バッファメモリ１３２と、転送入力バッファメモリ１３３とを含む。転送出力バッファメモリ１３２は、その入力端が第２バス１０２に接続され、その出力端が第１バス１０１に接続されている。転送入力バッファメモリ１３３は、その入力端が第１バス１０１に接続され、その出端力が第２バス１０２に接続されている。
【００６８】
次に、図２を参照して、第２ＤＭＡコントローラ１３０を中心とした、調停のための制御の動作を説明する。同図において、調停のための制御信号は、点線で表している。
【００６９】
画像入力部１４０において、有効画像データが抽出され、一時的に格納されると、画像入力部１４０は、第２ＤＭＡコントローラ１３０のＤＭＡ調停部１３１に対して、転送要求信号Ｃ１を発行する。ＤＭＡ調停部１３１は、転送要求信号Ｃ１を受け取ると、もし、第２バス１０２を介して通常処理の処理が行われていれば、それを中断して、画像入力部１４０の入力バッファメモリ１４１から、フレームメモリ４００に、第２バス１０２を介して、有効画像データを緊急処理として、転送する。
【００７０】
また、画像出力部１５０は、データ転送の必要が生じると、第２ＤＭＡコントローラ１３０のＤＭＡ調停部１３１に対して、転送要求信号Ｃ２を発行する。ＤＭＡ調停部１３１は、転送要求信号Ｃ２を受け取ると、もし、第２バス１０２を介して通常処理の処理が行われていれば、それを中断して、フレームメモリ４００から、画像出力部１５０の出力バッファメモリ１５１に、第２バス１０２を介して、有効画像データを緊急処理として、転送する。
【００７１】
フレームメモリ４００と主メモリ２００の間のデータ転送は、次のように行われる。第１ＤＭＡコントローラ１２０は、入力画像ですでにフレームメモリ４００に格納されている有効画像データを、主メモリ２００に転送するように、第２ＤＭＡコントローラ１３０のＤＭＡ調停部１３１に対して、転送要求信号Ｃ３を発行する。転送要求信号Ｃ３を受け取ったＤＭＡ調停部１３１は、フレームメモリ４００が、画像入力部１４０あるいは画像出力部１５０とデータ転送を行っていないときに、フレームメモリ４００から転送出力バッファメモリ１３２に、当該有効画像データを転送する。転送が完了すると、ＤＭＡ調停部１３１は、第１ＤＭＡコントローラ１２０に対して発行される、第１転送許可信号Ｃ４を有効にする。第１ＤＭＡコントローラ１２０は、第１転送許可信号Ｃ４が有効になったことを確認して、転送出力バッファメモリ１３２から、主メモリ２００に当該有効画像データを転送する。
【００７２】
また、転送入力バッファメモリ１３３が空である場合、ＤＭＡ調停部１３１は、第１ＤＭＡコントローラ１２０に対して発行される、第２転送許可信号Ｃ５を有効にする。第１ＤＭＡコントローラ１２０は、第２転送許可信号Ｃ５が有効になったことを確認して、出力すべき有効画像データを、主メモリ２００から転送入力バッファメモリ１３３に転送する。転送が完了すると、第１ＤＭＡコントローラ１２０は、第３転送許可信号Ｃ６を有効にして、ＤＭＡ調停部１３１に対して発行する。ＤＭＡ調停部１３１は、第３転送許可信号Ｃ６が有効になったことを確認して、フレームメモリ４００が、画像入力部１４０あるいは画像出力部１５０とデータ転送を行っていないときに、転送入力バッファメモリ１３３からフレームメモリ４００に、当該有効画像データを転送する。
【００７３】
上述したデータ転送において、第１ＤＭＡコントローラ１２０と第２ＤＭＡコントローラ１３０とが行う、調停の詳細なタイミングは、後述する。
【００７４】
図３は、本発明の第１の実施の形態におけるフレームメモリ４００の領域使用例を示す。フレームメモリ４００では、そのデータ格納領域を、第１の入力画像データ領域４０１、第２の入力画像データ領域４０２、第１の出力画像データ領域４０３、第２の出力画像データ領域４０４、とに振り分けている。
【００７５】
入力される有効画像データは、第１の入力画像データ領域４０１と第２の入力画像データ領域４０２とに、交互に格納される。第１ＤＭＡコントローラ１２０から、データ転送要求が発せられたときには、第１の入力画像データ領域４０１と第２の入力画像データ領域４０２との、いずれか、格納が完了している方の有効画像データを転送する。こうすることで、緊急処理を行っていない時間に、主メモリ２００とフレームメモリ４００との間でデータ転送を行っても、格納が完了していない方の入力画像データ領域が上書きされることはない。
【００７６】
出力される有効画像データについては、主メモリ２００からフレームメモリ４００への当該有効画像データの転送が完了した時点で、画像出力部１５０は、第１の出力画像データ領域４０３と第２の出力画像データ領域４０４との、いずれか、転送が完了した方から、当該有効画像データを取り込み、表示のための処理をする。こうすることで、通常処理で行われる、主メモリ２００とフレームメモリ４００との間でデータ転送を行っても、ディスプレイ６００での画像表示が間に合わなくなることはない。
【００７７】
図４は、本発明の第１の実施の形態における、主メモリとフレームメモリのデータ転送のタイミングを表す図である。図４には、画像入力に関するタイミングについて、図１の同期信号検出部１４２が、画像入力信号から抽出した垂直同期信号７００（図４には、（Ｎ）番目のフレームと（Ｎ＋１）番目のフレームを表示）と、画像入力信号から抽出した有効画像データ７０１（同じく、ライン単位で表示）とが示されている。また、画像出力に関するタイミングについて、図１の同期信号生成部１５２が、画像出力信号に付与する垂直同期信号７０２（同じく、（Ｍ）番目のフレームと（Ｍ＋１）番目のフレームを表示）と、画像出力信号となる有効画像データ７０３（同じく、ライン単位で表示）とが示されている。
【００７８】
図４に示す、フレームメモリバス占有状態図７０４は、図１に示す本形態の画像入出力装置において、入力バッファメモリ１４１からフレームメモリ４００に、また、フレームメモリ４００から出力バッファメモリ１５１に、それぞれ、有効画像データを転送するときに、フレームメモリ４００が、第２バス１０２を占有するタイミングを表している。その一部７０６について、図５に詳細を示す。
【００７９】
すなわち、図５は、本発明の第１の実施の形態における、入力バッファメモリ１４１とフレームメモリ４００間、及び、出力バッファメモリ１５１とフレームメモリ４００間の、データ転送のタイミングを示す。同図に示すように、緊急処理であるこれらのデータ転送におけるフレームメモリ４００へのアクセスは、水平同期信号（図示せず）に同期して、（Ｊ）ラインのＤＭＡ処理、間を空けて、（Ｉ）ラインのＤＭＡ処理、（Ｊ＋１）ラインのＤＭＡ処理、間を空けて、（Ｉ＋１）ラインのＤＭＡ処理、（Ｊ＋２）ラインのＤＭＡ処理、の順に、行われる。ここに、「（Ｊ）ラインのＤＭＡ処理」は、フレームメモリ４００にアクセスして、（Ｊ）ラインの有効画像データを、第２バスを介して転送することを表す。その他についても、同様である。
【００８０】
緊急処理のデータ転送が行われている間、主メモリ２００と第１バス１０１は、開放されており、別の処理を行うことができる。
【００８１】
次に、図４に示す、主メモリバス占有状態７０５は、主メモリ２００が第１バス１０１を占有するタイミングを表している。すなわち、垂直同期信号７００あるいは７０２に同期して、フレームメモリ４００によって第２バス１０２が占有されていない時間に、（Ｍ）フレームのＤＭＡ処理、フレームメモリ４００によって第２バス１０２が占有されている時間に、プロセッサ１１０のＤＭＡ処理、フレームメモリ４００によって第２バス１０２が占有されていない次の時間に、（Ｎ）フレームのＤＭＡ処理と（Ｍ＋１）フレームのＤＭＡ処理、の順に、以下同様な処理が行われる。
【００８２】
ここに、「（Ｍ）フレームのＤＭＡ処理」は、主メモリ２００がアクセスされて、主メモリ２００から出力画像となる（Ｍ）フレームの有効画像が転送されることを表す。「プロセッサ１１０のＤＭＡ処理」は、プロセッサ１１０と主メモリ２００との間でデータ転送が行われていることを表す。その他も同様である。
【００８３】
上述したように、本形態によれば、第２ＤＭＡコントローラ１３０と第２バス１０２を設けることにより、緊急処理と通常処理のＤＭＡ処理を分離することができる。その結果、従来技術で問題となっていた、緊急処理を行うための通常処理の中断と再開は、発生せず、ＤＭＡコントローラのスケジューリングの単純化と回路の簡素化が実現できる。
【００８４】
（第２の実施の形態）
【００８５】
図６は、本発明の第２の実施の形態における画像入出力装置の構成図である。図６において、図１と同様の構成要素については、同一の符号を付すことにより、説明を省略する。
【００８６】
本形態における画像入力部１４０は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で構築したＦＰＧＡ同期信号検出部１４３と入力バッファメモリ１４１とを有し、画像出力部１５０は、同じく、ＦＰＧＡで構築したＦＰＧＡ同期信号生成部１５３と出力バッファメモリ１５１とを有する。その他の構成要素は、第１の実施の形態と同じである。
【００８７】
ＦＰＧＡは、その名の示すとおり、再構築可能な機能素子である。したがって、本形態によって、インターフェース仕様の異なる、カメラや、液晶ディスプレイに容易に対応できる画像入力装置を実現できる。その具体例を、図７と図８を参照して以下に説明する。
【００８８】
図７は、本発明の第２の実施の形態におけるＦＰＧＡ同期信号検出部１４３の入出力関係を表す図である。このＦＰＧＡ同期信号検出部１４３は、カメラから出力される、垂直同期信号Ｓ４１、垂直画像データ有効信号Ｓ４２、水平同期信号Ｓ４３、水平画像データ有効信号Ｓ４４、画像データ識別信号Ｓ４５、及び、画像データＳ４６とを入力し、有効画像デーＳ４７、画像データ有効信号Ｓ４８、及び、有効画像データ転送要求Ｓ４９を出力する。これらについて簡単に説明する。
【００８９】
画像データＳ４６は、カメラから入力される輝度データまたは色差データであり、画像データ識別信号Ｓ４５は、画像データＳ４６が、輝度データまたは色差データのいずれであるかを示す識別信号である。垂直画像データ有効信号Ｓ４２は、垂直同期信号期間での画像データＳ４６の有効な期間を示す信号であり、水平画像データ有効信号Ｓ４４は、水平同期信号期間での画像データＳ４６の有効な期間を示す信号である。
【００９０】
有効画像データＳ４７は、ＦＰＧＡ同期信号検出部１４３が、上述した入力信号から抽出して、図６に示す入力バッファメモリ１４１に出力する画像データである。また、画像データ有効信号Ｓ４８は、有効画像データＳ４７の存在期間を示す信号である。有効画像データ転送要求Ｓ４９は、ＦＰＧＡ同期信号検出部１４３が、図６に示す、第２ＤＭＡコントローラ１３０に対して、入力バッファメモリ１４１からフレームメモリ４００に、当該有効画像データの転送を要求する信号である。
【００９１】
図８は、本発明の第２の実施の形態におけるＦＰＧＡ同期信号生成部１５３の入出力関係である。このＦＰＧＡ同期信号生成部１５３は、図６に示す第２ＤＭＡコントローラ１３０に対して発する有効画像データ転送要求Ｓ５１を出力し、図６に示す出力バッファメモリ１５１から入力される有効画像データＳ５３と、画像データ有効信号Ｓ５２を入力する。さらに、ＦＰＧＡ同期信号生成部１５３は、垂直同期信号Ｓ５４、垂直画像データ有効信号Ｓ５５、水平同期信号Ｓ５６、水平画像データ有効信号Ｓ５７、画像データ識別信号Ｓ５８、及び、画像データＳ５９とを、図６に示す画像表示装置６００へ出力する。これらについて簡単に説明する。
【００９２】
有効画像データ転送要求Ｓ５１は、ＦＰＧＡ同期信号生成部１５３が、図６に示す第２ＤＭＡコントローラ１３０に対して発する有効画像データ転送要求信号である。有効画像データＳ５３は、この要求を受けて出力バッファメモリ１５１から入力される有効画像データであり、画像データ有効信号Ｓ５２は、その有効画像データの存在期間を示す信号である。画像データＳ５９は、画像表示装置６００へ出力する輝度データ、色差データ、赤データ、緑データ、青データのいずれかであり、画像データ識別信号Ｓ５８は、出力される画像データＳ５９が、輝度データ、色差データ、赤データ、緑データ、青データのいずれかであるかを識別する信号である。
【００９３】
図７と図８に示した、カメラ５００からの入力信号と、画像表示装置６００への出力信号の種類と組み合わせは、一例であって、カメラ、及び／または、画像表示装置の仕様が異なれば、当然上述した入力信号と出力信号の種類と組み合わせは異なる。本形態のＦＰＧＡ同期信号生成部１５３とＦＰＧＡ同期信号生成部１５３とは、このような場合でも、必要な回路をＦＰＧＡで構成することにより、容易に対応できる。
【００９４】
このように、本形態によれば、画像入力部１４０の同期信号生成部と、画像出力部１５０の同期信号生成部とを、ＦＰＧＡで構成することにより、インターフェースの異なるカメラ、及び／または、画像表示装置への対応が容易となり、開発期間の短縮及び経費の削減を図れる。
【００９５】
（第３の実施の形態）
【００９６】
図９は、本発明の第３の実施の形態における画像入出力装置の構成図である。図９において、図１と同様の構成要素については、同一の符号を付すことにより、説明を省略する。
【００９７】
図９において、画像入出力装置の回路の構成図と動作は図１のそれらと同じであるが、チップ集積の状態が異なる。
【００９８】
すなわち、本形態では、集積回路１００は、第１集積回路１００Ａと、第２集積回路１００Ｂとに分割され、画像入力部１４０の同期信号検出部１４２Ｂと、画像出力部１５０の同期信号生成部１５２Ｂとが第２集積回路１００Ｂに組み込まれ、その他の部分は、第１集積回路１００Ａに組み込まれている。第２集積回路１００Ｂの同期信号検出部１４２Ｂの出力は、第１集積回路１００Ａにある画像入力部１４０の入力バッファメモリ１４１に接続され、第２集積回路１００Ｂの同期信号生成部１５２Ｂの入力は、第１集積回路１００Ａにある画像出力部１５０の出力バッファメモリ１５１に接続される。第１集積回路１００Ａと、第２集積回路１００Ｂとからなる集積回路１００は、１つのパッケージとして作られる。
【００９９】
カメラ５００は、第２集積回路１００Ｂの同期信号検出部１４２Ｂに接続され、画像表示装置６００は、第２集積回路１００Ｂの同期信号生成部１５２Ｂに接続される。また、不揮発性メモリ３００と主メモリ２００とは、第１集積回路１００Ａの第１バス１０１に接続され、フレームメモリ４００は、第１集積回路１００Ａの第２バス１０２に接続される。
【０１００】
このように形成した、本形態の画像入出力装置の動作は、図１に示した第１の実施の形態のそれと全く同様である。しかし、本形態によれば、例えば、インターフェースの異なるカメラ、及び／または、画像表示装置に対応する際に、同期信号検出部１４２Ｂと同期信号生成部１５２Ｂを持つ第２集積回路１００Ｂのみを、新たに開発すればよく、大半の構成部分を含む第１集積回路１００Ａは、そのまま使用できる。したがって、新たなインターフェースをもつ画像入出力装置の開発を、短期間に遂行でき、経費削減を図れる。
【０１０１】
以上、説明した本発明の実施の形態では、プロセッサ１１０は、１台に限定されるものではなく、複数台を使用して、より複雑な処理を行ったり、あるいは、処理の速度をより高めたりすることもできる。
【０１０２】
また、本発明は、画像入力と画像出力を有する画像入出力装置への応用のみならず、第１接続部を画像の入力（あるいは出力）、第２接続部を音声の入力（あるいは出力）として、応用することもできる。また、本発明は、音声入力と音声出力を有する音声入出力装置としても応用できる。
【０１０３】
本発明の意図するところは、第２のＤＭＡコントローラと第２のバスを設けて、バスにおけるデータ転送時の輻輳を回避することにあるのであって、本発明の適用範囲は、上述した実施の形態に限定されるものではない。
【０１０４】
【発明の効果】
本発明によれば、画像入出力装置において、緊急処理される画像データと、通常処理される画像データとの、データ転送の輻輳を回避できる。また、異なった仕様の画像入力装置や画像表示装置に対しても、再構築可能なＦＰＧＡの採用により、容易に対応できるインターフェースを有する画像入出力装置を提供できる。さらには、インターフェースの接続回路を別の集積回路とすることにより、異なった仕様の画像入力装置や画像表示装置に対して主回路を含む集積回路を再設計することなく、当該インターフェース集積回路のみの変更で、容易に対応できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における画像入出力装置の構成図
【図２】本発明の第１の実施の形態における第２ＤＭＡコントローラの構成図
【図３】本発明の第１の実施の形態におけるフレームメモリの領域使用例示図
【図４】本発明の第１の実施の形態における、主メモリとフレームメモリのデータ転送のタイミング図
【図５】本発明の第１の実施の形態における、入力バッファメモリ−フレームメモリ間、及び、出力バッファメモリ−フレームメモリ間の、データ転送のタイミング図
【図６】本発明の第２の実施の形態における画像入出力装置の構成図
【図７】本発明の第２の実施の形態におけるＦＰＧＡ同期信号検出部の入出力関係図
【図８】本発明の第２の実施の形態におけるＦＰＧＡ同期信号生成部の入出力関係図
【図９】本発明の第３の実施の形態における画像入出力装置の構成図
【図１０】従来技術による画像処理用のシステムＬＳＩと、それを用いた画像入出力装置の構成図
【図１１】従来技術による画像処理用のシステムＬＳＩのＤＭＡタイミングの例示図
【図１２】従来技術による画像処理用のシステムＬＳＩのＤＭＡタイミングの部分拡大図
【符号の説明】
１  システムＬＳＩ
２  バス
３  プロセッサ
４  主メモリ
６  ＤＭＡコントローラ
８  画像入力部
９  画像出力部
１４  画像入力装置
１５  画像表示装置
１００  集積回路
１００Ａ  第１集積回路
１００Ｂ  第２集積回路
１０１  第１バス
１０２  第２バス
１１０  プロセッサ
１２０  第１ＤＭＡコントローラ
１３０  第２ＤＭＡコントローラ
１３１  ＤＭＡ調停部
１３２  転送出力バッファメモリ
１３３  転送入力バッファメモリ
１４０  画像入力部
１４１  入力バッファメモリ
１４２  同期信号検出部
１４２Ｂ  同期信号検出部
１４３  ＦＰＧＡ同期信号検出部
１５０  画像出力部
１５１  出力バッファメモリ
１５２  同期信号生成部
１５２Ｂ  同期信号生成部
１５３  ＦＰＧＡ同期信号生成部
４００  フレームメモリ
５００  カメラ
６００  画像表示装置
【図１】
2004326180.tif 000003
【図２】
2004326180.tif 000004
【図３】
2004326180.tif 000005
【図４】
2004326180.tif 000006
【図５】
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【図６】
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【図７】
2004326180.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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