(57)【要約】【課題】スイッチングの際の消費電力を低減することができる容量性負荷駆動回路を提供することを課題とする。【解決手段】第１のスイッチは電源電圧端子及び第１の電圧端子間に接続され、第２のスイッチは第１の電圧端子及びグランド端子間に接続され、第３のスイッチは第２の電圧端子及びグランド端子間に接続される。第１のコンデンサは、第１の電圧端子及び第２の電圧端子間に接続される。第４のスイッチは出力電圧端子及び第１の電圧端子間に接続され、第５のスイッチは出力電圧端子及び第２の電圧端子間に接続される。第２のコンデンサは、第２の電圧端子にその一端が接続される。出力電圧端子及び第２のコンデンサの他端間には、第６のスイッチ及びインピーダンス素子の直列回路が接続される。制御回路は、第１又は第２のスイッチがオンする際に第６のスイッチが導通状態になるように制御する。【選択図】　　　　図１
2004037931.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６のスイッチ及びインピーダンス素子の直列回路と、
前記第１のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
【請求項２】
電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６のスイッチ及びインピーダンス素子の直列回路と、
前記第２のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
【請求項３】
電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記第２のコンデンサから前記出力電圧端子へ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６の一方向性スイッチ及び第１のインピーダンス素子の第１の直列回路と、
前記出力電圧端子から前記第２のコンデンサへ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第７の一方向性スイッチ及び第２のインピーダンス素子の第２の直列回路と、
前記第１のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
【請求項４】
電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記第２のコンデンサから前記出力電圧端子へ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６の一方向性スイッチ及び第１のインピーダンス素子の第１の直列回路と、
前記出力電圧端子から前記第２のコンデンサへ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第７の一方向性スイッチ及び第２のインピーダンス素子の第２の直列回路と、
前記第２のスイッチがオンする際、前記第７のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
【請求項５】
請求項１記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量性負荷駆動回路、及び、それを用いた表示装置に関する。
【０００２】
【従来の技術】
プラズマディスプレイ装置の回路コストを低減するための公知例として、ＳＩＤ　０１　ＤＩＧＥＳＴ　１２３６頁から１２３９頁の表題「Ａ　Ｎｅｗ　Ｄｒｉｖｉｎｇ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　ＰＤＰｓ　ｗｉｔｈ　Ｃｏｓｔ　Ｅｆｆｅｃｔｉｖｅ　Ｓｕｓｔａｉｎ　Ｃｉｒｃｕｉｔ」に記載された方法がある。この方法は、特許３，２０１，６０３号公報にも記載されている。
【０００３】
図１３は、上記ＳＩＤ　０１　ＤＩＧＥＳＴ　１２３７頁のＦｉｇ．２に示された回路を示す。以下、図１３を参照して、プラズマディスプレイ装置の駆動回路の基本動作を説明する。まず、スイッチＳＷＡとＳＷＣがオンし、コンデンサＣを電圧Ｖｓ／２に充電する。この結果、ＬｉｎｅＡの電圧はＶｓ／２、ＬｉｎｅＢの電圧はＧＮＤ（０Ｖ）となる。次に、スイッチＳＷＤがオンし、容量性負荷Ｃｐ（プラズマディスプレイパネル容量）の第１の端子に、電圧Ｖｓ／２が印加される。
【０００４】
一方、上記動作とほぼ同期して、まず、スイッチＳＷＢ’がオンし、スイッチＳＷＣ’がオフ状態となる。この結果、ＬｉｎｅＡ’の電圧はＧＮＤ、ＬｉｎｅＢ’は電圧−Ｖｓ／２となる。次に、スイッチＳＷＥ’がオンし、容量性負荷Ｃｐの第２の端子に、電圧−Ｖｓ／２が印加される。
【０００５】
上記動作の結果、容量性負荷Ｃｐには電圧Ｖｓが印加され、プラズマディスプレイパネルの放電維持動作が行われる。上記ＳＩＤ　０１　ＤＩＧＥＳＴ　１２３７頁のＦｉｇ．１に動作波形が示されている。
【０００６】
【発明が解決しようとする課題】
図１３の回路では、上記の動作によって、スイッチＳＷＤ，ＳＷＥ，ＳＷＤ’，ＳＷＥ’に必要とされる電圧定格を従来の半分にすることができる。この結果、上記スイッチに使用する素子として電圧定格が小さくオン抵抗が低い素子を適用することができる。よって、従来回路で用いていた素子の並列数を減らすことが可能となる。
【０００７】
図１４は、特開２００１−２８２１８１号公報の図３に示された回路図であり、プラズマディスプレイ装置の消費電力を低減する方法を示す。図１４では、スイッチ３７、及び、スイッチ４０を設けて、コイル３５，４３を介して電流を流すことにより、スイッチ３１、スイッチ３３の電力低減をはかっている。具体的には、スイッチ３１をオンする直前にスイッチ４０をオンさせ、スイッチ３３をオンする直前にスイッチ３７をオンさせている。この結果、スイッチ３１、及び、スイッチ３３がオンする直前にパネル容量Ｃｐとコイル３５，４３との間に共振電流が流れ、スイッチ３１、及び、スイッチ４０がオンした際に流れる突入電流を低減することができる。よって、スイッチ３１、スイッチ３３での消費電力の低減をはかることができる。同様の方法は、特開平７−１６０２１９号公報及び特開平９−３２５７３５号公報にも記載されている。
【０００８】
図１４に示した回路を、図１３に示した回路に応用する場合、ＬｉｎｅＡとＬｉｎｅＢ間にコンデンサＣ１とコンデンサＣ２の直列回路を設け、このコンデンサＣ１，Ｃ２の接続点とパネル容量Ｃｐとの間に、コイルＬＰとスイッチＬＳＷとの直列回路を設ける方法が考えられる。この際、スイッチＬＳＷは双方向のスイッチであり、図１４におけるスイッチ３７，４０の両者の機能を備えている。図１３の回路において、上記スイッチＬＳＷをスイッチＳＷＤ、及び、スイッチＳＷＥがオンする直前にオンさせることによって、上記スイッチＳＷＤ、及び、スイッチＳＷＥの消費電力を低減することができる。
【０００９】
しかしながら、この場合、上記スイッチＳＷＤ、及び、スイッチＳＷＥの消費電力を低減することは可能となるが、図１３の回路におけるスイッチＳＷＡ、スイッチＳＷＢ、スイッチＳＷＣの消費電力を低減することは難しい。
【００１０】
本発明の目的は、スイッチングの際の消費電力を低減することができる容量性負荷駆動回路及び表示装置を提供することである。
本発明の他の目的は、スイッチングの周期を短縮することができる容量性負荷駆動回路及び表示装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、電源電圧を入力するための電源電圧端子と、グランド端子と、第１の電圧端子と、第２の電圧端子と、容量性負荷に出力電圧を出力するための出力電圧端子とを有する容量性負荷駆動回路が提供される。第１のスイッチは、電源電圧端子及び第１の電圧端子間に接続される。第２のスイッチは、第１の電圧端子及びグランド端子間に接続される。第３のスイッチは、第２の電圧端子及びグランド端子間に接続される。第１のコンデンサは、第１の電圧端子及び第２の電圧端子間に接続される。第４のスイッチは、出力電圧端子及び第１の電圧端子間に接続される。第５のスイッチは、出力電圧端子及び第２の電圧端子間に接続される。第２のコンデンサは、第１の電圧端子又は第２の電圧端子にその一端が接続される。出力電圧端子及び第２のコンデンサの他端間には、第６のスイッチ及びインピーダンス素子の直列回路が接続される。制御回路は、第１又は第２のスイッチがオンする際に第６のスイッチが導通状態になるように制御する。
【００１２】
第１〜第５のスイッチのスイッチングの際の消費電力を低減することができる。また、出力電圧端子から出力される出力電圧の周期を短縮し、出力電圧の周波数を高めることができる。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態による容量性負荷駆動回路の原理図を示している。図１において、第１のスイッチＨＶ、第２のスイッチＦＶ、第３のスイッチＢＤ、第４のスイッチＣＵ、第５のスイッチＣＤは、図１３の回路におけるスイッチＳＷＡ，ＳＷＢ，ＳＷＣ，ＳＷＤ，ＳＷＥに相当する。
【００１４】
容量性負荷駆動回路は、正の電源電圧（例えば１００Ｖ）を入力するための電源電圧端子Ｖｓと、グランド端子ＧＮＤと、第１の電圧端子ＣＰＨと、第２の電圧端子ＣＰＬと、第３の電圧端子ＣＵＯと、第４の電圧端子ＣＤＯとを有し、さらに以下の構成を有する。第１〜第６の制御信号端子ＨＶＩ，ＦＶＩ，ＢＤＩ，ＣＵＩ，ＣＤＩ，ＬＩは、それぞれ第１〜第６のスイッチＨＶ，ＦＶ，ＢＤ，ＣＵ，ＣＤ，ＬＳＷを制御するための制御信号を入力する。第１、第４、第５及び第６の信号レベル変換回路１０１ａ，１０１ｄ，１０１ｅ，１０１ｆは、第１、第４、第５及び第６の制御信号端子ＨＶＩ，ＣＵＩ，ＣＤＩ，ＬＩから入力される制御信号のレベルを変換する。この信号レベル変換回路１０１ａ，１０１ｄ，１０１ｅ，１０１ｆの詳細は、後に図２を参照しながら説明する。第１、第４、第５及び第６のプリドライブ回路１０２ａ，１０２ｄ，１０２ｅ，１０２ｆは、それぞれ、信号レベル変換回路１０１ａ，１０１ｄ，１０１ｅ，１０１ｆから入力される制御信号を増幅するための増幅回路である。第２及び第３のプリドライブ回路１０２ｂ，１０２ｃは、制御信号端子ＦＶＩ，ＢＤＩを介して入力される制御信号を増幅するための増幅回路である。第１〜第６のスイッチＨＶ，ＦＶ，ＢＤ，ＣＵ，ＣＤ，ＬＳＷは、それぞれ、第１〜第６の増幅回路１０２ａ〜１０２ｆが出力する制御信号に応じて開閉が制御される。
【００１５】
第１のスイッチＨＶは、電源電圧端子Ｖｓ及び第１の電圧端子ＣＰＨ間に接続される。第２のスイッチＦＶは、第１の電圧端子ＣＰＨ及びグランド端子ＧＮＤ間に接続される。第３のスイッチＢＤは、第２の電圧端子ＣＰＬ及びグランド端子ＧＮＤ間に接続される。第４のスイッチＣＵは、第１の電圧端子ＣＰＨ及び第３の電圧端子ＣＵＯ間に接続される。第５のスイッチＣＤは、第２の電圧端子ＣＰＬ及び第４の電圧端子ＣＤＯ間に接続される。出力電圧端子１１２は、容量性負荷ＣＬに出力電圧を出力するための端子であり、第３の電圧端子ＣＵＯ及び第４の電圧端子ＣＤＯに接続される。容量性負荷ＣＬは、出力電圧端子１１２及びグランド間に接続される。
【００１６】
電源電圧端子Ｖｓには正の電源電位が供給され、グランド端子ＧＮＤにはグランド電位が供給される。コンデンサＣｓは、電源電圧端子Ｖｓ及びグランド端子ＧＮＤ間に接続される。コンデンサＣＰＳは、第１の電圧端子ＣＰＨ及び第２の電圧端子ＣＰＬ間に接続される。コンデンサＣ１及びコンデンサＣ２は、第１の電圧端子ＣＰＨ及び第２の電圧端子ＣＰＬ間に直列接続される。接続点１１１は、コンデンサＣ１及びＣ２の相互接続点である。コンデンサＣ１及びＣ２は、同じ容量である。第６のスイッチＬＳＷ及びコイルＬＰの直列回路は、出力電圧端子１１２及び接続点１１１間に接続される。
【００１７】
図２は、図１に示した容量性負荷駆動回路の具体例を示す。スイッチＨＶは、ＮチャンネルパワーＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ電界効果トランジスタ）２１１ａ、寄生ダイオード２１２ａ及びダイオード２１３ａを有する。ＦＥＴ２１１ａは、ゲートがプリドライブ回路１０２ａの出力に接続され、ドレインが電源端子Ｖｓに接続される。寄生ダイオード２１２ａは、アノードがＦＥＴ２１１ａのソースに接続され、カソードがＦＥＴ２１１ａのドレインに接続される。ダイオード２１３ａは、アノードがＦＥＴ２１１ａのソースに接続され、カソードが電圧端子ＣＰＨに接続される。
【００１８】
なお、ＦＥＴ２１１ａのソースに接続される端子ＣＰＨは、後に説明する図３のように、電源電圧（Ｖｓ）又はグランドに変化する。ＦＥＴ２１１ａは、ソースの基準電位が変化するので、それに応じてゲートのレベルも変える必要がある。信号レベル変換回路１０１ａは、そのゲートのレベルを変えるための回路である。
【００１９】
スイッチＦＶは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｂ及び寄生ダイオード２１２ｂを有する。ＦＥＴ２１１ｂは、ゲートがプリドライブ回路１０２ｂの出力に接続され、ソースがグランド端子ＧＮＤに接続され、ドレインが電圧端子ＣＰＨに接続される。寄生ダイオード２１２ｂは、アノードがＦＥＴ２１１ｂのソースに接続され、カソードがＦＥＴ２１１ｂのドレインに接続される。
【００２０】
スイッチＢＤ１及びＢＤ２は、図１のスイッチＢＤに相当する。スイッチＢＤは、ＰチャンネルパワーＭＯＳＦＥＴ２１２ｃａを含むスイッチＢＤ１とＮチャンネルパワーＭＯＳＦＥＴ２１２ｃｂを含むスイッチＢＤ２の両者を用いて双方向スイッチを形成している。
【００２１】
プリドライブ回路１０２ｃａ及び１０２ｃｂは、図１のプリドライブ回路１０２ｃに相当する。制御信号端子ＢＤ１Ｉ及びＢＤ２Ｉは、図１の制御信号端子ＢＤＩに相当する。プリドライブ回路１０２ｃａ及び１０２ｃｂは、それぞれ、制御信号端子ＢＤ１Ｉ及びＢＤ２Ｉを介して入力される制御信号を増幅する増幅回路である。
【００２２】
スイッチＢＤ１は、ＰチャンネルパワーＭＯＳＦＥＴ２１１ｃａ、寄生ダイオード２１２ｃａ及びダイオード２１３ｃａを有する。ＦＥＴ２１１ｃａは、ゲートがプリドライブ回路１０２ｃａの出力に接続され、ソースがグランド端子ＧＮＤに接続される。寄生ダイオード２１２ｃａは、アノードがＦＥＴ２１１ｃａのドレインに接続され、カソードがＦＥＴ２１１ｃａのソースに接続される。ダイオード２１３ｃａは、アノードがＦＥＴ２１１ｃａのドレインに接続され、カソードが電圧端子ＣＰＬに接続される。
【００２３】
スイッチＢＤ２は、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｃｂ、寄生ダイオード２１２ｃｂ及びダイオード２１３ｃｂを有する。ＦＥＴ２１１ｃｂは、ゲートがプリドライブ回路１０２ｃｂの出力に接続され、ソースがグランド端子ＧＮＤに接続される。寄生ダイオード２１２ｃｂは、アノードがＦＥＴ２１１ｃｂのソースに接続され、カソードがＦＥＴ２１１ｃｂのドレインに接続される。ダイオード２１３ｃｂは、アノードが電圧端子ＣＰＬに接続され、カソードがＦＥＴ２１１ｃｂのドレインに接続される。
【００２４】
スイッチＣＵは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｄ及び寄生ダイオード２１２ｄを有する。ＦＥＴ２１１ｄは、ゲートがプリドライブ回路１０２ｄの出力に接続され、ソースが電圧端子ＣＵＯに接続され、ドレインが電圧端子ＣＰＨに接続される。寄生ダイオード２１２ｄは、アノードがＦＥＴ２１１ｄのソースに接続され、カソードがＦＥＴ２１１ｄのドレインに接続される。
【００２５】
なお、ＦＥＴ２１１ｄのソースに接続される端子ＣＵＯは、後に説明する図３のように、正の電源電圧（Ｖｓ）、グランド又は負の電源電圧（−Ｖｓ）に変化する。ＦＥＴ２１１ｄは、ソースの基準電位が変化するので、それに応じてゲートのレベルも変える必要がある。信号レベル変換回路１０１ｄは、そのゲートのレベルを変えるための回路である。
【００２６】
スイッチＣＤは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｅ及び寄生ダイオード２１２ｅを有する。ＦＥＴ２１１ｅは、ゲートがプリドライブ回路１０２ｅの出力に接続され、ソースが電圧端子ＣＰＬに接続され、ドレインが電圧端子ＣＤＯに接続される。寄生ダイオード２１２ｅは、アノードがＦＥＴ２１１ｅのソースに接続され、カソードがＦＥＴ２１１ｅのドレインに接続される。出力電圧端子１１２において、電圧端子ＣＵＯ及びＣＤＯが接続される。
【００２７】
なお、ＦＥＴ２１１ｅのソースに接続される端子ＣＰＬは、後に説明する図３のように、負の電源電圧（−Ｖｓ）又はグランドに変化する。ＦＥＴ２１１ｅは、ソースの基準電位が変化するので、それに応じてゲートのレベルも変える必要がある。信号レベル変換回路１０１ｅは、そのゲートのレベルを変えるための回路である。
【００２８】
スイッチＬＤ及びＬＵは、図１のスイッチＬＳＷに相当する。スイッチＬＳＷは、一方向性スイッチＬＤと一方向性スイッチＬＵの両者を用いて双方向スイッチを形成している。スイッチＬＤは、出力電圧端子１１２から接続点１１１（コンデンサＣ１，Ｃ２）へ電流ＩＬＤを流すための一方向性スイッチである。スイッチＬＵは、接続点１１１（コンデンサＣ１，Ｃ２）から出力電圧端子１１２へ電流ＩＬＵを流すための一方向性スイッチである。コイルＬＰＤ及びＬＰＵは、図１のコイルＬＰに相当する。スイッチＬＤ及びコイルＬＰＤの直列回路は、出力電圧端子１１２及び接続点１１１間に接続される。スイッチＬＵ及びコイルＬＰＵの直列回路は、出力電圧端子１１２及び接続点１１１間に接続される。
【００２９】
信号レベル変換回路１０１ｇ及び１０１ｈは、図１の信号レベル変換回路１０１ｆに相当する。プリドライブ回路１０２ｇ及び１０２ｈは、図１のプリドライブ回路１０２ｆに相当する。制御信号端子ＬＤＩ及びＬＵＩは、図１の制御信号端子ＬＩに相当する。プリドライブ回路１０２ｇ及び１０２ｈは、それぞれ、信号レベル変換回路１０１ｇ及び１０１ｈを介して、制御信号端子ＬＤＩ及びＬＵＩから入力される制御信号を増幅する増幅回路である。
【００３０】
スイッチＬＤは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｇ、寄生ダイオード２１２ｇ及びダイオードＤＰＤを有する。ＦＥＴ２１１ｇは、ゲートがプリドライブ回路１０２ｇの出力に接続され、ソースが接続点１１１に接続される。寄生ダイオード２１２ｇは、アノードがＦＥＴ２１１ｇのソースに接続され、カソードがＦＥＴ２１１ｇのドレインに接続される。ダイオードＤＰＤは、アノードがコイルＬＰＤを介して出力電圧端子１１２に接続され、カソードがＦＥＴ２１１ｇのドレインに接続される。
【００３１】
スイッチＬＵは、ＮチャンネルパワーＭＯＳＦＥＴ２１１ｈ、寄生ダイオード２１２ｈ及びダイオードＤＰＵを有する。ＦＥＴ２１１ｈは、ゲートがプリドライブ回路１０２ｈの出力に接続され、ドレインが接続点１１１に接続される。寄生ダイオード２１２ｈは、アノードがＦＥＴ２１１ｈのソースに接続され、カソードがＦＥＴ２１１ｈのドレインに接続される。ダイオードＤＰＵは、アノードがＦＥＴ２１１ｈのソースに接続され、カソードがコイルＬＰＵを介して出力電圧端子１１２に接続される。
【００３２】
なお、上記のパワーＭＯＳＦＥＴの代わりに、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ）を用いてもよい。
【００３３】
図３は、図２に示した容量性負荷駆動回路の動作の参考例を示す波形図である。ここで、制御信号線Ｓａ，Ｓｂ，Ｓｃａ，Ｓｃｂ，Ｓｄ，Ｓｅ，Ｓｇ，Ｓｈは、それぞれ、図２のスイッチＨＶ，ＦＶ，ＢＤ１，ＢＤ２，ＣＵ，ＣＤ，ＬＤ，ＬＵの制御信号線（ゲート線）である。
【００３４】
この動作において、スイッチＢＤ２は常時オン状態である。スイッチＢＤ１はＰチャンネルパワーＭＯＳＦＥＴ２１１ｃａであるため、ローレベルで導通状態となる。他のスイッチは、ＮチャンネルパワーＭＯＳＦＥＴであるため、ハイレベルで導通状態となる。以下、正の電源電圧をＶｓ［Ｖ］、負の電源電圧を−Ｖｓ［Ｖ］として表す。また、出力電圧端子１１２を出力電圧端子ＣＵＯ／ＣＤＯとして表す。
【００３５】
（１）時刻ｔ１において、スイッチＬＵがオンになる。この際、スイッチＨＶ，ＢＤ１，ＣＵ，ＬＤ，ＣＤがオフであり、スイッチＦＶ，ＢＤ２がオンである。この結果、端子ＣＰＨはグランド（０Ｖ）であり、端子ＣＰＬは−Ｖｓである。接続点１１１の電位は、端子ＣＰＨ及びＣＰＬの中間電位であり、−Ｖｓ／２になる。スイッチＬＵがオンになると、電流ＩＬＵが流れ、出力電圧端子ＣＵＯ／ＣＤＯは、ＬＣ共振により、−Ｖｓから−Ｖｓ／２付近まで上昇する。コンデンサＣ１，Ｃ２の放電を利用することにより、消費電力を減少させることができる。
【００３６】
（２）時刻ｔ２では、スイッチＣＵがオンになる。その結果、出力電圧端子ＣＵＯ／ＣＤＯは、端子ＣＰＨに接続され、グランドに上昇する。その後、スイッチＬＵはオフになる。
【００３７】
（３）時刻ｔ３では、スイッチＦＶ，ＣＵがオフとなり、その後、スイッチＨＶ，ＢＤ１がオンとなる。この結果、端子ＣＰＨはＶｓになり、端子ＣＰＬはグランドになる。コンデンサＣＰＳはＶｓに充電される。接続点１１１の電位は、端子ＣＰＨ及びＣＰＬの中間電位であり、Ｖｓ／２になる。
【００３８】
（４）時刻ｔ４では、スイッチＬＵがオンになり、電流ＩＬＵが流れる。出力電圧端子ＣＵＯ／ＣＤＯは、ＬＣ共振により、Ｖｓ／２付近まで上昇する。コンデンサＣ１，Ｃ２の放電を利用することにより、消費電力を減少させることができる。
【００３９】
（５）時刻ｔ５では、スイッチＣＵがオンする。出力電圧端子ＣＵＯ／ＣＤＯは、端子ＣＰＨと同じく、Ｖｓになる。その後、スイッチＬＵがオフする。
【００４０】
（６）時刻ｔ６では、スイッチＣＵがオフして、スイッチＬＤがオンし、電流ＩＬＤが流れる。容量性負荷ＣＬの電荷は、ＬＣ共振により、接続点１１１（コンデンサＣ１，Ｃ２）に放電される。出力電圧端子ＣＵＯ／ＣＤＯは、Ｖｓ／２付近まで下降する。コンデンサＣ１，Ｃ２の充電を利用することにより、消費電力を減少させることができる。
【００４１】
（７）時刻ｔ７では、スイッチＣＤがオンする。この時、出力端子ＣＤＯからスイッチＣＤ，ＢＤ２を介してシンク電流が流れ、出力電圧端子ＣＵＯ／ＣＤＯはグランドにクランプされる。その後、スイッチＬＤがオフする。
【００４２】
（８）時刻ｔ８では、スイッチＨＶ，ＢＤ１がオフし、その次にスイッチＦＶがオンする。この結果、端子ＣＰＨはグランドになり、コンデンサＣＰＳの他端の電圧端子ＣＰＬは−Ｖｓになる。この際、スイッチＣＤをオフにすることにより、出力電圧端子ＣＵＯ／ＣＤＯはグランドを維持する。接続点１１１は、端子ＣＰＨ及びＣＰＬの中間電位−Ｖｓ／２になる。
【００４３】
（９）時刻ｔ９では、スイッチＬＤがオンし、電流ＩＬＤが流れる。容量性負荷ＣＬの電荷は、ＬＣ共振により、接続点１１１（コンデンサＣ１，Ｃ２）に放電される。出力電圧端子ＣＵＯ／ＣＤＯは、−Ｖｓ／２付近まで下降する。コンデンサＣ１，Ｃ２の充電を利用することにより、消費電力を減少させることができる。
【００４４】
（１０）時刻ｔ１０では、スイッチＣＤをオンする。この結果、出力電圧端子ＣＵＯ／ＣＤＯは−Ｖｓにクランプされる。その後、スイッチＬＤがオフする。
以上が一周期の処理であり、以後、同じ処理を繰り返す。
【００４５】
図４は、本実施形態による図２の容量性負荷駆動回路の動作を示す波形図である。図４の波形は、図３の波形に比べて、スイッチＬＤ及びＬＵの制御方法のみが異なる。以後、図３の説明と異なる点のみを説明する。その他の点は、図３の説明と同じである。
【００４６】
時刻ｔ１において、スイッチＬＵがオンになり、電流ＩＬＵが流れる。出力電圧端子ＣＵＯ／ＣＤＯは、ＬＣ共振により、−Ｖｓから−Ｖｓ／２付近まで上昇する。コンデンサＣ１，Ｃ２の放電を利用することにより、消費電力を減少させることができる。スイッチＬＵは、時刻ｔ５経過後までオンを維持し、その後オフになる。
【００４７】
時刻ｔ３では、スイッチＬＵが導通状態である。この際、接続点１１１は中間電位Ｖｓ／２に上昇する。これにより、出力電圧端子ＣＵＯ／ＣＤＯも、ＬＣ共振により、Ｖｓ／２付近まで上昇する。図４では、時刻ｔ３〜ｔ５の長時間において、ＬＣ共振回路（電力回収回路）により、出力電圧端子ＣＵＯ／ＣＤＯを上昇させることができる。一方、図３では、時刻ｔ４〜ｔ５の短時間において、ＬＣ共振回路により、出力電圧端子ＣＵＯ／ＣＤＯを上昇させることができるのみである。図４の制御方法は、図３の制御方法に比べ、消費電力を減少させることができる。
【００４８】
次に、時刻ｔ６において、スイッチＬＤがオンになり、電流ＩＬＤが流れる。容量性負荷ＣＬの電荷は、ＬＣ共振により、接続点１１１（コンデンサＣ１，Ｃ２）に放電される。出力電圧端子ＣＵＯ／ＣＤＯは、Ｖｓ／２付近まで下降する。コンデンサＣ１，Ｃ２の充電を利用することにより、消費電力を減少させることができる。スイッチＬＤは、時刻ｔ１０経過後までオンを維持し、その後オフになる。
【００４９】
時刻ｔ８では、スイッチＬＤが導通状態である。この際、接続点１１１は中間電位−Ｖｓ／２に下降する。これにより、出力電圧端子ＣＵＯ／ＣＤＯも、ＬＣ共振により、−Ｖｓ／２付近まで下降する。図４では、時刻ｔ８〜ｔ１０の長時間において、ＬＣ共振回路（電力回収回路）により、出力電圧端子ＣＵＯ／ＣＤＯを下降させることができる。一方、図３では、時刻ｔ９〜ｔ１０の短時間において、ＬＣ共振回路により、出力電圧端子ＣＵＯ／ＣＤＯを下降させることができるのみである。図４の制御方法は、図３の制御方法に比べ、消費電力を減少させることができる。
【００５０】
以上のように、図３では、時刻ｔ２，ｔ５にスイッチＣＵがオンする直前の時刻ｔ１，ｔ４にスイッチＬＵをオンするパルスを発生させ、時刻ｔ２，ｔ５経過後にスイッチＬＵをオフする。また、時刻ｔ７，ｔ１０にスイッチＣＤがオンする直前の時刻ｔ６，ｔ９にスイッチＬＤをオンするパルスを発生させ、時刻ｔ７，ｔ１０経過後にスイッチＬＤをオフする。これにより、時刻ｔ１〜ｔ２、ｔ４〜ｔ５、ｔ６〜ｔ７、ｔ９〜ｔ１０において、コイルＬＰＤ，ＬＰＵと容量性負荷ＣＬとの間で共振電流を発生させている。この共振電流によって、容量性負荷ＣＬを駆動することにより、スイッチＣＵ、ＣＤでのスイッチング電力損失を低減している。しかし、この場合、スイッチＨＶ，ＦＶ，ＢＤのオン時に発生するスイッチング電力損失を低減することは難しい。
【００５１】
これに対し、図４では、時刻ｔ３にスイッチＨＶ，ＢＤ１がオンする際に、スイッチＬＵを導通状態にしている。また時刻ｔ８にスイッチＦＶがオンする際に、スイッチＬＤを導通状態にしている。この結果、時刻３及びｔ８にスイッチＨＶ，ＦＶ，ＢＤ１がオンすると同時に、コイルＬＰＵ，ＬＰＤを介して共振電流を流し、容量性負荷ＣＬを充電している。
【００５２】
一般に、容量性負荷ＣＬに電圧Ｖｓを印加する場合、消費電力Ｐｓ＝（１／２）×ＣＬ×Ｖｓ×Ｖｓと表すことができる。これに対し、前述したように共振現象が発生した場合、エネルギーは容量性負荷ＣＬとコイルＬＰＵ，ＬＰＤ（ＬＰ）との間を交互に移動する形となる。すなわち、容量性負荷ＣＬに蓄えられるエネルギーＰＶ＝（１／２）×ＣＬ×Ｖｓ×Ｖｓと、コイルＬＰに蓄えられるエネルギーＰＩ＝（１／２）×ＬＰ×Ｉｐ×Ｉｐとのエネルギー移動が繰り返される。ここで、ＩｐはコイルＬＰに流れる電流ＩＬＵ，ＩＬＤである。この結果、共振電流による電荷移動時の消費電力は理想的には０Ｗにできる。ただし、実際は、各部品での内部抵抗や、各スイッチの動作タイミングにより、ある程度の電力は消費する。この時、コイルＬＰに蓄えられたエネルギーＰＩ＝（１／２）×ＬＰ×Ｉｐ×Ｉｐは、一旦、コンデンサＣ１、及び、Ｃ２に蓄えられ、再び、コイルＬＰを介して、容量性負荷ＣＬへ供給される。
【００５３】
図３及び図４の動作の違いをより具体的に説明する。図３では、時刻ｔ２にスイッチＣＵがオンする直前の時刻ｔ１にスイッチＬＵをオンさせ、その後、時刻ｔ２にスイッチＣＵをオンさせる。そして、時刻ｔ３にスイッチＨＶがオンする直前に、スイッチＣＵ，ＬＵをオフさせる。時刻ｔ３にスイッチＨＶがオンした後に、再び、時刻ｔ４にスイッチＬＵをオンし、時刻ｔ５にスイッチＣＵをオンする。このため、時刻ｔ３にスイッチＨＶがオンする瞬間、スイッチＬＵはオフとなっている。また、時刻ｔ７にスイッチＣＤがオンする直前の時刻ｔ６にスイッチＬＤをオンさせ、その後、スイッチＣＤをオンさせる。時刻ｔ８にスイッチＦＶがオンする直前に、スイッチＣＤ、スイッチＬＤをオフさせる。時刻ｔ８にスイッチＦＶがオンした後に、再び、時刻ｔ９にスイッチＬＤをオンし、時刻ｔ１０にスイッチＣＤをオンする。なお、スイッチＢＤ１は、スイッチＨＶと同時にオン、オフを繰り返している。この動作の場合、スイッチＣＵ，ＣＤのスイッチング電力損失は低減できるものの、スイッチＨＶ，ＦＶ，ＢＤ１のスイッチング電力損失は低減できない。
【００５４】
図４では、スイッチＨＶ，ＦＶ，ＢＤ１がオンする瞬間も、スイッチＬＵ，ＬＤは導通状態（オン状態）である。具体的には、時刻ｔ３にスイッチＨＶがオンする瞬間（この時、スイッチＢＤ１もオンする）、スイッチＬＵのゲートパルスＳｈをハイレベルにしてスイッチＬＵの導通状態を継続させ、スイッチＨＶがオンした際にコイルＬＰＵを介して、負荷容量ＣＬに共振電流ＩＬＵを流している。この際、スイッチＣＵは非導通状態である。
【００５５】
また、時刻ｔ８にスイッチＦＶがオンする瞬間、スイッチＬＤのゲートパルスＳｇをハイレベルにしてスイッチＬＤの導通状態を継続させ、スイッチＦＶがオンした際にコイルＬＰＤを介して、負荷容量ＣＬに共振電流ＩＬＤを流している。この際、スイッチＣＤは非導通状態である。
【００５６】
この結果、上記スイッチＨＶ，ＦＶ，ＢＤ１でのスイッチング電力損失を低減することができる。また、上記共振電流を流すことにより、スイッチＨＶ，ＦＶ，ＢＤ１にかかる電圧の立ち上り波形、立ち下り波形の傾きを緩やかにすることができる。この結果、上記スイッチＨＶ，ＦＶ，ＢＤ１がスイッチングする場合に発生するノイズを低減する効果もある。
【００５７】
なお、図１、図２に示した回路において、コイルＬＰ（ＬＰＵ，ＬＰＤ）の代りに抵抗を用いてもよい。その場合、共振現象を利用した電力低減効果は少なくなるが、上記ノイズ低減効果は維持される。
【００５８】
上記では消費電力を減少させる効果を説明したが、その他に出力電圧端子ＣＵＯ／ＣＤＯの出力電圧波形の周期を短くすることもできる。すなわち、スイッチＨＶがオンしてから、スイッチＣＵがオンするまでの時間（時刻ｔ３〜ｔ５）、及び、スイッチＦＶがオンしてから、スイッチＣＤがオンするまでの時間（時刻ｔ８〜ｔ１０）を短縮できる。よって、出力電圧パルスの周期を短縮し、出力電圧パルスの周波数を高めることができる。この容量性負荷駆動回路を、後に説明するプラズマディスプレイ装置に適用すれば、明るさを向上させることができる。
【００５９】
図５は、図２に示した容量性負荷駆動回路の変形例を示す。図５の回路は、図２の回路においてコンデンサＣ１を削除したものである。すなわち、コンデンサＣ２は、端子ＣＰＬ及び端子１１１間に接続される。図５の回路は、図２の回路と同様の動作及び効果を得ることができる。また、同様に、図２の回路において、コンデンサＣ１を残し、コンデンサＣ２を削除してもよい。すなわち、少なくともコンデンサＣ１及びＣ２のいずれか片方があればよい。その場合、コンデンサは、その一端が端子ＣＰＨ又はＣＰＬに接続され、その他端が端子１１１に接続されることになる。
【００６０】
図６は、本実施形態による容量性負荷駆動回路を用いたプログレッシブ方式のプラズマディスプレイ装置（表示装置）を示す。このプラズマディスプレイ装置では、図１に示した容量性負荷駆動回路を、サステイン回路８０４ｘ，８０４ｙとして２個用いる。駆動制御回路８０１は、サステイン回路８０４ｘ，８０４ｙの制御信号端子ＨＶＩ，ＦＶＩ，ＢＤＩ，ＣＵＩ，ＣＤＩ，ＬＩに制御信号を出力し、図３に示す信号を生成する。さらに、駆動制御回路８０１は、アドレスドライブ回路８０２、スキャン回路８０８及びリセット回路８０６に制御信号を出力する。
【００６１】
サステイン回路８０４ｘは、Ｘ電極Ｘ１，Ｘ２等を駆動するためのＸドライブ回路である。サステイン回路８０４ｘの出力端子ＣＵＯ／ＣＤＯは、Ｘ電極Ｘ１，Ｘ２等に共通接続される。Ｙドライブ回路８０５は、サステイン回路８０４ｙ、リセット回路８０６、加算器８０７及びスキャン回路８０８を有する。加算器８０７は、サステイン回路８０４ｙの出力端子ＣＵＯ／ＣＤＯの信号及びリセット回路８０６の出力信号を加算し、スキャン回路８０８に出力する。スキャン回路８０８は、その加算信号を基に、制御信号に応じてＹ電極Ｙ１，Ｙ２等に信号を出力する。アドレスドライブ回路８０２は、制御信号に応じて、アドレス電極Ａ１，Ａ２等に信号を出力する。
【００６２】
表示パネル（プラズマディスプレイパネル：ＰＤＰ）８０３は、Ｘ電極Ｘ１，Ｘ２等とＹ電極Ｙ１，Ｙ２等とが交互に配置され、それらに対してアドレス電極Ａ１，Ａ２等が垂直方向に交差して２次元マトリクスを形成する。各表示セル（画素）ＣＬｉｊは、１つのＸ電極、１つのＹ電極及び１つのアドレス電極で構成される。
【００６３】
図７（Ａ）は、図６の表示セルＣＬｉｊの断面構成を示す図である。Ｘ電極Ｘｉ及びＹ電極Ｙｉは、前面ガラス基板９１１上に形成されている。その上には、放電空間９１７に対し絶縁するための誘電体層９１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜９１３が被着されている。
【００６４】
一方、アドレス電極Ａｊは、前面ガラス基板９１１と対向して配置された背面ガラス基板９１４上に形成され、その上には誘電体層９１５が被着され、更にその上に蛍光体が被着されている。ＭｇＯ保護膜９１３と誘電体層９１５との間の放電空間９１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
【００６５】
図７（Ｂ）は、交流駆動型プラズマディスプレイの容量ＣＬを説明するための図である。容量Ｃａは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の放電空間９１７の容量である。容量Ｃｂは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の誘電体層９１２の容量である。容量Ｃｃは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の前面ガラス基板９１１の容量である。これらの容量Ｃａ，Ｃｂ，Ｃｃの合計によって、電極Ｘｉ及びＹｉ間の容量ＣＬが決まる。
【００６６】
図７（Ｃ）は、交流駆動型プラズマディスプレイの発光を説明するための図である。リブ９１６の内面には、赤、緑、青色の蛍光体９１８がストライプ状に各色毎に配列、塗付されており、Ｘ電極Ｘｉ及びＹ電極Ｙｉの間の放電によって蛍光体９１８を励起して光９２１が生成されるようになっている。
【００６７】
図８は、図６のプログレッシブ方式のプラズマディスプレイパネル８０３の断面図である。ガラス基板１００１上には、Ｘ電極Ｘｎ−１及びＹ電極Ｙｎ−１の表示セル、Ｘ電極Ｘｎ及びＹ電極Ｙｎの表示セル、Ｘ電極Ｘｎ＋１及びＹ電極Ｙｎ＋１の表示セルが形成される。各表示セルの間には、遮光体１００３が設けられる。絶縁層１００２は、遮光体１００３及び電極Ｘｉ，Ｙｉを覆うように設けられる。
【００６８】
アドレス電極１００７の下には、絶縁層１００６及び蛍光体１００５が設けられる。放電空間１００４は、絶縁層１００２及び蛍光体１００５の間に設けられ、Ｎｅ＋Ｘｅペニングガス等が封入されている。表示セルでの放電光は、蛍光体１００５に反射してガラス基板１００１を透過して表示される。
【００６９】
プログレッシブ方式では、表示セルを構成する対となる電極Ｘｎ−１，Ｙｎ−１の間の間隔、電極Ｘｎ，Ｙｎの間の間隔、電極Ｘｎ＋１，Ｙｎ＋１の間の間隔が狭く、放電が可能である。そして、異なる表示セルにまたがる電極Ｙｎ−１，Ｘｎの間の間隔、電極Ｙｎ，Ｘｎ＋１の間の間隔が広く、放電を行わない。すなわち、プログレッシブ方式では、各電極は片側に隣接する電極との間でのみ放電が可能である。
【００７０】
図９は、図６のプラズマディスプレイ装置の動作波形図である。
Ｘドライブ回路のサステイン回路８０４ｘは、Ｘ電極Ｘ１等に、サステイン期間Ｔｓに発生するＸサステインパルス１１０４，１１０６等を出力する（図４参照）。Ｙドライブ回路８０５におけるサステイン回路８０４ｙは、Ｙ電極Ｙ１等に、サステイン期間Ｔｓに発生するＹサステインパルス１１０５，１１０７等を出力する（図４参照）。Ｙドライブ回路８０５におけるリセット回路８０６は、Ｙ電極Ｙ１等に、リセット期間Ｔｒに発生するリセットパルス１１０１を出力する。Ｙドライブ回路８０５におけるスキャン回路８０８は、Ｙ電極Ｙ１等に、アドレス期間Ｔａに発生するスキャンパルス１１０３を出力する。アドレスドライブ回路８０２は、アドレス電極Ａ１等に、アドレス期間Ｔａに発生するアドレスパルス１１０２を出力する。
【００７１】
リセット期間Ｔｒでは、Ｙ電極Ｙｉにリセットパルス１１０１を印加して電荷の全面書き込み及び全面消去を行い、前回の表示内容を消去して所定の壁電荷を形成する。
【００７２】
次に、アドレス期間Ｔａでは、アドレス電極Ａｊに正電位パルス１１０２を印加し、所望のＹ電極Ｙｉに順次スキャンで負電位パルス１１０３を印加する。これにより、アドレス電極ＡｊとＹ電極Ｙｉとの間でアドレス放電が行われ、表示セルのアドレス指定がなされる。
【００７３】
次に、サステイン期間（維持放電期間）Ｔｓでは、各Ｘ電極Ｘｉと各Ｙ電極Ｙｉとの間に逆相の電圧１１０４，１１０５及び１１０６，１１０７を印加することにより、アドレス期間Ｔａでアドレス指定した表示セルに対応するＸ電極ＸｉとＹ電極Ｙｉとの間で維持放電を行い、発光する。このサステイン期間Ｔｓの波形が、図４の波形に相当する。
【００７４】
本実施形態のプラズマディスプレイ装置を用いることにより、スイッチＣＵ，ＣＤのみならず、スイッチＨＶ，ＦＶ，ＢＤ１のスイッチング電力損失も低減することができる。また、上記共振電流を流すことにより、スイッチＨＶ，ＦＶ，ＢＤ１にかかる電圧の立ち上り波形、立ち下り波形の傾きを緩やかにすることができ、スイッチングノイズを低減することができる。また、サステイン期間Ｔｓにおける出力電圧パルスの周期を短縮し、出力電圧パルスの周波数を高めることができるので、プラズマディスプレイ装置の明るさを向上させることができる。
【００７５】
（第２の実施形態）
図１０は、本発明の第２の実施形態による容量性負荷駆動回路を示す。容量性負荷駆動回路は、図１に示した容量性負荷駆動回路を２チャンネル分内蔵している点が特徴である。すなわち、容量性負荷駆動回路は、上半分の第１チャンネルの容量性負荷駆動回路及び下半分の第２チャンネルの容量性負荷駆動回路を有する。各チャンネルの容量性負荷駆動回路が図１の容量性負荷駆動回路の回路構成を有し、容量性負荷ＣＬ１と容量性負荷ＣＬ２を交互に駆動する。
【００７６】
また、この容量性負荷駆動回路では、入出力端子を上下対称に設けている。この結果、容量性負荷駆動回路を適用した基板の入出力部の配線も上下対称に設けることができる。よって、チャンネル間の配線パターンが有するインピーダンスの違いによって生じる電圧降下（放電電流と配線インピーダンスによって生じる電圧変動）の違いを低減することができる。従って、プラズマディスプレイ装置において上記電圧降下の違いによって生じる画質劣化を低減することができる。
【００７７】
図１１は、図１０の容量性負荷駆動回路を適用したＡＬＩＳ（Ａｌｔｅｒｎａｔｅ　Ｌｉｇｈｔｉｎｇ　ｏｆ　Ｓｕｒｆａｃｅｓ）方式のプラズマディスプレイ装置を示す。このプラズマディスプレイ装置では、図１０に示した容量性負荷駆動回路を、サステイン回路１４０４ｘ，１４０４ｙとして２個用いる。駆動制御回路１４０１は、サステイン回路１４０４ｘ，１４０４ｙの制御信号端子ＨＶＩ１，ＦＶＩ１，ＢＤＩ１，ＣＵＩ１，ＣＤＩ１，ＬＩ１等に制御信号を出力する。さらに、駆動制御回路１４０１は、アドレスドライブ回路１４０２、スキャン回路１４０９及びリセット回路１４０６に制御信号を出力する。
【００７８】
サステイン回路１４０４ｘは、Ｘ電極Ｘ１，Ｘ２等を駆動するためのＸドライブ回路である。サステイン回路１４０４ｘの第１チャンネル出力端子ＣＵＯ１／ＣＤＯ１は、奇数番目のＸ電極Ｘ１等に共通接続され、第２チャンネル出力端子ＣＵＯ２／ＣＤＯ２は、偶数番目のＸ電極Ｘ２等に共通接続される。Ｙドライブ回路１４０５は、サステイン回路１４０４ｙ、リセット回路１４０６、加算器１４０７，１４０８及びスキャン回路１４０９を有する。加算器１４０７は、サステイン回路１４０４ｙの第１チャンネル出力端子ＣＵＯ１／ＣＤＯ１の信号ＹＳ１及びリセット回路１４０６の出力信号を加算し、スキャン回路１４０９に出力する。加算器１４０８は、サステイン回路１４０４ｙの第２チャンネル出力端子ＣＵＯ２／ＣＤＯ２の信号ＹＳ２及びリセット回路１４０６の出力信号を加算し、スキャン回路１４０９に出力する。スキャン回路１４０９は、それらの加算信号を基に、制御信号に応じてＹ電極Ｙ１，Ｙ２等に信号を出力する。アドレスドライブ回路１４０２は、制御信号に応じて、アドレス電極Ａ１，Ａ２等に信号を出力する。
【００７９】
ＰＤＰ１４０３は、Ｘ電極Ｘ１，Ｘ２等とＹ電極Ｙ１，Ｙ２等とが交互に配置され、それらに対してアドレス電極Ａ１，Ａ２等が垂直方向に交差して２次元マトリクスを形成する。各表示セルＣＬｉｊは、１つのＸ電極、１つのＹ電極及び１つのアドレス電極で構成される。
【００８０】
図１２は、図１１のＡＬＩＳ方式のプラズマディスプレイパネル１４０３の断面図である。この構成は、図８のプログレッシブ方式のプラズマディスプレイパネルの構成と基本的に同じである。ただし、ＡＬＩＳ方式では、すべての電極Ｘｎ−１，Ｙｎ−１，Ｘｎ，Ｙｎ，Ｘｎ＋１，Ｙｎ＋１の間の間隔が同じであり、遮光体１００３が存在しない。電極Ｘｎ−１とＹｎ−１の間、電極ＸｎとＹｎの間及び電極Ｘｎ＋１とＹｎ＋１の間をそれぞれ第１のスリットとし、電極Ｙｎ−１とＸｎの間及び電極ＹｎとＸｎ＋１の間を第２のスリットとする。ＡＬＩＳ方式では、第１回目のフレーム期間で第１のスリットでの維持放電を行い、それに続く第２回目のフレーム期間で第２のスリットでの維持放電を行う。すなわち、ＡＬＩＳ方式では、各電極は両側に隣接する電極との間で放電が可能である。ＡＬＩＳ方式は、プログレッシブ方式に比べ、表示ライン（行）数が２倍になり、高精細化を実現できる。
【００８１】
なお、プログレッシブ方式では、図９のサステイン期間Ｔｓにおいて奇数番目のＸ電極と偶数番目のＸ電極の信号が同相であり、奇数番目のＹ電極と偶数番目のＹ電極の信号が同相である。
【００８２】
ＡＬＩＳ方式では、サステイン期間Ｔｓにおいて奇数番目のＸ電極と偶数番目のＸ電極の信号が逆相であり、奇数番目のＹ電極と偶数番目のＹ電極の信号が逆相である。図１４において、ＡＬＩＳ方式のプラズマディスプレイ装置では、奇数番目のＸ電極Ｘ１等と偶数番目のＸ電極Ｘ２等に各々異なる電圧を印可する構成としている。例えば、特願平８−１９４３２０号公報にＡＬＩＳ方式の詳細が記載（ｉｎｃｏｒｐｏｒａｔｅｄ　ｂｙ　ｒｅｆｅｒｅｎｃｅ）されている。
【００８３】
図１１のサステイン回路１４０４ｘ，１４０４ｙには、奇数番目の電極を駆動する第１チャンネルの容量性負荷駆動回路と偶数番目の電極を駆動するための第２チャンネルの容量性負荷駆動回路が内蔵されている。奇数番目電極のための第１チャンネルの容量性負荷駆動回路では、駆動制御回路１４０１から供給される駆動制御信号に基づき、Ｘ電極及びＹ電極の奇数番目電極へ供給するサステインパルスを形成している。また、偶数番目電極のための第２チャンネルの容量性負荷駆動回路では、駆動制御回路１４０１から供給される駆動制御信号に基づき、Ｘ電極及びＹ電極の偶数番目電極へ供給するサステインパルスを形成している。
【００８４】
図１１に示したプラズマディスプレイ装置では、図６に示したプラズマディスプレイ装置における効果に加え、奇数番目電極と偶数番目電極を各々独立に駆動する場合（２チャンネル以上の出力を要する場合）における信頼性を高めることができる。
【００８５】
第１及び第２の実施形態によれば、スイッチＣＵ，ＣＤのみならず、スイッチＨＶ，ＦＶ，ＢＤ１のスイッチングの際の消費電力を低減することができる。また、上記共振電流を流すことにより、スイッチＨＶ，ＦＶ，ＢＤ１にかかる電圧の立ち上り波形、立ち下り波形の傾きを緩やかにすることができ、スイッチングノイズを低減することができる。また、サステイン期間Ｔｓにおける出力電圧パルスの周期を短縮し、出力電圧パルスの周波数を高めることができるので、プラズマディスプレイ装置の明るさを向上させることができる。
【００８６】
なお、上記の容量性負荷駆動回路は、プラズマディスプレイ装置以外の表示装置に適用することもできる。上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
（付記１）電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６のスイッチ及びインピーダンス素子の直列回路と、
前記第１のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
（付記２）前記制御回路は、前記第１のスイッチ及び前記第２のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する付記１記載の容量性負荷駆動回路。
（付記３）前記制御回路は、前記第１のスイッチがオンする際、前記第６のスイッチが導通状態、前記第４のスイッチが非導通状態になるように制御する付記１記載の容量性負荷駆動回路。
（付記４）前記制御回路は、前記第２のスイッチがオンする際、前記第６のスイッチが導通状態、前記第５のスイッチが非導通状態になるように制御する付記３記載の容量性負荷駆動回路。
（付記５）さらに、第３のコンデンサを有し、
前記第２のコンデンサ及び前記第３のコンデンサは、前記第１の電圧端子及び前記第２の電圧端子間に接続され、前記第２のコンデンサ及び前記第３のコンデンサの相互接続点は前記直列回路に接続される付記１記載の容量性負荷駆動回路。
（付記６）前記インピーダンス素子はコイルである付記１記載の容量性負荷駆動回路。
（付記７）前記インピーダンス素子は抵抗である付記１記載の容量性負荷駆動回路。
（付記８）電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６のスイッチ及びインピーダンス素子の直列回路と、
前記第２のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
（付記９）前記制御回路は、前記第２のスイッチがオンする際、前記第６のスイッチが導通状態、前記第５のスイッチが非導通状態になるように制御する付記８記載の容量性負荷駆動回路。
（付記１０）さらに、第３のコンデンサを有し、
前記第２のコンデンサ及び前記第３のコンデンサは、前記第１の電圧端子及び前記第２の電圧端子間に接続され、前記第２のコンデンサ及び前記第３のコンデンサの相互接続点は前記直列回路に接続される付記８記載の容量性負荷駆動回路。
（付記１１）前記インピーダンス素子はコイルである付記８記載の容量性負荷駆動回路。
（付記１２）前記インピーダンス素子は抵抗である付記８記載の容量性負荷駆動回路。
（付記１３）電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記第２のコンデンサから前記出力電圧端子へ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６の一方向性スイッチ及び第１のインピーダンス素子の第１の直列回路と、
前記出力電圧端子から前記第２のコンデンサへ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第７の一方向性スイッチ及び第２のインピーダンス素子の第２の直列回路と、
前記第１のスイッチがオンする際、前記第６のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
（付記１４）電源電圧を入力するための電源電圧端子と、
グランド端子と、
第１の電圧端子と、
第２の電圧端子と、
容量性負荷に出力電圧を出力するための出力電圧端子と、
前記電源電圧端子及び前記第１の電圧端子間に接続される第１のスイッチと、
前記第１の電圧端子及び前記グランド端子間に接続される第２のスイッチと、
前記第２の電圧端子及び前記グランド端子間に接続される第３のスイッチと、
前記第１の電圧端子及び前記第２の電圧端子間に接続される第１のコンデンサと、
前記出力電圧端子及び前記第１の電圧端子間に接続される第４のスイッチと、
前記出力電圧端子及び前記第２の電圧端子間に接続される第５のスイッチと、
前記第１の電圧端子又は前記第２の電圧端子にその一端が接続される第２のコンデンサと、
前記第２のコンデンサから前記出力電圧端子へ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第６の一方向性スイッチ及び第１のインピーダンス素子の第１の直列回路と、
前記出力電圧端子から前記第２のコンデンサへ電流を流すために前記出力電圧端子及び前記第２のコンデンサの他端間に接続される第７の一方向性スイッチ及び第２のインピーダンス素子の第２の直列回路と、
前記第２のスイッチがオンする際、前記第７のスイッチが導通状態になるように制御する制御回路と
を有する容量性負荷駆動回路。
（付記１５）付記１記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
（付記１６）付記８記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
（付記１７）付記１３記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
（付記１８）付記１４記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続される表示パネルと
を有する表示装置。
（付記１９）付記１記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続されるプラズマディスプレイパネルと
を有するプラズマディスプレイ装置。
（付記２０）前記プラズマディスプレイパネルは、放電を行うための複数の電極を有し、各電極は片側に隣接する電極との間でのみ放電が可能であるプログレッシブ方式のプラズマディスプレイパネルである付記１９記載のプラズマディスプレイ装置。
（付記２１）前記プラズマディスプレイパネルは、放電を行うための複数の電極を有し、各電極は両側に隣接する電極との間で放電が可能であるＡＬＩＳ方式のプラズマディスプレイパネルである付記１９記載のプラズマディスプレイ装置。
（付記２２）前記プラズマディスプレイパネルは、放電を行うために交互に配置される第１及び第２の電極を有し、前記容量性負荷駆動回路は第１及び第２の容量性負荷駆動回路を含み、前記第１の容量性負荷駆動回路は前記第１の電極を駆動するための回路であり、前記第２の容量性負荷駆動回路は前記第２の電極を駆動するための回路である付記１９記載のプラズマディスプレイ装置。
（付記２３）前記第１及び第２の容量性負荷駆動回路は、前記第１の電極及び前記第２の電極間の維持放電を行うための回路である付記２２記載のプラズマディスプレイ装置。
（付記２４）付記８記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続されるプラズマディスプレイパネルと
を有するプラズマディスプレイ装置。
（付記２５）付記１３記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続されるプラズマディスプレイパネルと
を有するプラズマディスプレイ装置。
（付記２６）付記１４記載の一又は複数の容量性負荷駆動回路と、
前記容量性負荷駆動回路の前記出力電圧端子に接続されるプラズマディスプレイパネルと
を有するプラズマディスプレイ装置。
【００８８】
【発明の効果】
以上説明したように、第１〜第５のスイッチのスイッチングの際の消費電力を低減することができる。また、出力電圧端子から出力される出力電圧の周期を短縮し、出力電圧の周波数を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による容量性負荷駆動回路を示す図である。
【図２】図１の容量性負荷駆動回路の具体例を示す図である。
【図３】図２に示した回路の参考動作例の波形図である。
【図４】本実施形態による容量性駆動回路の動作例の波形図である。
【図５】図２の容量性負荷駆動回路の変形例を示す図である。
【図６】第１の実施形態によるプラズマディスプレイ装置を示す図である。
【図７】図７（Ａ）〜（Ｃ）は表示セルを示す図である。
【図８】プログレッシブ方式のプラズマディスプレイパネルの断面図である。
【図９】プラズマディスプレイ装置における動作波形を示す図である。
【図１０】本発明の第２の実施形態による容量性負荷駆動回路を示す図である。
【図１１】図１０の容量性負荷駆動回路を用いたプラズマディスプレイ装置を示す図である。
【図１２】ＡＬＩＳ方式のプラズマディスプレイパネルの断面図である。
【図１３】従来技術による駆動回路を示す図である。
【図１４】従来技術による他の駆動回路を示す図である。
【符号の説明】
１０１ａ，１０１ｄ，１０１ｅ，１０１ｆ　信号レベル変換回路
１０２ａ〜１０２ｆ　プリドライブ回路
８０１　駆動制御回路
８０２　アドレスドライブ回路
８０３　プラズマディスプレイパネル
８０４ｘ，８０４ｙ　サステイン回路
８０５　Ｙドライブ回路
８０６　リセット回路
８０７　加算器
８０８　スキャン回路
【図１】
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【図２】
2004037931.tif 000004
【図３】
2004037931.tif 000005
【図４】
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【図５】
2004037931.tif 000007
【図６】
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【図７】
2004037931.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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