(57)【要約】【課題】アクチュエータ部への充電を高速に行うことができ、かつ、低消費電力を図れるようにする。【解決手段】行選択線７４からの選択信号Ｓｓに基づいて、非選択時に信号線７６からの画素信号Ｓｄの入力を禁止し、選択時に信号線７６からの画素信号Ｓｄの入力を許可するトランスファゲートＭ１と、該トランスファゲートＭ１の出力信号に基づいて、アクチュエータ部２２を変位制御するための駆動電圧Ｖｄを発生する駆動電圧発生回路９４とを有する。駆動電圧発生回路９４は、ソース共通形増幅器としてのパワーＴＦＴ（Ｍ２）と、該パワーＴＦＴ（Ｍ２）と電源（６０Ｖ）との間に接続されたパワーＴＦＴ（Ｍ３）とを有し、選択状態にある各画素のパワーＴＦＴ（Ｍ３）のゲートに対し、抵抗制御線１０２を介して抵抗制御電圧Ｖｇを印加する。【選択図】図１３
2004062119.tif 000002
【特許請求の範囲】
【請求項１】
画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御するアクチュエータ部を有する表示部と、
各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、
選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、
１つの選択線からの指示と１つの信号線からの信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、
前記アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、
前記駆動回路は、前記選択線からの選択信号に基づいて、非選択時に前記信号線からの信号の入力を禁止し、選択時に前記信号線からの信号の入力を許可する論理ゲートと、前記論理ゲートの出力信号に基づいて前記アクチュエータ部を変位制御するための駆動電圧を発生する駆動電圧発生回路とを有し、
前記駆動電圧発生回路は、第１の薄膜トランジスタによるソース共通形増幅器と、該ソース共通形増幅器と電源との間に接続された第２の薄膜トランジスタとを有し、
選択状態にある各画素の前記第２の薄膜トランジスタのゲートに対して抵抗制御電圧を印加する抵抗制御回路を有することを特徴とする表示装置。
【請求項２】
請求項１記載の表示装置において、
前記抵抗制御回路は、
前記表示部における画素の列数と同じ本数の抵抗制御線と、
前記各抵抗制御線に対応して接続され、選択状態にある各画素のそれぞれ少なくともアクチュエータ部への充電開始期間とそれ以外の期間とに応じて抵抗制御電圧を可変にして出力する出力回路とを有することを特徴とする表示装置。
【請求項３】
請求項２記載の表示装置において、
前記抵抗制御電圧は、
前記アクチュエータ部への充電開始期間に、前記第２の薄膜トランジスタのソース−ドレイン間抵抗の抵抗値が低くなる電圧とし、
前記それ以外の期間に、前記第２の薄膜トランジスタによるソース−ドレイン間抵抗の抵抗値が高くなる電圧とすることを特徴とする表示装置。
【請求項４】
請求項１〜３のいずれか１項に記載の表示装置において、
少なくとも前記第２の薄膜トランジスタは、ｎチャネルのエンハンスメント形ＦＥＴであることを特徴とする表示装置。
【請求項５】
請求項１〜４のいずれか１項に記載の表示装置において、
少なくとも前記第２の薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造であることを特徴とする表示装置。
【請求項６】
請求項１〜５のいずれか１項に記載の表示装置において、
前記論理ゲートは、トランスファゲートであることを特徴とする表示装置。
【請求項７】
請求項１〜６のいずれか１項に記載の表示装置において、
前記論理ゲートと前記駆動電圧発生回路との間に、選択時における前記論理ゲートの出力を保持し、制御電圧とするコンデンサを有し、
前記駆動電圧発生回路は、前記制御電圧に基づいて前記アクチュエータ部を変位制御するための駆動電圧を発生することを特徴とする表示装置。
【請求項８】
請求項７記載の表示装置において、
前記コンデンサは、前記第２の薄膜トランジスタにおけるゲート−ソース間のキャパシタであることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御するアクチュエータ部を有する表示部と、入力信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備した表示装置に関する。
【０００２】
【従来の技術】
本出願人は、例えば特開平７−２８７１７６号公報において、セラミック素子を用いた表示装置を提案している。この表示装置は、図２０に示すように、画素毎に配列されたアクチュエータ部２００を有し、各アクチュエータ部２００は、圧電／電歪層２０２と該圧電／電歪層２０２の上面及び下面にそれぞれ形成された上部電極２０４と下部電極２０６とを具備したアクチュエータ部本体２０８と、該アクチュエータ部本体２０８の下部に配設された振動部２１０と固定部２１２からなる基体２１４とを有して構成されている。アクチュエータ部本体２０８の下部電極２０６は、振動部２１０と接触して、振動部２１０により前記アクチュエータ部本体２０８が支持されている。
【０００３】
前記基体２１４は、振動部２１０及び固定部２１２が一体となってセラミックスにて構成され、更に、基体２１４には、前記振動部２１０が薄肉になるように凹部２１６が形成されている。
【０００４】
また、アクチュエータ部本体２０８の上部電極２０４には、光導波板２１８との接触面積を所定の大きさにするための変位伝達部２２０が接続されており、図２０の例では、前記変位伝達部２２０は、アクチュエータ部２００が静止している通常状態において、光導波板２１８に近接して配置され、励起状態において前記光導波板２１８の光の波長以下の距離で接触するように配置されている。
【０００５】
そして、前記光導波板２１８の例えば端部から光２２２を導入する。この場合、光導波板２１８の屈折率の大きさを調節することにより、全ての光２２２が光導波板２１８の前面及び背面において透過することなく内部で全反射する。この状態で、前記上部電極２０４及び下部電極２０６を通じてアクチュエータ部２００に画像信号の属性に応じた電圧信号を選択的に印加して、該アクチュエータ部２００に通常状態による静止と励起状態による変位を行わせることにより、前記変位伝達部２２０の光導波板２１８への接触・離隔が制御され、これにより、前記光導波板２１８の所定部位の散乱光（漏れ光）２２４が制御されて、光導波板２１８に画像信号に応じた映像の表示がなされる。
【０００６】
この表示装置によれば、（１）消費電力を低減できる、（２）画面輝度を大きくすることができる、（３）カラー画面に適用した場合に、画素数を白黒画面の場合に比して増加させる必要がない、等の利点を有する。
【０００７】
上述のような表示装置の周辺回路においては、例えば図２１に示すように、多数の画素が配列された表示部２３０と、１つの行を構成する多数の画素（画素群）に対して共通とされた垂直選択線２３２が必要な行数分導出された垂直シフト回路２３４と、１つの列を構成する多数の画素（画素群）に対して共通とされた信号線２３６が必要な列数分導出された水平シフト回路２３８とを有して構成されている。
【０００８】
そのため、水平シフト回路２３８から選択行の画素群に対して出力される表示情報（出力電圧）が非選択行に関する画素群にも印加されることになり、不必要な画素（アクチュエータ部）を駆動せざるを得ない。従って、不必要な消費電力が発生し、低消費電力化において不利になるおそれもある。
【０００９】
また、垂直走査期間内に行選択を全ての行について実施するためには、（垂直走査期間／必要な選択行数）だけの時間しか画素発光ができないため、高輝度化に不利になるおそれもある。
【００１０】
また、図２２に示すように、行単位に水平シフト回路２３８を設けることが考えられるが、回路構成が非常に複雑になるという問題がある。
【００１１】
そこで、本出願人は、上述の問題を解決するために、新規な表示装置を提案した（ＷＯ９８／５４６０９号公報参照）。
【００１２】
この表示装置３００は、図２３に示すように、駆動部上に形成された下部電極３０２ｂ、形状保持層３０４及び上部電極３０２ａによって構成されたアクチュエータ部３０６の近傍にスイッチング用の薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）３０８が形成されている。
【００１３】
そして、アクチュエータ部３０６の上部電極３０２ａとＴＦＴ３０８のソース／ドレイン領域３１０とをコンタクト３１２を通じて電気的に接続し、選択線３１４とＴＦＴ３０８のゲート電極とをコンタクト３１６を通じて電気的に接続し、信号線３１８とＴＦＴ３０８のソース／ドレイン領域３２０とをコンタクト３２２を通じて電気的に接続する。
【００１４】
これにより、形状保持層３０４によるアクチュエータ部３０６を用いた表示装置３００の消費電力の低減化、高輝度化並びに配線形成の簡略化を図ることができる。
【００１５】
【発明が解決しようとする課題】
ところで、アクチュエータ部３０６は、一対の電極を有するコンデンサ構造を有し、しかもその静電容量は大きい。ちなみに、１５インチ、１０２４×７６８ドット（ＸＧＡ）の液晶ディスプレイのセルサイズは、０．２９５ｍｍ角であって、その静電容量は０．９ｐＦ（但し、誘電率εｒ＝６．８、セルギャップ＝６μｍ）であるが、上述の表示装置３００においては、４０インチ、ＸＧＡの場合、セルサイズが０．８ｍｍ角で、その静電容量は０．８ｎＦである。
【００１６】
このように、形状保持層３０４によるアクチュエータ部３０６を用いた表示装置３００は、液晶ディスプレイ等と比較して静電容量が大きいことから、高電圧・大電流駆動が必要となる。このことから、スイッチング素子としてＴＦＴ３０８を用いようとすると、ＴＦＴ３０８の耐圧・出力電流を大きくするために、ＴＦＴ３０８のサイズを大きくする必要がある。
【００１７】
従って、１画素当たりのアクチュエータ部３０６の面積が確保できない、もしくは画素の開口率が小さくなるという問題がある。
【００１８】
別途スイッチング素子をＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）で設けた場合、画素数に相当するスイッチング素子を設けた駆動回路と、アクチュエータ部３０６が形成された基板（アクチュエータ基板）との間で多数本の配線が必要になり、前記アクチュエータ基板での配線パターンの形成が困難になるという新たな問題が生じるおそれがある。
【００１９】
また、アクチュエータ部３０６をスイッチング駆動する際に、単純にプルアップ抵抗を設けて出力電圧をアクチュエータ部３０６に印加するような構成とした場合、アクチュエータ部３０６自体の静電容量が大きいことから、プルアップ抵抗とアクチュエータ部３０６の静電容量によるＣＲ時定数が大きくなり、アクチュエータ部３０６への充電時間が長くなるおそれがある。これは、応答速度の低下につながり、動画の表示において不利になるおそれがある。
【００２０】
そこで、プルアップ抵抗の値を低くすることも考えられるが、スイッチング素子がＯＮとされている間に、無駄に電流が消費され、消費電力の増大をもたらすおそれがある。
【００２１】
本発明はこのような課題を考慮してなされたものであり、アクチュエータ部に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる表示装置を提供することを目的とする。
【００２２】
また、本発明の他の目的は、アクチュエータ部に対して駆動電圧を印加する回路として例えばＴＦＴを用いた場合に、そのサイズを小さくすることができ、アクチュエータ部の面積に対応したスペース内で、高耐圧・大出力電流のＴＦＴを形成することを可能とする表示装置を提供することを目的とする。
【００２３】
また、本発明の他の目的は、アクチュエータ部に対して駆動電圧を印加する回路による画素面積の減少がなく、画素の開口率を確保することができる表示装置を提供することにある。
【００２４】
また、本発明の他の目的は、アクチュエータ部への充電を高速に行うことができ、かつ、低消費電力を図ることができる表示装置を提供することにある。
【００２５】
【課題を解決するための手段】
本発明に係る表示装置は、画素に応じて配列され、変位動作に応じて対応する画素をＯＮ／ＯＦＦ制御するアクチュエータ部を有する表示部と、各画素に対してそれぞれ選択／非選択を指示する多数の選択線と、選択状態にある各画素に対してそれぞれ画素信号を供給する多数の信号線と、１つの選択線からの指示と１つの信号線からの信号に応じて、対応するアクチュエータ部を駆動制御する駆動回路が前記多数の画素に応じて配列された駆動部とを具備し、前記アクチュエータ部は、一対の電極を有するコンデンサ構造を有し、前記駆動回路は、前記選択線からの選択信号に基づいて、非選択時に前記信号線からの信号の入力を禁止し、選択時に前記信号線からの信号の入力を許可する論理ゲートと、前記論理ゲートの出力信号に基づいて前記アクチュエータ部を変位制御するための駆動電圧を発生する駆動電圧発生回路とを有し、前記駆動電圧発生回路は、第１の薄膜トランジスタによるソース共通形増幅器と、該ソース共通形増幅器と電源との間に接続された第２の薄膜トランジスタとを有し、選択状態にある各画素の前記第２の薄膜トランジスタのゲートに対して抵抗制御電圧を印加する抵抗制御回路を有することを特徴とする。
【００２６】
ここで、論理ゲートと駆動電圧発生回路との間には、選択時における前記論理ゲートの出力を保持し、該出力を制御電圧とするコンデンサを有する。このコンデンサとしては、論理ゲートと駆動電圧発生回路との間に積極的にコンデンサを接続するようにしてもよいし、第２の薄膜トランジスタにおけるゲート−ソース間のキャパシタにて代用することもできる。
【００２７】
これにより、まず、選択時においては、論理ゲートを通じて入力された信号線からの信号がコンデンサにて保持される。非選択時においては、前回の選択時における信号がそのままコンデンサにて保持される。コンデンサにて保持された信号は、制御電圧として後段の駆動電圧発生回路に印加される。
【００２８】
即ち、例えば１行目の画素群が選択されたとき、各信号線からの信号がこれら画素群についてのコンデンサにそれぞれ保持され、その後に非選択状態となった場合、各信号線からの信号は、論理ゲートにて入力が禁止されることから、コンデンサには供給されず、各コンデンサには、１行目の選択時における前記信号が保持されたままとなる。そして、次のフレーム（あるいはフィールド）にて再び１行目の画素群が選択されたときに、再び各信号線からの信号が論理ゲートを通じてコンデンサに供給され、それぞれ保持されることになる。
【００２９】
一方、駆動電圧発生回路は、コンデンサにて保持されている信号が制御電圧として印加され、該制御電圧に基づいてアクチュエータ部を変位制御するための駆動電圧を発生する。従って、アクチュエータ部は、選択時においては、信号線からの信号に応じた制御電圧に基づいて変位制御され、非選択時においては、前回の選択時における変位状態が保持されることになる。
【００３０】
上述の動作がフレーム（あるいはフィールド）単位に繰り返されることで、表示部に画像が表示されることになる。
【００３１】
このように、本発明では、駆動電圧発生回路は、コンデンサからの制御電圧に基づいてアクチュエータ部を変位制御するための駆動電圧を発生する。コンデンサは、論理ゲートの出力を保持し、前記駆動電圧発生回路に対して前記制御電圧として印加する。
【００３２】
つまり、駆動電圧発生回路には、一般の論理回路に用いられている信号レベルが印加されることになる。この信号レベルとしては、例えば５ＶＴＴＬレベル、５ＶＣＭＯＳレベルといった５Ｖロジックレベルや３．３Ｖロジックレベル等の低ロジック電圧などがある。
【００３３】
従って、本発明においては、アクチュエータ部に対して駆動電圧を印加する駆動電圧発生回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる。
【００３４】
また、上述の構成により、前記選択信号の電圧や前記制御電圧として低ロジック電圧のバイナリ出力を適用することが可能となる。
【００３５】
そして、本発明では、選択状態にある各画素の前記第２の薄膜トランジスタのゲートに対して抵抗制御電圧を印加する抵抗制御回路を有することから、アクチュエータ部への充電時及び放電時において、プルアップ抵抗の抵抗値を適宜変更することが可能となる。
【００３６】
このことによる効果をアクチュエータ部に対する充電及び放電を主体に説明する。まず、アクチュエータ部に対する充電期間（例えば第１の薄膜トランジスタがＯＦＦの期間）は、アクチュエータ部への充電が開始される期間（充電開始期間）と、アクチュエータ部への充電を維持する期間（充電維持期間）とを含み、アクチュエータ部に対する放電期間（第１の薄膜トランジスタがＯＮの期間）は、アクチュエータ部での放電が開始される期間（放電開始期間）と、アクチュエータ部での放電を維持する期間（放電維持期間）とを含む。
【００３７】
これら充電期間及び放電期間を画素の属性（ＯＮ／ＯＦＦ）でみた場合、充電開始期間は、当該画素について、例えば前回の属性であるＯＦＦから今回の属性であるＯＮに切り換える期間を指し、充電維持期間は、当該画素の属性をＯＮに維持させる期間を指す。
【００３８】
また、放電開始期間は、当該画素について、例えば前回の属性であるＯＮから今回の属性であるＯＦＦに切り換える期間を指し、放電維持期間は、当該画素の属性をＯＦＦに維持させる期間を指す。
【００３９】
そして、例えば、アクチュエータ部への充電開始期間において、抵抗制御回路を通じて第２の薄膜トランジスタのゲートに高い電圧を印加する。これにより、第２の薄膜トランジスタのドレイン電流が大きくなる。即ち、第２の薄膜トランジスタの抵抗値が小さくなり、これに伴い、アクチュエータ部のキャパシタンスと第２の薄膜トランジスタの抵抗によるＣＲ時定数が小さくなり、アクチュエータ部の充電が高速に行われることになる。
【００４０】
一方、アクチュエータ部における上述の充電開始期間以外の期間（充電維持期間、もしくは放電開始期間、もしくは放電維持期間）においては、抵抗制御回路を通じて第２の薄膜トランジスタのゲートに低い電圧を印加する。これにより、第２の薄膜トランジスタの抵抗値が大きくなり、プルアップ抵抗として機能することになる。この場合、充電開始期間を除く充電期間、即ち、充電維持期間においては、第１の薄膜トランジスタがＯＦＦであるため、プルアップ抵抗とアクチュエータ部のキャパシタンスからなる時定数で充電が継続される。このとき、第２の薄膜トランジスタの抵抗値が高くなるが、アクチュエータ部への充電は、充電開始期間においてほとんど完了しているため、充電への影響はない。逆に、不要な電流が流れないということから消費電力の低減において有利となる。
【００４１】
放電期間においては、第１の薄膜トランジスタがＯＮとなるので、第２の薄膜トランジスタでの電圧降下によってアクチュエータ部の一方の電極の電位を第１の薄膜トランジスタのソース電位（例えば接地電位）にすることができる。更に、充電維持期間と放電維持期間では、アクチュエータ部の一方の電極の電位に変化はない。特に、放電維持期間では、第１の薄膜トランジスタがＯＮであるため、第２の薄膜トランジスタがプルアップ抵抗として機能することで、不要な電流による消費電力を低減することができる。つまり、第２の薄膜トランジスタに印加される電源電圧による消費電力を低く抑えることができる。
【００４２】
そして、前記構成において、前記抵抗制御回路は、前記表示部における画素の列数と同じ本数の抵抗制御線と、前記各抵抗制御線に対応して接続され、選択状態にある各画素のそれぞれ少なくともアクチュエータ部への充電開始期間とそれ以外の期間とに応じて抵抗制御電圧を可変にして出力する出力回路とを有するようにしてもよい。この場合、前記抵抗制御電圧は、前記アクチュエータ部への充電開始期間に、前記第２の薄膜トランジスタのソース−ドレイン間抵抗の抵抗値が低くなる電圧とし、前記それ以外の期間（充電維持期間、もしくは放電開始期間、もしくは放電維持期間）は、前記第２の薄膜トランジスタによるソース−ドレイン間抵抗の抵抗値が高くなる電圧とする。
【００４３】
また、前記構成において、ある画素の前記画素信号の属性をＯＮ又はＯＦＦとし、該画素における前回の画素信号の属性と今回の画素信号の属性との遷移の情報を属性遷移情報と定義したとき、前記抵抗制御回路は、前記表示部における画素の列数と同じ本数の抵抗制御線と、前記各抵抗制御線に対応して接続され、選択状態にある各画素における前記属性遷移情報に応じた抵抗制御電圧を出力する出力回路とを有するようにしてもよい。この場合、前記抵抗制御電圧は、前記属性遷移情報が示す属性の遷移が、前記アクチュエータ部への充電開始を示す場合に、前記第２の薄膜トランジスタのソース−ドレイン間抵抗の抵抗値が低くなる電圧とし、前記属性遷移情報が示す属性の遷移が、前記アクチュエータ部への充電開始以外を示す場合に、前記第２の薄膜トランジスタによるソース−ドレイン間抵抗の抵抗値が高くなる電圧とする。
【００４４】
これらの構成における抵抗制御回路による動作を説明すると、例えば１つの画素を見たとき、該画素に供給される画素信号の属性が例えば前回の属性がＯＦＦで、かつ、今回の選択においてＯＮに切り換わる場合は、該画素に対応する駆動回路では、まず、当該画素を含む行の選択によって、論理ゲートを介して画素信号がコンデンサの保持電圧レベルを変更し、変更後の保持電圧が制御電圧として駆動電圧発生回路に供給され、これにより、第１の薄膜トランジスタが例えばＯＮからＯＦＦに変わる。
【００４５】
一方、抵抗制御回路では、当該画素に対応する出力回路からは、選択行に関する画素の属性に応じた抵抗制御電圧（例えば高レベルの電圧）が出力されることになる。この高レベルの抵抗制御電圧は、当該画素に対応する抵抗制御線を通じて第２の薄膜トランジスタのゲートに印加され、該第２の薄膜トランジスタにおける抵抗値が低くなり、アクチュエータ部は、急速に充電が行われることになる。
【００４６】
これにより、アクチュエータ部の一方の電極の電位が電源の電位近くまで急速に上昇し、その結果、アクチュエータ部が変位動作して、当該画素が発光することとなる。
【００４７】
当該画素に供給される画素信号の属性が例えば今回の選択においてＯＮからＯＦＦに切り換わる場合と、ＯＦＦを維持する場合は、上述とは逆に、第１の薄膜トランジスタがＯＮになる。抵抗制御回路では、選択行に関する画素の属性に応じた抵抗制御電圧（例えば低レベルの電圧）が出力され、第２の薄膜トランジスタの抵抗値は高くなり、プルアップ抵抗として機能することになる。
【００４８】
これにより、第２の薄膜トランジスタでの電圧降下によってアクチュエータ部の一方の電極の電位が第１の薄膜トランジスタのソース電位（例えば接地電位）とほぼ同じになり、アクチュエータ部が例えば復帰動作し、その結果、当該画素が消光する、又はアクチュエータ部の復帰動作、つまり、画素の消光を維持することとなる。
【００４９】
最後に、当該画素に供給される画素信号の属性がＯＮを維持する場合は、第１の薄膜トランジスタはＯＦＦを維持することになる。抵抗制御回路では、選択行に関する画素の属性に応じた抵抗制御電圧（例えば低レベル電圧）が出力され、これにより、第２の薄膜トランジスタの抵抗値は高くなり、プルアップ抵抗として機能し、この抵抗値とアクチュエータ部のキャパシタンスからなる時定数で充電を継続する。この場合、上述したように、不要な電流が流れなくなるため、消費電力の低減において有利になる。
【００５０】
ところで、通常、薄膜トランジスタを抵抗として使用する場合は、デプレッション型ＦＥＴを用いるのが一般的であるが、上述のように、出力回路を通じて第２の薄膜トランジスタのゲートに印加すべき抵抗制御電圧を出力するようにしているため、出力回路の出力段に例えば増幅器を接続すれば、該増幅器の増幅率の選定によって様々な電圧を出力することができることから、第２の薄膜トランジスタとして、エンハンスメント形ＦＥＴを使用することも可能である。
【００５１】
これは、例えばＣｄＳｅ材料等のように、ｎチャネルしか形成できない材料にも対応することができ、また、ｎチャネルのエンハンスメント形ＦＥＴしか形成できない場合にも十分に対応させることができる。
【００５２】
また、薄膜トランジスタの通常の使用例では、基板とソース端子とを接続して、３端子構造とすることが一般的である。この場合、第２の薄膜トランジスタのゲートに印加すべきゲート電圧を、流動的なソース電位に基づいて制御しなければならないため、各信号の電位関係をいちいち把握する必要があり、設計が面倒になると共に、設計の自由度も低下するおそれがある。
【００５３】
しかし、本発明では、少なくとも前記第２の薄膜トランジスタは、ソース端子と分離され、かつ、半導体基板に対するバイアス端子を有する４端子構造とすれば、第２の薄膜トランジスタのゲート電圧を、基板電位という固定電位に基づいて制御することができ、設計が容易になると共に、設計の自由度も向上する。
【００５４】
また、前記論理ゲートは、トランスファゲートであってもよい。この場合、論理ゲートを１つのトランジスタにて構成することが可能となり、論理ゲートを駆動電圧発生回路と共に薄膜トランジスタにてアクチュエータ部の面積に対応したスペース内で形成することができる。しかも、この構成で、駆動回路として薄膜トランジスタを用いた場合、１つの導電型（例えばｎチャネル）によるトランジスタの形成も可能となる。
【００５５】
【発明の実施の形態】
以下、本発明に係る表示装置の実施の形態例について、図１〜図１９を参照しながら説明する。
【００５６】
本実施の形態に係る表示装置１０は、図１に示すように、表示装置１０としての表示面積を有する導光板１２の背面に、複数個の表示素子１４が配列されて構成されている。
【００５７】
表示素子１４は、図２に示すように、光源１６からの光１８が導入される光導波板２０と、該光導波板２０の背面に対向して設けられ、かつ多数のアクチュエータ部２２が画素に対応してマトリクス状あるいは千鳥状に配列された表示部２４とを有する。
【００５８】
画素の配列構成は、図３に示すように、２つのアクチュエータ部２２にて１つのドットを構成し、更に、３つのドット（赤色ドット２６Ｒ、緑色ドット２６Ｇ及び青色ドット２６Ｂ）で１つの画素２８を構成する。また、図２の表示素子１４においては、画素２８の並びを水平方向に３２個（９６ドット）、垂直方向に３２個（３２ドット）としている。
【００５９】
そして、この表示装置１０は、図１に示すように、例えばＶＧＡ（Ｖｉｄｅｏ　Ｇｒａｐｈｉｃｓ　Ａｒｒａｙ）の規格に準拠すべく、水平方向に６４０画素（１９２０ドット）が並び、垂直方向に４８０画素（４８０ドット）が並ぶように、導光板１２の背面に、表示素子１４を水平方向に２０個、垂直方向に１５個配列させるようにしている。
【００６０】
導光板１２は、ガラス板やアクリル板等の可視光領域での光透過率が大であって、かつ、均一なものが使用され、各表示素子１４間は、ワイヤボンディングや半田付け、端面コネクタ、裏面コネクタ等で接続することにより相互間の信号供給が行えるようになっている。
【００６１】
なお、前記導光板１２と各表示素子１４の光導波板２０は、屈折率が類似したものが好ましく、導光板１２と光導波板２０とを貼り合わせる場合には、透明な接着剤や液体を用いてもよい。この接着剤や液体は、導光板１２や光導波板２０と同様に、可視光領域において均一で、かつ、高い光透過率を有することが好ましく、また、屈折率も導光板１２や光導波板２０と近いものに設定することが、画面の明るさを確保する上で望ましい。
【００６２】
ところで、各表示素子１４においては、図２に示すように、各アクチュエータ部２２上に、それぞれ画素構成体３０が積層されている。
【００６３】
表示部２４は、例えばセラミックスにて構成されたアクチュエータ基板３２を有し、該アクチュエータ基板３２の各画素２８に応じた位置にアクチュエータ部２２が配設されている。前記アクチュエータ基板３２は、一主面が光導波板２０の背面に対向するように配置されており、該一主面は連続した面（面一）とされている。アクチュエータ基板３２の内部には、各画素２８に対応した位置にそれぞれ後述する振動部を形成するための空所３４が設けられている。各空所３４は、アクチュエータ基板３２の他端面に設けられた径の小さい貫通孔３６を通じて外部と連通されている。
【００６４】
前記アクチュエータ基板３２のうち、空所３４の形成されている部分が薄肉とされ、それ以外の部分が厚肉とされている。薄肉の部分は、外部応力に対して振動を受けやすい構造となって振動部３８として機能し、空所３４以外の部分は厚肉とされて前記振動部３８を支持する固定部４０として機能するようになっている。
【００６５】
つまり、アクチュエータ基板３２は、最下層である基板層３２Ａと中間層であるスペーサ層３２Ｂと最上層である薄板層３２Ｃとの積層体であって、スペーサ層３２Ｂのうち、アクチュエータ部２２に対応する箇所に空所３４が形成された一体構造体として把握することができる。基板層３２Ａは、補強用基板として機能するほか、配線用の基板としても機能するようになっている。なお、前記アクチュエータ基板３２は、一体焼成であっても、後付けであってもよい。
【００６６】
前記基板層３２Ａ、スペーサ層３２Ｂ及び薄板層３２Ｃの構成材料としては、例えば、安定化酸化ジルコニウム、部分安定化酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル及びムライト等の高耐熱性、高強度及び高靭性を兼ね備えるものが好適に採用される。なお、基板層３２Ａ、スペーサ層３２Ｂ及び薄板層３２Ｃは、全て同一材料としてもよく、それぞれ別の材料としてもよい。
【００６７】
そして、前記薄板層３２Ｃの厚みとしては、アクチュエータ部２２を大きく変位させるために、通常５０μｍ以下とされ、好ましくは３〜２０μｍ程度とされる。
【００６８】
スペーサ層３２Ｂは、アクチュエータ基板３２に空所３４を構成するものとして存在していればよく、その厚みは特に制限されるものではない。しかし一方で、空所３４の利用目的に応じてその厚みを決定してもよく、その中でもアクチュエータ部２２が機能する上で必要以上の厚みを有さず、例えば図４に示すように、薄い状態で構成されていることが好ましい。即ち、スペーサ層３２Ｂの厚みは、利用するアクチュエータ部２２の変位の大きさ程度であることが好ましい。
【００６９】
このような構成により、薄肉の部分（振動部３８の部分）の撓みが、その撓み方向に近接する基板層３２Ａにより制限され、意図しない外力の印加に対して、前記薄肉部分の破壊を防止するという効果が得られる。なお、基板層３２Ａによる撓みの制限効果を利用して、アクチュエータ部２２の変位を特定値に安定させることも可能である。
【００７０】
また、スペーサ層３２Ｂを薄くすることで、アクチュエータ基板３２自体の厚みが低減し、曲げ剛性を小さくすることができるため、例えばアクチュエータ基板３２を別体に接着・固定するにあたって、相手方（例えば光導波板２０）に対し、自分自身（この場合、アクチュエータ基板３２）の反り等が効果的に矯正され、接着・固定の信頼性の向上を図ることができる。
【００７１】
加えて、アクチュエータ基板３２が全体として薄く構成されるため、アクチュエータ基板３２を製造する際に、原材料の使用量を低減することができ、製造コストの観点からも有利な構造である。従って、スペーサ層３２Ｂの具体的な厚みとしては、３〜５０μｍとすることが好ましく、中でも３〜２０μｍとすることが好ましい。
【００７２】
一方、基板層３２Ａの厚みとしては、上述したスペーサ層３２Ｂを薄く構成することから、アクチュエータ基板３２全体の補強目的として、一般に５０μｍ以上、好ましくは８０〜３００μｍ程度とされる。
【００７３】
ここで、アクチュエータ部２２と画素構成体３０の具体例を図５に基づいて説明する。なお、図５は、外力に対して変形しない材料で構成されている桟４２と、光導波板２０との間に光遮蔽層４４を設けた場合を示す。
【００７４】
まず、アクチュエータ部２２は、図５に示すように、前記振動部３８と固定部４０のほか、該振動部３８上に直接形成された圧電／電歪層４６と、該圧電／電歪層４６の上面と下面に形成された一対の電極４８（下部電極４８ａ及び上部電極４８ｂ）とを有する。
【００７５】
一対の電極４８は、図５に示すように、圧電／電歪層４６に対して上下に形成した構造や片側だけに形成した構造でもよいし、圧電／電歪層４６の上部のみに一対の電極４８を形成するようにしてもよい。
【００７６】
一対の電極４８を圧電／電歪層４６の上部のみに形成する場合、一対の電極４８の平面形状としては、多数のくし歯が相補的に対峙した形状のほか、特開平１０−７８５４９号公報にも示されているように、渦巻き状や多枝形状などを採用してもよい。
【００７７】
ところで、図５に示すように、一対の電極４８として、圧電／電歪層４６の下面に下部電極４８ａを形成し、圧電／電歪層４６の上面に上部電極４８ｂを形成した場合においては、図２及び図５に示すように、アクチュエータ部２２を空所３４側に凸となるように一方向に屈曲変位させることも可能であり、その他、図６に示すように、アクチュエータ部２２を光導波板２０側に凸となるように、他方向に屈曲変位させることも可能である。なお、図６に示す例は、光遮蔽層４４（図２参照）を形成しない場合を示す。
【００７８】
一方、画素構成体３０は、例えば図５に示すように、アクチュエータ部２２上に形成された白色散乱体５０と色フィルタ５２と透明層５４との積層体で構成される変位伝達部である。
【００７９】
更に、前記積層体の他に、（１）前記白色散乱体５０の代わりに光反射層と絶縁層を積層して介在させた場合、（２）アクチュエータ部２２上に形成された画素構成体３０である変位伝達部を有色散乱体と透明層の積層体で構成した場合、（３）前記変位伝達部を透明層、有色散乱体、光反射層及び絶縁層の積層体で構成した場合、等の組み合わせが考えられる。
【００８０】
また、この表示素子１４においては、図２、図５及び図６に示すように、光導波板２０とアクチュエータ基板３２との間において、画素構成体３０以外の部分に形成された桟４２を有して構成され、図６の例では、桟４２の上面に直接光導波板２０が固着された場合を示している。桟４２の材質は、熱、圧力に対して変形しないものが好ましい。
【００８１】
ここで、表示素子１４の動作を図２及び図５を参照しながら簡単に説明する。まず、下部電極４８ａを電位の基準点（例えば５０Ｖ）に取ると、上部電極４８ｂに例えば高レベルの駆動電圧（６０Ｖ）が印加された場合、上部電極４８ｂ及び下部電極４８ａ間に低レベル電圧（−１０Ｖ）がかかり、反対に、上部電極４８ｂに低レベルの駆動電圧（０Ｖ）が印加された場合、上部電極４８ｂ及び下部電極４８ａ間に高レベル電圧（５０Ｖ）がかかることになる。
【００８２】
このような状態で、光導波板２０の例えば端部から光１８が導入される。この場合、画素構成体３０が光導波板２０に接触していない状態で、光導波板２０の屈折率の大きさを調節することにより、全ての光１８を光導波板２０の前面及び背面において透過することなく内部で全反射させるようにする。光導波板２０の屈折率ｎとしては、１．３〜１．８が望ましく、１．４〜１．７がより望ましい。
【００８３】
この例においては、アクチュエータ部２２の自然状態において、画素構成体３０の端面が光導波板２０の背面に対して光１８の波長以下の距離で接触しているため、光１８は、画素構成体３０の表面で反射し、散乱光６２となる。この散乱光６２は、一部は再度光導波板２０の中で反射するが、散乱光６２の大部分は光導波板２０で反射されることなく、光導波板２０の前面（表面）を透過することになる。これによって、全てのアクチュエータ部２２がＯＮ状態となり、そのＯＮ状態が発光というかたちで具現され、しかも、その発光色は画素構成体３０に含まれる色フィルタ５２や白色散乱体５０の色に対応したものとなる。この場合、全てのアクチュエータ部２２に対応する画素がＯＮ状態となっているため、表示素子１４の画面からは白色が表示されることになる。
【００８４】
また、更には、アクチュエータ部の上部電極４８ｂに対して、先に例示した低レベル電圧（−１０Ｖ）が駆動電圧として印加されることにより、画素構成体３０の端面が光導波板２０の背面に対して押し付ける状態で接触し、より確実なＯＮ状態を作り出すことが可能となり、安定した表示が可能となる。
【００８５】
この状態から、あるドット２６に対応するアクチュエータ部２２の上部電極４８ｂに高レベルの駆動電圧（６０Ｖ）が印加されると、当該アクチュエータ部２２が図２に示すように、空所３４側に凸となるように屈曲変位、即ち、下方に屈曲変位して、画素構成体３０の端面が光導波板２０から離隔し、当該アクチュエータ部２２に対応する画素がＯＦＦ状態となり、そのＯＦＦ状態が消光というかたちで具現される。
【００８６】
つまり、この表示素子１４は、画素構成体３０の光導波板２０への接触の有無により、光導波板２０の前面における光の発光（漏れ光６２）の有無を制御することができる。
【００８７】
そして、各表示素子１４は、図７に示すように、駆動部７０を有する。この駆動部７０は、表示部２４の各画素（アクチュエータ部２２）に対応して配列され、対応するアクチュエータ部２２を駆動制御する駆動回路７２と、多数の画素（アクチュエータ部２２）の行数に応じた本数の行選択線７４と、多数の画素の列数に応じた本数の信号線７６とを有する。
【００８８】
また、この駆動部７０は、垂直シフト回路７８と、水平シフト回路８０と、信号制御回路８２と、抵抗制御回路１００とを有する。
【００８９】
垂直シフト回路７８は、行選択線７４に選択的に選択信号Ｓｓを供給して、１行単位にアクチュエータ部２２を順次選択する。水平シフト回路８０は、信号線７６にパラレルに画素信号Ｓｄを出力して、前記垂直シフト回路７８にて選択された行（選択行）の各駆動回路７２にそれぞれ画素信号Ｓｄを供給する。信号制御回路８２は、水平シフト回路８０と、入力される映像信号Ｓｖ及び同期信号Ｓｃに基づいて垂直シフト回路７８及び水平シフト回路８０を制御する。
【００９０】
抵抗制御回路１００は、表示部２４における画素の列数と同じ本数の抵抗制御線１０２と、各抵抗制御線１０２に対応して接続された出力回路１０４とを有する。各出力回路１０４には、それぞれ対応する信号線７６から画素信号Ｓｄが供給され、対応する抵抗制御線１０２から、画素信号Ｓｄに応じた抵抗制御電圧Ｖｇが出力されるようになっている。
【００９１】
具体的には、出力回路１０４は、図８に示すように、カウンタ１１０と、レジスタ１１２と、調整回路１１４と、増幅器１１６とを有する。増幅器１１６は例えばオペアンプ等で構成することができる。
【００９２】
カウンタ１１０は、垂直シフト回路７８（図７参照）からの同期信号Ｓｈ（行選択のタイミングに同期した信号）の入力毎に計数を行い、表示部２４の行数＋１を計数した時点で、初期値「１」に復帰するという計数動作を行う。つまり、カウンタ１１０での計数値が現在選択している行を示すこととなる。
【００９３】
レジスタ１１２は、対応する出力回路１０４が管轄する列の画素毎の属性（ＯＮ／ＯＦＦ）を１／０のビット情報として格納する記憶装置として機能する。
【００９４】
調整回路１１４は、例えばカウンタ１１０での計数の終了を示す割込み入力に基づいてイネーブル状態となり、レジスタ１１２の記憶領域のうち、カウンタ１１０が示す計数値に対応するアドレスからビット情報を読み出して、その読み出したビット情報と信号線７６を通じて供給された今回の画素信号Ｓｄの属性とを比較して、その比較結果に基づいた増幅用の信号Ｓｒを出力する。
【００９５】
増幅器１０６は、供給された増幅用の信号Ｓｒを所定の増幅率で増幅して、対応する抵抗制御線１０２に電圧信号（抵抗制御電圧Ｖｇ）として出力する。画素信号Ｓｄの属性と抵抗制御電圧Ｖｇとの関係は後述する。
【００９６】
その後、今回の画素信号Ｓｄの属性をビット情報として、レジスタ１１２の記憶領域のうち、カウンタ１１０が示す計数値に対応するアドレスに格納する。
【００９７】
なお、垂直シフト回路７８、水平シフト回路８０、信号制御回路８２及び抵抗制御回路１００には、電源部８４から電源電圧が供給される。駆動回路７２の具体例については後述する。
【００９８】
ここで、駆動部７０の実装について説明する。駆動部７０を表示素子１４に実装する場合、アクチュエータ部２２が形成されたアクチュエータ基板３２のアクチュエータ部２２の形成面に実装することが考えられる。しかし、この場合、画素の開口率に直接関わるアクチュエータ部２２の面積を十分に確保できなくなるおそれがある。一方、アクチュエータ基板３２のうち、アクチュエータ部２２が形成されていない面に実装する場合、実装スペースの確保が困難であるだけでなく、工程が複雑になり、アクチュエータ基板３２の歩留まりの低下を招くおそれがある。
【００９９】
そこで、本実施の形態では、図９に示すように、多数の画素に応じて配列されたアクチュエータ部２２をアクチュエータ基板３２に形成し、駆動部７０を別の回路基板１３０に形成し、光導波板２０とアクチュエータ基板３２とを貼り合わせ、更に、アクチュエータ基板３２の裏面に回路基板１３０を貼り合わせる。
【０１００】
具体的には、図１０に示すように、一主面に多数のアクチュエータ部２２（図９参照）が配列形成されたアクチュエータ基板３２のほかに、一主面に駆動回路７２（形成範囲を破線で示す）が配列形成された回路基板１３０を用意する。アクチュエータ基板３２の一主面から他主面につながるスルーホール６６（図５参照）を各アクチュエータ部２２に対応して多数設け、該スルーホール６６におけるアクチュエータ基板３２の他主面側に電極パッド１３２を形成する。即ち、これら電極パッド１３２は、一主面に設けられたアクチュエータ部２２に対応した位置に設けられることになる。
【０１０１】
一方、回路基板１３０は、アクチュエータ基板３２の裏面に貼り合わせたときに、各電極パッド１３２に対応した位置にそれぞれ駆動回路７２の出力パッド１３４が形成されている。これら電極パッド１３２と出力パッド１３４との電気的接続によって、回路基板１３０における各駆動回路７２とアクチュエータ基板３２における各アクチュエータ部２２とが電気的に接続されることになる。
【０１０２】
これらアクチュエータ基板３２と回路基板１３０との貼り合わせは、アクチュエータ基板３２の裏面（多数の電極パッド１３２が形成された面）と回路基板１３０の一主面とを互いに合わせ、アクチュエータ基板３２における電極パッド１３２と回路基板１３０における出力パッド１３４とを例えば半田や導電性樹脂などで貼り合わせる。この貼り合わせによって、アクチュエータ部２２の一方の電極（例えば上部電極４８ｂ）と駆動回路７２の出力とが電気的に接続されることになる。
【０１０３】
このような構成により、画素の開口率に直接関わるアクチュエータ部２２を、駆動回路７２の形成面積を考慮せずに配列形成することができ、駆動回路７２についても、アクチュエータ部２２の形成面積を考慮せずに配列形成することができる。
【０１０４】
従って、画素の開口率を大幅に向上させることができると共に、駆動回路７２のレイアウトも自由に設定することができ、回路素子の選択性の向上、設計の自由度の向上を実現させることができる。これは、表示装置１０の製造コストの低廉化を図ることができるほか、表示装置１０の利用形態（設置される環境や使用目的等）に応じて様々な構成の表示装置１０を作製できることにつながる。
【０１０５】
更に、この実施の形態では、図１０に示すように、回路基板１３０の一主面に、駆動回路７２のほかに、行選択線７４、信号線７６及び抵抗制御線１０２を形成するようにしている。アクチュエータ部２２が形成されたアクチュエータ基板３２に行選択線７４、信号線７６及び抵抗制御線１０２を形成する場合は、アクチュエータ部２２間の隙間を蛇行させながら配線する必要があり、配線設計の自由度が低くなることと、寄生インダクタンスや寄生抵抗の発生も懸念される。
【０１０６】
しかし、本実施の形態のように、行選択線７４、信号線７６及び抵抗制御線１０２を駆動回路７２と共に回路基板１３０に形成することにより、アクチュエータ部２２の配置に関係なく、自由に配線形成することができることから、配線設計の自由度が向上すると共に、寄生インダクタンスや寄生抵抗の低減も期待できる。
【０１０７】
回路基板１３０の構成材料としては、セラミックス、ガラス、プラスチック（板状もしくはフィルム状）等を用いることができる。例えばガラスについては、高耐熱性であることと、表面の欠陥が少ない、あるいは小さいことが好ましい。市販のものでは、コーニング社製のＥａｇｌｅ２０００、Ｃｏｄｅ１７３７、日本板硝子社製のＮＡ３５、旭硝子社製のＡＮ６３５を使用することができる。
【０１０８】
また、プラスチックを用いる場合は、軽量、堅牢、柔軟で、製造コスト的に有利なロール・ツー・ロール方式が適用できるという利点がある。しかし、耐熱性で問題があるため、低温でＴＦＴを製造することが好ましい。
【０１０９】
一方、行選択線７４への選択信号Ｓｓの供給や、信号線７６への画素信号Ｓｄの供給、並びに論理ゲート９０への電源供給として、図９に示すように、低圧ロジックＩＣ１３６を用いることができる。この場合、回路基板１３０の一主面に形成された駆動部７０から多数の配線を回路基板１３０の外部へと引き出す必要があるが、この方法として、図１１に示すように、アクチュエータ部２２と回路基板１３０との貼り合わせ部分から例えばＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ　Ｃｏｎｄｕｃｔｉｖｅ　Ｆｉｌｍ）１３８を介して直接ＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）やＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）などのケーブル１４０を通じて低圧ロジックＩＣ１３６（図９参照）に接続する方法が考えられる。
【０１１０】
しかし、この方法の場合、ケーブル１４０を引き回すスペースが必要になることから、図１に示すように、多数の表示素子１４を配列させて大型の表示装置１０を構成した場合に、表示素子１４間の接合部の隙間が大きくなるという問題が生じる。
【０１１１】
そこで、本実施の形態では、回路基板１３０としてガラスを用いる場合、図１２に示すように、回路基板１３０の一主面から端面及び裏面にかけて配線パターン１４２を印刷し（端面印刷）、回路基板１３０の裏面において、ＡＣＦ１３８及びケーブル１４０を通じて低圧ロジックＩＣ１３６（図９参照）に接続する。
【０１１２】
回路基板１３０としてプラスチックあるいはセラミックスを用いる場合は、図１０に示すように、回路基板１３０に、それぞれ駆動回路７２に対応してスルーホール１４４を形成し、各スルーホール１４４から配線を引き出すようにすればよい。
【０１１３】
これらの方法においては、表示素子１４間の接合部の隙間を限りなく小さくすることができ、大型の表示装置１０を構成した場合に、各表示素子１４の継ぎ目が目立たなくなり、画像表示上の品位を高めることができる。
【０１１４】
なお、駆動部７０を回路基板１３０に形成した場合は、図１１及び図１２に示すように、回路基板１３０に１以上の通気孔１７０を形成することが好ましい。これにより、アクチュエータ部２２の耐久性並びに表示素子１４及び表示装置１０の耐久性が著しく向上する。
【０１１５】
次に、本実施の形態に係る駆動回路７２について説明する。該駆動回路７２は、図１３に示すように、論理ゲート９０と、コンデンサＣ１と、駆動電圧発生回路９４とを有する。
【０１１６】
論理ゲート９０は、行選択線７４から供給される選択信号Ｓｓに基づいて、非選択時に信号線７６からの画素信号Ｓｄの入力を禁止し、選択時に信号線７６からの画素信号Ｓｄの入力を許可する。コンデンサＣ１は、選択時における論理ゲート９０の出力を保持し、制御電圧Ｖｃ１として出力する。駆動電圧発生回路９４は、前記コンデンサＣ１からの制御電圧Ｖｃ１と抵抗制御線１０２からの抵抗制御電圧Ｖｇとに基づいてアクチュエータ部２２を変位制御するための駆動電圧Ｖｄを発生する。
【０１１７】
次に、本実施の形態に係る駆動回路７２の具体例について図１４を参照しながら説明する。
【０１１８】
この具体例に係る駆動回路７２は、図１４に示すように、論理ゲート９０がトランスファゲートＭ１で構成され、駆動電圧発生回路９４は、チャネル幅の大きいＴＦＴ（パワーＴＦＴ（Ｍ２））を有する。
【０１１９】
パワーＴＦＴ（Ｍ２）は、ゲートに、コンデンサＣ１の一方の端子が抵抗Ｒ２を介して接続され、ドレインには、チャネル幅の大きいＴＦＴ（パワーＴＦＴ（Ｍ３））を通じて電源電圧（６０Ｖ）が印加される。また、パワーＴＦＴ（Ｍ２）のドレインは、抵抗Ｒ４を介してアクチュエータ部２２における上部電極４８ｂに接続されている。
【０１２０】
トランスファゲートＭ１、パワーＴＦＴ（Ｍ２）、パワーＴＦＴ（Ｍ３）は共に、エンハンスメント型のｎ−ＦＥＴにて構成されている。図１４に示されている抵抗Ｒ１及びＲ２は必ずしも接続する必要はない。また、コンデンサＣ１についてもパワーＴＦＴ（Ｍ２）のゲート−ソース間のキャパシタＣｇｓにて代用することができる。
【０１２１】
また、行選択線７４に供給される選択信号Ｓｓは、高レベルが５Ｖ、低レベルが０Ｖに設定され、信号線７６に供給される画素信号Ｓｄは、高レベルが５Ｖ（属性：ＯＦＦ）、低レベルが０Ｖ（属性：ＯＮ）に設定されている。
【０１２２】
そして、パワーＴＦＴ（Ｍ３）のゲートには、対応する抵抗制御線１０２を介して抵抗制御回路１００の１つの出力回路１０４（図７参照）が接続されている。
【０１２３】
図７に示す抵抗制御回路１００の動作について説明すると、まず、垂直シフト回路７８によって１つの行が選択されると、垂直シフト回路７８から同期信号Ｓｈが各出力回路１０４のカウンタ１１０に供給され、各カウンタ１１０において計数が行われ、更に各調整回路１１４がイネーブルとされる。イネーブル状態とされた調整回路１１４は、レジスタ１１２から今回の選択行に関するビット情報を読み出し、その読み出したビット情報と信号線７６を通じて供給された今回の画素信号Ｓｄの属性とを比較して、その比較結果に基づいた増幅用の信号Ｓｒを出力する。
【０１２４】
各増幅器１０６は、入力された増幅用の信号Ｓｒを所定の増幅率にて増幅して、対応する抵抗制御線１０２に出力する。
【０１２５】
表示部２４では、垂直シフト回路７８にて１つの行が選択されており、この選択された行に関する各画素には、それぞれ対応する信号線７６と抵抗制御線１０２からそれぞれ画素信号Ｓｄと抵抗制御電圧Ｖｇが供給されることになる。
【０１２６】
そして、選択された画素においては、図１４に示すように、信号線７６を通じて供給された画素信号ＳｄがトランスファゲートＭ１を介してコンデンサＣ１に蓄積され、該コンデンサＣ１での蓄積電圧が制御電圧Ｖｃ１としてパワーＴＦＴ（Ｍ２）のゲートに印加される。
【０１２７】
また、パワーＴＦＴ（Ｍ３）のゲートには、抵抗制御線１０２を通じて供給された抵抗制御電圧Ｖｇが印加される。
【０１２８】
ここで、説明を簡単にするために、図１５に示すように、４行走査で５階調（４ステップ／１フレーム）であって、特に、１行目の画素が１フレームの１ステップ目でＯＮ、３ステップ目でＯＦＦした場合を想定する。
【０１２９】
図１５において実線で囲む期間が選択期間、破線で囲む期間が非選択期間である。選択期間は、論理ゲート９０（トランスファゲートＭ１）をＯＮにして、パワーＴＦＴ（Ｍ２）のゲート電圧レベルを変更する期間である。また、アクチュエータ部２２への充電は、１ステップの期間（＝選択期間×走査行数）で行っている。
【０１３０】
そして、１行目の画素においては、ステップ１の選択期間で属性がＯＦＦからＯＮに切り換わり、アクチュエータ部２２への充電が開始される。その後のステップ１の非選択期間並びにステップ２の選択期間及び非選択期間は、アクチュエータ部２２への充電を維持する期間としてみることができる。
【０１３１】
従って、ステップ１及びステップ２で示すアクチュエータ部２２への充電期間Ｔａのうち、前回の属性がＯＦＦであって、かつ、今回の属性がＯＮの場合における選択期間を充電開始期間Ｔａ１として定義することができ、それ以外の期間を充電維持期間Ｔａ２として定義することができる。
【０１３２】
また、ステップ３の選択期間では、属性がＯＮからＯＦＦに切り換わり、アクチュエータ部２２での放電が開始されることになる。その後の３ステップ目の非選択期間並びに４ステップ目の選択期間及び非選択期間は、アクチュエータ部２２への放電を維持する期間としてみることができる。
【０１３３】
従って、ステップ３及びステップ４で示すアクチュエータ部２２での放電期間Ｔｂのうち、前回の属性がＯＮであって、かつ、今回の属性がＯＦＦの場合における選択期間を放電開始期間Ｔｂ１として定義することができ、それ以外の期間を放電維持期間Ｔｂ２として定義することができる。
【０１３４】
上述のことを前提として、画素信号Ｓｄの属性と抵抗制御電圧Ｖｇとの関係を説明する。まず、パワーＴＦＴ（Ｍ３）の入出力特性は、図１６に示すように、Ｖｇ−Ｖｓｇ≧０の領域において、０Ｖを基点として、Ｖｇ−Ｖｓｇの増加に伴ってドレイン電流Ｉｄの値が指数関数的に増加する特性を有する。
【０１３５】
そして、パワーＴＦＴ（Ｍ３）をスイッチングトランジスタとしてではなく、抵抗として使用するのであれば（説明を簡単にするために、Ｖｓｇ＝Ｖｓｓ（０Ｖ）とする）、ゲートに印加される電圧の下限Ｖｇｂとしては、０Ｖ付近となる電圧を設定でき、上限Ｖｇｕとしては５Ｖ以上の電圧を設定することができる。
【０１３６】
本実施の形態では、画素信号Ｓｄの属性がＯＦＦからＯＮに切り換わる期間（充電開始期間Ｔａ１）において、抵抗制御電圧Ｖｇとして例えば上限電圧Ｖｇｕが出力される。このとき、パワーＴＦＴ（Ｍ３）は、いわゆる低抵抗状態となり、ドレイン電流Ｉｄは大きくなる。
【０１３７】
画素信号Ｓｄの属性がＯＮを維持する期間（充電維持期間Ｔａ２）、あるいは画素信号Ｓｄの属性がＯＮからＯＦＦに切り換わる期間（放電開始期間Ｔｂ１）、あるいは画素信号Ｓｄの属性がＯＦＦを維持する期間（放電維持期間Ｔｂ２）においては、抵抗制御電圧Ｖｇとして例えば下限電圧Ｖｇｂが出力される。このとき、パワーＴＦＴ（Ｍ３）は、いわゆる高抵抗状態となり、ドレイン電流Ｉｄはほとんど流れない状態となる。
【０１３８】
次に、具体例に係る駆動回路７２の動作について図１７〜図１９をも参照しながら説明する。この説明では、各アクチュエータ部２２の下部電極４８ａに一定電位（例えば５０Ｖ）が印加されている場合を想定して説明する。また、図１８において、「１」は高レベル、「０」は低レベルを示す。
【０１３９】
まず、図１７の時点ｔ１において、行選択線７４の選択信号Ｓｓが高レベル、信号線７６の画素信号Ｓｄが高レベル（属性：ＯＦＦ）になると（放電開始期間Ｔｂ１）、トランスファゲートＭ１からコンデンサＣ１に向かって電流が流れ、これにより、コンデンサＣ１に電荷が蓄積され（充電）、高レベル電圧（５Ｖ）が保持されることになる。即ち、コンデンサＣ１の出力である制御電圧Ｖｃ１が高レベルとなり、これによって、パワーＴＦＴ（Ｍ２）がＯＮとなり、アクチュエータ部２２の上部電極４８ｂには、低レベルの駆動電圧Ｖｄ（０Ｖ）が印加される。
【０１４０】
これにより、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、高レベル電圧（５０Ｖ）が印加されることになり、該アクチュエータ部２２は、下方に変位し、該アクチュエータ部２２に対応する画素は消光状態（ＯＦＦ）となる。
【０１４１】
この放電開始期間Ｔｂ１においては、パワーＴＦＴ（Ｍ３）のゲートに、抵抗制御電圧Ｖｇとして例えば下限電圧Ｖｇｂが印加されることから、ドレイン電流Ｉｄは小さくなる。即ち、パワーＴＦＴ（Ｍ３）のソース−ドレイン間の抵抗値が大きくなり、パワーＴＦＴ（Ｍ３）は、プルアップ抵抗として機能することになる。この場合、パワーＴＦＴ（Ｍ３）での電圧降下によってアクチュエータ部２２の上部電極４８ｂの電位をパワーＴＦＴ（Ｍ２）のソース電位（例えば接地電位）にすることができることから、パワーＴＦＴ（Ｍ３）のソース−ドレイン間に印加される電源電圧（例えば６０Ｖ）による消費電力を低く抑えることができる。
【０１４２】
その後、時点ｔ２において、行選択線７４の選択信号Ｓｓが低レベルになると（放電維持期間Ｔｂ２）、トランスファゲートＭ１はＯＦＦとなる。その結果、トランスファゲートＭ１の出力インピーダンスが高くなり、コンデンサＣ１には高レベル電圧（５Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＦＦのままである。
【０１４３】
その後、時点ｔ３において、行選択線７４の選択信号Ｓｓが高レベル、信号線７６の画素信号Ｓｄが低レベル（属性：ＯＮ）になると（充電開始期間Ｔａ１）、トランスファゲートＭ１のゲートには、高レベル電圧（５Ｖ）が印加されることから、該トランスファゲートＭ１はＯＮとなる。このとき、コンデンサＣ１から信号線７６に向かって電流が流れ（放電）、コンデンサＣ１には低レベル電圧（０Ｖ）が保持されることになる。即ち、コンデンサＣ１の出力である制御電圧Ｖｃ１が低レベルとなり、これによって、パワーＴＦＴ（Ｍ２）がＯＦＦとなり、アクチュエータ部２２の上部電極４８ｂには、高レベルの駆動電圧Ｖｄ（６０Ｖ）が印加される。
【０１４４】
これにより、アクチュエータ部２２の一対の電極４８ａ及び４８ｂ間には、低レベル電圧（−１０Ｖ）が印加されることになり、該アクチュエータ部２２は、上方に変位し、該アクチュエータ部２２に対応する画素は発光状態（ＯＮ）となる。
【０１４５】
この充電開始期間Ｔａ１においては、パワーＴＦＴ（Ｍ３）のゲートに、抵抗制御電圧Ｖｇとして例えば上限電圧Ｖｇｕが印加されることから、ドレイン電流Ｉｄは大きくなる。即ち、パワーＴＦＴ（Ｍ３）のソース−ドレイン間の抵抗値が小さくなり、これに伴い、図１９の特性図に示すように、アクチュエータ部２２のキャパシタンスとパワーＴＦＴ（Ｍ２）の抵抗によるＣＲ時定数が小さくなり、アクチュエータ部２２の充電が高速に行われることになる。
【０１４６】
その後、時点ｔ４において、行選択線７４の選択信号Ｓｓが低レベルになると（充電維持期間Ｔａ２）、トランスファゲートＭ１のゲートには、低レベル電圧（０Ｖ）が印加されることから、該トランスファゲートＭ１はＯＦＦとなる。その結果、トランスファゲートＭ１の出力インピーダンスが高くなり、コンデンサＣ１には低レベル電圧（０Ｖ）が保持された状態となる。従って、当該アクチュエータ部２２に対応する画素は依然ＯＮのままである。
【０１４７】
この充電維持期間Ｔａ２においては、パワーＴＦＴ（Ｍ３）のゲートに、抵抗制御電圧Ｖｇとして例えば下限電圧Ｖｇｂが印加されることから、ドレイン電流Ｉｄは小さくなる。即ち、パワーＴＦＴ（Ｍ３）のソース−ドレイン間の抵抗値が大きくなり、アクチュエータ部２２への充電のスピードが低下する。しかし、図１９の特性図に示すように、アクチュエータ部２２への充電は、充電開始期間Ｔａ１においてほとんど完了しているため、充電スピードの低下による影響はほとんどない。逆に、不要な電流が流れないということから消費電力の低減において有利となる。
【０１４８】
このように、この具体例に係る駆動回路７２においては、パワーＴＦＴ（Ｍ２）は、コンデンサＣ１からの制御電圧Ｖｃ１に基づいてアクチュエータ部２２を変位制御するための駆動電圧Ｖｄを発生する。コンデンサＣ１は、トランスファゲートＭ１の出力を保持し、パワーＴＦＴ（Ｍ２）に対して制御電圧Ｖｃ１として印加する。
【０１４９】
つまり、アクチュエータ部２２に対して駆動電圧Ｖｄを印加するパワーＴＦＴ（Ｍ２）を一般の論理回路に用いられている信号レベルにて動作させることができる。従って、パワーＴＦＴ（Ｍ２）のゲート耐圧については、通常のスイッチング素子として使用されているＴＦＴと同様の規格で済む。このことから、例えばゲートに５０Ｖ以上の電圧を印加するような高耐圧設計を施す必要がなくなり、パワーＴＦＴ（Ｍ２）のサイズを、高耐圧設計に特化したものよりも小さくすることができる。これは、駆動回路系の小型化につながり、アクチュエータ部２２の面積に対応したスペース内で、高耐圧・大出力電流のパワーＴＦＴ（Ｍ２）を形成することができる。
【０１５０】
ところで、通常、ＴＦＴを抵抗として使用する場合は、デプレッション型ＦＥＴを用いるのが一般的であるが、本実施の形態では、増幅器１０６及び抵抗制御線１０２を通じて抵抗制御電圧ＶｇをパワーＴＦＴ（Ｍ３）のゲートに印加するようにしているため、増幅器１０６での増幅率の選定によって様々な電圧を出力することができ、パワーＴＦＴ（Ｍ３）として、エンハンスメント形ＦＥＴを使用することも可能である。
【０１５１】
これは、例えばＣｄＳｅ材料等のように、エンハンスメント形ＦＥＴしか形成できない材料にも対応することができ、また、ｎチャネルのエンハンスメント形ＦＥＴしか形成できない場合にも十分に対応させることができる。
【０１５２】
ＴＦＴの通常の使用例では、基板とソース端子とを接続して、３端子構造とすることが一般的である。この場合、パワーＴＦＴ（Ｍ３）のゲートに印加すべきゲート電圧を、流動的なソース電位に基づいて制御しなければならないため、各信号の電位関係をいちいち把握する必要があり、設計が面倒になると共に、設計の自由度も低下するおそれがある。
【０１５３】
しかし、本実施の形態では、パワーＴＦＴ（Ｍ３）を、ソース端子と分離し、かつ、半導体基板に対するバイアス端子を有する４端子構造としているため、パワーＴＦＴ（Ｍ３）のゲート電圧を、基板電位という固定電位に基づいて制御することができ、設計が容易になると共に、設計の自由度も向上する。
【０１５４】
もちろん、パワーＴＦＴ（Ｍ３）をスイッチングトランジスタとして使用することも可能であり、この場合においても、パワーＴＦＴ（Ｍ３）のＯＮ及びＯＦＦのタイミングは、ゲート電位の基板電位に対する高低で決定されることとなる。つまり、基板電位という固定電位に基づいてパワーＴＦＴ（Ｍ３）のＯＮ／ＯＦＦを制御することができ、設計が容易になると共に、設計の自由度も広がる。
【０１５５】
更に、本実施の形態では、論理ゲート９０をトランスファゲートＭ１で構成するようにしたので、論理ゲート９０を１つのトランジスタにて構成することが可能となり、論理ゲート９０を駆動電圧発生回路９４と共に薄膜トランジスタにてアクチュエータ部２２の面積に対応したスペース内で形成することができる。しかも、この構成で、駆動回路７２として薄膜トランジスタを用いた場合、１つの導電型（例えばｎチャネル）によるトランジスタの形成も可能となる。
【０１５６】
なお、選択行における画素のうち、充電開始期間Ｔａ１の対象となっている画素のみならず、その画素に関する列方向に並ぶその他の画素についても、パワーＴＦＴ（Ｍ３）のソース−ドレイン間の抵抗が低くなり、大電流が流れるモード（大電流モード）となるが、その他の期間では、パワーＴＦＴ（Ｍ３）のソース−ドレイン間の抵抗が高くなり、消費電力が低下されたモード（低消費電力モード）となっているため、前記大電流モードによる影響はほとんど生じない。
【０１５７】
ちなみに、図１５の例では、１フレーム＝４ステップ×４選択期間＝１６選択期間のうち、４選択期間だけが大電流モードであり、残りの１２選択期間は全て低消費電力モードである。
【０１５８】
また、実用的に、走査行数を１２８行、ステップ数を２５５とした場合において、図１５と同様のＯＮ／ＯＦＦのタイミングであれば、１フレーム（＝２５５ステップ×１２８選択期間＝３２６４０選択期間）のうち、１２８選択期間だけが大電流モードであり、残りの３２５１２選択期間は低消費電力モードである。
【０１５９】
このように、充電開始期間Ｔａ１での抵抗制御電圧Ｖｇの供給が他の画素に波及するとしても、その影響はわずかであり、全体的にみて、低消費電力の効果は十分に発揮されていることがわかる。
【０１６０】
なお、この発明に係る表示装置は、上述の実施の形態に限らず、この発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【０１６１】
【発明の効果】
以上説明したように、本発明に係る表示装置によれば、以下の効果を奏することができる。
【０１６２】
（１）アクチュエータ部に対して駆動電圧を印加する回路を一般の論理回路に用いられている信号レベルにて動作させることができ、駆動回路系の小型化を図ることができる。
【０１６３】
（２）アクチュエータ部に対して駆動電圧を印加する回路として例えばＴＦＴを用いた場合にそのサイズを小さくすることができ、アクチュエータ部の面積に対応したスペース内で、高耐圧・大出力電流のＴＦＴを形成することができる。
【０１６４】
（３）アクチュエータ部に対して駆動電圧を印加する回路による画素面積の減少がなく、画素の開口率を確保することができる。
【０１６５】
（４）アクチュエータ部への充電を高速に行うことができ、かつ、低消費電力を図ることができる。
【図面の簡単な説明】
【図１】本実施の形態に係る表示装置の概略構成を示す斜視図である。
【図２】表示素子の構成を示す断面図である。
【図３】表示素子の画素構成を示す説明図である。
【図４】スペーサ層を薄くした場合の構成例を示す説明図である。
【図５】アクチュエータ部と画素構成体の構成例を示す断面図である。
【図６】表示素子の他の構成を示す断面図である。
【図７】本実施の形態に係る駆動部を示すブロック図である。
【図８】出力回路の構成を示すブロック図である。
【図９】本実施の形態に係る表示素子の構成を示す平面図である。
【図１０】本実施の形態に係る表示素子の構成要素のうち、アクチュエータ基板と回路基板を示す分解斜視図である。
【図１１】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の一例を示す説明図である。
【図１２】回路基板の一主面に形成された駆動部から多数の配線を回路基板の外部へ引き出す方法の他の例を示す説明図である。
【図１３】本実施の形態に係る駆動回路を概略的に示す構成図である。
【図１４】具体例に係る駆動回路を示す回路図である。
【図１５】４行走査で５階調（４ステップ／１フレーム）の駆動パターンを示す説明図である。
【図１６】パワーＴＦＴ（Ｍ３）の入出力特性を示す図である。
【図１７】具体例に係る駆動回路の動作を示すタイミングチャートである。
【図１８】具体例に係る駆動回路における各ポイントでのレベルを概略的に示す説明図である。
【図１９】充電期間におけるアクチュエータ部の充電特性を示す図である。
【図２０】提案例に係る表示装置を示す構成図である。
【図２１】提案例に係る表示装置の周辺回路を示すブロック図である。
【図２２】提案例に係る表示装置の他の周辺回路を示すブロック図である。
【図２３】他の提案例に係る表示装置のアクチュエータ部とその周辺を示す平面図である。
【符号の説明】
１０…表示装置　　　　　　　　　　　１４…表示素子
２０…光導波板　　　　　　　　　　　２２…アクチュエータ部
３０…画素構成体　　　　　　　　　　３２…アクチュエータ基板
４６…圧電／電歪層　　　　　　　　　４８ａ…下部電極
４８ｂ…上部電極　　　　　　　　　　７０…駆動部
７２…駆動回路　　　　　　　　　　　７４…行選択線
７６…信号線　　　　　　　　　　　　７８…垂直シフト回路
８０…水平シフト回路　　　　　　　　９０…論理ゲート
９４…駆動電圧発生回路　　　　　　　１００…抵抗制御回路
１０２…抵抗制御線　　　　　　　　　１０４…出力回路
１１４…調整回路　　　　　　　　　　１１６…増幅器
Ｍ１…トランスファゲート　　　　　　Ｍ２、Ｍ３…パワーＴＦＴ
Ｖｇ…抵抗制御電圧
【図１】
2004062119.tif 000003
【図２】
2004062119.tif 000004
【図３】
2004062119.tif 000005
【図４】
2004062119.tif 000006
【図５】
2004062119.tif 000007
【図６】
2004062119.tif 000008
【図７】
2004062119.tif 000009
【図８】
2004062119.tif 000010
【図９】
2004062119.tif 000011
【図１０】
2004062119.tif 000012
【図１１】
2004062119.tif 000013
【図１２】
2004062119.tif 000014
【図１３】
2004062119.tif 000015
【図１４】
2004062119.tif 000016
【図１５】
2004062119.tif 000017
【図１６】
2004062119.tif 000018
【図１７】
2004062119.tif 000019
【図１８】
2004062119.tif 000020
【図１９】
2004062119.tif 000021
【図２０】
2004062119.tif 000022
【図２１】
2004062119.tif 000023
【図２２】
2004062119.tif 000024
【図２３】
2004062119.tif 000025