(57)【要約】【課題】チャネルを流れる電流を高精度に制御することができる半導体メモリを提供する。【解決手段】電気的書込みおよび消去が可能なトランジスタＴＣを複数含む半導体メモリにおいて、当該トランジスタは、一対のソース・ドレイン領域ＢＬ１，  ＢＬ２と、ソース・ドレイン領域ＢＬ１，  ＢＬ２の間に設けられたチャネル領域１３ｄと、チャネル領域１３ｄに対向するコントロールゲートＣＧと、チャネル領域１３ｄとコントロールゲートＣＧとの間に設けられたフローティングゲートＦＧ１，  ＦＧ２とを含む。フローティングゲートＣＧへ電荷を注入する際に、ソースＢＬ１を流れるソース電流５１を定電流源６０により制御する。【選択図】        図４
2004319544.tif 000002
【特許請求の範囲】
【請求項１】
一対のソース・ドレイン領域と、該ソース・ドレイン領域の間に設けられたチャネル領域と、該チャネル領域に対向するコントロールゲートと、該チャネル領域と該コントロールゲートとの間に設けられたフローティングゲートとを含み電気的書込みおよび消去が可能なトランジスタを複数含む半導体メモリにおいて、該半導体メモリは、
前記フローティングゲートへ電荷を注入する際に、前記ソースを流れるソース電流または前記ドレインを流れるドレイン電流を制御する電流制御手段を含むことを特徴とする半導体メモリ。
【請求項２】
請求項１に記載の半導体メモリにおいて、前記電流制御手段は、前記フローティングゲートへ電荷を注入する際に、前記ソース電流または前記ドレイン電流を一定に制御することを特徴とする半導体メモリ。
【請求項３】
請求項１または２に記載の半導体メモリにおいて、前記トランジスタは、
対向する一対の側面を有する凸部が設けられた第１の導電型の半導体基板と、
前記凸部の頂面上に形成された第１の絶縁膜と、
前記凸部の側面と前記ソース・ドレイン領域とを覆う第２の絶縁膜と、
前記フローティングゲート上に形成された第３の絶縁膜とを含み、
前記ソース・ドレイン領域は、前記凸部を挟む前記半導体基板の表面に形成されており、前記第１の導電型とは反対の第２の導電型を有し、
前記フローティングゲートは、前記凸部の各側面側に設けられていて、前記第２の絶縁膜を介して該側面と前記ソース・ドレイン領域とに対向し、一対のフローティングゲートを成しており、
前記コントロールゲートは、前記第３の絶縁膜を介して前記各フローティングゲートと対向していて、かつ前記第１の絶縁膜を介して前記凸部の頂面と対向していることを特徴とする半導体メモリ。
【請求項４】
一対のソース・ドレイン領域と、該ソース・ドレイン領域の間に設けられたチャネル領域と、該チャネル領域に対向するコントロールゲートと、該チャネル領域と該コントロールゲートとの間に設けられたフローティングゲートとを含み電気的書込みおよび消去が可能なトランジスタの駆動方法において、
前記フローティングゲートへ電荷を注入する際に、前記ソースを流れるソース電流または前記ドレインを流れるドレイン電流を制御することを特徴とするトランジスタの駆動方法。
【請求項５】
請求項４に記載の駆動方法において、前記フローティングゲートへ電荷を注入する際に、前記ソース電流または前記ドレイン電流を一定に制御することを特徴とするトランジスタの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタを用いた半導体メモリに関する。より詳細には、本発明は、半導体メモリへのデータの書込みに有用な技術に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ  （Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性メモリは、携帯電話機等に搭載されて、現在広く普及している。通常、ＥＥＰＲＯＭは、１つのセルトランジスタに１ビットの情報しか書き込めない。しかし、デバイスの小型化を図るためには、セルトランジスタの多値化を図り、１つのセルトランジスタに２ビット以上書き込めることが好ましい。
【０００３】
不揮発性メモリは、回路構成や動作方法の違いによって、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型に分けられる。また、不揮発性メモリを構成するメモリ素子としては、フローティングゲートを有するメモリトランジスタ、ＭＮＯＳ  （Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造あるいはＭＯＮＯＳ  （Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタ等が知られている。
【０００４】
従来の不揮発性メモリにおいては、書込みの方式として、ホットエレクトロンによる電荷注入方式（以下ではＨＥ注入方式と呼ぶ）と、ＦＮ電流  （Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ  電流：ファウラーノルドハイム電流）による電荷注入方式（以下ではＦＮ電流方式と呼ぶ）とがある。ＨＥ注入方式では、トランジスタに高いコントロールゲート電圧と高いドレイン電圧を印加して、ホットエレクトロンを発生させ、発生したホットエレクトロンをフローティングゲートに引き込んで、フローティングゲートに電荷を注入する。一方、ＦＮ電流方式では、コントロールゲートと基板との間に高電圧を印加し、ＦＮ電流を流すことによって、フローティングゲートに電荷を注入する。
【０００５】
いずれの場合においても、書込み後のゲートしきい値電圧が所定の範囲内にあることを確かめるために、通常はベリファイ書込みが行われてきた。特に、多値化された従来の不揮発性メモリにおいては、書込み後のしきい値電圧を高精度に制御する必要が有るため、ベリファイ書込みが不可欠であった。ベリファイ書込みとは、少量の電荷注入と、ゲートしきい値電圧を確認するための読出しとを繰り返して行う方法である。そして、書込み後のしきい値電圧が所定の範囲内に納まるまで、この動作が繰り返される。
【０００６】
【発明が解決しようとする課題】
上述した電荷注入の方法は電荷注入時に、いずれもチャネルを流れる電流を精度よく制御することが難しいという問題があった。これは、トランジスタに同じ動作電圧を印加した場合でも、フローティングゲートにすでに蓄積されている電荷量が異なると、しきい値電圧が異なり、チャネルを流れる電流が異なってしまうためである。
【０００７】
たとえば、多値化された不揮発性メモリの場合は、１つのトランジスタに対して、複数ビットの情報を書き込む。そのために、１ビットの情報を書き込んだ後に、次の１ビットの情報を書き込む際に、最初の書込みにおいて、フローティングゲートに電荷が蓄積されたかどうか、すなわち「０」と「１」のうちいずれが書き込まれたかどうかに応じて、フローティングゲートに蓄積されている電荷量が異なる。
【０００８】
多値化されていない不揮発性メモリの場合にも、「しきい値電圧が異なり、チャネルを流れる電流が異なってしまう」という問題は生じる。なぜならば、従来、書込みを開始すると、時間とともにフローティングゲートに蓄積されている電荷量が増えるからである。したがって電子を注入する場合、しきい値電圧は書込み中に増加し、トランジスタに外部から印加している電圧は一定のため、実効的なゲート電圧が減少し、電荷注入速度は減少する。
【０００９】
さらに、トンネル酸化膜の膜質のばらつきなどの要因によって電荷注入速度がばらつくと、書込み前のトランジスタのしきい値電圧が等しいとしても、徐々にフローティングゲートの電荷蓄積量に差が生じることになる。そして、しきい値電圧に差が生じると、さらに電荷注入量がばらつくという悪循環が生じる。
【００１０】
従来のベリファイ書込みは、このような問題を解決する方法の一つである。ベリファイ書き込みでは、少量の電荷を注入するごとに、しきい値電圧の確認を行うため、電荷注入量を高精度に制御する必要がない。しかしながら、ベリファイ書込みは、電荷注入の動作を分割し、その間に読出動作を行うために、本質的に時間がかかるという問題点がある。
【００１１】
多値化された不揮発性メモリの場合は、ベリファイ書込みを行わないとしても、書込み開始前に、書込対象のトランジスタに蓄積されているデータの読出しを行って、「０」と「１」のうちいずれが書き込まれているかどうかを確認することが行なわれる場合もあった。
【００１２】
本発明はこのような従来技術の欠点を解消し、チャネルを流れる電流を高精度に制御することができる半導体メモリを提供することを目的とする。本発明によれば、書込対象のトランジスタに蓄積されているデータの書込開始前の読出しや、従来のベリファイが不要となり、書込時間を短縮した不揮発性メモリを提供できる。
【００１３】
ところで、ベリファイ書込みにおいても、チャネルを流れる電流を精度よく制御することは重要である。チャネルを流れる電流を高精度に制御することによって、電荷注入動作の分割数を少なくすることができ、ベリファイ書込時間を短縮することができるからである。したがって、ベリファイ方式を用いた書込み方式に本発明を適用しても、ベリファイ書込み時間を短縮できる。
【００１４】
【課題を解決するための手段】
本発明は上述の課題を解決するために、一対のソース・ドレイン領域と、ソース・ドレイン領域の間に設けられたチャネル領域と、チャネル領域に対向するコントロールゲートと、チャネル領域とコントロールゲートとの間に設けられたフローティングゲートとを含み電気的書込みおよび消去が可能なトランジスタを複数含む半導体メモリにおいて、フローティングゲートへ電荷を注入する際に、ソースを流れるソース電流またはドレインを流れるドレイン電流を制御する電流制御手段を含むこととしたものである。
【００１５】
本発明では、電流制御手段によりソース電流またはドレイン電流を制御することとしたため、従来のソース電圧やドレイン電圧を制御する方式に比べて、チャネルを流れる電流を精度よく制御できる。
【００１６】
従来の書込み方法では、ソース電圧やドレイン電圧を制御する方式であるため、チャネルを流れる電流がメモリトランジスタの電荷蓄積量、したがってしきい値電圧に依存している。その結果、電荷蓄積量が異なるメモリトランジスタはもちろんのこと、１つのメモリトランジスタにおいても時間とともにチャネルを流れる電流は変化し、当該電流の制御が難しかった。
【００１７】
このことは、チャネルを流れる電流を高精度に制御するためには、メモリトランジスタの電荷蓄積量、つまりしきい値電圧に依存しない書込み方法が必要であることを意味する。チャネルを流れる電流がメモリトランジスタのしきい値電圧に依存する理由は、書込み時にトランジスタのソース電圧もしくはドレイン電圧を制御するためであり、本発明では、トランジスタのソース電流もしくはドレイン電流を制御することとした。
【００１８】
本発明の半導体メモリでは、電流制御手段は、フローティングゲートへ電荷を注入する際に、ソース電流またはドレイン電流を一定に制御することが好ましく、たとえば、定電流源をソースもしくはドレインに接続する。
【００１９】
また本発明のトランジスタは、対向する一対の側面を有する凸部が設けられた第１の導電型の半導体基板と、凸部の頂面上に形成された第１の絶縁膜と、凸部の側面とソース・ドレイン領域とを覆う第２の絶縁膜と、フローティングゲート上に形成された第３の絶縁膜とを含み、ソース・ドレイン領域は、凸部を挟む半導体基板の表面に形成されており、第１の導電型とは反対の第２の導電型を有し、フローティングゲートは、凸部の各側面側に設けられていて、第２の絶縁膜を介して側面とソース・ドレイン領域とに対向し、一対のフローティングゲートを成しており、コントロールゲートは、第３の絶縁膜を介して各フローティングゲートと対向していて、かつ第１の絶縁膜を介して凸部の頂面と対向していることが好ましい。
【００２０】
また本発明のトランジスタの駆動方法は、上述の課題を解決するために、一対のソース・ドレイン領域と、ソース・ドレイン領域の間に設けられたチャネル領域と、チャネル領域に対向するコントロールゲートと、チャネル領域とコントロールゲートとの間に設けられたフローティングゲートとを含み電気的書込みおよび消去が可能なトランジスタの駆動方法において、フローティングゲートへ電荷を注入する際に、ソースを流れるソース電流またはドレインを流れるドレイン電流を制御することを特徴とする。
【００２１】
【発明の実施の形態】
次に添付図面を参照して本発明による半導体メモリの実施例を詳細に説明する。なお、本発明と直接関係のない部分については、図示および説明を省略する。ここで、信号の参照符号はその現れる接続線の参照符号で表す。
【００２２】
本実施例の半導体メモリに含まれるトランジスタは、対向する一対の側面を有する凸部が設けられたｐ型の半導体基板と、凸部の頂面上に形成されたゲート絶縁膜と、凸部を挟む半導体基板の表面に形成されたｎ型の一対のソース・ドレイン領域と、凸部の側面とソース・ドレイン領域とを覆うトンネル絶縁膜と、凸部の各側面側に設けられ、トンネル絶縁膜を介して側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成されたインターポリ絶縁膜と、インターポリ絶縁膜を介して各フローティングゲートと対向し、かつゲート絶縁膜を介して凸部の頂面と対向するコントロールゲートとを含む。
【００２３】
本実施例の半導体メモリは、このトランジスタをコラム方向およびロウ方向に複数配列してなるものであり、フローティングゲートへ電荷を注入する際に、ソースを流れるソース電流を制御する電流制御手段を含む。最初に、トランジスタ単体の構造、動作について説明する。
【００２４】
（１）デバイス構造
図１は、本実施例の半導体メモリの切り欠き斜視図である。半導体メモリ１０は、一方の導電型の半導体基板、この例ではｐ−型シリコン基板１２上に形成されている。また、凸部１３ａが、ｐ−型シリコン基板１２に複数設けられている。
【００２５】
ビット線ＢＬ１〜ＢＬ３が、凸部１３ａ，  １３ａ，  ・・・を挟むｐウエル１３の表面に形成されている。ビット線ＢＬ１〜ＢＬ３は、基板１２の表面の所定位置にｎ型不純物をイオン注入して形成されるものである。各ビット線ＢＬ１〜ＢＬ３は、ロウ方向に複数形成されており、ロウ方向に垂直なコラム方向に一体化している。
【００２６】
また、フローティングゲートＦＧ１，  ＦＧ２およびコントロールゲートＣＧが形成されている。これらはいずれもポリシリコンからなる。このうち、コントロールゲートＣＧは、ロウ方向に一体化しており、コラム方向に複数形成されており、その各々はワード線ＷＬとして機能する。
【００２７】
凸部１３ａは、いくつかおきに、たとえば３２個おきに形成されず、その位置に、素子分離領域であるＳＴＩ  （Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：  シャロウ  トレンチ  アイソレーション）  ５２を形成している。ＳＴＩ  ５２の真上のコントロールゲートＣＧ上にコンタクト部５４が形成されている。絶縁膜３６が、コントロールゲートＣＧ上に設けられており、コンタクト部５４により貫通されている。絶縁膜３６は、たとえばシリコン酸化膜からなる。
【００２８】
絶縁膜３６の上にＡｌ（アルミニウム）膜３８が、コントロールゲートＣＧの抵抗を下げるべく設けられている。Ａｌ膜３８は、コンタクト部５４を介してコントロールゲートＣＧと接続している。抵抗を下げるための膜はアルミニウムに限られるものではなく、バリアメタルとしてタングステンナイトライドを介してタングステン膜を形成してもよい。Ａｌ膜３８の上に絶縁膜５６が設けられ、絶縁膜５６の上に保護膜５８が、設けられている。
【００２９】
図１に示すセルトランジスタＴＣの拡大断面図を図２に示す。図に示す如く、凸部１３ａの頂面１３ｃにはゲート絶縁膜１５ｃ，  １５ｅが形成されている。また、凸部１３ａは対向する一対の側面１３ｂ，  １３ｂを有し、各側面１３ｂ，  １３ｂの表層には、ｎ型領域１７，  １７が形成されている。ゲート絶縁膜１５ｃは酸化膜であり、ゲート絶縁膜１５ｅは窒化膜である。
【００３０】
トンネル絶縁膜１５ａ，  １５ｄは、各側面１３ｂ，  １３ｂとビット線ＢＬ１，  ＢＬ２とを覆っている。トンネル絶縁膜１５ａは、たとえばプラズマ酸化法、熱酸化法あるいはＣＶＤ法で形成した酸化膜であり、トンネル絶縁膜１５ｄは、たとえばプラズマ酸化法で形成した窒化膜である。ビット線ＢＬ１，  ＢＬ２は、後述するが、ソース・ドレイン領域としても機能する。したがって、以下ではビット線ＢＬ１，  ＢＬ２のことをソース・ドレイン領域とも称す。
【００３１】
フローティングゲートＦＧ１，  ＦＧ２は、凸部１３ａの各側面側に設けられており、各々トンネル絶縁膜１５ａ，  １５ｄを介して、ソース・ドレイン領域ＢＬ１，  ＢＬ２および側面１３ｂ，  １３ｂと対向している。フローティングゲートＦＧ１，  ＦＧ２の上端は、凸部１３ａの頂面より高い位置にある。フローティングゲートＦＧ，  ＦＧの各表面には、インターポリ絶縁膜１５ｂが形成されている。インターポリ絶縁膜１５ｂおよびゲート絶縁膜１５ｃは、いずれもシリコン酸化膜からなる。ゲート絶縁膜１５ｅは、シリコン窒化膜からなる。
【００３２】
コントロールゲートＣＧは、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，  ＦＧ２と対向し、またゲート絶縁膜１５ｃ，  １５ｅを介して頂面１３ｃと対向している。
【００３３】
本構造では、チャネルは、凸部１３ａの両側面１３ｂ，  １３ｂと頂面１３ｃの各表層に三次元的に形成されており、従来のように一平面内に形成されていないので、少ない専有面積でチャネル長を稼ぐことができ、デバイスの小型化を図ることができる。
【００３４】
凸部１３ａのｐ型不純物濃度は、セルトランジスタＴＣがノーマリーオフとなるように調整される。すなわち、一方のソース・ドレイン領域ＢＬ１（ＢＬ２）に所定電圧がバイアスされた状態で、このバイアスされたソース・ドレイン領域ＢＬ１（ＢＬ２）とコントロールゲートＣＧとの電位差が閾値電圧以下のとき、セルトランジスタＴＣがオフ状態となり、上記電位差が閾値電圧以上のとき、トランジスタＴＣがオン状態となるように、上記ｐ型不純物濃度は調整される。なお、ソース・ドレイン領域ＢＬ１（ＢＬ２）にバイアスされる所定電圧とは、書込動作／読出動作等の各種の動作用の電圧ＶＤＤを言い、詳細は後述する。
【００３５】
図３は、セルトランジスタＴＣの等価回路を模式的に表した図であり、さまざまな容量を示している。各容量の意味は次の通りである。
・ＣＣＧ  ・・・コントロールゲートＣＧと凸部１３ａの頂面１３ｃとの対向容量である。
・ＣＣＦ１（ＣＣＦ２）・・・コントロールゲートＣＧとフローティングゲートＦＧ１（ＦＧ２）との対向容量である。
・ＣＦＧ１（ＣＦＧ２）・・・フローティングゲートＦＧ１（ＦＧ２）と、凸部１３ａの側面１３ｂとの対向容量である。
・ＣＦＳ（ＣＦＤ）・・・フローティングゲートＦＧ１（ＦＧ２）と、ソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量である。
【００３６】
再び図１を参照すると、上述のセルトランジスタＴＣ，  ＴＣ，  ・・・は、ロウ方向およびコラム方向に複数配列されている。ロウ方向に隣接するセルトランジスタ（例えばＴＣａとＴＣｂ）は、コントロールゲートＣＧを共有し、かつ、それらの間のソース・ドレイン領域ＢＬ２を共有する。
【００３７】
ロウ方向に隣接するセルトランジスタ同士は、ロウ方向の素子分離領域５２により電気的に分離されている。セルトランジスタＴＣａ，  ＴＣｂは、同一のブロックに属する。また、コラム方向に隣接するセルトランジスタ同士は、ソース・ドレイン領域ＢＬ１，  ＢＬ２が共通であり、コラム方向の素子分離領域により電気的に分離されている。
【００３８】
（２）  駆動方法
次に、上述のセルトランジスタＴＣの駆動方法について説明する。
【００３９】
ａ）  書込動作
まず、書込動作について、図４を参照して説明する。図４は、セルトランジスタＴＣへの書込動作について示す断面図である。上述の如く、凸部１３ａの両側方には一対のフローティングゲートＦＧ１，  ＦＧ２が設けられており、本構造によれば、各フローティングゲートＦＧ１，  ＦＧ２に独立に電子を注入することができる。
【００４０】
例えば、右側のフローティングゲートＦＧ２に電子を注入するには、図４に示すように、コントロールゲートＣＧにゲート電圧ＶＧ（この実施例では２．２Ｖ）を印加する。そして、電子が注入される側のソース・ドレイン領域ＢＬ２に電圧ＶＤＤ（この実施例では７Ｖ）を印加する。電子が注入されない側のソース・ドレイン領域ＢＬ１は、定電流源６０を介して接地する。
【００４１】
これにより、コントロールゲートＣＧに正電位が印加されるから、頂面１３ｃの表層に反転層１３ｄが形成され、ｎ型領域１７，  １７同士がこの反転層１３ｄにより電気的に接続される。またｎ型領域１７，  １７は、それと同じ導電型すなわちｎ型のソース・ドレイン領域ＢＬ１，  ＢＬ２に接しているから、結局、ソース・ドレイン領域ＢＬ１，  ＢＬ２が電気的に接続される。
【００４２】
したがってキャリア（この実施例では電子）は、同図の矢印５０の経路を流れることになる。特に、頂面１３ｃを流れる電子に注目されたい。この電子から見れば、その運動方向に右側のフローティングゲートＦＧ２が位置する。そのため、電子がフローティングゲートＦＧ２に注入される際、従来の構造におけるように電子の運動方向を変える必要が本構造では無いから、電子をフローティングゲートＦＧ２に引き付けるための書込電圧であるゲート電圧ＶＧを、従来よりも下げることができる。
【００４３】
しかも、側面１３ｂにｎ型領域１７，  １７を設けたことで、側面１３ｂが低抵抗となり、そこでの電圧降下が抑えられる。よって、頂面１３ｃの両端に、ソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧（約７Ｖ）にほぼ等しい電圧が印加されるから、この電圧により電子が頂面１３ｃで勢いよく加速され矢印５２のように、フローティングゲートＦＧ２に電子が効率良く注入される。このように、ｎ型領域１７，  １７も、書込電圧ＶＧを低減することに寄与する。
【００４４】
本実施例においては、ソース領域ＢＬ１が定電流源６０に接続されているため、ソース電流５１を精度よく制御することができる。したがって、チャネルを流れる電流を精度よく制御することができる。
【００４５】
なお、本実施例では、接地側に吸込型の定電流源６０を設けたが、本発明はこれに限られるものではなく、高電圧側に吐出型の定電流源を設けてもよい。その場合は、ドレイン電流を精度よく制御することができる。定電流源の構成例については後述する。
【００４６】
ところで本実施例では、ＨＥ注入方式を採用しているため、ＦＮ方式よりも書込電圧を小さくすることができ、この点からも書込速度が高速になっている。また、ＨＥ注入方式の場合、コントロールゲート電圧とドレイン電圧を制御して書込みを行うため、並列書込みが容易であるという利点もある。
【００４７】
図４では、右側のフローティングゲートＦＧ２にのみ電子が注入されたが、左側のフローティングゲートＦＧ１に電子を注入するには、ソース・ドレイン領域ＢＬ１，  ＢＬ２の電圧を入れ替えればよい。すなわち、電子が注入される側のソース・ドレイン領域ＢＬ１に電圧ＶＤＤ（この実施例では７Ｖ）を印加する。電子が注入されない側のソース・ドレイン領域ＢＬ２は、定電流源６０を介して接地する。したがって、本構造では、図５（ａ）〜（ｄ）に示す４つの電荷蓄積すなわち論理状態が得られる。
【００４８】
図５（ａ）は、両フローティングゲートＦＧ１，  ＦＧ２に電子が注入されていない”（１、１）”論理状態を示す。図５（ｂ），  （ｃ）は、フローティングゲートＦＧ１，  ＦＧ２の一方にのみ電子が注入された”（１、０）”、”（０、１）”論理状態を示す。
【００４９】
図５（ｄ）は、両フローティングゲートＦＧ１，  ＦＧ２に電子が注入された”（０、０）”論理状態を示す。この状態を得るには、例えば、右側のフローティングゲートＦＧ２に電子を注入した後、左側のフローティングゲートＦＧ１に電子を注入すればよい。このように、本実施例では、１つのセルトランジスタＴＣに２ビットのデータ”（０、０）”〜”（１、１）”を書き込むことができる。
【００５０】
本構造ではフローティングゲートＦＧ１，  ＦＧ２が２つ設けられ、各フローティングゲートＦＧ１，  ＦＧ２に電子が独立に存在するから、セルのサイズをより縮小したメモリの場合でも、どちらのフローティングゲートＦＧ１，  ＦＧ２に電子が存在するのかが明確である。
【００５１】
ｂ）  読出動作
次に、読出動作について、図６（ａ）〜（ｂ）を参照して説明する。データを読み出すときは、まず、図６（ａ）に示すように、コントロールゲートＣＧに、読出し用のゲート電圧ＶＧ（この例では２．２Ｖ）を印加する。一方のソース・ドレイン領域ＢＬ２に低い電圧ＶＤＤ（この例では１．６Ｖ）を印加し、他方のソース・ドレイン領域ＢＬ１と基板１２とを基準電位に接続、すなわち本例では接地する。
【００５２】
この電位配分の場合、コントロールゲートＣＧが正電位となるから、凸部１３ａの頂面に反転層１３ｄが形成される。よって、同図の矢印の向きにドレイン電流Ｉｄ１が流れる。
【００５３】
次いで、図６（ｂ）に示すように、ゲート電圧ＶＧ（＝２．２Ｖ）はそのままで、ソース・ドレイン領域ＢＬ１，  ＢＬ２の電圧を入れ替える。このようにすると、ソース・ドレイン領域ＢＬ１〜ＢＬ２間の電位差が反転するから、同図の矢印の向きにドレイン電流Ｉｄ２が流れる。
【００５４】
本構造では、上述のようにソース・ドレイン領域ＢＬ１，  ＢＬ２の電圧を入れ替え、各回のドレイン電流Ｉｄ１、Ｉｄ２を計測する。ドレイン電流Ｉｄ１、Ｉｄ２の大きさは、４値状態のいずれかをとり、これらは各状態によって後述の如く異なる。よって、各回のドレイン電流値のセット（Ｉｄ１、Ｉｄ２）と、各論理状態とを一対一に対応させることにより、どの論理状態がセルに記憶されているかを読み出すことができる。次に、各論理状態”（０、０）”〜”（１、１）”におけるドレイン電流値について説明する。
【００５５】
（ｉ）”（１、０）”論理状態
図７（ａ）〜（ｂ）は、”（１、０）”論理状態を読み出す場合の断面図である。図７において、それぞれの部材に印加する電圧は上述（図６（ａ））の通りであって、この電圧によりドレイン電流Ｉｄ１が流れる。
【００５６】
図７（ａ）の状態では、右側のフローティングゲートＦＧ２は、電子が注入されたことにより電位が下がる。しかし、フローティングゲートＦＧ２の電位は、対向容量ＣＣＦ２、ＣＦＤによって、コントロールゲートＣＧ（その電位は２．２Ｖ）やソース・ドレインＢＬ２（同１．６Ｖ）の正電位側に引き上げられる。
【００５７】
よって、結局、フローティングゲートＦＧ２の電位下降が抑えられるから、フローティングゲートＦＧ２の近傍でのチャネル抵抗はそれ程大きくない。したがって、ドレイン電流Ｉｄ１の電流値は比較的大きくなる。
【００５８】
特に、図示のようにｎ型領域１７を設けた場合は、ｎ型領域１７はソース・ドレイン領域ＢＬ２に接するから、ｎ型領域１７の電位がソース・ドレイン領域ＢＬ２のそれとほぼ同じとなる。したがって、フローティングゲートＦＧ２の電位は、対向容量ＣＦＧ２によってもソース・ドレインＢＬ側に引き上げられる。よって、右側のフローティングゲートＦＧ２の近傍のチャネル抵抗が更に小さくなるから、ドレイン電流Ｉｄ１の電流値はより一層大きくなる。
【００５９】
一方、図７（ｂ）は、ソース・ドレインＢＬ１，  ＢＬ２の電圧を入れ替えて、ドレイン電流Ｉｄ２を流した場合である。この場合は、注入電子によって、右側のフローティングゲートＦＧ２の電位が下がる。しかも、右側のソース・ドレイン領域ＢＬ２が接地されるから、フローティングゲートＦＧ２の電位は、ソース・ドレイン領域ＢＬ２との対向容量ＣＦＤにより接地側に引き下げられる。よって、フローティングゲートＦＧ２の電位が図７（ａ）の場合よりも低くなるから、フローティングゲートＦＧ２の近傍のチャネル抵抗が大きくなり、ドレイン電流Ｉｄ２が先のＩｄ１よりも小さくなる。
【００６０】
特に、ｎ型領域１７を設けると、右側のフローティングゲートＦＧ２の電位は対向容量ＣＦＧ２によっても接地側に引き下げられ、ドレイン電流Ｉｄ２がより一層小さくなる。
【００６１】
このように、”（１、０）”論理状態は、電流セット（Ｉｄ１、Ｉｄ２）の（大、小）の組合せで識別することができる。ドレイン電流Ｉｄ１，  Ｉｄ２の大小の判定は、不図示のセンスアンプが基準電流と比較して行う。
【００６２】
本構造では、各ドレイン電流Ｉｄ１，  Ｉｄ２の電流量は、対向容量ＣＣＦ２，  ＣＦＤ，  ＣＦＧ２によって、すなわち絶縁膜の誘電率によって大にしたり小にしたりすることができる。よって、その差（Ｉ  ｄ１−Ｉｄ２）を所望のように大きくすることができる。差（Ｉ  ｄ１−Ｉｄ２）を電流ウィンドウと呼ぶ。したがって、電流ウィンドウを所望のように広げることができる。電流ウィンドウが広いと、ドレイン電流Ｉｄ１，  Ｉｄ２と基準電流とのマージンが広くなり、書込データを誤認する危険性が低減できる。
【００６３】
（ｉｉ）”（０、１）”論理状態
”（０、１）”論理状態は、上述したものとは反対に左側のフローティングゲートＦＧ１に電子が注入されている。よって、各ドレイン電流Ｉｄ１、Ｉｄ２の電流値は、上記の議論と同様にして評価され、
・（Ｉｄ１、Ｉｄ２）＝（小、大）
となる。
【００６４】
（ｉｉｉ）”（１、１）”論理状態
”（１、１）”論理状態は、いずれのフローティングゲートＦＧ１，  ＦＧ２にも電子が注入されていない。したがって、各フローティングゲートＦＧ１，  ＦＧ２の電位は電子によって引き下げられないから、Ｉｄ１、Ｉｄ２の双方とも大となる。また、この状態は、凸部１３ａを中心として左右対称であるから、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（大、大）
となる。
【００６５】
（ｉＶ）  ”（０、０）”論理状態
”（０、０）”論理状態は、両方のフローティングゲートＦＧ１，  ＦＧ２に電子が注入されているから、左右対称となる。したがって、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（小、小）
となる。
【００６６】
ｃ）  消去動作
次に、フローティングゲートＦＧ１，  ＦＧ２に注入された電子の消去方法について説明する。本実施例の方法では、図８に示すように、コントロールゲートＣＧに高電位ＶＧ（この例では１２Ｖ）を印加し、基板１２とソース・ドレイン領域ＢＬ１，  ＢＬ２とを、本実施例では接地する。上記のコントロールゲートＣＧの電位ＶＧはこれに限られず、電位ＶＧとして、たとえば６Ｖ、基板とソース・ドレイン領域ＢＬ１，  ＢＬ２に−６Ｖを印加するようにしてもよい。このようにすることにより高電圧回路を省略することができる。この電位配分によれば、フローティングゲートＦＧ１（またはＦＧ２）から見ると、コントロールゲートＣＧ側の電位が高いので、蓄積電子はコントロールゲートＣＧに引き抜かれる。
【００６７】
このとき、フローティングゲートＦＧ１（またはＦＧ２）のコントロールゲートＣＧとの対向面ａは、その面積が十分に大きいから、電子は迅速に引き抜かれ、短時間で消去することが可能になる。
【００６８】
フローティングゲートＦＧ１，  ＦＧ２に注入された電子の消去方法は、上記のようにインターポリ絶縁膜を介してコントロールゲートＣＧに引き抜く方法のほか、トンネル絶縁膜を介して半導体基板に引き抜く方法もある。すなわち、コントロールゲートＣＧの電位に対して相対的に半導体基板１２に１２Ｖの電位差が生じるように半導体基板１２に電位を印加する。たとえば、コントロールゲートＣＧに−６Ｖを、半導体基板１２に＋６Ｖを印加する。このようにすることにより、蓄積電子は半導体基板１２に引き抜かれる。
【００６９】
ここで、上記の書込み、読出し、消去時の各利点を得るために、フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量ＣＦＳ（ＣＦＤ）が重要な役割を果たしていることに注意されたい。本実施例では、フローティングゲートＦＧ１（ＦＧ２）をソース・ドレイン領域ＢＬ１（ＢＬ２）上に覆設することにより、フローティングゲートＦＧ１とフローティングゲートＦＧ２との間の間隔を狭めてデバイスを小型化するとともに、上記対向容量ＣＦＳ，  ＣＦＤを大きく稼いで上述の利点を得やすくしている。
【００７０】
再び、図１を参照されたい。同図では、セルトランジスタＴＣ，  ＴＣ，  ・・・は数個しか記載されていないが、実際のデバイスでは多数形成されている。セルトランジスタＴＣ，  ＴＣ，  ・・・が多数あると、それに伴いビット線ＢＬ１〜ＢＬ３もコラム方向に長く延びている。よって、ビット線ＢＬ１〜ＢＬ３の抵抗が無視できなくなるから、ビット線ＢＬ１〜ＢＬ３は、できるだけ低抵抗であることが好ましい。
【００７１】
本実施例では、ビット線ＢＬ１〜ＢＬ３にｎ＋領域３３を設けて、ビット線ＢＬ１〜ＢＬ３の抵抗を下げている。図１では、ｎ＋領域３３は、その断面しか見えないが、実際には、ビット線ＢＬ１〜ＢＬ３に平行して延在している。これにより、ビット線ＢＬ１〜ＢＬ３の抵抗が下がるから、デバイスの動作速度の低下を抑えることができる。
【００７２】
（３）  全体の回路構成
図９に本実施例の半導体メモリ全体の回路構成を示す。図９に示す如く、半導体メモリは、上述のセルトランジスタＴＣａ，  ＴＣｂ，  ＴＣｃ，  ＴＣｄ，  ・・・をコラム方向およびロウ方向に複数配列したものである。各セルトランジスタＴＣａ，  ＴＣｂ，  ＴＣｃ，  ＴＣｄ，  ・・・のコントロールゲート（すなわちワード線）ＷＬ１〜ＷＬ２は、ロウセレクタ４３の出力と接続されている。ロウセレクタ４３は、動作モードに応じて、ワード線ＷＬ１〜ＷＬ２に所定のゲート電圧ＶＧ１，  ＶＧ２，  ＶＧ３  を印加する。
【００７３】
ロウセレクタ４３は、所定ビットのロウセレクト信号ＲＤＣを入力されて、当該信号をデコードし、デコード結果に従ってロウセレクト信号ＲＤＣに対応するワード線ＷＬ１〜ＷＬ２を選択する。ロウセレクタ４３には、ゲート電圧ＶＧ１，  ＶＧ２，  ＶＧ３  も入力されている。
【００７４】
ロウセレクタ４３は、選択されたワード線ＷＬ１〜ＷＬ２に、入力されたゲート電圧ＶＧ１，  ＶＧ２  を供給する。ロウセレクタ４３は、書込み／読出し時にゲート電圧ＶＧ２  を供給し、消去時にゲート電圧ＶＧ１  を供給する。ゲート電圧ＶＧ１  は、１２Ｖ、ゲート電圧ＶＧ２  は、２．２Ｖである。ロウセレクタ４３は、書込み／読出し／消去の各動作時に、選択されなかったワード線ＷＬ１〜ＷＬ２のすべてにゲート電圧ＶＧ３  を供給する。ゲート電圧ＶＧ３  は０Ｖ、すなわち接地である。
【００７５】
一方、各セルトランジスタＴＣ，  ＴＣ，  ・・・のビット線ＢＬ１〜ＢＬ４は、コラムセレクタ４２の出力に接続されている。コラムセレクタ４２は、動作モードに応じて、ビット線ＢＬ１〜ＢＬ３にソース・ドレイン電圧ＶＤＤ１，  ＶＤＤ２，  ＶＤＤ３  もしくはソース電流ＩＳ  を供給する。コラムセレクタ４２は、所定ビットのコラムセレクト信号ＣＤＣを入力されて、コラムセレクト信号ＣＤＣをデコードし、デコード結果に従って、コラムセレクト信号ＣＤＣに対応するビット線ＢＬ１〜ＢＬ４を選択する。コラムセレクタ４２には、電圧ＶＤＤ１，  ＶＤＤ２，  ＶＤＤ３  および定電流ＩＳ  も供給されている。
【００７６】
選択されたビット線ＢＬ１〜ＢＬ３には電圧ＶＤＤ１，  ＶＤＤ２，  ＶＤＤ３  もしくは定電流ＩＳ  が供給される。電圧ＶＤＤ１，  ＶＤＤ２，  ＶＤＤ３  および定電流ＩＳ  は、書込み／読出し／消去の各動作時に所望に切り替えられ、各々の動作用の電圧もしくは定電流が印加される。電圧ＶＤＤ１  は、書込み時のドレインに印加される電圧であり、その大きさはたとえば７Ｖであり、電圧ＶＤＤ２  は読出し時のドレインに印加される電圧であり、その大きさはたとえば１．６Ｖである。電圧ＶＤＤ３  は、読出し時のソース、および消去時のドレインおよびソースに印加される電圧であり、その大きさはたとえば０Ｖ、すなわち接地である。定電流ＩＳ  は、本実施例では、書込み時のソースに接続される。
【００７７】
書込み／読出し／消去の各動作時にコラムセレクタ４２は、各動作の対象とならない非選択セルトランジスタのソース・ドレインに接続されたビット線ＢＬには、電圧ＶＤＤ１，  ＶＤＤ２，  ＶＤＤ３  もしくは定電流ＩＳ  を接続しない。これらのビット線ＢＬは、オープン状態にされる。そのため、これらのビット線ＢＬには電流は流れない。
【００７８】
具体的には、たとえば、コラムセレクト信号ＣＤＣによりセルトランジスタＴＣａ  が選択され、他のセルトランジスタＴＣが非選択とすると、以下のように接続が行なわれる。書込み動作の場合で、セルトランジスタＴＣａ  のフローティングゲートＦＧ１に電荷を注入するときを考える。この場合、セルトランジスタＴＣａ  のフローティングゲートＦＧ１側がドレインであり、フローティングゲートＦＧ２側がソースである。
【００７９】
書込対象であるセルトランジスタＴＣａ  のドレインに接続したビット線ＢＬ１には、一定電圧である電圧ＶＤＤ１  が接続され、セルトランジスタＴＣａ  のソースに接続したビット線ＢＬ２には、定電流ＩＳ  が接続される。他のビット線ＢＬ３，  ＢＬ４には、電圧ＶＤＤ１，  ＶＤＤ２，  ＶＤＤ３  および定電流ＩＳ  のいずれも接続しないで、オープン状態とする。ワード線ＷＬ１には、一定電圧である電圧ＶＧ２  、それ以外のワード線ＷＬ２には、定電圧ＶＧ３  が印加される。このように、任意のセルトランジスタＴＣは、ビット線ＢＬｉとワード線ＷＬｊとによって選択されて、書込み／読出し／消去の各動作が行われる。
【００８０】
図１０に定電流源の一例を示す。図１０（ａ）はソース側に定電流源を接続する場合の吸込み型定電流源６０である。定電流源６０は、端子６２に接続される外部負荷の抵抗の大きさによらず、外部負荷に定電流を供給する機能を有する。定電流源６０の端子６２はセルトランジスタＴＣのソースに接続され、定電流源６０は、端子６２から定電流をソースに供給する。定電流源６０においては、オペアンプ６６の−入力端子６８が抵抗ＲＳの端子６４に接続され、＋入力端子７０が基準電源ＶＳに接続されている。したがって、抵抗ＲＳの端子６４の電圧が、基準電源ＶＳと等しくなるように、オペアンプ６６が機能する。その結果、抵抗ＲＳには、ＶＳ／ＲＳの大きさの定電流が流れ、トランジスタ７２のコレクタに接続された端子６２にも同一の定電流が流れる。なお、トランジスタ７２のベース電流は、コレクタ電流に比べて小さいため考慮しなくてもよい。
【００８１】
図１０（ｂ）は、セルトランジスタＴＣのドレイン側に定電流源を接続する場合に用いることができる吐出し型定電流源７４の一例である。定電流源７４の端子７６はセルトランジスタＴＣのドレインに接続され、定電流源７４は、端子７６から定電流をドレインに供給する。定電流源７４においては、オペアンプ７８の−入力端子８０が抵抗ＲＳ１の端子８４に接続され、＋入力端子８２が基準電源ＶＳ１に接続されている。したがって、抵抗ＲＳ１の端子８４の電圧が、基準電源ＶＳ１と等しくなるように、オペアンプ７８が機能する。抵抗ＲＳ１の他端は電源ＶＣＣに接続されている。その結果、抵抗ＲＳ１には、（ＶＣＣ−ＶＳ１）／ＲＳ１の大きさの定電流が流れ、トランジスタ８６のコレクタに接続された端子７６にも同一の定電流が流れる。
【００８２】
本実施例による書込み時のソース電流、ＨＥ電流、フローティングゲートへの蓄積電荷量の一例を図１１，  １２に示す。図１１は、２個のフローティングゲートのいずれにも電子が蓄積されていない”（１、１）”状態から、一方のフローティングゲートに電子が蓄積された状態、たとえば”（Ｏ、１）”状態への書込を行なったときのソース電流、ＨＥ電流、フローティングゲートへの蓄積電荷量のシミュレーション結果である。図１１（ａ）は、ソース電流８８とＨＥ電流９０の書込開始後の時間変化を示す。縦軸は電流（Ａ）、横軸は時間（ｎｓｅｃ）を表す。図に示すようにソース電流８８は一定であり、ＨＥ電流９０は、時間とともに低下する。図１１（ｂ）は、フローティングゲートＦＧへの蓄積電荷量９２の書込開始後の時間変化を示す。縦軸は電流（Ａ）、横軸は電子数を表す。書込開始前は、−１２００個の電子、すなわち１２００個の正孔がフローティングゲートＦＧにあり、そこへ２４００個の電子を注入して、書込み終了時には、約１２００個の電子がフローティングゲートＦＧに蓄積されている。この例では、書込み終了までに２００ｎｓｅｃが経過している。
【００８３】
図１２は、一方のフローティングゲートに電子が蓄積された状態、たとえば”（１、０）”状態から、両方のフローティングゲートに電子が蓄積された状態”（０、０）”状態への書込みを行なったときのソース電流、ＨＥ電流、フローティングゲートへの蓄積電荷量のシミュレーション結果である。図１２（ａ）は、ソース電流９４とＨＥ電流９６の書込開始後の時間変化を示す。縦軸は電流（Ａ）、横軸は時間（ｎｓｅｃ）を表す。図に示すようにソース電流９４は一定であり、ＨＥ電流９６は、時間とともに低下する。図１２（ｂ）は、フローティングゲートＦＧへの蓄積電荷量９８の書込開始後の時間変化を示す。縦軸は電流（Ａ）、横軸は電子数を表す。書込開始前は、−１２００個の電子、すなわち１２００個の正孔がフローティングゲートＦＧにあり、そこへ２４００個の電子を注入して、書込み終了時には、約１２００個の電子がフローティングゲートＦＧに蓄積されている。この例では、書込み終了までに８０ｎｓｅｃが経過している。
【００８４】
以上、本発明を詳細に説明したが、本発明は上記実施例に限定されない。例えば、上記実施例では、一方の導電型としてｐ型を用い、反対の導電型としてｎ型を用いたが、これに代えて、一方の導電型としてｎ型を用い、反対の導電型としてｐ型を用いてもよい。
【００８５】
【発明の効果】
このように本発明によれば、ソースを流れるソース電流またはドレインを流れるドレイン電流を制御する電流制御手段を含むため、チャネルを流れる電流を高精度に制御することができる半導体メモリを提供することできる。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリの一実施例の断面図である。
【図２】図１の半導体メモリの一実施例に含まれるセルトランジスタの拡大断面図である。
【図３】図２のセルトランジスタの等価回路を模式的に表した図である。
【図４】図２のセルトランジスタへの書込動作について示す説明断面図である。
【図５】図２のセルトランジスタが達成し得る４つの論理状態を示す説明断面図である。
【図６】図２のセルトランジスタの読出動作について示す説明断面図である。
【図７】図２のセルトランジスタにおいて、”（１、０）”論理状態を読み出す場合の説明断面図である。
【図８】図２のセルトランジスタにおいて、フローティングゲートに注入された電子の消去方法を示す説明断面図である。
【図９】図１の半導体メモリ全体の回路構成図である。
【図１０】図９の半導体メモリに用いられる定電流源の構成例を示す回路図である。
【図１１】図２のセルトランジスタにおいて、”（Ｏ、１）”状態への書込を行なったときのソース電流、ＦＮ電流、フローティングゲートへの蓄積電荷量のシミュレーション結果を示すグラフである。
【図１２】図２のセルトランジスタにおいて、”（０、０）”状態への書込みを行なったときのソース電流、ＦＮ電流、フローティングゲートへの蓄積電荷量のシミュレーション結果を示すグラフである。
【符号の説明】
１２  ｐ−型シリコン基板
１３ａ  凸部
１３ｂ  凸部の側面
１３ｃ  凸部の頂面
１５ａ，  １５ｄ  トンネル絶縁膜
１５ｂ  インターポリ絶縁膜
１５ｃ，  １５ｅ  ゲート絶縁膜
３６  ＷＳｉ膜
３８  Ａｌ膜
５２  ＳＴＩ  （素子分離領域）
５４  コンタクト部
６０  定電流源
ＢＬ１〜ＢＬ４  ソース・ドレイン領域
ＣＧ  コントロールゲート
ＦＧ１，  ＦＧ２  フローティングゲート
ＴＣ  セルトランジスタ
ＷＬ１，  ＷＬ２  ワード線
【図１】
2004319544.tif 000003
【図２】
2004319544.tif 000004
【図３】
2004319544.tif 000005
【図４】
2004319544.tif 000006
【図５】
2004319544.tif 000007
【図６】
2004319544.tif 000008
【図７】
2004319544.tif 000009
【図８】
2004319544.tif 000010
【図９】
2004319544.tif 000011
【図１０】
2004319544.tif 000012
【図１１】
2004319544.tif 000013
【図１２】
2004319544.tif 000014