(57)【要約】【課題】複数個並列に並んだＰＩＮダイオード間の干渉を軽減することのできる技術を提供する。【解決手段】半導体基板１上にｎ型の導電性を示すエピタキシャル層（Ｉ層）２を形成し、Ｉ層２の上面側にｐ型の導電性を示す半導体領域（Ｐ層）３、およびその周辺に所定の距離をおいてｎ型の導電性を示す半導体領域（Ｎ層）４を形成する。さらにＰ層３に接して第１の電極（アノード電極）５、Ｎ層４に接して第２の電極（カソード電極）６を形成し、第１の電極５と第２の電極６との間に、Ｐ層３、Ｉ層２およびＮ層４からなるＰＩＮダイオードＤ１，Ｄ２を構成する。【選択図】　　　図２
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【特許請求の範囲】
【請求項１】
基板上に第１の導電型を示す不純物が相対的低濃度に導入されたエピタキシャル層が形成され、前記エピタキシャル層の上面側に、前記第１の導電型と異なる第２の導電型を示す不純物が相対的高濃度に導入された第１の半導体領域と、前記第１の半導体領域の周辺に所定の距離をおいて、前記第１の導電型を示す不純物が相対的高濃度に導入された第２の半導体領域とが形成されており、
前記第１の半導体領域、前記エピタキシャル層および前記第２の半導体領域からなるダイオードが構成されることを特徴とする半導体装置。
【請求項２】
基板上に第１の導電型を示す不純物が相対的低濃度に導入されたエピタキシャル層が形成され、前記エピタキシャル層の上面側に、前記第１の導電型と異なる第２の導電型を示す不純物が相対的高濃度に導入された第１の半導体領域と、前記第１の半導体領域の周辺に所定の距離をおいて、前記第１の導電型を示す不純物が相対的高濃度に導入された第２の半導体領域とが形成されており、
前記第１の半導体領域、前記エピタキシャル層および前記第２の半導体領域からなるダイオードが構成され、前記第２の半導体領域は前記基板に達していることを特徴とする半導体装置。
【請求項３】
基板の上面側に、第１の導電型を示す不純物が導入された第１の半導体領域と、前記第１の半導体領域の周辺に前記第１の導電型と異なる第２の導電型を示す不純物が導入された第２の半導体領域とが形成されており、
前記第１の半導体領域および前記第２の半導体領域からなるダイオードが構成されることを特徴とする半導体装置。
【請求項４】
（ａ）基板上に第１の導電型を示す不純物が相対的低濃度に導入されたエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層上に第１の絶縁膜を形成する工程と、
（ｃ）前記第１の絶縁膜の一部を除去した後、前記第１の絶縁膜を除去した領域を通して前記第１の導電型と異なる第２の導電型の不純物を前記エピタキシャル層へ導入して、相対的高濃度の第１の半導体領域を形成する工程と、
（ｄ）前記第１の絶縁膜の上層に第２の絶縁膜を形成する工程と、
（ｅ）前記第１の半導体領域から所定の距離をおいて、所定の幅で前記第１の半導体領域周辺の前記第１および第２の絶縁膜を除去した後、前記第１および第２の絶縁膜を除去した領域を通して前記第１の導電型の不純物を前記エピタキシャル層へ導入して、相対的高濃度の第２の半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）基板上に第１の導電型を示す不純物が相対的低濃度に導入されたエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層上に第１の絶縁膜を形成する工程と、
（ｃ）前記第１の絶縁膜の一部を除去した後、前記第１の絶縁膜を除去した領域を通して前記第１の導電型と異なる第２の導電型の不純物を前記エピタキシャル層へ導入して、相対的高濃度の第１の半導体領域を形成する工程と、
（ｄ）前記第１の絶縁膜の上層に第２の絶縁膜を形成する工程と、
（ｅ）前記第１の半導体領域から所定の距離をおいて、所定の幅で前記第１の半導体領域周辺の前記第１および第２の絶縁膜を除去した後、前記第１および第２の絶縁膜を除去した領域を通して前記第１の導電型の不純物を前記エピタキシャル層へ導入して、相対的高濃度の第２の半導体領域を形成する工程とを有し、
前記第２の半導体領域は、前記基板に達することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ＰＩＮ（Ｐｏｓｉｔｉｖｅ　Ｉｎｔｒｉｎｓｉｃ　Ｎｅｇａｔｉｖｅ）ダイオードを有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえばマグロウヒルブック株式会社発行「半導体デバイスの基礎」昭和６１年３月２５日発行、グローブ著、図６．１にシリコンのプレーナ型ｎ＋ｐ接合ダイオードが記載されている。
【０００３】
このｎ＋ｐ接合ダイオードは、まず相対的に高濃度（たとえば１０１９ｃｍ−３）にドープされたｐ型の導電性を示す基板上に、相対的に低濃度（たとえば１０１６ｃｍ−３）にドープされるｐ型エピタキシャル膜を成長させる。次に、熱酸化処理によりエピタキシャル膜の表面にシリコン酸化膜を形成した後、シリコン酸化膜の一部を取り除いて窓を形成し、続いてその窓を通じてｎ型の導電性を示す不純物をエピタキシャル膜へ拡散することにより、ｎ＋ｐ接合ダイオードが形成される。このような接合は、基板上に同時に複数個形成される。
【０００４】
【発明が解決しようとする課題】
本発明者は、アンテナスイッチ用または位相シフト用のＰＩＮダイオードについて検討した。図８は、本発明者によって検討されたＰＩＮダイオードの一例を示す半導体基板の要部断面図である。
【０００５】
ｎ型の導電性を示す半導体基板（Ｎ層）５１の表面上にエピタキシャル層（Ｉ層）５２が形成されており、このエピタキシャル層５２に、ｎ型の導電性を示す半導体領域からなるアイソレーション層５３に囲まれてｐ型の導電性を示す半導体領域（Ｐ層）５４が形成されている。ｐ型の導電性を示す半導体領域５４に接して設けられた第１の電極５５と、半導体基板５１の裏面に接して設けられた第２の電極５６との間に、ｐ型の導電性を示す半導体領域（Ｐ層）５４、エピタキシャル層（Ｉ層）５２および半導体基板（Ｎ層）５１からなるＰＩＮダイオードが構成される。
【０００６】
しかしながら、信号周波数が互いに異なる上記ＰＩＮダイオードが複数個並列に並んでいる場合、以下の問題が生ずることを本発明者は見いだした。
【０００７】
すなわち、入力信号の周波数が互いに異なる第１のＰＩＮダイオードＥ１と第２のＰＩＮダイオードＥ２とを同時にオンさせた場合、エピタキシャル層５２に注入されたキャリアはエピタキシャル層５２全体に広がるため、第１のＰＩＮダイオードＥ１の高周波信号Ｓ１と第２のＰＩＮダイオードＥ２の高周波信号Ｓ２とはお互いに干渉（変調）して、出力信号に歪みが生ずることがある。
【０００８】
アイソレーション層５３を深くすることによって、第１のＰＩＮダイオードＥ１の高周波信号Ｓ１と第２のＰＩＮダイオードＥ２の高周波信号Ｓ２との間で生ずる干渉（変調）を防ぐことができる。しかしながら、イオン注入法によりエピタキシャル層５２に不純物を導入し、その後熱処理を施すことによってアイソレーション層５３は形成されるため、その深さには限界があり、エピタキシャル層５２が相対的に厚い場合は、アイソレーション層５３では上記干渉（変調）を防ぐことが難しいと考えられる。
【０００９】
本発明の目的は、複数個並列に並んだＰＩＮダイオード間の干渉を軽減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、基板上にｎ型の導電性を示す不純物が相対的低濃度に導入されたエピタキシャル層が形成され、エピタキシャル層の上面側に、ｐ型の導電性を示す不純物が相対的高濃度に導入された第１の半導体領域と、第１の半導体領域の周辺に所定の距離をおいて、ｎ型の導電性を示す不純物が相対的高濃度に導入された第２の半導体領域とが形成されており、第１の半導体領域、エピタキシャル層および第２の半導体領域からなるダイオードが構成されるものである。
【００１３】
本発明は、基板上にｎ型の導電性を示す不純物が相対的低濃度に導入されたエピタキシャル層を形成する工程と、エピタキシャル層上に第１の絶縁膜を形成する工程と、第１の絶縁膜の一部を除去した後、第１の絶縁膜を除去した領域を通してｐ型の導電性を示す不純物をエピタキシャル層へ導入して、相対的高濃度の第１の半導体領域を形成する工程と、第１の絶縁膜の上層に第２の絶縁膜を形成する工程と、第１の半導体領域から所定の距離をおいて、所定の幅で第１の半導体領域周辺の第１および第２の絶縁膜を除去した後、第１および第２の絶縁膜を除去した領域を通してｎ型の導電性を示す不純物をエピタキシャル層へ導入して、相対的高濃度の第２の半導体領域を形成する工程とを有するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
図１は、本発明の一実施の形態であるＰＩＮダイオードを示す半導体基板の要部平面図、図２は、図１のＡ−Ａ′線におけるＰＩＮダイオードを示す半導体基板の要部断面図である。なお、図には、並列に並んだ２つのＰＩＮダイオードを記載したが、基板上に３つ以上のＰＩＮダイオードを配置してもよい。また、図１中、網掛けのハッチングで示す領域は、ＰＩＮダイオードの一部を構成するＮ層を示す。
【００１６】
シリコン単結晶からなる半導体基板１の上層に、ｎ型の導電性を示す１０μｍ程度の厚さのエピタキシャル層（以下、Ｉ層と記す）２が形成されている。Ｉ層２には、一辺が５０〜１５０μｍ程度の矩形からなるｐ型の導電性を示す半導体領域（以下、Ｐ層と記す）３が形成されており、その周辺に所定の距離をおいて、５０〜１５０μｍ程度の幅を有し、ｎ型の導電性を示す半導体領域（以下、Ｎ層と記す）４が形成されている。隣接するＰ層３は、２００〜４００μｍ程度の間隔で離れており、Ｐ層３の深さは５μｍ程度である。またＮ層４の深さは５〜１０μｍ程度であり、Ｎ層４は半導体基板１と接してもよい。
【００１７】
さらにアノード、カソードの両電極がＩ層２の上面側に形成されており、第１の電極（アノード電極）５がＰ層３に、第２の電極（カソード電極）６がＮ層４に接している。従って、Ｉ層２の上面側に設けられた第１の電極５と第２の電極６との間に、Ｐ層３、Ｉ層２およびＮ層４からなるＰＩＮダイオードＤ１，Ｄ２が構成される。Ｐ層３、Ｉ層２およびＮ層４の不純物濃度は、それぞれ１０２０ｃｍ−３、１０１３ｃｍ−３および１０２０ｃｍ−３程度とすることができる。なお、第１の電極５とＩ層２または第２の電極６とＩ層２とが接触しないように、Ｉ層２の上層には２μｍ程度の厚さの絶縁膜７が形成されている。
【００１８】
このように、本実施の形態によれば、ＰＩＮダイオードＤ１，Ｄ２を構成するＰ層３およびＮ層４をＩ層２の上面側に配置して、Ｎ層４とＰ層３とを閉回路とし、Ｎ層４に電位、たとえば０．７Ｖを与えることにより、Ｎ層４をキャリア（電子）の注入源とすることができる。従ってキャリアをＩ層２の表面近傍に集めることができ、さらにＮ層４を半導体基板１に到達させた場合は、キャリアを各ＰＩＮダイオードＤ１，Ｄ２が形成されたＩ層２に納めることができる。その結果、ＰＩＮダイオードＤ１，Ｄ２が同時にオンしても、Ｉ層２全体へのキャリアの広がりを防ぐことができるので、ＰＩＮダイオードＤ１の高周波信号Ｓ１とＰＩＮダイオードＤ２の高周波信号Ｓ２とがお互いに干渉するのを防ぐことができる。これにより、ＰＩＮダイオードＤ１，Ｄ２を搭載した半導体装置の出力信号の歪み、チャンネル間妨害、混変調などの不具合を改善することができる。
【００１９】
また、Ｐ層３とＮ層４との距離によってダイオード特性は制御されるので、ダイオード特性に与えるＩ層２の厚さの影響が小さくなる。これにより、Ｉ層２の厚さを相対的に薄く形成することができて、Ｎ層４を半導体基板１に接触させて形成することが容易となる。
【００２０】
次に、本発明の一実施の形態であるＰＩＮダイオードの製造方法を図３〜図７に示す半導体基板の要部断面図を用いて工程順に説明する。
【００２１】
まず、図３に示すように、たとえばｎ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。次に、半導体基板１の表面にエピタキシャル法により、ｎ型のシリコン単結晶膜を成長させて、不純物濃度１０１３ｃｍ−３程度、厚さ１０μｍ程度のＩ層２を形成する。次に、熱酸化処理を施して、Ｉ層２の表面に厚さ１μｍ程度のシリコン酸化膜７ａを形成する。
【００２２】
次に、図４に示すように、レジストパターンをマスクとしたドライエッチングにより、シリコン酸化膜７ａの一部に２００〜４００μｍ程度の間隔で、たとえば矩形の穴を開口した後、たとえばｐ型の不純物をＩ層２にイオン注入し、続いて熱処理を施すことによって、不純物濃度１０２０ｃｍ−３程度、深さ５μｍ程度のＰ層３を形成する。Ｐ層３の一辺は５０〜１５０μｍ程度の矩形とすることができる。
【００２３】
次に、図５に示すように、シリコン酸化膜７ａの上層に厚さ１μｍ程度のシリコン酸化膜７ｂを、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で堆積する。
【００２４】
次に、図６に示すように、レジストパターンをマスクとしたドライエッチングにより、Ｐ層３から所定の距離をおいて、５０〜１５０μｍ程度の幅でＰ層３の周辺のシリコン酸化膜７ａ，７ｂを除去する。続いて、ｎ型の不純物をＩ層２にイオン注入し、続いて熱処理を施すことによって、不純物濃度１０２０ｃｍ−３程度、深さ５〜１０μｍ程度のＮ層４を形成する。
【００２５】
次に、図７に示すように、Ｐ層３の上方のシリコン酸化膜７ｂを除去した後、シリコン酸化膜７ｂの上層に金属膜、たとえばアルミニウム合金膜を堆積する。この後、レジストパターンをマスクとしたドライエッチングにより、この金属膜を加工して、Ｐ層３に接続する第１の電極５およびＮ層４に接続する第２の電極６を形成する。これにより、ＰＩＮダイオードが略完成する。
【００２６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００２７】
たとえば、前記実施の形態では、ＰＩＮダイオードに適用した場合について説明したが、他のダイオード、たとえばバリキャップダイオード、またはチェナーダイオード、スイッチングダイオード、ショットキーダイオードなどのｐｎ接合ダイオードにも適用することができて、同様の効果が得られる。
【００２８】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２９】
ＰＩＮダイオードを構成するＰ層およびＮ層をＩ層の上面側に配置し、Ｎ層に電位を与えてＮ層をカソードとして用いることにより、キャリアをＩ層の表面近傍に集めることができる。これにより、複数のＰＩＮダイオードが同時にオンしても、Ｉ層全体へのキャリアの広がりを防ぐことができるので、複数のＰＩＮダイオード間において高周波信号がお互いに干渉するのを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＰＩＮダイオードを示す半導体基板の要部平面図である。
【図２】図１のＡ−Ａ′線におけるＰＩＮダイオードを示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＰＩＮダイオードの製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＰＩＮダイオードの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＰＩＮダイオードの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＰＩＮダイオードの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＰＩＮダイオードの製造方法を示す半導体基板の要部断面図である。
【図８】本発明が検討したＰＩＮダイオードを示す半導体基板の要部断面図である。
【符号の説明】
１　半導体基板
２　エピタキシャル層（Ｉ層）
３　ｐ型の導電性を示す半導体領域（Ｐ層）
４　ｎ型の導電性を示す半導体領域（Ｎ層）
５　第１の電極
６　第２の電極
７　絶縁膜
７ａ　シリコン酸化膜
７ｂ　シリコン酸化膜
５１　半導体基板（Ｎ層）
５２　エピタキシャル層（Ｉ層）
５３　アイソレーション層
５４　ｐ型の導電性を示す半導体領域（Ｐ層）
５５　第１の電極
５６　第２の電極
Ｄ１　ＰＩＮダイオード
Ｄ２　ＰＩＮダイオード
Ｓ１　高周波信号
Ｓ２　高周波信号
Ｅ１　第１のＰＩＮダイオード
Ｅ２　第２のＰＩＮダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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