(57)【要約】【課題】高誘電体膜を用いる半導体装置において、界面準位の低減およびキャリアの突き抜けを抑制しつつ電気的膜厚を薄くできるようにすること。【解決手段】本発明は、シリコン基板１０１の表面に形成された酸化膜を除去する工程と、窒素を含む雰囲気中でプラズマを発生させた状態でシリコン基板１０１の表面にシリコン窒化層１０２を形成する工程と、シリコン窒化層１０２の上に高誘電体膜１０３を形成する工程とを備えている。また、シリコン基板１０１の表面に形成された酸化膜を除去する工程と、電子層蒸着法を用い２００℃〜４００℃の温度においてシリコン基板１０１の表面にシリコン窒化層１０２を形成する工程と、シリコン窒化層１０２の上に高誘電体膜１０３を形成する工程とを備えている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体表面に形成された酸化膜を除去する工程と、
窒素を含む雰囲気中でプラズマを発生させた状態で前記半導体表面に窒素を含むシリコン膜を形成する工程と、
前記窒素を含むシリコン膜の上に高誘電体膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体表面に形成された酸化膜を除去する工程と、
電子層蒸着法を用い２００℃〜４００℃の温度において前記半導体表面に窒素を含むシリコン膜を形成する工程と、
前記窒素を含むシリコン膜の上に高誘電体膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記高誘電体膜を形成する工程では、活性酸素を用いる
ことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記高誘電体膜を形成する工程では、リモートプラズマ酸化を行う
ことを特徴とする請求項１または２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン等の半導体の表面に高誘電体膜の薄膜を形成してデバイスを製造する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの微細化は、既に０．１μｍのゲート長を目の前にしている。この微細化により更なる素子の高速化、低消費電力化、素子の占有面積の縮小をもたらしている。また最近では、同じチップ面積により多くの素子を搭載できることからＬＳＩそのものの多機能化が実現している。
【０００３】
しかしながら、微細化の追求は０．１μｍを境に大きな壁にぶつかることが予想されている。その壁のひとつにゲート酸化膜の薄膜化の限界がある。従来、ゲート絶縁膜は固定電荷をほとんど含有せず、チャネル部のＳｉ（シリコン）との境界にほとんど界面準位を形成しないという素子動作上不可欠な２つの特性を満足できることからＳｉＯ２（酸化シリコン）が用いられてきた。また、ＳｉＯ２は簡単に制御性良く薄い膜を形成できることから、素子の微細化にも有効である。
【０００４】
ところが、ＳｉＯ２の比誘電率（３．９）は低く、ゲート長が０．１μｍ以降の世代ではトランジスタの性能を満足するために３ｎｍ以下の膜厚が要求される。この膜厚ではキャリアが膜中を直接トンネリングし、ゲート／基板間のリーク電流が増加するという問題が予測される。
【０００５】
そこで、ＳｉＯ２よりも比誘電率が大きい材料を用いてゲート絶縁膜を厚く形成し、トンネリング現象を防ぐことが研究されている。ＳｉＯ２よりも比誘電率が大きい材料としては、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２等の金属酸化膜が検討されている。これらは比誘電率が高いためにＳｉＯ２に比べて同じゲート容量を得るのに膜厚を数倍厚くすることができ、キャリアのトンネリング現象を押さえられる有望な材料と考えられている。
【０００６】
この金属酸化膜の形成には、有機金属ガスを用いた化学気相成長法（ＭＯＣＶＤ法）や、原子層蒸着法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法）が用いられている。金属酸化膜を用いた半導体装置の製造方法としては、特許文献１が挙げられる。
【０００７】
【特許文献１】
特開２００１−４４４１９号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のＭＯＣＶＤ法やＡＬＤ法を用いてシリコン基板上に高誘電体膜を形成する場合、シリコン基板と高誘電体膜との界面にＳｉＯ２膜が成長してしまうという問題がある。また、高誘電体膜を用いてＭＯＳＦＥＴ等の半導体装置を製造した場合、ゲート電極にドープしたボロンがその後の熱処理により高誘電体膜を突き抜け、基板側へ拡散してしまうという問題も指摘されている。これによって、半導体装置の特性が変動してしまうという問題が生ずる。
【０００９】
【課題を解決するための手段】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、半導体表面に形成された酸化膜を除去する工程と、窒素を含む雰囲気中でプラズマを発生させた状態で半導体表面に窒素を含むシリコン膜を形成する工程と、窒素を含むシリコン膜の上に高誘電体膜を形成する工程とを備えている。また、半導体表面に形成された酸化膜を除去する工程と、電子層蒸着法を用い２００℃〜４００℃の温度において半導体表面に窒素を含むシリコン膜を形成する工程と、窒素を含むシリコン膜の上に高誘電体膜を形成する工程とを備えている。
【００１０】
このような本発明では、半導体表面に窒素を含むシリコン膜を介して高誘電体膜を形成しているため、半導体装置における絶縁膜としてシリコン酸化膜を用いる場合に比べて電気的膜厚（実効膜厚）を薄くすることができる。また、半導体表面に窒素を含むシリコン膜を形成するにあたり、窒素雰囲気中でプラズマを発生させた状態で形成したり、電子層蒸着法を用いて２００℃〜４００℃の温度において形成することで、界面準位の低減を図ることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づき説明する。添付した図面を参照しながら本発明を詳細に説明する。本実施形態では、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ構造を例としている。
【００１２】
図１〜図２は、本実施形態に係るＭＯＳキャパシタの製造方法を説明する模式断面図である。先ず、図１（ａ）に示すように、半導体基板であるシリコン基板１０１に素子分離である絶縁領域１００を形成した後、例えばシリコン基板１０１を、アンモニア、過酸化水素水および純水を混合した溶液で洗浄することによって基板表面の汚染を除去する。その後、引き続きＨＦ／Ｈ２Ｏ比が１／１００の水溶液に６０秒間浸してシリコン基板表面の自然酸化膜を除去する。
【００１３】
次に、図１（ｂ）に示すように、シリコン基板をリモートプラズマ窒化（ＲＰＮ）に曝す。これにより、シリコン基板表面はシリコン窒化層１０２に変化する。この時の条件の例を以下に示す。
【００１４】
圧力：５〜１００ｍＴｏｒｒ
Ｎ２流量：５０〜５００ｓｃｃｍ
ＲＦパワー：１００Ｗ〜５００Ｗ
窒化膜厚：５〜２０Å
温度：室温〜４００℃
時間：５〜１２０ｓｅｃ．
【００１５】
なお、上記ではシリコン基板をリモートプラズマ窒化（ＲＰＮ）することによりシリコン窒化層１０２を形成しているが、ＡＬＤ法により形成しても良い。この時の条件の例を以下に示す。
【００１６】
温度：２００℃〜４００℃
圧力：０．１〜１０Ｔｏｒｒ
ＮＨ３流量：１０〜５００ｓｃｃｍ
ＤＣＳ（ＳｉＨ２Ｃｌ２）流量：１０〜５００ｓｃｃｍ
膜厚：５〜２０Å
【００１７】
上記のようなＡＬＤ法でシリコン窒化層１０２を形成することにより、リモートプラズマ窒化に比べてプラズマによるダメージ（信頼性低下、特性劣化）を起こすことなく成膜できるようになる。
【００１８】
次に、図１（ｃ）に示すように、シリコン窒化層１０２上に高誘電体膜１０３を形成する。高誘電体膜１０３は、典型的にＡｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、ＰｒＯ２等酸素を含有する高誘電体膜で構成される。本実施形態の好ましい例として、Ａｌ２Ｏ３が高誘電体膜１０３として用いられている。これは、例えば低温（例えば、５００℃以下）ＡＬＤ法により形成され、この時の条件の例を以下に示す。
【００１９】
温度：２００〜５００℃
圧力：０．１〜１０Ｔｏｒｒ
Ｏ３流量：１０〜５００ｓｃｃｍ
ＴＭＡ（Ａｌ（ＣＨ３）３）流量：１０〜５００ｓｃｃｍ
膜厚：５〜５０Å
【００２０】
なお、上記条件によって高誘電体膜１０３を成膜後、膜質向上のためＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）により窒素アニールを行っても良い。このときの例としては、９００℃、３０ｓｅｃ．とした。
【００２１】
次に、図２（ａ）に示すように、高誘電体膜１０３上にゲート電極材料１０４を形成する。ゲート電極材料１０４としては、例えば１８０ｎｍの多結晶シリコン（ＰＯＬＹ  Ｓｉ）を用いる。その後、ゲート電極材料１０４にＰ（燐）、Ｂ（ボロン）、Ａｓ（砒素）等をイオンインプラテーションによりドープし、活性化アニールを例えば１０００℃，１０ｓｅｃ．行う。
【００２２】
次に、図２（ｂ）に示すように、ゲート電極材料１０４をパターニングおよびドライエッチングして、図示するようなゲート構造を構成する。
【００２３】
このような製造方法でシリコン基板１０１上にシリコン窒化層１０２を介して高誘電体膜１０３を形成することにより、ボロン突き抜けの発生を抑制しつつ、シリコン窒化層１０２の界面準位を低減させることができるとともに、電気的膜厚を薄くすることが可能となる。
【００２４】
つまり、絶縁膜として高誘電体膜１０３を用いることで薄膜化してもボロンの突き抜け（トンネリング）を抑制できる。また、シリコン基板１０１上に直接シリコン窒化層１０２を形成することで電気的膜厚を薄くすることができる。さらに、シリコン窒化層１０２を形成するにあたり、リモートプラズマ窒化（ＲＰＮ）もしくは低温ＡＬＤで成膜することで、従来法（アンモニア窒化）で問題となる界面準位の増加を抑制できるようになる。
【００２５】
図３は、ＭＯＳキャパシタにおける高誘電体膜の物理膜厚と電気的膜厚の関係を示す図である。この図より、従来技術ではシリコン基板と高誘電体膜界面層は１ｎｍであるのに対し、本発明により０．５ｎｍまで薄膜化可能であることがわかる。
【００２６】
図４は、本実施形態によって製造したＭＯＳキャパシタにおけるＣ−Ｖ特性を示す図である。ゲート電極としてはＢ（ボロン）をドープした多結晶シリコン（ＰＯＬＹ  Ｓｉ）を用いている。この図より、従来技術においては、ボロンが基板へ拡散しＶｆｂ（フラットバンド電圧）が正方向へシフトしているが、本発明によりＶｆｂがシフトしていない。このことから、本実施形態ではボロン突き抜けが抑制されていることがわかる。
【００２７】
図５は、他の実施形態を説明する模式断面図で、ＭＯＳＦＥＴに適用した例を示す図である。ＭＯＳＦＥＴでは、シリコン基板１０１への素子分離である絶縁領域１００の形成、先に説明したシリコン基板１０１の表面の洗浄および自然酸化膜除去、リモートプラズマ窒化によるシリコン窒化膜１０２の形成、シリコン窒化膜１０２上への高誘電体膜１０３の形成、高誘電体膜１０３上へのゲート電極材料１０４の形成およびパターニングまでは同様であるが、その後にＬＤＤ領域１０５の形成、側壁スペーサ１０６の形成、ソース・ドレイン領域１０７のドーピングを行う工程が追加される。
【００２８】
このような構成から成るＭＯＳＦＥＴにおいても先に説明したＭＯＳキャパシタと同様に、シリコン窒化層１０２の界面準位を低減させつつ、ボロン突き抜けの発生を抑制し、電気的膜厚を薄くできるＭＯＳＦＥＴを提供できるようになる。
【００２９】
なお、上記ＭＯＳキャパシタおよびＭＯＳＦＥＴの製造において高誘電体膜１０３を形成するにあたり、活性酸素（Ｏ３またはリモートプラズマ酸化）を行うようにしてもよい。これにより、成膜中のＯ３によってシリコン窒化膜１０２中の界面準位を低減させながら高誘電体膜１０３を同時に成膜することが可能となる。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、電気的膜厚が薄く、キャリアの突き抜けが生じない絶縁膜特性の良好な高誘電体膜薄膜を形成することができ、半導体装置の小型化および特性安定化を図ることが可能となる。
【図面の簡単な説明】
【図１】本実施形態に係るＭＯキャパシタの製造方法を説明する模式断面図（その１）である。
【図２】本実施形態に係るＭＯキャパシタの製造方法を説明する模式断面図（その２）である。
【図３】ＭＯＳキャパシタにおける高誘電体膜の物理膜厚と電気的膜厚の関係を示す図である。
【図４】本実施形態によって製造したＭＯＳキャパシタにおけるＣ−Ｖ特性を示す図である。
【図５】他の実施形態を説明する模式断面図である。
【符号の説明】
１００…絶縁領域、１０１…シリコン基板、１０２…シリコン窒化層、１０３…高誘電体膜、１０４…ゲート電極材料、１０５…ＬＤＤ領域、１０６…側壁スペーサ、１０７…ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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