(57)【要約】【課題】ＣＰＵやＣＰＵが搭載された基板を交換した場合であっても、簡易な構成で上記交換に対応でき、かつ、省エネルギーを達成できる制御装置を得る。【解決手段】ＣＰＵ２は、処理部から正確な処理結果を得るために、処理部での処理の終了を待って処理結果を取得する必要がある。そこで、ＣＰＵ２による一定回数の遅延処理に要する処理時間を測定するカウンタ部２２を備える。カウンタ部２２で測定した処理時間と、所定の基準時間とを比較する処理速度比率演算部２３を備える。処理速度比率演算部２３で得られた結果を基に、ＣＰＵ２が行なう遅延処理の処理回数（ディレイ値）を変更するディレイ値変更部１２を備える。【選択図】  図１
2004265021.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータを演算処理する演算手段を備え、
前記演算手段が所定の遅延処理を所定の回数行なって、一定の時間、前記演算手段による所定の演算処理を遅延させる制御装置において、
前記演算手段による一定回数の遅延処理に要する処理時間を測定する測定手段と、
前記測定手段で測定した処理時間と、前記所定の基準時間とを比較する比較手段と、
前記比較手段で得られた結果を基に、前記演算手段が行なう遅延処理の処理回数を変更する変更手段とを備えていることを特徴とする制御装置。
【請求項２】
前記比較手段での比較は、前記測定手段で測定した処理時間と、所定の基準時間との比率を求めることで行なわれることを特徴とする請求項１に記載の制御装置。
【請求項３】
前記測定手段は、前記演算手段が新たな演算手段に交換された場合に、処理時間を測定することを特徴とする請求項１または２に記載の制御装置。
【請求項４】
前記所定の基準時間は、前記演算手段が前記一定回数の遅延処理に要する処理時間であることを特徴とする請求項３に記載の制御装置。
【請求項５】
前記演算手段が行なう所定の遅延処理の回数は、演算手段が行なう所定の演算処理毎に設定されていることを特徴とする請求項１から４の何れか１項に記載の制御装置。
【請求項６】
前記一定回数は、一回であることを特徴とする請求項１から５の何れか１項に記載の制御装置。
【請求項７】
請求項１から６の何れか１項に記載の制御装置を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器等に備えられる制御装置に関する。より詳しくは、制御装置内の演算処理装置における演算の遅延処理の制御に関する。
【０００２】
【従来の技術】
通常、様々な電子機器は、機器の内部に制御装置を備えている。そして、この制御装置により、様々な処理が実行されている。また、この制御装置には、一般に、中央演算装置（以下、ＣＰＵと称する）が備えられている。
【０００３】
ここで、上記処理の一例として、電子機器のバッテリ残量を図る処理について、図７および図８を基に説明する。図７は、バッテリ残量を検知するバッテリ残量検知回路を示した回路図である。また、図８は、バッテリ残量を検知する際のフローチャートである。
【０００４】
バッテリ残量検知回路は、図７に示すとおり、第１レジスタ５１、バッテリ回路５２、基準電圧発生回路５３、比較器５４、および、第２レジスタ５５を備えている。上記第１レジスタ５１は、ＣＰＵからの命令を受け、バッテリ回路５２にバッテリ電圧の検出を行なうように指令を出すものである。上記バッテリ回路５２は、電子機器のバッテリ電圧を測定する回路である。
【０００５】
また、上記基準電圧発生回路５３は、所定の電圧を発生する回路である。上記比較器５４は、上記バッテリ回路５２で検出されたバッテリ電圧と、上記基準電圧発生回路５３で発生させた所定の電圧とを比較するものである。そして、この比較器５４は、比較結果を第２レジスタ５５に送信する。さらに、第２レジスタ５５に格納された比較結果は、上記ＣＰＵが第２レジスタ５５にアクセスすることにより読み出される。
【０００６】
ここで、上記ＣＰＵが第１レジスタ５１に命令を出した後、第２レジスタ５５から比較結果を読み出すことが可能となるまでには、上記バッテリ残量検知回路での処理に時間を要するため、所定の時間を必要とする。つまり、上記ＣＰＵが第１レジスタ５１に指令を出した時間と、ＣＰＵが第２レジスタ５５から上記比較結果を得ることができる時間との間には、時間差が生じる。この時間差のことを、以下では、ディレイ時間（遅延時間）と称する。
【０００７】
次に、上記バッテリ残量検知時のフローについて、図８に基づいて説明する。
【０００８】
まず、ＣＰＵが上記第１レジスタ５１に対して、残量検知の指示を出す（Ｓ１１）。具体的には、例えば、第１レジスタ５１に「１」という信号を送る。そして、Ｓ１１の後は、バッテリ残量検知処理が開始される（Ｓ１２）。
【０００９】
上記Ｓ１２でバッテリ残量検知処理が開始された後は、ＣＰＵは、第２レジスタ５５に上記比較結果が格納されるまでディレイ処理を繰返す（Ｓ１３）。ここで、ディレイ処理とは、例えばＣＰＵにダミーのプログラム（以下、ディレイ処理プログラムと称する）を実行させ、ＣＰＵによる所定の演算処理を遅らせる処理を指す。言い換えれば、第２レジスタ５５に格納された比較結果に対する、ＣＰＵのアクセスのタイミングを遅らせる処理である。
【００１０】
このように、ディレイ処理を行なう理由は、ＣＰＵが第１レジスタ５１に指令を出した後、即座に第２レジスタ５５にアクセスすると、アクセスした時点では、まだ比較結果が第２レジスタ５５に格納されていないため、正確なバッテリ残量が検知できないからである。また、１回のディレイ処理に要する時間は、上記ダミープログラム等に応じて決まる時間である。
【００１１】
したがって、ＣＰＵが正確な比較結果を第２レジスタ５５から得るためには、少なくとも、上記バッテリ検知時のディレイ時間にわたり、上記ディレイ処理を繰返して行なう必要がある。
【００１２】
そこで、上記Ｓ１３の後は、上記ディレイ処理が所定の回数（Ｎ回）だけ実行されたか否かを判断する（Ｓ１４）。なお、この所定の回数（Ｎ回）は、予め、処理内容に応じて決められた既定値である。つまり、バッテリ残量検知処理では、少なくともＮ回ディレイ処理を行なえば、第２レジスタ５５で正確な比較結果が得られるものと事前に判断し、その結果設定された値である。また、上記所定の回数（Ｎ回）をディレイ値と称する。
【００１３】
もし、Ｓ１４において、上記ディレイ処理がＮ回実行されていなければ、Ｓ１３に戻り、ディレイ処理を繰返す。一方、上記ディレイ処理がＮ回実行されていれば、ＣＰＵは、第２レジスタ５５から比較結果を読み出した後、演算処理を行なう。これにより、一連の処理が終了する。
【００１４】
以上のように、バッテリ残量検知を行なう際には、所定の回数（Ｎ回）ディレイ処理を行った後、ＣＰＵによる第２レジスタ５５からの比較結果の読み出しが行なわれている。
【００１５】
上記においては、バッテリ残量検知の処理について説明したが、いわゆるスリープモード等の省エネモードから通常モードへの復帰処理についても同様である。以下、図９に基づいて、上記復帰処理について説明する。なお、図９は、省エネモードから通常モードへの復帰処理を説明するフローチャートである。
【００１６】
上記のような省エネモード時には、例えば、メモリ電源等がオフ状態とされている（Ｓ２１）。そして、Ｓ２１の後、通常モードへ復帰指示の有無が判断される（Ｓ２２）。通常モードの復帰指示は、例えば、電子機器に備えられた何れかのボタンを押すこと等により行なわれる。
【００１７】
Ｓ２２において、通常モードへの復帰指示が有る場合には、メモリ電源がオンとなり、メモリの初期化が開始される（Ｓ２３）。一方、通常モードへの復帰指示が無い場合には、再度Ｓ２２に戻り、復帰指示を待つ。上記Ｓ２３の後は、ＣＰＵがディレイ処理を行なう（Ｓ２４）。このディレイ処理は、上述したバッテリ残量検知におけるディレイ処理と同じ処理である。
【００１８】
上記Ｓ２４の後は、上記ディレイ処理が所定の回数（Ｍ回）だけ実行されたか否かを判断する（Ｓ２５）。なお、この所定の回数（Ｍ回）は、予め、処理内容に応じて決められた既定値である。つまり、メモリの初期化処理では、少なくともＭ回ディレイ処理を行なえば、メモリの初期化が完了するものと事前に判断し、その結果設定された値である。また、上記所定の回数（Ｍ回）についても、ディレイ値と称する。
【００１９】
もし、Ｓ２５において、上記ディレイ処理がＭ回実行されていなければ、Ｓ２４に戻り、ディレイ処理を繰返す。一方、上記ディレイ処理がＭ回実行されていれば、ＣＰＵはメモリへのアクセスを開始し、通常モードでの動作が行なわれる（Ｓ２６）。
【００２０】
以上のように、省エネモードから通常モードへの切り換えを行なう際には、所定の回数（Ｍ回）ディレイ処理を行ない、ＣＰＵによるメモリへのアクセスが行なわれる。
【００２１】
ここで、上記のようなバッテリ残量検出処理や、省エネモードからの復帰処理等の様々な処理を行なう電子機器において、ＣＰＵやこのＣＰＵが装着される基板等を、例えば、より処理速度の早いものに取り換えた場合、以下のような問題が生じる。
【００２２】
つまり、上記図８や図９で示した処理では、ＣＰＵがディレイ処理をＮ回またはＭ回行ない、所定の時間だけ所望とする処理を遅らせているが、例えばＣＰＵを高速のＣＰＵにグレードアップさせた場合、上記ディレイ処理をＮ回またはＭ回行なっても、正確なバッテリ残量についての比較結果の取得や、メモリの初期化が完了した状態でのメモリへのアクセスが出来ないという問題が生じる。
【００２３】
これは、高速なＣＰＵを用いて上記ディレイ処理を行っているため、Ｎ回またはＭ回のディレイ処理を行っても、上記所定のディレイ時間が経過する前に、ＣＰＵの比較結果の取得等が開始してしまうためである。
【００２４】
また、ＣＰＵのクロック数が、例えば２倍となっても処理速度は２倍とならないため、単純に、ディレイ値を２倍としても正確な結果は得られない。
【００２５】
このため、従来では、ＣＰＵ等の交換に伴い、ディレイ処理プログラムを変更するために、このプログラムが格納されたＲＯＭ自体を新規なＲＯＭに交換して対応していた。
【００２６】
一方、近年では、上記ＲＯＭ等の交換をしなくても済むような制御装置が開発されている。例えば、特開平１−１５２５５４号公報には、ハードウェアを新たに設け、プログラムの変更なしにＣＰＵのアクセスタイミングの調整を行える制御装置が開示されている。この制御装置によれば、ＣＰＵが上記第２レジスタ５５から比較結果を取得する際におけるアクセスのタイミングや、メモリにアクセスするタイミング等を調整することができる。
【００２７】
【特許文献１】
特開平１−１５２５５４号公報（公開日：平成１年６月１５日）
【００２８】
【発明が解決しようとする課題】
しかしながら、上記公報記載の制御装置では、上述したような、複数の異なるディレイ処理を行う必要がある場合、それぞれの処理に対して、ディレイ処理回路を設ける必要が有る。つまり、上記バッテリ残量検知処理や、省エネモードからの復帰処理というディレイ時間の異なる処理がある場合、これらの処理に対応した別個のディレイ処理回路を設けなければならない。
【００２９】
したがって、制御装置の大型化や、制御装置のコストアップにつながってしまうという問題が生じる。
【００３０】
また、上記公報記載の制御装置では、上記ディレイ処理回路をリアルタイムに動作させる必要がある。つまり、様々な処理に際して、ＣＰＵのアクセスタイミングを、常時ディレイ処理回路で計算する必要がある。このため、電力を消費することとなり、上記制御装置では、省エネルギーの達成は難しい。
【００３１】
本発明は上記の問題点に鑑みなされたものであって、その目的は、ＣＰＵ等を交換した場合であっても、簡易な構成で上記交換に対応でき、かつ、省エネルギーを達成できる制御装置、および、この制御装置を備えた電子機器を提供することにある。
【００３２】
【課題を解決するための手段】
本発明の制御装置は、上記の課題を解決するため、デジタルデータを演算処理する演算手段を備え、前記演算手段が所定の遅延処理を所定の回数行なって、一定の時間、前記演算手段による所定の演算処理を遅延させる制御装置において、前記演算手段による一定回数の遅延処理に要する処理時間を測定する測定手段と、前記測定手段で測定した処理時間と、前記所定の基準時間とを比較する比較手段と、前記比較手段で得られた結果を基に、前記演算手段が行なう遅延処理の処理回数を変更する変更手段とを備えていることを特徴としている。
【００３３】
上記の構成の制御装置や、この制御装置を備えた機器（以下、制御装置等と称する）では、これら制御装置等で行なわれる処理（以下、所定の処理と称する）に関し、演算手段が所定の処理開始の指令を出した後、制御装置等の各部が上記所定の処理を実行する。そして、上記所定の処理が終了した後に、演算手段は、処理結果を取得し、所定の演算処理を行っている。
【００３４】
つまり、上記制御装置等では、上記所定の処理が終了するまでには所定の時間を要するため、演算手段は、処理開始の指令から所定の時間経過した後に、初めて処理結果を取得して所定の演算処理を行なう構成となっている。
【００３５】
そして、所定の時間経過後に処理結果を取得するために、上記制御装置では、演算手段が処理開始の指令を出した後、演算手段が所定の遅延処理を所定の回数実行している。
【００３６】
ここで、例えば制御装置等における処理の高速化を図るため、演算手段やこの演算手段を搭載した基板（以下、演算手段等と称する）を、新たな演算手段等に交換した場合、同一の所定の処理に関して同じ回数だけ遅延処理を行なうと以下の問題が生じる。つまり、演算手段等の処理速度が向上するため、制御装置等で行なわれる処理が終了する前に、演算手段が処理結果を取得してしまう。このため、正確な処理結果が得られなくなる。
【００３７】
しかしながら、本発明の構成では、まず、測定手段により、一定回数の遅延処理に要する処理時間が測定される。これにより、演算手段等を交換した場合における、一定回数の遅延処理に要する処理時間が測定できる。
【００３８】
また、比較手段により、上記測定手段で測定された処理時間と、所定の基準時間、例えば、演算手段等を交換する前における、前記演算手段等が前記所定回数の遅延処理に要する処理時間とが比較できる。これにより、演算手段等を交換する前後における処理速度が比較できる。
【００３９】
そして、変更手段により、前記比較手段で得られた結果を基に、前記所定の遅延処理の回数を変更できる。これにより、演算手段等の処理速度が速くなった分、遅延処理の処理回数を増やすことができる。したがって、演算手段が、演算手段等の交換前と同じ時間経過後（つまり、所定の時間経過後）に、処理結果を取得することができる。それゆえ、上記制御装置では、演算手段が正確な処理結果を取得可能となる。
【００４０】
また、上記制御装置等で行なわれる所定の処理が、異なる複数の処理である場合であっても、上記制御装置では、演算手段等を交換した場合、上記異なる複数の処理に関し、それぞれに遅延処理の処理回数の変更が行なえる。このため、上記制御装置では、例えば、異なる複数の処理に応じて、それぞれに遅延回路が設けられている構成の装置と比較すると、装置の構成を小さくできる。
【００４１】
また、上述したように、遅延処理の処理回数を変更すれば済むため、演算手段の交換の都度、遅延処理のプログラムが記憶されたＲＯＭ等を交換するといった作業を行なう必要もない。
【００４２】
また、後述するように、前記演算手段等が交換された場合に、前記処理時間を測定するような構成にすれば、電力消費を抑制することもできる。
【００４３】
しがって、演算手段等を交換した場合であっても、簡易な構成で上記演算手段等の交換に対応でき、かつ、省エネルギーを達成できる制御装置を提供することが可能となる。
【００４４】
また、本発明の制御装置は、上記の制御装置において、前記比較手段での比較は、前記測定手段で測定した処理時間と、所定の基準時間との比率を求めることで行なわれることを特徴としている。
【００４５】
上記の構成によれば、比較手段では、前記測定手段で測定した処理時間と、所定の基準時間との比率が求められる。これにより、演算手段等を交換した場合において、交換後の演算手段が一定回数の遅延処理に要する処理時間と、基準時間との比率がわかる。
【００４６】
したがって、演算手段等を交換する前後における処理速度が比較できる。これにより、演算手段等の交換後における遅延処理の処理回数を決定することができる。
【００４７】
また、本発明の制御装置は、上記の制御装置において、前記測定手段は、前記演算手段が新たな演算手段に交換された場合に、処理時間を測定することを特徴としている。
【００４８】
上記の構成によれば、前記測定手段は、前記演算手段が新たな演算手段に交換された場合に、処理時間を測定する。
【００４９】
したがって、演算手段が交換された場合にのみ測定を行なえばよいため、電力消費を抑制することができる。
【００５０】
また、本発明の制御装置は、上記の制御装置において、前記所定の基準時間は、前記演算手段が前記一定回数の遅延処理に要する処理時間であることを特徴としている。
【００５１】
上記の構成によれば、演算手段等が交換された場合、比較手段は、交換後に測定手段で測定された処理時間と、交換前の演算手段が一定回数の遅延処理に要した処理時間とを比較することになる。
【００５２】
したがって、交換前の遅延処理の回数を基準として、交換後の遅延処理の回数を決定することができる。
【００５３】
また、本発明の制御装置は、上記の制御装置において、前記演算手段が行なう所定の遅延処理の回数は、演算手段が行なう所定の演算処理毎に設定されていることを特徴としている。
【００５４】
上記の構成によれば、前記演算手段が行なう所定の遅延処理の回数は、演算手段が行なう所定の演算処理毎に設定される。
【００５５】
したがって、遅延させる時間が互いに異なる演算処理が行なわれる場合でも、演算手段等の交換後、それぞれの演算処理に応じて遅延処理の回数を変更することができる。
【００５６】
また、本発明の制御装置は、上記の制御装置において、前記一定回数は、一回であることを特徴としている。
【００５７】
上記の構成によれば、測定手段は、一回の遅延処理に要する処理時間を測定する。
【００５８】
したがって、測定手段において測定に要する時間を短縮することが可能となる。
【００５９】
本発明の電子機器は、上記の課題を解決するため、上記制御装置を備えていることを特徴としている。
【００６０】
上記の構成によれば、演算手段等を交換した場合であっても、簡易な構成で上記演算手段等の交換に対応でき、かつ、省エネルギーを達成できる制御装置を備えた電子機器を提供することが可能となる。
【００６１】
【発明の実施の形態】
本発明の実施の一形態について、図１ないし図６に基づいて説明すれば、以下のとおりである。
【００６２】
図２は、本実施の形態に係る制御装置の概略構成を示したブロック図である。制御装置１は、ＣＰＵ（演算手段）２、システムコントローラ３、フラッシュＲＯＭ４、メモリ５、省エネルギー回路６、電源７、バッテリ残量検知回路８、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ／ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）９、基準クロック発生部１０、処理速度比較部１１、および、ディレイ値変更部（変更手段）１２を備えている。
【００６３】
この制御装置１は、様々な電子機器に搭載される装置であって、電子機器の動作を制御するものである。
【００６４】
上記ＣＰＵ２は、デジタルデータを演算処理するものである。より詳しくは、制御装置で行なわれる様々な処理の演算を行なう中央演算処理部である。上記システムコントローラ３は、制御装置１のシステムを制御するための制御器である。フラッシュＲＯＭ４は、バッテリ残量検出処理のプログラムや、省エネモードから通常モードへの復帰処理のプログラム等が記憶された記憶装置である。なお、上記バッテリ残量検出処理や、省エネモードから通常モードへの復帰処理は、一部の処理を除き、従来の技術における図８および図９で説明した処理と基本的に同じ処理である。また、従来の処理との相違点については、後述する。さらに、このフラッシュＲＯＭ４に格納されているプログラム等についても、後述する。
【００６５】
上記省エネルギー回路６は、いわゆるスリープモードのような省エネモードと、通常モードとを切り換える回路である。例えば、この制御装置１に対して何らかの信号が一定時間入力されない場合、制御装置１を備えた電子機器を、通常の待機状態よりも電力消費を抑えた待機状態に導く回路である。この省エネルギー回路６により、従来の技術で述べた、省エネモードから通常モードへの復帰処理がなされる。
【００６６】
また、上記省エネルギー回路６は、通常モードから省エネルギーモードに切換る際に上記メモリ５の電源をオフとし、省エネルギーモードから通常モードに切換る際に上記メモリ５の電源をオンとする。さらに、上記省エネルギー回路６は、上記省エネルギーモードから通常モードへの切り換えの際に、上記フラッシュＲＯＭ４に格納された復帰処理用のプログラム（以下、省エネ復帰処理プログラムと称する）を実行する。
【００６７】
上記電源７は、制御装置１内における、ＣＰＵ２、システムコントローラ３、省エネルギー回路６、バッテリ残量検知回路８、基準クロック発生部１０、処理速度比較部１１、および、ディレイ値変更部に電源を供給する。
【００６８】
上記バッテリ残量検知回路８は、従来の技術における図７で示した回路と同一の回路である。このバッテリ残量検知回路８は、バッテリ残量検出の際に、上記フラッシュＲＯＭ４に格納された残量検知用のプログラム（以下、バッテリ残量検知プログラムと称する）を実行する。
【００６９】
上記基準クロック発生部１０は、一定のクロック数を有する基準クロックを発生させ、上記処理速度比較部１１に対して、この基準クロックを送信する。
【００７０】
上記処理速度比較部１１は、ＣＰＵ２が交換された際に、これらＣＰＵ２等に対応した上記ディレイ値（つまり、Ｎ回、Ｍ回等で表される上記所定の回数）を求めるために、ＣＰＵ２を交換する前と後との速度を比較するものである。この処理速度比較部１１の詳細については、後述する。
【００７１】
また、上記ディレイ値変更部１２は、上記処理速度比較部１１で得られた結果を基に、フラッシュＲＯＭ４に格納されたディレイ処理プログラムのディレイ値を変更するものである。なお、上記ディレイ処理プログラムについては、後述する。
【００７２】
次に、上記フラッシュＲＯＭ４に格納されているプログラムについて説明する。図３は、上記フラッシュＲＯＭ４に格納されているプログラムを示した説明図である。
【００７３】
このフラッシュＲＯＭ４には、少なくとも、基本プログラム、バッテリ残量検知プログラム、省エネ復帰プログラム、第１ディレイ処理プログラム、第２ディレイ処理プログラム、および、プログラム更新用プログラムが格納されている。
【００７４】
上記基本プログラムは、電子機器が、通常処理を行う際に用いられるプログラムである。具体例を挙げると、電子機器であるコピー機が、コピー動作を行うための処理内容が記述されたプログラムである。
【００７５】
また、上記バッテリ残量検知プログラムは、バッテリ残量検知回路８を用いてバッテリの残量検知を行なうためのプログラムである。さらに、上記省エネ復帰プログラムは、省エネモードから通常モードに復帰する際に用いられるプログラムである。
【００７６】
また、上記第１ディレイ処理プログラムと第２ディレイ処理プログラムとは、それぞれ、ＣＰＵの所定の演算処理を一定時間遅延させるために用いられるダミーのプログラムである。ここで、説明の便宜上、上記第１ディレイ処理プログラムは、バッテリ残量検知処理および省エネ復帰処理において用いられるプログラムとする。また、上記第１ディレイ処理プログラムおよび第２ディレイ処理プログラムには、それぞれに、ディレイ値が設定されている。さらに、ＣＰＵ２が、上記第１ディレイ処理プログラム、または、第２ディレイ処理プログラムを実行する処理を、所定の遅延処理と称する。
【００７７】
また、プログラム更新用プログラムは、上記第１および第２ディレイ処理プログラム中に記述されているディレイ値を変更するためのプログラムである。つまり、例えばバッテリ残量検知時においては、ＣＰＵ２が行なうディレイ処理（遅延処理）の回数（Ｎ回）（ディレイ値）を変更するためのプログラムである。また、後述するディレイ値変更部１２により、実行されるプログラムである。
【００７８】
次に、上記処理速度比較部１１で行なわれる処理について、図１に基づいて説明する。なお、図１は、主として、上記処理速度比較部１１の概略構成を示したブロック図である。
【００７９】
上記処理速度比較部１１は、コントロールレジスタ部２１、カウンタ部（測定手段）２２、および、処理速度比率演算部（比較手段）２３とを備えている。上記コントロールレジスタ部２１は、まず、ＣＰＵ２からの指令を受ける。このＣＰＵ２からの指令の内容としては、この処理速度比較部１１における処理の開始（スタート）、処理の中止（ストップ）、および、コントロールレジスタ部２１に格納された比較結果の削除（クリア）等である。
【００８０】
また、上記制御装置１では、ＣＰＵ２を新たなものに交換した場合に、処理速度比較部１１における処理が開始される。
【００８１】
上記コントロールレジスタ部２１には、初期設定の段階では、予め所定の基準カウンタ値が記憶されている。この基準カウンタ値は、ＣＰＵ２が交換される前の段階では、既に搭載されているＣＰＵ２がディレイ処理プログラムを一回実行した場合のカウンタ値である。なお、上述したディレイ値は、上記カウンタ値と上記ディレイ時間（遅延時間）とから決定されている。
【００８２】
また、ＣＰＵ２が実行するディレイ処理プログラムは、処理内容に応じて選択され、例えばバッテリ残量検知処理では、上記第１ディレイ処理プログラムが選択される。
【００８３】
ここで、上記ＣＰＵ２を新たなものに交換した場合、上記カウンタ部２２においては、新たなＣＰＵ２が上記ディレイ処理プログラムを一回実行した場合のカウンタ値（以下、新カウンタ値と称する）が求められる。このカウンタ値を求める際には、上記基準クロック発生部１０で発生させた所定の基準クロックを利用する。なお、上記基準カウンタ値を設定する際にも、この基準クロックと同一のクロック数でカウンタ値を求めているものとする。
【００８４】
次に、上記処理速度比率演算部２３において、上記カウンタ部２２で求められた新カウンタ値と、上記基準カウンタ値とが比較される。具体的には、上記基準カウンタ値に対する新カウンタ値の比率が求められる。より詳しくは、交換前のＣＰＵ２の処理速度を、交換後のＣＰＵ２の処理速度で除した値（以下、処理速度比率と称する）が求められる。そして、上記処理速度比率のデータは、コントロールレジスタ部２１に記憶される。
【００８５】
次に、上記ディレイ値変更部１２において、上記処理速度比率と上記フラッシュＲＯＭ４内のプログラム更新プログラムとを用いて、ディレイ処理プログラム内のディレイ値の変更が行なわれる。具体的には、既に設定されているディレイ値を上記処理速度比率で除した値を新たなディレイ値として設定する。
【００８６】
以上の処理によって、ＣＰＵ２等を交換した後のディレイ値の設定が完了する。
【００８７】
次に、上述した一連のディレイ値変更処理を、図４を用いて具体的に説明すると、以下のとおりである。なお、ここでは、バッテリ残量検知処理と、省エネ復帰処理とを例に挙げて説明する。つまり、第１ディレイ処理プログラムを用いる場合について説明する。
【００８８】
図４（ａ）は、ＣＰＵ交換前における、バッテリ残量検知プログラムおよび省エネ復帰プログラムの各ディレイ値を示した説明図である。また、図４（ｂ）は、ＣＰＵ交換後における、バッテリ残量検知プログラムおよび省エネ復帰プログラムの各ディレイ値を示した説明図である。
【００８９】
また、図４（ａ）に示すとおり、ＣＰＵ２の交換前のディレイ値を、バッテリ残量検知処理では１００と、省エネ復帰処理では２００としておく。さらに、上記基準カウンタ値を１０００とする。また、交換前のＣＰＵ２をＣＰＵ（Ａ）として表した場合、このＣＰＵ（Ａ）のクロック数を４００ＭＨｚとする。
【００９０】
ここで、ＣＰＵ２が、変更された場合、変更後のＣＰＵ２をＣＰＵ（Ｂ）として表す。また、このＣＰＵ（Ｂ）のクロック数を８００ＭＨｚとする。
【００９１】
そして、ＣＰＵ２をＣＰＵ（Ａ）からＣＰＵ（Ｂ）に交換（アップグレード）した際、上記カウンタ部２２で計測されたカウンタ値が４００であったとする。なお、上記カウンタ値が小さくなっているのは、ＣＰＵ２の処理速度が上昇しているためである。
【００９２】
そして、上記処理速度比率演算部２３にて、４００を１０００で除した０．４という値が処理速度比率として得られる。この後、ディレイ値変更部１２は、図４（ｂ）に示すとおり、上記バッテリ残量検知処理に関しては、上記ディレイ値１００を処理速度比率０．４で除した値である２５０を、新たなディレイ値として設定する。一方、上記省エネ復帰処理に関しては、同図に示すとおり、上記ディレイ値２００を処理速度比率０．４で除した値である５００を、新たなディレイ値として設定する。
【００９３】
以上の処理によって、ＣＰＵ２を交換した後のディレイ値の設定が完了する。
【００９４】
このように、上記制御装置１では、ＣＰＵ２をグレードアップした場合でも、ディレイ値を大きくすることにより、ディレイ時間をグレードアップ前と同じ時間とすることが可能となる。
【００９５】
一方、バッテリ残量検知処理および省エネ復帰処理以外の処理（以下、他の処理と称する）を行なう際に、例えば、上記第１ディレイ処理プログラムとは異なるディレイ処理プログラムを実行する方が好ましい場合もある。この場合は、フラッシュＲＯＭ４内に、上記異なるディレイ処理プログラム、例えば図３に示す第２ディレイ処理プログラムを、別途記憶させておき、この第２ディレイ処理プログラムを実行させればよい。なお、以下では、上記他の処理を行うプログラムを他のプログラムと称する。
【００９６】
ここで、上記第２ディレイ処理プログラムを利用した場合における、一連のディレイ値変更処理を、図５を用いて具体的に説明すると、以下のとおりである。
【００９７】
図５（ａ）は、ＣＰＵ交換前における、上記他のプログラムのディレイ値を示した説明図である。また、図５（ｂ）は、ＣＰＵ交換後における、上記他のプログラムのディレイ値を示した説明図である。
【００９８】
また、図５（ａ）に示すとおり、ＣＰＵ２の交換前のディレイ値を、上記他の処理では５００としておく。さらに、上記基準カウンタ値を３０００とする。
【００９９】
そして、ＣＰＵ２をＣＰＵ（Ａ）からＣＰＵ（Ｂ）に交換した際、上記カウンタ部２２で計測されたカウンタ値が１５００であったとする。
【０１００】
そして、上記処理速度比率演算部２３にて、１５００を３０００で除した０．５という値が処理速度比率として得られる。この後、ディレイ値変更部１２は、図５（ｂ）に示すとおり、上記他の処理に関して、上記ディレイ値５００を処理速度比率０．５で除した値である１０００を、新たなディレイ値（Ｌ回）として設定する。
【０１０１】
図６は、本実施の形態に係る制御装置におけるディレイ値変更処理のフローチャートである。ここで、上記の一連のディレイ値変更の処理フローについて、図６を基に説明する。
【０１０２】
まず、電源オンと同時に、ハードウェアの初期化を行なう（Ｓ１）。そして、Ｓ１の後は、ＣＰＵ２が交換されたか否かが判断される（Ｓ２）。もし、ＣＰＵ２が交換されていれば、上記処理速度比較部１１において、ディレイ処理プログラムの処理速度を、ＣＰＵ２の交換前と交換後とで比較する（Ｓ３）。一方、ＣＰＵ２が交換されていなければ、ディレイ値の変更を行なわずに、変更処理を終了する。
【０１０３】
上記Ｓ３の後は、上記ディレイ値変更部１２により、ディレイ処理プログラム内のディレイ値の変更が行なわれる（Ｓ４）。これにより、ディレイ値変更処理が終了する。
【０１０４】
以上のように、本実施の形態に係る制御装置１は、ディレイ値を処理内容に応じて有する構成である。それゆえ、ディレイ値の異なる複数のディレイ処理を行なう必要がある場合でも、従来のように、それぞれの処理に対してディレイ処理回路を設けるといった必要性がなくなる。
【０１０５】
また、上記制御装置１では、ＣＰＵ２が交換された場合にのみ上記ディレイ値の変更を行なう構成であるため、従来のようにディレイ処理回路をリアルタイムに動作させる構成と比較すると、電力消費を大幅に抑えることができる。それゆえ、上記制御装置１では、省エネルギーを達成できる。
【０１０６】
しがって、ＣＰＵ等を交換した場合であっても、簡易な構成で上記交換に対応でき、かつ、省エネルギーを達成できる。
【０１０７】
また、ＣＰＵ２が交換された後は、交換後のＣＰＵ２で測定されたカウンタ値を、新たに基準カウンタ値としておく。つまり、上記カウンタ部２２で得られたカウンタ値を、上記コントロールレジスタ部２１に記憶された基準カウンタ値とする。これにより、さらにＣＰＵを交換した場合には、前回変更した後のディレイ値を利用して、新たなディレイ値を設定することができる。
【０１０８】
また、上記の説明においては、基準カウンタ値を、交換前のＣＰＵの処理速度を基に設定された相対的な値としたが、必ずしも、これに限定されない。例えば、上記基準カウンタ値を、値が一定となる絶対的な値としてもよい。ただし、この場合には、上記基準カウンタ値に対応して設定された初期設定のディレイ値を保存しておく必要がある。これは、ＣＰＵが交換された場合に、上記初期設定のディレイ値を基にして、新たなディレイ値を計算する必要があるためである。
【０１０９】
なお、上記の説明においては、ＣＰＵ２を交換した場合に、ディレイ値の変更を行なう構成であったが、これに限定されるものではない。例えば、ＣＰＵ２が搭載される基板が変更された場合でも、同様のディレイ値変更を行なうことが必要である。これは、上記基板を交換することによっても、ディレイ処理プログラムの処理時間が変わるためである。
【０１１０】
また、上記の説明では、ディレイ処理プログラムを一回実行して、カウンタ部２２でカウンタ値を求めているが、必ずしもこれに限定されるものではない。例えば，ディレイ処理プログラムを複数回実行して、カウンタ値を求めてもよい。ただし、この場合には、基準カウント値も、上記複数回に相当する値とする必要がある。
【０１１１】
また、上記の説明においては、省エネルギー回路６とバッテリ残量検知回路８とを用いて説明したが、これらは一例であって、制御装置１内には、その他様々な処理回路を含んでいてもよい。さらに、制御装置１内に限らず、この制御装置を備える機器等に、上記省エネルギー回路６、バッテリ残量検知回路８、その他様々な処理回路を有する構成であってもよい。
【０１１２】
また、上記の制御装置１で行なわれるＣＰＵ２の遅延処理の制御方法は、デジタルデータを演算処理する演算手段を備え、前記演算手段が所定の遅延処理を所定の回数行なって、一定の時間、前記演算手段による所定の演算処理を遅延させる遅延処理の制御方法において、前記演算手段による一定回数の遅延処理に要する処理時間を測定する第１のステップと、前記測定ステップで測定した処理時間と、所定の基準時間とを比較する第２のステップと、前記第２のステップで得られた結果を基に、前記演算手段が行なう遅延処理の処理回数を変更する第３のステップとを備えている遅延処理の制御方法といえる。
【０１１３】
【発明の効果】
本発明の制御装置は、以上のように、前記演算手段による一定回数の遅延処理に要する処理時間を測定する測定手段と、前記測定手段で測定した処理時間と、前記所定の基準時間とを比較する比較手段と、前記比較手段で得られた結果を基に、前記演算手段が行なう遅延処理の処理回数を変更する変更手段とを備えているものである。
【０１１４】
それゆえ、演算手段等を交換した場合であっても、簡易な構成で上記演算手段等の交換に対応でき、かつ、省エネルギーを達成できる制御装置を提供することが可能となるという効果を奏する。
【０１１５】
また、本発明の制御装置は、上記の制御装置において、前記比較手段での比較は、前記測定手段で測定した処理時間と、所定の基準時間との比率を求めることで行なわれるものである。
【０１１６】
それゆえ、演算手段等を交換する前後における処理速度が比較できる。これにより、演算手段等の交換後における遅延処理の処理回数を決定することができるという効果を奏する。
【０１１７】
また、本発明の制御装置は、上記の制御装置において、前記測定手段は、前記演算手段が新たな演算手段に交換された場合に、処理時間を測定するものである。
【０１１８】
それゆえ、演算手段が交換された場合にのみ測定を行なえばよいため、電力消費を抑制することができるという効果を奏する。
【０１１９】
また、本発明の制御装置は、上記の制御装置において、前記所定の基準時間は、前記演算手段が前記一定回数の遅延処理に要する処理時間であるものである。
【０１２０】
それゆえ、交換前の遅延処理の回数を基準として、交換後の遅延処理の回数を決定することができるという効果を奏する。
【０１２１】
また、本発明の制御装置は、上記の制御装置において、前記演算手段が行なう所定の遅延処理の回数は、演算手段が行なう所定の演算処理毎に設定されているものである。
【０１２２】
それゆえ、遅延させる時間が互いに異なる演算処理が行なわれる場合でも、演算手段等の交換後、それぞれの演算処理に応じて遅延処理の回数を変更することができるという効果を奏する。
【０１２３】
また、本発明の制御装置は、上記の制御装置において、前記一定回数は、一回であるものである。
【０１２４】
それゆえ、測定手段において測定に要する時間を短縮することが可能となるという効果を奏する。
【０１２５】
本発明の電子機器は、以上のように、上記の制御装置を備えるものである。
【０１２６】
それゆえ、演算手段等を交換した場合であっても、簡易な構成で上記演算手段等の交換に対応でき、かつ、省エネルギーを達成できる制御装置を備えた電子機器を提供することが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態に係る制御装置における処理速度比較部の概略構成を主として示したブロック図である。
【図２】本実施の形態に係る制御装置の概略構成を示したブロック図である。
【図３】上記制御装置におけるフラッシュＲＯＭに格納されているプログラムを示した説明図である。
【図４】（ａ）は、ＣＰＵ交換前における、バッテリ残量検知プログラムおよび省エネ復帰プログラムの各ディレイ値を示した説明図であり、（ｂ）は、ＣＰＵ交換後における、バッテリ残量検知プログラムおよび省エネ復帰プログラムの各ディレイ値を示した説明図である。
【図５】（ａ）は、ＣＰＵ交換前における、上記他のプログラムのディレイ値を示した説明図であり、（ｂ）は、ＣＰＵ交換後における、上記他のプログラムのディレイ値を示した説明図である。
【図６】上記制御装置におけるディレイ値変更処理のフローチャートである。
【図７】バッテリ残量を検知するバッテリ残量検知回路を示した回路図である。
【図８】バッテリ残量を検知する際のフローチャートである。
【図９】省エネモードから通常モードへの復帰処理を説明するフローチャートである。
【符号の説明】
１  制御装置
２  ＣＰＵ（演算手段）
１０  基準クロック発生部
１１  処理速度比較部
１２  ディレイ値変更部（変更手段）
２１  コントロールレジスタ部
２２  カウンタ部（測定手段）
２３  処理速度比率演算部（比較手段）
【図１】
2004265021.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004265021.tif 000009
【図８】
2004265021.tif 000010
【図９】
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