(57)【要約】【課題】回路出力端子に過渡的に廻り込む過剰電流を効率良く除去することができ、ＰＳＲＲを向上させ、回路出力端子での電圧の安定時間を短縮することができるバンドギャップ回路を提供することを目的とする。【解決手段】本発明にかかるバンドギャップ回路は、差動増幅器を備え、出力端子ＶＯＵＴの電圧の変動に応じて反転入力端子と非反転入力端子に電位差を生じる。そして、出力端子ＶＯＵＴ及びグランドに接続されるとともに、差動増幅器の出力端子に直接接続されるｎ型トランジスタＮ３が、差動増幅器の出力端子での電位の変動に応じて、出力端子ＶＯＵＴの過剰電流をグランドに流す。さらに、本発明にかかるバンドギャップ回路は、電源電圧ＶＤＤ及び出力端子ＶＯＵＴに接続される抵抗成分を有しカスケード接続されるｐ型トランジスタＰ５と、容量成分を有する抵抗Ｒ２とを備える。【選択図】　図１
2004086750.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧と基準電位に接続され、出力電圧を生成して回路出力端子から出力するバンドギャップ回路であって、
反転入力端子、非反転入力端子、及び出力端子を有する差動増幅器と、
前記回路出力端子の電圧の変動に応じて前記反転入力端子と非反転入力端子に電位差を生じさせる第一の回路と、
前記回路出力端子及び前記基準電位に接続されるとともに、前記差動増幅器の出力端子に直接接続され、前記差動増幅器の出力端子での電位の変動に応じて、前記回路出力端子の過剰電流を前記基準電位に流すスイッチング素子とを備えたバンドギャップ回路。
【請求項２】
抵抗成分を有する第一の素子と容量成分を有する第二の素子とが接続され、前記第一の素子及び前記第二の素子が前記電源電圧の電源ノイズを除去することを特徴とする請求項１記載の記載のバンドギャップ回路。
【請求項３】
電源電圧と基準電位に接続され、出力電圧を生成して回路出力端子から出力するバンドギャップ回路であって、
反転入力端子、非反転入力端子、及び出力端子を有する差動増幅器と、
前記回路出力端子の電圧の変動に応じて前記反転入力端子と非反転入力端子に電位差を生じさせる第一の回路と、
前記回路出力端子、前記基準電位、及び前記差動増幅器の出力端子に接続され、前記差動増幅器の出力端子での電位の変動に応じて、前記回路出力端子の過剰電流を前記基準電位に流すスイッチング素子と、
前記電源電圧及び前記回路出力端子に接続される抵抗成分を有する第一の素子と、
該第一の素子と接続される容量成分を有する第二の素子とを備えたバンドギャップ回路。
【請求項４】
前記第一の素子はトランジスタであることを特徴とする請求項２又は３記載のバンドギャップ回路。
【請求項５】
前記第二の素子はイオン注入抵抗であることを特徴とする請求項２又は３記載のバンドギャップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧電源を用いて高周波領域で動作を行うバンドギャップ回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路には、Ｄ／Ａ変換器などに用いられる基準電圧を安定して生成する基準電圧発生回路が設けられている。基準電圧発生回路には、トランジスタのしきい値電圧の差を利用するバンドギャップ回路がある。バンドギャップ回路は、半導体集積回路の電源投入時に生じる電圧の立ち上がりや動作中に生じる電源電圧の変動等により、半導体集積回路が誤作動を起こすのを防止し、半導体集積回路の電源電圧依存性を低減する。また、このバンドギャップ回路は、基準電圧を温度に対して安定して生成し、基準電圧の温度依存性も低減する。
【０００３】
近年、低電圧電源を用いてロジック回路の高速化が行われており、ＧＨｚオーダの高速化が行われている。このように低電圧源を用いてロジック回路の高速化を行う際、５％程度という電源ノイズが顕在化し、これまで以上に電源変動除去比（ＰＳＲＲ：Ｐｏｗｅｒ　Ｓｕｐｐｌｙ　Ｒｅｊｅｃｔｉｏｎ　Ｒａｔｉｏ）の良好なバンドギャップ回路が要求されている。
【０００４】
低電圧電源により電圧を印加されて高速に駆動する半導体集積回路に対応するバンドギャップ回路として、例えば「Ａ　Ｐｒｅｃｉｓｅ　Ｏｎ−Ｃｈｉｐ　Ｖｏｌｔａｇｅ　Ｇｅｎｅｒａｔｏｒ　ｆｏｒ　ａ　Ｇｉｇａｓｃａｌｅ　ＤＲＡＭ　ｗｉｔｈ　ａ　Ｎｅｇａｔｉｖｅ　Ｗｏｒｄ−Ｌｉｎｅ　Ｓｃｈｅｍｅ」、ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ．ＶＯＬ．３４．ＮＯ．８．ＡＵＧＵＳＴ　１９９９に記載されるように、カレントミラーを用いたカレントミラー型バンドギャップ回路や差動増幅を用いた差動型バンドギャップ回路等が知られている。このようなカレントミラー型バンドギャップ回路や差動型バンドギャップ回路について図を参照して説明する。
【０００５】
図８に示すように、カレントミラー型バンドギャップ回路は、Ｐ型トランジスタＰ１、Ｐ型トランジスタＰ２、Ｎ型トランジスタＮ１、Ｎ型トランジスタＮ２を有する。このカレントミラー型バンドギャップ回路では、Ｎ型トランジスタＮ２とＰ型トランジスタＰ２との間にＰ型トランジスタＰ３が接続されている。
【０００６】
さらに、図８に示すように、このカレントミラー型バンドギャップ回路では、Ｎ型トランジスタＮ２と負電源との間に抵抗Ｒ１、ダイオードＤ２が接続されている。そして、出力端子ＶＯＵＴと負電源との間に抵抗Ｒ２、ダイオードＤ３が接続されている。さらに、Ｎ型トランジスタＮ１と負電源との間にダイオードＤ１が接続されている。また、これらの抵抗Ｒ１、Ｒ２やダイオードＤ２、Ｄ３は、電源投入や電源変動時に出力端子ＶＯＵＴに過渡的に流れ込む電流を放電する機能を有する。
【０００７】
図９は、カレントミラー型バンドギャップ回路における電源電圧依存を示す特性図の一例である。図９では、横軸に電源電圧ＶＤＤをとり、縦軸を出力端子の電圧ＶＯＵＴをとっている。図９に示すように、従来のカレントミラー型バンドギャップ回路を動作させる際、少なくとも約１．５Ｖの入力電圧ＶＤＤを入力端子に印加する必要がある。このとき、カレントミラー型バンドギャップ回路は、出力電圧ＶＯＵＴが約１．２５Ｖとなって動作する。
【０００８】
図１０は、従来の差動型バンドギャップ回路である。図１０に示すように、差動型バンドギャップ回路は、一対のＰ型トランジスタＰ１及びＰ２、一対のＮ型トランジスタＮ１及びＮ２から構成される差動増幅器を有する。この差動増幅器には、Ｐ型トランジスタＰ２とＮ型トランジスタＮ２との間にＰ型トランジスタＰ３が接続され、このＰ型トランジスタＰ３は出力端子ＶＯＵＴに接続されている。
【０００９】
出力端子ＶＯＵＴには、抵抗Ｒ２、この抵抗Ｒ２とグランドとの間に抵抗Ｒ１、ダイオードＤ１が順に接続されている。また、図１０に示すように、これらの抵抗Ｒ１、Ｒ２、ダイオードＤ１とは別に、出力端子ＶＯＵＴとグランドとの間には、抵抗Ｒ２、ダイオードＤ２が順に接続されている。差動増幅器の非反転端子は抵抗Ｒ１と抵抗Ｒ２との間に接続され、反転端子は抵抗Ｒ２とダイオードＤ２との間に接続されている。また、差動型バンドギャップ回路では、カレントミラー型バンドギャップと同様に、出力端子ＶＯＵＴに接続される抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２から出力端子ＶＯＵＴに流れ込む電流を放電する。
【００１０】
図１１は、差動型バンドギャップ回路における電源電圧依存を示す特性図の一例である。図１１では、横軸に電源電圧ＶＤＤをとり、縦軸を出力端子の電圧ＶＯＵＴをとっている。図１１に示すように、従来の差動型バンドギャップ回路を動作させる際、少なくとも約１．２５Ｖの入力電圧ＶＤＤを入力端子に印加する必要がある。このとき、差動型バンドギャップ回路は、出力電圧ＶＯＵＴが約１．２５Ｖとなって動作する。
【００１１】
このように、差動型バンドギャップ回路では、カレントミラー型バンドギャップ回路よりも低い電源電圧により安定に動作することができる。そのため、低電源電圧でロジック回路を動作させる場合、カレントミラー型バンドギャップ回路よりも差動型バンドギャップ回路が利用される。さらに、差動バンドギャップ回路では、差動増幅器で負帰還をかけるため、カレントミラー型バンドギャップ回路より高周波領域でのＰＳＲＲが高く、ロジック回路等を高速に動作させる際に用いられる。
【００１２】
前述のように、従来のカレントミラー型バンドギャップ回路や差動型バンドギャップ回路では、出力端子ＶＯＵＴに流れ込む電流を抵抗、ダイオードで放電する。ところが、従来のバンドギャップ回路では、抵抗やダイオードの放電能力は乏しいため、電源投入や電源変動時に出力端子ＶＯＵＴに流れ込む電流を放電しきることができない。そのため、従来のバンドギャップ回路では、電源変動除去比（ＰＳＲＲ）が低下する。
【００１３】
さらに、従来におけるバンドギャップ回路では、低消費電力化にともない、電源投入や電源変動時に出力端子ＶＯＵＴに流れ込む電流を放電しきれないため、起動時の出力端子ＶＯＵＴにおける電圧の安定時間が遅くなって悪化するという問題がある。
【００１４】
特開２００２−１２３３２５号公報においては、電源電圧を投入時に基準電圧を速やかに立ち上げる基準電圧発生装置が公開されている。しかしながら、特開２００２−１２３３２５号公報のバンドギャップ回路は、自動車等のエンジンや自動変速機を制御するのに使用される電子制御装置であり、Ａ／Ｄ変換等を行うのに必要な基準電圧を生成する基準電圧発生装置である。
【００１５】
また、特開２００２−１２３３２５号公報の基準電圧発生装置では、その用途から素子の数が多く、高電圧電源を用いて駆動される。そのため、この基準電圧発生装置のバンドギャップ装置では、半導体集積回路を低電圧電源により高速に駆動させる場合には非常に困難となる。例えば、近年の低電圧電源を用いた高速のバンドギャップ回路では、１．５ボルトの電圧が印加されて駆動する。これに対して、特開２００２−１２３３２５号公報の基準電圧発生装置では、バンドギャップ回路には７〜８Ｖ程度の電圧が印加されて駆動するため、特開２００２−１２３３２５号公報における基準電圧発生装置では、低電圧電源により駆動するのができない。
【００１６】
【発明が解決しようとする課題】
このように、従来のバンドギャップ回路では、低電源電圧で動作を行う際、回路出力端子に過渡的に流れ込む過剰電流を効率良く放電することができないため、ＰＳＲＲが低下し、さらには回路出力端子での電圧の安定時間が悪化するという問題点があった。
【００１７】
本発明は、このような問題点を解決するためになされたもので、回路出力端子に過渡的に廻り込む過剰電流を効率良く除去することができ、ＰＳＲＲを向上させ、回路出力端子での電圧の安定時間を短縮することができるバンドギャップ回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明にかかるバンドギャップ回路は、電源電圧と基準電位に接続され、出力電圧を生成して回路出力端子から出力するバンドギャップ回路であって、反転入力端子、非反転入力端子、及び出力端子を有する差動増幅器（例えば、発明の実施の形態におけるｎチャンネル型トランジスタＮ４、Ｎ５、ｐチャンネル型トランジスタＰ６、Ｐ７から構成される差動増幅器）と、前記回路出力端子の電圧の変動に応じて前記反転入力端子と非反転入力端子に電位差を生じさせる第一の回路（例えば、発明の実施の形態における抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２から構成される回路）と、前記回路出力端子及び前記基準電位に接続されるとともに、前記差動増幅器の出力端子に直接接続され、前記差動増幅器の出力端子での電位の変動に応じて、前記回路出力端子の過剰電流を前記基準電位に流すスイッチング素子（例えば、発明の実施の形態におけるｎチャンネル型トランジスタＮ３）とを備えたものである。このような構成により、回路出力端子に過渡的に廻り込む過剰電流を効率良く除去することができる。
【００１９】
さらに、本発明にかかるバンドギャップ回路は、抵抗成分を有する第一の素子（例えば、発明の実施の形態におけるｐチャンネル型トランジスタＰ５）と容量成分を有する第二の素子（例えば、発明の実施の形態における抵抗Ｒ２）とが接続され、前記第一の素子及び前記第二の素子が前記電源電圧の電源ノイズを除去するものである。これにより、電源電圧の電流ノイズを除去して回路出力端子に過渡的に廻り込む過剰電流を確実に除去することができる
【００２０】
本発明にかかるバンドギャップ回路は、電源電圧と基準電位に接続され、出力電圧を生成して回路出力端子から出力するバンドギャップ回路であって、反転入力端子、非反転入力端子、及び出力端子を有する差動増幅器（例えば、発明の実施の形態におけるｎチャンネル型トランジスタＮ４、Ｎ５、ｐチャンネル型トランジスタＰ６、Ｐ７から構成される差動増幅器）と、前記回路出力端子の電圧の変動に応じて前記反転入力端子と非反転入力端子に電位差を生じさせる第一の回路（例えば、発明の実施の形態における抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２から構成される回路）と、前記回路出力端子、前記基準電位、及び前記差動増幅器の出力端子に接続され、前記差動増幅器の出力端子での電位の変動に応じて、前記回路出力端子の過剰電流を前記基準電位に流すスイッチング素子（例えば、発明の実施の形態におけるｎチャンネル型トランジスタＮ３）と、前記電源電圧及び前記回路出力端子に接続される抵抗成分を有する第一の素子（例えば、発明の実施の形態におけるｐチャンネル型トランジスタＰ５）と、該第一の素子と接続される容量成分を有する第二の素子（例えば、発明の実施の形態における抵抗Ｒ２）とを備えたものである。このような構成により、電源電圧の電流ノイズを除去して回路出力端子に過渡的に廻り込む過剰電流を効率良く確実に除去することができる。
【００２１】
望ましくは、本発明にかかるバンドギャップ回路では、前記第一の素子はトランジスタである。これにより、抵抗成分を有する第一の素子を簡便に形成することができる。
【００２２】
また望ましくは、本発明にかかるバンドギャップ回路では、前記第二の素子はイオン注入抵抗である。これにより、イオン注入抵抗の寄生容量を用いて電源電圧の電源ノイズを確実に除去することができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照して説明する。
【００２４】
本発明の実施の形態においては、ローパスフィルタを有さないバンドギャップ回路とローパスフィルタを設けたバンドギャップ回路について説明する。なお、本発明の実施の形態においては、ＭＯＳＦＥＴを用いて説明するが、ＭＯＳＦＥＴに限らず、ＭＩＳＦＥＴやＪＦＥＴ等のユニポーラトランジスタやバイポーラトランジスタであっても良い。またなお、本発明の実施の形態では、エンハンスメント型の電界効果トランジスタを用いて説明するが、ディプレッション型の電界効果トランジスタであっても良い。
【００２５】
発明の実施の形態１．
発明の実施の形態１（以下、実施形態１と略す）においては、ローパスフィルタを有さないバンドギャップ回路について説明する。
【００２６】
まず、図１を用いて、実施形態１におけるバンドギャップ回路の構成について説明する。図１は、実施形態１におけるバンドギャップ回路の一構成例を示す概略回路図である。図１に示すように、実施形態１におけるバンドギャップ回路は、差動増幅器と、この差動増幅器に接続されたｎチャンネル型トランジスタＮ３とを有する。なお、以下では、ｎチャンネル型トランジスタをｎ型トランジスタ、ｐチャンネル型トランジスタをｐ型トランジスタと略す。
【００２７】
差動増幅器は、一般的なオペアンプから構成される。図１に示すように、バンドギャップ回路の差動増幅器は、一対のｐ型トランジスタＰ６、Ｐ７と、ｎ型トランジスタＮ４、Ｎ５とから構成される。
【００２８】
ｎ型トランジスタＮ４のソースは基準電位となるグランドに接地され、ドレインはｐ型トランジスタＰ６のドレインに接続されている。また、ｎ型トランジスタＮ４のゲートはｎ型トランジスタＮ５のゲートに接続されている。さらに、ｎ型トランジスタＮ４のドレイン−ゲート間が接続（ダイオード接続）されている。ｎ型トランジスタＮ５は、ｎ型トランジスタＮ４と同様に、ソースがグランドに接地されるとともに、ドレインはｐ型トランジスタＰ７のドレインに接続されている。また、ｎ型トランジスタＮ５のゲートはｎ型トランジスタＮ４のゲートに接続されている。
【００２９】
ｐ型トランジスタＰ６のドレインはｎ型トランジスタＮ４のドレインに接続され、ソースはｐ型トランジスタＰ１４を介して電源電圧ＶＤＤに接続されている。また、図１に示すように、ｐ型トランジスタＰ６のゲートは抵抗Ｒ２を介して出力端子ＶＯＵＴに接続されている。ｐ型トランジスタＰ７は、ｐ型トランジスタＰ６と同様に、ドレインがｎ型トランジスタＮ５のドレインに接続されるとともに、ソースはｐ型トランジスタＰ１４を介して電源電圧ＶＤＤに接続されている。また、図１に示すように、ｐ型トランジスタＰ７のゲートは抵抗Ｒ２を介して出力端子ＶＯＵＴに接続されている。
【００３０】
図１に示すように、出力端子ＶＯＵＴとグランドとの間には、出力端子ＶＯＵＴ側から順に抵抗Ｒ２、Ｒ１、ダイオードＤ１が接続されている。これらとは別に、出力端子ＶＯＵＴとグランドとの間には、出力端子ＶＯＵＴ側から順に抵抗Ｒ２、ダイオードＤ２が接続されている。
【００３１】
ダイオードＤ１のカソードはグランドに接地され、アノードは抵抗Ｒ１に接続されている。抵抗Ｒ１は、一方がダイオードＤ１に接続されるとともに、他方が抵抗Ｒ２とｐ型トランジスタＰ６のゲートとに接続されている。また、抵抗Ｒ２は、一方が抵抗Ｒ１とｐ型トランジスタＰ６のゲートとに接続されるとともに、他方が出力端子ＶＯＵＴに接続されている。
【００３２】
ダイオードＤ２のカソードはグランドに接地され、アノードは抵抗Ｒ２とｐ型トランジスタＰ７のゲートとに接続されている。抵抗Ｒ２は、一方が抵抗Ｒ２とｐ型トランジスタＰ６のゲートとに接続されるとともに、他方が出力端子ＶＯＵＴに接続されている。
【００３３】
このように出力端子ＶＯＵＴとグランドとの間に抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２が接続され、ｐ型トランジスタＰ６のゲートは、差動増幅器の非反転入力端子として機能する。それとともに、ｐ型トランジスタＰ７のゲートは、差動増幅器の反転入力端子として機能する。差動増幅器は、一般に、反転入力端子と非反転入力端子とが略同電位となるように動作を行う。この動作を利用してダイオードＤ２のアノードと抵抗Ｒ１の電源側の電位を等しくし、定電流を発生させている。
【００３４】
また、抵抗Ｒ１、Ｒ２は、一般的な抵抗素子に限らず、例えばトランジスタのような抵抗成分を有する素子を用いて形成することもできる。また、抵抗Ｒ１、Ｒ２は、シリコン基板等の基板上に形成されたＮウェル抵抗としても良い。ここで、Ｎウェル抵抗とは、基板とＮウェルとの間に寄生容量がつく拡散抵抗のことである。また、Ｎウェル抵抗とは、例えばイオン注入法によりＮウェルが形成されたイオン注入抵抗のことである。Ｎウェル抵抗を用いて抵抗Ｒ１、Ｒ２を形成する場合、他のトランジスタを形成する際に同時に形成することができ、抵抗を簡便に形成することができる。
【００３５】
図１に示すように、ｎ型トランジスタＮ３は、差動増幅器に接続されるとともに、出力端子ＶＯＵＴに接続されている。ｎ型トランジスタＮ３のゲートは、差動増幅器のｎ型トランジスタＮ５とｐ型トランジスタＰ７との間に接続され、ｎ型トランジスタＮ５とｐ型トランジスタＰ７のそれぞれのドレインに接続されている。さらに、ｎ型トランジスタＮ３のドレインが出力端子ＶＯＵＴに接続される。それとともに、ｎ型トランジスタＮ３のソースは、グランドに接地されている。
【００３６】
ｎ型トランジスタＮ３は、後述するように、電源投入や電源変動時に出力端子ＶＯＵＴへ流れ込む過渡的な廻り込み電流を差動増幅器の負帰還により吸い取る機能を有する。すなわち、ｎ型トランジスタＮ３は、電源投入や電源変動時に出力端子ＶＯＵＴに廻り込み電流が過渡的に流れ込んだ際、差動増幅器による帰還によりゲート電位が上昇して出力端子ＶＯＵＴの回り込み電流をグランドに流して除去する機能をする。ここで、廻り込み電流とは、電源投入や電源変動時に出力端子ＶＯＵＴに流れ込む過剰電流のことである。
【００３７】
なお、図１においては、ｎ型トランジスタＮ３が差動増幅器に直接接続されているが、後述するように、ｎ型トランジスタＮ３と差動増幅器との間に素子を介在させても良い。またなお、ｎ型トランジスタＮ３と出力端子ＶＯＵＴとは直接接続されているが、出力端子ＶＯＵＴに過渡的に流れ込む廻り込み電流を除去することができれば、ｎ型トランジスタＮ３と出力端子ＶＯＵＴとの間に素子を介在させても良い。望ましくは、ｎ型トランジスタＮ３と出力端子ＶＯＵＴとの間に素子が介在しない方が廻り込み電流をグランドに容易に流すことができるため、ｎ型トランジスタＮ３と出力端子ＶＯＵＴとを直接する方が良い。
【００３８】
一般に、実施形態１のバンドギャップ回路のように、差動増幅器のイマジナリーショートを利用したバンドギャップ回路では、差動増幅器のオフセット電圧が無い方が望ましい。差動増幅器のオフセット電圧を無くす場合、ｐ型トランジスタＰ６、Ｐ７のそれぞれのソース電位、ドレイン電位を略同電位にする。図１において、ｐ型トランジスタＰ６のドレイン電位はｎ型トランジスタＮ４のソース−ゲート間の電位に等しく、ｐ型トランジスタＰ７のドレイン電位はｎ型トランジスタＮ３のソース−ゲート間の電位に等しい。そのため、ｎ型トランジスタＮ４のソース−ゲート間の電位と、ｎ型トランジスタＮ３のソース−ゲート間の電位とが等しくなるように、ｎ型トランジスタＮ３のディメンジョンを決めると、差動増幅器のオフセット電圧を無くすことができる。
【００３９】
このように、ｎ型トランジスタＮ４のソース−ゲート間の電位と、ｎ型トランジスタＮ５のソース−ゲート間の電位とが等しくなるように、ｎ型トランジスタＮ３のディメンジョンを決めると、差動増幅器のオフセット電圧を無くすことができる。そのため、ｎ型トランジスタＮ３のディメンジョンのみを決めることにより、差動増幅器のオフセット電圧を簡便に無くすことができる。これにより、高精度の出力電圧を出力する良好なバンドギャップ回路を簡便に実現させることができる。
【００４０】
なお、図１においてはｎ型トランジスタＮ３のゲートは差動増幅器のｎ型トランジスタＮ５とｐ型トランジスタＰ７との間に直接接続されているが、これに限らず、ｎ型トランジスタＮ３とｎ型トランジスタＮ５やｐ型トランジスタＰ７との間に素子を介在させても良い。このとき、その介在させる素子は、前述のようにｎ型トランジスタＮ３のディメンジョンを決めるのに影響しない素子とすることができる。すなわち、ｎ型トランジスタＮ３とｎ型トランジスタＮ５やｐ型トランジスタＰ７との間に、ｎ型トランジスタＮ３を決めるディメンジョンに影響しない素子が接続されても、前述のようにｎ型トランジスタＮ３のディメンジョンを決めることができれば良い。このように、ｎ型トランジスタＮ３のディメンジョンを決めるのに影響しない素子を介在させることは、本発明におけるｎ型トランジスタＮ３が差動増幅器に直接接続されることに含まれる。
【００４１】
出力端子ＶＯＵＴにはｐ型トランジスタＰ４が接続されている。ｐ型トランジスタＰ４のドレインに出力端子ＶＯＵＴが接続され、ｐ型トランジスタＰ４のソースは電源電圧ＶＤＤに接続されている。ｐ型トランジスタＰ４のゲートは、ｐ型トランジスタＰ１４のゲートに接続されるとともに、ｐ型トランジスタＰ１４を介して定電流源２０の出力端子Ｖｂ１に接続され、電流を供給されている。ｐ型トランジスタＰ４は、ゲートに定電流源２０からの電流を供給されてゲートをオン・オフする。これに応じて、ｐ型トランジスタＰ４は、電源電圧ＶＤＤから出力端子ＶＯＵＴに電流を供給する。
【００４２】
図１に示すように、ｐ型トランジスタＰ１４は、定電流源２０、ｐ型トランジスタＰ４に接続されている。ｐ型トランジスタＰ１４は、ドレインが差動増幅器に接続され、ソースが電源電圧ＶＤＤに接続されている。そして、ｐ型トランジスタＰ１４は、ゲートがｐ型トランジスタＰ４のゲートに接続されるとともに、定電流源２０の出力端子Ｖｂ１に接続される。ｐ型トランジスタＰ１４は、ゲートに定電流源２０からの電流を供給されてゲートをオン・オフする。これに応じて、ｐ型トランジスタＰ１４は、電源電圧ＶＤＤから差動増幅器に電流を供給する。また、図１に示すように、後述の定電流源２０内のｐ型トランジスタＰ２４とｐ型トランジスタＰ４とｐ型トランジスタＰ１４とはカレントミラー回路を構成している。
【００４３】
なお、図１においては、ｐ型トランジスタＰ１４が差動増幅器に接続されているが、ｐ型トランジスタＰ１４にｐ型トランジスタをカスケード接続して差動増幅器に接続しても良い。これにより、差動増幅器に供給する電源電流のばらつきを低減することができ、差動増幅器に対して安定した電流を供給することができる。
【００４４】
定電流源２０は、直流電源２１とｐ型トランジスタＰ２４とから構成されている。直流電源２１は、一端をグランドに接地されており、他端をｐ型トランジスタＰ２４のドレインに接続されている。また、ｐ型トランジスタＰ２４のソースは電源電圧ＶＤＤに接続され、ドレインは直流電源２１に接続されている。ｐ型トランジスタＰ２４のゲートは定電流源２０の出力端子Ｖｂ１に接続されており、定電流源２０の出力端子Ｖｂ１を介してｐ型トランジスタＰ４、Ｐ１４のゲートに接続されている。また、ｐ型トランジスタＰ２４は、ドレインーゲート間を接続（ダイオード接続）されている。なお、前述のように、ｐ型トランジスタＰ１４にｐ型トランジスタＰ１５をカスケード接続して差動増幅器に接続する場合、定電流源２０は、これらのｐ型トランジスタＰ１５が同時にゲートをオン・オフするように構成される。
【００４５】
次に、図１を用いて、実施形態１のバンドギャップ回路の動作について説明する。ここで、差動増幅器は、従来の差動増幅器と同様に動作を行うため、その説明を省略する。電源投入や電源変動等により過渡的な廻り込み電流が発生しないときは、従来のバンドギャップ回路と同様に、差動増幅器の反転入力と非反転入力とが略同電位に動作を行う。ｐ型トランジスタＰ６、Ｐ７のゲート間の電位は、略同電位に保たれる。そのため、ｎ型トランジスタＮ３のゲート電位が変化することなく、ｎ型トランジスタＮ３には、一定の電流が流れている。
【００４６】
これに対して、電源投入や電源変動等により過渡的な廻り込み電流が発生すると、その発生に伴い、出力端子ＶＯＵＴの出力電圧、およびｐ型トランジスタＰ６、Ｐ７のゲート電位も同様に変動する。このとき、ｐ型トランジスタＰ７のゲート電位に比べ、ｐ型トランジスタＰ６のゲート電位は、抵抗Ｒ１を有するため、廻り込み電流が流れると、下記（Ａ）式の通り
Ｒ×ΔＩ＝ΔＶ　（Ｒ：抵抗、ΔＩ：廻り込み電流、ΔＶ：電位変動）：（Ａ）
の関係で電位の変動が大きい。
【００４７】
このｐ型トランジスタＰ６、Ｐ７のゲート電位の変動により、ｐ型トランジスタＰ６のドレイン電流が減少し、ｐ型トランジスタＰ７のドレイン電流は増加する。それとともに、ｐ型トランジスタＰ６のドレイン電流が減少すると、ｎ型トランジスタＮ４はアクティブ抵抗の働きをするので、ｎ型トランジスタＮ４のゲート電位は低下する。また、ｐ型トランジスタＰ７のドレイン電流が増加すると、ｎ型トランジスタＮ５もアクティブ抵抗の働きをするためｎ型トランジスタＮ３のゲート電位は上昇する。
【００４８】
そして、ｎ型トランジスタＮ３のゲート電位が上昇すると、ｎ型トランジスタＮ３のドレイン電流も増加し、結果的に差動増幅器に負帰還がかかり、出力端子ＶＯＵＴとｎ型トランジスタＮ３のグランド間に電流を流す。これにより、ｎ型トランジスタＮ３は、出力端子ＶＯＵＴに過渡的に流れ込んだ廻り込み電流をグランドへと流す。
【００４９】
ｎ型トランジスタＮ３は、出力端子ＶＯＵＴの廻り込み電流をグランドへと流すと、出力端子ＶＯＵＴの電位が低下する。それにともなって、出力端子ＶＯＵＴの変動により生じた差動増幅器の反転入力端子と非反転入力端子との電位差が無くなる。そして、差動増幅器の各トランジスタ、反転入力端子、非反転入力端子、及びｎ型トランジスタＮ３は、平衡状態となる。ここで、平衡状態とは、入力バイアス電位と同電位になることを示す。
【００５０】
このように、実施形態１のバンドギャップ回路は、ｎ型トランジスタＮ３を介して出力端子ＶＯＵＴの廻り込み電流をグランドへと流して効率良く除去することができる。さらに、実施形態１のバンドギャップ回路では、ｎ型トランジスタＮ３のディメンジョンのみを決めることにより、出力端子ＶＯＵＴの廻り込み電流をグランドへと流して効率良く簡便に除去することができる。また、実施形態１のバンドギャップ回路では、差動増幅器にｎ型トランジスタＮ３を接続し、廻り込み電流を除去する素子の数を大きく増やすことなく、廻り込み電流を効率良く簡便に除去することができる。そのため、出力端子ＶＯＵＴに廻り込む電流を効率良く簡便に除去しつつ、低電圧電源を用いて高速で駆動させることが可能となる。
【００５１】
図４、図５、図６を用いて、実施形態１のバンドギャップ回路の動作と従来の差動型バンドギャップ回路の動作とを比較する。図４は、本発明の実施の形態におけるバンドギャップ回路と従来のバンドギャップ回路との周波数に対するＰＳＲＲの比較結果を示す特性図の一例である。図５は、従来のバンドギャップ回路に関する電源電圧依存を示す特性図の一例である。図６は、実施形態１におけるバンドギャップ回路の電源電圧依存を示す特性図の一例である。なお、ここでは従来のバンドギャップ回路として、前述の差動型バンドギャップ回路を用いている。
【００５２】
図４に示すように、従来のバンドギャップ回路では、ロジック回路に印加する電圧の周波数を低周波数から高周波数へと変化させて電圧を印加させると、差動増幅器の負帰還能力が下がるため、周波数が１００Ｈｚ〜１ＫＨｚ程度を境にＰＲＳＳが低下する。ここで、図４においては、バンドギャップ回路に印加させる電源の電圧は１．５Ｖである。そして、周波数が１００Ｈｚ〜１ＫＨｚ程度を境にＰＲＳＳが低下し始めた後、１ＭＨｚ〜１００ＭＨｚ程度を境にＰＳＲＲが安定する。このときの安定化したＰＳＲＲの値は、０ｄＢ〜１０ｄＢ程度となっている。つまり、従来のバンドギャップ回路を用いてロジック回路をＧＨｚオーダの高速で動作を行う場合、０ｄＢ〜１０ｄＢ程度のＰＳＲＲで動作を行っている。
【００５３】
図４に示すように、実施形態１のバンドギャップ回路では、ロジック回路に印加する１．５Ｖの電源電圧ＶＤＤの周波数を低周波数から高周波数へと変化させて電圧を印加させると、従来のバンドギャップ回路と同様に、差動増幅器の負帰還能力が下がるため、周波数が１００Ｈｚ〜１ＫＨｚ程度を境にＰＳＲＲが低下する。
【００５４】
実施形態１のバンドギャップ回路では、差動増幅器に接続されたｎ型トランジスタＮ３が入力端子ＶＯＵＴに流れ込む過渡的な廻り込み電流をグランドに流す。そのため、従来のバンドギャップ回路でのＰＳＲＲに比べて、実施形態１のバンドギャップ回路でのＰＳＲＲは常に高い値を保つことができる。特に、実施形態１のバンドギャップ回路では、電源投入時にｎ型トランジスタＮ３が廻り込み電流をグランドに流すため、電源投入直後に従来のバンドギャップ回路よりも高いＰＳＲＲとすることができる。
【００５５】
そして、周波数が１００Ｈｚ〜１ＫＨｚ程度を境にＰＳＲＲが低下し始めた後にＰＳＲＲは安定する。このとき、ＰＳＲＲが低下する際、従来のバンドギャップ回路よりも高い値で低下し、１ＭＨｚ〜１００ＭＨｚ程度を境に安定し始める。安定化した後のＰＳＲＲは、実施形態１のバンドギャップ回路でのＰＳＲＲが従来のバンドギャップに比べて常に高い値を保つため、１０ｄＢ〜２０ｄＢ程度で従来のバンドギャップ回路よりも高い値となっている。
【００５６】
このように、実施形態１のバンドギャップ回路では、差動増幅器に接続されたＮ型トランジスタＮ３が電源投入にともなって機能するため、電源投入直後から、出力端子ＶＯＵＴへの過渡的な廻り込み電流をｎ型トランジスタＮ３によりグランドへと効率良く除去することができる。これにより、バンドギャップ回路のＰＳＲＲの値を常に高い値とすることができるため、ＧＨｚオーダの高速でロジック回路を動作させる場合であっても、ＧＨｚオーダの高周波領域でのＰＳＲＲを向上させることができる。
【００５７】
さらに、図４に示すように、実施形態１のバンドギャップ回路は、従来のバンドギャップ回路と異なり、差動増幅器の帰還能力の低下によりＰＳＲＲが低下する際、電源投入にともなってｎ型トランジスタＮ３が機能するため、常に高い値を保ちつつ低下して安定な状態になる。これにより、高周波領域のＰＳＲＲのみならず、低周波領域や中周波数領域であってもＰＳＲＲの値を高い値を維持することができる。
【００５８】
図５（ａ）は、従来のバンドギャップ回路の出力端子ＶＯＵＴにおける時系列に対する出力電圧を示す。図５（ｂ）は、実施形態１のバンドギャップ回路に、電源電圧ＶＤＤを印加した際のｐ型トランジスタＰ３の時系列に対するドレイン電流を示す。これは、実施例のバンドギャップ回路での電源電圧ＶＤＤに対する出力端子ＶＯＵＴのインパルス応答を示している。
【００５９】
図６（ａ）は、実施形態１のバンドギャップ回路における出力端子ＶＯＵＴにおける時系列に対する出力電圧を示す特性図の一例である。図６（ｂ）は、実施形態１のバンドギャップ回路に電源電圧ＶＤＤを印加した際のｐ型トランジスタＰ４の時系列に対するドレイン電流を示す特性図の一例である。これは、実施形態１のバンドギャップ回路での電源電圧ＶＤＤに対する出力端子ＶＯＵＴのインパルス応答を示している。図６（ｃ）は、実施形態１のバンドギャップ回路に電源電圧ＶＤＤを印加した際のｎ型トランジスタＮ３の時系列に対するドレイン電流を示す。なお、ここでは従来のバンドギャップ回路として、前述の差動型バンドギャップ回路を用いている。
【００６０】
従来のバンドギャップ回路では、バンドギャップ回路に電源を投入すると、ｐ型トランジスタＰ３にドレイン電流が流れる。このとき、図５（ｂ）に示すように、電源投入にともない、ｐ型トランジスタＰ３のドレイン電流が立ち上がる。そして、ｐ型トランジスタＰ３のドレイン電流により、出力端子ＶＯＵＴに電流が流れる。図５（ａ）に示すように、出力端子ＶＯＵＴに電源投入時の過渡的な廻り込み電流が流れ込み、これにより出力端子ＶＯＵＴが立ち上がる。
【００６１】
出力端子ＶＯＵＴが立ち上がると、廻り込み電流は、抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２において放電される。図５（ａ）に示すように、抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２等により廻り込み電流が放電されて低減されると、出力端子ＶＯＵＴの電圧が低下して安定する。それとともに、図５（ｂ）に示すように、ｐ型トランジスタＰ３のドレイン電流が低下して安定する。
【００６２】
このように、従来のバンドギャップ回路では、出力端子ＶＯＵＴに流れ込む廻り込み電流を放電する抵抗やダイオードは、一般的に放電能力が乏しいため、電源投入時には出力端子ＶＯＵＴは立ち上がる。さらに、抵抗やダイオードの放電能力が乏しいため、抵抗やダイオードが徐々にしか放電することができず、安定するまでの安定時間が長くなる。
【００６３】
実施形態１のバンドギャップ回路では、バンドギャップ回路に電源を投入すると、ｐ型トランジスタＰ４にドレイン電流が流れる。そして、ｐ型トランジスタＰ４のドレイン電流により、出力端子ＶＯＵＴに電流が流れる。このとき、出力端子ＶＯＵＴの電位変動によりｎ型トランジスタＮ３のゲート電位が上昇し、出力端子ＶＯＵＴに過渡的に流れ込む廻り込み電流が、ｎ型トランジスタＮ３のドレインに流れてグランドへと流れる。そのため、図６（ｃ）に示すように、ｎ型トランジスタＮ３のドレイン電流は急峻に立ち上がる。
【００６４】
ｎ型トランジスタＮ３により廻り込み電流がグランドに流れると、図６（ｂ）に示すように、ｐ型トランジスタＰ４のドレイン電流は、立ち上がることなく、なだらかに安定して一定の電流となる。それにともなって、図６（ａ）に示すように、出力端子ＶＯＵＴの電圧が、立ち上がることなく安定する。
【００６５】
このように、実施形態１のバンドギャップ回路では、出力端子ＶＯＵＴに流れ込む過渡的な廻り込み電流がｎ型トランジスタＮ３によりグランドに流されるため、電源投入時には出力端子ＶＯＵＴは立ち上がることなく、一定の電圧に安定する。これにより、出力端子ＶＯＵＴが安定するまでの安定時間を短縮することができ、高速動作に適したバンドギャップ回路を得ることができる。
【００６６】
以上のように、実施形態１のバンドギャップ回路は、差動増幅器に接続されたｎ型トランジスタＮ３により、電源投入や電源変動時に過渡的に出力端子ＶＯＵＴに流れ込む廻り込み電流を直ちにグランドへと流す。これにより、電源投入や電源変動により発生する廻り込み電流を効率良く除去することができる。
【００６７】
さらに、実施形態１のバンドギャップ回路では、差動増幅器に接続されたｎ型トランジスタＮ３が電源投入や電源変動時に過渡的に出力端子ＶＯＵＴに流れ込む廻り込み電流を効率良くグランドへと流すため、出力端子ＶＯＵＴの電圧が安定するまでの安定時間を短縮することができる。これにより、高速動作に適したバンドギャップ回路を構成することができ、安定時間が短くＰＳＲＲが高いバンドギャップ回路を実現することができる。
【００６８】
さらにまた、実施形態１のバンドギャップ回路では、ｎ型トランジスタＮ３のディメンジョンを決めることにより差動増幅器のオフセット電圧を簡便に無くすことができる。そのため、差動増幅器のオフセット電圧を簡便に無くして容易に差動増幅器を良好な状態で動作させることができる。これにより、安定時間が短くＰＳＲＲが高く、さらには高精度な出力電圧を出力するバンドギャップ回路を簡便に実現することができる。
【００６９】
そして、実施形態１のバンドギャップ回路では、差動増幅器にｎ型トランジスタＮ３を接続し、廻り込み電流を除去するための素子数を大きく増やすことなく、廻り込み電流を効率良く簡便に除去することができる。そのため、出力端子ＶＯＵＴに廻り込む電流を効率良く簡便に除去するとともに、低電圧電源を用いて高速で駆動させることが可能となる。
【００７０】
発明の実施の形態２．
発明の実施の形態２（以下、実施形態２と略す）においては、ローパスフィルタを設けたバンドギャップ回路について説明する。
【００７１】
まず、図２を用いて、実施形態２におけるバンドギャップ回路の構成について説明する。図２は、実施形態２におけるバンドギャップ回路の一構成例を示す概略回路図である。図２に示すように、実施形態２におけるバンドギャップ回路は、実施形態１におけるバンドギャップ回路と同様に構成される。そして、実施形態２におけるバンドギャップ回路は、バンドギャップ回路の出力端子ＶＯＵＴとｐ型トランジスタＰ４との間にｐ型トランジスタＰ５がさらに接続されている。なお、ここでは、実施形態１と同様の差動増幅器、ｎ型トランジスタＮ３、ｐ型トランジスタＰ４等の説明は省略する。
【００７２】
ｐ型トランジスタＰ５は、ドレインを出力端子ＶＯＵＴに接続されるとともに、ソースをｐ型トランジスタＰ４のドレインに接続されている。実施形態１のバンドギャップ回路では、ｐ型トランジスタＰ４のドレインは出力端子ＶＯＵＴに接続されているが、実施形態２のバンドギャップ回路では、ｐ型トランジスタＰ５のソースに接続されている。さらに、図２に示すように、ｐ型トランジスタＰ５は、出力端子ＶＯＵＴに接続され、出力端子ＶＯＵＴを介して抵抗Ｒ２に接続されている。
【００７３】
図２に示すように、ｐ型トランジスタＰ５のゲートは、ｐ型トランジスタＰ１５を介して定電流源２０ａの出力端子Ｖｂ２に接続されている。ｐ型トランジスタＰ５は、ゲートに定電流源２０ａからの電流を供給されてゲートをオン・オフする。これに応じて、ｐ型トランジスタＰ５は、電源電圧ＶＤＤから出力端子ＶＯＵＴに電流を供給する。ｐ型トランジスタＰ４、Ｐ５の各ゲートは、定電流源２０ａから電流を供給されると同時にオン・オフし、電源電圧ＶＤＤからの電流を出力端子ＶＯＵＴに出力する。
【００７４】
ｐ型トランジスタＰ５のゲートが接続される定電流源２０ａは、実施形態１と同様に構成される。実施形態２の定電流源２０ａは、直流電源２１とｐ型トランジスタＰ２４とを有し、さらにｐ型トランジスタＰ５に接続されるｐ型トランジスタＰ２５を有する。ｐ型トランジスタＰ２５は、ドレインを直流電源２１に接続され、ソースをｐ型トランジスタＰ２４のドレインに接続されている。実施形態１のバンドギャップ回路では、ｐ型トランジスタＰ２４のドレインは直流電源２１に接続されているが、実施形態２のバンドギャップ回路では、ｐ型トランジスタＰ２５のソースに接続されている。また、ｐ型トランジスタＰ２５は、ｐ型トランジスタＰ２４と同様に、ドレインーゲート間を接続（ダイオード接続）されている。
【００７５】
ｐ型トランジスタＰ２５のゲートは、定電流源２０ａの出力端子Ｖｂ２に接続されており、出力端子Ｖｂ２を介してｐ型トランジスタＰ５のゲートに接続されている。それとともに、ｐ型トランジスタＰ２５のゲートは、ｐ型トランジスタＰ１５のゲートに接続されている。そして、ｐ型トランジスタＰ２４のゲートは、定電流源２０ａの出力端子Ｖｂ１に接続されており、出力端子Ｖｂ１を介してｐ型トランジスタＰ４、Ｐ１４の両ゲートに接続されている。なお、定電流源２０ａのｐ型トランジスタＰ２４は、ｐ型トランジスタＰ１４、Ｐ４と接続されてカレントミラーを構成する。また、定電流源２０ａのｐ型トランジスタＰ２５は、ｐ型トランジスタＰ１５、Ｐ５とカスケード接続されている。
【００７６】
図２においては、ｐ型トランジスタＰ１５が差動増幅器に接続されている。ｐ型トランジスタＰ１５は、ｐ型トランジスタＰ１４とカスケード接続されており、差動増幅器と電源電圧ＶＤＤとの間で直列に接続されている。ｐ型トランジスタＰ１５のソースがｐ型トランジスタＰ１４のドレインに接続されるとともに、ドレインが差動増幅器に接続されている。このｐ型トランジスタＰ１５のドレインは、差動増幅器のｐ型トランジスタＰ６、Ｐ７のソースに接続されている。さらに、ｐ型トランジスタＰ１５のゲートは、ｐ型トランジスタＰ５のゲートに接続されるとともに、定電流源２０ａの出力端子Ｖｂ２に接続されている。ｐ型トランジスタＰ１４、Ｐ１５の各ゲートは、定電流源２０ａから電流を供給されると同時にオン・オフし、電源電圧ＶＤＤからの電流を差動増幅器に供給する。
【００７７】
図２に示すように、ｐ型トランジスタＰ１４、Ｐ１５をカスケード接続して差動増幅器に接続した場合、差動増幅器に対して良好な状態で電流を供給することができ、差動増幅器を正確に動作させることができる。
【００７８】
実施形態２のバンドギャップ回路では、図２に示すように、ｐ型トランジスタＰ５と出力端子ＶＯＵＴ側の抵抗Ｒ２とが出力端子ＶＯＵＴを介して接続されている。これにより、ｐ型トランジスタＰ５及び出力端子ＶＯＵＴ側の抵抗Ｒ２がローパスフィルタとして機能することができる。抵抗成分を有するｐ型トランジスタＰ５と容量成分を有する抵抗Ｒ２により、ローパスフィルタが構成される。
【００７９】
例えば、実施形態２のバンドギャップ回路では、ｐ型トランジスタＰ５のソースードレイン間の電圧降下に対応した抵抗成分を有する抵抗素子として機能することができる。また、出力端子ＶＯＵＴ側の抵抗Ｒ２がｐ型シリコン基板等の基板上に形成されたＮウェル抵抗である場合、抵抗Ｒ２は基板とＮウェルとの間につく寄生容量に対応した容量成分を有する容量素子として機能する。
【００８０】
ここで、Ｎウェル抵抗とは、基板とＮウェルとの間に寄生容量がつく拡散抵抗のことであり、また、例えばイオン注入法によりＮウェルが形成されたイオン注入抵抗のことである。そのため、出力端子ＶＯＵＴ側の抵抗Ｒ２として、イオン注入法等によって形成されたＮウェルを用いることにより、ローパスフィルタを構成することができる。このように、Ｎウェル抵抗を用いて抵抗Ｒ２を形成する場合、他のトランジスタを形成する際に同時に形成することができ、容量成分を有する抵抗を簡便に形成することができる。
【００８１】
また一般に、ｐ型トランジスタＰ５のゲート長を長くすると、図３に示すように、ソース−ドレインの電流特性を安定にすることができ、電圧に対して電流が一定となる状態を多くすることができる。そして、ｐ型トランジスタＰ５のゲート長を長くすることにより、抵抗成分を有する抵抗素子として用いることができる。そのため、ｐ型トランジスタＰ５と出力端子ＶＯＵＴ側の抵抗Ｒ２とからローパスフィルタを構成する場合、ｐ型トランジスタＰ５のゲート長を長くするのが望ましい。一例として、ｐ型トランジスタＰ５のゲート長を２μｍ以上とするのが好ましい。
【００８２】
このように、出力端子ＶＯＵＴ側の抵抗Ｒ２にＮウェル抵抗を用いることにより、寄生容量を積極的に利用し、一定の周波数以上のノイズを除去するローパスフィルタを構成することができる。これにより、実施形態２のバンドギャップ回路では、電源電圧ＶＤＤからの電流に含まれる高周波領域の電源ノイズを確実に除去することができる。
【００８３】
なお、実施形態２のバンドギャップ回路では、ローパスフィルタを構成するためにｐ型トランジスタＰ５を設けたが、これに限らずトランジスタ、抵抗等の抵抗成分を有する素子であれば良い。実施形態２のバンドギャップ回路のように、抵抗成分を有する素子としてｐ型トランジスタＰ５を用いることにより、抵抗成分を有する素子を簡便かつ効率良く形成することができる。また、実施形態２のバンドギャップ回路のｐ型トランジスタＰ５は、１ＭΩ以上という大抵抗値を要するため、抵抗成分を有する素子としてトランジスタを用いることが好ましい。
【００８４】
またなお、実施形態２のバンドギャップ回路では、ローパスフィルタを構成するために出力端子ＶＯＵＴ側の抵抗Ｒ２をＮウェル抵抗としたが、これに限らず寄生抵抗を有する素子や容量等のような容量成分を有する素子であれば良い。あるいは、出力端子ＶＯＵＴと出力端子ＶＯＵＴ側の抵抗Ｒ２との間に抵抗Ｒ２とは別に容量成分を有する素子を設けても良い。またあるいは、ｐ型トランジスタＰ５側の抵抗Ｒ２をＮウェル抵抗として、ローパスフィルタを構成しても良い。実施形態２のバンドギャップ回路のように、容量成分を有する素子として寄生抵抗を有する抵抗Ｒ２を用いることにより、容量成分を有する素子を簡便かつ効率良く形成することができる。さらに、出力端子ＶＯＵＴ側及びｐ型トランジスタＰ５側の抵抗Ｒ２の両抵抗に寄生抵抗を有する抵抗Ｒ２を用いることにより、ローパスフィルタとしての機能を高めることができる。
【００８５】
実施形態２のバンドギャップ回路の動作について説明する。実施形態２におけるバンドギャップ回路は、実施形態１のバンドギャップ回路と同様に動作を行う。前述のように、実施形態２のバンドギャップ回路では、バンドギャップ回路の出力端子ＶＯＵＴとｐ型トランジスタＰ４との間にｐ型トランジスタＰ５を接続し、ｐ型トランジスタＰ５と出力端子ＶＯＵＴ側の抵抗Ｒ２とからローパスフィルタを構成する。そのため、電源電圧ＶＤＤが供給された際、このローパスフィルタにより電源ノイズを除去する。なお、ここでは、実施形態２のバンドギャップ回路が実施形態１のバンドギャップ回路と同様に動作を行うため、その説明は省略する。
【００８６】
図４、図５、図７を用いて、実施形態２のバンドギャップ回路の動作と従来の差動型バンドギャップ回路の動作とを比較する。図４は、本発明の実施の形態におけるバンドギャップ回路と従来のバンドギャップ回路との周波数に対するＰＳＲＲの比較結果を示す特性図の一例である。図５は、従来のバンドギャップに関する電源電圧依存を示す特性図の一例である。図７は、実施形態２におけるバンドギャップ回路の電源電圧依存を示す特性図の一例である。なお、ここでは従来のバンドギャップ回路として、前述の差動型バンドギャップ回路を用いている。
【００８７】
図４に示すように、従来のバンドギャップ回路では、ロジック回路に印加する電圧の周波数を低周波数から高周波数へと変化させて電圧を印加させると、差動増幅器の負帰還能力が下がるため、周波数が１００Ｈｚ〜１ＫＨｚ程度を境にＰＲＳＳが低下する。ここで、図４においては、バンドギャップ回路に印加させる電源の電圧は１．５Ｖである。そして、周波数が１００Ｈｚ〜１ＫＨｚ程度を境にＰＲＳＳが低下し始めた後、１ＭＨｚ〜１００ＭＨｚ程度を境にＰＳＲＲが安定する。このときの安定化したＰＳＲＲの値は、０ｄＢ〜１０ｄＢ程度となっている。つまり、従来のバンドギャップ回路を用いてロジック回路をＧＨｚオーダの高速で動作を行う場合、０ｄＢ〜１０ｄＢ程度のＰＳＲＲで動作を行っている。
【００８８】
図４に示すように、実施形態２のバンドギャップ回路では、ロジック回路に印加する１．５Ｖの電源電圧ＶＤＤの周波数を低周波数から高周波数へと変化させて電圧を印加させると、従来のバンドギャップ回路と同様に、差動増幅器の負帰還能力が下がるため、周波数が１００Ｈｚ〜１ＫＨｚ程度を境にＰＳＲＲが低下する。
【００８９】
実施形態２のバンドギャップ回路では、実施形態１のバンドギャップ回路と同様に、差動増幅器に接続されたｎ型トランジスタＮ３が入力端子ＶＯＵＴに流れ込む過渡的な廻り込み電流をグランドに流す。そのため、従来のバンドギャップ回路でのＰＳＲＲに比べて、実施形態２のバンドギャップ回路でのＰＳＲＲは常に高い値を保つことができる。特に、実施形態２のバンドギャップ回路では、電源投入時にｎ型トランジスタＮ３が廻り込み電流をグランドに流すため、電源投入直後に従来のバンドギャップ回路よりも高いＰＳＲＲを実現することができる。
【００９０】
そして、周波数が１００Ｈｚ〜１ＫＨｚ程度を境にＰＳＲＲが低下し始めた後にＰＳＲＲは安定する。このとき、実施形態１のバンドギャップ回路と同様に、ＰＳＲＲが低下する際、従来のバンドギャップ回路よりも高い値で低下し、１ＭＨｚ〜１００ＭＨｚ程度を境に安定し始める。
【００９１】
さらに、実施形態２のバンドギャップ回路においては、ｐ型トランジスタＰ５と出力端子ＶＯＵＴの抵抗Ｒ２により、電源電圧ＶＤＤの高周波領域での電源ノイズを除去するローパスフィルタが構成されている。そのため、ＰＳＲＲが低下した後に安定する際、従来のバンドギャップ回路や実施形態１のバンドギャップ回路と異なり、実施形態２のバンドギャップ回路でのＰＳＲＲは、滑らかに上昇する。安定化した後のＰＳＲＲは、実施形態２のバンドギャップ回路でのＰＳＲＲが従来のバンドギャップに比べて常に高い値を保つため、２０ｄＢ〜３０ｄＢ程度で従来のバンドギャップ回路よりも高い値となっている。
【００９２】
このように、実施形態２のバンドギャップ回路では、実施形態１のバンドギャップ回路と同様に、差動増幅器に接続されたＮ型トランジスタＮ３が電源投入にともなって機能するため、電源投入直後から、出力端子ＶＯＵＴへの過渡的な廻り込み電流をｎ型トランジスタＮ３によりグランドへと効率良く除去することができる。これにより、バンドギャップ回路のＰＳＲＲの値を常に高い値とすることができるため、ＧＨｚオーダの高速でロジック回路を動作させる場合であっても、ＧＨｚオーダの高周波領域でのＰＳＲＲを向上させることができる。
【００９３】
図４に示すように、実施形態２のバンドギャップ回路では、実施形態１のバンドギャップ回路とは異なり、差動増幅器にｎ型トランジスタＮ３が接続されるとともに、出力端子ＶＯＵＴにｐ型トランジスタＰ５が接続される。このｐ型トランジスタＰ５と出力端子ＶＯＵＴ側の抵抗Ｒ２により、電源電圧ＶＤＤに接続されるローパスフィルタが構成され、高周波領域で発生しやすい電流ノイズを確実に除去することができる。そのため、高周波領域でのＰＳＲＲを上昇させて実施形態１の場合よりも高い値で安定させることが可能となる。
【００９４】
図７（ａ）は、実施形態２のバンドギャップ回路における出力端子ＶＯＵＴにおける時系列に対する出力電圧を示す特性図の一例である。図７（ｂ）は、実施形態２のバンドギャップ回路に電源電圧ＶＤＤを印加した際のｐ型トランジスタＰ５の時系列に対するドレイン電流を示す特性図の一例である。これは、実施形態２のバンドギャップ回路での電源電圧ＶＤＤに対する出力端子ＶＯＵＴのインパルス応答を示している。図７（ｃ）は、実施形態２のバンドギャップ回路に電源電圧ＶＤＤを印加した際のｎ型トランジスタＮ３の時系列に対するドレイン電流を示す特性図の一例である。なお、ここでは従来のバンドギャップ回路として、前述の差動型バンドギャップ回路を用いている。
【００９５】
従来のバンドギャップ回路では、バンドギャップ回路に電源を投入すると、ｐ型トランジスタＰ３にドレイン電流が流れる。このとき、図５（ｂ）に示すように、電源投入にともない、ｐ型トランジスタＰ３のドレイン電流が立ち上がる。そして、ｐ型トランジスタＰ３のドレイン電流により、出力端子ＶＯＵＴに電流が流れる。図５（ａ）に示すように、出力端子ＶＯＵＴに電源投入時の過渡的な廻り込み電流が流れ込み、これにより出力端子ＶＯＵＴが立ち上がる。
【００９６】
出力端子ＶＯＵＴが立ち上がると、廻り込み電流は、抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２において放電される。また、図５（ｂ）に示すように、ｐ型トランジスタＰ３にも廻り込み電流が流れ込み、電源投入による立ち上がりからさらに立ち上がる。その後、図５（ａ）に示すように、抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２等により廻り込み電流が放電されて低減されると、出力端子ＶＯＵＴの電圧が低下して安定する。それとともに、図５（ｂ）に示すように、ｐ型トランジスタＰ３のドレイン電流が低下して安定する。
【００９７】
このように、従来のバンドギャップ回路では、出力端子ＶＯＵＴに流れ込む廻り込み電流を放電する抵抗やダイオードの放電能力が乏しいため、電源投入時には出力端子ＶＯＵＴは立ち上がる。さらに、抵抗やダイオードは一般的に放電能力が乏しいため、抵抗やダイオードが徐々にしか放電することができず、安定するまでの安定時間が長くなる。
【００９８】
実施形態２のバンドギャップ回路では、バンドギャップ回路に電源を投入すると、ｐ型トランジスタＰ４、Ｐ５にドレイン電流が流れる。そして、ｐ型トランジスタＰ４、Ｐ５のドレイン電流により、出力端子ＶＯＵＴに電流が流れる。このとき、出力端子ＶＯＵＴの電位変動によりｎ型トランジスタＮ３のゲート電位が上昇し、出力端子ＶＯＵＴに過渡的に流れ込む廻り込み電流が、ｎ型トランジスタＮ３のドレインに流れてグランドへと流れる。そのため、図７（ｃ）に示すように、ｎ型トランジスタＮ３のドレイン電流は急峻に立ち上がる。
【００９９】
さらに、実施形態２のバンドギャップ回路では、ｐ型トランジスタＰ５が出力端子ＶＯＵＴに接続されて出力端子ＶＯＵＴ側の抵抗Ｒ２とともにローパスフィルタが構成される。そのため、出力端子ＶＯＵＴに電流を供給する際にローパスフィルタにより電源電圧ＶＤＤの高周波領域での電源ノイズが除去される。
【０１００】
ローパスフィルタにより電源電圧ＶＤＤの高周波領域での電源ノイズを除去された廻り込み電流が、ｎ型トランジスタＮ３により流れると、図７（ｂ）に示すように、ｐ型トランジスタＰ５のドレイン電流は、立ち上がることなく、なだらかに安定して一定の電流となる。それにともなって、図７（ａ）に示すように、出力端子ＶＯＵＴの電圧が、立ち上がることなく安定する。
【０１０１】
このように、実施形態２のバンドギャップ回路では、出力端子ＶＯＵＴに流れ込む過渡的な廻り込み電流がｎ型トランジスタＮ３によりグランドに流されるため、電源投入時には出力端子ＶＯＵＴは立ち上がることなく、一定の電圧に安定する。これにより、出力端子ＶＯＵＴが安定するまでの安定時間を短縮することができ、高速動作に適したバンドギャップ回路を得ることができる。
【０１０２】
さらに、実施形態２のバンドギャップ回路では、ローパスフィルタにより高周波領域での電源ノイズを確実に除去するため、出力端子ＶＯＵＴに流れ込む廻り込み電流に電源電圧ＶＤＤの高周波領域での電源ノイズが含まれていない。そのため、ローパスフィルタとＮ型トランジスタＮ３とにより、廻り込み電流を効率良く除去することができ、出力端子ＶＯＵＴが安定するまでの安定時間をより一層短縮することができる。また、ローパスフィルタにより、電源電圧ＶＤＤの高周波領域における電源ノイズを除去するため、出力端子ＶＯＵＴから良好な状態で電圧を取り出すことができる。
【０１０３】
以上のように、実施形態２のバンドギャップ回路は、差動増幅器に接続されたｎ型トランジスタＮ３により、電源投入や電源変動時に過渡的に出力端子ＶＯＵＴに流れ込む廻り込み電流を直ちにグランドへと流す。これにより、電源投入や電源変動により発生する廻り込み電流を効率良く除去することができる。
【０１０４】
さらに、実施形態２のバンドギャップ回路では、差動増幅器に接続されたｎ型トランジスタＮ３が電源投入や電源変動時に過渡的に出力端子ＶＯＵＴに流れ込む廻り込み電流を効率良くグランドへと流すため、出力端子ＶＯＵＴの電圧が安定するまでの安定時間を短縮することができる。これにより、高速動作に適したバンドギャップ回路を構成することができ、安定時間が短くＰＳＲＲが高いバンドギャップ回路を実現することができる。
【０１０５】
さらにまた、実施形態２のバンドギャップ回路では、ｎ型トランジスタＮ３のディメンジョンを決めることにより差動増幅器のオフセット電圧を簡便に無くすことができる。そのため、差動増幅器のオフセット電圧を簡便に無くして容易に差動増幅器を良好な状態で動作させることができる。これにより、安定時間が短くＰＳＲＲが高く、さらには高精度な出力電圧を出力するバンドギャップ回路を簡便に実現することができる。
【０１０６】
そして、実施形態２のバンドギャップ回路では、差動増幅器にｎ型トランジスタＮ３を接続し、廻り込み電流を除去するための素子数を大きく増やすことなく、廻り込み電流を効率良く簡便に除去することができる。そのため、出力端子ＶＯＵＴに廻り込む電流を効率良く簡便に除去するとともに、低電圧電源を用いて高速で駆動させることが可能となる。
【０１０７】
またさらに、実施形態２のバンドギャップ回路では、ｐ型トランジスタＰ５と出力端子ＶＯＵＴ側の抵抗Ｒ２によりローパスフィルタを構成することができる。そのため、ローパスフィルタにより電源電圧ＶＤＤの高周波領域での電源ノイズを確実に除去することができ、ＰＳＲＲを上昇させてより一層向上させることができる。これにより、高速動作に適したバンドギャップ回路を構成することができ、安定時間が短くＰＳＲＲがより高いバンドギャップ回路を実現することができる。
【０１０８】
【発明の効果】
本発明によれば、回路出力端子に過渡的に廻り込む過剰電流を効率良く除去することができ、ＰＳＲＲを向上させ、回路出力端子での電圧の安定時間を短縮することができるバンドギャップ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるバンドギャップ回路の一構成例を示す回路図である。
【図２】本発明の実施の形態２における基準電圧発生装置の一構成例を示す回路図である。
【図３】本発明の実施の形態２におけるバンドギャップ回路のｐ型トランジスタの電流電圧特性を示す特性図の一例である。
【図４】本発明の実施の形態におけるバンドギャップ回路と従来のバンドギャップ回路との周波数に対するＰＳＲＲの比較結果を特性図の一例である。
【図５】従来のバンドギャップ回路に関する電源電圧依存を示す特性図の一例である。
【図６】本発明の実施の形態１におけるバンドギャップ回路の電源電圧依存を示す特性図の一例である。
【図７】本発明の実施の形態２におけるバンドギャップ回路の電源電圧依存を示す特性図の一例である。
【図８】従来のカレントミラー型バンドギャップ回路の一構成例を示す回路である。
【図９】従来のカレントミラー型バンドギャップ回路における電源電圧依存を示す特性図の一例である。
【図１０】従来の差動型バンドギャップ回路の一構成例を示す回路である。
【図１１】従来の差動型バンドギャップ回路における電源電圧依存を示す特性図の一例である。
【符号の説明】
２０，２０ａ　定電流源、　２１　直流電源
【図１】
2004086750.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004086750.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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