(57)【要約】【課題】従来の超音波イメージング用多次元トランスデューサアレイを改善して、公知の欠点を有することなくシステムチャネルおよびケーブルの数を低減できるようにすること。【解決手段】超音波イメージング用の多次元トランスデューサアレイにおいて、このアレイが、第１の方向に沿って離隔された第１の複数の素子と、第２の方向に沿って離隔された第２の複数との素子とを有しており、第２の方向と第１の方向とは異なっており、上記の第１の複数の素子は第１素子間間隔を有しており、当該の第１素子間間隔は、上記の第２の複数の素子の第２素子間間隔以下であることを特徴とする多次元トランスデューサアレイを構成する。【選択図】　　　図１０
2004041730.tif 000002
【特許請求の範囲】
【請求項１】
超音波イメージング用多次元トランスデューサアレイにおいて、
第１の方向に沿って離隔された第１の複数の素子と、
第２の方向に沿って離隔された第２の複数の素子とを有し、
前記の第２の方向と第１の方向とは異なり、
前記の第１の複数の素子は、第１素子間間隔を有し、
該第１素子間間隔は、前記第２の複数の素子における第２素子間間隔以下であることを特徴とする
超音波イメージング用多次元トランスデューサアレイ。
【請求項２】
前記の第１素子間間隔は、第２素子間間隔の約１／２である、
請求項１に記載のアレイ。
【請求項３】
前記の第１素子間間隔は、第２素子間間隔の２／３以下である、
請求項１に記載のアレイ。
【請求項４】
前記の第１および第２素子間間隔はそれぞれ素子の中心間の第１間隔および第２間隔であり、
第２間隔はそれぞれ動作の波長に相応し、第１間隔はそれぞれ前記波長の分数に相応である、
請求項１に記載のアレイ。
【請求項５】
前記の第１および第２の複数の素子を収容するプローブケーシングと、
第１および第２の複数の素子に電気接続されたマルチプレクサとを含み、
該マルチプレクサはプローブ内に設けられている、
請求項１に記載のアレイ。
【請求項６】
前記マルチプレクサからベースユニットに接続されるＮ個の信号線を含み、ここでＮは、前記の第１および第２の複数の素子の数の積以下である、
請求項５に記載のアレイ。
【請求項７】
前記の第１および第２の複数の素子に電気接続された送信基板および受信基板を含み、
該送信基板および受信基板は前記プローブ内に設けられている、
請求項５に記載のアレイ。
【請求項８】
第１の複数の素子における１素子の上部面に設けられた第１電極と、
当該１素子の底部面の第２電極と、
前記第１電極に接続された送信路と、
前記第２電極に接続された受信路とを有しており、
受信路はトランスデューサ素子にて送信路と分かれている、
請求項１に記載のアレイ。
【請求項９】
前記の第１および第２の複数の素子における各素子の上部面に設けられた第１の分離された信号電極と、
前記の第１および第２の複数の素子における各素子の底部面に設けられた第２の分離された信号電極とを有する、
請求項１に記載のアレイ。
【請求項１０】
第２の複数の素子は、エレベーション方向に離隔された、素子の第１および第２モジュールを含み、
当該のエレベーション方向に離隔された、素子の第１素子モジュールと、エレベーション方向に離隔された、素子の第２モジュールとは、フレキシブル回路材料の複数のシートによって分けられている、
請求項１に記載のアレイ。
【請求項１１】
前記の素子の第１モジュールは、当該第１モジュールの素子の上部および底部の第１および第２フレキシブル回路にそれぞれ相応し、
前記の素子の第２モジュールは、当該第２モジュールの素子の上部および底部の第３および第４フレキシブル回路にそれぞれ相応し、
第１，第２，第３および第４のフレキシブル回路は、第１および第２モジュールの側部に沿いかつ当該モジュールの間に延在している、
請求項１０に記載のアレイ。
【請求項１２】
多次元超音波トランスデューサアレイを作製する方法において、
（ａ）　素子の第１モジュールをダイシングし、
（ｂ）　素子の第２モジュールをダイシングし、
（ｃ）　（ａ）および（ｂ）の後、前記第１および第２モジュールを位置調整して、第１モジュールが第２モジュールに隣接するようにし、
当該の位置調整された、素子のモジュールが、アジマスおよびエレベーション平面にて多次元のアレイを含むことを特徴とする、
次元超音波トランスデューサアレイを作製する方法。
【請求項１３】
さらに、
（ｄ）　前記の位置調整された第１および第２モジュールをフレームに入れ、
（ｅ）　（ｄ）の後、（ａ）および（ｂ）に相応して切り溝を充填する、
請求項１２に記載の方法。
【請求項１４】
前記の（ａ）には素子の第１サブアレイを形成することが含まれ、
該素子の第１サブアレイは、素子の少なくとも２つの行と、素子の少なくとも２つの列を有し、
前記の（ｂ）には素子の第２サブアレイを形成することが含まれ、
該素子の第２サブアレイは、素子の少なくとも２つの行と、素子の少なくとも２つの列を有する、
請求項１２に記載の方法。
【請求項１５】
さらに、
（ｄ）　（ａ）の前に電極の２つの層と、第１圧電材料とをボンディングし、
（ｅ）　（ｂ）の前に電極の２つの層と、第２圧電材料とをボンディングし、
（ａ）には第１圧電材料のダイシングが含まれ、（ｂ）には第２圧電材料のダイシングが含まれる、
請求項１２に記載の方法。
【請求項１６】
さらに、
（ｄ）　第１モジュールの第１の側に沿って第１フレキシブル回路を折り曲げて、第１フレキシブル回路層が第１圧電材料から第１裏当て材料に向かって延在するようにし、
（ｅ）　第２モジュールの第２の側に沿って第２フレキシブル回路を折り曲げて、第２フレキシブル回路層が第２圧電材料から第２裏当て材料に向かって延在するようにし、
（ｃ）には、第１モジュールの第１の側を第２モジュールの第２の側に隣接して位置調整し、第１および第２フレキシブル回路層によって第１および第２の側が隔てられる、
請求項１２に記載の方法。
【請求項１７】
（ａ）には、第１モジュールの圧電材料によって隔てられたフレキシブル回路材料の第１および第２の層を介して同時にダイシングすることが含まれ、
（ｂ）には、第２モジュールの圧電材料によって隔てられたフレキシブル回路材料の第３および第４の層を介して同時にダイシングすることが含まれ、
（ａ）および（ｂ）は、同時の処理および別の時間における処理の１つである、
請求項１２に記載の方法。
【請求項１８】
さらに、
（ｄ）　マルチプレクサと少なくとも２つの素子とを接続し、
（ｅ）　素子の第１および第２モジュールとマルチプレクサとをプローブに配置する、
請求項１２に記載の方法。
【請求項１９】
さらに、
（ｆ）　複数のケーブルをマルチプレクサに接続し、ここで当該の複数のケーブルは素子の数よりも少ない、
請求項１８に記載の方法。
【請求項２０】
（ｅ）には少なくともマルチプレクサを含む回路基板をプローブに配置することが含まれる、
請求項１８に記載の方法。
【請求項２１】
（ａ）にはアジマス方向に沿ったダイシングが含まれ、
ここでエレベーション方向に沿ったダイシングの約半分の間隔を有しない、
請求項１２に記載の方法。
【請求項２２】
超音波イメージング用多次元トランスデューサアレイにおいて、
第１の方向に沿って離隔された第１の複数の素子と、
第２の方向に沿って離隔された第２の複数の素子とを有し、
前記の第２の方向は、第１の方向と異なり、
第１および第２の複数の素子における各素子の上部面に設けられた第１の分離された信号電極と、
前記の第１および第２の複数の素子における各素子の底部面に設けられた第２の分離された信号電極とを有することを特徴とする、
超音波イメージング用多次元トランスデューサアレイ。
【請求項２３】
前記の第１の複数の素子は、第１素子間間隔を有し、
該第１素子間間隔は、第２の複数の素子の第２素子間間隔以下である、
請求項２２に記載のアレイ。
【請求項２４】
超音波イメージング用多次元トランスデューサアレイにおいて、
第１の方向に沿ってＮ個の素子が、また第２の方向に沿ってＭ個の素子が配置された複数のトランスデューサ素子を含み、ここでＮは１以上であり、Ｍは１以上かつＮと等しくなく、
該複数のトランスデューサ素子を収容するプローブを含み、
複数のトランスデューサ素子のうちの少なくとも２つに接続されたマルチプレクサを含み、
マルチプレクサはプローブ内に設けられていることを特徴とする、
超音波イメージング用多次元トランスデューサアレイ。
【請求項２５】
前記の複数のトランスデューサ素子は、１．５Ｄアレイを含む、
請求項２４に記載のアレイ。
【請求項２６】
前記の複数のトランスデューサ素子は、第１の方向に沿って素子の１次元アレイと、第２の方向に沿って素子の層とを含み、
当該第２の方向はレンジの方向からなる、
請求項２４に記載のアレイ。
【請求項２７】
前記の複数のトランスデューサ素子は、エレベーションアパーチャの絶縁された左右の側を有しかつエレベーションアパーチャに依存して厚さが変わるアレイを有する、
請求項２４に記載のアレイ。
【請求項２８】
前記の複数のトランスデューサ素子は、第１の方向に沿った第１リニアアレイと、第２の方向に沿った第２リニアアレイとを有する、
請求項２４に記載のアレイ。
【請求項２９】
超音波イメージング用多次元トランスデューサアレイにおいて、
第１の方向に沿って離隔された第１の複数の素子と、
第２の方向に沿って離隔された少なくとも１つの素子を有し、
前記の第２の方向は、第１の方向と異なり、
前記の第１および第２の複数の素子における各素子の上部面に設けられた第１の分離された信号電極と、
前記の第１および第２の複数の素子における各素子の底部面に設けられた第２の分離された信号電極とを有することを特徴とする
超音波イメージング用多次元トランスデューサアレイ。
【請求項３０】
前記素子は、マイクロエレクトロメカニカル素子を含む、
請求項１に記載のアレイ。
【請求項３１】
前記素子は、マイクロエレクトロメカニカル素子を含む、
請求項２２に記載のアレイ。
【請求項３２】
前記素子は、マイクロエレクトロメカニカル素子を含む、
請求項２４に記載のアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超音波イメージング用多次元トランスデューサアレイおよびその作製方法に関する。
【０００２】
【従来の技術】
超音波心臓検査応用のための超音波イメージングには、スキャンニングに対して秒当たりに高い容量が必要である。運動する構造体をリアルタイムにイメージングするためには、１秒当たりに２０個またはそれ以上、例えば３５個の２次元または３次元の表現が形成される。大量の情報が超音波プローブから超音波システムベースユニットに伝達されるのである。
【０００３】
種々異なるトランスデューサおよび対応するビームフォーマが３次元超音波イメージングに対して提供されている。現在はほとんどの場合、メカニカルトランスデューサが使用される。しかしながら対応するイメージングはリアルタイムに提供されず、また通例、ＥＣＧゲーティングが必要である。より高速な電子機器／電子的な進路制御および体積収集に対して２次元トランスデューサアレイも提供されている。例えば、疎な２次元アレイまたは十二分にサンプリングが行われる２次元アレイが使用されている。疎なアレイによって得られるコントラスト解像度は不十分である。
【０００４】
十二分にサンプリングが行われる２次元アレイでは、高価で付加的なビームフォーミングハードウェアが使用される。２次元アレイにより、繰り返して送信ビームが形成され、応答の受信ビームが形成される。このビームは、３次元体積体内で電子的に進路制御される。電子的な進路制御には、使用される素子毎に１システムチャネルが必要である。２次元アレイにおいて素子の数は多いため、必要なチャネルの数は多い。チャネルが多ければ多いほど、ケーブルの数が多くなる。トランスデューサアレイのプローブ内でビームフォーミングまたはビームフォーミングの一部を行うことにより、必要なケーブルの数を減らすことはできるが、２次元アレイをサンプリングするためのハードウェアおよび必要なチャネルの数はなお多いのである。
【０００５】
さらに、プローブにおいてビームフォーミングに使用されるアナログの遅延は、高価でありかつサイズも大きく、またプローブのビームフォーマのプログラマビリティも限定されてしまう。
【０００６】
トランスデューサアレイには、グラウンド電極および信号電極を有する素子が含まれており、ここでこれは切換により別個の送信および受信システムチャネルに接続される。プローブに組み込まれるビームフォーミング機能と共に、スイッチとして動作する高電圧トランジスタまたはダイオードもこのプローブに含まれ、これによって送信チャネルと受信チャネルとが分離される。この高電圧デバイスは、容易にはビームフォーミング回路とは一体化できないため、付加的なスペースが必要である。
【０００７】
米国特許第５６２２１７７号に記載された１システムでは、システムチャネルおよびケーブルの数は、時分割多重化を使用することによって低減される。複数の素子からのデータは、単一の信号線に多重化される。しかしながら時分割多重化されたデータは、単一のトランスデューサ素子からの信号を表す慣用のデータとは異なる特性を有する。慣用のデータに使用するために設計された受信回路は、時分割多重化されたデータにおいてノイズやエラーを発生してしまい不適切である。
【０００８】
【特許文献１】
米国特許第５６２２１７７号
【特許文献２】
米国特許第６０４３５８９号
【特許文献３】
米国特許第６０１４４７３号
【特許文献４】
米国特許第１０／０７６６８８号
【特許文献５】
米国特許第５９５７８５１号
【０００９】
【発明が解決しようとする課題】
本発明の課題は、従来の超音波イメージング用多次元トランスデューサアレイを改善して、公知の欠点を有することなくシステムチャネルおよびケーブルの数を低減できるようにすることである。またこのような多次元トランスデューサアレイの作製方法を提供することである。
【００１０】
【課題を解決するための手段】
上記課題は、本発明により、超音波イメージング用の多次元トランスデューサアレイにおいて、このアレイが、第１の方向に沿って離隔された第１の複数の素子と、第２の方向に沿って離隔された第２の複数との素子とを有しており、第２の方向と第１の方向とは異なっており、上記の第１の複数の素子は第１素子間間隔を有しており、当該の第１素子間間隔は、上記の第２の複数の素子の第２素子間間隔以下であることを特徴とする多次元トランスデューサアレイを構成することによって解決される。また作製方法についての課題は、多次元超音波トランスデューサアレイを作製する方法において、（ａ）素子の第１モジュールをダイシングし、（ｂ）素子の第２モジュールをダイシングし、（ｃ）（ａ）および（ｂ）の後、上記の第１および第２モジュールを位置調整して、第１モジュールが第２モジュールに隣接するようにし、当該の位置調整された、素子のモジュールが、アジマスおよびエレベーション平面にて多次元のアレイを含むようにすることによって解決される。
【００１１】
【発明の実施の形態】
以下に説明する本発明の有利な実施形態には、トランスデューサアレイと、その作製方法が含まれる。１実施形態では、多次元トランスデューサアレイが設けられており、ここで第１の方向に沿った素子間間隔またはピッチは、第２の方向に沿った素子間間隔またはピッチ以下であり、例えば、第１の素子間間隔は、第２の素子間間隔の約１／２または第１素子間間隔は第２素子間間隔の２／３以下である。例えば、アジマス方向に沿った素子のピッチは、エレベーションの方向に沿った素子のピッチの２分の１である。上記の第１および第２素子間間隔はそれぞれ素子の中心間の第１間隔および第２間隔であり、第２間隔はそれぞれ動作の波長に相応し、第１間隔はそれぞれ前記波長の分数に相応する。
【００１２】
同じまたは相異なるピッチを有する多次元トランスデューサアレイは、１実施形態において複数のモジュールから作製される。各モジュールは、別個にダイシングされ、つぎに位置調整されて組み合わされる。別個にダイシングすることによって、トランスデューサアレイとしてアセンブルする前にモジュールを個別にテストすることができる。
【００１３】
別の実施形態ではトランスデューサアレイの素子が、送信チャネルと受信チャネルとを分離するために使用される。複数の素子に共通なグラウンド面として動作する電極のシートの代わりに、別個の信号線またはトレースが素子毎に個別に設けられ、ここでこれらは各素子の反対側に設けられる。送信チャネルを１素子の１電極に接続し、受信チャネルをこの素子の反対側の電極に接続することができる。各素子に設けた別個の信号トレースにより、この素子において送信路と受信路とを分離することが可能である。
【００１４】
以下に説明する別の実施形態では、時分割多重処理に対して多次元アレイが提供される。プローブには多次元アレイとマルチプレクサとが収容される。この多次元アレイは、素子が沿っている方向によって素子の配分が異なっており、例えば１．５Ｄアレイ、エレベーションの方向に沿って素子の厚さが変化する２つのリニアアレイ、マルチレイヤアレイ、または平行でない２つまたはそれ以上のリニアアレイのＩまたは＋ビームである。上記のマルチプレクサにより、様々な超音波処理に対して複雑なアレイを動作させることが可能である。
【００１５】
本発明は請求項によって定義されるものであり、またこの欄に記載されるものは、請求項を制限するものとみなしてはならない。本発明の別の様相および利点は、有利な実施形態に関連して以下に説明されている。
【００１６】
【実施例】
部材および図は必ずしも縮小ではなく、むしろ本発明の原理を説明するために強調がなされている。さらにこれらの図面では同じ参照符号は、視点が変わっても一貫して相応する部分を示す。
【００１７】
より高速またはより複雑な２次元および３次元超音波イメージングは、多重化によって得られる。マルチプレクサはプローブ内に設けられており、これにより、複数のトランスデューサ素子からの情報は、単一の信号チャネルに多重化されてベースユニットまたは超音波システムに送信されてさらに処理される。トランスデューサのタイプが変わる毎に別個のシステムを設けることを回避するため、超音波システムの受信回路は、トランスデューサによって供給される信号の形式に基づいて別個のモードで動作可能である。プローブのサイズに不利な影響を及ぼすことなくプローブと超音波システムとを接続するチャネルの数をさらに低減するため、送信チャネルは、トランスデューサ素子によって受信チャネルから分離される。この分離によって送信チャネルは分離され、その際にプローブ内での高電圧デバイスの組み込みが最小化される。この素子により、送信チャネルと受信チャネルとが分離されるようにするため、トランスデューサアレイは、別個にダイシングされたモジュールから作製され、各モジュールは各素子の反対側に信号トレースを含む。
【００１８】
多重化について上述した展開は、多重化または別の機能とは無関係に使用可能である。これらの他の依存しない展開または機能を、以下の一般的な３つの節において説明する。別個の信号形式に対応する情報を受信するための受信回路、または単に多重化された形式を受信するための受信回路をまず説明する。送信路と受信路とをトランスデューサ素子を使用して分離することおよび対応する使用方法はそのつぎに説明する。最後にトランスデューサアレイおよび作製方法を説明する。
【００１９】
受信回路
図１には、超音波システム１０の１実施形態のブロック図が示されている。システム１０には、受信回路１４および画像プロセッサ１６を有するベースユニット１２が含まれている。受信回路１４は、ケーブル２２を介して別個のタイプのトランスデューサプローブ１８，２０を接続して動作させることができる。複数の受信回路１４をプローブ１８，２０に電気接続して複数の素子２４からなるアレイからの信号を処理することができる。さらに別の部材をシステム１０に設けるか、または部材を減らすことができ、例えばトランスデューサプローブ１８，２０の１つのタイプだけが設けられる。
【００２０】
トランスデューサプローブ２０は、音響エネルギーと電気エネルギーとの間で変換を行う圧電またはマイクロエレクトロメカニカル素子２４を含んでいる。プローブ２０には、単一の素子、素子のリニアアレイまたは素子の多次元アレイが含まれている。プローブ２０はまたアレイを覆うケーシングを含んでいる。このケーシングは、ハンドへルド形デバイスとして成形されており、または患者の腔または心臓血管系への挿入用に成形することができる。プローブ２０は、アレイの素子２４毎に設けられたケーブル２２を使用して受信回路１４に接続される。各ケーブル２２は、単一の素子２４において受信した音響エネルギーを表すアナログ信号を伝送する。プローブ２０からケーブル２２に供給されるシグナリングは慣用の信号であり、素子２４とコネクタ３２との間には多重化部または別の中間回路はない。プローブ２０によって供給されるのは、プローブ１８からの信号とは異なって形式化された信号または別の情報である。
【００２１】
プローブ１８には、マルチプレクサ２６に接続された素子２４のリニアまたは多次元アレイが含まれている。１実施形態では１５３６個の素子２４が、２次元または多次元アレイとして構成される。またプローブ１８にはアレイを覆うケーシングが含まれている。このケーシングは、ハンドへルド形デバイスとして成形されており、または患者の腔または心臓血管系への挿入用に成形することができる。１実施形態においてトランスデューサプローブ１８は、以下に説明するようにモジュールを使用して作製される多次元トランスデューサプローブを含むが、グラウンド面を使用するか、または単一のＰＺＴ部材または複数のモジュールから作製される、別個のシグナリング部を有する別のリニアまたは多次元アレイをも使用することも可能である。
【００２２】
プローブ１８は、マルチプレクシング部の前に受信チャネル６４として、プリアンプ３５および時間利得制御部３７を含んでいる。受信チャネル６４は素子２４に接続されている。前置増幅されかつ時間利得制御された情報は、サンプルホールド回路６０に供給される。サンプルホールド回路６０には、多重に設けられた素子２４からのアナログ情報を単一の出力側に多重化するためにアナログの遅延部を含んでいる。有利な実施形態ではサンプルホールド機能は存在しない。アナログ波形は「ホールド」および「アナログ遅延」操作なしに時間的にインターリーブされるのである。サンプルホールドの使用は必須ではなく、これは考え得る択一的な手段である。
【００２３】
１実施形態では、プローブ１８の受信回路の消費は５ワット以下である。１実施形態では、１つのマルチプレクサ２６が、８つの素子２４毎に設けられているが、単一のマルチプレクサをすべての素子に対して設けるか、または別の数の素子毎に設けることができる。マルチプレクサ２６には、プローブ制御部２８に応動するスイッチのアナログまたはディジタル回路網が含まれる。１実施形態ではマルチプレクサ２６は時分割多重化を使用して、複数の素子２４からの信号を混合する。択一的な実施形態では、周波数分割多重化方式または現在公知であるか今後開発される別の多重化方式を使用可能である。プローブ制御部２８は、クロック信号に応じてマルチプレクサ２６を制御し、これによって各素子からのアナログ信号が、時分割多重化情報のフレーム内の特定のタイムスロットに割り当てられる。１実施形態では、プローブ１８および対応するマルチプレクサ２６は、米国特許第５６２２１７７号（特許文献１参照）に記載された時分割多重化プローブを含む。ここではその開示内容を文献として援用する。付加的な部材または別個の部材をプローブ１８に設けたり、または部材を減らすことが可能である。例えば、付加的なアンプまたはフィルタをプローブ１８に設けたり、プリアンプまたは時間利得制御部のないプローブが可能である。
【００２４】
マルチプレクサ２６は、時分割多重化されたデータまたは別の形式を有するデータをラインドライバ３０に出力する。ラインドライバ３０は、多重化された情報をケーブル２２を介して送信するために、マルチプレクサ２６に組み込まれた、またはマルチプレクサ２６とは別個のアンプまたは別のデバイスを含む。付加的なマルチプレクサ２６に対して別のケーブル２２を設けることができ、たとえば、１９２または２５６個のケーブル２２が設けられる。
【００２５】
ベースユニット１２は超音波イメージングシステムを含んでおり、これは例えば、患者の２次元または３次元表現を形成するためのハンドへルド、カートベースまたは別のシステムである。受信器回路１４は、１つまたはそれ以上のトランスデューサプローブ１８，２０からビームフォーメーション、検出、または画像プロセッサ１６による別の超音波画像処理ための情報を受信する。
【００２６】
受信回路１４は、コネクタ３２，モード制御プロセッサ３４，プリアンプ３６，時間利得制御回路３８，ローパスフィルタ４０，バッファ４２，アナログ−ディジタル変換器４４，ディジタル等化器４６，ディジタルデマルチプレクサ４８，分析プロセッサ５０および選択可能な遅延部５２を含む。付加的または別個の部材を設けたり、部材を減らすことも可能である。受信器回路１４は、上記の２つまたはそれ以上の部材の、１つまたはそれ以上の組み合わせからなる。例えば、この受信器回路は、プロアンプ３６だけまたはローパスフィルタ４０だけを有する。受信回路１４は、トランスデューサプローブ２０と動作可能であり、このトランスデューサプローブでは、ベースユニット１２に送信される前に、素子２４からの信号が増幅されてもされなくてもよく、および／または処理されてもされなくてもよい。動作の第２モードにより、単一の信号線またはケーブル２２を介して、時分割または他の方式で多重化された、素子のグループを表す信号を送信可能である。受信回路１４は、ベースユニット１２内に単一の受信チャネルを含む。別個のケーブル２２および別個の素子２４に対応して複数の受信チャネルが設けられる。
【００２７】
コネクタ３２には、ケーブル２２の束と接続される電気的コンタクトを有するメスまたはオスの留め具が含まれる。コネクタ３２は、別個のトランスデューサプローブ１８，２０と接続して動作可能である。例えば、時分割機能を有するプローブがコネクタ３２に接続される。別の例として、プローブ１８は、コネクタ３２から外され、別のプローブ２０がコネクタ３２に接続される。コネクタ３２により、ケーブル２２の束との物理的および電気的なコンタクトが解除可能に維持される。択一的な実施形態では、別個のコネクタ３２が、異なるプローブ１８，２０毎に設けられる。同じベースユニット１２と受信回路１４とを使用して、別のタイプのトランスデューサプローブ１８，２０からの情報を受信して処理することが可能である。例えば、コネクタ３２は、完全に一般化した２次元または１．５次元アレイを使用したイメージングに対してプローブ１８に接続される。時分割多重化により、２次元または３次元イメージングに対して２つの空間的な方向に進路制御を行うことができ、この際に信号をベースユニット１２に伝達するケーブル２２の数が最小化される。同じコネクタ３２により、多重化されていない信号を使用する超音波イメージング用の別のトランスデューサプローブ２０に接続される。１実施形態では複数のコネクタ３２は、共通の受信回路１４に投入接続するためのリレーまたはソリッドステートスイッチを有しており、これにより、トランスデューサの選択に対して高速なアクセスが行われる。個別のコネクタ３２はそれぞれ多重化されたトランスデューサ１８か、慣用のトランスデューサ２０のいずれか受け付けることができる。
【００２８】
モード制御プロセッサ３４は、制御プロセッサ、汎用プロセッサ、特定用途向け集積回路または受信回路１４の部材を制御する別のアナログまたはディジタルデバイス、例えばプリアンプ３６およびローパスフィルタ４０を含む。ユーザが入力した設定に応じて、プローブ制御部２８によって供給される制御信号に応じて、コネクタ３２によって検出されるプローブのタイプに応じて、または超音波プローブ１８，２０から受信した信号の分析に応じて、モード制御プロセッサ３４は、受信回路１４の１つまたは複数の部材を設定し、これにより、プローブ１８，２０によって供給されるデータまたはデータ形式にしたがって処理が行われる。受信回路の特性は、データ形式に依存して設定される。
【００２９】
プリアンプ３６は、ローノイズで広帯域に整合された受信器を得るためにトランジスタまたは別のアナログまたはディジタルデバイスを含む。プリアンプ３６はプログラム可能である。すなわちモードコントロールプロセッサ３４に応動してこのプリアンプの特性がプログラミングされる。トランスデューサ２０との動作、すなわち単一のトランスデューサ素子２４を表す信号との動作に対して、プリアンプ３６は、これが素子２４およびケーブル２２のインピーダンス特性に類似したインピーダンス特性を有するように、またはそのインビーダンス、例えば１キロオームのインビーダンスを有するようにプログラムされる。このインピーダンスは、様々なプローブ２０のタイプに対するケーブルインピーダンスの予想される変種に基づいて一般化されたものに整合する。プリアンプ３６は、択一的に、別個のケーブル２２，ケーブル長または素子２２を有するプローブ２０の所定のタイプに固有に整合するようにプログラムすることができる。プリアンプの入力インビーダンス、ゲインおよび周波数応答は、部材を選択的に切り換えるか、またはプリアンプのバイアス電流を変更するかのいずれかによって制御することができる。実践的には集積回路での実現において両方の方式を同時に使用することが可能である。多重化された信号による動作に対して、プリアンプ３６をプログラムして、これをラインドライバ３０またはプローブ１８の別の出力回路にインビーダンス整合させる。例えば、プリアンプ３６は、約５０オームのインビーダンス整合を有するようにプログラムされるのである。択一的な実施形態では、種々異なるプリアンプ３６がモード制御プロセッサによって選択される。
【００３０】
別の実施形態ではプリアンプ３６のゲイン特性は、信号の形式またはプローブ１８，２０のタイプに依存して選択される。多重化されたトランスデューサ１８は、慣用のトランスデューサ２０よりも低いプリアンプゲインしか必要としないことがある。それは信号は、多重化の前にトランスデューサ内ですでに前置増幅されているからである。また、システムのプリアンプ３６のノイズ性能（ｎｏｉｓｅ　ｐｅｒｆｏｒｍａｎｃｅ）は、一体形のプリアンプ３６を有する多重化されたトランスデューサ１８に対するノイズ性能ほど収斂性を有しないため、低品質のノイズプリアンプが電力を節約するために有利であり、そうでなければ入力インビーダンス、ゲインおよび周波数応答を最適化する。
【００３１】
プログラム可能な別の特性は、プリアンプ３６の帯域幅である。多重化された情報に対して、プリアンプ３６は帯域性はなく、広帯域にわたって動作する。例えば、時分割多重化に対してトランスデューサアレイの中心周波数の２倍以上のシンボルレートを有する周波数を通過させる（例えば５ＭＨｚ，３０ＭＨｚまたは１００ＭＨｚまたはそれ以上）。多重化されていない情報に対して、帯域幅は２〜１５ＭＨｚであり、例えば超音波周波数またはトランスデューサの周波数帯域に対応する帯域幅である。プリアンプ３６の別の特性は、トランスデューサプローブ１８，２０から供給されるデータ形式に依存して適合または変更することができる。
【００３２】
信号調整ブロックをマルチプレクサ２６に含めるか、またはプリアンプ３６と共に設けることができ、周波数に依存するケーブル２２における損失に対して事前等化および事後等化が行われる。択一的な実施形態ではディジタル等化器４６によって事後等化が行われる。この等化によってシンボル間干渉を最小化することができる。例えば、ケーブルをドライブする前にプリエンファシスまたは高周波ブーストを適用して、周波数に依存するケーブル損失を補償することができる。全域通過位相補正フィルタをシステム受信器１４に実装して、ＡＤＣの前にシンボル間干渉をさらに低減することも可能である。
【００３３】
時間利得制御部３８（すなわちデプス利得制御部）は、アナログ信号を可変に増幅する利得調整可能なアンプを含む。単一の素子２４を表す信号に対して可変のゲインは４０〜８０ｄＢの範囲であるが、超音波信号の深さ方向の減衰を１ＭＨｚ毎にセンチメートル当たりに約１ｄＢで識別するために別のゲインを使用可能である。時間利得制御部３８は、多重化された信号に対して同じに動作しても、別個に動作してもよい。時間利得制御部３８がプローブ１８が設けられている際には、受信回路１４の時間利得制御部３８は、多重化信号に対して比較的小さな可変のゲインを有するか、またはこれを有しない。時間利得制御部３８により可変のゲインが適用される際には、ゲインの適用により、時分割多重化が考慮され、ここでこれは複数の素子２４からの信号の各フレーム内で同じゲインを適用することによって行われる。
【００３４】
ローパスフィルタ４０は、有限パルス応答または無限パルス応答フィルタとして実現されたアンチエリアジングフィルタを含む。ローパスフィルタ４０は信号を帯域制限し、これにより、ディジタルサンプリングレートの１／２よりも大きな信号は信号スペクトルに折り返されない。このローパスフィルタの帯域幅を低くすることによって、関心対象の信号が除去または低減されない限り、より大きなＳ／Ｎ比が得られる。プローブ２０によって得られるかまたは単一の素子２４を表す関心対象の信号は、２〜１５ＭＨｚの周波数範囲にある。ローパスフィルタ４０は、３０ＭＨｚ，１５ＭＨｚ以下または別の遮断周波数を有するように、または６ｄＢ低減させるするようにプログラムされる。この帯域幅は、イメージングのタイプまたは使用するプローブ２０のタイプに依存してプログラムすることができる。時分割情報などの多重化された信号に対して、帯域幅は、多重化された信号を通過させ、その一方でシンボル間干渉を最小化させるために比較的広い。例えば、帯域幅は、３０ＭＨｚまたはそれ以上、例えば５０または１００ＭＨｚであり、これにより、つぎのような振幅応答対称性を有するリニアフェーズローパスフィルタまたはナイキストチャネル形状が得られる。すなわち０＜ｆ＜Ｆｓａｍｐｌｅに対して、｜Ｈ（ｆ）｜　＝　１−｜Ｈ（Ｆｓａｍｐｌｅ−ｆ）｜であり、ここでＦｓａｍｐｌｅは、多重化されたサンプリングレート（例えば９６ＭＨｚ）である。実践的にＨ（ｆ）は、ナイキストチャネルの近似であり、誤差はディジタル等化器４６を介して補正される。
【００３５】
バッファ４２は、アンプまたはアナログ−ディジタル変換器４４に入力される信号をバッファリングするための別のアナログ部材を含んでいる。バッファ４２は、使用されるデータのタイプまたはデータ形式に依存せずに同じ特性を有するが、データ形式に依存して変化するプログラム可能な特性を有することも可能である。例えば、より高速なスルーレートが、多重化されたデータに対してバッファ４２から要求されることがある。プログラム可能なスルーレートの制限は、多重化されていないモードにおいてパワーを節約するために使用に可能である。
【００３６】
アナログ−ディジタルコンバータ４４により、アナログ信号がサンプリングされ、現在公知または今後開発される様々な符号のうちの任意の符号でディジタル表現が出力される。単一の素子２４をデータ表現するため、アナログ−ディジタル変換器４４は、クロック入力側に応じてデータをサンプリングするが、別のタイミング情報は参照しない。時分割多重化データに対して、アナログ−ディジタル変換のクロック入力側は、マルチプレクサ２６と同期される。この同期化により、最小の相互の信号干渉で、相異なる素子２４の各素子からの信号を適切に分離することができる。
【００３７】
ディジタル化されたサンプルは、適応形ディジタル等化器４６に供給される。ディジタル等化器４６は、プログラム可能な有限パルス応答フィルタを含んでおり、これは例えば、シフトレジスタ５４，乗算器５６および加算器５８を使用して実現される。択一的な実施形態では、プロセッサまたは別のデバイスが使用されて等化器４６が実現される。ディジタル等化器４６は、時分割多重化情報を濾波して、シンボル間干渉を除去する。乗算器５６に適用されるフィルタ係数は、伝達関数、様々な段を介して行われる素子２４からのシンボル間干渉の形成、またはこのアナログ信号に作用する受信回路１４の部材に基づく。１実施形態では、このフィルタ係数はプログラム可能であり、これによって伝達関数の適合化または変更が可能である。この係数は、テスト信号または、伝達関数において検出される差分を示す別のデータ処理に応じて選択され、ここでこの差分は、例えば異なるプローブ１８によって発生するか、受信回路１４のアナログ部材の処理特性が異なることによって発生するか、または時間および温度による変化によって発生する。単一の素子２４を表す信号または多重化されていない信号に対して、ディジタル等化器４６はこれらの信号を通過させ、例えば多重化係数１の単一のタップにおいて遅延を発生させない。
【００３８】
デマルチプレクサ４８は、ディジタルデマルチプレクサを含んでおり、これは、例えば、時分割多重化情報の１フレームにおける様々なタイムスロットから信号を分離するスイッチの回路網である。デマルチプレクサ４８は、条件付きのデマルチプレクサとして動作する。受信信号は、ディジタルにデマルチプレクスされる。例えば、このデマルチプレクサは、ビームフォーメーションおよび画像プロセッサ１６による他の画像処理に対して、別個の素子２４からの信号を別個の出力側に出力する。慣用の信号または多重化されていない信号に対して、デマルチプレクサ４８は、ビームフォーメーションのために画像プロセッサ１６に情報を転送する。
【００３９】
選択的に設けられる分析プロセッサ５０には、ディジタル信号プロセッサ、汎用プロセッサ、特定用途向け集積回路、アナログ部材、ディジタル部材およびこれらの組み合わせが含まれており、これにより、アナログ−ディジタル変換器４４とマルチプレクサ２６との同期化またはディジタル等化器４６に対する係数の選択が行われる。分析プロセッサ５０は、テスト信号に基づいて動作する。プローブ制御部２８により、マルチプレクサ２６は、ケーブル２２および受信回路１４を介して、既知またはあらかじめ定めたディジタルまたはアナログのテスト信号を分析プロセッサ５０に送信させられる。
【００４０】
このテスト信号は較正機能の一部として送信され、例えば、ユーザの入力またはプローブ１８をコネクタ３２に接続したのに応じて送信される。ベースユニット１２によって命令が出されるか、またはプローブ制御部２８により自動的にテスト信号が形成される。択一的な実施形態ではテスト信号は周期的に送信される。例えば、テスト信号は、時分割多重化情報の各フレームに対するプリアンブルまたはヘッダにおいて送信される。同期化または適応形の等化のいずれかまたは両方がテスト信号の周期的な送信に応じて行われる。安定化のため、ドップラー処理に対する収集などの何らかの位相感知収集列（ｐｈａｓｅ　ｓｅｎｓｉｔｉｖｅ　ａｃｑｕｓｉｔｉｏｎｓｅｑｕｅｎｃｅにより、同期化または等化による位相調整において適合化または変更は変化が最小化されるかまたはこれが行われない。
【００４１】
受信信号の多重化または処理のいずれかまたは両方は、上記のテスト信号の分析に応じて適合化される。例えば、マルチプレクサ２６の動作は、クロック信号を同期化することによって、アナログ−ディジタル変換器４４の動作に適合化される。分析プロセッサ５０は、選択可能な遅延部５２を選択して、マルチプレクサ２６に供給されるクロック信号を、アナログ−ディジタル変換器４４に対して位相調整する。クロック回路における固定の遅延、クロック信号路長による可変の遅延、マルチプレクサ回路の遅延、多重化信号路長、群遅延および増幅器および遅延のディジタル化によって不揃いが発生し、この結果、アナログ−ディジタル変換器４４により、別個の素子２４からの信号が混合される。これらの不揃いは、プローブ１８，受信回路構成、時間、温度および処理に依存して変化することがある。分析プロセッサ５０は、既知のパターンまたはテスト信号を検出することによって各フレームの開始を決定する。選択可能な遅延部５２を使用することによって、アナログ−ディジタル変換器４４とマルチプレクサ２６とに加わるクロック信号の位相は同期化される。択一的な実施形態では、アナログ−ディジタル変換器のクロック信号は、マルチプレクサ２６に供給される信号に対して位相調整されるか、または受信回路１４の群または部分群が使用されて、１つ以上のアナログ−ディジタル変換器４４に共通な別のクロック信号に対して、１つ以上のクロック信号の位相が決定される。適応的なクロック調整によって、多重化制御回路および受信回路１４とプローブ１８との間のインタフェース回路が簡単になる。付加的および別の位相調整情報なしにクロックラインまたはケーブル２２が提供される。択一的な実施形態では、別個のクロックおよび位相信号がプローブ制御部２８に供給される。
【００４２】
１実施形態では受信回路１４による処理が、分析プロセッサ５０により、テスト信号に応じて変更または適合化される。例えば、分析プロセッサ５０により、ルックアップテーブルから係数が選択されるか、または係数が計算され、ディジタル等化器４６によって使用される。ディジタル等化器より、シンボルの位置調整またはシンボル間干渉の除去が行われる。分析プロセッサ５０により、既知または記憶されたテスト信号と、受信したテスト信号とが比較される。受信したテスト信号と、記憶されたテスト信号との差分は、係数を選択するために使用される。係数は、受信信号が無ひずみであるか、またはシンボル間干渉が除去されるか、または低減されるように選択される。択一的な実施形態では、１つ以上の分析プロセッサ５０からの結果が使用されて係数が選択され、ディジタル等化器４６によって使用される。
【００４３】
１実施形態では受信回路１４は送受信スイッチを有する。以下に説明する択一的な実施形態では送受信スイッチは設けられていない。
【００４４】
図２には図１に示したシステム１０の動作の１実施形態のフローチャートが示されている。処理７０では、使用され得る複数のプローブ１８，２０のうちの１つがベースユニット１２に接続される。プローブ１８，２０のうちの１つが選択され、コネクタ３２に取り付けられる。例えば、ユーザが３次元心臓イメージングを所望すると、時分割多重化に関連するプローブ１８の素子の２次元アレイが接続される。
【００４５】
多重化に関連するプローブに対して、処理７２でテスト信号が送信される。多重化または処理は、このテスト信号に応じて適合される。多重化のないデータに対して処理７２には選択的であるか、または設けられていない。テスト信号は、プローブ１８の接続に応じて、または受信回路１４からの制御信号に応じて、ユーザの入力に応じて自動的に送信されるか、または周期的に送信される。例えばテスト信号は、初期の較正処理の一部として送信されるか、または時分割多重化情報の各フレームにおける第１タイムスロットまたは別のスロットのヘッダにおいて周期的に送信される。受信したテスト信号は、予想されるテスト信号と比較される。比較に応じて、等化の係数または受信回路の別の処理が適合化または変更される。付加的または択一的にテスト信号のタイミングが識別され、アナログ−ディジタル変換器４４とマルチプレクサ２６とを同期させるために決定された分だけ選択的に遅延される。
【００４６】
処理７４において受信回路１４は設定され、これによってこの回路はプローブのタイプ、または受信回路１４に接続されたプローブ１８，２０から受信したデータの形式に応じて別個の特性を有するようにされる。時分割多重化データのようにデータ形式が複数の素子に相応する際には、この情報は、種々異なるインピーダンス、ゲイン、フィルタリング、等化、アナログ−ディジタル変換、または単一の素子に関連するデータか、またはプローブ２０に介在する回路のないデータに対する処理と別の処理に応じて処理される。種々異なる特性の２つまたはそれ以上のうちの任意の１つまたは組み合わせを、データ形式に依存して変更することができる。付加的または別の特性を、一緒にまたは択一的に変更することが可能である。処理７４は、処理７２前に実行しても、後に実行してもよい。
【００４７】
つぎにアナログ情報がディジタル化される。時分割多重化情報に対してアナログ−ディジタル変換器４４と、多重化された情報とが同期化される。この多重化された情報はつぎにビームフォーメーションおよび他のイメージング処理に対してデマルチプレックスされる。
【００４８】
送受信の分離
トランスデューサ素子２４は、送信チャネルと受信チャネルとを分離するために使用可能であり、ここでこれらのチャネルは、上記のプローブ１８，２０のどちらか、または別の受信回路に対して一緒に使用される別のプローブのプローブである。単一素子トランスデューサか、リニアアレイか、またはプローブ内に限らされた送信または受信回路しか有しないかまたはこれらがないアレイに対して、トランスデューサ素子２４を使用して送信および受信チャネルを分離することは殊に有利であり、殊に少なくとも送信および／または受信回路の一部がプローブに含まれる、時分割多重化プローブ１８に対して上に説明した多次元トランスデューサに対して殊に有利である。十二分に広まっている多次元トランスデューサアレイには、極めて多くの送信および受信チャネルが必要である。プローブ内に送信または受信チャネルを配置して多重化することにより、ケーブル２２の数またはプローブ１８からベースユニット１２へのチャネルの数は最小化される。しかしながらこの場合、送信および受信回路は小さなスペースに共存し、受信回路を送信回路の高電圧から分離することは困難になる。２００Ｖの逆電圧に耐えることのできるスイッチなどの高電圧スイッチを、マルチプレクサなどの別の受信回路と集積することは困難である。高電圧の送信および受信スイッチングは、トランスデューサ素子によって置き換えられ、送信チャネルは受信チャネルから分離される。
【００４９】
図３には送信路６２と受信路６４とを絶縁または分離するトランスデューサ素子２４が示されている。送信路６２と受信路６４との間の直接接続は回避される。素子２４は路６２，６４を分離して、受信路６４を高電圧にさらすことなく高電圧送信を可能にする。１実施形態において高電圧デバイスは送信路６２の一部として設けられるが、受信路の一部しては設けられない。択一的な実施形態では高電圧デバイスが受信路６４に設けられる。
【００５０】
素子２４は多次元またはリニアアレイにおける複数の素子の１つを含む。１．５次元または２次元アレイは、素子のＮ×Ｍ個のグリッドの多次元アレイとして表され、ここでＮおよびＭは両方とも１よりも大きい。多次元アレイに対して、素子は小さくすることができ、またリニアアレイの素子２４に比べて高インピーダンスを有することができる。またマルチプレクサおよびプローブ１８との使用に対してケーブル２２に関連する寄生の負荷（ｐａｒａｓｉｔｉｃ　ｌｏａｄｉｎｇ）は存在しないか、または低減される。素子の高いインピーダンスが得られる場合は、比較的低いインピーダンスに対する場合よりも、比較的小さな送信パルス発生器と、極めて低パワーの受信プリアンプとを使用可能である。
【００５１】
素子２４は、２つの電極８０および８２を有する。電極８０および８２は、素子２４の反対側に設けられており、例えば、素子の上部および底部に所定の寸法の範囲で設けられている。電極８０と電極８２とは、電気的に接続されていない。別個の信号トレースにより、各電極８０および８２が含まれるか、またはこれらが接続される。各素子２４は、対応する別個の電極８０，８２に対する２つまたはそれ以上の別個の信号トレースに対応付けられている。択一的な実施形態では、２つまたはそれ以上の電極が同じ信号トレースを共有する。一方の電極８０は送信路６２に接続されており、他方の電極８２は受信路６４に接続されている。素子２４は、グラウンドには電気的に直接接続されておらず、例えば電極によって直接接地されていない。
【００５２】
送信路６２は電極８０に接続されており、これによって送信波形が素子２４に加えられる。送信路６２は、プローブ１８内で素子２４への少なくとも１つの信号路を含む。他の実施形態では付加的な送信回路、波形発生器８４，スイッチドライバ８７，コントローラ８８が送信路６２内に、またプローブ１８内に含まれている。択一的な実施形態では、コントローラ８８，ドライバ８７，波形発生器８４またはそれらの組み合わせがプローブ１８の外部、例えばベースユニット１２に含まれている。
【００５３】
波形発生器８４は、単極、２極または正弦波上の波形を形成するために１つまたはそれ以上の高電圧トランジスタ、例えばＦＥＴトランジスタを含む。単極の波形を形成する送信波形発生器８４の１実施形態が図４に示されている。２つの高電圧トランジスタ８６、例えば少なくとも２００ボルトの耐圧を有するＣＭＯＳ　ＦＥＴトランジスタが、電圧源とグラウンドとの間に直列に接続されている。１実施形態では一方のトランジスタはＰＦＥＴからなり、他方のトランジスタはＮＦＥＴからなる。トランジスタ８６により、高電圧およびグラウンド電圧が供給され、電極８０において単極の波形が駆動される。送信波形発生器８４はスイッチモードデバイスを含むため、電力損は最小である。各素子２４に対する回路は、約０．２ｍｍ２のダイ領域を使用する。１５３６個の素子の２次元アレイに対して、約３０７ｍｍ２のダイ領域が使用される。別の集積形式も可能であり、例えば、比較的な小さな特定用途向け集積回路に高電圧ＦＥＴトランジスタの群が設けられる。択一的な実施形態では、別のデバイス、例えばディジタル−アナログ変換器が波形発生に使用される。
【００５４】
図５には２極の波形を発生するトランジスタ８６の回路網が示されている。４つのトランジスタ８６により、正の電圧、負の電圧、または０の電圧で終わる２極の波形を発生可能である。この２極の波形が片方の極性、例えば正の電圧だけで終わることができる場合、３つのトランジスタ８６を使用可能である。これらのトランジスタのうち、図４および５のＱ１およびＱ２は、ドレインからソースに至る一体形逆接続ダイオードを有することができるが、トランジスタＱ３およびＱ４では逆接続ダイオード構成は回避され、これによってこれらのダイオードを介する導通が回避される。トランジスタ８６の別の構成および回路網も使用可能である。
【００５５】
各トランジスタ８６は基準電圧、例えば正の電圧、負の電圧、グラウンドなどに接続される。図４に示したように，一方のトランジスタ８６はグラウンドに接続されており、他方のトランジスタ８６は正または負の電圧に接続されている。図５に示したように２つのトランジスタ８６はグラウンドに接続されており、１つのトランジスタは正の電圧に接続されており、別のトランジスタは負の電圧に接続されている。
【００５６】
ドライバ８７は、波形発生器８４の動作を制御するためにトランジスタまたはＦＥＴドライバを含んでいる。択一的な実施形態では、別のドライバを使用可能である。ドライバ８７は、特定用途向け集積回路の一部として集積されているが、別個のデバイスを有するか、または汎用プロセッサを含むことができる。ドライバ８７は、トランジスタ８６を動作させるために電圧を変化させることができる。例えば、図４のトランジスタＱ２は、１０ボルトまたは０ボルトの信号をドライバ８７から加えることによって制御される。トランジスタＱ１は、ドライバ８７から２００ボルトまたは１９０ボルトを加えることによって制御される。
【００５７】
コントローラ８８は、汎用プロセッサ、アナログ部材、ディジタル部材、特定用途向け集積回路またはこれらの組み合わせを含んでおり、これによって、１つまたはそれ以上の素子２４に対応する１つまたはそれ以上のドライバ８７が制御される。１実施形態ではコントローラ８８は、ドライバ８７と同じ特性用途向け集積回路に集積されるが、別個のデバイスとすることも可能である。コントローラ８８は、バイナリ信号を出力してドライバ８７および波形発生器８４の動作を制御する。１実施形態のコントローラ８８は、プローブ１８の外部から供給される簡単な制御信号に基いてすべてのアレイまたはサブアレイに対して、送信設定または波形パラメタを外挿または選択する。択一的な実施形態では、コントローラ８８はプローブの外部に配置される。
【００５８】
受信路６４は少なくとも１つの信号トレースを含んでおり、これは送信路６２とは反対側の素子２４の電極８２に接続されている。別の実施形態では、受信路６４は、１つまたはそれ以上のダイオード９０，９２と、プリアンプ９４と、マルチプレクサ９６とを含んでいる。付加的には受信路６４の一部として別個の回路、例えばフィルタなどを設けたり、回路の数を減らすことができる。トランスデューサ素子それ自体が受信信号を十分にフィルタリングでき、および／またはアンプのそのままのローパス応答が受信信号をフィルタリングするのに十分である場合、これらの電子回路は明示的なフィルタをプローブに含まないことがある。受信路は素子２４と共にプローブ１８に含まれている。択一的な実施形態では、マルチプレクサは設けられておらず、またプリアンプ９４はプローブ１８とは別個にベースユニット１２に設けられているか、またはプローブ１８に設けられている。ケーブル２２により、受信路６４がベースユニット１２に接続される。
【００５９】
ダイオード９０および９２は、ショットキーダイオードまたは他の大電流かつ低電圧ダイオードデバイスからなる。１実施形態では、休止時にダイオード９０および９２において電力損がない。各ダイオード９０および９２により、グラウンドと、逆または別の極とが接続される。ダイオード９０および９２は、ダイオードによるクランプを含んでおり、これによって受信路６４における電圧の変動が電極８２において制限される。例えば、ダイオード９０および９２により、電圧の移行が、プラスまたはマイナス０．２〜０．７に制限される。択一的な実施形態では、トランジスタまたは別のデバイスが使用されて電極８２における電圧が制限される。
【００６０】
１実施形態ではダイオード９０および９２は、プリアンプ９４およびマルチプレクサ回路９６と共に特定用途向け集積回路に集積される。別の集積形式も可能であり、例えばディスクリートのダイオードアレイと、別個のプリアンプ／マルチプレクサ回路とを比較的小さな特定用途向け集積回路で提供することができる。
【００６１】
プリアンプ９４は、電極８２からの信号を増幅する１つまたはそれ以上のトランジスタを含む。例えば、電流出力を有する差動ＢＪＴ対は、７ボルトＢｉＣＭＯＳプロセスまたは別のトランジスタプロセスを使用して得られる。チャネル当たりに２０μＡの低電流で５ボルトの電源を使用することにより、チャネル当たり０．１ミリワットの消費が可能である。他の電力消費と、対応する部材と、特性とを有する別のプリアンプを使用することも可能である。プリアンプ９４は、択一的または付加的に時間またはデプス利得制御アンプまたはフィルタを含むことができる。プローブ１８内に組み込まれる時間利得制御アンプに対して、すべてではないが一部の時間利得制御を行う低電力デバイスを使用することも可能である。択一的な実施形態では、一層大きく、一層大きな電力を消費する可変のアンプが設けられる。
【００６２】
マルチプレクサ９４にはスイッチの回路網が含まれ、これは、複数の送信路６４の信号を単一のケーブル２２に多重化する、トランジスタ、アナログのサンプルホールド回路などである。例えば、マルチプレクサ９６は、別個の８つの素子２４からの信号をアナログ情報の１フレームに多重化する８対１のマルチプレクサを含む。１実施形態では、受信路６４毎に１２ＭＳＰＳで動作することができ、８つの受信路６４に対して全体で９６ＭＳＰＳである。受信路６４の回路には、高電圧デバイスはなく、特定用途向け集積回路またはプローブ１８内の小さなスペースの一般的な回路に集積可能である。
【００６３】
送信および受信路６２および６４を反対側の電極８０および８２にそれぞれ接続することにより、送信路６２の高電圧および高電圧デバイスが、受信路６４の低電圧デバイスから分離される。図６には図３の素子２４を使用した送信および受信に対する１実施形態のフローチャートが示されている。処理１００では、高電圧送信波形がトランスデューサ素子２４に供給され、受信路６４における電圧が処理１０２で制限される。続いて送信路６２の電圧が処理１０６で制限され、処理１０４で受信路６４におけるエコー信号が受信される。
【００６４】
素子２４の送信および受信動作には、送信路６２と受信路６４との間を選択するスイッチはない。コントローラ８８の制御信号に応じて、ドライバ回路８６は、処理１００において波形発生器８４に高電圧（例えば２００Ｖ）の送信波形を発生させる。波形発生器８４がプローブ１８に配置されている場合、送信波形はプローブ１８内で形成される。この送信波形は、素子２４の１つの電極８０に供給される。処理１０２において別の電極の電圧は制限されてグラウンドまたは直流の基準レベルになる。ダイオード９０および９２により、電極８２に接続された受信路６４の電圧が、送信波形の高電圧と比較して狭い電圧範囲にクランプされる。これに応じて素子２４により、電極８０と８２との間の電位差に起因して音響信号が形成される。また素子２４は、送信路６２と、受信路６４とを分離し、高電圧スイッチングが行われないことにより受信回路へのダメージが防止される。
【００６５】
処理１０４における引き続きの受信動作に対して、送信路６２の電圧が制限される。１実施形態では波形発生器８４のトランジスタ８６により、グラウンドまたは基準電圧が電極８０に接続される。例えば、図４に示した波形発生器８４のＱ２により、電極８０はグラウンドにスイッチオンされる。択一的な実施形態では別の基準電圧、例えばＱ１を介して加えられる正の電圧が電極８０に接続され、これによって電極８０の電圧の変動または変化が制限される。送信路および対応する電極の電圧が処理１０６において制限されるのに対して、処理１０４において素子２４によって受信された音響エコー信号に応じて、電気信号が電極８２で形成される。受信される電気信号は、例えば０．２ボルト以下と弱いため、ダイオード９０および９２によって、受信信号へのノイズの導入または受信信号のクリッピングが回避される。受信信号は、増幅、濾波、多重化され、またはケーブル２２を介するベースユニット１２への送信に対して別に処理される。例えば、アンプ９４はこれらの信号を前置増幅して、時間に依存してこれらの電気信号の利得を調整する。マルチプレクサ９６は、これらの電気信号と、別個のトランスデューサ素子２４に応じた他の電気信号とを多重化する。送信および受信動作は、電極との接続に対して送信路と受信路との間で選択を行うことなしに実行される。送信路６２および受信路６４のそれぞれは、グラウンドとして動作するか、そうでなければ電極８０，８２をそれぞれ受信および送信中に基準電圧に維持する。
【００６６】
図４に示した波形発生器８４を使用することにより、０の電圧かまたは正の電圧で終わる単極の波形が形成される。単極の波形発生器８４は、回路にダメージを与えることなく正または０の電圧状態で終わることができる。択一的な実施形態では０と負の電圧との間の単極の波形発生かが可能であり、これはＮＭＯＳとＰＭＯＳとを交換して負の電源を使用することによって行われる。どちらの場合にも、単極の送信波形が０の電圧または他の電圧で終わるかにかかわらず低インピーダンス条件が得られる。
【００６７】
図７には２つの鏡映対称単極波形１０８と１１０とが示されている。第１の単極波形１０８は、ロー状態または０の電圧レベルで始まっており、正の電圧パルスを含み、０の電圧レベルに戻り、ハイ状態または正の電圧レベルで終わっている。つぎの単極波形１１０は、ハイ状態または正の電圧で始まっており、ロー状態または０の電圧で終わっている。一方の波形がハイの電圧ではじまってローの電圧で終わり、他方の波形１０８が同じサイクル数でローの電圧ではじまってハイの電圧で終わるため、２つの波形の和は、実質的に値０になる。これは実質的にトランジスタ８６の立ち上がりおよび立ち下がり通過回数の違いと、異なる電圧で始まる送信波形の使用による性能の他の違いを示している。択一的な実施形態では、ハイ状態は０ボルトであり、ロー状態は負の電圧である。
【００６８】
単極波形発生器８４の鏡映対称性により、単極送信波形による位相反転を使用した、組織ハーモニックまたは別のハーモニックイメージングが可能である。送信波に応じた音響エネルギーは組織内で伝搬して散乱するため、基本送信周波数の２次高調波または他の高調波におけるエネルギーが形成される。各単極波形に応じた受信信号には、基本周波数における情報も，高調波周波数における情報も共に含まれる。位相反転送信単極波形に応じた受信信号が合成または加算されると、基本周波数における情報は打ち消され、高調波における情報はそのままになる。
【００６９】
送信波形の位相反転に応じたハーモニックイメージングは、単純な単極波形を使用することによって得られる。単極波形を形成するのに使用されるトランジスタ８６は、立ち上がり時間と立ち下がり時間との不整合が回避されるように設計されており、その際に波形発生器８４によって発生する高調波情報が最小化される。素子２４の材料は、１実施形態において高い極性電圧（ｈｉｇｈ　ｐｏｌｉｎｇ　ｖｏｌｔａｇｅ）を有しており、これによって動作時に差分が最小化されるか、または相異なる２つの直流バイアス点（例えば０および＋Ｖ）での初期の形成に起因する不整合が受信される。位相が反転された単極パルスの送信は、ベースユニット内またはプローブ内に送信チャネルを有するシステム、また送信および受信の切り換えを使用するシステムに使用可能である。
【００７０】
多次元トランスデューサ
種々異なるトランスデューサを、上記の任意の送信および受信路、プローブおよび受信回路と共に使用可能である。十二分にサンプリングされ時分割多重化に使用されるこのような多次元トランスデューサアレイおよび送信および受信路の素子ベースの分離の例が図８〜１１に示されている。時分割多重化によりチャネルの数およびケーブル２２の数が低減され、この際にベースユニット１２で実行されるビームフォーミングが制約されてしまうことはない。反対側の電極８０および８２と送信および受信路との接続または信号トレースを分離することにより、電力を消費する送信および受信を切り換えを行うことなく、プローブ１８に送信および受信回路を集積することができる。多次元トランスデューサの種々の様相を、ここに示した実施形態の別の様相とは無関係に使用可能であり、例えば、時分割多重化なしに固有の素子間隔を使用することや、プローブ１８内で回路を別に組み込むことなどがある。
【００７１】
図８には素子２４の２次元アレイ２００が示されている。素子２４は、エレベーションおよびアジマス方向に沿いグリッドで離隔されている。エレベーション方向沿いと、アジマス方向沿いとに別の数な素子２４を設けることも、同じ数の素子を設けることも可能である。複数の素子２４が、アジマス方向に沿って列２０４に設けられている。素子２４は、アジマス方向に沿って単一のピッチまたは間隔を有する。１実施形態では、１／２波長ピッチが使用される。１つの素子２４の中心から隣接する素子２４の中心にはアジマス方向に沿って、１／２波長の間隔が設けられている。例えば、２．５ＭＨｚでの動作に対して設計されているアレイでは、ピッチは３００マイクロメータである。他の間隔も使用可能である。
【００７２】
素子２４は、エレベーション方向に沿って行２０２に設けられている。エレベーション方向に沿ったピッチまたは間隔は、アジマス方向に沿ったピッチまたは間隔よりも大きい。１実施形態では、アジマス方向に沿ったピッチは、方向に沿ったピッチの２／３以下、例えば１／２である。上に例示した２．５ＭＨｚの中心周波数を有するアレイに対して、エレベーション方向におけるピッチは６００マイクロメータまたは１波長である。大きなピッチに対して個々の素子は、適切な動作のため、または素子２４の幅と厚さとの所望の比を維持するためにサブダイシングすることができる。上に示した例では、素子２４はエレベーション方向に沿ってサブダイシングされ、これは例えば、各素子の中心においてＰＺＴ材料の約９０％にわたって延びるダイシング切り込みによって行われる。しかしながら素子はアジマス方向にはサブダイシングされない。別のサブダイシングの深さも使用可能である。
【００７３】
図８には３２個の素子２４が示されている。択一的な実施形態では、素子の別の個数も可能であり、例えば、アジマス方向に離隔された６４個の行２０２と、エレベーション方向に離隔された２４個の列２０４とからなる１５３６個の素子、またはアジマス方向に離隔された６４個の行２０２と、エレベーション方向に離隔された２４個の列２０４とからなる２０４８個の素子も可能である。
【００７４】
図９は、プローブ１８にアレイ２００が集積される様子を示している。プローブ１８には、アレイ２００と、フレキシブルな回路材料または信号トレース２０６，２０８と、複数の回路基板２１０と、キャパシタ２１２とケーブル２２の束とが含まれている。これの部材は、プラスチックまたは別の人間工学的に成型されたプローブカバーまたはケーシングに収容される。プローブ１８には別または付加的な部材を設けたり、または部材を減らすことも可能である。
【００７５】
フレキシブル回路２０６，２０８は、信号トレースが１つまたは２つの側にデポジットされたカプトン（Ｋａｐｔｏｎ）またはフレキシブルで薄い他の電気絶縁材料からなる。フレキシブル回路がここで使用されるのは、１つまたはそれ以上の導電体を有するフレキシブルまたは剛性を有しない材料を代表するためである。１実施形態では、フレキシブル回路材料は、５０μｍの厚さを有する。別のフレキシブル回路材料２０６および２０８が、送信路および受信路別に設けられる。例えば、一方のフレキシブル回路２０６が、アレイ２００の素子２４の一方の側からの電極およびトレースになり、他方のフレキシブル回路２０８が、アレイ２００の素子２０４の逆側または他方の側からの電極およびトレースを含むのである。
【００７６】
図１０には、アレイ２００のエレベーション方向の断面と、２つのフレキシブル回路２０６および２０８の対応する接続とが示されている。アレイ２００は、エレベーション方向に沿って４つのモジュール２２２に分割されている。付加的にアレイ２００は、エレベーション方向に沿って別のモジュール２２２に分割することも、より少ないモジュール２２２に分割することも可能である。例えば、ただ１つのモジュール、２つのモジュール、３つのモジュールまたはより多くのモジュールを使用可能である。各モジュールは、対応するフレキシブル回路２０６および２０８の対を有する。各モジュール２２には、レンジ方向に沿って複数の層が含まれており、これらは、第１整合層２１８、第１フレキシブル回路２０６から形成される素子２４の上部の第１電極層、第２整合層２１６、素子または圧電（ＰＺＴ）層２１４、第２フレキシブル回路２０８から形成される圧電層２１４の底部側の第２電極、裏当て材料２２０などである。１つまたはそれ以上またはすべてのモジュール２２２に付加的または別の層を設けたり、層の数を減らすことが可能である。例えば、ただ１つの整合層２１６，２１８や、３つまたはそれ以上の整合層２１６，２１８が使用されたり、また整合層２１６および２１８の両方が、上部電極およびフレキシブル回路２０８の上側に設けられる。
【００７７】
相異なる２つのフレキシブル回路２０８および２０６が、モジュールの１つまたは２つの側に沿ってＰＺＴ材料または層２１４から裏当て材料２２０に向かってかつこれに沿って折り曲げられる。各素子２４に対して別個の信号トレースが、素子２４の両側または上部および底部に設けられる。別個の信号トレースが、素子２４毎にフレキシブル回路２０６に設けられており、また別個の信号トレースが、素子２４毎にフレキシブル回路２０８に設けられている。各素子２４は、素子２４の方向に沿って上部および底部において別個の信号トレースに独立して接続される。信号トレースを分けることによって、送信および受信路を素子ベースで分離することできる。択一的な実施形態では、共通のグラウンドが複数の素子２４に接続される。
【００７８】
各モジュール２２２の裏当て材料２２０は、別のモジュールの裏当て材料２２０から、フレキシブル回路２０６，２０８の２つまたは４つの層によって分離されている。１モジュール２２２のＰＺＴ層２１４は、１つまたは２つのフレキシブル回路層２０８により、別のモジュール２２２のＰＺＴ層２１４から分離されている。ＰＺＴ層２１４の幅は裏当て材料２２０の幅よりも大きいのは、フレキシブル回路２０６，２０８の数が異なることによって厚さが異なるためである。薄いフレキシブル回路材料を設けることによって、別個のモジュール２２の素子２４間の分離が最小化され、不利な音響的作用が回避される。
【００７９】
再度図９を参照すると、フレキシブル回路２０８および２０６は、素子２００のアレイから遠ざかるつれて幅が増すように示されている。幅を増すことによって、個々の素子２４からの信号トレースを大きく分離することができる。分離を大きくすることによって信号トレース間の容量結合を低減することができる。
【００８０】
図９には複数のプリント回路基板２１０、すなわちここでは７つの回路基板２１０が示されている。択一的な実施形態ではプローブ１８に単一の回路基板２１０、別の数の回路基板２１０が設けられるか、または回路基板がまったく設けられない。１実施形態では６つの回路基板２１０が、上記のプローブ集積回路のような送信および受信回路を含む。各送信および受信回路基板２１０は、エレベーション方向に離隔された６つのモジュール２２２のうちの１つに接続される。択一的な実施形態では、１つの回路基板２１０が別のモジュール２２２の素子２４に接続されるか、または同じモジュール２２２の素子２４が別の回路基板２１０に接続される。７番目の回路基板は制御論理回路基板である。この制御論理回路基板は、ベースユニット１２と接続されて送信および受信回路を動作させる。プリント回路基板２１０およびプローブ１８の別の部材は、プローブ１８のハンドル部内にはまるように寸法が設定されている。プローブ１８は、ユーザが人間工学的に扱い易いように設計されており、例えば、直径が１０．１６センチ（＝４インチ）よりも小さいか、ハンドへルド用のグリップを有する。
【００８１】
１実施形態では、回路基板は１つまたはそれ以上のマルチプレクサを含む。例えば、複数の８対１マルチプレクサが、素子２４からの信号を１９２個のシステムチャネルまたはケーブル２２に多重化するために設けられている。別の実施形態では、より少ないまたはより多くのケーブル２２またはシステムチャネルに使用するため、より少ないまたはより多くのマルチプレクサが設けられる。例えば、６４個の行２０２と３２個の列２０４とからなるアレイ２００はマルチプレクサを有し、これによって時分割多重化情報が２５６個のケーブル２２で送信される。プローブ１８のマルチプレクサがアレイ２００を有することにより、アレイ２００の素子２４の数より少ないケーブル２２および対応するシステムチャネルまたは信号線が設けられる。例えば、エレベーション方向に沿った素子の数と、アジマス方向に沿った素子の数との積は、ケーブル２２の数よりも大きい。
【００８２】
回路基板２１０は、公知または今後開発される任意のコネクタまたは接続部を使用してフレキシブル回路２０６および２０８に接続される。素子２４毎に２つまたはそれ以上の別個の信号トレースを使用することにより、素子２４の数の２倍に対して電気接続が提供される。コネクタは、アレイを作製する前にフレキシブル回路２０６，２０８に接続される。１実施形態では、ボールグリッドアレイ（ＢＧＡ＝Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）または別のバンプまたは別の構造体が、はんだ付けのためにフレキシブル回路２０６および２０８のトレースに設けられる。短いピッチのマトリクスタイプのＢＧＡコネクタを使用可能である。例えば、ＢＧＡにより、受信路の信号トレースがマルチプレクサに接続され、つぎにこのマルチプレクサがプリント回路基板に接続され、ここでプリント回路基板への接続の数が低減される。別の実施形態では、送信または受信回路はフレキシブル回路にデポジットまたはその他の手段で形成され、この結果、フレキシブル回路２０６，２０８からプリント回路基板２１０への接続が少なくて済む。さらに別の実施形態では、直接の取り付け、ワイヤボンドのジャンパーまたは別の相互接続部が、フレキシブル回路２０とプリント回路基板との間に設けられる。
【００８３】
図１１ＡおよびＢは、アレイ２００を作製するための過程における動作を表す。図１１Ａには、素子２４の３つのモジュールが示されている。各モジュール２２には素子２４の少なくとも２つの行と２つの列がＮ×Ｍアレイで含まれている。各モジュール２２２のＰＺＴ層２１４と、対応するフレキシブル回路２０８，２０６とは、モジュール２２２毎に別個にダイシングされる。このダイシングには、アジマスまたはエレベーション方向に沿った一方または両方のダイシングが含まれ、これによって素子２４が形成される。モジュール２２２毎に別個に電極またはフレキシブル回路をダイシングすることによって、各モジュール２２２を別個のテストすることができる。別個にテストすることによって、最終的なアセンブリの前に、欠陥のあるモジュール２２２を廃棄することが可能である。例えば、容量テストまたは音響テストが、各モジュール２２２の素子２４毎に実行される。
【００８４】
別個にダイシングされる各モジュール２２は、図１０に示したように形成される。様々な作製過程のうちの任意の過程を使用可能であり、アセンブリの順番も様々である。１実施形態では、第１整合層２１６と、圧電層２１４のスラブと、圧電層２１４の底部に配置されるフレキシブル回路２０６とは、裏当て層２２０の上部に積層される。ピンおよび対応する孔またはテンプレートを有する高精度工具がこれらの層を位置調整するために使用される。底部のフレキシブル回路２０６は、別個の素子２４と接続するために両側に信号トレースを有している。位置調整された層はつぎに互いボンディングまたは接着される。
【００８５】
ボンディングの後、フレキシブル回路材料２０６の底部の層は、裏当て層２２０の側部に沿って、圧電層２４１の層の下に折り曲げられる。裏当て層２２０の幅は、フレキシブル回路２０６のほぽ１層または２層の幅の分だけ狭い。１実施形態では、フレキシブル回路２０６は、裏当て層２２０の両側において折り曲げられる。底部のフレキシブル回路２０６は、裏当て層２２０にしっかりとボンディングされ、ここでこれは部分的なモジュール２２２を、テフロンコーティングされたフレームまたは別のフレームを介してボンディング材料または接着剤によって位置決めすることによって行われる。択一的には底部のフレキシブル回路２０６は、上部のフレキシブル回路２０８をボンディングする後の処理中にモジュール２２２の側部にボンディングされる。
【００８６】
第１整合層２０６および圧電層２１４は、アジマス方向にそってダイシングされる。例えば、フレキシブル回路２０６の内部は伸びるが貫通しない主たる６つのダイシング溝が形成される。副次的なダイシング切り溝をアジマス方向に沿って形成することも可能である。この副次的なダイシング切り溝は、約９０％圧電層２１４に伸びる。別のダイシング深さも使用可能である。エポキシ、シリコーンまたは別の材料を使用してダイシングされた切り溝を充填することができる。より高い音響インピーダンスを有する切り溝充填剤が使用され、それは圧電層２１４と第１整合層２１６だけがアジマス方向にダイシングされるからである。択一的な実施形態では、別の層がアジマス方向にダイシングされ、低音響インピーダンスの切り溝充填剤が使用される。択一的な実施形態では切り溝充填剤は使用されない。
【００８７】
第１整合層２１６の表面はグラウンドであるか、必要であれば処理が行われて過剰の任意の切り溝充填剤が除去される。上部のフレキシブル回路２０８と第２整合層２１８とは位置調整がなされ、ピンと、孔またはテンプレートとが使用されて互いにボンディングされる。ボンディングされた上部のフレキシブル回路２０８は、つぎに底部の整合層２１６にボンディングされる。択一的な実施形態では、上部のフレキシブル回路２０８と、上部の整合層２１８とは位置調整されて、モジュール２２２の底部の整合層２１６にボンディングされ、ここでこれは切り溝の充填に対応して１処理で行われる。
【００８８】
底部のフレキシブル回路２０６および対応する信号トレースに対する、上部のフレキシブル回路２０８および対応する信号トレースの位置は、素子２４毎に別個の信号トレースを可能にするのに十分な公差の範囲内にある。例えば、プラスまたはマイナス５０μｍの公差は、各素子２４間のエレベーション方向に沿った１００μｍのダイシング領域を可能にし、この際に不都合にも信号トレースが切断されてしまうことはない。別の公差および間隔も可能である。位置調整は、高精度に仕上げられたピンおよび孔、テンプレートまたは光学式位置調整を使用して行われる。フレキシブル回路２０６，２０８においてモジュール２２２の両側に信号トレースを設けることにより、より密度の低いトレースが得られ、これよってより大きなダイシング窓が得られる。択一的な実施形態では、信号トレースの密度がより大きくされ、これによってフレキシブル回路２０８および２０６はモジュール２２２の片側に設けられる。
【００８９】
上部のフレキシブル回路２０８は、圧電層２１４と裏当て層２２０の片側または両側に沿って折り曲げられる。フレキシブル回路２０８は、圧電層２１４から裏当て材料２２０に向かって伸びる。信号トレースは、底部のフレキシブル回路２０６の外側を向いた側または上部の側および上部のフレキシブル回路２０８の内側を向いた側または底部に設けられる場合、絶縁層が２つのフレキシブル回路２０６と２０８との間の加えられる。例えば、２５μｍまたは別の厚さのテフロンまたは非導電性の材料が、フレキシブル回路層２０６の一方または両方に使用され、ここでこれはアセンブリの前またはアセンブリ中に行われる。上側のフレキシブル回路２０８はつぎにモジュール２２２の側部にボンディングされ、ここでこれはテフロンコーティングまたは別のコーティングを有するフレームを通すことによって行われる。フレキシブル回路と、対応する電極との両方がモジュール２２２にボンディングされる。
【００９０】
つぎにモジュール２２２は、エレベーション方向にダイシングされ、例えば、ダイシングされて素子２４の６４個の列２０４が形成される。このダイシングは、２つのフレキシブル回路２０６および２０８にわたって伸びており、圧電層２１４は裏当て層２２０に述べている。１実施形態では、副次的なダイシングの切り溝は設けられないが、副次的なダイシングの切り溝を使用してもよい。１実施形態では、上部のフレキシブル回路２０８は顕微鏡を介して検査され、これによってダイシングソーが光学式に位置調整される。エレベーション方向のダイシングと、前に行われたアジマス方向のダイシングとを組み合わせることによって素子２４が定められる。エレベーション方向のダイシングは、モジュール２２毎に同時にまたは別の時間に行われる。このダイシングによって上部および底部の別個の電極および対応する信号トレースが素子２４毎に得られ、この際にすべての素子に共通なグラウンド面はない。択一的な実施形態では、グラウンド面は各素子２４に対するただ１つの別個の信号トレースに使用される。
【００９１】
別個のダイシングされるモジュール２２２は、図１１のＢに示したように位置調整される。モジュール２２２は、エレベーションまたはアジマス方向に沿って互いに隣接して位置決めされ、これによって素子２４の一層大きなアレイ２００が形成される。各モジュール２２２は、他のモジュール２２２から１つまたはそれ以上のフレキシブル回路２０６，２０８によって分離されている。１実施形態では、各モジュール２２２は、素子２４の６４個のアジマス方向に離隔された行２０２および４つまたは６つのエレベーション方向に離隔された列２０４を表す。４つまたは６つのモジュール２２をエレベーションおよびアジマス方向に位置調整することによって、素子２４の６４×２４のグリッドが得られる。別の数のモジュール２２２、別のサイズおよび別の数の素子グリッドも使用可能であり、ここではモジュール２２２をフレキシブル回路２０６，２０８によって分離してもしなくてもよい。
【００９２】
上部のフレキシブル回路２０８は、底部側に形成された信号トレースを有しているため、フレキシブル回路２０８は、１モジュールの信号トレースと、別のモジュールの信号トレースとを電気的に絶縁する。択一的な実施形態では、絶縁材料、例えば付加的なカプトンまたは別の材料が、信号トレースの電気的な絶縁のために２つのモジュール２００に配置される。
【００９３】
位置調整の前に、各モジュール２２２は、テフロンで覆われたフレームまたは別のフレームを介し接着剤または別のボンディング材料によって押しつけられる。しっかりと押しつけることにより、フレキシブル回路２０６および２０８は、モジュール２２２の側部に沿って嵌め合わされ、モジュール間のどのような間隔も最小化される。
【００９４】
モジュール２２は、フレーム２２４内に配置される。このフレームは、グラファイト材料、または導電性材料、または別の非導電性材料を含む。４つのモジュール２２２は、フレーム２２４内に圧入されるか、またはフレーム２２４内に配置可能である。モジュール２２２がフレーム２２４に配置される場合、モジュール２２２のＰＺＴ層２１４間の間隔は、５０〜１５０マイクロメートルであるが、別の間隔も使用可能である。この間隔は、各モジュール２２２の圧電層２１４間のフレキシブル回路材料によって決まる。５０〜１５０マイクロメートルの間隔は、通常の切り溝幅よりも０〜１００マイクロメートル大きい。他の相対的な幅も使用可能である。モジュール２２間の間隔を最小化することによって、エレベーション方向のビーム幅またはエレベーション点広がり関数を最小化することができる。フレーム２２４により、モジュール２２２は２つの方向に位置調整されるが、アジマス方向内では公差が小さい。より高い公差を有する位置調整は、手動の光学式位置調整、ピンと孔とによる位置調整またはテンプレートとしてのフレーム２２４を高精度に加工することによって得られる。
【００９５】
モジュール２２をフレーム２２４内で位置調整した後、別個のダイシングによって得られた切り溝をシリコーンまたは別の切り溝充填材料によって充填する。この切り溝充填材料は、モジュール２２相互間およびフレーム２２２とのボンディングにも使用される。択一的な実施形態では、切り溝充填剤は使用されない。レンズ材料の保護層または別の集束性または非集束性の音響的に透過性を有する材料がアレイ２００を覆ってまた取り囲んで配置される。例えば、高温または室温で加硫されたシリコーンがアレイ２０８に覆って形成される。アレイ２００がフルにサンプリングされる場合、付加的な保護層により集束が行われないか、または集束が制限される。
【００９６】
フレキシブル回路２０６，２０８および対応する信号トレースは、プリント回路基板またはマルチプレクサに接続される。マルチプレクサの出力側はケーブル２２に接続される。このケーブルは、アレイ２００の素子２４をベースユニット１２に電気接続する。
【００９７】
択一的な実施形態において別の多次元アレイはプローブ１８内に組み込まれたマルチプレクサを有しており、および／またはトランスデューサ素子２４による送信および受信路の分離が行われる。マルチプレクサ部により、複数のチャネルを単一のチャネルに多重化することができ、これは例えば時分割多重化によって行われる。多重化すべき数、所望の帯域幅、中心周波数およびクロックレートによって、使用するマルチプレクサ部の数が決定される。例えば、４０ＭＨｚのクロックレートを有するシステムでは、中心周波数の１．６倍までのナイキストサンプリングレートを前提とすると、２５ＭＨｚまでの中心周波数を使用可能である。多重化によって中心周波数を低減することができ、これにより、システムチャネルまたはケーブル２２の数が低減される。上記の例では、２：１のマルチプレクサにより、１２０％の帯域幅で１２．５ＭＨｚまでの中心周波数トランスデューサを使用することができるが、１つのケーブル２２を使用する素子２４の数は２倍になる。３：１のマルチプレクサでは８．３ＭＨｚまでの中心周波数トランスデューサが使用可能であり、４：１では６．３ＭＨｚ，５：１では５．０ＭＨｚ，６：１では４．２ＭＨｚ，７：１では３．６ＭＨｚ，８：１では２．５ＭＨｚが可能である。クロックレートを高くすると、さらに多くの多重化またはさらに高い中心周波数トランスデューサのいずれかが可能である。
【００９８】
多次元アレイによっては、Ｎ個の素子が第１の方向に配置され、Ｍ個の素子が第２の方向に配置された複数のトランスデューサ素子が設けられているものもあり、ここでＮは１以上であり、またＭは１以上でありかつＮと等しくない。例えば、マルチＰＺＴ層リニアアレイ，１．５Ｄ，Ｉビーム，＋ビームまたは素子２４の別のアレイは、素子２４の配列が異なっている。プローブには、素子２４のアレイ２００が収容されている。プローブ内にありかつ複数のトランスデューサ素子２４の少なくとも２つのに接続されているマルチプレクサにより、より多くの素子２４に対して、ベースユニット１２に接続されるケーブル２２またはシステムチャネルの数を減らすことができる。
【００９９】
多重化により、１．５次元トランスデューサを高解像度で使用可能であり、例えば、９６個の素子２４からなる２つまたはそれ以上のエレベーション行をアジマス方向に有するアレイを使用可能である。例えば、２：１の時間領域での多重化により、９６個の素子からなる３つまたは４つの行を有する１．５Ｄアレイは、１９２個のシステムチャネルまたはケーブル２２を１２．５ＭＨｚまで使用する。９６個の素子２４からなる７つのセグメントまたは行の７：１の多重化により、このアレイは、４０ＭＨｚのクロックレートのシステムにおいて、１９２個のシステムチャネルまたはケーブル２２を３．６ＭＨｚまで使用する。
【０１００】
左右に分かれたエレベーションアパーチャによって離隔された素子２４を有する平凹トランスデューサも有利に多重化される。例えば、米国特許第６０４３５８９号（特許文献２参照）に記載されたアレイを参照されたい。その開示内容をここに文献として援用する。２つまたは３つに分割されたアレイは、１つまたはそれ以上の素子からの信号と、別の素子からの信号とを多重化することによって、さらに高い中心周波数および／またはさらに多くの素子で動作する。
【０１０１】
２つまたはそれ以上の別個の、または交差する直線または曲線状のリニアアレイとして構成されたトランスデューサも多重化に有利である。第１のリニアアレイは一方の方向に沿って配置され、第２のリニアアレイは他方の方向に沿って、または第１のアレイとは平行にならないように配置される。例えば、様々なＩビーム、＋ビームまたは、米国特許第６０１４４７３号（特許文献３参照）に記載された別のアレイは多重化を使用しており、これによって同数の、またはより少ないケーブル２２で格段に多くの素子を使用可能である。この明細書の開示内容をここでは文献として援用する。この例では、１つのリニアアレイがイメージングに使用され、また１つまたはそれ以上の別の直交するアレイによりトラッキング情報が供給される。多重化することによって画像の解像度の犠牲は小さくて済み、ここでこれはトラッキングアレイにシステムチャネルまたはケーブルを使用することによる。例えば、１つのイメージングアレイと２つのトラッキングアレイは、１９２個のケーブル２２への３：１の多重化により、素子２４を１９２個ずつ使用する。アレイ内での素子２４の別の配分も使用可能である。
【０１０２】
２重層または多重層のトランスデューサアレイも有利に多重化される。素子２４のリニアアレイまたは別のアレイ内の２つまたはそれ以上のＰＺＴの層がハーモニックイメージングに使用される。アジマス方向に沿った素子２４の１つまたはそれ以上の１次元アレイは、レンジ方向に沿ってＰＺＴまたは素子２４の層を有する。例えば、米国特許（２００２年２月１４日付けで提出の第１０／０７６６８８号　特許文献４参照）または第５９５７８５１号（特許文献５参照）に記載されているアレイは、電極によって分離された、素子２４の多重の層を使用している。多重化により、別個にアドレッシング可能な、極めて多くのＰＺＴ層および／または素子２４が可能である。１つの層を別の層に対して位相調整にすることによって、基本動作またはハーモニック動作が行われる。
【０１０３】
２次元アレイとしての素子の正方形グリッドまたは単一のリニアアレイも有利に多重化される。多重化により、より少ないシステムチャネルまたはケーブル２２で、より多くの素子を使用することができる。多重化により、２次元または３次元イメージングに対してより高い解像度および／またはより高速のスキャンニングが得られる。
【０１０４】
上では本発明を種々の実施形態に基づいて説明してきたが、本発明の枠を越えることなし多くの変更や改良を行い得ることを理解されたい。したがって上の詳細な説明は、本発明の現在のところの有利な実施形態の説明と理解すべきものであり、本発明を限定するものと理解すべきではないのである。等価なものすべてを含む冒頭の請求項だけにより、本発明の枠が定義されるのである。
【図面の簡単な説明】
【図１】相異なるトランスデューサプローブからの別個のタイプの信号を受信する超音波システムの１実施形態を示すブロック図である。
【図２】単一のケーブル上にある複数のトランスデューサ素子に対応するデータを受信する方法の１実施形態を示すフローチャートである。
【図３】送信チャネルと受信チャネルとが分離されているトランスデューサの１実施形態を示すブロック図である。
【図４】トランスミッタの１実施形態を示す回路図である。
【図５】トランスミッタの択一的な実施形態を示す回路図である。
【図６】図５に示した別個の送信チャネルと受信チャネルを使用して音響情報を送受信することを表す１実施形態のフローチャートである。
【図７】逆相の単極パルスの図である。
【図８】多次元トランスデューサアレイの図である。
【図９】回路基板に接続された多次元トランスデューサアレイを含むプローブの内部の１実施形態を示す斜視図である。
【図１０】モジュールからアセンブルされた多次元アレイの１実施形態の断面図である。
【図１１】あらかじめダイシングされたモジュールを使用して多次元アレイを作製するために実行されるステップを示す図である。
【符号の説明】
１０　超音波システム
１２　ベースユニット
１４　受信回路
１６　画像プロセッサ
１８，２０　トランスデューサプローブ
２２　ケーブル
２４　素子
２６　マルチプレクサ
２８　プローブ制御部
３０　ラインドライバ
３２　コネクタ
３４　モード制御プロセッサ
３５　プリアンプ
３６　プリアンプ
３７　時間利得制御部
３８　時間利得制御回路
４０　ローパスフィルタ
４２　バッファ
４４　アナログ−ディジタル変換器
４６　ディジタル等化器
４８　ディジタルデマルチプレクサ
５０　分析プロセッサ
５２　遅延部
５４　シフトレジスタ
５６　乗算器
５８　加算器
６０　サンプルホールド回路
６２　送信路
６４　受信路
８０，８２　電極
８４　波形発生器
８６　高電圧トランジスタ
８７　スイッチドライバ
８８　コントローラ
９０，９２　ダイオード
９４　プリアンプ
９６　マルチプレクサ
２００　アレイ
２０６，２０８　フレキシブル回路
２１０　回路基板
２１４　ＰＺＴ層
２１６　第１整合層
２２０　裏当て材料
２２２　モジュール
２２４　フレーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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