(57)【要約】【課題】作動電圧を所望の値に設定できる静電放電保護回路およびその製造方法を提供すること。【解決手段】パッド１１と内部回路部１３との間を接続する導電線１２と、導電線１１と接地ＧＮＤとの間に並列に接続され、それぞれが制御端子１７１ａ〜１７３ａに加えられる制御信号によって導通状態となる複数のスイッチ回路１７１〜１７３と、対になるスイッチ回路１７１〜１７３の制御端子１７１ａ〜１７３ａと導電線１２との間に接続し、絶縁ゲート型トランジスタで構成された複数のトリガー回路１６１〜１６３とを具備し、導電線１２との接続位置がパッド１１に対して遠近がある２つのトリガー回路１６１〜１６３間において、トリガー回路１６１〜１６３を構成する絶縁ゲート型トランジスタのゲート長の総和が、パッド１１に近い方が長くなっている。【選択図】  図５
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【特許請求の範囲】
【請求項１】
外部回路部に接続するパッドと内部回路部とを接続する導電線と、前記導電線および接地間に並列に接続され、それぞれが制御端子に加えられる制御信号によって導通状態となる複数のスイッチ回路と、ゲートおよびドレインが前記導電線に接続し、対になる前記スイッチ回路の制御端子にソースが接続する少なくとも１つの絶縁ゲート型トランジスタをそれぞれが有する複数のトリガー回路とを具備し、記導電線との接続位置が前記パッドに対して遠近がある２つの前記トリガー回路間の前記トリガー回路を構成する絶縁ゲート型トランジスタのゲート長の総和が、前記パッドに近い方が長くなっていることを特徴とする静電放電保護回路。
【請求項２】
複数のトリガー回路の少なくとも１つが複数の絶縁ゲート型トランジスタを有し、かつ、複数の前記絶縁ゲート型トランジスタのうちその隣接するどうしは、導電線から遠い側に位置する絶縁ゲート型トランジスタのゲートおよびドレインが、前記導電線側のその直前に位置する絶縁ゲート型トランジスタのソースに接続されている請求項１記載の静電放電保護回路。
【請求項３】
外部回路部に接続するパッドと内部回路部とを接続する導電線と、前記導電線および接地間に接続され、制御端子に加えられる制御信号により導通状態となる少なくとも１つのスイッチ回路と、ゲートおよびドレインが前記導電線に接続し、対になる前記スイッチ回路の制御端子にソースが接続する絶縁ゲート型トランジスタを有する少なくとも１つのトリガー回路とを具備した静電放電保護回路の製造方法において、前記トリガー回路がオン状態となる第１電圧および前記トリガー回路を構成する１つの絶縁ゲート型トランジスタがオン状態となる第２電圧から、前記トリガー回路を構成する絶縁ゲート型トランジスタの個数を求める第１工程と、この第１工程で求められた個数で決まるオン状態となる第３電圧および前記第１電圧の差を求める第２工程と、この第２工程で求めた差が０になるように、前記トリガー回路を構成する絶縁ゲート型トランジスタの個数およびゲート長の少なくとも一方を修正する第３工程とからなることを特徴とする静電放電保護回路の製造方法。
【請求項４】
トリガー回路が、第１トリガー回路およびこの第１トリガー回路よりもパッドから遠い位置で導電線に接続する第２トリガー回路を有し、かつ、前記第１トリガー回路および前記第２トリガー回路間の配線抵抗Ｒと前記導電線に流れる電流との積を求める第４工程と、前記トリガー回路を構成する１つの絶縁ゲート型トランジスタがオン状態となる第４電圧と前記積の値から、前記第１トリガー回路を構成する絶縁ゲート型トランジスタの個数を求める第５工程と、この第５工程で求めた個数で決まるオン状態となる第５電圧と前記積の値との差を求める第６工程と、この第６工程で求めた差が０になるように、前記第１トリガー回路を構成する絶縁ゲート型トランジスタの個数およびゲート長の少なくとも一方を修正する第７工程とを有する請求項３記載の静電放電保護回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号線や電源線などに発生するサージから内部回路を保護する静電放電保護回路およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路には、それが接続されている周辺機器や周辺回路、あるいはそれを扱う人間によって放電される静電気（ＥＳＤ）から内部回路を保護するために、通常、内部回路部に接続する導電線、たとえば信号線や電源線に静電放電保護回路が接続される。
【０００３】
ここで、従来の静電放電保護回路について図７を参照して説明する。
【０００４】
外部端子など外部回路部に接続するパッド７１は、信号線や電源線などの導電線７２を通して、たとえばＣＭＯＳで構成された半導体集積回路の内部回路部７３に接続されている。そして、パッド７１および内部回路部７３間に、保護部７４および抵抗７５が接続されている。
【０００５】
内部回路部７３は、ＰＭＯＳ７３ａおよびＮＭＯＳ７３ｂなどから構成されている。ＰＭＯＳ７３ａおよびＮＭＯＳ７３ｂはゲートＧおよびドレインＤ、ソースＳを有し、それぞれのゲートＧは導電線７２に接続されている。ＰＭＯＳ７３ａのソースＳは電源端子７６に接続され、ＮＭＯＳ１３ｂのソースＳは接地されている。
【０００６】
保護部７４は、たとえばＧＧＭＯＳＦＥＴ（Ｇｒｏｕｎｄｅｄ−Ｇａｔｅ  ＭＯＳＦＥＴ）７７で構成されている。ＧＧＭＯＳＦＥＴ７７はゲートＧおよびドレインＤ、ソースＳを有し、ドレインＤが導電線７２に接続され、ゲートＧおよびソースＳは接地されている。
【０００７】
上記の構成で、内部回路部７３に許容できない大きさのサージが導電線７２に発生すると、保護部７４のＧＧＭＯＳＦＥＴ７７が導通状態となり、内部抵抗が一時的に低下し、サージを接地に逃がすように動作する。
【０００８】
従来の静電放電保護回路のもう１つの例について図８を参照して説明する。図８は、図７に対応する部分に同じ符号を付し重複する説明を一部省略する。
【０００９】
この例の場合、保護部７４は、トリガー回路８１およびスイッチ回路８２から構成されている。トリガー回路８１は複数のダイオードｄ１〜ｄ３を直列接続して構成されている。スイッチ回路８２はＰＮＰ型の第１トランジスタＴ１とＮＰＮ型の第２トランジスタＴ２からなるサイリスタで構成され、スイッチ回路８２の一端は導電線７２に接続され、他端は接地されている。また、トリガー回路８１は一端が導電線７２に接続され、他端はスイッチ回路８２の制御端子８３に接続されている。
【００１０】
上記の構成で、導電線７２にサージが発生すると、トリガー回路８１がオン状態となり、スイッチ回路８２の制御端子８３に高い電圧、いわゆる制御信号が印加される。このとき、スイッチ回路８２のサイリスタが導通状態になり、サージをアースに逃がすように動作する。
【００１１】
また、トリガー回路を、ダイオードに代えて絶縁ゲート型トランジスタなどで構成する方法も提案されている（たとえば特許文献１参照）。
【００１２】
【特許文献１】
特開平８−９７３７６号公報
【００１３】
【発明が解決しようとする課題】
従来の静電放電保護回路は、保護部をＧＧＭＯＳＦＥＴで構成する方法、あるいは、保護部をトリガー回路とスイッチ回路で構成する方法などが提案されている。
【００１４】
保護部をＧＧＭＯＳＦＥＴで構成する方法の場合、ＧＧＭＯＳＦＥＴが導通状態となるためには、導電線および接地間に６〜８Ｖ以上の電圧を加える必要がある。しかし、内部回路部を構成するＭＯＳＦＥＴは、多くの場合、ゲート絶縁膜の耐圧が６Ｖ以下になっている。そのため、保護部をＧＧＭＯＳＦＥＴで構成すると、内部回路部を保護できなくなる。
【００１５】
また、保護部をトリガー回路とスイッチ回路で構成する方法は、たとえばトリガー回路に複数のダイオードを用いている。この場合、スイッチ回路を導通状態にする電圧はダイオードの個数で決定される。個々のダイオードのオン電圧は、シリコンのｐｎ接合ダイオードの場合は約０．６５Ｖ、ショットキーダイオードの場合は約０．３Ｖとなっている。したがって、トリガー回路のオン電圧は、個々のダイオードのオン電圧のほぼ整数倍となる。このため、トリガー回路をダイオードで形成した場合、ＧＧＭＯＳＦＥＴに比べて、保護部の作動電圧を下げることができる。
【００１６】
しかし、近年、ＬＳＩの高集積化に伴い、内部回路部を構成する電界効果トランジスタのゲート絶縁膜が薄膜化している。そのため、ゲート絶縁膜を静電気による破壊から防止するためには、保護部の作動電圧を、たとえば１Ｖ〜２Ｖ間の細かい電圧刻みで設定する必要がある。この場合、ダイオードのオン電圧を整数倍した大きさでは、保護部の作動電圧を所望な値に設定できないことがある。
【００１７】
また、保護部をトリガー回路とスイッチ回路で構成する方法の場合、サージ発生時に流れる大電流に耐えるためには、保護部を構成する素子を大面積にする必要がある。しかし、素子の面積を大きくすると、素子内を流れる電流密度が不均一となり、電流密度が高くなった領域にジュール熱が発生し、熱破壊を起こす恐れがある。
【００１８】
このような場合、電流密度の分布が均一とみなせる程度の面積をもつ複数の素子を用い、複数の素子を信号線や電源線に並列に接続する方法がある。複数の素子を並列に接続すると、電流が複数の素子に分散し発熱が抑えられる。
【００１９】
しかし、複数の素子を並列に接続する方法は、トリガー回路間の配線抵抗が問題となる。たとえば配線抵抗により、それぞれのトリガー回路に印加される電圧が変動する。その結果、パッドに近い保護部に大電流が流れ、熱破壊に至る場合がある。
【００２０】
そこで、電流の集中を避けるために、たとえば配線抵抗が均等になるように配線する方法（特許第２６３６８０４号）、あるいは、保護素子内部の電流集中を緩和するためにパッドに近い素子の拡散層抵抗を増大させる方法（特開平７−４５８２９号）、パッドに近いほどコンタクト抵抗を増大させる方法（特許第３２３９９４８号）などが提案されている。しかし、これらの方法は、トリガー回路のオン電圧を所望の値に設定できる構成にはなっていない。
【００２１】
また、特許文献１に、トリガー回路を絶縁ゲート型トランジスタで構成する方法が記載されている。この場合も、トリガー回路のオン電圧を所望の値に設定する構成は記載されていない。
【００２２】
本発明は、上記した欠点を解決し、作動電圧を所望の値に設定できる静電放電保護回路およびその製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の静電放電保護回路は、外部回路部に接続するパッドと内部回路部とを接続する導電線と、前記導電線および接地間に並列に接続され、それぞれが制御端子に加えられる制御信号によって導通状態となる複数のスイッチ回路と、ゲートおよびドレインが前記導電線に接続し、対になる前記スイッチ回路の制御端子にソースが接続する少なくとも１つの絶縁ゲート型トランジスタをそれぞれが有する複数のトリガー回路とを具備し、前記導電線との接続位置が前記パッドに対して遠近がある２つの前記トリガー回路間の前記トリガー回路を構成する絶縁ゲート型トランジスタのゲート長の総和が、前記パッドに近い方が長くなっていることを特徴とする。
【００２４】
また、本発明の静電放電保護回路の製造方法は、外部回路部に接続するパッドと内部回路部とを接続する導電線と、前記導電線および接地間に接続され、制御端子に加えられる制御信号により導通状態となる少なくとも１つのスイッチ回路と、ゲートおよびドレインが前記導電線に接続し、対になる前記スイッチ回路の制御端子にソースが接続する絶縁ゲート型トランジスタを有する少なくとも１つのトリガー回路とを具備した静電放電保護回路の製造方法において、前記トリガー回路がオン状態となる第１電圧および前記トリガー回路を構成する１つの絶縁ゲート型トランジスタがオン状態となる第２電圧から、前記トリガー回路を構成する絶縁ゲート型トランジスタの個数を求める第１工程と、この第１工程で求められた個数で決まるオン状態となる第３電圧および前記第１電圧の差を求める第２工程と、この第２工程で求めた差が０になるように、前記トリガー回路を構成する絶縁ゲート型トランジスタの個数およびゲート長の少なくとも一方を修正する第３工程とからなることを特徴とする。
【００２５】
【発明の実施の形態】
まず、本発明の保護部、たとえばそのトリガー回路部分に使用されるトリガー用絶縁ゲート型トランジスタについて図１を参照して説明する。
【００２６】
外部端子などの外部回路部に接続するパッド１１は、導電線１２、たとえば入出力信号が伝送する信号線または電源電圧の供給や接地に使用される電源線を通して、半導体集積回路の内部回路部１３に接続されている。内部回路部１３はＣＭＯＳなどで構成されている。そして、パッド１１および内部回路部１３間の導電線１２に、保護部１４および抵抗１５が接続されている。
【００２７】
保護部１４は、トリガー回路１６およびスイッチ回路１７から構成されている。トリガー回路１６は絶縁ゲート型トランジスタなどから構成されている。スイッチ回路１７は一端が導電線１２に接続され、他端は導電線１８を通して接地ＧＮＤに接続されている。
【００２８】
トリガー回路１６を構成する絶縁ゲート型トランジスタは、たとえばｐ型シリコン基板２１の一部にｐウェル２２などを設けて形成されている。ｐ型シリコン基板２１上に絶縁膜２３が形成され、絶縁膜２３上にゲートＧが形成されている。また、ｐウェル２２の一部に高濃度拡散層（ｎ＋  層）、たとえばソース領域２４ａおよびドレイン領域２４ｂが設けられ、ｐウェル２２の境界部分に素子分離領域２５ａ、２５ｂが形成されている。絶縁ゲート型トランジスタのドレインＤおよびゲートＧは導電線１２に接続され、ソースＳはスイッチ回路１７の制御端子１７ａに接続されている。
【００２９】
上記の構成で、たとえば導電線１２にサージが発生すると、トリガー回路１６がオン状態となり、トリガー回路１６からスイッチ回路１７の制御端子１７ａに高い電圧、いわゆる制御信号が加えられる。このとき、スイッチ回路１７が導通状態となり、サージを逃がすように機能する。
【００３０】
ここで、絶縁ゲート型トランジスタの電気的特性について図２を参照して説明する。図２の横軸はドレイン電圧（Ｖ）、縦軸はドレイン・ソース間に流れるドレイン電流（ｍＡ）で、符号Ｌ１〜Ｌ４は、順バイアスにおけるドレイン電流の立ち上がりとドレイン電圧との関係を示している。
【００３１】
符号Ｌ１〜Ｌ４はそれぞれ、ゲート電極長Ｌが０．１μｍ、０．１４μｍ、０．２μｍ、０．５μｍの場合で、ゲート電極長Ｌが変化するとオン電圧が変化する。符号Ｐは、比較のために示したショットキーダイオードの電気的特性である。図２から分かるように、Ｌ＝０．２μｍの場合の電気的特性は、ショットキーダイオードとほぼ同様である。
【００３２】
上記したように、トリガー回路を絶縁ゲート型トランジスタで構成した場合、そのゲート電極長Ｌを変化させることによって、絶縁ゲート型トランジスタのオン電圧を調整できる。ゲート電極長は短い単位で増減できるため、トリガー回路のオン電圧の大きさを細かい刻みで設定でき、かつ所望の値に設定できる。
【００３３】
次に、トリガー回路を構成する絶縁ゲート型トランジスタのもう１つの例について図３を参照して説明する。図３は、絶縁ゲート型トランジスタを中心にその関連部分を抜き出した図で、図１に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００３４】
たとえばｐ型のシリコン基板２１にｐウェル２２が設けられ、ｐウェル２２の一部に、ソース領域やドレイン領域となる複数の高濃度拡散層（ｎ＋  層）３１が所定間隔に設けられている。ｐウェル２２の境界部分に素子分離領域３２が形成されている。また、たとえば隣り合う高濃度拡散層３１間に挟まれた領域を覆うように、シリコン基板２１上に複数の絶縁膜３３が形成され、それぞれの絶縁膜３３上にゲートＧが形成されている。
【００３５】
図では、ゲートＧごとに、たとえば４個の第１ないし第４トランジスタＴ１〜Ｔ４が形成されている。この場合、高濃度拡散層３１は、その図示左側に位置するゲートＧを含んで構成されるトランジスタＴ１〜Ｔ４に対しては、たとえばドレイン領域として機能し、図示右側に位置するゲートＧを含んで構成されるトランジスタＴ１〜Ｔ４に対しては、たとえばソース領域として機能する。
【００３６】
上記した構成の場合、トランジスタＴ１〜Ｔ３のゲートＧおよびドレインＤはそれぞれ、導電線１２に近い側、たとえばその前段に位置するトランジスタＴ２〜Ｔ４のソースに接続され、４個のトリガー用絶縁ゲート型トランジスタは直列接続した構成になっている。そして、導電線１２にもっとも近い最前段の第４トランジスタＴ４のゲートＧおよびドレインＤが導電線１２に接続されている。導電線１２からもっとも遠い最後段の第１トランジスタＴ４のソースＳがスイッチ回路１７の制御端子１７ａに接続されている。
【００３７】
ここで、複数の絶縁ゲート型トランジスタを直列接続した場合の電気的特性について図４を参照して説明する。図４の横軸はドレイン電圧（Ｖ）、縦軸はドレイン・ソース間に流れるドレイン電流（ｍＡ）で、符号Ｌａ、Ｌｂは、順バイアスにおけるドレイン電流の立ち上がりとドレイン電圧との関係を示している。
【００３８】
符号Ｌａはゲート電極長が０．２μｍの絶縁ゲート型トランジスタが１個の場合で、符号Ｌｂは、ゲート電極長が０．２μｍの２個の絶縁ゲート型トランジスタを直列接続した場合である。符号Ｐは、比較のために示したショットキーダイオードの電気的特性である。
【００３９】
図４から分かるように、２個の絶縁ゲート型トランジスタを直列接続すると、１個の場合に比べて、たとえばゲート電極長の総和が２倍になり、オン電圧は約２倍になる。
【００４０】
上記した構成によれば、トリガー回路を構成する絶縁ゲート型トランジスタの個数を調整し、あるいはその１つまたは複数のゲート電極長を調整すれば、トリガー回路のオン電圧を広い範囲で、かつ細かい刻みで所望の値に設定できる。
【００４１】
次に、本発明の実施形態について図５を参照して説明する。図５は、図１に対応する部分に同じ符号を付し、重複する説明は省略する。
【００４２】
この実施形態の場合、複数たとえば３個の保護部１４１〜１４３が並列に接続されている。各保護部１４１〜１４３はそれぞれ、トリガー回路１６１〜１６３とスイッチ回路１７１〜１７３が対になって構成されている。
【００４３】
トリガー回路１６１〜１６３は、図１に示すような１つの絶縁ゲート型トランジスタ、あるいは、図３に示すような複数の絶縁ゲート型トランジスタで構成される。スイッチ回路１７１〜１７３は導電線１２および接地ＧＮＤ間に接続され、それぞれの制御端子１７１ａ〜１７３ａにトリガー回路１６１〜１６３の一端が接続している。
【００４４】
上記した構成で、たとえば導電線１２にサージが発生すると、トリガー回路１６１〜１６３がオン状態になり、トリガー回路１６１〜１６３からそれぞれ対になっているスイッチ回路１７１〜１７３の制御端子１７１ａ〜１７３ａに高い電圧、いわゆる制御信号が加えられる。このとき、スイッチ回路１７１〜１７３が導通状態となり、サージを逃がすように機能する。
【００４５】
ところで、複数の保護部１４１〜１４３を並列に接続した場合、それぞれの保護部１４１〜１４３、たとえばトリガー回路１６１〜１６３が導電線１２上の相違する位置に接続される。したがって、トリガー回路１６１〜１６３間の配線抵抗、たとえば導電線１２の抵抗が無視できないと、配線抵抗による電圧降下の影響で、各トリガー回路１６１〜１６３に印加される電圧が変動する。その結果、パッド１１に近い保護部、たとえば保護部１４１に大電流が流れ、熱破壊する場合がある。
【００４６】
たとえばＭＩＬ規格では、３０００ＶのＨＢＭ（人体モデル）ストレス時に、最大２Ａの電流が導電線に流れる。したがって隣接する保護部間の配線抵抗を０．０５Ωとすると、保護部間に０．１Ｖの電位差が生じ、パッドに近いトリガー回路ほど高い電圧が加わる。そのため、各トリガー回路を構成する絶縁ゲート型トランジスタの数やゲート長が同じ場合、パッドに近いトリガー回路が早くオン状態になり、その保護部に大きな電流が流れ、回路を破壊する原因になる。
【００４７】
そこで、図５では、たとえば各トリガー回路１６１〜１６３を構成する絶縁ゲート型トランジスタの数を変え、あるいは、１つあるいは複数の絶縁ゲート型トランジスタのゲート長を調整し、各トリガー回路１６１〜１６３それぞれのゲート長、たとえばゲート長の総和を、パッド１１に近いほど長くしている。たとえばトリガー回路１６１〜１６３を構成する絶縁ゲート型トランジスタのゲート長を、パッド１１に近い順にたとえば０．５、０．２、０．１μｍにしている。
【００４８】
この構成によれば、特定の保護部への電流の集中がなくなり、熱破壊が防止される。
【００４９】
上記の実施形態は、並列に接続するすべてのトリガー回路のゲート長を相違させ、パッドから遠いほどゲート長を短くしている。しかし、３個以上のトリガー回路を接続する場合、動作条件などによっては、すべてのトリガー回路のゲート長を相違させる必要はない。たとえば、導電線との接続位置がパッドに対して遠近があるいずれか２つのトリガー回路間だけで、パッドに遠い方のゲート長を短くしてもよい。
【００５０】
次に、本発明の他の実施形態として、静電放電保護回路の製造方法について図６の工程図を参照して説明する。
【００５１】
まず、入力部６１において、ロジック入出力部の回路構成などの回路データＤ１、絶縁ゲート型トランジスタのオン電圧Ｖｆ、およびオン電圧の変化分ΔＶｆとゲート長Ｌとの関係を示したテーブルなどの素子データＤ２、線幅などのデザインルールＤ３、耐放電性能などのガイドラインＤ４、ＥＳＤ試験規格のサージ電流ＩｓなどのデータＤ５を読み込む。
【００５２】
次に、絶縁ゲート型トランジスタ個数設定部６２において、（１）式を用いて絶縁ゲート型トランジスタの個数Ｍを決定する。
【００５３】
Ｍ＝ＩＮＴ（Ｖｔｒｇ  ／Ｖｆ  ）…（１）
ここで、ＩＮＴは小数点以下切捨ての整数化演算関数、Ｖｔｒｇ  はガイドラインＤ４で設定されたトリガー回路のオン電圧、Ｖｆは絶縁ゲート型トランジスタのオン電圧である。
【００５４】
次に、調整電圧計算部６３において、（２）式を用いて調整電圧ΔＶｔｒｇ  、つまり、（１）式で求められた個数で決まるオン状態となる電圧とトリガー回路のオン電圧の差を計算する。
【００５５】
ΔＶｔｒｇ  ＝ＭＯＤ（Ｖｔｒｇ  、Ｖｆ）…（２）
ここで、ＭＯＤは第一引数を第二引数で割った余りを求める関数である。
【００５６】
次に、トリガー用絶縁ゲート型トランジスタ修正部６４において、ΔＶｔｒｇ  を満たすように、絶縁ゲート型トランジスタの個数およびゲート長の少なくとも一方を修正する。
【００５７】
次に、レイアウト部６５において、保護部を含む外部回路と内部回路とのレイアウト設計を行う。
【００５８】
ここで、レイアウト設計は、入力部で入力した回路データＤ１とガイドラインＤ４を用いて自動的に行ってもよいし、また、画面にレイアウトを表示して、画面を見ながらユーザが手動または半自動で行ってもよい。
【００５９】
次に、配線抵抗計算部６６において、配線抵抗Ｒを計算する。
【００６０】
次に、調整用トリガー回路用絶縁ゲート型トランジスタ個数設定部６７において、（３）式を用いて絶縁ゲート型トランジスタの個数ｍを決定する。
【００６１】
ｍ＝ＩＮＴ（Ｒ×Ｉｓ／Ｖｆ）…（３）
ここで、Ｉｓは試験規格のサージ電流である。なお、ｍ＝０の場合もある。
【００６２】
次に、調整電圧計算部６８において、（４）式を用いて調整電圧ΔＶｆ、つまり、（３）式で求めた個数で決まるオン状態となる電圧と積（Ｒ×Ｉｓ）との差を計算する。
【００６３】
ΔＶｆ＝ＭＯＤ（Ｒ×Ｉｓ、Ｖｆ）…（４）
次に、トリガー回路用絶縁ゲート型トランジスタ修正部６９において、ΔＶｆを満たすようにトリガー回路用絶縁ゲート型トランジスタの個数およびゲート長の少なくとも一方を修正する。
【００６４】
次に、判定部７０において、修正結果がデザインルールを満たすか判定する。この判定で、デザインルールを満たさないと判定された場合は、レイアウト部６５に戻る。デザインルールＤ３を満たす判定された場合は、出力部７１において、レイアウト情報を出力し、本システムの処理を終了する。
【００６５】
図６の処理は、複数の保護部が導電線に並列に接続する構成の場合で説明している。しかし、保護部が１つの場合は、配線抵抗計算部６６からトリガー回路用絶縁ゲート型トランジスタ修正部６９までの処理は省略される。
【００６６】
上記した構成によれば、内部回路の静電破壊耐圧や配線抵抗などに対応して、作動電圧を細かい刻みで所望の大きさに設定できる静電放電保護回路およびその製造方法を提供できる。
【００６７】
【発明の効果】
本発明によれば、保護部の作動電圧を所望の値に設定できる静電放電保護回路およびその製造方法を実現できる。
【図面の簡単な説明】
【図１】本発明のトリガー回路部分に使用される絶縁ゲート型トランジスタを説明する概略構成図である。
【図２】本発明に使用される絶縁ゲート型トランジスタの電気的特性を説明する特性図である。
【図３】本発明のトリガー回路部分に使用される他の絶縁ゲート型トランジスタを説明する概略構成図である。
【図４】本発明に使用される他の絶縁ゲート型トランジスタの電気的特性を説明する特性図である。
【図５】本発明の実施形態を説明する回路構成図である。
【図６】本発明の他の実施形態を説明する工程図である。
【図７】従来例を説明する回路構成図である。
【図８】他の従来例を説明する回路構成図である。
【符号の説明】
１１…パッド
１２…導電線
１３…内部回路部
１４１〜１４３…保護部
１５…抵抗
１６１〜１６３…トリガー回路
１７１〜１７３…スイッチ回路
１７１ａ〜１７３ａ…スイッチ回路の制御端子
ＧＮＤ…接地
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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