(57)【要約】【課題】３ＧＨｚを越えても誤動作やエラーの発生しない多層プリント配線板を提案する。【解決手段】多層コア基板３０の表面の導体層３４Ｐと内層の導体層１６Ｅとの距離Ｄ１と、内層の導体層１６Ｅと金属板１２との距離Ｄ２と、金属板１２と内層の導体層１６Ｐとの距離Ｄ３と、内層の導体層１６Ｐと裏面の導体層３４Ｅとの距離Ｄ４とが均一にされる。導体層を距離が均一になるように配置することで、導体層相互の相互インダクタンスを一定とし、全体としてのインダクタンス分を下げる。【選択図】  図８
2004319645.tif 000002
【特許請求の範囲】
【請求項１】
複数のスルーホールを有し、両表面に導体層と内層に導体層を有する少なくとも３層以上の導体層からなる多層コア基板上に、両面もしくは片面に層間絶縁層と導体層とが形成され、バイアホールを介して電気的な接続が行われる多層プリント配線板において、
前記多層コア基板の表面の導体層と内層の導体層とがそれぞれ均一の距離に配置されていることを特徴とする多層プリント配線板。
【請求項２】
複数のスルーホールを有し、両表面に導体層と内層に導体層を有する少なくとも３層以上の導体層からなる多層コア基板上に、両面もしくは片面に層間絶縁層と導体層とが形成され、バイアホールを介して電気的な接続が行われる多層プリント配線板において、
前記多層コア基板の隣り合う導体層の距離がそれぞれ均一の距離に配置されていることを特徴とする多層プリント配線板。
【請求項３】
前記多層コア基板の隣り合う導体層が、電源層用の導体層とグランド用の導体層の並びであることを特徴とする請求項１又は請求項２の多層プリント配線板。
【請求項４】
前記多層コア基板の導体層の厚みは、前記層間樹脂絶縁層上の前記導体層の厚みよりも厚いことを特徴とする請求項１又は請求項２の多層プリント配線板。
【請求項５】
前記多層コア基板の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることを特徴とする請求項４の多層プリント配線板。
【請求項６】
前記多層コア基板の導体層間の距離が、１５〜３００μｍであることを特徴とする請求項１又は請求項２の多層プリント配線板。
【請求項７】
前記多層コア基板の導体層は、電源用の導体層もしくはグランド用の導体層が少なくとも２層以上である請求項１又は請求項２に記載の多層プリント配線板。
【請求項８】
前記多層コア基板のスルーホールは、２つ以上のグランド用スルーホールと２つ以上の電源用スルーホールとを有し、それぞれが隣り合う位置に格子状もしくは千鳥状に配設されていることを特徴とする請求項１又は請求項２の多層プリント配線板。
【請求項９】
前記グランド用スルーホールと前記電源用のスルーホールとの距離は、５０〜５５０μｍの間であることを特徴とする請求項８に記載の多層プリント配線板。
【請求項１０】
前記グラント用スルーホール径は５０〜４００μｍであり、前記電源用スルーホール径は５０〜４００μｍであることを特徴とする請求項８に記載の多層プリント配線板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、多層プリント配線板に係り、高周波のＩＣチップ、特に３ＧＨｚ以上の高周波領域でのＩＣチップを実装したとしても誤作動やエラーなどが発生することなく、電気特性や信頼性を向上させることができる多層プリント配線板に関する。
【０００２】
【従来の技術】
ＩＣチップ用のパッケージを構成するビルドアップ式の多層プリント配線板では、図２３に示すようにスルーホール３６の設けられたコア基板３０の上面に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、グランド用のプレーン層として形成されている。コア基板３０の表面の導体層３４Ｐ、３４Ｅの上には、バイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。図示しないＩＣチップは、バンプ７６ＵにＣ４（フリップチップ）実装を行うことにより電気的接続が取られる。
【０００３】
係るビルドアップ式の多層プリント配線板の従来技術としては、特許文献１、特許文献２などがある。ともに、スルーホールを充填樹脂で充填されたコア基板上に、ランドが形成されて、両面にバイアホールを有する層間絶縁層を施して、アディテイブ法により導体層を施し、ランドと接続することにより、高密度化、微細配線の形成された多層プリント配線板を得られる。
【０００４】
【特許文献１】
特開平６−２６０７５６号公報
【特許文献２】
特開平６−２７５９５９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、ＩＣチップが高周波になるにつれて、発生するノイズが高くなってきた。特に周波数が３ＧＨｚを越えたあたりから、その度合いが高くなってきている。また、５ＧＨｚを越えるとさらにその傾向は高くなってきた。
そのために、機能すべきはずの動作（例えば、画像の認識、スイッチの切り替え、外部へのデータの伝達などを指す）が遅延したりするなどの不具合で、所望の機能が行えなくなってしまった。
所望の機能が行えないＩＣチップ、基板をそれぞれ非破壊検査や分解したいところ、ＩＣチップ、基板自体には、短絡やオープンなどの問題は発生しておらず、周波数の小さい（特に１ＧＨｚ未満）ＩＣチップを実装した場合には、誤動作やエラーの発生はなかった。
【０００６】
即ち、高周波用ＩＣチップは、間欠的に電力消費を増減させることで、発熱を抑えながら高速演算を可能にしている。例えば、通常数Ｗ程度の消費であるのに、瞬時的に数十Ｗの電力を消費する。この数十Ｗの電力消費の際に、パッケージ基板の電力線のインピーダンスが高いと、消費が増大する電力の立ち上がり時に、供給電圧が下がり、誤動作の原因になっていると考えられる。
【０００７】
本願発明は、高周波領域のＩＣチップ、特に３ＧＨｚを越えても誤動作やエラーの発生しない多層プリント配線板もしくはパッケージ基板を提案することを目的としている。
【０００８】
【課題を解決するための手段】
発明者らは、上記目的の実現に向け鋭意研究した結果、以下に示す内容を要旨構成とする発明に想到した。すなわち、複数のスルーホールを有し、両表面に導体層と内層に導体層とを有する少なくとも３層以上の導体層からなる多層コア基板上に、両面もしくは片面に層間絶縁層と導体層とが形成され、バイアホールを介して電気的な接続が行われる多層プリント配線板において、前記多層コア基板の表面の導体層と隣の内層の導体層とが、それぞれ均一の距離に配置されていることを技術的特徴とする。
また、複数のスルーホールを有し、両表面に導体層と内層に導体層を有する少なくとも３層以上の導体層からなる多層コア基板上に、両面もしくは片面に層間絶縁層と導体層とが形成され、バイアホールを介して電気的な接続が行われる多層プリント配線板において、
前記多層コア基板の隣り合う導体層の距離がそれぞれ均一の距離に配置されていることをことを技術的特徴とする。
【０００９】
３層以上からなる導体層を有する多層コア基板の隣り合う導体層を均一距離に配置することで、導体層相互の相互インダクタンスを一定とし、コア基板全体としてのインダクタンス分を下げることができる。この場合は、２箇所以上の導体層間の距離を同じにすることを意味する。例えば、表層（表面）の導体層と内層の導体層との距離と、内層導体層と反対面の表層（裏面）の導体層との距離の２箇所、表層の導体層と内層の導体層との距離と、内層導体層と別の内層の導体層との距離の２箇所、という意味である。これは少なくとも２箇所以上で、隣り合う導体層間の距離を均一にさせるのがよい。３箇所以上の隣り合う導体層間の距離や全ての隣り合う導体層間の距離を均一に配置させることが最も望ましい。
このため、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。また、導体層をグランド層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させることができる。即ち、導体層のインダクタンス分の低減が、電源の供給も阻害しなくなる。従って、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。また、多層コア基板とすることにより、従来の両面コア基板と比較して導体層の面積を大きくすることができる。さらに、その導体層を電源層もしくはグランド層として用いるのであれば、それぞれの導体層の面積を大きくすることができる。そのために、抵抗を阻害する要因を減らすことになり、電気特性を向上させるのである。
【００１０】
導体層の距離とは、多層コア基板に形成された導体層における隣合う２つの導体層における導体層間の距離という意味である。図２１（Ａ）に示すように３層（表層の導体層Ａ、内層の導体層Ｂ、表層の導体層Ｃ）を絶縁層１５を介して配置した多層コア基板３０の場合は、表面の導体層Ａと内層の導体層Ｂとの距離Ｌであり、また、内層の導体層Ｂと表層の導体層Ｃとの距離Ｌを指す。
【００１１】
一方、図２１（Ｂ）に示すように４層以上の導体層（表層の導体層Ａ、内層の導体層Ｂ１  ，ＢＸ−ｎ、・・・ＢＸ−Ｎ＋１、ＢＸ、表層の導体層Ｃ）からなる多層コア基板３０の場合には、表面の導体層Ａと内層の導体層Ｂ１との距離Ｌ１であり、内層の導体層ＢＸ−ｎと内層の導体層ＢＸ−ｎとの距離ＬＸ−ｎ（０≦ｎ＜Ｘ  ｎ、Ｘ：整数）であり、内層の導体層ＢＸと反対面の表層の導体層Ｃとの距離ＬＸである。ここで、Ｌ１＝Ｌ２・・ＬＸ−ｎ＝ＬＸ−ｎ＋１・・・＝ＬＸ−１＝ＬＸという関係を有することが最も望ましい。
【００１２】
また、多層コア基板の隣り合う導体層が、電源層用の導体層とグランド用の導体層の並びであることが望ましい。電源層とグランドを隣り合う位置に配置させることにより、それぞれに発生する誘導起電力の方向を相反させ、それぞれの誘導起電力が打ち消される。そのため、ノイズが小さくなり、基板としての機能が低下しない。また、誤動作や遅延がなくなる。言い換えると、相互インダクタンスを小さくすることができるのである。こととき双方の導体層間の距離は、出来るだけ短い方が望ましい。つまり、距離を短くすることで相対的なインダクタンス分を小さくすることができるのである。
【００１３】
電源層（もしくはグランド層）の隣り合う導体層には、グランド層（もしくは電源層）であり、もう一方の導体層には、別のグランド層（もしくは電源層）を配置させることが望ましい。電源層の導体層およびグランド層の導体層を配置することで、コア基板全体としてもインダクタンスを低減することができる。
【００１４】
なお、多層コア基板の導体層間の距離は１５〜３００μｍであることが望ましい。１５μｍ未満では絶縁を保つことが難しく、電気接続性に問題を起こし、３００μｍ以上にすると、多層コア基板が厚くなって、スルーホールが長くなり、スルーホールでのインダクタンスが増大するからである。また、導体層間における距離での相対的なインダクタンスの低下が相殺されてしまい、その効果が現れなくなる。導体層間の距離が３０〜２５０μｍであることが更に望ましい。その間であれば、インダクタンスを低下させることができるし、導体回路間の絶縁が確保されるからである。
【００１５】
この場合、コア基板に形成されるグランド（ＧＮＤ）層の導体厚みおよび電源（ＶＣＣ）層の導体厚みを厚くすることが望ましい。その厚みは５０μｍを超えることが望ましい。特に、コア基板の導体層の厚みは、層間絶縁層上の導体層の厚みよりも厚いことがさらに望ましい。
【００１６】
コア基板の導体層の厚みを厚くすることにより、コア基板の電源層の導体層が厚くなることにより、コア基板の強度が増す、それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
また、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗が低減することができる。そのため流れる信号線などの電気的な伝達などを阻害しなくなる。従って、伝達される信号などに損失を起こさない。それは、コアとなる部分の基板だけを厚くすることにより、その効果を奏する。
さらに、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。また、導体層をグランド層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させることができる。即ち、導体の抵抗の低減が、電源の供給も阻害しなくなる。従って、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜基板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
また、ＩＣチップ〜基板〜コンデンサもしくは電源層〜電源を経て、ＩＣチップに電源を供給する場合にも、同様の効果を奏する。前述のループインダクタンスを低減することができる。
【００１７】
特に、コア基板の電源層として用いられる導体層の厚みが、コア基板の片面もしくは両面上の層間絶縁層上に導体層の厚みより、厚いときに、上記効果を最大限にさせることができるのである。この場合の層間絶縁層上の導体層とは、絶縁層の中に心材を含浸されていない樹脂で形成された層間樹脂絶縁層に、層間を接続させるための非貫通孔であるバイアホールを形成したものにめっき、スパッタなどを経て形成された導体層を主として意味する。これ以外にも特に限定されないがバイアホールを形成されたものであれば、上記の導体層に該当する。
【００１８】
コア基板の電源層は、基板の表層、内層もしくは、その両方に配置させてもよい。内層の場合は、２層以上に渡り多層化してもよい。基本的には、コア基板の電源層は層間絶縁層の導体層よりも厚くなっていれば、その効果を有するのである。ただ、内層に形成することが望ましい。
【００１９】
コア基板上の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２とすることが望ましい。
α１≦α２の場合は、電源不足に対する効果が全くない。つまり、いいかえると初期動作時に発生する電圧降下に対して、その降下度を抑えるということが明確にならないということである。
α１＞４０α２を越えた場合についても検討を行ったが、基本的には電気特性は、１０α２とほぼ同等である。つまり、効果の臨界点であると理解できる。これ以上厚くしても、電気的な効果の向上は望めない。ただ、この厚みを越えると、コア基板の表層に導体層を形成した場合にコア基板と接続を行うランド等が形成するのに困難が生じてしまう。さらに上層の層間絶縁層を形成すると、凹凸が大きくなってしまい、層間絶縁層にうねりを生じてしまうために、インピーダンスを整合することが出来なくなってしまう。
【００２０】
導体層の厚みα１は、１．２α２≦α１≦２０α２であることがさらに望ましい。その範囲であれば、電源不足（電圧降下）によるＩＣチップの誤動作やエラーなどが発生しないことが確認されている。
【００２１】
３層以上の導体層を有する多層コア基板を用いることが望ましい。
その際、２層以上のＧＮＤ層或いはＶＣＣ層を形成し、その層に介在して、ＶＣＣ層或いはＧＮＤ層を形成したものがよい。さらに、ＧＮＤ層（或いはＶＣＣ層）と、ＶＣＣ層（或いはＧＮＤ層）との各距離は均一であることがよい。それにより、双方のインダクタンスを低下させる作用が均一に働くために、総合的なインダクタンスを下げやすいからである。更に、インピーダンス整合が取りやすく、電気特性を向上させることができる。
さらに望ましいのは、ＶＣＣ層およびＧＮＤ層がともに２層以上であることである。内層に配置されているＧＮＤ層であり、ＶＣＣ層であるインダクタンスが表層部分と比較すると相互的なインダクタンスの低下させるという効果を得られる。よりその効果が顕著に表れるのである。
【００２２】
ＧＮＤ層とＶＣＣ層との距離は１５〜３００μｍの間であることが望ましい。１５μｍ未満では、材料に係らず、絶縁性を確保することが困難になりやすいし、ヒートサイクルなどの信頼性試験を実施すると、導体層同士での短絡を引き起こすこともある。３００μｍを超えると、インダクタンスを低下させる効果が低減されてしまう。つまり、距離が離れているためにより、相互インダクタンスの効果が相殺されてしまうのである。ＧＮＤ層とＶＣＣ層との距離は３０〜２５０μｍの間であることが更に望ましい。その間であれば、インダクタンスを低下させることができるし、導体回路間の絶縁性が確保されるからである。
【００２３】
ＧＮＤ層およびＶＣＣ層ともに導体層の厚みが厚くすることがよい。その双方の体積を増やすことにより、抵抗値低減の効果を得やすいからである。その導体の厚みは、２５〜３００μｍであることが望ましい。２５μｍ未満では、抵抗値の低減効果が薄くなりやすい。３００μｍを超えると、その上層に形成される信号線などの導体回路にうねりを生じてしまうことがあり、インピーダンスの整合という点で問題を引き起こしてしまう。基板自体の薄膜化という要求に対するも基板自体が厚くなることになるためにクリアし難くなる。この場合、層間絶縁層の導体層の厚みよりも厚いことが望ましい。
【００２４】
コア基板の材料は、樹脂基板で検証を行ったが、セラミック、金属コア基板でも同様の効果を奏することがわかった。また、導体層の材質も銅からなる金属で行ったが、その他の金属でも、効果が相殺されて、誤動作やエラーが発生が増加するということは確認されていないことから、コア基板の材料の相違もしくは導体層を形成する材質の相違には、その効果の影響はないものと思われる。より望ましいのは、コア基板の導体層と層間絶縁層の導体層とは、同一金属で形成されることである。電気特性、熱膨張係数などの特性や物性が変わらないことから、この効果を奏することができる。
【００２５】
さらに、多層コア基板のスルーホールは、２つ以上のグランド用スルーホールと２つ以上の電源用スルーホールを有し、それぞれが隣り合う位置に格子状もしくは千鳥状に配設されていることが望ましい。
【００２６】
それぞれ対角する位置に、グランド（あるいは電源）を配置し、それ以外の位置に、電源（あるいはグランド）を配置させる。その構成により、Ｘ方向およびＹ方向での誘導起電力の打ち消しがなされる。
【００２７】
それぞれ対角する位置に、グランド（あるいは電源）を配置し、それ以外の位置に、電源（あるいはグランド）を配置させる。その構成により、Ｘ方向およびＹ方向での誘導起電力の打ち消しがなされる。
これをスルーホールを格子状に配置した例を模式的に示す図１１（Ａ）を参照して説明をする。格子状に配設されたスルーホールにおいて、グランド用スルーホールＧＮＤ１の等間隔で、電源用スルーホールＶＣＣ１、ＶＣＣ２を配置させて、グランド用スルーホールＧＮＤ１の対角線上に、電源用スルーホールＧＮＤ２を配設させる。この４芯（カッド）構造にすることにより、ひとつグランド用スルーホールＧＮＤ（もしくは電源用スルーホールＶＣＣ）に対して、ふたつの電源用スルーホールＶＣＣ（もしくはグランド用スルーホールＧＮＤ）による誘導起電力の打ち消しがなされる。そのために、スルーホールでの相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生しにくくなるのである。
【００２８】
また、スルーホールを千鳥状に配置した例を模式的に示す図１１（Ｂ）を参照して説明をする。千鳥状に配設されたスルーホールにおいて、グランド用スルーホールＧＮＤ１の等間隔で、グランド用スルーホールＧＮＤ２、ＧＮＤ３を配置させて、グランド用スルーホールＧＮＤ２と同一距離間に電源用スルーホールＶＣＣ１、ＶＣＣ２を配設させる。この構造にすることにより、ひとつグランド用スルーホールＧＮＤ（もしくは電源用スルーホールＶＣＣ）に対して、ふたつの電源用スルーホールＶＣＣ（もしくはグランド用スルーホールＧＮＤ）による誘導起電力の打ち消しがなされる。そのために、スルーホールの相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生しにくくなるのである。
【００２９】
格子状に配列させることが千鳥状に配列させることよりも、インダクタンスを低下させることができるのである。２以上の同じ数をグランド用のスルーホールと電源用のスルーホールを配設させたときでも、格子にすると、ひとつのグランド用スルーホールＧＮＤ（もしくは電源用スルーホールＶＣＣ）に対して、最大４箇所を等間隔で配列させることが可能となるし、相反する電源用スルーホールＶＣＣも同様に最大４箇所を等間隔で配列させることができ、それぞれで誘導起電力を打ち消しあうため、相互インダクタンスを低下させることができるのである。
【００３０】
元々グランド用スルーホールＧＮＤおよび電源用スルーホールＶＣＣは、磁界などの影響を受けやすい。そのために、ＩＣチップの高周波、高速化になるとインダクタンスが増加してしまうために、基板としての動作に問題を引き起こしてしまう。そのために、グランド用スルーホールＧＮＤおよび電源用スルーホールＶＣＣのインダクタンスの影響を抑えるための配置を考慮する必要性がある。例えば、高密度化の要求（高密度化、微細配線）に対して、単にスルーホールを狭く配置させればよいというものではない。上記のように配列させることがそれぞれのインダクタンスを低減させることができるのである。
【００３１】
グランド用スルーホールと電源用のスルーホールとの距離（図１１（Ｃ）中に示すピッチ：グランド用スルーホールＧＮＤの中心と電源用スルーホールＶＣＣの中心との距離）は、６０〜６００μｍの間であることが望ましい。スルーホールとスルーホールの壁間の距離を短くすることにより、相互インダクタンスを低下させることができるのである。このとき、６０μｍ未満のときは、スルーホール間の絶縁ギャップを確保することができず、短絡などの不具合を引き起こしてしまう。また、絶縁ギャップ等が起因となり、相互インダクタンスを設計許容値の範囲にすることが難しくなったりしてしまうこともある。６００μｍを超える相互インダクタンスを低下させる効果が低減してしまう。６０〜５５０μｍの間であれば、スルーホールで絶縁ギャップが確保でき、相互インダクタンスの低下させることができ、電気特性を向上させることができる。
【００３２】
グラント用スルーホール径（図１１（Ｄ）に示すスルーホールの外径）は５０〜５００μｍであり、同様に電源用スルーホール径は５０〜５００μｍであることが望ましい。
５０μｍ未満では、スルーホール内に導体層を形成することが困難となりやすい。また、自己インダクタンスが高くなる。
５００μｍを超えると、１本当たりの自己インダクタンス分は低下させれるが、限られた領域内に配置できるグランド線、電源線の数が減り、グランド線、電源線を多線化することによる全体としてのインダクタンスの低減が図り得なくなる。特に、格子や千鳥状に配列させた場合に、スルーホールピッチによっては、短絡などの不具合が起きるからである。つまり、スルーホールを形成すること自体が困難になるからである。
７５〜４８５μｍの間で形成させることがさらに望ましい。その間であれば、自己インダクタンスを低下させることができ、配線数を増やすことで全体としてのインダクタンスを下げ、電気特性を向上させることができる。更に、スルーホールピッチを狭ピッチにすることができる。
【００３３】
スルーホールは、１つもしくは２つ以上スルーホール直上もしくはスルーホールのランド上から最外層まで全層スタック構造であることが望ましい。スルーホール直上に形成させることが望ましい。該スルーホールの接続は、スルーホール上に蓋めっきなどにより蓋構造からなるランドを形成し、その上にバイアホールをスタック状に形成されるビアオンスルーホールかつ、スタック構造であることがＩＣチップから外部端子もしくはコンデンサまで直線上となって、最短距離になり、インダクタンスをより小さくすることができるからである。その場合には、格子状もしくは千鳥上で、ＧＮＤ用のスルーホールおよびＶＣＣ用のスルーホールを形成させることであることがさらに望ましい。理想は、格子状もしくは千鳥状に配列されたスルーホールの４ヶ所全てがスタック構造にすることである。
【００３４】
グラント用スルーホールおよび電源用スルーホールは、ＩＣチップの直下に配設されることが望ましい。
ＩＣチップの直下に配置させることにより、ＩＣと外部端子もしくはコンデンサとの距離を短くすることができ、インダクタンスを低減させることが可能になる。
【００３５】
この場合のコア基板とは、ガラスエポキシ樹脂などの芯材が含浸した樹脂基板、セラミック基板、金属基板、樹脂、セラミック、金属を複合して用いた複合コア基板、それらの基板の内層に（電源用）導体層が設けられた基板、３層以上の多層化した導体層が形成された多層コア基板を用いることができる。
電源層の導体の厚みを、厚くするために、金属を埋め込まれた基板上に、めっき、スパッタなどの一般的に行われる導体層を形成するプリント配線板の方法で形成したものを用いてもよい。
【００３６】
多層コア基板の場合であれば、コア基板の外層と内層の導体層をそれぞれ足した厚みが、コアの導体層の厚みとなる。つまり、多層化しても、コア基板の導体層の厚みを厚くすることが本質であり、効果自体はなんら変わりないのである。
この場合は、３層（外層＋内層）からなるコア基板でもよい。
必要に応じて、コア基板の内層にコンデンサや誘電体層、抵抗などの部品を埋め込み、形成させた電子部品収納コア基板を用いてもよい。コアの絶縁材を誘電体材料にしてもよい。
【００３７】
本願発明でのコア基板とは、以下のように定義される。芯材等が含浸された硬質基材であり、その両面もしくは片面に、芯材などを含まない絶縁樹脂層を用いて、フォトビアもしくはレーザによりバイアホールを形成して、導体層を形成して、層間の電気接続を行うときのものである。相対的に、コア基板の厚みは、樹脂絶縁層の厚みよりも厚いものである。基本的には、コア基板は電源層を主とする導体層が形成されて、その他信号線などは表裏の接続を行うためだけに形成されている。
【００３８】
なお、同一厚みの材料で形成されたもので、積層された多層プリント配線板であるならば、プリント基板における導体層として電源層を有する層もしくは基板をコア基板として定義される。
【００３９】
【発明の実施の形態】
図１〜図９を参照して本発明の第１実施例に係る多層プリント配線板について説明する。
［第１実施例−１］  ４層多層コア基板
先ず、第１実施例に係る多層プリント配線板１０の構成について、図８、図９を参照して説明する。図８は、該多層プリント配線板１０の断面図を、図９は、図８に示す多層プリント配線板１０にＩＣチップ９０を取り付け、ドータボード９４へ載置した状態を示している。図８に示すように、多層プリント配線板１０では多層コア基板３０を用いている。多層コア基板３０の表面側に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、グランド用のプレーン層として形成されている。更に、多層コア基板３０の内部の表面側に、内層の導体層１６Ｅ、裏面に導体層１６Ｐが形成されている。上側の導体層１６Ｅは、グランド用のプレーン層として形成され、下側の導体層１６Ｐは、電源用のプレーン層として形成されている。電源用のプレーン層３４Ｐ、１６Ｐとの接続は、電源用スルーホール３６Ｐやバイアホールにより行われる。グランド用のプレーン層３４Ｅ、１６Ｐとの接続は、グランド用スルーホール３６Ｅやバイアホールにより行われる。多層コア基板３０の上下での信号の接続は、信号用スルーホール３６Ｓ、バイアホールにより行われる。プレーン層は、片側だけの単層であっても、２層以上に配置したものでもよい。２層〜４層で形成されることが望ましい。４層以上では電気的な特性の向上が確認されていないことからそれ以上多層にしてもその効果は４層と同等程度である。特に、２層で形成されることが、多層コア基板の剛性整合という点において基板の伸び率が揃えられるので反りが出にくいからである。多層コア基板３０の中央には、電気的に隔絶された金属板１２が収容されている（該金属板１２は、心材としての役目も果たしているが、スルーホールやバイアホールなどどの電気な接続がされていない。主として、基板の反りに対する剛性を向上させているのである）。該金属板１２に、絶縁樹脂層１４を介して表面側に、内層の導体層１６Ｅ、裏面に導体層１６Ｐが、更に、絶縁樹脂層１８を介して表面側に導体回路３４、導体層３４Ｐが、裏面に導体回路３４、導体層３４Ｅが形成されている。金属板１２を配置しない多層コア基板を用いることもできる（図１４、図１５参照）。
【００４０】
多層コア基板３０の表面の導体層３４Ｐ、３４Ｅの上には、バイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配設されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００４１】
図９中に示すように、多層プリント配線板１０の上面側のバンプ７６Ｕは、ＩＣチップ９０の信号用ランド９２Ｓ、電源用ランド９２Ｐ、グランド用ランド９２Ｅへ接続される。更に、チップコンデンサ９８が実装される。一方、下側の外部端子７６Ｄは、ドータボード９４の信号用ランド９６Ｓ、電源用ランド９６Ｐ、グランド用ランド９６Ｅへ接続されている。この場合における外部端子とは、ＰＧＡ、ＢＧＡ，半田バンプ等を指している。
【００４２】
ここで、図８に示すように多層コア基板３０の表面の導体層３４Ｐと内層の導体層１６Ｅとの距離Ｄ１と、内層の導体層１６Ｐと裏面の導体層３４Ｅとの距離Ｄ３は均一にされている。導体層の距離を均一になるように配置することで、導体層相互の相互インダクタンスを一定とし、コア基板として全体のインダクタンス分を下げることができる。このため、導体層３４Ｐ、１６Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。また、導体層３４Ｅ、１６Ｅをグランド層として用いることで、ＩＣチップ９０への信号、電源に重畳するノイズを低減させることができる。即ち、導体層のインダクタンス分の低減が、電源の供給も阻害しなくなる。従って、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜多層プリント配線板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。コア基板において、それぞれ電源層およびグランド層が２層である多層になっている。
【００４３】
なお、多層コア基板３０の導体層間の距離Ｄ１、Ｄ３は１５〜３００μｍであることが望ましい。１５μｍ未満では、絶縁を保つことが難しく、３００μｍを越えると、導体層間同士でのインダクタンスを低減する効果が相殺されるし、多層コア基板の厚みが厚くなって、スルーホールが長くなり、スルーホールでのインダクタンスが増大するからである。この一例として、導体層間の距離を２２０μｍで形成させた。
【００４４】
図１０に図８の多層プリント配線板１０のＸ−Ｘ横断面を示す。即ち、図１０では、多層コア基板３０の断面を示している。図中で、理解の便宜のため、電源用スルーホール３６Ｐには上向きの印（図中中央の黒丸）、グランド用スルーホール３６Ｅには下向きの印（図中の＋）を付けてあり、信号用スルーホール３６Ｓには何も印を付けていない。図１１（Ａ）は、図１０（Ａ）中に点線Ｉ部を拡大して示す説明図である。第１実施形態では、電源用スルーホール３６Ｐとグランド用スルーホール３６Ｅとが、隣り合う位置に格子状に配置されている。即ち、それぞれ対角する位置に、グランド（あるいは電源）を配置し、それ以外の位置に、電源（あるいはグランド）を配置させる。その構成により、Ｘ方向およびＹ方向での誘導起電力の打ち消しがなされる。
【００４５】
図１１（Ａ）を参照して上述したように格子状に配設されたスルーホールにおいて、グランド用スルーホール３６Ｅ（ＧＮＤ１）の等間隔で、電源用スルーホール３６Ｐ（ＶＣＣ１、ＶＣＣ２）を配置させて、ＧＮＤ１の対角線上に、グランド用スルーホール３６Ｅ（ＧＮＤ２）を配設させる。この４芯（カッド）構造にすることにより、ひとつＧＮＤ（もしくはＶＣＣ）に対して、ふたつのＶＣＣ（もしくはＧＮＤ）による誘導起電力の打ち消しがなされる。そのために、相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないのでノイズの影響を軽減でき、更に、インダクタンス分を下げることで、間欠的に電力消費量が増減するＩＣチップに対して、電力消費が増大する際にも電圧降下が生じず、誤作動や遅延などが発生しにくくなる。
【００４６】
更に、図８に示すように多層コア基板３０の中央に配置された電源用スルーホール３６Ｐとグランド用スルーホール３６Ｅとは、スルーホールの直上にバイアホール６０及びバイアホール１６０が設けられるスタック構造となっている。該スルーホール３６Ｅ、３６Ｐとバイアホール６０との接続は、スルーホール３６Ｅ、スルーホール３６Ｐ上に蓋めっきなどにより蓋構造からなるランド２５を形成し、その上にバイアホール６０をスタック状に形成される。更に、上側のバイアホール６０の直上にバイアホール１６０を設け、該バイアホール１６０が、ＩＣチップ９０の電源用ランド９２Ｅ、グランド用ランド９２Ｅにバンプ７６Ｕを介して接続されている。同様に、下側バイアホール６０の直下にバイアホール１６０を設け、該バイアホール１６０が、ドータボード９４の電源用ランド９６Ｐ、グランド用ランド９６Ｅにバンプ７６Ｄを介して接続されている。
【００４７】
ビアオンスルーホールかつ、スタック構造であることがＩＣチップ９０からドータボードのバンプ（外部端子）７６Ｅ、７６Ｐもしくは図示しないコンデンサまで直線上となり、最短距離となり、インダクタンスをより小さくすることができるからである。その場合には、理想的は、格子状に配列されたスルーホールの４ヶ所全てがスタック構造にする。
【００４８】
スルーホール３６Ｅ、３６Ｐ、３６Ｓ間の距離（ピッチ）は、６０〜６００μｍに設定し、信号用スルーホール径３６Ｓ（外径）を５０〜５００μｍで形成させた。グランド用スルーホール３６Ｅと電源用スルーホール３６Ｐ間の距離（ピッチ）は、６０〜６００μｍに設定し、グランド用スルーホール３６Ｅ径（外径）を５０〜５００μｍで、電源用スルーホール３６Ｐの径を５０〜５００μｍで形成させた。スルーホール３６Ｅ、３６Ｐ、３６Ｓは、コア基板３０に形成した通孔の導体層を形成させ、その空隙内に絶縁樹脂を充填させた。それ以外にも、導電性ペーストもしくはめっきなどにより、スルーホール内を完全に埋めても良い。
【００４９】
グラント用スルーホール３６Ｅおよび電源用スルーホール３６Ｐは、ＩＣチップ９０の直下に配設されている。ＩＣチップ９０の直下に配置させることにより、ＩＣ９０とドータボード９４のバンプ（外部端子）９６Ｅ、９６Ｐもしくは図示しないコンデンサとの距離を短くすることができる。そのためにインダクタンスを低減させれる。
【００５０】
ここで、コア基板３０表層の導体層３４Ｐ、３４Ｅは、厚さ５〜３００μｍに形成され、内層の導体層１６Ｐ、１６Ｅは、厚さ５〜３００μｍに形成され、層間樹脂絶縁層５０上の導体回路５８及び層間樹脂絶縁層１５０上の導体回路１５８は５〜２５μｍに形成されている。
【００５１】
第１実施例の多層プリント配線板では、コア基板３０の表層の電源層（導体層）３４Ｐ、導体層３４、内層の電源層（導体層）１６Ｐ、導体層１６Ｅおよび金属板１２を厚くすることにより、コア基板の強度が増す。それによりコア基板自体を薄くしたとしても、反りや発生した応力を基板自体で緩和することが可能となる。
【００５２】
また、導体層３４Ｐ、３４Ｅ、導体層１６Ｐ、１６Ｅを厚くすることにより、導体自体の体積を増やすことができる。その体積を増やすことにより、導体での抵抗を低減することができる。
【００５３】
更に、コンデンサ９８を実装することにより、コンデンサ内の蓄積されている電源を補助的に用いることができるので、電源不足を起しにくくなる。
【００５４】
第１実施例では、多層コア基板３０は、内層に厚い導体層１６Ｐ、１６Ｅを、表面に薄い導体層３４Ｐ、３４Ｅを有し、内層の導体層１６Ｐ、１６Ｅと表面の導体層３４Ｐ、３４Ｅとを電源層用の導体層、グランド用の導体層として用いる。即ち、内層側に厚い導体層１６Ｐ、１６Ｅを配置しても、導体層を覆う樹脂層が形成されている。そのために、導体層が起因となって凹凸を相殺させることで多層コア基板３０の表面を平坦にすることができる。このため、層間絶縁層５０、１５０の導体層５８、１５８にうねりを生じせしめないように、多層コア基板３０の表面に薄い導体層３４Ｐ、３４Ｅを配置しても、内層の導体層１６Ｐ、１６Ｅと足した厚みでコアの導体層として十分な厚みを確保することができる。うねりが生じないために、層間絶縁層上の導体層のインピーダンスに不具合が起きない。導体層１６Ｐ、３４Ｐを電源層用の導体層として、導体層１６Ｅ、３４Ｅをグランド用の導体層として用いることで、多層プリント配線板の電気特性を改善することが可能になる。
【００５５】
即ち、コア基板の内層の導体層１６Ｐ、１６Ｅの厚みを、層間絶縁層５０、１５０上の導体層５８、１５８よりも厚くする。これにより、多層コア基板３０の表面に薄い導体層３４Ｅ、３４Ｐを配置しても、内層の厚い導体層１６Ｐ、１６Ｅと足すことで、コアの導体層として十分な厚みを確保できる。その比率は、１＜（コア基板の導体層の厚みの総和／層間絶縁層の導体層）≦４０であることが望ましい。１．２≦（コア基板の導体層の厚みの総和／層間絶縁層の導体層）≦２０であることがさらに望ましい。さらにこの場合、コア基板の電源層としての役割を果たしている導体層の総和が層間樹脂絶縁層の導体層との比率が上記関係であることが望ましい。つまり、１＜（コア基板の電源導体層の厚みの総和／層間絶縁層の導体層）≦４０であることが望ましい。１．２≦（コア基板の電源導体層の厚みの総和／層間絶縁層の導体層）≦２０であることがさらに望ましい。それにより、インダクタンスを低下させることができ、ＩＣチップの誤動作などを引き起こし難くするのである。
【００５６】
多層コア基板３０は、電気的に隔絶された金属板１２の両面に、樹脂層１４を介在させて内層の導体層１６Ｐ、１６Ｅが、更に、当該内層の導体層１６Ｐ、１６Ｅの外側に樹脂層１８を介在させて表面の導体層３４Ｐ、３４Ｅが形成されて成る。中央部に電気的に隔絶された金属板１２を配置することで、十分な機械的強度を確保することができる。更に、金属板１２の両面に樹脂層１４を介在させて内層の導体層１６Ｐ、１６Ｅを、更に、当該内層の導体層１６Ｐ、１６Ｅの外側に樹脂層１８を介在させて表面の導体層３４Ｐ、３４Ｅを形成することで、金属板１２の両面で対称性を持たせ、ヒートサイクル等において、反り、うねりが発生することを防げる。
【００５７】
図１０（Ｂ）は、第１実施例の改変例に係るスルーホール配置を示している。図１１（Ｂ）は、図１０（Ｂ）中の中に点線ＩＩ部を拡大して示す説明図である。第１実施形態の改変例では、電源用スルーホール３６Ｐとグランド用スルーホール３６Ｅとが、隣り合う位置に千鳥状に配置されている。即ち、それぞれ対角する位置に、グランド（あるいは電源）を配置し、それ以外の位置に、電源（あるいはグランド）を配置させる。その構成により、Ｘ方向およびＹ方向での誘導起電力の打ち消しがなされる。
【００５８】
即ち、図１１（Ｂ）を参照して上述したように、千鳥状に配設されたスルーホール３６Ｐ、３６Ｅにおいて、ＧＮＤ１の等間隔で、ＧＮＤ２、ＧＮＤ３を配置させて、ＧＮＤ２の同一距離間、ＶＣＣ１、ＶＣＣ２を配設させる。この構造にすることにより、ひとつＧＮＤ（もしくはＶＣＣ）に対して、ふたつのＶＣＣ（もしくはＧＮＤ）による誘導起電力の打ち消しがなされる。そのために、相互インダクタンスを小さくすることができ、誘導起電力の影響を受けないので、誤作動や遅延などが発生しにくくなるのである。
【００５９】
引き続き、図８に示す多層プリント配線板１０の製造方法について図１〜図７を参照して説明する。
（１）金属層の形成
図１（Ａ）に示す厚さ５０〜４００μｍの間の内層金属層（金属板）１２に、表裏を買通する開口１２ａを設ける（図１（Ｂ））。金属層の材質としては、銅、ニッケル、亜鉛、アルミニウム、鉄などの金属が配合されているものを用いることができる。開口１２ａは、パンチング、エッチング、ドリリング、レーザなどによって穿設する。場合によっては、開口１２ａを形成した金属層１２の全面に電解めっき、無電解めっき、置換めっき、スパッタによって、金属膜１３を被覆してもよい（図１（Ｃ））。なお、金属板１２は、単層でも、２層以上の複数層でもよい。また、金属膜１３は、曲面を形成するほうが望ましい。それにより、応力の集中するポイントがなくなり、その周辺でのクラックなどの不具合が引き起こしにくい。
【００６０】
（２）内層絶縁層の形成
金属層１２の全体を覆い、開口１２ａ内を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み３０〜２００μｍ程度のＢステージ状の樹脂フィルムを金属板１２で挟んでから、熱圧着してから硬化させ絶縁樹脂層１４を形成することができる（図１（Ｄ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは閑口部分だけを塗布して、その後、フィルムで形成してもよい。
材料としては、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂、ＢＴ樹脂等の熱硬化性樹脂をガラスクロス等の心材に含浸させたプリプレグを用いることが望ましい。それ以外にも樹脂を用いてもよい。
【００６１】
（３）金属箔の貼り付け
樹脂層１４で覆われた金属層１２の両面に、内層金属層１６αを形成させる（図１（Ｅ））。その一例として、厚み１２〜３５０μｍの金属箔を積層させた。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで形成される。
【００６２】
（４）内層金属層の回路形成
２層以上にしてもよい。アディティブ法により金属層を形成してもよい。
テンティング法、エッチング工程等を経て、内層金属層１６αから内層導体層１６Ｐ、１６Ｅを形成させた（図１（Ｆ））。このときの内層導体層の厚みは、５〜３００μｍで形成させた。予めスルーホールを形成する領域を開口している加工の施された銅箔などで金属層を形成してもよい。
【００６３】
（５）外層絶縁層の形成
内層導体層１６Ｐ、１６Ｅの全体を覆い、および外層金属その回路間の隙間を充填するために、絶縁樹脂を用いる。形成方法としては、例えば、厚み２５〜２００μｍ程度のＢステージ状の樹脂フィルムを金属板で挟んでから、熱圧着してから硬化させ、外層絶縁樹脂層１８を形成する（図２（Ａ））。場合によっては、塗布、塗布とフィルム圧着の混合、もしくは開口部分だけを塗布して、その後、フィルムで形成してもよい。加圧することで表面を平坦にすることができる。
【００６４】
（６）最外層の金属箔の貼り付け
外層絶縁樹脂層１８で覆われた基板の両面に、最外層の金属層３４αを形成させる（図２（Ｂ））。その一例として、厚み１２〜３５０μｍの金属箔を積層させる。金属箔を形成させる以外の方法として、片面銅張積層板を積層させる。金属箔上に、めっきなどで２層以上にしてもよい。アディティブ法により金属層を形成してもよい。このとき最外層の金属層３４αの厚みは５〜３００μｍの間で形成されるのが望ましい。
【００６５】
（７）スルーホール形成
基板の表裏を貫通する開口径５０〜４００μｍのスルーホール用通孔３６αを形成する（図２（Ｃ））。形成方法としては、ドリル、レーザもしくはレーザとドリルの複合により形成させる（最外層の絶縁層の開口をレーザで行い、場合によっては、そのレーザでの開口をターゲットマークとして用いて、その後、ドリルで開口して貫通させる）。形状としては、直線状の側壁を有するものであることが望ましい。場合によっては、テーパ状であってもよい。
【００６６】
スルーホールの導電性を確保するために、スルーホール用通孔３６α内にめっき膜２２を形成（無電解めっき、電解めっきなどで形成させる）し、表面を粗化した後（図２（Ｄ））、充填樹脂２３を充填することが望ましい（図２（Ｅ））。充填樹脂としては、電気的な絶縁されている樹脂材料、（例えば  樹脂成分、硬化剤、粒子等が含有されているもの）、金属粒子による電気的な接続を行っている導電性材料（例えば、金、銅などの金属粒子、樹脂材料、硬化剤などが含有されているもの。）のいずれかを用いることができる。
めっきとしては、電解めっき、無電解めっき、パネルめっき（無電解めっきと電解めっき）などを用いることができる。金属としては、銅、ニッケル、コバルト、リン、等が含有してもので形成されるのである。めっき金属の厚みとしては、５〜３０μｍの間で形成されることが望ましい。
【００６７】
スルーホール用通孔３６α内に充填する充填樹脂２３は、樹脂材料、硬化剤、粒子などからなるものを絶縁材料を用いることが望ましい。粒子としては、シリカ、アルミナなどの無機粒子、金、銀、銅などの金属粒子、樹脂粒子などの単独もしくは複合で配合させる。粒径が０．１〜５μｍのものを同一径もしくは、複合径のもの混ぜたものを用いることができる。樹脂材料としては、エポキシ樹脂（例えば、ビスフェノール型エポキシ樹脂、ノボラック型エポキシ樹脂など）、フェノール樹脂などの熱硬化性樹脂、感光性を有する紫外線硬化樹脂、熱可塑性樹脂などが単一もしくは混合したものを用いることができる。硬化剤としては、イミダゾール系硬化剤、アミン系硬化剤などを用いることができる。それ以外にも、硬化安定剤、反応安定剤、粒子等を含まれていてもよい。導電性材料を用いてもよい。この場合は、金属粒子、樹脂成分、硬化剤などからなるものが導電性材料である導電性ペーストとなる。場合によっては、半田、絶縁樹脂などの絶縁材料の表層に導電性を有する金属膜を形成したものなどを用いてもよい。めっきでスルーホール用通孔３６α内を充填することも可能である。導電性ペーストは硬化収縮がなされるので、表層に凹部を形成してしまうことがあるからである。
【００６８】
（８）最外層の導体回路の形成
全体にめっき膜を被覆することで、スルーホール３６Ｓ、３６Ｅ、３６Ｐの直上に蓋めっき２５を形成してもよい（図３（Ａ））。その後、テンティング法、エッチング工程等を経て、外層の導体回路３４、３４Ｐ、３４Ｅを形成する（図３（Ｂ））。これにより、多層コア基板３０を完成する。
このとき、図示されていないが多層コア基板の内層の導体層１６Ｐ、１６Ｅ等との電気接続を、バイアホールやブラインドスルーホール、ブラインドバイアホールにより行ってもよい。このときの多層コア基板の厚みは、５００μｍ〜８００μｍの間で形成させるのがよい。この場合には７００μｍで形成させた。
【００６９】
（９）導体回路３４を形成した多層コア基板３０を黒化処理、および、還元処理を行い、導体回路３４、導体層３４Ｐ、３４Ｅの全表面に粗化面３４βを形成する（図３（Ｃ））。
【００７０】
（１０）多層コア基板３０の導体回路非形成部に樹脂充填材４０の層を形成する（図４（Ａ））。
【００７１】
（１１）上記処理を終えた基板の片面を、ベルトサンダー等の研磨により、導体層３４Ｐ、３４Ｅの外縁部に樹脂充填材４０が残らないように研磨し、次いで、上記研磨による傷を取り除くため、導体層３４Ｐ、３４Ｅの全表面（スルーホールのランド表面を含む）にバフ等でさらに研磨を行った。このような一連の研磨を基板の他方の面についても同様に行った。次いで、１００℃で１時間、１５０℃で１時間の加熱処理を行って樹脂充填材４０を硬化した（図４（Ｂ））。
なお、導体回路間の樹脂充填を行わなくてもよい。この場合は、層間絶縁層などの樹脂層で絶縁層の形成と導体回路間の充填を行う。
【００７２】
（１２）上記多層コア基板３０に、エッチング液を基板の両面にスプレイで吹きつけて、導体回路３４、導体層３４Ｐ、３４Ｅの表面とスルーホール３６Ｓ、３６Ｅ、３６Ｐのランド表面と内壁とをエッチング等により、導体回路の全表面に粗化面３６竈を形成した（図４（Ｃ））。
【００７３】
（１３）多層コア基板３０の両面に、層間樹脂絶縁層用樹脂フィルム５０繃を基板上に載置し、仮圧着して裁断した後、さらに、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層を形成した（図５（Ａ））。
【００７４】
このとき、層間樹脂絶縁層用樹脂フィルムには、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂、あるいはそれらの樹脂複合体（例えば、熱硬化性樹脂と熱可塑性樹脂との樹脂複合体）を用いることができる。熱硬化性樹脂としては、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂などを用いることができる。熱可塑性樹脂としては、フェノキシ樹脂、ポリエーテルスルフォン（ＰＥＳ）などを用いることができる。感光性樹脂としては、（メタ）アクリル基が配合された樹脂などを用いることができる。樹脂以外にも、必要に応じて、硬化剤、樹脂、無機、金属などからなる粒径が０．１μｍ〜２０μｍ程度の粒子、反応安定剤などを配合させている。
【００７５】
（１４）次に、層間樹脂絶縁層上に、厚さ１．２ｍｍの貫通孔が形成されたマスクを介して、波長１０．４μｍのＣＯ２  ガスレーザにて、ビーム径４．０ｍｍ、トップハットモード、パルス幅７．９μ秒、マスクの貫通孔の径１．０ｍｍ、１ショットの条件で層間樹脂絶縁層５０に、直径８０μｍのバイアホール用開口５０ａを形成した（図５（Ｂ））。
【００７６】
（１５）多層コア基板３０の表層に粗化層を設ける。粗化液としては、硫酸、酢酸などの酸あるいはクロム酸、過マンガン酸などの酸化剤などを用いることができる。その一例として、多層コア基板３０を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に粗化面５０αを形成した（図４（Ｃ））。粗化面は０．１〜５μｍの間で形成した。
【００７７】
（１６）次に、上記処理を終えた多層コア基板３０を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理（粗化深さ３μｍ）した該基板の表面に、パラジウムなどの触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。
【００７８】
（１７）次に、無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．６〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５０ａの内壁を含む層間樹脂絶縁層５０の表面に無電解銅めっき膜５２が形成された基板を得る（図４（Ｄ））。
【００７９】
（１８）無電解銅めっき膜５２が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して、現像処理することにより、めっきレジスト５４を設けた（図６（Ａ））。めっきレジストの厚みは、１０〜３０μｍの間を用いた。
【００８０】
（１９）ついで、多層コア基板３０に電解めっきを施し、めっきレジスト５４非形成部に、厚さ７〜２５μｍの電解銅めっき膜５６を形成した（図６（Ｂ））。
【００８１】
（２０）さらに、めっきレジストを５％程度のＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路５８及びバイアホール（フィルドバイアホール）６０とした（図６（Ｃ））。
【００８２】
（２１）ついで、上記（１２）と同様の処理を行い、導体回路５８及びバイアホール６０の表面に粗化面５８α、６０αを形成した。上層の導体回路５８の厚みは５〜２５μｍで形成された。今回の厚みは１５μｍの厚みであった（図６（Ｄ））。
【００８３】
（２２）上記（１４）〜（２１）の工程を繰り返すことにより、さらに上層の層間樹脂絶縁層１５０、導体回路１５８、バイアホール１６０を形成し、多層配線板を得た（図７（Ａ））。
【００８４】
（２３）次に、多層配線基板の両面に、ソルダーレジスト組成物７０を１２〜３０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後（図７（Ｂ））、ソルダーレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ２  の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、２００μｍの直径の開口７１を形成した（図７（Ｃ））。
そして、さらに、８０℃で１時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間の条件でそれぞれ加熱処理を行ってソルダーレジスト層７０を硬化させ、開口７１を有し、その厚さが１０〜２５μｍのソルダーレジストパターン層７０を形成した。また、ソルダーレジスト層には市販されているフィルムタイプのものを用いてもよい。
【００８５】
（２４）次に、ソルダーレジスト層７０を形成した基板を、無電解ニッケルめっき液に浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層７２上に、厚さ０．０３μｍの金めっき層７４を形成した（図７（Ｄ））。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
【００８６】
（２５）この後、基板のＩＣチップを載置する面のソルダーレジスト層７０の開口７１に、スズ−鉛を含有する半田ペーストを印刷し、さらに他方の面のソルダーレジスト層の開口にスズ−アンチモンを含有する半田ペーストなどを印刷した後、２００℃でリフローすることにより外部端子を形成し、はんだバンプ７６Ｕ、７６Ｄを有する多層プリント配線板を製造した（図８）。
【００８７】
［第１実施例−２］
第１実施例と同様であり、表層の導体回路と内層の導体回路との導体間の距離を３００μｍで形成した以外は全て同じである。
【００８８】
［第１実施例−３］
第１実施例と同様であり、表層の導体回路と内層の導体回路との導体間の距離を１００μｍで形成した以外は全て同じである。
【００８９】
［第１実施例−４］
第１実施例と同様であり、表層の導体回路と内層の導体回路との導体間の距離を３０μｍで形成した以外は全て同じである。
【００９０】
［第１実施例−５］
第１実施例と同様であり、表層の導体回路と内層の導体回路との導体間の距離を１５μｍで形成した以外は全て同じである。
【００９１】
［第２実施例−１］３層多層コア基板
図１２を参照して第２実施例に係る多層プリント配線板について説明する。
図８を参照して上述した第１実施例では、コア基板が４層（グランド層１６Ｅ、３４Ｅ：２、電源層１６Ｐ、３４Ｐ：２）で形成されていた。これに対して、第２実施例では、図１２中に示すように多層コア基板３０が３層（グランド層３４Ｅ、３４Ｅ：２、電源層１５Ｐ：１）で形成されている。
【００９２】
図１２に示すように、第２実施例に係る多層プリント配線板１０では、多層コア基板３０の表面及び裏面に導体回路３４、グランド用導体層３４Ｅが形成され、コア基板３０内に電源用導体層１５Ｐが形成されている。グランド用導体層３４Ｅはグランド用のプレーン層として、電源用導体層１５Ｐは電源用のプレーン層として形成されている。グランド用スルーホール３６Ｅは、コア基板の両面でグランド用導体層３４Ｅと接続され、電源用スルーホール３６Ｐは、コア基板の中央で電源用導体層１５Ｐと接続されている。信号は、信号線スルーホール３６Ｓを介して多層コア基板３０の両面で接続されている。グランド用導体層３４Ｅの上にバイアホール６０及び導体回路５８の形成された層間樹脂絶縁層５０と、バイアホール１６０及び導体回路１５８の形成された層間樹脂絶縁層１５０とが配置されている。該バイアホール１６０及び導体回路１５８の上層にはソルダーレジスト層７０が形成されており、該ソルダーレジスト層７０の開口部７１を介して、バイアホール１６０及び導体回路１５８にバンプ７６Ｕ、７６Ｄが形成されている。
【００９３】
ここで、多層コア基板３０の表面の導体層３４Ｅと内層の導体層１５Ｐとの距離Ｄ８と、内層の導体層１５Ｐと裏面の導体層３４Ｅとの距離Ｄ９は同一にされている。このときの距離は、１５〜３００μｍの間で形成した。この場合は、その一例として３００μｍで形成させた。導体層の距離を均一になるように配置することで、導体層相互の相互インダクタンスを一定とし、全体としてのインダクタンス分を下げる。このため、導体層１５Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。また、導体層３４Ｅをグランド層として用いることで、ＩＣチップ９０への信号、電源に重畳するノイズを低減させることができる。即ち、導体層のインダクタンス分の低減が、電源の供給も阻害しなくなる。従って、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜多層プリント配線板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
【００９４】
この第２実施例においても、図１０（Ａ）、図１０（Ｂ）を参照して上述した第１実施例と同様に、電源用スルーホール３６Ｅ、グランド用スルーホール３６Ｅが格子状、又は、千鳥状に配置され、相互インダクタンスの低減が図られている。
【００９５】
ここで、コア基板３０上に導体回路３４、導体層３４Ｅ及びコア基板内に導体層１５Ｐが形成されている。一方、層間樹脂絶縁層５０上に導体回路５８及び層間樹脂絶縁層１５０上に導体回路１５８が形成されている。コア基板上の導体層３４Ｅの厚みは５〜３００μｍの間で形成されて、コア基板内に形成された電源層としての役目を果たす導体層１５Ｐの厚みは、５〜３００μｍの間で形成されている。この場合の導体層の厚みは、コア基板の電源層の厚みの総和である。内層である導体層１５Ｐ、表層である導体層３４Ｅの双方を足したものであるという意味である。信号線の役目を果たしているものとを足すことではない。この第２実施例においても、３層の導体層３４Ｅ、１５Ｐの厚みを合わせることで、第１実施例と同様な効果を得ている。電源層の厚みは上述の範囲を超えてもよい。
【００９６】
［第２実施例の改変例］
図１３に第２実施例の改変例に係る多層プリント配線板の断面を示す。図１２を参照して上述した第２実施例では、多層コア基板３０が、３層（グランド層３４Ｅ、３４Ｅ：２、電源層１５Ｐ：１）で形成されていた、これに対して、第２実施例の改変例では、多層コア基板３０が、３層（グランド層１５Ｅ：１、電源層３４Ｐ、３４Ｐ：２）で形成されている。
【００９７】
［第２実施例−２］
第２実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を２５０μｍで形成した以外は全て同じである。
【００９８】
［第２実施例−３］
第２実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を１００μｍで形成した以外は全て同じである。
【００９９】
［第２実施例−４］
第２実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を３０μｍで形成した以外は全て同じである。
【０１００】
［第２実施例−５］
第２実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を１５μｍで形成した以外は全て同じである。
【０１０１】
［第３実施例−１］
第３実施例に係る多層プリント配線板を図１４に示す。第３実施例の多層プリント配線板は、第２実施例−１と同様な製造方法で形成した。第３実施例では、第１実施例と同様に、多層コア基板３０の表面側に導体回路３４、導体層３４Ｐ、裏面に導体回路３４、導体層３４Ｅが形成されている。上側の導体層３４Ｐは、電源用のプレーン層として形成され、下側の導体層３４Ｅは、グランド用のプレーン層として形成されている。更に、多層コア基板３０の内部の表面側に、内層の導体層１６Ｅ、裏面に導体層１６Ｐが形成されている。上側の導体層１６Ｅは、グランド用のプレーン層として形成され、下側の導体層１６Ｐは、電源用のプレーン層として形成されている。第３実施例では、すべての導体層３４Ｐ、１６Ｅ、１６Ｐ、３４Ｅ間の距離Ｓ１、Ｓ２、Ｓ３が均一である。Ｓ１＝Ｓ２＝Ｓ３ということになる。その一例として、導体回路間の距離が３００μｍのものを形成させた。
【０１０２】
［第３実施例−２］
第３実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を２００μｍで形成した以外は全て同じである。
【０１０３】
［第３実施例−３］
第３実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を１００μｍで形成した以外は全て同じである。
【０１０４】
［第３実施例−４］
第３実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を２５μｍで形成した以外は全て同じである。
【０１０５】
［第３実施例−５］
第３実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を１５μｍで形成した以外は全て同じである。
【０１０６】
［第４実施例］
図１５は、第４実施例を示している。図８を参照して上述した第１実施例では、多層コア基板３０の中心に金属板１２が配置された。これに対して、第４実施例では、多層コア基板３０の中心に樹脂又はセラミック性の芯材１３が配置されている。また、第４実施例では、コンデンサ９８が、ＩＣチップ９０の直下に配置され、下面側に導電性接続ピン９９が取り付けられている。コンデンサ９８をＩＣチップ９０の直下に配設するので、電源不足を起しにくくする効果は顕著になる。ＩＣチップの直下であれば、多層プリント配線板での配線長を短くすることができるからである。
【０１０７】
ここで、多層コア基板３０の表面の導体層３４Ｐと内層の導体層１６Ｅとの距離Ｄ５と、内層の導体層１６Ｅと導体層１６Ｐとの距離Ｄ６、内層の導体層１６Ｐと裏面の導体層３４Ｅとの距離Ｄ７は均一にされている。導体層の距離を均一になるように配置することで、導体層相互の相互インダクタンスを一定とし、全体としてのインダクタンス分を下げる。このため、導体層３４Ｐ、１６Ｐを電源層として用いることで、ＩＣチップ９０への電源の供給能力が向上させることができる。また、導体層３４Ｅ、１６Ｅをグランド層として用いることで、ＩＣチップ９０への信号、電源に重畳するノイズを低減させることができる。即ち、導体層のインダクタンス分の低減が、電源の供給も阻害しなくなる。従って、該多層プリント基板上にＩＣチップを実装したときに、ＩＣチップ〜多層プリント配線板〜電源までのループインダクタンスを低減することができる。そのために、初期動作における電源不足が小さくなるため、電源不足が起き難くなり、そのためにより高周波領域のＩＣチップを実装したとしても、初期起動における誤動作やエラーなどを引き起こすことがない。
【０１０８】
なお、多層コア基板３０の導体層間の距離Ｄ５、Ｄ６、Ｄ７は１５〜３００μｍであることが望ましい。１５μｍ以下では、絶縁を保つことが難しく、３００μｍ以上にすると、多層コア基板の厚みが厚くなって、スルーホールが長くなり、スルーホールでのインダクタンスが増大するからである。
【０１０９】
［比較例１］
図２３を参照して上述した従来技術に係る両面（表面）に導体回路を配置したプリント配線板（コア基板の厚み８００μｍ）。
【０１１０】
［比較例２］
第１実施例−１と同様であるが、一方（表側）の導体回路と内層の導体回路間の距離を３００μｍで、反対側（裏側）の表層の導体回路と内層の導体回路の導体間距離を３５０μｍに設定した。
【０１１１】
［参考例１］
第１実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を３５０μｍで形成した以外は全て同じである。
【０１１２】
［参考例２］
第１実施例−１と同様であり、表層の導体回路と内層の導体回路との導体間の距離を１０μｍで形成した以外は全て同じである。
【０１１３】
［参考例３−１］
第１実施例−１と同様であるが、スルーホールの配置を千鳥により形成させて、グランド用スルーホールと電源用スルーホールとの距離を６００μｍ、５００μｍ、４００μｍ、３００μｍ、１００μｍ、７５μｍ、６０μｍの計７種類のものを形成した。このスルーホール以外は全て同じである。
【０１１４】
［参考例３−２］
第１実施例−１と同様であるが、スルーホールの配置を千鳥により形成させて、グランド用スルーホールと電源用スルーホールとの距離を６５０μｍのものを形成した。このスルーホール以外は全て同じである。
【０１１５】
［参考例３−３］
第１実施例−１と同様であるが、スルーホールの配置を千鳥により形成させて、グランド用スルーホールと電源用スルーホールとの距離を５０μｍのものを形成した。このスルーホール以外は全て同じである。
【０１１６】
［参考例３−４］
第１実施例−１と同様であるが、スルーホールをランダムに配置させて、グランド用スルーホールと電源用スルーホールとの最短距離を６５０μｍ、６００μｍ、５５０μｍのものを形成した。このスルーホール以外は全て同じである。
【０１１７】
［参考例４−１］
第１実施例−１と同様であるが、スルーホールの配置を格子状により形成させて、グランド用スルーホールと電源用スルーホールとの距離を６００μｍ、５００μｍ、４００μｍ、３００μｍ、１００μｍ、７５μｍ、６０μｍの計７種類のものを形成した。このスルーホール以外は全て同じである。
【０１１８】
［参考例４−２］
第１実施例−１と同様であるが、スルーホールの配置を格子状により形成させて、グランド用スルーホールと電源用スルーホールとの距離を６５０μｍのものを形成した。このスルーホール以外は全て同じである。
【０１１９】
［参考例４−３］
第１実施例−１と同様であるが、スルーホールの配置を格子状により形成させて、グランド用スルーホールと電源用スルーホールとの距離を５０μｍのものを形成した。このスルーホール以外は全て同じである。
【０１２０】
第１実施例群、第２実施例群、第３実施例群、比較例、参考例群により、それぞれループインダクタンスと高温高湿下における信頼性試験を行った。この結果を、図１６中の図表及び、図２２のグラフに示す。図中で、ループインダクタンスの値は１０ｍｍ平方当たりの値であり、信頼性試験（ヒートサイクル：（−６５℃／３分）⇔（１３５℃／３分を１サイクルとし、１５００サイクルと、３０００サイクル行った）中で、導通試験の結果において、○は良好なものを、×は不良が発生したものを表している。但し、図１６の測定結果は、スルーホールの要因によるバラツキが出ないように、スルーホールが形成されていない領域を選んで測定を行った。これにより、スルーホールピッチによる要因を排除させている。
【０１２１】
ここで、第１実施例での多層プリント配線板のスルーホールの格子配置、第１実施例の改変例の千鳥配置、参考例１、参考例３、比較例１のスルーホールのランダム配置に対するスルーホールの距離（スルーホールピッチ）、スルーホール径を変えて、ループインダクタンスを測定した結果を図１７に示している。ここで、ここで、ループインダクタンスの値は、１０ｍｍ平方当たりの値である。
【０１２２】
ループインダクタンスが９０ｐＨ以下であることが、ＩＣチップへの電源供給能力を向上させて、ノイズや遅延などを引き起こさなくなる。そのために、コア基板における隣り合う導体間距離が３００μｍ以下であることが望ましい範囲となる。信頼性試験を行っても、導通結果においても、短絡などの発生が確認されなかったので、電気接続性も問題がなかった。
比較例１では、ループインダクタンスが１００ｐＨを越えていた。比較例２では、導体回路間距離が異なっているものを配置させた。そのために、多層にして得られる効果が相殺されたために９０ｐＨを越えていた。
参考例１では、導体間の距離が３５０であったので、９０ｐＨを越えたと思われる。参考例２では、ループインダクタンス自体は問題がなかったが、信頼性結果試験において、短絡を引き起こした。やはり、導体層間の絶縁の確保が困難であり、導体層の一部が接触してしまったのである。そのために、信頼性試験の結果が悪かったのである。それを考慮すると、導体層間の距離が、１５〜３００μｍであることがより望ましいということとなる。この範囲であれば、信頼性という点でもより望ましいこととなる。この範囲であれば、信頼性という点でも優れているからである。
さらに、導体層間の距離が、３０〜２５０μｍであることがもっと望ましいということとなる。この範囲であれば、信頼性の結果も長期に渡り安定しているし、インダクタンスも確実に９０ｐＨ以下になるからである。
コア基板のずべての隣り合う導体層を均一にさせた方が、表層の導体層間で均一にするよりもインダクタンスを低下させる傾向にあるので、多層コア基板にした際には、導体層を均一に配置することが望ましい。
【０１２３】
スルーホールピッチを変えても、ランダム配置（グランド用スルーホールと電源用スルーホールが隣り合わない構造）よりも、格子配置もしくは千鳥配置（グランド用スルーホールと電源用スルーホールが隣り合う構造）の方がループインダクタンスを低減することができるのである。それにより、ノイズを抑えることができ、誤動作や遅延などを抑えられるのであり、相互インダクタンス自体も小さくすることができるのである。
【０１２４】
また、スルーホールピッチに関係なく、格子配置であることが、千鳥配置に比べるとループインダクタンスを低減させることができるのである。そのために、電気特性上は優位であるといえる。図１７の値からも、グランド用スルーホール３６Ｅと電源用スルーホール３６Ｐとは対角線上に配置した方が、相互インダクタンス値を下げることができる。
【０１２５】
また、スルーホールピッチを変えて、ループインダクタンスをシュミレートから算出した、その結果を図１８（Ｂ）及び図１９に示した。ここで、ループインダクタンスの値は、１０ｍｍ平方当たりの値である。
さらに、格子配置および千鳥配置での各スルーホールピッチにおける基板での高温高湿条件下（８５℃、湿度８５ｗｔ％、５００ｈｒ実施）における信頼性試験をして、スルーホールの絶縁層のクラックの有無、導通試験での抵抗値測定結果を図１８（Ａ）に示した。
【０１２６】
ループインダクタンスが７５ｐＨ以下になると、周波数が３ＧＨｚのＩＣチップにおける基板の特性を向上させることができるのである。この場合、図１７の結果より、スルーホールピッチが６００μｍ以下でそのような結果になるのである。また、図１８（Ａ）の結果を考慮すると、６０〜６００μｍの間であることが適正に電気特性を向上させることができ、信頼性を確保させることができるといえる。
また、格子配置に形成した場合には、スルーホールピッチが６０〜６００μｍの間であることが望ましい。その範相であれば、ループインダクタンスを一定レベル（７５ｐＨ）以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが７５〜５５０μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
【０１２７】
また、千鳥配置に形成した場合には、スルーホールピッチが６０〜５５０μｍの間であることが望ましい。その範囲であれば、ループインダクタンスを一定レベル（７５ｐＨ）以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが７５〜５００μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼惟を確保することができる。
【０１２８】
また、ループインダクタンスが６０ｐＨ以下になると、周波数が５ＧＨｚのＩＣチップにおける基板の特性を向上させることができるのである。この場合、図１７の結果より、スルーホールピッチが５５０μｍ以下でそのような結果になるのである。また、図１８（Ａ）の結果を考慮すると、６０〜５５０μｍの間であることが適正に電気特性を向上させることができ、信頼性を確保させることができるといえる。
【０１２９】
なお、格子配置に形成した場合には、スルーホールピッチが６０〜５５０μｍの間であることが望ましい。その範囲であれば、ループインダクタンスのレベルを６０ｐＨ以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが７５〜５００μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
【０１３０】
また、千鳥配置に形成した場合には、スルーホールピッチが６０〜４２５μｍの間であることが望ましい。その範囲であれば、ループインダクタンスのレベルを６０ｐＨ以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが７５〜５００μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
【０１３１】
さらにループインダクタンスが５５ｐＨ以下になると、ＩＣチップの周波数に関係なく基板の特性を向上させることができるのである。この場合、図１７の結果より、スルーホールピッチが４５０μｍ以下でそのような結果になるのである。また、図１８（Ａ）の結果を考慮すると、６０〜４５０μｍの間であることが適正に電気特性を向上させることができ、信頼性を確保させることができるといえる。
【０１３２】
なお、格子配置に形成した場合には、スルーホールピッチが６０〜４５０μｍの間であることが望ましい。その範囲であれば、ループインダクタンスのレベルを６０ｐＨ以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが７５〜４２５μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
【０１３３】
また、千鳥配置に形成した場合には、スルーホールピッチが６０〜４００μｍの間であることが望ましい。その範囲であれば、ループインダクタンスのレベルを６０ｐＨ以下に低減させることができるし、信頼性も確保できるからである。さらに、スルーホールピッチが７５〜３５０μｍの間であれば、該当のループインダクタンス領域の内部であると同時に確実に信頼性を確保することができる。
【０１３４】
それぞれの実施例と比較例と参考例の基板に周波数３．１ＧＨｚのＩＣチップを実装して、同じ量の電源を供給す。起動させたときの電圧の降下した量をシュミレートした結果を図２０に示した。ここでは、導体層の厚みについて検証を行った。横軸に（コアの電源層厚み／層間絶縁層厚みの比）を設定し、縦軸に最大電圧降下量（Ｖ）を設定して
導体の厚みが薄いとビア接続部での剥がれが生じ、信頼性が低下してしまう。しかしながら、コア基板の電源層の厚み／層間絶縁層の導体層の厚みの比１．２を越えると、信頼性が向上する。一方、コア基板の電源層の厚み／層間絶縁層の導体層の厚み比４０を越えると、上層の導体回路における不具合（例えば、上層の導体回路への応力の発生やうねりによる密着性の低下を引き起こしてしまう等）のため、信頼性が低下してしまった。
電源電圧１．０Ｖのとき、変動許容範囲±１０％であれば、電圧の挙動が安定していることになり、ＩＣチップの誤動作などを引き起こさない。つまり、この場合、電圧降下量が０．１Ｖ以内であれば、電圧降下によるＩＣチップへの誤動作等を引き起こさないことになる。０．０９Ｖ以下であれば、安定性が増すことになる。それ故に、（コア基板の電源層の厚み／層間絶縁層の厚み）の比が１．２を越えるの良いのである。さらに、１．２≦（コア基板の電源層の厚み／層間絶縁層の厚み）≦４０の範囲であれば、数値が減少傾向にあるため、その効果が得やすいということとなる。また、４０＜（コア基板の電源層の厚み／層間絶縁層の厚み）という範囲では、電圧降下量が上昇している。
更に、５．０＜（コア基板の電源層の厚み／層間絶縁層の厚み）≦４０未満であれば、電圧降下量がほぼ同じであることから、安定しているということとなる。つまり、この範囲が、最も望ましい比率範囲であるということが言える。
【０１３５】
【発明の効果】
本願発明では、多層コア基板の両表面の導体層と内層の導体層とを均一の距離に配置することで、導体層相互の相互インダクタンスを一定とし、全体としてのインダクタンス分を下げることができる。このため、導体層を電源層として用いることで、ＩＣチップへの電源の供給能力が向上させることができる。また、導体層をグランド層として用いることで、ＩＣチップへの信号、電源に重畳するノイズを低減させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図２】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図３】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図４】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図５】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図６】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図７】第１実施例の多層プリント配線板を製造方法を示す工程図である。
【図８】第１実施例に係る多層プリント配線板の断面図である。
【図９】第１実施例に係る多層プリント配線板にＩＣチップを載置した状態を示す断面図である。
【図１０】図１０（Ａ）は、図８中の多層プリント配線板のＸ−Ｘ横断図であり、図１０（Ｂ）は、第１実施例の改変例に係る多層プリント配線板の横断面図である。
【図１１】図１１（Ａ）は、図１０（Ａ）中の点線Ｉ部を拡大して示す説明図であり、図１１（Ｂ）は、図１１（Ｂ）中の点線ＩＩ部を拡大して示す説明図であり、図（Ｃ）は、スルーホールピッチ及び径の説明図である。
【図１２】第２実施例に係る多層プリント配線板の断面図である。
【図１３】第２実施例の改変例に係る多層プリント配線板の断面図である。
【図１４】第３実施例に係る多層プリント配線板の断面図である。
【図１５】第４実施例に係る多層プリント配線板の断面図である。
【図１６】第１実施例群、第２実施例群、第３実施例群、比較例、参考例群により、それぞれループインダクタンスと高温高湿下における信頼性試験を行った結果を示す図表である。
【図１７】スルーホールの格子配置、千鳥配置に対するループインダクタンスをシュミレートした結果を示した図表である。
【図１８】（Ａ）、（Ｂ）は、スルーホールの格子配置、千鳥配置に対するループインダクタンスをシュミレートした結果を示した図表である。
【図１９】スルーホールの格子配置、千鳥配置に対するループインダクタンスをシュミレートした結果を示したグラフである。
【図２０】（コアの電源層厚み／層間絶縁層厚みの比）に対する最大電圧降下量（Ｖ）をシュミレートした結果を示したグラフである。
【図２１】（Ａ）、（Ｂ）は、多層コア基板中の導体層の配置を示す説明図である。
【図２２】第１実施例群、第２実施例群、第３実施例群、比較例、参考例群により、それぞれループインダクタンスを算出した結果を示すグラフである。
【図２３】
従来技術に係る多層プリント配線板の断面図である。
【符号の説明】
１２  金属層（金属板）
１４  樹脂層
１６Ｐ  導体層
１６Ｅ  導体層
１８  樹脂層
３０  基板
３２  銅箔
３４  導体回路
３４Ｐ  導体層
３４Ｅ  導体層
３６Ｐ  電源用スルーホール
３６Ｅ  グランド用スルーホール
４０  樹脂充填層
５０  層間樹脂絶縁層
５８  導体回路
６０  バイアホール
７０  ソルダーレジスト層
７１  開口
７６Ｕ、７６Ｄ  半田バンプ
９０  ＩＣチップ
９４  ドータボード
９８  チップコンデンサ
【図１】
2004319645.tif 000003
【図２】
2004319645.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成15年12月5日(2003.12.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のスルーホールを有し、両表面の導体層と内層の導体層とを樹脂層を介在させて有する少なくとも３層以上の導体層からなる多層コア基板上に、両面もしくは片面に層間絶縁層と導体層とが形成され、バイアホールを介して電気的な接続が行われる多層プリント配線板において、
前記多層コア基板の導体層間の前記樹脂層の厚みがそれぞれ均一であることを特徴とする多層プリント配線板。
【請求項２】
複数のスルーホールを有し、両表面の導体層と内層の導体層とを樹脂層を介在させて有する少なくとも３層以上の導体層からなる多層コア基板上に、両面もしくは片面に層間絶縁層と導体層とが形成され、バイアホールを介して電気的な接続が行われる多層プリント配線板において、
前記多層コア基板の隣り合う導体層間の前記樹脂層の厚みがそれぞれ均一であることを特徴とする多層プリント配線板。
【請求項３】
前記多層コア基板の隣り合う導体層が、電源層用の導体層とグランド用の導体層の並びであることを特徴とする請求項１又は請求項２の多層プリント配線板。
【請求項４】
前記多層コア基板の導体層の厚みは、前記層間樹脂絶縁層上の前記導体層の厚みよりも厚いことを特徴とする請求項１又は請求項２の多層プリント配線板。
【請求項５】
前記多層コア基板の導体層の厚みをα１、層間絶縁層上の導体層の厚みをα２に対して、α２＜α１≦４０α２であることを特徴とする請求項４の多層プリント配線板。
【請求項６】
前記多層コア基板の前記樹脂層の厚みが、１５〜３００μｍであることを特徴とする請求項１又は請求項２の多層プリント配線板。
【請求項７】
前記多層コア基板の導体層は、電源用の導体層もしくはグランド用の導体層が少なくとも２層以上である請求項１又は請求項２に記載の多層プリント配線板。
【請求項８】
前記多層コア基板のスルーホールは、２つ以上のグランド用スルーホールと２つ以上の電源用スルーホールとを有し、それぞれが隣り合う位置に格子状もしくは千鳥状に配設されていることを特徴とする請求項１又は請求項２の多層プリント配線板。
【請求項９】
前記グランド用スルーホールと前記電源用のスルーホールとの距離は、５０〜５５０μｍの間であることを特徴とする請求項８に記載の多層プリント配線板。
【請求項１０】
前記グラント用スルーホール径は５０〜４００μｍであり、前記電源用スルーホール径は５０〜４００μｍであることを特徴とする請求項８に記載の多層プリント配線板。