(57)【要約】【課題】放熱特性および信頼性（寿命）の向上と、製造プロセスの簡略化および製造歩留まりの向上とを図ることが可能な半導体レーザ素子を提供する。【解決手段】この半導体レーザ素子は、ｎ型ＧａＡｓ基板１上に形成された発光層４と、ｐ型第１クラッド層５の上面上に所定の間隔を隔てて形成され、ｐ型第２クラッド層６、中間層７およびコンタクト層８から構成されるメサ形状（台形状）の凸状のリッジ部１２およびダミーリッジ部１３と、リッジ部１２の側面を覆うように形成され、Ｓｅがドープされたｎ型ＡｌＩｎＰ層とｎ型ＧａＡｓ層との積層膜からなる電流ブロック層９と、リッジ部１２の上面上に接触するように形成された第１ｐ側電極１０とを備えている。【選択図】図１
2004319987.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された発光層と、
前記発光層上に形成され、凸状のリッジ部を構成する半導体層と、
少なくとも前記リッジ部の側面を覆うように形成された半導体からなる電流ブロック層と、
前記リッジ部の上面上に接触するように形成された第１金属電極と、
前記リッジ部と所定の間隔を隔てて、前記リッジ部の両側に配置された凸状の支持部とを備えた、半導体レーザ素子。
【請求項２】
前記半導体からなる電流ブロック層は、前記リッジ部の上面上には形成されずに、前記支持部の上面上に形成されている、請求項１に記載の半導体レーザ素子。
【請求項３】
前記第１金属電極は、複数の金属電極層を含む、請求項１または２に記載の半導体レーザ素子。
【請求項４】
前記第１金属電極は、前記凸状のリッジ部の形状、前記支持部の形状および前記電流ブロック層の形状を反映した凹凸形状を有する上面を含む、請求項１〜３のいずれか1項に記載の半導体レーザ素子。
【請求項５】
前記第１金属電極のうち、前記支持部の上方に位置する部分は、前記リッジ部の上方に位置する部分の高さよりも大きい高さを有する、請求項１〜４のいずれか1項に記載の半導体レーザ素子。
【請求項６】
前記凸状のリッジ部および前記支持部は、融着層を介して基台に取り付けられる、請求項１〜５のいずれか1項に記載の半導体レーザ素子。
【請求項７】
前記支持部の素子端面側の側面は、前記素子端面から内側に所定の間隔を隔てて配置されている、請求項１〜６のいずれか1項に記載の半導体レーザ素子。
【請求項８】
前記支持部の素子端面側の側面、上面および前記リッジ部側の側面は、前記電流ブロック層により覆われている、請求項１〜７のいずれか1項に記載の半導体レーザ素子。
【請求項９】
前記第１金属電極の膜厚は、５μｍ以上である、請求項１〜８のいずれか1項に記載の半導体レーザ素子。
【請求項１０】
前記凸状の支持部は、前記リッジ部の両側に、それぞれ、複数個ずつ配置されている、請求項１〜９のいずれか1項に記載の半導体レーザ素子。
【請求項１１】
前記発光層は、前記基板上に所定の間隔を隔てて形成され、各々が発光部を有する複数の発光層を含み、
前記凸状のリッジ部を構成する半導体層、前記電流ブロック層、前記第１金属電極および前記凸状の支持部は、前記複数の発光層の各々の上に形成されている、請求項１〜１０のいずれか1項に記載の半導体レーザ素子。
【請求項１２】
基板上に形成された発光層と、
前記発光層上に形成され、凸状のリッジ部を構成する半導体層と、
前記リッジ部の側方に形成された電流ブロック層と、
前記リッジ部上の上面上に接触するように形成された第１金属電極と、
前記第１金属電極上に形成され、前記第１金属電極よりも密着性に優れた第２金属電極とを備えた、半導体レーザ素子。
【請求項１３】
前記第２金属電極は、前記電流ブロック層に接触するように形成されている、請求項１２に記載の半導体レーザ素子。
【請求項１４】
前記第１金属電極と前記第２金属電極との膜厚の和は、５μｍ以上である、請求項１２または１３に記載の半導体レーザ素子。
【請求項１５】
前記第１金属電極は、前記リッジ部を構成する半導体層と同じ導電型のドーパントを含有する、請求項１〜１４のいずれか1項に記載の半導体レーザ素子。
【請求項１６】
前記リッジ部を構成する半導体層は、III−Ｖ族化合物半導体からなり、
前記第１金属電極に含有される前記リッジ部を構成する半導体層と同じ導電型のドーパントは、Ｚｎ、Ｃｄ、Ｂｅ、Ｍｇ、ＣａおよびＢａからなるグループより選択される少なくとも１つの元素を含む、請求項１５に記載の半導体レーザ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体レーザ素子に関し、特に、凸状のリッジ部を有する半導体レーザ素子に関する。
【背景技術】
【０００２】
従来、電流通路となる凸状のリッジ部を有する半導体レーザ素子が知られている（例えば、特許文献１参照）。
【０００３】
図４０は、従来のリッジ部を有する半導体レーザ素子を説明するための断面図である。図４０を参照して、従来のリッジ部を有する半導体レーザ素子の構造について説明する。
【０００４】
従来のリッジ部を有する半導体レーザ素子では、図４０に示すように、ｎ型ＧａＡｓ基板２０１上に、ｎ型ＧａＩｎＰからなるｎ型バッファ層２０２、ｎ型ＡｌＧａＩｎＰからなるｎ型クラッド層２０３、ＧａＩｎＰ／ＡｌＧａＩｎＰからなる多重量子井戸（ＭＱＷ）活性層を含む発光層２０４およびｐ型ＡｌＧａＩｎＰからなるｐ型第１クラッド層２０５が順次形成されている。
【０００５】
ｐ型第１クラッド層２０５の上面上の所定領域には、ｐ型ＡｌＧａＩｎＰからなるｐ型第２クラッド層２０６と、ｐ型ＧａＩｎＰからなる中間層２０７と、ｐ型ＧａＡｓからなるコンタクト層２０８とから構成されるメサ形状（台形状）のリッジ部が形成されている。このリッジ部は、ストライプ状（細長状）に形成されている。
【０００６】
また、リッジ部（コンタクト層２０８）の上面のみを露出させるように、ｐ型第１クラッド層２０５の上面上とリッジ部の両側面上とを覆うように、ｎ型ＡｌＩｎＰ層とｎ型ＧａＡｓ層とが積層された構造を有する電流ブロック層２０９が形成されている。そして、露出されたリッジ部の上面上および電流ブロック層２０９の上面上を覆うように、ｐ型ＧａＡｓからなるｐ型キャップ層２１０が形成されている。
【０００７】
また、上記リッジ部付近のｐ型キャップ層２１０上には、ｐ側電極２１１が形成されている。また、ｎ型ＧａＡｓ基板２０１の裏面には、ｎ側電極２１２が形成されている。
【０００８】
次に、図４０を参照して、上記のような構造を有する従来のリッジ部を有する半導体レーザ素子の製造プロセスについて説明する。まず、ｎ型ＧａＡｓ基板２０１上に、ＭＯＶＰＥ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：有機金属気相成長法）を用いて、ｎ型ＧａＩｎＰからなるｎ型バッファ層２０２、ｎ型ＡｌＧａＩｎＰからなるｎ型クラッド層２０３、ＧａＩｎＰ／ＡｌＧａＩｎＰからなる多重量子井戸（ＭＱＷ）活性層を含む発光層２０４、ｐ型ＡｌＧａＩｎＰからなるｐ型第１クラッド層２０５、ｐ型ＡｌＧａＩｎＰからなるｐ型第２クラッド層２０６、ｐ型ＧａＩｎＰからなる中間層２０７およびｐ型ＧａＡｓからなるコンタクト層２０８を順次成長させる。
【０００９】
次に、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層２０８上にＳｉＯ２層（図示せず）を形成する。そのＳｉＯ２層をマスクとして、ｐ型第２クラッド層２０６、中間層２０７およびコンタクト層２０８をエッチングすることによって、ｐ型第１クラッド層２０５上の中央部に、ｐ型第２クラッド層２０６と、中間層２０７とおよびコンタクト層２０８とからなるメサ形状（台形状）のリッジ部をストライプ状に形成する。
【００１０】
次に、リッジ部上に形成したＳｉＯ２層（図示せず）をマスクとして、ｐ型第１クラッド層２０５の上面上と、リッジ部の両側面上とを覆うように、ｎ型ＡｌＩｎＰ層とｎ型ＧａＡｓ層とからなる電流ブロック層２０９を成長させる。その後、リッジ部上のＳｉＯ２層（図示せず）を除去する。
【００１１】
この後、ＭＯＶＰＥ法を用いて、露出されたリッジ部の上面上および電流ブロック層２０９の上面上を覆うように、ｐ型ＧａＡｓからなるｐ型キャップ層２１０を形成する。そして、上記リッジ部付近のｐ型キャップ層２１０上に、リフトオフ法を用いて、ｐ側電極２１１を形成する。
【００１２】
また、ｎ型ＧａＡｓ基板２０１の裏面をエッチングした後に、ｎ型ＧａＡｓ基板２０１の裏面上にｎ側電極２１２を形成する。このようにして、従来のリッジ部を有する半導体レーザ素子が形成される。
【００１３】
図４１は、図４０に示した従来の半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。ジャンクションダウン方式とは、発光層（活性層）２０４に近い側の表面からサブマウントに取り付ける方式である。図４１を参照して、上記した従来の半導体レーザ素子を、ジャンクションダウン方式でサブマウント２５１に取り付ける際には、半導体レーザ素子の表面のｐ側電極２１１の凸部を下向きにして、その凸部を半田などの低融点金属からなる融着材２５３を介して、サブマウント２５１の金属膜（電極）２５２に取り付ける。この場合、一般に、サブマウント２５１は、半導体レーザ素子の熱を吸収して外部に放熱するヒートシンクの機能も有する。したがって、半導体レーザ素子から発生した熱は、上記リッジ部からｐ型キャップ層２１０、ｐ側電極２１１、融着材２５３および金属膜２５２を介してサブマウント２５１に放熱される。
【特許文献１】特開２００２−２５２４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記した従来の半導体レーザ素子では、ジャンクションダウン方式で半導体レーザ素子がサブマウント２５１に取り付けられた場合、半田などの低融点金属からなる融着材２５３と比べて、熱伝導性が低いｐ型ＧａＡｓからなるｐ型キャップ層２１０を介して半導体レーザ素子から発生した熱がサブマウント２５１に放熱されるため、放熱特性が低下するという不都合が生じる。このため、従来の半導体レーザ素子では、信頼性（寿命）が低下するという問題点があった。
【００１５】
また、上記した従来の半導体レーザ素子では、ＭＯＶＰＥ法による半導体層結晶成長を、ｎ型バッファ層２０２からコンタクト層２０８までの成長、電流ブロック層２０９の成長およびｐ型キャップ層２１０の成長の合計３回行う必要がある。その結果、半導体レーザ素子の製造プロセスが複雑になるという問題点もあった。
【００１６】
また、上記した従来の半導体レーザ素子では、ジャンクションダウン方式で半導体レーザ素子がサブマウント２５１に取り付けられる場合、半導体レーザ素子がサブマウント２５１に対して傾きやすいので、半田などの融着材２５３が傾いた半導体レーザ素子の側端面に付着することにより、ＭＱＷ活性層を含む発光層２０４を挟むｐ側およびｎ側の各半導体層が電気的に短絡しやすくなる。その結果、製造歩留まりが低下するという問題点もあった。
【００１７】
また、上記した従来の半導体レーザ素子では、ジャンクションダウン方式で半導体レーザ素子がサブマウント２５１に取り付けられた場合、ｐ側電極２１１の凸部のみがサブマウント２５１の金属膜２５２に接触するので、ｐ側電極２１１の凸部下のリッジ部に応力が加わりやすいという不都合が生じる。このようにリッジ部に応力が加わると、動作電流および動作電圧が増加するという問題点があった。また、リッジ部に応力が加わると、半導体レーザ素子からの出射光は、ＭＱＷ活性層を含む発光層２０４に水平な方向に電界成分を有するＴＥモードと、発光層２０４に垂直な方向に電界成分を有するＴＭモードとの偏光の強度比（ＴＥモードの強度／ＴＭモードの強度：偏光比）が小さくなるという問題点もあった。
【００１８】
この発明の１つの目的は、放熱特性および信頼性（寿命）の向上と、製造プロセスの簡略化および製造歩留まりの向上とを図ることが可能な半導体レーザ素子を提供することである。
【課題を解決するための手段および発明の効果】
【００１９】
上記目的を達成するために、この発明の第１の局面による半導体レーザ素子は、基板上に形成された発光層と、発光層上に形成され、凸状のリッジ部を構成する半導体層と、少なくともリッジ部の側面を覆うように形成された半導体からなる電流ブロック層と、リッジ部の上面上に接触するように形成された第１金属電極と、リッジ部と所定の間隔を隔てて、リッジ部の両側に配置された凸状の支持部とを備えている。
【００２０】
この第１の局面による半導体レーザ素子では、上記のように、リッジ部の上面上に接触するように第１金属電極を形成することにより、リッジ部の上面上に金属に比べて熱伝導性の低い半導体層からなるキャップ層を形成する場合に比べて、半導体レーザ素子の駆動時に発生した熱を放熱しやすくすることができる。これにより、半導体レーザ素子の駆動時の温度上昇を抑制することができるので、半導体レーザ素子の信頼性（寿命）を向上させることができる。また、リッジ部の両側に凸状の支持部が配置されているので、半田などの融着層を用いて半導体レーザ素子を基台に取り付ける際に、半導体レーザ素子が傾いて取り付けられることがない。これにより、半導体レーザ素子の側面に半田が回り込みにくくなるので、ｐ側およびｎ側の各半導体層間でのショート（短絡）や、支持部を介してのリーク電流が発生することを抑制することができる。このように、ショートやリーク電流を抑制することができるので、半導体レーザ素子の製造歩留まりと信頼性（寿命）とを向上させることができる。さらに、リッジ部および電流ブロック層の上面上に半導体層からなるキャップ層を用いる必要がないので、半導体層の成長工程を１回省略することができる。これにより、製造プロセスを簡略化することができる。これらの結果、放熱特性および信頼性（寿命）の向上と、製造プロセスの簡略化および製造歩留まりの向上とが可能な半導体レーザ素子を得ることができる。
【００２１】
上記第１の局面による半導体レーザ素子において、好ましくは、半導体からなる電流ブロック層は、リッジ部の上面上には形成されずに、支持部の上面上に形成されている。このように構成すれば、リッジ部と支持部とが同じ厚みを有する場合には、電流ブロック層の厚み分だけ、支持部の高さがリッジ部の高さよりも大きくなるので、リッジ部および支持部上に第１金属電極を形成した場合に、第１金属電極の支持部上に位置する部分の高さが、第１金属電極のリッジ部上に位置する部分の高さよりも大きくなる。これにより、第１金属電極を基台に取り付ける際に、第１金属電極の支持部上に位置する部分が基台に接触するとともに、第１金属電極のリッジ部上に位置する部分は基台に接触しないので、リッジ部に加わる応力を低減することができる。このため、応力に起因する半導体レーザ素子特性の劣化を防止することができるので、信頼性（寿命）を向上させることができる。また、リッジ部に加わる応力が小さい場合、半導体レーザ素子からの出射レーザ光の偏光比が大きくなるので、記録型光ディスクへの記録に必要な５０以上の偏光比を、容易に得ることができる。
【００２２】
上記第１の局面による半導体レーザ素子において、第１金属電極は、複数の金属電極層を含んでいてもよい。
【００２３】
上記第１の局面による半導体レーザ素子において、好ましくは、第１金属電極は、凸状のリッジ部の形状、支持部の形状および電流ブロック層の形状を反映した凹凸形状を有する上面を含む。このように構成すれば、第１金属電極をサブマウントに取り付ける際に、容易に、第１金属電極の支持部上に位置する部分により、半導体レーザ素子が傾いて取り付けられるのを防止することができる。
【００２４】
上記第１の局面による半導体レーザ素子において、好ましくは、第１金属電極のうち、支持部の上方に位置する部分は、リッジ部の上方に位置する部分の高さよりも大きい高さを有するのが好ましい。このように構成すれば、容易に、第１金属電極を基台に取り付ける際に、第１金属電極の支持部上に位置する部分が基台に接触するとともに、第１金属電極のリッジ部上に位置する部分は基台に接触しないようにすることができるので、リッジ部に加わる応力を低減することができる。
【００２５】
上記第１の局面による半導体レーザ素子において、凸状のリッジ部および支持部は、融着層を介して基台に取り付けられていてもよい。このように構成すれば、基台を介してリッジ部で発生した熱を放熱することができる。
【００２６】
上記第１の局面による半導体レーザ素子において、支持部の素子端面（共振器面に垂直な半導体素子の側面）側の側面は、素子端面から内側に所定の間隔を隔てて配置されているのが好ましい。このように構成すれば、素子端面には、支持部が形成されないので、素子端面に位置する支持部の外側面を介して半田などの融着層が素子端面に回り込むのを抑制することができる。これにより、半田などの融着層が素子端面に回り込むことに起因してｐ型の層とｎ型の層とが短絡するという不都合を防止することができる。
【００２７】
上記第１の局面による半導体レーザ素子において、好ましくは、支持部の素子端面側の側面、上面およびリッジ部側の側面は、電流ブロック層により覆われている。このように構成すれば、第１金属電極を基台に取り付ける際に、半田などの融着層が支持部の側面に付着した場合にも、支持部には電流が流れないので、半導体レーザ素子に通電される電流は、リッジ部にのみ流れる。これにより、発光効率の高い半導体レーザ素子を得ることができる。
【００２８】
上記第１の局面による半導体レーザ素子において、第１金属電極の膜厚は、５μｍ以上であってもよい。このように構成すれば、膜厚が大きい分、第１金属電極の柔軟性が増加するので、リッジ部に作用する応力を小さくすることができる。その結果、半導体レーザ素子からの出射レーザ光の偏光比を大きくすることができるので、記録型光ディスクに必要な５０以上の偏光比を、容易に得ることができる。
【００２９】
上記第１の局面による半導体レーザ素子において、凸状の支持部は、リッジ部の両側に、それぞれ、複数個ずつ配置されていてもよい。このように構成すれば、半田などの融着層を用いて半導体レーザ素子をサブマウントに取り付ける際に、サブマウントとの接触面積が増加するので、より安定した取付を行うことができる。
【００３０】
上記第１の局面による半導体レーザ素子において、発光層は、基板上に所定の間隔を隔てて形成され、各々が発光部を有する複数の発光層を含み、凸状のリッジ部を構成する半導体層、電流ブロック層、第１金属電極および凸状の支持部は、複数の発光層の各々の上に形成されている。このように構成すれば、複数の発光部を有するマルチビームレーザ（半導体レーザ素子）において、放熱特性および信頼性（寿命）の向上と、製造プロセスの簡略化および製造歩留まりの向上とを図ることができる。
【００３１】
この発明の第２の局面による半導体レーザ素子は、基板上に形成された発光層と、発光層上に形成され、凸状のリッジ部を構成する半導体層と、リッジ部の側方に形成された電流ブロック層と、リッジ部上の上面上に接触するように形成された第１金属電極と、第１金属電極上に形成され、第１金属電極よりも密着性に優れた第２金属電極とを備えている。
【００３２】
この第２の局面による半導体レーザ素子では、上記のように、リッジ部の上面上に接触するように第１金属電極を形成することにより、リッジ部の上面上に金属に比べて熱伝導性の低い半導体層からなるキャップ層を形成する場合に比べて、半導体レーザ素子の駆動時に発生した熱を放熱しやすくすることができる。これにより、半導体レーザ素子の駆動時の温度上昇を抑制することができるので、半導体レーザ素子の信頼性（寿命）を向上させることができる。また、第１金属電極よりも密着性に優れた第２金属電極を第１金属電極上に形成することにより、第１金属電極とリッジ部を構成する半導体層との密着性が低い場合にも、第１金属電極がリッジ部上面から剥離することを抑制することができる。これにより、半導体レーザ素子の信頼性（寿命）を向上させることができる。さらに、リッジ部および電流ブロック層の上面上に半導体層からなるキャップ層を形成する必要がないので、半導体層の成長工程を１回省略することができる。これにより、製造プロセスを簡略化することができる。これらの結果、放熱特性および信頼性（寿命）の向上と、製造プロセスの簡略化および製造歩留まりの向上とが可能な半導体レーザ素子を得ることができる。
【００３３】
上記第２の局面による半導体レーザ素子において、好ましくは、第２金属電極は、電流ブロック層に接触するように形成されている。このように構成すれば、容易に、第１金属電極とリッジ部を構成する半導体層との密着性が低い場合にも、第１金属電極がリッジ部上面から剥離することを抑制することができる。
【００３４】
上記第２の局面による半導体レーザ素子において、好ましくは、第１金属電極と第２金属電極との膜厚の和は、５μｍ以上である。このように構成すれば、第１金属電極および第２金属電極の柔軟性が増加するので、リッジ部に作用する応力を小さくすることができる。その結果、半導体レーザ素子からの出射レーザ光の偏光比を大きくすることができるので、記録型光ディスクに必要な５０以上の偏光比を、容易に得ることができる。
【００３５】
上記第１および第２の局面による半導体レーザ素子において、好ましくは、第１金属電極は、リッジ部を構成する半導体層と同じ導電型のドーパントを含有する。このように構成すれば、第１金属電極とリッジ部を構成する半導体層とをオーミック接触させることができるので、接触抵抗を小さくすることができる。その結果、半導体レーザ素子の発熱をさらに抑制することができる。
【００３６】
この場合、好ましくは、リッジ部を構成する半導体層は、III−Ｖ族化合物半導体からなり、第１金属電極に含有されるリッジ部を構成する半導体層と同じ導電型のドーパントは、Ｚｎ、Ｃｄ、Ｂｅ、Ｍｇ、ＣａおよびＢａからなるグループより選択される少なくとも１つの元素を含む。このように構成すれば、容易に、上記元素によりリッジ部を構成するIII−Ｖ族化合物半導体層をｐ型化することができるとともに、第１金属電極とｐ型化された上記リッジ部とをオーミック接触させることができる。
【００３７】
なお、上記の第１および第２の局面による発明において、以下のように構成してもよい。
【００３８】
すなわち、上記リッジ部の上面上には形成されずに支持部の上面上に形成されている電流ブロック層を含む半導体レーザ素子において、支持部は、リッジ部の上面と実質的に同じ高さを有するのが好ましい。
【００３９】
上記融着層を介して基台取り付けられる凸状のリッジ部および支持部を含む半導体レーザ素子において、第１金属電極のうち支持部の上方に位置する部分が基台に接触するとともに、第１金属電極のうちリッジ部の上方に位置する部分が基台に接触しないように、第１金属電極が基台に取り付けられている。このように構成すれば、容易に、リッジ部に加わる応力を低減することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態を図面に基づいて説明する。
【００４１】
（第１実施形態）
図１は、本発明の第１実施形態による半導体レーザ素子を説明するための断面図である。また、図２は、本発明の第１実施形態による半導体レーザ素子の発光層の構造を説明するための断面図である。図１および図２を参照して、本発明の第１実施形態による半導体レーザ素子の構造について説明する。
【００４２】
第１実施形態による半導体レーザ素子では、図１に示すように、（１００）面から［０１１］方向に９゜傾斜したｎ型ＧａＡｓ基板１上に、ｎ型バッファ層２、ｎ型クラッド層３、発光層４およびｐ型第１クラッド層５が順次形成されている。ｎ型バッファ層２は、約０．３μｍの膜厚を有するとともに、Ｓｉがドープされたｎ型ＧａＩｎＰからなる。また、ｎ型クラッド層３は、約２μｍの膜厚を有するとともに、Ｓｉが３×１０１７ｃｍ−３のドーズ量だけドープされたｎ型ＡｌＧａＩｎＰ（Ａｌ組成比：０．７）からなる。
【００４３】
発光層４は、図２に示すように、約２０ｎｍの膜厚を有するＡｌＧａＩｎＰ（Ａｌ組成比：０．２）からなる第１光ガイド層４ａと、約８ｎｍの膜厚を有するＡｌＧａＩｎＰ（Ａｌ組成比：０）（ＧａＩｎＰ）からなる３層の井戸層４ｂおよび約５ｎｍの膜厚を有するＡｌＧａＩｎＰ（Ａｌ組成比：０．６）からなる２層の障壁層４ｃが交互に積層された多重量子井戸（ＭＱＷ）構造を有する活性層と、約２０ｎｍの膜厚を有するＡｌＧａＩｎＰ（Ａｌ組成比：０．５）からなる第２光ガイド層４ｄとから構成されている。また、井戸層４ｂには、しきい値電流の低減やレーザ特性の向上を目的とした圧縮歪みが導入されている。また、障壁層４ｃには井戸層４ｂと逆の方向の引張り歪みが導入されることによって、ＭＱＷ活性層を含む発光層４は、歪み補償構造となっている。また、ｐ型第１クラッド層５は、約０．２５μｍの膜厚を有するとともに、Ｚｎが１×１０１８ｃｍ−３のドーズ量だけドープされたｐ型ＡｌＧａＩｎＰ（Ａｌ組成比：０．７）からなる。
【００４４】
ｐ型第１クラッド層５の上面上には、図１に示すように、ｐ型第２クラッド層６、中間層７およびコンタクト層８からなるメサ形状（台形状）のリッジ部１２および一対のダミーリッジ部１３が形成されている。なお、ダミーリッジ部１３は、本発明の「支持部」の一例である。ｐ型第２クラッド層６は、約１．３μｍの膜厚を有するとともに、Ｚｎが１×１０１８ｃｍ−３のドーズ量だけドープされたｐ型ＡｌＧａＩｎＰ（Ａｌ組成比：０．７）からなる。中間層７は、約０．１μｍの膜厚を有するとともに、Ｚｎが１×１０１８ｃｍ−３ドープされたｐ型ＧａＩｎＰからなる。コンタクト層８は、約０．３μｍの膜厚を有するとともに、Ｚｎが２×１０１９ｃｍ−３ドープされたｐ型ＧａＡｓからなる。リッジ部１２は、約２．５μｍの幅の底部および約１．５μｍの幅の上部を有するストライプ形状（細長形状）に形成されている。ダミーリッジ部１３は、リッジ部１２を挟むように、リッジ部１２と約５０μｍの間隔を隔てて形成されている。
【００４５】
また、ｐ型第１クラッド層５の上面上と、リッジ部１２の両側面上と、ダミーリッジ部１３の上面上と、ダミーリッジ部１３の側面のうちリッジ部１２に面した側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とが積層された電流ブロック層９が形成されている。すなわち、リッジ部１２の上面と、ダミーリッジ部１３の側面のうちリッジ部１２と反対側の側面は、電流ブロック層９によって覆われていない。
【００４６】
ここで、第１実施形態では、電流ブロック層９は、リッジ部１２の上面上には形成されていない一方、ダミーリッジ部１３の上面上には形成されているので、ダミーリッジ部１３の上面は、リッジ部１２の上面よりも電流ブロック層９の膜厚分（＝ｄ（約０．８μｍ））だけ、高さが大きくなっている。そして、露出されたリッジ部１２（コンタクト層８）の上面上および電流ブロック層９の上面上を覆うように、ｐ型第１クラッド層５側からＣｒ層、Ａｕ層の順に積層されるとともに、約３μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第１ｐ側電極１０が形成されている。第１ｐ側電極１０は、リッジ部１２、ダミーリッジ部１３および電流ブロック層９の形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部１３上に形成された第１ｐ側電極１０の部分１０ｂは、リッジ部１２上に形成された第１ｐ側電極１０の部分１０ａよりも電流ブロック層９の膜厚分（＝ｄ）だけ高さが大きくなっている。なお、第１ｐ側電極１０は、本発明の「第１金属電極」の一例である。
【００４７】
また、ｎ型ＧａＡｓ基板１の裏面上には、ｎ型ＧａＡｓ基板１側からＡｕ−Ｇｅ層、Ａｕ層の順に積層されるＡｕ−Ｇｅ／Ａｕ層からなるｎ側電極１１が形成されている。
【００４８】
また、第１実施形態の半導体レーザ素子の共振器面付近のリッジ部１２およびダミーリッジ部１３には、コンタクト層８からＭＱＷ活性層を含む発光層４までの各層に渡って、Ｚｎなどの不純物が拡散されている。これにより、共振器面付近のＭＱＷ活性層が無秩序化された、窓構造が形成されている。また、上記窓構造を構成する共振器面付近のリッジ部１２の上面には、電流ブロック層９が形成されることにより、上記共振器面付近のリッジ部１２に不必要な電流が注入されない、端面非注入構造が形成されている。
【００４９】
図３〜図６は、本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。図１〜図６を参照して、次に、上記のような構造を有する本発明の第１実施形態による半導体レーザ素子の製造プロセスについて説明する。まず、図３に示すように、（１００）面から［０１１］方向に９゜傾斜したｎ型ＧａＡｓ基板１上に、ＭＯＶＰＥ法を用いて、半導体各層２〜８を形成する。具体的には、ｎ型ＧａＡｓ基板１上に、Ｓｉがドープされたｎ型ＧａＩｎＰからなるｎ型バッファ層２を約０．３μｍの膜厚で形成する。その後、ｎ型バッファ層２上に、Ｓｉが３×１０１７ｃｍ−３のドーズ量だけドープされたｎ型ＡｌＧａＩｎＰからなるｎ型クラッド層３を約２μｍの膜厚で形成する。その後、ｎ型クラッド層３上に、ＧａＩｎＰ／ＡｌＧａＩｎＰからなるＭＱＷ活性層を含む発光層４を形成する。そして、発光層４上に、Ｚｎが１×１０１８ｃｍ−３のドーズ量だけドープされたｐ型ＡｌＧａＩｎＰ（Ａｌ組成比：０．７）からなるｐ型第１クラッド層５を約０．２５μｍの膜厚で形成する。そして、ｐ型第１クラッド層５上に、Ｚｎが１×１０１８ｃｍ−３のドーズ量だけドープされたｐ型ＡｌＧａＩｎＰ（Ａｌ組成比：０．７）からなるｐ型第２クラッド層６を約１．３μｍの膜厚で形成する。その後、ｐ型第２クラッド層６上に、Ｚｎが１×１０１８ｃｍ−３ドープされたｐ型ＧａＩｎＰからなる中間層７を約０．１μｍの膜厚で形成する。そして、Ｚｎが２×１０１９ｃｍ−３ドープされたｐ型ＧａＡｓからなるコンタクト層８を約０．３μｍの膜厚で形成する。
【００５０】
ここで、発光層４は、図２に示すように、約２０ｎｍの膜厚を有するＡｌＧａＩｎＰ（Ａｌ組成比：０．２）からなる第１光ガイド層４ａと、約８ｎｍの膜厚を有するＡｌＧａＩｎＰ（Ａｌ組成比：０）（ＧａＩｎＰ）からなる３層の井戸層４ｂおよび約５ｎｍの膜厚を有するＡｌＧａＩｎＰ（Ａｌ組成比：０．６）からなる２層の障壁層４ｃからなる多重量子井戸（ＭＱＷ）構造を有する活性層と、約２０ｎｍの膜厚を有するＡｌＧａＩｎＰ（Ａｌ組成比：０．５）からなる第２光ガイド層４ｄとを順次積層することにより形成される。
【００５１】
次に、図４に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層８上にＳｉＯ２層１５を形成する。そして、ＳｉＯ２層１５をマスクとして、ｐ型第２クラッド層６、中間層７およびコンタクト層８をエッチングすることにより、メサ形状（台形状）のリッジ部１２およびダミーリッジ部１３を形成する。リッジ部１２は、底部の幅が約２．５μｍになるようにストライプ形状に形成する。
【００５２】
次に、図５に示すように、リッジ部１２上のＳｉＯ２層１５だけを残して、ダミーリッジ部１３上のＳｉＯ２層１５を除去する。そして、リッジ部１２上のＳｉＯ２層１５をマスクとして、ｐ型第１クラッド層５の上面上と、リッジ部１２の両側面上と、ダミーリッジ部１３の上面上と、ダミーリッジ部１３の側面のうちリッジ部１２に面した側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とからなる電流ブロック層９を形成する。すなわち、リッジ部１２の上面と、ダミーリッジ部１３の側面のうちリッジ部１２と反対側の側面とは、電流ブロック層９が露出している。
【００５３】
次に、リッジ部１２上のＳｉＯ２層１５からなるマスクを除去する。その後、窒素雰囲気中で５２０℃、１０分間の熱処理を行うことにより、ｐ型第１クラッド層５、ｐ型第２クラッド層６および中間層７のｐ型化を行う。
【００５４】
この後、図６に示すように、真空蒸着法などを用いて、露出されたリッジ部１２の上面上および電流ブロック層９の上面上を覆うように、ｐ型第１クラッド層５側からＣｒ層、Ａｕ層の順に積層されるとともに、約３μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第１ｐ側電極１０を形成する。第１ｐ側電極１０は、リッジ部１２、ダミーリッジ部１３および電流ブロック層９の形状を反映した凹凸形状に形成されるので、ダミーリッジ部１３上に形成された第１ｐ側電極１０の部分１０ｂは、リッジ部１２上に形成された第１ｐ側電極１０の部分１０ａよりも電流ブロック層９の膜厚分（＝ｄ）だけ高さが大きくなっている。
【００５５】
この後、ｎ型ＧａＡｓ基板１の膜厚が約１００μｍ程度になるまで、ｎ型ＧａＡｓ基板１の裏面をエッチングした後に、図１に示したように、ｎ型ＧａＡｓ基板１の裏面に、ｎ型ＧａＡｓ基板１側からＡｕ−Ｇｅ層、Ａｕ層の順に積層されるＡｕ−Ｇｅ／Ａｕ層からなるｎ側電極１１を形成する。この後、水素窒素混合雰囲気中で４３０℃、５分間の熱処理を行うことにより、第１ｐ側電極１０およびｎ側電極１１のオーミックコンタクトを得る。このようにして、本発明の第１実施形態による半導体レーザ素子が形成される。
【００５６】
図７は、図１に示した第１実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図８は、図１に示した第１実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図７および図８を参照して、第１実施形態による半導体レーザ素子は、半導体レーザ素子の表面の第１ｐ側電極１０の凸部を下向きにして、半田などの低融点金属からなる融着材１５３を介して、サブマウント１５１の金属膜（電極）１５２に取り付けられる。ダミーリッジ部１３上に形成された第１ｐ側電極１０の部分１０ｂは、リッジ部１２上に形成された第１ｐ側電極１０の部分１０ａよりも電流ブロック層９の膜厚分（＝ｄ）だけ高さが大きくなっているので、上記第１実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウント１５１に取り付ける場合には、サブマウント１５１の金属膜１５２とリッジ部１２上の第１ｐ側電極１０の部分１０ａとの間には所定の間隙（＝ｄ）が設けられる。
【００５７】
第１実施形態では、上記のように、リッジ部１２の上面上に接触するように第１ｐ側電極１０を形成することにより、リッジ部１２の上面上に半導体層からなるｐ型キャップ層２１０（図４０参照）を形成する場合に比べて、半導体レーザ素子の駆動時に発生した熱を放熱しやすくすることができる。これにより、半導体レーザ素子駆動時の温度上昇を抑制することができるので、半導体レーザ素子の信頼性（寿命）を向上させることができる。また、従来の半導体レーザ素子と異なり、リッジ部１２および電流ブロック層９の上面上に半導体層からなるｐ型キャップ層２１０（図４０参照）を形成する必要がないので、ＭＯＶＰＥ法による半導体層の成長工程を１回省略することができる。これにより、製造プロセスを簡略化することができる。
【００５８】
また、リッジ部１２の両側にダミーリッジ部１３を設けることによって、半田などを用いて半導体レーザ素子をサブマウント１５１にジャンクションダウン方式で取り付ける際に、半導体レーザ素子が傾いて取り付けられることがない。これにより、半導体レーザ素子の側面に半田が回り込みにくくなるので、ｐ側およびｎ側の各半導体層間でのショートが発生することを抑制することができる。このように、上記ショートを抑制することができるので、半導体レーザ素子の製造歩留まりと信頼性とを向上させることができる。また、ダミーリッジ部１３上に形成された第１ｐ側電極１０の部分１０ｂは、リッジ部１２上に形成された第１ｐ側電極１０の部分１０ａよりも電流ブロック層９の膜厚分（＝ｄ）だけ高さが大きくなっているので、半導体レーザ素子をサブマウント１５１に取り付ける際に、サブマウント１５１とリッジ部１２上の第１ｐ側電極１０の部分１０ａとの間に所定の間隙（＝ｄ）（図７参照）を設けることができる。これにより、図７および図８に示すように、ジャンクションダウン方式で半導体レーザ素子をサブマウント１５１に取り付ける際に、リッジ部１２に加わる応力を低減することができる。これにより、応力に起因する半導体レーザ素子特性の劣化を抑制することができる。これらの結果、半導体レーザ素子の信頼性と製造歩留まりとを向上させることができる。
【００５９】
（第２実施形態）
図９は、本発明の第２実施形態による半導体レーザ素子を説明するための断面図である。図９を参照して、この第２実施形態では、ｐ側電極を２層構造とするとともに、ダミーリッジ部の上面上および両側面上に電流ブロック層を形成した例について説明する。
【００６０】
まず、図９を参照して、本発明の第２実施形態による半導体レーザ素子の構造について説明する。第２実施形態による半導体レーザ素子では、図１に示した第１実施形態の半導体レーザ素子と同様、ｎ型ＧａＡｓ基板１上に、ｎ型バッファ層２、ｎ型クラッド層３、発光層４およびｐ型第１クラッド層５が順次形成されている。ｐ型第１クラッド層５の上面上には、ｐ型第２クラッド層６、中間層７およびコンタクト層８から構成されるメサ形状（台形状）のリッジ部１２およびダミーリッジ部１３ａが形成されている。なお、ダミーリッジ部１３ａは、本発明の「支持部」の一例である。
【００６１】
ここで、第２実施形態では、ダミーリッジ部１３ａはｎ型ＧａＡｓ基板１の端部よりもわずかに内側に形成されている。これにより、ダミーリッジ部１３ａとｎ型ＧａＡｓ基板１の端部との間には、ダミーリッジ部１３ａからｐ型第１クラッド層５の上面が露出した領域が形成されている。また、ｐ型第１クラッド層５の上面上と、リッジ部１２の両側面上と、ダミーリッジ部１３ａの上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とが積層された電流ブロック層９ａが形成されている。なお、各層２〜８の組成および膜厚は、第１実施形態の各層２〜８と同様である。
【００６２】
また、第２実施形態では、露出されたリッジ部１２の上面上および電流ブロック層９ａの上面上を覆うように、ｐ型第１クラッド層５側からＣｒ層、Ａｕ層の順に積層されるとともに、約１μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第１ｐ側電極２１と、第１ｐ側電極２１側からＰｄ層、Ａｕ層の順に積層されるとともに、約２μｍの合計膜厚を有するＰｄ／Ａｕ層からなる第２ｐ側電極２２とが形成されている。第１ｐ側電極２１および第２ｐ側電極２２は、リッジ部１２、ダミーリッジ部１３ａおよび電流ブロック層９ａの形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部１３ａ上に形成された第２ｐ側電極２２の部分２２ｂは、リッジ部１２上に形成された第２ｐ側電極２２の部分２２ａよりも電流ブロック層９ａの膜厚分（＝ｄ）だけ高さが大きくなっている。なお、第１ｐ側電極２１および第２ｐ側電極２２は、本発明の「第１金属電極」の一例である。
【００６３】
また、ｎ型ＧａＡｓ基板１の裏面上には、第１実施形態と同様に、ｎ型ＧａＡｓ基板１側からＡｕ−Ｇｅ層、Ａｕ層の順に積層されるＡｕ−Ｇｅ／Ａｕ層からなるｎ側電極１１が形成されている。これにより、第２実施形態による半導体レーザ素子が形成されている。
【００６４】
また、第２実施形態の半導体レーザ素子には、第１実施形態と同様に、共振器面付近のＭＱＷ活性層が無秩序化された、窓構造（図示せず）が形成されている。さらに、第２実施形態の半導体レーザ素子には、第１実施形態と同様に、上記窓構造を構成する共振器面付近のリッジ部１２の上面に、電流ブロック層９ａが形成された、端面非注入構造が形成されている。
【００６５】
図１０〜図１２は、本発明の第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。図９〜図１２を参照して、次に、第２実施形態の半導体レーザ素子の製造プロセスについて説明する。まず、図３に示した第１実施形態の製造プロセスと同様の製造プロセスを用いて、ｎ型ＧａＡｓ基板１上に、ｎ型バッファ層２、ｎ型クラッド層３、発光層４、ｐ型第１クラッド層５、ｐ型第２クラッド層６、中間層７およびコンタクト層８を順次形成する。その後、図１０に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層８上にＳｉＯ２層１５ａを形成する。ＳｉＯ２層１５ａをマスクとして、ｐ型第２クラッド層６、中間層７およびコンタクト層８をエッチングすることにより、メサ形状（台形状）のリッジ部１２およびダミーリッジ部１３ａを形成する。このとき、ダミーリッジ部１３ａは基板１の端部よりもわずかに内側に形成することにより、ダミーリッジ部１３ａと基板１の端部との間にｐ型クラッド層５の上面が露出した領域を形成する。
【００６６】
次に、図１１に示すように、リッジ部１２上のＳｉＯ２層１５ａだけを残して、ダミーリッジ部１３ａ上のＳｉＯ２層１５ａを除去する。そして、リッジ部１２上のＳｉＯ２層１５ａをマスクとして、ｐ型第１クラッド層５の上面上と、リッジ部１２の両側面上と、ダミーリッジ部１３ａの上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とからなる電流ブロック層９ａを成長させる。
【００６７】
次に、リッジ部１２上のＳｉＯ２層１５ａからなるマスクを除去する。その後、窒素雰囲気中で５２０℃、１０分間の熱処理を行うことにより、ｐ型第１クラッド層５、ｐ型第２クラッド層６および中間層７のｐ型化を行う。
【００６８】
この後、図１２に示すように、真空蒸着法などを用いて、露出されたリッジ部１２の上面上および電流ブロック層９ａの上面上を覆うように、第１ｐ側電極２１を形成する。そして、第１ｐ側電極２１上に、第１ｐ側電極２１側からＰｄ層、Ａｕ層の順に積層されるとともに、約２μｍの合計膜厚を有するＰｄ／Ａｕ層からなる第２ｐ側電極２２を形成する。第１ｐ側電極２１および第２ｐ側電極２２は、リッジ部１２、ダミーリッジ部１３ａおよび電流ブロック層９ａの形状を反映した凹凸形状に形成されるので、ダミーリッジ部１３ａ上に形成された第２ｐ側電極２２の部分２２ｂは、リッジ部１２上に形成された第２ｐ側電極２２の部分２２ａよりも電流ブロック層９ａの膜厚分（＝ｄ）だけ高さが大きくなっている。
【００６９】
この後、ｎ型ＧａＡｓ基板１の裏面をエッチングした後に、図９に示したように、ｎ型ＧａＡｓ基板１の裏面上にｎ側電極１１を形成する。この後、水素窒素混合雰囲気中で４３０℃、５分間の熱処理を行うことにより、第１ｐ側電極２１、第２ｐ側電極２２およびｎ側電極１１のオーミックコンタクトを得る。このようにして、本発明の第２実施形態による半導体レーザ素子が形成される。
【００７０】
図１３は、図９に示した第２実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図１４は、図９に示した第２実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図１３および図１４を参照して、本発明の第２実施形態による半導体レーザ素子は、半導体レーザ素子の表面の第２ｐ側電極２２の凸部を下向きにして、半田などの低融点金属からなる融着材１５３を介して、サブマウント１５１の金属膜（電極）１５２に取り付けられる。ダミーリッジ部１３ａ上に形成された第２ｐ側電極２２の部分２２ｂは、リッジ部１２上に形成された第２ｐ側電極２２の部分２２ａよりも電流ブロック層９ａの膜厚分（＝ｄ）だけ高さが大きくなっているので、上記第２実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウント１５１に取り付ける場合には、サブマウント１５１とリッジ部１２上の第２ｐ側電極２２の部分２２ａとの間には所定の間隙（＝ｄ）が設けられる。
【００７１】
ここで、図９に示した第２実施形態による半導体レーザ装置と、図４０に示した従来（比較例）の半導体レーザ装置との動作特性について評価を行った。その結果、７０℃における連続発振（ＣＷ）出力が５０ｍＷの時の動作電流（Ｉｏｐ）は、従来（比較例）の半導体レーザ装置では１０７．９ｍＡであったのに対して、第２実施形態による半導体レーザ装置では８８．４ｍＡであり、２０％近く減少した。したがって、第２実施形態の半導体レーザ装置は、従来（比較例）の半導体レーザ装置に比べて、動作電流の増加を抑制することができることが判明した。これにより、第２実施形態では、動作電流の増加に起因する発熱量を抑制することができる。
【００７２】
第２実施形態では、上記のように、ｐ側電極を第１ｐ側電極２１および第２ｐ側電極２２の積層構造とすることによって、容易に、ｐ側電極を厚膜化することができるので、リッジ部１２に加わる応力を低減することができる。これにより、半導体レーザ素子から出射されるレーザ光の偏光比を制御することができる。この効果を確認するために、上記第２実施形態による半導体レーザ装置の光出力に対するｐ側電極膜厚の影響について評価を行った。
【００７３】
図１５には、本発明の第２実施形態による半導体レーザ装置のｐ側電極膜厚と偏光比との関係が示されている。ここで、ｐ側電極膜厚は、第１ｐ側電極２１と第２ｐ側電極２２との膜厚の和である。図１５を参照して、ｐ側電極膜厚の増加にともなって偏光比が増加する傾向が見られる。したがって、ｐ側電極膜厚が大きいほど、偏光比も大きく、記録型光ディスクへの記録に適していることを示している。例えば、約１μｍの膜厚を有する第１ｐ側電極２１と約５μｍの膜厚を有する第２ｐ側電極２２とを積層することにより、ｐ側電極膜厚を約６μｍにした場合には、偏光比は６０に増大した。これらにより、ｐ側電極膜厚が約５μｍ以上とすることにより、記録型光ディスクへの記録に必要な５０以上の偏光比が得られることがわかった。
【００７４】
第２実施形態では、上記のように、ダミーリッジ部１３ａの上面上および両側面上に電流ブロック層９ａを覆うように形成することによって、半導体レーザ素子をサブマウント１５１にジャンクションダウン方式で取り付ける場合に、半田からなる融着材１５３がダミーリッジ部１３ａの側面上に付着したとしても、ダミーリッジ部１３ａには電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部１２にのみ流れるので、発光効率の高い半導体レーザ素子を形成することができる。
【００７５】
また、第２実施形態では、ダミーリッジ部１３ａを、ｎ型ＧａＡｓ基板１の端部よりもわずかに内側に形成することによって、ｎ型ＧａＡｓ基板１の端部には、ダミーリッジ部１３ａが形成されずに、ｎ型ＧａＡｓ基板１に対して平行な上面を有する電流ブロック層９ａが形成される。これにより、半導体レーザ素子をサブマウント１５１に取り付ける場合に、ｎ型ＧａＡｓ基板１の端部において、半田からなる融着材１５３が電流ブロック層９ａから、ｐ型第１クラッド層５、発光層４およびｎ型クラッド層３にまで回り込みにくくなる。その結果、ｐ側およびｎ側の各半導体層の端部において、さらにショートが発生しにくくなるので、半導体レーザ素子の信頼性をさらに向上させることができる。
【００７６】
（第３実施形態）
図１６および図１７を参照して、この第３実施形態では、ｐ型ドーパントを含有する第１金属電極を用いるとともに、第１金属電極よりも密着性の高い第２金属電極を用いた半導体レーザ素子の例について説明する。
【００７７】
図１６には、Ｚｎがドープされたｐ型ＧａＡｓ層上に形成された各金属層からなる電極間の抵抗を、電極間距離を変化させて測定した結果が示されている。なお、ｐ型ＧａＡｓ層上に各金属層を形成した後に、水素窒素混合雰囲気中で４３０℃、５分間の熱処理を行うことにより、ｐ型ＧａＡｓ層と各金属層とのオーミックコンタクトを得ている。図１６を参照して、いずれの電極間距離においても、ｐ型ＧａＡｓ層側からＣｒ層、Ａｕ層の順に積層されるＣｒ／Ａｕ層とｐ型ＧａＡｓ層との抵抗およびＰｄ層、Ａｕ層の順に積層されるＰｄ／Ａｕ層とｐ型ＧａＡｓ層との抵抗よりも、ｐ型ＧａＡｓ層のドーパントであるＺｎを含むＡｕ−Ｚｎ層、Ａｕ層の順に積層されるＡｕ−Ｚｎ／Ａｕ層とｐ型ＧａＡｓ層との抵抗の方が小さくなることがわかる。これにより、金属電極中に半導体層（ｐ型ＧａＡｓ層）と同じ導電型のドーパント（Ｚｎ）を含むことにより、接触抵抗の小さい良好なオーミックコンタクトが得られることがわかった。また、ｐ型ＧａＡｓ層に対する付着力を評価した結果、Ａｕ−Ｚｎ／Ａｕ層のｐ型ＧａＡｓ層に対する付着力は弱く、剥離の恐れがあるのに対して、Ｃｒ／Ａｕ層およびＰｄ／Ａｕ層のｐ型ＧａＡｓ層に対する付着力は十分大きいこともわかった。
【００７８】
図１７は、本発明の第３実施形態による半導体レーザ素子を説明するための断面図である。まず、図１７を参照して、本発明の第３実施形態による半導体レーザ素子の構造について説明する。なお、図１７において、図９と同一の部分には同一番号を付して説明を省略する。第３実施形態による半導体レーザ素子では、図９に示した第２実施形態の半導体レーザ素子と同様、ｎ型ＧａＡｓ基板１上に、ｎ型バッファ層２、ｎ型クラッド層３、発光層４およびｐ型第１クラッド層５が順次形成されている。ｐ型第１クラッド層５の上面上には、ｐ型第２クラッド層６、中間層７およびコンタクト層８から構成されるメサ形状（台形状）のリッジ部１２およびダミーリッジ部１３ａが形成されている。また、ｐ型第１クラッド層５の上面上と、リッジ部１２の両側面上と、ダミーリッジ部１３ａの上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とが積層された電流ブロック層９ａが形成されている。なお、各層２〜８の組成および膜厚は、第２実施形態の各層２〜８と同様である。
【００７９】
ここで、第３実施形態では、露出されたリッジ部１２の上面を覆うように、リッジ部１２の上面上および電流ブロック層９ａの上面上に、約１μｍの膜厚を有するＡｕ−Ｚｎ層、Ａｕ層の順に積層されるＡｕ−Ｚｎ／Ａｕ層からなる第１ｐ側電極３１が形成されている。さらに、第１ｐ側電極３１を覆うように、電流ブロック層９ａの上面上と、第１ｐ側電極３１の上面上および両側面上と、ダミーリッジ部１３ａの上面上および両側面上とに、ｐ型第１クラッド層５側からＣｒ層、Ａｕ層の順に積層されるとともに、約５μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第２ｐ側電極３２が形成されている。なお、第１ｐ側電極３１は、本発明の「第１金属電極」の一例であり、第２ｐ側電極３２は、本発明の「第２金属電極」の一例である。また、Ｚｎは、本発明の「リッジ部を構成する半導体層と同じ導電型のドーパント」の一例である。
【００８０】
また、ｎ型ＧａＡｓ基板１の裏面上には、第２実施形態と同様に、ｎ型ＧａＡｓ基板１側からＡｕ−Ｇｅ層、Ａｕ層の順に積層されるＡｕ−Ｇｅ／Ａｕ層からなるｎ側電極１１が形成されている。これにより、第３実施形態による半導体レーザ素子が形成されている。
【００８１】
また、第３実施形態の半導体レーザ素子には、第１実施形態と同様に、共振器面付近のＭＱＷ活性層が無秩序化された、窓構造（図示せず）が形成されている。さらに、第３実施形態の半導体レーザ素子には、第１実施形態と同様に、上記窓構造を構成する共振器面付近のリッジ部１２の上面に、電流ブロック層９ａが形成された、端面非注入構造が形成されている。
【００８２】
次に、第３実施形態の半導体レーザ素子の製造プロセスについて説明する。まず、図１０および図１１に示した第２実施形態の製造プロセスと同様の製造プロセスを用いて、電流ブロック層９ａまでを形成した後、リッジ部１２上のＳｉＯ２層１５ａ（図１１参照）からなるマスクを除去する。その後、窒素雰囲気中で５２０℃、１０分間の熱処理を行うことにより、ｐ型第１クラッド層５、ｐ型第２クラッド層６および中間層７のｐ型化を行う。
【００８３】
この後、図１７に示したように、真空蒸着法などを用いて、露出されたリッジ部１２の上面上を覆うように、リッジ部１２の上面上および電流ブロック層９ａの上面上に、約１μｍの膜厚を有するＡｕ−Ｚｎ層、Ａｕ層の順に積層されるＡｕ−Ｚｎ／Ａｕからなる第１ｐ側電極３１を形成した後、リッジ部１２近傍にのみ、第１ｐ側電極３１が残るようにパターニングする。さらに、第１ｐ側電極３１を覆うように、電流ブロック層９ａの上面上と、第１ｐ側電極３１の上面上および両側面上と、ダミーリッジ部１３ａの上面上および両側面上とに、ｐ型第１クラッド層５側からＣｒ層、Ａｕ層の順に積層されるとともに、約５μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第２ｐ側電極３２を形成する。
【００８４】
次に、第２実施形態と同様に、ｎ型ＧａＡｓ基板１の裏面をエッチングした後に、ｎ型ＧａＡｓ基板１の裏面にｎ側電極１１を形成する。この後、水素窒素混合雰囲気中で４３０℃、５分間の熱処理を行うことにより、第１ｐ側電極３１、第２ｐ側電極３２およびｎ側電極１１のオーミックコンタクトを得る。このようにして、本発明の第３実施形態による半導体レーザ素子が形成される。
【００８５】
第３実施形態では、第１ｐ側電極３１は、コンタクト層８と同じ導電型のドーパントであるＺｎを含んでいるので、第１ｐ側電極３１とコンタクト層８との間の接触抵抗は小さくなり、良好なオーミックコンタクトを得ることができる。これにより、半導体レーザ素子の動作時の発熱をより低減することができる。また、コンタクト層８に対して密着性の小さい第１ｐ側電極３１および電流ブロック層９ａを覆うように、密着性の大きな第２ｐ側電極３２を形成することによって、第１ｐ側電極３１が剥離することを抑制することができる。これらにより、半導体レーザ素子の信頼性を向上させることができる。
【００８６】
（第４実施形態）
図１８は、本発明の第４実施形態による半導体レーザ素子を説明するための断面図である。図１８を参照して、この第４実施形態では、上記第２実施形態の構造において、ｐ側電極を１層構造にした例について説明する。なお、第４実施形態のその他の構造は、上記第２実施形態と同様である。
【００８７】
まず、図１８を参照して、この第４実施形態による半導体レーザ素子の構造について説明する。第４実施形態による半導体レーザ素子では、図９に示した第２実施形態の半導体レーザ素子と同様、ｎ型ＧａＡｓ基板１上に、ｎ型バッファ層２、ｎ型クラッド層３、発光層４およびｐ型第１クラッド層５が順次形成されている。ｐ型第１クラッド層５の上面上には、ｐ型第２クラッド層６、中間層７およびコンタクト層８から構成されるメサ形状（台形状）のリッジ部１２およびダミーリッジ部１３ａが形成されている。
【００８８】
また、第４実施形態では、第２実施形態と同様、ダミーリッジ部１３ａは、ｎ型ＧａＡｓ基板１の端部よりもわずかに内側に形成されている。これにより、ダミーリッジ部１３ａとｎ型ＧａＡｓ基板１の端部との間には、ダミーリッジ部１３ａからｐ型第１クラッド層５の上面が露出した領域が形成されている。また、ｐ型第１クラッド層５の上面上と、リッジ部１２の両側面上と、ダミーリッジ部１３ａの上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とが積層された電流ブロック層９ａが形成されている。なお、この第４実施形態の各層２〜８の組成および膜厚は、第２実施形態の各層２〜８と同様である。
【００８９】
また、第４実施形態では、露出されたリッジ部１２の上面上および電流ブロック層９ａの上面上を覆うように、ｐ型第１クラッド層５側からＣｒ層、Ａｕ層の順に積層されるとともに、約３μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第１ｐ側電極４０が形成されている。第１ｐ側電極４０は、リッジ部１２、ダミーリッジ部１３ａおよび電流ブロック層９ａの形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部１３ａ上に形成された第１ｐ側電極４０の部分４０ｂは、リッジ部１２上に形成された第１ｐ側電極４０の部分４０ａよりも電流ブロック層９ａの膜厚分（＝ｄ）だけ高さが大きくなっている。なお、第１ｐ側電極４０は、本発明の「第１金属電極」の一例である。
【００９０】
また、ｎ型ＧａＡｓ基板１の裏面上には、第２実施形態と同様に、ｎ型ＧａＡｓ基板１側からＡｕ−Ｇｅ層、Ａｕ層の順に積層されるＡｕ−Ｇｅ／Ａｕ層からなるｎ側電極１１が形成されている。これにより、第４実施形態による半導体レーザ素子が形成されている。
【００９１】
なお、第４実施形態の半導体レーザ素子の製造プロセスとしては、第１ｐ側電極４０の製造プロセス以外は、上記第２実施形態の製造プロセスと同様である。第１ｐ側電極４０の製造プロセスとしては、真空蒸着法などを用いて、露出されたリッジ部１２の上面上および電流ブロック層９ａの上面上を覆うように、ｐ型第１クラッド層５側からＣｒ層、Ａｕ層の順に積層されるとともに、約３μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第１ｐ側電極４０を形成する。この場合、第１ｐ側電極４０は、リッジ部１２、ダミーリッジ部１３ａおよび電流ブロック層９ａの形状を反映した凹凸形状に形成されるので、ダミーリッジ部１３ａ上に形成された第１ｐ側電極４０の部分４０ｂは、リッジ部１２上に形成された第１ｐ側電極４０の部分４０ａよりも電流ブロック層９ａの膜厚分（＝ｄ）だけ高さが大きくなる。
【００９２】
図１９は、図１８に示した第４実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図２０は、図１８に示した第４実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図１９および図２０を参照して、第４実施形態による半導体レーザ素子は、半導体レーザ素子の表面の第１ｐ側電極４０の凸部を下向きにして、半田などの低融点金属からなる融着材１５３を介して、サブマウント１５１の金属膜（電極）１５２に取り付けられる。ダミーリッジ部１３ａ上に形成された第１ｐ側電極４０の部分４０ｂは、リッジ部１２上に形成された第１ｐ側電極４０の部分４０ａよりも電流ブロック層９ａの膜厚分（＝ｄ）だけ高さが大きくなっているので、上記第４実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウント１５１に取り付ける場合には、サブマウント１５１とリッジ部１２上の第１ｐ側電極４０の部分４０ａとの間には所定の間隙（＝ｄ）が設けられる。これにより、リッジ部１２に加わる応力を低減することができる。
【００９３】
第４実施形態では、上記第２実施形態と同様、ダミーリッジ部１３ａの上面上および両側面上に電流ブロック層９ａを形成することによって、半導体レーザ素子をサブマウント１５１にジャンクションダウン方式で取り付ける場合に、半田などの融着材１５３がダミーリッジ部１３ａの側面上に付着したとしても、ダミーリッジ部１３ａには電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部１２にのみ流れるので、発光効率の高い半導体レーザ素子を形成することができる。
【００９４】
また、第４実施形態では、上記第２実施形態と同様、ダミーリッジ部１３ａを、ｎ型ＧａＡｓ基板１の端部よりもわずかに内側に形成することによって、ｎ型ＧａＡｓ基板１の端部には、ダミーリッジ部１３ａが形成されずに、ｎ型ＧａＡｓ基板１に対して平行な上面を有する電流ブロック層９ａが形成される。これにより、半導体レーザ素子をサブマウント１５１に取り付ける場合に、ｎ型ＧａＡｓ基板１の端部において、半田からなる融着材１５３が電流ブロック層９ａから、ｐ型第１クラッド層５、発光層４およびｎ型クラッド層３にまで回り込みにくくなる。その結果、ｐ側およびｎ側の各半導体層の端部において、さらにショートが発生しにくくなるので、半導体レーザ素子の信頼性をさらに向上させることができる。
【００９５】
なお、第４実施形態のその他の効果は、上記第２実施形態と同様である。
【００９６】
（第５実施形態）
図２１は、本発明の第５実施形態による半導体レーザ素子を説明するための断面図である。図２１を参照して、この第５実施形態では、上記第４実施形態の構造において、リッジ部の両側に、ダミーリッジ部が複数個（２個）ずつ存在する場合の構造について説明する。
【００９７】
まず、図２１を参照して、第５実施形態による半導体レーザ素子の構造について説明する。第５実施形態による半導体レーザ素子では、ｎ型ＧａＡｓ基板５１上に、ｎ型バッファ層５２、ｎ型クラッド層５３、発光層５４およびｐ型第１クラッド層５５が順次形成されている。ｐ型第１クラッド層５５の上面上には、約２．５μｍの幅（下端幅）を有するメサ形状（台形状）のリッジ部６２と、約３０μｍの幅（下端幅）を有するメサ形状（台形状）のダミーリッジ部６３ａおよび６３ｂとが形成されている。なお、ダミーリッジ部６３ａおよび６３ｂは、本発明の「支持部」の一例である。リッジ部６２、ダミーリッジ部６３ａおよび６３ｂは、ｐ型第２クラッド層５６、中間層５７およびコンタクト層５８から構成されている。
【００９８】
ここで、第５実施形態では、リッジ部６２の両側に、それぞれ、２つのダミーリッジ部６３ａおよび６３ｂが形成されている。また、リッジ部６２と、内側（リッジ部６２側）のダミーリッジ部６３ａとの中心間距離は、約７０μｍであり、リッジ部６２と、外側のダミーリッジ部６３ｂとの中心間距離は、約１２０μｍである。なお、チップ幅（図２１のｎ型ＧａＡｓ基板５１の幅）は、約３００μｍである。また、外側のダミーリッジ部６３ｂは、ｎ型ＧａＡｓ基板５１の端部よりもわずかに内側に形成されている。これにより、外側のダミーリッジ部６３ｂとｎ型ＧａＡｓ基板５１の端部との間には、ｐ型第１クラッド層５５の上面が露出した領域が形成されている。また、ｐ型第１クラッド層５５の上面上と、リッジ部６２の両側面上と、ダミーリッジ部６３ａおよび６３ｂの上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とが積層された電流ブロック層５９が形成されている。なお、第５実施形態の各層５２〜５８の組成および膜厚は、第１実施形態の各層２〜８と同様である。
【００９９】
また、第５実施形態では、露出されたリッジ部６２の上面上および電流ブロック層５９の上面上を覆うように、ｐ型第１クラッド層５５側からＣｒ層、Ａｕ層の順に積層されるとともに、約３μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第１ｐ側電極６０が形成されている。第１ｐ側電極６０は、リッジ部６２、ダミーリッジ部６３ａ、６３ｂおよび電流ブロック層５９の形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部６３ａおよび６３ｂ上に形成された第１ｐ側電極６０の部分６０ｂおよび６０ｃは、リッジ部６２上に形成された第１ｐ側電極６０の部分６０ａよりも電流ブロック層５９の膜厚分（＝ｄ）だけ高さが大きくなっている。なお、第１ｐ側電極６０は、本発明の「第１金属電極」の一例である。
【０１００】
また、ｎ型ＧａＡｓ基板５１の裏面上には、ｎ型ＧａＡｓ基板５１側からＡｕ−Ｇｅ層、Ａｕ層の順に積層されるＡｕ−Ｇｅ／Ａｕ層からなるｎ側電極６１が形成されている。これにより、第５実施形態による半導体レーザ素子が形成されている。
【０１０１】
図２２〜図２４は、本発明の第５実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図２１〜図２４を参照して、第５実施形態の半導体レーザ素子の製造プロセスについて説明する。まず、図３に示した第１実施形態の製造プロセスと同様の製造プロセスを用いて、ｎ型ＧａＡｓ基板５１上に、ｎ型バッファ層５２、ｎ型クラッド層５３、発光層５４、ｐ型第１クラッド層５５、ｐ型第２クラッド層５６、中間層５７およびコンタクト層５８を順次形成する。その後、図２２に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層５８上にＳｉＯ２層６５を形成する。ＳｉＯ２層６５をマスクとして、ｐ型第２クラッド層５６、中間層５７およびコンタクト層５８をエッチングすることにより、メサ形状（台形状）のリッジ部６２と、メサ形状（台形状）の内側のダミーリッジ部６３ａと、メサ形状（台形状）の外側のダミーリッジ部６３ｂとを形成する。このとき、外側のダミーリッジ部６３ｂは、ｎ型ＧａＡｓ基板５１の端部よりもわずかに内側に形成することにより、ダミーリッジ部６３ｂとｎ型ＧａＡｓ基板５１の端部との間に、ｐ型クラッド層５５の上面が露出した領域を形成する。
【０１０２】
次に、図２３に示すように、リッジ部６２上のＳｉＯ２層６５だけを残して、ダミーリッジ部６３ａおよび６３ｂ上のＳｉＯ２層６５を除去する。そして、リッジ部６２上のＳｉＯ２層６５をマスクとして、ｐ型第１クラッド層５５の上面上と、リッジ部６２の両両側面上と、ダミーリッジ部６３ａおよび６３ｂの上面上および両両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とからなる電流ブロック層５９を成長させる。
【０１０３】
次に、リッジ部６２上のＳｉＯ２層６５からなるマスクを除去する。その後、窒素雰囲気中で５２０℃、１０分間の熱処理を行うことにより、ｐ型第１クラッド層５５、ｐ型第２クラッド層５６および中間層５７のｐ型化を行う。
【０１０４】
この後、図２４に示すように、真空蒸着法などを用いて、露出されたリッジ部６２の上面上および電流ブロック層５９の上面上を覆うように、第１ｐ側電極６０を形成する。この第１ｐ側電極６０は、リッジ部６２、ダミーリッジ部６３ａ、６３ｂおよび電流ブロック層５９の形状を反映した凹凸形状に形成される。このため、ダミーリッジ部６３ａおよび６３ｂ上に形成された第１ｐ側電極６０の部分６０ｂおよび６０ｃは、リッジ部６２上に形成された第１ｐ側電極６０の部分６０ａよりも電流ブロック層５９の膜厚分（＝ｄ）だけ高さが大きくなる。
【０１０５】
この後、ｎ型ＧａＡｓ基板５１の裏面をエッチングした後に、図２１に示したように、ｎ型ＧａＡｓ基板５１の裏面上にｎ側電極６１を形成する。この後、水素窒素混合雰囲気中で４３０℃、５分間の熱処理を行うことにより、第１ｐ側電極６０およびｎ側電極６１のオーミックコンタクトを得る。このようにして、第５実施形態による半導体レーザ素子が形成される。
【０１０６】
図２５は、図２１に示した第５実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図２６は、図２１に示した第５実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図２５および図２６を参照して、第５実施形態による半導体レーザ素子は、半導体レーザ素子の表面の第１ｐ側電極６０の凸部を下向きにして、半田などの低融点金属からなる融着材１６３を介して、サブマウント１６１の金属膜（電極）１６２に取り付けられる。ダミーリッジ部６３ａおよび６３ｂ上に形成された第１ｐ側電極６０の部分６０ｂおよび６０ｃは、リッジ部６２上に形成された第１ｐ側電極６０の部分６０ａよりも電流ブロック層５９の膜厚分（＝ｄ）だけ高さが大きくなっているので、上記第５実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウント１６１に取り付ける場合には、サブマウント１６１とリッジ部６２上の第１ｐ側電極６０の部分６０ａとの間には所定の間隙（＝ｄ）が設けられる。これにより、リッジ部６２に加わる応力を低減することが可能になる。
【０１０７】
第５実施形態では、上記のように、リッジ部６２の両側に、それぞれ、２つのダミーリッジ部６３ａおよび６３ｂを設けることによって、半導体レーザ素子をサブマウント１６１にジャンクションダウン方式で取り付ける場合に、サブマウント１６１との接触面積が増加するので、より安定した取付を行うことができる。
【０１０８】
また、第５実施形態では、上記のように、ダミーリッジ部６３ａおよび６３ｂの上面上および両側面上に電流ブロック層５９を形成することによって、図２５および図２６に示すように、半導体レーザ素子をサブマウント１６１にジャンクションダウン方式で取り付ける場合に、半田からなる融着材１６３がダミーリッジ部６３ａおよび６３ｂの側面上に付着したとしても、ダミーリッジ部６３ａおよび６３ｂには電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部６２にのみ流れるので、発光効率の高い半導体レーザ素子を形成することができる。
【０１０９】
また、第５実施形態では、外側のダミーリッジ部６３ｂを、ｎ型ＧａＡｓ基板５１の端部よりもわずかに内側に形成することにより、ｎ型ＧａＡｓ基板５１の端部には、外側のダミーリッジ部６３ｂが形成されずに、ｎ型ＧａＡｓ基板５１に対して平行な上面を有する電流ブロック層５９を形成することができる。これにより、半導体レーザ素子をサブマウント１６１に取り付ける場合に、ｎ型ＧａＡｓ基板５１の端部において、半田からなる融着材１６３が電流ブロック層５９から、ｐ型第１クラッド層５５、発光層５４およびｎ型クラッド層５３にまで回り込みにくくなる。その結果、ｐ側およびｎ側の各半導体層の端部において、よりショートが発生しにくくなるので、半導体レーザ素子の信頼性をより向上させることができる。
【０１１０】
（第６実施形態）
図２７は、本発明の第６実施形態による半導体レーザ素子を説明するための断面図である。図２７を参照して、この第６実施形態では、本発明を２つの発光部を有する半導体レーザ素子（マルチビームレーザ）に適用する場合の例について説明する。
【０１１１】
まず、図２７を参照して、第６実施形態による半導体レーザ素子の構造について説明する。この第６実施形態による半導体レーザ素子では、２つの発光部８２ａおよび８２ｂが形成されている。具体的には、ｎ型ＧａＡｓ基板７１上に、ｎ型バッファ層７２およびｎ型クラッド層７３が順次形成されている。ｎ型クラッド層７３上には、２つの発光部８２ａおよび８２ｂに対応する位置に、２つの発光層７４が形成されている。各発光層７４上には、ｐ型第１クラッド層７５が形成されている。各ｐ型第１クラッド層７５の上面上には、約２．５μｍの幅（下端幅）を有するメサ形状（台形状）のリッジ部８３と約３０μｍの幅（下端幅）を有するメサ形状（台形状）のダミーリッジ部８４とが形成されている。なお、ダミーリッジ部８４は、本発明の「支持部」の一例である。リッジ部８３およびダミーリッジ部８４は、ｐ型第２クラッド層７６、中間層７７およびコンタクト層７８から構成されている。リッジ部８３とダミーリッジ部８４との中心間距離は、約６０μｍである。なお、全体のチップ幅（図２７のｎ型ＧａＡｓ基板７１の幅）は、約４００μｍであり、各発光部８２ａおよび８２ｂに対応する領域の幅は、約２００μｍである。また、発光部８２ａと発光部８２ｂとを分離するための約１０μｍ〜約５０μｍの幅を有する素子分離溝８５が形成されている。
【０１１２】
ここで、第６実施形態では、ダミーリッジ部８４は、ｎ型ＧａＡｓ基板７１の端部よりもわずかに内側に形成されている。これにより、ダミーリッジ部８４とｎ型ＧａＡｓ基板７１の端部との間には、ダミーリッジ部８４からｐ型第１クラッド層７５の上面が露出した領域が形成されている。また、ｐ型第１クラッド層７５の上面上と、リッジ部８３の両側面上と、ダミーリッジ部８４の上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とが積層された電流ブロック層７９が形成されている。なお、各層７２〜７８の組成および膜厚は、上記第１実施形態の各層２〜８と同様である。
【０１１３】
また、第６実施形態では、露出されたリッジ部８３の上面上および電流ブロック層７９の上面上を覆うように、ｐ型第１クラッド層７５側からＣｒ層、Ａｕ層の順に積層されるとともに、約３μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第１ｐ側電極８０が形成されている。第１ｐ側電極８０は、リッジ部８３、ダミーリッジ部８４および電流ブロック層７９の形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部８４上に形成された第１ｐ側電極８０の部分８０ｂは、リッジ部８３上に形成された第１ｐ側電極８０の部分８０ａよりも電流ブロック層７９の膜厚分（＝ｄ）だけ高さが大きくなっている。なお、第１ｐ側電極８０は、本発明の「第１金属電極」の一例である。
【０１１４】
また、ｎ型ＧａＡｓ基板７１の裏面上には、ｎ型ＧａＡｓ基板７１側からＡｕ−Ｇｅ層、Ａｕ層の順に積層されるＡｕ−Ｇｅ／Ａｕ層からなるｎ側電極８１が形成されている。これにより、第６実施形態による半導体レーザ素子が形成されている。
【０１１５】
図２８〜図３１は、本発明の第６実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図２７〜図３１を参照して、第６実施形態の半導体レーザ素子の製造プロセスについて説明する。まず、図３に示した第１実施形態の製造プロセスと同様の製造プロセスを用いて、ｎ型ＧａＡｓ基板７１上に、ｎ型バッファ層７２、ｎ型クラッド層７３、発光層７４、ｐ型第１クラッド層７５、ｐ型第２クラッド層７６、中間層７７およびコンタクト層７８を順次形成する。その後、図２８に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層７８上にＳｉＯ２層８６を形成する。ＳｉＯ２層８６をマスクとして、ｐ型第２クラッド層７６、中間層７７およびコンタクト層７８をエッチングすることにより、発光部８２ａおよび８２ｂに対応する領域に、それぞれ、メサ形状（台形状）のリッジ部８３と一対のダミーリッジ部８４とを形成する。このとき、ダミーリッジ部８４は、ｎ型ＧａＡｓ基板７１の端部よりもわずかに内側に形成することにより、ダミーリッジ部８４とｎ型ＧａＡｓ基板７１の端部との間に、ｐ型第１クラッド層７５の上面が露出した領域を形成する。
【０１１６】
次に、図２９に示すように、リッジ部８３上のＳｉＯ２層８６だけを残して、ダミーリッジ部８４上のＳｉＯ２層８６を除去する。そして、リッジ部８３上のＳｉＯ２層８６をマスクとして、ｐ型第１クラッド層７５の上面上と、リッジ部８３の両側面上と、ダミーリッジ部８４の上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とからなる電流ブロック層７９を成長させる。
【０１１７】
次に、リッジ部８３上のＳｉＯ２層８６からなるマスクを除去する。その後、窒素雰囲気中で５２０℃、１０分間の熱処理を行うことにより、ｐ型第１クラッド層７５、ｐ型第２クラッド層７６および中間層７７のｐ型化を行う。
【０１１８】
この後、図３０に示すように、真空蒸着法などを用いて、露出されたリッジ部８３の上面上および電流ブロック層７９の上面上を覆うように、第１ｐ側電極８０を形成する。この第１ｐ側電極８０は、リッジ部８３、ダミーリッジ部８４および電流ブロック層７９の形状を反映した凹凸形状に形成されるので、ダミーリッジ部８４上に形成された第１ｐ側電極８０の部分８０ｂは、リッジ部８３上に形成された第１ｐ側電極８０の部分８０ａよりも電流ブロック層７９の膜厚分（＝ｄ）だけ高さが大きくなる。
【０１１９】
次に、図３１に示すように、ｎ型ＧａＡｓ基板７１の裏面をエッチングした後に、ｎ型ＧａＡｓ基板７１の裏面上にｎ側電極８１を形成する。この後、水素窒素混合雰囲気中で４３０℃、５分間の熱処理を行うことにより、第１ｐ側電極８０およびｎ側電極８１のオーミックコンタクトを得る。
【０１２０】
この後、図２７に示したように、フォトリソグラフィ技術とエッチング技術とを用いて、電流ブロック層７９、ｐ型第１クラッド層７５および発光層７４をエッチングすることによって、約１０μｍ〜約５０μｍの幅を有する素子分離溝８５を形成する。このようにして、２つの発光部８２ａおよび８２ｂを有する第６実施形態による半導体レーザ素子が形成される。
【０１２１】
図３２は、図２７に示した第６実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図３３は、図２７に示した第６実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図３２および図３３を参照して、第６実施形態による半導体レーザ素子は、半導体レーザ素子の表面の第１ｐ側電極８０の凸部を下向きにして、半田などの低融点金属からなる融着材１６３ａおよび１６３ｂを介して、サブマウント１６１の金属膜（電極）１６２ａ、１６２ｂに取り付けられる。ダミーリッジ部８４上に形成された第１ｐ側電極８０の部分８０ｂは、リッジ部８３上に形成された第１ｐ側電極８０の部分８０ａよりも電流ブロック層７９の膜厚分（＝ｄ）だけ高さが大きくなっているので、上記第６実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウント１６１に取り付ける場合には、サブマウント１６１とリッジ部８３上の第１ｐ側電極８０の部分８０ａとの間には所定の間隙（＝ｄ）が設けられる。これにより、リッジ部８３に加わる応力を低減することができる。
【０１２２】
第６実施形態では、上記のように、ダミーリッジ部８４の上面上および両側面上に電流ブロック層７９を形成することによって、半導体レーザ素子をサブマウント１６１にジャンクションダウン方式で取り付ける場合に、半田からなる融着材１６３ａおよび１６３ｂがダミーリッジ部８４の側面上に付着したとしても、ダミーリッジ部８４には電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部８３のみに流れるので、発光効率の高い２つの発光部８２ａおよび８２ｂを有する半導体レーザ素子（マルチビームレーザ）を形成することができる。
【０１２３】
また、第６実施形態では、ダミーリッジ部８４を、ｎ型ＧａＡｓ基板７１の端部よりもわずかに内側に形成することにより、ｎ型ＧａＡｓ基板７１の端部には、ダミーリッジ部８４が形成されておらず、ｎ型ＧａＡｓ基板７１に対して平行な上面を有する電流ブロック層７９を形成することができる。これにより、半導体レーザ素子をサブマウント１６１に取り付ける場合に、ｎ型ＧａＡｓ基板７１の端部において、半田からなる融着材１６３ａおよび１６３ｂが電流ブロック層７９から、ｐ型第１クラッド層７５、発光層７４およびｎ型クラッド層７３にまで回り込みにくくなる。その結果、ｐ側およびｎ側の各半導体層の端部において、さらにショートが発生しにくくなるので、半導体レーザ素子の信頼性をさらに向上させることができる。
【０１２４】
（第７実施形態）
図３４は、本発明の第７実施形態による半導体レーザ素子を説明するための断面図である。図３４を参照して、この第７実施形態では、上記第１〜第６実施形態と異なり、リッジ部およびダミーリッジ部が垂直な側面を有する構造について説明する。
【０１２５】
まず、図３４を参照して、第７実施形態による半導体レーザ素子の構造について説明する。第７実施形態による半導体レーザ素子では、第１実施形態と同様、ｎ型ＧａＡｓ基板１上に、ｎ型バッファ層２、ｎ型クラッド層３、発光層４およびｐ型第１クラッド層５が順次形成されている。また、ｐ型第１クラッド層５の上面上には、約２．５μｍの幅（下端幅）を有するリッジ部９２と、約５０μｍの幅（下端幅）を有するダミーリッジ部９３とが形成されている。なお、ダミーリッジ部９３は、本発明の「支持部」の一例である。リッジ部９２およびダミーリッジ部９３は、ｐ型第２クラッド層６、中間層７およびコンタクト層８から構成されている。
【０１２６】
ここで、第７実施形態では、リッジ部９２およびダミーリッジ部９３が、垂直形状の側面を有するように形成されている。また、リッジ部９２と、ダミーリッジ部９３との中心間距離は、約１００μｍである。なお、チップ幅（図３４のｎ型ＧａＡｓ基板１の幅）は、約３００μｍである。また、ダミーリッジ部９３は、ｎ型ＧａＡｓ基板１の端部よりもわずかに内側に形成されている。これにより、ダミーリッジ部９３とｎ型ＧａＡｓ基板１の端部との間には、ダミーリッジ部９３からｐ型第１クラッド層５の上面が露出した領域が形成されている。また、ｐ型第１クラッド層５の上面上と、リッジ部９２の両側面上と、ダミーリッジ部９３の上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とが積層された電流ブロック層８９が形成されている。なお、この第７実施形態における各層２〜８の組成および膜厚は、それぞれ、上記第１実施形態の各層２〜８と同様である。
【０１２７】
また、第７実施形態では、露出されたリッジ部９２の上面上および電流ブロック層８９の上面上を覆うように、ｐ型第１クラッド層５側からＣｒ層、Ａｕ層の順に積層されるとともに、約３μｍの合計膜厚を有するＣｒ／Ａｕ層からなる第１ｐ側電極９０が形成されている。第１ｐ側電極９０は、リッジ部９２、ダミーリッジ部９３および電流ブロック層８９の形状を反映した凹凸形状に形成されている。このため、ダミーリッジ部９３上に形成された第１ｐ側電極９０の部分９０ｂは、リッジ部９２上に形成された第１ｐ側電極９０の部分９０ａよりも電流ブロック層８９の膜厚分（＝ｄ）だけ高さが大きくなっている。なお、第１ｐ側電極９０は、本発明の「第１金属電極」の一例である。
【０１２８】
また、ｎ型ＧａＡｓ基板１の裏面上には、ｎ型ＧａＡｓ基板１側からＡｕ−Ｇｅ層、Ａｕ層の順に積層されるＡｕ−Ｇｅ／Ａｕ層からなるｎ側電極１１が形成されている。これにより、第７実施形態による半導体レーザ素子が形成されている。
【０１２９】
図３５〜図３７は、本発明の第７実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図３４〜図３７を参照して、第７実施形態の半導体レーザ素子の製造プロセスについて説明する。まず、図３に示した第１実施形態の製造プロセスと同様の製造プロセスを用いて、ｎ型ＧａＡｓ基板１上に、ｎ型バッファ層２、ｎ型クラッド層３、発光層４、ｐ型第１クラッド層５、ｐ型第２クラッド層６、中間層７およびコンタクト層８を順次形成する。その後、図３５に示すように、フォトリソグラフィ技術とエッチング技術とを用いて、所定の間隔を隔てて、コンタクト層８上にＳｉＯ２層９５を形成する。ＳｉＯ２層９５をマスクとして、ｐ型第２クラッド層６、中間層７およびコンタクト層８をエッチングすることにより、垂直な側面形状を有するリッジ部９２およびダミーリッジ部９３を形成する。なお、垂直な側面形状を有するリッジ部９２およびダミーリッジ部９３は、エッチング条件を調節することにより、容易に形成することができる。このとき、ダミーリッジ部９３は、ｎ型ＧａＡｓ基板１の端部よりもわずかに内側に形成することにより、ダミーリッジ部９３とｎ型ＧａＡｓ基板１の端部との間に、ｐ型クラッド層５の上面が露出した領域を形成する。
【０１３０】
次に、図３６に示すように、リッジ部９２上のＳｉＯ２層９５だけを残して、ダミーリッジ部９３上のＳｉＯ２層９５を除去する。そして、リッジ部９２上のＳｉＯ２層９５をマスクとして、ｐ型第１クラッド層５の上面上と、リッジ部９２の両側面上と、ダミーリッジ部９３の上面上および両側面上とを覆うように、Ｓｅがドープされた約０．５μｍの膜厚を有するｎ型ＡｌＩｎＰ層と、約０．３μｍの膜厚を有するｎ型ＧａＡｓ層とからなる電流ブロック層８９を成長させる。
【０１３１】
次に、リッジ部９２上のＳｉＯ２層９５からなるマスクを除去する。その後、窒素雰囲気中で５２０℃、１０分間の熱処理を行うことにより、ｐ型第１クラッド層５、ｐ型第２クラッド層６および中間層７のｐ型化を行う。
【０１３２】
この後、図３７に示すように、真空蒸着法などを用いて、露出されたリッジ部９２の上面上および電流ブロック層８９の上面上を覆うように、第１ｐ側電極９０を形成する。第１ｐ側電極９０は、リッジ部９２、ダミーリッジ部９３および電流ブロック層８９の形状を反映した凹凸形状に形成される。このため、ダミーリッジ部９３上に形成された第１ｐ側電極９０の部分９０ｂは、リッジ部９２上に形成された第１ｐ側電極９０の部分９０ａよりも電流ブロック層８９の膜厚分（＝ｄ）だけ高さが大きくなる。また、第１ｐ側電極９０は、リッジ部９２およびダミーリッジ部９３の垂直形状の側面を反映した垂直形状の側面を有するように形成される。
【０１３３】
この後、ｎ型ＧａＡｓ基板１の裏面をエッチングした後に、図３４に示したように、ｎ型ＧａＡｓ基板１の裏面上にｎ側電極１１を形成する。この後、水素窒素混合雰囲気中で４３０℃、５分間の熱処理を行うことにより、第１ｐ側電極９０およびｎ側電極１１のオーミックコンタクトを得る。このようにして、第７実施形態による半導体レーザ素子が形成される。
【０１３４】
図３８は、図３４に示した第７実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。また、図３９は、図３４に示した第７実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。図３８および図３９を参照して、第７実施形態による半導体レーザ素子は、半導体レーザ素子の表面の第１ｐ側電極９０の凸部を下向きにして、半田などの低融点金属からなる融着材１５３を介して、サブマウント１５１の金属膜（電極）１５２に取り付けられる。ダミーリッジ部９３上に形成された第１ｐ側電極９０の部分９０ｂは、リッジ部９２上に形成された第１ｐ側電極９０の部分９０ａよりも電流ブロック層８９の膜厚分（＝ｄ）だけ高さが大きくなっているので、上記第７実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウント１５１に取り付ける場合には、サブマウント１５１とリッジ部９２上の第１ｐ側電極９０の部分９０ａとの間には所定の間隙（＝ｄ）が設けられる。これにより、リッジ部９２に加わる応力を低減することが可能となる。
【０１３５】
第７実施形態では、上記のように、ダミーリッジ部９３を垂直形状の側面を有するように形成することによって、第１ｐ側電極９０が、ダミーリッジ部９３の垂直形状の側面を反映した垂直形状の側面を有するように形成されるので、半導体レーザ素子をサブマウント１５１にジャンクションダウン方式で取り付ける場合に、半田からなる融着材１５３がダミーリッジ部９３の垂直形状の内側面間に溜まりやすくなる。これにより、ダミーリッジ部９３の垂直形状の内側面間に半田からなる融着材１５３を再現性よく埋め込むことができるとともに、半田からなる融着材１５３が素子端面側にはみ出しにくくすることができる。その結果、素子端面に半田からなる融着材１５３が回り込むことに起因して発生するショートをより抑制することができる。
【０１３６】
また、第７実施形態では、ダミーリッジ部９３を、ｎ型ＧａＡｓ基板１の端部よりもわずかに内側に形成することにより、ｎ型ＧａＡｓ基板１の端部には、ダミーリッジ部９３が形成されておらず、ｎ型ＧａＡｓ基板１に対して平行な上面を有する電流ブロック層８９を形成することができる。これにより、半導体レーザ素子をサブマウント１５１に取り付ける場合に、ｎ型ＧａＡｓ基板１の端部において、半田からなる融着材１５３が電流ブロック層８９から、ｐ型第１クラッド層５、発光層４およびｎ型クラッド層３にまで回り込みにくくなる。その結果、ｐ側およびｎ側の各半導体層の端部において、よりショートが発生しにくくなるので、半導体レーザ素子の信頼性をより向上させることができる。
【０１３７】
また、第７実施形態では、上記のように、ダミーリッジ部９３の上面上および両側面上に電流ブロック層８９を形成することによって、半導体レーザ素子をサブマウント１５１にジャンクションダウン方式で取り付ける場合に、半田からなる融着材１５３がダミーリッジ部９３の側面上に付着したとしても、ダミーリッジ部９３には電流が流れない。これにより、半導体レーザ素子に通電される電流は、リッジ部９２にのみ流れるので、発光効率の高い半導体レーザ素子を形成することができる。
【０１３８】
なお、今回開示された実施形態は、すべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１３９】
たとえば、上記第１〜第７実施形態では、半導体レーザ素子を構成する半導体層は、ＡｌＧａＩｎＰから形成されていたが、本発明はこれに限らず、ＡｌＧａＡｓ系、ＡｌＧａＩｎＡｓ系、ＧａＩｎＡｓＰ系およびＧａＮ系などのIII−Ｖ族化合物半導体を用いてもよい。
【０１４０】
また、上記第３実施形態では、第１ｐ側電極としてＺｎを含む金属層を用いたが、本発明はこれに限らず、リッジ部を構成する半導体層と同じ導電型のドーパントを含有していればよく、リッジ部を構成する半導体層がIII−Ｖ族化合物半導体であれば、Ｃｄ、Ｂｅ、Ｍｇ、ＣａおよびＢａからなるグループより選択される少なくとも１つの元素を含んでいてもよい。
【０１４１】
また、上記第１および第２実施形態では、第１ｐ側電極として、ｐ型第１クラッド層側からＣｒ層、Ａｕ層の順に積層されるＣｒ／Ａｕ層を、第２ｐ側電極として、ｐ型第１クラッド層側からＰｄ層、Ａｕ層の順に積層されるＰｄ／Ａｕ層を用いて形成したが、本発明はこれに限らず、ｐ型第１クラッド層側からＴｉ層、Ｐｔ層、Ａｕ層の順に積層されるＴｉ／Ｐｔ／Ａｕ層などの他の金属材料もｐ側電極材料として用いることができる。また、金属電極は２層以上であってもよい。
【０１４２】
また、上記第１〜第７実施形態では、電流ブロック層として、Ｓｅがドープされたｎ型ＡｌＩｎＰ層と、ｎ型ＧａＡｓ層との積層膜を用いたが、本発明はこれに限らず、ＳｉＮやＳｉＯ２などの絶縁層を用いてもよい。
【０１４３】
また、上記第１〜第３実施形態では、リッジ部とダミーリッジ部との間隔は約５０μｍであったが、本発明はこれに限らず、リッジ部から約２０μｍ以上の距離を隔ててダミーリッジ部を配置してもよい。これにより、電流ブロック層を形成する際に、マスクとして用いたＳｉＯ２膜の上に多結晶膜が成長することを抑制することができるので、半導体レーザ素子の抵抗が増大することを抑制することができる。
【０１４４】
また、上記第１〜第７実施形態では、リッジ部およびダミーリッジ部を形成する際に、ｐ型第１クラッド層を残すようにｐ型第２クラッド層をその膜厚分（＝ｄ）だけエッチング除去を行ったが、本発明はこれに限らず、ｐ型第１クラッド層とｐ型第２クラッド層との間にＧａＩｎＰなどからなるエッチングストップ層を設けてもよい。これにより、エッチングの制御性を向上させることができる。
【０１４５】
また、上記第１〜第７実施形態では、井戸層に圧縮歪みを導入した歪み補償構造の発光層を用いているが、本発明はこれに限らず、井戸層に引張り歪みを導入した歪み補償構造の発光層としてもよく、歪みを導入しない発光層としてもよい。
【０１４６】
また、本発明に用いる融着材を構成する半田の材料としては、ＰｂＳｎ、ＡｕＳｎ、ＡｇＳｎおよびＳｎＡｇＣｕなどを用いることができる。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１実施形態による半導体レーザ素子を説明するための断面図である。
【図２】本発明の第１実施形態による半導体レーザ素子の発光層の構造を説明するための断面図である。
【図３】本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。
【図８】図１に示した第１実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。
【図９】本発明の第２実施形態による半導体レーザ素子を説明するための断面図である。
【図１０】本発明の第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１１】本発明の第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１２】本発明の第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図１３】図９に示した第２実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。
【図１４】図９に示した第２実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。
【図１５】第２実施形態による半導体レーザ装置のｐ側電極膜厚と偏光比との関係を示す特性図である。
【図１６】Ｚｎがドープされたｐ型ＧａＡｓ層と金属層との間の抵抗と、電極間距離との関係を示す特性図である。
【図１７】本発明の第３実施形態による半導体レーザ素子を説明するための断面図である。
【図１８】本発明の第４実施形態による半導体レーザ素子を説明するための断面図である。
【図１９】図１８に示した第４実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。
【図２０】図１８に示した第４実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。
【図２１】本発明の第５実施形態による半導体レーザ素子を説明するための断面図である。
【図２２】本発明の第５実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２３】本発明の第５実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２４】本発明の第５実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２５】図２１に示した第５実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。
【図２６】図２１に示した第５実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。
【図２７】本発明の第６実施形態による半導体レーザ素子を説明するための断面図である。
【図２８】本発明の第６実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図２９】本発明の第６実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３０】本発明の第６実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３１】本発明の第６実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３２】図２７に示した第６実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。
【図３３】図２７に示した第６実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。
【図３４】本発明の第７実施形態による半導体レーザ素子を説明するための断面図である。
【図３５】本発明の第７実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３６】本発明の第７実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３７】本発明の第７実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。
【図３８】図３４に示した第７実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。
【図３９】図３４に示した第７実施形態による半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付ける方法を説明するための断面図である。
【図４０】従来のリッジ部を有する半導体レーザ素子を説明するための断面図である。
【図４１】図４０に示した従来の半導体レーザ素子をジャンクションダウン方式でサブマウントに取り付けた状態を示した断面図である。
【符号の説明】
【０１４８】
１  ｎ型ＧａＡｓ基板
２  ｎ型バッファ層
３  ｎ型クラッド層
４  発光層
５  ｐ型第１クラッド層
６  ｐ型第２クラッド層（リッジ部）
７  中間層（リッジ部）
８  コンタクト層（リッジ部）
９  電流ブロック層
１０、４０、６０、８０、９０  第１ｐ側電極（第１金属電極）
１１  ｎ側電極
１２  リッジ部
１３、１３ａ、６３ａ、６３ｂ、８４、９３  ダミーリッジ部（支持部）
２２  第２ｐ側電極（第１金属電極）
３１  第１ｐ側電極（第１金属電極）
３２  第２ｐ側電極（第２金属電極）
【図１】
2004319987.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2004319987.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004319987.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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