(57)【要約】【課題】本発明は、半導体素子の封止の際に、樹脂漏れによる樹脂バリが発生しない半導体装置を提供することにある。【解決手段】基板２に搭載された半導体素子を上型と下型からなる金型を挟み込んで型締めし封止する半導体装置１において、外部端子４の厚みより厚く形成された基板２上面のレジスト層５と、外部端子４上に形成されたレジスト層５の凹凸は、上型の押圧により圧縮され、レジスト層５に当接した上型６の接触面で均一となり、レジスト層５と上型６の隙間がレジスト層５により塞がれる。よって、封止の際の樹脂漏れが防止でき、樹脂バリの発生しない半導体装置１とすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
導電パターンを含む領域にレジスト層が形成された基板を、金型で型締めして樹脂封止する半導体装置であって、前記基板上面に形成した前記レジスト層の厚みは、前記導電パターンの厚みより、厚く形成されたことを特徴とする半導体装置。
【請求項２】
前記レジスト層は、複数のレジスト層で構成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のレジスト層は、前記導電パターンに形成された外部端子を除いた領域に形成されたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数のレジスト層の表面層は、前記導電パターンを除いた領域に形成されたことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、上型および下型からなる金型により樹脂封止をする半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置は、基板の上にパターン形成した電極に合わせて半導体素子を導通搭載するとともにワイヤボンディングし、この工程後に樹脂で封止してダイサーを用いてダイシングを行う。
【０００３】
半導体素子の封止には、上型と下型とからなる金型で半導体素子を搭載した基板を型締めし、エポキシ樹脂をトランスファモールド法により形成し半導体装置とする方法が一般的である。半導体装置は、外部回路と接続するため電極（外部端子）をパッケージの外側へ露出させる必要がある。従って、半導体装置を封止する際に、上型と下型を基板と外部端子に当接させ型締めをしても、基板と基板に形成した外部端子とで段差となり、その段差の部分が隙間となり、樹脂漏れが発生し、樹脂のバリとなることがある。
【０００４】
特許文献１に記載の半導体装置は、外部端子と基板の段差を無くすために、外部端子間および外部端子の一部を含む領域にレジスト層を形成し、隙間を塞ぐことで樹脂漏れも防止している。
【０００５】
【特許文献１】
特開平１１−２９８０４９号公報（段落番号００１３、図１）
【０００６】
【発明が解決しようとする課題】
しかし、従来の半導体装置において、樹脂漏れ防止のためのレジスト層を形成する場合、レジスト材を外部端子を含む基板の領域に均一に塗布しても、表面張力により外部端子上面のレジスト材が盛り上がり、逆に外部端子と外部端子の間には凹部が生じる。従って、この状態でレジスト材を硬化させレジスト層とし、金型を型締めして封止をすると、外部端子と外部端子の間の凹部が隙間となって、やはり樹脂漏れが発生するという問題がある。
【０００７】
そこで、本発明は、半導体素子の封止の際に、樹脂漏れによる樹脂バリが発生しない半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
この課題を解決するために本発明は、導電パターンを含む領域にレジスト層が形成された基板を、金型で型締めして樹脂封止する半導体装置であって、前記基板上面に形成した前記レジスト層の厚みは、前記導電パターンの厚みより、厚く形成されたことを特徴とする半導体装置としたものである。
【０００９】
これにより、金型を型締めした際に、導電パターン上に形成されたレジスト層は、上型の押圧により圧縮され、レジスト層に当接した上型の接触面で均一となり、導電パターンと基板との段差による隙間をレジスト層により塞ぐことができる。
【００１０】
ここで、レジスト層を形成するレジスト材は、所定の厚みが形成できるものであれば良く、液状レジスト、ペースト状レジスト、フィルム状レジストが使用でき、熱硬化性や紫外線硬化性のレジストが使用できる。
【００１１】
レジスト層を形成する際に、所定の厚みとなるように、レジスト材を塗布または転写するが、その際に、液状またはペースト状の場合は、スキージ等で均したり、フィルム状の場合は、平面板等で押圧して整形しても良い。
【００１２】
また、導電パターンとは、外部回路との接続をする外部端子を含む。導電パターンと外部端子は、基板上面に形成された金属製薄膜を溶融して同時に形成されるため、厚みも同じである。
【００１３】
【発明の実施の形態】
本発明の請求項１に記載の発明は、導電パターンを含む領域にレジスト層が形成された基板を、金型で型締めして樹脂封止する半導体装置であって、前記基板上面に形成した前記レジスト層の厚みは、前記導電パターンの厚みより、厚く形成されたことを特徴とする半導体装置としたものであり、金型を型締めした際の導電パターンと基板との段差によるレジスト層の隙間を塞ぐことができる。
【００１４】
請求項２に記載の発明は、前記レジスト層は、複数のレジスト層で構成されたことを特徴とする請求項１記載の半導体装置としたものであり、レジスト層を積層させることで、基板上面に形成したレジスト層の厚みを容易に厚くすることができるので、各レジスト層の形成に際しては、厳密なレジスト層の厚みの精度が不要となる。
【００１５】
請求項３に記載の発明は、前記複数のレジスト層は、前記導電パターンに形成された外部端子を除いた領域に形成されたことを特徴とする請求項２記載の半導体装置としたものであり、外部端子を露出してレジスト層を形成することにより、外部回路との接続が容易となる。
【００１６】
請求項４に記載の発明は、前記複数のレジスト層の表面層は、前記導電パターンを除いた領域に形成されたことを特徴とする請求項３記載の半導体装置としたものであり、外部端子を露出してレジスト層を形成することにより、外部回路との接続が容易となる。また、レジスト層を形成する際に使用するマスクフィルムのマスクする領域を変更するだけで、容易に表面層のレジスト層を形成できる。
【００１７】
（実施の形態１）
本発明に係る実施の形態１について、図１から図３に基づいて説明する。
【００１８】
図１は、本発明に係る実施の形態１の半導体装置の基板の平面図、図２は、図１の部分拡大側面を示す図、図３は図１のＡ−Ａ線の部分断面を示す図であり、図３（ａ）は、基板上面に形成したレジスト層を示す図、図３（ｂ）は、同基板を金型にて型締めした図である。
【００１９】
図１から図３において、半導体装置１は、電気的な接続をする導電パターン３を形成した基板２に、半導体素子（図示せず）が搭載されている。
【００２０】
上型６は、下型（図示せず）とで基板２を挟み込み型締めして、上型６へ樹脂を注入して半導体素子を封止する金型で、樹脂を注入してパッケージを形成するための凹部１５を有する。
【００２１】
基板２は、長手方向に複数の半導体装置１が同時に製造できるように形成されており、封止が完了するとダイサーによりダイシングされ、１つの半導体装置１が完成する。また、基板２の端部には、外部端子４を含む領域にレジスト層５が形成されている。
【００２２】
導電パターン３は、基板２の端部に外部と接続するための外部端子４を有し、半導体素子のそれぞれの端子と導通接続している。導電パターン３の厚みは、３０μｍに形成されている。
【００２３】
外部端子４は、平面視して略矩形状をしており、基板２の半導体素子搭載面と基板２の側面および基板２の底面に連続した電極を形成し、垂直断面が略コ字状をしている。また、外部端子４は、封止されたパッケージ（図示せず）から、基板２の側面および底面に形成された外部端子４が露出しており、外部の回路基板と接続される。外部端子４の厚みは３０μｍである。
【００２４】
図２に示すように、レジスト層５は、基板２の上面に形成されており、凹部１５により封止されたパッケージの端部が、ほぼ中心となるように形成され、レジスト層５の幅は０．４ｍｍとしている。つまり、レジスト層５は、基板２の端部から０．２ｍｍの幅がパッケージから露出することになる。
【００２５】
図３において、レジスト層５の基板２の上面の厚みＷ１は、導電パターン３の厚みＷ２より厚くなるよう形成されている。なお、導電パターン３の厚みＷ２は、３０μｍなので、Ｗ１はそれ以上であるが、３５〜４０μｍとしている。レジスト層５は、例えば液状レジスト材であり、紫外線の照射により硬化させ形成する。
【００２６】
次に、本実施の形態に係る半導体装置の製造方法について説明をする。
【００２７】
まず、導電パターン３を形成した基板２に液状レジスト材を、基板２の上面の厚みＷ１が、導電パターン３の厚みＷ２より厚くなるよう、基板２の全体に塗布する。
【００２８】
レジスト層５の領域以外は不要であるため、レジスト層５以外の領域をマスクしたマスクフィルムまたは露光用ガラス乾板等を基板２の上面に載置し、紫外線を照射して硬化させる。紫外線を照射した基板２を溶剤に浸透させ、レジスト層５以外のレジスト材を溶融させ、レジスト層５を形成する（図３（ａ））。
【００２９】
そして、半導体素子等を載置し、基板２に接続した後、樹脂封止をするために、上型６と下型にて基板２を型締めする。レジスト層５は、樹脂であるため弾力性があり、上型６を押圧することにより、レジスト層５の表面の凹凸は上型６と密着し均一となることにより、レジスト層５と上型６の隙間を塞ぐ（図３（ｂ））。
【００３０】
最後に、上型６に樹脂を充填し硬化させパッケージを形成し、ダイサーにて基板２をダイシングして半導体装置１とする。
【００３１】
上述した実施の形態では、レジスト層５は、外部端子４を含む基板２の端部の領域に形成したが、レジスト層５において外部端子４の領域を除いてレジスト層を形成してもよい。
【００３２】
図４は、基板２に外部端子４の領域を除いたレジスト層７を形成した図である。
【００３３】
外部端子４の領域を除いたレジスト層７の製造方法は、レジスト材を塗布し、硬化させる際に使用するマスクフィルムにてマスクする領域を、外部端子４を含む領域とすること以外は、図１に示されるレジスト層５の製造方法と同様である。
【００３４】
外部端子４の領域を除いたレジスト層７を形成することで、外部端子４と容易に外部回路との接続が可能となる。
【００３５】
以上のように、本発明に係る実施の形態１の半導体装置は、基板の上面に形成したレジスト層の厚みを、導電パターンの厚みより厚く形成する。こうすることで、金型を型締めした際に、導電パターン上に形成されたレジスト層は、上型の押圧により圧縮され、レジスト層に当接した上型の接触面で均一となり、導電パターンと基板との段差による隙間をレジスト層により塞ぐことができる。
【００３６】
また、外部端子の領域を除いたレジスト層を形成することで、外部回路との接続が容易となる。
【００３７】
（実施の形態２）
本発明に係る実施の形態２は、実施の形態１のレジスト層を複数の層で構成したものである。本実施の形態２ではレジスト層を２層とした。
【００３８】
本発明に係る実施の形態２について、図５から図７に基づいて説明する。
【００３９】
図５は、本発明に係る実施の形態２の半導体装置の基板の平面図であり、図５（ａ）は、基板に第１レジスト層を形成した図、図５（ｂ）は第１レジスト層の上に第２レジスト層を形成した図である。図６は、図５の部分拡大側面を示す図。図７は、図５（ｂ）のＢ−Ｂ線の部分断面を示す図であり、図７（ａ）は基板上面に形成したレジスト層を示す図、図７（ｂ）は、同基板を金型にて型締めした図である。
【００４０】
なお、図５から図７においては、基板２、導電パターン３、外部端子４および上型６は図１および図２と同様のものであるため、同符号を付して説明は省略する。
【００４１】
図５において、レジスト層８は、第１レジスト層９と第２レジスト層１０で構成される。
【００４２】
第２レジスト層１０は、第１レジスト層９と同じ領域に形成され、第１レジスト層９の上面に形成される。第２レジスト層１０は、第１レジスト層９を塗布し硬化させた後に形成されてレジスト層８が形成されている。
【００４３】
図６に示すように、第１レジスト層９および第２レジスト層１０は、凹部１５により封止されたパッケージの端部が、ほぼ中心となるように形成され、レジスト層８の幅は０．４ｍｍとしている。つまり、第１レジスト層９および第２レジスト層１０は、基板２の端部から０．２ｍｍの幅がパッケージから露出することになる。
【００４４】
第１レジスト層９は、厚みは２５〜３０μｍとし、第２レジスト層１０の厚みは２５〜３０μｍとしている。従って、レジスト層８の厚みは５０〜６０μｍであり、導電パターン３の厚みは３０μｍなので、基板２上面のレジスト層８の厚みが導電パターン３より厚く形成されたことになる。
【００４５】
次に、本実施の形態に係る半導体装置の製造方法について説明をする。
【００４６】
まず、導電パターン３を形成した基板２に液状レジストを塗布する。第１レジスト層９の領域以外は不要であるため、第１レジスト層９以外の領域をマスクしたマスクフィルムまたは露光用ガラス乾板等を基板２上面に載置し、紫外線を照射し硬化させる。紫外線を照射した基板２を溶剤に浸透させ、第１レジスト層９を形成する。次に、第１レジスト層９を形成した基板２に、再度、液状レジストを塗布する。第１レジスト層９を形成する際に使用したマスクフィルム等を基板２上面に載置し、紫外線を照射し硬化させる。紫外線を照射した基板２を溶剤に浸透させ、第２レジスト層１０を形成し、レジスト層８とする（図７（ａ））。
【００４７】
そして、樹脂封止をするために、上型６と下型にて基板２およびレジスト層８を型締めする。レジスト層８は、樹脂であるため弾力性があり、上型６を押圧することにより、レジスト層８の表面の凹凸は上型６と密着し均一となることにより、レジスト層８と上型６の隙間を塞ぐ（図７（ｂ））。
【００４８】
最後に、上型に樹脂を充填し硬化させ、ダイサーにて基板２をダイシングして半導体装置とする。
【００４９】
上述した実施の形態では、レジスト層８は、外部端子４を含む基板２の端部の領域に形成したが、レジスト層８において外部端子４の領域を除いてレジスト層を形成してもよい。
【００５０】
図８は、基板２に外部端子４の領域を除いてレジスト層１１を形成した図である。
【００５１】
外部端子４の領域を除いたレジスト層１１の製造方法は、レジスト材を塗布し、硬化させる際に、使用するマスクフィルムにてマスクする領域を、外部端子４を含む領域とすること以外は、図４に示されるレジスト層７の製造方法と同様である。このマスクフィルムを使用して第１レジスト層を硬化させた後に、第２レジスト層を形成することで、基板２に外部端子４の領域を除いたレジスト層１１を形成することができる。
【００５２】
また、レジスト層１１は、導電パターン３を含む基板２の端部の領域に形成したが、第２レジスト層において導電パターン３の領域を除いて形成してもよい。
【００５３】
図９は、第１レジスト層として外部端子４の領域を、第２レジスト層として外部端子および導電パターンの領域を除いて形成した図である。
【００５４】
レジスト層１２は、第１レジスト１３と第２レジスト層１４から構成される。
【００５５】
第１レジスト層１３は、図６にて説明したレジスト層と同様に、外部端子４の領域を除いて形成している。
【００５６】
第２レジスト層１４は、図９（ａ）で示すように外部端子４の領域および外部端子４へ接続する導電パターン３の領域を除いて形成している。
【００５７】
第１レジスト層として外部端子４の領域を、第２レジスト層として外部端子および導電パターンの領域を除いたレジスト層１２の製造方法は以下のように行う。
【００５８】
第１レジスト層１３を形成する際には、レジスト材を塗布し、硬化させる際に使用するマスクフィルムにてマスクする領域を、外部端子４を含む領域とする。そして、第２レジスト層１４を形成する際には、レジスト材を塗布し、硬化させる際に使用するマスクフィルムにてマスクする領域を、外部端子４と外部端子４に接続する導電パターン３を含む領域とする。
【００５９】
上記マスクフィルムを使用すること以外は、図４に示されるレジスト層７の製造方法と同様である。このマスクフィルムを使用して第１レジスト層１３を形成し硬化させた後に、第２レジスト層１４を形成することで、基板２に外部端子４の領域を除いたレジスト層１２を形成することができる（図９（ｂ））。
【００６０】
以上のように本発明に係る実施の形態２の半導体装置は、レジスト層を複数の層とし、レジスト層を積層させることで、基板上面に形成したレジスト層の厚みを厚くすることが可能である。よって、各レジスト層の形成に際しては、厳密なレジスト層の厚み精度を必要としない。
【００６１】
また、外部端子の領域を除いたレジスト層を形成することで、外部回路との接続が容易となる。
【００６２】
なお、実施の形態２について、レジスト層は２層としたが、上述の実施の形態に限定されるものではなく、３層以上としても可能である。
【００６３】
【発明の効果】
以上に述べたように請求項１記載の発明によれば、金型を型締めした際に、導電パターン上に形成されたレジスト層は、上型の押圧により圧縮され、レジスト層に当接した上型の接触面で均一となり、導電パターンと基板との段差による隙間をレジスト層により塞ぐことができる。よって、封止の際の樹脂漏れを防止でき、樹脂バリの発生しない半導体装置とすることができる。
【００６４】
請求項２記載の発明によれば、レジスト層を複数の層とし、レジスト層を積層させることで、導電パターン間に形成したレジスト層の厚みを容易に厚くすることが可能である。よって、各レジスト層の形成に際しては、厳密なレジスト層の厚みの精度が不要となる。また、導電パターン間の積層したレジスト層を導電パターンの厚みより厚く形成することにより、金型を型締めした際の導電パターンと基板との段差による隙間を塞ぐことができ、封止の際の樹脂漏れを防止できる。よって、樹脂バリの発生しない半導体装置とすることができる。
【００６５】
請求項３記載の発明によれば、レジスト層を外部端子の領域を除いて形成することで、容易に外部回路との接続が可能となる。
【００６６】
請求項４記載の発明によれば、レジスト層を、外部端子および外部端子に接続される導電パターンの領域を除いて形成することで、容易に外部回路との接続が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の基板の平面図
【図２】図１の部分拡大側面を示す図
【図３】図１のＡ−Ａ線の部分断面を示す図
【図４】基板に外部端子の領域を除いたレジスト層を形成した図
【図５】本発明の実施の形態２に係る半導体装置の基板の平面図
【図６】図５の部分拡大側面を示す図
【図７】図５のＢ−Ｂ線の部分断面を示す図
【図８】基板に外部端子の領域を除いてレジスト層を形成した図
【図９】第１レジスト層に外部端子の領域を、第２レジスト層に外部端子および導電パターンの領域を除いて形成した図
【符号の説明】
１  半導体装置
２  基板
３  導電パターン
４  外部端子
５，７，８，１１，１２  レジスト層
６  上型
９，１３  第１レジスト層
１０，１４  第２レジスト層
１５  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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