(57)【要約】【課題】トレンチのコーナー部でのパンチスルーを防止して、高い耐圧を確保できる半導体装置を提供すること。【解決手段】トレンチ３の先端部Ｃにｐオフセット領域５を形成しないことで、ｎボディ領域４の長さ（Ｌ１）を長くし、ｐソース領域６とｐドレイン領域に電圧を印加した場合、コーナー部Ａで空乏層がｐオフセット領域５に達してパンチスルーすることを防止する。【選択図】        図１
2004319741.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体領域の第１主面に形成されたトレンチと、前記トレンチと接して前記半導体基板の第１主面に形成された第２導電形の第１領域と、前記トレンチの底面から拡散により前記トレンチ底面から前記トレンチ側壁部に渡って形成された第１導電形の第２領域と、
前記第２領域内に、拡散により前記トレンチ底面から前記トレンチ側壁部に渡って形成された第２導電形の第３領域と、
前記第１領域と前記第３領域とに挟まれた前記トレンチ側壁上に絶縁膜を介して形成された制御電極とを有する半導体装置において、
前記トレンチ底面で内角が１８０度未満の角部において前記第３領域が前記トレンチ底面にのみ形成されることを特徴とする半導体装置。
【請求項２】
前記半導体領域は、第２導電形の半導体基板上に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電形の半導体領域の第１主面にトレンチを形成する工程と、
前記半導体領域の表面に第２導電形の第１拡散源を配置し、該第１拡散源から不純物を拡散して前記トレンチに隣接して前記半導体領域の表面層に第２導電形の第１領域を形成する工程と、
前記トレンチの底面に第１導電形の第２拡散源を配置して該第２拡散源から不純物を拡散して前記トレンチの底面から側壁に渡って第１導電形の第２領域を形成する工程と、
前記トレンチの底面で内角が１８０度未満の角部から所定の距離離れた箇所に前記トレンチの底面に第２導電形の第３拡散源を配置し、該第３拡散源から不純物を拡散して、前記角部に達することなく前記第２領域内に前記トレンチの底面から前記トレンチ側壁部に渡って第２導電形の第３領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１領域を形成する工程と前記第３領域を形成する工程を同時に行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３拡散源は、前記角部を形成する一方の辺から所定の距離離れた箇所に配置され、前記第３領域は、該第３拡散源から不純物を拡散して、前記一方の辺に達することなく前記第２領域内に前記トレンチの底面から前記角部を形成する他方の辺方向の前記トレンチ側壁部に渡って形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はスイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなど、高耐圧・大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴなどの半導体装置、特に、半導体基板表面を掘り下げたトレンチ内にゲート電極を設けたトレンチ型ラテラルパワーＭＯＳＦＥＴ（ＴＬＰＭ）などの半導体装置に関する。
【０００２】
【従来の技術】
携帯機器の急速な普及、通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性は高まっている。従来のパワーＭＯＳＦＥＴ単体と制御駆動回路との組み合わせに対し、横型パワーＭＯＳＦＥＴを制御回路に集積することにより、小型化、低消費電力化、高信頼性化、低コスト化などが期待されているため、ＣＭＯＳプロセスをベースにした高性能横型ＭＯＳＦＥＴの開発が精力的に進められている。従来のプレーナ構造の横型パワーＭＯＳＦＥＴを改良したトレンチ型の横型パワーＭＯＳＦＥＴが提案されている（例えば、特許文献１参照）。
【０００３】
図５は、従来のトレンチ構造の横型パワーＭＯＳＦＥＴの要部平面図である。ｐ−  基板５０にストライプ状に複数のトレンチ５１を形成し、これらトレンチ５１を横断するようにゲートポリシリコン５２を形成し、基板表面にゲート電極５３、櫛歯状のソース電極５４および櫛歯状のドレイン電極５５を形成した構成となっている。
ゲートポリシリコン５２はコンタクト部５６を介してゲート電極５３に電気的に接続される。ソース電極５４は、図１において図示省略するが、コンタクト部を介してトレンチ５１の底のソース領域となるｎ＋  拡散領域に電気的に接続される。また、ドレイン電極５５はコンタクト部５７を介してドレイン領域となるｎ＋  拡散に電気的に接続される。
【０００４】
つぎに、ＭＯＳＦＥＴとして電流を起動する活性領域における断面構造について説明する。図６は、図５のＩ−Ｉにおける縦断面図であり、活性領域に於ける構成を示している。ゲート酸化膜５９はトレンチ５１の側面に沿って均一な厚さで形成されている。このゲート酸化膜５９はトレンチ５１の底面も被覆している。第１の導体であるゲートポリシリコン５２は、ゲート酸化膜５９の内側に沿ってトレンチ５１の上から下まで形成される。
トレンチ５１の上半部の外側領域は、ｎ−  ドリフト領域となるｎ−  拡散領域６０となっており、そのｎ−  拡散領域６０内にドレイン領域となる前記ｎ＋  拡散領域５８が設けられている。また、トレンチ５１の底には、ソース領域となるｎ＋  拡散領域６１、およびｎ＋  拡散領域６１を囲むｐ−  ベース領域６２が形成される。
【０００５】
ｎ＋  拡散領域６１（ソース領域）はトレンチ５１内に設けられた第２の導電体であるポリシリコン６３およびコンタクト部６４を介してソース電極５４に電気的に接続されている。このポリシリコン６３は、トレンチ５１内において層間絶縁膜６５によりゲートポリシリコン５２から絶縁されている。この層間絶縁膜６５は、前記ｎ−  拡散領域（ｎ−  ドリフト領域）および前記ｎ＋  拡散領域５８（ドレイン領域）の表面も被覆しており、その上にはさらに層間絶縁膜６６が積層されている。前記コンタクト部６４はこの層間絶縁膜６６を貫通して設けられる。また、ドレインに対する前記コンタクト部５７はこの層間絶縁膜６６とその下の層間絶縁膜を貫通して設けられる。このようにして、従来のトレンチ構造の横型パワーＭＯＳＦＥＴ１００は製作される。
【０００６】
図７は、別の従来のトレンチ構造の横型パワーＭＯＳＦＥＴであり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のトレンチ底部の斜視図である。このＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴである。
図６と違うのは、ｐ基板７１（図６の５０に相当）上にｎウェル領域７２（図６にはなし）を形成し、このｎウェル領域７２内にトレンチ７３（図６の５１の導電形を逆にしたものに相当）を形成し、トレンチ７３の底部にｎボディ領域７４（図６の６２の導電形を逆にしたものに相当）を形成し、このｎボディ領域７４の内にｐオフセット領域７５（図６にはなし）を形成し、このｐオフセット領域７４の表面層にｐソース領域７６（図６の６１の導電形を逆にしたものに相当）を形成し、ｎウェル領域７２表面にｐオフセット領域７９（図６の６０の導電形を逆にしたものに相当）とｐドレイン領域８０（図６の５８の導電形を逆にしたものに相当）を形成したｐチャネルＭＯＳＦＥＴとした点である。トレンチ７３の側壁のｎボディ領域７４表面にｐチャネルが形成される。前記のｎボディ領域７４を形成することで、空乏層の伸びが抑制され、図６より高耐圧化することができる。
【０００７】
ｐオフセット領域７５とｎボディ領域７４は、トレンチ７３の底部にｐ形不純物とｎ形不純物をイオン注入し、これを拡散源７４ａ、７５ａとして、熱拡散して形成される。そのため、図７に示すように、ｎボディ領域７４とｐオフセット領域７５の角部Ａでの不純物濃度は直線部Ｂより低くなり、拡散深さは直線部Ｂより浅くなる。それは、トレンチ７３の角部Ａでは、角の一点から三次元的にｐ基板７１内やｎウェル領域７２内へ拡散が進むためである。
【０００８】
【特許文献１】
特開２００２−２８０５４９号公報  図１、図２
【０００９】
【発明が解決しようとする課題】
その結果、図７のｎボディ領域７４とｐオフセット領域７５は、トレンチの角部Ａでその不純物濃度は低くなり、ｎボディ領域の長さＬ３は短くなり、さらに、円筒部（直線部Ｂ）より球状殻部（角部Ａ）の方がｎボディ領域７４への空乏層幅も大きくなるため、パンチスルーが角部Ａで生じ易くなり、ドレイン・ソース間耐圧が低下する。
この発明の目的は、前記の課題を解決して、トレンチの角部でのパンチスルーを防止して、高い耐圧を確保できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形の半導体領域の第１主面に形成されたトレンチと、前記トレンチと接して前記半導体基板の第１主面に形成された第２導電形の第１領域と、前記トレンチの底面から拡散により前記トレンチ底面から前記トレンチ側壁部に渡って形成された第１導電形の第２領域と、前記第２領域内に、拡散により前記トレンチ底面から前記トレンチ側壁部に渡って形成された第２導電形の第３領域と、前記第１領域と前記第３領域とに挟まれた前記トレンチ側壁上に絶縁膜を介して形成された制御電極とを有する半導体装置において、前記トレンチ底面で内角が１８０度未満の角部において前記第３領域が前記トレンチ底面にのみ形成する構成とする。
【００１１】
また、  前記半導体領域は、第２導電形の半導体基板上に形成されるとよい。
また、第１導電形の半導体領域の第１主面にトレンチを形成する工程と、前記半導体領域の表面に第２導電形の第１拡散源を配置し、該第１拡散源から不純物を拡散して前記トレンチに隣接して前記半導体領域の表面層に第２導電形の第１領域を形成する工程と、前記トレンチの底面に第１導電形の第２拡散源を配置して該第２拡散源から不純物を拡散して前記トレンチの底面から側壁に渡って第１導電形の第２領域を形成する工程と、前記トレンチの底面で内角が１８０度未満の角部から所定の距離離れた箇所に前記トレンチの底面に第２導電形の第３拡散源を配置し、該第３拡散源から不純物を拡散して、前記角部に達することなく前記第２領域内に前記トレンチの底面から前記トレンチ側壁部に渡って第２導電形の第３領域を形成する工程とを有する製造方法とする。
【００１２】
また、前記第１領域を形成する工程と前記第３領域を形成する工程を同時に行うとよい。
また、前記第３拡散源は、前記角部を形成する一方の辺から所定の距離離れた箇所に配置され、前記第３領域は、該第３拡散源から不純物を拡散して、前記一方の辺に達することなく前記第２領域内に前記トレンチの底面から前記角部を形成する他方の辺方向の前記トレンチ側壁部に渡って形成すると製造方法とするとよい。
【００１３】
【発明の実施の形態】
〔実施例１〕
図１は、この発明の第１実施例の半導体装置の構成図で、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のトレンチの底部の斜視図である。同図（ａ）はｐチャネルトレンチ横型パワーＭＯＳＦＥＴのソース領域が底面にあるタイプの横型ＭＯＳＦＥＴ（ＴＬＰＭ／Ｓ）の活性領域の断面図である。また、同図（ｂ）では同図（ａ）のｎボディ領域４とｐオフセット領域５のみ示した。
同図（ａ）において、ｐ基板１上にｎウェル領域２を形成し、このｎウェル領域２内にトレンチ３を形成し、トレンチ３の底部にｎボディ領域４を形成し、このｎボディ領域４の内にｐオフセット領域５を形成し、また、ｎウェル領域２の表面層にｐオフセット領域９を形成する。
【００１４】
トレンチ３内壁にゲート酸化膜７を形成し、このゲート酸化膜７を介して、トレンチ３側壁上にゲート電極８を形成する。トレンチ３を層間絶縁膜１１で充填し、層間絶縁膜１１に開口部を形成し、ｐソース領域６上とｐドレイン領域１０を形成し、該ｐソース領域６上とｐドレイン領域１０上にチタン／窒化チタン（Ｔｉ／ＴｉＮ）などのバリアメタル１２を形成し、開口部にタングステン１３を充填し、表面を平坦化して、その上にアルミニウム膜を形成してソース電極１４とドレイン電極１５をそれぞれ形成する。
同図（ｂ）において、このトレンチ３の底部に形成されるｎボディ領域４は、トレンチの底面３ａの全面にｎ形不純物をイオン注入し、これを拡散源４ａとして、熱拡散して形成する。そのため、ストライプ状のトレンチ３の角部Ａでのｎボディ領域４の不純物濃度はストレート部Ｂより低く、拡散深さは浅くなる。
【００１５】
図２は、各領域を形成するためマスクを重ねて描いた図である。２１は、ｎウエル領域２形成用マスクの開口部で、２２は、トレンチ形成用マスクの開口部で、２３はｐオフセット領域５、９を形成する際のマスクを示す。
まず、開口部２１にｎ形不純物をイオン注入し、熱拡散してｎウエル領域２を形成する。その後、開口部２２にトレンチ３を形成し、さらに同じマスクを用いトレンチ底部３ａ全面にｎ形不純物をイオン注入し、熱拡散してｎボディ領域４を形成する。その後、トレンチを埋めるようにレジストを形成し、マスク２３にのみレジストを残し、マスク２３により、ストライプ状のトレンチ３のの先端部Ｃをマスクして、ｐ形不純物をトレンチ３の底面３ａにイオン注入し、これを拡散源５ａとし、また同時にｎウェル領域２の表面にもイオン注入し、これを図示しない拡散源として、熱拡散して、ｐオフセット領域５、９をそれぞれ形成する。尚、ｐオフセット領域５、９はそれぞれ別々の工程で形成しても構わない。
【００１６】
このように、トレンチ３の先端部Ｃにｐオフセット領域５を形成しないことで、ｎボディ領域４の長さ（Ｌ１）が長くなり、ｐソース領域６を高電位、ｐドレイン領域１０をグランド電位にして電圧を印加した場合、空乏層がｐオフセット領域５に達するパンチスルー現象を防止することができて、高耐圧化（ソース・ドレイン耐圧が３０Ｖ以上）を図ることができる。また、トレンチ３の先端Ｃに、上側のｐオフセット領域９も下側のオフセット領域も形成しないために、上側のｐオフセット領域９から伸びた空乏層は下側のｐオフセット領域５に達し難くなり、トレンチの先端部Ｃでのパンチスルーは防止しされて、高耐圧化を図ることができる。
【００１７】
また、このようにトレンチの先端部Ｃにｐオフセット領域５を形成しないことで、この箇所での電界強度を他の箇所より小さくすることができる。そのため、耐圧低下を引き起こす箇所をこの箇所以外にすることができる。
また、ｐオフセット領域５が形成されない箇所の面積は全体の活性領域の面積と比べて極めて小さいために、電流駆動能力の低下は殆ど起こらず、オン抵抗の増大は殆どない。
また、前記の拡散源４ａがトレンチ３の先端部Ｃに形成しない場合も、拡散で形成されるｎボディ領域４が図１のようにトレンチ３の先端部からはみ出して形成されるときは、前記した効果が得られる。また、拡散源５ａをトレンチの底面３ａの外周部を除いて配置し、ｐオフセット領域５をトレンチの底面３ａの下に形成した場合も前記した効果が得られる。
【００１８】
尚、基板を含めて各領域の導電形を逆にし、ｎチャネルＭＯＳＦＥＴとした場合も同様の効果が得られる。また、トレンチ３の先端部Ｃにはチャネルが必ずしも形成されなくても構わない。それは、チャネル形成領域の全面積に対して先端部Ｃのチャネル形成領域の面積が極めて小さく、オン抵抗に与える影響が小さいためである。
〔実施例２〕
図３は、この発明の第２実施例の半導体装置の構成図で、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のトレンチの底部の斜視図である。同図（ａ）はｎチャネルトレンチ横型パワーＭＯＳＦＥＴのソース領域が底面にあるタイプの横型ＭＯＳＦＥＴ（ＴＬＰＭ／Ｓ）の活性領域の断面図を示である。また、同図（ｂ）では同図（ａ）のｐボディ領域３４とｎオフセット領域３５のみ示した。
【００１９】
図１との違いは、ｐ基板３１上に形成するｎウェル領域２をｐウェル領域３２に代え、各領域の導電形を逆にして、ｐチャネルＭＯＳＦＥＴをｎチャネルＭＯＳＦＥＴに代えた点である。この場合も第１実施例と同様にコーナー部Ａでのパンチスルーが防止されて高耐圧を確保できる。尚、図中の３６はｎソース領域、３７はゲート絶縁膜、３８はゲート電極、３９はｎオフセット領域、４０はｎドレイン領域、４１は層間絶縁膜、４２はバリアメタル、４３はタングステン、４４はソース電極、４５はドレイン電極、Ｌ２はｐボディ領域の長さである。
〔実施例３〕
図４は、この発明の第３実施例の半導体装置の要部平断面図で、図１（ａ）の半導体装置に対応するものであり、便宜上ｎウェル領域２、トレンチ３およびｐオフセット領域５のみを記載したものである。
【００２０】
同図（ａ）、同図（ｂ）、同図（ｃ）はいずれも、トレンチ３によりｎウェル領域２が島状に形成されたものである。
同図（ａ）は、トレンチ３の外周の両端にマスクを形成して不純物を導入し拡散することで、角部Ａにｐオフセット領域５を形成しないようにしたものである。
同図（ｂ）は、角部Ａの周囲にマスクを形成し、角部Ａにｐオフセット領域５を形成しないようにしたものである。
同図（ｃ）は、トレンチ３に凸部Ｄを形成し、この凸部Ｄの先端部分にマスクを形成して不純物を導入し、該不純物を拡散して、角部Ａにｐオフセット領域５を形成しないようしたものである。
【００２１】
【発明の効果】
この発明によれば、トレンチの先端部にオフセット領域を形成しないことで、パンチスルーによる耐圧低下を防止できる。
また、トレンチの先端部にオフセット領域を形成しない面積は極めて小さいため、電流駆動力の低下は殆どない。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は（ａ）のトレンチの底部の斜視図
【図２】各領域を形成するためのマスクを重ねて描いた図
【図３】この発明の第２実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は（ａ）のトレンチの底部の斜視図
【図４】この発明の第２実施例の半導体装置の構成図で、（ａ）、（ｂ）、（ｃ）はいずれもトレンチによりｎウェル領域を島状に形成した図
【図５】従来のトレンチ構造の横型パワーＭＯＳＦＥＴの要部平面図
【図６】図４のＩＩ−ＩＩにおける縦断面図
【図７】別の従来のトレンチ構造の横型パワーＭＯＳＦＥＴであり、（ａ）は要部断面図、（ｂ）は（ａ）のトレンチ底部の斜視図
【符号の説明】
１、３１  ｐ基板
２    ｎウェル領域
３、３３  トレンチ
３ａ、３３ａ  底面
４    ｎボディ領域
４ａ  拡散源（ｎボディ領域）
５    ｐオフセット領域
５ａ  拡散源（ｐオフセット領域）
６    ｐソース領域
７、３７  ゲート絶縁膜
８、３８  ゲート電極
９    ｐオフセット領域
１０    ｐドレイン領域
１１、４１  層間絶縁膜
１２、４２  バリアメタル
１３、４３  タングステン
１４、４４  ソース電極
１５、４５  ドレイン電極
３２    ｐウェル領域
３４    ｐボディ領域
３４ａ  拡散源（ｐボディ領域）
３５    ｎオフセット領域
３５ａ  拡散源（ｎオフセット領域）
３６    ｎソース領域
３９    ｎオフセット領域
４０    ｎドレイン領域
【図１】
2004319741.tif 000003
【図２】
2004319741.tif 000004
【図３】
2004319741.tif 000005
【図４】
2004319741.tif 000006
【図５】
2004319741.tif 000007
【図６】
2004319741.tif 000008
【図７】
2004319741.tif 000009