(57)【要約】【課題】タップ数を削減することにより高密度集積を可能にする集積回路のレイアウト設計方法を提供する。【解決手段】タップを持たないセルを少なくとも一部に含むセルライブラリを用いる集積回路のレイアウト設計方法であって、セルライブラリを参照してセルを仮配置し（Ｓ０２）、ウェルにおけるタップの適正数を決定し（Ｓ０３）、及び決定されたウェルタップの適正数が既に配置されているタップ総数より大きい場合に（Ｓ０４：Ｙ）タップを追加する（Ｓ０５）ような工程を備える。【選択図】  図２
2004319855.tif 000002
【特許請求の範囲】
【請求項１】
タップを持たないセルを少なくとも一部に含むセルライブラリを用いる集積回路のレイアウト設計方法であって、
前記セルライブラリを参照して前記セルを仮配置する工程と、
前記セルが仮配置されたウェルに対応する前記タップの適正数を決定する工程と、
前記決定されたタップの適正数に対応するようにタップを前記ウェルに最適分布させる工程と、
を備えることを特徴とするレイアウト設計方法。
【請求項２】
前記タップの適正数を決定する工程では、前記ウェルにおける電位を安定させるに充分な数のタップを前記適正数として決定する、請求項１に記載のレイアウト設計方法。
【請求項３】
前記最適分布させる工程では、前記決定されたタップの適正数が、当該ウェルに配置された前記セルに予め設けられていたタップの総数を超える場合には、当該超える数の前記タップを当該ウェルに追加する、請求項１に記載のレイアウト設計方法。
【請求項４】
前記最適分布させる工程では、前記適正数のタップが前記ウェルに対し幾何学的に均等に分散するように前記適正数のタップを最適分布させる、請求項１乃至３のいずれか一項に記載のレイアウト設計方法。
【請求項５】
前記最適分布させる工程の後に、
前記最適分布されたタップの位置に基づいて１以上の前記セル及び／または前記最適分布されたタップを設計基準に適合するように位置調整し本配置する工程をさらに備える、請求項１乃至４のいずれか一項に記載のレイアウト設計方法。
【請求項６】
タップを持たないセルを少なくとも一部に含む集積回路のレイアウト設計方法であって、
前記セルライブラリを参照して前記セルを仮配置する工程と、
前記セルが仮配置されたウェルの面積に基づいて、当該ウェルに対する前記タップの適正数を決定する工程と、
前記決定されたタップの適正数が、当該ウェルに配置された前記セルに予め設けられていたタップの総数を超える場合には、当該超える数の前記タップを当該ウェルに最適分布させて追加する工程と、
前記最適分布されたタップの位置に基づいて１以上の前記セル及び／または前記最適分布されたタップを設計基準に適合するように位置調整し本配置する工程と、を備えたことを特徴とするレイアウト設計方法。
【請求項７】
請求項１乃至６のいずれかのレイアウト設計方法によって製造されたことを特徴とする集積回路。
【請求項８】
請求項７に記載の集積回路を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ等の集積回路の回路設計技術に係り、特に、適正なウェルタップ数を実現するのに適したレイアウト設計方法の改良に関する。
【０００２】
【従来の技術】
ＬＳＩ設計の手順には、システム仕様に基づいて行われる機能設計、機能設計に基づいて論理ゲートを具体化する論理設計工程、基本回路単位であるセルライブラリを参照してＬＳＩマスクのパターンを設計するレイアウト設計等が存在する。このレイアウト設計は、インバータ、ＮＯＲ、フリップフロップ等の機能ブロックを一定の矩形領域に内に収まるレイアウトしたセルを予め論理ライブラリに登録しておき、そのライブラリを参照して能率的にＬＳＩ設計するスタンダードセル方式が利用するものである。
【０００３】
近年、ＣＭＯＳトランジスタ等を利用するＬＳＩにおいて、トランジスタのオフ状態におけるリーク電流を防止したり安定的な動作を確保したりするために、ウェル電位を固定することが行われていた。例えば、特開２００１−２３７３２８号公報には、ウェル電位を電源電位とは独立して設定可能にするためにトランジスタのソース用拡散領域とは独立した拡散領域を設ける技術が開示されている（特許文献１）。また特開平１０−１５４７５６号公報には、セルライブラリを用いるレイアウト設計において、ＭＯＳトランジスタのしきい値を制御するために基板又はウェルの電位を電源電圧とは異なる電位に設定する技術が開示されている（特許文献２）。これらの技術において、ライブラリに登録される総てのスタンダードセルには回路設計時にそのセル内に適当な数のウェルタップが予め標準的に配置されていることが多い。
【０００４】
【特許文献１】
特開２００１−２３７３２８号公報
【特許文献２】
特開平１０−１５４７５６号公報
【発明が解決しようとする課題】
しかしながら、上記従来のスタンダードセルを利用してレイアウト設計をしてウェル内に複数のセルを配置した場合、当該ウェルに所定の電位を供給するウェルタップの数は、各々のセルにおけるウェルタップ数の累計になり過剰になる場合が多かった。
【０００５】
すなわち、比較的小さなセルを多数高密度に配置した領域では、物理設計ルールに鑑みれば、ウェル電位を保つという目的のためには、必ずしも各セルに配置されているウェルタップの総てが必要とはならなかった。プロセスの微細化が進むにつれて、高密度実装という目的の為には、過剰なウェルタップはむしろ排除して、より多くのセルを配置できるようにすべきところである。
【０００６】
【課題を解決するための手段】
そこで、本発明はタップ数を削減することにより高密度集積を可能にする集積回路のレイアウト設計方法を提供することを目的とする。
【０００７】
本発明は、タップを内部に持たないセルを少なくとも一部に含むセルライブラリを用いる集積回路のレイアウト設計方法であって、セルライブラリを参照してセルを仮配置する工程と、セルが仮配置されたウェルに対応するタップの適正数を決定する工程と、決定されたタップの適正数に対応するようにタップをウェルに最適分布させる工程と、を備えることを特徴とする。
【０００８】
上記方法によれば、セルライブラリに登録されたセルに対し、論理ゲートが配置され、セルの面積等に応じて適当な数のタップが予め配置されている。例えば、ＮＡＮＤゲート等比較的大きなセルには１個又は複数個のタップが配置されているが、ＮＯＴゲートのように比較的小さなセルにはタップが何も設けられていない。このようにタップを設けないセルを配置する理由は、セルを配置したウェル内のタップの総数を必要に応じて追加可能にするためであり、最初から過剰なタップを形成しないためである。なお、面積が相対的に大きいからタップを設けなければならない訳ではなく、同様に面積が相対的に小さいからといってタップを設けてはならない訳ではない。セル面積に比して総タップ数を少なく設定しておけばよい。また、タップを持たないセルのみで構成されたセルライブラリであっても良い。次にレイアウト設計においてセルを仮配置するとともに、実際にセルが仮配置されたウェルにおいて適正な数のタップ数が決定される。この決定された適正数のタップ数になるようにタップを各セルに最適分布すれば、当該ウェルは当該ウェルに対して適正数のタップを適正な分布で備えることになる。すなわち過剰なタップを排除し適正な分布のタップを配置することが可能となる。
【０００９】
本発明において「タップ」とは、ウェル（ＮウェルやＰウェル）を所定の電位に維持するための電源接続端のことであり、特にウェルに対する接続構造や接続に係わる層構造に限定はない。
【００１０】
「セル」とは、集積回路における回路や素子の機能単位のことで、インバータ、ＮＯＲ、フリップフロップ等の所定の機能を奏する機能ブロックを、立上がり・立下がり遅延などの電気的特性に関する仕様を満たし、かつ、幅は異なるが高さがほぼ一定の矩形領域内に収まるよう予めレイアウト設計したものをいう。セルには、単一のトランジスタ、トランジスタを組み合わせて一定の機能を奏するように設計された基本論理ゲート、メモリセル、受光単位のピクセル、集積度を高めて得られるメガセル等を含む。
【００１１】
「セルライブラリ」とは、上記セルを一つまたは複数組み合わせたものを予め設計し検証し登録・資産化した相対的なデータベースをいう。特に本発明においてはタップがセルの大きさや条件に応じて配置されており、タップが配置されていないセルを少なくともひとつ以上含むことを前提とする。セルライブラリ全体としてはセル総面積に比べタップ数が少なめになるように予め設けるタップ数を制限しておくことが好ましい。タップが予め配置されていないセルのみで構成されたセルライブラリであっても良い。
「ウェル」とは、シリコン基板表面近傍に形成された比較的深い不純物添加領域をいう。ウェルには添加する不純物に応じてＮウェルまたはＰウェルが存在する。ウェルはシングルウェルの他に、ツインウェルやトリプルウェル等の重層構造を含むものとする。
【００１２】
「仮配置」とは、与えられた論理設計仕様に基づいてセルを集積回路内に配置することをいう。
【００１３】
「適正数」は、例えば、ウェルにおける電位を安定させるに充分な数をいう。高密度集積のためには、タップ数の多少に応じてウェル内に生ずる電位差が機能実現上影響の無い範囲でなるべく小さな数が好ましい。適正数は、例えばウェルの面積に対応して定められることが好ましい。タップからの距離が大きくなると電位差が大きくなるため、タップを均等な分布にすることを前提にすれば、ウェルの面積に応じた数のタップを配置すればウェル内の電位差をほぼ無くすことができるからである。
【００１４】
「分布」させる方法としては、例えば、適正数のタップがウェルに対し幾何学的に均等に分散するように適正数のタップを再配置する（例えばウェル形状に対する幾何学的重心を求めそれに対応するようにタップを均等に配置する）ことや、セルの特性に応じてウェル内の電位分布を予測し電位分布の疎密を解消するようにタップを配置することが考えられる。
【００１５】
そのために、例えば、最適分布させる工程では、決定されたタップの適正数が、当該ウェルに配置されたセルに予め設けられていたタップの総数（すなわち、ウェルに使用されたセルのうちタップが予め配置されていたもの総てについて、そのタップ数を合計したもの）を超える場合には、当該超える数のタップを当該ウェルに新たに追加する。当該方法によれば、まず当該ウェルに妥当な数のタップ数が求められ、当該ウェル内に仮配置されていた総てのセルのタップ合計数と比較する。そして足りない分のタップをウェルに追加するのである。その追加されるタップは全体として適正な分布になるようにする。
【００１６】
なお、当該ウェルに配置されたセルに予め設けられていたタップの総数を適正数が超える場合には、何も変更を加えない。
【００１７】
さらに本発明では、最適分布させる工程の後に、最適分布されたタップの位置に基づいて１以上のセル及び／または最適分布されたタップ（すなわち、１以上のセル若しくは最適分布されたタップのいずれか一方、または、１以上のセル及び最適分布されたタップの双方）を設計基準に適合するように位置調整し本配置ことは好ましい。このような工程によれば、新たに配置されたタップと既に存在するセルとの位置関係が設計基準上を満たさないタップが再配置された場合であっても、当該本配置により設計基準を満たすようにタップセルの位置が微調整される。
【００１８】
ここで「設計基準」とは、素子間の平面的寸法、相互位置関係、立体的位置関係、素子分離の間隔などについて、信頼性や安全性の要求を満たすように定められた基本規則（最小寸法）をいい、集積回路の世代毎に定められる。
【００１９】
本発明は、タップを持たないセルを少なくとも一部に含むセルライブラリを用いる集積回路のレイアウト設計方法であって、セルライブラリを参照してセルを仮配置している工程と、セルが仮配置されたウェルの面積に基づいて、決定されたタップの適正数が、当該ウェルに配置されたセルに予め設けられていたタップの総数を超える場合には、当該超える数のタップを当該ウェルに最適分布させて追加する工程と、最適分布されたタップの位置に基づいて１以上のセル及び／または最適分布されたタップ（すなわち、１以上のセル若しくは最適分布されたタップのいずれか一方、または、１以上のセル及び最適分布されたタップの双方）を設計基準に適合するように位置調整し本配置する工程と、を備えたことを特徴とする。
【００２０】
上記方法によれば、まずセルの仮配置によりウェルの面積が決まり、当該ウェルの面積に応じて適正なタップ数が決定される。そして当該適正なタップ数が既にタップが設けられているセルにおけるタップの総数を超える場合、その足りない分のタップがウェル内に最適分布となるように追加される。最後に設計基準に鑑み当該基準を満たしていないセルの位置が調整される。
【００２１】
本発明は、本発明に係るレイアウト設計方法によって製造されたことを特徴とする集積回路でもある。当該レイアウト設計方法によれば、タップ数を最小限にしながらウェル内の電位分布を安定的に確保できるので、性能が良く高密度に実装された集積回路を提供可能である。
【００２２】
ここで「集積回路」とは、トランジスタ、ダイオード等の能動素子や抵抗、キャパシタ等の受動素子を半導体基板上に一体的に作り込んだデバイスをいう。
【００２３】
当該発明はこのような集積回路を備える電子機器にも関する。ここで「電子機器」とは、本発明に係る集積回路を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記表示装置を備えるパーソナルコンピュータ、携帯電話、ビデオカメラ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等が含まれる。
【００２４】
【発明の実施の形態】
以下に、本発明の実施の形態を、図面を参照しながら説明する。
図１に、本発明の実施の形態に係るレイアウト設計方法によって設計された一つのウェル内おける回路パターンの模式図を示す。図１（ａ）は平面図であり、図１（ｂ）は（ａ）のＢ−Ｂ切断面における断面図である。本実施形態では、簡略化するため、大小２種類のセルを一つのウェルに割り付ける場合を示す。
【００２５】
図１（ｂ）に示すように、集積回路の基板１００（例えばシリコン基板）内には回路を設ける前提として、基板表面近傍に比較的深く不純物が添加されたウェル１０１が形成されている。当該実施形態では、Ｎ形不純物を添加することにより、Ｐ形ＭＯＳを形成するために適するＮウェルになっている。但し、Ｎ形ＭＯＳトランジスタを形成する場合にはＰ形不純物を添加したＰウェルにする。
【００２６】
図１（ａ）に示すように、ウェル１０１内には、小さな方のセルＳ１、Ｓ３及びＳ４にはＭＯＳトランジスタ１個（ＴＲ１、ＴＲ４、ＴＲ５）のみが形成されており、大きな方のセルＳ２にはＭＯＳトランジスタが２個（ＴＲ２及びＴＲ３）形成されている。セルＳ１、Ｓ３、及びＳ４は面積が小さいため、セルライブラリに登録された状態ではウェルタップが形成されていない。一方、セルＳ２は面積が大きいためその面積に応じたウェルタップが２個（ＷＴ２及びＷＴ３）割り付けられている。このようなセルの列をセル列という。各トランジスタＴＲ１〜ＴＲ５は、Ｐ形不純物領域であるソース１０３及びドレイン１０４、ゲート１０５が設けられている。
【００２７】
当該ウェル１０１の中で、ウェルタップＷＴ２及びＷＴ３は予めセルＳ２に配置されてセルライブラリに登録されていたものである。一方、ウェルタップＷＴ１及びＷＴ４は本発明のレイアウト設計方法を適用することにより、適正分布で追加されたものである。
【００２８】
次に、本実施形態のレイアウト設計方法を説明する。新たな集積回路を設計する際の手順としては、システム仕様に基づく機能設計、論理設計、それらと関係して製造条件に基づくデバイス設計、回路設計が存在し、それらの後に当該レイアウト設計が行われる。
【００２９】
機能設計は、外部条件や設計要項などを定めるシステム仕様に基づいて、集積回路の機能仕様を作成し、集積回路の動作を詳細に設計するものである。これには公知の機能記述言語を用い、または状態遷移図を利用しながら、集積回路の内部動作を論理的資源と信号の流れを組合せながら決めていくものである。論理設計では、機能設計データに基づき論理ゲート（ＮＡＮＤ，インバータ、ＮＯＲ等）を単位としたレベルにまで具体化される。このときに本発明に係るセルライブラリの項目を利用する場合がある。デバイス設計では、シミュレータを使用したトランジスタの性能評価を行ないながら、製造条件に基づくトランジスタの形状や電気的性能を設計するものである。
【００３０】
ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）デバイスの設計には、本発明に係るセルライブラリを設計する段階と集積回路全体の回路設計の段階とがある。特に前段階では、デバイス設計によって得られたトランジスタライブラリを必要な機能ブロックのセルとなるように組合せ、回路シミュレータにより性能評価を行うものである。後段階は、レイアウト設計後の詳細な検証を行ない温度変動やクロック分配、クリティカルパスの余裕度等を評価する工程である。
【００３１】
ここで前段階において、本実施形態では、セルの面積に応じて配置すべきウェルタップ数を定め、セル内の適所に必要数のウェルタップを配置する。ウェルタップはセルの面積が小さい場合には配置を禁止しておく。特に昨今の微細プロセスを用いて高集積デバイスを設計する場合、殆どの中小のセルがウェルタップを持たないこともありうる。ウェルタップ数がウェル１０１内に適正数から不足していた場合には本発明のレイアウト設計方法により追加することができる。このような手順を経ることによって、最初から過剰なウェルタップが配置されることを防止することができる。
【００３２】
さて図２のフローチャートを参照しながら、本実施形態のレイアウト設計方法を説明する。当該フローチャートは、上記集積回路の設計段階において、実際にシリコン基板上に回路を配置していくためのレイアウト設計部分に関する。
【００３３】
当該レイアウト設計に先立って機能ブロックを実現するセルがセルライブラリとしてデータベース化されている必要がある。セルは、回路設計で作成された機能ブロックとして利用可能なようにレイアウトされたものである。セル内のＭＯＳトランジスタの配置については、公知のレイアウト手法、例えばＭＯＳゲート１次元配列法、シンボリックレイアウト法が利用できる。各セル内にはセルの電気的特性及び面積から見て適当と思われる数のウェルタップが設けられている。前述したように、セル面積が小さい場合にはウェルタップを配置することを禁止しながらセルライブラリを編集する。
【００３４】
さて、このようなセルのデータが格納されているセルライブラリから、順次必要な機能を有するセルデータを呼び出し、基板上にレイアウトしていく。以下の手順は一つのウェルに対するレイアウト手順の例示である。集積回路全体としてはこのウェルに対するレイアウトを総てのウェルに対して繰り返していくことになる。
【００３５】
まず、図３に示すように、チャネル１１０内にウェル１０１を仮配置する（Ｓ０１）。ウェル１０１と並行して電源配線１１１もレイアウトされる。電源配線１１１は、集積回路内において予め設定される配線ラインに沿って配置される。電源配線間の距離は、利用するセルの最大寸法に対応して定める。すなわち、図４に示すように、ウェル１０１内にセルを仮配置する場合、設計基準を参照して当該基準を満たすようにセル間を離間させ、なるべく高密度になるようにしてセルＳ１〜Ｓ４を配置していく。図４では、セルＳ１、Ｓ３、及びＳ４は同一形状の比較的小さなセルであり、トランジスタＴＲ１とＴＲ４とＴＲ５とがそれぞれ一個づつ配置されており、ウェルタップは配置されていない。一方、セルＳ２は比較的大きなセルであり、トランジスタＴＲ２及びＴＲ３の二個のトランジスタを備えている。セルＳ２にはさらにその面積に応じたウェルタップＷＴ２及びＷＴ３が予め配置されている。従来のレイアウト法では、総てのセルに何らかのウェルタップが形成されており、セルの配置とともにウェルタップの設置も終わっていたが、本発明ではさらに以下の手順を続行して不足分のウェルタップを追加する。
【００３６】
次いで当該ウェル１０１に対し、当該ウェルの有効領域においてほぼ安定した電位設定を行うに足りる適正数のウェルタップ数を計算する（Ｓ０２）。この適正数は安定した電位設定に足りる最低数のウェルタップ数とすることができるが、これより多くても無論良い。ただし、ウェルタップ数が少ない方がトランジスタ等の素子に割り当てることの出来る面積が多くなるので好ましい。この適正数の算出方法は種々考えられるが、例えばウェルの面積に対応して定めることができる。ウェルタップからの距離に応じて電位が変動すると考えられるため、面積の大小に対応させた数のウェルタップを均等配置すれば、ウェル内の電位差をほぼ無くすことができるからである。ここでは、セルに予め配置されているウェルタップの合計数が２のところ、適正なウェルタップの数としては「４」と判断されたものとする。
【００３７】
次いで、決定されたウェルタップの適正数と、予めセルライブラリに登録されて配置されたウェルタップの総数とを比較する（Ｓ０３）。その結果、ウェルタップの適正数がセルライブラリに登録されそのままセルと共に配置されたウェルタップの総数より多く無い場合には（Ｓ０３：Ｎ）、これ以上ウェルタップを追加する必要がないものとして電源線の結線工程に進む（Ｓ０６）。
【００３８】
一方、ウェルタップの適正数がセルと共に配置されたウェルタップ総数より多い場合（Ｓ０３：Ｙ）、その差分に相当する数のウェルタップを当該ウェル１０１内に配置する（Ｓ０４））。この追加されるウェルタップは既に配置されているウェルタップとの関係を含め、均等かつ最適な分布になるように配置することが好ましい。例えば、図５に示すように、適正数のタップがウェル１０１に対し幾何学的に均等に分散するように再配置することが考えられる。図５では、予め配置されていたウェルタップＷＴ２及びＷＴ３に対し、二つの新たなウェルタップＷＴ１及びＷＴ４がほぼ均等にウェル内に分散するような位置に配置されている。このほか、ウェルの幾何学的重心（中心）を求め、この点に対し点対称となるように追加のウェルタップを配置することが考えられる。
【００３９】
さてこのように適正分布で追加配置されたウェルタップＷＴ１及びＷＴ４は、既に配置されていたセルとの位置関係が、設計基準を満たしているとは限らない。例えば、図５では、ウェルタップＷＴ１がトランジスタＴＲ１の一部に重なるように配置されており、後工程のウェルタップＷＴ４からの電源配線によってセルＳ４の位置が設計基準を満たさなくなると考えられる。
【００４０】
そこで、図６に満たすように、本実施形態では、設計基準を参照して、再先に配置された１以上のセル及び／または最適分布されたタップの位置を、設計基準を満たす位置にまで移動させる（Ｓ０５）。図６では、セルＳ１及びＳ３が若干位置の移動を余儀なくされている。ここで、この位置補正は、セルのみ、または、タップのみ、について行ってもよいし、双方に対して行ってもよい。
【００４１】
セルＳ１、Ｓ３，及びＳ４の位置は以上の処理で決定されるので、当該ウェルタップＷＴ１〜ＷＴ４から電源配線１１１に向けて所定の電源パターンを形成する（Ｓ０６）。ウェルタップが電源配線と電気的に接続されることにより、当該ウェル１０１に電源配線１１１経由で一定の電圧が印加されるようになる。
【００４２】
以上の手順により再配置されたウェルタップは、同電位にすべき端子の集合体となるためネットを構成する。各ネットの配線経路情報は、ネットリストに登録される。総てのウェルについてウェルタップの電源接続が終了したら、配線経路情報をネットリストに反映する（Ｓ０７）。そして、さらに必要に応じて、これらウェルタップの新たな分布とネットリストへの追加変更項目について、アートワーク処理のために出力する（Ｓ０８）。
【００４３】
以下、ステップＳ０７のネットリストへの反映とＳ０８の報告が具体的にどのように行われるかを、回路シミュレーションツールであるＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）の場合を例にとって従来との比較の上で説明する。
【００４４】
ＳＰＩＣＥでは、回路の個別名と接続点であるノードとの関係を宣言文書として例えばＭＯＳトランジスタの場合、以下のように記述していく。
▲１▼［宣言文］
▲２▼  ［インスタンス名１］  ［ノード１］  ［ノード２］  ［…］  ［セル名］
▲３▼  ［インスタンス名２］  ［ノード１］  ［ノード２］  ［…］  ［セル名］
…
▲４▼．ＳＵＢＣＫＴ  ［セル名］  ［引数１］  ［引数２］  ［引数３］  ［引数４］  ［…］
▲５▼  ［インスタンス名１］  ［ドレイン］  ［ゲート］  ［ソース］  ［バックゲート］…
▲６▼  ［インスタンス名２］  ［ドレイン］  ［ゲート］  ［ソース］  ［バックゲート］…
▲７▼．ＥＮＤＳ
▲１▼の宣言はどのネットリストへも共通な事項（電源やＧＮＤ）を宣言し、ここで宣言したものはそれ以降、特に宣言することなく記述できるようになる。▲２▼や▲３▼に現れる各行において、個々の素子における種類や接点、寸法その他の要素がそれぞれ定義される。インスタンス名は回路を特定する名称のようなもので、回路種別を含んだ名称である。例えば、抵抗の場合はＲ、コンデンサの場合はＣ、ＭＯＳトランジスタの場合はＭＮ（ｎ型）、ＮＰ（ｐ型）等を含んだ記述となる。ＭＯＳトランジスタを記述する場合には、当該インスタンス名記述に続き、ドレインノード、ゲートノード、ソースノード、バックゲートノードを記述し、モデル名（ＭＮかＭＰ）を記述したら各種パラメータとして、チャネル長（Ｌ＝）、チャネル幅（Ｗ＝）、ドレイン拡散領域面積（ＡＤ＝）、ソース拡散領域面積（ＡＳ＝）、…というようにＭＯＳトランジスタの仕様を細かく定義する。ここでバックゲートノードは、すなわち本発明に係るウェルタップの接続を定義するものである。
【００４５】
記述すべき回路が個別部品よりも複雑な場合にはサブサーキット（Ｘ）宣言して▲４▼のＳＵＢＣＫＴ以下に具体的に回路内容を記述する。サブサーキットを宣言した場合には、ノード名は引数としてＳＵＢＣＫＴ以下の宣言文書中で定義され、具体的な回路構成が記述のよって定まる値が渡される。ＳＵＢＣＫＴ内では、それぞれの引数に相当する事項（引数１、引数２、…）が例えば▲５▼や▲６▼のようにして定義される。例えばＭＯＳトランジスタであればドレイン、ゲート、ソース、バックゲート（ウェルタップ）がそれぞれどの端子（電源、Ｇｎｄ等）に接続するのかが記述される。ＳＵＢＣＫＴの内容は▲７▼の記述子で終了する。
【００４６】
さて、従来のレイアウト設計方法では以下の例示のようにネットリストを記述していた。
（従来例のネットリスト）
▲１▼．ＧＬＯＢＡＬ  Ｇｎｄ  Ｖｄｄ
（中略）
▲２▼ＸＩＮＶ１  Ｚ１  Ａ  ｎｏｔ
▲３▼ＸＩＮＶ２  Ｚ２  Ｚ１  ｎｏｔ
（中略）
▲４▼．ＳＵＢＣＫＴ  ｎｏｔ  Ｏｕｔ  Ａ
▲５▼ＭＮ１  Ｏｕｔ  Ａ  Ｇｎｄ  Ｇｎｄ  ＭＮ  Ｌ＝０．６Ｕ  Ｗ＝２．２Ｕ  ＡＳ＝５．５Ｐ  ＡＤ＝５．５Ｐ  …
▲６▼ＭＮ２  Ｏｕｔ  Ａ  Ｖｄｄ  Ｖｄｄ  ＭＰ  Ｌ＝０．６Ｕ  Ｗ＝４．４Ｕ  ＡＳ＝１１Ｐ  ＡＤ＝１１Ｐ  …
▲７▼．ＥＮＤＳ
上記従来例のネットリストでは、サブサーキットとしてＮＯＴ回路が定義され、引数としてセル名、出力ノード、入力ノードが渡されている。▲５▼のＭＮ１は素子の種類がｎ型ＭＯＳトランジスタであり、ドレインがＯｕｔノードにゲートがＡノードに接続され、ウェルタップ（バックゲート）が最初のＧｎｄノードに、ソースが次のＧｎｄノードに接続される。すなわち、ウェルタップ（バックゲート）の接続関係は、セルの定義とともに記述され電源またはＧＮＤに接続されることが明示されていた。
【００４７】
本実施形態では、例えば同様のネットリストは次のように記述される。
（本実施形態のネットリスト）
▲１▼．ＧＬＯＢＡＬ  Ｇｎｄ  Ｖｄｄ
（中略）
▲２▼ＸＩＮＶ１  Ｚ１  Ａ  Ｇｎｄ  Ｖｄｄ  ｎｏｔ
▲３▼ＸＩＮＶ２  Ｚ２  Ｚ１  Ｇｎｄ  Ｖｄｄ  ｎｏｔ
（中略）
▲４▼．ＳＵＢＣＫＴ  ｎｏｔ  Ｏｕｔ  Ａ  Ｎｔａｐ  Ｐｔａｐ
▲５▼ＭＮ１  Ｏｕｔ  Ａ  Ｇｎｄ  Ｎｔａｐ  ＭＮ  Ｌ＝０．６Ｕ  Ｗ＝２．２Ｕ  ＡＳ＝５．５Ｐ  ＡＤ＝５．５Ｐ  …
▲６▼ＭＮ２  Ｏｕｔ  Ａ  Ｖｄｄ  Ｐｔａｐ  ＭＰ  Ｌ＝０．６Ｕ  Ｗ＝４．４Ｕ  ＡＳ＝１１Ｐ  ＡＤ＝１１Ｐ  …
▲７▼．ＥＮＤＳ
本実施形態のレイアウト設計方法によれば、セルライブラリの一部にはウェルタップを持たないものが含まれている。このため、本実施形態のネットリストでは、上記ネットリスト中の下線で示すように、ネットリスト中においても引数として明示して、ウェルタップに関するデータを特定し、サブサーキットに引き渡す必要がある。そこで、上記ネットリストでは、明示的に▲５▼においてＮウェルタップ（Ｎｔａｐ）やＰウェルタップ（Ｐｔａｐ）が渡されており、▲２▼及び▲３▼において各電源ラインに接続されている。このようにして、上記ステップＳ０７において、明示的にネットリスト中に引数を記述してネットリストへ反映することによって、レイアウト設計におけるウェルタップの配置や接続を報告することができるようになる。すなわちセルを表すネットリストにおいて引数に明示的にウェルタップを記述するということは、実際のレイアウト設計において、その都度明示的な接続が行われるということを意味する。従って、接続されているか否かという観点からの報告（Ｓ０８）においては、「未接続」情報として報告されることになる。
【００４８】
なお、上記例はＳＰＩＣＥを利用した記述の例示に過ぎず、他の方法でデータベースへの反映を行っても無論構わない。
【００４９】
さて、レイアウト設計（Ｓ０１〜Ｓ０８）が終了したら、設計結果であるマスクパターンデータに基づいて必要な検証を行い、設計基準に基づく修正を行って、最終的なマスクの出力を行う。以上のような一連の設計方法を実現するためのソフトウェアプログラムを、予め設計用ワークステーションに組み込んでおくことにより、当該レイアウト設計方法の自動化が可能である。
【００５０】
図８に、上記のような手順でレイアウト設計された集積回路１２０の平面図概略図を示す。図８では、ウェルＷ１〜Ｗ８が適宜配置され、セル列を構成している。各ウェルには複数のセルＳが配置されている。ウェルの間には配線チャネルＬＣ１〜ＬＣ３が形成されている。ここで、本集積回路１２０は、本発明のレイアウト設計方法を適用することにより、従来の場合より、ウェルタップＷＴの総数が少なく配置されている。各ウェルタップは、配線チャネルＬＣと図示しない電源配線により電気的に接続されている。
【００５１】
図９に、本発明のレイアウト設計方法によって設計された集積回路を備えた電子機器の例として、パーソナルコンピュータを示す。図９に示すように、パーソナルコンピュータ１０００は、表示パネル１００１と、キーボード１００２を備えた本体部１００４と、から構成されている。当該コンピュータ表示装置１０００の本体部１００４の内蔵基板や液晶パネル基板には、本発明のレイアウト設計方法によって設計・製造された集積回路が設けられている。
【００５２】
上記例に限らず本発明に係るレイアウト設計方法や集積回路は、高密度集積をすべきあらゆる種類の電子機器に適用可能である。
【００５３】
以上、本実施形態によれば、ウェルタップの適正数の計算と追加の適正分布配置、セルの位置調整により、最低限必要な数だけのウェルタップを均等分布させることができるので、従来、過剰なウェルタップに占有されていた面積を回路実装のために利用できることとなり、集積回路の高密度実装に貢献できる。
【００５４】
本実施形態によれば、ウェルタップをウェル内で幾何学的に均等になるように配置したので、少ないウェルタップ数であってもウェル内を一定電位に保つことができる。
【００５５】
本実施形態によれば、一旦再配置したセルを再度デザインルールに則り微調整するので、動作不具合等起こすことのない集積回路を設計可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るレイアウト設計方法によって設計された回路パターンの模式図であり（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ切断面における断面図。
【図２】本実施の形態に係るレイアウト設計方法を説明するフローチャート。
【図３】実施の形態に係るレイアウト設計方法における工程途中のパターン概念図であり、ウェルの全形である。
【図４】実施の形態に係るレイアウト設計方法における工程途中のパターン概念図であり、セルを仮配置した後の図である。
【図５】実施の形態に係るレイアウト設計方法における工程途中のパターン概念図であり、セルの適正数を決定し追加配置した後の図である。
【図６】実施の形態に係るレイアウト設計方法における工程途中のパターン概念図であり、ウェルタップが追加配置された後のセルの補正を説明する図である。
【図７】実施の形態に係るレイアウト設計方法における工程途中のパターン概念図であり、セルが本配置された後に、ウェルタップを電源配線した後の図である。
【図８】本発明のレイアウト設計方法で設計される集積回路のレイアウト例。
【図９】本発明のレイアウト設計方法で設計される集積回路を備える電子機器の例であり、パーソナルコンピュータの斜視図。
【符号の説明】
Ｓ１〜Ｓ３…セル、ＷＴ１〜ＷＴ４…ウェルタップ、ＴＲ１〜ＴＲ４…トランジスタ、１００…基板、１０１…ウェル、１０３…ソース、１０４…ドレイン、１０５…ゲート、１１１…電源配線、１２０…集積回路、１０００…電子機器（パーソナルコンピュータ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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