(57)【要約】【課題】アクセスの際の一連の動作の効率化、迅速化。【解決手段】増幅型クロスポイントメモリとしての半導体記憶装置において、共通ノード電極ＮＥを適時グランドにショートさせるリセットスイッチＴｒｓｔを設置し、さらにメモリユニットＭＵからのデータ読出時には、共通ノード電極ＮＥはビット線ＢＬから切り離されたままの状態に保ち、リセットスイッチＴｒｓｔをオンからオフに、そしてオフからオンに遷移させる。これにより、クロスポイント型強誘電体メモリにおけるデータ保持時の浮遊ノードの電位変動を防ぐとともに、センストランジスタＴｓを有する増幅型のメモリにおいて、メモリセルからのデータ読出動作のタイミング制御を著しく簡略化させる。【選択図】        図１
2004234791.tif 000002
【特許請求の範囲】
【請求項１】
メモリユニットがビット線及びワード線に沿った各方向に複数反復配置されてメモリアレイが構成された半導体記憶装置において、
上記メモリユニットはそれぞれ、
各々が相互に独立した値を記憶する強誘電体キャパシタを含む複数のメモリセルと、
上記複数のメモリセルに記憶された値に応じた読出信号が発生される共通ノード電極と、
上記ワード線の電位によってオン／オフ制御されるアクセストランジスタと、
ソース／ドレインの一方が固定電圧ノード、他方が上記アクセストランジスタに接続され、ゲートが上記共通ノード電極に接続され、上記共通ノード電極に発生した上記読出信号に基づいて上記アクセストランジスタを介して上記ビット線を駆動するセンストランジスタと、
上記共通ノード電極と接地ノードとを短絡するリセット手段とを備えたことを特徴とする半導体記憶装置。
【請求項２】
上記メモリセルからデータを読み出すときには、上記共通ノード電極が上記ビット線と電気的に切り離されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
上記リセット手段は、上記メモリセルからデータを読み出すときに、上記共通ノード電極と上記接地ノードとを短絡状態から非短絡状態へ推移させ、さらに非短絡状態から短絡状態へ推移させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
上記ワード線と同方向に配線されたリセット制御信号線をさらに備え、
上記リセット手段は、上記リセット制御信号線から供給されるリセット制御信号に応じて、上記共通ノード電極と上記接地ノードとの接続状態を制御することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
上記固定電圧ノード及び上記接地ノードは、拡散層を用いて上記ワード線と並行に配設されていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関するものであり、特に強誘電体メモリに関するものである。
【０００２】
【従来の技術】
半導体メモリ、特に強誘電体を用いたＦｅＲＡＭは、高速なアクセスと不揮発性の記憶を併せ持つ使い勝手のよいデバイスとして注目されており、その大容量化が期待されている。
ＦｅＲＡＭは、小型で低消費電力であると共に衝撃にも強く、大容量化に伴うビット単価の低下が進めば音声や画像の記録メディアとしても有望である。
また半導体加工寸法の微細化に伴い、メモリセルで直接ビット線を駆動するのではなく、小さなメモリセルから生じた微弱な信号を、一旦センストランジスタとしてのＦＥＴのゲートに受けて、そのＦＥＴでビット線を駆動する増幅型の半導体メモリが注目されている。
例えば本出願人は、次の文献において、複数の強誘電体キャパシタをひとつのゲインＦＥＴで共有させ、ゲイン回路設置による面積オーバーヘッドの殆ど無い増幅型及びクロスポイント型の半導体記憶装置を提案している。
【特許文献１】特開２００２−１９７８５７
【０００３】
このような半導体記憶装置、即ちセンストランジスタを内蔵した増幅型メモリの回路構成例を図７に示す。なお、図７はメモリアレイを構成する１つのメモリユニットＭＵのみを示している。実際には、このようなメモリユニットＭＵがビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置されてメモリアレイが構成される。
【０００４】
図７のメモリユニットＭＵは、共通ノード電極ＮＥに接続された複数（ここでは４個の例）の強誘電体キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４を有して構成されている。各キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ異なるデータを記憶するメモリセルとなる。
各キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ一端が共通ノード電極ＮＥに接続されている。また各他端は、それぞれプレート線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に接続されており、各プレート線ＰＬ１〜ＰＬ４によって制御される。
【０００５】
また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、センストランジスタＴｓが設けられる。
センストランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノード電極ＮＥに接続されている。さらにそのソース／ドレインは、一方が固定電圧源Ｖｃｃに接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方がセンストランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
書込用アクセストランジスタＴｒは、ソース／ドレインの一方が共通ノード電極ＮＥに接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。
【０００６】
各プレート線ＰＬ（ＰＬ１〜ＰＬ４）、各ワード線ＷＬ（ＷＬｒ、ＷＬｗ）には、それぞれ図示しない駆動回路によって、書込時及び読出時に所定の動作シーケンスに応じた電圧印加が行われる。
【０００７】
データ読出時、例えばキャパシタＣ１からのデータ読出時を例に挙げると、その場合は、読出ワード線ＷＬｒを選択し、またプレート線ＰＬ２〜ＰＬ４を０Ｖに固定した状態でプレート線ＰＬ１を駆動する。
これによってキャパシタＣ１から共通ノード電極ＮＥに電荷が放出されるが、このとき書込ワード線ＷＬｗはオフであり、従って共通ノード電極ＮＥはビット線ＢＬから切断されている。即ちセルキャパシタＣ１からの電荷は直接ビット線ＢＬを駆動するのではなく、センストランジスタＴｓのゲート電極のみを駆動する。このとき、読出ワード線ＷＬｒ  が選択されていることで読出用アクセストランジスタＴｒはオンとなっているため、センストランジスタＴｓが、そのゲートの印加電圧に応じてビット線ＢＬを駆動することになる。そして、このようにして駆動されるビット線ＢＬの電位を、図示しないセンスアンプでセンスすることでデータを読み出すことができる。
【０００８】
一方、データ書込時においては、書込ワード線ＷＬｗが選択され、書込用アクセストランジスタＴｗがオンとされる。読出用アクセストランジスタＴｒはオフとなる。すると、共通ノード電極ＮＥはビット線ＢＬと接続されるため、ビット線ＢＬとプレート線をそれぞれ所要の状態に駆動することで、選択された或るキャパシタＣ（ｘ）に、ビット線ＢＬとプレート線ＰＬ（ｘ）の電位差としての電圧が印加され、データが書き込まれる。
【０００９】
このような、センストランジスタＴｓを備えた増幅型の半導体メモリでは、データ読出時にキャパシタＣがビット線ＢＬを直接駆動する必要が無い。従って小さなキャパシタでも大きな信号を得ることができ、微細化に適している。
【００１０】
【発明が解決しようとする課題】
ところで、上記の増幅型クロスポイントメモリは、読出用と書込用にそれぞれ対応した２系統のアクセストランジスタ（Ｔｒ、Ｔｗ）を有する。しかし図７の構成から理解されるように、共通ノード電極ＮＥを所望の電位にしたい場合には、書込用アクセストランジスタＴｗを介してビット線ＢＬから電位供給するしかない。このため読出時にも書込用アクセストランジスタＴｗを適時駆動する必要が生じ、アクセスが煩雑になる問題があった。
【００１１】
図８に読出時の動作タイミング例を示す。或るメモリセルに対する一回のデータ読出は図８のタイミングＲ１〜Ｒ８の各動作により実行される。
なお、この動作例では、プレート線ＰＬ１に接続されたキャパシタＣ１からのデータ読出の場合を例に挙げる。
【００１２】
・タイミングＲ１：ビット線ＢＬを０Ｖにイコライズした状態で、まず書込ワード線ＷＬｗにハイレベルのパルスを印加し、書込用アクセストランジスタＴｗをオンとする。これにより浮遊状態で不安定な電位にあった共通ノード電極ＮＥは、一旦グランドレベルに接続される。この時点でプレート線ＰＬ１〜ＰＬ４は全てグランドレベルに接続されている。
・タイミングＲ２：書込ワード線ＷＬｗへのパルスはオフされ、共通ノード電極ＮＥは再度浮遊状態に戻る。
・タイミングＲ３：キャパシタＣ１のデータ読出のために選択されたプレート線ＰＬにパルスを発生させる。これにより強誘電体キャパシタＣ１の分極状態に応じて異なる信号（▲１▼又は▲２▼）が共通ノード電極ＮＥに発生する。
・タイミングＲ４：読出ワード線ＷＬｒをハイレベルにし、読出用アクセストランジスタＴｒをオンとする。これによりセンストランジスタＴｓが、そのゲートに接続された共通ノード電極ＮＥの電位に応じた駆動能力でビット線ＢＬの電位を上昇させる（▲３▼又は▲４▼）。
・タイミングＲ５：ビット線ＢＬに接続された図示しないセンスアンプが信号（ビット線電位▲３▼又は▲４▼）をセンスして値をラッチし、出力する。
・タイミングＲ６：読出ワード線ＷＬｒをローレベルとし、読出用アクセストランジスタＴｒをオフとするとともに、ビット線ＢＬは再びグランドレベルにリセットされる。
・タイミングＲ７：再度、書込ワード線ＷＬｗにパルスが印加され、書込用アクセストランジスタＴｗがオンとされる。これによって共通ノード電極ＮＥは再びグランドレベルにリセットされる。また、これによって選択プレート線ＰＬ１と共通ノード電極ＮＥの間にはＶｃｃが印加される。これにより読み出されたメモリセルの全てに“０”が書き込まれる。
・タイミングＲ８：選択プレート線ＰＬ１は０Ｖに戻り書込ワード線ＷＬｗもローレベルとされる。
【００１３】
このような一連の動作において、キャパシタの浮遊ノードＮＥを安定化させておくために、データ読出の前後で２回のリセット操作を行っている。
これは読出前に雑音となる不要な電荷を除去し、かつ読出後に不要な電圧がキャパシタに印加され続けるのを防止するために必須の操作である。
しかしながら図７のような増幅型メモリでは、この操作のために書込ワード線ＷＬｗに２回のパルス印加が必要であり、かつそのパルスタイミングとビット線ＢＬ及び読出ワード線ＷＬｒの動作タイミングが適切な順序で制御されている必要があった。
従って読出動作が特に煩雑になり、また読出速度も低下する問題があった。
【００１４】
【課題を解決するための手段】
そこで本発明は、半導体記憶装置において、アクセスの際の一連の動作を効率化、迅速化することを目的とする。
【００１５】
このため本発明の半導体記憶装置は、メモリユニットがビット線及びワード線に沿った各方向に複数反復配置されてメモリアレイが構成された半導体記憶装置において、上記メモリユニットはそれぞれ、各々が相互に独立した値を記憶する強誘電体キャパシタを含む複数のメモリセルと、上記複数のメモリセルに記憶された値に応じた読出信号が発生される共通ノード電極と、上記ワード線の電位によってオン／オフ制御されるアクセストランジスタと、ソース／ドレインの一方が固定電圧ノード、他方が上記アクセストランジスタに接続され、ゲートが上記共通ノード電極に接続され、上記共通ノード電極に発生した上記読出信号に基づいて上記アクセストランジスタを介して上記ビット線を駆動するセンストランジスタと、上記共通ノード電極と接地ノードとを短絡するリセット手段とを備えるようにする。
【００１６】
この場合、上記メモリセルからデータを読み出すときには、上記共通ノード電極が上記ビット線と電気的に切り離される。
また上記リセット手段は、上記メモリセルからデータを読み出すときに、上記共通ノード電極と上記接地ノードとを短絡状態から非短絡状態へ推移させ、さらに非短絡状態から短絡状態へ推移させる。
また上記ワード線と同方向に配線されたリセット制御信号線をさらに備え、上記リセット手段は、上記リセット制御信号線から供給されるリセット制御信号に応じて、上記共通ノード電極と上記接地ノードとの接続状態を制御する。
また上記固定電圧ノード及び上記接地ノードは、拡散層を用いて上記ワード線と並行に配設されている。
【００１７】
即ち本発明では、増幅型クロスポイントメモリにおいて、共通ノード電極を適時グランドにショートさせるリセット手段を設置し、さらにメモリユニットからのデータ読出時には、共通ノード電極はビット線から切り離されたままの状態に保ち、上記リセット手段をオン（短絡状態）からオフ（非短絡状態）に、そしてオフ（非短絡状態）からオン（短絡状態）に遷移させる。
これにより、クロスポイント型強誘電体メモリにおけるデータ保持時の浮遊ノードの電位変動を防げるのみならず、特に増幅型においては読出動作のタイミング制御を著しく簡略化できる。
【００１８】
【発明の実施の形態】
以下、図１〜図６を用いて本発明の実施の形態を説明する。
図１には実施の形態の増幅型クロスポイントメモリのメモリユニットＭＵの構成を示し、また図２に、当該メモリユニットＭＵをビット線ＢＬ及びワード線ＷＬの各方向に複数反復配置されて構成されたメモリアレイを示す。
【００１９】
図１において、メモリユニットＭＵは、共通ノード電極ＮＥに接続された複数（ここでは４個の例）の強誘電体キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４を有して構成されている。各キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ異なるデータを記憶するメモリセルとなる。
各キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれ一端が共通ノード電極ＮＥに接続されている。また各他端は、それぞれプレート線ＰＬ１，ＰＬ２，ＰＬ３，ＰＬ４に接続されており、各プレート線ＰＬ１〜ＰＬ４によって制御される。
【００２０】
また、それぞれＦＥＴによる、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、センストランジスタＴｓが設けられる。さらにＦＥＴによるリセットスイッチＴｒｓｔも設けられる。
【００２１】
センストランジスタＴｓはディプレッション型のＮチャンネルＭＯＳ−ＦＥＴであり、そのゲートは共通ノード電極ＮＥに接続されている。さらにそのソース／ドレインは、一方が固定電圧源Ｖｃｃに接続され、他方が読出用アクセストランジスタＴｒを介してビット線ＢＬに接続されている。
読出用アクセストランジスタＴｒは、ソース／ドレインの一方がセンストランジスタＴｓに接続され、他方がビット線ＢＬに接続される。またゲートは読出ワード線ＷＬｒに接続され、従って読出用アクセストランジスタＴｒは、読出ワード線ＷＬｒによってオン／オフ制御される。
書込用アクセストランジスタＴｒは、ソース／ドレインの一方が共通ノード電極ＮＥに接続され、他方がビット線ＢＬに接続される。またゲートは書込ワード線ＷＬｗに接続され、従って書込用アクセストランジスタＴｗは、書込ワード線ＷＬｗによってオン／オフ制御される。
【００２２】
またリセットスイッチＴｒｓｔは、ソース／ドレインの一方が共通ノード電極ＮＥに接続され、他方がグランドＧＮＤ（接地ノード）に接続される。またゲートはリセット制御線ＲＳＴに接続され、従ってリセットスイッチＴｒｓｔは、リセット制御線ＲＳＴによってオン／オフ制御される。リセットスイッチＴｒｓｔがオンとされることで共通ノード電極ＮＥはグランドに短絡される。
【００２３】
このような構成のメモリユニットＭＵを複数配置して成るメモリアレイは例えば図２のようになる。即ち図１の構成のメモリユニットＭＵとして、図２に示すように各メモリユニットＭＵ１１，ＭＵ１２・・・が、ビット線ＢＬ方向及びワード線ＷＬ方向に複数反復配置される。
【００２４】
ワード線ＷＬ方向に並ぶ各メモリユニットでは、読出ワード線ＷＬｒ、書込ワード線ＷＬｗが共有される。
例えばメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３を含むユニット行ＭＲ１では、読出ワード線ＷＬｒ１が、これら各メモリユニット（ＭＵ１１、ＭＵ１２・・・）の読出用アクセストランジスタＴｒのゲートに接続され、また書込ワード線ＷＬｗ１が各メモリユニット（ＭＵ１１、ＭＵ１２・・・）の書込用アクセストランジスタＴｗのゲートに接続される。
同様にして、読出ワード線ＷＬｒ２、書込ワード線ＷＬｗ２は、メモリユニットＭＵ２１、ＭＵ２２、ＭＵ２３を含むユニット行ＭＲ２に対応するワード線ＷＬとなる。
【００２５】
さらに、リセット制御線ＲＳＴはワード線ＷＬと並行に配設されており、ワード線ＷＬ方向に並ぶ各メモリユニットでは、リセット制御線ＲＳＴも共有される。
例えばユニット行ＭＲ１では、リセット制御線ＲＳＴ１が、これら各メモリユニット（ＭＵ１１、ＭＵ１２・・・）のリセットスイッチＴｒｓｔのゲートに接続される。
同様にして、リセット制御線ＲＳＴ２は、メモリユニットＭＵ２１、ＭＵ２２、ＭＵ２３を含むユニット行ＭＲ２に対応するリセット制御線ＲＳＴとなる。
【００２６】
ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）はワード線ＷＬに対して垂直方向に配設される。
ビット線ＢＬ方向に並ぶ各メモリユニットでは、ビット線ＢＬが共有される。例えばメモリユニットＭＵ１１、ＭＵ２１には、ビット線ＢＬ１が、読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗに接続される。
各ビット線ＢＬ（ＢＬ１，ＢＬ２・・・）は、それぞれセンスアンプ２（２−１、２−２・・・）によって書込時に電圧印加され、また読出時に電位検出される。
【００２７】
また図１にも示したように、各メモリユニットＭＵ内の各キャパシタＣ１〜Ｃ４は、それぞれプレート線ＰＬに接続される。
例えばユニット行ＭＲ１のメモリユニットＭＵ１１、ＭＵ１２、ＭＵ１３・・・では、各キャパシタＣ１〜Ｃ４は、それぞれプレート線ＰＬ１１〜ＰＬ１４に接続される。
またユニット行ＭＲ２のメモリユニットＭＵ２１、ＭＵ２２、ＭＵ２３・・・では、各キャパシタＣ１〜Ｃ４は、それぞれプレート線ＰＬ２１〜ＰＬ２４に接続される。
【００２８】
各ワード線ＷＬ、プレート線ＰＬ、リセット制御線ＲＳＴは、それぞれ駆動回路ＤＲＶ１、ＤＲＶ２によって、アクセスするアドレス及び書込／読出の別に応じた電圧印加が行われる。
例えばユニット行ＭＲ１が選択されてアクセスされる場合、そのユニット行ＭＲ１に対応するワード線ＷＬｒ１，ＷＬｗ１、リセット制御線ＲＳＴ１、プレート線ＰＬ１１〜ＰＬ１４が、駆動回路（ＤＲＶ１）によって動作される。そのとき、非選択ユニット行、例えばユニット行ＭＲ２の共通ノード電極ＮＥとプレート線ＰＬ（ＰＬ２１〜ＰＬ２４）は、駆動回路ＤＲＶ２により共に接地されており、安定した状態でデータを保持している。
【００２９】
この図１，図２に示されるように、本例の場合、各メモリユニットＭＵにおいて、共通ノード電極ＮＥとグランドを短絡状態にさせるリセットスイッチＴｒｓｔが設けられている。
このような増幅型クロスポイントメモリにおけるデータ読出時の動作タイミング例を図３に示す。或るメモリセルに対する一回のデータ読出は図３のタイミングＲ１〜Ｒ６の各動作により実行される。
なお、この動作例では、ユニット行ＭＲ１が選択されたものとし、プレート線ＰＬ１１に接続されたキャパシタＣ１からのデータ読出の場合を例に挙げる。
【００３０】
・タイミングＲ１：リセット制御線ＲＳＴ１をオフにして、これまで接地されていた共通ノード電極ＮＥを浮遊状態にする。また、０Ｖにイコライズされていたビット線ＢＬもイコライズをきって浮遊状態にする。プレート線ＰＬ１１〜ＰＬ１４は全てグランドレベルに接続されている。
・タイミングＲ２：選択プレート線ＰＬ１１にパルスを発生させる。これにより強誘電体キャパシタＣ１の分極状態に応じて異なる信号（▲１▼又は▲２▼）が共通ノード電極ＮＥに発生する。
・タイミングＲ３：選択ユニット行ＭＲ１の読出ワード線ＷＬｒ１をハイレベルにする。これによりユニット行ＭＲ１におけるメモリユニットＭＵ（ＭＵ１１、ＭＵ１２・・・）の読出用アクセストランジスタＴｒがオンとなるため、センストランジスタＴｓが、そのゲートに接続された共通ノード電極ＮＥの電位に応じた駆動能力でビット線ＢＬの電位を上昇させる（▲３▼又は▲４▼）。
・タイミングＲ４：センスアンプ２（２−１、２−２・・・）が信号（▲３▼又は▲４▼）をセンスして値をラッチし、出力する。
・タイミングＲ５：読出ワード線ＷＬｒをローレベルとし、読出用アクセストランジスタＴｒがオフとされるとともに、ビット線ＢＬは再びグランドレベルにイコライズされる。同時にリセット制御線ＲＳＴ１もオン状態に戻り、共通ノード電極ＮＥはグランドレベルに接地される。また、これによって選択プレート線Ｐ１１と共通ノード電極ＮＥの間にはＶｃｃが印加される。これにより読み出されたセルの全てに“０”が書き込まれる。
・タイミングＲ６：選択プレート線ＰＬ１１が０Ｖに戻される。
【００３１】
以上の動作のごとく、データ読出時は、リセット制御線ＲＳＴはオンからオフへ推移し、さらにオフからオンに戻る。これによって、ビット線ＢＬの動作とは関係なく、読み出し前後で共通ノード電極ＮＥを適切に接地することが出来る。従ってビット線ＢＬを介して共通ノード電極ＮＥを接地するタイミング動作は不要となり、読み出し中に書込用アクセストランジスタＴｗを駆動する必要も無くなる。従ってシーケンスは簡略化され、読み出しも高速化される。
【００３２】
続いて、リセットスイッチＴｒｓｔ及びリセット制御線ＲＳＴが設けられた増幅型クロスポイントメモリのレイアウト例を説明する。
図４は、平面方向に見た場合のレイアウト例であり、またそのＡ−Ａ断面構造を図５に示す。
なお、このレイアウト例は図６の回路構成に対応したものとしているため、まず図６の回路構成について説明しておく。
【００３３】
図６のメモリアレイにおいては、メモリユニットＭＵ１，ＭＵ２，ＭＵ３を示しているが、これら各メモリユニットＭＵは、上述した図１又は図２と同様の構成である。
但し、メモリセルとしてのキャパシタＣについては、１つのメモリユニットＭＵに１６個（Ｃ１〜Ｃ１６）設けられるものとしている。
各メモリユニットＭＵ１，ＭＵ２，ＭＵ３・・・は、書込用アクセストランジスタＴｗ、読出用アクセストランジスタＴｒを介してビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３・・・）に接続される。
【００３４】
この場合、メモリユニットＭＵ１，ＭＵ３（及び図示しないＭＵ５，ＭＵ７・・・）に対応しては、書込ワード線ＷＬｗ１、読出ワード線ＷＬｒ１、リセット制御線ＲＳＴ１が配設され、またメモリユニットＭＵ２（及び図示しないＭＵ４，ＭＵ６・・・）に対応しては、書込ワード線ＷＬｗ２、読出ワード線ＷＬｒ２、リセット制御線ＲＳＴ２が配設される。
プレート線ＰＬ１〜ＰＬ１６は、各メモリユニットＭＵ１、ＭＵ２、ＭＵ３・・・に共通に配設され、それぞれキャパシタＣ１〜Ｃ１６に接続される。
【００３５】
このような構成の場合、ワード線方向に隣接する各メモリユニットＭＵは、対応するワード線ＷＬ（ＷＬｗ、ＷＬｒ）及びリセット制御線ＲＳＴが交互に異なるものとなるが、図面上で左右のワード線ＷＬ及びリセット制御線ＲＳＴが同時に動作されることで、図２と等価の回路となる。
つまり、ＭＵ１、ＭＵ２、ＭＵ３・・・を図２でいう１つのユニット行ＭＲ１とする場合は、図６の書込ワード線ＷＬｗ１とＷＬｗ２、読出ワード線ＷＬｒ１とＷＬｒ２、リセット制御線ＲＳＴ１とＲＳＴ２は、それぞれ共通に駆動されるようにすればよい。
【００３６】
図４，図５のレイアウト例において、まず図５からわかるように、共通ノード電極ＮＥと各プレート線ＰＬ１〜ＰＬ１６が強誘電体膜ＦＥＲを挟んで形成され、この共通ノード電極ＮＥと各プレート線ＰＬ１〜ＰＬ１６の交点における強誘電体膜ＦＥＲとして各メモリセル（キャパシタ）が形成される。
【００３７】
また図４に示すように読出ワード線ＷＬｒ（ＷＬｒ１，ＷＬｒ２）、書込ワード線ＷＬｗ（ＷＬｗ１、ＷＬｗ２）、リセット制御線ＲＳＴ（ＲＳＴ１，ＲＳＴ２）がビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３・・・）と直交する方向に形成されているが、特に図５の断面構造からわかるように、読出ワード線ＷＬｒ（ＷＬｒ１，ＷＬｒ２）、書込ワード線ＷＬｗ（ＷＬｗ１、ＷＬｗ２）、リセット制御線ＲＳＴ（ＲＳＴ１，ＲＳＴ２）が、それぞれ対応する各トランジスタ、即ち読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、リセットスイッチＴｒｓｔのゲート電極を兼ねて配線されている。従って読出ワード線ＷＬｒ、書込ワード線ＷＬｗ、リセット制御線ＲＳＴのそれぞれと、活性領域（ＡＣＴ）との交差部に、それぞれ読出用アクセストランジスタＴｒ、書込用アクセストランジスタＴｗ、リセットスイッチＴｒｓｔが形成されている。
【００３８】
共通ノード電極ＮＥは、センストランジスタＴｓのゲートＳＧと、コンタクト孔ＣＴ１を介して接続される。また共通ノード電極ＮＥは、書込用アクセストランジスタＴｗ及びリセットスイッチＴｒｓｔの共有拡散層領域ＡＣ１と、コンタクト孔ＣＴ２を介して接続している。
センストランジスタＴｓに接続された電源配線ＶＣＣ（固定電圧ノード配線）とリセットスイッチＴｒｓｔに接続された接地ノード配線ＧＮＤは、共に拡散層を用いてワード線ＷＬ（ＷＬｒ、ＷＬｗ）と同方向に走査されている。
【００３９】
このようなレイアウトの採用により、各トランジスタや配線は、工程を増加させることなく全てセルキャパシタの下にコンパクトに収納されて、面積的なオーバーヘッドを生じない。
【００４０】
また、本例では互いにワード線方向に隣接するメモリユニットＭＵ、例えばメモリユニットＭＵ１とＭＵ２のセンストランジスタＴｓが、その拡散層の一端をなす電源配線（ＶＣＣ）を挟んで図面上左右に分散配置されており、それに伴って読出ワード線（ＷＬｒ１とＷＬｒ２）、書込ワード線（ＷＬｗ１とＷＬｗ２）、リセット線（ＲＳＴ１とＲＳＴ２）もそれぞれ分散して配置されている。
このような配置を行うことで、図示するようにセンストランジスタＴｓの領域を大きくとることができ、その駆動能力を上げて読み出し速度を高めることができる。
さらにビット線方向に隣接する、図示しない他のユニット行のメモリユニットＭＵと接地ノード配線（ＧＮＤ）を共有できるので、面積効率も良い。
【００４１】
なお、このレイアウトに対応する図６の回路の説明において述べたように、電源配線（ＶＣＣ）を挟んで左右に設置された読出ワード線、書込ワード線、及びリセット線の各対（ＷＬｒ１とＷＬｒ２、ＷＬｗ１とＷＬｗ２、ＲＳＴ１とＲＳＴ２）は左右同時に動作することで、図２と等価な回路を構成するものとした。
しかし、これら左右の信号線対を個別に動作させて所謂「折り返しビット線構成」にすることも可能である。
クロスポイント型強誘電体メモリにおける折り返しビット線構成についての詳細は、例えば本出願人が先に提案した特願平１１−１５８６３２に記述されているが、本例のレイアウトによれば、それにセンストランジスタＴｓやリセットスイッチＴｒｓｔ、電源配線ＶＣＣ、接地配線ＧＮＤを追加して、なお面積増加の殆ど無いレイアウトを実現できるものである。
【００４２】
以上、本発明の実施の形態を説明してきたが、本発明は要旨の範囲内で多様な変形例が考えられる。
【００４３】
【発明の効果】
以上の説明からわかるように本発明によれば、増幅型クロスポイントメモリとしての半導体記憶装置において、共通ノード電極を適時グランドにショートさせるリセット手段を設置し、さらにメモリユニットからのデータ読出時には、共通ノード電極はビット線から切り離されたままの状態に保ち、上記リセット手段を短絡状態から非短絡状態に、そして非短絡状態から短絡状態に遷移させるようにしている。これにより、クロスポイント型強誘電体メモリにおけるデータ保持時の浮遊ノードの電位変動を防ぐことができる。そしてさらに、リセット手段により共通ノード電極を適宜グランドに短絡させることができることは、特にセンストランジスタを有する増幅型のメモリにおいては、メモリセルからのデータ読出動作のタイミング制御を著しく簡略化できるものとなり、アクセスの際の一連の動作を効率化、迅速化することができる。
【００４４】
また、リセット手段を短絡状態と非短絡状態に制御するリセット制御信号線は、ワード線と同方向に配されている。
さらに固定電圧ノードの配線及び接地ノードの配線は、拡散層を用いてワード線と並行に配線されている。
このようなレイアウトにより、各トランジスタや配線は工程を増加させることなく、全てセルキャパシタの下にコンパクトに収納されて、面積的なオーバーヘッドを生じない。
【図面の簡単な説明】
【図１】本発明の実施の形態のメモリユニットの構成例の説明図である。
【図２】実施の形態のメモリアレイの構成例の説明図である。
【図３】実施の形態の読出動作タイミングの説明図である。
【図４】実施の形態のレイアウト例の説明図である。
【図５】実施の形態のレイアウト例のＡ−Ａ断面の説明図である。
【図６】実施の形態のレイアウト例に対応するメモリアレイの構成の説明図である。
【図７】従来の増幅型メモリの説明図である。
【図８】従来の読出動作タイミングの説明図である。
【符号の説明】
２−１，２−２・・・  センスアンプ、ＭＵ，ＭＵ１１，ＭＵ１２・・・  メモリユニット、ＷＬ  ワード線、ＷＬｗ１，ＷＬｗ２・・・  書込ワード線、ＷＬｒ１，ＷＬｒ２・・・  読出ワード線、ＢＬ，ＢＬ１，ＢＬ２・・・  ビット線、ＰＬ，ＰＬ１１，ＰＬ１２・・・  プレート線、Ｔｓ  センストランジスタ、Ｔｒ  読出用アクセストランジスタ  Ｔｗ  書込用アクセストランジスタ、Ｔｒｓｔ  リセットスイッチ、ＲＳＴ，ＲＳＴ１，ＲＳＴ２・・・  リセット制御線、ＮＥ  共通ノード電極
【図１】
2004234791.tif 000003
【図２】
2004234791.tif 000004
【図３】
2004234791.tif 000005
【図４】
2004234791.tif 000006
【図５】
2004234791.tif 000007
【図６】
2004234791.tif 000008
【図７】
2004234791.tif 000009
【図８】
2004234791.tif 000010