(57)【要約】【課題】簡単な構成で任意パタンのＲＡＩ検出が行なえるようにすること。【解決手段】回線からの入力データＩＮ＿ＤＡＴＡにｋ＋１ビットの一定間隔で含まれるｍビットをｎビット連続して抽出し、その抽出したｎビット列が既知のビットパタンと一致することにより、前記入力データに含まれるＲＡＩ（Ｒｅｍｏｔｅ　Ａｌａｒｍ　Ｉｎｄｉｃａｔｏｒ）信号を検出するＲＡＩ検出装置において、前記ｎビット列の連続するビット“１”またはビット“０”を順にカウントし、そのカウント値がそれぞれ、既知のビット列のビット“１”またはビット“０”の数と一致することによって、ＲＡＩパタンを検出する。【選択図】　　　図１
2004072430.tif 000002
【特許請求の範囲】
【請求項１】
回線からの入力データに一定の間隔で含まれる特定ビットを検出する特定ビット検出手段と、前記特定ビット検出手段の特定ビット検出に応答して前記入力データから前記特定ビットの一定数を連続して抽出し、前記抽出した一定ビット列と既知のビットパタンとの一致比較によって前記入力データに含まれるＲＡＩ（Ｒｅｍｏｔｅ　Ａｌａｒｍ　Ｉｎｄｉｃａｔｏｒ）信号を検出するＲＡＩパタン検出手段と、ＲＡＩ検出のアサートとその解除を制御するために初期状態と疑似ＲＡＩ状態とＲＡＩ状態との３つのステートを持ち、各ステートを示すステート信号を出力するＲＡＩ判定ステートマシンと、前記ステート信号が前記疑似ＲＡＩ状態を示している場合に、前記特定ビット検出が所定回数連続して行われたとき判定信号を出力するＲＡＩ判定タイミング検出手段と、前記ステート信号が前記ＲＡＩ状態を示し、かつ前記ＲＡＩパタン検出手段がＲＡＩパタン未検出である場合に前記判定信号の入力回数が所定回数になると非ＲＡＩパタン検出信号を出力する非ＲＡＩパタン検出手段と、を具備するＲＡＩ検出装置において、前記ＲＡＩ信号を構成するＮビット長のビットパタンが一方の論理値で連続するＮ／２ビットと他方の論理値で連続するＮ／２ビットとで構成される場合に、前記ＲＡＩパタン検出手段として、前記一方の論理値で連続するＮ／２ビットをカウントする第１カウンタと、前記他方の論理値で連続するＮ／２ビットをカウントする第２カウンタと、を具備することを特徴とするＲＡＩ検出装置。
【請求項２】
前記ＲＡＩ判定ステートマシンは、前記ＲＡＩパタン検出手段がＲＡＩパタンを検出すると、前記初期状態から前記疑似ＲＡＩ状態に遷移する機能を具備することを特徴とする請求項１記載のＲＡＩ検出装置。
【請求項３】
前記ＲＡＩ判定ステートマシンは、前記疑似ＲＡＩ状態にある場合に、前記判定信号は入力されたが前記ＲＡＩパタン検出手段にＲＡＩパタン未検出があると、前記疑似ＲＡＩ状態から前記初期状態に遷移する一方、前記判定信号は入力され、かつ前記ＲＡＩパタン検出手段がＲＡＩパタンを連続して所定回数連続して検出した場合に前記疑似ＲＡＩ状態から前記ＲＡＩ状態に遷移してＲＡＩ検出信号をアサートする機能を具備することを特徴とする請求項２記載のＲＡＩ検出装置。
【請求項４】
前記ＲＡＩ判定ステートマシンは、前記ＲＡＩ状態にある場合に、前記非ＲＡＩ検出信号が入力されると、前記ＲＡＩ検出信号のアサートを解除し前記初期状態に遷移する機能を具備することを特徴とする請求項３記載のＲＡＩ検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、回線からの入力データに含まれる所定ビットパタンからなるＲＡＩ（Ｒｅｍｏｔｅ　Ａｌａｒｍ　Ｉｎｄｉｃａｔｉｏｎ：遠隔アラーム表示）信号を検出するＲＡＩ検出装置に関する。
【０００２】
【従来の技術】
所定ビットパタンからなるＲＡＩ信号は、回線の故障や信号断、同期外れを検出した検出側が回線に送出する。このＲＡＩ信号を検出するＲＡＩ検出装置は、回線からの入力データに一定の間隔で含まれる特定ビットを一定数連続して抽出し、抽出した一定ビット列が既知のビットパタンと一致し、かつその一定ビット列のビットパタンが所定回数連続して受信されることでＲＡＩ検出とし、その後所定回数その一定ビット列のビットパタンが入力されなかったことでＲＡＩ検出状態を解除するようになっている。以下に図４を参照してＲＡＩ検出の概要を説明する。
【０００３】
図４は、従来のＲＡＩ検出装置の構成例を示すブロック図である。なお、図４では、既知パタン（ＲＡＩパタン）のビット長が１６ビットの場合の構成が示されている。
【０００４】
図４に示すＲＡＩ検出装置は、回線から入力データＩＮ＿ＤＡＴＡ及びそれに同期したクロックＩＮ＿ＣＬＫが入力されるｍビット検出回路４０１と、回線から入力データＩＮ＿ＤＡＴＡ及びそれに同期したクロックＩＮ＿ＣＬＫが入力される１６ビットシフレジスタ４０２と、比較回路（デコーダ）４０３と、既知パタン記憶部４０４と、クロックＩＮ＿ＣＬＫが入力されるＲＡＩ判定タイミング検出回路４０５と、クロックＩＮ＿ＣＬＫが入力されるＲＡＩ判定ステートマシン４０６と、クロックＩＮ＿ＣＬＫが入力される非ＲＡＩパタン検出カウンタ４０７とを備えている。
【０００５】
既知パタン記憶部４０４には、既知パタン（ＲＡＩパタン）として１６ビットの一定パタン“１１１１１１１１００００００００”が格納されている。ここでは、ＲＡＩパタン“１１１１１１１１００００００００”の１６ビットを連続受信したことによってＲＡＩ検出となり、その後ＲＡＩ検出状態が継続しているときにＲＡＩパタンが４回連続して受信されなかったことによりＲＡＩ解除となる場合の動作について説明する。
【０００６】
ｍビット検出回路４０１は、クロックＩＮ＿ＣＬＫに従って入力データＩＮ＿ＤＡＴＡから特定のｍビットを検出すると、ｍビット検出パルスを１６ビットシフレジスタ４０２とＲＡＩ判定タイミング検出回路４０５とに出力する。
【０００７】
１６ビットシフレジスタ４０２は、クロックＩＮ＿ＣＬＫに従って入力データＩＮ＿ＤＡＴＡの各ビットを順々に取り込み、ｍビット検出回路４０１から入力されるｍビット検出パルスに同期して１６ビットのシリアルデータをパラレルデータに変換して比較回路（デコーダ）４０３に出力する。
【０００８】
比較回路（デコーダ）４０３は、１６ビットシフレジスタ４０２が出力する１６ビットのビットパタンと既知パタン記憶部４０４に格納される既知パタンとの一致不一致を比較し、一致したとき、ＲＡＩパタン検出パルスを出力する。このＲＡＩパタン検出パルスは、ＲＡＩ判定ステートマシン４０６と、非ＲＡＩパタン検出カウンタ４０７とに入力されている。
【０００９】
ＲＡＩ判定ステートマシン４０６は、後述（図３）するように３つの状態を持ち、ＲＡＩ判定タイミング検出回路４０５と非ＲＡＩパタン検出カウンタ回路４０７に対しその３つの状態のうちの１つを示すＳｔａｔｅ信号（ステート信号）を出力する。
【００１０】
ＲＡＩ判定タイミング検出回路４０５は、ＲＡＩ判定ステートマシン４０６からのＳｔａｔｅ信号が初期状態以外を示す場合に、ｍビット検出回路４０１からｍビット検出パルスが入力されると、クロックＩＮ＿ＣＬＫに従ってそのｍビット検出パルスをカウントし、カウント値が１５になると判定パルスをＲＡＩ判定ステートマシン４０６と非ＲＡＩパタン検出カウンタ４０７とに対して出力し、カウント値をクリアする。
【００１１】
非ＲＡＩパタン検出カウンタ４０７は、ＲＡＩ判定ステートマシン４０６からのＳｔａｔｅ信号がＲＡＩ状態を示す場合に、比較回路（デコーダ）４０３からＲＡＩパタン検出パルスが入力されないＲＡＩパタン未検出のときに、ＲＡＩ判定タイミング検出回路４０５からの判定パルスをカウントし、カウント値が４になると、非ＲＡＩパタン検出パルスをＲＡＩ判定ステートマシン４０６に対して出力し、カウント値をクリアする。
【００１２】
図３は、ＲＡＩ判定ステートマシン４０６の状態遷移を示す図である。ＲＡＩ判定ステートマシン４０６は、図３に示すように、Ｓｔａｔｅ信号の状態として、初期状態３０１と、疑似ＲＡＩ状態３０２と、ＲＡＩ状態３０３とがあり、ＲＡＩパタン検出パルス、非ＲＡＩパタン検出パルスおよび判定パルスに従ってそれら状態が遷移する。
【００１３】
初期状態３０１は、ＲＡＩパタン未検出に相当する状態であり、ＲＡＩパタン検出パルスが入力されると、疑似ＲＡＩ状態３０２に遷移する。疑似ＲＡＩ状態３０２に遷移した後に、判定パルスが入力され（判定パルス＝Ｈｉｇｈ）、かつＲＡＩパタン検出パルスの入力が途絶える（ＲＡＩパタン未検出）と、疑似ＲＡＩ状態３０２から初期状態３０１に戻る。
【００１４】
一方、疑似ＲＡＩ状態３０２に遷移した後に、判定パルスが入力され（判定パルス＝Ｈｉｇｈ）、かつＲＡＩパタン検出パルスが１６回連続して入力されると、疑似ＲＡＩ状態３０２からＲＡＩ状態３０３に遷移する。
【００１５】
ＲＡＩ状態３０３に遷移すると、ＲＡＩ＿ＤＥＴＥＣＴ（ＲＡＩ検出信号）をアサートすることにより、ＲＡＩ検出となる。そして、ＲＡＩ状態３０３に遷移した後において、判定パルスが入力され（判定パルス＝Ｈｉｇｈ）、かつＲＡＩ未検出が４回連続すると、非ＲＡＩパタン検出パルスが入力されるので（非ＲＡＩパタン検出パルス＝Ｈｉｇｈ）、それに応答してＲＡＩ＿ＤＥＴＥＣＴのアサートを解除してＲＡＩ状態３０３から初期状態３０１に遷移し、ＲＡＩ検出解除となる。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来のＲＡＩ検出装置では、上述したように、入力されるｍビットのシリアルデータをパラレルデータに変換し、変換したパラレルデータをデコーダが既知パタンと照合して監視することによってＲＡＩパタンを検出するようにしているので、ＲＡＩパタン長が１６ビットよりも長くなった場合には、１６ビット以上のシリアルパラレル変換回路と、１６ビット以上のデコーダ回路とが必要となり、ＲＡＩパタン検出手段の回路構成が大規模化するという問題がある。
【００１７】
本発明は、かかる点に鑑みてなされたものであり、簡単な構成で任意パタンのＲＡＩ検出が行えるＲＡＩ検出装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明のＲＡＩ検出装置は、回線からの入力データに一定の間隔で含まれる特定ビットを検出する特定ビット検出手段と、前記特定ビット検出手段の特定ビット検出に応答して前記入力データから前記特定ビットの一定数を連続して抽出し、前記抽出した一定ビット列と既知のビットパタンとの一致比較によって前記入力データに含まれるＲＡＩ（Ｒｅｍｏｔｅ　Ａｌａｒｍ　Ｉｎｄｉｃａｔｏｒ）信号を検出するＲＡＩパタン検出手段と、ＲＡＩ検出のアサートとその解除を制御するために初期状態と疑似ＲＡＩ状態とＲＡＩ状態との３つのステートを持ち、各ステートを示すステート信号を出力するＲＡＩ判定ステートマシンと、前記ステート信号が前記疑似ＲＡＩ状態を示している場合に、前記特定ビット検出が所定回数連続して行われたとき判定信号を出力するＲＡＩ判定タイミング検出手段と、前記ステート信号が前記ＲＡＩ状態を示し、かつ前記ＲＡＩパタン検出手段がＲＡＩパタン未検出である場合に前記判定信号の入力回数が所定回数になると非ＲＡＩパタン検出信号を出力する非ＲＡＩパタン検出手段と、を具備するＲＡＩ検出装置において、前記ＲＡＩ信号を構成するＮビット長のビットパタンが一方の論理値で連続するＮ／２ビットと他方の論理値で連続するＮ／２ビットとで構成される場合に、前記ＲＡＩパタン検出手段として、前記一方の論理値で連続するＮ／２ビットをカウントする第１カウンタと、前記他方の論理値で連続するＮ／２ビットをカウントする第２カウンタと、を具備する構成を採る。
【００１９】
この構成によれば、第１カウンタと第２カウンタは、それぞれｌｏｇ２（Ｎ／２）ビットのカウンタでよいので、ＲＡＩパタン検出手段では、簡単な構成で任意パタンのＲＡＩ検出が行えることになる。
【００２０】
本発明のＲＡＩ検出装置は、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記ＲＡＩパタン検出手段がＲＡＩパタンを検出すると、前記初期状態から前記疑似ＲＡＩ状態に遷移する機能を具備する構成を採る。
【００２１】
この構成によれば、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記ＲＡＩパタン検出手段がＲＡＩパタンを検出すると、前記初期状態から前記疑似ＲＡＩ状態に遷移することができる。
【００２２】
本発明のＲＡＩ検出装置は、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記疑似ＲＡＩ状態にある場合に、前記判定信号は入力されたが前記ＲＡＩパタン検出手段にＲＡＩパタン未検出があると、前記疑似ＲＡＩ状態から前記初期状態に遷移する一方、前記判定信号は入力され、かつ前記ＲＡＩパタン検出手段がＲＡＩパタンを連続して所定回数連続して検出した場合に前記疑似ＲＡＩ状態から前記ＲＡＩ状態に遷移してＲＡＩ検出信号をアサートする機能を具備する構成を採る。
【００２３】
この構成によれば、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記疑似ＲＡＩ状態にある場合に、前記判定信号は入力されたが前記ＲＡＩパタン検出手段にＲＡＩパタン未検出があると、前記疑似ＲＡＩ状態から前記初期状態に遷移する。一方、前記判定信号は入力され、かつ前記ＲＡＩパタン検出手段がＲＡＩパタンを連続して所定回数連続して検出した場合に前記疑似ＲＡＩ状態から前記ＲＡＩ状態しＲＡＩ検出信号をアサートすることができる。
【００２４】
本発明のＲＡＩ検出装置は、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記ＲＡＩ状態にある場合に、前記非ＲＡＩ検出信号が入力されると、前記ＲＡＩ検出信号のアサートを解除し前記初期状態に遷移する機能を具備する構成を採る。
【００２５】
この構成によれば、上記の発明において、前記ＲＡＩ判定ステートマシンは、前記ＲＡＩ状態にある場合に、前記非ＲＡＩ検出信号が入力されると、前記ＲＡＩ検出信号のアサートを解除し前記初期状態に遷移することができる。
【００２６】
【発明の実施の形態】
本発明の骨子は、ＲＡＩパタンに複雑なピットパタンを用いることは考え難く、Ｎビット長のＲＡＩパタンは、Ｎ／２ビットの連続したビット“０”とＮ／２ビットの連続したビット“１”とで構成される場合が多い点に着目し、ＮビットのシフトレジスタとＮビットのデコーダ回路とを２ｌｏｇ２（Ｎ／２）ビットのカウンタ回路で実現することにより、構成の簡素化を図ることである。
【００２７】
図１は、本発明によるＲＡＩ検出の動作原理を説明する図である。図１において、回線からの入力データＩＮ＿ＤＡＴＡにｋ＋１ビットの一定間隔で含まれる特定のｍビットをｎビット連続して抽出し、その抽出したｎビット列が既知のビットパタンと一致することによってＲＡＩパタンを検出するＲＡＩ検出装置において、本発明では、前記ｎビット列の連続するビット“１”またはビット“０”を順にカウントし、そのカウント値が、それぞれ、既知のビット列のビット“１”またはビット“０”の数と一致することによってＲＡＩパタンを検出するようにした。
【００２８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２９】
（実施の形態）
図２は、本発明の一実施の形態に係るＲＡＩ検出装置の構成を示すブロック図である。なお、図２では、従来例（図４）で示した構成と同一ないしは同等である構成には、同一の符号が付されている。このでは、本実施の形態に関わる部分を中心に説明する。
【００３０】
図２に示すように、本実施の形態に係るＲＡＩ検出装置では、従来例（図４）で示した構成において、１６ビットシフレジスタ４０２と比較回路（デコーダ）４０３と既知パタン記憶部４０４とに代えて、ＲＡＩパタン検出部２０１が設けられている。
【００３１】
ＲＡＩパタン検出部２０１は、回線から入力データＩＮ＿ＤＡＴＡ及びそれに同期したクロックＩＮ＿ＣＬＫが入力されるカウンタ回路２１１およびカウンタ回路２１２の２つのカウンタを備えている。カウンタ回路２１１とカウンタ回路２１２には、ｍビット検出回路４０１からｍビット検出パルスが入力される。カウンタ回路２１２からＲＡＩパタン検出パルスが出力されるようになっている。
【００３２】
例えば、ＲＡＩパタンが“１１１１１１１１００００００００”の１６ビットであるとすれば、前半分の８個がビット“１”で、後半分の８個がビット“０”である。そこで、カウンタ回路２１１は、前半分のビット“１”をカウントし、カウンタ回路２１２は、後半分のビット“０”をカウントするとしている。そして、カウント値は８であるので、カウンタ回路２１１とカウンタ回路２１２は、それぞれ３ビットのカウンタである。
【００３３】
例えば、ＲＡＩパタン“１１１１１１１１００００００００”の１６ビットを連続して受信することによってＲＡＩ検出となり、その後ＲＡＩ検出状態が継続しているときにＲＡＩパタンが４回連続して受信されなかったことによってＲＡＩ解除となるＲＡＩ検出を行いたい場合、ｍビット検出回路４０１では、ｍビットを検出してｍビット検出パルスを出力する。これに対して本実施の形態では、次のような動作が行われる。
【００３４】
カウンタ回路２１１は、ｍビット検出回路４０１からのｍビット検出パルスに同期して、ビット“１”が８回連続する入力データＩＮ＿ＤＡＴＡが入力されると、検出パルスをカウンタ回路２１２に対して出力し、カウント値をクリアする。
【００３５】
カウンタ回路２１２は、ｍビット検出パルスに同期して、ビット“０”が８回連続する入力データＩＮ＿ＤＡＴＡが入力されると、ＲＡＩパタン検出パルスを出力し、カウント値をクリアする。以上の動作は、従来例における既知パタン（ＲＡＩパタン）との一致を検出する動作と同じである。以降、従来例で説明した動作が行われる。
【００３６】
即ち、ＲＡＩ判定ステートマシン４０６は、図３に示すように、３つの状態を持ち、その３つの状態のうちの１つを示すＳｔａｔｅ信号を出力する。ＲＡＩ判定タイミング検出回路４０５は、Ｓｔａｔｅ信号が初期状態以外を示す場合において、ｍビット検出パルスが入力されると、そのｍビット検出パルスをカウントし、カウント値が１５になると、ＲＡＩ判定ステートマシン４０６と非ＲＡＩパタン検出カウンタ４０７に対して判定パルスを出力し、カウント値をクリアする。
【００３７】
非ＲＡＩパタン検出カウンタ４０７は、Ｓｔａｔｅ信号がＲＡＩ状態を示す場合において、ＲＡＩパタン未検出のときに判定パルスをカウントし、カウント値が４になると非ＲＡＩパタン検出パルスをＲＡＩ判定ステートマシン４０６に対して出力し、カウント値をクリアする。ＲＡＩ判定ステートマシン４０６が、図３に示すように状態遷移することにより、ＲＡＩ検出状態／解除状態となる。
【００３８】
このように、Ｎビット長のＲＡＩパタンに対し、ＮビットのシフトレジスタとＮビットのデコーダ回路とを２ｌｏｇ２（Ｎ／２）ビットのカウンタ回路で実現することができるので、構成の簡素化を図ることができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、簡単な構成で任意パタンのＲＡＩ検出が行えるＲＡＩ検出装置が提供できる。
【図面の簡単な説明】
【図１】本発明によるＲＡＩ検出の動作原理を説明する図
【図２】本発明の一実施の形態に係るＲＡＩ検出装置の構成を示すブロック図
【図３】ＲＡＩ判定ステートマシンの状態遷移図
【図４】従来のＲＡＩ検出装置の構成例を示すブロック図
【符号の説明】
２０１　ＲＡＩパタン検出部
２１１，２１２　カウンタ回路
４０５　ＲＡＩ判定タイミング検出回路
４０６　ＲＡＩ判定ステートマシン
４０７　非ＲＡＩパタン検出カウンタ
【図１】
2004072430.tif 000003
【図２】
2004072430.tif 000004
【図３】
2004072430.tif 000005
【図４】
2004072430.tif 000006