(57)【要約】【課題】ステレオ信号処理用ノイズシェーパの製造コストを削減し、回路の占有面積を削減し、該ノイズシェーパの消費電力を低減すること。【解決手段】シリアルなステレオデジタル信号を時分割に処理するため、ノイズシェーパを、ステレオ信号が入力され多重信号に変換する変換部、入力された信号を積分する積分器が多段に接続されたデルタシグマ変調する積分手段と、ノイズシェープした信号を左右チャネルに分離して出力する手段とをもって構成し、前記積分器は、加算する手段と、該加算する手段の出力が入力される２つの記憶する手段と、該２つの記憶手段の出力のいずれかを時分割で選択する手段とを有し、前記選択された出力が前記加算する手段に帰還してなる構成とする。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
２つのチャネルのステレオ信号が入力される入力手段と、
該２つのチャネルのステレオ信号を時分割多重のシリアル信号に変換する手段と、
該シリアル信号が入力されるデルタシグマ変調手段と、
ノイズシェープされた出力を左右チャネルに分離して出力する手段と
からなるノイズシェーパ。
【請求項２】
前記デルタシグマ変調手段は、１段の又は２以上多段に接続され、入力された信号をデルタシグマ変調する積分手段を備え、
前記積分手段は、
前記シリアル信号が供給される加算手段と、
該加算手段の出力が前記２つのチャネルに応じて入力される２つの記憶手段と、該２つの記憶手段の出力のいずれかを前記２つのチャネルに応じて時分割で選択する手段とからなり、
前記選択する手段の出力は前記加算する手段に入力することを特徴とする請求項１に記載のステレオ信号処理用ノイズシェーパ。
【請求項３】
請求項２に記載されたノイズシェーパにおいて、
前記２つの記憶手段が、Ｌチャネル用クロックで動作するＬチャネル用フリップフロップ及び前記クロックとは位相を異にするＲチャネル用クロックで動作するＲチャネル用フリップフロップであるステレオ信号処理用ノイズシェ−パ。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、ステレオ信号処理に用いるデルタシグマ変調器を具備するノイズシェーパに関するもので、特にデルタシグマ変調器に特徴を有するノイズシェーパに関する。
【０００２】
【従来の技術】
従来からＣＤ、ＤＡＴ等で再生されるステレオデジタル信号の処理には、オーバーサンプリング技術及びノイズシェーピング技術を用いたＤＡ変換器が用いられている。
図５に、従来のオーバーサンプリング技術及びノイズシェーピング技術を利用したステレオ信号用のＤＡ変換器のブロック図を示す。
図において、２チャネルのデジタルステレオ信号Ｃは、ＬＲ信号分離回路（以下Ｉ／Ｆブロックという）１で分離され、分離された信号は、以後それぞれ別々に、エイリアシング、量子化雑音の除去を行うｎ倍オーバーサンプリング回路２、２’、ビット数を低下したデジタル信号を出力し、低域のノイズを低減するノイズシェーパ３，３’、波形を整形してノイズ分を除去する波形整形回路４，４’、低域フィルタリングしてアナログ信号に変換するＬＰＦ５，５’を経て、左右チャネルアナログ信号に変換される。
【０００３】
図６は上記ノイズシェ−パの従来の回路例である。図中、ノイズシェーパ３は、入力信号をノイズシェ−パに取込むための部分である入力部３１及びデルタシグマ変調器３２からなり、入力されたオーバーサンプリング信号を、デルタシグマ変調処理された信号を出力する。入力部３１はフリップフロップ１２からなり、デルタシグマ変調器３２は、乗算器１５、ｅ１、ｆ１、ｅ２、フリップフロップｂ１、ｂ２、加算器ａ１、ａ２、１６、及び比較器１８から構成される。
【０００４】
このように、従来のステレオ信号用ＤＡ変換器においては、ノイズシェ−パとして左右チャネル用にそれぞれ別々のノイズシェーパを設けており、ノイズシェーパには多くの部品が必要であるため、製造コストが高く、回路上の占有スペースの点からも問題があった。さらに、消費電力の点からみても、電源、メインクロックを２つのノイズシェーパが独立して使うので、消費電力も大きいという問題があった。
【０００５】
【発明が解決しようとする課題】
この発明は上記の問題を解決するためになされたもので、その目的は、ステレオ信号を処理するためのノイズシェーパの製造コストを削減し、回路上の占有面積を削減し、ノイズシェーパの消費電力の低減を図るものである。また、他の目的はステレオ信号処理の代わりにモノラル信号処理を行う時に、消費電力を低減することである。
【０００６】
【課題を解決するための手段】
請求項１の発明は、２つのチャネルのステレオ信号が入力される入力手段と、該２つのチャネルのステレオ信号を時分割多重のシリアル信号に変換する手段と、該シリアル信号が入力されるデルタシグマ変調手段と、ノイズシェープされた出力を左右チャネルに分離して出力する手段とからなるノイズシェーパである。請求項２の発明は、前記デルタシグマ変調手段は、１段の又は２以上多段に接続され、入力された信号をデルタシグマ変調する積分手段を備え、前記積分手段は、前記シリアル信号が供給される加算手段と、該加算手段の出力が前記２つのチャネルに応じて入力される２つの記憶手段と、該２つの記憶手段の出力のいずれかを前記２つのチャネルに応じて時分割で選択する手段とからなり、前記選択する手段の出力は前記加算する手段に入力することを特徴とする請求項１に記載のステレオ信号処理用ノイズシェーパである。
請求項３の発明は、請求項２に記載されたノイズシェーパにおいて、前記２つの記憶手段が、Ｌチャネル用クロックで動作するＬチャネル用フリップフロップ及び前記クロックとは位相を異にするＲチャネル用クロックで動作するＲチャネル用フリップフロップであるステレオ信号処理用ノイズシェ−パである。
【０００７】
【発明の実施の形態】
次に本発明の実施形態を図面を参照して説明する。図中、従来技術の説明で用いた図５乃至７における部分と同一の部分には同一の符号を付与している。
図１は本発明の実施形態に係るノイズシェーパを適用したＤＡ変換器の回路ブロックである。
図１において、ＤＡ変換器は、デジタルステレオ信号Ｃが供給されるＬＲ信号分離回路（以下Ｉ／Ｆブロックという）１と、Ｉ／Ｆブロック１からの分離された出力Ｌチャネル信号とＲチャネル信号とがそれぞれ供給されるｎ倍オーバーサンプリング回路２、２’と、オーバ−サンプリングされた左右チャネル信号がそれぞれ供給されるノイズシェ−パ３と、ノイズシェ−プされた左右チャネル信号がそれぞれ供給される波形整形回路４，４’と、該波形整形回路からの波形整形出力がそれぞれ供給されるＬＰＦ５，５’と、メインクロックからノイズシェーパ３に用いられる各種制御信号を生成する制御信号生成部４とを備える。
【０００８】
このＤＡ変換器の動作について、信号の波形図を示す図２を参照して説明すると、Ｉ／Ｆブロック１は、ＬＲ分離信号がハイの時、左チャネル信号を取り込み、ローの時右チャネル信号を取込むことによりデジタルステレオ信号Ｃを左右の信号に分離する。なお、ビットクロックは、信号Ｌｃｈ及びＲｃｈをそれぞれ取込むタイミングを決めている。こうして取込まれた信号Ｌｃｈ、Ｒｃｈは、次段のオーバーサンプリング回路２，２’に入力され、エイリアシング、量子化ノイズを減少させるためにサンプリング周波数を上げたデータ信号Ｅ，Ｆを生成し、次段のノイズシェーパに供給する。なお、図２において８倍のオーバーサンプリングの例を示したが、これは１例であって、８倍に限定されず、１６倍、６４倍、１２８倍等々ｎ倍のオーバーサンプリングであってもよいことは当業者にとって明らかである。
ノイズシェーパ３は、制御信号生成部により生成された信号を用いてこれらデータ信号Ｅ，Ｆを時分割多重したうえで、ＬＲ時分割信号Ｊ、ＬチャネルクロックＧ、ＲチャネルクロックＨによって、低域のノイズを低減させた分離信号Ｋ，Ｌを生成し、波形整形回路４，４’、ＬＰＦ５，５’に供給する。
波形整形回路４，４’では、ノイズを減少させるために分離信号Ｋ、Ｌの波形整形を行い、次にＬＰＦ５，５’は低域フィルタリングしてアナログ信号に変換する。
【０００９】
本発明の実施形態であるノイズシェーパ３の回路図である図３を参照すると、本発明のノイズシェーパ３は、入力部３１、デルタシグマ変調器３２から構成されている。入力部３１は前段のオーバーサンプリング回路からの左右チャネル出力Ｅ，Ｆが入力されるセレクタ１０、１１、このセレクタの出力を保持するフリップフロップ１２，１３、及びフリップフロップ１２，１３の出力を選択出力するセレクタ１４から構成されている。
【００１０】
また、デルタシグマ変調器３２は、入力された信号を積分するデルタシグマ変調部と、デルタシグマ変調された出力をＬチャネル信号とＲチャネル信号に分離して出力する出力部とから構成されている。
前記デルタシグマ変調部は、第１及び第２の積分器が縦続接続されてなり、第１の積分器は、前記乗算器１５を経て信号が供給される第１の加算器ａ１と、第１の加算器ａ１からの信号が供給されるＬチャネル用クロックＧで動作するＬチャネル用フリップフロップｂ１及び前記クロックとは位相を異にするＲチャネル用クロックＨで動作するＲチャネル用フリップフロップｃ１と、前記フリップフロップｂ１、ｃ１の出力を選択するセレクタｄ１とを具備し、セレクタｄ１の出力は前記加算器ａ１に帰還してなる。
【００１１】
この第１の積分器に縦続接続する第２の積分器は、第１の積分器からの入力が供給される第１の加算器ａ２と、第１の加算器ａ２からの信号が供給されるＬチャネル用クロックＧで動作する第２のＬチャネル用フリップフロップｂ２及び前記クロックとは位相を異にするＲチャネル用クロックＨで動作する第２のＲチャネル用フリップフロップｃ２と、前記フリップフロップｂ２、ｃ２の出力を選択する第２のセレクタｄ２とを具備し、セレクタｄ２の出力は前記第２の加算器ａ２に帰還してなる。
【００１２】
第２の積分出力は乗算器ｅ２を経て、前記第１の積分器の出力が乗算器ｆ１で乗算された信号と加算器１６で加算され、この加算出力は比較器１７に供給される。比較器１７の出力は前記第１の加算器ａ１にフィードバックされると共に、フリップフロップ１８，１９からなる出力部においてＬチャネル信号ＫとＲチャネル信号Ｌに分離される。
【００１３】
次に、前記のように構成されたノイズシェーバ３の動作を説明する。
入力部３１において、セレクタ１０，１１はロード信号Ｉを用いて前段でオーバ−サンプリングされたデータ信号Ｅ，Ｆを取込む。該ロード信号Ｉは図２に示されるデータの期間Ｔのうち期間Ｐでハイ、期間Ｑでローになる信号で、ロード信号がハイの時ノイズシェーパ３にデータが取込まれ、ローの時入力部３１でデータの取込みを止め、ノイズシェーパ３においてデータがデルタシグマ変調処理されるものである。前記データ信号Ｅ，Ｆは制御信号生成部４で生成されたＬチャネルクロックＧ，ＲチャネルクロックＨによってフリップフロップ１２，１３に取込まれる。
入力部のセレクタ１４からはロード信号Ｉで取込まれたＬチャネル信号、Ｒチャネル信号がシリアルなデジタルステレオ信号として出力される。つまり、入力部３１により、データＥ，Ｆがシリアルな時分割多重されたデジタルステレオ信号に変換される。
【００１４】
次にデルタシグマ変調器３２の動作を説明する。変調器３２を構成する各積分器において、ＬＲ時分割信号Ｊがローの期間、セレクタｄ１、ｄ２においてＬチャネル処理用端子Ｍが選択され、ＬチャネルクロックＧの立ち上がりタイミングでＬチャネルデータ信号Ｅが取込まれ又は積分され、その結果はＬチャネル用フリップフロップｂ１、ｂ２に保持される。つまり、ＬＲ時分割信号Ｊがローの時（Ｐ１）、デルタシグマ変調器３はＬチャネルデータをデルタシグマ変調する回路として動作する。同様に、ＬＲ時分割信号Ｊがハイの期間（Ｐ２）、デルタシグマ変調器３はＲチャネルデータをデルタシグマ変調する回路として動作する。
【００１５】
こうして処理された信号は、左右チャネルクロックＧ，Ｈによって、フリップフロップ１８，１９によって左右分離された信号Ｋ，Ｌとして出力される。
このように、本発明のノイズシェーパは、ＬＲ時分割信号Ｊと、ＬチャネルクロックＧとＲチャネルクロックＨによって時分割に動作するものである。
なお、モノラル処理を行う場合は、Ｌクロック、Ｒクロックのどちらか一方を止めることにより実現できる。
【００１６】
前記制御信号を生成する制御信号生成部４の回路構成を示した図４を参照すると、制御信号生成部４はメインクロックＤがＣ端子に、Ｑ端子からのフィードバックがＤ端子に供給されるＤ型フリップフロップ１４、カウンタ１７、メインクロックＤとフリップフロップのＱ端子からの出力が供給されるＯＲ回路１６、及びメインクロックＤとフリップフロップのＱＢ端子からの出力が供給されるＯＲ回路１５から構成されており、ＬＲ時分割信号Ａ、ＬチャネルクロックＧ、ＲチャネルクロックＨ及びロード信号Ｉを出力とするものである。なおリセット信号Ｒはフリップフロップ１４とカウンタ１７をリセットするものである。
【００１７】
既に説明した図５に示す従来のＤＡ変換器の回路ブロックと、図１に示す本発明に係る回路ブロックとを対比して明らかなように、ステレオ信号のノイズシェープを行うのに、従来は、２つの同一のノイズシェーパを具備していたのに対して、本発明は、１つのノイズシェーパを具備する点に特徴を有するものである。なお、本実施の形態において、デルタシグマ変調器の次数は２次としたが、２次に限らず、何次であってもよい。一般に高次ほどノイズシェ−パとしての特性がよいことが知られている。
【００１８】
また、従来のノイズシェーパの入力部３１は、フリップフロップ１つからなる回路（入力部は２つあるからフリップフロップを２個設けていた）であったが、本発明のノイズシェーパの入力部３１は５つの回路要素（フリップフロップを２つ、セレクタを３つ設ける）からなる回路であって、構成する部品数も本発明の方が多い。しかし、次数の高いノイズシェーパでは、デルタシグマ変調器３２において重複を排除できる部品数が増えるので、本発明における部品数の低減効果が大きいことは明らかである。
【００１９】
【発明の効果】
本発明は１つのステレオ信号用ノイズシェーパにおいて左右チャネル信号を時分割に処理するようにしたので、従来の２つのノイズシェーパと比して、回路上重複する加算器、乗算器等のハードウェアを削減でき、消費電力も低減でき、回路上の占有面積を減らすことができるので回路をさらに小型化できる。
特にＤＡ変換器にこれを用いる時は、デルタシグマ変調器の次数が高いほどＤＡ変換器の特性がよくなることが知られているが、次数の大きいデルタシグマ変調器では、加算器、乗算器の個数を大幅に削減できる。
さらに、モノラル処理を行う場合は、Ｌクロック、Ｒクロックのどちらか一方を止めることにより実現でき、モノラル時のクロックの消費電力はステレオ時の消費電力の半分程度に低減できる。
【図面の簡単な説明】
【図１】本発明の実施形態であるステレオ信号処理用ノイズシェーパを構成要素とするＤＡ変換器の回路ブロックである。
【図２】本発明の実施形態であるノイズシェーパにおける信号の波形図である。
【図３】本発明の実施形態であるノイズシェーパの回路図である。
【図４】図１のＤＡ変換器の構成要素である制御信号生成部の回路ブロックである。
【図５】従来のＤＡ変換器の回路ブロックである。
【図６】従来のノイズシェーパの回路図である。
【符号の説明】１・・・ＬＲ信号Ｉ／Ｆブロック、２・・・オーバーサンプリング回路、３・・・ノイズシェ−パ、６・・・制御信号生成部、１０、１１、１４、ｄ１、ｄ２・・・セレクタ、１２、１３、ｂ１、ｂ２、ｃ１、ｃ２・・・フリップフロップ、ａ１、ａ２、１６・・・加算器、１７・・・比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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