(57)【要約】【課題】多出力ＤＣ−ＤＣコンバータを小型化し、出力電流が小さいとき、フライバック側整流素子に過大な逆方向サージ電圧が発生するのを防止し、擬似負荷による損失をなくす。【解決手段】１台の主ＤＣ−ＤＣコンバータ（ＰＷＭ制御）から出力を得ると共に、少なくとも１台の従ＤＣ−ＤＣコンバータ（マグアンプ方式）から従出力を得る多出力ＤＣ−ＤＣコンバータにおいて、主ＤＣ−ＤＣコンバータの出力電流を検出し、あらかじめ定められた電流値よりも大きいか小さいかを判定し、あらかじめ定められた電流値よりも小さいと判定した場合、主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータにおいて、フライバック側整流素子による同期整流をあらかじめ定められた時定数によって停止させることを特徴とする。【選択図】　　　図１
2004080915.tif 000002
【特許請求の範囲】
【請求項１】
ＰＷＭ制御により動作する１台の主ＤＣ−ＤＣコンバータから主出力を得ると共に、マグアンプ方式により動作する少なくとも１台の従ＤＣ−ＤＣコンバータから従出力を得る多出力ＤＣ−ＤＣコンバータにおいて、
前記主ＤＣ−ＤＣコンバータの出力電流を検出して、あらかじめ定められた電流値よりも大きいか小さいかを判定する電流値判定回路と、
前記電流判定回路があらかじめ定められた電流値よりも大きいと判定したとき、主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータにおいて、フライバック側整流素子の同期整流を継続し、前記電流判定回路があらかじめ定められた電流値よりも小さいと判定した場合、主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータにおいて、フライバック側整流素子による同期整流をあらかじめ定められた時定数によって停止させる同期整流制御回路と
を備えたことを特徴とする多出力ＤＣ−ＤＣコンバータ。
【請求項２】
請求項１記載の多出力ＤＣ−ＤＣコンバータにおいて、
前記主ＤＣ−ＤＣコンバータの同期整流制御回路は、フライバック側整流素子のベース端子の入力容量に蓄えられた電荷をあらかじめ定められた時定数で放電させるための抵抗を備えていることを特徴とする多出力ＤＣ−ＤＣコンバータ。
【請求項３】
請求項１記載の多出力ＤＣ−ＤＣコンバータにおいて、
前記主ＤＣ−ＤＣコンバータに設けられているＰＷＭ制御回路の出力に基づいて、前記主ＤＣ−ＤＣコンバータ及び前記従ＤＣ−ＤＣコンバータにおいて、フライバック側整流素子のオン、オフを制御することを特徴とする多出力ＤＣ−ＤＣコンバータ。
【請求項４】
請求項１記載の多出力ＤＣ−ＤＣコンバータにおいて、
前記従ＤＣ−ＤＣコンバータの同期整流制御回路は、フライバック側整流素子のベース端子の入力容量に蓄えられた電荷をあらかじめ定められた時定数で放電させるための抵抗を備えていることを特徴とする多出力ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は多出力ＤＣ−ＤＣコンバータに関すものである。特に、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータであり、他の出力がマグアンプ方式を用いたＤＣ−ＤＣコンバータであり、さらにＰＷＭ制御によるＤＣ−ＤＣコンバータ及びマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いるのに好適な多出力ＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
従来の多出力ＤＣ−ＤＣコンバータは、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータである場合、主出力以外の他のＤＣ−ＤＣコンバータも主出力と同様に、ＰＷＭ制御によるＤＣ−ＤＣコンバータを配置するのが一般である。
図２は、出力が２つある場合におけるＤＣ−ＤＣコンバータの一例を示す回路図である。なお、言うまでもなく、出力数は２つに限定されるものではない。
【０００３】
図２に示すように、入力電圧Ｅは、第１ＤＣ−ＤＣコンバータ１と第２ＤＣ−ＤＣコンバータ２に入力されている。第１ＤＣ−ＤＣコンバータ１と第２ＤＣ−ＤＣコンバータ２は、同一構成（符号のみ異なる）であるため、以下、第１ＤＣ−ＤＣコンバータ１について動作の概略を説明する。
なお、図２において、ＦＥＴＱ１１、ＦＥＴＱ１２、ＦＥＴＱ１３、ＦＥＴＱ１４、及びＦＥＴＱ２１、ＦＥＴＱ２２、ＦＥＴＱ２３、ＦＥＴＱ２４に各々付記されているダイオードは、ＦＥＴのボディダイオード（寄生ダイオード）である。
【０００４】
また、図２において、ｎ１１はスイッチングトランスＴ１の一次側巻線を意味し、ｎ１２からｎ１４はスイッチングトランスＴ１の二次側巻線を意味している。同じく、ｎ２１はスイッチングトランスＴ２の一次側巻線を意味し、ｎ２２からｎ２４はスイッチングトランスＴ２の二次側巻線を意味している。
また、図２において、Ｒ１１〜Ｒ１４、及びＲ２１〜Ｒ２４は、抵抗を意味している。
【０００５】
また、図２において、Ｂ１１、Ｂ１２、及びＢ２１、Ｂ２２は、短絡及び貫通電流制御用の可飽和ビーズコアを意味している。
また、図２において、Ｌ１１とＣ１１、及びＬ２１とＣ２１は、コイルとコンデンサから構成される平滑回路である。
第１ＤＣ−ＤＣコンバータ１において、入力電圧ＥはスイッチングトランスＴ１の一次側巻線ｎ１１にＦＥＴＱ１１（主スイッチング素子）のオン期間を通して印加される。ＦＥＴＱ１１は、第１ＤＣ−ＤＣコンバータ１の出力電圧Ｖ１に基づいて、ＰＷＭ制御回路１３、駆動回路１４によって、オン／オフ制御される。これによって、出力電圧Ｖ１が一定値に保持されるようになっている。
【０００６】
具体的には、スイッチングトランスＴ１の一次側に設けられているＦＥＴＱ１１がオンすると、スイッチングトランスＴ１の二次側に設けられているＦＥＴＱ１２がオンする。これによって、スイッチングトランスＴ１の一次側巻線ｎ１２から出力される電流は、ＦＥＴＱ１２と可飽和ビーズコアＢ１１を通り、コイルＬ１１とコンデンサＣ１１から成る平滑回路を介して負荷１ａに出力される。
【０００７】
ＦＥＴＱ１２がオンのとき、ＦＥＴＱ１３はオフしている。その理由は、ＦＥＴＱ１１がオンのとき、ＦＥＴＱ１４を通してＦＥＴＱ１３のベース端子に巻線ｎ１４からマイナス電圧が印加され、ＦＥＴＱ１３はオフ状態を保持する。
次に、ＰＷＭ制御回路１３と駆動回路１４の働きにより、ＦＥＴＱ１１がオフすると、ＦＥＴＱ１２がオフし、ＦＥＴＱ１３がオンする。その結果、コイルＬ１１、可飽和ビーズコアＢ１１、Ｂ１２に蓄えられていたエネルギがコンデンサＣ１１、ＦＥＴＱ１３を通して流れ、スイッチングトランスＴ１の二次側において同期整流が行われる。
【０００８】
コイルＬ１１と出力端子の間に設けられている抵抗ＲＳ１は、電流検出用の抵抗である。抵抗ＲＳ１の両端の電圧は、電流検出回路１１に入力される。電流検出回路１１は、負荷１ａに流れる電流があらかじめ定められた値よりも大きい場合と、負荷１ａに流れる電流があらかじめ定められた値よりも小さい場合を各々検出する。
【０００９】
電流検出回路１１は、負荷１ａに流れる電流があらかじめ定められた値よりも大きい場合には、ＰＷＭ制御回路１３に信号を出力して、ＦＥＴＱ１１のオン／オフ比を制御し、負荷１ａに供給される電流値を急激に下げる。
電流検出回路１１は、負荷１ａに流れる電流があらかじめ定められた値よりも小さい場合には、同期整流停止回路１２に信号を出力し、ＦＥＴＱ１４を強制的にオフにする。ＦＥＴＱ１４がオフすると、ＦＥＴＱ１３のベース端子にスイッチングトランスＴ１の二次側巻線ｎ１４から電圧が印加されず、ＦＥＴＱ１３がオフする。これによって、同期整流が停止し、ＦＥＴＱ１３のボディダイオードによる整流に切り替わる。
【００１０】
ここで、負荷１ａに流れる電流があらかじめ定められた値よりも小さいとき、同期整流を停止するのは次の理由による。
すなわち、負荷１ａに対する出力電流が小さい状態において、ＦＥＴＱ１３がオン状態にあると、次のような現象が生じる。負荷１ａに対する出力電流が小さいことに起因して、コイルＬ１１を流れる出力電流の正負が逆転する電流臨界領域に至る。このとき、コイルＬ１１や可飽和ビーズコアＢ１１、Ｂ１２に蓄えられていたエネルギ、及び転流の遅延により生じるＦＥＴＱ１２とＦＥＴＱ１３の同時オンに起因して、ＦＥＴＱ１３の両端にの過大なサージ電圧（逆方向電圧）が発生する。前記サージ電圧が発生すると、オン状態にあるＦＥＴＱ１３に逆方向の電流が流れ、制御不能の事態になる。このような事態が生じないように、出力電流が小さいとき、ＦＥＴＱ１３を強制的にオフするのである。
【００１１】
ＦＥＴＱ１３を強制的にオフした後は、ＦＥＴＱ１３のボディダイオードによる整流となる。このとき、ＦＥＴＱ１１のオン期間は、極端に短くなる。
【００１２】
【発明が解決しようとする課題】
前記した従来技術には、次のような問題点がある。
【００１３】
第１に、多出力ＤＣ−ＤＣコンバータは、各ＤＣ−ＤＣコンバータが同一構成であるため、各ＤＣ−ＤＣコンバータ毎に、ＰＷＭ制御回路（１３、２３）、駆動回路（１４、２４）、スイッチングトランス（Ｔ１、Ｔ２）、主スイッチング素子（ＦＥＴＱ１１、ＦＥＴＱ２１）等が必要になり、多出力ＤＣ−ＤＣコンバータの小型化と低価格化の妨げになっていた。前記問題点は、出力数の多い多出力ＤＣ−ＤＣコンバータにおいて、さらに顕著になる。
【００１４】
第２に、前記第１の問題点を解決するため、主出力にはＰＷＭ制御によるＤＣ−ＤＣコンバータを用い、主出力以外の他の出力にマグアンプ方式のＤＣ−ＤＣコンバータを用いることが考えられる。この場合、ＰＷＭ制御によるＤＣ−ＤＣコンバータ（主出力）とマグアンプ方式のＤＣ−ＤＣコンバータとが、一つのスイッチングトランスによって動作することになる。しかし、前記したように、従来技術では、主出力であるＰＷＭ制御によるＤＣ−ＤＣコンバータの出力電流が小さいとき、主出力の主スイッチング素子（ＦＥＴＱ１１）のオン期間が極端に短くなる。ここで、マグアンプ方式のＤＣ−ＤＣコンバータは、主出力であるＰＷＭ制御によるＤＣ−ＤＣコンバータと共通のスイッチングトランスを用いているため、マグアンプの磁気飽和特性により、その出力電力が得られない事態が発生する。このような事態を防止するためには、ＰＷＭ制御によるＤＣ−ＤＣコンバータの負荷側にダミー抵抗（擬似負荷）を設けて、見かけ上の負荷を大きくして、出力電流を大きくし、主出力の主スイッチング素子（ＦＥＴＱ１１）のオン期間が極端に短くなるのを防止する必要がある。この擬似負荷は、無駄な電力を消費するという問題点があった。
【００１５】
上記問題点に関連して、ＰＷＭ制御によるＤＣ−ＤＣコンバータの出力電流（主出力）が小さくて、かつ前記擬似負荷を設けない場合には、前記したように、フライバック側整流素子（ＦＥＴＱ１３）の両端に過大な逆方向のサージ電圧が発生するのを防止するため、強制的に同期整流を停止する必要があった。
【００１６】
第３に、主出力にはＰＷＭ制御によるＤＣ−ＤＣコンバータを用い、主出力以外の他の出力にマグアンプ方式のＤＣ−ＤＣコンバータを用い、かつマグアンプ方式のＤＣ−ＤＣコンバータにおいて同期整流回路を用いる構成が提案されている。この構成において、主スイッチング素子（ＦＥＴＱ１１）がオフの期間に、マグアンプのリセット電流が同期整流回路を流れる電流に起因して、十分に供給されないと、マグアンプの起電力によってフライバック側整流素子（ＦＥＴＱ１３に相当）に過大なサージ電圧が発生する事態が発生する。このため、同期整流の制御を改善する必要があった。
【００１７】
本発明の第１の目的は、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータであり、主出力以外の出力がマグアンプ方式を用いたＤＣ−ＤＣコンバータであり、さらにＰＷＭ制御によるＤＣ−ＤＣコンバータ及びマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いた多出力ＤＣ−ＤＣコンバータを小型かつ低価格で提供することにある。
【００１８】
本発明の第２の目的は、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータであり、主出力以外の出力がマグアンプ方式を用いたＤＣ−ＤＣコンバータであり、さらにＰＷＭ制御によるＤＣ−ＤＣコンバータ及びマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いた多出力ＤＣ−ＤＣコンバータにおいて、擬似負荷を必要としない多出力ＤＣ−ＤＣコンバータを提供することにある。
【００１９】
本発明の第３の目的は、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータであり、主出力以外の出力がマグアンプ方式を用いたＤＣ−ＤＣコンバータであり、さらにＰＷＭ制御によるＤＣ−ＤＣコンバータ及びマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いた多出力ＤＣ−ＤＣコンバータを提供でき、フライバック側整流素子に過大なサージ電圧が発生するのを防止することが可能な多出力ＤＣ−ＤＣコンバータを提供することにある。
【００２０】
【課題を解決するための手段】
請求項１記載の多出力ＤＣ−ＤＣコンバータは、ＰＷＭ制御により動作する１台の主ＤＣ−ＤＣコンバータから主出力を得ると共に、マグアンプ方式により動作する少なくとも１台の従ＤＣ−ＤＣコンバータから従出力を得る多出力ＤＣ−ＤＣコンバータであって、前記主ＤＣ−ＤＣコンバータの出力電流を検出して、あらかじめ定められた電流値よりも大きいか小さいかを判定する電流値判定回路と、前記電流判定回路があらかじめ定められた電流値よりも大きいと判定したとき、主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータにおいて、フライバック側整流素子の同期整流を継続し、前記電流判定回路があらかじめ定められた電流値よりも小さいと判定した場合、主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータにおいて、フライバック側整流素子による同期整流をあらかじめ定められた時定数によって停止させる同期整流制御回路とを備えたことを特徴とする。
【００２１】
請求項１記載の発明によれば、主ＤＣ−ＤＣコンバータの出力電流があらかじめ定められた電流値よりも小さいとき、主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータの双方において、同期整流をあらかじめ定められた時定数により、停止させることができる。したがって、フライバック側整流素子に逆電圧のサージが発生するのを防止することができる。
【００２２】
請求項２記載の多出力ＤＣ−ＤＣコンバータは、請求項１記載の多出力ＤＣ−ＤＣコンバータにおいて、前記主ＤＣ−ＤＣコンバータの同期整流制御回路がフライバック側整流素子のベース端子の入力容量に蓄えられた電荷をあらかじめ定められた時定数で放電させるための抵抗を備えていることを特徴とする。
請求項２記載の発明によれば、主ＤＣ−ＤＣコンバータのフライバック側整流素子のベース端子の入力容量に蓄えられた電荷をあらかじめ定められた時定数で放電させるための抵抗を備えているので、前記入力容量に蓄えられた電荷を任意の時定数で放電することが可能になる。したがって、フライバック側整流素子に逆電圧のサージが発生するのを防止することができる。
【００２３】
請求項３記載の多出力ＤＣ−ＤＣコンバータは、請求項１記載の多出力ＤＣ−ＤＣコンバータにおいて、前記主ＤＣ−ＤＣコンバータに設けられているＰＷＭ制御回路の出力に基づいて、主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータにおいて、フライバック側整流素子のオン、オフを制御することを特徴とする。
請求項３記載の発明によれば、主ＤＣ−ＤＣコンバータに設けられたＰＷＭ制御回路によって、従ＤＣ−ＤＣコンバータのフライバック側整流素子のオン、オフを制御することができる。また、主ＤＣ−ＤＣコンバータの出力電流があらかじめ定められた値より小さくなったとき、主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータの同期整流を強制的に停止して、フライバック側整流素子に逆電圧のサージが発生するのを防止することができる。
【００２４】
請求項４記載の多出力ＤＣ−ＤＣコンバータは、請求項１記載の多出力ＤＣ−ＤＣコンバータにおいて、前記従ＤＣ−ＤＣコンバータの同期整流制御回路がフライバック側整流素子のベース端子の入力容量に蓄えられた電荷をあらかじめ定められた時定数で放電させるための抵抗を備えていることを特徴とする。
請求項４記載の発明によれば、従ＤＣ−ＤＣコンバータのフライバック側整流素子のベース端子の入力容量に蓄えられた電荷をあらかじめ定められた時定数で放電させるための抵抗を備えているので、前記入力容量に蓄えられた電荷を任意の時定数で放電することが可能になる。したがって、フライバック側整流素子に逆電圧のサージが発生するのを防止することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。図１は、本発明の一実施の形態を示す回路図である。図１は、出力が２つの場合におけるＤＣ−ＤＣコンバータを示している。しかし、言うまでもなく、出力数は２つに限定されるものではない。なお、図１において、図２に示す従来技術と同一部分には同一符号を付してその説明を省略する。なお、この実施の形態は、特許請求の範囲に記載する全ての請求項に対応する。
【００２６】
図１に示す実施の形態が図２に示す従来技術と相違しているのは、以下の点である。
まず、第１ＤＣ−ＤＣコンバータ１に同期整流停止回路（図１の符号１２参照）が設けられていないこと、及び第２ＤＣ−ＤＣコンバータ２がマグアンプＭＡを用いたＤＣ−ＤＣコンバータであり、マグアンプ制御部２３を備えていること、及び第１ＤＣ−ＤＣコンバータ１と第２ＤＣ−ＤＣコンバータ２が同一のスイッチングトランスＴを共用していることである。ここで、第１ＤＣ−ＤＣコンバータ１は請求項１に記載する主ＤＣ−ＤＣコンバータに相当し、第２ＤＣ−ＤＣコンバータ２は請求項１に記載する従ＤＣ−ＤＣコンバータに相当する。
【００２７】
さらに、スイッチングトランスＴの二次側巻線ｎ１５、ｎ１６が第２ＤＣ−ＤＣコンバータ２を駆動するために設けられていること（なお、出力電圧Ｖ２≪出力電圧Ｖ１　ならば、スイッチングトランスＴの二次側巻線ｎ１２を共用することができるので、二次側巻線ｎ１６は省略することができる。この場合、ｎ１６を省略して、図１に点線で示すラインＬ１を設ければよい。）、及び第１ＤＣ−ＤＣコンバータ１のＰＷＭ制御回路１３の出力が、駆動回路１４の他に、ＦＥＴＱ１４とＦＥＴＱ２４のベース端子に各々抵抗Ｒ１８、Ｒ２９を介して入力されていること、及び第１ＤＣ−ＤＣコンバータ１において、二次側巻線ｎ１４とＦＥＴＱ１３のベース端子がダイオードＤ１と抵抗Ｒ１７、Ｒ１３３を介して接続されていること、及び第２ＤＣ−ＤＣコンバータ２において、二次側巻線ｎ１４とＦＥＴＱ２３３のベース端子がダイオードＤ２と抵抗Ｒ２７、Ｒ２３を介して接続されていること、及びＦＥＴＱ１４のソース端子が負荷１ａの出力ラインに接続されていること、及びＦＥＴＱ２４のソース端子が負荷２ａの出力ラインに接続されていることである。
【００２８】
なお、図１に示す実施の形態において、抵抗Ｒ１３３の抵抗値は、図２に示す抵抗Ｒ１３の抵抗値よりも大きい値に設定している。同様に、図１に示す実施の形態において、抵抗Ｒ２３３の抵抗値は、図２に示す抵抗Ｒ２３の抵抗値よりも大きい値に設定している。
【００２９】
次に、図１に示す実施の形態の動作について説明する。
第１ＤＣ−ＤＣコンバータ１の基本動作は、次のようなものである。すなわち、ＰＷＭ制御回路１３の出力に応じて、スイッチングトランスＴの一次側に設けられているＦＥＴＱ１１がオンすると、スイッチングトランスＴの二次側に設けられているＦＥＴＱ１２がオンする。これによって、スイッチングトランスＴの一次側巻線ｎ１２から出力される電流は、ＦＥＴＱ１２と可飽和ビーズコアＢ１１を通り、コイルＬ１１とコンデンサＣ１１から成る平滑回路を介して負荷１ａに出力される。ＦＥＴＱ１２がオンのとき、ＦＥＴＱ１３はオフしている。
【００３０】
ＰＷＭ制御回路１３の出力に応じて、ＦＥＴＱ１１がオフすると、ＦＥＴＱ１２がオフし、ＦＥＴＱ１３がオンする。その結果、コイルＬ１１、可飽和ビーズコアＢ１１、Ｂ１２に蓄えられていたエネルギがコンデンサＣ１１、ＦＥＴＱ１３を通して流れ、スイッチングトランスＴの二次側において同期整流が行われる。
電流検出回路１１は、負荷１ａに流れる電流があらかじめ定められた値よりも大きいことを検出したとき、ＰＷＭ制御回路１３に信号を出力して、ＦＥＴＱ１１のオン／オフ比を制御し、負荷１ａに供給される電流値を下げる。以上の動作は、図２に示す従来技術と同様である。なお、電流検出回路１１は、請求項１に記載する電流値判定回路に相当する。
【００３１】
また、ＦＥＴＱ１４は、ＰＷＭ制御回路１３の出力に応じて、ＦＥＴＱ１１と同様に、オン、オフする。ＦＥＴＱ１４がオンするとＦＥＴＱ１３がオフし、ＦＥＴＱ１４がオフするとＦＥＴＱ１３がオンするという関係は、図１に示す従来技術と同様である。
ただし、図１に示す実施の形態においては、前記したように抵抗Ｒ１３３の抵抗値を大きな値に設定している。これは、次の理由による。
【００３２】
すなわち、従来技術において説明したように、負荷１ａに対する出力電流が小さい状態において、ＦＥＴＱ１３が動作状態にあると、次のような現象が生じる。負荷１ａに対する出力電流が小さいことに起因して、コイルＬ１１を流れる出力電流の正負が逆転する電流臨界領域に至る。このとき、動作状態にあるＦＥＴ１３に逆方向の電流が流れ、可飽和ビーズコアＢ１２に蓄えられていたエネルギ等により、ＦＥＴＱ１３を急峻にオフすると両端に過大なサージ電圧（逆方向電圧）が発生すおそれがある。そこで、抵抗Ｒ１３３の値を大きな値にして、ＦＥＴＱ１３のベース端子の入力容量Ｃｉｓｓ（図示せず）から電荷を引き抜く速度を遅くする。これによって、大きなサージ電圧が発生するのを防止している。
【００３３】
上記入力容量Ｃｉｓｓから電荷を引き抜く回路は、ＦＥＴＱ１３のベース端子（入力容量Ｃｉｓｓ）→抵抗Ｒ１３３→ＦＥＴＱ１４→ＦＥＴＱ１３のソース端子の回路である。
前記第１ＤＣ−ＤＣコンバータ１によれば、負荷電流が大きいときはＰＷＭ制御回路１３によって制御され、負荷電流が小さいときはＦＥＴＱ１３のベース端子の入力容量Ｃｉｓｓを序々に引き抜くことにより、大きなサージ電圧の発生を防止している。
【００３４】
また、ＰＷＭ制御回路１３は、負荷１ａに対する出力電圧Ｖ１が予め定められた値になるように、駆動回路１４を介して、ＦＥＴＱ１１のオン、オフ制御を行なう。
次に、第２ＤＣ−ＤＣコンバータ２（マグアンプ方式）の基本動作について説明する。すなわち、ＰＷＭ制御回路１３の出力に応じて、スイッチングトランスＴの一次側に設けられているＦＥＴＱ１１がオンすると、スイッチングトランスＴの二次側に設けられているＦＥＴＱ２２がオンする。
【００３５】
また、前記ＦＥＴＱ１１がオンすると、スイッチングトランスＴの二次側に設けられている二次巻線ｎ１６を通じてマグアンプＭＡにエネルギが蓄積され、所定の時間が経過して可飽和状態になると電流を通す。したがって、第２ＤＣ−ＤＣコンバータ２におけるＦＥＴＱ２２のオン、オフ比は、第１ＤＣ−ＤＣコンバータ１におけるＦＥＴＱ２２のオン、オフ比よりも、マグアンプＭＡが可飽和状態になる時間に相当する分だけ小さい。すなわち、ＦＥＴＱ１１のオン、オフ比が同一でも、第２ＤＣ−ＤＣコンバータ２のＦＥＴＱ２２のオン時間は、第１ＤＣ−ＤＣコンバータ１のＦＥＴＱ１２のオン時間よりも短くなる。
【００３６】
そこで、この実施の形態においては、図２に示す同期整流停止回路１２を設けることなく、負荷電流が小さいときはＦＥＴＱ１３のベース端子の入力容量Ｃｉｓｓを序々に引き抜くことにより、大きなサージ電圧の発生を防止している。直ちに、第１ＤＣ−ＤＣコンバータ１における同期整流を停止すると、第２ＤＣ−ＤＣコンバータ２におけるＦＥＴＱ２２のオン時間が短くなり、第２ＤＣ−ＤＣコンバータ２が制御不能になるためである。
【００３７】
スイッチングトランスＴの一次側巻線ｎ１６から出力される電流は、マグアンプＭＡとＦＥＴＱ１２と可飽和ビーズコアＢ１１を通り、コイルＬ２１とコンデンサＣ２１から成る平滑回路を介して負荷２ａに出力される。なお、ＦＥＴＱ２２がオンのとき、ＦＥＴＱ１３はオフしている。
ＰＷＭ制御回路１３の出力に応じて、ＦＥＴＱ１１がオフすると、ＦＥＴＱ２２がオフし、ＦＥＴＱ２３がオンする。その結果、マグアンプＭＡ、コイルＬ２１、可飽和ビーズコアＢ２１、Ｂ２２に各々蓄えられていたエネルギが、コンデンサＣ２１、ＦＥＴＱ２３を通して流れ、スイッチングトランスＴの二次側において同期整流が行われる。
【００３８】
電流検出回路２１は、負荷２ａに流れる電流があらかじめ定められた値よりも小さいことを検出したとき、同期整流停止回路２２に信号を出力する。同期整流停止回路２２は、直ちにＦＥＴＱ２４をオンし、これによってＦＥＴＱ２３をオフする。
すなわち、従来技術において説明したように、負荷２ａに対する出力電流が小さい状態において、ＦＥＴＱ２３がオン状態にあると、次のような現象が生じる。負荷２ａに対する出力電流が小さいことに起因して、コイルＬ２１を流れる出力電流の正負が逆転する電流臨界領域に至る。このとき、マグアンプＭＡや可飽和ビーズコアＢ２２等に蓄えられていたエネルギにより、ＦＥＴＱ２３の両端に過大なサージ電圧（逆方向電圧）が発生するおそれがある。前記サージ電圧が発生すると、オン状態にあるＦＥＴＱ２３に逆方向の電流が流れ、制御不能の事態になる。そこで、同期整流停止回路２２により、同期整流を直ちに停止して、ＦＥＴＱ２３をオフし、ＦＥＴＱ２３のボディダイオードによる整流に切り換える。このとき、ＦＥＴＱ２３のベース端子の入力容量Ｃｉｓｓから電荷を引き抜く経路は、ＦＥＴＱ２３のベース端子（入力容量Ｃｉｓｓ）→抵抗Ｒ２３３→ＦＥＴＱ２４→ＦＥＴＱ１３のソース端子の回路である。
【００３９】
さらに、電流検出回路２１は、負荷２ａに流れる電流があらかじめ定められた値よりも大きいことを検出したとき、マグアンプ制御部２３に信号を出力して、マグアンプＭＡにリセット電流を流して、マグアンプＭＡの導通期間を制御し、負荷２ａに供給される電流値を下げる。
また、マグアンプ制御部２３は、負荷２ａに対する出力電圧Ｖ２が予め定められた値になるように、マグアンプＭＡにリセット電流を流して、マグアンプＭＡの導通期間を制御する。
【００４０】
以上の説明において、請求項１に記載する同期整流制御回路は、ＰＷＭ制御回路１３、ＦＥＴＱ１４，ＦＥＴＱ１３，抵抗Ｒ１３３、及びＦＥＴＱ２４、ＦＥＴＱ２３、抵抗Ｒ２３３を含んで構成される。
また、請求項１、３に記載する主ＤＣ−ＤＣコンバータ及び従ＤＣ−ＤＣコンバータにけるフライバック側整流素子とは、言うまでもなく、ＦＥＴＱ１３とＦＥＴＱ２３を意味する。
【００４１】
また、請求項２に記載するフライバック側整流素子とは、言うまでもなく、ＦＥＴＱ１３を意味する。
また、請求項４に記載するフライバック側整流素子とは、言うまでもなく、ＦＥＴＱ２３を意味する。
【００４２】
また、請求項２に記載する抵抗とはＲ１３３に相当し、請求項４に記載する抵抗とはＲ２３３に相当する。
以上の説明から明らかなように、この実施の形態によれば、主出力以外の出力にマグアンプ方式を用いたＤＣ−ＤＣコンバータを用いたため、部品点数を削減することができ、多出力ＤＣ−ＤＣコンバータを小型かつ低価格で実現することができる。
【００４３】
また、この実施の形態によれば、ＰＷＭ制御によるＤＣ−ＤＣコンバータとマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いることができ、さらに擬似負荷を必要としない、無駄のない多出力ＤＣ−ＤＣコンバータを提供することができる。
また、この実施の形態によれば、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータであり、主出力以外の出力がマグアンプ方式を用いたＤＣ−ＤＣコンバータであり、さらにＰＷＭ制御によるＤＣ−ＤＣコンバータ及びマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いた多出力ＤＣ−ＤＣコンバータを提供でき、マグアンプのリセット電流による出力電圧の制御等が十分に行なえる多出力ＤＣ−ＤＣコンバータを提供することができる。
【００４４】
【発明の効果】
請求項１〜４に記載の発明によれば、以下の効果を得ることができる。
本発明によれば、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータであり、主出力以外の出力がマグアンプ方式を用いたＤＣ−ＤＣコンバータであり、さらにＰＷＭ制御によるＤＣ−ＤＣコンバータ及びマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いた多出力ＤＣ−ＤＣコンバータを小型かつ低価格で実現することができる。
【００４５】
本発明によれば、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータであり、主出力以外の出力がマグアンプ方式を用いたＤＣ−ＤＣコンバータであり、さらにＰＷＭ制御によるＤＣ−ＤＣコンバータ及びマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いた多出力ＤＣ−ＤＣコンバータにおいて、擬似負荷を必要としない多出力ＤＣ−ＤＣコンバータを提供することができる。
【００４６】
本発明によれば、主出力がＰＷＭ制御によるＤＣ−ＤＣコンバータであり、主出力以外の出力がマグアンプ方式を用いたＤＣ−ＤＣコンバータであり、さらにＰＷＭ制御によるＤＣ−ＤＣコンバータ及びマグアンプ方式によるＤＣ−ＤＣコンバータのいずれにおいても、同期整流回路を用いた多出力ＤＣ−ＤＣコンバータを提供でき、フライバック側整流素子に過大なサージ電圧が発生するのを防止することが可能な多出力ＤＣ−ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【図１】本発明の多出力ＤＣ−ＤＣコンバータの一実施の形態を示す回路図である。
【図２】従来の多出力ＤＣ−ＤＣコンバータの一例を示す回路図である。
【符号の説明】
１　第１ＤＣ−ＤＣコンバータ
２　第２ＤＣ−ＤＣコンバータ
１１、２１　　電流検出回路
１２、２２　同期整流停止回路
１３、２３　ＰＷＭ制御回路
２３　マグアンプ制御部
１４、２４　駆動回路
Ｂ１１、Ｂ１２、Ｂ２１、Ｂ２２　可飽和ビーズコア
ｎ１１　スイッチングトランスＴ１の一次側巻線
ｎ１２〜ｎ１４　スイッチングトランスＴ１の二次側巻線
ｎ２１　スイッチングトランスＴ２の一次側巻線
ｎ２２〜ｎ２４　スイッチングトランスＴ２の二次側巻線
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４　ＦＥＴ
Ｔ１、Ｔ２，Ｔ　スイッチングトランス
Ｌ１１，Ｌ２１　コイル
Ｃ１１、Ｃ２１　コンデンサ
Ｒ１１〜Ｒ１４、Ｒ１７、Ｒ１８　抵抗
Ｒ２１〜Ｒ２４、Ｒ２７〜Ｒ２９　抵抗
Ｒ１３３、Ｒ２３３　抵抗
ＲＳ１、ＲＳ２　電流検出用抵抗
Ｄ１、Ｄ２　ダイオード
【図１】
2004080915.tif 000003
【図２】
2004080915.tif 000004