(57)【要約】【課題】ビット分割型ＲＡＭのメモリセルアレイを含む半導体集積回路において、メインビットラインの余分な配線を削減して、消費電力を低減する。【解決手段】この半導体集積回路は、１つの列に配置された第１群のメモリセルＭＣ００〜ＭＣ０Ｎ及び第２群のメモリセルＭＣ１０〜ＭＣ１Ｎと、第１群のワードラインＷＬ００〜ＷＬ０Ｎ及び第２群のワードラインＷＬ１０〜ＷＬ１Ｎと、第１組のサブビットラインＳＢＬ０、ＳＢＬ０バー及び第２組のサブビットラインＳＢＬ１、ＳＢＬ１バーと、第１群のメモリセルの行方向両側に延在しない１組のメインビットラインＭＢＬ、ＭＢＬバーと、第１組のサブビットラインと第２組のサブビットラインとの内の一方を選択的に１組のメインビットラインに接続するビット分割回路１０、２０とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
１つの列に配置され、データを記憶する第１群及び第２群のメモリセルと、
前記第１群のメモリセルにそれぞれ接続された第１群のワードラインと、
前記第２群のメモリセルにそれぞれ接続された第２群のワードラインと、
前記第１群のメモリセルに接続された第１組のサブビットラインと、
前記第２群のメモリセルに接続された第２組のサブビットラインと、
列選択回路を介してセンスアンプに接続された１組のメインビットラインであって、前記第１群のメモリセルの行方向両側に延在しない前記１組のメインビットラインと、
前記第１組のサブビットラインと第２組のサブビットラインとの内の一方を選択的に前記１組のメインビットラインに接続するビット分割回路と、
を具備する半導体集積回路。
【請求項２】
前記１組のメインビットラインが、列方向に関して、前記ビット分割回路から前記センスアンプまでの間のみに配線されている、請求項１記載の半導体集積回路。
【請求項３】
前記第１群及び第２群のメモリセルが、ＲＡＭのメモリセルアレイの一部を構成する、請求項１又は２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイを含む半導体集積回路に関し、特に、１つの列に配置された複数のメモリセルを、第１群のメモリセルと第２群のメモリセルとに分割して使用できるビット分割型のランダムアクセスメモリ（ＲＡＭ）のメモリセルアレイを含む半導体集積回路に関する。
【０００２】
【従来の技術】
図２に、ビット分割型ＲＡＭのメモリセルアレイを含む従来の半導体集積回路の構造を示す。図２に示すように、この半導体集積回路は、１つの列に配置された第１群のメモリセルＭＣ００〜ＭＣ０Ｎ及び第２群のメモリセルＭＣ１０〜ＭＣ１Ｎを含んでいる。各群には、例えば２５６個のメモリセルが含まれる（Ｎ＝２５５）。なお、ここでは、説明を簡単にするために、各ワード内の１ビット分の構成を示している。
【０００３】
第１群のメモリセルＭＣ００〜ＭＣ０Ｎには、ワードラインＷＬ００〜ＷＬ０Ｎがそれぞれ接続されると共に、サブビットラインＳＢＬ０及びＳＢＬ０バーが接続されている。同様に、第２群のメモリセルＭＣ１０〜ＭＣ１Ｎには、ワードラインＷＬ１０〜ＷＬ１Ｎがそれぞれ接続されると共に、サブビットラインＳＢＬ１及びＳＢＬ１バーが接続されている。第１群のメモリセルＭＣ００〜ＭＣ０Ｎと第２群のメモリセルＭＣ１０〜ＭＣ１Ｎとの一方を選択するために、ビット分割回路１０及び２０が設けられている。ビット分割回路１０は、メインビットラインＭＢＬ０及びＭＢＬ０バーに接続されており、ビット分割回路２０は、メインビットラインＭＢＬ１及びＭＢＬ１バーに接続されている。メインビットラインＭＢＬ０及びＭＢＬ０バーとＭＢＬ１及びＭＢＬ１バーとは、それぞれ連続して形成されており、カラム選択回路３０を介してセンスアンプ４０に接続されている。
【０００４】
このような回路のレイアウト設計においては、第１群のメモリセルＭＣ００〜ＭＣ０Ｎについて設計したレイアウトを折り返すことにより第２群のメモリセルＭＣ１０〜ＭＣ１Ｎについてのレイアウトを設計するので、メインビットラインＭＢＬ０及びＭＢＬ０バーと、メインビットラインＭＢＬ１及びＭＢＬ１バーとについても、列方向に対称な配置となる。しかしながら、カラム選択回路３０及びセンスアンプ４０は図中の下方のみに配置されるので、ビット分割回路１０よりも上方に存在しているメインビットラインＭＢＬ０及びＭＢＬ０バーの一部は余分な配線となり、浮遊容量が増加して、メインビットラインに印加される信号が変移する際に消費電力が大きくなってしまうという問題があった。
【０００５】
なお、下記の特許文献１には、列方向に対称とならないレイアウトを有するビット分割型ＲＡＭが開示されているが、ここでも、全てのメモリセルの左右両側にメインビットラインが延在している。
【０００６】
【特許文献１】
特開平１−２６７８９１号公報  （第４−５頁、第５図）
【０００７】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ビット分割型ＲＡＭのメモリセルアレイを含む半導体集積回路において、メインビットラインの余分な配線を削減して、消費電力を低減することを目的とする。
【０００８】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、１つの列に配置され、データを記憶する第１群及び第２群のメモリセルと、第１群のメモリセルにそれぞれ接続された第１群のワードラインと、第２群のメモリセルにそれぞれ接続された第２群のワードラインと、第１群のメモリセルに接続された第１組のサブビットラインと、第２群のメモリセルに接続された第２組のサブビットラインと、列選択回路を介してセンスアンプに接続された１組のメインビットラインであって、第１群のメモリセルの行方向両側に延在しない１組のメインビットラインと、第１組のサブビットラインと第２組のサブビットラインとの内の一方を選択的に１組のメインビットラインに接続するビット分割回路とを具備する。
【０００９】
ここで、１組のメインビットラインが、列方向に関して、ビット分割回路からセンスアンプまでの間のみに配線されていても良い。
また、第１群及び第２群のメモリセルが、ＲＡＭのメモリセルアレイの一部を構成するようにしても良い。
【００１０】
以上のように構成した本発明によれば、ビット分割型ＲＡＭのメモリセルアレイを含む半導体集積回路において、第１群のメモリセルの行方向両側に延在しない１組のメインビットラインを用いてデータの書込み又は読出しを行うことにより、メインビットラインの余分な配線を削減して消費電力を低減することができる。
【００１１】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路の構造を示すブロック図である。図１に示すように、この半導体集積回路は、１つの列に配置された第１群のメモリセルＭＣ００〜ＭＣ０Ｎ及び第２群のメモリセルＭＣ１０〜ＭＣ１Ｎを含んでいる。各群には、例えば２５６個のメモリセルが含まれる（Ｎ＝２５５）。なお、ここでは、説明を簡単にするために、各ワード内の１ビット分の構成を示している。
【００１２】
第１群のメモリセルＭＣ００〜ＭＣ０Ｎには、ワードラインＷＬ００〜ＷＬ０Ｎがそれぞれ接続されると共に、サブビットラインＳＢＬ０及びＳＢＬ０バーが接続されている。同様に、第２群のメモリセルＭＣ１０〜ＭＣ１Ｎには、ワードラインＷＬ１０〜ＷＬ１Ｎがそれぞれ接続されると共に、サブビットラインＳＢＬ１及びＳＢＬ１バーが接続されている。第１群のメモリセルＭＣ００〜ＭＣ０Ｎと第２群のメモリセルＭＣ１０〜ＭＣ１Ｎとの一方を選択するために、ビット分割回路１０及び２０が設けられている。ビット分割回路１０及び２０は、メインビットラインＭＢＬ及びＭＢＬバーに接続されている。メインビットラインＭＢＬ及びＭＢＬバーは、ＭＯＳトランジスタＱ１及びＱ２によって構成されるカラム選択回路３０を介して、センスアンプ４０に接続されている。
【００１３】
次に、本実施形態に係る半導体集積回路の動作について説明する。
他の回路から供給されるアドレス信号に基づいて、ワードラインＷＬ００〜ＷＬ０Ｎ及びＷＬ１０〜ＷＬ１Ｎの内のいずれかが選択的に活性化される。また、カラム選択信号に基づいて、カラム選択回路３０が、メインビットラインＭＢＬ及びＭＢＬバーをセンスアンプ４０に接続する。
【００１４】
サブビットライン選択信号ＳＢＳ０及びＳＢＳ１に基づいて、ビット分割回路１０及び２０の内の選択された一方が、第１群のメモリセルＭＣ００〜ＭＣ０Ｎと第２群のメモリセルＭＣ１０〜ＭＣ１Ｎとの内の選択された一方に接続されているサブビットラインを、メインビットラインＭＢＬ及びＭＢＬバーに接続する。メインビットラインＭＢＬ及びＭＢＬバーがプリチャージされ、その後、センスアンプ４０が動作して、ワードラインによって指定されたメモリセルからデータが読み出される。
【００１５】
本実施形態に係る半導体集積回路のレイアウト設計においては、従来のように第１群のメモリセルＭＣ００〜ＭＣ０Ｎについて設計したレイアウトを折り返すことにより第２群のメモリセルＭＣ１０〜ＭＣ１Ｎについてのレイアウトを設計するのではなく、第１群のメモリセルＭＣ００〜ＭＣ０Ｎの行方向両側に延在しない１組のメインビットラインＭＢＬ０及びＭＢＬ０バーを配置している。これにより、メインビットラインの長さが必要最小限で済むので、従来よりも浮遊容量が減少し、メインビットラインに印加される信号が変移する際の消費電力を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路を示すブロック図。
【図２】従来の半導体集積回路を示すブロック図。
【符号の説明】
１０、２０  ビット分割回路、  ３０  カラム選択回路、  ４０  センスアンプ、  Ｑ１、Ｑ２  ＭＯＳトランジスタ、  ＭＣ００〜ＭＣ０Ｎ  第１群のメモリセル、  ＭＣ１０〜ＭＣ１Ｎ  第２群のメモリセル、  ＷＬ００〜ＷＬ０Ｎ  ワードライン、  ＳＢＬ０、ＳＢＬ０バー  サブビットライン、  ＭＢＬ、ＭＢＬバー  メインビットライン
【図１】
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【図２】
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