(57)【要約】【課題】低電源電圧で高速動作が可能な低しきい値デバイスを用いた半導体集積回路において、チップ面積増大や動作時の特性劣化を招くことなく待機時のリーク電流を削減し、待機時の安定状態を保持する。【解決手段】待機時に電源電圧の供給が停止される電源電圧供給線１４と、待機時にも電源電圧が供給される電源電圧供給線１５とを設ける。待機時にデータを保持する必要がある機能回路ブロック１１は電源電圧供給線１５に接続されているため、待機時でもデータを保持することができる。待機時に状態を保持する必要がない機能回路ブロック１０は電源電圧供給線１４に接続されているため、待機時のリーク電流を削減することができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
動作時に電源電圧が供給され、待機時に電源電圧の供給が停止される第１電源電圧供給線と、動作時および待機時共に電源電圧が供給される第２電源電圧供給線とを有し、該第２電源電圧供給線には、待機時に状態を保持する必要がある回路が接続され、該第１電源電圧供給線には、待機時に状態を保持する必要がない回路が接続されている半導体集積回路。
【請求項２】
動作時には電源電圧を出力し、待機時には電源電圧の出力を停止する第１電源回路と、動作時および待機時共に電源電圧を出力する第２電源回路とを有し、該第１電源回路はその出力端が前記第１電源電圧供給線に接続され、該第２電源回路はその出力端が前記第２電源電圧供給線に接続されている請求項１記載の半導体集積回路。
【請求項３】
動作時には電源電圧を出力し、待機時には電源電圧の出力を停止する電源回路を有し、該電源回路は前記第１電源電圧供給線に接続され、前記第２電源電圧供給線は外部電源電圧供給端子に接続されている請求項１記載の半導体集積回路。
【請求項４】
前記第２電源回路は、前記待機時に出力する電源電圧が前記動作時に出力する電源電圧よりも低く設定されている請求項２記載の半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路と、動作時には導通状態となって該第１電源電圧供給線に電源電圧を供給し、待機時には非導通状態となって該第１電源電圧供給線への電源電圧供給を遮断する外部スイッチとが同一のパッケージに封止されている半導体モジュール。
【請求項６】
請求項１記載の半導体集積回路と、動作時には電源電圧を前記第１電源電圧供給線に出力し、待機時には前記第１電源電圧供給線への電源電圧の出力を停止する第１電源回路とが同一のパッケージに封止されている半導体モジュール。
【請求項７】
請求項１記載の半導体集積回路と、動作時には電源電圧を前記第１電源電圧供給線に出力し、待機時には前記第１電源電圧供給線への電源電圧の出力を停止する第１電源回路と、動作時および待機時共に電源電圧を前記第２電源電圧供給線に出力する第２電源回路とが同一のパッケージに封止されている半導体モジュール。
【請求項８】
前記第１電源電圧供給線に接続された回路は、低電源電圧にて高速動作が可能な低しきい値電圧のトランジスタにて構成され、前記待機時に状態を保持する必要がある回路は高しきい値電圧のトランジスタにて構成されている請求項１〜３の何れかに記載の半導体集積回路。
【請求項９】
前記待機時に状態を保持する必要がある回路は、ボディ電位を制御可能なトランジスタにて構成されている請求項１〜３の何れかに記載の半導体集積回路。
【請求項１０】
前記待機時に状態を保持する必要がある回路は、ゲート電極とボディ電極とが接続されたトランジスタにて構成されている請求項１〜３の何れかに記載の半導体集積回路。
【請求項１１】
動作時には電源電圧が供給され、待機時には電源電圧の供給が停止される電源電圧供給線を有し、待機時には状態を保持する必要がある回路が該電源電圧供給線に接続されている半導体集積回路であって、
該待機時に状態を保持する必要がある回路は強誘電体容量手段を有し、該強誘電体容量手段によって待機時に状態が保持される半導体集積回路。
【請求項１２】
動作時には電源電圧が供給され、待機時には電源電圧の供給が停止される電源電圧供給線を有し、待機時に状態を保持する必要がある回路が該電源電圧供給線に接続されている半導体集積回路であって、
該待機時に状態を保持する必要がある回路の状態保持回路は強誘電体ゲートトランジスタにて構成されている半導体集積回路。
【請求項１３】
動作時には電源電圧を前記電源電圧供給線に出力し、待機時には前記電源電圧供給線への電源電圧の出力を停止する電源回路を有する請求項１１または１２記載の半導体集積回路。
【請求項１４】
請求項１１または１２記載の半導体集積回路と、動作時には電源電圧を前記電源電圧供給線に出力し、待機時には前記電源電圧供給線への電源電圧の出力を停止する電源回路とが同一のパッケージに封止されている半導体モジュール。
【請求項１５】
前記待機時に状態を保持する必要がある回路において、状態を保持するフィードバックループが構成されるように、状態保持回路を制御する制御信号を供給する制御回路を有する請求項１〜４、８〜１３の何れかに記載の半導体集積回路。
【請求項１６】
前記制御回路は、一方のゲート入力が待機時に”Ｌ”となる待機制御信号が入力されるＮＡＮＤゲートと、一方のゲート入力が待機時に”Ｈ”となる待機制御信号が入力されるＮＯＲゲートとを有し、前記制御信号として”Ｈ”が必要な個所には該ＮＡＮＤゲートが接続され、該制御信号として”Ｌ”が必要な個所には該ＮＯＲゲートが接続されている請求項１５に記載の半導体集積回路。
【請求項１７】
ゲートアレイ方式で構成される請求項１〜４、８〜１３、１５および１６の何れかに記載の半導体集積回路。
【請求項１８】
スタンダードセル方式で構成される請求項１〜４、８〜１３、１５および１６の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路および半導体モジュールに関する。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化および消費電力削減の要求に伴って、トランジスタのしきい値電圧が低下する傾向にあり、その結果、低電源電圧にて高速に動作させることができる半導体集積回路が実現されている。
【０００３】
しかしながら、トランジスタのしきい値電圧が低下することは、トランジスタのオフ時にリーク電流が増加する原因となっている。このリーク電流の問題は、特に、待機モードを有する携帯端末機器などに半導体集積回路を適用するために、大きな課題となっている。
【０００４】
この課題を解決するために、特開平６−２９８３４号公報には、しきい値電圧が高いＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を電源電圧の供給を遮断するスイッチトランジスタとして用いることにより、スタンバイ時（待機時）におけるリーク電流を削減する方法が提案されている。これを図２１に示している。
【０００５】
図２１は従来の半導体集積回路の一構成例を示す回路図である。図２１において、この半導体集積回路は、動作時にはしきい値電圧が低い（以下、低しきい値と称する）ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉ・ｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳトランジスタ）により高速動作を実現し、スタンバイ時にはしきい値電圧が高い（以下、高しきい値と称する）ＭＯＳＦＥＴ（ＭＯＳトランジスタ）によりリーク電流を削減するものである。このような低しきい値ＭＯＳＦＥＴと高ＭＯＳＦＥＴとを用いた回路は、ＭＴ−ＣＭＯＳ回路と称されている。
【０００６】
この半導体集積回路は、電源電圧Ｖｄｄが供給される電源供給線１２１、擬似電源電圧Ｖ−Ｖｄｄが供給される擬似電源電圧供給線１２２、接地電圧ＧＮＤが供給される接地線１２３、および擬似接地電圧Ｖ−ＧＮＤが供給される擬似接地線１２４が設けられている。
【０００７】
これらの電源電圧供給線１２１と擬似電源電圧供給線１２２との間には、高しきい値のＰ型ＭＯＳトランジスタＭ１０２が接続され、Ｐ型ＭＯＳトランジスタＭ１０２のゲート電極には制御信号ＳＬが入力される。擬似接地線１２４と接地線１２３との間には、高しきい値のＮ型ＭＯＳトランジスタＭ１０３が接続され、Ｎ型ＭＯＳトランジスタＭ１０３のゲート電極には制御信号ＳＬＢ（制御信号ＳＬの反転信号）が入力される。
【０００８】
擬似電源電圧供給線１２２と擬似接地線１２４との間には、論理回路１０５として、Ｐ型ＭＯＳトランジスタＭ１００とＮ型ＭＯＳトランジスタＭ１０１とインバータ１０４とからなるクロック回路が設けられている。Ｐ型ＭＯＳトランジスタＭ１００およびＮ型ＭＯＳトランジスタＭ１０１は、擬似電源電圧供給線１２２と擬似接地線１２４との間に直列に接続されてインバータが構成されており、インバータには制御信号ＣＫが入力され、このインバータの出力端は二つに分岐され、その一方端がラッチ回路１１３に直に接続され、その他方端がインバータ１０４を介してラッチ回路１１３に接続されている。
【０００９】
これらのＰ型ＭＯＳトランジスタＭ１００、Ｎ型ＭＯＳトランジスタＭ１０１およびインバータ１０４は低しきい値ＦＥＴにて構成されているので、低電源電圧で高速動作を実現する。
【００１０】
また、待機動作時には、上記制御信号ＳＬが“Ｈ”（ハイレベル）、ＳＬＢが“Ｌ”（ローレベル）となり、Ｐ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３がオフ状態になる。ここで、Ｐ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３は高しきい値ＦＥＴにて構成されているため、低しきい値ＦＥＴにて構成される論理回路１０５のリーク電流を削減することができる。
【００１１】
さらに、この半導体集積回路では、待機動作時に低リーク電流でデータを保持するためにラッチ回路１１３が設けられている。このラッチ回路１１３は、Ｐ型ＭＯＳトランジスタＭ１０６、Ｎ型ＭＯＳトランジスタＭ１０７、Ｐ型ＭＯＳトランジスタＭ１０８、Ｎ型ＭＯＳトランジスタＭ１０９、Ｐ型ＭＯＳトランジスタＭ１１０、Ｎ型ＭＯＳトランジスタＭ１１１およびインバータ１１２にて構成されている。
【００１２】
Ｐ型ＭＯＳトランジスタＭ１１０およびＮ型ＭＯＳトランジスタＭ１１１は、電源電圧供給線１２１と接地線１２３との間に直列に接続されてインバータで構成されており、その出力端は出力端子Ｑに接続され、かつインバータ１１２の入力端に接続されている。このインバータ１１２は、Ｐ型ＭＯＳトランジスタＭ１１０およびＮ型ＭＯＳトランジスタＭ１１１により構成されるインバータと同様の構成であり、電源電圧供給線１２１と接地線１２３との間に接続されている。
【００１３】
Ｐ型ＭＯＳトランジスタＭ１０６とＮ型ＭＯＳトランジスタＭ１０７とが並列に接続されてトランスファーゲートが構成されており、その伝送路は、データ入力端子Ｄと、Ｐ型ＭＯＳトランジスタＭ１１０およびＮ型ＭＯＳトランジスタＭ１１１により構成されるインバータの入力端とに接続されている。
【００１４】
また、Ｐ型ＭＯＳトランジスタＭ１０８とＮ型ＭＯＳトランジスタＭ１０９とが並列に接続されてトランスファーゲートが構成されており、その伝送路は、インバータ１１２の出力端と、Ｐ型ＭＯＳトランジスタＭ１１０およびＮ型ＭＯＳトランジスタＭ１１１にて構成されるインバータの入力端との間に接続されている。Ｎ型ＭＯＳトランジスタＭ１０７のゲート電極とＰ型ＭＯＳトランジスタＭ１０８のゲート電極と、およびＰ型ＭＯＳトランジスタＭ１０６のゲート電極とＮ型ＭＯＳトランジスタＭ１０９のゲート電極とは、それぞれ互いに接続されて論理回路１０５からの二つの分岐出力端にそれぞれ接続されている。
【００１５】
このラッチ回路１１３において、電源電圧供給線１２１および接地線１２３の間には、Ｐ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３を介さずに、直接、ＭＯＳトランジスタＭ１１０およびＭ１１１からなるインバータとインバータ１１２とがそれぞれ接続されている。これにより、待機時においてもラッチ回路１１３に電源電圧Ｖｄｄおよび接地電圧ＧＮＤが供給され、データを保持することができる。
【００１６】
また、これらのＰ型ＭＯＳトランジスタＭ１０６、Ｎ型ＭＯＳトランジスタＭ１０７、Ｐ型ＭＯＳトランジスタＭ１０８、Ｎ型ＭＯＳトランジスタＭ１０９、Ｐ型ＭＯＳトランジスタＭ１１０、Ｎ型ＭＯＳトランジスタＭ１１１およびインバータ１１２が高しきい値のＭＯＳトランジスタにて構成されている。これにより、低リーク電流を実現することができる。
【００１７】
次に、他の従来技術として、特開２０００−１３２１５号公報には、図２２に示すような半導体集積回路が提案されている。
【００１８】
図２２は従来の半導体集積回路における他の構成例を示す回路図である。図２２において、直列に接続されたＰ型ＭＯＳトランジスタＭ１１２およびＮ型ＭＯＳトランジスタＭ１１３によりインバータが構成され、また、直列に接続されたＰ型ＭＯＳトランジスタＭ１１４およびＮ型ＭＯＳトランジスタＭ１１５によりインバータが構成されている。これらの二つの前後段の各インバータは入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されている。Ｐ型ＭＯＳトランジスタＭ１１２およびＰ型ＭＯＳトランジスタＭ１１４の各ボディ電極はそれぞれ、電源電圧Ｖｄｄが供給される電源電圧供給線１２１に接続され、その各ソース電極はそれぞれ、擬似電源電圧Ｖ−Ｖｄｄが供給される擬似電源電圧供給線１２２に接続されている。また、Ｎ型ＭＯＳトランジスタＭ１１３およびＮ型ＭＯＳトランジスタＭ１１５のボディ電極はそれぞれ、接地電圧ＧＮＤが供給される接地線１２３に接続され、その各ソース電極はそれぞれ、擬似接地電圧Ｖ−ＧＮＤが供給される擬似接地線１２４に接続されている。
【００１９】
電源電圧供給線１２１はＰ型ＭＯＳトランジスタＭ１１６および電位クランプ回路１１６を介して擬似電源電圧供給線１２２に接続され、また、接地線１２３はＮ型ＭＯＳトランジスタＭ１１７および電位クランプ１１７を介して擬似接地線１２４に接続されている。Ｐ型ＭＯＳトランジスタＭ１１６のゲート電極には制御信号ＳＬが供給され、Ｎ型ＭＯＳトランジスタＭ１１７のゲート電極には制御信号ＳＬＢが供給されている。以上により半導体集積回路が構成されている。
【００２０】
上記構成により、半導体集積回路の動作時には、制御信号ＳＬが“Ｌ”、制御信号ＳＬＢが“Ｈ”となり、Ｐ型ＭＯＳトランジスタＭ１１６およびＮ型ＭＯＳトランジスタＭ１１７がオン状態となって、擬似電源電圧供給線１２２は電源電圧供給線１２１の電位、擬似接地線１２４は接地線１２３の電位となる。これによって、ＭＯＳトランジスタＭ１１２〜Ｍ１１５で構成される各インバータ回路が動作可能である。
【００２１】
半導体集積回路の待機時には、制御信号ＳＬが“Ｈ”、制御信号ＳＬＢが“Ｌ”となり、Ｐ型ＭＯＳトランジスタＭ１１６およびＮ型ＭＯＳトランジスタＭ１１７がオフ状態になって、擬似電源電圧線１２２には電位クランプ回路１１６を介して電圧が供給されて、電源電圧供給線１２１の電位Ｖｄｄ＝２．５Ｖ、擬似電源電圧供給線１２２の電位はＶ−Ｖｄｄ＝１．９Ｖとなる。また、擬似接地線１２４には電位クランプ回路１１７を介して電圧が供給され、擬似接地線１２４の電位はＶ−ＧＮＤ＝０．６Ｖとなる。このため、ＭＯＳトランジスタＭ１１２〜Ｍ１１５のボディ電位がバイアスされて、しきい値電圧が上昇するように作用し、リーク電流が削減される。
【００２２】
【発明が解決しようとする課題】
ところが、上記従来の半導体集積回路（図２１参照）では、以下のような問題点がある。即ち、この半導体集積回路において、論理回路１０５に対しては、高しきい値のＰ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３からなるトランジスタスイッチ（半導体スイッチ）を介して電源電圧Ｖｄｄおよび接地電圧ＧＮＤが供給される。このため、Ｐ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３のオン抵抗によって、論理回路１０５の動作時電流による電圧降下が生じる。その結果、擬似電源電圧供給線１２２の電位Ｖ−Ｖｄｄおよび擬似接地線１２４の電位Ｖ−ＧＮＤが変動し、論理回路１０５の動作特性に影響を与える。
【００２３】
このような電位変動を抑えるために、図２１の半導体集積回路では、電源電圧供給線１２１と擬似電源電圧供給線１２２との間および、接地線１２３と擬似接地線１２４との間にそれぞれ、コンデンサＣ１１４およびコンデンサＣ１１５がそれぞれ設けられ、擬似電源電圧供給線１２２の電位Ｖ−Ｖｄｄおよび擬似接地線１２４における電位Ｖ−ＧＮＤの変動を抑えるようになっている。
【００２４】
ところが、擬似電源電圧供給線１２２および擬似接地線１２４に接続される論理回路１０５の動作時電流にもよるが、このような電位変動を抑えるためには、ある程度の容量値が必要とされるため、コンデンサＣ１１４およびコンデンサＣ１１５を設けることによってチップ面積の増大を招くことになる。また、低面積にて電位変動を抑えるための容量を実現するためには、そのようなコンデンサを製作するために製造工程を追加する必要がある。
【００２５】
また、図２１のラッチ回路１１３は電源電圧供給線１２１に接続されており、Ｐ型ＭＯＳトランジスタＭ１０６、Ｎ型ＭＯＳトランジスタＭ１０７、Ｐ型ＭＯＳトランジスタＭ１０８およびＮ型ＭＯＳトランジスタＭ１０９により構成されるフィードバックループによりデータが保持されている。それらのＭＯＳトランジスタを制御する制御信号を生成している論理回路１０５は、待機時にはＰ型ＭＯＳトランジスタＭ１０２およびＮ型ＭＯＳトランジスタＭ１０３により電源電圧の供給が停止されているので、動作していない。したがって、Ｐ型ＭＯＳトランジスタＭ１０６、Ｎ型ＭＯＳトランジスタＭ１０７、Ｐ型ＭＯＳトランジスタＭ１０８およびＮ型ＭＯＳトランジスタＭ１０９のゲート電圧はそれぞれのノードの容量により保持されているのみとなり、待機時間が長くなるにしたがって、電荷がリークしてデータを保持することができなくなり、動作が不安定になるという問題を有している。
【００２６】
また、従来の別の半導体集積回路（図２２参照）では、動作時はＭＯＳトランジスタＭ１１６およびＭ１１７からなるトランジスタスイッチを介して電源電圧が供給されるため、ＭＯＳトランジスタＭ１１６およびＭ１１７のオン抵抗による電位変動が発生し、動作特性に影響を及ぼすという問題がある。
【００２７】
具体的には、一般的な４ビットの加算回路（例えばゲート長０．３５μｍ、基本ゲート幅はＮ型ＭＯＳトランジスタで２μｍ、Ｐ型ＭＯＳトランジスタで４μｍ）において、ゲート幅５０μｍのＰ型ＭＯＳトランジスタにてリーク電流削減のためのトランジスタスイッチ（ＭＯＳトランジスタＭ１１６およびＭ１１７）を構成した場合、トランジスタスイッチＭ１１６およびＭ１１７を介さずに電源電圧を供給する場合の演算速度に比べて、８２％の性能しか得られていない。これは、加算回路の動作時の消費電流により、トランジスタスイッチの抵抗によって加算回路に供給される擬似電源電圧の電位が低下し、動作速度が遅くなるためである。上記図２１に示す半導体集積回路と同様に、コンデンサ（容量）を追加して電位変動による影響を抑えようとする場合、上記従来例では、トランジスタスイッチＭ１１６およびＭ１１７の抵抗による特性劣化を抑えるために、１Ｅ−１０Ｆの容量値が必要であり、通常の半導体集積回路にてこのような容量値を実現するためには、製造プロセスにもよるが、非常に大きな面積が必要とされる。
【００２８】
このように、従来の半導体集積回路においては、低しきい値トランジスタからなるデバイスのリーク電流を削減するために設けられたトランジスタスイッチ（半導体スイッチ）によって動作時の特性劣化が生じており、その影響を、容量を追加することによって抑制するためには、非常に大きな素子面積が必要とされるという問題がある。
【００２９】
本発明は、上記従来の問題を解決するもので、低電源電圧にて高速動作が可能な低しきい値デバイスが用いられた半導体集積回路において、面積増大や動作時の特性劣化を招くことなく待機時のリーク電流を削減することができ、待機時に安定状態を保持することができる半導体集積回路および、その半導体集積回路をパッケージに封止した半導体モジュールを提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の半導体集積回路は、動作時に電源電圧が供給され、待機時に電源電圧の供給が停止される第１電源電圧供給線と、動作時および待機時共に電源電圧が供給される第２電源電圧供給線とを有し、第２電源電圧供給線には、待機時に状態を保持する必要がある回路が接続され、第１電源電圧供給線には、待機時に状態を保持する必要がない回路が接続されており、そのことにより上記目的が達成される。
【００３１】
また、好ましくは、本発明の半導体集積回路において、動作時には電源電圧を出力し、待機時には電源電圧の出力を停止する第１電源回路と、動作時および待機時共に電源電圧を出力する第２電源回路とを有し、第１電源回路はその出力端が前記第１電源電圧供給線に接続され、第２電源回路はその出力端が第２電源電圧供給線に接続されている。
【００３２】
さらに、好ましくは、本発明の半導体集積回路において、動作時には電源電圧を出力し、待機時には電源電圧の出力を停止する電源回路を有し、電源回路は第１電源電圧供給線に接続され、第２電源電圧供給線は外部電源電圧供給端子に接続されている。
【００３３】
さらに、好ましくは、本発明の半導体集積回路における第２電源回路は、待機時に出力する電源電圧が動作時に出力する電源電圧よりも低く設定されている。
【００３４】
本発明の半導体モジュールは、請求項１記載の半導体集積回路と、動作時には導通状態となって該第１電源電圧供給線に電源電圧を供給し、待機時には非導通状態となって該第１電源電圧供給線への電源電圧供給を遮断する外部スイッチとが同一のパッケージに封止されており、そのことにより上記目的が達成される。
【００３５】
また、好ましくは、本発明の半導体モジュールは、請求項１記載の半導体集積回路と、動作時には電源電圧を前記第１電源電圧供給線に出力し、待機時には前記第１電源電圧供給線への電源電圧の出力を停止する第１電源回路とが同一のパッケージに封止されており、そのことにより上記目的が達成される。
【００３６】
さらに、好ましくは、本発明の半導体モジュールは、請求項１記載の半導体集積回路と、動作時には電源電圧を前記第１電源電圧供給線に出力し、待機時には前記第１電源電圧供給線への電源電圧の出力を停止する第１電源回路と、動作時および待機時共に電源電圧を前記第２電源電圧供給線に出力する第２電源回路とが同一のパッケージに封止されており、そのことにより上記目的が達成される。
【００３７】
さらに、好ましくは、本発明の半導体集積回路における第１電源電圧供給線に接続された回路は、低電源電圧にて高速動作が可能な低しきい値電圧のトランジスタにて構成され、待機時に状態を保持する必要がある回路は高しきい値電圧のトランジスタにて構成されている。
【００３８】
さらに、好ましくは、本発明の半導体集積回路において、待機時に状態を保持する必要がある回路は、ボディ電位を制御可能なトランジスタにて構成されている。
【００３９】
さらに、好ましくは、本発明の半導体集積回路において、待機時に状態を保持する必要がある回路は、ゲート電極とボディ電極とが接続されたトランジスタにて構成されている。
【００４０】
さらに、好ましくは、本発明の半導体集積回路において、動作時には電源電圧が供給され、待機時には電源電圧の供給が停止される電源電圧供給線を有し、待機時には状態を保持する必要がある回路が電源電圧供給線に接続されている半導体集積回路であって、待機時に状態を保持する必要がある回路は強誘電体容量手段を有し、強誘電体容量手段によって待機時に状態が保持される。
【００４１】
さらに、好ましくは、本発明の半導体集積回路は、動作時には電源電圧が供給され、待機時には電源電圧の供給が停止される電源電圧供給線を有し、待機時に状態を保持する必要がある回路が電源電圧供給線に接続されている半導体集積回路であって、待機時に状態を保持する必要がある回路の状態保持回路は強誘電体ゲートトランジスタにて構成されている。
【００４２】
さらに、好ましくは、本発明の半導体集積回路において、動作時には電源電圧を電源電圧供給線に出力し、待機時には電源電圧供給線への電源電圧の出力を停止する電源回路を有する。
【００４３】
さらに、好ましくは、本発明の半導体モジュールは、請求項１１または１２記載の半導体集積回路と、動作時には電源電圧を前記電源電圧供給線に出力し、待機時には電源電圧供給線への電源電圧の出力を停止する電源回路とが同一のパッケージに封止されている。
【００４４】
さらに、好ましくは、本発明の半導体集積回路において、待機時に状態を保持する必要がある回路において、状態を保持するフィードバックループが構成されるように、状態保持回路を制御する制御信号を供給する制御回路を有する。
【００４５】
さらに、好ましくは、本発明の半導体集積回路における制御回路は、一方のゲート入力が待機時に”Ｌ”となる待機制御信号が入力されるＮＡＮＤゲートと、一方のゲート入力が待機時に”Ｈ”となる待機制御信号が入力されるＮＯＲゲートとを有し、制御信号として”Ｈ”が必要な個所には該ＮＡＮＤゲートが接続され、制御信号として”Ｌ”が必要な個所には該ＮＯＲゲートが接続されている。
【００４６】
さらに、好ましくは、本発明の半導体集積回路はゲートアレイ方式で構成される。
【００４７】
さらに、好ましくは、本発明の半導体集積回路はスタンダードセル方式で構成される。
【００４８】
上記構成により、本発明にあっては、動作時には電源電圧が供給され、待機時には電源電圧の供給が停止される第１電源電圧供給線と、動作時および待機時共に電源電圧が供給される第２電源電圧供給線とが設けられている。待機時に状態（データ）を保持する必要がある回路は、待機時にも電源電圧が供給される第２電源電圧供給線に接続されているため、待機時でも状態を保持することができる。また、待機時に状態を保持する必要が無い回路は、待機時に電源電圧が供給されない第１電源電圧供給線に接続されているため、高速動作が可能な低しきい値デバイスを用いても、待機時のリーク電流を削減することが可能となる。また、待機時に状態を保持する必要が無い回路は、半導体スイッチを介さずに直接第１電源電圧供給線に接続されているため、図２１および図２２に示すように、高しきい値のスイッチトランジスタを介して低しきい値デバイスに電源電圧を供給することによりリーク電流を削減する従来の半導体集積回路のように、スイッチトランジスタのオン抵抗等による動作時の電位変動やそれに伴う動作特性の劣化が生じることなく、特性が安定化した半導体集積回路となる。
【００４９】
このような半導体集積回路は、例えば電池から電源電圧が供給される携帯型情報端末機器等に用いられる。このような携帯型機器では、その微細化や低消費電力化を図るために電源電圧が低下傾向にあり、例えば１Ｖまたは０．５Ｖ程度の低い電圧になっている。しかしながら、電池の電圧は、一般的な２次電池の場合、１．２Ｖまたは３．６Ｖ等といった値であり、１次電池では１．５Ｖ等といった値である。このように内部回路と外部供給電圧との間に電圧差がある場合、電源回路が必要とされる。
【００５０】
このような携帯型機器への適用を考えると、同一チップ上に電源回路を設けて電源回路から電源電圧を供給し、動作状態に合わせて電源回路からの出力を制御することにより、従来のようにスイッチトランジスタによる影響を受けずに、良好な特性を有する半導体集積回路を得ることができる。また、電源回路を別チップに設けて半導体集積回路と同一パッケージに封止することにより、一つの半導体モジュールを構成することもできる。このため、アプリケーションに合わせてそれぞれ最適なプロセスを選択することも可能となる。
【００５１】
電源回路を用いることにより、出力電圧を制御することができるため、待機時に出力される電源電圧を動作時に出力される電源電圧よりも低く設定することによって、よりリーク電流をより削減することができる。
【００５２】
また、電源電圧の供給を遮断する外部スイッチを別チップに設けて半導体集積回路と同一パッケージに封止することにより、一つの半導体モジュールを構成することもできるため、半導体スイッチを用いなくても、オン抵抗が小さい良好な特性を有するスイッチを用いることができる。
【００５３】
待機時に状態を保持する必要がある回路を高しきい値トランジスタにて構成することによって、よりリーク電流を低減することができる。また、待機時に状態を保持する必要がある回路をボディ電位を制御可能なトランジスタにて構成することによって、待機時にはしきい値電圧を高くしてリーク電流を削減し、動作時にはしきい値電圧を低くしてトランジスタのドライブ能力を向上させることができる。また、待機時に状態を保持する必要がある回路をゲート電極とボディ電極とが接続されたトランジスタにて構成することによって、トランジスタがオン状態のときにしきい値電圧が低くなるようにボディ電位が制御されるため、トランジスタのドライブ能力を向上させることができる。
【００５４】
状態保持回路に強誘電体容量を設けることによって、電源電圧の供給が停止されてもデータを保持することができるため、待機時に電源電圧の供給を遮断してリーク電流を低減することができる。また、状態保持回路を強誘電体ゲートトランジスタにて構成することによって、電源電圧の供給が停止されてもデータを保持することができるため、待機時に電源電圧の供給を遮断してリーク電流を低減することができる。
【００５５】
状態保持回路に対して、フィードバックループが確実に構成されるように制御信号を供給する制御回路を設けることによって、状態保持回路において電位変化やノイズの混入等によって電荷がリークすることを防いで、確実にフィードバックループを構成してデータを保持することができる。例えば、制御信号として”Ｈ”が必要とされる場合には一方のゲートが待機時に”Ｌ”となる待機制御信号に接続されたＮＡＮＤゲートを設け、制御信号として”Ｌ”が必要とされる場合には一方のゲートが待機時に”Ｈ”となる待機制御信号に接続されたＮＯＲゲートを設けることができる。
【００５６】
本発明をゲートアレイ回路やスタンダードセル方式の半導体集積回路に適用することにより、低リーク電流の半導体集積回路を容易に実現することができる。
【００５７】
【発明の実施の形態】
以下、本発明の半導体集積回路の実施形態について、図面を参照しながら説明する。なお、同様の機能を有する構成部分には同じ符号を付してその説明を省略する。
（実施形態１）
図１は、本発明の実施形態１である半導体集積回路の要部構成を示すブロック図である。
【００５８】
図１において、半導体集積回路は、それぞれの機能を備え、待機時に状態（データ）を保持する必要が無い機能回路ブロック１０および待機時に状態（データ）を保持する必要がある機能回路ブロック１１を有している。機能回路ブロック１０，１１は互いに接続されており、機能回路ブロック１０にはデータが入力される入力端子１２が接続され、機能回路ブロック１１にはデータが出力される出力端子１３が接続されている。
【００５９】
機能回路ブロック１０は、電源電圧供給線１４と接続されており、外部電源電圧供給端子Ｐａｄ１から電源電圧供給線１４を介して機能回路ブロック１０に要求される電源電圧Ｖｄｄ１が供給される。
【００６０】
また、機能回路ブロック１１は、電源電圧供給線１５と接続されており、外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１５を介して機能回路ブロック１１に要求される電源電圧Ｖｄｄ２が供給される。
【００６１】
さらに、機能回路ブロック１０および１１はそれぞれ、接地電圧供給端子ＰＡＤ３から接地電圧ＧＮＤが供給される接地線１６と接続されている。
【００６２】
この半導体集積回路の動作時には、外部電源から外部電源電圧供給端子Ｐａｄ１およびＰａｄ２に対してそれぞれ、電源電圧Ｖｄｄ１およびＶｄｄ２が供給され、機能回路ブロック１０および１１が動作する。
【００６３】
また、半導体集積回路の待機時には、データ保持が必要な機能回路ブロック１１に対しては、外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１４を介して電源Ｖｄｄ２が供給されるが、外部電源電圧供給端子Ｐａｄ１への電源電圧供給は遮断されるため、データ保持が必要とされない機能回路ブロック１０に対しては電源電圧が供給されない。したがって、機能回路ブロック１０においては、待機時にリーク電流が消費されない。
【００６４】
このように構成された本実施形態１の半導体集積回路によれば、待機時に、データを保持する必要がある機能回路ブロック１１に対してのみ電源電圧が供給されるため、リーク電流により電力が消費されることを必要最低限に抑えることが可能となる。また、外部電源電圧供給端子Ｐａｄ１およびＰａｄ２には、外部から安定した電源電圧Ｖｄｄ１およびＶｄｄ２が供給されるため、図２１および図２２に示す従来の半導体集積回路のように、ＦＥＴにて構成された内部スイッチなどによる電圧降下等が発生せず、このような電圧降下の影響を受けずに高性能な動作特性を実現することが可能となる。
【００６５】
また、本実施形態１の半導体集積回路において、待機時にデータを保持する必要が無い機能回路ブロック１０を、低いしきい値電圧を有するトランジスタにて構成することによって、動作電圧を低減することができる。
【００６６】
さらに、待機時にデータを保持する必要がある機能回路ブロック１１は、機能回路ブロック１０と同様の低いしきい値電圧を有するトランジスタにて構成されていていてもよく、データ保持に必要とされる回路のみが動作することによってリーク電流を削減することができる。
【００６７】
さらに、後述する実施形態において示すように、データを保持する必要がある機能回路ブロック１１を、より高いしきい値電圧を有するトランジスタにて構成するか、あるいはボディ電位を制御してしきい値電圧をコントロールするトランジスタや、ボディ電極とゲート電極とを接続したトランジスタ等により構成することで、より一層、リーク電流を削減することもできる。
（実施形態２）
図２（ａ）は、本発明の半導体集積回路における実施形態２の要部構成を示すブロック図である。
【００６８】
図２（ａ）において、この半導体集積回路は、内部に電源回路１８および１９が設けられている。電源回路１８および１９はそれぞれ、電源電圧供給線１７と接続されており、外部電源電圧供給端子Ｐａｄ４から電源電圧供給線１７を介して外部電源からの電源電圧が供給されている。
【００６９】
電源回路１８は、待機時に状態（データ）を保持する必要が無い機能回路ブロック１０に電源電圧供給線１４を介して接続されており、機能回路ブロック１０に電源電圧Ｖｄｄ１を供給する。
【００７０】
また、電源回路１９は、待機時に状態（データ）を保持する必要がある機能回路ブロック１１に電源電圧供給線１５を介して接続されており、機能回路ブロック１１に電源電圧Ｖｄｄ２を供給する。
【００７１】
電源回路１８は、制御端子２０から入力される制御信号によって制御され、待機時には電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力される。したがって、待機時には機能回路ブロック１０は動作せず、リーク電流も消費されない。また、電源回路１９は、制御端子２１から入力される制御信号によって制御され、待機時にも電源回路１９から出力される電源電圧Ｖｄｄ２は機能回路ブロック１１に供給される。したがって、機能回路ブロック１１では、待機時にもデータを保持する機能を動作させて、必要なデータを保持し続けることができる。
【００７２】
図３は、図２（ａ）の電源回路１８，１９の一例を示す回路図である。なお、この電源回路１８，１９の構成はその一例であり、この回路構成に限定されるものではない。
【００７３】
図３において、電源回路１８，１９は、電圧制御発振回路ＶＣＯと、コンパレータＣｏｍｐ．と、パルス幅変調回路ＰＷＭと、バッファＢｕｆｆｅｒと、Ｐ型ＭＯＳトランジスタＭ１およびＮ型ＭＯＳトランジスタＭ２とがそれぞれ、電源電圧Ｖｄｄが供給される電源電圧供給線１７と接地電圧ＧＮＤが供給される接地線１６との間に接続されている。電圧制御発振回路ＶＣＯから出力される制御電圧は、パルス幅変調回路ＰＷＭによってパルス幅変調されてパルス信号として出力され、バッファＢｕｆｆｅｒによって増幅されて、Ｐ型ＭＯＳトランジスタＭ１およびＮ型ＭＯＳトランジスタＭ２のゲートに供給される。このパルス信号によってＰ型ＭＯＳトランジスタＭ１およびＮ型ＭＯＳトランジスタＭ２がオン、オフされて得られる出力は、フィルターｆｉｌｔｅｒによって平滑化され、安定化された出力電圧Ｖｏが出力されるようになっている。この出力電圧Ｖｏは、コンパレータＣｏｍｐ．によって基準電圧Ｖｒｅｆと比較され、その比較結果がパルス幅変調回路ＰＷＭに入力され、所定の出力Ｖｏとなるようにパルス幅変調回路ＰＷＭから出力されるパルス信号のパルス幅が制御される。これによって、出力電圧Ｖｏの出力負荷によらず、一定の出力電圧が電源電圧供給線１４（または１５）に出力される。
【００７４】
このような電源回路１８，１９を用いることにより、従来の半導体集積回路のように単一のトランジスタスイッチを介して電源電圧を供給する場合と比べて、論理回路の消費電流の変動による電圧変動を抑えて、安定した電源電圧を供給することができるため、半導体集積回路の特性劣化が生じない。
【００７５】
また、基準電圧Ｖｒｅｆを変化させることにより、出力電圧Ｖｏを変化させることが可能である。よって、電源回路１８では、出力電圧Ｖｏを機能回路ブロック１０に供給される電源電圧Ｖｄｄ１に設定するための基準電圧Ｖｒｅｆを用意し、電源回路１９では、出力電圧Ｖｏを機能回路ブロック１１に供給される電源電圧Ｖｄｄ２に設定するための基準電圧Ｖｒｅｆを用意することによって、動作時にそれぞれに適した電源電圧を出力させることができる。
【００７６】
また、待機時に、電源回路１８では、各部の動作を停止してＭＯＳトランジスタＭ１およびＭ２をオフ状態とすることによって出力電圧Ｖｏと電源電圧Ｖｄｄとの接続を遮断するかまたは、ＭＯＳトランジスタＭ１をオフ状態とし、ＭＯＳトランジスタＭ２をオン状態として出力電圧Ｖｏと接地電圧ＧＮＤとを接続することにより、待機時に電源電圧の出力を停止することができる。電源回路１９では、待機時にも動作時と同様に動作させて、電源電圧を出力させることができる。
このように構成された本実施形態２の半導体集積回路によれば、待機時には、データを保持する必要がある機能回路ブロック１１に対してのみ電源電圧が供給されるため、リーク電流により電力が消費されることを必要最低限に抑えることが可能となる。
【００７７】
また、本実施形態２の半導体集積回路によれば、電源回路１８および１９を内蔵することにより、外部に電源回路を設ける必要がなく、システムの小型化を図ることができる。また、従来の半導体集積回路のように高しきい値電圧のスイッチトランジスタを介して電源電圧を供給するのではなく、電源回路１８および１９により安定した電源電圧を供給することができるので、動作時の電源電圧変動が生じない。よって、スイッチトランジスタによる動作時の特性劣化を抑えて高性能な動作特性を実現することができる。
【００７８】
本実施形態２の半導体集積回路において、データを保持する必要がある機能回路ブロック１１は、上記実施形態１と同様に、機能回路ブロック１０と同様のしきい値を有するトランジスタにて構成されていていてもよく、必要とされる回路のみが動作することによってリーク電流を削減することができる。さらに、後述する実施形態において示すように、データを保持する必要がある機能回路ブロック１１を、より高いしきい値電圧を有するトランジスタにて構成するかまたは、ボディ電位を制御してしきい値電圧をコントロールするトランジスタや、ボディ電極とゲート電極とを接続したトランジスタなどにより構成することで、より一層、リーク電流を削減することができる。
【００７９】
また、本実施形態２の半導体集積回路において、電源回路１８，１９の一方、例えば外部から供給される電源電圧がＶｄｄ２である場合には、図２（ｂ）に示すように電源回路１９を設けずに、外部から電源電圧が供給される外部電源電圧供給端子ＰＡＤ４と電源電圧供給線１５を直に接続し、待機時に状態（データ）を保持する必要がある機能回路ブロック１１と外部電源電圧供給端子ＰＡＤ４とを、電源電圧供給線１７，１５を介して接続し、外部からの電源電圧が機能回路ブロック１１に常に供給されるように構成してもよい。
（実施形態３）
本実施形態３では、上記実施形態２の半導体集積回路における電源回路１９に、待機時に状態（データ）を保持する必要がある機能回路ブロック１１が動作する範囲内で、待機時に動作時よりも低い電源電圧を供給する機能が設けられている場合である。
【００８０】
半導体集積回路の待機時において、機能回路ブロック１１は、データを保持することができればよく、動作速度を速くすることは要求されないので、データ保持に必要な低い電源電圧を供給すればよい。
【００８１】
図３に示す電源回路１９は、基準電圧Ｖｒｅｆを変化させることにより、出力電圧Ｖｏを変化させることが可能であり、動作時の電源電圧に設定するためのＶｒｅｆと、待機時に動作時よりも低い電源電圧に設定するためのＶｒｅｆとを用意して、動作時と待機時とで出力電圧を制御するように所望の電源電圧を出力させることができる。
【００８２】
このように構成された本実施形態３の半導体集積回路によれば、例えば電源回路１９から、待機時に動作時よりも低い電源電圧を供給させることにより、機能回路ブロック１１を構成するトランジスタのリーク電流が小さくなり、より一層、リーク電流の消費を抑えることができる。また、電源電圧回路１８は、待機時に電源電圧の出力を停止することによって、機能回路ブロック１０を構成するトランジスタのリーク電流を小さくすることができる。
【００８３】
また、本実施形態３の半導体集積回路において、データを保持する必要がある機能回路ブロック１１は、上記実施形態２と同様に、機能回路ブロック１０と同様のしきい値を有するトランジスタにて構成されていてもよく、必要とされる回路のみが動作することによってリーク電流を削減することもできる。さらに、後述する各実施形態において示すように、データを保持する必要がある機能回路ブロック１１を、より高いしきい値電圧を有するトランジスタにて構成するかまたは、ボディ電位を制御してしきい値電圧をコントロールするトランジスタや、ボディ電極とゲート電極とを接続したトランジスタなどにより構成することで、より一層、リーク電流を削減することができる。
（実施形態４）
図４は、本発明の半導体モジュール２７の実施形態４におけるパッケージ構成を示す断面図であり、図５は図４の半導体モジュール２７の回路構成を示すブロック図である。なお、図４では、小型パッケージであるＢＧＡ（ＢａｌｌＧｒｉｄ　Ａｒｒａｙ）の一例を示しているが、パッケージの形態はこれに限定されるものではない。
【００８４】
この半導体モジュール２７は、外部電源電圧供給端子ＰＡＤ１に供給される電源電圧をオンまたはオフするためのスイッチデバイスとしてのリレースイッチ２２と、外部電源電圧供給端子ＰＡＤ１を介して電源電圧が供給され、図１に示す半導体集積回路が設けられた半導体回路チップ２３とが、同一のフレーム（基板）２５上に搭載され、封止樹脂２４により封止されてパッケージングされている。フレーム２５の裏面には、はんだボール２６が形成されている。
【００８５】
リレースイッチ２２は、図５に示すように、外部から電源電圧が入力される入力端子Ｐａｄ５、半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１に接続される出力端子Ｐａｄ６、入力端子Ｐａｄ５と出力端子Ｐａｄ６間をオン／オフ制御するスイッチ素子２８および、このスイッチ素子２８のオン／オフ制御するための制御信号が入力される制御端子Ｐａ７を有している。
【００８６】
上記構成により、半導体集積回路の動作時には、リレースイッチ２２の制御端子Ｐａｄ７から入力される制御信号によりスイッチ素子２８がオン状態になり、入力端子Ｐａｄ５から入力される電源電圧がスイッチ素子２８を介して出力端子Ｐａｄ６から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１に供給される。外部電源電圧供給端子Ｐａｄ１から電源電圧供給線１４を介して機能回路ブロック１０に電源電圧Ｖｄｄ１が供給される。
【００８７】
また、半導体集積回路の待機時には、リレースイッチ２２において、スイッチ素子２８の制御端子Ｐａｄ７から入力される制御信号によりスイッチ素子２８がオフ状態になり、出力端子Ｐａｄ６から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１への電源電圧供給は遮断される。これによって、待機時には、データ保持が必要とされない機能回路ブロック１０には電源電圧が供給されない。
【００８８】
さらに、半導体集積回路の動作時および待機時共に、リレースイッチ２２の入力端子Ｐａｄ５から入力された電源電圧は半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ２に供給される。これによって、待機時にデータ保持が必要な機能を有する機能回路ブロック１１は、待機時にも外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１５を介して電源電圧Ｖｄｄ１が供給され続ける。
【００８９】
このように構成された本実施形態の半導体モジュール２７によれば、待機時にデータ保持が必要な機能を有する機能回路ブロック１１にのみ、電源電圧が供給されるため、待機時のリーク電流消費を最小限に抑えることができる。
【００９０】
また、本実施形態の半導体モジュール２７によれば、電源電圧の供給をオン、オフするためのリレースイッチ（外部スイッチ）２２が半導体回路チップ２３と同一パッケージに封止されているので、システム全体の省スペース化を図ることができる。
【００９１】
さらに、本実施形態の半導体モジュール２７によれば、電源電圧の供給をオン、オフするためのスイッチ素子２８を半導体回路チップ２３とは別のチップまたはスイッチデバイス２２として設けているため、半導体集積回路は、論理回路を構成するために適した製造プロセス（ＣＭＯＳ等）により作製し、スイッチ素子２８は、より優れたスイッチング特性を得ることができる別の製造プロセス（リレースイッチ等）により作製されるものを用いることができる。したがって、図２１および図２２に示す従来の半導体集積回路のような、トランジスタスイッチで電圧変動による特性劣化を防ぐことができる。また、それぞれに最適な性能を有するものを同一のパッケージに封止することにより、実用上、一つのデバイスとして取り扱うことができ、複合プロセスを用いなくても、より特性の優れた特性を有するものを一つのパッケージにて実現することができる。
（実施形態５）
図６は、本発明の半導体モジュール２７Ａの実施形態５における要部構成を示すブロック図である。
【００９２】
図６において、この半導体モジュール２７Ａは、半導体回路チップ２３の外部電源電圧供給端子ＰＡＤ１に電源電圧Ｖｄｄ１を供給するための電源回路チップ２９と、半導体回路チップ２３の外部電源電圧供給端子ＰＡＤ２に電源電圧Ｖｄｄ２を供給するための電源回路チップ３０と、図１の半導体集積回路が設けられた半導体回路チップ２３とが、同一のフレーム（基板）上に搭載され、封止樹脂により封止されてパッケージングされている。パッケージング形態は、図４に示すパッケージと同様の構成とする。
【００９３】
電源回路チップ２９は、電源回路３１、外部から電源電圧が入力される入力端子Ｐａｄ８、半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１に接続される出力端子Ｐａｄ９、および待機時に電源回路３１からの電源電圧供給をオフするための制御信号が入力される制御端子Ｐａｄ１０を有している。
【００９４】
また、電源回路チップ３０は、電源回路３２、外部から電源電圧が入力される入力端子Ｐａｄ１１、半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ２に接続される出力端子Ｐａｄ１２、および待機時に電源回路３２からの電源電圧供給をオフするための制御信号が入力される制御端子Ｐａｄ１３を有している。
【００９５】
上記構成により、半導体集積回路の動作時には、電源回路チップ２９において、電源回路３１の制御端子Ｐａｄ１０に入力される制御信号の値により、入力端子Ｐａｄ８から入力された電源電圧は電源回路３１によって所定の出力電圧Ｖｄｄ１に制御されて出力端子Ｐａｄ９から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１に供給される。外部電源電圧供給端子Ｐａｄ１から電源電圧供給線１４を介して機能回路ブロック１０に電源電圧Ｖｄｄ１が供給される。
【００９６】
また、半導体集積回路の待機時には、電源回路チップ２９において、電源回路３１の制御端子Ｐａｄ１０から入力された制御信号の値により、電源回路３１から出力端子Ｐａｄ９への電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力される。これによって、出力端子Ｐａｄ９から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ１への電源電圧供給が停止されるかまたは、接地電圧ＧＮＤが供給される。よって、待機時には、データ保持が必要とされない機能回路ブロック１０には電源電圧が供給されない。
【００９７】
さらに、半導体集積回路の動作時および待機時共に、電源回路チップ３０では、入力端子Ｐａｄ１１から入力された電源電圧が電源回路３２によって所定の出力電圧に制御されて出力端子Ｐａｄ１２から半導体回路チップ２３の外部電源電圧供給端子Ｐａｄ２に供給される。外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１５を介して機能回路ブロック１１に電源電圧Ｖｄｄ２が供給される。よって、待機時にデータ保持が必要な機能を有する機能回路ブロック１１は、待機時にも、外部電源電圧供給端子Ｐａｄ２から電源電圧供給線１５を介して電源電圧Ｖｄｄ２が供給され続ける。
【００９８】
このように構成された本実施形態の半導体モジュール２７Ａによれば、待機時には、データ保持が必要な機能を有する機能回路ブロック１１にのみ、電源電圧が供給されるため、待機時のリーク電流消費を最小限に抑えることができる。また、電源回路３１および３２によって、安定した電源電圧を供給することができるので、図２１および図２２に示す半導体集積回路のような、トランジスタスイッチによって生じる電圧変動による特性劣化を防ぐことができる。
【００９９】
また、本実施形態の半導体モジュール２７Ａによれば、電源回路チップ２９および３０が半導体回路チップ２３と同一パッケージに封止されているので、システム全体の省スペース化を図ることができる。
【０１００】
さらに、本実施形態の半導体モジュール２７Ａによれば、電源回路３１および３２を半導体回路チップ２３とは別のチップまたはデバイスとして設けているため、半導体集積回路は、論理回路を構成するために適した製造プロセス（ＣＭＯＳ等）により作製し、電源回路３１および３２は、より優れた特性を得ることができる別の製造プロセス（一つのチップ内でバイポーラトランジスタとＣＭＯＳとを組み合わせたＢｉＣＭＯＳなど）により作製されるものを用いることができる。また、それぞれに最適な性能を有するものを同一のパッケージに封止することにより、実用上、一つのデバイスとして取り扱うことができ、複合プロセスを用いなくても、より特性の優れた特性を有するものを一つのパッケージにて実現することができる。
【０１０１】
本実施形態の半導体モジュール２７Ａにおいて、半導体集積回路の待機時に、電源回路チップ３０から、動作時よりも低い電源電圧が供給されるようにすることもでき、これによって、リーク電流をより一層、削減することができる。
（実施形態６）
図７は、本発明の半導体集積回路の実施形態６における、待機時にデータを保持する機能を有する回路（以下、データ保持回路と称する）の構成を示す回路図である。なお、本実施形態６および以下の各実施形態では、データ保持回路としてラッチ回路について説明するが、データを保持する機能を有する回路は、これに限るものではなく、フリップフロップ回路などであってもよい。
【０１０２】
このデータ保持回路としてのラッチ回路は、Ｐ型ＭＯＳトランジスタＭ１０、Ｎ型ＭＯＳトランジスタＭ１１、Ｐ型ＭＯＳトランジスタＭ１２、Ｎ型ＭＯＳトランジスタＭ１３、Ｐ型ＭＯＳトランジスタＭ１４、Ｎ型ＭＯＳトランジスタＭ１５およびインバータ４１にて構成されている。
【０１０３】
Ｐ型ＭＯＳトランジスタＭ１４およびＮ型ＭＯＳトランジスタＭ１５からなるインバータ４３は、半導体集積回路の動作時および待機時共に電源電圧Ｖｄｄが供給される電源電圧供給線４２（または１５）と、接地電圧ＧＮＤが供給される接地線１６との間に接続されており、インバータ４３の出力は出力端子Ｑに接続されると共にフィードバック用のインバータ４１に接続されている。このインバータ４１は、インバータ４３と同様の構成であり、電源電圧供給線４２（または１５）と接地電圧供給線１６との間に接続されている。
【０１０４】
Ｐ型ＭＯＳトランジスタＭ１０とＮ型ＭＯＳトランジスタＭ１１とが並列に接続されてトランスファーゲート（伝送ゲート）４４が構成されており、その伝送路は、データ入力端子Ｄとインバータ４３の入力端との間に接続されている。また、Ｐ型ＭＯＳトランジスタＭ１２とＮ型ＭＯＳトランジスタＭ１３とが並列に接続されてトランスファーゲート４５が構成されており、その伝送路は、インバータ４１の出力端とインバータ４３の入力端との間に接続されている。
【０１０５】
また、Ｎ型ＭＯＳトランジスタＭ１１のゲート電極とＰ型ＭＯＳトランジスタＭ１２のゲート電極とは互いに接続されており、ここには制御信号ＣＫが入力され、また、Ｐ型ＭＯＳトランジスタＭ１０のゲート電極とＮ型ＭＯＳトランジスタＭ１３のゲート電極とは互いに接続されており、ここには制御信号ＣＫＢ（ＣＫの反転信号）が入力されるようになっている。
【０１０６】
本実施形態６の半導体集積回路において、図７に示すラッチ回路は、他の論理回路を構成しているトランジスタよりも、高いしきい値電圧を有するトランジスタにて構成されている。
【０１０７】
上記構成により、図７のデータ保持回路（ラッチ回路）の動作について説明する。
【０１０８】
まず、図７に示すように、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ１０およびＭ１１にて構成されるトランスファーゲート４４はオン状態となり、ＭＯＳトランジスタＭ１２およびＭ１３にて構成されるトランスファーゲート４５はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ４３により反転されて出力端子Ｑから出力される。
【０１０９】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ１０およびＭ１１にて構成されるトランスファーゲート４４はオフ状態となり、ＭＯＳトランジスタＭ１２およびＭ１３にて構成されるトランスファーゲート４５はオン状態となる。このとき、インバータ４３からの出力信号は、インバータ４１により反転されて、再びインバータ４３の入力端に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１１０】
本実施形態６の半導体集積回路において、データ保持回路は、電源電圧Ｖｄｄが供給される電源電圧供給線４４に接続されており、この電源電圧Ｖｄｄは待機時にも供給されるので、待機時においてもデータを保持し続けることができる。
【０１１１】
また、本実施形態６のデータ保持回路は、全て高いしきい値電圧を有するトランジスタにて構成されているため、より低いしきい値電圧を有するトランジスタにて構成した場合に比べて、リーク電流を削減することができる。さらに、待機時に供給される電源電圧として、動作時よりも低い電源電圧を供給することにより、リーク電流をより一層、削減することができる。
（実施形態７）
図８は、本発明の半導体集積回路の実施形態７におけるデータ保持回路の要部構成を示す回路図である。
【０１１２】
図８のデータ保持回路において、インバータ４７を構成するＰ型ＭＯＳトランジスタＭ２０およびＮ型ＭＯＳトランジスタＭ２１、トランスファーゲート４８を構成するＰ型ＭＯＳトランジスタＭ１６およびＮ型ＭＯＳトランジスタＭ１７、トランスファーゲート４９を構成するＰ型ＭＯＳトランジスタＭ１８およびＮ型ＭＯＳトランジスタＭ１９、インバータ４６を構成するＭＯＳトランジスタはそれぞれボディ電位制御電極を有しており、ボディ電位を制御することにより、しきい値電圧を変化させることができるようになっている。このようなトランジスタは、ＶＴ−ＣＭＯＳ（ＶａｒｉａｂｌｅＴｈｒｅｓｈｏｌｄ−ｖｏｌｔａｇｅＣＭＯＳ）と称される。Ｐ型ＭＯＳトランジスタのボディ領域はそれぞれボディ電位ＶＢＰに接続され、ＮＭＯＳトランジスタのボディ領域はそれぞれボディ電位ＶＢＮに接続されている。
【０１１３】
上記構成により、図８のデータ保持回路（ラッチ回路）の動作について説明する。
【０１１４】
まず、図８に示すように、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ１６およびＭ１７にて構成されるトランスファーゲート４８はオン状態となり、ＭＯＳトランジスタＭ１８およびＭ１９にて構成されるトランスファーゲート４９はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ４７の入力端に入力され、インバータ４７により入力信号が反転した出力信号として出力端子Ｑから出力される。
【０１１５】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ１６およびＭ１７にて構成されるトランスファーゲート４８はオフ状態となり、ＭＯＳトランジスタＭ１８およびＭ１９にて構成されるトランスファーゲート４９はオン状態となる。このとき、インバータ４７からの出力信号は、インバータ４６により反転されて、再びインバータ４７に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１１６】
本実施形態７の半導体集積回路において、データ保持回路は、電源電圧Ｖｄｄが供給される電源電圧供給線４２（または１５）に接続されており、この電源電圧Ｖｄｄは待機時にも供給されるので、待機時においてもデータを保持し続けることができる。
【０１１７】
また、本実施形態７のデータ保持回路は、全てＶＴ−ＣＭＯＳにて構成されており、半導体集積回路の動作時には、Ｐ型ＭＯＳトランジスタのボディ電位を電源電圧Ｖｄｄとし、Ｎ型ＭＯＳトランジスタのボディ電位を接地電圧ＧＮＤとする。これは、通常のＣＭＯＳと同様のバイアス条件である。また、半導体集積回路の待機時には、Ｐ型ＭＯＳトランジスタのボディ電位をＶｄｄ＋αｐ、Ｎ型ＭＯＳトランジスタのボディ電位をＧＮＤ−αｎとすることにより、しきい値電圧を高くして待機時のリーク電流を削減することができる。さらに、待機時に供給される電源電圧として、動作時よりも低い電源電圧を供給することにより、リーク電流をより一層、削減することができる。
（実施形態８）
図９は、本発明の半導体集積回路の実施形態８におけるデータ保持回路の要部構成を示す回路図である。
【０１１８】
図９のデータ保持回路において、インバータ５１を構成するＰ型ＭＯＳトランジスタＭ２６およびＮ型ＭＯＳトランジスタＭ２７、トランスファーゲート５２を構成するＰ型ＭＯＳトランジスタＭ２２およびＮ型ＭＯＳトランジスタＭ２３、トランスファーゲート５３を構成するＰ型ＭＯＳトランジスタＭ２４およびＮ型ＭＯＳトランジスタＭ２５、インバータ５０を構成するＭＯＳトランジスタはそれぞれ、ボディ電極とゲート電極とを接続した構造を有しており、トランジスタの動作状態によって、しきい値電圧を変化させることができるようになっている。このようなトランジスタは、ＤＴ−ＭＯＳ（ＤｙｎａｍｉｃＴｈｒｅｓｈｏｌｄＭＯＳ）トランジスタ）と称される。
【０１１９】
上記構成により、図９のデータ保持回路（ラッチ回路）の動作について説明する。
【０１２０】
まず、図９に示すように、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ２２およびＭ２３にて構成されるトランスファーゲート５２はオン状態となり、ＭＯＳトランジスタＭ２４およびＭ２５にて構成されるトランスファーゲート５３はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ５２により反転されて出力端子Ｑから出力される。
【０１２１】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ２２およびＭ２３にて構成されるトランスファーゲート５２はオフ状態となり、ＭＯＳトランジスタＭ２４およびＭ２５にて構成されるトランスファーゲート５３はオン状態となる。このとき、インバータ５１からの出力信号は、インバータ５０により反転されて、再びインバータ５１に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１２２】
本実施形態８の半導体集積回路において、データ保持回路は、電源電圧Ｖｄｄが供給される電源電圧供給線４２（または１５）に接続されており、この電源電圧Ｖｄｄは待機時にも供給されるので、待機時においてもデータを保持し続けることができる。
【０１２３】
また、本実施形態８のデータ保持回路は、全てＤＴ−ＭＯＳにて構成されており、ゲート電極に対して、チャネルが形成される方向、即ち、トランジスタがオン状態になる方向に電圧が印加されたときに、ボディ電極がソース電極に対して順方向にバイアスされるため、動作時にはしきい値電圧が低下して、高いドライブ能力により高速に動作することができる。また、ゲート電極に対して、チャネルがオフ状態になる方向に電圧が印加されたときには、しきい値電圧が高くなるため、待機時にはリーク電流を削減することができる。このようにして、チャネルがオン状態のときには高速に動作し、オフ状態のときにはリーク電流を削減することができるので、より高い動作性能を実現すると共に、待機時のリーク電流を削減することができる。さらに、待機時に供給される電源電圧として、動作時よりも低い電源電圧を供給することにより、リーク電流をより一層、削減することができる。
（実施形態９）
図１０は、本発明の半導体集積回路の実施形態９におけるデータ保持回路の要部構成を示す回路図である。
【０１２４】
図１０において、このデータ保持回路（ラッチ回路）は、Ｐ型ＭＯＳトランジスタＭ２８、Ｎ型ＭＯＳトランジスタＭ２９、Ｐ型ＭＯＳトランジスタＭ３０、Ｎ型ＭＯＳトランジスタＭ３１、Ｐ型ＭＯＳトランジスタＭ３２、Ｎ型ＭＯＳトランジスタＭ３３、インバータ５４および強誘電体容量手段Ｃｌにて構成されている。
【０１２５】
Ｐ型ＭＯＳトランジスタＭ３２およびＮ型ＭＯＳトランジスタＭ３３からなるインバータ５６は、半導体集積回路の動作時に電源電圧Ｖｄｄが供給され、待機時には電源電圧の供給が停止されるか、または接地線に接続されて接地電圧ＧＮＤが供給される電源電圧供給線５５と、接地電圧ＧＮＤが供給される接地線１６との間に接続されており、インバータ５６の出力端は出力端子Ｑに接続されると共にインバータ５４の入力端に接続されている。
【０１２６】
インバータ５４は、インバータ５６と同様の構成であり、電源電圧供給線５５と接地線１６との間に接続されている。
【０１２７】
Ｐ型ＭＯＳトランジスタＭ２８とＮ型ＭＯＳトランジスタＭ２９とが並列に接続されてトランスファーゲート（伝送ゲート）５７が構成されており、その伝送路は、データ入力端子Ｄとインバータ５６の入力端との間に接続されている。また、Ｐ型ＭＯＳトランジスタＭ３０とＮ型ＭＯＳトランジスタＭ３１とが並列に接続されてトランスファーゲート５８が構成されており、その伝送路は、インバータ５４の出力端とインバータ５６の入力端との間に接続されている。Ｎ型ＭＯＳトランジスタＭ２９のゲート電極とＰ型ＭＯＳトランジスタＭ３０のゲート電極とは互いに接続されており、ここには制御信号ＣＫが入力され、また、Ｐ型ＭＯＳトランジスタＭ２８のゲート電極とＮ型ＭＯＳトランジスタＭ３１のゲート電極とは互いに接続されており、ここには制御信号ＣＫＢ（ＣＫの反転信号）が入力される。
【０１２８】
さらに、インバータ５６の出力端とインバータ５４の入力端との接続部と、接地電圧供給線１６との間には強誘電体容量手段Ｃｌが設けられている。この強誘電体容量手段Ｃｌの印加電圧−分極量の関係を図１１に示している。
【０１２９】
図１１は、強誘電体キャパシタの印加電圧−分極量特性図である。なお、図１１では、横軸に印加電圧、縦軸に分極量で表されている。
【０１３０】
図１１に示すように、強誘電体キャパシタは、その分極特性が印加電圧に対してヒステリシスを有するため、電源電圧の供給が停止されても強誘電体容量Ｃｌの残留分極によりデータの内容が消えないという不揮発性のデータ保持特性を実現することができる。
【０１３１】
上記構成により、図１０のデータ保持回路（ラッチ回路）の動作について説明する。
【０１３２】
図１０に示すように、まず、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ２８およびＭ２９にて構成されるトランスファーゲート５７はオン状態となり、ＭＯＳトランジスタＭ３０およびＭ３１にて構成されるトランスファーゲート５８はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ５６により反転されて出力端子Ｑから出力される。
【０１３３】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ２８およびＭ２９にて構成されるトランスファーゲート５７はオフ状態となり、ＭＯＳトランジスタＭ３０およびＭ３１にて構成されるトランスファーゲート５８はオン状態となる。このとき、インバータ５６からの出力信号は、インバータ５４により反転されて、再びインバータ５６に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１３４】
本実施形態９の半導体集積回路において、データ保持回路は、待機時に電源電圧の供給が停止されるか、または接地電圧ＧＮＤが供給される電源電圧供給線５５に接続されており、待機時にリーク電源が消費されることはない。待機時には電源電圧が供給されないため、フィードバックループによるデータ保持は行われないが、強誘電体キャパシタＣｌによってデータをより確実に保持することができる。
（実施形態１０）
図１２は、本発明の半導体集積回路の実施形態１０におけるデータ保持回路の要部構成を示す回路図である。
【０１３５】
図１２のデータ保持回路において、インバータ６０を構成するＰ型ＭＯＳトランジスタＭ３８およびＮ型ＭＯＳトランジスタＭ３９、トランスファーゲート６１を構成するＰ型ＭＯＳトランジスタＭ３４およびＮ型ＭＯＳトランジスタＭ３５、トランスファーゲート６２を構成するＰ型ＭＯＳトランジスタＭ３６およびＮ型ＭＯＳトランジスタＭ３７および、インバータ５９を構成するＭＯＳトランジスタがそれぞれ設けられている。これらのうち少なくともインバータ５９，６０を構成する各トランジスタを強誘電体ゲートトランジスタにて構成する。この強誘電体ゲートトランジスタとは、通常のＭＯＳトランジスタにおけるゲート絶縁膜として強誘電体薄膜を用いたものである。この強誘電体ゲートトランジスタのゲート・ドレイン特性を図１３に示している。
【０１３６】
図１３は、図１２の強誘電体ゲートトランジスタのゲート・ドレイン特性図である。なお、図１３では、横軸にゲート電圧、縦軸にドレイン電流で表されている。
【０１３７】
図１３に示すように、強誘電体トランジスタは、ゲート電極に電圧を印加していくと、しきい値電圧に到達した時点から電流が流れ出すという特性を有しており、このしきい値電圧を境としてトランジスタがオン／オフされる。また、強誘電体キャパシタは、しきい値電圧がシフトするというヒステリシス特性を有しており、電源電圧の供給が停止された場合でも、強誘電体薄膜の残留分極によりゲートの状態が保持される。
【０１３８】
上記構成により、図１２のデータ保持回路（ラッチ回路）の動作について説明する。
【０１３９】
図１２に示すように、まず、制御信号ＣＫが“Ｈ”、制御信号ＣＫＢが“Ｌ”のとき、ＭＯＳトランジスタＭ３４およびＭ３５にて構成されるトランスファーゲート６１はオン状態となり、ＭＯＳトランジスタＭ３６およびＭ３７にて構成されるトランスファーゲート６２はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ６０により反転されて出力端子Ｑから出力される。
【０１４０】
次に、制御信号ＣＫが“Ｌ”、制御信号ＣＫＢが“Ｈ”のとき、ＭＯＳトランジスタＭ３４およびＭ３５にて構成されるトランスファーゲート６１はオフ状態となり、ＭＯＳトランジスタＭ３６およびＭ３７にて構成されるトランスファーゲート６２はオン状態となる。このとき、インバータ６０からの出力信号は、インバータ５９により反転されて、再びインバータ６０に入力される。このデータ保持回路においては、このようなフィードバックループにより、データが保持される。
【０１４１】
本実施形態１０の半導体集積回路において、データ保持回路は、待機時に電源電圧の供給が停止されるかまたは、接地電圧ＧＮＤが供給される電源電圧供給線５５に接続されており、待機時にリーク電源が消費されることはない。待機時には電源電圧が供給されないが、本実施形態１０のデータ保持回路部分は全て強誘電体ゲートトランジスタにて構成されており、強誘電体薄膜の残留分極特性によってゲートの状態が保持されるため、待機時にもフィードバックループによりデータを保持することができる。
【０１４２】
（実施形態１１）
図１４は、本発明の半導体集積回路の実施形態１１における要部構成を示すブロック図である。
【０１４３】
図１４において、この半導体集積回路は、待機時に状態（データ）を保持する必要がない機能回路ブロック１０および待機時に状態（データ）を保持する必要がある機能回路ブロック６３を有している。これらの機能回路ブロック１０および６３は互いに接続されており、機能回路ブロック１０にはデータが入力される入力端子１２が接続され、機能回路ブロック６３にはデータが出力される出力端子１３が接続されている。
【０１４４】
また、この半導体集積回路は、その内部に電源回路１８および６５が設けられている。電源回路１８および６５はそれぞれ、電源電圧供給線１７と接続されており、外部電源電圧供給端子Ｐａｄ４から電源電圧供給線１７を介して外部電源からの電源電圧が供給されている。
【０１４５】
電源回路１８は、待機時に状態（データ）を保持する必要が無い機能回路ブロック１０に電源電圧供給線１４を介して接続されており、動作時には機能回路ブロック１０に電源電圧Ｖｄｄ１を供給する。また、電源回路１８は、制御端子２０から入力される制御信号によって制御され、待機時に電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力される。したがって、待機時には、機能回路ブロック１０への電源電圧供給が停止されるため、データを保持する必要が無い機能回路ブロック１０は動作せず、リーク電流も消費されない。
【０１４６】
一方、電源回路６５は、待機時に状態（データ）を保持する必要がある機能回路ブロック６３に電源電圧供給線６４を介して接続されており、動作時には機能回路ブロック６３に電源電圧Ｖｄｄ２を供給する。電源回路６５は、制御端子６６から入力される制御信号によって制御され、待機時には電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力される。したがって、待機時には機能回路ブロック６３への電源電圧の供給が停止されるため、機能回路ブロック６３も動作せず、リーク電流を消費しない。
【０１４７】
この場合、機能回路ブロック６３は、データを保持する必要がある機能を有しているので、上記実施形態９または上記実施形態１０で説明したような強誘電体キャパシタまたは強誘電体ゲートトランジスタにより、電源電圧の供給が停止されても状態（データ）を保持することが可能なデータ保持回路を用いることによって、待機時に必要なデータを保持し続けることができる。
【０１４８】
このように構成された本実施形態１１の半導体集積回路によれば、待機時においてもリーク電流を削減することができ、かつ、状態（データ）を保持することができる。また、図２１および図２２に示す従来の半導体集積回路のようにトランジスタスイッチを介して電源電圧を供給するのではなく、電源回路１８および６５から安定した電源電圧が供給されるため、動作時の電圧変動による特性劣化を低減して、高性能な動作特性を実現することが可能となる。
【０１４９】
（実施形態１２）
本実施形態１２の半導体モジュールは、図１４に示す実施形態１１の半導体集積回路における機能回路ブロック１０，６３、電源回路１８および電源回路６５がそれぞれ個別のチップにて形成され、図３に示す実施形態３の半導体モジュールのように、一つのパッケージに封止されている。
【０１５０】
このように構成された本実施形態の半導体モジュールによれば、電源回路チップが半導体回路チップと同一パッケージに封止されているので、システム全体の省スペース化を図ることができる。
【０１５１】
さらに、本実施形態１２の半導体モジュールによれば、電源回路１８および６５を機能回路ブロック１０，６３とは別のチップに設けているため、機能回路ブロック１０，６３は、論理回路を構成するために適した製造プロセス（ＣＭＯＳ等）により作製し、電源回路１８および６５は、より優れた特性を得ることができる別の製造プロセス（バイポーラままたはＢｉＣＭＯＳプロセスなど）により作製されるものを用いることができる。また、それぞれに最適な性能を有するものを同一のパッケージに封止することにより、実用上、一つのデバイスとして取り扱うことができ、複合プロセスを用いなくても、より特性の優れた特性を有するものを一つのパッケージにて実現することができる。
（実施形態１３）
上記実施形態１〜実施形態８では、待機時のリーク電流を削減するために、待機時には、状態（データ）を保持する必要がある機能を有する機能回路ブロック（データ保持回路）を除いて、電源電圧の供給が停止される。また、上記実施形態９〜１２では、待機時には、状態（データ）を保持する必要がある機能を有する機能回路ブロック（データ保持回路）に対しても電源電圧の供給が停止される。このとき、データ保持回路に接続される制御信号（ＣＫおよびＣＫＢ）を駆動するドライブ回路についても、電源電圧の供給が停止されるため、その制御信号が入力される信号端子は弱い接続（配線、ゲート容量などの容量により電位を維持している）状態にあり、待機時間の長時間化やノイズなどによりその電位が変化し、データ保持回路の動作が不安定になり、データの変化を招くという危険性がある。
【０１５２】
そこで、本実施形態１２では、待機時に、制御信号を駆動するドライブ回路に供給される電源電圧が待機時に遮断されて、その制御信号の電位変化やノイズなどの混入があっても、上記データ保持回路においてデータを保持し続けるフィードバックループが常に形成されるように、制御信号を制御するドライブ回路を設けることによって、より安定したデータの維持を図っている。上記データ保持回路に制御信号のドライブ回路を設けた回路図を図１５に示している。
【０１５３】
図１５は、本発明の半導体集積回路の実施形態１３におけるデータ保持回路の要部構成を示す回路図である。
【０１５４】
図１５において、このデータ保持回路（ラッチ回路）は、Ｐ型ＭＯＳトランジスタＭ４０、Ｎ型ＭＯＳトランジスタＭ４１、Ｐ型ＭＯＳトランジスタＭ４２、Ｎ型ＭＯＳトランジスタＭ４３、Ｐ型ＭＯＳトランジスタＭ４４、Ｎ型ＭＯＳトランジスタＭ４５およびインバータ６７により構成されている。
【０１５５】
Ｐ型ＭＯＳトランジスタＭ４４およびＮ型ＭＯＳトランジスタＭ４５からなるインバータ６９は、電源電圧供給線６８と、接地電圧ＧＮＤが供給される接地線１６との間に接続されている。電源電圧供給線６８は、半導体集積回路の動作時および待機時共に電源電圧Ｖｄｄが供給されるかまたは、半導体集積回路の動作時には電源電圧Ｖｄｄが供給され、待機時には電源電圧の供給が停止されるかまたは接地電圧ＧＮＤが供給される。インバータ６９の出力端は出力端子Ｑに接続されると共にインバータ６７の入力端にも接続されている。
【０１５６】
インバータ６７は、インバータ６９と同様の構成であり、電源電圧供給線６８と接地線１６との間に接続されている。
【０１５７】
Ｐ型ＭＯＳトランジスタＭ４０とＮ型ＭＯＳトランジスタＭ４１とが並列に接続されてトランスファーゲート（伝送ゲート）７０が構成されており、その伝送路は、データ入力端子Ｄとインバータ６９の入力端との間に接続されている。また、Ｐ型ＭＯＳトランジスタＭ４２とＮ型ＭＯＳトランジスタＭ４３とが並列に接続されてトランスファーゲート７１が構成されており、その伝送路は、インバータ６７の出力端とインバータ６９の入力端との間に接続されている。
【０１５８】
Ｐ型ＭＯＳトランジスタＭ４０のゲート電極とＮ型ＭＯＳトランジスタＭ４３のゲート電極とは互いに接続され、その接続点はＮＡＮＤゲート７２の出力端に接続されている。また、Ｎ型ＭＯＳトランジスタＭ４１のゲート電極とＰ型ＭＯＳトランジスタＭ４２のゲート電極とは互いに接続され、その接続点はＮＯＲゲート７３の出力端に接続されている。
【０１５９】
ＮＡＮＤゲート７２には、制御信号ＣＫと、待機時に“Ｌ”になる待機制御信号ＳＬＢとが入力され、その出力がＭＯＳトランジスタＭ４０およびＭ４３のゲート電極に入力されるようになっている。また、ＮＯＲゲート７３には、制御信号ＣＫＢ（制御信号ＣＫの反転信号）と、待機時に“Ｈ”になる待機制御信号ＳＬとが入力され、その出力がＭＯＳトランジスタＭ４１およびＭ４２のゲート電極に入力されるようになっている。
【０１６０】
待機制御信号ＳＬおよびＳＬＢは、待機モードまたは動作モードを制御するための制御信号であり、これらの待機制御信号ＳＬおよびＳＬＢを発生させる信号発生回路（図示せず）は、半導体集積回路の待機時にも電源電圧の供給が停止されない電源電圧供給線と接続されており、待機時にも電源電圧が供給される。
【０１６１】
また、制御信号ＣＫおよびＣＫＢは、半導体集積回路の動作時にＭＯＳトランジスタＭ４０〜Ｍ４３のオン／オフを制御するための制御信号であり、これらの制御信号ＣＫおよびＣＫＢを発生させる信号発生回路（図示せず）は、半導体集積回路の待機時に電源電圧の供給が停止される電源電圧供給線と接続されており、待機時には電源電圧が供給されない。
【０１６２】
図１６（ａ）は、図１５のＮＡＮＤゲート７２の構成例を示す回路図である。
【０１６３】
図１６（ａ）において、このＮＡＮＤゲート７２は、Ｐ型ＭＯＳトランジスタＭ４６およびＭ４７と、Ｎ型ＭＯＳトランジスタＭ４８およびＭ４９とを有している。Ｐ型ＭＯＳトランジスタＭ４６およびＭ４７は、電源電圧Ｖｄｄの供給が停止されない電源電圧供給線７４と出力信号Ｙが出力される出力端子との間に並列に接続されており、入力信号ＡがＰ型ＭＯＳトランジスタＭ４６のゲート電極に入力され、入力信号ＢがＰ型ＭＯＳトランジスタＭ４７のゲート電極に入力されるようになっている。また、Ｎ型ＭＯＳトランジスタＭ４８およびＭ４９は、出力信号Ｙが出力される出力端子と接地電圧ＧＮＤとの間に直列に接続されており、入力信号ＡがＮ型ＭＯＳトランジスタＭ４８のゲート電極に入力され、入力信号ＢがＮ型ＭＯＳトランジスタＭ４９のゲート電極に入力されるようになっている。
【０１６４】
このＮＡＮＤゲート７２では、入力信号ＡおよびＢが”Ｈ”のときにＰ型ＭＯＳトランジスタＭ４６およびＭ４７はオフ状態になり、Ｎ型ＭＯＳトランジスタＭ４８およびＭ４９はオン状態になる。したがって、入力信号ＡおよびＢが共に”Ｈ”である場合にのみ、二つのＮ型ＭＯＳトランジスタＭ４８およびＭ４９が共にオン状態になって、出力信号Ｙとして”Ｌ”が出力される。
【０１６５】
また、入力信号ＡおよびＢのいずれか、または両方が”Ｌ”である場合には、二つのＮ型ＭＯＳトランジスタＭ４８およびＭ４９のいずれか、または両方がオフ状態になり、二つのＰ型ＭＯＳトランジスタＭ４６およびＭ４７のいずれか、または両方がオン状態になるため、出力信号Ｙとして”Ｈ”が出力される。
【０１６６】
図１６（ｂ）は、図１５のＮＯＲゲート７３の構成例を示す回路図である。
【０１６７】
図１６（ｂ）において、このＮＯＲゲート７３は、Ｐ型ＭＯＳトランジスタＭ５０およびＭ５１と、Ｎ型ＭＯＳトランジスタＭ５２およびＭ５３とを有している。Ｐ型ＭＯＳトランジスタＭ５０およびＭ５１は、電源電圧Ｖｄｄの供給が停止されない電源電圧供給線７４と出力信号Ｙが出力される出力端子との間に直列に接続されており、入力信号ＡがＰ型ＭＯＳトランジスタＭ５０のゲート電極に入力され、入力信号ＢがＰ型ＭＯＳトランジスタＭ５１のゲート電極に入力される。
【０１６８】
また、Ｎ型ＭＯＳトランジスタＭ５２およびＭ５３は、出力信号Ｙが出力される出力端子と接地電圧ＧＮＤとの間に並列に接続されており、入力信号ＡがＮ型ＭＯＳトランジスタＭ５３のゲート電極に入力され、入力信号ＢがＮ型ＭＯＳトランジスタＭ５２のゲート電極に入力される。
【０１６９】
このＮＯＲゲート７３では、入力信号ＡおよびＢが”Ｌ”のときにＰ型ＭＯＳトランジスタＭ５０およびＭ５１はオン状態になり、Ｎ型ＭＯＳトランジスタＭ５２およびＭ５３はオフ状態になる。したがって、入力信号ＡおよびＢが共に”Ｌ”である場合にのみ、二つのＮ型ＭＯＳトランジスタＭ５２およびＭ５３が共にオフ状態になり、二つのＰ型ＭＯＳトランジスタＭ５０およびＭ５１が共にオン状態になって、出力信号Ｙとして”Ｈ”が出力される。
【０１７０】
また、入力信号ＡおよびＢのいずれか、または両方が”Ｈ”である場合には、二つのＮ型ＭＯＳトランジスタＭ４８およびＭ４９のいずれか、または両方がオン状態になり、二つのＰ型ＭＯＳトランジスタＭ４６およびＭ４７のいずれか、または両方がオフ状態になるため、出力信号Ｙとして”Ｌ”が出力される。
【０１７１】
上記構成により、図１５のデータ保持回路（ラッチ回路）の動作について説明する。
【０１７２】
図１５に示すように、まず、半導体集積回路の待機時には、待機制御信号ＳＬが“Ｈ”、ＳＬＢが“Ｌ”となる。このとき、ＮＯＲゲート７３からは、制御信号ＣＫにかかわらず、“Ｌ”が出力される。したがって、データ保持回路を構成するＮ型ＭＯＳトランジスタＭ４１はオフ状態になり、Ｐ型ＭＯＳトランジスタＭ４２はオン状態になる。
【０１７３】
また、ＮＡＮＤゲート７２からは、制御信号ＣＫＢにかかわらず、“Ｈ”が出力される。したがって、データ保持回路を構成するＰ型ＭＯＳトランジスタＭ４０はオフ状態になり、Ｎ型ＭＯＳトランジスタＭ４３はオン状態になる。その結果、ＭＯＳトランジスタＭ４０およびＭ４１にて構成されるトランスファーゲート（伝送ゲート）がオフ状態になり、ＭＯＳトランジスタＭ４２およびＭ４３にて構成されるトランスファーゲートがオン状態となる。
【０１７４】
このとき、インバータ６９からの出力信号は、インバータ６７により反転されて、再びインバータ６９に入力されるため、このようなフィードバックループにより、データを保持し続けることができる。
【０１７５】
一方、半導体集積回路の動作時には、待機制御信号ＳＬが“Ｌ”、ＳＬＢが“Ｈ”となり、ＮＡＮＤゲート７２からは制御信号ＣＫの反転信号が出力され、ＮＯＲゲート７２からは制御信号ＣＫＢの反転信号が出力されて、通常のラッチ動作が行われる。
【０１７６】
制御信号ＣＫの反転信号が“Ｌ”、制御信号ＣＫＢの反転信号が“Ｈ”のときには、ＭＯＳトランジスタＭ４０およびＭ４１にて構成されるトランスファーゲート７０はオン状態となり、ＭＯＳトランジスタＭ４２およびＭ４３にて構成されるトランスファーゲート７１はオフ状態となる。このとき、データ入力端子Ｄから入力された信号は、インバータ６９により反転されて出力端子Ｑから出力される。
【０１７７】
また、制御信号ＣＫの反転信号が“Ｈ”、制御信号ＣＫＢの反転信号が“Ｌ”のとき、ＭＯＳトランジスタＭ４０およびＭ４１にて構成されるトランスファーゲート７０はオフ状態となり、ＭＯＳトランジスタＭ４２およびＭ４３にて構成されるトランスファーゲート７１はオン状態となる。このとき、インバータ６９からの出力信号は、インバータ６７により反転されて、再びインバータ６９に入力される。
【０１７８】
このように構成された本実施形態の半導体集積回路によれば、リーク電流を削減するために、待機時に電源電圧の供給が停止される回路から供給される制御信号（ＣＫやＣＫＢ）が不安定になっても、安定してデータを保持することができるフィードバックループが構成される。
（実施形態１４）
本実施形態１４では、本発明をゲートアレイ方式の半導体集積回路に適用した例について説明する。
【０１７９】
図１７は、本発明の半導体集積回路の実施形態１４における要部構成例を示すブロック図である。
【０１８０】
図１７において、ゲートアレイチップ７５上にトランジスタアレイ部７６が設けられて半導体集積回路が構成されている。トランジスタアレイ部７６は、ＮＡＮＤ、ＮＯＲ、ＮＯＴ等の基本論路ゲートを作製するためのトランジスタアレイ（基本セルの列）が複数列設けられており、各基本セル内および各基本論路ゲート間に配線を設けることによって、待機時に状態（データ）を保持する必要が無い機能回路ブロックと、待機時に状態（データ）を保持する必要がある機能回路ブロックとが構成されている。
【０１８１】
トランジスタアレイ部７６において、待機時にデータを保持する必要が無い機能回路ブロックは、電源電圧供給線７７と接続されており、外部電源電圧供給端子Ｐａｄ１４から電源電圧供給線７７を介して機能回路ブロックに要求される電源電圧Ｖｄｄ１が供給される。また、待機時にデータを保持する必要がある機能回路ブロックは、電源電圧供給線７８と接続されており、外部電源電圧供給端子Ｐａｄ１５から電源電圧供給線７８を介して機能回路ブロックに要求される電源電圧Ｖｄｄ２が供給される。
【０１８２】
この半導体集積回路の動作時には、外部電源から外部電源電圧供給端子Ｐａｄ１４およびＰａｄ１５に対してそれぞれ、電源電圧Ｖｄｄ１およびＶｄｄ２が供給され、それぞれの機能回路ブロックが動作する。
【０１８３】
また、半導体集積回路の待機時には、データ保持が必要な機能回路ブロックに対しては、外部電源電圧供給端子Ｐａｄ１５から電源電圧供給線７８を介して電源Ｖｄｄ２が供給されるが、外部電源電圧供給端子Ｐａｄ１４への電源電圧供給は遮断されるため、データ保持が必要とされない機能回路ブロックに対しては電源電圧が供給されない。したがって、データ保持が必要とされない機能回路ブロックにおいては、待機時にリーク電流が消費されない。
【０１８４】
図１８は、本発明の半導体集積回路の実施形態１４における他の要部構成例を示すブロック図である。
【０１８５】
図１８において、この半導体集積回路は、その内部に電源回路７９および８０が設けられている。電源回路７９および８０はそれぞれ、外部電源電圧供給端子Ｐａｄ１６および１７を介して外部電源から電源電圧が供給される。
【０１８６】
電源回路７９は、待機時に状態（データ）を保持する必要が無い機能回路ブロックに電源電圧供給線７７を介して接続されており、その機能回路ブロックに電源電圧Ｖｄｄ１を供給する。また、電源回路８０は、待機時に状態（データ）を保持する必要がある機能回路ブロックに電源電圧供給線７８を介して接続されており、その機能回路ブロックに電源電圧Ｖｄｄ２を供給する。
【０１８７】
電源回路７９は、待機時には電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力されるため、待機時に状態（データ）を保持する必要が無い機能回路ブロックは動作せず、リーク電流も消費されない。
【０１８８】
また、電源回路８０は、待機時にも電源電圧Ｖｄｄ２を出力し続けるか、または動作時よりも低い電源電圧を出力するため、待機時に状態（データ）を保持する必要がある機能回路ブロックでは、待機時にもデータを保持する機能を動作させて、必要なデータを保持し続けることができる。
【０１８９】
上記構成により、本実施形態１４の半導体集積回路においては、上記各実施形態の場合と同様に、データを保持する必要がある機能回路ブロックに対してのみ電源電圧が供給されるため、リーク電流により電力が消費されることを必要最低限に抑えることが可能となる。また、外部電源電圧供給端子には、外部から安定した電源電圧Ｖｄｄ１およびＶｄｄ２が供給されるため、図２１および図２２に示す従来の半導体集積回路のように、ＦＥＴにて構成された内部スイッチ等による電圧降下等が発生せず、このような電圧降下の影響を受けずに高性能な動作特性を実現することが可能となる。
【０１９０】
本実施形態１４のゲートアレイ方式の半導体集積回路においては、上記各実施形態の場合と同様に、外部スイッチ素子や電源回路を別チップまたはデバイスとして設けて１パッケージ化してもよい。また、待機時にデータ保持が必要とされる機能回路ブロックを、高いしきい値電圧を有するトランジスタ、ＶＴ−ＣＭＯＳ、ＤＴ−ＭＯＳ等で構成することによって、より一層、リーク電流を削減することができる。また、待機時にデータ保持が必要とされる機能回路ブロックを強誘電体ゲートトランジスタで構成するか、強誘電体キャパシタを設けることによって、待機時に電源供給が停止されてもデータを保持することができる。
（実施形態１５）
本実施形態１５では、本発明をスタンダードセル方式の半導体集積回路に適用した例について説明する。
【０１９１】
図１９は、本発明の半導体集積回路の実施形態１５における要部構成例を示すブロック図である。
【０１９２】
図１９において、この半導体集積回路は、スタンダードセル集積回路チップ８１上に、待機時に状態（データ）を保持する必要が無い機能回路ブロック部８２および８３と、待機時に状態（データ）を保持する必要がある機能回路ブロック部８４とを有している。各機能回路ブロック部８２〜８４は、基本論路回路を組み合わせたライブラリセル（標準セル）８５を組み合わせて構成されている。
【０１９３】
待機時にデータを保持する必要が無い機能回路ブロック部８２および８３は、電源電圧供給線７７と接続されており、外部電源電圧供給端子Ｐａｄ１４から電源電圧供給線７７を介して機能回路ブロック部８２および８３に要求される電源電圧Ｖｄｄ１が供給される。
【０１９４】
また、待機時にデータを保持する必要がある機能回路ブロック部８４は、電源電圧供給線７８と接続されており、外部電源電圧供給端子Ｐａｄ１５から電源電圧供給線７８を介して機能回路ブロック部８４に要求される電源電圧Ｖｄｄ２が供給される。
【０１９５】
上記構成により、この半導体集積回路の動作時には、外部電源から外部電源電圧供給端子Ｐａｄ１４およびＰａｄ１５に対してそれぞれ、電源電圧Ｖｄｄ１およびＶｄｄ２が供給され、それぞれの機能回路ブロック部８２〜８４が動作する。
【０１９６】
また、半導体集積回路の待機時には、データ保持が必要な機能回路ブロック部８４に対しては、外部電源電圧供給端子Ｐａｄ１５から電源電圧供給線７８を介して電源Ｖｄｄ２が供給されるが、外部電源電圧供給端子Ｐａｄ１４への電源電圧供給は遮断されるため、データ保持が必要とされない機能回路ブロック部８２および８３に対しては電源電圧が供給されない。したがって、データ保持が必要とされない機能回路ブロック部８２および８３においては、待機時にリーク電流が消費されない。
【０１９７】
図２０は、本発明の半導体集積回路の実施形態１５における他の要部構成例を示すブロック図である。
【０１９８】
図２０において、この半導体集積回路は、その内部に電源回路７９および８０が設けられている。これらの電源回路７９および８０はそれぞれ、外部電源電圧供給端子Ｐａｄ１６および１７を介して外部電源から電源電圧が供給される。
【０１９９】
電源回路７９は、待機時に状態（データ）を保持する必要が無い機能回路ブロック部８２および８３に電源電圧供給線７７を介して接続されており、機能回路ブロック部８２および８３に電源電圧Ｖｄｄ１を供給する。
【０２００】
また、電源回路８０は、待機時に状態を保持する必要がある機能回路ブロック部８４に電源電圧供給線７８を介して接続されており、機能回路ブロック部８４に電源電圧Ｖｄｄ２を供給する。
【０２０１】
電源回路７９は、待機時には電源電圧の出力が停止されるかまたは、接地電圧ＧＮＤが出力されるため、待機時に状態（データ）を保持する必要が無い機能回路ブロック部８２および８３は動作せず、リーク電流も消費されない。
【０２０２】
また、電源回路８０は、待機時にも電源電圧Ｖｄｄ２を出力し続けるか、または待機時に動作時よりも低い電源電圧を出力するため、待機時に状態（データ）を保持する必要がある機能回路ブロック部８４では、待機時にもデータを保持する機能を動作させて、必要なデータを保持し続けることができる。
【０２０３】
上記構成により、本実施形態１５の半導体集積回路においては、上記各実施形態の場合と同様に、データを保持する必要がある機能回路ブロック部８４に対してのみ電源電圧が供給されるため、リーク電流により電力が消費されることを必要最低限に抑えることが可能となる。また、外部電源電圧供給端子には、外部から安定した電源電圧Ｖｄｄ１およびＶｄｄ２が供給されるため、図２１および図２２に示す従来の半導体集積回路のように、ＦＥＴにて構成された内部スイッチ等による電圧降下等が発生せず、このような電圧降下の影響を受けずに高性能な動作特性を実現することが可能となる。
【０２０４】
本実施形態１５のスタンダードセル方式の半導体集積回路においては、上記各実施形態の場合と同様に、外部スイッチ素子や電源回路を別チップまたはデバイスとして設けて１パッケージ化してもよい。また、待機時にデータ保持が必要とされる機能回路ブロックを、高いしきい値電圧を有するトランジスタ、ＶＴ−ＣＭＯＳ、ＤＴ−ＭＯＳ等で構成することによって、より一層、リーク電流を削減することができる。また、待機時にデータ保持が必要とされる機能回路ブロックを強誘電体ゲートトランジスタで構成するか、強誘電体キャパシタを設けることによって、待機時に電源供給が停止されてもデータを保持することができる。
【０２０５】
【発明の効果】
以上説明したように、本発明によれば、待機時に電源供給が停止される電源電圧供給線と、待機時にも電源電圧が供給される電源電圧供給線とを有し、待機時に状態（データ）を保持する必要がある回路のみ、待機時にも電源電圧が供給される電源電圧供給線に接続され、それ以外の回路は電源電圧の供給が停止される電源電圧供給線に接続されるように、半導体集積回路を構成する。これによって、従来のＭＴ−ＣＭＯＳ回路においてリーク電流を削減するために設けられていた、ＭＯＳトランジスタスイッチのＯＮ抵抗等による動作時の電圧変動や、それに伴う動作特性の劣化等といった課題を解決することができる。
【０２０６】
また、待機時に電源電圧の出力が停止される機能を有する電源回路を設けて、待機時に電源電圧が遮断される電源電圧供給線には、待機時に電源電圧の出力が停止される機能を有する電源回路を接続し、待機時にも電源電圧が供給される電源電圧供給線には、待機時にも電源電圧を出力する電源回路もしくは外部電源電圧供給パッドを接続することができる。これによって、電源回路から常に安定化された電源電圧を供給して、接続される機能回路の動作時の電流消費量にかかわらず一定の電源電圧を供給することができるので、常に良好な回路特性を維持することができる。従って、ＭＯＳトランジスタスイッチを介して電源電圧の供給、遮断を制御する、従来の半導体集積回路に比べて、良好な動作特性を保持したまま、待機時のリーク電流を削減することができる。
【０２０７】
さらに、電源回路により、電源電圧の出力を停止するのみでなく、出力電圧を制御可能となるため、待機時にデータ保持のために供給される電圧を、可能な限り動作時よりも低く設定することができ、より一層、リーク電流の削減を図ることができる。
【０２０８】
また、電源電圧の供給、遮断を外部スイッチにて制御する回路において、機能回路とは別のチップに設けられた外部スイッチを、半導体回路チップと一つのパッケージに封止して半導体モジュールを構成することができる。これにより、実際上は一つのデバイスとして取り扱うことができるため、非常に有効である。また、スイッチを外部に設けることにより、同一チップにＭＯＳスイッチトランジスタを作製して電圧変動等の影響を受ける従来の半導体集積回路に比べて、抵抗が小さい良好な特性を有するスイッチ素子を使用することが可能となる。
【０２０９】
また、電源回路を有する半導体集積回路において、電源回路を別チップにて作製し、半導体回路チップと同一のパッケージに封止して半導体モジュールを構成することにより、単一のデバイスとして取り扱うことができる。この場合、電源回路と機能回路とを同一の製造プロセスで実現する必要はなく、それぞれ、最適な製造工程にて作製することができるため、非常に良好な特性を得ることができる。
【０２１０】
データ保持回路を、しきい値の高いトランジスタにて構成することにより、待機時のリーク電流を削減することができる。
【０２１１】
また、データ保持回路を、ボディ電位を制御可能なＶＴ−ＣＭＯＳにて構成することにより、待機時にはトランジスタのしきい値電圧を高くしてリーク電流を削減し、動作時にはトランジスタのしきい値電圧を低くしてドライブ電流を増やすことができるので、より高性能な半導体集積回路を実現することができる。
【０２１２】
さらに、データ保持回路を、ゲート電極とボディ電極とを接続したＤＴ−ＭＯＳにて構成することにより、トランジスタがオン状態のときには、しきい値電圧が低くなるようにボディバイアスが作用するため、高いドライブ能力により良好な動作特性を得ることができる。また、トランジスタがオフ状態のときには、しきい値電圧が高くなるようにボディバイアスが作用するため、リーク電流を削減することができる。従って、高い動作能力と低リーク電流とを同時に実現することができる。
【０２１３】
また、データ保持回路に強誘電体キャパシタを設けて、データ（状態）を強誘電体キャパシタに記憶させることにより、待機時にデータ保持回路への電源電圧供給が停止されても、データを保持することができる。データ保持回路に対する電源電圧の供給も遮断することができるため、リーク電流を大幅に削減することができ、かつ、待機時に半導体集積回路に対する電源電圧の供給を全て遮断することができるため、消費電力を非情に小さくすることができる。
【０２１４】
また、データ保持回路を、強誘電体ゲートトランジスタにて構成することにより、待機時にデータ保持回路への電源電圧供給が停止されても、データを保持することができる。データ保持回路に対する電源電圧の供給も遮断することができるため、リーク電流を大幅に削減することができ、かつ、待機時に半導体集積回路に対する電源電圧の供給を全て遮断することができるため、消費電力を非情に小さくすることができる
データ保持回路を制御する制御信号を供給するための制御回路を設けて、フィードバックループを構成するトランジスタの制御信号として、”Ｈ”が必要とされるときには、一方のゲートに待機時に”Ｌ”となる待機制御信号が入力されるＮＡＮＤゲートにて構成し、”Ｌ”が必要とされるときには、一方のゲートに待機時に”Ｈ”となる待機制御信号が入力されるＮＯＲゲートにて構成することにより、待機時に電源電圧が遮断される回路から供給される制御信号の電位変化やノイズ混入等が生じても、フィードバックループを確保して、データを確実に保持することができる。
【０２１５】
本発明を、ゲートアレイ方式やスタンダードセル方式の半導体集積回路に適用することによって、低いリーク電流の半導体集積回路を容易に実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の実施形態１における要部構成を示すブロック図である。
【図２】本発明の半導体集積回路の実施形態２における要部構成を示すブロック図である。
【図３】本発明の半導体集積回路の実施形態２，３における電源回路の要部構成を示す回路図である。
【図４】本発明の半導体モジュールの実施形態４における要部構成を示す断面図である。
【図５】本発明の半導体モジュールの実施形態４における要部構成を示すブロック図である。
【図６】本発明の半導体モジュールの実施形態５における要部構成を示すブロック図である。
【図７】本発明の半導体集積回路の実施形態６におけるデータ保持回路の要部構成を示す回路図である。
【図８】本発明の半導体集積回路の実施形態７におけるデータ保持回路の要部構成を示す回路図である。
【図９】本発明の半導体集積回路の実施形態８におけるデータ保持回路の要部構成を示す回路図である。
【図１０】本発明の半導体集積回路の実施形態９におけるデータ保持回路の要部構成を示す回路図である。
【図１１】強誘電体キャパシタの分極特性図である。
【図１２】本発明の半導体集積回路の実施形態１０におけるデータ保持回路の要部構成を示す回路図である。
【図１３】強誘電体ゲートトランジスタの電圧−電流特性図である。
【図１４】本発明の半導体集積回路の実施形態１１における要部構成を示すブロック図である。
【図１５】本発明の実施形態１３の半導体集積回路におけるデータ保持回路の要部構成を示す回路図である。
【図１６】（ａ）は、図１５のデータ保持回路に備わったＮＡＮＤゲートの構成例を示す回路図、（ｂ）は、図１５のデータ保持回路に備わったＮＯＲゲートの構成例を示す回路図である。
【図１７】本発明の半導体集積回路の実施形態１４における要部構成例を示すブロック図である。
【図１８】本発明の半導体集積回路の実施形態１４における他の要部構成例を示すブロック図である。
【図１９】本発明の半導体集積回路の実施形態１５における要部構成例を示すブロック図である。
【図２０】本発明の半導体集積回路の実施形態１５における他の要部構成例を示すブロック図である。
【図２１】従来の半導体集積回路の構成例を示すブロック図である。
【図２２】従来の半導体集積回路の他の構成例を示すブロック図である。
【符号の説明】
１０、１１、６３　機能回路ブロック
１２　入力端子
１３　出力端子
１４、１５、１７、４２、５５、６３、６８、７４、７７、７８　電源電圧供給線
１６　接地線
１８、１９、６５、７９、８０　電源回路
２０、２１、６６　制御端子
２２　スイッチデバイス
２３　半導体回路チップ
２４　封止樹脂
２５　フレーム
２６　はんだボール
２７　半導体モジュール
２８　スイッチ素子
２９、３０　電源回路チップ
３１、３２　電源回路
４１、４３、４６、４７、５０、５１、５４、５６、５９、６０、６７、６９インバータ
４４、４５、４８、４９、５２、５３、５７、５８、６１、６２、７０、７１トランスファーゲート
７２　ＮＡＮＤゲート
７３　ＮＯＲゲート
７５　ゲートアレイチップ
７６　トランジスタアレイ部
８１　スタンダードセル集積回路チップ
８２〜８４　機能回路ブロック部
８５　ライブラリセル
Ｍ１０〜Ｍ１５、Ｍ３４〜Ｍ３７、Ｍ４０〜Ｍ５３　高しきい値トランジスタＭ１６〜Ｍ２１　ＶＴ―ＭＯＳトランジスタ
Ｍ２２〜Ｍ２７　ＤＴ−ＭＯＳトランジスタ
Ｍ２８〜Ｍ３３　低しきい値トランジスタ
Ｍ３８、Ｍ３９　強誘電体ゲートトランジスタ
Ｃ１　強誘電体キャパシタ
【図１】
2004015670.tif 000003
【図２】
2004015670.tif 000004
【図３】
2004015670.tif 000005
【図４】
2004015670.tif 000006
【図５】
2004015670.tif 000007
【図６】
2004015670.tif 000008
【図７】
2004015670.tif 000009
【図８】
2004015670.tif 000010
【図９】
2004015670.tif 000011
【図１０】
2004015670.tif 000012
【図１１】
2004015670.tif 000013
【図１２】
2004015670.tif 000014
【図１３】
2004015670.tif 000015
【図１４】
2004015670.tif 000016
【図１５】
2004015670.tif 000017
【図１６】
2004015670.tif 000018
【図１７】
2004015670.tif 000019
【図１８】
2004015670.tif 000020
【図１９】
2004015670.tif 000021
【図２０】
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【図２１】
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【図２２】
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