(57)【要約】【課題】標準ハードウェアインタフェーススペックにおいて、超高速ＡＤ変換装置に、Ｈ側インタフェースおよびＬ側インタフェースによって接続してＨ側制御回路およびＬ側制御回路とこれらに接続したＯポート制御回路を有する装置を接続すると、接続個所でのコード抜けや断線があっても総バイトカウンタとＯポート側とのデータ転送のやりとりも正常に動作しているように見えてしまい、測定後にデータを確認しないとエラーがわからないという問題があった。【解決手段】標準ハードウェアインタフェーススペックにおける超高速ＡＤ変換装置に接続する装置内に、調停回路と同期回路を設けると共にＨＬ制御回路を設けたことを特徴とする。【選択図】　　　　図２
2004080528.tif 000002
【特許請求の範囲】
【請求項１】
標準ハードウェアインタフェーススペックにおける超高速ＡＤ変換装置に、Ｈ側インタフェースおよびＬ側インタフェースによって接続してＨ側制御回路およびＬ側制御回路とこれらに接続したＯポート制御回路を有する装置の回路内に、Ｈ側インタフェースおよびＬ側インタフェースとＨ側制御回路およびＬ側制御回路の間に調停回路とそれぞれの同期回路を設けると共にＨ側制御回路およびＬ側制御回路とＯポート制御回路の間にＨＬ制御回路を設けたことを特徴とする標準ハードウェアインタフェーススペックにおける接続異常検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、標準ハードウェアインタフェーススペック（ＶＳＩ−Ｈ）におけるケーブル抜けや断線等の検出を行う接続異常検出回路に関する。
【０００２】
【従来の技術】
標準ハードウェアインタフェーススペックで規定されている信号は、入力信号（以下Ｄポートという。）として主に受信側有効信号（ＰＶＡＬＩＤ信号）と受信側秒刻み信号（１ＰＰＳ信号）と受信側パラレルデータ信号（ＢＳ信号３１：０）と受信側シリアル時刻データ信号（ＰＤＡＴＡ信号）と受信側回線クロック信号（ＣＬＯＣＫ信号）がある。
【０００３】
また、出力信号（以下Ｃポートという。）として主に送信側有効信号（ＱＶＡＬＩＤ信号）と送信側秒刻み信号（Ｒ１ＰＰＳ信号）と送信側パラレルデータ信号（ＲＢＳ信号３１：０）と送信側シリアル時刻データ信号（ＲＤＡＴＡ信号）と送信側回線クロック信号（ＲＣＬＯＣＫ信号）とがある。
ＰＶＡＬＩＤ信号とＱＶＡＬＩＤ信号はデータが有効になったことを示す信号であり、１ＰＰＳ信号とＲ１ＰＰＳ信号は１秒周期の信号であり、ＢＳ信号とＲＢＳ信号はデータ線であり、ＰＤＡＴＡ信号とＲＤＡＴＡ信号は時刻データ（シリアル）である。
【０００４】
なお、ＤポートとＣポート共にＨ側（上位３２ｂｉｔ）とＬ側（下位３２ｂｉｔ）を持っており、各々別ケーブルで本装置に接続される。
ＣＬＯＣＫ信号は３２／１６／８ＭＨＺ　が切り替えて入力され、ＲＣＬＯＣＫ信号も同様に切り替えて入力する。
データのビット数とクロックの周波数によって６４Ｍｂｐｓ（６４ｂｉｔ／３２ＭＨＺ　）、３２Ｍｂｐｓ（３２ｂｉｔ／３２ＭＨＺ　）、１６Ｍｂｐｓ（３２ｂｉｔ／１６ＭＨＺ　）、８Ｍｂｐｓ（３２ｂｉｔ／８ＭＨＺ　）が考えられる。
【０００５】
従来の技術では、図５に示す如く、超高速ＡＤ変換装置１０１からのデータ受信に関してはＨ側制御回路１０２とＬ側制御回路１０３の各々がＶＬＢＩデータを受信してＯポート制御回路１０４に送出している。
これは、Ｈ側とＬ側で別々のケーブルになるため両者にクロックスキューが発生する可能性があり、Ｈ側とＬ側で別々に制御している。
【０００６】
また、動作しているかどうかを示す総バイトカウンタとＯポート側とのデータ転送のやりとりに関しては、Ｈ側コネクタは周波数やビット数によらずに接続されるためＨ側の制御回路が制御していた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の如く、６４Ｍｂｐｓ（６４ｂｉｔ／３２ＭＨＺ　）時にはケーブルがＨ側とＬ側に別々に分かれて入力されるためクロックは２系統で入力される。そのとき、装置内部での制御は総バイトカウンタとＯポート側とのデータ転送のやりとりはＨ側のクロックで行っていたため（Ｈ側コネクタは周波数やビット数によらず接続されるため）、例えばＬ側のコネクタが抜けたときや特定の線が断線したき、１ＰＰＳ信号等はＨ側の信号が正常であればＬ側のデータは受信していないのに、正常データとしてＯポート側に転送されていた。
【０００８】
よって、総バイトカウンタとＯポート側とのデータ転送のやりとりも正常に動作しているように見えてしまい、測定後にデータを確認しないとエラーがわからないという問題があった。
【０００９】
【課題を解決するための手段】
そこで本発明は、標準ハードウェアインタフェーススペック（ＶＳＩ−Ｈ）における超高速ＡＤ変換装置に、Ｈ側インタフェースおよびＬ側インタフェースによって接続してＨ側制御回路およびＬ側制御回路とこれらに接続したＯポート制御回路を有する装置の回路内に、Ｈ側インタフェースおよびＬ側インタフェースとＨ側制御回路およびＬ側制御回路の間に調停回路とそれぞれの同期回路を設けると共にＨ側制御回路およびＬ側制御回路とＯポート制御回路の間にＨＬ制御回路を設けたことを特徴とする。
【００１０】
【発明の実施の形態】
以下に本発明の実施の形態例を図面を用いて説明する。
図１は本装置と外部装置の接続状態を示す説明図である。つまり、外部装置である超高速ＡＤ変換装置１等からポートＤｉ（ｉ＝〔１，２〕、以下同様）へ超長基線電波干渉計（ＶＬＢＩ）標準ハードウェアインタフェーススペック（ＶＳＩ−Ｈ）形式で入力される電波望遠鏡の観測データならびにＶＳＩ信号の一部としてあるいは別途入力される時刻情報からＩＰ（Ｉｎｔｅｒｎｅｔ　Ｐｒｏｔｏｃｏｌ）パケットを作成し、これらをポート０１０からＯＣ４８（ＳＴＭ１６）回線上へ出力する機能（図１（１））とポート０１ＩへＯＣ４８回線より入力されるＩＰパケットから観測データと時刻情報を抽出し、ポートＣｊからＶＳＩ形式で外部装置であるギガビット分散相関処理装置２等へ出力する機能（図１（２））を有する本装置であるギガビットＩＰネットワーク接続装置３の接続状態の説明図である。
【００１１】
図２は、図１で示すＤ１部分の動作ブロック図である。
超高速ＡＤ変換装置１からはＨ側、Ｌ側共に図２に示すような信号が本装置に入力される。
その入力回路は、ＰＶＡＬＩＤーＨ信号およびＰＶＡＬＩＤーＬ信号の有効性を示すための調停回路であるＡＮＤ回路４と、
このＡＮＤ回路４の出力信号であるＰＶＡＬＩＤーＨＬ信号を各クロック信号（ＣＬＯＣＫーＨ、ＣＬＯＣＫーＬ）で同期するためのＨ側同期回路５およびＬ側同期回路６と、
この同期回路５、６の出力信号であるＰＶＡＬＩＤーＥＲＲーＨおよびＰＶＡＬＩＤーＥＲＲーＬ信号と１ＰＰＳ信号とでデータ転送やカウンタ値制御やＯポート側との制御を行うＨ側制御回路７およびＬ側制御回路８と、
Ｈ側制御回路７から出力されるＯポート制御部との調停を行うためのＳＥＴーＨ信号とＬ側制御回路８から出力されるＯポート制御部との調停を行うためのＳＥＴーＬ信号によって制御されるＨＬ制御回路９と、
主にＯポートの制御をしてＯＣ４８回線へデータを転送する制御を行うＯポート制御回路１０とで構成される。
【００１２】
このような回路において、Ｌ側のコネクタが抜けている場合の動作を図３を用いて説明する。
Ｌ側のコネクタが抜けることにより、ＰＶＡＬＩＤーＬ信号は無効状態になるため、ＰＶＡＬＩＤーＨおよびＰＶＡＬＩＤーＬのＡＮＤ回路出力によりＰＶＡＬＩＤーＨ信号およびＰＶＡＬＩＤーＬ信号は無効状態になる。
【００１３】
よって、次のＨ側同期回路５出力のＰＶＡＬＩＤーＥＲＲーＨは有効のままである。
そのため、Ｈ側制御回路７は、カウンタは０のままで（ＣＯＵＮＴーＨ（６３：０）＝０）、装置状態も無効（ＤＥＶーＲＤＹーＨ＝無効）にすることにより上位装置に割り込みで知らせることができ、ＯポートへのＳＥＴーＨ信号は無効のままである。
【００１４】
そのとき、Ｌ側制御回路８はコネクタ抜けのためロック入力（ＣＬＯＣＫーＬがＬレベルのままのため動作せず、カウンタは０のまま（ＣＯＵＮＴーＬ（６３：０）＝０）で装置状態も無効（ＤＥＶーＲＤＹーＬ＝無効）のままで、ＯポートへのＳＥＴーＬ信号は無効のままであり、Ｏポート側へのデータ転送はしない。
【００１５】
そのため、システムとして動作していないため、問題は生じない。Ｈ側のコネクタが抜けている場合の動作も上記と同様である。
つぎに、Ｌ側のコネクタの１ＰＰＳ信号が断線（途中で断線も含む。）した場合の動作を図４を用いて説明する。
Ｌ側のコネクタの１ＰＰＳーＬ信号が断線したときや転送中に１ＰＰＳーＬ信号が断線したときは、ＰＶＡＬＩＤーＨおよびＰＶＡＬＩＤーＬのＡＮＤ回路４出力によりＰＶＡＬＩＤーＨ信号およびＰＶＡＬＩＤーＬ信号は有効になる。
【００１６】
よって、次のＨ側同期回路５出力のＰＶＡＬＩＤーＥＲＲーＨは無効になり、Ｌ側同期回路６出力のＰＶＡＬＩＤーＥＲＲーＬも無効になる。
そのため、Ｈ側制御回路７は、正常動作を始めるが、Ｌ側制御回路８は１ＰＰＳーＬ信号が有効にならないため本来のデータ転送開始時に１ＰＰＳーＬが有効にならないことをＬ側制御回路８が検知し、装置状態を無効（ＤＥＶーＲＤＹーＬ＝無効）にすることにより、上位装置に割り込みで知らせることができ、Ｌ側のカウンタはカウントストップ（ＣＯＵＮＴーＬ（６３：０）＝ｓｔｏｐ）し、ＯポートへのＳＥＴーＬ信号は無効のままである。
【００１７】
そのＬ側の装置状態をＨ側制御回路７に入力することでＨ側の装置状態を無効（ＤＥＶーＲＤＹーＨ＝無効）にする。Ｈ側のカウンタはカウントストップ（ＣＯＵＮＴーＨ（６３：０）＝ｓｔｏｐ）し、ＯポートへのＳＥＴーＨ信号は無効のままであり、Ｏポート側へのデータ転送はしない。そのため、システムとしてＯポートとのカウンタ状態の違い等の問題は生じない。
【００１８】
【発明の効果】
以上詳細に説明した本発明によると、標準ハードウェアインタフェーススペック（ＶＳＩ−Ｈ）における超高速ＡＤ変換装置と、Ｈ側インタフェースおよびＬ側インタフェースによって接続してＨ側制御回路およびＬ側制御回路とこれらに接続したＯポート制御回路を有する装置の回路内に、Ｈ側インタフェースおよびＬ側インタフェースとＨ側制御回路およびＬ側制御回路の間に調停回路とそれぞれの同期回路を設けると共にＨ側制御回路およびＬ側制御回路とＯポート制御回路の間にＨＬ制御回路を設けたことにより、Ｈ側インタフェースもしくはＬ側インタフェースでの接続異常を知ることができ、これによって、ケーブル抜けや断線等の事故を測定中に検出することができる効果を有する。
【図面の簡単な説明】
【図１】本装置と外部装置の接続状態を示す説明図
【図２】動作ブロック図
【図３】動作のフローチャート
【図４】動作のフローチャート
【図５】従来例の説明図
【符号の説明】
１　超高速ＡＤ変換装置
２　ギガビット分散相関処理装置
３　ギガビットＩＰネットワーク接続装置
４　ＡＮＤ回路
５　Ｈ側同期回路
６　Ｌ側同期回路
７　Ｈ側制御回路
８　Ｌ側制御回路
９　ＨＬ制御回路
１０　Ｏポート制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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