(57)【要約】【課題】メモリセルアレイにおけるメモリセルのリーク電流による影響を抑制でき、読み出しデータの信頼性及び動作の安定性を向上できる半導体記憶装置を提供する。【解決手段】メモリセルアレイ２００において、各行毎に配置されているソース線がソース電位制御回路１６０によってそれぞれ独立に駆動され、読み出しのとき、選択メモリセルが接続されているソース線が共通電位ＶＳＳに保持され、その他のソース線がビット線のプリチャージ電位、例えば、電源電圧ＶＤＤに保持される。このため、選択ビット線に接続されている複数のメモリセルのうち、選択メモリセル以外のリーク電流が大幅に低減され、リーク電流による読み出しデータの誤りを防止でき、設計マージンの改善により、動作条件の変動またはプロセスのバラツキの影響を抑制でき、安定した読み出し動作を実現可能である。【選択図】    図１
2004326929.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配置されてなるメモリセルアレイと、上記メモリセルアレイの列毎に配置されているビット線と、上記メモリセルアレイの行毎に配置されているワード線とを有し、同一行のメモリセルが同一のワード線に接続され、同一列のメモリセルが同一のビット線に接続され、読み出しのとき選択メモリセルが接続されているワード線を活性化し、当該選択メモリセルが接続されているビット線の電位を検出して選択メモリセルの記憶データを読み出す半導体記憶装置であって、
上記メモリセルアレイの行毎に配置され、同一行のメモリセルに接続されているソース線と、
読み出しのとき上記ビット線を所望のプリチャージ電圧に保持するプリチャージ回路と、
読み出しのとき選択メモリセルが接続されているソース線を上記プリチャージ電圧からもっとも離れた第１のソース線電圧に保持し、その他のソース線を上記プリチャージ電圧に最も近い第２のソース線電圧に保持するソース電位制御回路と
を有する半導体記憶装置。
【請求項２】
上記メモリセルは、ゲートが上記ワード線に接続されているｎＭＯＳトランジスタにより構成され、上記プリチャージ電圧は電源電圧であり、上記第１のソース線電圧は基準電位であり、上記第２のソース線電圧は電源電圧である
請求項１記載の半導体記憶装置。
【請求項３】
複数のメモリセルが行列状に配置されてなるメモリセルアレイと、上記メモリセルアレイの列毎に配置されているビット線と、上記メモリセルアレイの行毎に配置されているワード線とを有し、同一行のメモリセルが同一のワード線に接続され、同一列のメモリセルが同一のビット線に接続され、読み出しのとき選択メモリセルが接続されているワード線を活性化し、当該選択メモリセルが接続されているビット線の電位を検出して選択メモリセルの記憶データを読み出す半導体記憶装置であって、
複数行のメモリセル毎にブロックが形成され、ブロック毎にメモリセルのソースが接続されているソース線と、
読み出しのとき上記ビット線を所望のプリチャージ電圧に保持するプリチャージ回路と、
読み出しのとき上記選択メモリセルが属するブロックのソース線を上記プリチャージ電圧からもっとも離れた第１のソース線電圧に保持し、その他のブロックのソース線を上記プリチャージ電圧に最も近い第２のソース線電圧に保持するソース電位制御回路と
を有する半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、例えば、ＲＯＭ（Ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）に関し、特にＲＯＭにおけるメモリセルのリーク電流の影響を抑制しつつ、安定性、信頼性並びに動作の高速化を実現できる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタを用いて構成されている半導体記憶装置、例えば、ＲＯＭには、メモリセルはｐチャネルＭＯＳトランジスタまたはｎチャネルＭＯＳトランジスタによって構成されている。ｐチャネルまたはｎチャネルＭＯＳトランジスタが行列状に配置されてメモリセルアレイが形成され、メモリセルアレイの行毎にワード線が配置され、列毎にビット線が配置されている。読み出しのとき、アドレスに従ってワード線及びビット線をそれぞれ選択することにより、所望のメモリセルを選択して、選択メモリセルからデータが読み出される。
【０００３】
各メモリセルにおいて、ゲートがワード線に接続され、ソースが所望の電位に保持されている。そして、各メモリセルのドレインとビット線との間の配線を記憶データに応じて切断または接続することにより、読み出しのとき、データ「０」または「１」がセンスアンプを通じて外部に出力される。
【０００４】
図４は、一般的に使用されているＲＯＭの一構成例を示す回路図である。図示のように、ＲＯＭはロウデコーダ１００、メモリセルアレイ２００、ビット線選択回路１２０及び読み出し回路１４０を有している。
【０００５】
ロウデコーダ１００は、アドレスＡＤＲに応じてワード線ＷＬ０，ＷＬ１，…，ＷＬｍ−１のうち、一本のワード線を選択して、選択したワード線に読み出し電圧Ｖｐ  を印加する。なお、読み出し電圧Ｖｐ  は、電源電圧ＶＤＤまたは電源電圧ＶＤＤよりわずかに高い電圧、例えば、電源電圧ＶＤＤよりメモリセルを構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈ分だけ高い電圧である。
【０００６】
メモリセルアレイ２００は、図示のようにｍ×ｎ個のＲＯＭメモリセルが行列状に配置されて構成されている。メモリセルアレイの列毎にビット線が配置され、行毎にワード線が配置されている。即ち、メモリセルアレイ２００において、ｍ本のワード線ＷＬ０〜ＷＬｍ−１及びｎ本のビット線ＢＬ０〜ＢＬｎ−１が配線されている。各メモリセルは、例えば、ｎＭＯＳトランジスタによって構成されている。同一行の各メモリセルのゲートが一本のワード線に接続され、ソースが共通電位ＶＳＳに保持され、ドレインとビット線との間の配線が記憶データに応じて接続または切断状態に設定されている。
【０００７】
例えば、図４に示すように、メモリセルＭＣ１において、ドレインとビット線ＢＬ０との間に配線が接続され、逆に、メモリセルＭＣ２において、ドレインとビット線ＢＬ０との間の配線が切断されている。読み出しのとき、ビット線が所定の電位、例えば、電源電圧ＶＤＤにプリチャージされてから、アドレスＡＤＲに応じて選択されたワード線に読み出し電圧Ｖｐ  が印加される。このとき、選択メモリセルにおいて、ドレインとビット線が接続されている場合、メモリセルが導通するので、ビット線の電荷が選択メモリセルを介して共通電位ＶＳＳに放出され、ビット線電位が共通電位ＶＳＳにディスチャージされる。逆に、選択メモリセルのドレインとビット線との間の配線が切断状態になっている場合、ビット線と共通電位ＶＳＳとの間に電流の経路が形成されず、ビット線電位がほぼプリチャージ電位に保持される。読み出しのとき、センスアンプ１４６によって選択ビット線の電位が検出されるので、当該検出電位に応じて選択メモリセルの記憶データを読み出すことができる。
【０００８】
【特許文献１】
特開２００２−３７３４９７号公報
【特許文献２】
特表２０００−５０１２２１号公報
【０００９】
【発明が解決しようとする課題】
ところで、上述した従来の半導体記憶装置において、一般的には、ｐチャネルＭＯＳトランジスタからなるメモリセルにおいて、トランジスタのソースが電源電圧ＶＤＤに固定され、ｎＭＯＳトランジスタからなるメモリセルにおいて、トランジスタのソースが共通電位ＶＳＳ（接地電位ＧＮＤ）に固定される。なお、多段縦続接続の場合、一番ソース側のトランジスタのソースが共通電位ＶＳＳに接続される。近年、半導体装置の低電源電圧化、大容量化及び素子の微細化が進むにつれ、ＭＯＳトランジスタのしきい値電圧が低下しつつある。その結果、非導通時のリーク電流が増大し、トランジスタが動作していないときの待機電流が動作時の消費電流に占める割合が増大してきた。さらに、半導体記憶装置、特にＲＯＭの場合では、一本のビット線に接続されているメモリセルの数が大きくなってくると、ビット線につながるメモリセルのリーク電流の合計がビット線の電位を保持しようとするフィードバックトランジスタの供給可能な電流値を超え、メモリセルの読み出し動作の安定性が低下するおそれがある。
【００１０】
このようにＲＯＭのリーク電流による動作の不具合について、メモリセルを形成するＭＯＳトランジスタのしきい値電圧を高くすることや、ビット線の分割により一本のビット線に接続されているトランジスタの数を制限することにより改善されるが、トランジスタのしきい値電圧を高くすることが低電圧動作に適さず、動作スピードの向上に悪影響を及ぼす可能性があり、また、一本のビット線に接続されているメモリセルの数を制限することは、集積度の低下を招き、チップ面積の増大を招いてしまう。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ＲＯＭのメモリセルのリーク電流による影響を抑制でき、読み出しデータの信頼性及び動作の安定性を向上できる半導体記憶装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、複数のメモリセルが行列状に配置されてなるメモリセルアレイと、上記メモリセルアレイの列毎に配置されているビット線と、上記メモリセルアレイの行毎に配置されているワード線とを有し、同一行のメモリセルが同一のワード線に接続され、同一列のメモリセルが同一のビット線に接続され、読み出しのとき選択メモリセルが接続されているワード線を活性化し、当該選択メモリセルが接続されているビット線の電位を検出して選択メモリセルの記憶データを読み出す半導体記憶装置であって、上記メモリセルアレイの行毎に配置され、同一行のメモリセルに接続されているソース線と、読み出しのとき上記ビット線を所望のプリチャージ電圧に保持するプリチャージ回路と、読み出しのとき選択メモリセルが接続されているソース線を上記プリチャージ電圧からもっとも離れた第１のソース線電圧に保持し、その他のソース線を上記プリチャージ電圧に最も近い第２のソース線電圧に保持するソース電位制御回路とを有する。
【００１３】
また、本発明では、好適には、上記メモリセルは、ゲートが上記ワード線に接続されているｎＭＯＳトランジスタにより構成され、上記プリチャージ電圧は電源電圧であり、上記第１のソース線電圧は基準電位であり、上記第２のソース線電圧は電源電圧である。
【００１４】
また、本発明の半導体記憶装置は、複数のメモリセルが行列状に配置されてなるメモリセルアレイと、上記メモリセルアレイの列毎に配置されているビット線と、上記メモリセルアレイの行毎に配置されているワード線とを有し、同一行のメモリセルが同一のワード線に接続され、同一列のメモリセルが同一のビット線に接続され、読み出しのとき選択メモリセルが接続されているワード線を活性化し、当該選択メモリセルが接続されているビット線の電位を検出して選択メモリセルの記憶データを読み出す半導体記憶装置であって、複数行のメモリセル毎にブロックが形成され、ブロック毎にメモリセルのソースが接続されているソース線と、読み出しのとき上記ビット線を所望のプリチャージ電圧に保持するプリチャージ回路と、読み出しのとき上記選択メモリセルが属するブロックのソース線を上記プリチャージ電圧からもっとも離れた第１のソース線電圧に保持し、その他のブロックのソース線を上記プリチャージ電圧に最も近い第２のソース線電圧に保持するソース電位制御回路とを有する。
【００１５】
本発明によれば、メモリセルアレイにおいて、メモリセルの行毎に、または複数行のメモリセルからなるブロック毎にソース線の電位をそれぞれ独立に制御できるように、ソース線が分離して設けられている。読み出しのとき、選択メモリセルが接続されているソース線、または選択メモリセルが属するブロック（選択ブロック）のソース線をプリチャージ電圧からもっと離れた電位、例えば、プリチャージ電圧が電源電圧に等しい場合、ソース線を共通電位に保持し、それ以外のソース線をプリチャージ電圧に近い電圧、またはプリチャージ電圧と同じレベルに保持する。これによって、非選択メモリセルにおけるソースとドレイン間の電圧差が小さく保持され、リーク電流が大幅に低減される。このため、リーク電流による読み出しデータの誤りを防止でき、動作の安定性及び信頼性を改善可能である。
【００１６】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体記憶装置の第１の実施形態を示す回路図である。
図示のように、本実施形態の半導体記憶装置は、ビット線選択回路１２０、読み出し回路１４０、ソース電位制御回路１６０、及びメモリセルアレイ２００を有している。なお、図１において、ワード線を選択するロウデコーダが省略されている。
【００１７】
図１に示すように、メモリセルアレイ２００は、複数のメモリセルが行列状に配置されて構成されている。メモリセルアレイの行毎にワード線が配置され、列毎にビット線が配置されている。同一行のメモリセルが一本のワード線に接続され、同一列のメモリセルが一本のビット線に接続されている。例えば、図１において、ｍ行×ｎ列のメモリセルアレイが例として示されている。メモリセルアレイ２００において、行方向にｍ本のワード線ＷＬ０，ＷＬ１，…，ＷＬｍ−１と、列方向にｎ本のビット線ＢＬ０，…，ＢＬｎ−１が設けられている。
【００１８】
本実施形態の半導体記憶装置は、ｎＭＯＳトランジスタで構成されているＲＯＭである。即ち、図１に示すメモリセルアレイ２００において、メモリセルがｎＭＯＳトランジスタによって構成されている。図示のように、同一行の各メモリセルのゲートが一本のワード線に接続され、ソースが一本のソース線に接続されている。各メモリセルのドレインとビット線との間の配線が記憶データに応じて切断または接続状態になる。
【００１９】
図１に示すように、メモリセルアレイ２００において、ｍ本のソース線ＳＬ０，ＳＬ１，…，ＳＬｍ−１が設けられている。これらのソース線がソース電位制御回路１６０によってそれぞれ独立に駆動される。ソース電位制御回路１６０は、アドレスＡＤＲに応じてソース線を選択して駆動する。
【００２０】
ソース電位制御回路１６０は、アドレスＡＤＲに応じてｍ本のソース線ＳＬ０〜ＳＬｍ−１から１本のソース線を選択して、当該選択されたソース線を共通電位ＶＳＳに保持する。その他の非選択ソース線を、ハイレベルの電圧、例えば電源電圧ＶＤＤに保持する。
【００２１】
ビット線選択回路１２０は、アドレスに応じて、ｎ本のビット線ＢＬ０〜ＢＬｎ−１から１本のビット線を選択して、選択ゲートを介して選択ビット線を読み出し信号線ＤＬに接続する。
【００２２】
読み出し回路１４０は、図示のように、プリチャージトランジスタ１４２、フィードバックトランジスタ１４４及びセンスアンプ１４６を有している。プリチャージトランジスタ１４２は、例えば、ｐＭＯＳトランジスタからなり、そのソースが電源電圧ＶＤＤが印加される電源端子に接続され、ゲートがプリチャージ制御信号ＰＲＣが入力される信号線に接続され、ドレインが読み出し信号線ＤＬに接続されている。
【００２３】
プリチャージ制御信号ＰＲＣは、待機時にハイレベルに保持される。読み出し動作の前、プリチャージ制御信号ＰＲＣが所定の時間でローレベルに保持されるので、この間プリチャージトランジスタ１４２が導通し、読み出し信号線ＤＬがハイレベルの電源電圧ＶＤＤに保持される。そして、ビット線選択回路１２０を介して、選択ビット線と読み出し信号線ＤＬが接続されるので、選択ビット線も電源電圧ＶＤＤレベルにプリチャージされる。
なお、読み出し前のプリチャージ動作において、選択ビット線のみならず、すべてのビット線を電源電圧ＶＤＤにプリチャージしてもよい。即ち、プリチャージ動作時に、ビット線選択回路１２０により、すべてのビット線を読み出し信号線ＤＬに接続し、電源電圧ＶＤＤにプリチャージする。
【００２４】
読み出し時に、フィードバックトランジスタ１４４とセンスアンプ１４６は、選択メモリセルの記憶データに応じて、読み出し信号線ＤＬを所望の電位に保持する。本実施形態のＲＯＭにおいて、図１に示すように、各メモリセルの記憶データに応じて、メモリセルのドレインとビット線との間の配線が接続または切断状態に設定されている。例えば、図１に示すように、メモリセルＭＣ１のドレインがビット線ＢＬ０に接続され、逆に、メモリセルＭＣ２のドレインとビット線ＢＬ０との間の配線が切断されている。このため、メモリセルＭＣ１とＭＣ２はそれぞれ異なるデータを記憶する。
【００２５】
次に、上述した構成を有する本実施形態の半導体記憶装置の読み出し時の動作について説明する。
図２は、読み出し時の各信号線の波形を示す波形図である。以下、図１の回路図及び図２の波形図を参照しつつ、本実施形態の半導体記憶装置の動作を説明する。
【００２６】
読み出しのとき、図２（ａ）に示すように、まず、時間ｔ０からプリチャージ制御信号ＰＲＣが所定の時間だけローレベルに保持される。これに応じて、読み出し回路１４０において、プリチャージトランジスタ１４２が導通し、読み出し信号線ＤＬが電源電圧ＶＤＤにプリチャージされ、そして、同図（ｂ）に示すように、ビット線選択回路１２０を介して、選択ビット線ＢＬｊ（０≦ｊ≦ｎ−１）もプリチャージされ、ほぼ電源電圧ＶＤＤレベルに保持される。また、このとき、センスアンプ１４６の出力側がローレベルになるので、フィードバックトランジスタ１４４が導通状態にあり、プリチャージトランジスタ１４２が遮断したあとも読み出し信号線ＤＬ及び選択ビット線ＢＬｊを電源電圧ＶＤＤレベルに保持する。
【００２７】
次に、図２（ｃ）に示すように、時間ｔ１において、入力されるアドレスに応じてロウデコーダ（図示せず）によってワード線が選択され、選択ワード線ＷＬｋ（０≦ｋ≦ｍ−１）にハイレベルの活性化電圧ＶＰ  、例えば、電源電圧ＶＤＤまたは電源電圧ＶＤＤよりメモリセルを構成するｎＭＯＳトランジスタのしきい値電圧分だけ高い電圧が印加される。これに応じて、選択ワード線ＷＬｋ及び選択ビット線ＢＬｊに接続されているメモリセルが選択され、当該メモリセルの記憶データが読み出される。
【００２８】
例えば、選択メモリセルのドレインと選択ビット線ＢＬｊが接続されている場合、選択メモリセルが導通し、ビット線ＢＬｊと共通電位ＶＳＳとの間に電流経路が形成されるので、選択メモリセルを介してビット線ＢＬｊの電荷が放出され、図２（ｂ）の線Ａが示すように、ビット線ＢＬｊの電位が共通電位ＶＳＳになる。そして、ビット線選択回路１２０を介してビット線ＢＬｊに接続されている読み出し信号線ＤＬの電位も低下し、この電位がセンスアンプ１４６のしきい値電圧より低くなったとき、センスアンプ１４６の状態が反転し、その出力信号Ｄｏｕｔがローレベルからハイレベルに切り替わる。これに従って、フィードバックトランジスタ１４４が遮断状態になるため、選択ビット線ＢＬｊ及び読み出し信号線ＤＬの電圧の低下が加速し、やがて共通電位ＶＳＳに達する。即ち、この場合、センスアンプ１４６の出力端子から、ローレベルの読み出し信号Ｄｏｕｔ  が得られる。
【００２９】
一方、選択メモリセルのドレインと選択ビット線ＢＬｊとの間配線が切断された場合、ロウデコーダによって選択ワード線ＷＬｋがハイレベルに駆動されても、ビット線ＢＬｊと共通電位ＶＳＳとの間に電流経路が形成されず、ビット線ＢＬｊの電位は、リーク電流によるわずかな低下を除けば、ほぼプリチャージ電位に保持される（図２（ｂ）の線Ｂ）。
【００３０】
このため、読み出し回路１４０において、センスアンプ１４６の出力端子がローレベルに保持され、フィードバックトランジスタ１４４が導通状態に保持されるので、読み出し信号線ＤＬのハイレベルが保持される。
【００３１】
上述したように、本実施形態のＲＯＭにおいて、アドレスに応じてワード線とビット線がそれぞれ選択され、選択ワード線及び選択ビット線の両方に接続されているメモリセルが選択される。当該メモリセルのドレインとビット線との間の配線の接続状態に応じて、選択ビット線電位が決定され、それに応じて選択メモリセルの記憶データが読み出される。
【００３２】
そして、メモリセルアレイ２００において、行毎に設けられているソース線がそれぞれ独立に駆動される。即ち、選択メモリセルが接続されているソース線が共通電位ＶＳＳ、それ以外のソース線がすべてビット線のプリチャージ電位に近い電位レベル、例えば、電源電圧ＶＤＤに保持される。これによって、選択ビット線ＢＬｊに接続されている選択メモリセル以外のメモリセルのリーク電流が抑制される。
【００３３】
ここで、例えば、非選択状態におけるメモリセルのリーク電流をＩＬＫとして、選択メモリセルが導通時の電流をＩＭ  として、さらに、フィードバックトランジスタ１４４が導通時の供給電流をＩＦＢとする。例えば、メモリセルアレイ２００においてすべてのソース線を共通電位ＶＳＳに接続すると、一本の選択ビット線ＢＬｊに接続されているｍ個のメモリセルのうち、選択メモリセル以外に、残り（ｍ−１）個の非選択メモリセルがすべてリーク電流を流す最悪の状態を考慮に入れると、フィードバックトランジスタ１４４の供給電流ＩＦＢは、次の条件を満たすときのみ読み出し動作が正しく行われる。
【００３４】
【数１】
ＩＭ  ＞ＩＦＢ＞（ｍ−１）ＩＬＫ
【００３５】
数１において、ＩＭ  ＞ＩＦＢは、選択メモリセルが導通するとき、メモリセルの電流ＩＭ  により、センスアンプの状態を反転させるために必要な条件である。一方、ＩＦＢ＞（ｍ−１）ＩＬＫは、選択メモリセルが遮断状態にあるとき、他の非選択メモリセルのリーク電流ＩＬＫにより、選択ビット線ＢＬｊのハイレベル電位が破壊されないために必要な条件である。この条件が満たされなくなると、図２（ｂ）の線Ｃが示すように、選択ビット線ＢＬｊの電圧がリーク電流により低下し、共通電位ＶＳＳに近づく。このため、選択メモリセルの記憶データを正しく読み出すことができなくなるおそれがある。
【００３６】
半導体記憶装置の低電源電圧化とともに、メモリセルを形成するＭＯＳトランジスタのしきい値電圧が低く設計される。これは、低電源電圧における動作速度を確保するには、しきい値電圧を低くすることが有効だからである。これによって、メモリセル非導通時のリーク電流ＩＬＫも増加傾向にある。このため、数１において（ｍ−１）ＩＬＫが増大し、導通時のメモリセルの電流ＩＭ  に近づき、フィードバックトランジスタ１４４の駆動電流ＩＦＢの許容範囲が非常に狭くなり、設計が困難になるだけではなく、動作条件の変動または製造時のプロセスのバラツキにより、数１に示す条件が満たされなくなって、読み出しデータに誤りが発生することもあり得る。
【００３７】
これに対して、本実施形態の半導体記憶装置において、メモリセルアレイ２００のソース線をそれぞれ独立に駆動することにより、読み出し時に選択メモリセルに接続されているソース線のみを共通電位ＶＳＳに保持され、それ以外のソース線をすべてにプリチャージ電位に近い電位レベル、例えば、電源電圧ＶＤＤに保持されている。これによって、非選択メモリセルのソースとドレインはほぼ同電位にあるので、リーク電流ＩＬＫがほとんど流れない。即ち、本実施形態の半導体記憶装置において、数１のリーク電流ＩＬＫの値が小さくなり、フィードバックトランジスタ１４４の駆動電流ＩＦＢの設計マージンが大きくなり、動作状態の変動または製造プロセスのバラツキがあっても、読み出しデータの誤りの発生率が大幅に低下することが期待できる。
【００３８】
以上説明したように、本実施形態によれば、メモリセルアレイ２００において、各行毎に配置されているソース線がソース電位制御回路１６０によってそれぞれ独立に駆動され、読み出しのとき、選択メモリセルが接続されているソース線が共通電位ＶＳＳに保持され、その他のソース線がビット線のプリチャージ電位、例えば、電源電圧ＶＤＤに保持される。これによって、選択ビット線に接続されている複数のメモリセルのうち、選択メモリセル以外のリーク電流を大幅に低減され、リーク電流による読み出しデータの誤りを防止でき、設計マージンの改善により、動作条件の変動またはプロセスのバラツキの影響を抑制でき、安定した読み出し動作を実現可能である。
【００３９】
なお、図１に示す本発明の第１の実施形態の半導体記憶装置において、メモリセルアレイ２００は、ｎＭＯＳトランジスタから構成されることを例に説明したが、本発明はこれに限定されることなく、例えば、ｐＭＯＳトランジスタによりメモリセルを形成することもできる。また、非選択メモリセルが接続されているソース線の電位を電源電圧ＶＤＤに保持することが望ましいが、これに限られることはない。例えば、電源電圧ＶＤＤに近い電圧でもよい。即ち、メモリセルが非導通時のリーク電流ＩＬＫを小さく抑制する目的を達成できるなら、電源電圧ＶＤＤ以外の電圧でもよい。
【００４０】
第２実施形態
図３は本発明に係る半導体記憶装置の第２の実施形態を示す回路図である。
図３に示すように、本実施形態の半導体記憶装置は、ロウデコーダ１００−１，…，１００−Ｎ、ワード線駆動回路１５０−１，…，１５０−Ｎ、ソース電位制御回路１６０−１，…，１６０−Ｎ、ソースデコーダ１８０、及びメモリセルアレイ２００−１，…，２００−Ｎを有する。
【００４１】
図示のように、本実施形態の半導体記憶装置は、上述した本発明の半導体記憶装置の第１の実施形態に較べると、メモリセルアレイが複数のブロックに分割され、ブロック毎にメモリセルのソースがまとめて一本のソース線に接続されている点において構成が異なる。このような構成において、ソース電位制御回路もブロックの数分設けられている。
以下、本実施形態の半導体記憶装置の各部分の構成について説明する。
【００４２】
メモリセルアレイは、例えば、ｍ行を有し、Ｎブロックに分割され、各ブロックにｋ行を有する。即ち、ｍ＝ｋ×Ｎである。各ブロックにあるメモリセルのソースが一本のソース線にまとめて接続されている。図３に示すように、メモリセルアレイがブロック２００−１，…，２００−Ｎに分割され、ブロック２００−１にあるメモリセルのソースがソース線ＳＬＢ１に接続され、ブロック２００−Ｎにあるメモリセルのソースがソース線ＳＬＢＮに接続されている。
【００４３】
ロウデコーダ１００−１，…，１００−Ｎ及びワード線駆動回路１５０−１，…，１５０−Ｎは、読み出しのとき入力されるアドレスに応じてｍ本のワード線のうち何れか一本を選択し、選択ワード線に活性化電圧を印加する。
図３に示すように、ロウデコーダ１００−１，…，１００−Ｎは、メモリセルアレイのブロックの数に応じてＮ個設けられている。同様に、ワード線駆動回路１５０−１，…，１５０−Ｎも、メモリセルアレイのブロックの数に応じてＮ個設けられている。
【００４４】
本実施形態の半導体記憶装置において、メモリセルアレイのブロック毎にロウデコーダ及びワード線駆動回路が設けられている。これは、メモリセルアレイの行数が大きい場合、一般的にロウデコーダが複数の段階に分けるワード線駆動回路を制御する構成が取られているので、ブロック化したメモリセルアレイのワード線を制御するには、好都合である。
【００４５】
各ブロックにそれぞれｋ行のメモリセルがあるので、ロウデコーダ１００−１，…，１００−Ｎは、それぞれｋ本のワード線のうち一本を選択する。また、ワード線駆動回路１５０−１，…，１５０−Ｎも、それぞれロウデコーダ１００−１，…，１００−Ｎの出力に応じて、ｋ本のワード線のうち一本を駆動する。さらに、ソースデコーダ１８０の出力に応じて、Ｎ個のワード線駆動回路１５０−１，…，１５０−Ｎのうち、一つのみが動作する。
【００４６】
ソースデコーダ１８０は、入力されるアドレスに応じて、Ｎのソース線ＳＬＢ１，…，ＳＬＢＮのうち一本を選択し、当該選択されたソース線を共通電位ＶＳＳに保持し、それ以外の非選択ソース線をハイレベルの電圧、例えば、電源電圧ＶＤＤに保持する。
【００４７】
次に、本実施形態の半導体記憶装置の動作を説明する。
読み出しの前、図示しない読み出し回路により、選択ビット線またはすべてのビット線がプリチャージされる。ビット線のプリチャージ電圧は、例えば、電源電圧ＶＤＤである。プリチャージ後、ロウデコーダ及びワード線駆動回路によって、入力されたアドレスに応じて１本のワード線が選択され、それに活性化電圧が印加される。
【００４８】
選択ワード線の駆動と同時に、ソースデコーダ１８０により、Ｎ本のソース線のうち、アドレスにより指定された選択メモリセルが属しているブロックのソース線が選択される。そして、ソース電圧制御回路１６０−１，…，１６０−Ｎにより、選択されたソース線が共通電位ＶＳＳに保持され、その他の非選択ソース線がハイレベルの電圧、例えば、電源電圧ＶＤＤに保持される。
【００４９】
これに応じて、選択メモリセルの記憶データに応じて、即ち、選択メモリセルにおけるドレインとビット線との間の配線の接続状況に応じて、選択メモリセルに接続されている選択ビット線の電位が決まる。当該選択ビット線の電位が読み出し回路のセンスアンプにより増幅して出力される。このため、センスアンプの出力信号に応じて、選択メモリセルの記憶データを読み出すことができる。
【００５０】
本実施形態の半導体記憶装置において、メモリセルアレイが複数行ごとにブロック化し、ブロック毎にメモリセルのソースを一本のソース線にまとめて接続することにより、読み出しのとき選択メモリセルが属するブロック（以下、これを選択ブロックという）においてのみメモリセルのソースが共通電位ＶＳＳに保持され、その他のブロックにおいてメモリセルのソースが電源電圧ＶＤＤに保持される。このため、選択ブロックにおいて、選択メモリセルによってその記憶データに応じてビット線と共通電位ＶＳＳ間の電流の経路が形成される。選択ブロック以外のブロックにおいては、すべてのメモリセルのソースとドレインがほぼ同電位に保持されているので、リーク電流の発生が抑制される。
【００５１】
即ち、本実施形態の半導体記憶装置において、例えば図示しない読み出し回路におけるフィードバックトランジスタの電流をＩＦＢとし、導通時メモリセルの電流をＩＭ  とし、選択ブロックにおいて非導通時メモリセルのリーク電流をＩＬＫ１とし、非選択ブロックにおいて非導通時メモリセルのリーク電流をＩＬＫ２  とすると、これらの電流値は、次式に示す関係を満たさなければならない。
【００５２】
【数２】
ＩＭ  ＞ＩＦＢ＞（ｋ−１）ＩＬＫ１  ＋（ｍ−ｋ）ＩＬＫ２
【００５３】
数２において、ｋは各ブロックにおけるメモリセルの行数、即ち、各ブロックにおいて一本のビット線に接続されているメモリセルの数である。非選択ブロックにおいて、メモリセルのソースとドレインがほぼ同電位に保持されているので、リーク電流をＩＬＫ２  が選択ブロックの非選択メモリセルのリーク電流ＩＬＫ１  に較べて小さい。即ち、ＩＬＫ１  ≫ＩＬＫ２  である。各ブロックの行数ｋは、メモリセルアレイの全体の行数ｍより十分小さいので、選択ブロックにおけるリーク電流の合計値（ｋ−１）ＩＬＫ１  は、小さく抑制される。即ち、ブロック毎にソース線の電位を制御する本実施形態の半導体記憶装置では、図４に示す従来のＲＯＭに較べて、フィードバックトランジスタの電流値の設計マージンを広く確保でき、製造プロセスのバラツキ及び動作条件の変動による影響を抑制でき、読み出しデータの誤り率を低減できる。
【００５４】
なお、本実施形態では、メモリセルアレイを複数のブロックに分割し、ブロック毎にソース線をまとめて制御する方式は、上述した第１の実施形態のようにメモリセルアレイの行毎にソース線電位を制御する方式に較べて、読み出しのときリーク電流を発生しうるメモリセルの数が多くなるが、メモリセルアレイのブロック化により、駆動するソース線の本数を大幅に低減できることより、ソースデコーダ１８０及びソース電位制御回路１６０−１，…，１６０−Ｎの構成を簡略化でき、回路規模の増加を抑制できる。
【００５５】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、メモリセルアレイにおいて、メモリセルのソースをそれぞれ別々に駆動できるように行毎に、またはブロック毎にソース線を設けて、読み出しのとき選択メモリセルと非選択メモリセルのソース電位をそれぞれ異なるように制御することにより、非選択メモリセルによって発生するリーク電流を抑制し、動作マージンを改善する。これにより、制御プロセスのバラツキまたは動作条件の変動による読み出しデータの誤りを防止でき、回路規模の増加を招くことなく、動作の安定性並びに読み出しデータの信頼性を改善できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態を示す回路図である。
【図２】本発明の半導体記憶装置の第１の実施形態の動作を示す波形図である。
【図３】本発明に係る半導体記憶装置の第２の実施形態を示す回路図である。
【図４】従来の半導体記憶装置の一構成例を示す回路図である。
【符号の説明】
１００，１００−１，…，１００−Ｎ…ロウデコーダ、１２０…ビット線選択回路、１４０…読み出し回路、１５０−１，…，１５０−Ｎ…ワード線駆動回路、１６０，１６０−１，…，１６０−Ｎ…ソース電位制御回路、１８０…ソースデコーダ、２００，２００−１，…，２００−Ｎ…メモリセルアレイ、ＶＤＤ…電源電圧、ＶＳＳ…共通電位。
【図１】
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【図２】
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【図３】
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【図４】
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