(57)【要約】【課題】上部電極膜と下部電極膜との間の静電容量を小さく抑えることが可能な光半導体素子および光半導体素子の製造方法を提供する。【解決手段】半導体レーザ１００において，パッド部１８−１の下方にｉ型ＩｎＰ層１１が配されている。このｉ型ＩｎＰ層１１は，誘電率が小さく，パッド部１８−１と第３電極膜１９との間の静電容量の低減に寄与する。しかも，ｉ型ＩｎＰ層１１が介在することによって，パッド部１８−１と第３電極膜１９の間隔が拡がり，パッド部１８−１と第３電極膜１９との間の静電容量がより一層低減する。【選択図】  図１
2004319554.tif 000002
【特許請求の範囲】
【請求項１】
第１領域，第３領域，前記第１領域と前記第３領域に挟まれた第２領域をそれぞれ有する光半導体素子であって，
前記第１領域，前記第２領域，前記第３領域に延在する下部電極と，
前記第１領域に属する，前記下部電極上の活性層と，
前記第１領域に属する，前記活性層上の上部電極と，
前記第２領域に属する分離部と，
前記第３領域に属する，前記下部電極上の真性半導体層と，
前記第３領域に属し，前記上部電極と電気的に接続された，前記真性半導体層上の電極パッドと，
を備えたことを特徴とする，光半導体素子。
【請求項２】
前記真性半導体層を構成する真性半導体は，ＩｎＰであることを特徴とする，請求項１に記載の光半導体素子。
【請求項３】
前記真性半導体層は，前記半導体基板を基準として底面が上面よりも広い台形状を有することを特徴とする，請求項１に記載の光半導体素子。
【請求項４】
前記分離部は，前記第１領域と前記第３領域を電気的に分離することを特徴とする，請求項１に記載の光半導体素子。
【請求項５】
前記活性層の上方または下方に回折格子を備えることを特徴とする，請求項１に記載の光半導体素子。
【請求項６】
第１領域，第３領域，前記第１領域と前記第３領域に挟まれた第２領域をそれぞれ有する半導体基板上に，活性層を形成する工程と，
前記第１領域，前記第２領域，前記第３領域に延在する真性半導体層を形成する工程と，
前記第３領域のみに残存するように，前記真性半導体層を選択的に除去する工程と，
前記第２領域に分離部を形成する工程と，
前記第１領域に上部電極を形成する工程と，
前記第３領域に，前記上部電極と電気的に接続された電極パッドを形成する工程と，
を有することを特徴とする，光半導体素子の製造方法。
【請求項７】
前記真性半導体層を構成する真性半導体は，ＩｎＰであることを特徴とする，請求項６に記載の光半導体素子の製造方法。
【請求項８】
前記第３領域のみに残存する前記真性半導体層は，前記半導体基板を基準として底面が上面よりも広い台形状を有することを特徴とする，請求項６に記載の光半導体素子の製造方法。
【請求項９】
前記分離部は，前記第１領域と前記第３領域を電気的に分離することを特徴とする，請求項６に記載の光半導体素子の製造方法。
【請求項１０】
さらに，前記活性層の上方または下方に回折格子を形成する工程を有することを特徴とする，請求項６に記載の光半導体素子の製造方法。
【請求項１１】
前記第３領域のみに残存するように，前記真性半導体層を選択的に除去する工程において，前記真性半導体層は，臭化水素によって選択的に除去されることを特徴とする，請求項６に記載の光半導体素子の製造方法。
【請求項１２】
前記第３領域のみに残存するように，前記真性半導体層を選択的に除去する工程において，前記真性半導体層は，塩酸と燐酸の混合液によって選択的に除去されることを特徴とする，請求項６に記載の光半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，光半導体素子および光半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
近年，音声・文字・映像等様々な情報をより速く大量に伝送するための大容量光通信に対する需要が高まっている。この大容量光通信の光源として，高速変調可能な半導体レーザの研究開発が進められている。
【０００３】
下記の特許文献１には，いわゆる「埋め込み構造」を有する半導体レーザが開示されている。
【０００４】
【特許文献１】
特開平５−１２１７２２号公報
【０００５】
活性層をＩｎＰ層に埋め込むことによって，半導体レーザにおける発振しきい値電流の低減や横単一モードの安定化が実現する。
【０００６】
半導体レーザに対して電気信号を入力し，半導体レーザを変調動作させる場合，この入力電気信号の周波数帯域は，ｆ３ｄＢ＝１／（２πＣＲ）  によって制限されてしまう。ここで，ＣとＲはそれぞれ，半導体レーザのｐ側電極とｎ側電極との間の静電容量と抵抗である。この式から明らかなように，半導体レーザの変調動作を高速化するためには，静電容量Ｃと抵抗Ｒを小さくしなければならない。
【０００７】
特許文献１には，活性層を囲むＩｎＰ層を深くエッチングし，そこにポリイミドを埋め込む半導体レーザの製造プロセスが記載されている。このポリイミドによって，半導体レーザの静電容量Ｃの低減が図られる。
【０００８】
【発明が解決しようとする課題】
一般的に，半導体レーザにおいて，電気信号を入力するためのパッド電極は，活性層が形成される領域（以下，「活性領域」という）を基準として，ポリイミドが充填される領域（以下，「素子分離領域」という）よりも外側の領域に形成される。ポリイミドの誘電率はＩｎＰの誘電率よりも小さく，パッド電極の下にポリイミド層を配置することは，半導体レーザの静電容量Ｃの低減のためには有効な方策と考えられる。しかしながら，ポリイミドは粘性が高く，パッド電極を活性層から例えば数百μｍ離れた位置に形成する場合には，そのパッド電極の下にまでポリイミドから成る素子分離領域を拡大することは困難である。ゆえに，パッド電極と基板の裏側の下部電極との間に生じる静電容量を低減させることが難しい。
【０００９】
また，高速変調動作を目的として，半導体レーザの抵抗Ｒを小さくしようとした場合，パッド電極と半導体の接触面積を大きく取り，これらの間に生じる接触抵抗をより低く抑える必要がある。しかし，パッド電極の面積が拡大すると，必然的に半導体レーザの静電容量Ｃが増加してしまう。しかも，この場合，パッド電極下の領域も広がるため，パッド電極の下全域にポリイミドを行き渡らせて半導体レーザの静電容量Ｃを低減させることがより困難になる。
【００１０】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，電極の位置および大きさに関わらず，静電容量および抵抗を小さく抑えることが可能な新規かつ改良された光半導体素子および光半導体素子の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，第１領域，第３領域，第１領域と第３領域に挟まれた第２領域をそれぞれ有する光半導体素子が提供される。そして，この光半導体素子は，第１領域，第２領域，および第３領域に延在する下部電極と，第１領域に属する下部電極上の活性層と，第１領域に属する活性層上の上部電極と，第２領域に属する分離部と，第３領域に属する下部電極上の真性半導体層と，第３領域に属し，上部電極と電気的に接続された真性半導体層上の電極パッドとを備えたことを特徴としている。真性半導体は，誘電率が小さいため，電極パッドと下部電極との間の静電容量が低減することになる。しかも，真性半導体層が介在することによって，電極パッドと下部電極との間隔が拡がるため，電極パッドと下部電極との間の静電容量がより低減することになる。
【００１２】
真性半導体層を構成する真性半導体としてＩｎＰが採用される。ただし，これ以外にも，一般的な光半導体素子の製造プロセスに適用可能な材料であって，誘電率が小さい材料を選択することが可能である。
【００１３】
本発明の第２の観点によれば，第１領域，第３領域，第１領域と第３領域に挟まれた第２領域をそれぞれ有する半導体基板上に活性層を形成する工程と，第１領域，第２領域，および第３領域に延在する真性半導体層を形成する工程と，第３領域のみに残存するように，真性半導体層を選択的に除去する工程と，第２領域に分離部を形成する工程と，第１領域に上部電極を形成する工程と，第３領域に，上部電極と電気的に接続された電極パッドを形成する工程とを有することを特徴とする光半導体素子の製造方法が提供される。
【００１４】
かかる製造方法によれば，第３領域において，電極パッドと下部電極との間に誘電率の小さい真性半導体層が位置することになる。この結果，電極パッドと下部電極との間の静電容量が低減する。
【００１５】
光半導体素子をモジュール化したときその形態によっては，真性半導体層を含む第３領域が，活性層を含む第１領域を支持する役割を果たす場合がある。本発明によれば，第３領域に属する真性半導体層が，基板を基準として底面が上面よりも広い台形状を有する。これによって，第３領域は，第１領域を安定して支持することが可能となる。また，真性半導体層が台形状であれば，その側壁面は半導体基板に対して垂直ではなく所定の傾きを有することになる。例えば，真性半導体層の上面と側壁面を覆う膜を形成する場合，上面と側壁面との間でその膜が不連続になることが防止される。また，側壁面に確実に膜を成長させることが可能となる。
【００１６】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる光半導体素子および光半導体素子の製造方法の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する要素については，同一符号を付することによって重複説明を省略する。
【００１７】
本発明の実施の形態にかかる半導体レーザ１００の構造を図１に示す。この半導体レーザ１００は，第１領域，第３領域，および第１領域と第３領域に挟まれた第２領域を有する。
【００１８】
第１領域には，ｎ型ＩｎＰ基板（半導体基板）１，活性層２，およびｐ型ＩｎＰ層（クラッド層）３によって構成され，縦断面がメサ形状（台形状）であって奥行き方向に長いストライプ部（以下，「メサストライプ部」という）が形成されている。活性層２は，メサストライプ部において，ｎ型ＩｎＰ基板１とｐ型ＩｎＰ層３によって上下から挟まれている。
【００１９】
メサストライプ部の両側には，ｐ型ＩｎＰ層６，ｎ型ＩｎＰ層７，およびｐ型ＩｎＰ層８から成る電流ブロック部が形成されており，メサストライプ部は，電流ブロック部に埋め込まれた状態となる。この電流ブロック部によって，活性層２に電流が閉じ込められることになる。
【００２０】
メサストライプ部およびこの両側の電流ブロック部の上には，ｐ型ＩｎＰ層（クラッド層）９が形成されている。さらに，ｐ型ＩｎＰ層９の上には，ｐ型ＩｎＧａＡｓ層（コンタクト層）１０，および第１電極膜１７（Ａｕ／Ｚｎ膜）１７が形成されている。
【００２１】
第１領域の両側に位置する第２領域にはそれぞれ，半導体レーザ１００の上部からｎ型ＩｎＰ基板１に達する溝が備えられている。各溝の内壁は，第１絶縁膜（ＳｉＯ２膜）１４によって覆われており，さらにその内側にはポリイミド１５が充填されている。これら第１絶縁膜１４およびポリイミド１５は，第１領域と第３領域を電気的に分離する分離部として機能する。
【００２２】
第２領域の外側に位置する第３領域においては，第１領域と同様に，ｎ型ＩｎＰ基板１の上にｐ型ＩｎＰ層６，ｎ型ＩｎＰ層７，ｐ型ＩｎＰ層８，ｐ型ＩｎＰ層９，およびｐ型ＩｎＧａＡｓ層１０が順に積上されている。ただし，これらの層は，第１領域を製造する際に付随して堆積したものである。この点については，後述する半導体レーザ１００の製造方法の説明によって明らかになる。第３領域におけるｐ型ＩｎＰ層６，ｎ型ＩｎＰ層７，ｐ型ＩｎＰ層８，ｐ型ＩｎＰ層９，およびｐ型ＩｎＧａＡｓ層１０は，半導体レーザ１００の動作上必須の構成要素ではなく，他の層に置き換えることも可能である。
【００２３】
第３領域において，ｐ型ＩｎＧａＡｓ層１０の上には，ｉ型ＩｎＰ層１１が形成されている。このｉ型ＩｎＰ層１１を構成するＩｎＰ結晶は，不純物をドープせずに成長させて得られるものであり，電気的特性上，真性半導体に分類される。ｉ型ＩｎＰ層１１の厚さは，０．０５〜３μｍの範囲が好ましい。
【００２４】
ｉ型ＩｎＰ層１１の上面およびｉ型ＩｎＰ層１１の第２領域側の側壁は，第２領域に備えられた溝の内壁から連続する第１絶縁膜１４によって覆われている。
【００２５】
第２領域および第３領域の上面，すなわち第１絶縁膜１４およびポリイミド１５の上面は，第２絶縁膜（ＳｉＮ２）１６によって覆われている。
【００２６】
第１領域における第１電極膜１７の上面および第２，３領域における第２絶縁膜１６の上面には，第２電極膜（Ａｕ膜）１８が形成されている。この第２電極膜１８は，図１に示すように，ワイヤがボンディングされるパッド部（電極パッド）１８−１，活性領域を覆う活性領域電極部１８−２，および両者を電気的に接続するライン部１８−３から構成されている。
【００２７】
ｎ型ＩｎＰ基板１の裏面には，第１領域，第２領域，および第３領域に亘る第３電極膜（下部電極，Ａｕ／Ｇｅ／Ｎｉ膜）１９が形成されている。
【００２８】
半導体レーザ１００を変調動作させる場合，ｎ側電極（下部電極，第３電極膜１９）は接地され，ｐ側電極（上部電極，第２電極膜１８）の一部であるパッド部１８−１に対して変調信号が入力される。所定の光強度比を得るために，変調信号の電流値は，例えば０〜１００ｍＡの間で調整される。
【００２９】
上述のように，半導体レーザ１００を高速変調動作させるためには，ｎ側電極（第３電極膜１９）とｐ側電極（第１電極膜１７および第２電極膜１８）との間の静電容量Ｃと抵抗Ｒをより小さくする必要がある。このうち，抵抗Ｒの低減については，ｐ側電極を構成する第２電極膜１８のパッド部１８−１およびライン部１８−３をそれぞれ，第２絶縁膜１６との接触面積が広くなるように形成することが好ましい。
【００３０】
ところが，第２絶縁膜１６と接するパッド部１８−１の底面が広くなると，静電容量Ｃが大きくなってしまう。第２絶縁膜１６と接するライン部１８−３の底面が広くなった場合も同様である。ただし，ライン部１８−３に関しては，その下方に誘電率が小さいポリイミド１５が存在するため，その底面積が拡大しても，静電容量Ｃの増加は抑制される。
【００３１】
一方，パッド部１８−１は，ワイヤボンディングの作業性や素子の電気的特性を考慮して，ポリイミド１５が位置する第２領域よりも外側の第３領域に配置されている。したがって，従来の構造であれば，抵抗Ｒの低減を目的としてパッド部１８−１の底面積を拡大させた場合，静電容量Ｃの増加は避けられなかった。
【００３２】
この点，本実施の形態にかかる半導体レーザ１００においては，パッド部１８−１の下方にｉ型ＩｎＰ層１１が配されている。このｉ型ＩｎＰ層１１は，誘電率が小さく，パッド部１８−１と第３電極膜１９との間の静電容量の低減に寄与する。しかも，ｉ型ＩｎＰ層１１が介在することによって，パッド部１８−１と第３電極膜１９の間隔が拡がり，パッド部１８−１と第３電極膜１９との間の静電容量がより一層低減する。以上のように，半導体レーザ１００によれば，抵抗Ｒの低減と静電容量Ｃの低減が両立し，結果的に高速変調動作が可能となる。
【００３３】
次に半導体レーザ１００の製造方法を図２〜図１６を用いて詳細に説明する。
【００３４】
［工程１（図２）］  ｎ型ＩｎＰ基板１の上に，活性層２およびｐ型ＩｎＰ層３を，結晶成長法を用いて順次形成する。活性層２は，例えば，ＩｎＧａＡｓとＩｎＧａＡｓＰから成る多重量子井戸（ＭＱＷ）構造を有している。図２に示したように，ｎ型ＩｎＰ基板１の上に直接活性層２を形成した場合には，半導体レーザ１００は，ファブリ・ペロー（ＦＰ：Ｆａｂｒｙ−Ｐｅｒｏｔ）型となる。これに対して，活性層２の下方または上方に回折格子（図示せず）を備えると，半導体レーザ１００は，分布帰還（ＤＦＢ：Ｄｉｓｔｒｉｂｕｔｅｄ  ＦｅｅｄＢａｃｋ）型となる。
【００３５】
［工程２（図３）］
ｐ型ＩｎＰ層３の上に絶縁膜（ＳｉＯ２膜）を形成する。この絶縁膜に対してフォトリソグラフィおよびエッチングを施し，マスク４を形成する。マスク４の幅は，２〜５μｍとする。
【００３６】
［工程３（図４）］
マスク４に覆われていない範囲のｐ型ＩｎＰ層３および活性層２をエッチング除去し，さらにｎ型ＩｎＰ基板１を所定の深さまでエッチング除去する。これによって，ｎ型ＩｎＰ基板１，活性層２，およびｐ型ＩｎＰ層３から成るメサストライプ部が形成される。図４には，３つのメサストライプ部が示されている。各メサストライプ部が形成される範囲が「活性領域」（第１領域）となる。
【００３７】
［工程４（図５）］
各メサストライプ部の側壁をエッチングする。この結果，マスク４の下にひさし部Ａが現れる。
【００３８】
［工程５（図６）］
ｐ型ＩｎＰ層６，ｎ型ＩｎＰ層７，およびｐ型ＩｎＰ層８を順次成長させる。これら３つの層は，活性層２に電流を閉じ込める電流ブロック部として機能する。
【００３９】
［工程６（図７）］
マスク４をエッチング除去する。
【００４０】
［工程７（図８）］
ｐ型ＩｎＰ層（クラッド層）９，ｐ型ＩｎＧａＡｓ層（コンタクト層）１０，およびｉ型ＩｎＰ層１１を順次，結晶成長させる。
【００４１】
ｉ型ＩｎＰ層１１を構成するＩｎＰ結晶は，不純物をドープせずに成長させて得られるものであり，電気的特性上，真性半導体に分類される。ｉ型ＩｎＰ層１１の厚さは，０．０５〜３μｍの範囲で調整される。
【００４２】
［工程８（図９）］
ｉ型ＩｎＰ層１１の上に絶縁膜（ＳｉＯ２膜）を形成する。この絶縁膜に対してフォトリソグラフィおよびエッチングを施し，マスク１２を形成する。なお，説明の簡略化のため，図９以降には一のメサストライプ部とその周辺部のみを示す。
【００４３】
［工程９（図１０）］
マスク１２に覆われていない範囲のｉ型ＩｎＰ層１１をエッチング除去する。これによって，ｐ型ＩｎＰ層１０の上面が一部露出する。
【００４４】
［工程１０（図１１）］
マスク１２をエッチング除去する。ｉ型ＩｎＰ層１１の上面および工程９において露出したｐ型ＩｎＰ層１０の表面に絶縁膜（ＳｉＯ２膜）を形成する。この絶縁膜に対してフォトリソグラフィおよびエッチングを施し，マスク１３を形成する。なお，ここではマスク１２を除去せずに，マスク１２の上にマスク１３を形成し，後の工程でマスク１２とマスク１３を一括して除去してもよい。
【００４５】
マスク１３に覆われていない範囲のｐ型ＩｎＧａＡｓ層１０，ｐ型ＩｎＰ層９，ｐ型ＩｎＰ層８，ｎ型ＩｎＰ層７，およびｐ型ＩｎＰ層６を選択的にエッチング除去し，さらにｎ型ＩｎＰ基板１を所定の深さまでエッチング除去する。これによって，活性領域の両側に二つの溝Ｂ１，Ｂ２が形成される。なお，二つの溝Ｂ１，Ｂ２を有する半導体レーザ１００の構造は，ダブルチャネルと称される。
【００４６】
［工程１１（図１２）］
マスク１３をエッチング除去し，溝Ｂ１，Ｂ２の内壁を含む全面に第１絶縁膜（ＳｉＯ２膜）１４を形成する。
【００４７】
［工程１２（図１３）］
溝Ｂ１，Ｂ２に対してポリイミド１５を充填する。ポリイミド１５によって埋められた溝Ｂ１，Ｂ２は，一の活性領域（第１領域）を，周辺領域（第３領域）および他の活性領域から電気的に分離する役割を果たす。すなわち，溝Ｂ１および溝Ｂ２が形成される範囲が「素子分離領域」（第２領域）となる。
【００４８】
［工程１３（図１４）］
活性領域からポリイミド１５および第１絶縁膜１４をエッチング除去する。
【００４９】
［工程１４（図１５）］
全面に第２絶縁膜１６を形成する。この第２絶縁膜１６の材料として，ポリイミド１５との密着性が良好なＳｉＮ２を採用する。
【００５０】
［工程１５（図１６，図１）］
活性領域に位置する第２絶縁膜１６をエッチング除去する。これによって，第２絶縁膜１６にストライプ状の窓が開き，ｐ型ＩｎＧａＡｓ層１０の上面が一部露出する。
【００５１】
第２絶縁膜１６を除去することによってできた窓部に第１電極膜（Ａｕ／Ｚｎ膜）１７を蒸着法を用いて形成する。さらに，第２電極膜（Ａｕ膜）１８を蒸着法を用いて形成する。この第２電極膜１８は，図１に示すように，ワイヤがボンディングされるパッド部１８−１，活性領域を覆う活性領域電極部１８−２，および両者を電気的に接続するライン部１８−３から構成されている。パッド部１８−１は，周辺領域（第３領域）に属している。
【００５２】
ｎ型ＩｎＰ基板１の裏面に第３電極膜（Ａｕ／Ｇｅ／Ｎｉ膜）１９を蒸着法を用いて形成する。
【００５３】
以上の工程を経て形成された素子を，高速変調動作に適した形態でモジュール化する。この結果，半導体レーザ１００が完成する。
【００５４】
本実施の形態にかかる半導体レーザ１００の製造方法によれば，第３領域において，パッド部１８−１と第３電極膜１９との間に誘電率の小さい真性半導体から成るｉ型ＩｎＰ層１１が形成される。また，このｉ型ＩｎＰ層１１の存在によってパッド部１８−１と第３電極膜１９の間隔が拡がる。この結果，パッド部１８−１と第３電極膜１９との間の静電容量が小さい半導体レーザ１００が製造されることになる。この半導体レーザ１００によれば，抵抗Ｒの低減と静電容量Ｃの低減が両立し，結果的に高速変調動作が可能となる。
【００５５】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００５６】
工程９（図１０）において，マスク１２に覆われていない範囲のｉ型ＩｎＰ層１１をエッチング除去する際，エッチング液としてＨＢｒ（臭化水素）を用いると，残ったｉ型ＩｎＰ層１１は，図１７に示すように，順メサ形状となる。ｉ型ＩｎＰ層１１が順メサ形状を有することによって，以下の効果が得られる。
【００５７】
工程１１（図１２）において，ｉ型ＩｎＰ層１１の側壁へ第１絶縁膜１４が確実に蒸着される。第１絶縁膜１４が付着していない箇所が発生するいわゆる「段切れ」が防止され，半導体レーザ１００の製造歩留まりの向上が図られる。
【００５８】
半導体レーザ１００を，パッド部１８−１を下側になるように（ジャンクションダウンで）モジュール化する場合には，ｉ型ＩｎＰ層１１は，活性領域を支持する役割をも果たすことになる。ｉ型ＩｎＰ層１１が順メサ状に形成されると，活性領域を支持する力が向上する。この結果，例えばレーザ光の光軸調整が容易となる。
【００５９】
なお，ＨＢｒ（臭化水素）に代えて，塩酸と燐酸の混合液（ＨＣＬ：Ｈ３ＰＯ４＝３：１）をエッチング液として採用した場合も，ｉ型ＩｎＰ層１１は，順メサ形状にエッチングされる。
【００６０】
ｎ型ＩｎＰ基板１を有する半導体レーザ１００を例に，本発明の実施の形態を説明したが，ｎ型ＩｎＰ基板１に代えて，ｐ型半導体基板またはＧａＡｓ基板を採用しても同様の効果が得られる。
【００６１】
本発明の実施の形態にかかる半導体レーザ１００は，ＢＨ構造（Ｂｕｒｉｅｄ  Ｈｅｔｅｒｏ−ｓｔｒｕｃｔｕｒｅ）を有しているが，リッジ導波路構造に対しても，本発明は適用可能である。
【００６２】
【発明の効果】
以上説明したように，本発明にかかる光半導体素子および光半導体素子の製造方法によれば，上部電極膜と下部電極膜との間の静電容量を低減させることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体レーザの構造を示す断面斜視図である。
【図２】図１の半導体レーザの製造工程（１）を示す断面図である。
【図３】図１の半導体レーザの製造工程（２）を示す断面図である。
【図４】図１の半導体レーザの製造工程（３）を示す断面図である。
【図５】図１の半導体レーザの製造工程（４）を示す断面図である。
【図６】図１の半導体レーザの製造工程（５）を示す断面図である。
【図７】図１の半導体レーザの製造工程（６）を示す断面図である。
【図８】図１の半導体レーザの製造工程（７）を示す断面図である。
【図９】図１の半導体レーザの製造工程（８）を示す断面図である。
【図１０】図１の半導体レーザの製造工程（９）を示す断面図である。
【図１１】図１の半導体レーザの製造工程（１０）を示す断面図である。
【図１２】図１の半導体レーザの製造工程（１１）を示す断面図である。
【図１３】図１の半導体レーザの製造工程（１２）を示す断面図である。
【図１４】図１の半導体レーザの製造工程（１３）を示す断面図である。
【図１５】図１の半導体レーザの製造工程（１４）を示す断面図である。
【図１６】図１の半導体レーザの製造工程（１５）を示す断面図である。
【図１７】図１の半導体レーザの製造工程（９）において，他の方法を適用した場合の半導体レーザの断面図である。
【符号の説明】
１：ｎ型ＩｎＰ基板
２：活性層
３：ｐ型ＩｎＰ層
６：ｐ型ＩｎＰ層
７：ｎ型ＩｎＰ層
８：ｐ型ＩｎＰ層
９：ｐ型ＩｎＰ層
１０：ｐ型ＩｎＧａＡｓ層
１１：ｉ型ＩｎＰ層
１４：第１絶縁膜
１５：ポリイミド
１６：第２絶縁膜
１７：第１電極膜
１８：第２電極膜
１８−１：パッド部
１９：第３電極膜
１００：半導体レーザ
【図１】
2004319554.tif 000003
【図２】
2004319554.tif 000004
【図３】
2004319554.tif 000005
【図４】
2004319554.tif 000006
【図５】
2004319554.tif 000007
【図６】
2004319554.tif 000008
【図７】
2004319554.tif 000009
【図８】
2004319554.tif 000010
【図９】
2004319554.tif 000011
【図１０】
2004319554.tif 000012
【図１１】
2004319554.tif 000013
【図１２】
2004319554.tif 000014
【図１３】
2004319554.tif 000015
【図１４】
2004319554.tif 000016
【図１５】
2004319554.tif 000017
【図１６】
2004319554.tif 000018
【図１７】
2004319554.tif 000019