(57)【要約】【課題】光半導体素子と光ファイバ或いはレンズとの間のパッシブアライメントにおいて光半導体素子の高さ方向のアライメント精度を向上させる光半導体素子表面実装用シリコン基板とその製造方法を提供する。【解決手段】光半導体素子を半田実装するメタル配線３と、この光半導体素子と光結合する光学部材を位置決め固定する溝５とを原材料のシリコン基板１の表面に形成した光半導体素子表面実装用シリコン基板において、原材料のシリコン基板１の表面に成膜されたシリコン酸化膜層２の表面にメタル配線３を形成し、メタル配線３の表面の内の光半導体素子を実装する位置の近傍に半田堤防３１を形成した光半導体素子表面実装用シリコン基板とその製造方法。【選択図】　図１
2004138894.tif 000002
【特許請求の範囲】
【請求項１】
光半導体素子を半田実装するメタル配線と、この光半導体素子と光結合する光学部材を位置決め固定する溝とを原材料シリコン基板の表面に形成した光半導体素子表面実装用シリコン基板において、
原材料シリコン基板の表面に成膜されたシリコン酸化膜層の表面にメタル配線を形成し、メタル配線の表面の内の光半導体素子を実装する位置の近傍に半田堤防を形成したことを特徴とする光半導体素子表面実装用シリコン基板。
【請求項２】
請求項１に記載される光半導体素子表面実装用シリコン基板において、
シリコン酸化膜層には、メタル配線の表面の内の光半導体素子を実装すべき位置の近傍に対応して半田堤防を構成する突条を予め形成したことを特徴とする光半導体素子表面実装用シリコン基板。
【請求項３】
原材料シリコン基板に異方性エッチング処理を施して表面に光学部材位置決め固定用の溝を形成し、
シリコン基板の表面全面にシリコン酸化膜を成膜形成し、
シリコン基板の表面のシリコン酸化膜の内の突条に対応する領域以外の領域を規定の厚さまで除去し、シリコン酸化膜の一部に突条を残存形成し、
メタル配線はシリコン酸化膜上に突条を覆ってメタル層を成膜することにより形成し、
シリコン酸化膜の内の突条に対応する領域とはメタル配線の表面の内の光半導体素子を実装すべき位置の近傍に対応する領域であり、
メタル配線の内の光半導体素子を実装すべき位置に半田を付与することを特徴とする光半導体素子表面実装用シリコン基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光半導体素子表面実装用シリコン基板とその製造方法に関し、特に、光半導体素子と光ファイバ或いはレンズとの間のパッシブアライメントにおいて光半導体素子の高さ方向のアライメント精度を向上させる光半導体素子表面実装用シリコン基板とその製造方法に関する。
【０００２】
【従来の技術】
従来例を図４を参照して説明する。
図４に図示される如く、光半導体素子表面実装用シリコン基板の従来例において、メタル配線３はシリコン基板１の平坦な表面に対して被着形成されている。
なお、２はシリコン基板１の表面に形成される極く薄いシリコン酸化膜を示す。
４はメタル配線３の表面に予め適用された半田を示す。
シリコン基板１の表面に光半導体素子を実装するに際して、以上の半田４の表面に光半導体素子を位置決めしてこの半田を溶融させると、溶融した半田４はメタル配線３の表面に沿って流動する。その結果、半田４の高さは初期の高さと比較して低下する。溶融に起因する半田４の高さの低下は一定ではないので、この半田４によりシリコン基板１に半田付けされる光半導体素子の高さは半田の高さの変化分に左右され、光半導体素子の高さ方向の取り付け位置精度は低下することとなる。溶融に起因する半田４の高さが変化するという条件の下で、光半導体素子の高さ方向の取り付け位置精度を保証するに、実装作業条件のコントロールに関して多くの困難が伴う。
【０００３】
光半導体素子の半田による実装作業における高さ方向の取り付け位置を保証するに、光半導体素子の溶融状態の半田４への沈下量を何らかの方法で予測しておくことが行われている。例えば、予測沈下量が１μｍであるものとして、光半導体素子の２μｍの高さ位置に光軸を合わせるべく設計されたシリコン基板１の場合、シリコン基板１に対して予測沈下量の１μｍを見込んで３μｍの高さの溶融半田４を供給し、その瞬間、溶融半田４の表面に光半導体素子を載置する。
なお、光素子の半田実装に関わる技術分野において、半田の流れを制御するに溝を形成して半田を逃すことは従来技術として知られている（特許文献１　参照）。
【０００４】
【特許文献１】
実開昭６３−７９６５１号　公報
【０００５】
【発明が解決しようとする課題】
ところが、正確に予測沈下量を測定することは困難である。
この発明は、光半導体素子実装時の作業条件にあまり影響を受けないで光半導体素子の高さ位置精度を得ることのできる以上の困難を解消した光半導体素子表面実装用シリコン基板とその製造方法を提供するものである。
【０００６】
【課題を解決するための手段】
請求項１：光半導体素子を半田実装するメタル配線３と、この光半導体素子と光結合する光学部材を位置決め固定する溝５とを原材料のシリコン基板１の表面に形成した光半導体素子表面実装用シリコン基板において、原材料のシリコン基板１の表面に成膜されたシリコン酸化膜層２の表面にメタル配線３を形成し、メタル配線３の表面の内の光半導体素子を実装する位置の近傍に半田堤防３１を形成した光半導体素子表面実装用シリコン基板を構成した。
【０００７】
そして、請求項２：請求項１に記載される光半導体素子表面実装用シリコン基板において、シリコン酸化膜層２には、メタル配線３の表面の内の光半導体素子を実装すべき位置の近傍に対応して半田堤防６を構成する突条２１を予め形成した光半導体素子表面実装用シリコン基板を構成した。
また、請求項３：原材料シリコン基板１に異方性エッチング処理を施して表面に光学部材位置決め固定用の溝５を形成し、シリコン基板１の表面全面にシリコン酸化膜２を成膜形成し、シリコン基板１の表面のシリコン酸化膜２の内の突条２１に対応する領域以外の領域を規定の厚さまで除去し、シリコン酸化膜２の一部に突条２１を残存形成し、メタル配線３はシリコン酸化膜２上に突条２１を覆ってメタル層を成膜することにより形成し、シリコン酸化膜２の内の突条２１に対応する領域とはメタル配線の表面の内の光半導体素子を実装すべき位置の近傍に対応する領域であり、メタル配線３の内の光半導体素子を実装すべき位置に半田４を付与する特徴とする光半導体素子表面実装用シリコン基板の製造方法を構成した。
【０００８】
【発明の実施の形態】
この発明の実施の形態を図１の実施例を参照して説明する。
１は光半導体素子表面実装用シリコン基板を製造する素になる原材料のシリコン基板であり、長方形に構成されている。
５は断面Ｖ字溝であり、長方形のシリコン基板１の左右方向の右方の領域に左右方向に延伸して形成されている。
２は断面Ｖ字溝５を含むシリコン基板１の表面に形成されたシリコン酸化膜である。２’シリコン基板１の裏面に形成されたシリコン酸化膜を示す。２１はシリコン酸化膜２の一部に残存形成される短い突条２１であり、長方形のシリコン基板１の左右方向の左方の領域に断面Ｖ字溝５の中心の延長線に沿ってその近傍に形成されている。
【０００９】
３はメタル配線であり、長方形のシリコン基板１の左右方向の左方の領域に突条２１を覆ってＬ字状に屈曲して形成されている。Ｌ字状に屈曲したメタル配線３の内の上下方向の片は断面Ｖ字溝５の左端部に対向して位置決めされている。
メタル配線３を突条２１を覆って形成することにより、ここに３１により示される半田堤防が構成される。半田堤防３１の高さは、突条２１の高さとこの上面に形成されるメタル配線３の厚さの和に相当する。
４は半田であり、メタル配線３の内の上下方向の片に断面Ｖ字溝５の左端部に対向して付与されている。
【００１０】
図３を参照して光半導体素子表面実装用シリコン基板の製造工程を説明する。
（工程１）　シリコン基板１に異方性エッチング処理を施して表面に断面Ｖ字溝５を形成する。
（工程２）　シリコン基板１の表面全面にシリコン酸化膜２を成膜する。
シリコン酸化膜２は、シリコン基板１の使用時の半田付けの条件に従って、必要な厚さに成膜形成する。半田堤防３１を比較的高く２μｍ程度以上に形成する場合は、このシリコン酸化膜２はＣＶＤ法或いは火炎堆積法によりシリコン基板１上にシリコン酸化物を厚く積層して形成される。半田堤防を比較的低く２μｍ程度以下に形成する場合は、シリコン基板１を熱酸化して熱酸化膜を薄く形成し、これをシリコン酸化膜２とする。
【００１１】
（工程３）　シリコン基板１の表面のシリコン酸化膜２の内の突条２１に対応する領域以外の領域を規定の厚さまでエッチング除去し、シリコン酸化膜２の一部に必要な高さの突条２１を残存形成する。
（工程４）　シリコン基板１の表面にフォトリソグラフィ技術を適用し、マスクの開口に金属を物理蒸着してメタル配線３を形成する。この場合、長方形のシリコン基板１のシリコン酸化膜２の左右方向の左方の領域に突条２１を覆ってＬ字状に屈曲して形成し、その内の上下方向の片は断面Ｖ字溝５の左端部に対向して位置決めして形成される。ここで、半田堤防３１の高さは、結局、突条２１の高さとこの上面に形成されるメタル配線３の厚さの和に相当する。
【００１２】
メタル配線３は、また、シリコン酸化膜２上に物理蒸着により成膜形成したメタル層をエッチングして残存形成することができる。
工程３および工程４において、シリコン酸化膜２の内の突条２１に対応する領域とは、メタル配線の表面の内の光半導体素子を実装すべき位置の近傍に対応する領域である。即ち、光半導体素子は、光結合する光学部材の内の一方が取り付け固定される断面Ｖ字溝５の端部に対向して精密に位置決め実装され、メタル配線３はこの位置に形成される。
【００１３】
（工程５）　メタル配線３の内の上下方向の片に断面Ｖ字溝５の左端部に対向して半田４を付与する。
ここで、シリコン基板１に異方性エッチング処理を施して高精度に形成した上述の断面Ｖ字溝５に光ファイバを実装する。この光ファイバのコア高さに光半導体素子をアライメントする。半田４を溶融して光半導体素子をシリコン基板１に実装するに際して、半田堤防３１を形成したことにより、半田４が過剰に流出することが阻止される。これにより、断面Ｖ字溝５に高精度に位置決め固定された光ファイバのコアに対して、光半導体素子を精度良くアライメントして実装することができる。
【００１４】
以上の光半導体素子は光源、受光器を含む。光半導体素子に光結合する光学部材およびこれを実装する溝としては、光ファイバおよび断面Ｖ字溝が典型的なものであるが、その他、レンズとこれを実装する非Ｖ字形溝も、これらが高精度の位置決めを要する光学素子である限りこの発明の適用対象に含まれる。
【００１５】
【発明の効果】
以上の通りであって、この発明によれば、実装される光半導体素子の近傍のメタル配線下側のシリコン酸化膜の一部に短い突条を形成しておいて突条の高さとこの上面に形成されるメタル配線の厚さの和に相当する半田堤防を形成しておくことにより、半田溶融時に溶融半田が過剰に流出することが制限され、溶融半田流出量が制限された分だけ半田高さの変動は減少し、結局、光半導体素子の高さ方向の位置決めを精度を良くすることができる。
【００１６】
ところで、半田堤防３１を形成するに際して、（工程３）の通りのシリコン酸化膜２の一部に必要な高さの突条２１を残存形成するこの発明の構成を採用する代わりに、シリコン基板１自体をエッチングして半田堤防３１を形成する素となる突条を形成する方法を採用すると、次の▲１▼、▲２▼の不利益を蒙る。
▲１▼　シリコン基板をエッチングするには、先ず、表面にシリコン酸化膜を形成し、これをフォトリソグラフィによるマスクパターンで覆ってその酸化膜を部分的にエッチング除去し、次に、残ったシリコン酸化膜をマスクとしてシリコン基板のシリコン酸化膜の除去された部分をエッチングすることが行われる。
【００１７】
従って、シリコン基板に、突条と、断面Ｖ字溝その他の結合相手となる光学部材を実装する溝とを共に形成するには、それぞれ成形工程に先立って合わせて二度、シリコン酸化膜を成膜する必要があり、工程数の増加は避けられない。
▲２▼　更に、▲１▼の方法による場合、後段の断面Ｖ字溝を形成する工程に必要なマスクパターンとなるレジストをスピンコートすると、前段の工程により既に表面上に形成されている突条その他の凹凸部が傷害となってレジストがシリコン基板表面に均一にコートされない問題が生じる。この様な厚みムラを生起したレジストに対して露光、現像を行うと、厚みムラに応じた乱れがパターンに生じて、結果として形成される断面Ｖ字溝の位置決め精度が悪くなり、最終的に光半導体素子と光ファイバとの間の結合効率に影響する。
【００１８】
この発明によれば、これら▲１▼、▲２▼の不利を回避して、光ファイバをパッシブアライメントする断面Ｖ字溝の高精度位置出しおよび製造工程数の削減を達成しつつ半田堤防を形成することができ、溶融半田流れに起因する光半導体素子の高さ狂いの小さい光半導体素子の実装を安定して実施することができる。
【図面の簡単な説明】
【図１】実施例を説明する図。
【図２】図１の実施例の一部を拡大して示した図。
【図３】実施例の製造工程を説明する図。
【図４】従来例を説明する図。
【符号の説明】
１　シリコン基板　　　　　　　２　シリコン酸化膜
２’下面シリコン酸化膜　　　２１　突条
３　メタル配線　　　　　　　３１　半田堤防
４　半田　　　　　　　　　　　５　断面Ｖ字溝
【図１】
2004138894.tif 000003
【図２】
2004138894.tif 000004
【図３】
2004138894.tif 000005
【図４】
2004138894.tif 000006