(57)【要約】【課題】ショットキバリアダイオードの高耐圧化を、順方向電圧降下の増大及び逆回復時間の増大を抑制して達成することが困難であった。【解決手段】Ｎ型半導体領域１４とカソード側Ｎ＋型半導体領域１５とを有する半導体基板１０を用意する。基板１０におけるショットキバリア電極として機能する第１の電極１１の形成予定領域に、複数の内側Ｐ＋型半導体領域１６を形成し、これ等を囲む部分にガードリングとして機能する外側Ｐ＋型半導体領域１７を形成する。複数の内側Ｐ＋型半導体領域１６の相互間にアノード側Ｎ＋型半導体領域１８を配置する。第１の電極１１を内側Ｐ＋型半導体領域１６にオーミック接触させ、アノード側Ｎ＋型半導体領域１８にショットキバリア接触させる。外側Ｐ＋型半導体領域１７には第２の電極１２を接触させない。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
半導体基板と第１及び第２の電極とを備え、
前記基板は、
該基板の一方の主面に露出する部分を有するように配置された第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記基板の他方の主面との間に配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電型の第２の半導体領域と、
断面形状において、前記基板の一方の主面から前記第１の半導体領域の中に延びるように形成され且つ所定の相互間隔を有している複数の領域又は複数の部分から成る第２導電型の第３の半導体領域と、
平面的に見て前記第３の半導体領域の外側を前記第１の半導体領域を介して連続的又は断続的に囲むように配置され且つ前記基板の一方の主面から前記第１の半導体領域の中に延びている第２導電型の第４の半導体領域と、
前記複数の第３の半導体領域の相互間又は前記第３の半導体領域の前記複数の部分の相互間の少なくとも一部を埋めるように配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電型の第５の半導体領域とを有し、前記第１の電極は、前記第５の半導体領域にショットキ接触し且つ前記第３の半導体領域にオーミック接触し、且つ前記第４の半導体領域には接触しないように前記基板の一方の主面上に形成され、
前記第２の電極は、前記第２の半導体領域に電気的に接続されていることを特徴とするショットキバリアを有する半導体装置。
【請求項２】
前記第１の電極は前記第４の半導体領域よりも内側において前記第１の半導体領域に接触していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第５の半導体領域は前記第３の半導体領域の深さ以下の深さに形成されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第３及び第５の半導体領域の深さは、前記第１の半導体領域の厚みの１／６以上であることを特徴とする請求項１又は２又は３記載の半導体装置。
【請求項５】
前記複数の第３の半導体領域の相互間又は前記第３の半導体領域の複数の部分の相互間隔は、定格の逆方向電圧を前記第１及び第２の電極間に印加した時に空乏層によって埋められるように決定されていることを特徴とする請求項１又は２又は３又は４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ショットキバリアダイオ−ド等のショットキバリアを有する半導体装置に関する。
【０００２】
【従来の技術】
従来のショットキバリアダイオードは、図１に示すように、Ｎ＋型半導体領域１と、その一方の主面に形成されたＮ型半導体領域２と、Ｎ型半導体領域２内に形成されたＰ型半導体領域から成るガードリング領域３とを有している。
半導体基板の一方の主面には絶縁膜４が形成されており、Ｎ型半導体領域２の上面は絶縁膜４の中央側に設けられた開口から露出している。絶縁膜４の開口内に形成されたアノード電極５はＮ型半導体領域２の一方の主面に接触し、その界面にショットキ障壁を形成する。また、半導体基板の他方の主面にはカソード電極６が形成されており、Ｎ＋型半導体領域１の他方の主面に低抵抗接触（オーミック接触）している。
【０００３】
【発明が解決しようとする課題】
ガードリング領域３を有さない典型的なショットキバリアダイオードは、ＰＮ接合を用いた高速リカバリーダイオード等に比較して順方向電圧降下が低く、また、多数キャリアデバイスであるため逆回復時間ｔｒｒを極めて小さくできるという利点を有する。この反面、ショットキバリアダイオードは、ＰＮ接合ダイオードに比較して高耐圧化が難しく、また、絶縁膜とアノード電極との界面での電界集中により、逆方向電流が増大しやすいという欠点を有する。
このため、図１に示すように、絶縁膜４とアノード電極５との境界を含むようにガードリング領域３を形成し、ショットキバリアの周辺耐圧の向上、逆方向電流の抑制を図っている。
しかし、このようなガードリング領域３を形成したショットキバリアダイオードでは、ガードリング領域３から延びる空乏層がＮ＋型半導体領域１に到達することで耐圧が決定される。即ち、空乏層の広がりがＮ＋型半導体領域１で制限され、耐圧向上も制限される。このため、高耐圧化を図るためには、Ｎ型半導体領域２の比抵抗を高くし、且つＮ型半導体領域２の厚みを大きくする必要がある。ところが、このように高耐圧が得られるようにＮ型半導体領域２の比抵抗を高くし、またＮ型半導体領域２の厚みを大きくすると、ショットキバリアダイオードの利点である高周波特性（スイッチング特性）と順方向特性が著しく損なわれる。
【０００４】
そこで、本発明の目的は、順方向特性及び耐圧特性の両方を良くすることができるショットキバリアを有する半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、半導体基板と第１及び第２の電極とを備え、前記基板は、該基板の一方の主面に露出する部分を有するように配置された第１導電型の第１の半導体領域と、前記第１の半導体領域と前記基板の他方の主面との間に配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電型の第２の半導体領域と、断面形状において、前記基板の一方の主面から前記第１の半導体領域の中に延びるように形成され且つ所定の相互間隔を有している複数の領域又は複数の部分から成る第２導電型の第３の半導体領域と、平面的に見て前記第３の半導体領域の外側を前記第１の半導体領域を介して連続的又は断続的に囲むように配置され且つ前記基板の一方の主面から前記第１の半導体領域の中に延びている第２導電型の第４の半導体領域と、前記複数の第３の半導体領域の相互間又は前記第３の半導体領域の前記複数の部分の相互間の少なくとも一部を埋めるように配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電型の第５の半導体領域とを有し、前記第１の電極は、前記第５の半導体領域にショットキ接触し且つ前記第３の半導体領域にオーミック接触し、且つ前記第４の半導体領域には接触しないように前記基板の一方の主面上に形成され、前記第２の電極は、前記第２の半導体領域に電気的に接続されていることを特徴とするショットキバリアを有する半導体装置に係わるものである。
【０００６】
また、請求項２に示すように、前記第１の電極は前記第４の半導体領域よりも内側において前記第１の半導体領域に接触していることが望ましい。
また、請求項３に示すように、前記第５の半導体領域は前記第３の半導体領域の深さ以下の深さに形成されていることが望ましい。
また、請求項４に示すように、前記第３及び第５の半導体領域の深さは、前記第１の半導体領域の厚みの１／６以上であることが望ましい。
また、請求項５に示すように、前記第３の半導体領域の相互間隔は、定格の逆方向電圧を前記第１及び第２の電極間に印加した時に空乏層によって埋められるように決定されていることが望ましい。
【０００７】
【発明の効果】
本願の各請求項の発明は次の効果を有する。
（１）　平面的に見て第３の半導体領域に囲まれている第５の半導体領域には、逆方向電圧印加時に空乏層が広がり、また第３の半導体領域に隣接する第１の半導体領域にも空乏層が広がり、また、第４の半導体領域を囲む部分にも空乏層が広がる。従って、上記複数の空乏層の組み合せによって逆方向の耐圧が決定され、逆方向耐圧の優れた半導体装置を提供することができる。
（２）　順方向電圧印加時のショットキバリア即ち障壁を通って流れる多数キャリアの通路となる第５の半導体領域は第１の半導体領域よりも不純物濃度が高く且つ抵抗率が低いので、多数キャリアの通路の順方向電圧降下が小さくなる。
（３）　第４の半導体領域は第１の電極に接続されていない。従って、逆方向電圧印加時における第４の半導体領域と第１の半導体領域との間のＰＮ接合及びこの近傍での電界強度の変化が図１の従来構造の場合よりも緩やかになり、耐圧特性が良くなる。
【０００８】
【第１の実施形態】
次に、図１及び図２を参照して本発明の第１の実施形態を説明する。
本発明の第１の実施形態に従う半導体装置としてのショットキバリアを有するダイオードは図１に示すように、シリコン又は３−５族化合物半導体等の半導体基板１０と第１及び第２の電極１１、１２と、絶縁膜１３とから成る。
【０００９】
半導体基板１０は、第１の半導体領域としてのＮ型半導体領域１４と、第２の半導体領域としてのカソード側Ｎ＋型半導体領域１５と、第３の半導体領域としての内側Ｐ＋型半導体領域１６と、第４の半導体領域又はガードリング領域としての外側Ｐ＋型半導体領域１７と、第５の半導体領域としてのアノード側Ｎ＋型半導体領域１８とから成る。
【００１０】
Ｎ型半導体領域１４は、カソード側Ｎ＋型半導体領域１５の上面に周知のエピタキシャル成長により形成されたものである。Ｎ型半導体領域１４の比抵抗は２．５Ωｃｍであり、従来のＪＢＳ構造のダイオード、即ちショットキ接合とＰＮ接合とが交互に配置されたダイオードのＮ型半導体領域の比抵抗（４．５Ωｃｍ）よりも小さくなっている。これは、図２のダイオードは、従来のダイオードのようにガードリングから延びる空乏層がＮ＋型半導体領域１５に到達することで耐圧が決定される構造ではなく、後述のように半導体基板１０の一方の主面１９側に形成されたＰ＋型半導体領域１６、１７とＮ＋型半導体領域１８を埋めるように形成される空乏層によって耐圧が負担される構造であり、アノード側Ｎ＋型半導体領域１８及びＮ型半導体領域１４の比抵抗を相対的に小さく設定できるからである。
また、図２では、Ｎ型半導体領域１４の基板１０の一方の主面１９からの厚みが比較的薄い１２μｍに決定されている。これは、図２のダイオードでは図１の従来のダイオードのようにガードリング領域３から延びる空乏層がＮ＋型半導体領域１に到達することによって耐圧が決定される構造でないためである。
【００１１】
カソード側Ｎ＋型半導体領域１５は、Ｎ型半導体領域１４よりも高い不純物濃度を有し且つ低い抵抗率を有し、Ｎ型半導体領域１４と基板１０の他方の主面２０との間に配置されている。
【００１２】
内側Ｐ＋型半導体領域１６は、図３に示すように平面的に見て分散配置された複数（２５個）の領域から成る。各内側Ｐ＋型半導体領域１６は、図３の平面形状において所定の相互間隔Ｗ１、例えば２．９４μｍを有して５行５列に規則正しく配置されている。また、図２の断面形状においても、内側Ｐ＋型半導体領域１６は所定の相互間隔を有して並置されている。各内側Ｐ＋型半導体領域１６の深さは基板１０の一方の主面１９からのＮ型半導体領域１４の厚みＷｎの１／６以上且つＷｎ未満に設定されている。即ち、Ｐ＋型半導体領域１６はカソード側Ｎ＋型半導体領域１５に到達しない例えばＷｎ／４＝２．９６μｍの深さを有する。Ｐ＋型半導体領域１６、１７の好ましい深さは第１の半導体領域１４の厚みＷｎの１／６〜１／２、より好ましい深さはＷｎの１／５〜１／３である。各内側Ｐ＋型半導体領域１６の幅は例えば３．０６μｍである。
【００１３】
外側Ｐ＋型半導体領域１７は、ガードリング領域として機能させるために、複数の内側Ｐ＋型半導体領域１６の平面的に見た最外周の包絡線から所定間隔Ｗ２だけ離れた位置に環状に配置されている。外側Ｐ＋型半導体領域１７は平面パターンを除いて内側Ｐ＋型半導体領域１６と同一の深さ、同一の幅、同一の不純物濃度に形成されている。外側Ｐ＋型半導体領域１７の表面は絶縁膜１３で覆われ、第１の電極１１に接続されていない。
内側及び外側Ｐ＋型半導体領域１６、１７を同時に形成する時には、周知のフォトリソグラフィ技術によって形成したシリコン酸化膜等から成る拡散マスクを使用し、Ｎ型半導体領域１４即ち基板１０の一方の主面１９からＰ型不純物を選択的にイオン注入し、これを熱拡散（ドライブン）する。内側及び外側Ｐ＋型半導体領域１６、１７のＰ型不純物濃度はＮ型半導体領域１４のＮ型不純物濃度よりも高く、内側及び外側Ｐ＋型半導体領域１６、１７の表面不純物濃度は例えば３．５×１０１６ｃｍ−３である。
【００１４】
アノード側Ｎ＋型半導体領域１８は、内周側Ｐ＋型半導体領域１６の相互間に配置され、図３の平面形状において網目状又は格子状パターンに形成されている。アノード側Ｎ＋型半導体領域１８のＮ型不純物濃度はＮ型半導体領域１４のＮ型不純物濃度よりも高く且つ内側Ｐ＋型半導体領域１６のＰ型不純物濃度よりも低く、このアノード側Ｎ＋型半導体領域１８のＮ型表面不純物濃度は例えば１．３×１０１６ｃｍ−３である。
図２においてアノード側Ｎ＋型半導体領域１８の基板１０の一方の主面１９からの深さは、２．７１μｍであって、Ｐ＋型半導体領域１６の深さよりも若干浅い。アノード側Ｎ＋型半導体領域１８の好ましい深さはＷｎの１／６〜１／２、より好ましい深さはＷｎの１／５〜１／３である。また、アノード側Ｎ＋型半導体領域１８の幅はＰ＋型半導体領域１６の相互間隔Ｗ１と同一の２．９４μｍである。
なお、アノード側Ｎ＋型半導体領域１８の幅をＰ＋型半導体領域１６の相互間隔Ｗ１よりも少し狭くすることができる。この場合には、Ｐ＋型半導体領域１６の相互間にＮ＋型半導体領域１８とＮ型半導体領域１４との両方が配置される。
【００１５】
アノード側Ｎ＋型半導体領域１８を形成する時には、Ｐ＋型半導体領域１６、１７の形成と同様に、Ｎ型半導体領域１４の主面即ち基板１０の一方の主面１９に、周知のフォトリソ技術によってシリコン酸化膜等から成る拡散マスクを形成し、このマスクを使用してＮ型不純物を選択的にイオン注入し、これを熱拡散（ドライブイン）する。
【００１６】
アノード電極即ち第１の電極１１は、Ｎ型半導体領域１４及びＮ＋型半導体領域１８に対してショットキ障壁（バリア）を生成することができる金属（例えばチタンとアルミニウム）から成る。この第１の電極１１は、図２及び図３から明らかなように、基板１０の一方の主面１９に配置され、Ｎ＋型半導体領域１８及びＮ型半導体領域１４にショットキ接触し、内側Ｐ＋型半導体領域１６に低抵抗接触している。しかし、第１の電極１１は外側Ｐ＋型半導体領域１７には接続されていない。外側Ｐ＋型半導体領域１７の表面及びＮ型半導体領域１４の基板１０の一方の主面１９への露出面は例えば、シリコン酸化膜から成る絶縁膜１３で被覆されている。
なお、図２では第１の電極１１の外周端が外側Ｐ＋型半導体領域１７と内側Ｐ＋型半導体領域１６との間に配置されているが、点線で示すように絶縁膜１３の上にフィールドプレートとして延在させることができる。
【００１７】
カソード電極即ち第２の電極１２は、基板１０の他方の主面２０に配置され且つＮ＋型半導体領域１５に低抵抗接触即ち電気的に接続されている。
【００１８】
図２のショットキバリアダイオードに順方向電圧、即ち第１の電極１１の電位が第２の電極１２の電位よりも高くなる電圧を第１及び第２の電極１１、１２間に印加すると、第１の電極１１とアノード側Ｎ＋型半導体領域１８とＮ型半導体領域１４とカソード側Ｎ＋型半導体領域１５と第２の電極１２とから成る経路でショットキ障壁を通る多数キャリアに基づく電流が流れ、且つ第１の電極１１と内側Ｐ＋型半導体領域１６とＮ型半導体領域１４とカソード側Ｎ＋型半導体領域１５と第２の電極１２から成る通路でＰＮ接合を通る電流が流れる。
【００１９】
第１の電極１１の電位が第２の電極１２の電位よりも低くなる逆方向電圧を第１及び第２の電極１１、１２間に印加すると、内側Ｐ＋型半導体領域１６とＮ＋型半導体領域１８との界面に形成されるＰＮ接合、内側Ｐ＋型半導体領域１６とＮ型半導体領域１４との界面に形成されるＰＮ接合、及び第１の電極１１とＮ＋型半導体領域１８との界面に形成されるショットキ接合、及び外側Ｐ＋型半導体領域１７とＮ型半導体領域１４との間のＰＮ接合からそれぞれ空乏層が広がる。定格の逆方向電圧又は許容最大逆方向電圧が第１及び第２の電極１１、１２間に印加されると、図２で点線２１で示すように上記各接合から広がる空乏層が連続して一体化される。内側Ｐ＋型半導体領域１６の相互間即ちアノード側Ｎ＋型半導体領域１８の全部に空乏層が広がる。また、最外周の内側Ｐ＋型半導体領域１６と外側Ｐ＋型半導体領域１７との間は不純物濃度が比較的低いＮ型半導体領域１４であるので、空乏層が延びやすく、この間も空乏層で埋められる。外側Ｐ＋型半導体領域１７は第１の電極１１に接続されていないが、第１及び第２の電極１１、１２間の電圧を抵抗で分割した電位が外側Ｐ＋型半導体領域１７に与えられ、この外側Ｐ＋型半導体領域１７の囲りのＮ型半導体領域１４にも空乏層が広がる。図２では点線２１による空乏層がＮ型半導体領域１４内のみに延びているが、逆方向電圧が大きい時にはカソード側Ｎ＋型半導体領域１５に達する又は侵入するように空乏層が広がることもある。
【００２０】
本実施形態によれば次の効果が得られる。
（１）　ガードリング領域として機能する外側Ｐ＋型半導体領域１７のみでなく、第１の電極１１に接続された複数の内側Ｐ＋型半導体領域１６を設けたので、基板１０の中央部分で平坦性が良く、基板１０の周辺部でなだらかに徐々に狭くなる空乏層を得ることができ、安定的に高耐圧化を達成することができる。
即ち、図１の従来のショットキバリアダイオードでは、Ｐ＋型ガードリング領域３から延びる空乏層とショットキ接合から延びる空乏層との連続性が悪く、Ｐ＋型ガードリング領域３から延びる空乏層に逆方向電圧が集中的に加わり、この領域でピンポイント的にブレークダウンを発生することがあった。このため、ショットキバリアダイオードの高耐圧化が困難であり且つ量産時における耐圧のバラツキが大きくなった。これに対して、本発明に従う図２のショットキバリアダイオードでは、逆方向電圧印加時に、点線２１で示す空乏層を局所的電界集中を防ぐことができる理想又はこれに近い状態に形成することができ、高耐圧化が達成され且つ量産時における耐圧のバラツキが少なくなる。なお、基板１０の外周側でのブレークダウンの防止は、外側Ｐ＋型半導体領域１７を第１の電極１１に接続しないことによって達成されている。即ち、内側Ｐ＋型半導体領域１６とＮ型半導体領域１４との間のＰＮ接合には第１及び第２の電極１１、１２間の電圧が直接に印加され、空乏層が比較的大きく広がるが、外側Ｐ＋型半導体領域１７には第１及び第２の電極１１、１２間の電圧が分割して印加されるために外側Ｐ＋型半導体領域１７とＮ型半導体領域１４との間のＰＮ接合からの空乏層の広がりは内側Ｐ＋型半導体領域１６からの空乏層の広がりよりも小さくなり、基板１０の周辺に向って徐々に狭くなる空乏層を得ることができ、耐圧特性が良くなる。
（２）　耐圧が図１の従来と同一で良い場合には、Ｎ型半導体領域１４の厚さを図１よりも薄く（例えば１／４）して順方向耐圧降下を小さくすることができる。
（３）　内側Ｐ＋型半導体領域１６を設けて耐圧向上を図っているにも拘らず、内側Ｐ＋型半導体領域１６の相互間にＮ型半導体領域１４よりも抵抗率の低いＮ＋型半導体領域１８が配置されているので順方向電圧降下を小さくすることができる。
（４）　ダイオードのスイッチング特性が比較的良好になる。即ち、図２のダイオードでは、電界緩和を良好に達成する空乏層を形成するＰＮ接合を得るための内側Ｐ＋型半導体領域１６の間に、Ｎ型半導体領域１４よりも相対的に不純物濃度の高いＮ＋型半導体領域１８が形成されている。このため、図１の従来のガードリング領域３を備えたショットキバリアダイオードに比較してＰ＋型半導体領域１６、１７の面積は増大しているが、内側Ｐ＋型半導体領域１６の大部分は比較的不純物濃度の高いＮ＋型半導体領域１８に接触しているので、内側Ｐ＋型半導体領域１６からの少数キャリアの注入量が抑制され且つ伝導度変調が抑制される。この結果、順方向電圧印加の終了時即ち逆方向電圧印加の開始時におけるＮ＋型半導体領域１８における少数キャリアの蓄積量が少なくなり、アノード側Ｎ＋型半導体領域１８を設けない場合に比べて逆回復時間が短くなり、スイッチング速度が速くなる。
（５）　Ｎ型半導体領域１４の不純物濃度が従来のＪＢＳ構造のそれよりも低く決定され且つこの厚みＷｎも１２μｍと小さいので、内側Ｐ＋型半導体領域１６からＮ型半導体領域１４への少数キャリアの注入が従来のＪＢＳ構造の場合よりも少なくなり、逆回復時間が短くなり、スイッチング速度が速くなる。また、順方向電圧降下も従来のＪＢＳ構造のものよりも小さくなる。
（６）　基板１０の第１の電極１１の周辺における絶縁膜１３の下に空乏層が形成されるので、逆方向電圧印加時の漏れ電流を小さくすることができる。
【００２１】
【第２の実施形態】
次に、図４を参照して第２の実施形態のショットキバリアダイオードを説明する。但し、図４及び後述する図５において、図２及び図３と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【００２２】
第２の実施形態のショットキバリアダイオードは、図２及び図３の外側Ｐ＋型半導体領域１７を１７ａに変形し、この他は図２及び図３と同一に構成したものである。図４の外側Ｐ＋型半導体領域１７ａは、複数個（２４個）設けられている。図１４の複数個の外側Ｐ＋型半導体領域１７ａは、図３の外側Ｐ＋型半導体領域１７と同一の位置に分散配置されている。即ち、外側Ｐ＋型半導体領域１７ａは、定格の逆方向電圧印加時に、これ等の相互間のＮ型半導体領域１４が空乏層で埋まるような間隔Ｗ１を有して断続的に配列されている。
【００２３】
図４のように外側Ｐ＋型半導体領域１７ａを形成しても逆方向電圧印加時には図２と同様な空乏層を得ることができる。従って、第２の実施形態によっても第１の実施形態と同一の効果を得ることができる。
【００２４】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）　図５に示すように、内側Ｐ＋型半導体領域１６及びアノード側Ｎ＋型半導体領域１８を環状に形成することができる。この場合にも、複数のＰ＋型半導体領域１６の相互間隔を空乏層で埋まるように設定する。これにより、第１及び第２の実施形態と同一の効果が得られる。
（２）　図３の内側Ｐ＋型半導体領域１６を格子状又は網目状又は櫛歯状に形成し、格子、網目又は櫛歯の断面形状において所定の相互間隔を有して並置される複数の部分の相互間にアノード側Ｎ＋型半導体領域１８を配置することができる。即ち、概略的には、図３のＮ＋型半導体領域１８の部分を第３の半導体領域としてのＰ＋型半導体領域１６に置き換え、図３のＰ＋型半導体領域１６の部分をＮ＋型半導体領域１８に置き換えることができる。なお、この場合には内側Ｐ＋型半導体領域が連続する１個となり、この１個の内側Ｐ＋型半導体領域が互いに対向する複数の部分を有することになる。
（３）　カソード側Ｎ＋型半導体領域１５の延長部を基板１０の一方の主面１９に導出し、ここに第２の電極１２を接続することができる。
（４）　Ｐ＋型半導体領域１６、１７の深さ及びＮ＋型半導体領域１８の深さを任意に変えることができる。しかし、半導体基板１０の一方の主面１９に形成されるＰ＋型半導体領域１６、１７とＮ＋型半導体領域１８の深さは、半導体基板１０の一方の主面側に電界集中を良好に緩和できる空乏層を形成するために、Ｎ型半導体領域１４の厚みの１／６以上、好ましくは１／５以上に設定するのが望ましい。一方、Ｐ＋型半導体領域１６、１７とＮ＋型半導体領域１８があまり深すぎると、空乏層がポイント的にカソード側Ｎ＋型半導体領域１５に到達し、高耐圧化が安定して得られない。従って、Ｎ型半導体領域１４の厚みの１／２以下、好ましく１／３以下に設定するのが望ましい。
（５）　各領域の不純物濃度を任意に変えることができる。しかし、所定の逆方向電圧が印加された時に、図２で点線２１で示すような連続した空乏層を得るために、Ｐ＋型半導体領域１６、１７及びアノード側Ｎ＋型半導体領域１８の不純物濃度は、好ましくは、Ｎ型半導体領域１４の不純物濃度の５〜１００倍に設定する。
【図面の簡単な説明】
【図１】従来のショットキバリアダイオードの断面図である。
【図２】本発明の第１の実施形態のショットキバリアダイオードを図３Ａ−Ａに相当する部分で示す断面図である。
【図３】図２の半導体基板の表面を示す平面図である。
【図４】第２の実施形態のショットキバリアダイオードの基板を図３と同様に示す平面図である。
【図５】変形例のショットキバリアダイオードの基板の一部を示す平面図である。
【符号の説明】
１０　基板
１１、１２　第１及び第２の電極
１４　Ｎ型半導体領域
１５　カソード側Ｎ＋型半導体領域
１６　内側Ｐ＋型半導体領域
１７　外側Ｐ＋型半導体領域
１８　アノード側Ｎ＋型半導体領域
【図１】
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【図２】
2004014662.tif 000004
【図３】
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【図４】
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【図５】
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