(57)【要約】【課題】本発明は、半導体メモリチップの周辺領域に配置される内部電源電圧発生回路において、スタンドバイ時専用の電源回路を不要とし、チップサイズを削減できるようにすることを最も主要な特徴としている。【解決手段】たとえば、半導体メモリチップがアクティブ状態の時には、アクティブ−スタンドバイ切り替え制御回路５１により、リングオシレータ回路２１からの出力信号ＲＩＮＧＡＣ（ＯＵＴ）を選択し、ポンプ回路１２を高速動作させる。スタンドバイ状態の時には、アクティブ−スタンドバイ切り替え制御回路５１により、リングオシレータ回路２２からの出力信号ＲＩＮＧＳＢ（ＯＵＴ）を選択し、ポンプ回路１２を低速動作させる。このように、アクティブ時専用の１つのポンプ回路１２を、スタンドバイ時用のポンプ回路として兼用させることが可能な構成となっている。【選択図】    図１
2004319044.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に搭載される半導体集積回路装置であって、
低速動作が可能な、高速動作用の電源回路と、
前記半導体チップにおける電源電圧の変化を検知する検知回路と、
前記検知回路の検知出力と所定のコマンド信号とにより、前記半導体チップのアクティブ状態が判断される場合に、前記高速動作用の電源回路を高速動作させるように制御する制御回路と、
前記半導体チップのスタンドバイ状態時には、前記高速動作用の電源回路の制御を低速動作制御に切り替える切り替え回路とを具備したことを特徴とする半導体集積回路装置。
【請求項２】
前記切り替え回路は、前記制御回路からの制御信号にもとづいて、前記半導体チップがスタンドバイ状態に有るか否かを判別することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
アクティブ状態時用のリングオシレータとスタンドバイ状態時用のリングオシレータとをさらに具備し、
前記切り替え回路は、前記判別結果にしたがって、前記高速動作用の電源回路に供給するリングオシレータからの出力信号を切り替えることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記切り替え回路は、前記検知回路の検知出力と前記制御回路からの制御信号とにもとづいて、前記半導体チップがスタンドバイ状態に有るか否かを判別することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
低速動作が可能な、前記高速動作用の電源回路は、複数の高速動作用の電源回路のうちの少なくとも１つであり、
前記半導体チップのスタンドバイ状態時、低速動作が可能な、前記高速動作用の電源回路以外の、前記複数の高速動作用の電源回路は非動作状態になることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
半導体チップ上に搭載される半導体集積回路装置であって、少なくとも１つは低速動作が可能な高速動作用の電源回路を含む、複数の高速動作用の電源回路と、
前記半導体チップにおける電源電圧の変化を検知する検知回路と、
前記検知回路の検知出力と所定のコマンド信号とにより、前記半導体チップのアクティブ状態が判断される場合に、前記少なくとも１つは低速動作が可能な高速動作用の電源回路を含む、前記複数の高速動作用の電源回路を高速動作させるように制御する制御回路と、
前記半導体チップのスタンドバイ状態時には、前記少なくとも１つは低速動作が可能な高速動作用の電源回路を、前記高速動作制御から低速動作制御に切り替える切り替え回路とを具備したことを特徴とする半導体集積回路装置。
【請求項７】
前記切り替え回路は、前記制御回路からの制御信号にもとづいて、前記半導体チップがスタンドバイ状態に有るか否かを判別することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
アクティブ状態時用のリングオシレータとスタンドバイ状態時用のリングオシレータとをさらに具備し、
前記切り替え回路は、前記判別結果にしたがって、前記少なくとも１つは低速動作が可能な高速動作用の電源回路に供給するリングオシレータからの出力信号を切り替えることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記切り替え回路は、前記検知回路の検知出力と前記制御回路からの制御信号とにもとづいて、前記半導体チップがスタンドバイ状態に有るか否かを判別することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
前記半導体チップのスタンドバイ状態時、前記少なくとも１つは低速動作が可能な高速動作用の電源回路以外の、前記複数の高速動作用の電源回路は非動作状態になることを特徴とする請求項６に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するもので、特に、半導体メモリの内部電源電圧発生回路に関するものである。
【０００２】
【従来の技術】
通常、半導体メモリチップにおいては、内部電源電圧発生回路が搭載されている（たとえば、特許文献１参照）。
【０００３】
内部電源電圧発生回路の中で、特に、昇圧電源回路および降圧電源回路（以下、ポンプ回路と略記する）はパターン面積が大きい。ポンプ回路は、外部電源電圧ＶＤＤ，ＶＳＳをもとに、外部電源電圧ＶＤＤ以上または外部電源電圧ＶＳＳ以下の内部電源電圧を発生させるものである。ポンプ回路のパターン面積が他の回路に比べ大きい理由は、巨大なＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを多用するからである。
【０００４】
このポンプ回路で作られる内部電源電圧には、基板電圧やワード線（ＷＬ）電圧などがある。ワード線電圧（ＶＰＰ）を発生するポンプ回路の場合、半導体メモリチップのアクティブ（Ａｃｔｉｖｅ）状態時とスタンドバイ（Ｓｔａｎｄｂｙ）状態時とで、負荷電流（ＩＰＰ）が桁違いに変化する。このことから、半導体メモリチップには、たとえばワード線電圧発生用のポンプ回路として、アクティブ時専用のポンプ回路とスタンドバイ時専用のポンプ回路とが別個に用意されている。これにより、負荷電流（ＩＰＰ）の供給不足（ＶＰＰレベルの低下）および負荷電流（ＩＰＰ）の供給過多（ＶＰＰレベルの上昇）を防ぐ工夫がなされている。
【０００５】
図１４は、従来の内部電源電圧発生回路の構成例を示すものである。この内部電源電圧発生回路は、たとえばワード線電圧（ＶＰＰ）の発生に用いられるもので、アクティブ時専用の複数のポンプ回路（Ａｃｔｉｖｅ−ｐｕｍｐ）１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎ、および、スタンドバイ時専用の１つのポンプ回路（Ｓｔａｎｄｂｙ−ｐｕｍｐ）１０２を有している。各ポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎは、リングオシレータ回路（Ａｃｔｉｖｅ−Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）１０３からの出力信号ＲＩＮＧＡＣに応じて高速動作されるようになっている。このリングオシレータ回路１０３は、アクティブポンプ（Ａｃｔｉｖｅ−ｐｕｍｐ）制御回路１０５からの制御信号ＥＮＡＢＬＥによって制御されるようになっている。このアクティブポンプ制御回路１０５には、たとえば、リミッター回路であるＶＰＰレベル検知回路（レベル補償回路）１０６からのリミッター信号ＶＰＰＬＩＭＩＴ、および、ワード線（ＷＬ）の駆動を必要とするコマンド信号ＣＯＭＭＡＮＤが供給されるようになっている。
【０００６】
一方、上記ポンプ回路１０２は、リングオシレータ回路（Ｓｔａｎｄｂｙ−Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）１０４からの出力信号ＲＩＮＧＳＢに応じて低速動作されるようになっている。このリングオシレータ回路１０４には、上記ＶＰＰレベル検知回路１０６からのリミッター信号ＶＰＰＬＩＭＩＴが供給されるようになっている。
【０００７】
なお、上記リングオシレータ回路１０３，１０４はポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎおよびポンプ回路１０２の動作周期を制御するもので、この周期を変えることにより、ポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎおよびポンプ回路１０２の負荷電流（ＩＰＰ）の供給能力を変化させることも可能である。また、上記ＶＰＰレベル検知回路１０６は、ポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎまたはポンプ回路１０２で発生したワード線電圧（ＶＰＰ）が規定電圧通りになっているかを検知し、その結果に応じて、上記ポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎおよびポンプ回路１０２のオン／オフを制御するものである。
【０００８】
ここで、上記ポンプ回路１０２は、たとえば、定常的に発生する半導体メモリチップのＰＮ接合部での微小リークを補うもので、その負荷電流（ＩＰＰ）の供給能力は〜数百μＡ程度である。これに対し、上記ポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎが、たとえば、半導体メモリチップが動作するごとにランダムに選択されるワード線（ＷＬ）の容量性負荷電流（過渡電流）を補うものである場合、上記ポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎは、負荷電流（ＩＰＰ）を一定時間（デバイスの動作周期）内に供給する必要が有るため、〜数十ｍＡの供給能力が必要となる。
【０００９】
【特許文献１】
特開２００２−２０３３９５
【００１０】
【発明が解決しようとする課題】
このように、ポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎは、ポンプ回路１０２よりも高い負荷電流（ＩＰＰ）供給能力が要求される。それ故、ポンピングするキャパシタの面積も大きくなる。また、ポンプ回路の個数も、アクティブ時専用のポンプ回路の方が、スタンドバイ時専用のポンプ回路よりも多い。
【００１１】
ポンプ回路１０１ａ，１０１ｂ，１０１ｃ，〜，１０１ｎおよびポンプ回路１０２は、半導体メモリチップ内に複数存在し、半導体メモリチップ上のメモリセルアレイ領域を除く周辺領域の数％を占める。したがって、１個のポンプ回路でも削減できれば、チップサイズ削減の効果は大きい。
【００１２】
そこで、この発明は、スタンドバイ時専用の電源回路を不要にでき、チップサイズを削減することが可能な半導体集積回路装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本発明の一態様によれば、半導体チップ上に搭載される半導体集積回路装置であって、低速動作が可能な、高速動作用の電源回路と、前記半導体チップにおける電源電圧の変化を検知する検知回路と、前記検知回路の検知出力と所定のコマンド信号とにより、前記半導体チップのアクティブ状態が判断される場合に、前記高速動作用の電源回路を高速動作させるように制御する制御回路と、前記半導体チップのスタンドバイ状態時には、前記高速動作用の電源回路の制御を低速動作制御に切り替える切り替え回路とを具備したことを特徴とする半導体集積回路装置が提供される。
【００１４】
また、本発明の一態様によれば、半導体チップ上に搭載される半導体集積回路装置であって、少なくとも１つは低速動作が可能な高速動作用の電源回路を含む、複数の高速動作用の電源回路と、前記半導体チップにおける電源電圧の変化を検知する検知回路と、前記検知回路の検知出力と所定のコマンド信号とにより、前記半導体チップのアクティブ状態が判断される場合に、前記少なくとも１つは低速動作が可能な高速動作用の電源回路を含む、前記複数の高速動作用の電源回路を高速動作させるように制御する制御回路と、前記半導体チップのスタンドバイ状態時には、前記少なくとも１つは低速動作が可能な高速動作用の電源回路を、前記高速動作制御から低速動作制御に切り替える切り替え回路とを具備したことを特徴とする半導体集積回路装置が提供される。
【００１５】
上記した構成によれば、内部電源電圧発生回路において、最もパターン面積の大きい昇圧電源回路および降圧電源回路を削減できるようになる。具体的には、アクティブ時専用のポンプ回路の１つに、スタンドバイ時専用のポンプ回路の機能を担わせることにより、既存のスタンドバイ時専用のポンプ回路を廃止できるようになる。したがって、スタンドバイ時専用のポンプ回路のための配置スペースが不要になるなど、チップサイズの削減とともに、チップサイズの削減を義務づけられた半導体メモリのパターン設計にかかる負担をも減らすことが可能になるものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
（第１の実施形態）
図１は、この発明の第１の実施形態にかかる内部電源電圧発生回路の基本構成を示すものである。ここでは、半導体メモリチップの周辺領域に配置される内部電源電圧発生回路であって、ワード線電圧（ＶＰＰ）の発生に用いる場合を例に説明する。本実施形態の場合、複数のアクティブ時専用のポンプ回路（Ａｃｔｉｖｅ−ｐｕｍｐ）の１つに、スタンドバイ時専用のポンプ回路（Ｓｔａｎｄｂｙ−ｐｕｍｐ）を兼用させるとともに、この兼用ポンプ回路の負荷電流（ＩＰＰ）供給能力を、チップイネーブル信号をトリガーとして切り替える切り替え制御回路が設けられてなる構成となっている。
【００１８】
すなわち、この内部電源電圧発生回路は、たとえば図１に示すように、アクティブ時専用の複数のポンプ回路１１ａ，１１ｂ，〜，１１ｎおよびポンプ回路１２を有している。ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよびポンプ回路１２のうち、たとえばポンプ回路（低速動作が可能な高速動作用の電源回路）１２によって、スタンドバイ時専用のポンプ回路が兼用されている。上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２は、半導体メモリチップがアクティブ状態の時に、リングオシレータ回路（Ａｃｔｉｖｅ−Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）２１からの出力信号ＲＩＮＧＡＣに応じて高速動作されるようになっている。
【００１９】
リングオシレータ回路２１は、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２の動作周期を制御するもので、その周期を変えることにより、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２の負荷電流（ＩＰＰ）供給能力を変化させることも可能となっている。このリングオシレータ回路２１は、アクティブポンプ（Ａｃｔｉｖｅ−ｐｕｍｐ）制御回路３１からの制御信号ＥＮＡＢＬＥによって制御されるようになっている。
【００２０】
アクティブポンプ制御回路３１は、半導体メモリチップのアクティブ状態時に、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２を高速動作させるために、制御信号ＥＮＡＢＬＥにより上記リングオシレータ回路２１を制御するものである。このアクティブポンプ制御回路３１には、リミッター回路であるＶＰＰレベル検知回路（レベル補償回路）４１からのリミッター信号ＶＰＰＬＩＭＩＴが供給されるようになっている。また、上記アクティブポンプ制御回路３１には、たとえば、ワード線（ＷＬ）の駆動を必要とするリード（Ｒｅａｄ）／ライト（Ｗｒｉｔｅ）／リフレッシュ（Ｒｅｆｒｅｓｈ）などの、各種のコマンド信号ＣＯＭＭＡＮＤが供給されるようになっている。すなわち、このアクティブポンプ制御回路３１は、上記リミッター信号ＶＰＰＬＩＭＩＴおよび上記コマンド信号ＣＯＭＭＡＮＤに応じて、上記制御信号ＥＮＡＢＬＥを上記リングオシレータ回路２１に出力するように構成されている。なお、このアクティブポンプ制御回路３１からの上記制御信号ＥＮＡＢＬＥは、アクティブ−スタンドバイ（Ａｃｔｉｖｅ−Ｓｔａｎｄｂｙ）切り替え制御回路５１にも供給されるようになっている。
【００２１】
ＶＰＰレベル検知回路４１は、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎまたは上記ポンプ回路１２で発生したワード線電圧（ＶＰＰ）が規定電圧通りになっているかを検知し、そのレベル検知出力として、上記リミッター信号ＶＰＰＬＩＭＩＴを、上記アクティブポンプ制御回路３１およびリングオシレータ回路（Ｓｔａｎｄｂｙ−Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）２２に出力するようになっている。
【００２２】
上記リングオシレータ回路２２は、上記ＶＰＰレベル検知回路４１からのリミッター信号ＶＰＰＬＩＭＩＴに応じて、上記アクティブ−スタンドバイ切り替え制御回路５１に対し、上記ポンプ回路１２を低速動作させるための出力信号ＲＩＮＧＳＢを供給するようになっている。このリングオシレータ回路２２は、上記ポンプ回路１２の動作周期を制御するもので、その周期を変えることにより、上記ポンプ回路１２の負荷電流（ＩＰＰ）供給能力を変化させることも可能となっている。
【００２３】
アクティブ−スタンドバイ切り替え制御回路５１は、上記アクティブポンプ制御回路３１からの制御信号ＥＮＡＢＬＥの供給に応じて、上記ポンプ回路１２の制御を切り替えるもので、たとえば、半導体メモリチップのアクティブ状態時には上記ポンプ回路１２を上記リングオシレータ回路２１からの上記出力信号ＲＩＮＧＡＣによって高速動作させ、スタンドバイ状態時には上記ポンプ回路１２を上記リングオシレータ回路２２からの上記出力信号ＲＩＮＧＳＢによって低速動作させるようになっている。
【００２４】
以下に、各回路の構成について具体的に説明する。
【００２５】
図２は、上記ＶＰＰレベル検知回路４１の構成例を示すものである。このＶＰＰレベル検知回路４１は、抵抗４１ａ，４１ｂ、ＰＭＯＳトランジスタ４１ｃ，４１ｄ、ＮＭＯＳトランジスタ４１ｅ，４１ｆ，４１ｇ、および、インバータ回路４１ｈ，４１ｉ，４１ｊを有して構成されている。すなわち、本実施形態の場合、たとえば、ワード線（ＷＬ）の駆動やＰＮ接合部での微小リークにともなって変化する、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎまたは上記ポンプ回路１２で発生したワード線電圧（ＶＰＰ）を抵抗４１ａ，４１ｂにより分圧し、その抵抗分圧した電圧信号が基準電位ＶＲＥＦと同じレベルになるように構成されている。なお、上記基準電位ＶＲＥＦは、電源電圧ＶＣＣには依存せず、半導体メモリチップの内部で生成されるようになっている。また、この構成の場合、得られるリミッター信号ＶＰＰＬＩＭＩＴは、上記ワード線電圧（ＶＰＰ）が期待値よりも小さい場合に“Ｈｉ”レベルになる。
【００２６】
図３は、上記アクティブポンプ制御回路３１の構成例を示すものである。このアクティブポンプ制御回路３１は、たとえば図４に示すように、コマンド信号ＣＯＭＭＡＮＤと上記ＶＰＰレベル検知回路４１からのリミッター信号ＶＰＰＬＩＭＩＴとにもとづいて、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２を高速動作させるための制御信号ＥＮＡＢＬＥを生成するもので、インバータ回路３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ、ＰＭＯＳトランジスタ３１ｆ、ＮＭＯＳトランジスタ３１ｇ，３１ｈ、抵抗３１ｉ、キャパシタ３１ｊ，３１ｋ、ナンド回路３１ｍ，３１ｎ，３１ｏ、および、トランスファゲート３１ｐを有して構成されている。
【００２７】
図５は、上記リングオシレータ回路２１の構成例を示すものである。このリングオシレータ回路２１は、ナンド回路２１ａ、キャパシタ２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｉ、および、インバータ回路２１ｊ，２１ｋ，２１ｍ，２１ｎ，２１ｏを有して構成されている。本実施形態の場合、上記アクティブポンプ制御回路３１からの制御信号ＥＮＡＢＬＥの供給に応じて、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２を高速動作させるのに必要な出力信号ＲＩＮＧＡＣを発生するようになっている。
【００２８】
図６は、上記リングオシレータ回路２２の構成例を示すものである。このリングオシレータ回路２２は、ナンド回路２２ａ、キャパシタ２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ、および、インバータ回路２２ｊ，２２ｋ，２２ｍ，２２ｎ，２２ｏを有して構成されている。本実施形態の場合、リングオシレータ回路２２は、上記したリングオシレータ回路２１と同一の構成を有している。ただし、リング周期を変えるため、上記リングオシレータ回路２２は、キャパシタサイズやインバータ回路内のトランジスタサイズが、上記リングオシレータ回路２１とは異なっている。これにより、上記リングオシレータ回路２２からは、上記ポンプ回路１２を低速動作させるのに必要な出力信号ＲＩＮＧＳＢ、つまり、上記リングオシレータ回路２１からの周期の短い出力信号ＲＩＮＧＡＣに比べ、周期の長い出力信号ＲＩＮＧＳＢが得られるようになっている。
【００２９】
図７は、上記アクティブ−スタンドバイ切り替え制御回路５１の構成例を示すものである。このアクティブ−スタンドバイ切り替え制御回路５１は、上記アクティブポンプ制御回路３１からの制御信号ＥＮＡＢＬＥの供給に応じて、上記リングオシレータ回路２１からの出力信号ＲＩＮＧＡＣ、または、上記リングオシレータ回路２２からの出力信号ＲＩＮＧＳＢのいずれか一方を、上記ポンプ回路１２に出力するもので、たとえば、インバータ回路５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ、および、トランスファゲート５１ｆ，５１ｇを有して構成されている。本実施形態の場合、上記制御信号ＥＮＡＢＬＥが“Ｈｉ”レベル、つまり、アクティブ状態時ならば、上記リングオシレータ回路２１からの出力信号ＲＩＮＧＡＣが、上記ポンプ回路１２に出力されるようになっている。
【００３０】
図８は、上記ポンプ回路１２の構成例を示すものである。このポンプ回路１２は、インバータ回路１２ａ、キャパシタ１２ｂ、および、ＮＭＯＳトランジスタ１２ｃ，１２ｄを有して構成されている。本実施形態の場合、上記アクティブ−スタンドバイ切り替え制御回路５１からの出力（ＯＵＴ）に応じて、低速動作または高速動作が可能な構成となっている。すなわち、アクティブ状態時には、上記リングオシレータ回路２１からの出力信号ＲＩＮＧＡＣにより、アクティブ時用のポンプ回路として動作する。これに対し、スタンドバイ状態時には、上記リングオシレータ回路２２からの出力信号ＲＩＮＧＳＢにより、アクティブ時用のポンプ回路として動作する。
【００３１】
図９は、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎの構成例を示すものである。各ポンプ回路１１ａ，１１ｂ，〜，１１ｎは、上記ポンプ回路１２と同じく、インバータ回路１２ａ、キャパシタ１２ｂ、および、ＮＭＯＳトランジスタ１２ｃ，１２ｄを有して構成されている。ただし、各ポンプ回路１１ａ，１１ｂ，〜，１１ｎの場合は、アクティブ状態時に、上記リングオシレータ回路２１からの出力信号ＲＩＮＧＡＣによって高速動作する。また、スタンドバイ状態時には、その高速動作が無効、つまりディセーブル（ｄｉｓａｂｌｅ）な状態とされる。
【００３２】
次に、図１０（ａ），（ｂ）を参照して、上記した構成の内部電源電圧発生回路の基本動作について説明する。同図（ａ）に示すように、たとえば、半導体メモリチップにおいて、ワード線電圧（ＶＰＰ）が規定レベルより低下したことが、ＶＰＰレベル検知回路４１により検知されたとする。すると、ＶＰＰレベル検知回路４１より、リングオシレータ回路２２およびアクティブポンプ制御回路３１に対し、“Ｈｉ”レベルのリミッター信号ＶＰＰＬＩＭＩＴが出力される。
【００３３】
その際、アクティブポンプ制御回路３１に対し、装置の外部よりコマンド信号ＣＯＭＭＡＮＤが入力されていたとする。この場合、上記ワード線電圧（ＶＰＰ）の低下は、そのコマンド信号ＣＯＭＭＡＮＤにしたがって、たとえば、ランダムに選択されるワード線（ＷＬ）の電圧の変化にともなったものである。つまり、半導体メモリチップはアクティブ状態にあるため、アクティブポンプ制御回路３１から、リングオシレータ回路２１およびアクティブ−スタンドバイ切り替え制御回路５１に対し、“Ｈｉ”レベルの制御信号ＥＮＡＢＬＥが出力される。
【００３４】
上記リミッター信号ＶＰＰＬＩＭＩＴ（“Ｈｉ”レベル）を受け取った上記リングオシレータ回路２２からは、上記ポンプ回路１２を低速動作させるための出力信号ＲＩＮＧＳＢが、上記アクティブ−スタンドバイ切り替え制御回路５１に出力される。
【００３５】
上記制御信号ＥＮＡＢＬＥ（“Ｈｉ”レベル）を受け取った上記リングオシレータ回路２１からは、ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよびポンプ回路１２を高速動作させるための出力信号ＲＩＮＧＡＣが、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記アクティブ−スタンドバイ切り替え制御回路５１に出力される。
【００３６】
上記制御信号ＥＮＡＢＬＥ（“Ｈｉ”レベル）を受け取った上記アクティブ−スタンドバイ切り替え制御回路５１からは、上記ポンプ回路１２に対する出力ＯＵＴとして、選択された上記出力信号ＲＩＮＧＡＣが出力される。これにより、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２が高速動作されて、たとえば、ワード線（ＷＬ）を選択する際に発生する大きな過渡電流は高速に補われる。
【００３７】
なお、上記ＶＰＰレベル検知回路４１によって、ワード線電圧（ＶＰＰ）が規定レベルに回復したことが検知されると、リングオシレータ回路２２およびアクティブポンプ制御回路３１に対し、上記ＶＰＰレベル検知回路４１から出力されるリミッター信号ＶＰＰＬＩＭＩＴが“Ｌｏ”レベルに切り替わる。
【００３８】
すると、アクティブポンプ制御回路３１から、リングオシレータ回路２１およびアクティブ−スタンドバイ切り替え制御回路５１に対する、“Ｈｉ”レベルの制御信号ＥＮＡＢＬＥの出力が停止される。これにより、リングオシレータ回路２１から、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎに対する出力信号ＲＩＮＧＡＣの供給が停止されるとともに、上記アクティブ−スタンドバイ切り替え制御回路５１からの、上記ポンプ回路１２に対する出力ＯＵＴ（出力信号ＲＩＮＧＡＣ）の供給が停止される。その結果、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２の高速動作が終了される。
【００３９】
一方、上記したように、ワード線電圧（ＶＰＰ）の低下がＶＰＰレベル検知回路４１により検知されて、リングオシレータ回路２２およびアクティブポンプ制御回路３１に“Ｈｉ”レベルのリミッター信号ＶＰＰＬＩＭＩＴが出力されている状態において、たとえば同図（ｂ）に示すように、アクティブポンプ制御回路３１に対するコマンド信号ＣＯＭＭＡＮＤの入力がない場合、半導体メモリチップはスタンドバイ状態にあると判断される。
【００４０】
この場合、上記アクティブポンプ制御回路３１から、リングオシレータ回路２１およびアクティブ−スタンドバイ切り替え制御回路５１に対して、“Ｈｉ”レベルの制御信号ＥＮＡＢＬＥは出力されない。したがって、上記リングオシレータ回路２１からは、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記ポンプ回路１２を高速動作させるための出力信号ＲＩＮＧＡＣが、上記ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよび上記アクティブ−スタンドバイ切り替え制御回路５１に出力されることはない（各ポンプ回路１１ａ，１１ｂ，〜，１１ｎはディセーブルな状態）。
【００４１】
これに対し、上記リミッター信号ＶＰＰＬＩＭＩＴ（“Ｈｉ”レベル）を受け取った上記リングオシレータ回路２２からは、上記ポンプ回路１２を低速動作させるための出力信号ＲＩＮＧＳＢが、上記アクティブ−スタンドバイ切り替え制御回路５１に出力される。これにより、上記アクティブ−スタンドバイ切り替え制御回路５１からは、半導体メモリチップはスタンドバイ状態にあるとの判断にもとづいて、上記ポンプ回路１２に対する出力ＯＵＴとして、上記出力信号ＲＩＮＧＳＢが出力される。これにより、上記ポンプ回路１２が低速動作されて、たとえば、半導体メモリチップのＰＮ接合部で生じる微小リークの補償が行われる。
【００４２】
なお、上記ＶＰＰレベル検知回路４１によって、ワード線電圧（ＶＰＰ）が規定レベルに回復したことが検知されると、リングオシレータ回路２２からの出力信号ＲＩＮＧＳＢの、上記アクティブ−スタンドバイ切り替え制御回路５１に対する供給が停止される。これにより、上記アクティブ−スタンドバイ切り替え制御回路５１からの、上記ポンプ回路１２に対する出力ＯＵＴ（出力信号ＲＩＮＧＳＢ）の供給が停止される。その結果、上記ポンプ回路１２の低速動作が終了される。
【００４３】
上記したように、半導体メモリチップのスタンドバイ状態時に非動作状態とされるアクティブ時専用のポンプ回路の１つを、スタンドバイ時専用のポンプ回路と兼用させ、そのアクティブ時／スタンドバイ時兼用のポンプ回路をスタンドバイ状態時に低速動作させるようにしている。すなわち、スタンドバイ状態時には、アクティブ状態時とは異なるリングオシレータの出力信号を入力することにより、アクティブ時用のポンプ回路を低速に動作させるようにしている。これにより、スタンドバイ時専用のポンプ回路を廃止することが可能となる。したがって、最もパターン面積の大きいポンプ回路を削減できるようになる結果、そのオープンスペースに他の周辺領域の論理回路を配置することが可能になるなど、周辺領域の小面積化によるチップサイズの削減とともに、チップサイズの削減を義務づけられた半導体メモリのパターン設計にかかる負担をも減らすことが可能になるものである。
【００４４】
なお、上記した第１の実施形態においては、アクティブポンプ制御回路３１より出力される制御信号ＥＮＡＢＬＥにもとづいて、アクティブ−スタンドバイ切り替え制御回路５１を制御するように構成した場合について説明した。これに限らず、たとえば、上記アクティブポンプ制御回路３１からの制御信号ＥＮＡＢＬＥと上記ＶＰＰレベル検知回路４１からのリミッター信号ＶＰＰＬＩＭＩＴとに応じて、アクティブ−スタンドバイ切り替え制御回路５１を制御するように構成することも可能である。
【００４５】
（第２の実施形態）
図１１は、この発明の第２の実施形態にかかる内部電源電圧発生回路の基本構成を示すものである。本実施形態は、半導体メモリチップの周辺領域に配置される内部電源電圧発生回路（たとえば、ワード線電圧発生回路）において、複数のアクティブ時専用のポンプ回路（Ａｃｔｉｖｅ−ｐｕｍｐ）の１つを、スタンドバイ時専用のポンプ回路（Ｓｔａｎｄｂｙ−ｐｕｍｐ）として兼用させるとともに、この兼用ポンプ回路の負荷電流（ＩＰＰ）供給能力を、キャパシタのサイズ（個数）を変えることによって切り替えるようにした場合の例である。なお、図１と同一部分には同一符号を付し、詳細な説明は割愛する。
【００４６】
すなわち、本実施形態の場合、たとえば図１１に示すように、ＶＰＰレベル検知回路４１からのリミッター信号ＶＰＰＬＩＭＩＴが、アクティブポンプ制御回路３１およびリングオシレータ回路（Ａｃｔｉｖｅ＆Ｓｔａｎｄｂｙ−ＲｉｎｇＯｓｃｉｌｌａｔｏｒ）２３に供給されるようになっている。リングオシレータ回路２３からは、出力信号ＲＩＮＧＡＣが、ポンプ回路１２’およびリング信号制御回路（Ｒｉｎｇ−Ｓｉｇｎａｌ  ｃｏｎｔｒｏｌ）６１に出力されるようになっている。上記出力信号ＲＩＮＧＡＣは、リング周期が、半導体メモリチップのアクティブ状態時とスタンドバイ状態時とで同一となっている。また、アクティブポンプ制御回路３１からの制御信号ＥＮＡＢＬＥは、上記ポンプ回路１２’および上記リング信号制御回路６１に出力されるようになっている。
【００４７】
リング信号制御回路６１は、上記アクティブポンプ制御回路３１からの制御信号ＥＮＡＢＬＥ（アクティブ状態時＝“Ｈｉ”レベル）の供給に応じて、上記出力信号ＲＩＮＧＡＣをアクティブ時専用のポンプ回路１１ａ，１１ｂ，〜，１１ｎに供給するためのもので、たとえば図１２に示すように、インバータ回路６１ａ、トランスファゲート６１ｂ、および、ＮＭＯＳトランジスタ６１ｃを有して構成されている。
【００４８】
ポンプ回路１２’は、アクティブ時用のポンプ回路とスタンドバイ時用のポンプ回路とを兼用してなるものであって、たとえば図１３に示すように、インバータ回路１２ａ、キャパシタ１２ｂ，１２ｂ’、ＮＭＯＳトランジスタ１２ｃ，１２ｄ、および、ナンド回路１２ｅを有して構成されている。このポンプ回路１２’の場合、スタンドバイ状態時の負荷電流（ＩＰＰ）供給能力を下げるために、アクティブ状態時とスタンドバイ状態時とでキャパシタのサイズ（個数）が切り替えられる、つまり、アクティブ状態時（制御信号ＥＮＡＢＬＥ＝“Ｈｉ”レベル）には上記リングオシレータ回路２３からの出力信号ＲＩＮＧＡＣが２つのキャパシタ１２ｂ，１２ｂ’に供給され、スタンドバイ状態時（制御信号ＥＮＡＢＬＥ＝“Ｌｏ”レベル）には上記出力信号ＲＩＮＧＡＣがキャパシタ１２ｂにのみ供給される構成となっている。
【００４９】
このような構成とした場合にも、半導体メモリチップがアクティブ状態の時には、ポンプ回路１１ａ，１１ｂ，〜，１１ｎおよびポンプ回路１２’を高速動作（この例の場合、電荷を高速に供給）させることができるとともに、スタンドバイ状態の時には、ポンプ回路１２’だけを低速動作（この例の場合、電荷を低速に供給）させることが可能となる。すなわち、半導体メモリチップのスタンドバイ状態時に非動作状態とされるアクティブ時専用のポンプ回路の１つに、スタンドバイ時専用のポンプ回路としての機能を担わせるようにしている。これにより、スタンドバイ時専用のポンプ回路を廃止することが可能となる。したがって、最もパターン面積の大きいポンプ回路を削減できるようになる結果、そのオープンスペースに他の周辺領域の論理回路を配置することが可能になるなど、周辺領域の小面積化によるチップサイズの削減とともに、チップサイズの削減を義務づけられた半導体メモリのパターン設計にかかる負担をも減らすことが可能になるものである。
【００５０】
しかも、キャパシタサイズの切り替えによって、アクティブ状態時における最適な負荷電流（ＩＰＰ）供給能力とスタンドバイ状態時における最適な負荷電流（ＩＰＰ）供給能力とを確保することが可能である。このため、アクティブ状態時とスタンドバイ状態時とで１つのリングオシレータ回路を共有化でき、より一層のチップサイズの削減が可能となるものである。
【００５１】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００５２】
【発明の効果】
以上、詳述したようにこの発明によれば、スタンドバイ時専用の電源回路を不要にでき、チップサイズを削減することが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる内部電源電圧発生回路の基本構成を示すブロック図。
【図２】図１の内部電源電圧発生回路において、ＶＰＰレベル検知回路の一例を示す構成図。
【図３】図１の内部電源電圧発生回路において、アクティブポンプ制御回路の一例を示す構成図。
【図４】図３のアクティブポンプ制御回路の動作を説明するために示す波形図。
【図５】図１の内部電源電圧発生回路において、リングオシレータ回路（アクティブ時用）の一例を示す構成図。
【図６】図１の内部電源電圧発生回路において、リングオシレータ回路（スタンドバイ時用）の一例を示す構成図。
【図７】図１の内部電源電圧発生回路において、アクティブ−スタンドバイ切り替え制御回路の一例を示す構成図。
【図８】図１の内部電源電圧発生回路において、アクティブ時／スタンドバイ時兼用ポンプ回路の一例を示す構成図。
【図９】図１の内部電源電圧発生回路において、アクティブ時専用ポンプ回路の一例を示す構成図。
【図１０】図１の内部電源電圧発生回路の基本動作を説明するために示すタイミングチャート。
【図１１】本発明の第２の実施形態にかかる内部電源電圧発生回路の基本構成を示すブロック図。
【図１２】図１１の内部電源電圧発生回路において、リング信号制御回路の一例を示す構成図。
【図１３】図１１の内部電源電圧発生回路において、アクティブ時／スタンドバイ時兼用ポンプ回路の一例を示す構成図。
【図１４】従来技術とその問題点を説明するために示す、内部電源電圧発生回路のブロック図。
【符号の説明】
１１ａ，１１ｂ，〜，１１ｎ…ポンプ回路（アクティブ時専用）、１２，１２’…ポンプ回路（アクティブ時／スタンドバイ時兼用）、１２ａ…インバータ回路、１２ｂ，１２ｂ’…キャパシタ、１２ｃ，１２ｄ…ＮＭＯＳトランジスタ、１２ｅ…ナンド回路、２１…リングオシレータ回路（Ａｃｔｉｖｅ−Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）、２１ａ…ナンド回路、２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈ，２１ｉ…キャパシタ、２１ｊ，２１ｋ，２１ｍ，２１ｎ，２１ｏ…インバータ回路、２２…リングオシレータ回路（Ｓｔａｎｄｂｙ−Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）、２２ａ…ナンド回路、２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈ，２２ｉ…キャパシタ、２２ｊ，２２ｋ，２２ｍ，２２ｎ，２２ｏ…インバータ回路、２３…リングオシレータ回路（Ａｃｔｉｖｅ＆Ｓｔａｎｄｂｙ−Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）、３１…アクティブポンプ制御回路、３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ…インバータ回路、３１ｆ…ＰＭＯＳトランジスタ、３１ｇ，３１ｈ…ＮＭＯＳトランジスタ、３１ｉ…抵抗、３１ｊ，３１ｋ…キャパシタ、３１ｍ，３１ｎ，３１ｏ…ナンド回路、３１ｐ…トランスファゲート、４１…ＶＰＰレベル検知回路、４１ａ，４１ｂ…抵抗、４１ｃ，４１ｄ…ＰＭＯＳトランジスタ、４１ｅ，４１ｆ，４１ｇ…ＮＭＯＳトランジスタ、４１ｈ，４１ｉ，４１ｊ…インバータ回路、５１…アクティブ−スタンドバイ切り替え制御回路、５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ…インバータ回路、５１ｆ，５１ｇ…トランスファゲート、６１…リング信号制御回路、６１ａ…インバータ回路、６１ｂ…トランスファゲート、６１ｃ…ＮＭＯＳトランジスタ、ＶＰＰ…ワード線電圧、ＥＮＡＢＬＥ…制御信号、ＶＲＥＦ…基準電位、ＶＣＣ…電源電圧、ＶＰＰＬＩＭＩＴ…リミッター信号、ＷＬ…ワード線、ＣＯＭＭＡＮＤ…コマンド信号、ＲＩＮＧＳＢ…出力信号、ＲＩＮＧＡＣ…出力信号、ＯＵＴ…アクティブ−スタンドバイ切り替え制御回路の出力。
【図１】
2004319044.tif 000003
【図２】
2004319044.tif 000004
【図３】
2004319044.tif 000005
【図４】
2004319044.tif 000006
【図５】
2004319044.tif 000007
【図６】
2004319044.tif 000008
【図７】
2004319044.tif 000009
【図８】
2004319044.tif 000010
【図９】
2004319044.tif 000011
【図１０】
2004319044.tif 000012
【図１１】
2004319044.tif 000013
【図１２】
2004319044.tif 000014
【図１３】
2004319044.tif 000015
【図１４】
2004319044.tif 000016