(57)【要約】【課題】従来の論理回路では一般に論理コア回路の出力側に出力バッファ回路を設置し、負荷をドライブする構成と成っている。この方法では出力バッファ回路の周波数特性が論理回路の応答特性を律速していた。このため出力バッファ回路の高速化を容易に実現することを目的とした。【解決手段】本発明においては論理コア回路の出力側自体にインピーダンス整合の機能を持たせる構成とし、出力バッファを使用することなく負荷の駆動を可能とした。同時に本構成によればインダクタを用いたピーキングによる周波数特性の改善も容易に行なうことが出来る。【選択図】図１
2004015293.tif 000002
【特許請求の範囲】
【請求項１】
論理回路において、入力電気信号を内部論理動作に必要な信号に変換する入力バッファ回路と、論理動作をおこなう論理コア回路とにより構成され、前記論理コア回路の出力端子が負荷に直接接続されていることを特徴とする高速論理回路。
【請求項２】
請求項１において、論理コア回路は差動回路による複数段シリーズゲートで構成され、その第一段目の差動対トランジスタの出力側電極に出力端子が接続され、前記出力端子と電源側端子間にインピーダンス整合のための抵抗素子が挿入されることを特徴とする高速論理回路。
【請求項３】
請求項２における論理コア回路において、一端が前記出力端子に接続された前記抵抗素子の他端にインダクタの一端を接続し、前記インダクタの他端を電源側端子に接続することを特徴とする高速論理回路。
【請求項４】
請求項２における論理コア回路において、前記論理コア回路の入力端子に直列にインダクタを挿入することを特徴とする高速論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置における論理回路に関して、特に高速動作性能に優れる論理回路に関するものである。
【０００２】
【従来の技術】
従来技術による論理回路の回路構成ブロック図を図７に示す。ここでは、差動回路を基本とするＳＣＦＬ回路による２ビットの多重化回路を例に示した（例えば、Ｔ．Ｏｔｓｕｊｉ，Ｋ．Ｍｕｒａｔａ，Ｔ．Ｅｎｏｋｉ，ａｎｄ　Ｙ．Ｕｍｅｄａ，“Ａｎ　８０−Ｇｂｉｔ／ｓ　Ｍｕｌｔｉｐ１ｅｘｅｒ　ＩＣ　Ｕｓｉｎｇ　ＩｎＡ１Ａｓ／ＩｎＧａＡｓ／ＩｎＰ　ＨＥＭＴ’ｓ，”ＩＥＥＥ　Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，ｖｏ１．３３，ｎｏ．９，ｐｐ．１３２１−１３２７，１９９８．）。回路は入力電気信号を内部論理動作に必要な相補信号（Ｄ１ＴとＤ１ＣおよびＤ２ＴとＤ２Ｃ）に変換し、論理動作に必要な電圧レベルに増幅する入力バッファ回路１、ビット多重論理動作をおこなう論理コア回路に含まれるセレクタコア回路２、このセレクタコア回路２の出力信号を規定の電気インタフェースに整合する電圧レベルまで増幅する出力バッファ回路３ならびに信号を負荷に供給する出力ドライバ回路４から構成される。回路への入力信号はデータ信号が２系列（入力信号端子Ｄａｔａ１およびＤａｔａ２）、クロック信号が１系列（入力信号端子Ｃｌｏｃｋ）であり、各入力信号端子とグランド間にはインピーダンス整合用の入力端抵抗ＲＴ１が挿入されている。また、出力信号端子ＯＵＴおよび／ＯＵＴからは互いに相補的な関係にある信号が出力される。ここで“／”はデータの反転を意味するオーバラインを示すものとする。
【０００３】
Ｇｂｉｔ／ｓを超える高速論理回路の入出力インターフェースとしてはＳＣＦＬインターフェース（Ｔ．Ｔａｋａｄａ　ａｎｄ　Ｍ．Ｏｈａｒａ，“Ａ　ｎｅｗ　ｉｎｔｅｒｆａｃｉｎｇ　ｍｅｔｈｏｄ　’ＳＣＦＬ−ｉｎｔｅｒｆａｃｉｎｇ’ｆｏｒ　ｕｌｔｒａ　ｈｉｇｈ　ｓｐｅｅｄ　ｌｏｇｉｃ　ＩＣ’ｓ”　ｉｎ　Ｔｅｃｈ．　Ｄｉｇ．　ＩＥＥＥ　ＧａＡｓ　ＩＣ　Ｓｙｍｐ．，ｐｐ．２１１−２１４．１９９０．）が一般に広く用いられている．ＳＣＦＬインターフェースに準拠した出力ドライバ回路４の回路構成を図８に示す。図８の回路はトランジスタｘｆ１〜ｘｆ３で構成される差動増幅器を基本とし、差動対トランジスタ（ｘｆ１，ｘｆ２）のドレイン端子を出力端子とし、グランド端子（ＧＮＤ）と出力信号端子（ＯＵＴおよび／ＯＵＴ）間に５０Ω伝送線路にインピーダンス整合をおこなうための出力送端抵抗ＲＴ２を内蔵した回路形式を有している。ＳＣＦＬインターフェースの出力電圧信号ハイレベルは０Ｖ、ローレベルは−０．９Ｖである。このインタフェース回路は論理ハイレベルがグランドレベルでありその安定性に優れるという特徴がある。
【０００４】
【発明が解決しようとする課題】
図７に示した従来技術による論理回路の動作速度は論理コア回路に含まれるセレクタコア回路２の速度性能と入力バッファ回路１、出力バッファ回路３ならびに出力ドライバ回路４の各回路が有する利得帯域特性の二つの要因によって律速される。
セレクタコア回路２の速度性能はその論理振幅に大きく依存する。これは、セレクタコア回路２の応答速度が、図示していないが、セレクタコア回路を形成しているトランジスタの容量と負荷抵抗との積による時定数で律速されることに起因している。この負荷抵抗を小さくすること、すなわち論理振幅を小さくすることにより、当該時定数を小さくすることができ、セレクタコア回路２の速度性能を改善することができる。
入力バッファ回路１および出力バッファ回路３は差動増幅器により構成される。入力バッファ回路１の帯域特性が入力信号のビットレートに対して十分確保できない場合、セレクタコア回路２への入力信号の立ち上がりおよび立ち下がり時間が長くなることにより振幅が劣化し、セレクタコア回路２の動作性能を律速することになる。一方、出力バッファ回路３の帯域特性がセレクタコア回路２の出力信号のビットレートに対して十分確保できない場合、その出力信号の立ち上がりおよび立ち下がり時間が長くなることにより論理回路の高周波での出力振幅が劣化し、その動作速度性能を律速することになる。
【０００５】
論理回路全体の動作性能を向上させるためには、まず第一にセレクタコア回路２の論理振幅の低減が必要となる。しかしながら、セレクタコア回路２の論理振幅が小さくなると、これを出力インタフェース条件に適合した電圧レベルまで増幅するために、出力バッファ回路３には広帯域かつ高利得特性が必要となる。一般に増幅器の利得帯域積は一定であることから、より高い利得を確保しようとすると帯域特性は劣化することになり、セレクタコア回路２の出力信号を十分な帯域で以て増幅できず、当該出力信号に帯域劣化をもたらし回路全体の動作速度を制限することになるという問題点があった。特に、多重化回路のように出力信号ビットレートが入力信号ビットレートよりも高くなる回路の高速化には出力バッファ回路の帯域特性の改善が大きな課題となる。
【０００６】
本発明はこのような点に鑑みてなされたものであり、論理回路において特に高速動作性能が実現できる論理回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明においては論理コア回路と出力ドライバ回路を一体化する回路構成とし、論理回路の出力ドライバ回路を論理コア回路の機能を保持したまま５０Ω特性インピーダンスの直接駆動が可能で、かつＳＣＦＬインターフェースに整合可能な回路構成としている。具体的には以下の手段により目的を達成している。
【０００８】
請求項１においては、論理回路の構成を入力電気信号を内部論理動作に必要な信号に変換する入力バッファ回路と、論理動作をおこなうセレクタコア回路を含む論理コア回路とにより構成され、この論理コア回路の出力端子が負荷に直接接続される構成について規定している
請求項２においては、上記請求項１に記載の論理コア回路を差動回路による複数段シリーズゲートで構成し、その第一段目の差動対トランジスタの出力側電極に出力端子が接続され、この出力端子とグランド端子あるいは正または負の電位の電源端子の何れか一つの端子間にインピーダンス整合のための抵抗素子が挿入される回路について規定している。
【０００９】
請求項３においては、上記請求項２における論理コア回路において、前記抵抗素子の片端を前記出力端子に、他端をインダクタの一端に接続し、前記インダクタの他端はグランド端子に接続する構成について規定している。
【００１０】
請求項４においては、上記請求項２における論理コア回路において、前記論理コア回路の入力端子に直列にインダクタを挿入する構成について規定している。
【００１１】
【発明の実施の形態】
（第一の実施の形態）
図１は本発明による第一の実施の形態である高速論理の回路図である。ここでは、図７に示した従来例と同様に２ビット多重化回路を例に説明する。本回路においては入力電気信号を内部論理動作に必要な相補関係のある２つの信号に変換し、入力バッファ回路１により論理動作に必要な電圧レベルに増幅し、ビット多重論理動作をおこない、かつ５０Ω特性インピーダンスの負荷を直接駆動しＳＣＦＬインターフェースに整合可能な出力信号レベルを発生するセレタタコア回路５により構成される。
【００１２】
図２に本発明によるセレタタコア回路５の回路図を示す。本回路はトランジスタｘｆ１乃至ｘｆ７からなる二段シリーズゲートによるセレクタ回路と、５０Ω特性インピーダンスにインピーダンス整合するための送端抵抗すなわち負荷抵抗ＲＴ３により構成される。図２においてＤ１ＣとＤ１ＴおよびＤ２ＣとＤ２Ｔはそれぞれ相補の関係にある入力データの入力端子であり、ＣＣとＣＴは同じく相補の関係にあるクロック入力端子である。また、ＧＮＤはグランドレベルに、Ｖｓｓは負電源にそれぞれに接続されている端子である。本発明によるセレタタコア回路５はソースフォロア回路を介して出力信号を取り出す従来のＳＣＦＬ回路によるセレタタコア回路とは異なり、ｘｆ１、ｘｆ２、ｘｆ４およびｘｆ５で構成される第一レベル差動対のドレイン端子から出力信号を取り出し、グランドと対応するドレイン端子との間に送端抵抗ＲＴ３を挿入することに回路構成上の特徴がある。ここで、送端抵抗ＲＴ３の片端はグランドに接続されているために、出力信号ハイレベルはグランドレベルとなる、また、出力信号ローレベルは回路の動作電流と送端抵抗ＲＴ３の積で決定され、送端抵抗ＲＴ３の値に応じて回路の動作電流を適切に設計することによりその値を−０．９Ｖとすることができる。以上のように本回路構成によればＳＣＦＬインタフェースとの整合を確保することができる。
【００１３】
次に、本回路構成による高速実現性の効果について述べる。図３および図４に各々従来の論理回路と本発明による論理回路のシミュレーションによる出力波形を示す。ここで、出力信号のビットレートは両者とも同一である。図３における従来回路では出力信号の立ち上がりおよび立ち下がりにパターンジッタが生じ、かつ信号の高周波信号成分は出力論理ハイレベルおよびローレベルに達しておらず振幅低減が生じており、波形劣化が見て取れる。これは、図７における出力バッファ回路３の帯域制限に起因するものであり、従来回路構成では出力バッファ回路３の帯域特性が論理回路の速度性能劣化の大きな要因となっていることがわかる。一方、本発明による論理回路では出力信号には上記パターンジッタが生じておらず、かつ高周波信号成分は出力論理ハイレベルおよびローレベルに達しており速度性能が改善されていることがわかる。
なお、本実施の形態では、論理コア回路にセレクタコア回路５を用いた場合を例に説明したが、論理コア回路として論理和、論理積、排他的論理和等についても本発明は適用可能であり、同様の速度性能改善効果が得られることは言うまでもない。
【００１４】
（第二の実施の形態）
図５は本発明による第一の実施の形態において、図２に示したセレタタコア回路５の回路構成をさらに広帯域化した場合の実施の形態である。図２に示した送端抵抗ＲＴ３とグランド（ＧＮＤ）との間にインダクタＬを直列に挿入し、高周波領域で出力端子に接続される第一レベル差動対トランジスタ（ｘｆ１、ｘｆ２、ｘｆ４およびｘｆ５）の出力容量ならびに寄生容量との並列共振によって高周波域における利得を増加させる回路構成であり、インダクタンスＬの値を適切に設定することによりセレタタコア回路５の広帯域化を実現できる。
【００１５】
（第三の実施の形態）
図６は本発明による第一の実施の形態において、図２に示したセレタタコア回路５の回路構成をさらに広帯域化した実施の形態である。図２に示した回路構成において、データ信号入力端子Ｄ１Ｔ、Ｄ１Ｃ、Ｄ２Ｔ、Ｄ２Ｃおよびクロック信号入力端子ＣＴ、ＣＣに各々インダクタＬを直列に挿入し、トランジスタｘｆ１、ｘｆ２、ｘｆ４、ｘｆ５、ｘｆ６およびｘｆ７の各々の入力容量との直列共振によって高周波での利得を増加させる回路構成であり、インダクタンスＬの値を適切に設定することによりセレタタコア回路５の広帯域化を実現できる。
【００１６】
上記全ての実施の形態においてはトランジスタとして電界効果トランジスタを例に述べたが、バイポーラトランジスタを用いても実施可能であることは言うまでもない。この場合はドレインをコレクタに置き換えればよい。また、論理コア回路が論理和、論理積、排他的論理和等の場合についても上記第二および第三の実施の形態は適用可能である。さらに、上記第二および第三の実施の形態に述べたインダクタＬを用いた広帯域化回路構成の併用も可能である。さらに、以上の実施の形態においては全て負電源を使用した場合について述べたが、使用トランジスタの極性を変更し正電源を使用することも可能である。
【００１７】
【発明の効果】
以上述べてきたように本発明によれば、論理回路における出力バッファ回路の帯域制限を受けることなく、論理コア回路の出力を従来のインタフェース条件に整合でき、高速な論理回路動作を実現することができることからその実施効果は極めて大きい。
【図面の簡単な説明】
【図１】本発明の第一の実施例による高速論理回路図。
【図２】本発明によるセレタタコア回路図。
【図３】従来技術による高速論理回路の出力信号波形図（シミュレーション）。
【図４】本発明の第一の実施例による高速論理回路の出力信号波形図（シミュレーション）。
【図５】本発明の第二の実施例によるセレタタコア回路図。
【図６】本発明の第三の実施例によるセレタタコア回路図。
【図７】従来技術による論理回路図。
【図８】従来技術による出力ドライバ回路図。
【符号の説明】
１：入力バッファ回路　　　　　　２、５：セレクタコア回路
３：出力バッファ回路　　　　　　４：出力ドライバ回路
ＲＴ１、ＲＴ２、ＲＴ３：抵抗
Ｄ１Ｃ、Ｄ１Ｔ、Ｄ２Ｃ、Ｄ２Ｔ：データ入力端子
ＣＣ、ＣＴ：クロック入力端子
ＧＮＤ：グランドレベル端子
Ｖｓｓ：負電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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