(57)【要約】【課題】イオン注入などのドーピング工程を行うことなく、簡便にｐｎ接合が得られて、生産性の向上及び低コスト化を図れるゲルマニウムを含む半導体装置及びその製造方法を提供する。【解決手段】基板１上に、リンドープの非晶質ＳｉＧｅ膜２を堆積させ（ａ）、熱処理を行って非晶質ＳｉＧｅ膜２を結晶化させて、多結晶ＳｉＧｅ膜３を得る（ｂ）。多結晶ＳｉＧｅ膜３はｐ型の欠陥準位を多く持っているので、少量のリンドープではｐ型伝導を示す。水素プラズマにより、ｐ型の多結晶ＳｉＧｅ膜３に水素処理を施して、ｎ型の多結晶ＳｉＧｅ膜４を得る（ｃ）。水素処理を施すことにより、ｐ型の欠陥準位が消滅するため、ｎ型ドーパント（リン）の効果が顕在化してｎ型化する。このような手法を用い、ｐ型の多結晶ＳｉＧｅの一部に水素処理を施してｎ型化し、ｐｎ接合を簡便に得る。【選択図】      図１
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【特許請求の範囲】
【請求項１】
１５族元素を含有した多結晶のゲルマニウムを含む半導体膜を備える半導体装置を製造する方法において、前記半導体膜にｐ型の欠陥準位を不活性化する処理を施してｎ型の領域を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記１５族元素を含有した多結晶の半導体膜は、前記ｐ型の欠陥準位を不活性化する処理を施す前はｐ型の導電型を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体膜の一部の領域にｐ型の欠陥準位を不活性化する処理を施して面方向にｐｎ接合を得ることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記半導体膜の一部の領域にｐ型の欠陥準位を不活性化する処理を施して膜厚方向にｐｎ接合を得ることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
前記半導体膜の一部の領域にｐ型の欠陥準位を不活性化する処理を施してｐｎｐ接合またはｎｐｎ接合を得ることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項６】
１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の半導体膜を基板上に形成する工程と、該半導体膜の一部の領域にｐ型の欠陥準位を不活性化する処理を施してｎ型の領域を形成する工程と、該ｎ型の領域の上に絶縁層を介してゲート電極を設ける工程と、前記一部の領域を挾んで前記処理を施さない２箇所のｐ型の領域にソース電極及びドレイン電極を夫々設ける工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の半導体膜を基板上に形成する工程と、該半導体膜の２箇所の領域にｐ型の欠陥準位を不活性化する処理を施してｎ型の領域を夫々形成する工程と、前記２箇所のｎ型の領域に挟まれた前記処理を施さないｐ型の領域の上に絶縁層を介してゲート電極を設ける工程と、前記２箇所のｎ型の領域にソース電極及びドレイン電極を夫々設ける工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の半導体膜を導電性基板上に形成する工程と、該半導体膜に表面側からｐ型の欠陥準位を不活性化する処理を施して表面側にｎ型の領域を形成する工程と、該ｎ型の領域上に透光性電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の半導体膜を導電性基板上に形成する工程と、該半導体膜の膜厚方向の中央部にｐ型の欠陥準位を不活性化する処理を施してｎ型の領域を形成する工程と、前記半導体膜上に電極を設ける工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体膜に含有される前記１５族元素は、１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする請求項１〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
ノンドープの多結晶化したゲルマニウムを含むｐ型の第１半導体膜と１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の第２半導体膜とを基板上に形成する工程と、前記第１半導体膜及び第２半導体膜にｐ型の欠陥準位を不活性化する処理を施して、前記第１半導体膜にｐチャネルトランジスタのゲート領域，ソース領域及びドレイン領域を形成し、前記第２半導体膜にｎチャネルトランジスタのゲート領域，ソース領域及びドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２半導体膜に含有される前記１５族元素は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記ｐ型の欠陥準位を不活性化する処理は、水素処理またはハロゲン処理であることを特徴とする請求項１〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記ｐ型の欠陥準位を不活性化する処理は、水素プラズマ処理、水素ラジカル処理、水素イオン注入処理、水素イオンビーム走査処理、ハロゲンプラズマ処理、ハロゲンラジカル処理、ハロゲンイオン注入処理、ハロゲンイオンビーム走査処理の中の一または複数の処理であることを特徴とする請求項１〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１５】
１５族元素を含有してｐ型の導電型を有する多結晶のゲルマニウムを含む第１の半導体領域と、該第１の半導体領域と同程度の量の前記１５族元素を含有してｎ型の導電型を有する多結晶のゲルマニウムを含む第２の半導体領域とを有することを特徴とする半導体装置。
【請求項１６】
前記第１及び第２の半導体領域中における前記１５族元素の濃度は１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記第２の半導体領域は前記第１の半導体領域に比べて多くの水素を含んでいることを特徴とする請求項１５または１６記載の半導体装置。
【請求項１８】
前記第１の半導体領域の水素濃度は１×１０１６ｃｍ−３未満であり、前記第２の半導体領域の水素濃度は１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３であることを特徴とする請求項１５〜１７のいずれかに記載の半導体装置。
【請求項１９】
前記第１の半導体領域は１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の正孔密度を有し、前記第２の半導体領域は１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の電子密度を有することを特徴とする請求項１５〜１８のいずれかに記載の半導体装置。
【請求項２０】
ノンドープの多結晶化したゲルマニウムを含むｐ型の第１半導体領域と、１５族元素を含有して多結晶化したゲルマニウムを含むｎ型の第２半導体領域とを、同一の基板上に有することを特徴とする半導体装置。
【請求項２１】
前記第２半導体領域中における前記１５族元素の濃度は１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする請求項２０記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲルマニウム（Ｇｅ）を含む半導体を備える半導体装置、及び、それを製造する方法に関する。
【０００２】
【従来の技術】
シリコン系の半導体を使用して、薄膜トランジスタ，ｐｎ接合ダイオード，光起電力素子，バイポーラ接合トランジスタ等の多種類の半導体装置が製造されている。シリコン系の半導体装置においてｐｎ接合を得る場合、従来では、ｐ型領域を得るためにボロン（Ｂ）などの１３族元素をドーパントとしてイオン注入し、ｎ型領域を得るためにリン（Ｐ）などの１５族元素をドーパントとしてイオン注入することが一般的であり、このようなドーピング工程が必要である。
【０００３】
本発明に類似する先行技術として、多結晶シリコンに水素処理を行うことによって僅かにｎ型をなす領域を形成し、この形成したｎ型領域をＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造に用いた薄膜トランジスタの製造方法を開示したものがある（例えば、特許文献１参照）。しかしながら、この先行技術にあっても、ｐｎ接合を得るためには１３族元素または１５族元素のイオン注入（ドーピング工程）が必要である。
【０００４】
【特許文献１】
特開平７−１１５２０５号公報
【０００５】
【発明が解決しようとする課題】
以上のように、従来では、ｐｎ接合を得るためにイオン注入などのドーピング工程が避けられず、高コストを要する、プロセスが複雑で生産性が低いなどの問題がある。
【０００６】
本発明は、斯かる事情に鑑みてなされたものであり、イオン注入などのドーピング工程を行うことなく、簡便にｐｎ接合を得ることができ、生産性を向上できると共に低コスト化も図ることが可能なゲルマニウムを含む半導体装置の製造方法及びゲルマニウムを含む半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明者等は、次のような知見を得た。結晶化後の多結晶シリコンゲルマニウムまたは多結晶ゲルマニウムは、ｐ型の欠陥準位を多く持つため、ｐ型伝導を示す。この傾向は、多結晶シリコンゲルマニウムの場合、ゲルマニウムの含有量が多くなる程顕著である。よって、ｎ型のドーパントである少量の１５族元素を注入してもｐ型のままであって、ｎ型にはならない。しかしながら、所定量の１５族元素（ｎ型のドーパント）を含むｐ型の多結晶シリコンゲルマニウムまたは多結晶ゲルマニウムにｐ型の欠陥準位を不活性化する処理（例えば、水素処理）を施した場合、ｐ型の欠陥準位は消滅して、１５族元素（ｎ型のドーパント）の効果が顕在化してｎ型にすることができる。本発明は、このような知見に基づいて、イオン注入などのドーピング工程を行うことなく、簡便にｐｎ接合を得る。
【０００８】
第１発明に係る半導体装置の製造方法は、１５族元素を含有した多結晶のゲルマニウムを含む半導体膜を備える半導体装置を製造する方法において、前記半導体膜にｐ型の欠陥準位を不活性化する処理を施してｎ型の領域を形成する工程を含むことを特徴とする。
【０００９】
第１発明にあっては、ｐ型伝導を示す多結晶のゲルマニウムを含む半導体膜に、ｐ型の欠陥準位を不活性化する処理を施して、ｎ型の領域を得る。よって、イオン注入などのドーピング工程を行うことなく容易にｎ型領域が得られる。また、ドーピング工程（イオン注入）における欠陥発生を回避できる。
【００１０】
第２発明に係る半導体装置の製造方法は、第１発明において、前記１５族元素を含有した多結晶の半導体膜は、前記ｐ型の欠陥準位を不活性化する処理を施す前はｐ型の導電型を有することを特徴とする。
【００１１】
第２発明にあっては、ｐ型の欠陥準位を多く含んでｐ型伝導を示す半導体膜に、ｐ型の欠陥準位を不活性化する処理を施すことにより、容易にｎ型領域を得る。
【００１２】
第３発明に係る半導体装置の製造方法は、第１または第２発明において、前記半導体膜の一部の領域にｐ型の欠陥準位を不活性化する処理を施して面方向にｐｎ接合を得ることを特徴とする。
【００１３】
第３発明にあっては、ｐ型伝導を示す半導体膜の面方向の一部の領域に選択的にｐ型の欠陥準位を不活性化する処理を施すことにより、イオン注入などのドーピング工程を行うことなく簡便に面方向でのｐｎ接合が得られる。
【００１４】
第４発明に係る半導体装置の製造方法は、第１または第２発明において、前記半導体膜の一部の領域にｐ型の欠陥準位を不活性化する処理を施して膜厚方向にｐｎ接合を得ることを特徴とする。
【００１５】
第４発明にあっては、ｐ型伝導を示す半導体膜の膜厚方向の一部の領域に選択的にｐ型の欠陥準位を不活性化する処理を施すことにより、イオン注入などのドーピング工程を行うことなく簡便に膜厚方向でのｐｎ接合が得られる。
【００１６】
第５発明に係る半導体装置の製造方法は、第１または第２発明において、前記半導体膜の一部の領域にｐ型の欠陥準位を不活性化する処理を施してｐｎｐ接合またはｎｐｎ接合を得ることを特徴とする。
【００１７】
第５発明にあっては、ｐ型伝導を示す半導体膜の一部の領域、具体的に中央部または両端部に、ｐ型の欠陥準位を不活性化する処理を施すことにより、イオン注入などのドーピング工程を行うことなく簡便にｐｎｐ接合またはｎｐｎ接合が得られる。
【００１８】
第６発明に係る半導体装置の製造方法は、１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の半導体膜を基板上に形成する工程と、該半導体膜の一部の領域にｐ型の欠陥準位を不活性化する処理を施してｎ型の領域を形成する工程と、該ｎ型の領域の上に絶縁層を介してゲート電極を設ける工程と、前記一部の領域を挾んで前記処理を施さない２箇所のｐ型の領域にソース電極及びドレイン電極を夫々設ける工程とを有することを特徴とする。
【００１９】
第６発明にあっては、ｐ型伝導を示す半導体膜のゲート領域となる部分にのみｐ型の欠陥準位を不活性化する処理を施してｎ型領域とし、ソース領域及びドレイン領域となる部分はこの不活性化処理を施さずにｐ型領域のままにすることにより、イオン注入などのドーピング工程を行うことなくｐチャネル薄膜トランジスタを簡便に作製できる。
【００２０】
第７発明に係る半導体装置の製造方法は、１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の半導体膜を基板上に形成する工程と、該半導体膜の２箇所の領域にｐ型の欠陥準位を不活性化する処理を施してｎ型の領域を夫々形成する工程と、前記２箇所のｎ型の領域に挟まれた前記処理を施さないｐ型の領域の上に絶縁層を介してゲート電極を設ける工程と、前記２箇所のｎ型の領域にソース電極及びドレイン電極を夫々設ける工程とを有することを特徴とする。
【００２１】
第７発明にあっては、ｐ型伝導を示す半導体膜のソース領域及びドレイン領域となる部分にｐ型の欠陥準位を不活性化する処理を施してｎ型領域とし、ゲート領域となる部分はこの不活性化処理を施さずにｐ型領域のままにすることにより、イオン注入などのドーピング工程を行うことなくｎチャネル薄膜トランジスタを簡便に作製できる。
【００２２】
第８発明に係る半導体装置の製造方法は、１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の半導体膜を導電性基板上に形成する工程と、該半導体膜に表面側からｐ型の欠陥準位を不活性化する処理を施して表面側にｎ型の領域を形成する工程と、該ｎ型の領域上に透光性電極を形成する工程とを有することを特徴とする。
【００２３】
第８発明にあっては、ｐ型伝導を示す半導体膜にｐ型の欠陥準位を不活性化する処理を施して表面側をｎ型領域とし、残りをｐ型領域のままにすることにより、イオン注入などのドーピング工程を行うことなく簡便にｐｎ接合ダイオードを構成でき、更に、透光性電極を設けることにより、容易に光起電力素子を作製できる。
【００２４】
第９発明に係る半導体装置の製造方法は、１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の半導体膜を導電性基板上に形成する工程と、該半導体膜の膜厚方向の中央部にｐ型の欠陥準位を不活性化する処理を施してｎ型の領域を形成する工程と、前記半導体膜上に電極を設ける工程とを有することを特徴とする。
【００２５】
第９発明にあっては、ｐ型伝導を示す半導体膜の膜厚方向の中央部にのみｐ型の欠陥準位を不活性化する処理を施してｎ型領域とし、残りをｐ型領域のままにすることにより、イオン注入などのドーピング工程を行うことなく簡便にｐｎｐ接合が得られて、容易にバイポーラ接合トランジスタを作製できる。
【００２６】
第１０発明に係る半導体装置の製造方法は、第１〜第９発明のいずれかにおいて、前記半導体膜に含有される前記１５族元素は、１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする。
【００２７】
第１０発明にあっては、半導体膜に含まれる１５族元素（ｎ型ドーパント）の量を１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３とする。この１５族元素が１×１０１５ｃｍ−３より少ない場合には、ｐ型の欠陥準位を不活性化する処理を施してもｎ型が顕在化しない。一方、この１５族元素が１×１０１９ｃｍ−３より多い場合には、多結晶化状態でｐ型伝導を示さない。これらに対して、この１５族元素を１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３とした場合には、多結晶化の初期状態ではｐ型伝導を示し、ｐ型の欠陥準位を不活性化する処理が施されると１５族元素（ｎ型ドーパント）の効果が顕在化してｎ型化する。
【００２８】
第１１発明に係る半導体装置の製造方法は、ノンドープの多結晶化したゲルマニウムを含むｐ型の第１半導体膜と１５族元素を含有して多結晶化したゲルマニウムを含むｐ型の第２半導体膜とを基板上に形成する工程と、前記第１半導体膜及び第２半導体膜にｐ型の欠陥準位を不活性化する処理を施して、前記第１半導体膜にｐチャネルトランジスタのゲート領域，ソース領域及びドレイン領域を形成し、前記第２半導体膜にｎチャネルトランジスタのゲート領域，ソース領域及びドレイン領域を形成する工程とを有することを特徴とする。
【００２９】
第１１発明にあっては、ノンドープのｐ型の第１半導体膜と１５族元素を含有したｐ型の第２半導体膜とを同一の基板上に並設形成し、第１半導体膜及び第２半導体膜にｐ型の欠陥準位を不活性化する処理を施すことにより、第１半導体膜はｐ型チャネル特性を呈し、第２半導体膜はｎ型チャネル特性を呈して、イオン注入などのドーピング工程を行うことなくＣ−ＭＯＳ回路を簡便に作製できる。
【００３０】
第１２発明に係る半導体装置の製造方法は、第１１発明において、前記第２半導体膜に含有される前記１５族元素は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする。
【００３１】
第１２発明にあっては、第２半導体膜に含まれる１５族元素の量を１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３としており、ｐ型の欠陥準位を不活性化する処理が施されると１５族元素（ｎ型ドーパント）の効果が顕在化してｎ型化する。
【００３２】
第１３発明に係る半導体装置の製造方法は、第１〜第１２発明のいずれかにおいて、前記ｐ型の欠陥準位を不活性化する処理は、水素処理またはハロゲン処理であることを特徴とする。
【００３３】
第１３発明にあっては、水素処理またはハロゲン処理により、ｐ型の欠陥準位を消滅させ、ｎ型ドーパントの効果を顕在化させてｎ型化する。よって、ｎ型化を容易に行える。
【００３４】
第１４発明に係る半導体装置の製造方法は、第１〜第１２発明のいずれかにおいて、前記ｐ型の欠陥準位を不活性化する処理は、水素プラズマ処理、水素ラジカル処理、水素イオン注入処理、水素イオンビーム走査処理、ハロゲンプラズマ処理、ハロゲンラジカル処理、ハロゲンイオン注入処理、ハロゲンイオンビーム走査処理の中の一または複数の処理であることを特徴とする。
【００３５】
第１４発明にあっては、水素プラズマ処理、水素ラジカル処理、水素イオン注入処理、水素イオンビーム走査処理、ハロゲンプラズマ処理、ハロゲンラジカル処理、ハロゲンイオン注入処理、ハロゲンイオンビーム走査処理の何れかにより、ｐ型の欠陥準位を消滅させ、ｎ型ドーパントの効果を顕在化させてｎ型化する。よって、ｎ型化を容易に行える。
【００３６】
第１５発明に係る半導体装置は、１５族元素を含有してｐ型の導電型を有する多結晶のゲルマニウムを含む第１の半導体領域と、該第１の半導体領域と同程度の量の前記１５族元素を含有してｎ型の導電型を有する多結晶のゲルマニウムを含む第２の半導体領域とを有することを特徴とする。
【００３７】
第１５発明にあっては、ｐ型の第１の半導体領域とｎ型の第２の半導体領域とは不純物濃度が同程度であり、余分の不純物元素を含んでいない。よって、不純物に基づく領域内の欠陥が低い濃度に抑制され、特性が良好なゲルマニウムを含む領域を用いた半導体装置を提供できる。
【００３８】
第１６発明に係る半導体装置は、第１５発明において、前記第１及び第２の半導体領域中における前記１５族元素の濃度は１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする。
【００３９】
第１６発明にあっては、１５族元素の濃度が１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３であるため、ｐ型伝導を示す多結晶のゲルマニウムを含む半導体膜からｐ型の第１の半導体領域とｎ型の第２の半導体領域とを容易に作成できる。
【００４０】
第１７発明に係る半導体装置は、第１５または第１６発明において、前記第２の半導体領域は前記第１の半導体領域に比べて多くの水素を含んでいることを特徴とする。
【００４１】
第１７発明にあっては、ｎ型の第２の半導体領域はｐ型の第１の半導体領域に比べて多くの水素を含んでいる。よって、ｎ型の第２の半導体領域に水素が多く入っていて体積が膨張し、格子長が伸びるため、電子が格子に散乱される時間が長くなり、電子移動度が高くなる。
【００４２】
第１８発明に係る半導体装置は、第１５〜第１７発明のいずれかにおいて、前記第１の半導体領域の水素濃度は１×１０１６ｃｍ−３未満であり、前記第２の半導体領域の水素濃度は１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３であることを特徴とする。
【００４３】
第１８発明にあっては、ｎ型の第２の半導体領域の水素濃度が１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３と高く、電子移動度の向上が顕著となる。
【００４４】
第１９発明に係る半導体装置は、第１５〜第１８発明のいずれかにおいて、前記第１の半導体領域は１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の正孔密度を有し、前記第２の半導体領域は１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の電子密度を有することを特徴とする。
【００４５】
第１９発明にあっては、ｐ型の第１の半導体領域が１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の正孔密度を有し、ｎ型の第２の半導体領域が１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の電子密度を有しており、ｐ型領域及びｎ型領域として十分に機能する。
【００４６】
第２０発明に係る半導体装置は、ノンドープの多結晶化したゲルマニウムを含むｐ型の第１半導体領域と、１５族元素を含有して多結晶化したゲルマニウムを含むｎ型の第２半導体領域とを、同一の基板上に有することを特徴とする。
【００４７】
第２０発明にあっては、１つの基板上に、ノンドープの多結晶化したゲルマニウムを含むｐ型の第１半導体領域と、１５族元素を含有して多結晶化したゲルマニウムを含むｎ型の第２半導体領域とを設けており、ｐ型デバイス及びｎ型デバイスを同一基板上に有する半導体装置を提供できる。
【００４８】
第２１発明に係る半導体装置は、第２０発明において、前記第２半導体領域中における前記１５族元素の濃度は１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であることを特徴とする。
【００４９】
第２１発明にあっては、第２半導体領域中における１５族元素の濃度が１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であるため、ｎ型の第２半導体領域を容易に作成できる。
【００５０】
【発明の実施の形態】
以下、本発明をその実施の形態に基づき詳細に説明する。まず始めに、本発明の製造方法に利用する原理について説明する。図１は、本発明における原理を説明するための断面図である。
【００５１】
ガラス製の基板１上に、例えば２０ｐｐｍのリン（Ｐ）ドープの非晶質シリコンゲルマニウム（ＳｉＧｅ）膜（Ｇｅ量７０％）２を１０００Å堆積させる（図１（ａ））。そして、例えば６００℃で熱処理を２０時間行って非晶質ＳｉＧｅ膜２を結晶化させて、多結晶ＳｉＧｅ膜３を得る（図１（ｂ））。多結晶のＳｉＧｅはｐ型の欠陥準位を多く持っているのでｐ型伝導を示す。従って、少量のｎ型ドーパント（この例では１５族元素のＰ）がドープされていても、多結晶ＳｉＧｅ膜３はｐ型のままである。
【００５２】
そして、例えばヘリコン波で励起した水素プラズマにより、ｐ型の多結晶ＳｉＧｅ膜３に水素処理を施して、ｎ型の多結晶ＳｉＧｅ膜４を得る（図１（ｃ））。水素処理を施すことにより、ｐ型の欠陥準位が消滅するため、１５族元素のＰ（ｎ型ドーパント）の効果が顕在化してｎ型化することができる。
【００５３】
図２は、このような水素プラズマによる水素処理によってｐ型からｎ型への変化を説明するための図であり、図２（ａ）は水素プラズマ処理前の状態を示し、図２（ｂ）は水素プラズマ処理後の状態を示している。
【００５４】
ここで、水素処理などのｐ型の欠陥準位を不活性化する処理を行って、ｐ型のＳｉＧｅをｎ型に変化させるためには、最初の１５族元素のドープ量が重要になる。なぜなら、あまり少なすぎると上述したようなｎ型への変化が起こらず、あまり多すぎると最初にｐ型の多結晶ＳｉＧｅが得られないからである。
【００５５】
そこで、本発明者等は、１５族元素（リン）のドープ量を種々変えて多結晶ＳｉＧｅ膜をガラス基板上に形成し、それぞれの試料（６種の試料Ａ〜Ｆ）に対して水素処理（５００Ｗ，２０ｍＴｏｒｒ，３００℃，１５分の条件による水素プラズマ）を施し、そのキャリア密度（正孔密度または電子密度）の推移を測定した。その結果を図３（ａ）に示す。図３（ａ）の横軸は水素処理時間（任意単位）を表し、図３（ａ）の縦軸はキャリア（正孔または電子）密度（ｃｍ−３）を表している。また、これらの６種の試料Ａ〜Ｆにおけるリン濃度（ｃｍ−３）と水素処理後の水素濃度（ｃｍ−３）とを、図３（ｂ）に示す。
【００５６】
リン濃度が１×１０１９ｃｍ−３を超える試料Ａでは、多結晶化させてもｐ型伝導を示さず、ｎ型のままである。よって、リン濃度が１×１０１９ｃｍ−３を超えることは好ましくない。
【００５７】
リン濃度が２×１０１８ｃｍ−３である試料Ｂでは、確かに、短い水素処理時間（２．０）でｐ型が消滅し、短い水素処理時間（４．０）後にｎ型に変化している。また、リン濃度が６×１０１７ｃｍ−３である試料Ｃ、リン濃度が３×１０１６ｃｍ−３である試料Ｄ、リン濃度が２×１０１５ｃｍ−３である試料Ｅでも、ｐ型からｎ型に変化するために要する水素処理時間に差異は見られものの、試料Ｂと同様、水素処理によりｐ型からｎ型へ確かに変化していることが分かる。また、リン濃度が低い程、ｐ型からｎ型への変化に長い水素処理時間を要することが分かる。
【００５８】
リン濃度が１×１０１５ｃｍ−３未満である試料Ｆでは、長時間の水素処理を施しても正孔密度が減少していくだけであって、ｎ型に変わることがない。よって、リン濃度が１×１０１５ｃｍ−３未満であることは好ましくない。
【００５９】
以上のことから、多結晶のＳｉＧｅは１５族元素を１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３含んでいることが必要である。このような数値範囲の１５族元素を含む場合、図３（ａ）の試料Ｂ〜Ｅの例でも分かるように、ｐ型ＳｉＧｅでは１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の正孔密度を有し、ｎ型ＳｉＧｅでは１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の電子密度を有する。このことは、１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の正孔密度を有するｐ型ＳｉＧｅを、水素処理により、１×１０１１ｃｍ−３〜１×１０１９ｃｍ−３の電子密度を有するｎ型ＳｉＧｅに変化させることができることを示している。
【００６０】
また、水素処理後の水素濃度に関しては、次のようなことが分かる。ｐ型ＳｉＧｅは水素の含有量が極めて少なく、試料Ｆのように、水素濃度が測定下限の１×１０１６ｃｍ−３未満である。これは、固相成長温度が６００℃であり、一般にＳｉＧｅ膜中から水素が離脱する温度である４００℃よりも十分に高い温度を経たからである。一方、水素処理によって得られたｎ型ＳｉＧｅでは、試料Ｂ〜Ｅのように、水素濃度が１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３である。水素処理により、大量の水素がＳｉＧｅ中に導入されたことが理解される。
【００６１】
なお、上述した図１に示す例では、ｐ型ＳｉＧｅの全ての領域をｎ型ＳｉＧｅに変えるように説明したが、その一部の領域のみを選択的にｎ型ＳｉＧｅに変えることも行えることは勿論である。即ち、例えば、ｎ型化したい領域以外の領域をマスク材にて覆って、水素処理（例えば水素プラズマ）を施すことにより、所望の領域のみをｎ型に変えて残りをｐ型のままにしておくことを容易に行える。このようにすることにより、ｎ型領域及びｐ型領域を任意の位置に任意の大きさで形成することができ、面内方向でのｐｎ接合，ｐｎｐ接合，ｎｐｎ接合、並びに、膜厚方向でのｐｎ接合，ｐｎｐ接合，ｎｐｎ接合を簡便に得ることができる。
【００６２】
なお、上述した例ではシリコンゲルマニウム膜について説明したが、ゲルマニウム膜においても全く同様に、リンをドープしてｐ型伝導を示す多結晶のゲルマニウム膜に水素処理（例えば水素プラズマ）を施すことにより、ｎ型に変えることができる。
【００６３】
以下、このような原理を利用した本発明における半導体装置の具体例について説明する。
【００６４】
（第１実施の形態：ｐチャネル薄膜トランジスタ（ＴＦＴ））
図４は、第１実施の形態によるｐチャネルＴＦＴの製造工程を示す断面図である。ガラス製の基板１１上に、プラズマＣＶＤ法により２０ｐｐｍのＰドープ非晶質ＳｉＧｅ膜（Ｇｅ量７０％）を１０００Å堆積し、６００℃で熱処理を２０時間行って結晶化させ、多結晶ＳｉＧｅ膜１２を得る（図４（ａ））。多結晶ＳｉＧｅ膜１２はｐ型伝導を示す。
【００６５】
窒化シリコン膜（ＳｉＮ膜）１３を全域に堆積した後、ＴＦＴのゲート領域となる部分のＳｉＮ膜１３をエッチング除去して多結晶ＳｉＧｅ膜１２の一部を露出させる（図４（ｂ））。そして、ヘリコン波で励起した水素プラズマ（５００Ｗ，２０ｍＴｏｒｒ，３００℃，１５分の条件）により水素処理を施し、ｐ型の多結晶ＳｉＧｅ膜１２の表面が露出している領域をｎ型に変えた後、ＳｉＮ膜１３を除去する。この結果、多結晶ＳｉＧｅ膜１２には、面内方向にｐ型領域１２ａ，ｎ型領域１２ｂ，ｐ型領域１２ｃが形成され、ｐｎｐ接合が得られる（図４（ｃ））。
【００６６】
再びＳｉＮ膜１４を全域に堆積した後、ソース領域及びドレイン領域となる部分にコンタクトホール１５，１５を形成する（図４（ｄ））。最後に、Ａｌなどでソース電極１６，ゲート電極１７及びドレイン電極１８を設けて、ｐチャネルＴＦＴを作製する（図４（ｅ））。
【００６７】
このように作製したＴＦＴは、移動度８０ｃｍ２  ／Ｖｓ，オン／オフ比６桁，しきい値−２Ｖを示し、従来のＳｉ−ＴＦＴと同程度の特性が得られている。また、従来のようにドーピング工程（イオン注入工程）が不要であり、簡便に作製することが可能である。
【００６８】
（第２実施の形態：ｎチャネルＴＦＴ）
図５は、第２実施の形態によるｎチャネルＴＦＴの製造工程を示す断面図である。ガラス製の基板２１上に、プラズマＣＶＤ法により２０ｐｐｍのＰドープ非晶質ＳｉＧｅ膜（Ｇｅ量７０％）を１０００Å堆積し、６００℃で熱処理を２０時間行って結晶化させ、多結晶ＳｉＧｅ膜２２を得る（図５（ａ））。多結晶ＳｉＧｅ膜２２はｐ型伝導を示す。
【００６９】
ＳｉＮ膜２３を全域に堆積した後、ＴＦＴのソース領域及びドレイン領域となる部分のＳｉＮ膜２３をエッチング除去して多結晶ＳｉＧｅ膜２２の一部を露出させる（図５（ｂ））。そして、ヘリコン波で励起した水素プラズマ（５００Ｗ，２０ｍＴｏｒｒ，３００℃，１５分の条件）により水素処理を施し、ｐ型の多結晶ＳｉＧｅ膜２２の表面が露出している領域をｎ型に変えた後、ＳｉＮ膜２３を除去する。この結果、多結晶ＳｉＧｅ膜２２には、面内方向にｎ型領域２２ａ，ｐ型領域２２ｂ，ｎ型領域２２ｃが形成され、ｎｐｎ接合が得られる（図５（ｃ））。
【００７０】
再びＳｉＮ膜２４を全域に堆積した後、コンタクトホール２５，２５を形成する（図５（ｄ））。最後に、Ａｌなどでソース電極２６，ゲート電極２７及びドレイン電極２８を設けて、ｎチャネルＴＦＴを作製する（図５（ｅ））。
【００７１】
このように作製したＴＦＴは、移動度１１０ｃｍ２  ／Ｖｓ，オン／オフ比６桁，しきい値１Ｖを示し、従来のＳｉ−ＴＦＴと同程度の特性が得られている。また、従来のようにドーピング工程（イオン注入工程）が不要であり、簡便に作製することが可能である。
【００７２】
（第３実施の形態：Ｃ−ＭＯＳ回路）
（第１例）
第１，第２実施の形態を組み合わせることにより、Ｃ−ＭＯＳ回路を作製できる。図６は、第３実施の形態の第１例によるＣ−ＭＯＳ回路の製造工程を示す断面図である。ガラス製の基板３１上に、プラズマＣＶＤ法により２０ｐｐｍのＰドープ非晶質ＳｉＧｅ膜（Ｇｅ量７０％）を１０００Åずつ２箇所に堆積し、６００℃で熱処理を２０時間行って結晶化させ、多結晶ＳｉＧｅ膜３２ａ，３２ｂを得る（図６（ａ））。多結晶ＳｉＧｅ膜３２ａ，３２ｂはｐ型伝導を示す。
【００７３】
ＳｉＮ膜３３を全域に堆積した後、一方のｎチャネルＴＦＴのソース領域及びドレイン領域となる部分のＳｉＮ膜３３をエッチング除去して多結晶ＳｉＧｅ膜３２ａの一部を露出させる（図６（ｂ））。そして、ヘリコン波で励起した水素プラズマ（５００Ｗ，２０ｍＴｏｒｒ，３００℃，１５分の条件）により水素処理を施し、ｐ型の多結晶ＳｉＧｅ膜３２ａの表面が露出している領域をｎ型に変えた後、ＳｉＮ膜３３を除去する。この結果、多結晶ＳｉＧｅ膜３２ａには、面内方向にｎ型領域３２ｃ，ｐ型領域３２ｄ，ｎ型領域３２ｅが形成され、ｎｐｎ接合が得られる。
【００７４】
再びＳｉＮ膜３４を全域に堆積した後、他方のｐチャネルＴＦＴのゲート領域となる部分のＳｉＮ膜３４をエッチング除去して多結晶ＳｉＧｅ膜３２ｂの一部を露出させる（図６（ｃ））。そして、ヘリコン波で励起した水素プラズマ（上記と同一条件）により再び水素処理を施し、ｐ型の多結晶ＳｉＧｅ膜３２ｂの表面が露出している領域をｎ型に変えた後、ＳｉＮ膜３４を除去する。この結果、多結晶ＳｉＧｅ膜３２ｂには、面内方向にｐ型領域３２ｆ，ｎ型領域３２ｇ，ｐ型領域３２ｈが形成され、ｐｎｐ接合が得られる（図６（ｄ））。
【００７５】
再びＳｉＮ膜３５を全域に堆積した後、コンタクトホールを形成し、Ａｌなどで各ＴＦＴ用のソース電極３６ａ，３６ｂ、ゲート電極３７ａ，３７ｂ及びドレイン電極３８ａ，３８ｂを設け、ｎチャネルＴＦＴ及びｐチャネルＴＦＴを並設して作製する（図６（ｅ））。
【００７６】
このようにして、従来のようなドーピング工程（イオン注入工程）を行うことなく、Ｃ−ＭＯＳ回路を簡便に作製することが可能である。
【００７７】
（第２例）
図７は、第３実施の形態の第２例によるＣ−ＭＯＳ回路の製造工程を示す断面図である。図６において図５と同一部分には、同一番号を付している。第１例と同様に、ガラス製の基板３１上に、多結晶ＳｉＧｅ膜３２ａ，３２ｂを形成する（図７（ａ））。ＳｉＮ膜３３を全域に堆積した後、ｎ型領域を形成したい部分（ｎチャネルＴＦＴのソース領域及びドレイン領域となる部分並びにｐチャネルＴＦＴのゲート領域となる部分）のＳｉＮ膜３３をエッチング除去して多結晶ＳｉＧｅ膜３２ａ，３２ｂの一部を露出させる（図７（ｂ））。
【００７８】
そして、水素イオンビームを走査させて水素処理を施し（図７（ｃ））、ｐ型の多結晶ＳｉＧｅ膜３２ａ，３２ｂの表面が露出している領域をｎ型に変えた後、ＳｉＮ膜３３を除去する。この結果、多結晶ＳｉＧｅ膜３２ａと多結晶ＳｉＧｅ膜３２ｂとには、面内方向にｎ型領域３２ｃ，ｐ型領域３２ｄ，ｎ型領域３２ｅとｐ型領域３２ｆ，ｎ型領域３２ｇ，ｐ型領域３２ｈが形成される（図７（ｄ））。その後、第１例と同様に、再びＳｉＮ膜３５を全域に堆積した後、コンタクトホールを形成して、ソース電極３６ａ，３６ｂ、ゲート電極３７ａ，３７ｂ及びドレイン電極３８ａ，３８ｂを設ける（図７（ｅ））。
【００７９】
なお、上述した第２例では、１回の水素イオンビーム走査により全てのｎ型領域を形成したが、第１例のようにマスクパターンの形成を各ＴＦＴ毎に２回に分け（図６（ｂ），（ｃ）参照）、水素イオンビームの走査を２回に分けて行うようにしても良い。また、第１例において、第２例のようにマスクパターンの形成を一括して行い（図７（ｂ）参照）、１回の水素プラズマによる水素処理により全てのｎ型領域を一括形成するようにしても良い。
【００８０】
（第４実施の形態：マルチゲートＴＦＴ）
図８は、第４実施の形態によるマルチゲートＴＦＴの製造工程を示す断面図である。ガラス製の基板４１上に、プラズマＣＶＤ法により２０ｐｐｍのＰドープ非晶質ＳｉＧｅ膜（Ｇｅ量７０％）を１０００Å堆積し、６００℃で熱処理を２０時間行って結晶化させ、多結晶ＳｉＧｅ膜４２を得る（図８（ａ））。多結晶ＳｉＧｅ膜４２はｐ型伝導を示す。
【００８１】
ＳｉＮ膜４３を全域に堆積した後、ＴＦＴのソース領域及びドレイン領域となる部分と、チャネル部における一部の領域とのＳｉＮ膜４３をエッチング除去して多結晶ＳｉＧｅ膜４２の一部を露出させる（図８（ｂ））。そして、ヘリコン波で励起した水素プラズマ（５００Ｗ，２０ｍＴｏｒｒ，３００℃，１５分の条件）により水素処理を施し、ｐ型の多結晶ＳｉＧｅ膜４２の表面が露出している領域をｎ型に変えた後、ＳｉＮ膜４３を除去する。この結果、多結晶ＳｉＧｅ膜４２には、面内方向にｎ型領域４２ａ，ｐ型領域４２ｂ，ｎ型領域４２ｃ，ｐ型領域４２ｄ，ｎ型領域４２ｅが形成される（図８（ｃ））。
【００８２】
再びＳｉＮ膜４４を全域に堆積した後、コンタクトホール４５，４５を形成する（図８（ｄ））。最後に、Ａｌなどでソース電極４６、２つのゲート電極４７ａ，４７ｂ及びドレイン電極４８を設けて、２ゲート構造のＴＦＴを作製する（図８（ｅ））。
【００８３】
このようにして、従来のようなドーピング工程（イオン注入工程）を行うことなく、マルチゲートＴＦＴを簡便に作製することが可能である。
【００８４】
なお、上述した第１〜第４実施の形態のＴＦＴの製造工程において、水素処理におけるレベルまたは処理時間に分布を持たせることにより、ＬＤＤ構造を有するＴＦＴを作成することも可能である。
【００８５】
（第５実施の形態：ｐｎ接合ダイオード及び光起電力素子）
図９は、第５実施の形態によるｐｎ接合ダイオード及び光起電力素子の製造工程を示す断面図である。導電性の基板５１上に、プラズマＣＶＤ法により２０ｐｐｍのＰドープ非晶質ＳｉＧｅ膜（Ｇｅ量７０％）を５０００Å堆積し、６００℃で熱処理を２０時間行って結晶化させ、多結晶ＳｉＧｅ膜５２を得る（図９（ａ））。多結晶ＳｉＧｅ膜５２はｐ型伝導を示す。
【００８６】
そして、ヘリコン波で励起した水素プラズマ（５００Ｗ，２０ｍＴｏｒｒ，３００℃，５分の条件）により水素処理を施し、ｐ型の多結晶ＳｉＧｅ膜５２の表面層５２ａ（厚さ：５００Å）をｎ型化する（図９（ｂ））。この際、表面層５２ａ以外の下部層５２ｂはｐ型のままである。よって、膜厚方向にｐｎ接合を有するｐｎ接合ダイオードを作製できる。
【００８７】
このｐｎ接合の構成は光起電力素子の作製に適しており、ｎ型の表面層５２ａ上にＩＴＯなどの透光性電極５３を形成することにより、光起電力素子を作製できる（図９（ｃ））。
【００８８】
このようにして作製した光起電力素子は、開放電圧が０．３５Ｖ、短絡電流が３５ｍＡ／ｃｍ２  、曲線因子が７０％、変換効率が８．６％であり、従来のＳｉ系光起電力素子と比べて、長波長光の感度が大きい。また、積層化によるＳｉ系光起電力素子との組合せによって、従来にない高い変換効率の実現を図れる。
【００８９】
（第６実施の形態：バイポーラ接合トランジスタ）
図１０は、第６実施の形態によるバイポーラ接合トランジスタの製造工程を示す断面図である。導電性の基板６１上に、プラズマＣＶＤ法により２０ｐｐｍのＰドープ非晶質ＳｉＧｅ膜（Ｇｅ量７０％）を３０００Å堆積し、６００℃で熱処理を２０時間行って結晶化させ、多結晶ＳｉＧｅ膜６２を得る（図１０（ａ））。多結晶ＳｉＧｅ膜６２はｐ型伝導を示す。
【００９０】
そして、イオンガンにより水素原子を多結晶ＳｉＧｅ膜６２の膜厚方向の中央部に注入し（イオンエネルギ：１５ｋｅＶ）、ｐ型の多結晶ＳｉＧｅ膜６２の中央層６２ａ（厚さ：５００Å）のみをｎ型化する（図１０（ｂ））。この際、この中央層６２ａを挾む残りの上層６２ｂ及び下層６２ｃはｐ型のままである。よって、膜厚方向にｐｎｐ接合を容易に形成できる。上層６２ｂの上に、例えばＡｌからなる電極６３を設けて、ｐｎｐ接合をなしたバイポーラトランジスタを作製する（図１０（ｃ））。
【００９１】
なお、上記工程において、径を絞ったイオンビームを照射することにより、膜厚方向のみならず面方向の任意の領域への水素処理が可能であり、水素処理におけるマスクパターンが不要であり、作製工程の更なる簡便化を図れる。また、上記の例とは逆に、多結晶ＳｉＧｅ膜６２の基板６１近傍側及び表面側に水素処理を選択的に施すようにした場合には、ｎｐｎ接合をなしたバイポーラトランジスタも同様に作製できる。
【００９２】
なお、上述した第１〜第６実施の形態では、ＳｉＧｅを利用する場合について説明したが、Ｇｅ膜においても水素処理に対してＳｉＧｅ膜と同様の特性を呈するので、Ｇｅを利用しても、ＳｉＧｅを利用する場合と全く同様に、種々の半導体装置を作製することができる。
【００９３】
（第７実施の形態：Ｃ−ＭＯＳ回路）
図１１は、第７実施の形態によるＣ−ＭＯＳ回路の製造工程を示す断面図である。ガラス製の基板７１上に、プラズマＣＶＤ法により、ノンドープ非晶質Ｇｅ膜と２０ｐｐｍのＰドープ非晶質Ｇｅ膜とを厚さ１０００Åずつ、適長離隔させて堆積し、５００℃で熱処理を２０時間行って結晶化させ、ノンドープ多結晶Ｇｅ膜７２ａ，Ｐドープ多結晶Ｇｅ膜７２ｂを得る（図１１（ａ））。これらの多結晶Ｇｅ膜７２ａ，７２ｂは何れもｐ型伝導を示す。
【００９４】
ＳｉＮ膜７３を全域に堆積した後、ソース領域及びドレイン領域となる４箇所の部分にコンタクトホール７４，７４，７４，７４を形成する（図１１（ｂ））。次に、ＡｌなどでＴＦＴ用のソース電極７５ａ，７５ｂ、ゲート電極７６ａ，７６ｂ及びドレイン電極７７ａ，７７ｂを設ける（図１１（ｃ））。
【００９５】
次に、ヘリコン波で励起した水素プラズマ（４５０Ｗ，２５ｍＴｏｒｒ，２８０℃，３０分の条件）により水素処理を施し、コンタクトホール７４とソース電極７５ａ，７５ｂ及びドレイン電極７７ａ，７７ｂとの隙間から水素をノンドープ多結晶Ｇｅ膜７２ａ，Ｐドープ多結晶Ｇｅ膜７２ｂに拡散させる。
【００９６】
この水素処理によって、ノンドープ多結晶Ｇｅ膜７２ａでは、ソース電極７５ａ及びドレイン電極７７ａ近傍の電気極性が弱いｐ型（ｐ−  ）となり、チャネル部（ゲート電極７６ａの直下）にはｐ型の電気極性が形成される。このため、ゲート電圧によってチャネル部の電気特性がｐ型からｎ型に制御されることにより、ｐ−  −ｐ−ｐ−  からｐ−  −ｎ−ｐ−  に変化し、この変化に伴ってＴＦＴの特性はｐ型を示す（図１１（ｄ））。
【００９７】
一方、Ｐドープ多結晶Ｇｅ膜７２ｂでは、この水素処理によって、ソース電極７５ｂ及びドレイン電極７７ｂ近傍の電気極性が強いｎ型（ｎ＋  ）となり、チャネル部（ゲート電極７６ｂの直下）にはｎ−  型の電気極性が形成される。このため、ゲート電圧によってチャネル部の電気特性がｎ−  型からｎ＋  型に制御されることにより、ｎ＋  −ｎ−  −ｎ＋  からｎ＋  −ｎ＋  −ｎ＋  に変化し、この変化に伴ってＴＦＴの特性はｎ型を示す（図１１（ｄ））。
【００９８】
なお、上述した例では、各電極を形成した後に水素処理を施すようにしたが、コンタクホールを形成した後に水素処理を施し、その後各電極を形成するようにしても良い。
【００９９】
本発明者等は、Ｐドープ多結晶Ｇｅ膜７２ｂにおけるリンのドープ量を種々変えてｎチャネルＴＦＴ（３種のＴＦＴ試作品Ａ〜Ｃ）を作製し、そのゲート電圧とソース／ドレイン電流とを測定した。その結果を図１２（ａ）に示す。ソース・ドレイン間の電圧は０．１Ｖである。図１２（ａ）の横軸はゲート電圧（Ｖ）を表し、図１２（ａ）の縦軸はソース／ドレイン電流（Ａ）を表している。また、これらの３種のＴＦＴ試作品におけるリン濃度（ｃｍ−３）を図１２（ｂ）に示す。なお、水素プラズマの処理時間は、何れも約９０分である。３種のＴＦＴ試作品Ａ〜Ｃは何れも良好なトランジスタ特性を呈しており、この結果から、Ｐドープ多結晶Ｇｅ膜７２ｂにおける１５族元素（リン）のドープ量は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３であることが好ましいことが分かる。
【０１００】
多結晶Ｇｅは、前述したように、結晶化直後はｐ型の欠陥準位によりｐ型の電気伝導を示すが、水素処理を施すことによりｎ型の電気伝導を示すようになる。しかしながら、この多結晶Ｇｅ膜を用いてＴＦＴを作製した後に水素処理を施した場合、最初はｐ型の電気特性が現れて、その後電気特性が劣化していくことが分かった。図１３は、ノンドープの多結晶Ｇｅを用いたＴＦＴにおける電流／電圧特性の水素プラズマ処理時間依存性を示すグラフであって、その横軸はゲート電圧（Ｖ）を表し、その縦軸はソース／ドレイン電流（Ａ）を表しており、水素プラズマ処理時間（０分，９５分，１２５分）を異ならせた３種の場合の特性を示している。この場合のソース・ドレイン間の電圧は０．１Ｖである。このように、水素処理によって多結晶Ｇｅ膜がｎ型化する前に、水素処理によるダメージによってＦＥＴ特性が劣化してしまうため、水素処理だけではＧｅ−ＴＦＴのｎ型化は困難である。
【０１０１】
多結晶Ｇｅ膜に少量の１５族元素（Ｐなどのｎ型ドーパント）をドープしておき、そのドープ多結晶Ｇｅ膜を用いてＴＦＴを作製した後に水素処理を施した場合には，ｎ型のＴＦＴ動作を行えることが分かった。図１４は、Ｐドープの多結晶Ｇｅを用いたＴＦＴにおける電流／電圧特性の水素プラズマ処理時間依存性を示すグラフであって、その横軸はゲート電圧（Ｖ）を表し、その縦軸はソース／ドレイン電流（Ａ）を表しており、水素プラズマ処理時間（０分，９０分）を異ならせた２種の場合の特性を示している。ソース・ドレイン間の電圧は０．１Ｖである。１５族元素をドープしておくことにより、Ｇｅ内のｐ型の欠陥準位に伴う正孔をキャンセルする電子を形成せしめて水素処理の効果を早期に発揮させたために、このｎ型のＴＦＴ動作を実現できている。
【０１０２】
図１５は、ノンドープＧｅを用いたＴＦＴ及びＰドープＧｅを用いたＴＦＴ夫々における水素プラズマ処理前後のバンド状態を示す図である。ＰドープＧｅを用いたＴＦＴでは、水素プラズマ処理によってｎチャネル特性を呈していることが分かる。
【０１０３】
このような現象を利用して、第７実施の形態では、Ｃ−ＭＯＳ型の半導体装置を製造する。即ち、ノンドープＧｅ膜とＰドープＧｅ膜とを１枚の基板に形成した後、一括的に水素処理を施すことにより、同一基板内にｐ型とｎ型との電気特性を有するデバイスを同時に作製することができ、Ｃ−ＭＯＳ回路を極めて容易に製造することができる。
【０１０４】
上述の各実施の形態で説明した非晶質ＳｉＧｅ膜または非晶質Ｇｅ膜の作成条件、ＳｉＧｅにおけるＧｅの含有率、水素処理、絶縁膜等は一例であって、各実施の形態において示したものに限られるわけではなく、本発明の原理を利用して同様の効果を奏するものであれば、任意の条件に設定して良いことは勿論である。
【０１０５】
例えば、水素処理以外に、フッ素，塩素などを用いたハロゲン処理を施してもｐ型ＳｉＧｅまたはｐ型Ｇｅからｎ型ＳｉＧｅまたはｎ型Ｇｅへの変換が可能である。また、これらの水素処理及びハロゲン処理にあっては、水素プラズマ処理、水素ラジカル処理、水素イオン注入処理、水素イオンビーム走査処理、ハロゲンプラズマ処理、ハロゲンラジカル処理、ハロゲンイオン注入処理、ハロゲンイオンビーム走査処理の中の一または複数の処理を、作製する半導体装置の種類に応じて任意に選択することができる。
【０１０６】
更に、１５族元素としてリン（Ｐ）を用いる場合について説明したが、これに限らず、ヒ素（Ａｓ），アンチモン（Ｓｂ），ビスマス（Ｂｉ）などの他の１５族元素を用いる場合も同様に行える。
【０１０７】
【発明の効果】
以上詳述した如く、本発明によれば、従来のようにイオン注入などのドーピング工程を行うことなく、容易にｎ型領域を得ることができる。また、ｐ型の多結晶のゲルマニウムを含む半導体膜の中の所望の一部領域を容易にｎ型に変えることができるため、簡便にｐｎ接合を得ることができる。この結果、ゲルマニウムを含む種々の半導体装置における生産性の向上及び低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明における原理を説明するための断面図である。
【図２】水素処理前と水素処理後とにおけるシリコンゲルマニウム膜のエネルギバンド図である。
【図３】水素処理時間とキャリア（正孔または電子）密度との関係を示すグラフ、及び、６種の試料におけるリン濃度と水素濃度とを示す図表である。
【図４】第１実施の形態によるｐチャネルＴＦＴの製造工程を示す断面図である。
【図５】第２実施の形態によるｎチャネルＴＦＴの製造工程を示す断面図である。
【図６】第３実施の形態の第１例によるＣ−ＭＯＳ回路の製造工程を示す断面図である。
【図７】第３実施の形態の第２例によるＣ−ＭＯＳ回路の製造工程を示す断面図である。
【図８】第４実施の形態によるマルチゲートＴＦＴの製造工程を示す断面図である。
【図９】第５実施の形態によるｐｎ接合ダイオード及び光起電力素子の製造工程を示す断面図である。
【図１０】第６実施の形態によるバイポーラ接合トランジスタの製造工程を示す断面図である。
【図１１】第７実施の形態によるＣ−ＭＯＳ回路の製造工程を示す断面図である。
【図１２】３種のＴＦＴ試作品におけるゲート電圧とソース／ドレイン電流との関係を示すグラフ及びリン濃度を示す図表である。
【図１３】ノンドープの多結晶Ｇｅを用いたＴＦＴにおける電流／電圧特性の水素プラズマ処理時間依存性を示すグラフである。
【図１４】Ｐドープの多結晶Ｇｅを用いたＴＦＴにおける電流／電圧特性の水素プラズマ処理時間依存性を示すグラフである。
【図１５】ノンドープＧｅを用いたＴＦＴ及びＰドープＧｅを用いたＴＦＴ夫々における水素プラズマ処理前後のバンド状態を示す図である。
【符号の説明】
１，１１，２１，３１，４１，５１，６１，７１  基板
２  非晶質ＳｉＧｅ膜
３  多結晶ＳｉＧｅ膜（ｐ型）
４  多結晶ＳｉＧｅ膜（ｎ型）
１２，２２，３２ａ，３２ｂ，４２，５２，６２  多結晶ＳｉＧｅ膜
１２ａ，１２ｃ，２２ｂ，３２ｄ，３２ｆ，３２ｈ，４２ｂ，４２ｄ  ｐ型領域
１２ｂ，２２ａ，２２ｃ，３２ｃ，３２ｅ，３２ｇ，４２ａ，４２ｃ，４２ｅ
ｎ型領域
１６，２６，３６ａ，３６ｂ，４６，７５ａ，７５ｂ  ソース電極
１７，２７，３７ａ，３７ｂ，４７ａ，４７ｂ，７６ａ，７６ｂ  ゲート電極
１８，２８，３８ａ，３８ｂ，４８，７７ａ，７７ｂ  ドレイン電極
５２ａ  表面層（ｎ型ＳｉＧｅ）
５２ｂ  下部層（ｐ型ＳｉＧｅ）
５３  透光性電極
６２ａ  中央層（ｎ型ＳｉＧｅ）
６２ｂ  上層（ｐ型ＳｉＧｅ）
６２ｃ  下層（ｐ型ＳｉＧｅ）
６３  電極
７２ａ  ノンドープ多結晶Ｇｅ膜
７２ｂ  Ｐドープ多結晶Ｇｅ膜
【図１】
2004335494.tif 000003
【図２】
2004335494.tif 000004
【図３】
2004335494.tif 000005
【図４】
2004335494.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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