(57)【要約】　　　（修正有）【課題】二入力信号の信号レベルに応じた出力信号を出力するコンパレータを提供する。【解決手段】入力部を構成する第１の差動増幅器と、入力端が第１の増幅器の出力端に接続され、出力端がコンパレータの出力端に接続される第１のインバータと、入出力間を第１の抵抗で接続してインバータのスレッショルド電圧を生成する第２のインバータと、一入力端が第２のインバータに接続される第２の差動増幅器の一出力端に接続された第２の抵抗を有し、第２のインバータで生成したスレッショルド電圧をボルテージホロワを介して入力部である第１の差動増幅器の出力端に供給する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
入力部を構成する第１の差動増幅器と、
入力端が、前記第１の差動増幅器の出力端に接続され、出力端が、コンパレータの出力端に接続される第１のインバータと、
入出力間を第１の抵抗で接続することにより、インバータのスレッショルド電圧を生成する第２のインバータと、
一入力端が前記第２のインバータに接続される第２の差動増幅器と、この第２の差動増幅器の一出力端に接続された第２の抵抗を有し、前記第２のインバータで生成した前記スレッショルド電圧を、前記第１の差動増幅器の出力端に供給するボルテージホロワと、を具備したことを特徴とするコンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタ・ＣＭＯＳ　ＦＥＴトランジスタを備えるプロセス集積回路内のコンパレータに関する。
【０００２】
【従来の技術】
図８に、従来のコンパレータの構成を示す。図８は、バイポーラトランジスタ・ＣＭＯＳ　ＦＥＴを備えるプロセス集積回路内に構成されるものである。そして図８は、２つのアナログ信号の大小を比較して、ロジックレベルの信号を出力するコンパレータであり、入力部にバイポーラトランジスタを用いた能動負荷型エミッタ接地差動増幅器（以下、入力部という）１０１を配置し、次段の出力部にインバータ１０３を配置している。
【０００３】
次に、図８の動作を説明する。
【０００４】
入力信号ｉｎ−ｐ，ｉｎ−ｎの信号レベルが平衡の時の入力部１０１の出力電圧をＶ１、インバータ１０３のスレッショルド電圧をＶｔｈ・ｉｎｖ、コンパレータの出力電圧をＶｏｕｔ１とする。
【０００５】
平衡状態からｉｎ−ｐ，ｉｎ−ｎにそれぞれ＋ΔＶｉｎ，−ΔＶｉｎの信号レベルの変化が生じ、Ｖ１の変化が＋ΔＶ１の時、Ｖ１＋ΔＶ１がＶｔｈ・ｉｎｖを超えれば、Ｖｏｕｔ１はＨｉｇｈ（ハイ）となる。
【０００６】
逆にｉｎ−ｐ，ｉｎ−ｎにそれぞれ−ΔＶｉｎ，＋ΔＶｉｎの信号レベルの変化が生じ、Ｖ１の変化が−ΔＶ１の時、Ｖ１−ΔＶ１がＶｔｈ・ｉｎｖ未満であれば、Ｖｏｕｔ１はＬｏｗ（ロ−）となる。
【０００７】
簡潔に表現すると、ｉｎ−ｐの信号レベルがｉｎ−ｎを超える場合は、Ｖｏｕｔ１はハイとなり、それより未満の場合はロ−となる。
【０００８】
ここで図９に、図８のコンパレータの動作を示す。図９は、図９のコンパレータの電源電圧を３Ｖととし、入力信号ｉｎ−ｐ，ｉｎ−ｎに１Ｖを中心とした２００ｍＶｐｐの正弦波を入力した時のＶ１とＶｏｕｔ１の出力波形を示したものである。
【０００９】
Ｖ１とＶｔｈ・ｉｎｖが一致していない場合（この例では、Ｖ１＞Ｖｔｈ・ｉｎｖ）、入力信号ｉｎ−ｐとｉｎ−ｎの信号レベルに応じて、Ｖｏｕｔ１が変化していない様子が分かる。
【００１０】
【発明が解決しようとする課題】
従来のコンパレータは、入力部の出力Ｖ１とインバータのスレッショルド電圧Ｖｔｈ・ｉｎｖが一致しないため、入力信号ｉｎ−ｐ，ｉｎ−ｎの大小関係が逆転しても、コンパレータの出力信号Ｖｏｕｔ１が遅延して逆転するため、コンパレータの入出力間において信号の不一致が発生してしまう。つまり入力信号ｉｎ−ｐ，ｉｎ−ｎの信号レベルに応じて、コンパレータの出力信号Ｖｏｕｔ１が変化しないという欠点が有った。
【００１１】
このことは、特にこの従来のコンパレータを採用したアナログ−デジタル変換回路等において回路の特性を劣化させる原因となる。
【００１２】
そこで本発明は、二入力信号の信号レベルに応じて、出力信号を変化可能にするコンパレータを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のコンパレータは、
入力部を構成する第１の差動増幅器と、
入力端が、前記第１の増幅器の出力端に接続され、出力端が、前記コンパレータの出力端に接続される第１のインバータと、
入出力間を第１の抵抗で接続することにより、インバータのスレッショルド電圧を生成する第２のインバータと、
一入力端が前記第２のインバータに接続される第２の差動増幅器と、この第２の差動増幅器の一出力端に接続された第２の抵抗を有し、前記第２のインバータで生成した前記スレッショルド電圧を、前記第１の差動増幅器の出力端に供給するボルテージホロワと、を具備したことを特徴とする。
【００１４】
【発明の実施の形態】
（第１の実施例）
図１に、本発明のコンパレータの第１の実施例の回路図を示す。図１は、抵抗Ｒ１，Ｒ２，Ｒ３、ＮＰＮ型トランジスタＱ１，Ｑ２，Ｑ４，Ｑ６，Ｑ７，Ｑ９，Ｑ１１、ＰＮＰ型トランジスタＱ３，Ｑ５，Ｑ８，Ｑ１０、ＮチャンネルＭＯＳＦＥＴＭ２，Ｍ４，Ｍ６、ＰチャンネルＭＯＳＦＥＴＭ１，Ｍ３，Ｍ５で構成される。
【００１５】
抵抗Ｒ１は、電圧源線ｖｄｄに接続されるとともに、トランジスタＱ１のベース−コレクタに接続されている。トランジスタＱ１のベースは、トランジスタＱ４とＱ９の各ベースに接続されている。トランジスタＱ１，Ｑ４，Ｑ９の各エミッタは、グランド線ｇｎｄに接続されている。
【００１６】
トランジスタＱ２とＱ６は、トランジスタＱ３とＱ５を能動負荷とするエミッタ接地差動増幅器（以下、入力部という）１である。トランジスタＱ２とＱ６の各エミッタは、トランジスタＱ４のコレクタに接続されている。トランジスタＱ３とＱ５のエミッタは、それぞれ電圧源線ｖｄｄに接続されている。トランジスタＱ３のコレクタ−ベースは、トランジスタＱ５のベースと、トランジスタＱ２ののコレクタに接続されている。トランジスタＱ５のコレクタは、トランジスタＱ６のコレクタと、ＦＥＴＭ３のゲートと、ＦＥＴＭ４のゲートに接続されている。トランジスタＱ２のベースに、入力信号ｉｎ−ｐが供給される。トランジスタＱ６のベースに、入力信号ｉｎ−ｎが供給される。
【００１７】
ＦＥＴＭ３とＭ５のソースとバックゲートは、電圧源線ｖｄｄに接続されている。ＦＥＴＭ４とＭ６のソースとバックゲートはグランド線ｇｎｄに接続されている。ＦＥＴＭ３とＭ４のドレインは、ＦＥＴＭ５とＭ６のゲートに接続されている。ＦＥＴＭ５とＭ６のドレインは、接続され、コンパレータの出力端となる。ＦＥＴＭ３〜Ｍ６により、第１のインバータ５を構成する。
【００１８】
トランジスタＱ７とＱ１１は、トランジスタＱ８とＱ１０を能動負荷とするエミッタ接地差動増幅器である。そして、後述する抵抗Ｒ２とで、ボルテージホロワ３を構成する。
【００１９】
トランジスタＱ７とＱ１１の各エミッタは、トランジスタＱ９のコレクタに接続されている。トランジスタＱ８とＱ１０のエミッタは、それぞれ電圧源線ｖｄｄに接続されている。トランジスタＱ１０のコレクタ−ベースは、トランジスタＱ８のベースと、トランジスタＱ１１のコレクタに接続されている。トランジスタＱ８のコレクタは、トランジスタＱ７のコレクタ−ベースに接続されている。トランジスタＱ７のコレクタ−ベースは、抵抗Ｒ２を介して、トランジスタＱ５とＱ６のコレクタに接続されている。
【００２０】
ＦＥＴＭ１とＭ２とで第２のインバータ７を構成する。ＦＥＴＭ１のソースとバックゲートは、電圧源線ｖｄｄに接続されている。ＦＥＴＭ２のソースとバックゲートは、グランド線ｇｎｄに接続されている。ＦＥＴＭ１のゲートとＦＥＴＭ２のゲート、およびＦＥＴＭ１のドレインとＦＥＴＭ２のドレインは、抵抗Ｒ３を介して、接続されている。またＦＥＴＭ１のドレインとＦＥＴＭ２のドレインは、トランジスタＱ１１のベースに接続されている。
【００２１】
次に、第１の実施例の回路動作を説明する。
【００２２】
図８と相違する部分は前記の通り、ボルテージホロワ３と第２のインバータ７が追加された点である。
【００２３】
図８と重複する部分の詳細な説明は割愛し、ボルテージホロワ３と第２のインバータ５について説明する。
【００２４】
第２のインバータ７は、入出力端間を抵抗Ｒ３で接続することにより、インバータのスレッショルド電圧であるＶｔｈ・ｉｎｖを生成するものである。このＶｔｈ・ｉｎｖを、ボルテージホロワ３を介し、入力部１の出力端に供給することにより入力部１の出力電圧Ｖ２とＶｔｈ・ｉｎｖが等しくなり、入力信号ｉｎ−ｐとｉｎ−ｎの信号レベルに応じて、出力信号Ｖｏｕｔ２が変化する。
【００２５】
図２に、第１の実施例の動作波形図を示す。図１の電圧源の電圧を３Ｖとし、入力信号ｉｎ−ｐとｉｎ−ｎを１Ｖを中心とした２００ｍＶｐｐの正弦波とした時のＶ２とＶｏｕｔ２の出力波形を示したものである。図２から分かるように、Ｖ２とＶｔｈ・ｉｎｖを一致させると、入力信号ｉｎ−ｐとｉｎ−ｎの信号レベルの大きさに追従してＶｏｕｔ２が変化しており、本発明の優位性を示している。
【００２６】
そして、第１の実施例をアナログ−デジタル変換回路等に採用した場合、そのアナログ−デジタル変換回路等の劣化を防止できる。
【００２７】
（第２の実施例）
図３に、本発明のコンパレータの第２の実施例の回路図を示す。図１のバイポーラトランジスタで構成している能動負荷型エミッタ接地増幅器１のトランジスタＱ２とＱ６を、それぞれＮチャンネルＭＯＳＦＥＴＭ７とＭ８で置換している。
【００２８】
ＦＥＴＭ７のゲートに入力信号ｉｎ−ｐが供給され、これのドレインは、トランジスタＱ３のコレクタ−ベースに接続され、これのバックゲートは、グランド線ｇｎｄに接続されている。ＦＥＴＭ８のゲートに入力信号ｉｎ−ｎが供給され、これのドレインは、トランジスタＱ５のコレクタに接続され、これのバックゲートは、グランド線ｇｎｄに接続されている。ＦＥＴＭ７とＭ８のソースは、トランジスタＱ４のコレクタに接続されている。
【００２９】
この第２の実施例は、第１の実施例と同様、入力信号ｉｎ−ｐとｉｎ−ｎの信号レベルに応じて、出力信号Ｖｏｕｔ２が変化する。そして、第２の実施例をアナログ−デジタル変換回路等に採用した場合、そのアナログ−デジタル変換回路等の劣化を防止できる。
【００３０】
（第３の実施例）
図４に、本発明のコンパレータの第３の実施例の回路図を示す。ボルテージホロワ３のトランジスタＱ７とＱ１１を、それぞれＮチャンネルＭＯＳＦＥＴＭ９とＭ１０で置換している。
【００３１】
ＦＥＴＭ９のドレイン−ゲートは、トランジスタＱ８のコレクタと抵抗Ｒ２に接続され、これのバックゲートは、グランド線ｇｎｄに接続されている。ＦＥＴＭ１０のドレインは、トランジスタＱ１０のコレクタ−ゲートに接続され、これのバックゲートは、グランド線ｇｎｄに接続されている。ＦＥＴＭ９とＭ１０のソースは、トランジスタＱ９のコレクタに接続されている。
【００３２】
この第３の実施例は、第１の実施例と同様、入力信号ｉｎ−ｐとｉｎ−ｎの信号レベルに応じて、出力信号Ｖｏｕｔ２が変化する。そして、第３の実施例をアナログ−デジタル変換回路等に採用した場合、そのアナログ−デジタル変換回路等の劣化を防止できる。
【００３３】
（第４の実施例）
図５に、本発明のコンパレータの第４の実施例の回路図を示す。電流源であるトランジスタＱ１，Ｑ４，Ｑ９を、それぞれＮチャンネルＭＯＳＦＥＴＭ１１，Ｍ１２，Ｍ１３で置換している。
【００３４】
ＦＥＴＭ１１のドレイン−ゲートは、抵抗Ｒ１に接続され、これのソースとバックゲートは、グランド線ｇｎｄに接続されている。ＦＥＴＭ１２のドレインは、トランジスタＱ２とＱ６のエミッタに接続され、これのゲートは、ＦＥＴＭ１１のドレイン−ゲートに接続され、これのソースとバックゲートは、グランド線ｇｎｄに接続されている。ＦＥＴＭ１３のドレインは、トランジスタＱ７とＱ１１のエミッタに接続され、これのゲートは、ＦＥＴＭ１１のドレイン−ゲートに接続され、これのソースとバックゲートは、グランド線ｇｎｄに接続されている。
【００３５】
この第４の実施例は、第１の実施例と同様、入力信号ｉｎ−ｐとｉｎ−ｎの信号レベルに応じて、出力信号Ｖｏｕｔ２が変化する。そして、第４の実施例をアナログ−デジタル変換回路等に採用した場合、そのアナログ−デジタル変換回路等の劣化を防止できる。
【００３６】
（第５の実施例）
図６に、本発明のコンパレータの第５の実施例の回路図を示す。バイポーラ能動負荷型エミッタ接地差動増幅器１のトランジスタＱ３とＱ５を、それぞれＰチャンネルＭＯＳＦＥＴＭ１４とＭ１５で置換している。
【００３７】
ＦＥＴＭ１４のドレイン−ゲートは、トランジスタＱ２のコレクタに接続され、これのソースとバックゲートは、電圧源線ｖｄｄに接続されている。ＦＥＴＭ１５のドレインは、トランジスタＱ６のコレクタに接続され、これのゲートは、ＦＥＴＭ１４のドレイン−ゲートに接続され、これのソースとバックゲートは、電圧源線ｖｄｄに接続されている。
【００３８】
この第５の実施例は、第１の実施例と同様、入力信号ｉｎ−ｐとｉｎ−ｎの信号レベルに応じて、出力信号Ｖｏｕｔ２が変化する。そして、第５の実施例をアナログ−デジタル変換回路等に採用した場合、そのアナログ−デジタル変換回路等の劣化を防止できる。
【００３９】
（第６の実施例）
図７に、本発明のコンパレータの第６の実施例の回路図を示す。ボルテージホロワ３の能動負荷であるトランジスタＱ８とＱ１０を、それぞれＰチャンネルＭＯＳＦＥＴＭ１６とＭ１７で置換している。
【００４０】
ＦＥＴＭ１６のドレインは、トランジスタＱ７のコレクタ−ベースに接続され、これのソースとバックゲートは、電圧源線ｖｄｄに接続されている。ＦＥＴＭ１７のドレイン−ゲートは、ＦＥＴＭ１６のゲートとトランジスタＱ１１のコレクタに接続され、これのソースとバックゲートは、電圧源線ｖｄｄに接続されている。
【００４１】
この第６の実施例は、第１の実施例と同様、入力信号ｉｎ−ｐとｉｎ−ｎの信号レベルに応じて、出力信号Ｖｏｕｔ２が変化する。そして、第６の実施例をアナログ−デジタル変換回路等に採用した場合、そのアナログ−デジタル変換回路等の劣化を防止できる。
【００４２】
なお第１乃至第６の実施例において、入力部１の差動増幅器は、能動負荷型に限定されず、抵抗負荷型等でも良い。そして第１乃至第６の実施例において、ボルテージホロワの差動増幅器は、能動負荷型に限定されず、抵抗負荷型等でも良い。
【００４３】
【発明の効果】
本発明のコンパレータによれば、二入力信号の信号レベルに応じて、出力信号は変化できる。そして、本発明のコンパレータをアナログ−デジタル変換回路等に採用した場合、そのアナログ−デジタル変換回路等の劣化を防止できる。
【図面の簡単な説明】
【図１】本発明のコンパレータの第１の実施例の回路図である。
【図２】図１のコンパレータの動作を説明するための波形図である。
【図３】本発明のコンパレータの第２の実施例の回路図である。
【図４】本発明のコンパレータの第３の実施例の回路図である。
【図５】本発明のコンパレータの第４の実施例の回路図である。
【図６】本発明のコンパレータの第５の実施例の回路図である。
【図７】本発明のコンパレータの第６の実施例の回路図である。
【図８】従来のコンパレータの回路図である。
【図９】従来のコンパレータの動作を説明するための波形図である。
【符号の説明】
１・・能動負荷型エミッタ接地差動増幅器、３・・ボルテージホロワ、５・・第１のインバータ、７・・第２のインバータ、Ｒ１，Ｒ２，Ｒ３・・抵抗、Ｑ１，Ｑ２，Ｑ４，Ｑ６，Ｑ７，Ｑ９，Ｑ１１・・ＮＰＮ型トランジスタ、Ｑ３，Ｑ５，Ｑ８，Ｑ１０・・ＰＮＰ型トランジスタ、Ｍ２，Ｍ４，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０，Ｍ１１，Ｍ１２，Ｍ１３・・ＮチャンネルＭＯＳＦＥＴ、Ｍ１，Ｍ３，Ｍ５，Ｍ１４，Ｍ１５，Ｍ１６，Ｍ１７・・ＰチャンネルＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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