(57)【要約】【課題】外部クロック信号が直接入力される遅延同期ループを提供する。【解決手段】レベル選択部、制御信号発生部及び内部クロック信号発生部を備える遅延同期ループである。レベル選択部は、外部クロック信号を受信し、制御信号に応答して外部クロック信号をそのまま出力するか、または外部クロック信号のレベルを変化させて変換外部クロック信号として出力する。制御信号発生部は、制御信号を発生する。内部クロック信号発生部は、レベル選択部の出力及び外部クロック信号を受信してレベル選択部の出力の位相に同期された内部クロック信号を発生する。レベル選択部は、選択制御部及びクロックバッファ部を備える。クロックバッファ部は、レベル制御信号のレベルをＣＭＯＳレベルに増幅させる。外部クロック信号は、ＴＴＬレベルを有する。レベル選択部は、所定のレピータ回路を通じて外部クロック信号を受信する。【選択図】図１
2004319069.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号を受信し、制御信号に応答して前記外部クロック信号をそのまま出力するか、または前記外部クロック信号のレベルを変化させて変換外部クロック信号として出力するレベル選択部と、
前記制御信号を発生する制御信号発生部と、
前記レベル選択部の出力及び前記外部クロック信号を受信して、前記レベル選択部の出力の位相に同期された内部クロック信号を発生する内部クロック信号発生部と、を備えることを特徴とする遅延同期ループ。
【請求項２】
前記レベル選択部は、
前記制御信号に応答して前記外部クロック信号を直接前記内部クロック信号発生部に印加するか、または前記外部クロック信号をレベル制御信号として出力する選択制御部と、
前記レベル制御信号に応答して前記変換外部クロック信号を発生するクロックバッファ部と、を備えることを特徴とする請求項１に記載の遅延同期ループ。
【請求項３】
前記選択制御部は、
前記制御信号の第１レベルに応答して前記外部クロック信号を前記内部クロック信号発生部に直接印加する第１伝送ゲートと、
前記制御信号の第２レベルに応答して前記外部クロック信号を前記レベル制御信号として出力する第２伝送ゲートと、
前記制御信号の論理レベルを反転して前記第１及び第２伝送ゲートに印加するインバータと、を備えることを特徴とする請求項２に記載の遅延同期ループ。
【請求項４】
前記クロックバッファ部は、
前記レベル制御信号のレベルをＣＭＯＳレベルに増幅させることを特徴とする請求項２に記載の遅延同期ループ。
【請求項５】
前記制御信号発生部は、
命令信号に応答して前記制御信号を発生することを特徴とする請求項１に記載の遅延同期ループ。
【請求項６】
前記制御信号は、
ＭＲＳ信号であることを特徴とする請求項１に記載の遅延同期ループ。
【請求項７】
前記制御信号発生部は、
第１電圧に連結される第１ボンディングパッドと、
第２電圧に連結される第２ボンディングパッドと、
前記第１ボンディングパッドまたは前記第２ボンディングパッドにボンディングワイヤを利用して連結され、前記制御信号を発生する第３ボンディングパッドと、を備えることを特徴とする請求項１に記載の遅延同期ループ。
【請求項８】
前記制御信号発生部は、
第１電圧に第１端が連結され、ゲートにパワーアップ信号が印加され、第２端が第１ノードに連結される第１トランジスタと、
第１端がヒューズを通じて前記第１ノードに連結され、ゲートに前記パワーアップ信号が印加され、第２端が第２電圧に連結される第２トランジスタと、
前記第１電圧に第１端が連結され、前記第１ノードに第２端が連結され、ゲートが第２ノードに連結される第３トランジスタと、
前記第１ノードに入力端が連結され、前記第２ノードに出力端が連結される第１インバータと、
前記第２ノードの出力を反転して前記制御信号として出力する第２インバータと、を備えることを特徴とする請求項１に記載の遅延同期ループ。
【請求項９】
前記ヒューズは、
レーザヒューズであることを特徴とする請求項８に記載の遅延同期ループ。
【請求項１０】
前記パワーアップ信号は、
最初一定時間は第２レベルに発生し、一定時間後には第１レベルに発生する信号であることを特徴とする請求項８に記載の遅延同期ループ。
【請求項１１】
前記外部クロック信号は、
ＴＴＬレベルを有することを特徴とする請求項１に記載の遅延同期ループ。
【請求項１２】
前記内部クロック信号発生部は、
所定の第１及び第２位相制御信号に応答して前記レベル選択部の出力を前記内部クロック信号として出力する位相制御部と、
前記内部クロック信号の位相を前記外部クロック信号の位相と比較してアップダウン信号及びモード信号を発生するフィードバック部と、
前記モード信号及び前記アップダウン信号に応答して前記レベル選択部の出力の位相を制御するための前記第１及び第２位相制御信号を発生する位相制御信号発生部と、を備え、
前記位相制御部は、前記レベル選択部の出力を受信する遅延チェーンを備えることを特徴とする請求項１に記載の遅延同期ループ。
【請求項１３】
前記遅延チェーンは、
小さなスイング幅を有する差同増幅器形態のアナログ遅延セルを備えることを特徴とする請求項１２に記載の遅延同期ループ。
【請求項１４】
前記レベル選択部は、
所定のレピータ回路を通じて前記外部クロック信号を受信することを特徴とする請求項１に記載の遅延同期ループ。
【請求項１５】
外部クロック信号を受信して前記外部クロック信号をそのまま出力するか、または前記外部クロック信号のレベルを変化させて変換外部クロック信号として出力するレベル選択部と、
前記レベル選択部の出力及び前記外部クロック信号を受信して前記レベル選択部の出力の位相に同期された内部クロック信号を発生する内部クロック信号発生部と、を備えることを特徴とする遅延同期ループ。
【請求項１６】
前記レベル選択部は、
前記外部クロック信号を受信して前記変換外部クロック信号を出力するクロックバッファ部と、
前記外部クロック信号を前記内部クロック信号発生部に直接印加する第１メタルラインと、
前記外部クロック信号を前記クロックバッファ部に印加する第２メタルラインと、を備え、
工程初期段階で前記第１メタルライン及び前記第２メタルラインのうち一つだけ連結され、残りの一つは切れることを特徴とする請求項１５に記載の遅延同期ループ。
【請求項１７】
前記クロックバッファ部は、
入力される信号のレベルをＣＭＯＳレベルに増幅させることを特徴とする請求項１６に記載の遅延同期ループ。
【請求項１８】
前記レベル選択部は、
前記外部クロック信号を受信して前記変換外部クロック信号を出力するクロックバッファ部と、
前記外部クロック信号を受信する第１パッドと、
前記外部クロック信号を受信する第２パッドと、
前記第１パッドに対応して前記内部クロック信号発生部に連結される第３パッドと、
前記第２パッドに対応して前記クロックバッファ部に連結される第４パッドと、を備え、
工程初期段階で前記第１パッドと前記第３パッド及び前記第２パッドと前記第４パッドのうち一対のボンディングワイヤによって連結されることを特徴とする請求項１５に記載の遅延同期ループ。
【請求項１９】
前記クロックバッファ部は、
入力される信号のレベルをＣＭＯＳレベルに増幅させることを特徴とする請求項１８に記載の遅延同期ループ。
【請求項２０】
前記第１パッドと前記第３パッド及び前記第２パッドと前記第４パッドはヒューズによって連結され、
工程初期段階で前記第１パッドと前記第３パッド及び前記第２パッドと前記第４パッドのうち一つは連結が切れることを特徴とする請求項１８に記載の遅延同期ループ。
【請求項２１】
前記ヒューズは、
レーザヒューズであることを特徴とする請求項２０に記載の遅延同期ループ。
【請求項２２】
前記外部クロック信号は、
ＴＴＬレベルを有することを特徴とする請求項１５に記載の遅延同期ループ。
【請求項２３】
前記内部クロック信号発生部は、
所定の第１及び第２位相制御信号に応答して前記レベル選択部の出力を前記内部クロック信号として出力する位相制御部と、
前記内部クロック信号の位相を前記外部クロック信号の位相と比較してアップダウン信号及びモード信号を発生するフィードバック部と、
前記モード信号及び前記アップダウン信号に応答して前記レベル選択部の出力の位相を制御するための前記第１及び第２位相制御信号を発生する位相制御信号発生部と、を備え、
前記位相制御部は、前記レベル選択部の出力を受信する遅延チェーンを備えることを特徴とする請求項１５に記載の遅延同期ループ。
【請求項２４】
前記遅延チェーンは、
小さなスイング幅を有する差同増幅器形態のアナログ遅延セルを備えることを特徴とする請求項２３に記載の遅延同期ループ。
【請求項２５】
前記レベル選択部は、
所定のレピータ回路を通じて前記外部クロック信号を受信することを特徴とする請求項１５に記載の遅延同期ループ。
【請求項２６】
所定の第１及び第２位相制御信号に応答して外部クロック信号の位相を制御して内部クロック信号として出力する位相制御部と、
前記内部クロック信号の位相を前記外部クロック信号の位相と比較してアップダウン信号及びモード信号を発生するフィードバック部と、
前記モード信号及び前記アップダウン信号に応答して前記外部クロック信号の位相を制御するための前記第１及び第２位相制御信号を発生する位相制御信号発生部と、を備え、
前記位相制御部は、前記外部クロック信号を受信する遅延チェーンを備え、
前記外部クロック信号は、
外部から前記位相制御部に直接印加されることを特徴とする遅延同期ループ。
【請求項２７】
前記遅延チェーンは、
小さなスイング幅を有する差同増幅器形態のアナログ遅延セルを備えることを特徴とする請求項２６に記載の遅延同期ループ。
【請求項２８】
前記位相制御部は、
所定のレピータ回路を通じて前記外部クロック信号を受信することを特徴とする請求項２６に記載の遅延同期ループ。
【請求項２９】
前記外部クロック信号は、
ＴＴＬレベルを有することを特徴とする請求項２６に記載の遅延同期ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延同期ループに係り、特に、外部クロック信号が直接入力される遅延同期ループに関する。
【背景技術】
【０００２】
メモリ素子とメモリコントローラ間のデータ伝送と共にクロック周波数に同期されてデータを伝送するＩ／Ｏインターフェース方式ではバスの負荷が大きくなり、クロック周波数が速くなるにつれてクロックとデータ間の正確な同期をなすことが非常に重要である。
【０００３】
すなわち、データを伝送する各コンポーネントからバスにデータが載せられるのにかかる時間を考慮して、データをクロックのエッジあるいはセンターに正確に位置させなければならない。このような目的で使用されうる回路には、位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）と遅延同期ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）とがある。
【０００４】
ＰＬＬ及びＤＬＬの構造的な差異点は、ＰＬＬは同期回路であって電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）を使用し、ＤＬＬは電圧制御遅延ライン（ＶＣＤＬ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）を使用するという点である。
したがって、一般的にＶＣＯを内蔵したＰＬＬは、周波数逓倍が可能な一方、ＶＣＯにジッタが流入される場合、ジッタが累積される短所がある。
【０００５】
一方、単純な遅延ラインを使用するＤＬＬは、周波数逓倍が不可能であるが、ＰＬＬのようなジッタ累積の問題は発生しない。
したがって、一般的にＤＲＡＭのような半導体メモリは、入力周波数と出力周波数とが同じであるので、速い同期及び低いジッタ特性を有するＤＬＬを使用する。
【０００６】
しかし、ＤＬＬは、外部クロック信号を受信する場合、増幅バッファを利用して外部クロック信号のレベルを増幅した後に受信する。一般的に、外部クロック信号はＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）レベルであり、増幅バッファはＴＴＬレベルの外部クロック信号をＣＭＯＳレベルに増幅させる。
【０００７】
しかし、外部クロック信号を受信するＤＬＬの遅延ラインの遅延セルが差同増幅器タイプのアナログセルであれば、ＴＴＬレベルの外部クロック信号を直接受信でき、増幅バッファを利用する必要がない。むしろ、増幅バッファを利用することによってバッファリングに時間を消費し、また増幅バッファによる電流消費が増加する問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、増幅バッファを利用して外部クロック信号を増幅せずに外部クロック信号を直接受信するＤＬＬを提供することである。
【課題を解決するための手段】
【０００９】
前記課題を達成するための本発明の第１実施例によるＤＬＬは、レベル選択部、制御信号発生部及び内部クロック信号発生部を備えることを特徴とする。
【００１０】
レベル選択部は、外部クロック信号を受信し、制御信号に応答して前記外部クロック信号をそのまま出力するか、または前記外部クロック信号のレベルを変化させて変換外部クロック信号として出力する。制御信号発生部は、制御信号を発生する。
【００１１】
内部クロック信号発生部は、前記レベル選択部の出力及び前記外部クロック信号を受信して前記レベル選択部の出力の位相に同期された内部クロック信号を発生する。
【００１２】
レベル選択部は、選択制御部及びクロックバッファ部を備える。選択制御部は、前記制御信号に応答して前記外部クロック信号を直接前記内部クロック信号発生部に印加するか、または前記外部クロック信号をレベル制御信号として出力する。クロックバッファ部は、前記レベル制御信号に応答して前記変換外部クロック信号を発生する。
【００１３】
前記選択制御部は、前記制御信号の第１レベルに応答して、前記外部クロック信号を前記内部クロック信号発生部に直接印加する第１伝送ゲート、前記制御信号の第２レベルに応答して、前記外部クロック信号を前記レベル制御信号として出力する第２伝送ゲート、及び前記制御信号の論理レベルを反転して前記第１及び第２伝送ゲートに印加するインバータ、を備える。
【００１４】
前記クロックバッファ部は、前記レベル制御信号のレベルをＣＭＯＳレベルに増幅させる。前記制御信号発生部は、命令信号に応答して前記制御信号を発生することを特徴とする。
【００１５】
前記制御信号は、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）信号であることを特徴とする。
【００１６】
前記制御信号発生部は、第１電圧に連結される第１ボンディングパッド、第２電圧に連結される第２ボンディングパッド、及び前記第１ボンディングパッドまたは前記第２ボンディングパッドにボンディングワイヤを利用して連結され、前記制御信号を発生する第３ボンディングパッドを備えうる。
【００１７】
前記制御信号発生部は、第１電圧に第１端が連結され、ゲートにパワーアップ信号が印加され、第２端が第１ノードに連結される第１トランジスタ、第１端がヒューズを通じて前記第１ノードに連結され、ゲートに前記パワーアップ信号が印加され、第２端が第２電圧に連結される第２トランジスタ、前記第１電圧に第１端が連結され、前記第１ノードに第２端が連結され、ゲートが第２ノードに連結される第３トランジスタ、前記第１ノードに入力が連結され、前記第２ノードに出力が連結される第１インバータ及び前記第２ノードの出力を反転して前記制御信号として出力する第２インバータを備えることを特徴とする。
【００１８】
前記外部クロック信号は、ＴＴＬレベルを有することを特徴とする。前記内部クロック信号発生部は、所定の第１及び第２位相制御信号に応答して前記レベル選択部の出力を前記内部クロック信号として出力する位相制御部、前記内部クロック信号の位相を前記外部クロック信号の位相と比較してアップダウン信号及びモード信号を発生するフィードバック部及び前記モード信号及び前記アップダウン信号に応答して前記レベル選択部の出力の位相を制御するための前記第１及び第２位相制御信号を発生する位相制御信号発生部を備え、前記位相制御部は、前記レベル選択部の出力を受信する遅延チェーンを備えることを特徴とする。前記遅延チェーンは、小さなスイング幅を有する差同増幅器形態のアナログ遅延セルを備えることを特徴とする。
前記レベル選択部は、所定のレピータ回路を通じて前記外部クロック信号を受信することを特徴とする。
【００１９】
前記課題を達成するための本発明の第２実施例によるＤＬＬは、レベル選択部及び内部クロック信号発生部を備えることを特徴とする。レベル選択部は、外部クロック信号を受信し、前記外部クロック信号をそのまま出力するか、または前記外部クロック信号のレベルを変化させて変換外部クロック信号として出力する。
【００２０】
内部クロック信号発生部は、前記レベル選択部の出力及び前記外部クロック信号を受信して前記レベル選択部の出力の位相に同期された内部クロック信号を発生する。
前記レベル選択部は、前記外部クロック信号を受信して前記変換外部クロック信号を出力するクロックバッファ部、前記外部クロック信号を前記内部クロック信号発生部に直接印加する第１メタルライン及び前記外部クロック信号を前記クロックバッファ部に印加する第２メタルラインを備え、工程初期段階で前記第１メタルライン及び前記第２メタルラインのうち一つだけ連結され、残りの一つは切れることを特徴とする。
【００２１】
前記レベル選択部は、前記外部クロック信号を受信して前記変換外部クロック信号を出力するクロックバッファ部、前記外部クロック信号を受信する第１パッド、前記外部クロック信号を受信する第２パッド、前記第１パッドに対応して前記内部クロック信号発生部に連結される第３パッド及び前記第２パッドに対応して前記クロックバッファ部に連結される第４パッドを備え、工程初期段階で前記第１パッドと前記第３パッド及び前記第２パッドと前記第４パッドのうち一対のボンディングワイヤによって連結されることを特徴とする。
【００２２】
前記課題を達成するための本発明の第３実施例によるＤＬＬは、位相制御部、フィードバック部及び位相制御信号発生部を備える。
【００２３】
位相制御部は、所定の第１及び第２位相制御信号に応答して外部クロック信号の位相を制御して内部クロック信号として出力する。フィードバック部は、前記内部クロック信号の位相を前記外部クロック信号の位相と比較して、アップダウン信号及びモード信号を発生する。
【００２４】
位相制御信号発生部は、前記モード信号及び前記アップダウン信号に応答して、前記外部クロック信号の位相を制御するための前記第１及び第２位相制御信号を発生する。
【００２５】
前記位相制御部は、前記レベル選択部の出力を受信する遅延チェーンを備え、前記外部クロック信号は、外部から前記位相制御部に直接印加されることを特徴とする。
【発明の効果】
【００２６】
本発明によるＤＬＬは、外部クロック信号を直接受信して動作される場合、クロック同期速度を速くでき、電流消費も減らせる長所がある。また、外部クロック信号を直接受信するか、または増幅させて受信する動作を選択的にできるので、ＤＬＬが多様なアプリケーションに適用されうる。
【発明を実施するための最良の形態】
【００２７】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００２８】
以下、添付した図面を参照して、本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００２９】
図１は、本発明の実施例によるＤＬＬを説明するブロック図である。
図１を参照すれば、本発明の第１実施例によるＤＬＬ １００は、レベル選択部１１０、制御信号発生部１２０及び内部クロック信号発生部１３０を備える。
【００３０】
レベル選択部１１０は、外部クロック信号ＥＸＣＬＫを受信し、制御信号ＣＴＲＬに応答して外部クロック信号ＥＸＣＬＫをそのまま出力するか、または、外部クロック信号ＥＸＣＬＫのレベルを変化させて変換外部クロック信号ＣＨＥＸＣＬＫとして出力する。
【００３１】
制御信号発生部１２０は、制御信号ＣＴＲＬを発生する。制御信号ＣＴＲＬを利用して外部クロック信号ＥＸＣＬＫを内部クロック信号発生部１３０に直接入力するか、または、外部クロック信号ＥＸＣＬＫのレベルを変化させて内部クロック信号発生部１３０に印加しうる。
制御信号ＣＴＲＬを発生させる方法は多様であり、後述する。
【００３２】
内部クロック信号発生部１３０は、レベル選択部の出力ＬＶＬＯＵＴ及び外部クロック信号ＥＸＣＬＫを受信して、レベル選択部の出力ＬＶＬＯＵＴの位相に同期された内部クロック信号ＩＮＴＣＬＫを発生する。レベル選択部１１０、制御信号発生部１２０及び内部クロック信号発生部１３０の動作は、図２を利用して詳細に説明される。
図２は、図１のＤＬＬの具体的な回路図である。
【００３３】
まず、内部クロック信号発生部１３０の動作が説明される。内部クロック信号発生部１３０は、位相制御部２４０、フィードバック部２５０及び位相制御信号発生部２６０を備える。
【００３４】
位相制御部２４０は、所定の第１及び第２位相制御信号ＰＨＳ１，ＰＨＳ２に応答して、レベル選択部の出力ＬＶＬＯＵＴを、内部クロック信号ＩＮＴＣＬＫとして出力する。位相制御部２４０は、第１位相制御信号ＰＨＳ１によって受信されるレベル選択部の出力ＬＶＬＯＵＴの位相を遅延させる遅延チェーン２４１とタップ／レジスタ２４３及び第２位相制御信号ＰＨＳ２によって前記レベル選択部の出力ＬＶＬＯＵＴの位相を制御する補間器２４５及びレジスタ２４７を備える。
【００３５】
フィードバック部２５０は、位相制御部２４０から出力される内部クロック信号ＩＮＴＣＬＫの位相を、外部クロック信号ＥＸＣＬＫの位相と比較して、アップダウン信号ＵＤＳ及びモード信号ＭＯＤＥＳを発生する。内部クロック信号ＩＮＴＣＬＫは、ＤＬＬ ２００に連結される他の回路に印加される信号であり、内部クロック信号ＩＮＴＣＬＫの位相を外部クロック信号ＥＸＣＬＫの位相と同期させることがＤＬＬ ２００の目的である。フィードバック部２５０は、位相検出器２５１及び遅延複写回路２５３を備える。
【００３６】
位相制御信号発生部２６０は、モード信号ＭＯＤＥＳ及びアップダウン信号ＵＤＳに応答してレベル選択部の出力ＬＶＬＯＵＴの位相を制御するための第１及び第２位相制御信号ＰＨＳ１，ＰＨＳ２を発生する。位相制御信号発生部２６０は、モード選択部２６１及びマルチプレクサ２６３を備える。
【００３７】
内部クロック信号ＩＮＴＣＬＫが、遅延複写回路２５３を通じて位相検出器２５１に印加される。位相検出器２５１は、外部クロック信号ＥＸＣＬＫ及び内部クロック信号ＩＮＴＣＬＫの位相を比較して、アップダウン信号ＵＤＳ及びモード信号ＭＯＤＥＳを発生する。
【００３８】
モード選択部２６１は、レベル選択部の出力ＬＶＬＯＵＴの位相を大きい位相間隔で制御するか微細な位相間隔で制御するかを決定する。レベル選択部の出力ＬＶＬＯＵＴの位相を大きい位相間隔で制御する場合に遅延チェーン２４１が利用され、微細な位相間隔で制御する場合に補間器２４５が利用される。
【００３９】
マルチプレクサ２６３は、モード選択部２６１の出力に応答して遅延チェーン２４１を制御する第１位相制御信号ＰＨＳ１を発生する。アップダウン信号ＵＤＳと第２位相制御信号ＰＨＳ２とは同じ信号である。したがって、位相検出器２５１の比較結果に応答して、アップダウン信号ＵＤＳは補間器２４５を制御する。
【００４０】
レベル選択部の出力ＬＶＬＯＵＴを、遅延チェーン２４１を利用して大きい位相間隔で制御し、補間器２４５を利用して小さな位相間隔で制御して、レベル選択部の出力ＬＶＬＯＵＴと同じ位相を有する内部クロック信号ＩＮＴＣＬＫを発生する。
【００４１】
外部クロック信号ＥＸＣＬＫを直接内部クロック信号発生部１３０に印加するか、または、外部クロック信号ＥＸＣＬＫのレベルを変換させた変換外部クロック信号ＣＨＥＸＣＬＫを内部クロック信号発生部１３０に印加するために、レベル選択部１１０は選択制御部２１０及びクロックバッファ部２２０を備える。
【００４２】
選択制御部２１０は、制御信号ＣＴＲＬに応答して外部クロック信号ＥＸＣＬＫを直接内部クロック信号発生部１３０に印加するか、または、外部クロック信号ＥＸＣＬＫをレベル制御信号ＬＶＬＣＴＲＬとして出力する。
【００４３】
さらに説明すれば、選択制御部２１０は、制御信号ＣＴＲＬが第１レベルに印加されれば、外部クロック信号ＥＸＣＬＫを内部クロック信号発生部１３０に直接印加する第１伝送ゲートＴＧ１と、制御信号ＣＴＲＬが第２レベルに印加されれば、外部クロック信号ＥＸＣＬＫをレベル制御信号ＬＶＬＣＴＲＬとして出力する第２伝送ゲートＴＧ２、及び制御信号ＣＴＲＬの論理レベルを反転して第１及び第２伝送ゲートＴＧ１，ＴＧ２に印加するインバータ２３０を備える。
【００４４】
制御信号ＣＴＲＬが第１レベルに発生すれば、第１伝送ゲートＴＧ１がターンオンされて、外部クロック信号ＥＸＣＬＫが内部クロック信号発生部１３０の遅延チェーン２４１に直接印加される。遅延チェーン２４１は、小さなスイング幅を有する差同増幅器形態のアナログ遅延セルを備える。したがって、ＴＴＬレベルを有する外部クロック信号ＥＸＣＬＫが直接入力されても動作に問題がない。
【００４５】
制御信号ＣＴＲＬが第２レベルに発生すれば、第２伝送ゲートＴＧ２がターンオンされて、外部クロック信号ＥＸＣＬＫがレベル制御信号ＬＶＬＣＴＲＬとしてクロックバッファ部２２０に出力される。
【００４６】
クロックバッファ部２２０は、レベル制御信号ＬＶＬＣＴＲＬに応答して、変換外部クロック信号ＣＨＥＸＣＬＫを発生する。クロックバッファ部２２０は、レベル制御信号ＬＶＬＣＴＲＬのレベルをＣＭＯＳレベルに増幅させる。すなわち、クロックバッファ部２２０は、増幅器の機能をする。
【００４７】
制御信号ＣＴＲＬのレベルによって、ＴＴＬレベルの外部クロック信号ＥＸＣＬＫが直接遅延チェーン２４１に印加されるか、または、ＴＴＬレベルの外部クロック信号ＥＸＣＬＫがＣＭＯＳレベルに増幅されて、遅延チェーン２４１に印加される。
【００４８】
制御信号ＣＴＲＬは、制御信号発生部１２０によってそのレベルが制御される。制御信号発生部１２０は、命令信号に応答して制御信号ＣＴＲＬを発生する。すなわち、制御信号ＣＴＲＬは、命令信号の組み合わせによって発生するＭＲＳ信号でありうる。
【００４９】
制御信号ＣＴＲＬは、命令信号の組み合わせによって発生する以外にも、制御信号発生部１２０の構造によって多様に発生しうる。制御信号発生部１２０の他の構造については後述する。
【００５０】
制御信号ＣＴＲＬを第１レベルに発生させて外部クロック信号ＥＸＣＬＫを直接遅延チェーン２４１に印加する場合、クロックバッファ部２２０を経ないので、クロックバッファ部２２０によって消耗される遅延時間を短縮できる長所がある。
【００５１】
特に、ＤＬＬ ２００がパワーダウンモードから再び動作モードにターンオンされる場合のターンオン速度を速くできる。また、クロックバッファ部２２０はターンオフされるので、クロックバッファ部２２０によって消費される電流も減らせる。
【００５２】
ＴＴＬレベルの外部クロック信号ＥＸＣＬＫを直接遅延チェーン２４１に入力する場合、外部クロック信号ＥＸＣＬＫが入力ピンを通じて入力された後に遅延チェーン２４１まで伝送されるバスラインが長くなれば、入力ピンの入力キャパシタンスが大きくなる問題が発生する。
【００５３】
入力インピーダンスが大きくなれば、狭いスイング幅を有するＴＴＬレベルの外部クロック信号ＥＸＣＬＫの傾斜が小さくなり、スキューが大きくなる問題が発生する。
【００５４】
このような問題を解決するために、レベル選択部１１０は、所定のレピータ回路２７０，２８０を通じて外部クロック信号ＥＸＣＬＫを受信する。レピータ回路２７０，２８０によって外部クロック信号ＥＸＣＬＫの傾斜を大きく維持しうる。
【００５５】
図２には、レピータ回路２７０，２８０が二つだけ示されているが、これは一例に過ぎず、いくつかのレピータ回路を利用できる。レピータ回路２７０，２８０の構造は、当業者なら分かるので、ここで詳細な説明は省略する。
【００５６】
ＴＴＬレベルを有する外部クロック信号ＥＸＣＬＫが直接遅延チェーン２４１に印加されても動作に問題がない理由は、遅延チェーン２４１の遅延セルが、狭いスイング幅を有する差同増幅器形態のアナログセルであるためである。遅延チェーン２４１の遅延セルについて説明する。
【００５７】
図３は、図２の遅延チェーンの遅延セルを説明する回路図である。
レベル選択部の出力ＬＶＬＯＵＴ及びその反転信号が、遅延セル３００のＩＮと／ＩＮとに入力される。ＩＮにハイレベルのレベル選択部の出力ＬＶＬＯＵＴが印加され、／ＩＮにローレベルのレベル選択部の出力ＬＶＬＯＵＴが印加されると仮定する。
【００５８】
これにより、第１ノードＮ１はローレベルになり、第２ノードＮ２はハイレベルになる。第１ノードＮ１のローレベルは、第３トランジスタＴＲ３をターンオフさせ、第２ノードＮ２のハイレベルは、第４トランジスタＴＲ４をターンオンさせる。それにより、第３ノードＮ３はハイレベルになり、第４ノードＮ４はローレベルになる。第３ノードＮ３及び第４ノードＮ４の論理レベルが、次の遅延セル（図示せず）に出力される。
【００５９】
第１選択信号ＳＥＬ＿Ｆがハイレベルであり、第２選択信号ＳＥＬ＿Ｓがローレベルであると仮定する。第１及び第２選択信号ＳＥＬ＿Ｆ，ＳＥＬ＿Ｓは、補間器２４５を制御する信号ＯＤＤ，ＥＶＥＮを制御する信号である。
【００６０】
第１選択信号ＳＥＬ＿Ｆがハイレベルであれば、第５トランジスタＴＲ５及び第６トランジスタＴＲ６がターンオンされ、第１ノードＮ１のローレベルに応答して第７トランジスタＴＲ７はターンオフされ、第２ノードＮ２のハイレベルに応答して第１１トランジスタＴＲ１１はターンオンされる。
【００６１】
したがって、第１セル出力信号ＯＵＴ−Ｆはハイレベルに出力され、第１反転セル出力信号／ＯＵＴ−Ｆはローレベルに出力される。第２選択信号ＳＥＬ＿Ｓがローレベルであれば、第８トランジスタＴＲ８及び第９トランジスタＴＲ９がターンオフされる。第１セル出力信号ＯＵＴ−Ｆ及び第１反転セル出力信号／ＯＵＴ−Ｆは、補間器２４５を制御する信号ＯＤＤ，ＥＶＥＮとして発生する。
【００６２】
図４は、図２の制御信号発生部の他の構造を示す図面である。
図２の制御信号発生部１２０は、命令信号を受信して制御信号を発生する。図４の制御信号発生部４００は、ボンディングワイヤＷＢを利用して制御信号ＣＴＲＬを発生する構造である。
【００６３】
図４の制御信号発生部４００は、第１電圧ＶＣＣに連結される第１ボンディングパッドＢＰＡＤ１、第２電圧ＧＮＤに連結される第２ボンディングパッドＢＰＡＤ２及び第１ボンディングパッドＢＰＡＤ１または第２ボンディングパッドＢＰＡＤ２にボンディングワイヤＷＢを利用して連結され、制御信号ＣＴＲＬを発生する第３ボンディングパッドＢＰＡＤ３を備える。インバータ４１０は、第３ボンディングパッドＢＰＡＤ３の出力を反転させて制御信号ＣＴＲＬとして発生する。インバータ４１０は、第３ボンディングパッドＢＰＡＤ３の出力のドライビング能力を増加させるためのものである。
【００６４】
ここで、第１電圧ＶＣＣは電源電圧であり、第２電圧ＧＮＤはグラウンドを意味する。もし、ボンディングワイヤＷＢが第１ボンディングパッドＢＰＡＤ１と第３ボンディングパッドＢＰＡＤ３とを連結すれば、制御信号ＣＴＲＬはローレベルに発生して第２伝送ゲートＴＧ２をターンオンさせる。したがって、外部クロック信号ＥＸＣＬＫは、クロックバッファ部２２０によって、ＣＭＯＳレベルに増幅されて遅延チェーン２４１に印加される。
【００６５】
一方、ボンディングワイヤＷＢが第２ボンディングパッドＢＰＡＤ２と第３ボンディングパッドＢＰＡＤ３とを連結すれば、制御信号ＣＴＲＬはハイレベルに発生して、第１伝送ゲートＴＧ１をターンオンさせる。したがって、外部クロック信号ＥＸＣＬＫは、ＴＴＬレベルであるまま遅延チェーン２４１に印加される。
ボンディングワイヤＷＢをどのように連結するかは、ＤＬＬ ２００の製作工程中にユーザが決定する。
【００６６】
図５Ａは、図２の制御信号発生部のさらに他の構造を示す図面である。
図５Ｂは、パワーアップ信号の波形を示す図面である。
【００６７】
図５Ａの制御信号発生部５００は、ヒューズを利用して制御信号ＣＴＲＬを発生する構造である。制御信号発生部５００は、第１電圧ＶＣＣに第１端が連結され、ゲートにパワーアップ信号ＶＣＣＨが印加され、第２端が第１ノードＮ１に連結される第１トランジスタＣＴＲ１、第１端がヒューズＬＦを通じて第１ノードＮ１に連結され、ゲートにパワーアップ信号ＶＣＣＨが印加され、第２端が第２電圧ＧＮＤに連結される第２トランジスタＣＴＲ２、第１電圧ＶＣＣに第１端が連結され、第１ノードＮ１に第２端が連結され、ゲートが第２ノードＮ２に連結される第３トランジスタＣＴＲ３、第１ノードＮ１に入力端が連結され、第２ノードＮ２に出力端が連結される第１インバータＩＮＶ１及び第２ノードＮ２の出力を反転して制御信号ＣＴＲＬとして出力する第２インバータＩＮＶ２を備える。
【００６８】
図５Ｂを参照すれば、パワーアップ信号ＶＣＣＨは、最初一定時間の間Ｔ１〜Ｔ２は第２レベルに発生し、一定時間後には第１レベルに発生する信号である。すなわち、最初電源がターンオンされれば、パワーアップ信号ＶＣＣＨはローレベルに発生し、Ｔ２時間後にハイレベルに発生する。
【００６９】
パワーアップ信号ＶＣＣＨが最初ローレベルに発生すれば、第１トランジスタＣＴＲ１はターンオンされ、第２トランジスタＣＴＲ２はターンオフされる。これにより、第１ノードＮ１はハイレベルになり、第２ノードＮ２はローレベルになる。
【００７０】
制御信号ＣＴＲＬはハイレベルに発生し、第３トランジスタＣＴＲ３がターンオンされて第１ノードＮ１をハイレベルに維持し続ける。Ｔ２時間後にパワーアップ信号ＶＣＣＨがハイレベルに発生すれば、第１トランジスタＣＴＲ１はターンオフされ、第２トランジスタＣＴＲ２はターンオンされる。
【００７１】
これにより、第１ノードＮ１はローレベルになり、第２ノードＮ２はハイレベルになる。したがって、制御信号ＣＴＲＬはローレベルに発生する。最初にパワーアップ信号ＶＣＣＨがローレベルに発生した後、ヒューズＬＦを切れば、パワーアップ信号ＶＣＣＨがハイレベルに転換されても制御信号ＣＴＲＬはハイレベルに維持し続けられる。
【００７２】
すなわち、ヒューズＬＦを連結した状態では制御信号ＣＴＲＬは、初期の短い時間の間Ｔ１〜Ｔ２だけハイレベルに発生し、Ｔ２時間後にはローレベルに発生し続けるが、ヒューズＬＦを切った状態では制御信号ＣＴＲＬは、ハイレベルに維持し続けられる。
【００７３】
外部クロック信号ＥＸＣＬＫを遅延チェーン２４１に直接印加するためには、ヒューズＬＦを切らなければならず、外部クロック信号ＥＸＣＬＫをＣＭＯＳレベルに増幅して遅延チェーン２４１に印加するためには、ヒューズＬＦをずっと連結しておかなければならない。ヒューズＬＦは、レーザヒューズでありうる。
【００７４】
図２の制御信号発生部１２０は、命令信号を受信して、ＭＲＳ信号を制御信号ＣＴＲＬとして発生することもあり、図４のように、ボンディングワイヤＷＢを利用して制御信号ＣＴＲＬを発生することもあり、図５のように、ヒューズＬＦを利用して制御信号ＣＴＲＬを発生することもある。
【００７５】
図６は、本発明の実施例によるＤＬＬを示すブロック図である。
図６を参照すれば、本発明の実施例によるＤＬＬ ６００は、レベル選択部６１０及び内部クロック信号発生部６２０を備える。レベル選択部６１０は、外部クロック信号ＥＸＣＬＫを受信し、外部クロック信号ＥＸＣＬＫをそのまま出力するか、または、外部クロック信号ＥＸＣＬＫのレベルを変化させて変換外部クロック信号ＣＨＥＸＣＬＫとして出力する。
【００７６】
さらに説明すれば、レベル選択部６１０は、外部クロック信号ＥＸＣＬＫを受信して変換外部クロック信号ＣＨＥＸＣＬＫを出力するクロックバッファ部６３０、外部クロック信号ＥＸＣＬＫを内部クロック信号発生部６２０に直接印加する第１メタルラインＭＴＬ１及び外部クロック信号ＥＸＣＬＫをクロックバッファ部６３０に印加する第２メタルラインＭＴＬ２を備え、工程初期段階で第１メタルラインＭＴＬ１及び第２メタルラインＭＴＬ２のうち一つだけ連結され、残りの一つは切れる。
【００７７】
図２のレベル選択部６１０のＤＬＬ ２００は、制御信号ＣＴＲＬに応答して外部クロック信号ＥＸＣＬＫを遅延チェーン２４１に伝送する。しかし、図６のレベル選択部６１０は、制御信号ＣＴＲＬを受信しない。
【００７８】
ＤＬＬ ６００の製作時に外部クロック信号ＥＸＣＬＫを直接内部クロック信号発生部６２０の遅延チェーン（図示せず）に印加するか、外部クロック信号ＥＸＣＬＫをＣＭＯＳレベルに増幅して遅延チェーン（図示せず）に印加するかが決定される。
【００７９】
外部クロック信号ＥＸＣＬＫを直接内部クロック信号発生部６２０に印加しようとすれば、工程初期段階で第２メタルラインＭＴＬ２を切り、第１メタルラインＭＴＬ１を連結する。一方、外部クロック信号ＥＸＣＬＫをＣＭＯＳレベルに増幅して遅延チェーン（図示せず）に印加しようとすれば、第１メタルラインＭＴＬ１を切り、第２メタルラインＭＴＬ２を連結する。
【００８０】
図６には理解を助けるためにスイッチが表示されているが、実際には工程初期段階で、一つのメタルラインは切れ、他の一つのメタルラインは連結された状態である。
内部クロック信号発生部６２０は、図２の内部クロック信号発生部１３０の構造と同じであるので、ここで詳細な説明は省略する。またレピータ回路６４０，６５０の機能も図２のレピータ回路２７０，２８０と同じであるので、ここで詳細な説明は省略する。
【００８１】
図７は、本発明の他の実施例によるＤＬＬを示すブロック図である。
図７を参照すれば、レベル選択部７１０は、外部クロック信号ＥＸＣＬＫを受信して変換外部クロック信号ＣＨＥＸＣＬＫを出力するクロックバッファ部７３０、外部クロック信号ＥＸＣＬＫを受信する第１パッドＢＰ１、外部クロック信号ＥＸＣＬＫを受信する第２パッドＢＰ２、第１パッドＢＰ１に対応して内部クロック信号発生部７２０に連結される第３パッドＢＰ３及び第２パッドＢＰ２に対応してクロックバッファ部７３０に連結される第４パッドＢＰ４を備え、工程初期段階で第１パッドＢＰ１と第３パッドＢＰ３及び第２パッドＢＰ２と第４パッドＢＰ４のうち一対のボンディングワイヤによって連結される。
【００８２】
図７のレベル選択部７１０は、図６のレベル選択部６１０と同様に制御信号ＣＴＲＬを受信しない。ＤＬＬ ７００の製作時に外部クロック信号ＥＸＣＬＫを直接内部クロック信号発生部７２０の遅延チェーン（図示せず）に印加するか、外部クロック信号ＥＸＣＬＫをＣＭＯＳレベルに増幅して遅延チェーン（図示せず）に印加するかが決定される。
【００８３】
外部クロック信号ＥＸＣＬＫを直接内部クロック信号発生部７２０に印加しようとすれば、工程初期段階でボンディングワイヤＷＢを利用して第１パッドＢＰ１と第３パッドＢＰ３とを連結し、第２パッドＢＰ２と第４パッドＢＰ４とを切る。一方、外部クロック信号ＥＸＣＬＫをＣＭＯＳレベルに増幅して遅延チェーン（図示せず）に印加しようとすれば、第１パッドＢＰ１と第３パッドＢＰ３とを切り、第２パッドＢＰ２と第４パッドＢＰ４とを連結する。
【００８４】
内部クロック信号発生部７２０は、図２の内部クロック信号発生部１３０の構造と同じであるので、ここで詳細な説明は省略する。また、レピータ回路７４０，７５０の機能も図２のレピータ回路２７０，２８０と同じであるので、ここで詳細な説明は省略する。
【００８５】
また図面によって示されていないが、ボンディングワイヤＷＢの代わりに第１パッドと第３パッドＢＰ３間や第２パッドＢＰ２と第４パッドＢＰ４間をヒューズによって連結することもある。工程初期段階で第１パッドＢＰ１と第３パッドＢＰ３及び第２パッドＢＰ２と第４パッドＢＰ４のうち一つのヒューズの連結を切れば、図７のボンディングワイヤＷＢを利用したものと同じ効果を発生しうる。
【００８６】
図８は、本発明のさらに他の実施例によるＤＬＬを示すブロック図である。
図８を参照すれば、本発明の実施例によるＤＬＬ ８００は、位相制御部（図示せず）、フィードバック部（図示せず）及び位相制御信号発生部（図示せず）を備える。位相制御部（図示せず）、フィードバック部（図示せず）及び位相制御信号発生部（図示せず）は、内部クロック信号発生部８１０の構成要素である。
【００８７】
位相制御部（図示せず）、フィードバック部（図示せず）及び位相制御信号発生部（図示せず）は、図２のそれらと同じ構造を有するので、ここで詳細な説明は省略する。
前記実施例によるＤＬＬは、外部クロック信号ＥＸＣＬＫを直接受信するか、または外部クロック信号ＥＸＣＬＫがＣＭＯＳレベルに増幅された信号を受信する動作を選択的にできる。しかし、図８の内部クロック信号発生部８１０の位相制御部（図示せず）は、外部クロック信号ＥＸＣＬＫを外部から直接受信する。
【００８８】
すなわち、ＴＴＬレベルの外部クロック信号ＥＸＣＬＫが直接遅延チェーン（図示せず）に印加される。レピータ回路８２０，８３０の機能は、前記実施例で説明されたものと同じであるので、ここでは詳細な説明を省略する。
【００８９】
以上のように、図面及び明細書で最適の実施例が開示された。ここでは、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００９０】
本発明のＤＬＬは、特に半導体装置に利用される。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例によるＤＬＬを説明するブロック図である。
【図２】図１のＤＬＬの具体的な回路図である。
【図３】図２の遅延チェーンの遅延セルを説明する回路図である。
【図４】図２の制御信号発生部の他の構造を示す図面である。
【図５】Ａは、図２の制御信号発生部のさらに他の構造を示す図面であり、Ｂは、パワーアップ信号の波形を示す図面である。
【図６】本発明の実施例によるＤＬＬを示すブロック図である。
【図７】本発明の他の実施例によるＤＬＬを示すブロック図である。
【図８】本発明のさらに他の実施例によるＤＬＬを示すブロック図である。
【符号の説明】
【００９２】
１００    ＤＬＬ
１１０    レベル選択部
１２０    制御信号発生部
１３０    内部クロック信号発生部
ＥＸＣＬＫ    外部クロック信号
ＬＶＬＯＵＴ  レベル選択部の出力
ＩＮＴＣＬＫ  内部クロック信号
ＣＴＲＬ  制御信号
【図１】
2004319069.tif 000003
【図２】
2004319069.tif 000004
【図３】
2004319069.tif 000005
【図４】
2004319069.tif 000006
【図５】
2004319069.tif 000007
【図６】
2004319069.tif 000008
【図７】
2004319069.tif 000009
【図８】
2004319069.tif 000010