(57)【要約】【課題】ウエハ状態のバーンイン工程を行う場合に検査工程を省略可能な半導体回路、バーンイン装置および半導体製品の検査方法を提供する。【解決手段】半導体回路は、バーンイン対象となるロジック部２０２と、ロジック部２０２にバーンイン試験用信号を供給するバーンイン試験用信号供給回路２０１と、ロジック部２０２にバーンイン試験用信号を供給した後の回路の破壊・非破壊を診断する自己診断回路２０４と、自己診断回路２０４によりロジック部２０２が破壊されたと判断された場合にその状態を記憶させる記憶素子１０２とを備えている。バーンイン装置は、バーンインするときにバーンイン試験用信号供給回路２０１をトリガする信号を発生し、自己診断回路２０４から出力信号を入力し、自己診断回路２０４からロジック部２０２が破壊されたことを検知したときに、記憶素子１０２に破壊されたことを記憶させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
バーンイン対象となる対象回路と、前記対象回路にバーンイン試験用信号を供給するバーンイン試験用信号供給回路と、前記対象回路に前記バーンイン試験用信号を供給した後の回路の破壊・非破壊を診断する自己診断回路と、前記自己診断回路により前記対象回路が破壊されたと判断された場合にその状態を記憶させる記憶素子とを備えた半導体回路。
【請求項２】
請求項１記載の半導体回路にバーンインを行うバーンイン装置であって、バーンインするときにバーンイン試験用信号供給回路をトリガする信号を発生するトリガ信号発生部を有し、自己診断回路から出力信号を入力し、前記自己診断回路から対象回路が破壊されたことを検知したときに、前記記憶素子に破壊されたことを記憶させる信号を出力する検出手段を有するバーンイン装置。
【請求項３】
請求項１記載の半導体回路を有しバーンインされた半導体製品を検査する検査工程における半導体製品の検査方法であって、前記検査工程により前記半導体を検査する際に記憶素子の状態を検知し、対象回路が破壊されている情報を取得した場合に前記対象回路の前記検査工程を省略させることを特徴とする半導体製品の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製品の製造工程におけるバーンイン工程に適用される半導体回路、バーンイン装置および半導体製品の検査方法に関するものである。
【０００２】
【従来技術】
半導体製品の製造工程において、その製品の信頼性を向上させるための手段として、バーンイン工程がよく用いられる。バーンイン工程とは、半導体製品に電気や温度などのストレスを与えることであらかじめ不良になる可能性のあるものを破壊してしまうために行なわれ、結果として良品の信頼性を高めることが可能となる。
【０００３】
バーンイン工程は従来半導体チップをパッケージに封止した後に高温の炉の中で電圧負荷を与えることで行なわれる。
【０００４】
近年、ウエハ状態でバーンイン工程を行なう手法がある。これは、従来から行なわれてきたバーンイン手法に比べ、バーンインで不良になるチップをパッケージに組む必要がないため組立コストを削減できる、専用の基盤を作るコストが不要である、などといった利点がある。
【０００５】
またＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）やＣＯＢ（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）などにおいては、ウエハから切断した状態のベアチップによる実装を行うため、ベアチップでの信頼性を向上させる目的においてもウエハ状態でのバーンインは効果的である。
【０００６】
ウエハ状態でのバーンインを実施する方法として、外部にあるバーンイン試験用信号を供給する回路から半導体回路へ信号を供給する手法がある（例えば、特許文献１）。
【０００７】
この場合の半導体回路の構成は例えば図４のような回路になるものが一般的である。同図において４０１はダイナミックな加速寿命試験用信号を供給するダイナミックバーンイン試験用信号供給回路、４０２はバーンイン対象となるロジック部、４０３はバーンイン対象となるメモリ部、４０４は信号供給回路４０１から発生した加速寿命試験用信号である。
【０００８】
以上のように構成された従来の半導体回路について、以下にその動作を説明する。バーンイン装置からバーンイン実行命令が半導体回路に入ると、試験用信号供給回路４０１からロジック部４０２、メモリ部４０３に対して試験信号４０４が供給される。この動作により半導体回路に対してストレスが印加されることになり、一定時間信号が供給された後、プローブテスト工程へと移行する。
【０００９】
【特許文献１】
特開平６−２３２２２７号公報（図２）
【００１０】
【発明が解決しようとする課題】
しかしながら、図５（ｂ）に示すようにウエハ状態でバーンイン工程を行なう場合にはウエハ上の全チップに対し前もってプローブ検査を実施し、その後にバーンイン工程を行い、さらにその後にプローブ検査を実施する必要があった。工程が増えるということはコストアップに直接つながるため、コストを重視する製品の場合にはウエハ状態のバーンインを行なえない場合もあった。
【００１１】
したがって、この発明の目的は、ウエハ状態のバーンイン工程を行う場合に検査工程を省略可能な半導体回路、バーンイン装置および半導体製品の検査方法を提供することである。
【００１２】
【課題を解決するための手段】
請求項１記載の半導体回路は、バーンイン対象となる対象回路と、対象回路にバーンイン試験用信号を供給するバーンイン試験用信号供給回路と、対象回路にバーンイン試験用信号を供給した後の回路の破壊・非破壊を診断する自己診断回路と、自己診断回路により対象回路が破壊されたと判断された場合にその状態を記憶させる記憶素子とを備えたものである。
【００１３】
請求項１記載の半導体回路によれば、記憶素子に記憶された内容から対象回路が破壊されたか否かが検知できるので、破壊された対象回路を検査対象から外すことにより、ウエハレベルバーンインを含む製造工程におけるトータルフロー時間の削減が可能となり、ウエハレベルバーンイン導入によるコストの増加を抑えることが可能になる。
【００１４】
請求項２記載のバーンイン装置は、請求項１記載の半導体回路にバーンインを行うバーンイン装置であって、バーンインするときにバーンイン試験用信号供給回路をトリガする信号を発生するトリガ信号発生部を有し、自己診断回路から出力信号を入力し、自己診断回路から対象回路が破壊されたことを検知したときに、記憶素子に破壊されたことを記憶させる信号を出力する検出手段を有するものである。
【００１５】
請求項２記載のバーンイン装置によれば、請求項１と同様な効果がある。
【００１６】
請求項３記載の半導体製品の検査方法は、請求項１記載の半導体回路を有しバーンインされた半導体製品を検査する検査工程における半導体製品の検査方法であって、検査工程により半導体を検査する際に記憶素子の状態を検知し、対象回路が破壊されている情報を取得した場合に対象回路の検査工程を省略させることを特徴とするものである。
【００１７】
請求項３記載の半導体製品の検査方法によれば、請求項１と同様な効果がある。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を参照しながら説明する。
【００１９】
図１は、本発明の一実施の形態におけるバーンイン装置のブロック図を示すものであり、同図において１０１はバーンイン対象となる半導体回路、１０２は半導体回路１０１内に設けられた記憶素子、１０３はバーンイン装置、１０４はバーンイン装置１０３から半導体回路１０１に対して供給されるバーンイントリガ信号、１０５は半導体回路１０１からバーンイン装置１０３へ供給される自己診断結果信号、１０６はバーンイン装置１０３から半導体回路１０１内部の記憶素子１０２に対して供給される情報信号である。
【００２０】
図２は、図１における半導体回路１０１の詳細を示すものであり、同図において２０１はダイナミックな加速寿命試験用信号を供給するダイナミックバーンイン試験用信号供給回路、２０２はバーンイン対象となるロジック部、２０３は信号供給回路２０１から供給される加速寿命試験用信号を蓄積しておくメモリ、２０４はロジック部２０２から出力される信号とメモリ２０３に蓄積された信号とを比較し、ロジック部２０２が破壊されているかを判定する自己診断回路、２０５は信号供給回路２０１から発生した加速寿命試験用信号、２０６はロジック部２０２から出力された信号、２０７はメモリ２０３から出力された信号、２０８は自己診断回路２０４から出力される診断結果信号であり診断結果信号１０５と同一である。
【００２１】
バーンイン装置１０３は、バーンインするときにバーンイン試験用信号供給回路２０１をトリガする信号１０４を発生するトリガ信号発生部を有し、自己診断回路２０４から自己診断結果信号１０５を入力し、自己診断回路２０４から対象ロジック部２０２が破壊されたことを検知したときに、記憶素子１０２に破壊されたことを記憶させる情報信号１０６を出力する検出手段を有する（図示せず）。
【００２２】
以上のように構成された本実施の形態の半導体回路について、以下にその動作を説明する。バーンイン装置１０３から各半導体回路１０１に対してバーンイントリガ信号１０４を供給すると、バーンイン試験用信号供給回路２０１がダイナミックな加速寿命試験用信号２０５を対象ロジック部２０２に供給する。同時にメモリ２０３には加速寿命試験用信号２０５が蓄積される。一定ステップ後にバーンイン対象ロジック部２０２から出力信号２０６が出力され、その結果は自己診断回路２０４へ渡る。自己診断回路２０４はメモリ２０３をアクセスし、出力信号２０６に対応する時間の試験用信号２０５（２０７）を読み出す。自己診断回路２０４はロジック部からの出力信号２０６とメモリに蓄えられた試験用信号２０５（２０７）を比較し、ロジック回路２０２が破壊されているか否かを診断する。もしロジック回路２０２が破壊されている場合には自己診断結果信号１０５に０を出力する。反対にロジック回路２０２に問題がないときには自己診断結果信号１０５に１を出力する。バーンイン装置１０３が自己診断結果信号１０５が０であることを感知した場合には、情報信号１０６に信号値１を出力する。これにより、回路内部の記憶素子１０２に当該の半導体回路１０１が破壊されていることを、信号値１を記憶させることで記憶させる。バーンイン工程は以上の要領で行なわれる。バーンイン工程後にプローブテストを行なうが、その際まず最初に記憶素子１０２の状態を読み出す。もし記憶素子１０２に信号値１が入っている場合には、当該半導体回路１０１の検査はそこで終了する。
【００２３】
通常、内部回路が破壊されている場合には、プローブテスト工程ではその工程の中間にあるロジック機能テストもしくはメモリ機能テストまで実行しないと判別できない場合が多いが、この手法を用いれば破壊チップは最初の工程で排除することが可能となり、プローブテスト工程の時間を大幅に削減することができる。
【００２４】
図３は図２に示した半導体回路内部での実施の形態を具体的に示したものであり、同図において３０１は半導体回路１０１の入力端子、３０２はウェハレベルバーンインモード端子、３０３は半導体回路１０１内部に供給する加速寿命試験用信号を発生させるランダムパターン発生器、３０４はランダムパターン発生器３０３を駆動させるためのバーンイントリガ信号端子、３０５はスキャンパスに対して入力端子３０１からの入力かランダムパターン発生器３０３からの出力かをウェハレベルバーンインモード端子３０２からの信号に応じて選択する選択手段、３０６は半導体回路１０１内部にあるフリップフロップ、３０７は半導体回路１０１内部にある組合せ回路、３０８は半導体回路１０１の出力端子、３０９は出力端子３０８に対してスキャンパスか通常経路かのどちらを出力させるかを選択する選択手段、３１０は半導体回路１０１内部のメモリ、３１１はメモリ３１０に書き込むアドレス、メモリ３１０から読み出すアドレスを生成する回路、３１２は一定段数後のフリップフロップ３０６の出力とメモリ３１０からの出力を比較する比較回路、３１３は比較回路３１２の出力端子である。
【００２５】
以上のように構成された本実施の形態の半導体回路について、以下にその動作を説明する。バーンイン装置１０３から供給されるバーンイントリガ信号１０４はバーンイントリガ信号端子３０４に供給しており、トリガ信号１０４によりランダムパターン発生器３０３が駆動する。ランダムパターン発生器３０３からはランダムな信号が生成され、各ビットごとに選択手段３０５を通じてフリップフロップ３０６に供給される。同時に、ランダムパターン発生器３０３からの信号はメモリ３１０に対してアドレス生成回路３１１から生成されるアドレスに書き込まれる。ランダムパターン発生器３０３からの信号はスキャンパスを通り、回路内部にストレスを与えていく。スキャンパスはフリップフロップ３０６の正論理出力を次段のフリップフロップ３０６のスキャン入力に接続する形で形成されている。最終的にスキャンパスの一定の段数を経過した信号と、同一時刻に発生したランダムパターン値をメモリ３１０から読み出した信号とを比較回路３１２にて比較する。比較した結果が一致している場合には出力端子３１３には１を出力し、不一致の場合には０を出力する。出力端子３１３は自己診断結果信号１０５としてバーンイン装置と接続している。これにより、ストレスを印加した結果半導体回路１０１自身を破壊したかどうかを診断することが可能になる。
【００２６】
なお、本発明は半導体ウエハ上の各チップを半導体回路、ロジック部、またはロジック部とメモリ部で構成することができる。
【００２７】
【発明の効果】
請求項１記載の半導体回路によれば、記憶素子に記憶された内容から対象回路が破壊されたか否かが検知できるので、破壊された対象回路を検査対象から外すことにより、ウエハレベルバーンインを含む製造工程におけるトータルフロー時間の削減が可能となり、ウエハレベルバーンイン導入によるコストの増加を抑えることが可能になる。
【００２８】
請求項２記載のバーンイン装置によれば、請求項１と同様な効果がある。
【００２９】
請求項３記載の半導体製品の検査方法によれば、請求項１と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態における半導体回路およびバーンイン装置の構成を示すブロック図である。
【図２】半導体回路のブロック図である。
【図３】半導体回路内部の詳細図である。
【図４】従来例における半導体回路を示すブロック図である。
【図５】従来例における半導体回路の検査フローを示すブロック図である。
【符号の説明】
１０１  バーンイン対象となる半導体回路
１０２  半導体回路内に設けられた記憶素子
１０３  バーンイン装置
１０４  バーンイントリガ信号
１０５  自己診断結果信号
１０６  半導体回路内部の記憶素子への情報信号
２０１  ダイナミックバーンイン試験用信号供給回路
２０２  ロジック部
２０３  メモリ
２０４  自己診断回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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