(57)【要約】【課題】差動増幅器が有するオフセット成分の影響を低減することにより高い比較精度を有する電圧比較器を提供する。【解決手段】差動増幅器Ｇ１の反転入力端子Ｎ３と非反転入力端子Ｎ４との間にはスイッチＳＷ２が接続されている。差動増幅器Ｇ１の反転出力端子Ｔ１はコンデンサＣＯ１を介して差動増幅器Ｇ２の反転入力端子Ｔ３に接続され、差動増幅器Ｇ１の非反転出力端子Ｔ２はコンデンサＣＯ２を介して差動増幅器Ｇ２の非反転入力端子Ｔ４に接続されている。差動増幅器Ｇ２の反転出力端子Ｎ５は、ノードＮＯ１に接続されているとともに、スイッチＳＷ１を介して差動増幅器Ｇ２の反転入力端子Ｔ３に接続されている。差動増幅器Ｇ２の非反転出力端子Ｎ６は、ノードＮＯ２に接続されているとともに、スイッチＳＷ１を介して差動増幅器Ｇ２の非反転入力端子Ｔ４に接続されている。【選択図】　　　　図１
2004080581.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力端子および出力端子を有するとともに、複数段に接続される複数の差動増幅器と、
前記複数の差動増幅器のうち初段を除く少なくとも１つの差動増幅器の少なくとも前記第１の入力端子とその前段の差動増幅器の出力端子との間に介挿された容量と、
前記複数の差動増幅器のうち初段の差動増幅器の前記第１および第２の入力端子間を短絡状態および開放状態にする第１のスイッチ手段と、
前記第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の前記第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を短絡状態にし、前記第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の前記第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を開放状態にする第２のスイッチ手段とを備えたことを特徴する電圧比較器。
【請求項２】
前記複数の差動増幅器の出力端子は、第１および第２の出力端子を含み、
前記容量は、第１および第２の容量を含み、
前記初段を除く少なくとも１つの差動増幅器の前記第１および第２の入力端子とその前段の差動増幅器の第１および第２の出力端子との間にそれぞれ前記第１および第２の容量が接続され、
前記第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の前記第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の前記第１の出力端子との間を短絡状態にし、前記第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の前記第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の前記第１の出力端子との間を開放状態にし、前記第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の前記第２の入力端子と前記初段を除く少なくとも１つの差動増幅器の前記第２の出力端子との間を短絡状態にし、前記第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の前記第２の入力端子と前記初段を除く少なくとも１つの差動増幅器の前記第２の出力端子との間を開放状態にする第２のスイッチ手段とを備えたことを特徴する請求項１記載の電圧比較器。
【請求項３】
前記初段の差動増幅器の前記第１の入力端子に接続され、前記第１のスイッチ手段の短絡時に開放状態となり、前記第１のスイッチ手段の開放時に短絡状態になる第３のスイッチ手段をさらに備えたことを特徴する請求項１または２記載の電圧比較器。
【請求項４】
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器であって、
複数の基準電圧を発生する基準電圧発生回路と、
前記入力されたアナログ信号を前記基準電圧発生回路により発生された複数の基準電圧の各々と比較する複数の電圧比較器とを備え、
前記複数の電圧比較器の各々は、
第１および第２の入力端子および出力端子を有するとともに、複数段に接続される複数の差動増幅器と、
前記複数の差動増幅器のうち初段を除く少なくとも１つの差動増幅器の少なくとも前記第１の入力端子とその前段の差動増幅器の出力端子との間に介挿された容量と、
前記複数の差動増幅器のうち初段の差動増幅器の前記第１および第２の入力端子間を短絡状態および開放状態にする第１のスイッチ手段と、
前記第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の前記第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を短絡状態にし、前記第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の前記第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を開放状態にする第２のスイッチ手段とを備えたことを特徴とするアナログ−デジタル変換器。
【請求項５】
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換回路であって、
複数段の回路からなる多段パイプライン構成を有し、
最終段の回路を除く各段の回路は、
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
前記入力されたアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、
前記アナログ−デジタル変換器は、
複数の基準電圧を発生する基準電圧発生回路と、
前記入力されたアナログ信号を前記基準電圧発生回路により発生された複数の基準電圧の各々と比較する複数の電圧比較器とを備え、
前記複数の電圧比較器の各々は、
第１および第２の入力端子および出力端子を有するとともに、複数段に接続される複数の差動増幅器と、
前記複数の差動増幅器のうち初段を除く少なくとも１つの差動増幅器の少なくとも前記第１の入力端子とその前段の差動増幅器の出力端子との間に介挿された容量と、
前記複数の差動増幅器のうち初段の差動増幅器の前記第１および第２の入力端子間を短絡状態および開放状態にする第１のスイッチ手段と、
前記第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の前記第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を短絡状態にし、前記第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の前記第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を開放状態にする第２のスイッチ手段とを備えたことを特徴とするアナログ−デジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数段に接続された複数の差動増幅器からなる電圧比較器、アナログ−デジタル変換器およびアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。
【０００４】
この多段パイプライン構成を有するアナログ−デジタル変換回路では、各段がＡ／Ｄコンバータ（アナログ−デジタル変換器）、Ｄ／Ａコンバータ（デジタル−アナログ変換器）および差分増幅器からなる。
【０００５】
各段において、Ａ／ＤコンバータおよびＤ／Ａコンバータのビット数（ビット構成）ｎは同じに設定されている。また、各段のＡ／Ｄコンバータは、アナログ−デジタル変換回路全体と区別するために、サブＡ／Ｄコンバータと呼ばれる。サブＡ／Ｄコンバータには、高速変換動作が可能な全並列比較（フラッシュ）方式が用いられる。サブＡ／Ｄコンバータは、入力信号を複数の基準電圧と比較する複数の電圧比較器を含む。
【０００６】
上記のアナログ−デジタル変換回路において、サブＡ／Ｄコンバータを構成する各電圧比較器は複数段に接続された複数の差動増幅器を含む。差動増幅器は、入力オフセット成分（以下オフセット成分と略記する。）を有する場合がある。このため、差動増幅器による入力信号の比較精度を向上させるには、差動増幅器が有するオフセット成分の影響を低減する必要がある。
【０００７】
以下、従来より使用されている差動増幅器のオフセット成分の低減方法について説明する。
【０００８】
図７は、従来の電圧比較器の一例を示す回路図である。また、図８は、図７の電圧比較器の動作を説明するためのタイミング図である。
【０００９】
図７の電圧比較器は、２段に接続された２つの差動増幅器Ｇ１，Ｇ２を備える。なお、差動増幅器Ｇ１は利得ｇ１を有し、差動増幅器Ｇ２は利得ｇ２を有するものとする。
【００１０】
図７において、差動増幅器Ｇ１の反転入力端子Ｎ３はスイッチＳＷ３を介してノードＮ１に接続され、非反転入力端子Ｎ４はノードＮ２に接続されている。また、差動増幅器Ｇ１の反転入力端子Ｎ３と非反転入力端子Ｎ４との間にはスイッチＳＷ２が接続されている。差動増幅器Ｇ１の反転出力端子Ｔ１はコンデンサＣＯ１を介して差動増幅器Ｇ２の反転入力端子Ｔ３に接続され、差動増幅器Ｇ１の非反転出力端子Ｔ２はコンデンサＣＯ２を介して差動増幅器Ｇ２の非反転入力端子Ｔ４に接続されている。さらに、差動増幅器Ｇ２の反転入力端子Ｔ３および差動増幅器Ｇ２の非反転入力端子Ｔ４はそれぞれスイッチＳＷ１を介して接地端子に接続されている。そして、差動増幅器Ｇ２の反転出力端子はノードＮＯ１に接続され、差動増幅器Ｇ２の非反転出力端子はノードＮＯ２に接続されている。
【００１１】
上記に示す構成において、ノードＮ１には比較対象となる入力電圧Ｖｉｎが与えられ、ノードＮ２には基準電圧Ｖｒｅｆが与えられる。また、ノードＮＯ１から出力電圧Ｖｏｕｔ（＋）が導出され、ノードＮＯ２から出力電圧Ｖｏｕｔ（−）が導出される。なお、以下の説明において、差動増幅器Ｇ１がオフセット成分Ｖｏｓ１を有するものとし、差動増幅器Ｇ２がオフセット成分Ｖｏｓ２を有するものとする。
【００１２】
ここで、図８を参照しながら図７の電圧比較器の動作を説明する。
図８に示すように、オートゼロ期間においては、スイッチＳＷ１およびスイッチＳＷ２がオンとなり、スイッチＳＷ３がオフとなる。
【００１３】
この場合、差動増幅器Ｇ１の反転入力端子Ｎ３および非反転入力端子Ｎ４は短絡される。しかし、差動増幅器Ｇ１はオフセット成分Ｖｏｓ１を有するので、オフセット成分Ｖｏｓ１が利得ｇ１で増幅される。これにより、差動増幅器Ｇ１の反転出力端子Ｔ１と非反転出力端子Ｔ２との間には電位差α１が発生する。この場合の電位差α１は、次式のように表される。
【００１４】
α１＝Ｖｏｓ１・ｇ１
このとき、差動増幅器Ｇ２の反転入力端子Ｔ３および非反転入力端子Ｔ４は接地電位となっている。したがって、上記の電位差α１は、コンデンサＣＯ１，ＣＯ２により反転出力端子Ｔ１と非反転出力端子Ｔ２との間に保存される。
【００１５】
一方、上記のように差動増幅器Ｇ２にはオフセット成分Ｖｏｓ２が存在する。これにより、オートゼロ期間においては、オフセット成分Ｖｏｓ２が利得ｇ２で増幅される。したがって、差動増幅器Ｇ２の反転出力端子（ノードＮＯ１）と非反転出力端子（ノードＮＯ２）との間には電位差β１が発生する。この場合の電位差β１は次式のように表される。
【００１６】
β１＝Ｖｏｓ２・ｇ２
次に、比較期間においては、スイッチＳＷ１およびスイッチＳＷ２がオフとなり、スイッチＳＷ３がオンとなる。
【００１７】
この場合、差動増幅器Ｇ１の反転入力端子Ｎ３には入力電圧Ｖｉｎが与えられ、差動増幅器Ｇ１の非反転入力端子Ｎ４には基準電圧Ｖｒｅｆが与えられる。差動増幅器Ｇ１においては、上記と同様にオフセット成分Ｖｏｓ１の存在により、反転入力端子Ｎ３における入力電圧Ｖｉｎと非反転入力端子Ｎ４における基準電圧Ｖｒｅｆとの差およびオフセット成分Ｖｏｓ１が利得ｇ１で増幅される。これにより、差動増幅器Ｇ１の反転出力端子Ｔ１と非反転出力端子Ｔ２との間には電位差α２が発生する。この場合の電位差α２は、次式のように表される。
【００１８】
α２＝［（Ｖｉｎ＋Ｖｏｓ１）−Ｖｒｅｆ］・ｇ１
ここで、オートゼロ期間における電位差α１と比較期間における電位差α２との電圧変化成分は次式で表される。
【００１９】
（α２−α１）＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１
このように、オフセット成分Ｖｏｓ１の影響がキャンセルされる。そして、差動増幅器Ｇ２の反転入力端子Ｔ３と非反転入力端子Ｔ４との間の電位差は、上記の電圧変化成分（（Ｖｉｎ−Ｖｒｅｆ）・ｇ１）となる。
【００２０】
電圧変化成分（（Ｖｉｎ−Ｖｒｅｆ）・ｇ１）が差動増幅器Ｇ２により利得ｇ２で増幅されると、差動増幅器Ｇ２の反転出力端子（ノードＮＯ１）と非反転出力端子（ノードＮＯ２）との間には電位差β２が発生する。この場合の電位差β２は次式のように表される。
【００２１】
β２＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２
上記のように、オートゼロ期間においてノードＮＯ１とノードＮＯ２との間にはオフセット成分Ｖｏｓ２による電位差β１が発生している。そこで、ノードＮＯ１とノードＮＯ２との間のオートゼロ期間における電位差β１と比較期間における電位差β２とを比較すると、その電圧変化成分は次式で表される。
【００２２】
（β２−β１）＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２−Ｖｏｓ２・ｇ２
そして、この電圧変化成分が電圧比較器の出力電圧（＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−））となる。上式によれば、電圧比較器の出力電圧には、右辺第２項に示す差動増幅器Ｇ２のオフセット成分Ｖｏｓ２による誤差成分が差動増幅器Ｇ２の利得ｇ２により増幅された状態で発生する。
【００２３】
【発明が解決しようとする課題】
図７に示す電圧比較器によれば、差動増幅器Ｇ１が有するオフセット成分Ｖｏｓ１の影響は確実に取り除かれる。ところが、差動増幅器Ｇ２が有するオフセット成分Ｖｏｓ２の影響は取り除かれることなく、利得ｇ２により増幅されて誤差成分として出力される。
【００２４】
電圧比較器において、所定の利得を得る場合に差動増幅器Ｇ１の利得ｇ１を大きく設定し、差動増幅器Ｇ２の利得ｇ２を小さく設定することにより差動増幅器Ｇ２のオフセット成分Ｖｏｓ２の影響を小さくすることができる。
【００２５】
しかしながら、近年においては、プロセスの微細化等により、アナログ回路においても低電圧動作が求められている。その結果、差動増幅器１段当たりの利得を大きく取ることができないのが現状である。
【００２６】
したがって、上記の図７の電圧比較器にあっては、前段の差動増幅器Ｇ１の利得ｇ１を大きくすることにより後段の差動増幅器Ｇ２の利得ｇ２を小さくすることが困難である。そのため、出力電圧に現れるオフセット成分Ｖｏｓ２の影響を低減することができず、比較精度の劣化が生じる。
【００２７】
本発明の目的は、差動増幅器が有するオフセット成分の影響を低減することにより高い比較精度を有する電圧比較器、アナログ−デジタル変換器およびアナログ−デジタル変換回路を提供することである。
【００２８】
【課題を解決するための手段および発明の効果】
本発明に係る電圧比較器は、第１および第２の入力端子および出力端子を有するとともに、複数段に接続される複数の差動増幅器と、複数の差動増幅器のうち初段を除く少なくとも１つの差動増幅器の少なくとも第１の入力端子とその前段の差動増幅器の出力端子との間に介挿された容量と、複数の差動増幅器のうち初段の差動増幅器の第１および第２の入力端子間を短絡状態および開放状態にする第１のスイッチ手段と、第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を短絡状態にし、第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を開放状態にする第２のスイッチ手段とを備えたものである。
【００２９】
本発明に係る電圧比較器においては、まず、第１のスイッチ手段により複数の差動増幅器のうち初段の差動増幅器の第１および第２の入力端子間が短絡状態にされ、第２のスイッチ手段により初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記少なくとも１つの差動増幅器の出力端子との間が短絡状態にされる。それにより、前記少なくとも１つの差動増幅器を除く各段の差動増幅器のオフセット成分が増幅されて出力される。このとき、第２のスイッチ手段により前記少なくとも１つの差動増幅器の第１の入力端子と出力端子とが短絡されているので、前記少なくとも１つの差動増幅器のオフセット成分は増幅されずに出力端子に現れる。
【００３０】
次に、第１のスイッチ手段により初段の差動増幅器の第１および第２の入力端子間が開放状態にされ、第２のスイッチ手段により前記少なくとも１つの差動増幅器の第１の入力端子と出力端子との間が開放状態にされる。それにより、前記少なくとも１つの差動増幅器を除く各段の差動増幅器の第１の入力端子と第２の入力端子との間の電位差およびオフセット成分が増幅されて出力端子から出力される。この場合、最終の前段の差動増幅器の出力端子に現れるオフセット成分は、第１のスイッチ手段の短絡時にその差動増幅器の出力端子に現れるオフセット成分によりキャンセルされる。このとき、前記少なくとも１つの差動増幅器のオフセット成分はキャンセルされないが、第２のスイッチ手段の短絡時に前記少なくとも１つの差動増幅器のオフセット成分は増幅されずに出力端子に現れるので、出力電圧の誤差は前記少なくとも１つの差動増幅器のオフセット成分のみとなる。したがって、出力電圧の誤差が低減され比較精度が向上する。
【００３１】
複数の差動増幅器の出力端子は、第１および第２の出力端子を含み、容量は、第１および第２の容量を含み、初段を除く少なくとも１つの差動増幅器の第１および第２の入力端子とその前段の差動増幅器の第１および第２の出力端子との間にそれぞれ第１および第２の容量が接続され、第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の第１の出力端子との間を短絡状態にし、第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の第１の出力端子との間を開放状態にし、第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の第２の入力端子と前記初段を除く少なくとも１つの差動増幅器の第２の出力端子との間を短絡状態にし、第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の第２の入力端子と前記初段を除く少なくとも１つの差動増幅器の第２の出力端子との間を開放状態にする第２のスイッチ手段とを備えてもよい。
【００３２】
この場合、まず、第１のスイッチ手段により複数の差動増幅器のうち初段の差動増幅器の第１および第２の入力端子間が短絡状態にされ、第２のスイッチ手段により初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記少なくとも１つの差動増幅器の第１の出力端子との間が短絡状態にされ、前記少なくとも１つの差動増幅器の第２の入力端子と前記少なくとも１つの差動増幅器の第２の出力端子との間が短絡状態にされる。それにより、前記少なくとも１つの差動増幅器を除く各段の差動増幅器のオフセット成分が増幅されて出力される。このとき、第２のスイッチ手段により前記少なくとも１つの差動増幅器の第１の入力端子と第１の出力端子および第２の入力端子と第２の出力端子とが短絡されているので、前記少なくとも１つの差動増幅器のオフセット成分は増幅されずに第１および第２の出力端子の電位差として現れる。
【００３３】
次に、第１のスイッチ手段により初段の差動増幅器の第１および第２の入力端子間が開放状態にされ、第２のスイッチ手段により前記少なくとも１つの差動増幅器の第１の入力端子と第１の出力端子との間が開放状態にされ、前記少なくとも１つの差動増幅器の第２の入力端子と第２の出力端子との間が開放状態にされる。それにより、前記少なくとも１つの差動増幅器を除く各段の差動増幅器の第１の入力端子と第２の入力端子との間の電位差およびオフセット成分が増幅されて第１および第２の出力端子の電位差として現れる。この場合、最終の前段の差動増幅器の第１および第２の出力端子の電位差として現れるオフセット成分は、第１のスイッチ手段の短絡時にその差動増幅器の出力端子に現れるオフセット成分によりキャンセルされる。このとき、前記少なくとも１つの差動増幅器のオフセット成分はキャンセルされないが、第２のスイッチ手段の短絡時に前記少なくとも１つの差動増幅器のオフセット成分は増幅されずに第１および第２の出力端子の電位差として現れるので、出力電圧の誤差は前記少なくとも１つの差動増幅器のオフセット成分のみとなる。したがって、出力電圧の誤差が低減され比較精度が向上する。
【００３４】
初段の差動増幅器の第１の入力端子に接続され、第１のスイッチ手段の短絡時に開放状態となり、第１のスイッチ手段の開放時に短絡状態になる第３のスイッチ手段をさらに備えてもよい。
【００３５】
この場合、初段の差動増幅器の第１の入力端子に接続される第３のスイッチ手段は、第１のスイッチ手段の短絡時に開放状態とされ、第１のスイッチ手段の開放時に短絡状態とされる。それにより、第１および第２のスイッチ手段の開放時に第１の入力端子に入力信号が与えられる。
【００３６】
本発明に係るアナログ−デジタル変換器は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器であって、複数の基準電圧を発生する基準電圧発生回路と、入力されたアナログ信号を基準電圧発生回路により発生された複数の基準電圧の各々と比較する複数の電圧比較器とを備え、複数の電圧比較器の各々は、第１および第２の入力端子および出力端子を有するとともに、複数段に接続される複数の差動増幅器と、複数の差動増幅器のうち初段を除く少なくとも１つの差動増幅器の少なくとも第１の入力端子とその前段の差動増幅器の出力端子との間に介挿された容量と、複数の差動増幅器のうち初段の差動増幅器の第１および第２の入力端子間を短絡状態および開放状態にする第１のスイッチ手段と、第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を短絡状態にし、第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を開放状態にする第２のスイッチ手段とを備えたものである。
【００３７】
本発明に係るアナログ−デジタル変換器においては、基準電圧発生回路により複数の基準電圧が発生され、入力されたアナログ信号が複数の電圧比較器により基準電圧発生回路において発生された複数の基準電圧の各々と比較される。各電圧比較器において、出力電圧の誤差は初段を除く少なくとも１つの差動増幅器のオフセット成分のみとなる。したがって、出力電圧の誤差が低減され比較精度が向上するので差動増幅器の有するオフセット成分の影響が低減され、高精度なアナログ−デジタル変換処理が実現する。
【００３８】
本発明に係るアナログ−デジタル変換回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換回路であって、複数段の回路からなる多段パイプライン構成を有し、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、入力されたアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する差分増幅器とを備え、アナログ−デジタル変換器は、複数の基準電圧を発生する基準電圧発生回路と、入力されたアナログ信号を基準電圧発生回路により発生された複数の基準電圧の各々と比較する複数の電圧比較器とを備え、複数の電圧比較器の各々は、第１および第２の入力端子および出力端子を有するとともに、複数段に接続される複数の差動増幅器と、複数の差動増幅器のうち初段を除く少なくとも１つの差動増幅器の少なくとも第１の入力端子とその前段の差動増幅器の出力端子との間に介挿された容量と、複数の差動増幅器のうち初段の差動増幅器の第１および第２の入力端子間を短絡状態および開放状態にする第１のスイッチ手段と、第１のスイッチ手段の短絡時に前記初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を短絡状態にし、第１のスイッチ手段の開放時に前記初段を除く少なくとも１つの差動増幅器の第１の入力端子と前記初段を除く少なくとも１つの差動増幅器の出力端子との間を開放状態にする第２のスイッチ手段とを備えたものである。
【００３９】
本発明に係るアナログ−デジタル変換回路においては、アナログ−デジタル変換器により入力されたアナログ信号がデジタル信号に変換され、デジタル−アナログ変換器によりアナログ−デジタル変換器から出力されるデジタル信号がアナログ信号に変換され、差分増幅器により入力されたアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分が増幅され、アナログ−デジタル変換器において、基準電圧発生回路により複数の基準電圧が発生され、入力されたアナログ信号が複数の電圧比較器により基準電圧発生回路において発生された複数の基準電圧の各々と比較される。出力電圧の誤差は初段を除く少なくとも１つの差動増幅器のオフセット成分のみとなる。したがって、出力電圧の誤差が低減され比較精度が向上するので差動増幅器の有するオフセット成分の影響が低減され、高精度なアナログ−デジタル変換処理が実現する。また、ビット数が多くかつ分解能が高く、高速動作が可能で高精度なアナログ−デジタル変換回路が実現される。
【００４０】
【発明の実施の形態】
以下に本発明の実施の形態について、図１〜図６に基づき説明する。
【００４１】
（第１の実施の形態）
図１は、第１の実施の形態に係る電圧比較器の構成を示す回路図である。また、図２は、図１の電圧比較器の動作を説明するためのタイミング図である。
【００４２】
図１の電圧比較器Ｄ１は、２段に接続された２つの差動増幅器Ｇ１，Ｇ２を備える。なお、差動増幅器Ｇ１は利得ｇ１を有し、差動増幅器Ｇ２は利得ｇ２を有するものとする。
【００４３】
図１において、差動増幅器Ｇ１の反転入力端子Ｎ３はスイッチＳＷ３を介してノードＮ１に接続され、非反転入力端子Ｎ４はノードＮ２に接続されている。また、反転入力端子Ｎ３と非反転入力端子Ｎ４との間にはスイッチＳＷ２が接続されている。差動増幅器Ｇ１の反転出力端子Ｔ１はコンデンサＣＯ１を介して差動増幅器Ｇ２の反転入力端子Ｔ３に接続され、差動増幅器Ｇ１の非反転出力端子Ｔ２はコンデンサＣＯ２を介して差動増幅器Ｇ２の非反転入力端子Ｔ４に接続されている。さらに、差動増幅器Ｇ２の反転出力端子Ｎ５は、ノードＮＯ１に接続されているとともに、スイッチＳＷ１を介して差動増幅器Ｇ２の反転入力端子Ｔ３に接続されている。差動増幅器Ｇ２の非反転出力端子Ｎ６は、ノードＮＯ２に接続されているとともに、スイッチＳＷ１を介して差動増幅器Ｇ２の非反転入力端子Ｔ４に接続されている。スイッチＳＷ１，ＳＷ３は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチにより構成される。
【００４４】
ここで、図１の電圧比較器を構成する差動増幅器の基本構成について以下に説明する。
【００４５】
図３は、図１の電圧比較器における差動増幅器Ｇ１の一例を示す回路図である。図１の電圧比較器における差動増幅器Ｇ２の構成も図３に示す構成と同様である。
【００４６】
図３の差動増幅器Ｇ１は、Ｐチャネル型電界効果トランジスタからなる負荷トランジスタ８１，８２、Ｎチャネル型電界効果トランジスタからなる入力トランジスタ８３，８４、およびＮチャネル型電界効果トランジスタからなる電流源トランジスタ８５，８６により構成される。
【００４７】
負荷トランジスタ８１，８２は、電源電圧を受ける電源端子８７，８８と出力ノードＮ８１，Ｎ８２との間にそれぞれ接続されている。また、入力トランジスタ８３，８４は、ノードＮ８１，Ｎ８２とノードＮ８３，Ｎ８４との間にそれぞれ接続されている。さらに、電流源トランジスタ８５，８６はノードＮ８３，Ｎ８４と接地端子との間にそれぞれ接続されている。ノードＮ８３，Ｎ８４は互いに接続されている。入力トランジスタ８３のゲート電極は入力ノードＮ８５に接続され、入力トランジスタ８４のゲート電極は入力ノードＮ８６に接続されている。
【００４８】
ここで、負荷トランジスタ８１，８２のゲート電極にはバイアス電圧ＰＢが与えられ、電流源トランジスタ８５，８６のゲート電極にはバイアス電圧ＮＢが与えられる。入力ノードＮ８５には入力電圧Ｉ１が与えられ、入力ノードＮ８６には入力電圧Ｉ２が与えられる。一方、出力ノードＮ８１には出力電圧Ｏ１が現れ、出力ノードＮ８２には出力電圧Ｏ２が現れる。
【００４９】
入力電圧Ｉ１と入力電圧Ｉ２との差が増幅され、増幅された電位差が出力電圧Ｏ１と出力電圧Ｏ２との差としてノードＮ８１，Ｎ８２間に現れる。ここで、負荷トランジスタ８１および負荷トランジスタ８２が同一特性を有し、入力トランジスタ８３および入力トランジスタ８４が同一特性を有し、電流源トランジスタ８５および電流源トランジスタ８６が同一特性を有する場合、入力ノードＮ８５と入力ノードＮ８６とが等電位（電位差＝０）になると、ノードＮ８１とノードＮ８２との間の電位差は０となる。しかし、例えば負荷トランジスタ８３および負荷トランジスタ８４の特性が異なる場合、入力ノードＮ８５と入力ノードＮ８６とが等電位（電位差＝０）になったときに、ノードＮ８１とノードＮ８２との間の電位差が０とならない。このように、素子の特性の不均衡により差動増幅器に内包する電位差をオフセット成分と呼ぶ。
【００５０】
上記の構成を有する図１の電圧比較器Ｄ１において、ノードＮ１には比較対象となる入力電圧Ｖｉｎが与えられ、ノードＮ２には基準電圧Ｖｒｅｆが与えられる。また、ノードＮＯ１から出力電圧Ｖｏｕｔ（＋）が導出され、ノードＮＯ２から出力電圧Ｖｏｕｔ（−）が導出される。なお、以下の説明において、差動増幅器Ｇ１がオフセット成分をＶｏｓ１を有するものとし、差動増幅器Ｇ２がオフセット成分Ｖｏｓ２を有するものとする。
【００５１】
ここで、図２を参照しながら図１の電圧比較器Ｄ１の動作を説明する。
図２に示すように、オートゼロ期間においては、スイッチＳＷ１およびスイッチＳＷ２がオンとなり、スイッチＳＷ３がオフとなる。
【００５２】
この場合、差動増幅器Ｇ１の反転入力端子Ｎ３および非反転入力端子Ｎ４は、短絡される。しかし、差動増幅器Ｇ１はオフセット成分Ｖｏｓ１を有するので、オフセット成分Ｖｏｓ１が利得ｇ１で増幅される。これにより、差動増幅器Ｇ１の反転出力端子Ｔ１と非反転出力端子Ｔ２との間には電位差α１が発生する。この場合の電位差α１は、次式のように表される。
【００５３】
α１＝Ｖｏｓ１・ｇ１
そして、上記の電位差α１は、コンデンサＣＯ１，ＣＯ２により反転出力端子Ｔ１と非反転出力端子Ｔ２との間に保存される。
【００５４】
一方、上記のように差動増幅器Ｇ２にはオフセット成分Ｖｏｓ２が存在する。また、オートゼロ期間においては、スイッチＳＷ１がオンとなっているため、反転入力端子Ｔ３と反転出力端子Ｎ５とが短絡し、非反転入力端子Ｔ４と非反転出力端子Ｔ６とが短絡している。これにより、差動増幅器Ｇ２のオフセット成分Ｖｏｓ２は、反転入力端子Ｔ３と非反転入力端子Ｔ４との間の電位差ＡｚとしてコンデンサＣＯ１，ＣＯ２により保存される。したがって、ノードＮＯ１とノードＮＯ２との間には電位差β１（＝Ｖｏｓ２）が発生する。
【００５５】
次に、比較期間においては、スイッチＳＷ１およびスイッチＳＷ２がオフとなり、スイッチＳＷ３がオンとなる。
【００５６】
この場合、差動増幅器Ｇ１の反転入力端子Ｎ３には入力電圧Ｖｉｎが与えられ、差動増幅器Ｇ１の非反転入力端子Ｎ４には基準電圧Ｖｒｅｆが与えられる。差動増幅器Ｇ１においては、上記と同様にオフセット成分Ｖｏｓ１の存在により、反転入力端子Ｎ３における入力電圧Ｖｉｎと非反転入力端子Ｎ４における基準電圧Ｖｒｅｆとの差およびオフセット成分Ｖｏｓ１が利得ｇ１で増幅される。これにより、差動増幅器Ｇ１の反転出力端子Ｔ１と非反転出力端子Ｔ２との間には電位差α２が発生する。この場合の電位差α２は、次式のように表される。
【００５７】
α２＝［（Ｖｉｎ＋Ｖｏｓ１）−Ｖｒｅｆ］・ｇ１
ここで、オートゼロ期間における電位差α１と比較期間における電位差α２との電圧変化成分は次式で表される。
【００５８】
（α２−α１）＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１
このように、オフセット成分Ｖｏｓ１の影響がキャンセルされる。
【００５９】
そして、差動増幅器Ｇ２の反転入力端子Ｔ３と非反転入力端子Ｔ４との間の電位差Ａｃは上記の電圧変化成分となり次式で表される。
【００６０】
Ａｃ＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１＋Ｖｏｓ２
さらに、電位差Ａｚと電位差Ａｃとの電圧変化成分（Ａｃ−Ａｚ）は次式で表される。
【００６１】
2004080581.tif 000003
そして、電圧変化成分（（Ｖｉｎ−Ｖｒｅｆ）・ｇ１）が差動増幅器Ｇ２により利得ｇ２で増幅されると、差動増幅器Ｇ２の反転出力端子（ノードＮＯ１）と非反転出力端子（ノードＮＯ２）との間には電位差β２が発生する。この電位差β２は次式のように表される。
【００６２】
β２＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２
ところで、上記に示すようにオートゼロ期間においてノードＮＯ１とノードＮＯ２との間にはオフセット成分Ｖｏｓ２による電位差β１が発生している。そこで、ノードＮＯ１とノードＮＯ２との間のオートゼロ期間における電位差β１と比較期間における電位差β２との電圧変化成分は次式で表される。
【００６３】
（β２−β１）＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２−Ｖｏｓ２
そして、この電圧変化成分が電圧比較器Ｄ１の出力電圧（＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−））となる。上式によれば、電圧比較器Ｄ１の出力電圧には、右辺第２項に示す差動増幅器Ｇ２のオフセット成分Ｖｏｓ２による誤差成分が存在する。しかしながら、オフセット成分Ｖｏｓ２による誤差成分は差動増幅器Ｇ２の利得ｇ２により増幅されていないので、電圧比較器Ｄ１の比較精度の劣化が低減されている。
【００６４】
（第２の実施の形態）
第２の実施の形態に係る電圧比較器の構成および動作について以下に説明する。
【００６５】
図４は、第２の実施の形態に係る電圧比較器を示す回路図である。
図４の電圧比較器Ｄ１は、３段に接続された３つの差動増幅器Ｇ１〜Ｇ３を備える。なお、差動増幅器Ｇ１は利得ｇ１を有し、差動増幅器Ｇ２は利得ｇ２を有し、差動増幅器Ｇ３は利得ｇ３を有するものとする。
【００６６】
図４において、差動増幅器Ｇ１の反転入力端子Ｎ３はスイッチＳＷ３を介してノードＮ１に接続され、非反転入力端子Ｎ４はノードＮ２に接続されている。また、差動増幅器Ｇ１の反転入力端子Ｎ３と非反転入力端子Ｎ４との間にはスイッチＳＷ２が接続されている。差動増幅器Ｇ１の反転出力端子は差動増幅器Ｇ２の反転入力端子Ｔ３に接続され、差動増幅器Ｇ１の非反転出力端子は差動増幅器Ｇ２の非反転入力端子Ｔ４に接続されている。
【００６７】
差動増幅器Ｇ２の反転出力端子Ｔ５はコンデンサＣＯ３を介して差動増幅器Ｇ３の反転入力端子Ｔ７に接続され、差動増幅器Ｇ３の非反転出力端子Ｔ６はコンデンサＣＯ４を介して差動増幅器Ｇ３の非反転入力端子Ｔ８に接続されている。さらに、差動増幅器Ｇ３の反転出力端子Ｎ７はノードＮＯ１に接続されているとともに、スイッチＳＷ１を介して差動増幅器Ｇ３の反転入力端子Ｔ７に接続されており、差動増幅器Ｇ３の非反転出力端子Ｎ８はノードＮＯ１に接続されているとともに、スイッチＳＷ１を介して差動増幅器Ｇ３の非反転入力端子Ｔ８に接続されている。
【００６８】
上記の電圧比較器Ｄ１において、スイッチＳＷ１〜ＳＷ３のオートゼロ期間および比較期間の状態は図２のタイミング図に示す通りである。
【００６９】
上記の構成において、ノードＮ１には比較対象となる入力電圧Ｖｉｎが与えられ、ノードＮ２には基準電圧Ｖｒｅｆが与えられる。また、ノードＮＯ１から出力電圧Ｖｏｕｔ（＋）が導出され、ノードＮＯ２から出力電圧Ｖｏｕｔ（−）が導出される。なお、以下の説明において、差動増幅器Ｇ１がオフセット成分Ｖｏｓ１を有するものとし、差動増幅器Ｇ２がオフセット成分Ｖｏｓ２を有するものとし、差動増幅器Ｇ３がオフセット成分Ｖｏｓ３を有するものとする。
【００７０】
ここで、図２を参照しながら図４の電圧比較器Ｄ１の動作を説明する。
図２に示すように、オートゼロ期間においては、スイッチＳＷ１およびスイッチＳＷ２がオンとなり、スイッチＳＷ３がオフとなる。
【００７１】
この場合、差動増幅器Ｇ１の反転入力端子Ｎ３および非反転入力端子Ｎ４は短絡される。しかし、差動増幅器Ｇ１はオフセット成分Ｖｏｓ１を有するので、オフセット成分Ｖｏｓ１が利得ｇ１で増幅される。これにより、差動増幅器Ｇ２の反転入力端子Ｔ３と非反転入力端子Ｔ４との間には電位差α１が発生する。この場合の電位差α１は、次式のように表される。
【００７２】
α１＝Ｖｏｓ１・ｇ１
差動増幅器Ｇ２においては、反転入力端子Ｔ３と非反転入力端子Ｔ４との電位差α１および差動増幅器Ｇ２のオフセット成分Ｖｏｓ２が利得ｇ２で増幅される。これにより、差動増幅器Ｇ２の反転出力端子Ｔ５と非反転出力端子Ｔ６との間に発生する電位差γ１は次式のように表される。
【００７３】
γ１＝（Ｖｏｓ１・ｇ１＋Ｖｏｓ２）・ｇ２
そして、上記の電位差γ１は、コンデンサＣＯ３，ＣＯ４により反転出力端子Ｔ５と非反転出力端子Ｔ６との間に保存される。
【００７４】
一方、上記の差動増幅器Ｇ３にはオフセット成分Ｖｏｓ３が存在する。オートゼロ期間においては、スイッチＳＷ１がオンとなっているため、反転入力端子Ｔ７と反転出力端子Ｎ７とが短絡し、非反転入力端子Ｔ８と非反転出力端子Ｎ８とが短絡している。したがって、差動増幅器Ｇ３のオフセット成分Ｖｏｓ３は、反転入力端子Ｔ７と非反転入力端子Ｔ８との間の電位差ＡｚとしてコンデンサＣＯ３，ＣＯ４により保存される。これにより、オートゼロ期間において、ノードＮＯ１とノードＮＯ２との間には電位差β１（＝Ｖｏｓ３）が発生している。
【００７５】
次に、比較期間においては、スイッチＳＷ１およびスイッチＳＷ２がオフとなり、スイッチＳＷ３がオンとなる。
【００７６】
この場合、差動増幅器Ｇ１の反転入力端子Ｎ３には入力電圧Ｖｉｎが与えられ、差動増幅器Ｇ１の非反転入力端子Ｎ４には基準電圧Ｖｒｅｆが与えられる。差動増幅器Ｇ１においては、上記と同様にオフセット成分Ｖｏｓ１の存在により、反転入力端子Ｎ３における入力電圧Ｖｉｎと非反転入力端子Ｎ４における基準電圧Ｖｒｅｆとの差およびオフセット成分Ｖｏｓ１が利得ｇ１で増幅される。これにより、差動増幅器Ｇ１の反転出力端子と非反転出力端子との間（差動増幅器Ｇ２の反転入力端子Ｔ３と非反転入力端子Ｔ４との間）には電位差α２が発生する。この場合の電位差α２は、次式のように表される。
【００７７】
α２＝［（Ｖｉｎ＋Ｖｏｓ１）−Ｖｒｅｆ］・ｇ１
差動増幅器Ｇ２においては、反転入力端子Ｔ３と非反転入力端子Ｔ４との電位差α２および差動増幅器Ｇ２のオフセット成分Ｖｏｓ２が利得ｇ２で増幅される。
【００７８】
これにより、比較期間に差動増幅器Ｇ２により発生する反転出力端子Ｔ５と非反転出力端子Ｔ６との間の電位差γ２は次式で表される。
【００７９】
γ２＝［［（Ｖｉｎ＋Ｖｏｓ１）−Ｖｒｅｆ］・ｇ１＋Ｖｏｓ２］・ｇ２
反転出力端子Ｔ５と非反転出力端子Ｔ６との間で、オートゼロ期間における電位差γ１と比較期間における電位差γ２との電圧変化成分は次式で表される。
【００８０】
（γ２−γ１）＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２
ここで、上記に示す電圧変化成分から、比較期間における反転入力端子Ｔ７と非反転入力端子Ｔ８との間の電位差Ａｃは次式で表される。
【００８１】
Ａｃ＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２＋Ｖｏｓ３
さらに、反転入力端子Ｔ７と非反転入力端子Ｔ８との間で、オートゼロ期間における電位差Ａｚと比較期間における電位差Ａｃとの電圧変化成分（Ａｃ−Ａｚ）は次式で表される。
【００８２】
2004080581.tif 000004
そして、電圧変化成分（（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２）が差動増幅器Ｇ３により利得ｇ３で増幅されると、差動増幅器Ｇ３の反転出力端子（ノードＮＯ１）と非反転出力端子（ノードＮＯ２）との間には電位差β２が発生する。この電位差β２は次式のように表される。
【００８３】
β２＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２・ｇ３
ところで、上記のようにオートゼロ期間においてノードＮＯ１とノードＮＯ２との間には電位差β１が発生している。そこで、ノードＮＯ１とノードＮＯ２との間のオートゼロ期間における電位差β１と比較期間における電位差β２との電圧変化成分は次式で表される。
【００８４】
（β２−β１）＝（Ｖｉｎ−Ｖｒｅｆ）・ｇ１・ｇ２・ｇ３−Ｖｏｓ３
そして、この電圧変化成分が電圧比較器Ｄ１の出力電圧（＝Ｖｏｕｔ（＋）−Ｖｏｕｔ（−））となる。上式によれば、電圧比較器Ｄ１の出力電圧には、右辺第２項に示す差動増幅器Ｇ３のオフセット成分Ｖｏｓ３による誤差成分が存在する。しかしながら、オフセット成分Ｖｏｓ３による誤差成分は差動増幅器Ｇ３の利得ｇ３により増幅されないので、電圧比較器Ｄ１の比較精度の劣化を低減することができる。
【００８５】
上記に示すように電圧比較器Ｄ１の構成においては、最終段の差動増幅器にスイッチを設けることにより信号入力のタイミングを調整し、さらに差動増幅器の入力端子側にコンデンサを設けることによりオフセット成分の影響による比較精度の低下を低減することが可能となる。
【００８６】
（電圧比較器の適用例）
図５は、上記実施の形態に係る電圧比較器が用いられるアナログ−デジタル変換回路の構成を示すブロック図である。
【００８７】
図５のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。図５において、アナログ−デジタル変換回路１０１は、サンプルホールド回路１０２、１段目の回路１０３、２段目の回路１０４、３段目の回路１０５、４段目の回路１０６、複数のラッチ回路１０７および出力回路１０８から構成されている。
【００８８】
１段目（初段）〜３段目の回路１０３〜１０５は、サブＡ／Ｄコンバータ（アナログ−デジタル変換器）１０９、Ｄ／Ａコンバータ（デジタル−アナログ変換器）１１０、および差分増幅器１１１を備える。４段目（最終段）の回路１０６はサブＡ／Ｄコンバータ１０９のみを備える。
【００８９】
１段目の回路１０３は４ビット構成、２〜４段目の回路１０４〜１０６はそれぞれ２ビット構成である。１〜３段目の回路１０３〜１０５において、サブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０のビット数（ビット構成）は同じに設定されている。また、各段のＡ／Ｄコンバータは、アナログ−デジタル変換回路全体と区別するために、サブＡ／Ｄコンバータと呼ばれる。サブＡ／Ｄコンバータには、高速変換動作が可能な全並列比較（フラッシュ）方式が用いられる。サブＡ／Ｄコンバータ１０９は、入力信号を複数の基準電圧と比較する複数の電圧比較器を含む。
【００９０】
次に、アナログ−デジタル変換回路１０１の動作を説明する。サンプルホールド回路１０２は、アナログ入力信号Ｖａｉｎをサンプリングして一定時間保持する。サンプルホールド回路１０２から出力されたアナログ入力信号Ｖａｉｎは、１段目の回路１０３へ転送される。
【００９１】
１段目の回路１０３において、サブＡ／Ｄコンバータ１０９はアナログ入力信号Ｖａｉｎに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ１０９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２９　，２８　，２７　，２６　）は、Ｄ／Ａコンバータ１１０へ転送されるとともに、４つのラッチ回路１０７を介して出力回路１０８へ転送される。差分増幅器１１１は、Ｄ／Ａコンバータ１１０のＤ／Ａ変換結果とアナログ入力信号Ｖａｉｎとの差分を増幅する。その差分増幅器１１１の出力は２段目の回路１０４へ転送される。
【００９２】
２段目の回路１０４においては、１段目の回路１０３の差分増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。また、３段目の回路１０５においては、２段目の回路１０４の差分増幅器１１１の出力に対して、１段目の回路１０３と同様の動作が行われる。そして、２段目の回路１０４から中上位２ビットのデジタル出力（２５　，２４　）が得られ、３段目の回路１０５から中下位２ビットのデジタル出力（２３　，２２　）が得られる。
【００９３】
４段目の回路１０６においては、３段目の回路１０５の差分増幅器１１１の出力に対して、サブＡ／Ｄコンバータ１０９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２１　，２０　）が得られる。
【００９４】
１〜４段目の回路１０３〜１０６のデジタル出力は各ラッチ回路１０７を経て同時に出力回路１０８に到達する。すなわち、各ラッチ回路１０７は各回路１０３〜１０６のデジタル出力の同期をとるために設けられている。
【００９５】
出力回路１０８はアナログ入力信号Ｖａｉｎの１０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル補正処理後パラレル出力する。
【００９６】
このように、アナログ−デジタル変換回路１０１においては、各段の回路１０３〜１０５において、アナログ入力信号Ｖａｉｎまたは前段の回路１０３，１０４の差分増幅器１１１の出力と、その段の回路１０３〜１０５のデジタル出力のＤ／Ａ変換結果との差分が差分増幅器１１１によって増幅される。
【００９７】
そのため、変換ビット数が増大してＬＳＢ（Ｌｅａｓｔ　Ｓｉｇｎｉｆｉｃａｎｔ　Ｂｉｔ　）が小さくなっても、サブＡ／Ｄコンバータ１０９を構成する各電圧比較器の分解能を実質的に向上させることが可能になり、十分な変換精度が得られる。
【００９８】
図６は図５のアナログ−デジタル変換回路１０１におけるサブＡ／Ｄコンバータ１０９およびＤ／Ａコンバータ１１０の回路図である。図６のサブＡ／Ｄコンバータ１０９は全並列比較（フラッシュ）方式サブＡ／Ｄコンバータであり、Ｄ／Ａコンバータ１１０は容量アレイ方式Ｄ／Ａコンバータである。
【００９９】
サブＡ／Ｄコンバータ１０９は、ｎ個の抵抗Ｒ、およびｎ個の電圧比較器Ｄ１〜Ｄｎから構成される。すべての抵抗Ｒは同じ抵抗値を有し、高電位側基準電圧ＶＲＴを受けるノードＮ３１と低電位側基準電圧ＶＲＢを受けるノードＮ３２との間に直列に接続されている。ここで、ノードＮ３２とノードＮ３１との間のｎ個の抵抗Ｒ間のノードＮ４１〜Ｎ４ｎの電位をそれぞれＶＲ（１）〜ＶＲ（ｎ）とする。
【０１００】
各電圧比較器Ｄ１〜Ｄｎの正入力端子には入力信号ＶＩ（アナログ入力信号Ｖａｉｎまたは前段の回路１０３〜１０５の差分増幅器１１１の出力）が入力される。また、各電圧比較器Ｄ１〜Ｄｎの負入力端子には、それぞれノードＮ４１〜Ｎ４ｎの電位ＶＲ（１）〜ＶＲ（ｎ）が印加される。
【０１０１】
それにより、各電圧比較器Ｄ１〜Ｄｎの出力は、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも高い場合には、ハイレベルとなり、それぞれ入力信号ＶＩが電位ＶＲ（１）〜ＶＲ（ｎ）よりも低い場合には、ローレベルとなる。なお、電圧比較器Ｄ１〜Ｄｎの構造および動作の詳細については後述する。
【０１０２】
Ｄ／Ａコンバータ１１０は、アレイ状に接続されたそれぞれｎ個のスイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎ、ｎ個の正側コンデンサＢ１〜Ｂｎ、およびｎ個の負側コンデンサＣ１〜Ｃｎから構成される。
【０１０３】
コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎはすべて同じ容量値ｃを有する。コンデンサＢ１〜Ｂｎの一方の端子（以下、出力端子と呼ぶ）からは差動正側出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ１〜Ｃｎの一方の端子（以下、出力端子という）からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、各コンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎの他方の端子を入力端子と呼ぶ。
【０１０４】
各スイッチＥ１〜Ｅｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＦ１〜Ｆｎの一方の端子はノードＮ３１に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。各スイッチＧ１〜Ｇｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＢ１〜Ｂｎの入力端子に接続されている。各スイッチＨ１〜Ｈｎの一方の端子はノードＮ３２に接続され、他方の端子はコンデンサＣ１〜Ｃｎの入力端子に接続されている。
【０１０５】
各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ同一番号のスイッチで４連スイッチを構成する。例えば、スイッチＥ１，Ｆ１，Ｇ１，Ｈ１は１連であり、スイッチＥｎ，Ｆｎ，Ｇｎ，Ｈｎも１連である。そして、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはそれぞれ各電圧比較器Ｄ１〜Ｄｎの出力レベルに従ってオンオフ動作する。例えば、電圧比較器Ｄｎの出力がハイレベルの場合、スイッチＥｎ，Ｈｎがオンし、スイッチＧｎ，Ｆｎはオフする。逆に、電圧比較器Ｄｎの出力がローレベルの場合、スイッチＥｎ，Ｈｎがオフし、スイッチＧｎ，Ｆｎがオンする。
【０１０６】
次に、Ｄ／Ａコンバータ１１０の動作を説明する。初期条件では、各コンデンサＢ１〜Ｂｎの入力端子および出力端子の電位が共に０Ｖであり、各スイッチＥ１〜Ｅｎ，Ｆ１〜Ｆｎ，Ｇ１〜Ｇｎ，Ｈ１〜Ｈｎはすべてオフしている。したがって、初期条件では、すべてのコンデンサＢ１〜Ｂｎ，Ｃ１〜Ｃｎに蓄えられた電荷（電気量）Ｑ１＝０である。
【０１０７】
ここで、ｎ個の電圧比較器Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＥ１〜Ｅｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＧ１〜Ｇｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＥ１〜Ｅｎ，Ｇ１〜Ｇｎのオンオフ動作に従って、すべてのコンデンサＢ１〜Ｂｎに蓄えられる電荷Ｑ２は次式（Ａ１）で表される。
【０１０８】
Ｑ２＝ｍ（ＶＲＴ−ＶＤＡ（＋））ｃ＋（ｎ−ｍ）（ＶＲＢ−ＶＤＡ（＋））ｃ…（Ａ１）
電荷保存則より、Ｑ１＝Ｑ２である。したがって、差動正側出力電圧ＶＤＡ（＋）は次式（Ａ２）で表される。
【０１０９】
ＶＤＡ（＋）＝ＶＲＢ＋ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ２）
一方、ｎ個の電圧比較器Ｄ１〜Ｄｎのうちｍ個の出力がハイレベルになった場合、各スイッチＨ１〜Ｈｎのうちｍ個がオンして（ｎ−ｍ）個がオフし、各スイッチＦ１〜Ｆｎのうち（ｎ−ｍ）個がオンしてｍ個がオフする。この各スイッチＨ１〜Ｈｎ，Ｆ１〜Ｆｎのオンオフ動作に従って、すべてのコンデンサＣ１〜Ｃｎに蓄えられる電荷Ｑ３は次式（Ａ３）で表される。
【０１１０】
Ｑ３＝（ｎ−ｍ）（ＶＲＴ−ＶＤＡ（−））ｃ＋ｍ（ＶＲＢ−ＶＤＡ（−））ｃ…（Ａ３）
電荷保存則より、Ｑ１＝Ｑ３である。したがって、差動負側出力電圧ＶＤＡ（−）は次式（Ａ４）で表される。
【０１１１】
ＶＤＡ（−）＝ＶＲＴ−ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ４）
したがって、上式（Ａ２），（Ａ４）より、差分電圧ΔＶＤＡは式（Ａ５）で表される。
【０１１２】
ΔＶＤＡ＝ＶＤＡ（＋）−ＶＤＡ（−）
＝ＶＲＢ−ＶＲＴ＋２ｍ（ＶＲＴ−ＶＲＢ）／ｎ…（Ａ５）
ここで、サブＡ／Ｄコンバータ１０９を構成する電圧比較器Ｄ１の構成および動作について説明する。なお、電圧比較器Ｄ１〜Ｄｎは全て同様の構成および動作を有する。
【０１１３】
以上に示す構成を有するアナログ−デジタル変換回路１０１によれば、差動増幅器の有するオフセット成分の影響を低減し、低電圧で高精度なアナログ−デジタル変換処理を行うことが可能である。これにより、ビット数が多くかつ分解能が高く、高速動作が可能で高精度なアナログ−デジタル変換回路が実現される。
【０１１４】
以上に示す本実施の形態においては、反転入力端子Ｎ３，Ｔ３が第１の入力端子に相当し、非反転入力端子Ｎ４，Ｔ４が第２の入力端子に相当し、反転出力端子Ｔ１，Ｎ５および非反転出力端子Ｔ２，Ｎ６が出力端子に相当し、反転出力端子Ｔ１，Ｎ５が第１の出力端子に相当し、非反転出力端子Ｔ２，Ｎ６が第２の出力端子に相当する。また、コンデンサＣＯ１，ＣＯ２，ＣＯ３，ＣＯ４が容量に相当し、コンデンサＣＯ１，ＣＯ３が第１の容量に相当し、コンデンサＣＯ２，ＣＯ４が第２の容量に相当し、スイッチＳＷ２が第１のスイッチ手段に相当し、スイッチＳＷ１が第２のスイッチ手段に相当し、スイッチＳＷ３が第３のスイッチ手段に相当する。さらに、ノードＮ３１とノードＮ３２との間に直列に接続されているすべての抵抗Ｒが基準電圧発生回路に相当する。
【０１１５】
上記実施の形態では、複数段の差動増幅器のうち最終段の差動増幅器とその前段の差動増幅器との間に容量が接続され、最終段の差動増幅器の入力端子と出力端子との間にスイッチが設けられている。しかしながら、最終段の差動増幅器とその前段の差動増幅器との間に限らず、２段目以降の任意の１または複数の差動増幅器とその前段の差動増幅器との間に容量を接続し、２段目以降の任意の１または複数の差動増幅器の入力端子と出力端子との間にスイッチを設けてもよい。あるいは、２段目以降のすべての差動増幅器とそれらの前段の差動増幅器との間に容量を接続し、２段目以降のすべての差動増幅器の入力端子と出力端子との間にスイッチを設けてもよい。
【０１１６】
例えば、第２の実施の形態において、２段目の差動増幅器Ｇ２と初段の差動増幅器Ｇ１との間にさらに容量を接続し、２段目の差動増幅器Ｇ２の入力端子と出力端子との間にスイッチをさらに設けてもよい。また、最終段の差動増幅器Ｇ３と２段目の差動増幅器Ｇ２との間に容量を接続せず、最終段の差動増幅器Ｇ３の入力端子と出力端子との間にスイッチを設けず、２段目の差動増幅器Ｇ２と初段の差動増幅器Ｇ１との間に容量を接続し、２段目の差動増幅器Ｇ２の入力端子と出力端子との間にスイッチを設けてもよい。これらの場合にも、上記実施の形態と同様の効果が得られる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る電圧比較器の構成を示す回路図である。
【図２】図１の電圧比較器の動作を説明するためのタイミング図である。
【図３】図１の電圧比較器における差動増幅器の一例を示す回路図である。
【図４】第２の実施の形態に係る電圧比較器を示す回路図である。
【図５】上記実施の形態に係る電圧比較器が用いられるアナログ−デジタル変換回路の構成を示すブロック図である。
【図６】図５のアナログ−デジタル変換回路におけるサブＡ／ＤコンバータおよびＤ／Ａコンバータの回路図である。
【図７】従来の電圧比較器の一例を示す回路図である。
【図８】図７の電圧比較器の動作を説明するためのタイミング図である。
【符号の説明】
Ｇ１，Ｇ２，Ｇ３　差動増幅器
Ｄ１〜Ｄｎ　電圧比較器
１０９　サブＡ／Ｄコンバータ
１１０　Ｄ／Ａコンバータ
１１１　差分増幅器
Ｎ３，Ｔ３，Ｔ７　反転入力端子
Ｎ４，Ｔ４，Ｔ８　非反転入力端子
Ｔ１，Ｎ５，Ｎ７　反転出力端子
Ｔ２，Ｎ６，Ｎ８　非反転出力端子
ＣＯ１，ＣＯ２，ＣＯ３，ＣＯ４　コンデンサ
ＳＷ１，ＳＷ２，ＳＷ３　スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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