(57)【要約】【課題】半導体基板１上に半導体スイッチング素子３１と半導体記憶素子３２とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化できるものを提供すること。【解決手段】半導体スイッチング素子３１，半導体記憶素子３２はそれぞれ、ゲート電極３と、一対のソース／ドレイン領域１３，１３とチャネル形成領域１９を有する。半導体記憶素子３２のゲート電極３の両側に、電荷を蓄積する機能を有するメモリ機能体２５が設けられている。半導体記憶素子３２では、メモリ機能体２５に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方のソース／ドレイン領域１３から他方のソース／ドレイン領域１３に流れる電流量を変化させ得る。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上に、半導体スイッチング素子を有する論理回路領域と半導体記憶素子を有するメモリ領域とが配置され、
上記半導体スイッチング素子及び半導体記憶素子は、夫々、ゲート電極と、このゲート電極の両側に相当する上記半導体基板表面に形成された第１導電型を有する一対のソース／ドレイン領域と、この一対のソース／ドレイン領域の間に形成された第２導電型を有するチャネル形成領域とを有し、
上記半導体記憶素子のゲート電極の両側に、電荷を蓄積する機能を有するメモリ機能体が設けられ、
上記半導体記憶素子においては、上記メモリ機能体に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン領域から他方の上記ソース／ドレイン領域に流れる電流量を変化させ得るように構成されていることを特徴とする半導体装置。
【請求項２】
半導体基板上に、半導体スイッチング素子を有する論理回路領域と半導体記憶素子を有するメモリ領域とが配置され、
上記半導体スイッチング素子及び半導体記憶素子は、夫々、ゲート電極と、このゲート電極の両側に相当する上記半導体基板表面に形成された第１導電型を有する一対のソース／ドレイン領域と、この一対のソース／ドレイン領域の間に形成された第２導電型を有するチャネル形成領域とを有し、
上記半導体スイッチング素子では、上記チャネル方向に関して上記ゲート電極下に上記ソース／ドレイン領域が延在して重なり、
上記半導体記憶素子では、上記チャネル方向に関して上記ゲート電極と上記ソース／ドレイン領域との間に間隔が設けられると共に、上記半導体基板表面上の上記間隔に重なるように、電荷を蓄積する機能を有するメモリ機能体が、上記ゲート電極の両側に配置されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
上記メモリ機能体が、上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
上記メモリ機能体は、電荷を蓄積する機能を有する材料からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなり、
上記散逸防止絶縁体は、上記電荷保持部と上記ゲート電極との間、及び、上記電荷保持部と上記半導体基板との間に介在する第１の絶縁体を有することを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、
上記メモリ機能体は、電荷を蓄積する機能を有する材料からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなり、
上記散逸防止絶縁体は、上記電荷保持部と上記ゲート電極との間、及び、上記電荷保持部と上記半導体基板との間に介在する第１の絶縁体と、この第１の絶縁体と共働きして上記電荷保持部を挟持する第２の絶縁体とからなることを特徴とする半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
上記電荷保持部の最上部位置は、上記ゲート電極の最上部位置より下方であることを特徴とする半導体装置。
【請求項８】
請求項５または６に記載の半導体装置において、
上記電荷保持部の最上部位置は、上記第１の絶縁体の最上部位置より下方であることを特徴とする半導体装置。
【請求項９】
請求項５または６に記載の半導体装置において、
上記電荷保持部は、電荷を蓄積する機能を有する複数の微粒子からなることを特徴とする半導体装置。
【請求項１０】
請求項２に記載の半導体装置において、
上記半導体スイッチング素子の上記ソース／ドレイン領域のうち上記ゲート電極下に延在する部分は、該ソース／ドレイン領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴とする半導体装置。
【請求項１１】
請求項５または６に記載の半導体装置において、
上記半導体記憶素子では、上記電荷保持部の少なくとも一部が前記ソース／ドレイン領域の一部にオーバーラップしていることを特徴とする半導体装置。
【請求項１２】
請求項５または６に記載の半導体装置において、
上記電荷保持部が、上記ゲート電極の直下に形成されたゲート絶縁膜の表面と略平行な表面を有することを特徴とする半導体装置。
【請求項１３】
請求項５または６に記載の半導体装置において、
上記電荷保持部が、上記ゲート電極の側面と略平行な表面を有することを特徴とする半導体装置。
【請求項１４】
請求項５または６に記載の半導体装置において、
上記第１の絶縁体の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする半導体装置。
【請求項１５】
請求項５または６に記載の半導体装置において、
上記第１の絶縁体の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴とする半導体装置。
【請求項１６】
請求項１または２に記載の半導体装置を備えたことを特徴とするＩＣカード。
【請求項１７】
請求項１または２に記載の半導体装置を備えたことを特徴とする携帯電子機器。
【請求項１８】
半導体基板上に設定された論理回路領域に半導体スイッチング素子を形成するのと並行して、上記半導体基板上に設定されたメモリ領域に半導体記憶素子を形成する半導体装置の製造方法であって、
上記論理回路領域及びメモリ領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン領域の一部となる第１の不純物領域を形成する工程と、
少なくとも上記メモリ領域の上記ゲート電極の側面に、電荷を蓄積する機能を有するメモリ機能体を形成する工程と、
上記論理回路領域及びメモリ領域に、上記ゲート電極及び上記メモリ機能体をマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン領域の少なくとも一部となる第２の不純物領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理回路領域を構成する半導体スイッチング素子と、メモリ領域を構成する半導体記憶素子とを同一基板上に混載した半導体装置およびその製造方法に関する。
また、本発明は、そのような半導体装置を備えた携帯電子機器及びＩＣカードに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来は、フラッシュメモリと論理回路を混載した半導体装置を製造する場合、大幅なコスト・アップが避けられなかった。コスト・アップの要因である製造コストがかさむ理由としては、混載のため複雑なプロセスになり、余計にマスクが必要となることが挙げられる。例えばフラッシュメモリでは、メモリ素子に２層のポリシリコン層を必要とするなどの理由から、標準のＣＭＯＳ製造プロセスに対して７から８枚のマスクを追加しなければならなかった（例えば、非特許文献１参照。）。
【０００３】
そこで、本発明の課題は、論理回路領域を構成する半導体スイッチング素子とメモリ領域を構成する半導体記憶素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができるものを提供することにある。
【０００４】
また、本発明の課題は、論理回路領域を構成する半導体スイッチング素子とメモリ領域を構成する半導体記憶素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる半導体装置の製造方法を提供することにある。
【０００５】
また、本発明の課題は、そのような半導体装置を備えた携帯電子機器及びＩＣカードを提供することにある。
【０００６】
なお、一般的なフラッシュメモリの素子の構造断面図を、図２４に示す。Ｐ型ウェル領域１０１上に第１酸化膜１０４を介してポリシリコンからなる浮遊ゲート１０６を有し、浮遊ゲート１０６の上に第２酸化膜１０５を介してポリシリコンからなる制御ゲート１０７を有する。ゲート電極１０６，１０７の両側のＰ型ウェル領域１０１表面には第１のＮ型拡散領域１０２及び第２のＮ型拡散領域１０３が形成されている。ゲート電極１０６，１０７の端部は第１のＮ型拡散領域１０２，第２のＮ型拡散領域１０３の端部上にそれぞれ重なっている。また、フラッシュメモリと論理回路を混載した場合の一形態として、アレイ状に配置したメモリセルアレイ、並びに、その周辺にデコーダ、書き込み／消去回路及び読み出し回路等の周辺回路となる論理回路を配置する技術が知られている。さらに、メモリユニットをパソコンや携帯電話等の情報処理システムとして機能させるためには、ＭＰＵ（マイクロ・プロセッシング・ユニット）等の論理回路部、キャッシュとして用いるＳＲＡＭ（スタティックＲＡＭ）部等を配置する技術が知られている。
【０００７】
【非特許文献１】
大石  基之、『「誰でも使える不揮発性メモリ」が登場，標準ＣＭＯＳ技術で製造可能に』、第３段落「従来の不揮発性メモリは〜が使いづらかった。」、［ｏｎｌｉｎｅ］、２００２年３月６日、日経ＢＰ社、［平成１５年３月１７日検索］、インターネット＜ＵＲＬ：  ｈｔｔｐ：／／ｎｅ．ｎｉｋｋｅｉｂｐ．ｃｏ．ｊｐ／ｅｄａｏｎｌｉｎｅ／２００２／０３／１００００１１２２９．ｈｔｍｌ＞
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体装置は、半導体基板上に、半導体スイッチング素子を有する論理回路領域と半導体記憶素子を有するメモリ領域とが配置され、
上記半導体スイッチング素子及び半導体記憶素子は、夫々、ゲート電極と、このゲート電極の両側に相当する上記半導体基板表面に形成された第１導電型を有する一対のソース／ドレイン領域と、この一対のソース／ドレイン領域の間に形成された第２導電型を有するチャネル形成領域とを有し、
上記半導体記憶素子のゲート電極の両側に、電荷を蓄積する機能を有するメモリ機能体が設けられ、
上記半導体記憶素子においては、上記メモリ機能体に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン領域から他方の上記ソース／ドレイン領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【０００９】
一般的なフラッシュメモリは電荷を蓄積するための領域がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明における半導体記憶素子は、メモリ機能体がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用できる。そして、本発明によれば、そのような半導体記憶素子と半導体スイッチング素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性メモリ部を有する半導体装置を実現することができる。
【００１０】
また、別の局面では、本発明の半導体装置は、半導体基板上に、半導体スイッチング素子を有する論理回路領域と半導体記憶素子を有するメモリ領域とが配置され、
上記半導体スイッチング素子及び半導体記憶素子は、夫々、ゲート電極と、このゲート電極の両側に相当する上記半導体基板表面に形成された第１導電型を有する一対のソース／ドレイン領域と、この一対のソース／ドレイン領域の間に形成された第２導電型を有するチャネル形成領域とを有し、
上記半導体スイッチング素子では、上記チャネル方向に関して上記ゲート電極下に上記ソース／ドレイン領域が延在して重なり、
上記半導体記憶素子では、上記チャネル方向に関して上記ゲート電極と上記ソース／ドレイン領域との間に間隔が設けられると共に、上記半導体基板表面上の上記間隔に重なるように、電荷を蓄積する機能を有するメモリ機能体が、上記ゲート電極の両側に配置されていることを特徴としている。
【００１１】
本発明の半導体装置では、半導体基板上に、半導体スイッチング素子を有する論理回路領域と、半導体記憶素子を有するメモリ領域とが配置されている。つまり、同一基板内に半導体スイッチング素子と半導体記憶素子とが混載されている。半導体記憶素子は、一方のソース／ドレイン領域から他方のソース／ドレイン領域に流れる電流量を保持電荷の多寡により変化させ得るものとする。半導体スイッチング素子は、たとえ電荷を保持し得る場合であっても、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を、素子の動作に影響する程度には、保持電荷の多寡により変化させないものとする。半導体記憶素子において、ゲート電極の側方に、電荷を蓄積する機能を有するメモリ機能体が配置されるため、不揮発性半導体記憶素子として働くことができる。
【００１２】
さらに、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン領域との間に間隔（オフセット領域）を有する半導体記憶素子と、そのような間隔を有しない半導体スイッチング素子とが同一基板内に混載されているので、電流駆動能力の高い半導体スイッチング素子とメモリ効果の良好な半導体記憶素子が混載できる。
【００１３】
また、一般的なフラッシュメモリは電荷を蓄積するための領域がゲート電極下部にあるのでゲート絶縁膜が厚膜化した電界効果トランジスタとしての能力しかなかったが、本発明の半導体記憶素子は、メモリ機能体がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用できる。そして、本発明によれば、そのような半導体記憶素子と半導体スイッチング素子と半導体記憶素子を混載した、半導体装置を提供できる。さらに、上記複数の半導体スイッチング素子より論理回路部が構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成されているため、上記効果を有し、同一基板上に容易に混載された論理回路部と不揮発性メモリ部を有する半導体装置を実現することができる。
【００１４】
一実施形態の半導体装置は、上記半導体スイッチング素子のゲート電極の両側に、上記半導体記憶素子のメモリ機能体と同じものが設けられていることを特徴とする。
【００１５】
このように、半導体記憶素子だけでなく半導体スイッチング素子でもゲート電極の側方にメモリ機能体を形成しているため、両者の作製プロセスに大幅な差がなくなって、半導体スイッチング素子と半導体記憶素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【００１６】
また、一実施形態の半導体装置は、上記メモリ機能体が、上記ゲート電極の側面に設けられたサイドウォールスペーサであることを特徴としている。
【００１７】
この一実施形態の半導体装置では、サイドウォールスペーサがセルフアラインプロセスにより形成され得るため、例えば、半導体スイッチング素子からなる論理回路等と半導体記憶素子からなる不揮発性メモリとの混載が自己整合的なプロセスを用いて非常に容易に可能になる。
【００１８】
また、一実施形態の半導体装置は、上記メモリ機能体は、電荷を蓄積する機能を有する材料からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなり、
上記散逸防止絶縁体は、上記電荷保持部と上記ゲート電極との間、及び、上記電荷保持部と上記半導体基板との間に介在する第１の絶縁体を有することを特徴としている。
【００１９】
この一実施形態の半導体装置では、電荷保持部は、ゲート電極および半導体基板とは、第１の絶縁体を介して接しているため、電荷保持部からゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。それにより、電荷保持特性がよくなって、長期信頼性が高まる。
【００２０】
また、一実施形態の半導体装置は、上記メモリ機能体は、電荷を蓄積する機能を有する材料からなる電荷保持部と、蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなり、
上記散逸防止絶縁体は、上記電荷保持部と上記ゲート電極との間、及び、上記電荷保持部と上記半導体基板との間に介在する第１の絶縁体と、この第１の絶縁体と共働きして上記電荷保持部を挟持する第２の絶縁体とからなることを特徴としている。
【００２１】
この一実施形態の半導体装置では、上記電荷保持部は、ゲート電極および半導体基板とは、第１の絶縁体を介して接しているため、電荷保持部からゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。それにより、電荷保持特性がよくなって、長期信頼性が高まる。更に、電荷保持部は、第１の絶縁体と第２の絶縁体とに挟まれているため、例えば、第１の絶縁体側から電荷保持部に注入された電子が、電荷保持部を突き抜けるのを第２の絶縁体によって防止できる。よって、注入効率が高くなるので、高速動作不揮発性メモリが提供できる。
【００２２】
また、一実施形態の半導体装置は、上記電荷保持部の最上部位置は、上記ゲート電極の最上部位置より下方であることを特徴としている。
【００２３】
この一実施形態の半導体装置によれば、電荷保持部がチャネル近傍に限定して配置される。よって、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、電荷保持部の占める領域が限定されるので、注入電子数が変わらないとすれば、電子密度が高くなる。よって、効率的に電子の書き込み／消去を行うことができ、書き込み／消去スピードが早い不揮発性メモリ素子が形成できる。
【００２４】
また、一実施形態の半導体装置は、上記電荷保持部の最上部位置は、上記第１の絶縁体の最上部位置より下方であることを特徴としている。
【００２５】
この一実施形態の半導体装置によれば、電荷保持部の最上部位置が第１の絶縁体の最上部位置より下方にあるため、ゲート電極と電荷保持部とが接続する場合の最短距離が長くなる。よって、シリサイドや配線工程等において、ゲート電極と電荷保持部との短絡が抑制できるため、歩留まりのよい半導体装置が形成できる。
【００２６】
また、一実施形態の半導体装置は、上記電荷保持部は、電荷を蓄積する機能を有する複数の微粒子からなることを特徴としている。
【００２７】
この一実施形態の半導体装置によれば、上記微粒子をチャネル近傍に沿って配置できるため、書き込みによって注入される電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を防止できる。また、１例としては、上記微粒子をナノドット状に形成することもできる。よって、クーロンブロッケード効果により極めてメモリ効果が向上する。これにより、極めて長期信頼性の高い不揮発性メモリ素子が形成される。
【００２８】
また、一実施形態の半導体装置は、上記半導体スイッチング素子の上記ソース／ドレイン領域のうち上記ゲート電極下に延在する部分は、該ソース／ドレイン領域のうち上記ゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いことを特徴としている。
【００２９】
この一実施形態の半導体装置によれば、半導体スイッチング素子のソース／ドレイン領域のうちゲート電極の端部の下に延在する部分は、このソース／ドレイン領域のうちゲート電極及びメモリ機能体の外側に相当する部分よりも不純物濃度が低いので、ドレイン耐圧が向上する。一方、上記半導体記憶素子では、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み／消去速度を有する半導体記憶素子とを同時に実現することができる。
【００３０】
さらに、上記論理回路領域の半導体スイッチング素子と上記メモリ領域の半導体記憶素子とに対して供給される電源電圧が、互いに独立に設定されるようになっているのが望ましい。その場合、メモリ領域における半導体記憶素子には比較的高電源電圧の供給ができるため、書き込み／消去速度を比較的向上させることができる。さらに、論理回路領域における半導体スイッチング素子には比較的低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成され、それらが混載される。よって、同一基板上に容易に混載された信頼性の高い論理回路領域と書き込み／消去速度が格段に速いメモリ領域を有する半導体装置を実現することができる。
【００３１】
さらに、上記複数の半導体スイッチング素子により、スタティック・ランダム・アクセス・メモリが構成されているのが望ましい。その場合、上記複数の半導体スイッチング素子により論理回路部及びスタティック・ランダム・アクセス・メモリが構成され、上記複数の半導体記憶素子により不揮発性メモリ部が構成される。このため、同一基板上に混載された論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を有する半導体装置を容易に実現することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、さらなる機能の向上を達成することができる。
【００３２】
また、一実施形態の半導体装置では、上記半導体記憶素子では、上記電荷保持部の少なくとも一部が前記ソース／ドレイン領域の一部にオーバーラップしていることを特徴としている。
【００３３】
この一実施形態の半導体装置では、半導体記憶素子の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、半導体記憶素子の読出し速度が格段に向上する。
【００３４】
また、一実施形態の半導体装置では、上記電荷保持部が、上記ゲート電極の直下に形成されたゲート絶縁膜の表面と略平行な表面を有することを特徴としている。
【００３５】
この一実施形態の半導体装置では、電荷保持部に保持された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【００３６】
また、一実施形態の半導体装置では、上記電荷保持部が、上記ゲート電極の側面と略平行な表面を有することを特徴としている。
【００３７】
この一実施形態の半導体装置では、書換え動作時に電荷保持部に注入される電荷が増加し、書換え速度が増大する。
【００３８】
また、一実施形態の半導体装置では、上記第１の絶縁体の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００３９】
この一実施形態の半導体装置では、電荷保持部への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、電荷保持部に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。また、上記第１の絶縁体の膜厚が０．８ｎｍ以上なので保持特性の極端な劣化が抑制される。
【００４０】
また、一実施形態の半導体装置では、上記第１の絶縁体の膜厚が、上記ゲート電極の直下に形成されたゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴としている。
【００４１】
この一実施形態の半導体装置では、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。また、上記第１の絶縁体の膜厚が２０ｎｍ以下であるため書換え速度の低下を抑制できる。
【００４２】
また、本発明のＩＣカードは、上記発明の半導体装置を備えたことを特徴としている。
【００４３】
本発明のＩＣカードによれば、上記発明の半導体装置による作用効果と同様の作用効果を奏することができる。例えば、ＩＣカードは、不揮発性メモリとその周辺回路部、論理回路部及びＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたＩＣカードが提供できる。
【００４４】
また、本発明の携帯電子機器は、上記発明の半導体装置を備えたことを特徴としている。
【００４５】
本発明の携帯電子機器によれば、上記発明の半導体装置による作用効果と同様の作用効果を奏することができる。例えば、携帯電話は、不揮発性メモリとその周辺回路部、論理回路部及びＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【００４６】
また、本発明の半導体装置の製造方法は、半導体基板上に設定された論理回路領域に半導体スイッチング素子を形成するのと並行して、上記半導体基板上に設定されたメモリ領域に半導体記憶素子を形成する半導体装置の製造方法であって、
上記論理回路領域及びメモリ領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン領域の一部となる第１の不純物領域を形成する工程と、
少なくとも上記メモリ領域の上記ゲート電極の側面に、電荷を蓄積する機能を有するメモリ機能体を形成する工程と、
上記論理回路領域及びメモリ領域に、上記ゲート電極及び上記メモリ機能体をマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン領域の少なくとも一部となる第２の不純物領域を形成する工程と
を有することを特徴としている。
【００４７】
本発明の半導体装置の製造方法によれば、半導体スイッチング素子と半導体記憶素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。具体的には、半導体基板上に設定された論理回路領域に半導体スイッチング素子を形成するのと並行して、上記半導体基板上に設定されたメモリ領域に半導体記憶素子が形成される。形成された半導体スイッチング素子は、上記ゲート電極の両側に相当する半導体基板表面に上記第１の不純物領域が配置されて、チャネル方向に関してゲート電極とソース／ドレイン領域との間に間隔が存しないものとなる。一方、形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン領域との間に間隔（オフセット領域）が設けられ、半導体基板表面上の上記間隔を覆うように、電荷を蓄積する機能を有するメモリ機能体が設けられたものとなる。さらに、上記オフセット領域を有しない半導体スイッチング素子は比較的駆動電流が大きく、上記オフセット領域を有する半導体記憶素子は比較的メモリ効果が大きくなるので、駆動電流が大きい論理回路とメモリ効果が大きい不揮発性メモリが容易に混載される。
【００４８】
また、一実施形態の半導体装置の製造方法は、上記メモリ機能体を形成する工程は、
上記ゲート電極の上面および側面と上記ゲート電極の両側に相当する上記半導体基板表面とを覆うように、電荷を蓄積する機能を有する材料および蓄積された電荷の散逸を防止する機能を有する材料を堆積する工程と、
上記材料を選択的にエッチングバックして、上記ゲート電極の側面に上記材料からなるサイドウォールスペーサを形成する工程と
を含むことを特徴としている。
【００４９】
この一実施形態の半導体装置の製造方法によれば、この一実施形態の半導体装置の製造方法では、選択的なエッチングバックにより、自己整合的にサイドウォールスペーサを形成している。このようにした場合、上記オフセット領域を有しない半導体スイッチング素子が自己整合プロセスを用いてより簡易に形成でき、さらに、上記オフセット領域を有する半導体記憶素子も自己整合プロセスを用いて簡易に形成できる。したがって、不揮発性メモリの半導体記憶素子と論理回路部等の半導体スイッチング素子との混載が極めて容易に可能となる。
【００５０】
また、一実施形態の半導体装置の製造方法は、上記メモリ機能体を形成する工程は、
上記論理回路領域及びメモリ領域の上記ゲート電極の上面および側面と上記ゲート電極の両側に相当する上記半導体基板表面とを覆うように、第１絶縁膜を堆積する工程と、
上記第１絶縁膜上の全面に、電荷を蓄積する機能を有する材料を堆積する工程と、
上記材料を選択的にエッチングバックして、上記論理回路領域及びメモリ領域の上記ゲート電極の側面に上記第１絶縁膜及び上記材料からなるサイドウォールスペーサを形成する工程と
を有することを特徴としている。
【００５１】
この一実施形態の半導体装置の製造方法によれば、電荷を蓄積する機能を有する材料は、ゲート電極および半導体基板とは、第１絶縁膜（加工後は第１の絶縁体と呼ぶ）を介して接しているため、上記材料から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。それにより、電荷保持特性がよくなって、長期信頼性が高まる。
【００５２】
また、一実施形態の半導体装置の製造方法は、上記メモリ機能体を形成する工程は、
上記論理回路領域及びメモリ領域の上記ゲート電極の上面および側面と上記ゲート電極の両側に相当する上記半導体基板表面とを覆うように、第１絶縁膜を堆積する工程と、
上記第１絶縁膜上の全面に、電荷を蓄積する機能を有する材料を堆積する工程と、
上記材料上の全面に第２絶縁膜を堆積する工程と、
上記第２絶縁膜及び上記材料を選択的にエッチングバックして、上記論理回路領域及びメモリ領域の上記ゲート電極の側面に上記第１絶縁膜及び上記材料及び上記第２絶縁膜からなるサイドウォールスペーサを形成する工程と
を有することを特徴としている。
【００５３】
この一実施形態の半導体装置の製造方法によれば、上記電荷を蓄積する機能を有する材料は、ゲート電極および半導体基板とは、第１絶縁膜（加工後は第１の絶縁体と呼ぶ）を介して接しているため、上記材料から上記ゲート電極及び半導体基板への蓄積電荷のリークを抑制することができる。それにより、電荷保持特性がよくなって、長期信頼性が高まる。更に、電荷を蓄積する機能を有する材料は、上記第１絶縁膜と第２絶縁膜（加工後は第２の絶縁体と呼ぶ）とに挟まれているため、ソース／ドレイン領域に繋げる配線とサイドウォールスペーサーとの短絡の抑制及び寄生容量の低減が可能となり、容易に微細化が可能な半導体装置を形成することができる。
【００５４】
また、一実施形態の半導体装置の製造方法は、上記第１の不純物領域における不純物濃度は、上記第２の不純物領域における不純物濃度より低いことを特徴としている。
【００５５】
この一実施形態の半導体装置の製造方法によれば、半導体スイッチング素子のソース／ドレイン領域のうち第１の不純物領域における不純物濃度は、第２の不純物領域における不純物濃度より低いので、ドレイン耐圧が向上する。一方、半導体記憶素子では、チャネル方向に関してゲート電極と上記ソース／ドレイン領域との間に間隔が設けられているため、ホットキャリヤが効率的に発生し、充分に早い書き込み／消去速度が得られる。よって、信頼性の高い半導体スイッチング素子と、充分に早い書き込み／消去速度を有する半導体記憶素子とを同時に形成することができる。
【００５６】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００５７】
（第１の実施形態）
図２０は、本発明の半導体装置の一実施形態であるメモリユニット２００の平面レイアウトを示している。このメモリユニット２００では、同一の半導体基板１上に、半導体スイッチング素子を備えた論理回路領域２０２と、半導体記憶素子を備えたメモリ領域２０１とが配置されている。メモリ領域２０１には、後述する半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。（一点鎖線にて囲まれた部分の）論理回路領域２０２には、デコーダ２０３、書き込み／消去回路２０４、読み出し回路２０５、アナログ回路２０６、制御回路２０７、各種のＩ／Ｏ回路２０８等、通常のＭＯＳＦＥＴ（電界効果トランジスタ）により構成できる周辺回路が形成されている。
【００５８】
さらに、図２１に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置３００を１チップで構成するためには、上記メモリユニット２００に加えた、ＭＰＵ（マイクロ・プロセッシング・ユニット）３０１、キャッシュ（ＳＲＡＭ（スタティックＲＡＭ））３０２、ロジック回路３０３、アナログ回路３０４等の論理回路領域２０２を、同一の半導体基板１上に配置することが必要である。
【００５９】
従来はこれらのメモリ領域２０１と論理回路領域２０２を混載するのに標準のＣＭＯＳを形成する場合と比べて製造コストが大幅に増大していたが、以下の説明から明らかになるように、本発明により、製造コストの増大を抑制することができる。
【００６０】
そして、本発明の半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００６１】
図１は、上記メモリ領域２０１を構成する半導体記憶素子３２のチャネル方向に沿った断面を例示している。図１における左右方向がチャネル方向に相当する。
【００６２】
この半導体記憶素子３２は、図１に示したように、半導体基板１上に、ゲート絶縁膜２を介して、ゲート電極３を備えている。ゲート電極３の両側に相当する半導体基板表面１ａには、一対のソース／ドレイン（拡散）領域１３，１３が形成されている。このソース／ドレイン領域１３は、ゲート電極３の端部３ｅに対してオフセットされている。つまり、チャネル方向に関してゲート電極３とソース／ドレイン領域１３との間には間隔（これを「オフセット領域」と呼ぶ。）２０が設けられている。ゲート絶縁膜２及びゲート電極３よりなるゲートスタック８の両側には、それぞれオフセット領域２０を覆って重なるように、電荷を蓄積する機能を有するメモリ機能体２５が形成されている。
【００６３】
ここで、メモリ機能体及びその各部の名称を以下のように定義する。
すなわち、図１（ａ）から図１（ｄ）に示すようにメモリ機能体２５とはゲート電極３の側方に形成された電荷を蓄積する機能を有する領域を指す。ここで、メモリ機能体２５は、電荷保持部及び散逸防止絶縁体から成る。例えば、図１（ｃ）に示すように、メモリ機能体２５は、電荷を蓄積できる領域である電荷保持部１１と、電荷の散逸を防止することのできる第１の絶縁体１２とから構成され、また、図１（ｄ）に示すように、メモリ機能体２５は、電荷を保持することができる部分である電荷保持部１１と、電荷の散逸を防止することのできる第１の絶縁体１２及び第２の絶縁体１８とから構成されている。ここで、第１の絶縁体１２、または、第１の絶縁体１２及び第２の絶縁体１８を、散逸防止絶縁体と呼ぶ。
【００６４】
ただし、第１の絶縁体１２と第２の絶縁体１８に特に境界を必要とするわけではなく、便宜上境界を分けているだけである。つまり、同様の材料で形成されている場合は、実質上、それらは区別できないものである。しかしながら、そうであっても本発明の効果を遜色なく奏すことができることは言うまでもない。
【００６５】
また、図１（ｃ）、図１（ｄ）に示すように、第１の絶縁体１２は、均一な膜厚となるわけではなく、上部が下部に比べて厚くなる場合がある。また、その逆もある。そうなった場合も本発明の効果を遜色なく奏すことができることは言うまでもない。ただし、上部が下部に比べて厚くなる場合は、均一な膜に比べて上部でのゲート電極からの余分な電荷の注入が抑制され、かつ、オフセット領域に保持電荷が及ぼす影響が強くなるように下部では絶縁膜が薄くなる効果が奏される。
【００６６】
また、半導体記憶素子３２における、ソース／ドレイン領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体２５下のオフセット領域の反転しやすさを、メモリ機能体２５に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のＭＯＳＦＥＴと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、上記理由より構造的に短チャネル効果抑制に適しているため、オフセットしていないロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００６７】
また、半導体記憶素子３２のメモリ機能体２５は、ゲート絶縁膜２とは独立した材料によって形成されている。したがって、メモリ機能体２５が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは互いに独立に実現されている。また、同様の理由により、メモリ機能体２５としてメモリ機能に好適な材料を選択して形成することができる。
【００６８】
この半導体記憶素子３２は、１つのメモリ機能体２５に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子３２として機能し、また、メモリ機能体２５による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶素子３２は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００６９】
ここで、１トランジスタ当り２ビットの記憶を実現するための、書き込み／消去、読み出しの方法の原理の例を以下に示す。ここでは、メモリ素子がＮチャネル型である場合を説明する。そこで、メモリ素子がＰチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード（ソース、ドレイン、ゲート、基板）においては、接地電位を与えれば良い。
【００７０】
この半導体記憶素子３２に書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷（電子）は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体２５に注入される。このとき、ソース側に存在するメモリ機能体２５には電子は注入されない。このようにして特定の側のメモリ機能体２５に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に２ビットの書き込みを行うことができる。
【００７１】
この半導体記憶素子３２に書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したいメモリ機能体２５のある側の拡散層領域（ソース／ドレイン）に正電圧を、ゲートに負電圧をくわえればよい。このとき、半導体基板１と正電圧を与えられた拡散層領域におけるＰＮ接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したいメモリ機能体２５に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側のメモリ機能体２５に書き込まれた情報を消去するためには、反対側のメモリ機能体２５に正電圧を加えればよい。
【００７２】
次に、この半導体記憶素子３２に書きこまれた情報を読み出すためには、読み出したいメモリ機能体２５の側の拡散領域をソースとし、反対側の拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン（書き込みの時はソースとしていた）にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。メモリ機能体２５に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側のメモリ機能体２５に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【００７３】
上記書き込み消去と読み出しの方法は、メモリ機能体２５に窒化膜を用いた場合の１例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。
【００７４】
さらに、メモリ機能体２５が、ゲート電極３下ではなく、ゲート電極３の両側に配置されるため、ゲート絶縁膜２をメモリ機能体２５として機能させる必要がなく、ゲート絶縁膜２を、メモリ機能体２５とは独立して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、ＬＳＩのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートとの間に挿入する必要がなく、さらに、ゲート絶縁膜２としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極３の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶素子３２を実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な不揮発性メモリ素子を提供することができる。さらに、同時に形成された論理回路部のＭＯＳＦＥＴにおけるゲート絶縁膜２も、半導体記憶素子３２におけるのと同様に、微細化に応じたゲート絶縁膜を採用することが可能となるため、短チャネル効果に強いＭＯＳＦＥＴも同時に形成される。以上より、高性能な不揮発性メモリ素子と論理回路部等のＭＯＳＦＥＴを自己整合による簡易な工程で形成することができる。
【００７５】
このように、この半導体記憶素子３２によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。また、メモリ機能体２５に電荷を保持した場合に、チャネル形成領域１９の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する不揮発性メモリ素子が形成される。
【００７６】
なお、半導体記憶素子３２は、半導体基板上に限らず、第１導電型の半導体基板内に形成された第２導電型のウエル領域上に形成されていても良い。
【００７７】
また、１つのメモリセルに対して必要な、ゲート電極３と接続されている又はゲート電極３そのものの機能を有するワード線に関し、１本配置するのみで、従来の選択トランジスタとメモリセルトランジスタの機能を兼ねることができるため、半導体装置のさらなる高集積化が可能となる。
【００７８】
さらに、メモリ機能体２５中の電荷の有無をソース／ドレイン領域１３の一方からソース／ドレイン領域１３の他方へ流れる電流量の変化により検知すれば、メモリ機能体２５中のわずかな電荷の違いを大きな電流差として判別することができる。
【００７９】
また、メモリ機能体２５の下に位置する可変抵抗部の抵抗値が、メモリ機能体２５中の電荷の有無により変化し、メモリ機能体２５中の電荷の有無をソース／ドレイン領域１３の一方からソース／ドレイン領域１３の他方へ流れる電流量の変化により検知すれば、メモリ機能体２５中のわずかな電荷の違いを大きな電流差として判別することができる。
【００８０】
また、メモリセル１つあたり、単一のゲート電極３が、その両側に形成された２つのメモリ機能体２５，２５にはさまれた構造であって、メモリ機能体２５中の電荷の有無をソース／ドレイン領域１３の一方からソース／ドレイン領域１３の他方へ流れる電流量の変化により検知する検知方法、つまり、わずかな電荷の違いを大きな電流差として判別することができる検知方法に必要な電極数を最低限にする。したがって、メモリセル占有面積を小さくすることができる。
【００８１】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【００８２】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００８３】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（局所酸化）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；浅い溝分離法）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【００８４】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、等価酸化膜厚で１ｎｍ〜２０ｎｍ程度、好ましくは１ｎｍ〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００８５】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。
【００８６】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え・保持する機能を有するか、電荷をトラップするか又は電荷分極状態を保持する機能を有する膜若しくは領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００８７】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数の半導体記憶素子を配列する場合、半導体記憶素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、半導体記憶素子の微細化が容易となる。
【００８８】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００８９】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００９０】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【００９１】
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００９２】
メモリ機能体に含まれる電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持部は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００９３】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【００９４】
電荷保持部として導電膜を用いる場合には、電荷保持部が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００９５】
ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００９６】
ソース／ドレイン領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００９７】
ソース／ドレイン領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００９８】
本発明の半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等の電荷保持部を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサとして残す方法；絶縁膜又は電荷保持部を形成し、適当な条件下でエッチバックしてサイドウォールスペーサとして残し、さらに電荷保持部又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサとして残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサとして残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等を形成し、これらの膜のチャネル形成領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００９９】
本発明の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
（ｉ）  複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
（ｉｉ）  上記ワード線の両側にはメモリ機能体が形成されている、
（ｉｉｉ）  メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、
（ｉｖ）  メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している、
（ｖ）  メモリ機能体中のシリコン窒化膜はワード線及びチャネル形成領域とシリコン酸化膜で隔てられている、
（ｖｉ）  メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、
（ｖｉｉ）  ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル形成領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
（ｖｉｉｉ）  １個の半導体記憶素子の書込み及び消去動作は単一のワード線により行なう、
（ｉｘ）  メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、
（ｘ）  メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、
なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【０１００】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、（ｉｉｉ）  メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（ｉｘ）  メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、（ｖｉ）  メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件（ｉｉｉ）及び（ｉｘ）を満たす場合は、要件（ｖｉ）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、又は半導体記憶素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、半導体記憶素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。更には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。以上より、要件（ｉｉｉ）、（ｉｘ）および（ｖｉ）を満たすことが特に好ましいのである。
【０１０１】
本発明の半導体記憶素子及び論理素子を組み合わせた半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１０２】
ところで、本実施形態では、Ｎチャネル型素子の場合について述べているが、Ｐチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にすれば良い。
【０１０３】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同一の形状を示すものではない。
【０１０４】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１０５】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【０１０６】
次に、図２（ａ）〜図２（ｄ）に、通常構造のＭＯＳＦＥＴである半導体スイッチング素子３１により構成される論理回路領域４と、上記半導体記憶素子３２からなるメモリ領域５とを、同一の半導体基板（チップ）１上に混載する手順を示す。ここで、図２において、左側が周辺回路領域４における通常構造の１個のＭＯＳＦＥＴに対応する領域を示し、右側がメモリ領域５における１個の不揮発性メモリ素子に対応する領域を示している（後述する図３〜図１８において同様とする。）。論理回路領域４とは、メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を含む領域のことを総称している。
【０１０７】
メモリ領域５の半導体記憶素子３２は、ゲートスタック８の側面にメモリ機能体２５を有しているため、混載プロセスが非常に簡単になる。より具体的には、ゲート電極３形成後の工程にフォトリソグラフィ工程を加え、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ；ライトリ・ドープト・ドレイン）拡散領域を形成する領域と形成しない領域とを設けることにより、同一基板上で自動的に、論理回路領域４とメモリ領域５を作製することができることを示す。
【０１０８】
まず、図２（ａ）に示すように、半導体基板１上に、膜厚１ｎｍ〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜２と、膜厚５０ｎｍ〜４００ｎｍ程度のゲート電極３形成のための材料膜とを形成し、これらを所望の形状にパターニングすることによりゲートスタック８を形成する。
【０１０９】
なお、ゲート電極３形成のための材料膜としては、ポリシリコン、又は、ポリシリコンと高融点金属シリサイドの積層膜、又は、ポリシリコンと金属との積層膜が挙げられる。ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１１０】
次に、図２（ｂ）に示すように、フォトレジストを塗布して、メモリ領域５をフォトレジスト７で覆い、論理回路領域４における半導体スイッチング素子３１を形成すべき部位にレジスト開口部を設けるようにパターニングする（図２（ｂ）の左半分はレジスト開口部に相当する。）。その後フォトレジスト７及びゲートスタック８をマスクとして不純物を注入し、論理回路領域４における、ゲートスタック８の両側に相当する半導体基板表面にＬＤＤ領域６を形成する。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成すべき論理回路領域４にＬＤＤ領域６を形成することができた。
【０１１１】
続いて、図２（ｃ）に示すように、得られた半導体基板１、及び、ゲートスタック８の露出面上に、膜厚２０ｎｍ〜１００ｎｍ程度のシリコン窒化膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適なメモリ機能体２５を、ゲート電極３の側面に沿ってサイドウォールとして形成する。なお、シリコン窒化膜から成る単層膜の代わりに、膜厚１〜２０ｎｍ程度のシリコン酸化膜と膜厚２〜１００ｎｍ程度のシリコン窒化膜を順次堆積し、異方性エッチングによりエッチバックして記憶に最適なメモリ機能体２５を、ゲート電極の側壁にサイドウォール状に形成することがより好ましい。
【０１１２】
ここでは、メモリ機能体２５の材料としてシリコン窒化膜をもちいたが、上記している通り、メモリ機能体２５は、電荷を蓄積又はトラップ又は電荷分極状態を保持する機能を有する物質によって形成されていればよく、例えば、シリコン窒化膜を含む絶縁体；導電体もしくは半導体を内部に含む絶縁体；導電体もしくは半導体ドットを１つ以上含む絶縁体等の単層又は積層構造によって形成することができる。また、メモリ機能体２５の一形態として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体を用いてもよい。
【０１１３】
ただし、メモリ機能体２５の材料として導体もしくは半導体、または、導体もしくは半導体を内部に含む絶縁体等の、電気的に導電性を有する物質を含む材料を用いた場合、メモリ機能体２５形成後に、ゲート電極３の外周面を囲むメモリ機能体２５を、相互に電気的に絶縁された、ゲート電極３の左右のメモリ機能体２５，２５とする必要がある。
【０１１４】
そこで、図１９（ａ）に示すように、電気的に絶縁された左右のメモリ機能体２５，２５を形成する場合、環状のメモリ機能体２５の一部（除去領域２１）をエッチングにより除去する。この除去領域２１は、環状メモリ機能体２５の前部及び後部における仮想線のハッチング部分を示す。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外のメモリ機能体２５をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行いメモリ機能体２５の露出部（除去領域２１）を除去する。該エッチングはメモリ機能体２５を選択的にエッチングでき、ゲート電極３および半導体基板１とのエッチング選択比の大きな条件で行うと良い。ただし、上記の除去領域２１は、素子分離領域上に位置することが好ましい。
【０１１５】
その後、図２（ｄ）に示すように、ゲート電極３及びメモリ機能体２５をマスクとして不純物をイオン注入することにより、ゲート電極３及びメモリ機能体２５の両側に相当する半導体基板表面にソース／ドレイン領域１３を形成する。
【０１１６】
上記したような方法を用いて半導体スイッチング素子３１、及び、半導体記憶素子３２を、同一基板１上に並行して同時に形成することができる。
【０１１７】
上記手順から分かるように、上記半導体記憶素子３２を形成するための手順は、通常構造のＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。上記半導体記憶素子３２の構成は、公知の一般的なＭＯＳＦＥＴに近い。上記一般的なＭＯＳＦＥＴを上記半導体記憶素子３２に変更するためには、例えば、公知の一般的なＭＯＳＦＥＴのサイドウォールスペーサにメモリ機能体２５としての機能を有する材料を用いて、ＬＤＤ領域６を形成しないだけでよい。上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴのサイドウォールスペーサがメモリ機能体２５としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、通常構造ＭＯＳＦＥＴで構成される半導体スイッチング素子３１と半導体記憶素子３２とは、共通のサイドウォールスペーサを用いることができる。また、上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴで構成される半導体スイッチング素子３１と上記半導体記憶素子３２とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等にＬＤＤ構造を形成する必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極３を形成した後であって、上記メモリ機能体２５を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域５にフォトレジスト７でマスクするだけで、上記半導体記憶素子３２（不揮発性メモリ素子）と上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴとを容易に混載することが可能である。さらに、上記半導体記憶素子３２と上記メモリ周辺回路部、論理回路部及びＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴによってＳＲＡＭを構成すれば、不揮発性メモリ、論理回路、ＳＲＡＭを容易に混載することができる。
【０１１８】
ところで、上記半導体記憶素子３２において、上記論理回路部及びＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書き込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭとメモリ周辺回路部、論理回路部及びＳＲＡＭ部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、メモリ周辺回路部、論理回路部及びＳＲＡＭ部等の通常構造ＭＯＳＦＥＴと半導体記憶素子３２とを混載したチップの歩留まりが向上し、コストが削減される。
【０１１９】
（第２の実施形態）
図３（ａ）〜図４（ｆ）に、論理回路領域４における半導体スイッチング素子３１と、メモリ領域５における半導体記憶素子３２とを、同一の半導体基板１上に混載する別の手順を示す。より詳しくは、ゲート電極３を形成した後であって、ゲート側面に電荷保持部１１を構成する材料１０を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造ＭＯＳＦＥＴを形成する領域に選択的にＬＤＤ領域を形成し、半導体スイッチング素子３１と半導体記憶素子３２とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【０１２０】
図３（ａ）に示すように、ｐ型の導電型を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
【０１２１】
代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１２２】
まず、ｐ型の半導体領域を有する半導体基板１に既知の方法により素子分離領域（図示せず）を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス同士であっても、ソース／ドレイン領域１３を共通にするものであれば、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。
【０１２３】
次に、半導体領域の露出面全面に絶縁膜２を形成する（ただし、図３（ａ）は既にパターン加工された状態を示している。）。この絶縁膜２はＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜２としての性能の良い膜を形成することが望まれる。ゲート絶縁膜２としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜２を不必要に流れる電流であるリーク電流の抑制、ゲート電極３の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル形成領域へのゲート電極３不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜は熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜であり、膜厚は１ｎｍから６ｎｍの範囲内であることが適当である。
【０１２４】
次に、上記絶縁膜２上にゲート電極３のための材料（以下、「ゲート電極材料」と呼び、簡単のため、ゲート電極と同じ符号３を用いて説明する。）を全面に形成する。ゲート電極材料３としては、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。
【０１２５】
次に、ゲート電極材料３上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲート電極材料３及びゲート絶縁膜２をエッチングして、図３（ａ）中に示すようにパターン加工する。これによりゲートスタック８を形成する。この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１２６】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１の露出面全面に上記同様の機能を有するゲート絶縁膜２を形成する。次に、該ゲート絶縁膜２上に上記同様の機能を有するゲート電極材料３を形成する。次に該ゲート電極材料３上に酸化膜、窒化膜、酸窒化膜等からなるマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様の機能を有するフォトレジストパターンを形成し、このフォトレジストパターンの通りに該マスク絶縁膜をエッチングしてパターン化する。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料３をエッチングする。次に、該マスク絶縁膜、及び、ゲート絶縁膜２の露出部をエッチングすることによって、図３（ａ）中に示すようにゲートスタック８を形成する。この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を略することができる。
【０１２７】
次に、図３（ｂ）に示すように論理回路領域４にＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７が形成されており、ＬＤＤ領域は形成されない。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成する論理回路領域４にＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良い。したがって、フォトレジストに代えて、窒化膜等の絶縁膜を用いることもできる。
【０１２８】
次に、図３（ｃ）に示すように、ゲートスタック８及び半導体基板１の露出面上に第１絶縁膜１５を形成する。この第１絶縁膜１５の形成方法について示す。ゲートスタック８及び半導体基板１の露出面上に形成される第１絶縁膜１５は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２の材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。該酸化膜を用いる場合、膜厚は、１ｎｍから２０ｎｍ程度が良い。更に、該絶縁膜１５をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。ここで第１絶縁膜１５を形成することにより、電荷保持部１１は、半導体基板１及びゲート電極３に第１絶縁膜１５を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子３２が形成される。
【０１２９】
次に、上記第１絶縁膜１５上の全面に、電荷保持部を構成する材料１０（即ち、電荷を蓄積する機能を有する材料）を、略均一の厚みで堆積する。電荷保持部の材料１０は、電子、および、ホールを保持することができる窒化膜、酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象により電荷保持部１１の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できるような物質を有している構造をもつ材料等であり、電荷を保持、誘起できるような材料であれば良い。電荷保持部を構成する材料１０の膜厚は、例えば窒化膜を用いる場合、２ｎｍ〜１００ｎｍ程度であれば良い。
【０１３０】
次に、図４（ｄ）に示すように、電荷保持部を構成する材料１０を異方性エッチングすることにより、ゲートスタック８の側面に電荷保持部１１を形成する。該エッチングは電荷保持部を構成する材料１０を選択的にエッチングでき、第１絶縁膜１５とのエッチング選択比の大きな条件で行うと良い。
【０１３１】
ただし、電荷保持部の材料１０として、導体もしくは半導体等の電気的に導電性を有する物質を含む材料を用いた場合、電荷保持部１１形成後に、ゲート電極３の外周面を囲む電荷保持部１１を、相互に電気的に絶縁された、ゲート電極３の左右の電荷保持部１１，１１とする必要がある。そこで、図１９（ｂ）に示すように、環状の電荷保持部１１の一部（除去領域２１）をエッチングにより除去する。この除去領域２１は、環状電荷保持部１１の前部及び後部における仮想線のハッチング部分を示す。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の電荷保持部１１をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い電荷保持部１１の露出部（除去領域２１）を除去する。該エッチングは電荷保持部１１を選択的にエッチングでき、ゲート電極３および半導体基板１とのエッチング選択比の大きな条件で行うと良い。ただし、上記の除去領域２１は、素子分離領域上に位置することが好ましい。
【０１３２】
次に、図４（ｅ）に示すように、第１絶縁膜１５に対して異方性エッチングを行うことにより、露出部分のみ、選択的にエッチングして、第１絶縁膜１５の一部からなるＬ字型（ここでＬ字型とは、単に角を有する形状のことを意味しているものであり、完全に直角に交わる角を有していることを意味するものではない。以下Ｌ字型の記載はすべて同じ）の第１の絶縁体１２を形成する。該エッチングは第１絶縁膜１５を選択的にエッチングでき、電荷保持部を構成する材料１０、及び、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件で行うと良い。これにより、第１の絶縁体１２（第１絶縁膜１５）及び電荷保持部１１からなるメモリ機能体２５を形成することができた。ただし、当工程は異方性エッチングを用いているため、電荷保持部１１に覆われていない部分の第１の絶縁体１２の一部はエッチングされる。しかし一部は図１９（ｅ）のような状態で残存する。ここで、第１の絶縁体１２の一部が図１９（ｅ）のような状態でのこり、ゲート電極の外周を覆うため、ソース／ドレインのコンタクトとゲート電極３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０１３３】
また、図３（ｃ）に示す構造から、図４（ｅ）に示す構造まで、１工程で進めてもよい。つまり、第１絶縁膜１５及び電荷保持部を構成する材料１０をともに選択的にエッチングでき、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常２工程必要なところを１工程で進めても良い。そのようにした場合、工程数を減少させることができる。ただし、その場合、電荷保持部の材料１０として、導体もしくは半導体等の電気的に導電性を有する物質を含む材料を用いた場合、電荷保持部１１形成後に、ゲート電極３の外周面を囲む電荷保持部１１を、相互に電気的に絶縁された、ゲート電極３の左右の電荷保持部１１，１１とする必要がある。そこで、図１９（ｅ）に示すように、環状の電荷保持部１１の一部（除去領域２１）をエッチングにより除去する。この除去領域２１は、環状電荷保持部１１の前部及び後部における仮想線のハッチング部分を示す。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の電荷保持部１１をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い電荷保持部１１の露出部である除去領域２１を除去する。該エッチングは電荷保持部を構成する材料１０を選択的にエッチングでき、第１の絶縁体１２及びゲート電極３とのエッチング選択比の大きな条件で行うと良い。
【０１３４】
次に、図４（ｆ）に示すように、ゲート電極３及びその両側のメモリ機能体２５，２５を一体のマスク１４として用いてソース／ドレイン注入を行い、さらに所定の熱処理を行う。これにより、ソース／ドレイン領域１３を自己整合的に形成することができる。
【０１３５】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴの半導体スイッチング素子３１、及び、メモリ領域５に用いる不揮発性メモリ素子の半導体記憶素子３２を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１３６】
また、電荷保持部１１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより半導体記憶素子３２は、保持電荷の有無に応じて情報を記憶することができる。
【０１３７】
ゲート絶縁膜２と電荷保持部１１とを独立して設けることにより、通常構造ＭＯＳＦＥＴの半導体スイッチング素子３１と不揮発性メモリ素子の半導体記憶素子３２とを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ周辺回路部等４と、メモリ領域５を１つの半導体基板（チップ）１上に混載するための製造コストを大幅に削減することができる。
【０１３８】
ゲート電極３とソース／ドレイン領域１３とがオフセットした半導体記憶素子３２と、オフセットしていない論理回路における半導体スイッチング素子３１を自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い不揮発性メモリ素子と、電流駆動力の高い論理回路における通常ＭＯＳＦＥＴを複雑なプロセスを必要とせず簡易に混載できる。
【０１３９】
更には、この半導体記憶素子３２によれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、大容量の不揮発性メモリ素子を実現できる。
【０１４０】
また、電荷保持部１１は、半導体基板１およびゲート電極３に第１の絶縁体１２を介して接しているため、保持電荷のリークをこの絶縁体１２により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い不揮発性メモリ素子を実現できる。
【０１４１】
（第３の実施形態）
図５（ａ）〜図５（ｄ）に、論理回路領域４における半導体スイッチング素子３１と、メモリ領域５における半導体記憶素子３２とを、同一の半導体基板１上に混載する他の手順を示す。より詳しくは、ゲート電極３を形成した後であって、ゲート側面に電荷保持部１１を構成する材料１０を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造ＭＯＳＦＥＴを形成する領域に選択的にＬＤＤ領域を形成し、半導体スイッチング素子３１と半導体記憶素子３２とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【０１４２】
ＬＤＤ領域形成工程までは、上記第２の実施形態と同様の工程を用いても良い。そこで、同様の工程は、改めて図示及び説明しない。つまり、上記第２の実施形態に示した工程を用いて、図３（ｂ）に示す構造を形成し、その後フォトレジストを除去する。
【０１４３】
次に、図５（ａ）に示すように、ゲートスタック８及び半導体基板１の露出面上に第１絶縁膜１５を略均一の厚みで形成する。この第１絶縁膜１５は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２の材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。該酸化膜を用いる場合、膜厚は、１ｎｍから２０ｎｍ程度が良い。更に、該絶縁膜１５をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。ここで第１絶縁膜１５を形成することにより、電荷保持部１１は、半導体基板１及びゲート電極３に第１絶縁膜１５を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子３２が形成される。
【０１４４】
次に、上記第１絶縁膜１５上の全面に、電荷保持部を構成する材料１０（即ち、電荷を蓄積する機能を有する材料）を、略均一の厚みで堆積する。電荷保持部の材料１０は、電子、および、ホールを保持することができる窒化膜、酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象により電荷保持部１１の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できるような物質を有している構造をもつ材料等であり、電荷を保持、誘起できるような材料であれば良い。電荷保持部を構成する材料１０の膜厚は、例えば窒化膜を用いる場合、２ｎｍ〜１００ｎｍ程度であれば良い。
【０１４５】
さらに、上記電荷保持部を構成する材料１０上の全面に、第２絶縁膜１６を略均一の厚みで形成する。この第２絶縁膜はＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）等のＣＶＤ（Ｃａｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）をもちいたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いる場合、膜厚は５ｎｍ〜１００ｎｍ程度であれば良い。
【０１４６】
次に、図５（ｂ）に示すように、第２絶縁膜１６を異方性エッチングすることにより、ゲートスタック８の側面に第１絶縁膜１５および電荷保持部を構成する材料１０を介して側壁状の第２の絶縁体１８を形成する。該エッチングは第２絶縁膜１６を選択的にエッチングでき、電荷保持部を構成する材料１０とのエッチング選択比の大きな条件で行うと良い。
【０１４７】
ただし、電荷保持部の材料１０として、導体もしくは半導体等の電気的に導電性を有する物質を含む材料を用いた場合、電荷保持部１１形成後に、ゲート電極３の外周面を囲む電荷保持部１１を、相互に電気的に絶縁された、ゲート電極３の左右の電荷保持部１１，１１とする必要がある。そこで、図１９（ｃ）に示すように、環状の第２の絶縁体１８の一部（除去領域２２）をエッチングにより除去する。この除去領域２２は、環状第２の絶縁体１８の前部及び後部における仮想線のハッチング部分を示す。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の第２の絶縁体１８をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い第２の絶縁体１８の露出部である除去領域２２を除去する。該エッチングは第２の絶縁体１８を選択的にエッチングでき、電荷保持部を構成する材料１０とのエッチング選択比の大きな条件で行うと良い。ただし、上記の除去領域２２は、素子分離領域上に位置することが好ましい。
【０１４８】
次に、図５（ｃ）に示すように、電荷保持部を構成する材料１０を、第２の絶縁体１８をエッチングマスクにして、等方性エッチングすることにより、ゲートスタック８の側面に第１絶縁膜１５を介して電荷保持部１１を形成する。この場合、該エッチングは電荷保持部を構成する材料１０を選択的にエッチングでき、第１絶縁膜１５、および、第２の絶縁体１８とのエッチング選択比の大きな条件で行うと良い。図１９（ｃ）に示す前の工程において、第２の絶縁体１８の一部（除去領域２２）がエッチングにより除去されており、さらに、当工程のエッチングは等方性エッチングを用いているため、当工程により、電荷保持部１１の一部（除去領域２１）も除去され、図１９（ｄ）に示すような形状となる。よって、左右の電荷保持部１１，１１を電気的に絶縁することができる。
【０１４９】
次に、第１絶縁膜１５を異方性エッチングすることにより、ゲートスタック８の側面に第１の絶縁体１２を形成する。この場合、該エッチングは第１の絶縁体１２を選択的にエッチングでき、第２の絶縁体１８、電荷保持部１１、ゲート電極３、及び、半導体基板１とのエッチング選択比の大きな条件で行うと良い。これにより、第１の絶縁体１２（第１絶縁膜１５）及び電荷保持部１１及び第２の絶縁体１８（第２絶縁膜１６）からなるメモリ機能体２５を形成することができた。この際、電荷保持部１１の除去領域２１、及び、第２の絶縁体１８の除去領域２２がエッチングにより除去されているが、当工程は異方性エッチングを用いているため、電荷保持部１１に覆われていない部分の第１の絶縁体１２の一部はエッチングされる。しかし、一部は図１９（ｄ）のような状態で残存する。ここで、第１の絶縁体１２の一部が図１９（ｄ）のような状態でのこり、ゲート電極３の外周を覆うため、ソース／ドレインのコンタクトとゲート電極３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０１５０】
ただし、第１の絶縁体１２、および、第２の絶縁体１８がともに酸化膜というような同じ材料で形成されている場合があり、その場合は大きなエッチング選択比を得ることができない。そこでこの場合は、第１絶縁膜１５をエッチングする際の第２の絶縁体１８のエッチング量を考慮し、第２の絶縁体１８形成の際のエッチング量をその分適宜減らしておくことが必要である。
【０１５１】
また、図５（ａ）に示す構造から、図５（ｃ）に示す構造まで、１工程で進めてもよい。つまり、第１絶縁膜１５、第２絶縁膜１６及び電荷保持部を構成する材料１０をともに選択的にエッチングでき、ゲート電極３材料、及び、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常３工程必要なところを１工程で進めても良い。そのようにした場合、工程数を減少させることができる。ただし、その場合、電荷保持部の材料１０として、導体もしくは半導体等の電気的に導電性を有する物質を含む材料を用いた場合、電荷保持部１１形成後に、ゲート電極３の外周面を囲む電荷保持部１１を、相互に電気的に絶縁された、ゲート電極３の左右の電荷保持部１１，１１とする必要がある。そこで、図１９（ｃ）に示すように、環状の第２の絶縁体１８の一部（除去領域２２）をエッチングにより除去する。この除去領域２２は、環状第２の絶縁体１８の前部及び後部における仮想線のハッチング部分を示す。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の第２の絶縁体１８をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い第２の絶縁体１８の露出部である除去領域２２を除去する。該エッチングは第２の絶縁体１８を選択的にエッチングでき、電荷保持部を構成する材料１０とのエッチング選択比の大きな条件で行うと良い。さらに、図１９（ｄ）に示すように、環状の電荷保持部１１の一部（除去領域２１）をエッチングにより除去する。この除去領域２１は、環状電荷保持部１１の前部及び後部における仮想線のハッチング部分を示す。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の電荷保持部１１をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い電荷保持部１１の露出部である除去領域２１を除去する。該エッチングは電荷保持部を構成する材料１０を選択的にエッチングでき、第１の絶縁体１２とのエッチング選択比の大きな条件で行うと良い。当工程において第１の絶縁体１２はゲート電極３の外周を覆うように残るため、ソース／ドレインのコンタクトとゲート電極３との短絡を抑制することができる。それによって、微細化が容易になり、メモリの高集積化が可能となる。
【０１５２】
次に、図５（ｄ）に示すように、ゲート電極３及びその両側のメモリ機能体２５，２５を一体のマスク１４として用いてソース／ドレイン注入を行うことにより、ソース／ドレイン領域１３を自己整合的に形成することができる。
【０１５３】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴの半導体スイッチング素子３１、及び、メモリ領域５に用いる不揮発性メモリ素子の半導体記憶素子３２を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０１５４】
また、電荷保持部１１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する不揮発性メモリ素子を実現できる。
【０１５５】
また、ゲート絶縁膜２と電荷保持部１１とを独立して設けることにより、通常構造ＭＯＳＦＥＴと同じ製造工程で、同時に、同じ程度の短チャネル効果を有するメモリセルトランジスタを形成できる。それゆえ、論理回路領域４とメモリ領域５との混載プロセスを非常に簡単に実施することができる。
【０１５６】
この不揮発性メモリ素子によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化を実現できる。
【０１５７】
また、電荷保持部１１は、半導体基板１およびゲート電極３に第１絶縁膜１５を介して接しているため、保持電荷のリークをこの絶縁膜１５により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い不揮発性メモリ素子を実現できる。
【０１５８】
また、電荷保持部１１がＬ字型になっているため、電荷保持部をより微小化にすることができる。よって、電荷保持部１１をチャネル近傍に形成できるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、誤消去を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い不揮発性メモリ素子を実現できる。
【０１５９】
また、電荷保持部１１として導電体や半導体を用いた場合、ゲート電極３に正電位を印加すると、電荷保持部１１内で分極し、ゲート電極３の側面付近に電子が誘起され、チャネル形成領域近傍の電子が減少する。それによって、基板１もしくはソース／ドレイン領域１３からの電子の注入を促進させることができ、書き込みのスピードが早く信頼性の高い不揮発性メモリ素子が形成できる。
【０１６０】
（第４の実施形態）
本発明の第４の実施形態を、図６を用いて説明する。
【０１６１】
本実施形態は、第４の実施形態における図５（ｄ）に記載のゲート電極の側方にメモリ機能体を有する構造の半導体記憶素子の構成の態様を示すものである。第４の実施形態の効果に加えて後述する効果を有すものである。
【０１６２】
この実施形態の半導体記憶素子は、メモリ機能体１６１、１６２が電荷保持部（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、図６に示すように、ＯＮＯ構造を有している。すなわち、シリコン酸化膜１４１とシリコン酸化膜１４３との間にシリコン窒化膜１４２が挟まれ、メモリ機能体１６１、１６２を構成している。ここで、シリコン窒化膜は電荷を保持する機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１６３】
また、メモリ機能体１６１、１６２における電荷保持部（シリコン窒化膜１４２）は、ソース／ドレイン領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース／ドレイン領域１１２、１１３の少なくとも一部の領域上に、電荷保持部（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極とソース／ドレイン領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【０１６４】
メモリ機能体１６１、１６２における電荷保持部１４２とソース／ドレイン領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【０１６５】
図７は、図６の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４とソース／ドレイン領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のゲート長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちシリコン窒化膜１４２のゲート電極１１７と離れた側の端が、ゲート電極１１７から離れた側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。Ｗ２−Ｗ１が、メモリ機能体１６２とソース／ドレイン領域１１３とのオーバーラップ量である。メモリ機能体１６２とソース／ドレイン領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、メモリ機能体１６２のうちシリコン窒化膜１４２で構成されたメモリ機能体１６２が、ソース／ドレイン領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１６６】
なお、図８に示すように、メモリ機能体１６２ａのうちシリコン窒化膜１４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。なお、図８中の要素には、図７中の対応する要素の符号にａを付した符号を用いている。
【０１６７】
図９は、図７の構造において、メモリ機能体１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体１６２を消去状態（ホールが蓄積されている）とし、ソース／ドレイン領域１１２、１１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【０１６８】
図９から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜１４２とソース／ドレイン領域１１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２とソース／ドレイン領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０１６９】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２とソース／ドレイン領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０１７０】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、ソース／ドレイン領域１１２をソース電極とし、ソース／ドレイン領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１７１】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１７２】
なお、図６には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１７３】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持部と絶縁膜（散逸防止絶縁体）とを含んでいるのが好ましい。この実施形態では、電荷保持部として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持部に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持部と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持部のみで構成される場合に比べて電荷保持部の体積を適度に小さくすることができる。電荷保持部の体積を適度に小さくすることにより電荷保持部内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１７４】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持部を含むことが好ましい。いいかえると、メモリ機能体における電荷保持部の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１０に示したように、メモリ機能体１６２の電荷保持部１４２ａが、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、電荷保持部１４２ａは、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持部１４２ａがあることにより、電荷保持部１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持部１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持部１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１７５】
さらに、メモリ機能体１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持部１４２ａとチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶素子を得ることができる。
【０１７６】
なお、電荷保持部１４２ａの膜厚を制御すると共に、電荷保持部１４２ａ下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持部中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持部中に蓄えられる電荷までの距離を、電荷保持部１４２ａ下の絶縁膜の最小膜厚値から、電荷保持部１４２ａ下の絶縁膜の最大膜厚値と電荷保持部１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持部１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、半導体記憶素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１７７】
（第５の実施形態）
この実施形態は、メモリ機能体１６２の電荷保持部１４２が、図１１に示すように、略均一な膜厚で、ゲート絶縁膜１１４の表面と略平行に配置され（矢印１８１）、さらに、ゲート電極１１７側面と略平行に配置された（矢印１８２）形状を有している。
【０１７８】
ゲート電極１１７に正電圧が印加された場合には、メモリ機能体１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を２回（矢印１８２及び矢印１８１が示す部分）通過する。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、矢印１８１で示す電荷保持部のみが存在する場合よりも、電気力線１８３方向におけるメモリ機能体１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【０１７９】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、矢印１８２で示される電荷保持部を含むことにより、書換え動作時にメモリ機能体１６２に注入される電荷が増加し、書換え速度が増大する。
【０１８０】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持部がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１８１】
電荷保持部は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１８２】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持部とチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１８３】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持部とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持部へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶素子の信頼性を向上させることができる。
【０１８４】
さらに、実施形態２と同様に、電荷保持部１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持部１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１８５】
（第６の実施形態）
この実施形態は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。
【０１８６】
図１２に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１８７】
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１８８】
また、ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１８９】
（第７の実施形態）
この実施形態の半導体記憶素子は、図１３に示すように、第４の実施形態における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１９０】
この半導体記憶素子は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内にはソース／ドレイン領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【０１９１】
この半導体記憶素子によっても、第４の実施形態の半導体記憶素子と同様の作用効果を奏する。さらに、ソース／ドレイン領域１１２、１１３とボディ領域１８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１９２】
（第８の実施形態）
この実施形態の半導体記憶素子は、図１４に示すように、第４の実施形態において、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
【０１９３】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１９４】
このように、Ｐ型高濃度領域１９１を設けることにより、ソース／ドレイン領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【０１９５】
また、図１４において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１９６】
（第９の実施形態）
この実施形態の半導体記憶素子は、図１５に示すように、第４の実施形態において、電荷保持部（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実質的に同様の構成を有する。
【０１９７】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１９８】
本実施形態の半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。本実施形態の半導体記憶素子においては、電荷保持部とチャネル形成領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていない。そのため、電荷保持部とチャネル形成領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル形成領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル形成領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル形成領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶素子の機能の最適化が阻害されるのである。以上より明らかなように、本実施形態の半導体記憶素子において電荷保持部とチャネル形成領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０１９９】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０２００】
ところで、メモリ機能体中での電気力線は、図１５の矢印１８４で示すように、シリコン窒化膜１４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜１４２が図の下側に移動し、矢印１８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線１８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０２０１】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０２０２】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０２０３】
（第１０の実施形態）
この実施形態の半導体記憶素子は、図１６に示すように、第４の実施形態において、電荷保持部（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実質的に同様の構成を有する。
【０２０４】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。
【０２０５】
本実施形態の半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持部とチャネル形成領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【０２０６】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０２０７】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０２０８】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０２０９】
（第１１の実施形態）
図１７（ａ）〜図１７（ｄ）に、論理回路領域４における半導体スイッチング素子３１と、メモリ領域５における半導体記憶素子３２とを、同一の半導体基板１上に混載するさらに別の手順を示す。より詳しくは、ゲート電極３を形成した後であって、ゲート側面に電荷保持部１１を構成する材料１０を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造ＭＯＳＦＥＴを形成する領域に選択的にＬＤＤ領域を形成し、半導体スイッチング素子３１と半導体記憶素子３２とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【０２１０】
ＬＤＤ領域形成工程までは、上記第２の実施形態と同様の工程を用いても良い。そこで、同様の工程は、改めて図示及び説明しない。つまり上記第２の実施形態に示した工程を用いて、図３（ｂ）に示す構造を形成し、その後フォトレジストを除去する。
【０２１１】
次に、図１７（ａ）に示すように、ゲートスタック８及び半導体基板１の露出面上に第１絶縁膜１５を略均一の厚みで形成する。この第１絶縁膜１５は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２の材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。該酸化膜を用いる場合、膜厚は、１ｎｍから２０ｎｍ程度が良い。更に、該絶縁膜１５をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。ここで第１絶縁膜１５を形成することにより、電荷保持部１１は、半導体基板１及びゲート電極３に第１絶縁膜１５を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子３２が形成される。
【０２１２】
次に、上記第１絶縁膜１５上の全面に、窒化膜１０を、略均一の厚みで堆積する。この窒化膜は、酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象により電荷保持部の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような材料等であり、電荷を保持、誘起できるような材料であれば良い。窒化膜１０の膜厚は、２ｎｍ〜１００ｎｍ程度であれば良い。
【０２１３】
次に、図１７（ｂ）に示すように、ゲートスタック８の側壁に第１絶縁膜１５を介して電荷保持部１１を形成し、さらに、第２絶縁膜１６を堆積させる。電荷保持部１１の形成方法および第２絶縁膜１６の堆積方法の１例を次に説明する。
【０２１４】
まず、電荷保持部を構成する材料１０を、異方性エッチングすることにより、ゲートスタック８の側壁に第１絶縁膜１５を介してサイドウォール形状の電荷保持部１１を形成する。この場合、該エッチングは電荷保持部を構成する材料１０を選択的にエッチングでき、第１絶縁膜１５とのエッチング選択比の大きな条件で行うと良い。次に、第１絶縁膜１５、及び、電荷保持部１１の露出面全面に第２絶縁膜１６を略均一の厚みで形成する。この第２絶縁膜１６はＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）等のＣＶＤ（Ｃａｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）をもちいたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いる場合、膜厚は５ｎｍ〜１００ｎｍ程度であれば良い。
【０２１５】
ただし、電荷保持部の材料１０として、導体もしくは半導体等の電気的に導電性を有する物質を含む材料を用いた場合、電荷保持部１１形成後に、ゲート電極３の外周面を囲む電荷保持部１１を、相互に電気的に絶縁された、ゲート電極３の左右の電荷保持部１１，１１とする必要がある。そこで、図１９（ｂ）に示すように、環状の電荷保持部１１の一部（除去領域２１）をエッチングにより除去する。この除去領域２１は、環状電荷保持部１１の前部及び後部における仮想線のハッチング部分を示す。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の電荷保持部１１をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い電荷保持部１１の露出部である除去領域２１を除去する。該エッチングは電荷保持部１１を選択的にエッチングでき、第１絶縁膜１５とのエッチング選択比の大きな条件で行うと良い。ただし、上記の除去領域２１は、素子分離領域上に位置することが好ましい。
【０２１６】
次に、図１７（ｃ）に示すように、第１絶縁膜１５および第２絶縁膜１６を異方性エッチングすることにより、ゲートスタック８の側面に第１の絶縁体１２を形成し、また、第１の絶縁体１２および電荷保持部１１を介して、第２の絶縁体１８を形成する。これにより、第１の絶縁体１２（第１絶縁膜１５）及び電荷保持部１１及び第２の絶縁体１８（第２絶縁膜１６）からなるメモリ機能体２５を形成することができる。この場合、該エッチングは第１絶縁膜１５および第２絶縁膜１６を選択的にエッチングでき、ゲート電極３、および、半導体基板１とのエッチング選択比の大きな条件で行うと良い。また、図示しないが、電荷保持部１１を露出するまで第２絶縁膜１６を異方性エッチングしても良い。その場合は、前記条件、もしくは、第１絶縁膜１５および第２絶縁膜１６を選択的にエッチングでき、電荷保持部１１、ゲート電極３、および、半導体基板１とのエッチング選択比の大きな条件で行うと良い。
【０２１７】
次に、図１７（ｄ）に示すように、ゲート電極３及びその両側のメモリ機能体２５，２５を一体のマスク１４として用いてソース／ドレイン注入を行うことにより、ソース／ドレイン領域１３を自己整合的に形成することができる。
【０２１８】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴの半導体スイッチング素子３１、及び、メモリ領域５に用いる不揮発性メモリ素子の半導体記憶素子３２を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０２１９】
また、電荷保持部１１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する不揮発性メモリ素子を実現できる。
【０２２０】
また、ゲート絶縁膜２と電荷保持部１１とを独立して設けることにより、通常構造ＭＯＳＦＥＴと同じ製造工程で、同時に、同じ程度の短チャネル効果を有するメモリセルトランジスタを形成できる。それゆえ、論理回路領域４とメモリ領域５との混載プロセスを非常に簡単に実施することができる。
【０２２１】
この不揮発性メモリ素子によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化を実現できる。
【０２２２】
また、電荷保持部１１は、半導体基板１およびゲート電極３に第１絶縁膜１５を介して接しているため、保持電荷のリークをこの絶縁膜１５により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い不揮発性メモリ素子を実現できる。
【０２２３】
また、電荷保持部１１がＩ字型になっているため、電荷保持部をより微小化にすることができる。よって、電荷保持部１１をチャネル近傍に形成できるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、誤消去を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い不揮発性メモリ素子を実現できる。
【０２２４】
また、電荷保持部１１として導電体や半導体を用いた場合、ゲート電極３に正電位を印加すると、電荷保持部１１内で分極し、ゲート電極３の側面付近に電子が誘起され、チャネル形成領域近傍の電子が減少する。それによって、基板１もしくはソース／ドレイン領域１３からの電子の注入を促進させることができ、書き込みのスピードが早く信頼性の高い不揮発性メモリ素子が形成できる。
【０２２５】
（第１２実施形態）
図１８（ａ）〜図１８（ｄ）に、論理回路領域４における半導体スイッチング素子３１と、メモリ領域５における半導体記憶素子３２とを、同一の半導体基板１上に混載するさらに他の手順を示す。より詳しくは、ゲート電極３を形成した後であって、ゲート側面に電荷保持部１１を構成する材料１０を堆積する前にフォトリソグラフィ工程及びそれに続く不純物注入工程を行うことにより、通常構造ＭＯＳＦＥＴを形成する領域に選択的にＬＤＤ領域を形成し、半導体スイッチング素子３１と半導体記憶素子３２とを、複雑なプロセスを必要とせず簡易に並行して形成できることを示す。
【０２２６】
ＬＤＤ領域形成工程までは、上記第２の実施形態と同様の工程を用いても良い。そこで、同様の工程は、改めて図示せず、第２の実施形態の説明で用いた図を使って説明する。
【０２２７】
ＬＤＤ領域形成工程までは、上記第２の実施形態と同様の工程を用いても良い。そこで、同様の工程は、改めて図示及び説明しない。つまり上記第２の実施形態に示した工程を用いて、図３（ｂ）に示す構造を形成し、その後フォトレジストを除去する。また、その後、第１１の実施形態に記載しているように、図１７（ａ）に示した構造を形成する。
【０２２８】
次に、図１８（ａ）に示すように、電荷保持部を構成する材料１０を、異方性エッチングすることにより、ゲートスタック８の側面に第１絶縁膜１５を介してサイドウォール形状の電荷保持部１１を形成する。ただし、この実施形態の電荷保持部１１は第４の実施の形態における電荷保持部１１と比較してエッチング量が多い、つまり高さを低く形成していることが特徴である。即ち、ゲート電極３の最上部位置より、電荷保持部１１の最上部位置が下方になるようにする。望ましくは、エッチング後の電荷保持部１１の高さは、１ｎｍ〜１２ｎｍ程度が良い。さらに、その左右方向の幅も、望ましくは１ｎｍ〜１２ｎｍ程度が良い。また、この場合、該エッチングは電荷保持部を構成する材料１０を選択的にエッチングでき、第１絶縁膜１５とのエッチング選択比の大きな条件で行うと良い。ここで第１絶縁膜１５を形成することにより、電荷保持部１１は、半導体基板１およびゲート電極３に第１絶縁膜１５を介して接することになるので、保持電荷のリークをこの第１絶縁膜１５により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い不揮発性メモリ素子が実現できる。
【０２２９】
ただし、電荷保持部の材料１０として、導体もしくは半導体等の電気的に導電性を有する物質を含む材料を用いた場合、電荷保持部１１形成後に、ゲート電極３の外周面を囲む電荷保持部１１を、相互に電気的に絶縁された、ゲート電極３の左右の電荷保持部１１，１１とする必要がある。そこで、図１９（ｂ）に示すように、環状の電荷保持部１１の一部（除去領域２１）をエッチングにより除去する。この除去領域２１は、環状電荷保持部１１の前部及び後部における仮想線のハッチング部分を示す。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の電荷保持部１１をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い電荷保持部１１の露出部である除去領域２１を除去する。該エッチングは電荷保持部１１を選択的にエッチングでき、第１絶縁膜１５とのエッチング選択比の大きな条件で行うと良い。ただし、上記の除去領域２１は、素子分離領域上に位置することが好ましい。
【０２３０】
次に、図１８（ｂ）に示すように、第１絶縁膜１５及び電荷保持部１１の露出面全面に第２絶縁膜１６を略均一の厚みで形成する。この第２絶縁膜１６はＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）等のＣＶＤ（Ｃａｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）をもちいたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いる場合、膜厚は５ｎｍ〜１００ｎｍ程度であれば良い。
【０２３１】
次に、図１８（ｃ）に示すように、第１絶縁膜１５および第２絶縁膜１６を異方性エッチングすることにより、ゲートスタック８の側面に第１の絶縁体１２を形成し、また、第１の絶縁体１２および電荷保持部１１を介して、第２の絶縁体１８を形成する。これにより、第１の絶縁体１２（第１絶縁膜１５）及び電荷保持部１１及び第２の絶縁体１８（第２絶縁膜１６）からなるメモリ機能体２５を形成することができる。この場合、該エッチングは第１絶縁膜１５および第２絶縁膜１６を選択的にエッチングでき、ゲート電極３、および、半導体基板１とのエッチング選択比の大きな条件で行うと良い。このとき、第１の絶縁体１２（第１絶縁膜１５）の最上部位置より、電荷保持部１１の最上部位置が下方になるようにする。
【０２３２】
次に、図１８（ｄ）に示すように、ゲート電極３及びその両側のメモリ機能体２５，２５を一体のマスク１４として用いてソース／ドレイン注入を行うことにより、ソース／ドレイン領域１３を自己整合的に形成することができる。
【０２３３】
以上のプロセスを用いることにより、論理回路領域４に用いるＬＤＤ領域を形成した通常構造ＭＯＳＦＥＴの半導体スイッチング素子３１、及び、メモリ領域５に用いる不揮発性メモリ素子の半導体記憶素子３２を、同一基板上で並行して、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
【０２３４】
また、電荷保持部１１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する不揮発性メモリ素子を実現できる。
【０２３５】
また、ゲート絶縁膜２と電荷保持部１１とを独立して設けることにより、通常構造ＭＯＳＦＥＴと同じ製造工程で、同時に、同じ程度の短チャネル効果を有するメモリセルトランジスタを形成できる。それゆえ、論理回路領域４とメモリ領域５との混載プロセスを非常に簡単に実施することができる。
【０２３６】
この不揮発性メモリ素子によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化を実現できる。
【０２３７】
また、電荷保持部１１は、半導体基板１およびゲート電極３に第１絶縁膜１５を介して接しているため、保持電荷のリークをこの絶縁膜１５により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い不揮発性メモリ素子を実現できる。
【０２３８】
また、電荷保持部１１がＩ字型またはドット状になっているため、電荷保持部をより微小化にすることができる。よって、電荷保持部１１をチャネル近傍に形成できるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、誤消去を防止できる。また、電荷保持部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い不揮発性メモリ素子を実現できる。
【０２３９】
また、電荷保持部１１として導電体や半導体を用いた場合、ゲート電極３に正電位を印加すると、電荷保持部１１内で分極し、ゲート電極３の側面付近に電子が誘起され、チャネル形成領域近傍の電子が減少する。それによって、基板１もしくはソース／ドレイン領域１３からの電子の注入を促進させることができ、書き込みのスピードが早く信頼性の高い不揮発性メモリ素子が形成できる。
【０２４０】
また、この実施形態によると電荷保持部１１をナノドット状に形成することができる。即ち、メモリ機能体２５は、電荷を蓄積する機能を有する材料からなる微粒子と、蓄積された電荷の散逸を防止する機能を有する絶縁体とからなる。ここで、微粒子とは、電荷保持部１１をいい、絶縁体とは、第１の絶縁体１２（第１絶縁膜１５）及び第２の絶縁体１８（第２絶縁膜１６）をいう。よって、電荷保持部をさらに微小化にして、電荷保持部１１をチャネル近傍に形成できるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、誤消去を防止できる。さらに、電荷保持部１１がナノドット状になっているため、クーロンブロッケード効果により極めてメモリ効果が向上する。これにより、極めて、読み出しスピードが早く信頼性の高く、電荷保持特性がよく、長期信頼性の高い不揮発性メモリ素子を実現できる。
【０２４１】
（第１３の実施形態）
図２２（ａ），図２２（ｂ）は、それぞれ本発明の一実施形態のＩＣカード４００Ａ，４００Ｂの構成を示している。
【０２４２】
図２２（ａ）に示すＩＣカード４００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；マイクロ・プロセシング・ユニット）部４０１、及び、コネクト部４０８が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；読み出し専用メモリ）４０５及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ランダム・アクセス・メモリ）４０６があり、これらが１つのチップに形成されている。ＲＯＭ４０５には、ＭＰＵ部４０１を駆動するためのプログラムが格納されている。ＲＡＭ４０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部４０１には、本発明の半導体装置が組み込まれている。上記各部４０１，４０３，４０３，４０４，４０５，４０６，４０８は、配線（データバス、電源線等を含む）４０７で接続されている。また、コネクト部４０８と外部のリーダライタ４０９は、このＩＣカード４００Ａがリードライタ４０９に装着されたときに接続され、カード４００Ａに電力が供給されるとともにデータの交換が行なわれる。
【０２４３】
本ＩＣカード４００Ａの特徴は、ＭＰＵ部４０１にデータメモリ部４０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２４４】
データメモリ部４０４には、既述のような製造コストを削減することが可能な半導体記憶素子３０，３１，４１，５１Ａ〜５１Ｃまたは６１Ａ〜６１Ｄを用いている。これらの半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカード４００Ａのデータメモリ部４０４に用いれば、ＩＣカードのコストが削減される。
【０２４５】
また、ＭＰＵ部４０１にデータメモリ部４０４を内蔵し、１つのチップ上に形成しているので、ＩＣカードのコストを大きく低減することができる。
【０２４６】
さらに、ＭＰＵ部４０１を本発明の半導体装置で構成しているので、つまりデータメモリ部４０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部４０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部４０４の半導体記憶素子の形成プロセスと、論理回路部（演算部４０２及び制御部４０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部４０１とデータメモリ部４０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２４７】
なお、ＲＯＭ４０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＲＯＭ４０５を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２４８】
次に図２２（ｂ）に示すＩＣカード４００Ｂ内には、ＭＰＵ部４０１、ＲＦインターフェース部４１０、及び、アンテナ部４１１が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ４０５及びＲＡＭ４０６があり、これらが１つのチップに形成されている。上記各部４０１，４０２，４０３，４０４，４０５，４０６，４１０，４１１は、配線（データバス、電源線等を含む）４０７で接続されている。
【０２４９】
この図２２（ｂ）のＩＣカード４００Ｂが、図２２（ａ）のＩＣカード４００Ａと異なるのは、非接触型であるという点である。そのため、制御部４０３は、コネクト部ではなく、ＲＦインターフェース部４１０を介してアンテナ部４１１に接続されている。アンテナ部４１１は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部４１０は、アンテナ部４１１から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部４１０及びアンテナ部４１１は、ＭＰＵ部４０１と１つのチップ上に混載されていてもよい。
【０２５０】
本ＩＣカード４００Ｂは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部４０４を構成する半導体記憶素子は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部４１０の回路を小型化し、コストを削減することができる。
【０２５１】
（第１４の実施形態）
本発明の半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０２５２】
図２３は本発明を適用した一実施形態の携帯電話５００のブロック構成を示している。
【０２５３】
この携帯電話５００内には、ＭＰＵ部５０１、マン・マシンインターフェース部５０８、ＲＦ回路部５１０、及び、アンテナ部５１１が内蔵されている。ＭＰＵ部５０１内には、データメモリ部５０４、演算部５０２、制御部５０３、ＲＯＭ５０５及びＲＡＭ５０６があり、これらが１つのチップに形成されている。ＲＯＭ５０５には、ＭＰＵ部５０１を駆動するためのプログラムが格納されている。ＲＡＭ５０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部５０１には、本発明の半導体装置が組み込まれている。上記各部５０１，５０２，５０３，５０４，５０５，５０６，５０８，５１０，５１１は、配線（データバス、電源線等を含む）５０７で接続されている。
【０２５４】
本携帯電話５００の特徴は、ＭＰＵ部５０１にデータメモリ部５０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２５５】
データメモリ部５０４には、既述のような製造コストを削減することが可能な半導体記憶素子３０，３１，４１，５１Ａ〜５１Ｃまたは６１Ａ〜６１Ｄを用いている。これらの半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話５００のデータメモリ部５０４に用いれば、携帯電話のコストが削減される。
【０２５６】
また、ＭＰＵ部５０１にデータメモリ部５０４を内蔵し、１つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【０２５７】
さらに、ＭＰＵ部５０１を本発明の半導体装置で構成しているので、つまりデータメモリ部５０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部５０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部５０４の半導体記憶素子の形成プロセスと、論理回路部（演算部５０２及び制御部５０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部５０１とデータメモリ部５０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２５８】
なお、ＲＯＭ５０５を上記半導体記憶素子で構成してもよい。このようにすれば、ＲＯＭ５０５を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶素子で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２５９】
このように、本発明の半導体装置を携帯電話５００に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【０２６０】
【発明の効果】
以上より明らかなように、本発明の半導体装置は、半導体スイッチング素子と半導体記憶素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができる。
【０２６１】
また、本発明の半導体装置の製造方法は、半導体スイッチング素子と半導体記憶素子とを混載した半導体装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【０２６２】
また、本発明の携帯電子機器及びＩＣカードは、そのような半導体装置を備えているので、コスト削減できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶素子の構造の概要を示す概略断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図６】本発明の第４の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図７】図６の半導体記憶素子が有するメモリ機能体及びその周辺部の拡大図である。
【図８】図７に対応して、メモリ機能体のうちシリコン窒化膜のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図９】横軸にオフセット量Ｗ１、縦軸にドレイン電流Ｉｄを示しているプロット図である。
【図１０】メモリ機能体のシリコン窒化膜が、ゲート絶縁膜表面と略平行に配列している態様を示す図である。
【図１１】本発明の第５の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１２】本発明の第６の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１３】本発明の第７の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１４】本発明の第８の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１５】本発明の第９の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１６】本発明の第１０の実施形態に係る半導体記憶素子の構造の概要を示す概略断面図である。
【図１７】本発明の第１１の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図１８】本発明の第１２実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図１９】本発明の半導体装置の製造工程の一部を示す概略平面図である。
【図２０】本発明の第１の実施形態に係る半導体装置の構成図である。
【図２１】本発明の第１の実施形態に係る別の半導体装置の構成図である。
【図２２】本発明の第１３の実施形態に係るＩＣカードを示す概略ブロック図である。
【図２３】本発明の第１４の実施形態に係る携帯電話を示す概略ブロック図である。
【図２４】従来の不揮発性メモリ素子の構造の概要を示す概略断面図である。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  論理回路領域
５  メモリ領域
６  ＬＤＤ領域
１１  電荷保持部
１２  第１の絶縁体
１３  ソース／ドレイン領域
１８  第２の絶縁体
１９  チャネル形成領域
２０  オフセット領域
２５  メモリ機能体
３１  半導体スイッチング素子
３２  半導体記憶素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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