(57)【要約】【課題】下層の段差とパターン疎密を組み合わせることにより、プロセス初期段階での異常検出が可能な寸法測定マーク、半導体装置の製造方法及び半導体装置を提供する。【解決手段】Ｐ型の半導体基板１０１において、素子分離領絶縁膜１０２と素子領域１０３の比較的大きな段差Ｓ１、比較的小さな段差（ウェル段差）Ｓ２が形成されている。これらの段差Ｓ１，Ｓ２を含む領域上において、少なくとも高いレベルと低いレベルに渡って所定幅を有する第１パターンＰ１１が設けられている。第１パターンＰ１１近傍に設けられた第２パターンＰ１２は、少なくとも相互間または第１パターンＰ１１との位置関係に疎及び密を有するように配してある。例えば図中の離間距離ｄ１１が疎の配置に関与し、ｄ１２が密の配置に関与する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体プロセスに使われる寸法測定マークにおいて、
下層に段差のある領域上の少なくとも高いレベルと低いレベルに渡って設けられた所定寸法を有する第１パターンと、
前記第１パターン近傍に設けられ、少なくとも相互間または前記第１パターンとの位置関係に疎及び密を有するようにした複数の第２パターンと、
を具備したことを特徴とする寸法測定マーク。
【請求項２】
前記第１パターンはゲート電極材料で構成されていることを特徴とする請求項１記載の寸法測定マーク。
【請求項３】
前記第２パターンはより下層への開孔部を含むことを特徴とする請求項１または２記載の寸法測定マーク。
【請求項４】
前記第１パターンと前記第２パターンは所定部に層間絶縁膜を介した多層間で構成されていることを特徴とする請求項１〜３いずれか一つに記載の寸法測定マーク。
【請求項５】
前記第２パターンは所定部に層間絶縁膜を介した多層間で構成されていることを特徴とする請求項１〜４いずれか一つに記載の寸法測定マーク。
【請求項６】
前記下層に段差のある領域は、前記半導体プロセスにより形成された素子分離領域と素子領域の段差を反映した領域であることを特徴とする請求項１〜５いずれか一つに記載の寸法測定マーク。
【請求項７】
前記下層に段差のある領域は、前記半導体プロセスにより形成された素子領域における異なる導電型の半導体領域の境界付近にできる段差を反映した領域であることを特徴とする請求項１〜５いずれか一つに記載の寸法測定マーク。
【請求項８】
前記請求項１〜８いずれかに記載の寸法測定マークを半導体ウェハ内に複数箇所設け、任意箇所の前記寸法測定マークどうしの所定部におけるパターン寸法、形状を比較することにより、所定の半導体プロセスに関する異常を検出することを特徴とする半導体装置の検査方法。
【請求項９】
前記請求項１〜８いずれかに記載の寸法測定マークを少なくともチップの未使用領域に１つ有することを特徴とした半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に半導体ウェハへの集積回路のパターンを形成していく際の様々なプロセス変動による偏向の検出を目的とした寸法測定マーク、半導体装置の検査方法及び半導体装置に関する。
【０００２】
【従来の技術】
ＬＳＩ製造に必要なパターンは、例えばレチクル等のフォトマスクを利用して半導体ウェハ（以下、ウェハともいう）に縮小投影露光される。すなわち、半導体ウェハは被投影領域を次々と移動させながら繰り返しパターンが投影露光される。また、露光工程間には、成膜工程やエッチング工程、洗浄工程等様々な処理工程の実施を経る。これにより、ある用途に応じたチップ製品をウェハ一枚からなるべく多数確保する必要がある。かつ、各々性能を均一化し高歩留まりで量産化しなければならない。
【０００３】
ＬＳＩ製造のプロセスにおける最適化条件の模索やプロセスコントロール、長時間の稼動、メンテナンス等によって、各種半導体製造装置の環境状態は容易に変化する。これにより、ウェハ面内における仕上がりパターン寸法や形状の均一性が損なわれる。プロセスマージンが最小であるパターンが密の箇所がウェハ面内で設計寸法どおりになっているか、また、パターンが疎になっている箇所が近接効果等の影響で形状が設計から逸脱していないか等、検査を要する。
【０００４】
図６は、半導体ウェハに設けられる従来の寸法測定マークの一例であり、仕上がり寸法測長ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）の一種を示す平面図である。例えばウェハのスクライブ領域に設けられる１次元ゲートパターンであり、パターンが密の部分、疎の部分を有する。このパターンの寸法変動量（設計と仕上がりの寸法差）と、各種隣り合うパターン間の距離（疎密依存性）を求める。このような検査は、露光用マスクの補正や、成膜、エッチング条件の最適化、各種製造装置の制御に有用である。すなわち、高歩留まりで製品を量産化するための総合的なプロセス制御に寄与する。
【０００５】
【発明が解決しようとする課題】
従来の寸法測定マークは、下層の段差、疎密差のある複数の組み合わせを同時に確認できるパターンではなかった。これにより、フォトリソグラフィ工程で問題となるウェハのフラットネス異常やエッチ工程の装置状態変化について初期段階で検出することが困難である。製品異常が発生してからようやく検出される内容がほとんどである。
【０００６】
本発明は、上記のような事情を考慮してなされたもので、下層の段差とパターン疎密を組み合わせることにより、プロセス初期段階での異常検出が可能な寸法測定マーク、半導体装置の製造方法及び半導体装置を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明に係る寸法測定マークは、半導体プロセスに使われる寸法測定マークにおいて、下層に段差のある領域上の少なくとも高いレベルと低いレベルに渡って設けられた所定寸法を有する第１パターンと、前記第１パターン近傍に設けられ、少なくとも相互間または前記第１パターンとの位置関係に疎及び密を有するようにした複数の第２パターンと、を具備したことを特徴とする。
【０００８】
上記本発明に係る寸法測定マークによれば、第１パターンにより段差上に配されたパターンが現出され、第２パターンにより疎密の違う各種パターンが現出される。これらのパターンの寸法、形状を測定することにより、製造プロセス初期段階での異常検出に寄与する。また、スペース効率を有効に用いることができる。
【０００９】
なお、上記本発明に係る寸法測定マークの好ましい実施態様として、次のような特徴を少なくとも一つ有する。
前記第１パターンはゲート電極材料で構成されていることを特徴とする。
前記第２パターンはより下層への開孔部を含むことを特徴とする。
前記第１パターンと前記第２パターンは所定部に層間絶縁膜を介した多層間で構成されていることを特徴とする。
前記第２パターンは所定部に層間絶縁膜を介した多層間で構成されていることを特徴とする。
前記下層に段差のある領域は、前記半導体プロセスにより形成された素子分離領域と素子領域の段差を反映した領域であることを特徴とする。
前記下層に段差のある領域は、前記半導体プロセスにより形成された素子領域における異なる導電型の半導体領域の境界付近にできる段差を反映した領域であることを特徴とする。
このような特徴によれば、スペース効率を有効に用いつつ、部分的に測定、比較、確認したい諸寸法や諸形状を盛り込むことができる。
【００１０】
本発明に係る半導体装置の検査方法は、上述の特徴を少なくとも一つ有する寸法測定マークを半導体ウェハ内に複数箇所設け、任意箇所の前記寸法測定マークどうしの所定部におけるパターン寸法、形状を比較することにより、所定の半導体プロセスに関する異常を検出することを特徴とする。各種パターンの寸法、形状を比較することにより、製造プロセス初期段階での異常検出に寄与する。
【００１１】
本発明に係る半導体装置は、上述の特徴を少なくとも一つ有する寸法測定マークを少なくともチップの未使用領域に１つ有することを特徴としている。高信頼性の半導体装置の量産に寄与する。
【００１２】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の第１実施形態に係る寸法測定マークの要部構成を示す平面図、１Ｂ−１Ｂ断面図である。この寸法測定マークＭＫ１は、半導体ウェハ上のスクライブ領域上に設けられるか、集積回路チップ領域の空き領域に設けられるものである。例えばＰ型の半導体基板１０１において、素子分離領絶縁膜１０２と素子領域１０３の比較的大きな段差Ｓ１が形成されている。また、素子領域１０３におけるＮ型ウェル（Ｎ−ｗｅｌｌ）との境に比較的小さな段差（ウェル段差）Ｓ２が形成されている。これらの段差Ｓ１，Ｓ２を含む領域上において、少なくとも高いレベルと低いレベルに渡って所定幅を有する第１パターンＰ１１が設けられている。第１パターンＰ１１は、例えばポリシリコンを含むゲート電極材料であり、ゲート電極の形成工程と同時にパターニングされる（ゲート絶縁膜不図示）。また、第１パターンＰ１１近傍において、第２パターンＰ１２が設けられている。ここでの各第２パターンＰ１２は、段差Ｓ１の高いレベルと低いレベルに渡って所定幅を有し、第１パターンＰ１１と同様にポリシリコンを含むゲート電極材料で構成される。この第２パターンＰ１２は、少なくとも相互間または第１パターンＰ１１との位置関係に疎及び密を有するように配してある。例えば図中の離間距離ｄ１１が疎の配置に関与し、ｄ１２が密の配置に関与する。
【００１３】
第１パターンＰ１１、第２パターンＰ１２は、通常のリソグラフィ工程、エッチング工程等を経てパターニングされるならば、許容範囲を含めた設計どおりの寸法で構成される。素子領域１０３や第１パターンＰ１１、第２パターンＰ１２は、この寸法測定マークＭＫ１が設けられる製品に則したサイズや幅もしくはより厳しい寸法を有する。また、少なくとも離間距離ｄ１２は、この寸法測定マークＭＫ１が設けられる製品の最小のデザインルール、もしくはより厳しい寸法をもって形成してある。
【００１４】
上記第１実施形態に係る寸法測定マークによれば、第１パターンＰ１１により、Ｓ１，Ｓ２というような異なる段差上に配されたパターンが現出され、第２パターンＰ１２により疎密の違う各パターンが現出される。これらのパターンの寸法、形状を測定することにより、製造プロセス初期段階での異常検出に寄与する。また、１つの素子領域に近いコンパクトな領域に検査したいパターンが納められる。これにより、スペース効率を有効に用いることができる。
【００１５】
図２（ａ），（ｂ）は、それぞれ本発明の第２実施形態に係る寸法測定マークの要部構成を示す平面図、２Ｂ−２Ｂ断面図である。この寸法測定マークＭＫ２は、前記第１実施形態と同様に、半導体ウェハ上のスクライブ領域上に設けられるか、集積回路チップ領域の空き領域に設けられるものである。前記第１実施形態と同様の箇所には同一の符号を付して説明する。半導体基板１０１における段差Ｓ１，Ｓ２を含む領域上に、ポリシリコンを含むゲート電極材料１０５を形成し（ゲート絶縁膜不図示）、その上に層間の絶縁膜１０６が形成されている。絶縁膜１０６上には、少なくとも高いレベルと低いレベルに渡って所定径を有する複数の開孔部Ｈ２１の所定配列でなる第１パターンＰ２１が設けられている。また、第１パターンＰ２１近傍において、同様に絶縁膜１０６上に所定径を有する複数の開孔部Ｈ２２の所定配列でなる第２パターンＰ２２が設けられている。ここでの各開孔部Ｈ２２も段差Ｓ１の反映された高いレベルと低いレベル上に渡って設けられている。この第２パターンＰ２２は、少なくとも相互間または第１パターンＰ２１との位置関係に疎及び密を有するように配してある。例えば図中の離間距離ｄ２１が疎の配置に関与し、ｄ２２が密の配置に関与する。
【００１６】
第１パターンＰ２１の各開孔部Ｈ２１、第２パターンＰ２２の各開孔部Ｈ２２は、通常工程ならばそれぞれ許容範囲を含めた設計どおりの寸法径でもってゲート電極材料１０５に到達するように形成される。各開孔部Ｈ２１，Ｈ２２は、この寸法測定マークＭＫ２が設けられる製品の最小のデザインルール径、もしくはより厳しい径をもって形成してあるものが含まれる。また、少なくとも離間距離ｄ２２は、この寸法測定マークＭＫ２が設けられる製品の最小のデザインルール、もしくはより厳しい寸法をもって形成してある。
【００１７】
上記第２実施形態に係る寸法測定マークによれば、第１パターンＰ２１により、Ｓ１，Ｓ２というような異なる段差を反映した絶縁膜１０６上に各コンタクトパターンが現出され、第２パターンＰ２２により疎密の違う各コンタクトパターンが現出される。これらのコンタクトパターンの寸法径、形状を測定することにより、製造プロセス初期段階での異常検出に寄与する。また、１つの素子領域に近いコンパクトな領域に検査したいパターンが納められる。これにより、スペース効率を有効に用いることができる。
【００１８】
図３（ａ），（ｂ）は、それぞれ本発明の第３実施形態に係る寸法測定マークの要部構成を示す平面図、３Ｂ−３Ｂ断面図である。この寸法測定マークＭＫ３は、前記第１実施形態と同様に、半導体ウェハ上のスクライブ領域上に設けられるか、集積回路チップ領域の空き領域に設けられるものである。前記第１実施形態または前記第２の実施形態と同様の箇所には同一の符号を付して説明する。半導体基板１０１における段差Ｓ１を含む領域上に、ゲート電極材料１０５が形成され（ゲート絶縁膜不図示）、さらに、段差Ｓ１、Ｓ２を含む領域がカバーできるよう層間の絶縁膜１０６が形成されている。絶縁膜１０６上には、少なくとも段差Ｓ１、Ｓ２に関する高いレベルと低いレベルに渡って複数の開孔部Ｈ３１が形成されている。開孔部Ｈ３１は所定径、かつ所定配列を有し第１パターンＰ３１を構成している。また、第１パターンＰ３１近傍において、同様に絶縁膜１０６上に所定径を有する複数の開孔部Ｈ３２の所定配列でなる第２パターンＰ３２が設けられている。ここでの各開孔部Ｈ３２も段差Ｓ１の反映された高いレベルと低いレベル上に渡って設けられている。この第２パターンＰ３２は、少なくとも相互間または第１パターンＰ３１との位置関係に疎及び密を有するように配してある。例えば図中の離間距離ｄ３１が疎の配置に関与し、ｄ３２が密の配置に関与する。
【００１９】
さらに、開孔部Ｈ３１，Ｈ３２のパターンが形成されていない方の絶縁膜１０６上に金属配線材料３０１が選択的に形成されている。金属配線材料３０１は製造工程中の第１層目アルミ配線材料が用いられる。さらに、絶縁膜１０６及び金属配線材料３０１上を覆う層間の絶縁膜１０７が形成されている。層間の絶縁膜１０７には、少なくとも段差Ｓ１の反映した高いレベルと低いレベルに渡って所定径を有する複数の開孔部Ｈ４１の所定配列でなる第３パターンＰ４１が設けられている。また、第３パターンＰ４１近傍において、同様に絶縁膜１０７上に所定径を有する複数の開孔部Ｈ４２の所定配列でなる第４パターンＰ４２が設けられている。ここでの各開孔部Ｈ４２も段差Ｓ１の反映された高いレベルと低いレベル上に渡って設けられている。この第４パターンＰ４２は、少なくとも相互間または第３パターンＰ４１との位置関係に疎及び密を有するように配してある。例えば図中の離間距離ｄ４１が疎の配置に関与し、ｄ４２が密の配置に関与する。
【００２０】
第１パターンＰ３１の各開孔部Ｈ３１、第２パターンＰ３２の各開孔部Ｈ３２は、通常工程ならばそれぞれ許容範囲を含めた設計どおりの寸法径でもってゲート電極材料１０５や基板１０１に到達するように形成される。第３パターンＰ４１の各開孔部Ｈ４１、第４パターンＰ４２の各開孔部Ｈ４２は、通常工程ならばそれぞれ許容範囲を含めた設計どおりの寸法径でもって金属配線材料３０１に到達するように形成される。各開孔部Ｈ２１，Ｈ２２，Ｈ４１，Ｈ４２は、この寸法測定マークＭＫ３が設けられる製品の最小のデザインルール径、もしくはより厳しい径をもって形成してあるものが含まれる。また、少なくとも離間距離ｄ３２、ｄ４２は、この寸法測定マークＭＫ３が設けられる製品の最小のデザインルール、もしくはより厳しい寸法をもって形成してある。
【００２１】
上記第３実施形態に係る寸法測定マークによれば、第１パターンＰ３１により、Ｓ１，Ｓ２、その他（ゲート電極との段差）というような各種異なる段差を反映した絶縁膜１０６上に各コンタクトパターンが現出され、第２パターンＰ３２により疎密の違う各コンタクトパターンが現出される。さらに、第３パターンＰ４１により、段差Ｓ２を反映した絶縁膜１０７上に各コンタクトパターンが現出され、第４パターンＰ４２により疎密の違う各コンタクトパターンが現出される。これらのコンタクトパターンの寸法径、形状を測定することにより、製造プロセス初期段階での異常検出に寄与する。また、１つの素子領域に近いコンパクトな領域に検査したいパターンが納められる。これにより、スペース効率を有効に用いることができる。
【００２２】
図４（ａ），（ｂ）は、それぞれ本発明の第４実施形態に係る寸法測定マークの要部構成を示す平面図、４Ｂ−４Ｂ断面図である。この寸法測定マークＭＫ４は、前記第１実施形態と同様に、半導体ウェハ上のスクライブ領域上に設けられるか、集積回路チップ領域の空き領域に設けられるものである。前記第１実施形態と同様の箇所には同一の符号を付して説明する。半導体基板１０１における段差Ｓ１を含む領域上に、ゲート電極材料１０５が形成され（ゲート絶縁膜不図示）、さらに、段差Ｓ１、Ｓ２を含む領域がカバーできるよう層間の絶縁膜１０６が形成されている。絶縁膜１０６上には、少なくとも段差Ｓ１の反映した高いレベルと低いレベルに渡ってスリット状の開孔部Ｈ５１が形成されている。絶縁膜１０６上には、段差Ｓ１，Ｓ２を反映して少なくとも高いレベルと低いレベルに渡って所定幅を有する第１パターンＰ５１が設けられている。第１パターンＰ５１は、例えば製造工程中の第１層目アルミ配線材料が用いられ開孔部Ｈ５１を介してゲート電極材料１０５と接続されている。また、第１パターンＰ５１近傍において、第２パターンＰ５２が設けられている。ここでの各第２パターンＰ５２は、段差Ｓ１の高いレベルと低いレベルに渡って所定幅を有し、第１パターンＰ５１と同様に第１層目アルミ配線材料が用いられ開孔部Ｈ５１を介してゲート電極材料１０５と接続されている。この第２パターンＰ５２は、少なくとも相互間または第１パターンＰ５１との位置関係に疎及び密を有するように配してある。例えば図中の離間距離ｄ５１が疎の配置に関与し、ｄ５２が密の配置に関与する。
【００２３】
第１パターンＰ５１、第２パターンＰ５２は、通常のリソグラフィ工程、エッチング工程等を経てパターニングされるならば、許容範囲を含めた設計どおりの寸法で構成される。第１パターンＰ５１、第２パターンＰ５２の幅や、開孔部Ｈ５１は、この寸法測定マークＭＫ４が設けられる製品に則した幅もしくはより厳しい寸法をもって形成してある。
【００２４】
上記第４実施形態に係る寸法測定マークによれば、第１パターンＰ５１により、Ｓ１，Ｓ２というような異なる段差上に配されたパターンが現出され、第２パターンＰ５２により疎密の違う各パターンが現出される。また、これらのパターンは開孔部Ｈ５１を介したゲート電極材料１０５との接続構成も配される。これらのパターンの寸法、形状を測定することにより、製造プロセス初期段階での異常検出に寄与する。また、１つの素子領域に近いコンパクトな領域に検査したいパターンが納められる。これにより、スペース効率を有効に用いることができる。
【００２５】
図５（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５実施形態に係る寸法測定マークの要部構成を示す平面図、５Ｂ−５Ｂ、５Ｃ−５Ｃ断面図である。この寸法測定マークＭＫ５は、前記第１実施形態と同様に、半導体ウェハ上のスクライブ領域上に設けられるか、集積回路チップ領域の空き領域に設けられるものである。前記第１実施形態、第４実施形態と同様の箇所には同一の符号を付して説明する。半導体基板１０１における段差Ｓ１を含む領域上に、ゲート電極材料１０５ａ，１０５ｂが形成され（ゲート絶縁膜不図示）、さらに、段差Ｓ１、Ｓ２を含む領域がカバーできるよう層間の絶縁膜１０６が形成されている。絶縁膜１０６上には、少なくとも段差Ｓ１の反映した高いレベルと低いレベルに渡ってスリット状の開孔部Ｈ５１が形成されている。絶縁膜１０６上には、段差Ｓ１，Ｓ２を反映して少なくとも高いレベルと低いレベルに渡って所定幅を有する第１パターンＰ５１が設けられている。第１パターンＰ５１は、例えば製造工程中の第１層目アルミ配線材料が用いられ開孔部Ｈ５１を介してゲート電極材料１０５ａと接続されている。また、第１パターンＰ５１近傍において、第２パターンＰ５２が設けられている。ここでの各第２パターンＰ５２は、段差Ｓ１の高いレベルと低いレベルに渡って所定幅を有し、第１パターンＰ５１と同様に第１層目アルミ配線材料が用いられ開孔部Ｈ５１を介してゲート電極材料１０５と接続されている。この第２パターンＰ５２は、少なくとも相互間または第１パターンＰ５１との位置関係に疎及び密を有するように配してある。例えば図中の離間距離ｄ５１が疎の配置に関与し、ｄ５２が密の配置に関与する。
【００２６】
さらに、パターンＰ５１，Ｐ５２を覆うように層間の絶縁膜１０７が形成されている。開孔部Ｈ５１が形成されている方の絶縁膜１０７上において、第２パターンＰ５２の第１層目アルミ配線材料に到達する開孔部Ｈ６１が形成されている。そして、第２パターンＰ５２に重なるように第３パターンＰ６１が設けられている。第３パターンＰ６１は、例えば製造工程中の第２層目アルミ配線材料が用いられ開孔部Ｈ６１を介して第２パターンＰ５２と接続されている。
【００２７】
開孔部Ｈ５１、第１パターンＰ５１、第２パターンＰ５２、開孔部Ｈ６１、第３パターンＰ６１は、通常のリソグラフィ工程、エッチング工程等を経てパターニングされるならば、許容範囲を含めた設計どおりの寸法で構成される。第１パターンＰ５１、第２パターンＰ５２の幅や、開孔部Ｈ５１，Ｈ６１は、この寸法測定マークＭＫ５が設けられる製品に則した幅もしくはより厳しい寸法をもって形成してある。
【００２８】
上記第５実施形態に係る寸法測定マークによれば、第１パターンＰ５１により、Ｓ１，Ｓ２というような異なる段差上に配されたパターンが現出され、第２パターンＰ５２により疎密の違う各パターンが現出される。また、これらのパターンは開孔部Ｈ５１を介したゲート電極材料１０５との接続構成も配される。さらに、次の金属配線層の第３パターンＰ６１と第２パターンＰ５２が開孔部Ｈ６１を介して接続される構成も配される。これらのパターンの寸法、形状を測定することにより、製造プロセス初期段階での異常検出に寄与する。また、１つの素子領域に近いコンパクトな領域に検査したいパターンが納められる。これにより、スペース効率を有効に用いることができる。
【００２９】
図６（ａ），（ｂ）は、それぞれ本発明の第６実施形態に係る半導体装置の検査方法を説明するための平面図である。半導体ウェハＷａｆは、半導体プロセス製造途中のものを含み、スクライブ領域ＳＬを隔てて集積回路チップ領域ＣＨＩＰの所定パターンが繰り返し配置されている。スクライブ領域ＳＬ上または各集積回路チップ領域ＣＨＩＰの空き領域に前記図１〜５に示すような寸法測定マークＭＫが設けられている（図６（ａ）または（ｂ））。任意箇所の寸法測定マークどうしの所定部におけるパターン寸法、形状を比較することにより、所定の半導体プロセスに関する異常を検出する。例えば、図のような５箇所近傍に配された寸法測定マークどうしを比較検査する。すなわち、同一パターン領域の画像データを取り込んで信号処理を経て比較検査する。ウェハに反りがあれば、寸法測定マークの所定個所に許容を超えた相違が検出できる。これにより、フォトリソグラフィ工程で問題となるウェハのフラットネス異常やエッチ工程の装置状態変化について初期段階での検出に寄与する。
【００３０】
以上説明したように、本発明によれば、段差上に配された第１パターン、互いにあるいは第１パターンと疎密が違うように配された第２パターンが配される。これらのパターンの寸法、形状を測定することにより、製造プロセス初期段階での異常検出に寄与する。また、スペース効率を有効に用いることができる。この結果、下層の段差とパターン疎密を組み合わせることにより、プロセス初期段階での異常検出が可能な寸法測定マーク、半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る寸法測定マークの要部を示す各図。
【図２】本発明の第２実施形態に係る寸法測定マークの要部を示す各図。
【図３】本発明の第３実施形態に係る寸法測定マークの要部を示す各図。
【図４】本発明の第４実施形態に係る寸法測定マークの要部を示す各図。
【図５】本発明の第５実施形態に係る寸法測定マークの要部を示す各図。
【図６】従来の寸法測定マークの一例を示す平面図。
【符号の説明】
ＭＫ１〜５，ＭＫ…寸法測定マーク、Ｓ１，Ｓ２…段差、Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２，Ｐ５１，Ｐ５２，Ｐ６１…パターン、Ｈ２１，Ｈ３１，Ｈ３２，Ｈ４１，Ｈ４２，Ｈ５１，Ｈ５２…開孔部、１０１…半導体基板、１０２…素子分離領絶縁膜、１０３…素子領域、１０５，１０５ａ，１０５ｂ…ゲート電極材料、１０６，１０７…絶縁膜、３０１…金属配線材料、Ｗａｆ…半導体ウェハ。
【図１】
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【図２】
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【図３】
2004335707.tif 000005
【図４】
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【図５】
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【図６】
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