(57)【要約】【課題】共通メモリのアクセスに必要な時間を予め定めた最大時間よりも必ず小さくすることができるプロセッサシステムを提供する。【解決手段】複数のプロセッサから読出及び書込をする共通メモリと、共通メモリとプロセッサ間のアクセス信号を伝送する信号用リングバスと、タイミング信号を伝送するタイミング用リングバスと、タイミング用リングバスに有限のタイミング値からなるタイミング信号を送信するタイミング生成部と、バス制御部を備えた複数のプロセッサと、信号用リングバスと共通メモリとの間で信号の仲介をするメモリ制御部とを有し、タイミング用リングバスのタイミング信号が予め定められたアクセスタイミング値になったときに指定のプロセッサから共通メモリの読み出しあるいは書き込みができるように構成した。【選択図】　図１
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【特許請求の範囲】
【請求項１】
複数のプロセッサから読出及び書込をする共通メモリと、該共通メモリとプロセッサ間のアクセス信号を伝送する信号用リングバスと、タイミング信号を伝送するタイミング用リングバスと、該タイミング用リングバスに有限のタイミング値からなる前記タイミング信号を送信するタイミング生成部と、バス制御部を備えた複数のプロセッサと、前記信号用リングバスと前記共通メモリとの間で信号の仲介をするメモリ制御部とを有し、
前記バス制御部は一のプロセッサからの指示に基づき、前記タイミング用リングバスのタイミング信号が予め定められたアクセスタイミング値になったときに前記信号用リングバスに対しアクセス信号を入力または出力し、
前記メモリ制御部は、前記信号用リングバスから入力したアクセス信号を前記共通メモリに渡し、該アクセス信号が読出を意味する場合、該共通メモリからのメモリ読出結果を対応するプロセッサへのアクセス信号として前記信号用リングバスへ出力し、前記入力したアクセス信号が書込を意味する場合、前記共通メモリへデータを書き込むことを特徴とする共通メモリを備えたプロセッサシステム。
【請求項２】
前記プロセッサは、プロセッサ・コアと、該プロセッサ・コア側と前記バス制御部側から独立に読み書きできるデュアルポートメモリと、共通メモリアクセス指示内容を格納する要求レジスタと、共通メモリ読み出し指示内容を格納する応答レジスタと、前記要求レジスタへの書き込みと読み出しに合わせてセットとリセットが行われる要求フラグと、前記応答レジスタへの書き込みと読み出しに合わせてセットとリセットが行われる応答フラグとを有し、
前記バス制御部は、
ランダム書き込みが可能な終了ビットを付加した共通メモリアクセス指示内容を格納する変則的なＦＩＦＯ構造のメモリで構成され、前記要求フラグがセットならば前記要求レジスタに格納されている共通メモリアクセス指示内容を格納してから該要求フラグをリセットする一方で、前記終了ビットを順に調べてセットになっているとき、前記応答フラグがリセットならば前記応答レジスタに格納されている共通メモリアクセス指示内容から共通メモリ読み出し指示内容を生成して格納してから該応答フラグをセットする要求キューと、
アクセス信号を送信または受信できる予め定めたアクセスタイミング値を記憶するタイミングメモリと、
前記要求キューに格納されている共通メモリアクセス指示内容を読み出し、これに基づいてアクセス信号を生成する一方で、前記タイミングメモリからアクセスタイミング値を知り、前記タイミング用リングバスのタイミング値が該アクセスタイミング値と一致したとき、前記信号用リングバスへ前記アクセス信号を送信する送信制御部と、
前記タイミングメモリからアクセスタイミング値を知り、前記タイミング用リングバスのタイミング値が該アクセスタイミング値と一致したとき、前記信号用リングバスからアクセス信号を受信し、メモリ読み出し結果を抽出してデュアルポートメモリの対応するアドレスに格納し、前記要求キューの対応する終了ビットをセットする受信制御部とを有することを特徴とする請求項１記載の共通メモリを備えたプロセッサシステム。
【請求項３】
前記信号用リングバスと前記メモリ制御部との間に、各プロセッサからのアクセス信号に対して優先順位を付けて仲介処理をする乗換え回路を付加したことを特徴とする請求項１または２いずれか記載の共通メモリを備えたプロセッサシステム。
【請求項４】
複数のプロセッサから読出および書込をする前記共通メモリと、前記複数のプロセッサの一部を結び、前記共通メモリとの間のアクセス信号を伝送する第一の信号用リングバスと、前記複数のプロセッサの残りと前記共通メモリとを結び、前記共通メモリとの間のアクセス信号を伝送する第二の信号用リングバスと、前記第一の信号用リングバスと並行しタイミング信号を伝送する第一のタイミング用リングバスと、前記第二の信号用リングバスと並行しタイミング信号を伝送する第二のタイミング用リングバスと、有限のタイミング値からなるタイミング信号を前記第一のタイミング用リングバスに送信するタイミング生成部と、前記複数のプロセッサにそれぞれ備えられたバス制御部と、前記第一の信号用リングバスと前記第二の信号用リングバスとの間で前記アクセス信号を仲介し、前記第一のタイミング用リングバスと前記第二のタイミング用リングバスとの間で前記タイミング信号を仲介する乗換え回路と、前記第二の信号用リングバスと前記共通メモリとの間の信号の仲介をするメモリ制御部とを有し、
前記バス制御部はそれぞれ、前記タイミング用リングバスのタイミング信号が予め定められた値になったときに前記信号用リングバスに対し前記アクセス信号を入力または出力し、
前記乗換え回路は、前記第一の信号用リングバスに接続される各プロセッサからの前記アクセス信号に対して優先順位を付けて仲介処理をし、
前記メモリ制御部は、前記信号用リングバスから入力したアクセス信号を前記共通メモリに渡し、該アクセス信号が読み出しを意味する場合、該共通メモリからのメモリ読出結果を対応するプロセッサへのアクセス信号として前記信号用リングバスへ出力し、前記入力したアクセス信号が書き込みを意味する場合、前記共通メモリへデータを書き込むことを特徴とする共通メモリを備えたプロセッサシステム。
【請求項５】
前記乗換え回路は、前記信号用リングバスからの前記アクセス信号を受信する上り受信部と、該上り受信部からのアクセス信号を一時的に蓄積する上り優先キュー及び上り一般キューと、該上り優先キュー及び該上り一般キューからのアクセス信号を読み出しメモリ制御へ渡す上り送信部と、前記メモリ制御部からの前記アクセス信号を受信する下り受信部と、該下り受信部からの前記アクセス信号を一時的に蓄積する下りキューと、該下りキューからのアクセス信号を読み出し前記信号用リングバスへ送信する下り受信部とを有し、
前記上り受信部は、前記アクセス信号が到来したときの前記タイミング用リングバスのタイミング値に応じて、最初に前記上り優先キューから読み出しを行い、該上り優先キューが空のときに前記上り一般キューから読み出しを行い、前記アクセス信号を前記信号用リングバスへ渡すことを特徴とする請求項３または４いずれか記載の共通メモリを備えたプロセッサシステム。
【請求項６】
前記デュアルポートメモリを送信専用と受信専用の２つに分けたことを特徴とする請求項１乃至５いずれか記載の共通メモリを備えたプロセッサシステム。
【請求項７】
前記デュアルポートメモリの代わりに、前記バス制御部側から同時に読み出し及び書き込むができるよう専用レジスタ回路で構成した記憶素子を用いることを特徴とする請求項１乃至５いずれか記載の共通メモリを備えたプロセッサシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のプロセッサから１つの共通メモリをアクセスするように構成されたプロセッサシステム関し、特に共通メモリへのアクセスに必要な時間を予め決めた最大時間よりも必ず小さくすることが可能な共通メモリを備えたプロセッサシステムに関する。
【０００２】
【従来の技術】
複数のプロセッサで共通のメモリをアクセスする共通メモリを備えたプロセッサシステムとして、従来、例えば特開平１１−１３４３１２に記述されるようなリングバスを用いた方式が提案されている。この方式では、共通メモリをアクセスしたいプロセッサは、まず、ブロードキャスト信号として要求信号を送信し、他のプロセッサからのアクセスに対して邪魔をせず、また、他のプロセッサからのアクセスで邪魔をされないことを確認した後、実際に共通メモリへのアクセスを行うことができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述した従来の共通メモリを備えたプロセッサシステムでは、共通メモリをアクセスしたいときに、リングバスが他のプロセッサからのアクセスで使われていた場合、リングバスが空くまで待ち時間が必要になる。特に、多くのプロセッサが同時にアクセスを要求するような状況では、この待ち時間が大きくなり、共通メモリのアクセスに必要な時間を正確に見積ることができず、場合によっては、アクセスを諦めなければならない状況もあり得るという問題点があった。
本発明は、以上の点を考慮してなされたものであり、共通メモリのアクセスに必要な時間を予め定めた最大時間よりも必ず小さくできる共通メモリを備えたプロセッサシステムを提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記目的を達成するため本発明は、複数のプロセッサから読出及び書込をする共通メモリと、該共通メモリとプロセッサ間のアクセス信号を伝送する信号用リングバスと、タイミング信号を伝送するタイミング用リングバスと、該タイミング用リングバスに有限のタイミング値からなる前記タイミング信号を送信するタイミング生成部と、バス制御部を備えた複数のプロセッサと、前記信号用リングバスと前記共通メモリとの間で信号の仲介をするメモリ制御部とを有し、前記バス制御部は一のプロセッサからの指示に基づき、前記タイミング用リングバスのタイミング信号が予め定められたアクセスタイミング値になったときに前記信号用リングバスに対しアクセス信号を入力または出力し、前記メモリ制御部は、前記信号用リングバスから入力したアクセス信号を前記共通メモリに渡し、該アクセス信号が読み出しを意味する場合、該共通メモリからのメモリ読出結果を対応するプロセッサへのアクセス信号として前記信号用リングバスへ出力し、前記入力したアクセス信号が書き込みを意味する場合、前記共通メモリへデータを書き込むことをように構成したものである。
【０００５】
【発明の実施の形態】
図１は、本発明の共通メモリを備えたプロセッサシステムの第一の実施形態を示すブロック図である。図１は、５個のプロセッサで１つの共通メモリをアクセスする場合を示している。図１において、１１１、１１２、１１３、１１４、１１５はプロセッサ、１２１、１２２、１２３、１２４、１２５はバス制御部、１３はタイミング生成部、１４は信号用リングバス、１５はタイミング用リングバス、１６はメモリ制御部、１７は共通メモリである。
【０００６】
タイミング生成部１３は、巡回的なタイミング値からなるタイミング信号を発生し、タイミング用リングバス１５へ送信する。ここでは、タイミング値は、例えば、０から７まで１ずつ増えた後で０に戻るような巡回的な値をとることを仮定している。
【０００７】
一例としてプロセッサ１１１とバス制御部１２１を例に、共通メモリ１７へのアクセス動作を説明する。プロセッサ１１１は、共通メモリ１７に対し書き込みまたは読み出しをしたい場合、バス制御部１２１へアクセス信号の送信を指示する。バス制御部１２１は、プロセッサ１１１からの指示を受けて、アクセス信号を生成し、タイミング用リングバス１５のタイミング値が予め定められたアクセスタイミング値になったときに、信号用リングバス１４へアクセス信号を送信する。ここでは、アクセスタイミング値として、バス制御部１２１、１２２、１２３、１２４、及び１２５に対して、それぞれ、０、１、２、３、４、及び５が設定されているものと仮定する。このため、バス制御部１２１は、タイミング用リングバス１５のタイミング値が０のときに、信号用リングバス１４へアクセス信号を送信する。アクセス信号には、書き込みと読み出しの区別、プロセッサ１１１に対応する送信元アドレス、共通メモリアドレス、書き込みの場合は書き込みデータなどの情報が含まれている。
【０００８】
メモリ制御部１６は、常に信号用リングバス１４を監視しており、アクセス信号が来たら受信する。そして、受信したアクセス信号が書き込みを意味していたら、共通メモリアドレスと書き込みデータを抽出し、共通メモリ１７の共通メモリアドレスへ書き込みデータを書き込む。一方、受信したアクセス信号が読み出しを意味していたら、送信元アドレスと共通メモリアドレスを抽出し、共通メモリ１７の共通メモリアドレスから読み出しを行う。
【０００９】
読み出し処理の場合、読み出し結果は、一般に時間的に遅れて、共通メモリ１７から出力される。メモリ制御部１６は、読み出し結果からアクセス信号を生成し、プロセッサ１１１に対応する送信元アドレスに対して予め定められたアクセスタイミング値が０であることから、タイミング用リングバス１５のタイミング値が０のときに、信号用リングバス１４へアクセス信号を送信する。
【００１０】
バス制御部１２１は、タイミング用リングバス１５のタイミング値が０のときに、アクセス信号の受信を行う。そして、アクセス信号から読み出し結果を抽出し、プロセッサ１１１へ渡すことで、プロセッサ１１１は共通メモリからの読み出し処理を完了する。なおこの例では、アクセスタイミング値として、全て１つの値のみを仮定したが、複数の値を設定することも可能である。すなわち、例えば、タイミング値６と７が未割り当てになっているので、これをバス制御部１２１に割り当てれば、バス制御部１２１からの共通メモリアクセス効率、すなわち、プロセッサ１１１からの共通メモリアクセス効率を向上できる。
【００１１】
図２は、本発明のプロセッサシステムにおけるプロセッサ及びバス制御部の構成例を示すブロック図である。図２において、２１はプロセッサ、２２はバス制御部、２１１はプロセッサ・コア、２１２はデュアルポートメモリ（以下、ＤＰメモリと略す）、２１３は応答レジスタ、２１４は要求レジスタ、２１５は応答フラグ、２１６は要求フラグ、２２１は要求キュー、２２２はタイミングメモリ、２２３は送信制御部、２２４は受信制御部である。先の説明と同様に、一例として図１のプロセッサ１１１とバス制御部１２１について説明する。
【００１２】
プロセッサ１１１（図２では、プロセッサ２１に対応する）から、共通メモリ１７に対し書き込みまたは読み出しをしたい場合、プロセッサ・コア２１１は、要求フラグ２１６の状態を調べる。要求フラグ２１６は、セットとリセットの２状態を有する１ビットのフラグであり、共通メモリアクセス要求があるときにはセット、ないときにはリセットとなる。プロセッサ・コア２１１は、要求フラグ２１６がリセットであれば、要求レジスタ２１４に、書き込みと読み出しの区別、共通メモリアドレス、書き込みの場合は書き込みデータが格納されているＤＰメモリ・アドレスを格納し、その後、要求フラグ２１６をセットする。もし、要求フラグ２１６がセットになっていれば、先行する共通メモリアクセス要求が未だ処理されていないため、プロセッサ・コア２１１は処理を待たなければならない。
【００１３】
バス制御部１２１（図２では、バス制御部２２に対応する）は、要求フラグ２１６を監視し、これがセットになっているとき、要求レジスタ２１４の内容を読み出し、要求キュー２２１へ内容を格納し、要求フラグ２１６をリセットする。要求キュー２２１は、ランダム書き込みが可能な終了ビットを付加した変則的なＦＩＦＯ構造のメモリであり、終了ビット以外は、先に格納された内容から順に読み出すことができる。
【００１４】
タイミングメモリ２２２は、バス制御部１２１に対して予め定められた送信または受信を許すアクセスタイミング値を記憶している。バス制御部１２１に対するアクセスタイミング値は０と仮定する。
【００１５】
送信制御部２２３は、要求キュー２２１から最も先に書き込まれた内容を読み出し、これに基づいて、アクセス信号を生成する。アクセス信号には、書き込みと読み出しの区別、プロセッサ１１１に対応する送信元アドレス、共通メモリアドレス、書き込みの場合はＤＰメモリのＤＰメモリアドレスから得られる書き込みデータなどの情報が含まれている。一方、送信制御部２２３は、タイミングメモリ２２２から、アクセスタイミング値０を知り、タイミング用リングバス１５のタイミング値が０のときに、信号用リングバス１４へアクセス信号を送信する。また、送信制御部２２３は、読み出し処理の場合は、要求キュー２２１の対応する終了ビットをセットする。もし、要求キュー２２１に読み出す内容がなければ、読み出す内容が格納されるのを待つことになる。
【００１６】
メモリ制御部１６は、常に信号用リングバス１４を監視しており、アクセス信号が来たら受信する。そして、受信したアクセス信号が書き込みを意味していたら、共通メモリアドレスと書き込みデータを抽出し、共通メモリ１７の共通メモリアドレスへ書き込みデータを書き込む。一方、受信したアクセス信号が読み出しを意味していたら、送信元アドレスと共通メモリアドレスを抽出し、共通メモリ１７の共通メモリアドレスから読み出しを行う。
【００１７】
読み出し処理の場合、読み出し結果は、一般に時間的に遅れて、共通メモリ１７から出力される。メモリ制御部１６は、読み出し結果からアクセス信号を生成し、プロセッサ１１１に対応する送信元アドレスに対して予め定められたアクセスタイミング値が０であることから、タイミング用リングバス１５のタイミング値が０のときに、信号用リングバス１４へアクセス信号を送信する。
【００１８】
バス制御部１２１（図２では、バス制御部２２に対応する）において、受信制御部２２４は、タイミング用リングバス１５のタイミング値が０のときに、アクセス信号の受信を行う。そして、アクセス信号から読み出し結果とＤＰメモリアドレスを抽出し、ＤＰメモリ２１２のＤＰメモリアドレスへ読み出し結果を書き込み、その後、要求キュー２２１の対応する終了ビットをセットする。ＤＰメモリ２１２は、受信制御部２２４からの書き込みと送信制御部２２３への読み出しを同時に行うことはできないのが普通である。しかし、送信制御部２２３において書き込み処理のためにアクセス信号を生成する場合、送信に先行してＤＰメモリ２１２からの読み出しが行われるため、特に問題になることは少ないと考えられる。
【００１９】
要求キュー２２１は、終了ビットを順に調べ、それがセットされていたら、応答フラグ２１５の状態を調べる。応答フラグ２１５は、セットとリセットの２状態を有する１ビットのフラグであり、共通メモリ読み出し結果があるときにはセット、ないときにはリセットとなる。要求キュー２２１は、応答フラグ２１５がリセットであれば、応答レジスタ２１３に、共通メモリアドレス、ＤＰメモリ・アドレスを格納し、その後、応答フラグ２１５をセットする。もし、応答フラグ２１５がセットになっていれば、先行する共通メモリ読み出し結果が未だ処理されていないため、要求キュー２２１は処理を待たなければならない。
【００２０】
プロセッサ１１２（図２では、プロセッサ２１に対応する）において、プロセッサ・コア２１１は、応答フラグ２１５の状態を調べ、これがセットされていれば、応答レジスタ２１３の内容を読み出し、ＤＰメモリ２１２のＤＰメモリ・アドレスから共通メモリの読み出し結果を読む。その後、プロセッサ・コア２１１は、応答フラグ２１５をリセットしてから、必要な処理を行うことができる。
【００２１】
先に、図２におけるプロセッサ２１では、送信及び受信したデータを格納するために、ＤＰメモリ２１２を用いているため、受信制御部２２４からの書き込みと送信制御部２２３への読み出しを同時にできないが、通常は問題にならないと記述した。しかし、特定のプロセッサに連続する複数のアクセスタイミング値を割り当てるような場合には、送信制御部２２３における後方のアクセスタイミング値でのアクセス信号の送信のためのＤＰメモリ２１２からの読み出しが、受信制御部２２４における前方のアクセスタイミング値での受信によるＤＰメモリ２１２への書き込みと一致することが起こり得る。このような場合、送信専用と受信専用のＤＰメモリを設ける、あるいは、ＤＰメモリではなく同時に送受信可能な専用回路を設けるなどの工夫を行い、ＤＰメモリ２１２において書き込みと読み出しを同時に行うことができるようにして、解決することも可能である。
【００２２】
図３は、本発明のプロセッサシステムの第二の実施形態を示すブロック図である。図３は、図１と同様に、５個のプロセッサで１つの共通メモリをアクセスする場合を示している。図３において、３１は乗換え回路であり、図１と同じ構成要素には同じ符号が付されている。
【００２３】
乗換え回路３１は、信号用リングバス１４を伝送されてくるアクセス信号に対して、優先順位を付けてから、メモリ制御部１６との仲介をする回路である。各プロセッサに対応する各バス制御部からのアクセス信号は、固有のタイミング値において乗換え回路に到着するため、優先順位処理は、タイミング用リングバス１５のタイミング値のみを用いて行うことができる。このような構成とすることで、優先的に共通メモリをアクセスする必要があるプロセッサからの共通メモリアクセスを確実に行うことが可能になる。
【００２４】
図４は、本発明の乗換え回路の構成例を示すブロック図である。図４において、４１は上り受信部、４２は上り優先キュー、４３は上り一般キュー、４４は上り送信部、４５は下り受信部、４６は下りキュー、４７は下り送信部である。上り優先キュー４２、上り一般キュー４３、及び下りキュー４６は、それぞれＦＩＦＯ構造のメモリで構成される。
【００２５】
上り受信部４１は、信号用リングバス１４からのアクセス信号を受信し、タイミング用リングバス１５のタイミング値に応じて、上り優先キュー４２または上り一般キュー４３を選択し、アクセス信号を格納する。上り送信部４４は、まず、上り優先キュー４２から読み出しを行い、上り優先キュー４２が空のときのみ上り一般キュー４３から読み出しを行い、読み出したアクセス信号をメモリ制御部へ渡す。もし、上り優先キュー４２と上り一般キュー４３共に空ならば、上り送信部４４は、処理を待つことになる。
【００２６】
下り受信部４５は、メモリ制御部からの共通メモリ読み出し結果を含むアクセス信号を受信し、下りキュー４６へ格納する。下り送信部４７は、下りキュー４６からアクセス信号を読み出し、アクセス信号内の送信元アドレスに対するアクセスタイミング値を調べて、タイミング用リングバス１５のタイミング値がアクセスタイミング値に一致するときに、信号用リングバスへアクセス信号を送信する。
【００２７】
図５は、本発明のプロセッサシステムの第三の実施形態を示すブロック図である。図５は、一例として、全部で７個のプロセッサで１つの共通メモリをアクセスする場合を示している。図５において、５１１、５１２はプロセッサ、５２１、５２２はバス制御部、５３は第一の信号用リングバス、５４は第一のタイミング用リングバス、５５は第二の信号用リングバス、５６は第二のタイミング用リングバスであり、図１及び３と同じ構成要素には同じ符号が付されている。
【００２８】
図５では、それぞれ２つの信号用リングバス５３、５５とタイミング用リングバス５４、５６を設け、これらの間を乗換え回路３１で結んでいる。また、５つのプロセッサ１１１、１１２、１１３、１１４、及び１１５と対応するバス制御部１２１、１２２、１２３、１２４、及び１２５は第一の信号用リングバス５３と第一のタイミング用リングバス５４に接続され、他の２つのプロセッサ５１１及び５１２と対応するバス制御部５２１及び５２２、そして、メモリ制御部１６とそれに繋がる共通メモリ１７は第二の信号用リングバス５５と第二のタイミング用リングバス５６に接続されている。このような構成にすることで、第二の信号用リングバス５５に接続された２つのプロセッサからの共通メモリアクセスを最優先で行うようにし、更に、第一の信号用リングバス５３に接続された５つのプロセッサの間でも優先順位付けを行うことで、きめ細かい共通メモリアクセスの優先順位処理を行うことが可能になる。
【００２９】
以上、共通メモリにアクセスするプロセッサシステムについて説明したが、本発明は、上述したような実施形態に限定されるものではなく、他にも、本発明の主旨を逸脱しない範囲で、様々な変形実施可能であることは勿論である。
【発明の効果】
以上詳細に説明したように、本発明によれば、各プロセッサからの共通メモリアクセスを予め定めたタイミング用リングバスのタイミング値を条件に制御できるため、予め設定した速度で共通メモリをアクセスすることができ、共通メモリのアクセスに必要な時間を予め定めた最大時間よりも必ず小さくすることができる共通メモリを備えたプロセッサシステムを提供することができる。
【図面の簡単な説明】
【図１】本発明の共通メモリを備えたプロセッサシステムの第一の実施形態を示すブロック図である。
【図２】本発明の共通メモリを備えたプロセッサシステムにおけるプロセッサ及びバス制御部の構成例を示すブロック図である。
【図３】本発明の共通メモリを備えたプロセッサシステムの第二の実施形態を示すブロック図である。
【図４】本発明の乗換え回路の構成例を示すブロック図である。
【図５】本発明の共通メモリを備えたプロセッサシステムの第三の実施形態を示すブロック図である。
【符号の説明】
１１１、１１２、１１３、１１４，１１５：プロセッサ、１２１、１２２、１２３、１２４、１２５：バス制御部、１３：タイミング生成部、１４：信号用リングバス、１５：タイミング用リングバス、１６：メモリ制御部、１７：共通メモリ、２１：プロセッサ、２２：バス制御部、２１１：プロセッサ・コア、２１２：デュアルポートメモリ、２１３：応答レジスタ、２１４：要求レジスタ、２１５：応答フラグ、２１６：要求フラグ、２２１：要求キュー、２２２：タイミングメモリ、２２３：送信制御部、２２４：受信制御部、３１：乗換え回路、４１：上り受信部、４２：上り優先キュー、４３：上り一般キュー、４４：上り送信部、４５：下り受信部、４６：下りキュー、４７：下り送信部、５１１、５１２：プロセッサ、５２１、５２２：バス制御部、５３：第一の信号用リングバス、５４：第一のタイミング用リングバス、５５：第二の信号用リングバス、５６：第二のタイミング用リングバス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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