(57)【要約】【課題】低コストで、電子機器のメモリオンボード書込み方法を実現することを目的とする。【解決手段】回路基板ＰＢのフラッシュメモリ３ｐと前記回路基板ＰＢと同様の回路構成からなるマスタボードのフラッシュメモリ３ｍのアドレスライン、データライン、制御ラインそれぞれの同一信号線をピン接触等により共通接続し、回路基板ＰＢのＣＰＵバス権をマスタボードＭＢのＣＰＵに移行して、マスタボードＭＢのＣＰＵの出力信号によって、フラッシュメモリ３ｐおよびフラッシュメモリ３ｍのいずれか１つのみをチップイネーブルとする制御を行い、マスタボードＭＢからプログラムを回路基板ＰＢのフラッシュメモリ３ｐにコピーするオンボード書込みを行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
回路基板に第１のフラッシュメモリを装着したままで、前記第１のフラッシュメモリにプログラムを書込む電子機器のメモリオンボード書込み装置であって、
ＣＰＵと、
ブートプログラムが記憶される第２のフラッシュメモリと、
前記第２のフラッシュメモリのアドレスライン、データライン、および制御ラインと前記第１のフラッシュメモリのアドレスライン、データライン、および制御ラインとを共通バスとして接続する手段と、
前記ＣＰＵによって前記第１のフラッシュメモリに書込むプログラムが提供されるプログラム提供手段と、
起動時に、前記共通バスのバス使用権を有効にする信号を前記回路基板から受信し、これに応じて、前記ＣＰＵが前記第２のフラッシュメモリの前記ブートプログラムを実行する間、前記第１のフラッシュメモリを書込・読出し禁止状態にし、前記ＣＰＵが前記プログラム提供手段からプログラムを読出して前記第１のフラッシュメモリに出力する間、前記第１のフラッシュメモリを書込可能状態にする制御信号を前記第１のフラッシュメモリに出力する手段とを有し、
前記ＣＰＵによって前記プログラム提供手段から読出した前記プログラムを前記第１のフラッシュメモリに書込むことを特徴とする電子機器のメモリオンボード書込み装置。
【請求項２】
前記第２のフラッシュメモリは、前記制御信号によって前記ブートプログラムが読み出されている間、書込・読出し可能状態に設定され、前記第１のフラッシュメモリに前記プログラムが書込まれている間、書込・読出し禁止状態に設定されることを特徴とする請求項１記載の電子機器のメモリオンボード書込み装置。
【請求項３】
前記プログラム提供手段は不揮発性メモリまたは他のプログラム開発装置であることを特徴とする請求項１記載の電子機器のメモリオンボード書込み装置。
【請求項４】
前記制御信号は、第１および第２のフラッシュメモリに対する動作・非動作制御信号であること特徴とする請求項１又は請求項２記載の電子機器のメモリオンボード書込み装置。
【請求項５】
回路基板に装着したフラッシュメモリにプログラムを書込むメモリオンボード書込み装置を有する電子機器であって、
前記回路基板は、
第１のＣＰＵと、
第１のフラッシュメモリと、
前記第１のＣＰＵと前記第１のフラッシュメモリとの間のアドレスライン、データライン、および制御ラインに接続される第１の接続手段とを有し、
前記メモリオンボード書込み装置は、
第２のＣＰＵと、
ブートプログラムが記憶される第２のフラッシュメモリと、
前記第２のＣＰＵと前記第２のフラッシュメモリとの間のアドレスライン、データライン、および制御ラインに接続され、且つ前記第１の接続手段と接続して共通バスを構成する第２の接続手段と、
前記ＣＰＵによって前記第１のフラッシュメモリに書込むプログラムが提供されるプログラム提供手段と、
起動時に、前記共通バスのバス使用権を有効にする信号を前記第１のＣＰＵから受信し、これに応じて、前記第２のＣＰＵが前記第２のフラッシュメモリの前記ブートプログラムを実行する間、前記第１のフラッシュメモリを書込・読出し禁止状態にし、前記第２のＣＰＵが前記プログラム提供手段からプログラムを読出して前記第１のフラッシュメモリに出力する間、前記第１のフラッシュメモリを書込・読出し可能状態にする制御信号を前記第１のフラッシュメモリに出力する手段とを有し、
前記第２のＣＰＵによって前記プログラム提供手段から読出した前記プログラムを前記第１のフラッシュメモリに書込むことを特徴とする電子機器。
【請求項６】
前記第２のフラッシュメモリは、前記制御信号によって前記ブートプログラムが読み出されている間、書込・読出し可能状態に設定され、前記第１のフラッシュメモリに前記プログラムが書込まれている間、書込・読出し禁止状態に設定されることを特徴とする請求項５記載の電子機器。
【請求項７】
起動時に、前記メモリオンボード書込み装置から前記第１のＣＰＵに前記共通バスの使用権を要求する信号を送信し、この信号に応答して前記第１のＣＰＵから前記メモリオンボード書込み装置に前記バス使用権を有効とする信号が出力されることを特徴とする請求項５記載の電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器のメモリオンボード書込み装置および電子機器に関する。
【０００２】
【従来の技術】
マイクロコンピュータ等を利用して動作する電子機器では、その動作プログラムやデータ（以下プログラムと称す）をその電子機器の製造時にメモリに書込む。また調整時や稼動後にそのプログラムを修正する必要がある時には、そのメモリの記憶内容の一部を変更、あるいは、全面書き換えを行う事が必要である。
【０００３】
プログラムが書込まれたメモリは、ソケットを介して回路基板に実装される。
プログラム変更等については、このメモリをソケットから脱着交換して対処したが、作業効率や製品信頼性確保等の理由から、メモリを回路基板上に半田付けで取付けたままで、メモリにプログラムの書込みや変更を行うオンボード書込み方法も採用されている。
【０００４】
近年、フラッシュメモリなど電気的消去可能な不揮発性メモリを利用し、製品出荷後の機能向上をこのオンボード書込み方法によるプログラムの更新によって行う電子機器が多く生まれている。
【０００５】
このフラッシュメモリの更新をするため、電子機器には、そのフラッシュメモリのプログラムを書き換えるライタプログラムを持つよう構成されている。
また、書き換えライタプログラムはブートプログラムの構成の一部となりシステムのプログラム更新に利用する。また、その電子機器の製造時に最初にプログラムの書込みを行う時にも、ライタプログラムを起動させて製品のフラッシュメモリにプログラムを書込む。
【０００６】
近年では製品のプログラムサイズが大きく、ライタプログラムが複雑化し、また書込み時間が大きくなることを防ぐため、電子機器には、サイズの小さなブートプログラムのみを記憶し、サイズの大きなプログラムはそのブートプログラムを起動することで、製品自らは、外部装置等（オンボードライタ）を使ってプログラム書込みを行っている。
【０００７】
図３は、従来のオンボード書換えによるプログラムの更新に対応した電子機器の構成を示すブロック図であって、電子機器は、ＣＰＵ１０１、プログラムを実行する際のワークメモリＤＲＡＭ１０２、プログラムを記憶しているフラッシュメモリ１０３および、不揮発性メモリＩ／Ｆ（インタフェースをＩ／Ｆと記す）１０４、および不揮発性メモリ１０５から構成される。
【０００８】
不揮発性メモリＩ／Ｆ１０４は、例えばスマートメディア（登録商標）のような不揮発性メモリ１０５をＣＰＵ１０１に接続するためのインタフェースで、ここに装着された不揮発性メモリ１０５にフラッシュメモリ１０３に書込むプログラムが記憶されている。
【０００９】
図４は、従来の電子機器に搭載されたフラッシュメモリのオンボード書込みの手順を説明するフローチャートであり、以下、図４を参照してオンボード書込み手順を説明する。
【００１０】
フラッシュメモリ１０３にプログラムを書込む時には、電子機器の電源が投入されるとフラッシュメモリ１０３に書込まれていたブートプログラムがワークメモリであるＤＲＡＭ１０２へコピーされる（図４のステップｓ１０１）。そしてＣＰＵ１０１は、ＤＲＡＭ１０２にコピーされたブートプログラムを実行する（ステップｓ１０２）。
【００１１】
このブートプログラムは、不揮発性メモリＩ／Ｆ１０４に装着されている不揮発性メモリ１０５からプログラムを読取り、それを更にフラッシュメモリ１０３に書込む（ステップｓ１０２）。
【００１２】
なお、この不揮発性メモリＩ／Ｆ１０４には、不揮発性メモリ１０５の代わりにプログラムエミュレータのようなプログラム開発装置、もしくはメモリライタの様にＣＰＵ１０１に対してフラッシュメモリ１０３に記憶するプログラムを供給する装置が接続され、そこからフラッシュメモリ１０３に書込むプログラムをダウンロードして、書込みを行うものもある。
【００１３】
しかし、このようなフラッシュメモリをオンボードにより書込むためのオンボードライタを各機器に合せ開発する為のコストが都度発生するので、その開発コストを削減する為に汎用のオンボードライタ、例えば、ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）と呼ばれる方法などを用いてプログラムをメモリに書込む場合が増えている（例えば、非特許文献１参照。）。
【００１４】
ところが、ＪＴＡＧを用いたメモリ書込み方法では、電子機器に搭載されているＣＰＵがＪＴＡＧに対応している必要があり、廉価で小型のＣＰＵではＪＴＡＧに対応できない。また、ＪＴＡＧでは、電子機器の機種や機能毎にメモリ書込みを行うためのプログラムを開発することが必要であるほか、ＪＴＡＧ機器の装置コストも高く、コスト面の削減効果が必ずしも充分でない問題があった。
【００１５】
【非特許文献１】
坂巻佳壽美著「ＪＴＡＧテストの基礎と応用」ＣＱ出版社、１９９８年１２月１日
【００１６】
【発明が解決しようとする課題】
従来の電子機器にメモリを回路基板に装着したままでプログラムを書込むオンボード書込み方法は、メモリにプログラムを書込む専用のライタの開発コストを要し、ＪＴＡＧのような汎用のメモリ（プログラム）ライタでも書込みプログラムの開発や装置のコストがかかる問題があった。
【００１７】
本発明は上記問題を解決するためになされたもので、低コストで、簡単な制御でオンボードメモリにプログラムを書込む電子機器のメモリオンボード書込み装置および電子機器を実現することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の電子機器のメモリオンボード書込み装置は、回路基板に第１のフラッシュメモリを装着したままで、前記第１のフラッシュメモリにプログラムを書込む電子機器のメモリオンボード書込み装置であって、ＣＰＵと、ブートプログラムが記憶される第２のフラッシュメモリと、前記第２のフラッシュメモリのアドレスライン、データライン、および制御ラインと前記第１のフラッシュメモリのアドレスライン、データライン、および制御ラインとを共通バスとして接続する手段と、前記ＣＰＵによって前記第１のフラッシュメモリに書込むプログラムが提供されるプログラム提供手段と、起動時に、前記共通バスのバス使用権を有効にする信号を前記回路基板から受信し、これに応じて、前記ＣＰＵが前記第２のフラッシュメモリの前記ブートプログラムを実行する間、前記第１のフラッシュメモリを書込・読出し禁止状態にし、前記ＣＰＵが前記プログラム提供手段からプログラムを読出して前記第１のフラッシュメモリに出力する間、前記第１のフラッシュメモリを書込可能状態にする制御信号を前記第１のフラッシュメモリに出力する手段とを有し、前記ＣＰＵによって前記プログラム提供手段から読出した前記プログラムを前記第１のフラッシュメモリに書込むことを特徴とする。
【００１９】
また、本発明の電子機器は、回路基板に装着したフラッシュメモリにプログラムを書込むメモリオンボード書込み装置を有する電子機器であって、前記回路基板は、第１のＣＰＵと、第１のフラッシュメモリと、前記第１のＣＰＵと前記第１のフラッシュメモリとの間のアドレスライン、データライン、および制御ラインに接続される第１の接続手段とを有し、前記メモリオンボード書込み装置は、第２のＣＰＵと、ブートプログラムが記憶される第２のフラッシュメモリと、前記第２のＣＰＵと前記第２のフラッシュメモリとの間のアドレスライン、データライン、および制御ラインに接続され、且つ前記第１の接続手段と接続して共通バスを構成する第２の接続手段と、前記ＣＰＵによって前記第１のフラッシュメモリに書込むプログラムが提供されるプログラム提供手段と、起動時に、前記共通バスのバス使用権を有効にする信号を前記第１のＣＰＵから受信し、これに応じて、前記第２のＣＰＵが前記第２のフラッシュメモリの前記ブートプログラムを実行する間、前記第１のフラッシュメモリを書込・読出し禁止状態にし、前記第２のＣＰＵが前記プログラム提供手段からプログラムを読出して前記第１のフラッシュメモリに出力する間、前記第１のフラッシュメモリを書込・読出し可能状態にする制御信号を前記第１のフラッシュメモリに出力する手段とを有し、前記第２のＣＰＵによって前記プログラム提供手段から読出した前記プログラムを前記第１のフラッシュメモリに書込むことを特徴とする電子機器。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００２１】
図１は、本発明の電子機器のメモリオンボード書込み装置の実施の形態を示すブロック図である。
【００２２】
図１において、電子機器の回路基板ＰＢは、ＣＰＵ１ｐ、プログラムを実行する際のワークメモリＤＲＡＭ２ｐ、プログラムを記憶するフラッシュメモリ３ｐ、コネクタ６ｐ（端子Ａ〜端子Ｆ）から構成されている。
【００２３】
ここでいう”コネクタ”とは、”プラグ”と”リセプタクル”もしくは”ジャック”の組合せからなる接栓（噛合構造）もしくは、回路基板に信号接続用の”ランド”を設け、その”ランド”と接触する”ピン”等の押圧による接触子との組合せ等の方法による電気的接続を行う手段を指す。
【００２４】
ＣＰＵ１ｐとフラッシュメモリ３ｐとの間のアドレスライン、制御ラインおよびデータラインのそれぞれは、コネクタ６ｐの端子Ａ、端子Ｂおよび端子Ｃに接続されている。
【００２５】
又、ＣＰＵ１ｐのバス権要求（以下バスリクエストＢＵＳＲＥＱと記す。）およびバス使用許可（以下バスグラントＢＵＳＧＮＴと記す。）のラインは、それぞれコネクタ６ｐの端子Ｄおよび端子Ｅに接続されている。フラッシュメモリ３ｐの動作・非動作制御（以下チップイネーブルと記す。）ＣＥ端子は、コネクタ６ｐの端子Ｆに接続されている。
【００２６】
マスタボードＭＢは、電子機器に搭載されたフラッシュメモリ３ｐをオンボード書込みによってプログラムを書込むための製造・調整装置であって、回路の構成および接続は電子機器の回路基板ＰＢと同様であるが、不揮発性メモリＩ／Ｆ７ｍ、不揮発性メモリ８ｍ、トライステートバッファ４ｍ、５ｍおよびインバータ回路９ｍが追加される接続変更等がなされている。
【００２７】
即ち、マスタボードＭＢは、ＣＰＵ１ｍ、プログラムを実行する際のワークメモリＤＲＡＭ２ｍ、ブートプログラムを記憶しているフラッシュメモリ３ｍ、トライステートバッファ４ｍ、５ｍ、インバータ９ｍ、回路基板ＰＢのコネクタ６ｐに対応して接続するコネクタ６ｍ（端子Ａ〜端子Ｆ）および、不揮発性メモリＩ／Ｆ７ｍと不揮発性メモリ８ｍから構成されている。
【００２８】
このコネクタ６ｍは、マスタボードＭＢから引き出されたリード線の先に取付けられるか、もしくは、マスタボードボードＭＢの基板端部等に取付けられ、回路基板ＰＢのコネクタ６ｐと接触もしくは噛合する様になっている。
【００２９】
又、ＣＰＵ１ｍには不揮発性メモリＩ／Ｆ７ｍが接続され、この不揮発性メモリＩ／Ｆ７ｍに装着された不揮発性メモリ８ｍには、回路基板ＰＢのフラッシュメモリ３ｐに書込まれるプログラムが記憶されている。なお、この不揮発性メモリＩ／Ｆ７ｍには、不揮発性メモリ８ｍの代わりにプログラムエミュレータの様なプログラム開発装置、もしくはメモリライタの様なＣＰＵ１ｍに対してフラッシュメモリ３ｐに記憶するプログラムを供給する装置が接続される構成であってもよい。
【００３０】
ＣＰＵ１ｍとフラッシュメモリ３ｍとの間のアドレスラインと制御ラインの分岐ラインには、トライステートバッファ４ｍ、５ｍがそれぞれ挿入され、そのトライステートバッファ４ｍ、５ｍの出力側は、コネクタ６ｍの端子Ａおよび端子Ｂに接続され、回路基板ＰＢのコネクタ６ｐの端子Ａおよび端子Ｂを経由してそれぞれフラッシュメモリ３ｍのアドレスラインと制御ラインに接続されている。
【００３１】
更に、マスタボードボードＭＢのトライステートバッファ４ｍと５ｍの制御端子は共通に接続され、更に、コネクタ６ｍの端子Ｅを経由し、回路基板ＰＢのコネクタ６ｐの端子Ｅを介してＣＰＵ１ｐのバスグラントＢＵＳＧＮＴ端子に接続されている。また、このトライステートバッファ４ｍおよび５ｍの制御端子を共通接続している信号線は、マスタボードボードＭＢのＣＰＵ１ｍのリセット回路に接続されている。
【００３２】
ＣＰＵ１ｍの出力ポートからの信号は２つに分岐され、１つは抵抗を介してフラッシュメモリ３ｍのチップイネーブル端子ＣＥに接続され、他方は、インバータ回路９ｍを介してコネクタ６ｍの端子Ｆに接続され、回路基板ＰＢのコネクタ６ｐの端子Ｆを経てフラッシュメモリ３ｐのチップイネーブル端子ＣＥに接続されている。
【００３３】
従って、回路基板ＰＢのフラッシュメモリ３ｐと、マスタボードＭＢのフラッシュメモリ３ｍは、アドレスライン、データラインおよび制御ラインが共通に接続されていて、そのどちらか一方のみを書込・読出し可能（以下イネーブルと記す。）として、他方を書込・読出し禁止（以下ディセーブルと記す。）にする。
即ち、ＣＰＵ１ｍから出力される出力ポート信号によって、フラッシュメモリ３ｐとフラッシュメモリ３ｍのどちらか一方だけに書込みが可能にすることができる。
【００３４】
また、回路基板ＰＢのＣＰＵ１ｐのバスリクエストＢＵＳＲＥＱからの信号線はコネクタ６ｐの端子Ｄを介して、マスタボードボードＭＢのコネクタ６ｍの端子Ｄと接続され、その端子Ｄは、更にＶＣＣ（電源線）に接続されている。
【００３５】
図２は、マスタボードＭＢを電子機器の回路基板ＰＢに接続して、回路基板ＰＢのフラッシュメモリ３ｐにプログラムの書込みを行うシーケンスを説明する状態図である。
【００３６】
マスタボードＭＢと回路基板ＰＢは、各々のコネクタ６ｍとコネクタ６ｐを所定の位置で接触もしくは噛合することによって接続され、信号が入出力される。
【００３７】
これらの回路基板ＰＢおよびマスタボードＭＢに搭載されているＣＰＵ１ｍおよび１ｐは、同一仕様のＣＰＵを用いており、ＲＩＳＣプロセッサにＩ／Ｏ（入出力回路）、タイマ、各種Ｉ／Ｆ（インタフェース）、ＤＭＡなどの機能が組込まれているワンチップマイコンであって、外部バスマスタ制御が可能である。
【００３８】
そして、回路基板ＰＢのＣＰＵ１ｐのバス制御を外部バスマスタに移行し、マスタボードＭＢのＣＰＵ１ｍを外部バスマスタとして用いることによって、回路基板ＰＢのフラッシュメモリ３ｐをマスタボードＭＢのＣＰＵ１ｍで制御してプログラムを書込むことが出来る。
【００３９】
これらの基板相互をコネクタ６ｍ、６ｐで接続後、同時にそれぞれの基板へ電源が供給される共通電源からマスタボードＭＢと回路基板ＰＢに電源が供給されると（図２のステップｓ１１）、マスタボードＭＢのＣＰＵ１ｍはリセット状態に初期設定されているため、回路基板ＰＢ側に対してバス使用権を要求している状態になっている。即ち、回路基板ＰＢのＣＰＵ１ｐは、バスリクエストＢＵＳＲＥＱの入力信号が、マスタボード側のＶＣＣ電源電圧によってプルアップされているので、直ちにバス使用権を外部に移す動作を行い、ＣＰＵ１ｐのバスグラントＢＵＳＧＮＴ信号が有効（アサート）にされる。
【００４０】
そして、このアサートされたＣＰＵ１ｐのバスグラントＢＵＳＧＮＴ信号により、マスタボードＭＢのＣＰＵ１ｍのリセット回路が解除される。同時に、このバスグラントＢＵＳＧＮＴ信号によりトライステートバッファ４ｍ、５ｍがクローズ（ローインピーダンス状態）に設定され、ＣＰＵ１ｍからのアドレスおよびデータが回路基板ＰＢのフラッシュメモリ３ｐに出力可能な状態に設定される。
【００４１】
そして、ＣＰＵ１ｍは、出力ポートからアクティブ信号“Ｈ”を出力してマスタボードＭＢ側のフラッシュメモリ３ｍをイネーブル状態に設定し、また、インバータ９ｍによって反転した“Ｌ”信号により回路基板ＰＢ側のフラッシュメモリ３ｐをディセーブル状態にする。  そして、ＣＰＵ１ｍは、ブートプログラムをフラッシュメモリ３ｍから読み出す（図２のステップｓ１２）。
【００４２】
即ち、マスタボードボードＭＢ側のフラッシュメモリ３ｍはブートプログラムが読み出されている間、イネーブル状態に設定され、回路基板ＰＢ側のフラッシュメモリ３ｐはブートプログラムが実行される間、ディセーブル状態に設定される。
【００４３】
ここで、トライステートバッファ４ｍおよび５ｍは、電源投入時のＣＰＵ１ｍおよびＣＰＵ１ｐの誤動作を防ぐ為に挿入されているものである。即ち、トライステートバッファ４ｍ、５ｍが無い状態でフラッシュメモリ３ｍ、３ｐが共通接続されていると、電源投入時にはＣＰＵ１ｍのリセットが不確定な状態であることからＣＰＵ１ｍが２つのフラッシュメモリ３ｍ、３ｐの読出し動作を行う過渡動作が発生し、また、同時にＣＰＵ１ｐも２つのフラッシュメモリ３ｍ、３ｐの読出し動作を行う過渡動作が発生すると読出し動作の「衝突状態」が発生する可能性が有る。
【００４４】
そこで、トライステートバッファ４ｍおよび５ｍを介してフラッシュメモリ３ｍと３ｐを接続しておけば、上記のバスグラントＢＵＳＧＮＴ信号が立ち上っていなければ、トライステートバッファ４ｍおよび５ｍは、ハイインピーダンス状態を保つことになり、フラッシュメモリ３ｍと３ｐが共通接続されることが無く上述の衝突状態を防ぐことが出来る。
【００４５】
ステップｓ１２以後、マスタボードＭＢのＣＰＵ１ｍは、フラッシュメモリ３ｍから読出したブートプログラムをＤＲＡＭ２ｍにコピーする（図２のステップｓ１３）。
【００４６】
このコピーが終了すると、ＣＰＵ１ｍは、フラッシュメモリ３ｍに書込みが行われない様、出力ポートから“Ｌ”信号を出力して、チップイネーブルＣＥ信号を供給しないようにすると、フラッシュメモリ３ｍはディセーブル状態となる。
一方、フラッシュメモリ３ｐには出力ポート信号がインバータ９ｍによって反転された“Ｈ”信号がチップイネーブルＣＥ信号として供給されているので、フラッシュメモリ３ｐはイネーブル状態になり、書込みができるようになる（図２のステップｓ１４）。
【００４７】
即ち、回路基板ＰＢ側のフラッシュメモリ３ｐは、ＣＰＵ１ｍが不揮発性メモリ８ｍからプログラムを読出してフラッシュメモリ３ｐに出力する間、イネーブル状態に設定され、マスタボードボードＭＢ側のフラッシュメモリ３ｍは、フラッシュメモリ３ｐにプログラムが書込まれている間、ディセーブル状態に設定される。  そして、ＣＰＵ１ｍは、不揮発性メモリＩ／Ｆ７ｍに装着されている不揮発性メモリ８ｍから、回路基板ＰＢのフラッシュメモリ３ｐに書込むプログラムを読取り、共通のデータラインを経由してフラッシュメモリ３ｐに書込み（コピーし）、（図２のステップｓ１５）、書込みが終了するとベリファイを行う（図２のステップｓ１６）。
【００４８】
なお、この時の書込みアドレスはＣＰＵ１ｍから生成されトライステートバッファ４ｍを介してフラッシュメモリ３ｐに供給される。
【００４９】
そこで、ベリファイが終了すれば、例えば、ＣＰＵ１ｍがラッチ機能付のランプ（図示せず）を点灯して、書込み終了を通知する（図２のステップｓ１７）。
【００５０】
そして、電源を遮断して書込み操作を終了する（図２のステップｓ１８）。
【００５１】
もしも、ベリファイにより書込みに不具合が有った時は、その不具合を通知するラッチ機能付のランプを点灯させ、電源を遮断して、調整・修正等に備える。
【００５２】
この実施形態によれば、不揮発性メモリ８ｍにプログラムを記憶したマスタボードＭＢから回路基板ＰＢのフラッシュメモリにそのプログラムをコピーする装置において、高価な設備を使用せず、製品に使用する回路基板に僅かな改造を加えるだけでマスタボードＭＢをメモリライタとすることができるので、コストがかからなくて済む。即ち、マスタボードと製品の回路基板の論理設計は共通化されており、それぞれ独自に開発する必要がない。そして、フラッシュメモリ３ｍ、３ｐのチップイネーブルＣＥを制御して、フラッシュメモリ３ｍをイネーブル状態とする時、フラッシュメモリ３ｐをディセーブル状態にし、フラッシュメモリ３ｐをイネーブル状態とする時、フラッシュメモリ３ｍをディセーブル状態することにより簡単にメモリの書込み制御が行える。
【００５３】
従って、大量にプログラムをコピーするような製造を行う場合でも安価なマスタボードを多数準備することにより、低コストでオンボード書込みが実現できる。
【００５４】
【発明の効果】
以上述べたように、本発明によれば、製品に使用する回路基板を改造したマスタボードを専用のオンボードライタとすることにより、低コストでプログラムをメモリにオンボードで書込むオンボードライタを実現することができる。
【図面の簡単な説明】
【図１】本発明の電子機器のメモリオンボード書込み装置の実施の形態を示すブロック図。
【図２】本発明のフラッシュメモリの書込みシーケンス図。
【図３】メモリのオンボード書込みに対応した従来の電子機器の構成を示すブロック図。
【図４】従来のオンボード書込みの手順のフローチャート。
【符号の説明】
１ｍ、１ｐ  ＣＰＵ
２ｍ、２ｐ  ＤＲＡＭ
３ｍ、３ｐ  フラッシュメモリ
４ｍ、５ｍ  トライステートバッファ
６ｍ、６ｐ  コネクタ
７ｍ  不揮発性メモリＩ／Ｆ（インタフェース）
８ｍ  不揮発性メモリ
９ｍ  インバータ回路
ＭＢ  マスタボード
ＰＢ  回路基板
【図１】
2004157800.tif 000003
【図２】
2004157800.tif 000004
【図３】
2004157800.tif 000005
【図４】
2004157800.tif 000006