(57)【要約】      （修正有）【課題】隆起外部ベースを有するＢｉＣＭＯＳ集積回路を形成する方法を提供する。【解決手段】バイポーラ・トランジシスタを形成するデバイス区域１４と、ＣＭＯＳトランジスタを形成するデバイス区域１６とを有する基板上に設けられたゲート誘電体１８の表面上に多結晶シリコン層を形成するステップを含む。次いで、多結晶シリコン層をパターン化して、バイポーラ・トランジスタを形成するデバイス区域とその周囲の区域の上に犠牲多結晶シリコン層を設け、一方、ＣＭＯＳトランジスタを形成するデバイス区域にゲート導体を同時に設ける。次いで、ゲート導体それぞれのまわりにスペーサ３０を設け、次いで、バイポーラ・デバイス区域上の犠牲多結晶シリコン層の一部を選択的に除去して、バイポーラ・トランジスタを形成するデバイス区域に開口部を設ける。次いで、開口部に、隆起外部ベース５８を有するバイポーラ・トランジスタを形成する。【選択図】図２０
2004319983.tif 000002
【特許請求の範囲】
【請求項１】
ＢｉＣＭＯＳ集積回路の製作方法であって、
基板上に設けられたゲート誘電体の表面上に多結晶シリコン層を形成するステップであって、前記基板が、少なくとも１個のバイポーラ・トランジスタを形成するデバイス区域と、少なくとも１個の相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを形成するデバイス区域とを有するステップと、
前記多結晶シリコン層をパターン化して、少なくとも１個のバイポーラ・トランジスタを形成する前記デバイス区域の上に犠牲多結晶シリコン層を設け、一方、少なくとも１個のＣＭＯＳトランジスタを形成する前記デバイス区域に少なくとも１個のゲート導体を同時に設けるステップと、
少なくとも１個のゲート導体のそれぞれのまわりに少なくとも１対のスペーサを形成して、前記少なくとも１個のＣＭＯＳトランジスタを設けるステップと、
少なくとも１個のバイポーラ・トランジスタを形成する前記デバイス区域の上の前記犠牲多結晶シリコン層の一部を選択的に除去して、少なくとも１個の開口部を設けるステップと、
少なくとも１個の開口部に、隆起外部ベースを有する少なくとも１個のバイポーラ・トランジスタを形成するステップと
を含む方法。
【請求項２】
選択的に除去するステップを行う前に、ＣＭＯＳゲートと犠牲多結晶シリコン層を含むパターン化多結晶シリコン層間のスペースを充填するステップをさらに含み、前記充填材料を後のステップで除去する、請求項１に記載の方法。
【請求項３】
隆起外部ベースＣＭＰ工程の後で前記犠牲多結晶シリコン層を除去する、請求項１に記載の方法。
【請求項４】
前記犠牲多結晶シリコン層を除去しない、請求項１に記載の方法。
【請求項５】
エミッタ・多結晶シリコンの付着前に犠牲多結晶シリコン層上の酸化物層と窒化物層をまず除去し、エミッタ・多結晶シリコンのエッチング時にエミッタ・多結晶シリコンと一緒に犠牲多結晶シリコン層を除去することによって、前記犠牲多結晶シリコン層を除去してエミッタを形成する、請求項３に記載の方法。
【請求項６】
少なくとも１個のバイポーラ・トランジスタを形成することが、
前記少なくとも１個の開口部にエピタキシャル層を形成するステップと、
エピタキシャル層の上に酸化物を形成するステップと、
酸化物の上に誘電体層を形成するステップと、
開口部内にない誘電体層とその下にある膜の一部を除去し、保護酸化物層上で停止させて、開口部内の誘電体層の上面を、ＣＭＯＳゲートと犠牲多結晶シリコンの上の保護酸化物層の上面と同じ高さにするステップと、
多結晶シリコン層の上にＣＭＰストップ層を設けるステップと、
ＣＭＰストップ層の選択部分を保護するステップと、
隆起外部ベースと、この開口部に取り囲まれた、エミッタを形成する場所を保持するスタックとを形成するために、保護されていないＣＭＰストップ層とその下の誘電体層の一部を除去するステップと、
露出した酸化物層を除去し、除去した区域に前記隆起外部ベースを形成するステップと、
まずブランケット酸化物層を付着させ、ＣＭＰプロセスを用いてＣＭＰストップ層上の酸化膜を除去することによって、前記隆起外部ベースの上に酸化物分離層を形成するステップと、
前記スタックと前記下にある酸化物を除去するステップと、
前記スタックが以前占めていた区域にエミッタ・多結晶シリコンを形成するステップと
を含む、請求項１に記載の方法。
【請求項７】
前記隆起外部ベースがシリコンまたはＳｉＧｅからなる、請求項６に記載の方法。
【請求項８】
まずブランケット外部ベース膜を付着させ、ＣＭＰプロセスを用いてＣＭＰストップ層上の膜部分を除去し、前記膜を隆起外部ベース層の目標厚みまでリセスさせることによって隆起外部ベースを形成する、請求項６に記載の方法。
【請求項９】
隆起外部ベースを選択的エピタキシによって形成する、請求項６に記載の方法。
【請求項１０】
ＣＭＰストップ層が窒化物であり、ＣＭＰストップ層の付着前に付着させる誘電体層が多結晶シリコンまたは窒化物である、請求項６に記載の方法。
【請求項１１】
前記スタックが以前占めていた区域の露出側壁に置換内部窒化物スペーサを形成するステップをさらに含む、請求項６に記載の方法。
【請求項１２】
充填材料が多結晶シリコンであり、エミッタを形成するために多結晶シリコン・エッチング工程中に除去される、請求項２に記載の方法。
【請求項１３】
隆起外部ベースのＣＭＰ工程後に前記犠牲多結晶シリコン層を除去する、請求項２に記載の方法。
【請求項１４】
前記犠牲多結晶シリコン層を除去しない、請求項２に記載の方法。
【請求項１５】
エミッタ・多結晶シリコンの付着前に犠牲多結晶シリコン層上の酸化物層と窒化物層をまず除去し、エミッタ・多結晶シリコンのエッチング時にエミッタ・多結晶シリコンと一緒に犠牲多結晶シリコン層を除去することによって、犠牲多結晶シリコン層を除去してエミッタを形成する、請求項１３に記載の方法。
【請求項１６】
少なくとも１個のバイポーラ・トランジスタを形成することが、
少なくとも１個の開口部にエピタキシャル層を形成するステップと、
エピタキシャル層の上に酸化物を形成するステップと、
酸化物の上に誘電体層を形成するステップと、
開口部内にない誘電体層とその下にある膜の一部を除去し、保護酸化物層上で停止させて、開口部内の誘電体層の上面を、ＣＭＯＳゲートと犠牲多結晶シリコン層の上の保護酸化物層の上面と同じ高さにするステップと、
犠牲多結晶シリコン層の上にＣＭＰストップ層を設けるステップと、
前記ＣＭＰストップ層の選択部分を保護するステップと、
隆起外部ベースと、この開口部に取り囲まれた、エミッタを形成する場所を保持するスタックとを形成するために、保護されていないＣＭＰストップ層とその下の誘電体層の一部を除去するステップと、
露出した酸化物層を除去し、除去した区域に前記隆起外部ベースを形成するステップと、
まずブランケット酸化物層を付着させ、ＣＭＰプロセスを用いてＣＭＰストップ層上の酸化膜を除去することによって、前記隆起外部ベースの上に酸化物分離層を形成するステップと、
前記スタックと前記下にある酸化物を除去するステップと、
前記スタックが以前占めていた区域にエミッタ・多結晶シリコンを形成するステップと
を含む、請求項２に記載の方法。
【請求項１７】
前記隆起外部ベースがシリコンまたはＳｉＧｅからなる、請求項１６に記載の方法。
【請求項１８】
まずブランケット外部ベース膜を付着させ、ＣＭＰプロセスを用いてＣＭＰストップ層上の膜部分を除去し、前記膜を隆起外部ベース層の目標厚みまでリセスさせることによって隆起外部ベースを形成する、請求項１６に記載の方法。
【請求項１９】
隆起外部ベースを選択的エピタキシによって形成する、請求項１６に記載の方法。
【請求項２０】
ＣＭＰストップ層が窒化物であり、ＣＭＰストップ層の付着前に付着させる誘電体層が多結晶シリコンまたは窒化物である、請求項１６に記載の方法。
【請求項２１】
前記スタックが以前占めていた区域の露出側壁に置換内部窒化物スペーサを形成するステップをさらに含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、より具体的には、隆起外部ベース（raisedextrinsic base）を有するＢｉＣＭＯＳ集積回路の製作方法であって、ＢｉＣＭＯＳ集積回路のヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）デバイス区域に、犠牲多結晶シリコン層（sacrificialpolysilicon layer）を利用して、隆起外部ベースの化学機械研磨（ＣＭＰ）時に実質的に同じ高さを有するＨＢＴデバイス区域と相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ・デバイス区域を設ける方法に関する。
【背景技術】
【０００２】
ＢｉＣＭＯＳ集積回路は、ＨＢＴなどのバイポーラ・トランジスタとＣＭＯＳトランジスタを１つのチップ上に組み合わせて、各タイプのデバイスの様々な機能性を提供しその利点を活用する。したがって、ＢｉＣＭＯＳ集積回路は、バイポーラ・トランジスタの比較的大きな速度とより優れたアナログ性能を巧みに利用し、一方、ＣＭＯＳトランジスタの低いワット損と高い記録密度を利用している。
【０００３】
バイポーラ・トランジスタのコレクタとベース領域間の高いベース抵抗と高い寄生容量は、最低ノイズおよび電力利得遮断周波数の両方を劣化させる。バイポーラ・トランジスタのベース抵抗と寄生容量を低下させるために、隆起外部ベース上にＨＢＴを形成することが知られている。例えば、２００１年９月２５日出願の共通の譲受人による米国特許出願第６０／９６２，７３２号を参照されたい。従来技術のバイポーラ・トランジスタにおける隆起外部ベースは、ＣＭＰプロセスを利用して形成されている。しかし、ＳｉＧｅ  ＢｉＣＭＯＳ構造になると、ＣＭＰにはトポグラフィの問題がある。何故なら、ＣＭＯＳゲート・多結晶シリコンでは、ＣＭＯＳデバイス区域とバイポーラ・トランジスタ区域の間に、ゲート高さ（通常１００〜２５０ｎｍ）に近い厚みの違いができてしまうからである。これら２つのデバイス区域の高さは、隆起外部ベースＣＭＰでは同じ高さに調整しなければならない。
【０００４】
１つの従来技術プロセス（例えば、米国特許第６，４９２，２３８Ｂ１号参照）では、隆起外部ベースを有するＢｉＣＭＯＳは、反応性イオン・エッチング（ＲＩＥ）工程を用いてＣＭＯＳゲート上の膜の一部をエッチングして、実質的に同じ高さのＣＭＯＳトランジスタとバイポーラ・トランジスタを作ることによって形成される。この２つのデバイス区域を同じ高さにすることができるにもかかわらず、ＨＢＴおよびＣＭＯＳトランジスタ・デバイス領域間の高さの違いを調整するためのこの従来技術の手法は著しく複雑であり、ＣＭＯＳトランジスタとＨＢＴのデバイス区域間を同じ高さにするために２つのリソグラフィ・レベルの追加が必要である。
【０００５】
従来技術の隆起外部ベースを有するＢｉＣＭＯＳ集積回路デバイスについて述べた欠点に鑑みて、ＨＢＴデバイス区域の高さがＣＭＯＳトランジスタ・デバイス区域の高さと実質的に同じである、隆起外部ベースを設ける新しい改良されたＢｉＣＭＯＳ集積方式を提供する必要性がある。こうした集積方式により、従来技術のＲＩＥ手法の複雑さが低減する筈であり、これを達成するために必要なリソグラフィ・レベルの数が減る筈である。
【特許文献１】２００１年９月２５日出願の共通の譲受人による米国特許出願第６０／９６２，７３２号
【特許文献２】米国特許第６，４９２，２３８Ｂ１号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の１つの目的は、隆起外部ベースを有するＢｉＣＭＯＳ集積回路を製作する方法を提供することである。
【０００７】
本発明の別の目的は、ベース抵抗が低く寄生容量も低いＢｉＣＭＯＳ集積回路を製作する方法を提供することである。
【０００８】
本発明の別の目的は、隆起外部ベースＣＭＰ工程時の中間段階でＨＢＴとＣＭＯＳトランジスタのデバイス区域高さが実質的に同じである、ＢｉＣＭＯＳ集積回路を製作する方法を提供することである。
【０００９】
本発明のさらに別の目的は、ＢｉＣＭＯＳ集積回路を製作する方法であって、単純な集積方式を使ってこれを形成する方法を提供することである。
【００１０】
本発明のさらに別の目的は、上記の従来技術のＲＩＥレベリング方法と比べて必要なリソグラフィ・レベルが少ない、ＢｉＣＭＯＳ集積回路を製作する方法を提供することである。
【００１１】
本発明のさらに別の目的は、ＣＭＯＳゲート間の狭い間隙に伴う問題が解消された、ＢｉＣＭＯＳ集積回路を製作する方法を提供することである。
【課題を解決するための手段】
【００１２】
これらおよび他の利点ならびに目的は、ＣＭＯＳゲート形成時にＨＢＴデバイス区域に犠牲多結晶シリコン層を形成して、隆起外部ゲートを有するＢｉＣＭＯＳ集積回路を形成することによって、本発明において達成される。ＣＭＯＳゲートを形成した後に、ＨＢＴ区域の犠牲多結晶シリコン層の一部を除去し、その後、犠牲多結晶シリコンの除去された部分がその前に占めていた領域にＨＢＴを形成する。尚、ゲート形成後、ただしＨＢＴ形成前に、各隣接ゲート間のスペースを多結晶シリコン位置設定材料（polysilicon placeholder material）で充填して、これによりゲート間の狭い間隙に伴う問題を排除することができる。
【００１３】
具体的には、本発明は、
基板上に設けられたゲート誘電体の表面上に多結晶シリコン層を形成するステップであって、前記基板が、少なくとも１個のバイポーラ・トランジスタを形成するデバイス区域と、少なくとも１個の相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを形成するデバイス区域とを有するステップと、
前記多結晶シリコン層をパターン化して、少なくとも１個のバイポーラ・トランジスタを形成する前記デバイス区域の上に犠牲多結晶シリコン層を設け、一方、少なくとも１個のＣＭＯＳトランジスタを形成する前記デバイス区域に少なくとも１個のゲート導体を同時に設けるステップと、
少なくとも１個のゲート導体のそれぞれのまわりに少なくとも１対のスペーサを形成して、前記少なくとも１個のＣＭＯＳトランジスタを設けるステップと、
少なくとも１個のバイポーラ・トランジスタを形成する前記デバイス区域の上の前記犠牲多結晶シリコン層の一部を選択的に除去して、少なくとも１個の開口部を設けるステップと、
少なくとも１個の開口部に、隆起外部ベースを有する少なくとも１個のバイポーラ・トランジスタを形成するステップと
を含む方法、すなわちＢｉＣＭＯＳ集積方式を提供する。
【００１４】
本発明の任意選択の実施形態では、ＨＢＴ製作時のデバイス間隙の狭まりに伴う問題を防止するために、ＣＭＯＳトランジスタ間のスペースはいずれも充填される。
【００１５】
本発明のこれらの目的およびその他の目的、特徴、ならびに利点は、以下の詳細な説明および付随する図面から明らかになる筈である。
【発明を実施するための最良の形態】
【００１６】
本発明は、隆起外部ベースのＣＭＰ工程中、ＨＢＴデバイス区域がＣＭＯＳトランジスタ・デバイス区域と実質的に同じ高さである、ＢｉＣＭＯＳ集積回路を製作するための集積方式を提供するものであるが、本発明に付属した図面を参照して以下により詳細に説明する。
【００１７】
以下の図面および議論は、構造の製作の説明に限られており、明瞭にするためにすべての注入およびアニールを省いてある。隆起外部ベースを有するＢｉＣＭＯＳの形成に通常使用される通常の注入およびアニールは、いずれも本発明で実施することができるものである。これらの注入およびアニールは、本発明の集積方式中、従来どおりの時間に行われる。
【００１８】
最初に図１を参照すると、この図は、本発明で用いられる初期構造の横断面図である。図１に示す初期構造は、分離領域１２が形成された基板１０を含む。ゲート誘電体１８が基板１０の上面の上に設けられ、多結晶シリコン層２０がゲート誘電体１８の上に設けられている。基板１０は、少なくとも１個のバイポーラ・トランジスタを形成するための少なくとも１つのデバイス区域と、少なくとも1個の相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを形成するためのデバイス区域を含む。バイポーラ・トランジスタ区域は、参照符号１４と表示され、一方、ＣＭＯＳトランジスタ・デバイス区域は参照符号１６と表示されている。以下の図面では、１個バイポーラ・トランジスタが製作され、一方、２個のＣＭＯＳトランジスタが製作される。尚、形成することができるバイポーラ・トランジスタおよびＣＭＯＳトランジスタの数は、具体的に示した数字に限定されるものではない。むしろ、本発明では、それぞれのタイプのトランジスタ（ＨＢＴおよびＣＭＯＳ）の複数個も予想している。
【００１９】
図１に示した初期構造の基板１０は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰおよび他のＩＩＩ／Ｖ族化合物半導体を含めて、通常の半導体材料から構成することができる。エピ−Ｓｉ／Ｓｉ、エピ−Ｓｉ／ＳｉＧｅおよびシリコン・オン・インシュレータ（ＳＯＩ）などの同一または異なる半導体材料を含む層状半導体も、本発明で使用することができる。本発明では、基板１０はエピ−（epi）Ｓｉ／Ｓｉを含む層状半導体であることが好ましい。
【００２０】
図示したように、基板１０には、複数の分離領域１２が形成されている。各種の分離領域１２としては、図示のようなトレンチ分離領域、またはシリコンの局所的酸化（ＬＯＣＯＳ）分離領域などが挙げられる。ＬＯＣＯＳ分離領域は、シリコンの局所的酸化プロセスを利用して形成される。トレンチ分離領域は、当分野の技術者に周知のプロセスを利用して形成される。深いトレンチ分離（deep trench isolation）も、浅いトレンチ分離（shallow trench isolation）と組み合わせてバイポーラ・トランジスタの間に使うことができる。
【００２１】
次いで、熱酸化、窒化または酸窒化プロセスを利用して基板１０の表面上にゲート誘電体１８を形成する。あるいは、ゲート誘電体１８は、それだけに限らないが、化学気相成長（ＣＶＤ）、プラズマＣＶＤ、化学溶液付着、蒸着、原子層付着、およびその他の同様な付着プロセスなどの付着プロセスによって形成することができる。ゲート誘電体１８は、絶縁性の酸化物、窒化物、酸窒化物、高ｋ誘電体、または多層を含めたその任意の組合せから構成することができる。ゲート誘電体１８の厚みは変えてもよいが、通常はゲート誘電体１８の厚みは約０．５〜約１０ｎｍである。
【００２２】
ゲート誘電体１８の形成に続いて、例えば、ＣＶＤまたはプラズマＣＶＤなどの通常の付着プロセスを利用して、ゲート誘電体１８の表面上に多結晶シリコン層２０を形成する。多結晶シリコン層２０の厚みは変えてもよいが、通常は多結晶シリコン層２０の厚みは約１００〜約２５０ｎｍである。ＨＢＴデバイス区域１４の上に設けられた多結晶シリコン層２０の一部は、犠牲多結晶シリコン層としての役割を果たし、ＣＭＯＳトランジスタの製作中ＨＢＴデバイス区域１４を保護する。ＣＭＯＳトランジスタ・デバイス区域１６の多結晶シリコン層２０の一部は、ＣＭＯＳトランジスタのゲート導体または充填材として使うことができる。
【００２３】
図１に示した構造を設けた後、まず、多結晶シリコン層２０の上にハードマスクおよびフォトレジスト（図示せず）を形成し、その後、レジストの暴露と現像を含むリソグラフィ工程を用いてフォトレジストをパターン化する。フォトレジストをパターン化した後、ＲＩＥプロセスを使ってこのパターンを下にあるハードマスクに転写し、パターン化フォトレジストを除去する。次いで、ＲＩＥを利用して、このパターンを多結晶シリコン層２０に転写する。エッチング工程に続いて、ハードマスクを除去すると、例えば図２に示した構造が得られる。図において、参照符号２２は、ＨＢＴデバイス区域１４の上に設けられた犠牲多結晶シリコン層を示す。一方、参照符号２４と２４’は多結晶シリコン・ゲート導体を示す。ＨＢＴデバイス区域１４の犠牲多結晶シリコン層２２は、隆起外部ベースのＣＭＰ工程中、ＨＢＴデバイス区域１４とＣＭＯＳトランジスタ・デバイス区域１６が実質的に同じ高さであることを確実にする。
【００２４】
図２に示した構造を設けた後、多結晶シリコンの露出したすべての垂直および水平表面に酸化物層２６を形成する。酸化物層２６は、ＣＶＤまたはプラズマＣＶＤなどの通常の付着プロセスを利用して形成するか、あるいは、熱酸化プロセスを使ってこれを形成する。通常、酸化物層２６の厚みは約２〜約１５ｎｍである。
【００２５】
酸化物層２６の形成に続いて、酸化物層２６およびゲート誘電体１８の上に、窒化物層（または多層）２８を形成する。窒化物層２８は、ＣＶＤまたはプラズマＣＶＤなどの通常の付着プロセスで形成することができる。通常、窒化物層２８の厚みは、約２０〜約７０ｎｍである。窒化物層２８は、図４に示した任意選択のポリＳｉＣＭＰ工程におけるＣＭＰストップとしての役割を果たし、また、ＨＢＴ製作中、ＣＭＯＳ区域を保護する役割も果たす。尚、後段階で窒化物層２８にＲＩＥ工程を実施し、ＣＭＯＳゲートの側壁に残った窒化物がＣＭＯＳスペーサの一部を形成する。次に、任意選択の酸化物層を、ＣＶＤなどの付着プロセスで窒化物層２８上に付着し、次いでこの酸化物層を窒化物に対して選択的にエッチングして酸化物スペーサ３０を形成する。酸化物スペーサ３０は、通常、ＴＥＯＳからなる。あるいは、窒化物層を、ゲート形成前に多結晶シリコン層２０上に付着することができ、この多結晶シリコン上の窒化物が、ＣＭＰストップおよびＣＭＯＳ保護層としての役割を果たすことができる。このような場合には、窒化物層２８は不要であり、種々のＣＭＯＳスペーサを使うことができる。
【００２６】
こうして得られた、酸化物スペーサ３０、窒化物層２８および酸化物層２６を含んだ構造を図３に示す。図３では、参照符号３２を用いて、各多結晶シリコン・ゲート間に存在するスペースを示している。
【００２７】
図４は、多結晶シリコン位置設定材料３４でスペース３２を充填する任意選択の工程後に形成された構造を示す。多結晶シリコン位置設定材料３４は、ＣＶＤなどの通常の付着プロセスで形成され、その後付着した多結晶シリコン位置設定材料３４をＣＭＰで平坦化する。ＣＭＰは窒化物層２８で停止する。分離領域１２が引き起こすトポグラフィのために、多結晶シリコン残渣が窒化物層２８上に残る可能性がある。多結晶シリコン残渣が窒化物層２８上に残る場合は、本発明のこの点で、または、本発明の集積方式の後段階で、多結晶シリコン溝エッチング法（polysilicon recess etching process）を行うことができる。
【００２８】
上記のように、多結晶シリコン位置設定材料３４でスペース３２を充填する工程は任意選択である。任意選択ではあるが、後の図面は多結晶シリコン位置設定材料３４を保持している。何故なら、これによって、ＣＭＯＳゲート間の間隙が狭く様々な大きであることによる後のプロセスでの問題が解消するからである。さらに、ウェーハ全体が隆起外部ベースを形成するための開口部を除いて実質的に同じ高さであるために、これによって、隆起外部ベースのＣＭＰ工程も単純化される。尚、多結晶シリコン位置設定材料３４は、これを特異的に除去するまでは存在するものとして図面に示してあるが、図１４に示した窒化物除去の前にＣＭＯＳゲート間のスペースに存在するＴＥＯＳとポリＳｉを除去するためにリソグラフィ工程とエッチング工程が必要であることを除いて、多結晶シリコン位置設定材料３４が存在しない場合にも残りの加工工程を用いることができる。
【００２９】
図３または図４に示した構造のいずれかに対して、ＣＶＤまたはプラズマＣＶＤなどの通常の付着プロセスを用いて、露出した表面上に第２酸化物層３６を形成する。図５は、第２酸化物層３６が、窒化物層２８および多結晶シリコン位置設定材料３４の露出表面上に形成されていることを示している。第２酸化物層３６の厚みは変わってもよいが、通常は、第２酸化物層３６の厚みは約１０〜約４０ｎｍである。
【００３０】
第２酸化物層３６の形成に続いて、第２酸化物層３６上に第２多結晶シリコン層３８を形成する。例えば、図５に示した構造を参照されたい。第２多結晶シリコン層３８は、ＣＶＤなどの付着プロセスを利用して形成され、その厚みは、通常、多結晶シリコン層２０の厚みを下回る。具体的には、第２多結晶シリコン層３８の厚みは、約１０〜約６０ｎｍである。
【００３１】
次いで、通常の付着プロセスまたは熱酸化プロセスを利用して、第２多結晶シリコン層３８上に任意選択のキャップ酸化物層４０を形成する。例えば、図５に示した構造を参照されたい。キャップ酸化物層４０の厚みは、約１０〜約５０ｎｍである。
【００３２】
図６は、ＨＢＴデバイス区域１４の犠牲多結晶シリコン層２２の部分に開口部４１を形成した後に形成されている構造を示す。開口部４１の形成は、リソグラフィ工程およびＲＩＥ工程またはＲＩＥと湿式化学エッチングの併用を必要とする。開口部４１は、この後ＨＢＴを形成する領域を画定している。尚、開口部４１は、犠牲多結晶シリコン層２２を除去した部分の下にあるゲート誘電体１８を露出させている。
【００３３】
開口部４１を形成した後、湿式化学エッチング・プロセスで開口部４１のキャップ酸化物４０と露出ゲート誘電体１８を除去する。次いで、低温エピタキシャル成長プロセス（通常、４５０〜７００℃）を用いて、この構造の露出表面上にベース層４２を形成する。ベース層４２は、ＳｉまたはＳｉＧｅ、またはＳｉとＳｉＧｅの組合せを含むことができる。ベース層４２は、基板領域１４上では単結晶であり、多結晶シリコン３８と分離領域１２の上では多結晶である。ベース層４２の一部には、内部ベースを形成するためのエピタキシ中にｉｎ−ｓｉｔｕドーピングが行われる。次いで、熱酸化またはＣＶＤプロセスを利用してベース層４２上に酸化物層４４を形成する。こうして得られたベース層４２と酸化物層４４を含む構造を、例えば、図７に示した。
【００３４】
図８は、酸化物層４４上にＣＶＤ多結晶シリコン層４６を形成した後に形成されている構造を示す。開口部４１内にある多結晶シリコン層４６は、図面に領域４８として表してある。層４６を形成する際に、窒化物など多結晶シリコン以外の別の材料を使うことができる。多結晶シリコン層４６の厚みは、層４６の上面が、ＣＭＯＳゲートおよび犠牲多結晶シリコン上の酸化物層３６の上面と同じ高さになるように選択する。
【００３５】
次いで、領域４８上にパターン化フォトレジスト・マスク５０を形成する。パターン化フォトレジスト・マスク５０を使用して、多結晶シリコン層４６、酸化物層４４、ベース層４２、および第２多結晶シリコン層３８の保護されていない領域のエッチング中、領域４８を保護する。例えば図９に示した構造を形成する際、エッチング工程としては、単一エッチング・プロセスを挙げることができ、または複数のエッチング・プロセスを使うこともできる。尚、第２酸化物層３６は、本発明のこの工程の後も露出したままである。
【００３６】
図９に示した構造を形成した後、フォトレジスト５０を剥がし、その後ＣＭＰストップ層５２を形成して、例えば図１０に示した構造を得る。ＣＭＰストップ層５２は、ＣＶＤまたはＰＥＣＶＤプロセスで形成した窒化物材料からなり、通常、厚みは５０〜１５０ｎｍである。
【００３７】
次いで、ＣＭＰストップ層５２上にパターン化フォトレジスト（図示せず）を形成し、ＨＢＴデバイス領域１４にエッチング・プロセスを行って、この構造からＣＭＰストップ層５２および領域４８（すなわち、多結晶シリコン）の選択部分を除去して、図１１に示した構造を得る。本発明のこの工程でアライメントのオフセットが起こっても問題にはならない。このオフセットは便宜上無視する。尚、ＣＭＰエッチ・ストップ５２とエピタキシャル・多結晶シリコン層４６のスタックは、このエッチング工程の後も残っている。このスタックは５４と表示した。エミッタ・ペデスタル・スタック（emitter pedestal stack）５４は、ＨＢＴのエミッタのためのプレースホルダーである。
【００３８】
次いで、エッチ区域に窒化物外部スペーサ５６を形成し、例えば図１２に示した構造を得る。具体的には、窒化物外部スペーサ５６は付着とエッチングで形成する。窒化物外部スペーサ５６は、層４６に窒化物を使った場合は不要である。
【００３９】
スタック５４に隣接した酸化物４４の保護されていない部分を、窒化物や多結晶シリコンと比べて酸化物の除去に極めて選択的な剥ぎ取りプロセスを利用して除去する。多結晶シリコン付着、ＣＭＰおよび溝引き（recessing）によって、スタック５４に隣接する区域に隆起外部ベース５８（図１３参照）を形成する。隆起外部ベース５８は、多結晶シリコンまたはＳｉＧｅから構成することができる。隆起外部ベースの形成に使われる溝引き工程としては、ＲＩＥなどの時限式エッチング・プロセス（timedetching process）が挙げられる。あるいは、ＳｉまたはＳｉＧｅの選択的エピタキシによって隆起外部ベースを形成することもできる。
【００４０】
隆起外部ベース５８の形成に続いて、この隆起外部ベース５８上にＴＥＯＳなどの酸化物分離層６０を形成する（図１３参照）。酸化物分離層６０は、酸化物を付着し、その後ＣＭＰを行って形成する。
【００４１】
図１４は、スタック５４のＣＭＰストップ５２とエピタキシャル・多結晶シリコン層４６を除去した後に形成された構造を示す。この構造は、窒化物ＲＩＥプロセスと、引き続く多結晶シリコンＲＩＥプロセスを利用して形成される。あるいは、熱リン酸エッチングを使って窒化物層５２を除去することもできる。湿式化学エッチングまたはＲＩＥを用いた短時間の酸化物エッチングを用いて、ＣＭＰストップ層５２の除去の前に、ＣＭＰストップ層５２の上に残った酸化物残渣を除去することができる。
【００４２】
次いで、熱リン酸を使って損傷した窒化物スペーサを構造から剥がす。この剥ぎ取り工程の次に、損傷した窒化物スペーサを置換内部窒化物スペーサ（replacement inner nitride spacers）６２で置換する。図１５は、損傷した窒化物スペーサを剥ぎ取り置換内部窒化物スペーサ６２を形成した後に形成されている構造を示す。置換内部窒化物スペーサ６２は、付着とエッチングで形成する。スペーサ６２の厚みは、通常２０〜７０ｎｍである。
【００４３】
ＨＢＴトランジスタとＣＭＯＳトランジスタを設ける区域の上にフォトレジスト・マスク６４を形成し、次いで酸化物層３６、窒化物層２８および酸化物層２６を含んだ、ここで露出している材料層を除去して、以前除去しなかった犠牲多結晶シリコン層２２の一部を露出させる。１種または複数種の選択的エッチング・プロセスを利用して上記の材料層を除去する。多結晶シリコンの露出部周囲の材料、例えば窒化物層２８および６２’、および酸化物スペーサ３０は、等方性ＲＩＥプロセスを利用して除去して、どんなフェンス問題も取り除くことができる。犠牲多結晶シリコン２２を除去しない実施形態もある。したがって、リソグラフィと種々のエッチング工程を行う必要が無い。ただし、この場合は、コレクタ・コンタクト区域６３を犠牲多結晶シリコン層２２で覆ってはならない。
【００４４】
図１６は、フォトレジスト・マスク６４を形成し、各種の材料層を除去して以前除去されなかった犠牲多結晶シリコン層２２の部分を露出させた後に形成されている構造を示す。
【００４５】
各種のエッチング工程に続いて、フォトレジスト・マスク６４を除去し、選択的酸化物エッチング・プロセスを利用して、ＨＢＴデバイス区域１４に露出した酸化物層４４を、残った酸化物層３６と共に除去する。構造全体にわたってエミッタ・多結晶シリコン層６６を形成し、例えば図１７に示した構造を得る。エミッタ・多結晶シリコン層６６は、ＣＶＤプロセスで付着し、ｉｎ−ｓｉｔｕドーピングを行うことができる。あるいは、本発明のこの後の加工工程でイオン注入によってドーパントを導入することができる。
【００４６】
エミッタ・多結晶シリコン層６６の形成に続いて、通常の付着プロセスを利用してエミッタ・多結晶シリコン層６６の上に窒化物層６８を形成する。次いで、付着した窒化物層６８を含む構造は、窒化物層６８が、ＨＢＴデバイス区域１４の上にあるエミッタ・多結晶シリコン層６６部分の上にだけ残るようにパターン化する。次いで、露出した多結晶シリコンを除去して、例えば図１８に示した構造を得る。尚、本発明のこの工程の後、ＣＭＯＳトランジスタ・デバイス区域１６には窒化物層２８が露出している。
【００４７】
次いで、ＣＭＯＳトランジスタ・デバイス区域１６に露出した窒化物層２８を選択的エッチング・プロセスで除去して、例えば図１９に示した構造を得る。これ以前に行われていない場合は、本発明のこの時点でソース／ドレイン領域を形成することができる。
【００４８】
図２０は、選択的エッチング・プロセスを利用して、ＣＭＯＳトランジスタ・デバイス区域１６からゲート誘電体１８の露出部分を除去した後に形成されている構造を示す。尚、この選択的エッチング・プロセスは、ゲート誘電体１８が酸化物の場合は、多結晶シリコン・ゲート導体２４，２４’の頂上から酸化物層２６も除去する。この選択的エッチング工程は、分離酸化物６０の露出部分もエッチングする。次いで、窒化物付着とＲＩＥを行って、エミッタ６６の側部に窒化物スペーサを形成する。この工程をリソグラフィと組み合わせて用いて、抵抗器を形成する区域を画定することもできる。図２０に示した構造は、次にサリサイド化プロセスにかけることができる。サリサイド化プロセスは、露出多結晶シリコンを含む区域にシリサイド領域を形成する。次いで、ＨＢＴエミッタ、ベース、コレクタおよびＣＭＯＳゲート、ならびにソース、ドレインおよび他のデバイスへのコンタクトを形成する。
【００４９】
図２１は、従来技術のプロセスによって製作されたＢｉＣＭＯＳ集積回路の異なる区域間の高さの違いを示した横断面図である。例えば、米国特許第６，４９２，２３８Ｂ１号を参照されたい。従来技術のプロセスでは、異なる膜スタックを有する３つの区域があり、その高さも異なる可能性がある。アイランド３００とアイランド２９０の間の高さの違いは、最適の多結晶シリコン厚みを選択すれば、理論的にはゼロに設定することができる。しかし、これらの２つのアイランドは異なる複数の膜からなっており、それぞれの膜の標準的な膜厚変動が、この２つのアイランドに数百オングストロームの高さの違いを引き起こす可能性がある。アイランド２９０と２８０の間の高さの違いは、調整することがさらに困難である。
【００５０】
図２２は、本発明の方法を用いて製作したＢｉＣＭＯＳ集積回路の異なる区域間の高さの違いを示した図（横断面図）である。ここでは、高さが違う区域は、エミッタ・ペデスタルと支持区域の２つのみである。高さの違いは、多結晶シリコンの厚みを変えることによって調整することができる。
【００５１】
ＣＭＯＳゲートと犠牲多結晶シリコンの間に多結晶シリコン充填材を使うメリットは２通りある。第１に、隆起外部ベースを形成するための開口部を除いてウェーハ上どこでも高さが実質的に同じなので、隆起外部ベースのＣＭＰ工程が単純化され、リソグラフィやエッチング工程を追加して、隆起外部ベースのＣＭＰが残したＣＭＯＳゲートと犠牲多結晶シリコン間に残留した材料を除去する必要が無い。第２に、この充填材がないと、ＣＭＯＳゲート間の間隙は狭くかつ様々なので、ＨＢＴプロセス中のある厚膜の付着後に、残った間隙が非常に狭いために薄膜付着が残った間隙を充填してしまう可能性がある。膜の厚みはＣＭＯＳゲート・ポリの厚みと実質的に同じ厚みであるから、充填された狭い間隙内のこの薄膜を除去するには、はるかに長いエッチングが必要である。早い段階でＣＭＯＳゲート間の間隙を充填することにより、こうした潜在的な問題が取り除かれる。
【００５２】
本発明をその好ましい実施形態に関して具体的に図示し説明してきたが、当分野の技術者なら、本発明の精神および範囲を逸脱することなく、形態および詳細についての上記および他の変更を行うことができることを理解するであろう。したがって、本発明は、説明し図示したそのままの形態および詳細に限定されるものではなく、頭記の特許請求の範囲の精神および範囲に収まるものである。
【図面の簡単な説明】
【００５３】
【図１】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図２】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図３】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図４】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図５】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図６】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図７】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図８】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図９】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１０】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１１】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１２】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１３】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１４】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１５】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１６】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１７】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１８】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図１９】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図２０】本発明で用いた基本的な加工工程を示した図（横断面図）である。
【図２１】従来技術のプロセスによって製作されたＢｉＣＭＯＳ集積回路の異なる区域間の高さの違いを示した図（横断面図）である。
【図２２】本発明の方法を用いて製作したＢｉＣＭＯＳ集積回路の異なる区域間の高さの違いを示した図（横断面図）である。
【符号の説明】
【００５４】
１０  基板
１２  分離領域
１４  バイポーラ・トランジスタ区域
１６  ＣＭＯＳトランジスタ・デバイス区域
１８  ゲート誘電体
２０  多結晶シリコン層
２２  犠牲多結晶シリコン層
２４  多結晶シリコン・ゲート誘電体
２４’  多結晶シリコン・ゲート誘電体
２６  酸化物層
２８  窒化物層（または多層）
３０  酸化物スペーサ
３２  各多結晶シリコン・ゲート間に存在するスペース
３４  多結晶シリコン位置設定材料
３６  第２酸化物層
３８  第２多結晶シリコン層
４０  キャップ酸化物層
４１  開口部
４２  ベース層
４４  酸化物層
４６  ＣＶＤ多結晶シリコン層
４８  開口部内のＣＶＤ多結晶シリコン層
５０  フォトレジスト・マスク
５２  ＣＭＰストップ層
５４  エミッタ・ペデスタル・スタック
５６  窒化物外部スペーサ
５８  隆起外部ベース
６０  酸化物分離層
６２  置換内部窒化物スペーサ
６３  コレクタ・コンタクト区域
６４  フォトレジスト・マスク
６６  エミッタ・多結晶シリコン層
６８  窒化物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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