(57)【要約】【課題】オンチップ不揮発性メモリの高速読み出しと、欠陥救済効率の向上を実現するデータプロセッサを提供する。【解決手段】不揮発性メモリ（６）に、ＯＮＯ構造のメモリトランジスタ部とこれを選択する選択トランジスタ部から成るスプリットゲート構造の不揮発性メモリセルを採用する。選択トランジスタ部はメモリトランジスタ部よりもゲート耐圧を低くでき、読み出し速度の高速化に好都合である。不揮発性メモリの記憶領域に、データプロセッサのリセット指示によって読み出し可能にされる特定記憶領域（６Ａ）を割り当て、前記特定記憶領域に救済情報などを保持させる。救済情報が転送される内部回路（６，５）は、それによって指示される正規記憶領域を冗長記憶領域に置き換える。救済対象の指定に電気ヒューズやレーザヒューズに対するプログラムを必要としない。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板に複数個の内部回路を有し、前記内部回路として不揮発性メモリと中央処理装置とを含むデータプロセッサであって、
前記不揮発性メモリは、ゲート絶縁膜の上に記憶保持用の電荷蓄積性絶縁膜とメモリゲート電極が重ねられて電気的に消去及び書き込み可能にされた不揮発性メモリセルを有するメモリアレイを備え、前記メモリアレイの一部にデータプロセッサのリセット指示によって読み出し可能にされる特定記憶領域を有し、
前記特定記憶領域から読み出されるデータは、所定の内部回路の正規記憶領域を冗長記憶領域に置き換え可能にする救済情報であることを特徴とするデータプロセッサ。
【請求項２】
半導体基板に複数個の内部回路を有し、前記内部回路として不揮発性メモリと中央処理装置とを含むデータプロセッサであって、
前記不揮発性メモリは、ゲート絶縁膜の上に記憶保持用の電荷蓄積性絶縁膜とメモリゲート電極が重ねられて電気的に消去及び書き込み可能にされた不揮発性メモリセルを有するメモリアレイを備え、前記メモリアレイの一部にデータプロセッサのリセット指示によって読み出し可能にされる特定記憶領域を有し、
前記特定記憶領域から読み出されるデータは、所定の内部回路の特性を調整可能にするトリミング情報であることを特徴とするデータプロセッサ。
【請求項３】
半導体基板に複数個の内部回路を有し、前記内部回路として不揮発性メモリと中央処理装置とを含むデータプロセッサであって、
前記不揮発性メモリは、ゲート絶縁膜の上に記憶保持用の電荷蓄積性絶縁膜とメモリゲート電極が重ねられて電気的に消去及び書き込み可能にされた不揮発性メモリセルを有するメモリアレイを備え、
前記不揮発性メモリに対する記憶情報の書き換えを所定の内部回路に制御させる第１モードとデータプロセッサに接続される外部装置に制御させる第２動作モードとを選択可能に指定する動作モード信号の入力端子を有することを特徴とするデータプロセッサ。
【請求項４】
前記不揮発性メモリセルは、情報記憶に用いる第１のトランジスタ部と前記第１のトランジスタ部を選択する第２のトランジスタ部とから成り、
前記第１のトランジスタ部は前記電荷蓄積性絶縁膜とメモリゲート電極を有するＭＯＮＯＳ型とされ、
前記第２のトランジスタ部はＭＯＳ型とされることを特徴とする請求項１乃至３の何れか１項記載のデータプロセッサ。
【請求項５】
前記第１のトランジスタ部のチャネル領域と第２のトランジスタ部のチャネル領域は隣接され、
前記第２のトランジスタ部のゲート絶縁耐圧は、前記第１のトランジスタ部のゲート絶縁耐圧よりも低いことを特徴とする請求項４記載のデータプロセッサ。
【請求項６】
前記第１のトランジスタ部のチャネル領域と第２のトランジスタ部のチャネル領域は隣接され、
前記第２トランジスタ部のゲート絶縁膜は前記中央処理装置を構成するＭＯＳ型トランジスタのゲート絶縁膜と同じ厚さを有することを特徴とする請求項４記載のデータプロセッサ。
【請求項７】
前記第１トランジスタ部は、ソース線に接続するソース線電極、メモリゲート制御線に接続する前記メモリゲート電極、及び前記メモリゲート電極の直下に配置された前記電荷蓄積性絶縁膜を有し、
前記第２トランジスタ部は、ビット線に接続するビット線電極、及びコントロールゲート制御線に接続するコントロールゲート電極を有することを特徴とする請求項５又は６記載のデータプロセッサ。
【請求項８】
前記ビット線をグローバルビット線に接続可能なスイッチＭＯＳトランジスタを有し、
前記スイッチＭＯＳトランジスタのゲート酸化膜厚は第１トランジスタ部のゲート酸化膜厚よりも薄いことを特徴とする請求項７記載のデータプロセッサ。
【請求項９】
前記コントロールゲート制御線を駆動する第１ドライバ、前記メモリゲート制御線を駆動する第２ドライバ、前記スイッチＭＯＳトランジスタをオン状態に駆動する第３ドライバ、前記ソース線を駆動する第４ドライバを有し、
前記第１ドライバ及び第３ドライバは第１電圧を動作電源とし、前記第２ドライバ及び第４ドライバは前記第１電圧よりも高い電圧を動作電源とすることを特徴とする請求項８記載のデータプロセッサ。
【請求項１０】
前記第１トランジスタ部の閾値電圧を高くするとき、第１ドライバの動作電源を第１電圧、第４ドライバの動作電源を第１電圧よりも高い第２電圧、第２ドライバの動作電源を第２電圧以上の第３電圧として、ビット線電極側から電荷蓄積領域にホットエレクトロンを注入可能にする制御回路を有して成るものであることを特徴とする請求項９記載のデータプロセッサ。
【請求項１１】
前記制御回路は、前記第１トランジスタ部の閾値電圧を低くするとき、前記第２ドライバの動作電源を第３電圧以上の第４電圧として、電荷蓄積領域からメモリゲート電極にエレクトロンを放出させることを特徴とする請求項１０記載のデータプロセッサ。
【請求項１２】
閾値電圧が低くされた第１トランジスタ部はデプレション型とされ、閾値電圧が高くされた第１トランジスタ部はエンハンスメント型とされることを特徴とする請求項１１記載のデータプロセッサ。
【請求項１３】
半導体基板に複数個の内部回路を有し、前記内部回路として不揮発性メモリと中央処理装置とを含むデータプロセッサであって、
前記不揮発性メモリに対する記憶情報の書き換えを第１の内部回路に制御させる第１モードとデータプロセッサに接続される外部装置に制御させる第２動作モードとを選択可能に指定する動作モード信号の入力端子を有し、
前記不揮発性メモリは、ゲート絶縁膜の上に記憶保持用の電荷蓄積性絶縁膜とメモリゲート電極が重ねられて電気的に消去及び書き込み可能にされた不揮発性メモリセルを有するメモリアレイを備え、前記メモリアレイの一部にデータプロセッサのリセット指示によって読み出し可能にされる特定記憶領域を有し、
前記特定記憶領域から読み出されるデータは、第２の内部回路の正規記憶領域を冗長記憶領域に置き換え可能にする救済情報、及び、第３の内部回路の特性を調整可能にするトリミング情報であることを特徴とするデータプロセッサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去及び書き込み可能な不揮発性メモリを有するデータプロセッサに関し、例えばオンチップフラッシュメモリを有するマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
マイクロコンピュータに内蔵されたフラッシュメモリの書き換え内部回路に制御させる動作モードとＥＰＲＯＭライタなどの外部装置に制御させるモードとを選択可能にする技術が提供されている（特許文献１参照）。
【０００３】
大規模集積回路における欠陥救済やトリミングのための情報をオンチップフラッシュメモリに格納し、リセット処理にてそれら情報を対応回路に初期的にロードする技術が提供されている（特許文献２、特許文献３参照）。
【０００４】
フラッシュメモリ等に適用される不揮発性メモリセルとしてスプリットゲート型メモリセルがある。スプリットゲート型メモリセルは記憶部を構成するメモリＭＯＳ型トランジスタと、そのメモリ部を選択して情報を取り出すための選択ＭＯＳ型トランジスタの２つのトランジスタから構成されている（非特許文献１、特許文献４乃至６）。例えば非特許文献１記載のスプリットゲート型メモリセルは、ソース、ドレイン、浮遊ゲート、及び制御ゲートから成る。浮遊ゲートへの電荷注入はホットエレクトロンの発生を用いるソースサイド・インジェクション方式である。浮遊ゲートに蓄積された電荷は、浮遊ゲート尖端部から制御ゲートへ放出する。このとき、制御ゲートには１２ボルトの高電圧を掛けることが必要になる。電荷放出電極として機能した制御ゲートは、読出し用の選択ＭＯＳ型トランジスタのゲート電極でもある。選択ＭＯＳ型トランジスタ部のゲート酸化膜は堆積酸化膜であり、浮遊ゲートと選択ＭＯＳ型トランジスタのゲート電極とを電気的に絶縁する膜としても機能している。
【０００５】
スタックゲート型メモリセルは、ソース、ドレイン、及びチャネル形成領域上にスタックされた浮遊ゲートと制御ゲートから成る。浮遊ゲートへの電荷注入はホットエレクトロンの発生を用いる。浮遊ゲートに蓄積された電荷は、基板に放出する。このとき、制御ゲートには−１０ボルトの負の高電圧を掛けることが必要になる。読み出しは制御ゲートに３．３ボルトのような読み出し電圧を印加して行う（特許文献７参照）。
【０００６】
【特許文献１】
特開平５−２６６２１９号公報
【特許文献２】
特開２０００−１４９５８８号公報
【特許文献３】
特開平７−３３４９９９号公報
【特許文献４】
米国特許第４６５９８２８号明細書
【特許文献５】
米国特許第５４０８１１５号明細書
【特許文献６】
特開平５−１３６４２２号公報
【特許文献７】
特開平１１−２３２８８６号公報
【非特許文献１】
アイ・イー・イー・イー、ブイエルエスアイ・テクノロジー・シンポジウム（ＩＥＥＥ、ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ）、１９９４年予稿集、ｐ．７１−ｐ．７２
【０００７】
【発明が解決しようとする課題】
データ処理の高速化の観点よりすれば、不揮発性記憶装置においても、その読出し動作の高速性が重要となる。前記スプリットゲート型メモリセルにおいては、選択ＭＯＳトランジスタのゲート電極が消去電極としても機能する構成である。そのため、ゲート絶縁膜も絶縁耐圧を確保するために、書込み・消去電圧制御用の高耐圧ＭＯＳトランジスタのそれと同じ膜厚にせざるを得なかった。これにより、選択ＭＯＳトランジスタのＧｍ（電流供給能力としての相互コンダクタンス）は小さくなり、読出し電流を十分に取ることが出来る構造とは言い難い。このままでは低電圧下での高速動作には適さない。スタックゲート型セルの場合は書き込み・消去動作で高電圧が印加されるコントロールゲートに高耐圧を実現する厚いゲート酸化膜が採用されるので、これが読み出し動作時のＧｍを小さくし、読出し電流を十分に取ることができる構造とは言い難い。
【０００８】
前記特許文献４，５に記載の発明は書込み・消去動作に関するものであり、読出し動作性能の向上については言及されていない。特許文献６は本発明に類似したメモリセルを開示しているが、隣接する２つのゲート電極を絶縁する方法についての発明であり、読出し性能についての開示は無い。したがって、スプリットゲート型メモリセルに対しても、データ処理の高速化を企図するデータプロセッサに適合するには、更なる工夫が必要である。
【０００９】
また、不揮発性メモリには階層化ビット線構造を採用するものがある。これは、ビット線を主ビット線と副ビット線に階層化し、動作選択されるべきメモリセルが接続される副ビット線だけを選択して主ビット線に接続し、メモリセルによるビット線の寄生容量を見掛け上減らすことによって高速読み出し動作を実現する技術である。しかしながら、スタックゲート型メモリセルのように書き込み時にビット線にも高電圧の印加を要する場合には副ビット線を主ビット線に選択的に接続するためのＭＯＳトランジスタに対して高耐圧化しなければならず、読み出し経路のＧｍが更に小さくなり、階層化ビット線構造による高速化を十分機能させることができない。
【００１０】
本発明の目的は、不揮発性メモリにおける記憶情報の読み出し経路から厚膜の高耐圧ＭＯＳトランジスタを排除することにある。
【００１１】
本発明の目的は、オンチップ不揮発性メモリから記憶情報を高速に読み出すことができるデータプロセッサを提供することである。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕本発明に係るデータプロセッサは、半導体基板に複数個の内部回路を有し、前記内部回路として不揮発性メモリと中央処理装置とを含む。前記不揮発性メモリは、ゲート絶縁膜の上に記憶保持用の電荷蓄積性絶縁膜とメモリゲート電極が重ねられて電気的に消去及び書き込み可能にされた不揮発性メモリセルを有するメモリアレイを備え、前記メモリアレイの一部にデータプロセッサのリセット指示によって読み出し可能にされる特定記憶領域を有する。前記特定記憶領域から読み出されるデータは、所定の内部回路の正規記憶領域を冗長記憶領域に置き換え可能にする救済情報である。救済対象の指定に電気ヒューズやレーザヒューズに対するプログラムを必要とせず、欠陥救済に対する救済効率を向上させることができる。
【００１５】
〔２〕本発明に係るデータプロセッサは、半導体基板に複数個の内部回路を有し、前記内部回路として不揮発性メモリと中央処理装置とを含む。前記不揮発性メモリは、ゲート絶縁膜の上に記憶保持用の電荷蓄積性絶縁膜とメモリゲート電極が重ねられて電気的に消去及び書き込み可能にされた不揮発性メモリセルを有するメモリアレイを備え、前記メモリアレイの一部にデータプロセッサのリセット指示によって読み出し可能にされる特定記憶領域を有する。前記特定記憶領域から読み出されるデータは、所定の内部回路の特性を調整可能にするトリミング情報である。回路特性の調整に電気ヒューズやレーザヒューズに対するプログラムを必要とせず、回路特性の調整効率を向上させることができる。
【００１６】
〔３〕本発明に係るデータプロセッサは、半導体基板に複数個の内部回路を有し、前記内部回路として不揮発性メモリと中央処理装置とを含む。前記不揮発性メモリは、ゲート絶縁膜の上に記憶保持用の電荷蓄積性絶縁膜とメモリゲート電極が重ねられて電気的に消去及び書き込み可能にされた不揮発性メモリセルを有するメモリアレイを備える。前記不揮発性メモリに対する記憶情報の書き換えを所定の内部回路に制御させる第１モードとデータプロセッサに接続される外部装置に制御させる第２動作モードとを選択可能に指定する動作モード信号の入力端子を有する。第２モードを指定することにより、データプロセッサをシステムに実装する前に不揮発性メモリにプログラムや救済情報などを効率的に書き込みすることができる。第１動作モードを指定することにより、データプロセッサをシステムに実装した後にオンボードで不揮発性メモリにプログラムや救済情報などの書き換えを行なうことが可能になる。
【００１７】
〔４〕本発明に係るデータプロセッサは半導体基板に複数個の内部回路を有し、前記内部回路として不揮発性メモリと中央処理装置とを含む。前記不揮発性メモリに対する記憶情報の書き換えを第１の内部回路に制御させる第１モードとデータプロセッサに接続される外部装置に制御させる第２動作モードとを選択可能に指定する動作モード信号の入力端子を有する。前記不揮発性メモリは、ゲート絶縁膜の上に記憶保持用の電荷蓄積性絶縁膜とメモリゲート電極が重ねられて電気的に消去及び書き込み可能にされた不揮発性メモリセルを有するメモリアレイを備え、前記メモリアレイの一部にデータプロセッサのリセット指示によって読み出し可能にされる特定記憶領域を有する。前記特定記憶領域から読み出されるデータは、第２の内部回路の正規記憶領域を冗長記憶領域に置き換え可能にする救済情報、及び、第３の内部回路の特性を調整可能にするトリミング情報である。
【００１８】
〔５〕前記不揮発性メモリセルは、情報記憶に用いる第１のトランジスタ部（２３）と前記第１のトランジスタ部を選択する第２のトランジスタ部（２４）とから成るスプリットゲート構造とする。前記第１のトランジスタ部は前記電荷蓄積性絶縁膜（３１）とメモリゲート電極（３４）を有するＭＯＮＯＳ型とされる。前記第２のトランジスタ部はＭＯＳ型とされる。
【００１９】
更に詳しくは、前記第１のトランジスタ部のチャネル領域と第２のトランジスタ部のチャネル領域は隣接され、前記第２のトランジスタ部のゲート絶縁耐圧は、前記第１のトランジスタ部のゲート絶縁耐圧よりも低い。前記第２トランジスタ部のゲート絶縁膜は前記中央処理装置を構成するＭＯＳ型トランジスタのゲート絶縁膜と同じ厚さを有する。
【００２０】
上記より、データ読み出し動作では不揮発性メモリセルの第２トランジスタ部をオン状態にしたとき、第１トランジスタ部の閾値電圧状態に従って電流が流れるか否かに応じてビット線に記憶情報が読み出される。第２トランジスタ部は第１トランジスタ部よりもゲート耐圧が低いから、記憶保持用のＭＯＳトランジスタ部と選択用のＭＯＳトランジスタ部の双方を高耐圧で形成する場合に比べ、選択用のＭＯＳトランジスタ部に対して比較的低いゲート電圧で比較的大きなＧｍを得ることが容易になり、不揮発性メモリセル全体の電流供給能力、即ちＧｍを相対的に大きくする事ができ、読み出し速度の高速化を実現する。
【００２１】
例えば、前記第１トランジスタ部は、ソース線に接続するソース線電極、メモリゲート制御線に接続する前記メモリゲート電極、及び前記メモリゲート電極の直下に配置された前記電荷蓄積性絶縁膜を有する。前記第２トランジスタ部は、ビット線に接続するビット線電極、及びコントロールゲート制御線に接続するコントロールゲート電極を有する。
【００２２】
第１トランジスタ部に比較的高い閾値電圧を設定する動作では、例えば、メモリゲート電極に高電圧を印加し、第２トランジスタ部をオン動作させてソース線からビット線に電流を流し、第１トランジスタ部と第２トランジスタ部の境界部分から発生したホットエレクトロンを電荷蓄積性絶縁膜に保持させればよい。第１トランジスタ部に比較的低い閾値電圧を設定する動作では、例えば、メモリゲート電極に高電圧を印加し、第２トランジスタ部をオン動作させてビット線電極及びソース線電極を回路の接地電位とし、絶縁性電荷蓄積層に保持されているエレクトロンをメモリゲート電極に放出させればよい。したがって、第１トランジスタ部に比較的低い閾値電圧又は比較的高い閾値電圧を設定する動作は、コントロールゲート制御線やビット線に高電圧を印加することなく実現することが可能である。このことは、第２トランジスタ部のゲート耐圧が比較的低くてよいことを保証する。
【００２３】
前記ビット線をグローバルビット線（ＧＬ）に接続可能なスイッチＭＯＳトランジスタ（３９）を設け、階層ビット線構造（デバイデッドビット線構造）を採用してよい。デバイデッドビット線構造により、読み出し動作において一部の不揮発性メモリセルだけをグローバルビット線に接続して、ビット線に寄生容量を見掛け上小さくして更に読み出し動作の高速化を図ることに寄与する。このとき、消去・書き込み動作において前記ビット線には高電圧を印加しなくても済むから、前記スイッチＭＯＳトランジスタのゲート酸化膜厚は第１トランジスタ部のゲート酸化膜厚よりも薄く形成すればよい。要するに、前記スイッチＭＯＳトランジスタには比較的大きな電流供給能力を与えることが容易であり、デバイデッドビット線構造による読み出し動作の高速化を保証することが可能になる。
【００２４】
更に詳細な態様として、前記コントロールゲート制御線を駆動する第１ドライバ（４１）、前記メモリゲート制御線を駆動する第２ドライバ（４２）、前記スイッチＭＯＳトランジスタをオン状態に駆動する第３ドライバ（４３）、前記ソース線を駆動する第４ドライバ（４４）を有し、前記第１ドライバ及び第３ドライバは第１電圧を動作電源とし、前記第２ドライバ及び第４ドライバは前記第１電圧よりも高い電圧を動作電源とする。
【００２５】
前記第１トランジスタ部の閾値電圧を高くするとき、第１ドライバの動作電源を第１電圧、第４ドライバの動作電源を第１電圧よりも高い第２電圧、第２ドライバの動作電源を第２電圧以上の第３電圧として、ビット線電極側から電荷蓄積領域にホットエレクトロンを注入可能にする制御回路を有する。
【００２６】
前記第１トランジスタ部の閾値電圧を低くするとき、前記第２ドライバの動作電源を第３電圧以上の第４電圧として、電荷蓄積領域からメモリゲート電極にエレクトロンを放出させればよい。
【００２７】
閾値電圧が低くされた第１トランジスタ部はデプレション型とされ、閾値電圧が高くされた第１トランジスタ部はエンハンスメント型とされてよい。
【００２８】
前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第１ドライバの動作電源を第１電圧、メモリゲート電極及びソース線電極を回路の接地電位としてよい。読み出し動作時の電流の向きはビット線からソース線の向きになる。
【００２９】
前記制御回路は、前記不揮発性メモリセルの記憶情報を読み出すとき、第１ドライバの動作電源を第１電圧、メモリゲート電極及びビット線電極を回路の接地電位としてよい。読み出し動作時の電流の向きは上記とは逆にソース線からビット線の向きになる。
【００３０】
【発明の実施の形態】
《マイクロコンピュータ》
図１には本発明の一例に係るマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、例えば相補型ＭＯＳ（ＣＭＯＳ）集積回路製造技術によって単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。
【００３１】
マイクロコンピュータ１は、、全体の制御を司る中央処理装置（ＣＰＵ）２、割込コントローラ（ＩＮＴ）３、主にＣＰＵ２のＯＳ（オペレーティングシステム）等の処理プログラムなどを格納する不揮発性メモリであるＲＯＭ４、主に、ＣＰＵ２の作業領域並びにデータの一時記憶用のメモリであるＲＡＭ５、ＣＰＵ２の処理プログラム及び救済情報等を電気的に消去及び書き込み可能に格納する不揮発性メモリであるフラッシュメモリ６、タイマ７、シリアルコミュニケーションインタフェース（ＳＣＩ）８、アナログディジタル変換器（Ａ／Ｄ）９、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１０、入出力ポート（Ｉ／Ｏポート）１１ａ〜１１ｉ、クロック発振器（ＣＰＧ）１２、電源回路１３、及びシステムコントローラ１４の機能ブロック乃至はモジュールを有する。
【００３２】
前記マイクロコンピュータ１は、外部電源端子として、グランドレベル（ＶＳＳ）、電源電圧レベル（ＶＤＤ）、アナロググランドレベル（ＡＶＳＳ）、アナログ電源電圧レベル（ＡＶＤＤ）の電源端子、その他の専用制御端子として、リセット（ＲＥＳ）、スタンバイ（ＳＴＢＹ）、モード制御（ＭＤ０、ＭＤ１、ＭＤ２）、クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）の各端子を有する。
【００３３】
マイクロコンピュータ１は、ＣＰＧ１０の端子ＥＸＴＡＬ、ＸＴＡＬに接続される水晶発振子またはＥＸＴＡＬ端子に入力される外部クロックに基づいて生成される基準クロック信号（システムクロック）φに同期して動作を行う。この基準クロック信号φの１周期をステートと呼ぶ。
【００３４】
マイクロコンピュータ１の機能ブロックは、内部バス１６によって相互に接続される。バスの制御を行う、図示はされないバスコントローラを内蔵している。内部バス１６はアドレスバス（ＡＢＵＳ）、データバス（ＤＢＵＳ）の他、リード信号・ライト信号・バスサイズ信号をエンコードしたバスコマンドが伝達されるコントロールバスを含む。
【００３５】
前記機能ブロックやモジュールは内部バス１６を介して、ＣＰＵ２によってリード／ライトさる。内部バス１６のデータバス幅は３２ビットとする。内蔵ＲＯＭ４やＲＡＭ５のリード／ライトは１ステートで可能にされる。
【００３６】
なお、前記タイマ７、ＳＣＩ８、Ａ／Ｄ変換器９、入出力ポート（ＩＯＰ）１１ａ〜１１ｉ、電源回路１３及びシステムコントローラ１４が有する制御レジスタを総称して、内部Ｉ／Ｏレジスタと呼ぶ。各入出力ポート１１ａ〜１１ｉは、アドレスバス、データバス、バス制御信号あるいはタイマ７、ＳＣＩ８、Ａ／Ｄ変換器９の入出力端子と兼用されている。
【００３７】
ＣＰＵ２は、命令制御部と実行部を有する。命令制御部は命令フェッチを制御し、フェッチした命令をデコードする。実行部は命令のデコード結果にしたがってオペランドアクセスや算術論理演算処理などを行なって命令を実行する。
【００３８】
割込みコントローラ３は前記タイマ６、ＳＣＩ８、Ａ／Ｄ９からの割込み信号やマイクロコンピュータ１の外部から与えられる割込み信号を入力し、それらに対する優先制御やマスク制御を行なって、ＣＰＵ２に割り込みを要求する。割込みが要求されたＣＰＵ２は、実行途中の命令実行を完了して割込み要因に応じた処理に分岐する。割込み要因に応じた処理の最後に例えば復帰命令を実行し、分岐前の処理に復帰して、途中で中断した処理を再開する。
【００３９】
電源回路１３は、例えば外部端子より供給される３．３Ｖの電源（ＶＤＤ＝３．３Ｖ、ＶＳＳ＝０Ｖ）を降圧して、１．５Ｖの内部電源（ｖｄｄ＝１．５Ｖ、ｖｓｓ＝０Ｖ）をチップ内に供給する。さらに電源回路１３は、基板バイアスをひくための基板電源としての基板バイアス電圧等も生成する。
【００４０】
前記リセット端子ＲＥＳがローレベルに変化され、或は電源端子ＶＤＤに動作電源が投入されると、ＣＰＵ２を始めとし、マイクロコンピュータ１の内部はリセットされる。その後、前記リセット端子ＲＥＳがローレベルからハイレベルにされ、或は所定時間を経過することによって、リセットが解除される。リセットが解除されると、ＣＰＵ２は所定のスタートアドレスから命令をリードして命令の実行を開始する。
【００４１】
データプロセッサ１にリセット信号ＲＥＳが与えられると、ＣＰＵ２等のオンチップ回路モジュールはリセット状態とされる。このリセット信号ＲＥＳによるリセット状態が解除されると、ＣＰＵ２は所定の制御プログラムのスタートアドレスから命令をフェッチし、プログラムの実行を開始する。
【００４２】
前記フラッシュメモリ６は、電気的な消去・書込みによって情報を書換え可能であって、ＥＰＲＯＭと同様にそのメモリセルを１個のトランジスタで構成することができ、更にメモリセルの全てを一括して、またはメモリセルのブロック（メモリブロック）を一括して電気的に消去する機能を持つ。フラッシュメモリ６は、一括消去可能な単位として複数個のメモリブロックを有する。小メモリブロックの記憶容量はＲＡＭ５の記憶容量よりも小さくされる。したがって、ＲＡＭ５は、小メモリブロックからデータ転送を受けてその情報を一時的に保持することができ、書換えのための作業領域も若しくはデータバッファ領域として利用可能になる。
【００４３】
フラッシュメモリ６は、マイクロコンピュータ１がシステムに実装された状態でＣＰＵ２の制御に基づいてその記憶情報を書換え可能にされると共に、汎用ＰＲＯＭライタのような外部書き込み装置の制御に基づいてその記憶情報を書換え可能にされる。モード端子ＭＤ０〜ＭＤ２は、前記フラッシュメモリ６をＣＰＵ２に書換え制御させる第１動作モードと前記外部書き込み装置に制御させる第２動作モードとを選択的に指定するための動作モード信号の入力端子として利用される。
【００４４】
また、フラッシュメモリ６はメモリアレイの一部に、マイクロコンピュータ１へのリセット指示によって読み出し可能にされる特定記憶領域６Ａを有する。マイクロコンピュータ１の前記リセット処理の一環としてシステムコントローラ１４から出力される制御信号２０によって前記特定領域６Ａに対する読み出し動作が行なわれる。前記特定記憶領域６Ａは、所定の内部回路例えばフラッシュメモリ６やＲＡＭ５の正規記憶領域を冗長記憶領域に置き換え可能とする救済情報、たま、所定の内部回路例えば電源回路１３やＡ／Ｄ９の特性を調整可能とするトリミング情報の格納領域として利用される。特定記憶領域６Ａから読み出された記憶情報はレジスタ１７にロードされ、ロードされた救済情報１８ａ、１８ｂがフラッシュメモリ６、ＲＡＭ５に転送され、ロードされたトリミング情報１９ａ，１９ｂが電源回路１３、Ａ／Ｄ９に転送される。
【００４５】
《汎用ＰＲＯＭライタによる情報書き込み》
図２には汎用ＰＲＯＭライタによるフラッシュメモリ６の書き込みに着目したブロック図が示される。モード端子ＭＤ０〜ＭＤ２は前記システムコントローラ１４に接続される。システムコントローラ１４はモード端子ＭＤ０〜ＭＤ２から供給されるモード信号をデコードし、前記第１動作モード又は第２動作モードが指示されているか、或はその他の動作モードが指示されているかを判定する。第２動作モードが指示されているとき、システムコントローラ１４は、汎用ＰＲＯＭライタＰＲＷとインタフェースされるべきＩ／Ｏポートを指定して、フラッシュメモリ６を直接外部の汎用ＰＲＯＭライタＰＲＷでアクセス可能に制御する。すなわち、フラッシュメモリ６との間でデータの入出力を行うためのＩ／ＯポートＰＯＲＴｄａｔａと、フラッシュメモリ６にアドレス信号を供給するためのＩ／ＯポートＰＯＲＴａｄｄｒと、フラッシュメモリ６に各種制御信号を供給するためのＩ／ＯポートＰＯＲＴｃｏｎｔとが指定される。更に、汎用ＰＲＯライタＰＲＷによる書換え制御とは直接関係ないＣＰＵ２、ＲＡＭ５、ＲＯＭ４などのオンチップ機能モジュールの実質的な動作を抑制する。例えば、図２に例示されるようにデータバスＤＢＵＳとアドレスバスＡＢＵＳの夫々に配置されたスイッチ手段ＳＷＩＴＣＨを介して前記ＣＰＵ２などのオンチップ機能モジュールとフラッシュメモリ６とのバス接続を切離す。前記スイッチ手段ＳＷＩＴＣＨは、前記ＣＰＵ２などのオンチップ機能モジュールからデータバスＤＢＵＳにデータを出力する回路や、アドレスバスＡＢＵＳにアドレスを出力する回路に配置された、バスバッファもしくはトランスファゲートのようなトライステート（３ステート）ゲートとして把握することができる。このようなトライステートゲートは、第２動作モードに応答してオフ状態（高インピーダンス状態）に制御される。図２では汎用ＰＲＯライタＰＲＷによる書換え制御とは直接関係ないＣＰＵ２、ＲＡＭ５、ＲＯＭ４などのオンチップ機能モジュールは、スタンバイ端子ＳＴＢＹから供給されるローレベルのスタンバイ信号によって低消費電力モードにされる。前記トライステートゲートの高インピーダンス制御に代えて、モード信号ＭＤ０〜ＭＤ２による第２動作モードの指定に応答してそれらのオンチップ機能モジュールに低消費電力モードを設定することにより、汎用ＰＲＯライタＰＲＷによる書換え制御とは直接関係ないＣＰＵ２、ＲＡＭ５、ＲＯＭ４などのオンチップ機能モジュールの実質的な動作を停止させてもよい。
【００４６】
第２動作モードが設定されるマイクロコンピュータ１の前記Ｉ／ＯポートＰＯＲＴｄａｔａ，ＰＯＲＴａｄｄｒ，ＰＯＲＴｃｏｎｔは変換ソケットＳＯＣＫＥＴを介して汎用ＰＲＯＭライタＰＲＷに結合される。変換ソケットＳＯＣＫＥＴは、一方においてＩ／ＯポートＰＯＲＴｄａｔａ，ＰＯＲＴａｄｄｒ，ＰＯＲＴｃｏｎｔの端子配置を有し、他方において標準メモリの端子配置を有し、相互に同一機能端子が内部で接続されている。
【００４７】
前記汎用ＰＲＯＭライタＰＲＷによる書込みは、主にマイクロコンピュータ１をオンボードする前、すなわちマイクロコンピュータ１をシステムに実装する前に初期的にデータを書き込み、又は初期的にプログラムを書き込むのに適用することにより、比較的大量の情報を能率的に書込むことができる。
【００４８】
《ＣＰＵ制御による書き込み制御プログラム》
図３にはＣＰＵ制御によるフラッシュメモリ６の書換えに着目したブロック図が示される。ＣＰＵ２が実行すべき書換え制御プログラムは、予め汎用ＰＲＯＭライタＰＲＷにてフラッシュメモリ６に書き込まれ、或は、ＲＯＭ４が保有する。マイクロコンピュータ１は所定のシステムに実装されている。所謂オンボードの状態とされる。Ｉ／Ｏポート１１ａ〜１１ｉやＳＣＩ８はシステム上でバスや外部回路に接続された状態になっている。この状態で、前記モード端子ＭＤ０〜ＭＤ２によって第１動作モードが指示され、システムコントローラ１４がこれを認識することにより、ＣＰＵ２は、既にフラッシュメモリ６に書き込まれた書き込み制御プログラム、或はＲＯＭ４が保持する書換え制御プログラムにしたがってフラッシュメモリ６に対してデータの書き換えもしくは消去及び書き込みを行なう。
【００４９】
例えば、フラッシュメモリ６の所定記憶領域に書換え制御プログラムと、転送制御プログラムが予め書き込まれているとする。ＣＰＵ２は、第１動作モードが指示されると、転送制御プログラムを実行して書換え制御プログラムをＲＡＭ５に転送する。転送終了後、ＣＰＵ２の処理は、そのＲＡＭ５上の書換え制御プログラムの実行に分岐し、これによって、フラッシュメモリ６に対する消去並びに書込み（ベリファイを含む）を行なう。ＲＯＭ４に書き換え制御プログラムを保有するときは転送制御プログラムは不要である。ＣＰＵ２は、第１動作モードが指示されると、ＲＯＭ４が保持する書換え制御プログラムを順次実行し、これにより、フラッシュメモリ６に対する消去並びに書込みを行なう。
【００５０】
ＣＰＵ制御の書込みは、マイクロコンピュータ１が実装されたシステムを動作させながらデータのチューニングをする場合、またプログラムのバグ対策若しくはシステムのバージョンアップに伴うプログラムの変更等、マイクロコンピュータ１がシステムに実装された状態（オンボード状態）でデータやプログラムの変更が必要になった場合に適用される。これにより、マイクロコンピュータ１を実装システムから取り外すことなくフラッシュメモリ６を書換えることができる。
【００５１】
《フラッシュメモリ》
図４にはフラッシュメモリ６に採用される不揮発性メモリセル（以下単にメモリセルとも記す）の一例が示される。不揮発性メモリセル２１は、シリコン基板上に設けたｐ型ウエル領域２２に、情報記憶に用いるＭＯＳ型の第１トランジスタ部２３と、前記第１トランジスタ部２３を選択するＭＯＳ型の第２トランジスタ部（選択ＭＯＳトランジスタ部）２４とを有して成る。第１トランジスタ部２３は、ソース線に接続するソース線電極となるｎ型拡散層（ｎ型不純物領域）３０、絶縁性電荷蓄積層としての電荷蓄積領域（例えばシリコン窒化膜）３１、電荷蓄積領域３１の表裏に配置された絶縁膜（例えば酸化シリコン膜）３２，３３、書込み・消去時に高電圧を印加するためのメモリゲート電極（例えばｎ型ポリシリコン層）３４、及びメモリゲート電極保護用の酸化膜（例えば酸化シリコン膜）３５を有する。前記絶縁膜３２は膜厚５ｎｍ、電荷蓄積領域３１は膜厚１０ｎｍ（酸化シリコン膜換算）、前記酸化膜３３は膜厚３ｎｍとされる。前記第２トランジスタ部２４は、ビット線に接続するビット線電極となるｎ型拡散層（ｎ型不純物領域）３６、ゲート絶縁膜（例えば酸化シリコン膜）３７、コントロールゲート電極（例えばｎ型ポリシリコン層）３８、前記コントロールゲート電極３８とメモリゲート電極３４を絶縁する絶縁膜（例えば酸化シリコン膜）２９を有する。選択ＭＯＳトランジスタ部２４のゲート酸化膜はＣＰＵ２に代表されるロジック部を構成するＭＯＳトランジスタのゲート酸化膜と同じ膜厚を有する。
【００５２】
前記第１トランジスタ部２３の電荷蓄積領域３１とその表裏に配置された絶縁膜３２及び絶縁膜３３（併せてメモリゲート絶縁膜３１，３２，３３と称する）との膜厚の総和をｔｍ、コントロールゲート電極３８のゲート絶縁膜３７の膜厚をｔｃ、コントロールゲート電極３８と電荷蓄積領域３１との間の絶縁膜の膜厚をｔｉとすると、ｔｃ＜ｔｍ≦ｔｉの関係が実現されている。ゲート絶縁膜３７とメモリゲート絶縁膜３１，３２，３３との寸法差より、第２トランジスタ部２４のゲート絶縁耐圧は第１トランジスタ部２３のゲート絶縁耐圧よりも低くされる。
【００５３】
尚、拡散層３６の部分に記載されたドレイン（ｄｒａｉｎ）の語はデータ読み出し動作において当該拡散層３６がトランジスタのドレイン電極として機能し、拡散層３０の部分に記載されたソース（ｓｏｕｒｃｅ）の語はデータ読み出し動作において当該拡散層３０がトランジスタのソース電極として機能することを意味する。消去・書き込み動作ではドレイン電極，ソース電極の機能はドレイン（ｄｒａｉｎ），ソース（ｓｏｕｒｃｅ）の表記に対して入れ替ることがある。
【００５４】
図５には図４の不揮発性メモリセルに対する特徴が代表的に示される。図５には階層型ビット線構造における不揮発性メモリセル２１の接続形態が例示される。前記拡散層３６は副ビット線ＢＬ（以下単にビット線ＢＬとも記す）に、拡散層３０はソース線ＳＬに、メモリゲート電極３４はメモリゲート制御線ＭＬに、コントロールゲート電極３８はコントロールゲート制御線ＣＬに接続される。副ビット線ＢＬはｎチャンネル型のスイッチＭＯＳトランジスタ（ＺＭＯＳ）３９を介して主ビット線（グローバルビット線とも記す）ＧＬに接続される。特に図示はしないが、副ビット線ＢＬには複数個の不揮発性メモリセル２１が接続され、１本の主ビット線ＧＬには夫々前記ＺＭＯＳ３９を介して複数本のビット線ＢＬが接続される。
【００５５】
図５では前記コントロールゲート制御線ＣＬを駆動する第１ドライバ（ワードドライバ）４１、メモリゲート制御線ＭＬを駆動する第２ドライバ４２、前記ＺＭＯＳ３９をスイッチ駆動する第３ドライバ（Ｚドライバ）４３、前記ソース線ＳＬを駆動する第４ドライバ４４が代表的に図示されている。前記ドライバ４２，４４はゲート絶縁耐圧が高耐圧のＭＯＳトランジスタを用いた高耐圧ＭＯＳドライバによって構成される。ドライバ４１，４３はゲート絶縁耐圧が比較的低いＭＯＳトランジスタを用いたドライバによって構成される。例えばＣＰＵ２に代表されるロジック部を構成するＭＯＳトランジスタと同じＭＯＳトランジスタを用いて構成することができる。
【００５６】
不揮発性メモリセル２１の第１トランジスタ部２３に比較的高い閾値電圧を設定する書き込み動作では、例えば、メモリゲート電圧Ｖｍｇ及びソース線電圧Ｖｓを高電圧とし、制御ゲート電圧Ｖｃｇに１．５Ｖを与え、書き込み選択ビット線を０．８Ｖ、書き込み非選択ビット線を１．５Ｖとして、書き込み選択ビット線の第２トランジスタ部２４をオン動作させて、拡散層３０から拡散層３６に電流を流す。この電流により、コントロールゲート電極３８側の電荷蓄積領域３１近傍で発生したホットエレクトロンを電荷蓄積領域３１に保持させればよい。書き込み電流を数マイクロ・アンペア〜数十マイクロ・アンペア程度の定電流で書き込む場合、書き込み選択ビット線電位は接地電位に限らず、上述の０．８Ｖ程度印加して、チャネル電流を流せばよい。書き込み動作においては、ｎチャンネル型のメモリセルにとって、拡散層３０がドレインとして機能し、拡散層３６がソースとして機能する。この書き込み形式はホットエレクトロンのソースサイドインジェクションとなる。
【００５７】
第１トランジスタ部２３に比較的低い閾値電圧を設定する消去動作では、例えば、メモリゲート電圧Ｖｍｇに高電圧を印加し、電荷蓄積領域３１に保持されているエレクトロンをメモリゲート電極３４に放出させる。このとき、拡散層３０を回路の接地電位とする。このとき、第２トランジスタ部２４をオン状態にしてもよい。
【００５８】
第１トランジスタ部２３に対する上記書き込み・消去動作より明らかなように、コントロールゲート制御線ＣＬやビット線ＢＬに高電圧を印加することなく実現することが可能である。このことは、第２トランジスタ部２４のゲート耐圧が比較的低くてよいことを保証する。ＺＭＯＳ３９も高耐圧であることを要しない。
【００５９】
特に制限されないが、図６に例示されるように、閾値電圧が低くされた消去状態の第１トランジスタ部２３はデプレション型とされ、閾値電圧が高くされた書き込み状態の第１トランジスタ部２３はエンハンスメント型とされる。図６の消去・書き込み状態において、読み出し動作時におけるメモリゲート電極３４は回路の接地電圧にすればよい。更に読み出し動作を高速化する場合はメモリゲート電極３４に例えば電源電圧Ｖｄｄを印加してもよい。これに対し、図７のように消去及び書き込みの双方の状態をエンハンスメント型にする場合には、読み出し動作時におけるメモリゲート電極３４は例えば電源電圧Ｖｄｄを印加する。
【００６０】
図６の閾値状態において図５の不揮発性メモリセル４１に対する読み出し動作では、ソース線電圧Ｖｓを０Ｖ、メモリゲート電圧Ｖｍｇを１．５Ｖにし、読み出し選択すべきメモリセルのコントロールゲート電圧Ｖｃｇを１．５Ｖの選択レベルにすればよい。第２トランジスタ部２４がオン状態にされたとき、第１トランジスタ部２３の閾値電圧状態に従って電流が流れるか否かに応じてビット線ＢＬに記憶情報が読み出される。第２トランジスタ部２４は第１トランジスタ部２３よりもゲート絶縁耐圧が低く、そのゲート酸化膜厚も比較的薄いから、記憶保持用のＭＯＳトランジスタと選択用のＭＯＳトランジスタの双方を高耐圧で形成する場合に比べて不揮発性メモリセル２１全体の電流供給能力を相対的に大きくする事ができ、データ読み出し速度を高速化することができる。
【００６１】
尚、特に図示はしないが、不揮発性メモリセル２１に対する読み出し動作では電流の向きを上記の順方向とは逆向（逆方向）きにすることが可能である。
【００６２】
図８には図５の不揮発性メモリセルの書き込み動作に着目したときのデバイス断面が示される。図の書き込み電圧状態では電荷蓄積領域３１直下のコントロールゲート電極３８附近まで６Ｖのチャネルが形成され、これに対し、コントロールゲート電極３８直下のチャネルは０Ｖであり、これにより、電荷蓄積領域３１のメモリゲート電極３８側直下で急峻な電界（急電界）が形成され、ソース−ドレイン間のチャネルを流れる電流を制御することが出来る。この急電界によりホットエレクトロンが生成され、電荷蓄積領域３１に蓄積される。コントロールゲート電極３８直下のチャネルは０Ｖであるからコントロールゲート電極３８の絶縁膜３７は、高耐圧を要しない論理回路などの大多数のＭＯＳトランジスタと同じまたは同程度の薄膜化が保証される。電流を絞る場合には、コントロールゲート電極３８直下のチャネルは０．８Ｖ程度である。
【００６３】
書き込み動作においてコントロールゲート電極３８直下のチャネルが６Ｖにならないのは、ウェル領域２２に形成される前記ビット線電極３６とソース線電極３０との間に高濃度不純物領域例えば拡散層が形成されていないからである。そのような拡散層が形成されているとすると、書き込み時のソース電圧が当該拡散層に伝達されることになるので、選択ＭＯＳトランジスタ部のゲート絶縁膜を厚膜にすることが必要になって、高速化の読み出しが難しくなる。
【００６４】
図９には本発明に係る不揮発性メモリセル１の別の断面構造を示す。コントロールゲート電極３８の隣に電荷蓄積領域３１及びメモリゲート電極３４を配置し、メモリゲート電極３４をサイドウォールゲートとして形成してもよい。特に図示はしないが、前記電荷蓄積領域３１には、前記シリコン窒化膜（シリコンナイトライド膜）のような、絶縁膜に覆われた電荷トラップ性絶縁膜を採用することに限定されず、絶縁膜に覆われた導電性浮遊ゲート電極（例えばポリシリコン電極）、又は絶縁膜に覆われた導電性微粒子層等を採用してよい。導電性微粒子層は、例えばポリシリコンをドット状とするナノドットによって構成することができる。
【００６５】
図１０には前記フラッシュメモリ６の構成を全体的に示す。メモリアレイ５０は図５で説明した階層ビット線構造を有し、前記不揮発性メモリセル２１を備える。ドライバ回路（ＤＲＶ）５１は前記ドライバ２３，２１等を備えて回路ブロックであり、Ｘアドレスデコーダ（ＸＤＣＲ）５３から供給されるアドレスデコード信号に従って出力動作すべきドライバを選択する。ドライバ回路（ＤＲＶ）５２は前記ドライバ４２，４４などを備え、コントロールゲート制御線ＣＬの状態等に従って出力動作すべきドライバを選択する。グローバルビット線ＧＬにはセンスアンプ回路及び書き込み制御回路５８が接続される。センスアンプ回路はグローバルビット線ＧＬに読み出されたリードデータを増幅してラッチする。書き込み制御回路は書き込み動作におてグローバルビット線に供給すべき書き込み制御情報をラッチする。センスアンプ回路及び書き込み制御回路５８は、Ｙ選択回路（ＹＧ）５９を介してデータ入出力バッファ（ＤＴＢ）６０に接続され、内部バス１６に含まれるデータバスＤＢＵＳとインタフェース可能にされる。読み出し動作においてＹ選択回路（ＹＧ）５９は、Ｙアドレスデコーダ（ＹＤＣＲ）５４から出力されるアドレスデコード信号に従って、センスアンプ回路にラッチされた読み出しデータを選択する。選択された読み出しデータはデータ入出力バッファ６０を介して外部に出力可能にされる。書き込み動作においてＹ選択回路５９は、データ入出力バッファ６０から供給される書込みデータをどのグローバルビット線に対応させて書き込み制御回路にラッチさせるかを制御する。
【００６６】
アドレス信号はアドレスバスＡＢＵＳからアドレスバッファ５５に供給され、アドレスバッファ５５からＸアドレスデコーダ５３及びＹアドレスデコーダ５４に供給される。読み出し、消去、書き込みに必要な動作電源は電圧発生回路（ＶＳ）５７が外部電源Ｖｄｄ，Ｖｓｓに基づいて生成する。例えば図５説明した書き込み動作電圧を想定すると、Ｖｄｄ＝１．５Ｖ、ＶＣＣＥ＝１６Ｖ、ＶＣＣＰ＝１３Ｖ、ＶＣＣＤ＝６Ｖになる。
【００６７】
制御回路（ＣＯＮＴ）５６は制御レジスタ６４に設定された制御情報に従って、フラッシュメモリ６の、読み出し動作、消去動作、及び書き込み動作の制御シーケンスや動作電源の切換え制御等を行う。動作電源の切換え制御とは、読み出し動作、消去動作、及び書き込み動作に応じて、ドライバ４１〜４４の動作電源を図５の動作態様に従って適切に切換える制御である。
【００６８】
《救済情報による不良救済》
図１０において前記制御回路５６には、マイクロコンピュータ１の前記リセット処理の一環としてシステムコントローラ１４から出力される制御信号２０が供給される。制御回路は制御信号２０による指示に従ってメモリアレイ５０の前記特定領域６Ａに対する読み出し動作を行なって救済情報１８ａ，１８とトリミング情報１９ａ，１９ｂをレジスタ１７にロードする。レジスタ１７にロードされた救済情報１８ａ，１８とトリミング情報１９ａ，１９ｂは、クロック信号に同期して、対応する回路６，５，１３，９のレジスタにラッチされる。レジスタ１７から対応回路への信号経路は、特に制限されないが、専用信号線によって構成される。これに代えて内部バス１６を利用することも可能である。
【００６９】
図１１にはフラッシュメモリ６における冗長救済のための回路構成が例示される。メモリアレイ５０は、正規記憶領域として複数個のメモリブロックＭＢＬＫに分割され、正規メモリブロックＭＢＬＫ単位で不良を置き換える冗長記憶領域として冗長メモリブロックＲＢＬＫを有する。正規メモリブロックＭＢＬＫ及び冗長メモリブロックＲＢＬＫの内部は図１０に示されるメモリアレイの構成を備える。前記特定領域６Ａは所定の正規メモリブロックＭＢＬＫに割当てられる。正規メモリブロックＭＢＬＫ及び冗長メモリブロックＲＢＬＫには夫々ドライバ回路５１，５２が配置される。デコーダ回路５３は、正規メモリブロックＭＢＬＫ毎に対応されるアドレスデコーダＡＤＣ及び救済デコーダＲＤＣと、冗長メモリブロックＲＢＬＫに対応される冗長アドレスデコーダＲＡＤＣ及びアドレス比較器ＡＣＭＰとを有する。
【００７０】
救済デコーダＲＤＣにはレジスタ７０から出力される救済情報１８ａが供給される。救済情報には救済イネーブル情報と救済アドレス情報を含む。レジスタ７０にはマイクロコンピュータ１のリセット処理において前記レジスタ１７から救済情報１８ａがイニシャルロードされる。救済デコーダＲＤＥＣは救済情報をデコードし、救済イネーブル情報がイネーブルを示すとき救済アドレス情報が指定するメモリブロックを解読する。例えば正規メモリブロックＭＢＬＫが１６個、冗長メモリブロックＲＢＬＫを１個とすれば、救済デコーダＲＤＣは４ビットの救済アドレス情報をデコードし、自らの正規メモリブロックＭＢＬＫが指定されていることを検出することによって自らの対応するアドレスデコーダＡＤＣを非活性化する。救済アドレス情報はアドレス信号の上位ビットに対応され、アドレス比較器ＡＣＭＰは救済アドレス情報とアドレス信号の上位ビットを比較し、一致したとき冗長アドレスデコーダＲＡＤＣを活性化する。冗長アドレスデコーダＲＡＤＣは正規のアドレスデコーダＡＤＣに対し、アドレス信号の上位側（救済アドレス情報のビット数分）を除くアドレスデコード論理を有している。したがって、救済情報によって指定された正規メモリブロックＭＢＬＫは冗長メモリブロックＲＢＬＫに置き換え可能にされる。
【００７１】
これにより、救済対象の指定に電気ヒューズやレーザヒューズに対するプログラムを必要とせず、欠陥救済に対する救済効率を向上させることができる。
【００７２】
特に図示はしないが救済情報によるＲＡＭ５に対する不良救済も上記同様に行なうことができる。
【００７３】
救済情報はマイクロコンピュータ１の製造工程中などで行なわれるデバイステストの結果に従って取得すればよい。特定領域６Ａに救済情報を初期的に書き込むときは前記第２モードによりＥＰＲＯＭラライタを用いて行なえばよい。システム実装後に欠陥を生じたとき、救済に利用可能な冗長構成が残っている場合には、前記第１モードによるオンボードで救済情報の書き換えを行なえばよい。
【００７４】
《トリミング情報による特性調整》
図１２には電源回路１３の一例が示される。電源回路１３は、内部電源電圧Ｖｄｄのレベルを規定するための参照電圧を決定する制御情報としてトリミング情報１９ａを電圧トリミングレジスタ７５にラッチする。このレジスタ７５に対する電圧トリミング情報１９ａのイニシャルロードは、前述の救済情報のイニシャルロードと同様に、リセットの指示に応答して前記フラッシュメモリ６からレジスタ１７を介して行なわれる。
【００７５】
内部電圧Ｖｄｄはｎチャンネル型ＭＯＳトランジスタＭ５と抵抗素子Ｒ５から成るソースフォロア回路から出力される。トランジスタＭ５のコンダクタンスはオペアンプＡＭＰ２によって負帰還制御される。電圧Ｖｄｄは論理的に制御電圧ＶＤＬ１に等しくされる。制御電圧ＶＤＬ１は、ｎチャンネル型ＭＯＳトランジスタＭ４と抵抗素子Ｒ０〜Ｒ４から成るソースフォロア回路から出力される。トランジスタＭ４のコンダクタンスはオペアンプＡＭＰ１によって負帰還制御される。その帰還系は、抵抗Ｒ０〜Ｒ４による抵抗分圧比を選択可能なスイッチＭＯＳトランジスタＭ０〜Ｍ３が設けられて、トリミング回路を構成している。スイッチＭＯＳトランジスタＭ０〜Ｍ３の選択は、２ビットの電圧トリミング情報１９ａをデコードするデコーダＤＥＣ１が行う。そのようにして形成される帰還電圧は基準電圧発生回路ＶＧＥ１で発生される基準電圧とオペアンプＡＭＰ１で比較される。このオペアンプＡＭＰ１は、制御電圧ＶＤＬ１が参照電圧Ｖｒｅｆに等しくなるように負帰還制御を行う。
【００７６】
前記電源回路１３の素子特性が、製造プロセスの影響によって、比較的大きくばらついた場合、内部電圧ＶＤＬ１が設計値的な所望範囲内に入るようにデコーダＤＥＣ１で選択する抵抗分圧比を変更する。そのための情報は、デバイステストによって把握される回路特性から予め得ることができ、前述のように、ＥＰＲＯＭライタモードなどによってフラッシュメモリ６の特定領域６Ａに予め書き込んでおけばよい。マイクロコンピュータ１がリセットされるとき、その電圧トリミング情報１９ａはフラッシュメモリ６から電圧トリミングレジスタ７５にイニシャルロードされる。
【００７７】
これにより、回路特性の調整に電気ヒューズやレーザヒューズに対するプログラムを必要とせず、回路特性の調整効率を向上させることができる。
【００７８】
特に図示はしないがトリミング情報１９ｂによるＡ／Ｄ９に対する変換特性調整も上記同様に行なうことができる。
【００７９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８０】
例えば、不揮発性メモリセルに対する閾値電圧状態と書き込み・消去状態との対応は相対的な概念であり上記とは逆の定義を行うことも可能である。不揮発メモリセルの低い閾値電圧状態はデプレッション型に限定されず、エンハンスメント型であってよいことは言うまでもない。また、書き込み、消去、読み出しの動作電圧は図５の説明に限定されず適宜変更可能である。
【００８１】
また、消去動作では電荷蓄積領域３１のエレクトロンをメモリゲート３４に放出させる形態に限定されず、消去時における電界の向きを逆向きとして、電荷蓄積領域３１のエレクトロンをウェル領域２２に放出させるようにしてもよい。
【００８２】
ビット線にはグローバルビット線に対して階層化された構成を採用しなくてもよく、ビット線をセンスアンプ回路又は書き込み回路の接続してよい。
【００８３】
また、不揮発性メモリセルのＯＮＯ構造における膜厚は、チャネル領域寄りより、３ｎｍ（ナノ・メータ）、２６．５ｎｍ、０ｎｍ近傍の組み合わせであったり、或は、５ｎｍ、１０ｎｍ、３ｎｍの組み合わせであったりしてよい。
【００８４】
また、マイクロコンピュータに内蔵される周辺回路は上記の例に限定されず適宜変更することができる。
【００８５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されず、システムオンチップのシステムＬＳＩ等の各種半導体データ処理装置に広く適用することができる。
【００８６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００８７】
すなわち、オンチップ不揮発性メモリにおける記憶情報の読み出し経路から高速性を損なう厚膜の高耐圧ＭＯＳトランジスタを排除することができる。
【００８８】
オンチップ不揮発性メモリから記憶情報を高速に読み出すことができる。
【００８９】
救済対象の指定に電気ヒューズやレーザヒューズに対するプログラムを必要とせず、欠陥救済に対する救済効率を向上させることができる。
【００９０】
回路特性の調整に電気ヒューズやレーザヒューズに対するプログラムを必要とせず、回路特性の調整効率を向上させることができる。
【００９１】
データプロセッサをシステムに実装する前に不揮発性メモリにプログラムや救済情報などを効率的に書き込みすることができ、しかも、データプロセッサをシステムに実装した後にオンボードで不揮発性メモリにプログラムや救済情報などの書き換えを行なうことができる。
【図面の簡単な説明】
【図１】本発明の一例に係るマイクロコンピュータのブロック図である。
【図２】汎用ＰＲＯＭライタによるフラッシュメモリの書き込みに着目したマイクロコンピュータの説明図である。
【図３】ＣＰＵ制御によるフラッシュメモリの書換えに着目したマイクロコンピュータの説明図である。
【図４】フラッシュメモリに採用されるスプリットゲート構造の不揮発性メモリセルの一例を示す概略縦断面図図である。
【図５】図４の不揮発性メモリセルに対する特徴を代表的に示す説明図である。
【図６】不揮発性メモリセルの消去，書き込み状態をデプレション型，エンハンスメント型としたときの閾値電圧状態を例示する説明図である。
【図７】不揮発性メモリセルの消去，書き込み状態を共にエンハンスメント型としたときの閾値電圧状態を例示する説明図である。
【図８】図５の不揮発性メモリセルの書き込み動作の説明図である。
【図９】スプリットゲート型不揮発性メモリセルの別の縦断面構造を示す説明図である。
【図１０】フラッシュメモリの全体的な構成を示すブロック図である。
【図１１】フラッシュメモリにおける冗長救済のための回路構成を示すブロック図である。
【図１２】電源回路の一例を示す回路図である。
【符号の説明】
１  マイクロコンピュータ
２  中央処理装置
４  ＲＯＭ
５  ＲＡＭ
６  フラッシュメモリ
６Ａ  特定領域
８  ＳＣＩ
９  Ａ／Ｄ
１３  電源回路
１４  システムコントローラ
ＭＤ０〜ＭＤ２  モード端子
ＲＥＳ  リセット端子
１７  レジスタ
１８ａ，１８ｂ  救済情報
１９ａ，１０ｂ  トリミング情報
ＰＲＷ  汎用ＰＲＯＭライト
２１  不揮発性メモリセル
２２  ウェル領域
２３  第１トランジスタ部
２４  第２トランジスタ部
３０  ソース線電極
３１  絶縁性電荷蓄積層（シリコン窒化膜）
３２，３３  絶縁膜
３４  メモリゲート電極
３６  ビット線電極
３７  ゲート絶縁膜
３８  コントロールゲート電極
４１  第１ドライバ（ワードドライバ）
４２  第２ドライバ
４３  第３ドライバ（Ｚドライバ）
４４  第４ドライバ
【図１】
2004319034.tif 000003
【図２】
2004319034.tif 000004
【図３】
2004319034.tif 000005
【図４】
2004319034.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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