(57)【要約】【課題】プログラミング、及び消去の操作に必要とする操作電圧を大幅に低下するとともに、選択性とプログラミング効果を大幅に高めることのできる不揮発性メモリセルのプログラミング及び消去方法を提供する。【解決手段】メモリセルアレイを構成するメモリセルは第１導電型のウェルと、該ウェル内に設けられ、第２導電型の局部ウェル領域によって囲まれる第１導電型拡散ドレインと、該第１導電型のウェル内に横方向に設けられる第１導電型拡散ソースと、該拡散ドレインと該拡散ソースの間の該局部ウェル領域上に位置する電荷トラッピング層と、該電荷トラッピング層の上に位置するゲートとを含み、選択したビットラインを介して、同時に選択した該メモリセルの該拡散ドレインと、該局部ウェル領域に第１電圧を印加し、かつ拡散ソースをフローティング状態にし、該ゲートに第２電圧を印加して、該電荷トラッピング層と該局部ウェル領域との間にファウラー・ノルトハイム・トンネルを誘起する。【選択図】　図４
2004072041.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリアレイ内のメモリセルを選択的にプログラミングする不揮発性メモリセルのプログラミング方法において、
該メモリセルアレイを構成するメモリセルは第１導電型のウェルと、該ウェル内に設けられ、第２導電型の局部ウェル領域によって囲まれる第１導電型拡散ドレインと、該第１導電型のウェル内に横方向に設けられる第１導電型拡散ソースと、該拡散ドレインと該拡散ソースの間の該局部ウェル領域上に位置する電荷トラッピング層と、
該電荷トラッピング層の上に位置するゲートとを含んでなり、
選択したビットラインを介して、同時に選択した該メモリセルの該拡散ドレインと、該局部ウェル領域に第１電圧を印加し、
該選択したメモリセルの拡散ソースをフローティング状態にし、
該選択したメモリセルの該ゲートに第２電圧を印加して、該電荷トラッピング層と該局部ウェル領域との間にファウラー・ノルトハイム・トンネルを誘起することを特徴とする不揮発性メモリセルのプログラミング方法。
【請求項２】
前記第１導電型がＮ型で、該第２導電型がＰ型であり、かつ該第１電圧が正電圧で、該第２電圧が負電圧であることを特徴とする請求項１に記載の不揮発性メモリセルのプログラミング方法。
【請求項３】
前記第１電圧が約３〜７Ｖで、該第２電圧が約−７〜−３Ｖであることを特徴とする請求項２に記載の不揮発性メモリセルのプログラミング方法。
【請求項４】
前記拡散ソースが該局部ウェル領域と重なることを特徴とする請求項１に記載の不揮発性メモリセルのプログラミング方法。
【請求項５】
前記拡散ソースが該局部ウェル領域と重ならないことを特徴とする請求項１に記載の不揮発性メモリセルのプログラミング方法。
【請求項６】
前記電荷トラッピング層が窒化ケイ素からなることを特徴とする請求項１に記載の不揮発性メモリセルのプログラミング方法。
【請求項７】
フラッシュメモリセルのメモリセルを選択的にプログラミングするプログラミング方法において、
該フラッシュメモリセルは第１導電型のウェルと、該ウェル内に設けられ、第２導電型の局部ウェル領域によって囲まれる第１導電型拡散ドレインと、該第１導電型のウェル内に横方向に設けられる第１導電型拡散ソースと、該拡散ドレインと該拡散ソースの間の該局部ウェル領域上に位置する電荷トラッピング層と、該電荷トラッピング層の上に位置するゲートとを含んでなり、
選択したビットラインを介して、該拡散ドレインと、該局部ウェル領域に第１電圧を印加し、かつ選択したメモリセルの該局部ウェル領域に第２電圧を印加して、該拡散ドレインと該局部ウェル領域の接合面に空乏領域を発生させ、
該選択したメモリセルの該拡散ソースを接地し、
該選択したメモリセルのゲートに第３電圧を印加して、該電荷トラッピング層と該空乏領域との間にホットホール注入を誘起することを特徴とするフラッシュメモリセルのプログラミング方法。
【請求項８】
前記拡散ドレインと、拡散ソースとが、第１導電型のイオンをドーピングして形成されることを特徴とする請求項７に記載のフラッシュメモリセルのプログラミング方法。
【請求項９】
前記第１導電型がＮ型で、該第２導電型がＰ型であり、かつ該第１電圧が正電圧で、該第２電圧が負電圧であって、該３電圧が負電圧であることを特徴とする請求項７に記載のフラッシュメモリセルのプログラミング方法。
【請求項１０】
前記第１電圧が約１〜４Ｖで、該第２電圧が約−４〜−１Ｖであり、該第３電圧が約−１〜−５Ｖであることを特徴とする請求項９に記載のフラッシュメモリセルのプログラミング方法。
【請求項１１】
前記拡散ソースが該局部ウェル領域と重なることを特徴とする請求項７に記載のフラッシュメモリセルのプログラミング方法。
【請求項１２】
前記拡散ソースが該局部ウェル領域と重ならないことを特徴とする請求項７に記載のフラッシュメモリセルのプログラミ７ング方法。
【請求項１３】
前記電荷トラッピング層が窒化ケイ素からなることを特徴とする請求項７に記載のフラッシュメモリセルのプログラミング方法。
【請求項１４】
フラッシュメモリセルのプログラミング、及び消去方法において、
該フラッシュメモリのそれぞれのメモリセルは、第１導電型ウェルと、該第１導電型ウェル内に形成され、かつ第２導電型の局部ウェル領域によって囲まれる拡散ドレインと、該ウェル内において横方向に設けられる拡散ソースと、該拡散ドレインと該拡散ソースとの間の該局部ウェル領域と該第１導電型ウェル上に位置する電荷トラッピング層と、該電荷トラッピング層上に位置するゲートとを含んでなり、
フラッシュメモリセルを選択してプログラミング操作を実行する場合は、
ビットラインを選択し、該選択したフラッシュメモリセルの拡散ドレインと該局部ウェル領域に第１電圧を印加するステップと、
該選択したフラッシュメモリセルの拡散ソースをフローティング状態にするステップと、
該選択したフラッシュメモリセルのゲートに第２電圧を印加するステップとを含んでなり、
フラッシュメモリセルを選択して消去の操作を実行する場合は、
フラッシュメモリセルを選択して該フラッシュメモリセルの拡散ドレインと局部ウェル領域とをフローティング状態にするステップと、
該選択したフラッシュメモリセルの拡散ソースに第３電圧を印加する工程と、該選択したフラッシュメモリセルのゲートに第４電圧を印加するステップと含んでなることを特徴とするフラッシュメモリセルのプログラミング、及び消去方法。
【請求項１５】
前記第１導電型がＮ型で、該第２導電型がＰ型であって、該第１電圧が正電圧で、該第２電圧が負電圧で、該第３電圧が負電圧であり、かつ該第４電圧が正電圧であることを特徴とする請求項１４に記載のフラッシュメモリセルのプログラミング、及び消去方法。
【請求項１６】
前記第１電圧が約３〜７Ｖで、該第２電圧が約−７〜−３Ｖであり、該第３電圧が約−７〜−３Ｖであって、かつ該第４電圧が約３〜７Ｖであることを特徴とする請求項１５に記載のフラッシュメモリセルのプログラミング、及び消去方法。
【請求項１７】
前電荷トラッピング層が窒化シリコンからなることを特徴とする請求項１４に記載のフラッシュメモリセルのプログラミング、及び消去方法。
【請求項１８】
フラッシュメモリセルを選択してプログラミングを実行するフラッシュメモリセルのプログラミング方法であって、
該フラッシュメモリセルは、
Ｎ型ウェルと、該Ｎ型ウェル内に設けられ、かつ局部Ｐ型ウェル領域によって囲まれる拡散ドレインと、該該Ｎ型ウェル内において横方向に設けられる拡散ソースと、該拡散ドレインと該拡散ソースとの間の該局部Ｐ型ウェル領域と該Ｎ型ウェル上に位置する電荷トラッピング層と、該電荷トラッピング層の上に位置するゲート）とを含んでなり、
選択したビットラインを介して該拡散ドレインに第１電圧を印加し、該選択したメモリセルの局部Ｐ型ウェル領域に第２電圧を印加して、該拡散ドレインと該局部Ｐ型ウェル領域とが接合する面に空乏領域を発生させて、
該選択したメモリセルの該拡散ソースを接地し、
該選択したメモリセルの該ゲートに第３電圧を印加することを特徴とするフラッシュメモリセルのプログラミング方法。
【請求項１９】
前記第１電圧が約１〜４Ｖで、該第２電圧が約−４〜−１Ｖであって、かつ該第３電圧が約３〜７Ｖであることを特徴とする請求項１８に記載のフラッシュメモリセルのプログラミング方法。
【請求項２０】
前記電荷トラッピング層が窒化シリコンからなることを特徴とする請求項１８に記載のフラッシュメモリセルのプログラミング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリセルに関し、特に、不揮発性メモリアレイのメモリセルを選択的にプログラミングする不揮発性メモリセルのプログラミング及び消去方法に関する
【従来の技術】
この数年来、不揮発性メモリのマーケットは、特に、フラッシュメモリを中心として成長を続けている。フラッシュメモリは、電気的プログラマブル　リードオンリメモリ（以下ＥＰＲＯＭと称する）に対して、より広範囲で、かつ弾性的な応用をすることができる。このため、この数年来、大きく普及している。目下のフラッシュメモリは、主に二種類の異なる応用範囲において発展を遂げている。すなわち、不揮発性メモリとロジック回路システムを整合し、ソフトウエアのアップデート、識別コードの保存、デフラグシステム、もしくはスマートカードなどに対する応用である。他の応用範囲は、フラッシュメモリアレイを利用した記憶素子の製造であって、例えば、メモリボード、またはソリッドステートハードディスクなどが挙げられ、かかる構造のハードディスクと小型ハードディスクとの市場競争が展開されている。
【０００２】
通常、フラッシュメモリは、チャネルホットエレクトロン（ＣＨＥ）と、ファウラー・ノルトハイム・トンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　ｔｕｎｎｅｌｉｎｇ、ＦＮ　ｔｕｎｎｅｌｉｎｇ）を利用してプログラミング及び消去を実行する。ただし、フラッシュメモリは、該チャネルホットエレクトロンによって、プログラミングを実行する場合、熱エネルギーの消費が高くなりすぎるという問題が発生する。目下、低操作電圧の酸素−窒素−酸素型（以下ＯＮＯ型と称する）フラッシュメモリが開発されているが、但し、ほとんどのフラッシュメモリは、プログラミングを実行する場合、熱エネルギーの消費が高すぎる問題を有する。
【０００３】
図１は、従来のＯＮＯ型フラッシュメモリセル１０の断面図である。図１に開示するように、ＯＮＯ型のフラッシュメモリセル１０は、Ｐ型ウェル１２と、Ｎ型ソース１４と、Ｎ型ドレイン１６と、ＯＮＯ構造２０と、及びコントロールゲート１８を含んでなる。該Ｎ型ソース１４とＮ型ドレイン１６はＰ型ウェル１２中に形成され，ＯＮＯ構造２０は、Ｐ型ウェル１２の表面に形成され、かつＮ型ソース１４と、Ｎ型ドレイン１６の間に位置する。また、コントロールゲート１８は、ＯＮＯ構造２０上に形成される。更に、ＯＮＯ構造２０は、上から下へ酸化ケイ素によってなる絶縁層２２と、窒化ケイ素によってなる電荷トラッピング層２４と、酸化ケイ素によってなる絶縁層２６の順に積層して形成する。ＯＮＯ構造２０のカップリング比は、１であるのでＯＮＯ型フラッシュメモリセル１０のプログラミング、あるいは消去の操作を実行する場合、比較的低い電圧で操作することができる。
【０００４】
但し、従来のＯＮＯ型フラッシュメモリセル１０によってなるフラッシュメモリは、やはり欠点を有する。図２は、従来のＯＮＯ型フラッシュメモリセル１０のアレイ３０の断面構造にかかる説明図である。図２Ａは、従来のＯＮＯ型フラッシュメモリセル１０のアレイ３０の等価回路図である。図２及び図２Ａに開示するように、あらゆるＯＮＯ型フラッシュメモリセル１０は、いずれも一様にＰ型ウェル１２上に形成され、ビットライン３２は、Ｐ型ウェル１２内の拡散領域３４に接続する。
【０００５】
プログラミング操作を実行する場合、ファウラー・ノルドハイム・トンネル現象を誘起させ、選択したメモリセル１０ａにプログラミング操作を実行するために、ビットライン電圧ＶＢＬを、選択したビットライン３２ａに印加し、同時に、ワードライン電圧ＶＷＬを選択したワードライン３６ａに印加する。選択したメモリセル１０ａと選択しないメモリセル１０ｂとは、いずれも同一のＰ型ウェル１２上に形成される。よって、選択したメモリセル１０ａに印加される電圧は、選択したワードライン３６ａ下にあるすべての未選択メモリセル１０ｂにファウラー・ノルドハイム・トンネルを誘起させる。よって、未選択のメモリセル１０ｂは、選択したメモリセル１０ａの操作に対して、厳重な干渉を起こす。このため、フラッシュメモリは、プログラミング選択性を失い、フラッシュメモリの効率が大幅に低下する。しかも、現在に至るも、かかるＯＮＯ型の不揮発性メモリにおいて、任意の一メモリセルに対して、選択的にプログラミングする方法は提案されていない。
【０００６】
【発明が解決しようとする課題】
この発明は、プログラミング、及び消去の操作に必要とする操作電圧を大幅に低下するとともに、選択性とプログラミング効果を大幅に高めることのできる不揮発性メモリセルのプログラミング及び消去方法を提供することを課題とする。
【０００７】
【課題を解決するための手段】
そこで本発明者は、従来の技術における欠点に鑑み鋭意研究を重ねた結果、第１導電型のウェルと、該ウェル内に設けられ、第２導電型の局部ウェル領域によって囲まれる第１導電型拡散ドレインと、該第１導電型のウェル内に横方向に設けられる第１導電型拡散ソースと、該拡散ドレインと該拡散ソースの間の該局部ウェル領域上に位置する電荷トラッピング層と、該電荷トラッピング層の上に位置するゲートとを含んでなる不揮発性メモリアレイ内のメモリセルの構造と、かかる構造のフラッシュメモリセルを選択してプログラミングを行うことによって、この発明の課題を解決できる点に着眼し、かかる知見に基づいて本発明を完成させた。
【０００８】
即ち、選択したビットラインを介して、同時に選択した該メモリセルの該拡散ドレインと、該局部ウェル領域に第１電圧を印加し、
該選択したメモリセルの拡散ソースをフローティング状態にし、
該選択したメモリセルの該ゲートに第２電圧を印加して、該電荷トラッピング層と該局部ウェル領域との間にファウラー・ノルトハイム・トンネルを誘起することによって、この発明の課題である操作電圧を大幅に低下するとともに、選択性とプログラミング効果を大幅に高めることのできる不揮発性メモリセルのプログラミングが得られる。
【０００９】
以下、この発明について詳述する。
【００１０】
請求項１に記載する不揮発性メモリセルのプログラミング方法は、不揮発性メモリアレイ内のメモリセルを選択的にプログラミングする不揮発性メモリセルのプログラミング方法であって、
該メモリセルアレイを構成するメモリセルは第１導電型のウェルと、該ウェル内に設けられ、第２導電型の局部ウェル領域によって囲まれる第１導電型拡散ドレインと、該第１導電型のウェル内に横方向に設けられる第１導電型拡散ソースと、該拡散ドレインと該拡散ソースの間の該局部ウェル領域上に位置する電荷トラッピング層と、
該電荷トラッピング層の上に位置するゲートとを含んでなり、
選択したビットラインを介して、同時に選択した該メモリセルの該拡散ドレインと、該局部ウェル領域に第１電圧（ｆｉｒｓｔ　ｖｏｌｔａｇｅ）を印加し、
該選択したメモリセルの拡散ソースをフローティング状態にし、
該選択したメモリセルの該ゲートに第２電圧を印加して、該電荷トラッピング層と該局部ウェル領域との間にファウラー・ノルトハイム・トンネルを誘起する。
【００１１】
請求項２に記載する不揮発性メモリセルのプログラミング方法は、請求項１における第１導電型がＮ型で、該第２導電型がＰ型であり、かつ該第１電圧が正電圧で、該第２電圧が負電圧である。
【００１２】
請求項３に記載する不揮発性メモリセルのプログラミング方法は、請求項２における第１電圧が約３〜７Ｖで、該第２電圧が約−７〜−３Ｖである。
【００１３】
請求項４に記載する不揮発性メモリセルのプログラミング方法は、請求項１における拡散ソースが該局部ウェル領域と重なる。
【００１４】
請求項５に記載する不揮発性メモリセルのプログラミング方法は、請求項１における拡散ソースが該局部ウェル領域と重ならない。
【００１５】
請求項６に記載する不揮発性メモリセルのプログラミング方法は、請求項１における電荷トラッピング層が窒化ケイ素からなる。
【００１６】
請求項７に記載するフラッシュメモリセルのプログラミング方法は、フラッシュメモリセルのメモリセルを選択的にプログラミングするプログラミング方法であって、
該フラッシュメモリセルは第１導電型のウェルと、該ウェル内に設けられ、第２導電型の局部ウェル領域によって囲まれる第１導電型拡散ドレインと、該第１導電型のウェル内に横方向に設けられる第１導電型拡散ソースと、該拡散ドレインと該拡散ソースの間の該局部ウェル領域上に位置する電荷トラッピング層と、該電荷トラッピング層の上に位置するゲートとを含んでなり、
選択したビットラインを介して、該拡散ドレインと、該局部ウェル領域に第１電圧を印加し、かつ選択したメモリセルの該局部ウェル領域に第２電圧を印加して、該拡散ドレインと該局部ウェル領域の接合面に空乏領域を発生させ、
該選択したメモリセルの該拡散ソースを接地し、
該選択したメモリセルのゲートに第３電圧を印加して、該電荷トラッピング層と該空乏領域との間にホットホール注入を誘起する。
【００１７】
請求項８に記載するフラッシュメモリセルのプログラミング方法は、請求項７における拡散ドレインと、拡散ソースとが、第１導電型のイオンをドーピングして形成される。
【００１８】
請求項９に記載するフラッシュメモリセルのプログラミング方法は、請求項７における第１導電型がＮ型で、該第２導電型がＰ型であり、かつ該第１電圧が正電圧で、該第２電圧が負電圧であって、該該３電圧が負電圧である。
【００１９】
請求項１０に記載するフラッシュメモリセルのプログラミング方法は、請求項９における第１電圧が約１〜４Ｖで、該第２電圧が約−４〜−１Ｖであり、該第３電圧が約−１〜−５Ｖである。
【００２０】
請求項１１に記載するフラッシュメモリセルのプログラミング方法は、請求項７における拡散ソースが該局部ウェル領域と重なる。
【００２１】
請求項１２に記載するフラッシュメモリセルのプログラミング方法は、請求項７における拡散ソースが該局部ウェル領域と重ならない。
【００２２】
請求項１３に記載するフラッシュメモリセルのプログラミ７ング方法は、請求項７における電荷トラッピング層が窒化ケイ素からなる。
【００２３】
請求項１４に記載するフラッシュメモリセルのプログラミング、及び消去方法は、該フラッシュメモリのそれぞれのメモリセルが、第１導電型ウェルと、該第１導電型ウェル内に形成され、かつ第２導電型の局部ウェル領域によって囲まれる拡散ドレインと、該ウェル内において横方向に設けられる拡散ソースと、該拡散ドレインと該拡散ソースとの間の該局部ウェル領域と該第１導電型ウェル上に位置する電荷トラッピング層と、該電荷トラッピング層上に位置するゲートとを含んでなり、
フラッシュメモリセルを選択してプログラミング操作を実行する場合は、
ビットラインを選択し、該選択したフラッシュメモリセルの拡散ドレインと該局部ウェル領域に第１電圧を印加するステップと、
該選択したフラッシュメモリセルの拡散ソースをフローティング状態にするステップと、
該選択したフラッシュメモリセルのゲートに第２電圧を印加するステップとを含んでなり、
フラッシュメモリセルを選択して消去の操作を実行する場合は、
フラッシュメモリセルを選択して該フラッシュメモリセルの拡散ドレインと局部ウェル領域とをフローティング状態にするステップと、
該選択したフラッシュメモリセルの拡散ソースに第３電圧を印加する工程と、該選択したフラッシュメモリセルのゲートに第４電圧を印加するステップと含んでなる。
【００２４】
請求項１５に記載するフラッシュメモリセルのプログラミング、及び消去方法は、請求項１４における第１導電型がＮ型で、該第２導電型がＰ型であって、該第１電圧が正電圧で、該第２電圧が負電圧で、該第３電圧が負電圧であり、かつ該第４電圧が正電圧である。
【００２５】
請求項１６に記載するフラッシュメモリセルのプログラミング、及び消去方法は、請求項１６にける第１電圧が約３〜７Ｖで、該第２電圧が約−７〜−３Ｖであり、該第３電圧が約−７〜−３Ｖであって、かつ該第４電圧が約３〜７Ｖである。
【００２６】
請求項１７に記載するフラッシュメモリセルのプログラミング、及び消去方法は、請求項１４における電荷トラッピング層が窒化シリコンからなる。
【００２７】
請求項１８に記載するフラッシュメモリセルのプログラミング方法は、フラッシュメモリセルを選択してプログラミングを実行するフラッシュメモリセルのプログラミング方法であって、
該フラッシュメモリセルは、
Ｎ型ウェルと、該Ｎ型ウェル内に設けられ、かつ局部Ｐ型ウェル領域によって囲まれる拡散ドレインと、該該Ｎ型ウェル内において横方向に設けられる拡散ソースと、該拡散ドレインと該拡散ソースとの間の該局部Ｐ型ウェル領域と該Ｎ型ウェル上に位置する電荷トラッピング層と、該電荷トラッピング層の上に位置するゲート）とを含んでなり、
選択したビットラインを介して該拡散ドレインに第１電圧を印加し、該選択したメモリセルの局部Ｐ型ウェル領域に第２電圧を印加して、該拡散ドレインと該局部Ｐ型ウェル領域とが接合する面に空乏領域を発生させて、
該選択したメモリセルの該拡散ソースを接地し、
該選択したメモリセルの該ゲートに第３電圧を印加する。
【００２８】
請求項１９に記載するフラッシュメモリセルのプログラミング方法は、請求項１８における第１電圧が約１〜４Ｖで、該第２電圧が約−４〜−１Ｖであって、かつ該第３電圧が約３〜７Ｖである。
【００２９】
請求項２０に記載するフラッシュメモリセルのプログラミング方法は、請求項１８における電荷トラッピング層が窒化シリコンからなる。
【００３０】
【発明の実施の形態】
この発明は不揮発性メモリアレイのメモリセルを選択的にプログラミング、もしくは消去する方法を提供するものであって、
第１導電型のウェルと、該ウェル内に設けられ、第２導電型の局部ウェル領域によって囲まれる第１導電型拡散ドレインと、該第１導電型のウェル内に横方向に設けられる第１導電型拡散ソースと、該拡散ドレインと該拡散ソースの間の該局部ウェル領域上に位置する電荷トラッピング層と、該電荷トラッピング層の上に位置するゲートとを含んでなる不揮発性メモリアレイ内のメモリセルの構造と、かかる構造のフラッシュメモリセルを選択してプログラミングを行う。
かかる不揮発性メモリセルのプログラミング、消去方法について、その特徴を詳述するために具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００３１】
【第１の実施例】
図３は、この発明の第１の実施例によるＯＮＯ型メモリセル４０の断面図である。図示によればＯＮＯ型メモリセル４０は、第１導電型ウェル４２と、該第１導電型ウェル４２内に設けられ、かつ第２導電型の局部ウェル領域４６によって囲まれる第１導電型拡散ドレイン４４と、第１導電型ウェル４２内に横方向に設けられる第１導電型拡散ソース４８と、拡散ドレイン４４と拡散ソース４８との間の局部ウェル領域４６及び第１導電型ウェル４２上に形成されるＯＮＯ構造５０と、及び該ＯＮＯ構造５０上に位置するゲート５２（該ゲート５２はコントロールゲートと称することができる）とを含んでなる。
【００３２】
また、ＯＮＯ構成５０は、上から下への順で酸化ケイ素によってなる絶縁層５４と、窒化ケイ素によってなる電荷トラッピング層５６と、酸化ケイ素によってなる絶縁層５８とを積層して形成する。ここで注意すべき点は、局部ウェル領域４６が第１導電型ウェル４２内に形成されるドーピング領域であって、拡散ドレイン４４包囲して拡散ドレイン４４と第１導電型４２とを隔離する点である。
【００３３】
本発明の第１実施例は、該第１導電型がＮ型で、該第２導電型がＰ型である。また、局部ウェル領域４６と拡散ドレイン４４は、図３に示されるメタルコンタクト６０により短絡される。メタルコンタクト６０が拡散ドレイン４４を貫通して局部ウェル領域４６の中に入って、拡散ドレイン４４と局部ウェル領域４６とを短絡させる。また、拡散ソース４８は、図３に示されるように、局部ウェル領域４６と分隔され、または、図４に示されるメモリセル４０’のように、局部ウェル領域４６’と一部が重なっている。
【００３４】
図５を参照する。図５は、本発明第１実施例のＯＮＯ型メモリセル４０のアレイ７０の断面概念図である。図５Ａは、本発明第１実施例のＯＮＯ型メモリセル４０のアレイ７０の等価回路図である。図５Ｂは、本発明第１実施例のＯＮＯ型メモリセルアレイの操作條件である。図５及び図５Ａに示されるように、ＯＮＯ型メモリセル４０のアレイ７０が第１導電型ウェル４２の上に形成され、そしてビットライン７２がメタルコンタクト６０に接続され、前述のように、メタルコンタクト６０は、ＯＮＯ型メモリセル４０の拡散ドレイン４４を貫通して局部ウェル領域４６の中に入る。この不揮発性メモリの操作モードについては、図５、図５Ａ、及び図５Ｂを参照してください。
【００３５】
図５Ｂに示されるように、選択したメモリセル４０ａに対してプログラミング操作を実行するために、該不揮発性メモリが選択したメタルコンタクト６０ａ（ビットライン７２に接続される）を介して、同時に、選択したメモリセル４０ａの拡散ドレイン４４と局部ウェル領域４６に第１電圧Ｖ１を印加する。本発明のよりよい実施例によれば、Ｖ１＝３〜７Ｖで、Ｖ１＝５Ｖの時、特によい状態である。同時に、選択したメモリセル４０ａのゲート５２ａに第２電圧Ｖ２を印加する。本発明のよりよい実施例によれば、Ｖ２＝−７〜−３Ｖで、Ｖ２＝−５Ｖの時、特によい状態である。また、選択したメモリセル４０ａの拡散ソース４８がフローティングされている。このように、電荷トラッピング層５６ａと局部ウェル領域４６の間にＦ−Ｎトンネル効果を誘起させることができるので、電子が電荷トラッピング層５６ａから拡散ドレイン４４と局部ウェル領域４６に発射でき、プログラミング操作を実行する。
【００３６】
選択したメモリセル４０ａの拡散ドレイン４４の一部がウェル４２の中に形成されかつ局部ウェル領域４６により包まれるため、操作過程中、印加した電圧が、同一の、選択したワードライン７６ａの下にある非選択メモリセル４０ｂに該Ｆ−Ｎトンネル効果を誘起することはない。これにより、非選択メモリセル４０ｂが選択したメモリセル４０ａのプログラミング操作に干渉を与えなくだけでなく、該非揮発メモリがこれにより、より確実なプログラミング選択性を持つ。また、該プログラミング操作が該Ｆ−Ｎトンネル效應により誘起されるため、該不揮発性メモリが消費するエネルギーが少なくなる。
【００３７】
消去操作を実行する時、選択したメモリセル４０ａの拡散ソース４８に第３電圧Ｖ３を印加する。本発明のよりよい実施例によれば、Ｖ３＝−７〜−３Ｖで、Ｖ３＝−５Ｖの時、特によい状態である。同時に、選択したメモリセル４０ａのゲート５２ａに第４電圧Ｖ４を印加する。本発明のよりよい実施例によれば、Ｖ４＝３〜７Ｖで、Ｖ４＝５Ｖの時、特によい状態である。また、選択したメモリセル４０ａの拡散ドレイン４４と局部ウェル領域４６とがフローティングである。これにより、Ｆ−Ｎトンネル効果を誘起させて、電荷トラッピング層５６ａに電子をトラッピングさせて、消去操作を実行する。
【００３８】
上述第１実施例においての該不揮発性メモリの的メモリセル構成の他、本発明においてドーピングに使用されるイオン導電型にもいろんな変化ができる。例えば、上述の第１導電型ドーピングイオンがＰ型導電型でもいいし、それに、第２導電型ドーピングイオンがＮ型導電型である。この条件での不揮発性メモリの操作モードは図５Ｃに示す如くである。
【００３９】
図５Ｃに示されるように、選択したメモリセル４０ａに対してプログラミング操作を実行するために、該不揮発性メモリは、選択したメタルコンタクト６０ａ（ビットライン７２に接続されている）を介して、同時に、選択したメモリセル４０ａの拡散ドレイン４４と局部ウェル領域４６に第１電圧Ｖ１を印加する。本発明のよりよい実施例によれば、Ｖ１＝−７〜−３Ｖで、Ｖ１＝−５Ｖの時、特によい状態である。同時に、選択したメモリセル４０ａのゲート５２ａに第２電圧Ｖ２を印加する。本発明のよりよい実施例によれば、Ｖ２＝３〜７Ｖで、Ｖ２＝５Ｖの時、特によい状態である。また、選択したメモリセル４０の拡散ソース４８がフローティングである。消去操作を実行する時、選択したメモリセル４０ａの拡散ソース４８に第３電圧Ｖ３を印加する。本発明のよりよい実施例によれば、Ｖ３＝３〜７Ｖで、Ｖ３＝５Ｖの時、特によい状態である。同時に、選択したメモリセル４０ａのゲート５２ａに第４電圧Ｖ４を印加する。本発明のよりよい実施例によれば、Ｖ４＝−７〜−３Ｖで、Ｖ４＝−５Ｖの時、特によい状態である。また、選択したメモリセ４０ａの拡散ドレイン４４と局部ウェル領域４６がフローティングである。
【００４０】
【第２の実施例】
図６を参照する。図６は、本発明第２実施例のＯＮＯ型メモリセル８０の断面図である。図６に示されるように、ＯＮＯ型メモリセル８０は、メタルコンタクト６０がない以外、他の構成がＯＮＯ型メモリセル４０とおなじである。本発明の第２実施例によれば、ウェル８２と、拡散ドレイン８４と、拡散ソース８８ともＮ型導電型であるが、局部ウェル領域８６がＰ型導電型である。また、拡散ソース８８は図６に示されるように、局部ウェル領域８６と隔離されて、または、図７に示されるメモリセル８０’のように、局部ウェル領域８６’と一部に重なれている。
【００４１】
図６には、該不揮発性メモリ中の電気接点位置が描かれている。メモリセル８０を選択したメモリセルとすれば、該不揮発性メモリが選択したビットラインを介して選択したメモリセル８０の拡散ドレイン８４に第１電圧Ｖ１を印加して、局部ウェル領域８６に第２電圧Ｖ２を印加する。同時に、選択したメモリセル８０のゲート９２に第３電圧Ｖ３を印加して、選択したメモリセル８０の拡散ソース８８に第４電圧Ｖ４を印加する。本実施例の操作電圧については、図７Ａを参照してください。
【００４２】
図６及び図７Ａに示されるように、選択したメモリセル８０に対してプログラミング操作を実行するために、該第１電圧Ｖ１が正電圧でなければならないし、該第２電圧Ｖ２が負電圧でなければならない。これにより、拡散ドレイン８４と局部ウェル領域８６との隣接する面に空乏領域１００が形成され、そして、エレクトロンホールペアが生成される。本発明のよりよい実施例によれば、Ｖ１＝１〜４Ｖ、Ｖ２＝−４〜−１Ｖで、Ｖ１＝２．５Ｖ、Ｖ２＝−２．５Ｖの時、特によい状態である。同時に、該第３電圧Ｖ３が負電圧で、該第４電圧Ｖ４が接地である。これにより、バンド間トンネルを介して、電荷トラッピング層９６と空乏領域１００の間にホットホール注入を誘起して、該プログラミング操作を実行する。本発明のよりよい実施例によれば、Ｖ３＝−５〜−１Ｖで、Ｖ３＝−３．３Ｖの時、特によい状態である。
【００４３】
消去操作を実行する時、該第１電圧Ｖ１をフローティングして、該第２電圧Ｖ２が負電圧で、例えＶ２＝−７〜−３Ｖで、Ｖ２＝−５Ｖの時、特によい状態である。同時に、該第３電圧Ｖ３が正電圧で、例えＶ３＝１〜５Ｖで、Ｖ３＝３．３Ｖの時、特によい状態であり、また、該第４電圧Ｖ４が接地である。
【００４４】
メモリセル４０と比較して、メモリセル８０には、拡散ドレイン８４及び局部ウェル領域８６を短絡させるメタルコンタクトがないため、拡散ドレイン８４と局部ウェル領域８６がメモリセル４０の拡散ドレイン４４上にしか印加されない電圧を分担するので、不揮発性メモリの操作電圧を大幅に降下させる。
【００４５】
上述第２実施例においての該不揮発性メモリのメモリセル構成の他に、本発明にドーピングに使用されるイオン導電型にもいろんな変化ができる。例えば、上述のウェル８２と、拡散ドレイン８４と、拡散ソース８８とがＰ型導電型でもいいし、それに、局部ウェル領域８６がＮ型導電型である。この條件で、不揮発性メモリの操作電圧の大きさ及び極性が上述條件により、適切な変更をしなければならない。
【００４６】
本発明第２実施例に示されるようなホットホール注入の他に、メモリセル８０がチャネルホットエレクトロンを利用してプログラミング操作を実行するのもいい。図８を参照する。図８は、本発明第３実施例のＯＮＯ型メモリセル１１０の断面図である。図８に示されるように、ＯＮＯ型メモリセル１１０の構成がＯＮＯ型メモリセル８０と同じである。本発明の第３実施例においては、ウェル１１２と、拡散ドレイン１１４と、拡散ソース１１８とがＮ型導電型であるが、局部ウェル領域１１６がＰ型導電型である。また、拡散ソース１１８は、図８に示されるように、局部ウェル領域１１６と隔離され、または、図９に示されるメモリセル１１０’のように、局部ウェル領域１１６’と一部が重なっている。
【００４７】
図８には、該不揮発性メモリ中の電気接点位置が描かれている。メモリセル１１０を選択したメモリセルとすれば、該不揮発性メモリが選択したビットラインを介して選択したメモリセル１１０の拡散ドレイン１１４に第１電圧Ｖ１を印加して、局部ウェル領域１１６に第２電圧Ｖ２を印加する。同時に、選択したメモリセル１１０のゲート１２２に第３電圧Ｖ３を印加して、選択したメモリセル１１０の拡散ソース１１８に第４電圧Ｖ４を印加する。本実施例の操作電圧については、図９Ａを参照のこと。
【００４８】
図８及び図９Ａに示されるように、選択したメモリセル１１０に対してプログラミング操作を実行するために、該第１電圧Ｖ１が正電圧でなければならないし、該第２電圧Ｖ２が負電圧でなければならない。本発明のよりよい実施例によれば、Ｖ１＝１〜４Ｖ、Ｖ２＝−４〜−１Ｖで、Ｖ１＝２．５Ｖ、Ｖ２＝−２．５Ｖの時、特によい状態である。同時に、該第３電圧Ｖ３が正電圧で、該第４電圧Ｖ４が接地である。本発明のよりよい実施例によれば、Ｖ３＝３〜７Ｖで、Ｖ３＝５Ｖの時、特によい状態である。これにより、メモリセル１１０のウェル１１２及び拡散ドレイン１１４の間にあるチャネル１３０には、電流が流れる。その後、チャネルホットエレクトロンは、ゲート１２２に印加された電圧により生成された電界を介して電荷トラッピング層１２６に注入される。これにより、電子がゲート１２２に貯蔵され、該プログラミング操作が実行される。
【００４９】
消去操作を実行する時、該第１電圧Ｖ１が正電圧で、例え、Ｖ１＝１〜４Ｖで、Ｖ１＝２．５Ｖの時、特によい状態であり、該第２電圧Ｖ２が負電圧で、例え、Ｖ２＝−４〜−１Ｖで、Ｖ２＝−２．５Ｖの時、特によい状態である。同時に、該第３電圧Ｖ３が負電圧で、例え、Ｖ３＝−５〜−１Ｖで、Ｖ３＝−３．３Ｖの時、特によい状態であり、該第４電圧Ｖ４が接地である。この時、ホットホールが、ゲート１２２に印加された電圧により生成される電界を介して電荷トラッピング層１２６に注入される。これにより、該ホールがゲート１２２に貯蔵されている電子と中和され、該消去操作が実行される。
【００５０】
従来のメモリセル１０と比較すると、メモリセル１１０の拡散ドレイン１１４と局部ウェル領域１１６がメモリセル１０の拡散ドレイン１６上にしか印加されない電圧を分担するので、不揮発性メモリの操作電圧を大幅に降下させる。
【００５１】
上述の第３実施例において該不揮発性メモリのメモリセル構成の他に、本発明にドーピングに使用されるイオン導電型にもいろんな変化ができる。例えば、上述のウェル１１２と、拡散ドレイン１１４と、拡散ソース１１８とがＰ型導電型でもいいし、それに、局部ウェル領域１１６がＮ型導電型である。この條件で、不揮発性メモリの操作電圧の大きさ及び極性が上述條件により、適切な変更をしなければならない。
【００５２】
不揮発性メモリをプログラミングする従来方法にとって、Ｆ−Ｎトンネルメカニズムを誘起して選択したメモリセルに対して該プログラミング操作を実行するために、ビットライン電圧ＶＢＬを選択したビットラインに印加し、同時に、ワードライン電圧ＶＷＬを選択したワードラインに印加する。選択したメモリセルと非選択メモリセルとも同じウェルに形成されるため、選択したメモリセルに対する印加した電圧も、選択したワードラインの下にある非選択メモリセルに該Ｆ−Ｎトンネルを誘起させる。そして、非選択メモリセルが選択したメモリセルの操作に対して、厳重な干渉を起こすため、このフラッシュメモリにあるプログラミング選択性が奪われ、該フラッシュメモリの効率も大幅に降下する。
【００５３】
【発明の効果】
従来方法と比較すると、本発明おいての各メモリセルには、それぞれに、局部ウェル領域に囲まれる拡散ドレインを有するため、選択したメモリセルが、誘起させたＦ−Ｎトンネルでプログラミング操作を実行する時、本発明の不揮発性メモリアレイでは、従来の方法においって、同じ選択したワードラインの下にある非選択メモリセルが、選択したメモリセルに対する干渉を、有効に避けられる。また、本発明のメモリセルは、フローティングゲート（ｆｌｏａｔｉｎｇ　ｇａｔｅ）としてＯＮＯ構成を利用するため、本発明の不揮発性メモリアレイがプログラミング及び消去操作を実行する時に、必要とする操作電圧は大幅に降下され、そして、該不揮発性メモリの選択性及び効率もより向上させられる。
【図面の簡単な説明】
【図１】従来のＯＮＯ型フラッシュメモリセルの断面図である。
【図２】従来のＯＮＯ型フラッシュメモリセルのアレイの断面概念図である。
【図２Ａ】従来のＯＮＯ型フラッシュメモリセルのアレイの等価回路図である。
【図３】本発明第１実施例のＯＮＯ型メモリセルの断面図である。
【図４】本発明第１実施例のＯＮＯ型メモリセルの断面図で、該メモリセルの拡散ソース及び局部ウェル領域が一部に重なっている状態を表す。
【図５】本発明第１実施例のＯＮＯ型メモリセルアレイの断面概念図である。
【図５Ａ】本発明第１実施例のＯＮＯ型メモリセルアレイの等価回路図である。
【図５Ｂ】本発明第１実施例のＯＮＯ型メモリセルアレイの操作條件である。
【図５Ｃ】本発明第１実施例の他のＯＮＯ型メモリセルアレイの操作條件である。
【図６】本発明第２実施例のＯＮＯ型メモリセルの断面図である。
【図７】本発明第２実施例のＯＮＯ型メモリセルの断面図で、該メモリセルの拡散ソース及び局部ウェル領域が一部に重なれている。
【図７Ａ】本発明第２実施例のＯＮＯ型メモリセルアレイの操作條件である。
【図８】本発明第３実施例のＯＮＯ型メモリセルの断面図である。
【図９】本発明第３実施例のＯＮＯ型メモリセルの断面図で、該メモリセルの拡散ソース及び局部ウェル領域が一部に重なれている。
【図９Ａ】本発明第３実施例のＯＮＯ型メモリセルアレイの操作條件である。
【符号の説明】
１０、１０ａ、１０ｂ　　　ＯＮＯ型フラッシュメモリセル
１２　　　　　　　　　　　Ｐ型ウェル
１４　　　　　　　　　　　Ｎ型ソース
１６　　　　　　　　　　　Ｎ型ドレイン
１８　　　　　　　　　　　コントロールゲート
２０、５０、９０、１２０　ＯＮＯ構成
２２、２６、５４、５８、９４、９８、１２４、１２８　絶縁層
２４、５６、５６ａ、９６、１２６　電荷トラッピング層
３０、７０　　　　　　　　アレイ
３２、３２ａ、３２ｂ、７２　ビットライン
３４　　　　　　　　　　　拡散領域
３６ａ、３６ｂ、７６ａ、７６ｂ　　ワードライン
４０、４０’、４０ａ、４０ｂ、８０、８０’、１１０、１１０’
ＯＮＯ型メモリセル
４２、８２、１１２　　　　　　　ウェル
４４、８４、１１４　　　　　　　拡散ドレイン
４６、４６’、８６、８６’、１１６、１１６’　　局部ウェル領域
４８、８８、１１８　　　　　　　拡散ソース
５２、５２ａ、９２、１２２　　　ゲート
６０、６０ａ、６０ｂ　　　　　　メタルコンタクト
１００　　　　　　　　　　　　　空乏領域
１３０　　　　　　　　　　　　　チャネル
【図１】
2004072041.tif 000003
【図２】
2004072041.tif 000004
【図２Ａ】
2004072041.tif 000005
【図３】
2004072041.tif 000006
【図４】
2004072041.tif 000007
【図５】
2004072041.tif 000008
【図５Ａ】
2004072041.tif 000009
【図５Ｂ】
2004072041.tif 000010
【図５Ｃ】
2004072041.tif 000011
【図６】
2004072041.tif 000012
【図７】
2004072041.tif 000013
【図７Ａ】
2004072041.tif 000014
【図８】
2004072041.tif 000015
【図９】
2004072041.tif 000016
【図９Ａ】
2004072041.tif 000017