(57)【要約】【課題】  選択的なウェットエッチングの難しさ及びエッチングダメージが除去できて最適の電気的特性を得ること。【解決手段】  基板上１に、ゲート絶縁膜３０とゲート６０ａとゲート側壁のスペーサ８０ａを形成した後、選択的シリコン成長を適用してゲート上部に多結晶シリコン層１００を成長させ、基板上１には単結晶シリコン層を成長させるショットキー障壁トランジスタの製造方法である。多結晶シリコン層１００及び単結晶シリコン層上に金属を蒸着した後、多結晶シリコン層及び単結晶シリコン層と金属とを反応させて自己整列的にシリサイド１２０ａを形成する。このような方法によれば、シリサイド反応後に未反応金属を除去する選択的ウェットエッチング工程を経ずにショットキー障壁トランジスタが製造できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介在して形成されたゲートと、
前記ゲート両側の上部エッジと離隔されて形成されたスペーサと、
前記ゲート両側基板に形成されたエレベーテッドシリサイドソース／ドレインと、
前記スペーサ上に前記ゲート両側の上部エッジと前記ゲート上部とを取り囲む多結晶シリコン層と
を備えたことを特徴とするショットキー障壁トランジスタ。
【請求項２】
前記多結晶シリコン層上にシリサイド層を設けたことを特徴とする請求項１に記載のショットキー障壁トランジスタ。
【請求項３】
前記ゲートは、高濃度にドーピングされた多結晶シリコンまたは金属で構成されたことを特徴とする請求項１に記載のショットキー障壁トランジスタ。
【請求項４】
前記基板は、ＳＯＩウェーハであることを特徴とする請求項１に記載のショットキー障壁トランジスタ。
【請求項５】
基板上にゲート絶縁膜を介在してゲートを形成する段階と、
前記ゲート側壁にスペーサを形成する段階と、
選択的シリコン成長を適用して前記ゲート上部に多結晶シリコン層を成長させると同時に前記基板上には単結晶シリコン層を成長させる段階と、
前記多結晶シリコン層及び単結晶シリコン層上に金属を蒸着する段階と、
前記多結晶シリコン層及び単結晶シリコン層と前記金属を反応させて自己整列的にシリサイドを形成する段階と
を有することを特徴とするショットキー障壁トランジスタの製造方法。
【請求項６】
前記多結晶シリコン層により、前記スペーサ上には前記金属が蒸着されていない領域を形成することを特徴とする請求項５に記載のショットキー障壁トランジスタの製造方法。
【請求項７】
前記金属が蒸着されていない領域により前記ゲート上部のシリサイドと前記基板上のシリサイドとを電気的に絶縁させることを特徴とする請求項６に記載のショットキー障壁トランジスタの製造方法。
【請求項８】
前記ゲートは、高濃度にドーピングされた多結晶シリコンまたは金属で形成することを特徴とする請求項５に記載のショットキー障壁トランジスタの製造方法。
【請求項９】
前記スペーサを形成する段階は、前記ゲート上に絶縁体膜を蒸着する段階と、前記絶縁体膜を異方性エッチングする段階とを有することを特徴とする請求項５に記載のショットキー障壁トランジスタの製造方法。
【請求項１０】
前記スペーサを形成する段階は、前記ゲートを熱酸化させてその周辺に酸化膜を形成する段階と、前記酸化膜を異方性エッチングする段階とを有することを特徴とする請求項５に記載のショットキー障壁トランジスタの製造方法。
【請求項１１】
前記異方性エッチングする間に前記基板を２００〜５００Åほどエッチングさせることを特徴とする請求項９又は１０に記載のショットキー障壁トランジスタの製造方法。
【請求項１２】
ウェットエッチングを微量実施して前記ゲート上部エッジを露出させる段階を有することを特徴とする請求項１１に記載のショットキー障壁トランジスタの製造方法。
【請求項１３】
選択的シリコン成長初期インサイチュクリーニング法により前記ゲート上部エッジを露出させる段階を有することを特徴とする請求項１１に記載のショットキー障壁トランジスタの製造方法。
【請求項１４】
前記インサイチュクリーニング法は、ＬＰＣＶＤ装備で実施し、７００〜９００℃でＨ２が０．５〜５０ｓｌｍ程度流れる範囲で圧力を０．１〜１０Ｔｏｒｒに維持した状態で６０〜３００秒間進めることを特徴とする請求項１３に記載のショットキー障壁トランジスタの製造方法。
【請求項１５】
前記ゲート上に多結晶シリコン層を形成すると同時に前記基板上には単結晶シリコン層を成長させる段階は、前記ＬＰＣＶＤ装備で進め、ＤＣＳ、ＨＣｌ及びＨ２を工程ガスとして使用し、ＤＣＳの流量は０．１〜２ｓｌｍ、ＨＣｌの流量は０〜３ｓｌｍ、Ｈ２の流量は１０〜１５０ｓｌｍとし、温度は７８０〜９３０℃に維持し、圧力は２０〜２５０Ｔｏｒｒの条件を利用することを特徴とする請求項１４に記載のショットキー障壁トランジスタの製造方法。
【請求項１６】
前記温度が低くなるほど圧力を下げる条件を利用することを特徴とする請求項１５に記載のショットキー障壁トランジスタの製造方法。
【請求項１７】
前記インサイチュクリーニング法は、ＵＨＶ−ＣＶＤ装備で実施し、１０Ｔｏｒｒ以下の超高真空状態で６５０〜８００℃範囲で６０〜３００秒間進めることを特徴とする請求項１３に記載のショットキー障壁トランジスタの製造方法。
【請求項１８】
前記ゲート上に多結晶シリコン層を形成すると同時に前記基板上には単結晶シリコン層を成長させる段階は、前記ＵＨＶ−ＣＶＤ装備で進め、Ｓｉ２Ｈ６ＮＡＳｉＨ４、Ｃｌ２及びＨ２を工程ガスとして使用し、Ｓｉ２Ｈ６やＳｉＨ４の流量は１〜１０ｓｃｃｍ、Ｃｌ２の流量は０〜５ｓｃｃｍ、Ｈ２の流量は０〜２０ｓｃｃｍとし、温度は５００〜７５０℃に維持し、圧力は０．１〜５０ｍＴｏｒｒの条件を利用することを特徴とする請求項１７に記載のショットキー障壁トランジスタの製造方法。
【請求項１９】
前記ゲート上に多結晶シリコン層を形成する厚さは、２００〜５００Å程度にすることを特徴とする請求項５に記載のショットキー障壁トランジスタの製造方法。
【請求項２０】
前記金属を蒸着する厚さは、５０〜５００Å程度にすることを特徴とする請求項５に記載のショットキー障壁トランジスタの製造方法。
【請求項２１】
前記金属シリサイドを形成する段階は、熱処理ファーネスで３００〜６００℃で０．５〜２時間の熱処理を適用して進めることを特徴とする請求項５に記載のショットキー障壁トランジスタの製造方法。
【請求項２２】
前記金属シリサイドを形成する段階は、ＲＴＰ装備で８００〜１２００℃で１〜３０秒間熱処理して進めることを特徴とする請求項５に記載のショットキー障壁トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキー障壁トランジスタ及びその製造方法に関し、より詳細には、金属−半導体間に形成されるショットキー障壁を利用したショットキー障壁トランジスタ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｔｒａｎｓｉｓｔｏｒ：以下、"ＳＢトランジスタ"という）及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子を製造する技術は１００ｎｍ以下の単チャンネルを有するトランジスタまでも製造可能になったが、単純にトランジスタのサイズを縮小して集積化すれば色々な問題がある。その中でも素子サイズの縮少による単チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ：ＳＣＥ）及びソース／ドレイン抵抗増加防止に関するソース／ドレインドーピングが最も解決し難い問題である。
【０００３】
特に、従来のトランジスタ製造方法ではイオン注入法によってソース／ドレインを形成するために次のような限界がある。第１には、接合深さを調節し難いということである。深さ方向及びチャンネル方向に同時に不純物拡散がおきるためにＳＣＥ抑制が難しい。急速熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ：ＲＴＰ）、レーザー熱処理、固体状態拡散（ｓｏｌｉｄ ｐｈａｓｅ ｄｉｆｆｕｓｉｏｎ：ＳＰＤ）などがイオン注入法の代案として提示されているが、ＳＣＥを抑制するためにチャンネル深さを１０ｎｍ以下に減らすことは相変らず難しい状態である。
【０００４】
第２には、飽和電流の減少を避けられないということである。素子の集積化が進まれつつ薄くなる接合及び高い面抵抗値によって飽和電流の減少が避けられない。第３には、ソース／ドレインに注入された不純物の活性化のために８００℃以上の高温熱処理工程が必要であるために、金属ゲートの適用が難しくなるということである。最後には接合境界面でのソフトエラー発生可能性及び浮体効果の存在である。
【０００５】
これに対する解決方法として提示された技術のうちには、金属シリサイドをソース／ドレインに適用したＳＢトランジスタの製造技術がある。この技術はソース／ドレインのドーピング問題を根本的に排除し、ソース／ドレインの抵抗を画期的に低めると同時に高温熱処理工程を省略可能にする。したがって、今後素子の低電力／高速化を充足させるために金属をゲート電極として使用する工程とも両立できる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＳＢトランジスタ製造方法は、金属蒸着後に熱処理を通じてシリサイド反応を起こし、未反応金属は選択的ウェットエッチングで除去してソース／ドレインを形成することである。シリサイド反応及び選択的ウェットエッチング工程は通常サリサイド工程として知られている。しかし、ＳＢトランジスタ製造技術がナノ電子素子の代案として浮び上がったのは最近のことであるために、ＳＢトランジスタ構造及び製造工程の最適化がまだ確立されていない実情である。したがって、素子特性に大きい影響を及ぼすショットキー障壁高さを効率的に調節する一方、超微細素子の製造工程に最適化を期する必要がある。
【０００７】
特に、このようなＳＢトランジスタの製造工程で重要ながらも難しい工程のうち一つは未反応金属だけを除去する選択的ウェットエッチング工程である。金属種類及びパターンによって難易度は変わるが、使用する金属が貴金属でありパターンが微細なほどこの工程は非常に難しくなる。
【０００８】
また、一つの工程はエッチングダメージ除去のための工程である。ＳＢトランジスタは金属シリサイドとシリコン基板との界面特性が非常に重要であるが、ここに影響を多く及ぼす変数がゲート側壁にスペーサを形成する間に発生するエッチングダメージである。現在までの技術はこれに対する適切な解決方法を提示できない。
【０００９】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、選択的なウェットエッチングの難しさ及びエッチングダメージが除去できて最適の電気的特性を得る構造のＳＢトランジスタを提供することにある。
【００１０】
また、本発明の他の目的は、選択的なウェットエッチングの難しさ及びエッチングダメージが除去できるＳＢトランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、このような目的を達成するためになされたもので、本発明によるＳＢトランジスタは、基板上にゲート絶縁膜を介在して形成されたゲートを含む。前記ゲート両側の上部エッジと離隔されてスペーサが形成されている。前記ゲート両側基板にはエレベーテッドシリサイドソース／ドレインが形成されている。前記スペーサ上に前記ゲート両側の上部エッジと前記ゲート上部とを取り囲む多結晶シリコン層が形成されている。
【００１２】
また、本発明によるＳＢトランジスタの製造方法では、基板上にゲート絶縁膜を介在してゲートを形成した後、前記ゲート側壁にスペーサを形成する。選択的シリコン成長を適用して前記ゲート上部に多結晶シリコン層を成長させると同時に前記基板上には単結晶シリコン層を成長させる。前記多結晶シリコン層及び単結晶シリコン層上に金属を蒸着した後、前記多結晶シリコン層及び単結晶シリコン層と前記金属を反応させて自己整列的にシリサイドを形成する。
【００１３】
本発明では、選択的シリコン成長を利用してゲート最上端に多結晶シリコン層を形成する。このような多結晶シリコン層はゲート両側の上部エッジ及びゲート上部を取り囲む形状を有するが、これによりスペーサ上にはシリサイド反応のための金属が蒸着されていない地域が形成される。金属が蒸着されていない地域によりゲートとソース／ドレインとが自然的に電気絶縁されるので、シリサイド反応せずに残留する金属を選択的ウェットエッチングする工程が省略できる。一方、基板上に単結晶シリコン層を成長させることによって、スペーサエッチング時に発生したエッチングダメージを緩和させることができる。
【発明の効果】
【００１４】
本発明による超微細ＳＢトランジスタ素子の製作において、選択的シリコン成長方法を適用することによって次のような効果を奏する。
【００１５】
第１に、工程最適化を期することができる。ゲート側上部での多結晶シリコン層の成長は、結果的に金属蒸着されていない地域を作って未反応金属を除去するための選択的ウェットエッチング工程を省略可能にする。基板上の単結晶シリコン層の成長はソース／ドレインでのスペーサエッチングダメージを減らすことによって素子特性を向上させることができる。既存の選択的なウェットエッチングが難しかった貴金属系列及び微細パターンにも本発明を適用できるので、素子適用の幅及び限度を増加させることができる。
【００１６】
第２に、工程単純化及び素子特性を向上させることができて今後超微細かつ高機能の半導体素子製造に寄与できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施例について説明する。  
図１は、本発明の実施例によるＳＢトランジスタの断面図である。図１を参照すれば、全体的な構造は、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウェーハ１上に形成されている。ＳＯＩウェーハ１は基底シリコン層５上に埋込絶縁酸化膜１０と非常に薄い単結晶シリコン層２０とが積層されている構造である。このようなＳＯＩウェーハ１上にゲート絶縁膜３０を介在してゲート６０ａが形成されている。ゲート６０ａは高濃度にドーピングされた多結晶シリコンまたはタングステン、アルミニウムなどの金属で構成できる。ゲート６０ａ両側の上部エッジと離隔されて絶縁体膜よりなるスペーサ８０ａが形成されている。
【００１８】
ゲート６０ａ両側のＳＯＩウェーハ１には、エレベーテッドシリサイドソース／ドレイン１３０が形成されている。ソース／ドレイン１３０は、ＳＯＩウェーハ１上にシリコン単結晶層を成長させた後にシリサイドを形成して作ることができる。スペーサ８０ａはゲート６０ａとソース／ドレイン１３０間の短絡を防止する。
【００１９】
スペーサ８０ａ上には、ゲート６０ａ両側の上部エッジ及びゲート６０ａ上部を取り囲む多結晶シリコン層１００が形成されている。多結晶シリコン層１００上には、シリサイド層１２０ａがさらに形成されうる。ここで、ソース／ドレイン１３０及びシリサイド層１２０ａは、例えば、コバルト、タングステン、ニッケル、パラジウム、白金またはチタンなどのシリサイドで形成される。
【００２０】
ゲート６０ａの最上端に形成されている多結晶シリコン層１００は、ゲート６０ａ両側の上部エッジ及びゲート６０ａ上部を取り囲む形状であるので、シリサイド反応を起こすために金属を蒸着する時にスペーサ８０ａ上に金属が蒸着されていない地域を形成する。金属が蒸着されていない地域によりシリサイド層１２０ａとソース／ドレイン１３０とが連結されることが防止されるので、シリサイド反応せずに残留する金属を選択的ウェットエッチングする工程を省略できる。
【００２１】
図２乃至図１１は、本発明の実施例によってＳＢトランジスタの製造方法を説明するための断面図である。
【００２２】
一般的なシリコン基板を使用してもよいが、超微細ＳＢトランジスタ工程の最適化のためには、漏れ電流を最大限防止せねばならないためにＳＯＩウェーハを使用することが望ましい。図２を参照すれば、ＳＯＩウェーハ１は、基底シリコン層５上に埋込絶縁酸化膜１０を形成し、非常に薄い単結晶シリコン層２０を接合して形成することが一般的である。
【００２３】
図３を参照すれば、このようなＳＯＩウェーハ１上にゲート絶縁膜３０を形成し、ゲート電極形成のための導電層４０を形成する。ゲート絶縁膜３０はシリコン酸化膜、チタン酸化膜あるいはタンタル酸化膜のような酸化膜で形成でき、通常的な蒸着方法、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）またはＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）による。
【００２４】
蒸着の代わりに熱酸化法で単結晶シリコン層２０を酸化させてシリコン酸化膜を成長させることもある。導電層４０は、例えば、高濃度にドーピングされた多結晶シリコン層または金属層で形成できる。高濃度にドーピングされた多結晶シリコン層はＬＰＣＶＤで５００℃〜７００℃の温度で蒸着できる。不純物がドーピングされていない状態に蒸着した後、砒素（Ａｓ）または燐（Ｐ）をイオン注入としてドーピングして導電性を有させることもあり、蒸着時にインサイチュで不純物をドーピングして蒸着することもある。
【００２５】
一方、金属層はタングステン、アルミニウムで形成できる。次に導電層４０上にフォトレジストを塗布し、露光及び現像でパターニングしてゲートパターニングのためのマスク５０を形成する。
【００２６】
マスク５０を利用したＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ）法を適用して導電層４０をエッチングすることによってゲート６０を形成する。マスク５０除去後の図面は、図４の通りである。
【００２７】
ＳＢトランジスタの構造完成のためには、ゲートとソース／ドレイン間の短絡を防止するための絶縁体スペーサの形成が必ず必要であるが、スペーサを形成する２つの方法が図５及び図６、図７及び図８に各々示されている。第１の方法は、図５のようにゲート６０上にＬＰＣＶＤ法により絶縁体膜７０を蒸着した後、ＲＩＥのような異方性エッチングを経て図６のようにゲート６０側壁にスペーサ７０ａを形成することである。絶縁体膜７０は、例えば、シリコン窒化膜であり、これは５００℃〜８５０℃の温度でＳｉＨ４とＮＨ３との反応を利用する。スペーサエッチングはゲート６０の高さに比例するが、基板、すなわち単結晶シリコン層２０を２００〜５００Å程度の厚さｄほどエッチングさせることが後続工程のために望ましい。
【００２８】
また、ゲート６０の上部エッジ部分にゲート物質が表れるようにスペーサ７０ａを形成することが望ましく、この段階で表れない場合には後続工程でウェットエッチングを微量実施したり、選択的なシリコン成長初期のインサイチュクリーニング法により露出させることが望ましい。
【００２９】
第２の方法は、図７のようにゲート６０を熱酸化させてその周辺に熱酸化膜８０を形成した後、ＲＩＥ段階を経て図８のようなスペーサ８０ａを形成する方法である。図７及び図８に示した熱酸化法工程は高温工程であるが、幅が狭くなったゲート６０ａが形成されるのでゲート幅の縮少の長所がある。ここでもスペーサエッチングはゲート６０ａの高さに比例するが、単結晶シリコン層２０を２００〜５００Å程度の厚さｄほどエッチングさせることが望ましい。また、ゲート６０ａの上部エッジ部分にゲート物質が表れるようにスペーサ８０ａを形成することが望ましく、この段階で表れない場合には後続工程でウェットエッチングを微量実施したり、選択的なシリコン成長初期のインサイチュクリーニング法により露出させる。
【００３０】
以後の実施例は、図８に続いて進まれると説明するが、図６に続いて進まれることもあることを当業者ならば理解できる。
【００３１】
図９乃至図１１は、本発明で最も重要な工程及び工程順序を示す図である。スペーサ８０ａの形成後、図９のように選択的シリコン成長を適用してゲート６０ａ上側から成長した多結晶シリコン層１００と、ソース及びドレイン予定領域で成長した単結晶シリコン層１１０とを得る。多結晶シリコン層１００の形成厚さは２００〜５００Å程度にする。ところで、前述したように図７の段階でスペーサ８０ａの形成時、ゲート６０ａの上部エッジ部分にゲート物質が表れない場合には選択的シリコン成長を実施する前にウェットエッチングを微量実施したり、インサイチュクリーニング法によりゲート６０ａの上部エッジを露出させる。
【００３２】
選択的シリコン成長をＬＰＣＶＤ装備で行う場合にインサイチュクリーニング法は、そのＬＰＣＶＤ装備でＨ２−ベークを実施してゲート６０ａの上部エッジを露出させる方法である。この時、７００〜９００℃でＨ２を０．５〜５０ｓｌｍ程度流して圧力を０．１〜１０Ｔｏｒｒに低く維持した状態で６０〜３００秒間進めることが望ましい。その後、ＤＣＳ（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ、ＳｉＣｌ２Ｈ２）、ＨＣｌ及びＨ２を工程ガスとして使用して選択的シリコン成長を行うが、ＤＣＳの流量は０．１〜２ｓｌｍ、ＨＣｌの流量は０〜３ｓｌｍ、Ｈ２の流量は１０〜１５０ｓｌｍとし、温度は７８０〜９３０℃に維持し、圧力は２０〜２５０Ｔｏｒｒまでの条件を利用できる。特に、温度が低くなるほど圧力を下げる条件を利用することが望ましい。
【００３３】
選択的シリコン成長をＬＰＣＶＤ装備の代りにＵＨＶ−ＣＶＤ（ｕｌｔｒａ ｈｉｇｈ ｖａｃｕｕｍ−ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）装備で行う場合にインサイチュクリーニング法もそのＵＨＶ−ＣＶＤ装備で実施し、真空洗浄を実施してゲート６０ａの上部エッジを露出させる。この時、１０Ｔｏｒｒ以下の超高真空状態で６５０〜８００℃範囲で６０〜３００秒間進められる。選択的シリコン成長のための工程ガスはＳｉ２Ｈ６あるいはＳｉＨ４、Ｃｌ２及びＨ２であり、Ｓｉ２Ｈ６あるいはＳｉＨ４の流量は１〜１０ｓｃｃｍ、Ｃｌ２の流量は０〜５ｓｃｃｍ、Ｈ２の流量は０〜２０ｓｃｃｍとし、温度は５００〜７５０℃に維持し、圧力は０．１〜５０ｍＴｏｒｒの条件を利用できる。
【００３４】
上述した条件で選択的シリコン成長を適用すれば、多結晶シリコン層１００のうちゲート６０ａの上側エッジで成長した部分は両側に下部単結晶シリコン層１１０より１．５〜２倍ほど大きく育つ。その理由はゲート材料である高濃度にドーピングされた多結晶シリコンまたは金属で選択的シリコン成長が促進されるからである。したがって、図９に示したように多結晶シリコン層１００の下部１０２に負の傾斜面が激しく形成される。
【００３５】
後続的に図１０のようにショットキー障壁金属１２０を蒸着すれば、多結晶シリコン層１００の負の傾斜面のために金属蒸着されない地域１２２が現れる。金属１２０は例えば、コバルト、タングステン、ニッケル、パラジウム、白金またはチタンなどの金属でありうる。このような金属は物理的な蒸着方法、すなわちスパッタリング、蒸気蒸着法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）、ＩＣＰ（ｉｏｎｉｚｅｄ ｃｌｕｓｔｅｒ ｂｅａｍｄｅ ｐｏｓｉｔｉｏｎ）、またはレーザーを活用した物理蒸着法等で蒸着できる。金属１２０を蒸着する厚さは５０〜５００Å程度にする。
【００３６】
次に、図１１を参照して熱処理を実施すれば、ゲート６０ａの上部にシリサイド層１２０ａが形成され、ゲート６０ａの両側にはシリサイドよりなってＳＯＩウェーハ１の表面からエレベーテッドされたソース／ドレイン１３０が形成される。シリサイド形成のための熱処理は、例えば熱処理ファーネスで３００〜６００℃で０．５〜２時間進められる。その代りに、ＲＴＰ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｐｒｏｃｅｓｓ）装備を利用する場合であれば８００〜１２００℃で１〜３０秒の熱処理を適用して進めることもある。  
【００３７】
スペーサ８０ａに一部蒸着した金属１２０がそのまま残っていても金属蒸着されていない領域１２２により、ゲート６０ａとソース／ドレイン１３０とは電気的に絶縁された状態となる。すなわち、未反応金属を除去する選択的ウェットエッチング工程を省略できる。一方、単結晶シリコン層１１０成長の適用はスペーサ８０ａを形成する時に発生するエッチングダメージを緩和させることによって素子の電気的特性を改善させる。
【００３８】
図１２は、本発明の実験例によって選択的シリコン成長を実施した場合のＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ）写真を示す図である。
【産業上の利用可能性】
【００３９】
本発明によるＳＢトランジスタは、イオン注入によるドーピング方法を使用しないためにこれに伴ういろいろな工程が省略できて、これによるコスト節減効果が期待される技術であり、動作原理が量子力学的な物理法則に従うために今後量子素子への応用が非常に容易な素子である。本発明によるＳＢトランジスタの製造方法は、超微細素子の製造工程に最適化を期することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例によるショットキー障壁トランジスタの断面図である。
【図２】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その１）である。
【図３】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その２）である。
【図４】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その３）である。
【図５】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その４）である。
【図６】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その５）である。
【図７】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その６）である。
【図８】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その７）である。
【図９】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その８）である。
【図１０】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その９）である。
【図１１】本発明の実施例によってショットキー障壁トランジスタの製造方法を説明するための断面図（その１０）である。
【図１２】本発明の実験例によって選択的シリコン成長を実施した場合のＳＥＭ写真を示す図である。
【符号の説明】
【００４１】
１  ＳＯＩウェーハ
５  基底シリコン層
１０  埋込絶縁酸化膜
２０  単結晶シリコン層
３０  ゲート絶縁膜
４０  導電層
５０  マスク
６０，６０ａ  ゲート
７０  絶縁体膜
７０ａ，８０ａ  スペーサ
１００  多結晶シリコン層
１１０  単結晶シリコン層
１２０  ショットキー障壁金属
１２０ａ  シリサイド層
１２２  領域
１３０  ソース／ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004319963.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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