(57)【要約】【課題】完全空乏型ＳＯＩ半導体装置に関し、ｎＭＯＳ型素子及びｐＭＯＳ型素子の何れにも適切な閾値電圧を設定できるように、しかも、「ゲート空乏化」の問題を改善しようとする。【解決手段】ｐ型多結晶ＳｉＧｅゲート電極１５並びにｎ型半導体からなるボディ領域（チャネル領域）１３Ｂ、ソース領域１３Ｓ、ドレイン領域１３Ｄを備えたｎＭＯＳ型素子が含まれる。【選択図】        図１
2004319879.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型多結晶ＳｉＧｅゲート電極並びにｎ型半導体からなるチャネル領域、ソース領域、ドレイン領域を備えたｎＭＯＳ型素子が含まれてなること
を特徴とする完全空乏型ＳＯＩ半導体装置。
【請求項２】
ｐ型多結晶ＳｉＧｅゲート電極とｎ型半導体からなるチャネル領域とを備えたｎＭＯＳ型素子及びｐＭＯＳ型素子で構成されたＣＭＯＳ型素子が含まれてなること
を特徴とする完全空乏型ＳＯＩ半導体装置。
【請求項３】
１種類の金属からなるゲート電極とｎ型半導体或いはｐ型半導体の何れか一方のみからなるチャネル領域とを備えたｎＭＯＳ型素子及びｐＭＯＳ型素子で構成されたＣＭＯＳ型素子が含まれてなること
を特徴とする完全空乏型ＳＯＩ半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、閾値電圧が適切に設定でき、且つ、ゲート空乏化の問題を改善したＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）半導体装置に関する。
【０００２】
【従来の技術】
図１１はＳＯＩ半導体装置を説明する為の要部説明図であり、（Ａ）は標準的なＳＯＩ基板の要部切断側面であり、１はＳｉからなる支持基板、２はＳｉＯ２  などからなる埋め込み絶縁層、３はデバイスが作り込まれるＳＯＩ層（Ｓｉからなる活性層）をそれぞれ示している。
【０００３】
一般に、ＳＯＩ基板上に形成されたＭＯＳ型素子は、高性能で低消費電力であることから多くの機器に用いられつつあり、その種類を大別すると完全空乏型及び部分空乏型の二種類となる。
【０００４】
完全空乏型及び部分空乏型の何れであるかは、チャネルが生成される同一導電型のボディ領域が完全に空乏化するか否かで分けられ、この完全空乏型と部分空乏型はボディ領域の層厚と不純物濃度とに依って略決定される。
【０００５】
一般に、完全空乏型（ｆｕｌｌ  ｄｅｐｌｅｔｅ：ＦＤ）は部分空乏型（ｐａｒｔｉａｌ  ｄｅｐｌｅｔｅ：ＰＤ）よりも薄いＳＯＩ層を用いることが多く、この傾向は、近年開発されつつあるゲート長１００〔ｎｍ〕以下のＭＯＳ型素子で顕著である。
【０００６】
ＰＤ型ＳＯＩ素子は、厚いＳＯＩ層に作製される為、通常基板上に作製されるＭＯＳ型素子の構造に近い構造であり、逆に、ＦＤ型ＳＯＩ素子は、薄いＳＯＩ層に作製される為、通常基板上に作製されるＭＯＳ型素子とは全く異なる技法で作製される。
【０００７】
ＦＤ型ＳＯＩ素子に於いて、ゲート長が１００〔ｎｍ〕以下の微細なものとなると、その薄いＳＯＩ層に起因し、ドープした不純物で閾値電圧を制御することは極めて困難になる。
【０００８】
ＦＤ型ＳＯＩ素子では、ソースとドレインが空乏層及び埋め込み絶縁層で完全に分離されている為、ＰＤ型ＳＯＩ素子や通常基板を用いたＭＯＳ型素子のようにソースとボディ領域（チャネルも含む）、ドレインとボディ領域、ソースとドレインなどを分離する為のｐｎ接合を形成しなくてもトランジスタ動作をする、即ち、蓄積状態で動作することが可能である。従って、ソース、ドレイン、ボディを同じ導電型の半導体で構成することができる旨の特徴がある。
【０００９】
ところで、ＭＯＳ型素子に於いては、現在に至るまで、ゲート電極には、不純物を高濃度にドーピングした多結晶Ｓｉが多用され、そして、閾値電圧を適正値に調整する為、ｎＭＯＳ型素子にはｎ型多結晶Ｓｉを、そして、ｐＭＯＳ型素子にはｐ型多結晶Ｓｉをそれぞれ用いてきた。
【００１０】
それと同時に、閾値電圧を調整する為、ｎＭＯＳ型素子のチャネル領域にはｐ型半導体を、そして、ｐＭＯＳ型素子のチャネル領域にはｎ型半導体をそれぞれ用いてきた。
【００１１】
図１１（Ｂ）は従来のｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子を説明する為の要部切断側面であり、図１１（Ａ）に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１２】
図に於いて、３ＳはＳＯＩ層に形成されたｎ＋  −ソース領域、３ＤはＳＯＩ層に形成されたｎ＋  −ドレイン領域、３ＢはＳＯＩ層に於けるｐ−ボディ領域、４はゲート絶縁膜、５はｎ＋  −多結晶Ｓｉゲート電極をそれぞれ示している。
【００１３】
このＦＤ型ＳＯＩ素子は、ｐ−ボディ領域３Ｂに於ける導電型が反転し、ｎ＋  −ソース領域３Ｓ及びｎ＋  −ドレイン領域３Ｄを結ぶチャネルとなるので反転動作型と呼ばれる。
【００１４】
図１１（Ｃ）は従来のｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子を説明する為の要部切断側面であり、図１１（Ａ）及び（Ｂ）に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１５】
図に於いて、６ＳはＳＯＩ層に形成されたｎ＋  −ソース領域、６ＤはＳＯＩ層に形成されたｎ＋  −ドレイン領域、６ＢはＳＯＩ層に於けるｎ−ボディ領域、７はゲート絶縁膜、８はｎ＋  或いはｐ＋  −多結晶Ｓｉゲート電極をそれぞれ示している。
【００１６】
このＦＤ型ＳＯＩ素子は、ｎ−ボディ領域６Ｂにチャネル（多数キャリア）が蓄積してｎ＋  −ソース領域６Ｓ及びｎ＋  −ドレイン領域６Ｄを結ぶことで動作するので蓄積動作型と呼ばれる。
【００１７】
このような構成のＭＯＳ型素子を動作させる場合、ｎ型及びｐ型ともにゲート電極が空乏化する方向の電圧を印加しなければならない。ゲート電極は高濃度に不純物ドーピングされているのであるが、僅かに空乏化することは避けられず、いわゆる「ゲート空乏化」の問題が発生している。この「ゲート空乏化」は、ゲート絶縁膜を厚くしたことと実質的に同等であって素子特性の劣化を招来している。
【００１８】
近年、開発中のＭＯＳ型素子に於けるゲート絶縁膜の膜厚は２〔ｎｍ〕を下回って１〔ｎｍ〕に近付きつつあり、窒素を含有したものも含めてＳｉＯ２  系のゲート絶縁膜を薄膜化するには限界が迫ってきている。
【００１９】
従って、ゲート絶縁膜を厚くしたのと実質的に同等である「ゲート空乏化」を改善することはＭＯＳ型素子の性能向上の意味で重要である。
【００２０】
最近、ｐＭＯＳ型素子に於ける「ゲート空乏化」を改善する技術として、多結晶Ｓｉを多結晶ＳｉＧｅに代替する提案がなされ、また、その効果は実証されている（例えば、非特許文献１参照。）。更に、ＦＤ型ＳＯＩ素子ではないが、ゲート電極に多結晶ＳｉＧｅを用いる発明も知られている（例えば、特許文献１を参照。）。
【００２１】
この多結晶ＳｉＧｅの特徴は、Ｇｅ濃度が高くなるにつれ、ｐＭＯＳ型素子に於ける「ゲート空乏化」を改善できるところにある。但し、ｎＭＯＳ型素子に前記効果は現れない。
【００２２】
また、多結晶ＳｉＧｅでは、Ｇｅ濃度が高くなるにつれて、多結晶ＳｉＧｅの価電子帯の上端がＳｉのエネルギ・バンド・ギャップの内側に移動する、即ち、エネルギ・バンド・ギャップが狭くなる旨の現象があり、その結果、ｐ型多結晶ＳｉＧｅをゲート電極に用いたＭＯＳ型素子に於いては、フラットバンド電圧が価電子帯に於ける上端の移動量に対応して変動し、ぞれに応じて閾値電圧も変動することになる。
【００２３】
「ゲート空乏化」を解消する手段として、金属電極を用いる方法もあるが、従来の通常基板上に形成したＭＯＳ型素子或いはＰＤ型ＳＯＩ素子を用いてＣＭＯＳ素子を作製するには、ｎ型多結晶Ｓｉ、及び、ｐ型多結晶Ｓｉに相当する仕事関数をもつ二種類の金属が必要であり、その場合、二種類の金属を同一基板上に形成する方法の提案はあるものの、その技術で安定に確立されたものは、未だ存在しない。
【００２４】
【特許文献１】
特開２００１−２１０８３１号公報
【非特許文献１】
Ｗｅｎ−Ｃｉｎ  Ｌｅｅ  ｅｔ  ａｌ．「  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ」  Ｖｏｌ  ２０，ｐ．９
１９９９
【００２５】
【発明が解決しようとする課題】
本発明では、完全空乏型ＳＯＩ半導体装置に於いて、ｎＭＯＳ型素子及びｐＭＯＳ型素子の何れにも適切な閾値電圧を設定できるように、しかも、「ゲート空乏化」の問題を改善しようとする。
【００２６】
【課題を解決するための手段】
本発明に依る完全空乏型ＳＯＩ半導体装置に於いては、ｐ型多結晶ＳｉＧｅゲート電極並びにｎ型半導体からなるチャネル領域、ソース領域、ドレイン領域を備えたｎＭＯＳ型素子が含まれてなることが基本になっている。
【００２７】
前記手段を採ることに依り、ｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子に於ける「ゲート空乏化」を抑止或いは低減することができ、しかも、閾値電圧を適正に調節することが可能である。
【００２８】
また、ｐＭＯＳ型素子に於いても、ゲート電極とチャネル領域との関係を前記ｎＭＯＳ型素子と同様に選択した場合、程度に差はあるものの、同様の効果を得ることができるので、前記ｎＭＯＳ型素子と組み合わせれば特性良好なＣＭＯＳ素子を実現することができる。
【００２９】
【発明の実施の形態】
図１（Ａ）は本発明に依る実施の形態１を説明する為のｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子及び図１（Ｂ）は実施の形態２を説明する為のｐＭＯＳ型素子からなるＦＤ型ＳＯＩ素子を表す要部切断側面図である。
【００３０】
図に於いて、１１はＳｉからなる支持基板、１２はＳｉＯ２  などからなる埋め込み絶縁層、１３はデバイスを作り込むためのＳＯＩ層、１３Ｓはｎ＋  −ソース領域、１３Ｄはｎ＋  −ドレイン領域、１３Ｂはｎ−ボディ領域、１４はゲート絶縁膜、１５はｐ＋  −多結晶ＳｉＧｅゲート電極、１６ＳはｐＭＯＳ型素子のｐ＋  −ソース領域、１６ＤはｐＭＯＳ型素子のｐ＋  −ドレイン領域、１７はｐＭＯＳ型素子のゲート絶縁膜、１８はｐＭＯＳ型素子のｐ＋  −多結晶ＳｉＧｅゲート電極をそれぞれ示している。
【００３１】
実施の形態１
図示されているように、ｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子に於いて、ゲート電極１５にｐ型の多結晶ＳｉＧｅを用いた場合、チャネルとなるボディ領域１３Ｂを含むＳＯＩ層１３にはｎ型半導体を用いることができる。
【００３２】
この場合、閾値電圧を適正値に近付ける為には、ゲート電極１５をｐ＋  にドーピングするのであるが、他の手段として、ｐ型の多結晶ＳｉＧｅにおけるＧｅの濃度を調節することに依っても可能である。但し、この手段は、ｐＭＯＳ型素子にｐ型多結晶ＳｉＧｅを用いる場合に可能であるが、ｐＭＯＳ型素子にｎ型多結晶ＳｉＧｅを用いる場合には不可能である。
【００３３】
この構成からなるＦＤ型ＳＯＩ素子ではゲート電極１５がｐ＋  になっているので、動作させた場合、ゲート電極１５は蓄積状態となるから「ゲート空乏化」は発生せず、従って、ゲート絶縁膜を薄膜化したことと同効である。
【００３４】
尚、ゲート電極に多結晶ＳｉＧｅを用いること自体は既知であるが、本発明に見られるように、そのＦＤ型ＳＯＩ素子を蓄積動作させる構成にすると、前記したように「ゲート空乏化」の問題を解消され、また、閾値電圧の適正な調節が可能であるなどの利点を享受できる。
【００３５】
実施の形態２
実施の形態２のＳＯＩ半導体装置は、実施の形態１として説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子及び通常の反転動作型のｐＭＯＳ型素子からなるＦＤ型ＳＯＩ素子を組み合わせて構成したＣＭＯＳである。
【００３６】
前記したように、ｐＭＯＳ型素子からなるＦＤ型ＳＯＩ素子は、実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子のようにソース領域、ドレイン領域、ボディ領域を一導電型にすることはできない。そこで、図１（Ｂ）に見られるようなＣＭＯＳを構成するには、ｐＭＯＳ型素子からなるＦＤ型ＳＯＩ素子として、ｎ型ＳＯＩ層１３に通常の不純物ドーピング法を適用してｐ＋  −ソース領域１６Ｓ及びｐ＋  −ドレイン領域１６Ｄを形成して用いる。
【００３７】
然しながら、そのｐＭＯＳ型素子からなるＦＤ型ＳＯＩ素子であっても、ｐ＋  −多結晶ＳｉＧｅゲート電極１８は、ｎ−ボディ領域１３Ｂの反転動作時に於いて、従来の多結晶Ｓｉゲート電極に比較すると「ゲート空乏化」を抑制する効果があり、また、ｐＭＯＳ型素子でありながら閾値電圧を適正に設定することができ、更にまた、ＣＭＯＳを製造する面から見ると、ゲート・エッチング時に於いて、ｎＭＯＳ型素子に於けるｐ＋  −多結晶ＳｉＧｅゲート電極１５とのエッチング速度差が無くなる旨の利点があり、そして、ｐ＋  −多結晶ＳｉＧｅゲート電極１５及びｐ＋  −多結晶ＳｉＧｅゲート電極１８の導電型が同じであることから、２回のリソグラフィ工程と、１回のイオン注入工程とをそれぞれ少なくすることができる。
【００３８】
実施の形態３
図２は実施の形態３を説明する為のＣＭＯＳを表す要部切断側面図であり、その（Ａ）はｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子を、また、（Ｂ）はｐＭＯＳ型素子からなるＦＤ型ＳＯＩ素子をそれぞれ示し、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３９】
実施の形態３のＣＭＯＳが実施の形態２のＣＭＯＳと相違するところは、多結晶ＳｉＧｅゲート電極１５及び１８を金属ゲート電極１９及び２０に代替した点にある。
【００４０】
実施の形態３では、金属の仕事関数の任意性に依り、蓄積動作させるＦＤ型素子は、ｎＭＯＳ型素子及びｐＭＯＳ型素子の何れでも良く、一方を蓄積動作構造にした場合、他方を反転動作構造にすれば良い。
【００４１】
金属ゲート電極の場合、勿論、「ゲート空乏化」は発生せず、また、実施の形態３では、従来、二種類の金属が必要であった閾値電圧調整を一種類の金属で実現できる。
【００４２】
実施例１
図３乃至図１０は実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、図５乃至図１０は図３乃至図４に対し縦方向を拡大して表してある。
【００４３】
図３（Ａ）参照
（１）
通常の貼り合わせ法を適用することに依り、Ｓｉ支持基板２１、ＳｉＯ２  埋め込み絶縁層２２、ＳｉからなるＳＯＩ層２３で構成されたＳＯＩ基板を作製する。
【００４４】
図３（Ｂ）参照
（２）
熱酸化法及びフッ酸をエッチャントとするウエット・エッチング法を適用することに依り、ＳＯＩ層２３の薄膜化を行なって厚さを１５〔ｎｍ〕にする。
【００４５】
図４（Ａ）参照
（３）
ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法を適用することに依り、ＳｉＯ２  からなる素子間分離絶縁膜２４を形成する。
尚、素子間分離は、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）やメサ・エッチングを適用しても良い。
【００４６】
図４（Ｂ）参照
（４）
イオン注入法を適用することに依り、チャネル・ドーピングとして、加速エネルギを５〔ｋｅＶ〕、ドーズ量を１×１０１２〔ｃｍ−２〕として燐（Ｐ）イオンの打ち込みを行なう。
【００４７】
図５参照
（５）
酸化法及び酸化膜窒化法を適用することに依り、物理膜厚が１〔ｎｍ〕であるオキシナイトライドからなるゲート絶縁膜２５を形成する。尚、ゲート絶縁膜２５の材料として高誘電率材料を用いても良い。
【００４８】
図６参照
（６）
低圧化学気相成長（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）法を適用することに依り、Ｇｅ濃度を３５〔％〕、層厚８０〔ｎｍ〕として多結晶ＳｉＧｅ層を形成する。
【００４９】
（７）
イオン注入法を適用することに依り、加速エネルギを２〔ｋｅＶ〕、ドーズ量を４×１０１５〔ｃｍ−２〕として多結晶ＳｉＧｅ層にホウ素（Ｂ）イオンを打ち込んでｐ＋  化する。
【００５０】
（８）
ＬＰＣＶＤ法を適用することに依り、厚さ４０〔ｎｍ〕の窒化Ｓｉからなるキャップ層２７を形成する。尚、キャップ層２７は、後にソース領域及びドレイン領域を形成する際、ｎ型不純物がゲート電極に注入されないように保護する役割を果たすものである。
【００５１】
（９）
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスをＣＨＦ３  （ＳｉＮ用）及びＨＢｒ＋Ｃｌ２  （ｐ＋  −多結晶ＳｉＧｅ用）とするドライ・エッチング法を適用することに依り、キャップ層２７とｐ＋  −多結晶ＳｉＧｅ層をゲート・パターンにパターニングする。尚、この工程を経ることで、ゲート長が５０〔ｎｍ〕のｐ＋  −多結晶ＳｉＧｅゲート電極２６が形成される。
【００５２】
図７参照
（１０）
ＬＰＣＶＤ法を適用することに依り、厚さ３０〔ｎｍ〕のＳｉＯ２  膜を形成し、次いで、エッチング・ガスをＣＨＦ３  とするドライ・エッチング法を適用することに依り、該ＳｉＯ２  膜の異方性エッチングを行なって、ｐ＋  −多結晶ＳｉＧｅゲート電極２６及びキャップ層２７の側壁に厚さ２０〔ｎｍ〕のサイド・ウォール絶縁膜２８を形成する。
【００５３】
（１１）
選択エピタキシャル成長法を適用することに依り、厚さ２０〔ｎｍ〕のＳｉからなるせり上げ層２９を形成する。尚、せり上げ層２９はｐ＋  −多結晶ＳｉＧｅゲート電極２６、キャップ層２７、サイド・ウォール絶縁膜２８で分断された状態で形成される。
【００５４】
図８参照
（１２）
イオン注入法を適用することに依り、加速エネルギを１０〔ｋｅＶ〕、ドーズ量を１×１０１５〔ｃｍ−２〕としてＡｓイオンの打ち込みを行なってｎ−ソース・エクステンション領域２９Ｓ及びｎ−ドレイン・エクステンション領域２９Ｄを形成する。
【００５５】
図９参照
（１３）
通常の技法を適用することに依り、ＳｉＯ２  層の形成、異方性ドライ・エッチングを行なってサイド・ウォール絶縁膜３０を形成する。
【００５６】
図１０参照
（１４）
イオン注入法を適用することに依り、加速エネルギを１５〔ｋｅＶ〕、ドーズ量を２×１０１５〔ｃｍ−２〕としてＡｓイオンの打ち込みを行なってｎ＋  −ソース・コンタクト領域３１Ｓ及びｎ＋  −ドレイン・コンタクト領域３１Ｄを形成する。
【００５７】
（１５）
燐酸液中に浸漬して窒化Ｓｉからなるキャップ層２７を剥離除去してから、厚さ２０〔ｎｍ〕のＮｉ膜を形成し、熱処理を行なってＮｉＳｉからなるソース電極３２Ｓ、ドレイン電極３２Ｄ、ゲート・コンタクト電極３２Ｇを形成する。
【００５８】
（１６）
この後、通常の技法を適用することに依り、層間絶縁膜の形成、コンタクト・ホールの形成、電極及び配線の形成などを行なって完成する。
【００５９】
実施例２
（１）
厚さ１０〔ｎｍ〕のＳＯＩ層をもつＳＯＩ基板を作製する。
【００６０】
（２）
ＳＴＩからなる素子間分離領域を形成する。
【００６１】
（３）
ｎＭＯＳ型素子及びｐＭＯＳ型素子の両部分に於けるチャネル・ドーピングとして、加速エネルギを３〔ｋｅＶ〕、ドーズ量２×１０１２〔ｃｍ−２〕の条件でＰイオンの打ち込みを行なう。
【００６２】
（４）
物理膜厚が１〔ｎｍ〕のオキシナイトライドからなるゲート絶縁膜を形成する。
【００６３】
（５）
ＬＰＣＶＤ法を適用し、Ｇｅ濃度を３５〔％〕、膜厚を８０〔ｎｍ〕とした多結晶ＳｉＧｅ膜を形成し、次いで、加速エネルギを２〔ｋｅＶ〕、ドーズ量を４×１０１５〔ｃｍ−２〕の条件でＢイオンの打ち込みを行なってｐ＋  化し、次いで、後の工程でゲートに不純物が導入されることを阻止する為に厚さ４０〔ｎｍ〕の窒化Ｓｉからなるキャップ層を形成し、その後、キャップ層も含め多結晶ＳｉＧｅ膜をゲート加工してゲート長４０〔ｎｍ〕のｐ＋  −多結晶ＳｉＧｅゲート電極を形成する。
【００６４】
（６）
ｐ＋  −多結晶ＳｉＧｅゲート電極及びキャップ層の側壁に厚さ２０〔ｎｍ〕のサイド・ウォール絶縁膜を形成する。
【００６５】
（７）
選択エピタキシャル成長法を適用することに依り、厚さ２５〔ｎｍ〕のＳｉからなるせり上げ層を形成する。このせり上げ層は、ｐ＋  −多結晶ＳｉＧｅゲート電極、キャップ層、サイド・ウォール絶縁膜で分断された状態で形成される。
【００６６】
（８）
ｎＭＯＳ型素子部分では、加速エネルギを１０〔ｋｅＶ〕、ドーズ量を１×１０１５〔ｃｍ−２〕としてＡｓイオンの打ち込みを行なってｎ−ソース・エクステンション領域及びｎ−ドレイン・エクステンション領域を形成し、また、ｐＭＯＳ型素子部分では、加速エネルギを１０〔ｋｅＶ〕、ドーズ量を１×１０１５〔ｃｍ−２〕としてＢＦ２  イオンの打ち込みを行なってｐ−ソース・エクステンション領域及びｐ−ドレイン・エクステンション領域を形成する。
【００６７】
（９）
工程（６）で形成したサイド・ウォール絶縁膜の外側に更にサイド・ウォール絶縁膜を形成してから、ｎＭＯＳ型素子部分では、加速エネルギを１０〔ｋｅＶ〕、ドーズ量を２×１０１５〔ｃｍ−２〕としてＡｓイオンの打ち込みを行なってｎ＋  −ソース・コンタクト領域及びｎ＋  −ドレイン・コンタクト領域を形成し、また、ｐＭＯＳ型素子部分では、加速エネルギを２〔ｋｅＶ〕、ドーズ量を２×１０１５〔ｃｍ−２〕としてＢイオンの打ち込みを行なってｐ＋  −ソース・コンタクト領域及びｐ＋  −ドレイン・コンタクト領域を形成する。この後、スパイクＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ）法を適用し、注入不純物の活性化熱処理を実施する。
【００６８】
（１０）
この後、通常の技法を適用することに依り、層間絶縁膜の形成、コンタクト・ホールの形成、電極及び配線の形成などを行なって完成する。
【００６９】
実施例３
（１）
貼り合わせ法で作製された市販のＳＯＩ基板に於けるＳＯＩ層を厚さ７〔ｎｍ〕にする為、Ｓｉ膜を酸化してＳｉＯ２  膜とし、そのＳｉＯ２  膜をＨＦ水溶液で除去する工程を採って目的とする厚さに近付ける。
【００７０】
（２）
ＳＴＩからなる素子間分離領域を形成する。
【００７１】
（３）
ｎＭＯＳ型素子及びｐＭＯＳ型素子の両部分に於けるチャネル・ドーピングとして、加速エネルギを２〔ｋｅＶ〕、ドーズ量８×１０１１〔ｃｍ−２〕の条件でＢＦイオンの打ち込みを行なう。
【００７２】
（４）
物理膜厚が１〔ｎｍ〕のオキシナイトライドからなるゲート絶縁膜を形成する。
【００７３】
（５）
ＣＶＤ法を適用し、膜厚を５０〔ｎｍ〕としたＷ膜を形成し、次いで、窒素中で５００〔℃〕、３０〔分〕の熱処理を行ない、次いで、後の工程でゲートに不純物が導入されることを阻止する為に厚さ４０〔ｎｍ〕の窒化Ｓｉからなるキャップ層を形成し、その後、キャップ層も含めＷ膜をゲート加工してゲート長３０〔ｎｍ〕のＷゲート電極を形成する。
【００７４】
（６）
Ｗゲート電極及びキャップ層の側壁に厚さ２０〔ｎｍ〕のＣＶＤ−ＳｉＯ２  からなるサイド・ウォール絶縁膜を形成する。
【００７５】
（７）
選択エピタキシャル成長法を適用することに依り、厚さ２５〔ｎｍ〕のＳｉからなるせり上げ層を形成する。このせり上げ層は、Ｗゲート電極、キャップ層、サイド・ウォール絶縁膜で分断された状態で形成される。
【００７６】
（８）
ｎＭＯＳ型素子部分に於いて、加速エネルギを８〔ｋｅＶ〕、ドーズ量を１×１０１５〔ｃｍ−２〕としてＡｓイオンの打ち込みを行なってｎ−ソース・エクステンション領域及びｎ−ドレイン・エクステンション領域を形成し、そして、ｐＭＯＳ型素子部分に於いて、加速エネルギを８〔ｋｅＶ〕、ドーズ量を１×１０１５〔ｃｍ−２〕としてＢＦ２  イオンの打ち込みを行なってｐ−ソース・エクステンション領域及びｐ−ドレイン・エクステンション領域を形成する。
【００７７】
（９）
工程（６）で形成したサイド・ウォール絶縁膜の外側に更にサイド・ウォール絶縁膜を形成してから、ｎＭＯＳ型素子部分では、加速エネルギを１０〔ｋｅＶ〕、ドーズ量を２×１０１５〔ｃｍ−２〕としてＡｓイオンの打ち込みを行なってｎ＋  −ソース・コンタクト領域及びｎ＋  −ドレイン・コンタクト領域を形成し、また、ｐＭＯＳ型素子部分では、加速エネルギを２〔ｋｅＶ〕、ドーズ量を２×１０１５〔ｃｍ−２〕としてＢイオンの打ち込みを行なってｐ＋  −ソース・コンタクト領域及びｐ＋  −ドレイン・コンタクト領域を形成する。この後、スパイクＲＴＡ法を適用し、最高温度を１０３０〔℃〕とする注入不純物の活性化熱処理を実施する。
【００７８】
（１０）
ＮｉＳｉからなるソース電極、ドレイン電極、ゲート・コンタクト電極を形成する。
【００７９】
（１１）
この後、通常の技法を適用することに依り、層間絶縁膜の形成、コンタクト・ホールの形成、電極及び配線の形成などを行なって完成する。
【００８０】
前記実施例３として説明したように、ゲート電極が金属である場合には、その作製にダマシン法を適用することができるので、その実施例について説明する。
【００８１】
実施例４
（１）
貼り合わせ法で作製した市販のＳＯＩ基板に於けるＳＯＩ層を厚さ１０〔ｎｍ〕にする為、Ｓｉ膜を酸化してＳｉＯ２  膜とし、そのＳｉＯ２  膜をＨＦ水溶液で除去する工程を採って目的とする厚さにする。
【００８２】
（２）
ＳＴＩからなる素子間分離領域を形成する。
【００８３】
（３）
ｎＭＯＳ型素子及びｐＭＯＳ型素子の両部分に於けるチャネル・ドーピングとして、加速エネルギを２〔ｋｅＶ〕、ドーズ量８×１０１１〔ｃｍ−２〕の条件でＢＦイオンの打ち込みを行なう。
【００８４】
（４）
物理膜厚が５〔ｎｍ〕の熱酸化膜からなる仮ゲート絶縁膜を形成する。
【００８５】
（５）
ＬＰＣＶＤ法を適用することに依り、厚さ８０〔ｎｍ〕の仮ゲート電極用多結晶Ｓｉ膜を形成し、それをゲート加工してゲート長３０〔ｎｍ〕の仮ゲート電極を形成する。
【００８６】
（６）
仮ゲート電極の側壁に厚さ２０〔ｎｍ〕のＣＶＤ−ＳｉＮからなるサイド・ウォール絶縁膜を形成する。
【００８７】
（７）
選択エピタキシャル成長法を適用することに依り、厚さ２５〔ｎｍ〕のＳｉからなるせり上げ層を形成する。このせり上げ層は、仮ゲート電極、サイド・ウォール絶縁膜で分断された状態で形成される。
【００８８】
（８）
ｎＭＯＳ型素子部分に於いて、加速エネルギを８〔ｋｅＶ〕、ドーズ量を１×１０１５〔ｃｍ−２〕としてＡｓイオンの打ち込みを行なってｎ−ソース・エクステンション領域及びｎ−ドレイン・エクステンション領域を形成し、そして、ｐＭＯＳ型素子部分に於いて、加速エネルギを８〔ｋｅＶ〕、ドーズ量を１×１０１５〔ｃｍ−２〕としてＢＦ２  イオンの打ち込みを行なってｐ−ソース・エクステンション領域及びｐ−ドレイン・エクステンション領域を形成する。
【００８９】
（９）
工程（６）で形成したサイド・ウォール絶縁膜の外側に更にサイド・ウォール絶縁膜を形成してから、ｎＭＯＳ型素子部分では、加速エネルギを１０〔ｋｅＶ〕、ドーズ量を２×１０１５〔ｃｍ−２〕としてＡｓイオンの打ち込みを行なってｎ＋  −ソース・コンタクト領域及びｎ＋  −ドレイン・コンタクト領域を形成し、また、ｐＭＯＳ型素子部分では、加速エネルギを２〔ｋｅＶ〕、ドーズ量を２×１０１５〔ｃｍ−２〕としてＢイオンの打ち込みを行なってｐ＋  −ソース・コンタクト領域及びｐ＋  −ドレイン・コンタクト領域を形成する。この後、スパイクＲＴＡ法を適用し、最高温度を１０３０〔℃〕とする注入不純物の活性化熱処理を実施する。
【００９０】
（１０）
ＮｉＳｉからなるソース電極、ドレイン電極を形成する。
【００９１】
（１１）
層間絶縁膜を形成後、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法を適用することに依り、多結晶Ｓｉからなる仮ゲート電極の頂面が表出するまで研磨を行なう。
【００９２】
（１２）
ダウンフローのプラズマ・エッチング法を適用することに依り、多結晶Ｓｉからなる仮ゲート電極を除去し、次いで、希フッ酸をエッチャントとして熱酸化膜からなる仮ゲート絶縁膜を除去する。
【００９３】
（１３）
新たにＨｆＯ２  からなるゲート絶縁膜を形成した後、厚さ８０〔ｎｍ〕のＷゲート電極を形成し、窒素中で５００〔℃〕、３０〔分〕の熱処理を行なう。
【００９４】
（１４）
この後、通常の技法を適用することに依り、層間絶縁膜の形成、コンタクト・ホールの形成、電極及び配線の形成などを行なって完成する。
【００９５】
【発明の効果】
本発明に依る完全空乏型ＳＯＩ半導体装置に於いては、ｐ型多結晶ＳｉＧｅゲート電極並びにｎ型半導体からなるチャネル領域、ソース領域、ドレイン領域を備えたｎＭＯＳ型素子が含まれてなることが基本になっている。
【００９６】
前記手段を採ることに依り、ｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子に於ける「ゲート空乏化」を抑止或いは低減することができ、しかも、閾値電圧を適正に調節することが可能である。
【００９７】
また、ｐＭＯＳ型素子に於いても、ゲート電極とチャネル領域との関係を前記ｎＭＯＳ型素子と同様に選択した場合、程度に差はあるものの、同様の効果を得ることができるので、前記ｎＭＯＳ型素子と組み合わせれば特性良好なＣＭＯＳ素子を実現することができる。
【図面の簡単な説明】
【図１】本発明に依る実施の形態１を説明する為のｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子及び実施の形態２を説明する為のＣＭＯＳ素子からなるＦＤ型ＳＯＩ素子を表す要部切断側面図である。
【図２】実施の形態３を説明する為のＣＭＯＳを表す要部切断側面図である。
【図３】実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図である。
【図４】実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図である。
【図５】実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図である。
【図６】実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図である。
【図７】実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図である。
【図８】実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図である。
【図９】実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図である。
【図１０】実施の形態１で説明したｎＭＯＳ型素子からなるＦＤ型ＳＯＩ素子の作製について説明する為の工程要所に於けるＳＯＩ半導体装置を表す要部切断側面図である。
【図１１】ＳＯＩ半導体装置を説明する為の要部説明図である。
【符号の説明】
１１  Ｓｉからなる支持基板
１２  ＳｉＯ２  などからなる埋め込み絶縁層
１３  デバイスを作り込むためのＳＯＩ層
１３Ｓ  ｎ＋  −ソース領域
１３Ｄ  ｎ＋  −ドレイン領域
１３Ｂ  ｎ−ボディ領域
１４  ゲート絶縁膜
１５  ｐ＋  −多結晶ＳｉＧｅゲート電極
１６Ｓ  ｐ＋  −ソース領域
１６Ｄ  ｐ＋  −ドレイン領域
１７  ゲート絶縁膜
１８  ｐ＋  −多結晶ＳｉＧｅゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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