(57)【要約】【課題】１つのトランジスタで２ビットの記憶保持を実現しながら、さらに微細化できるようにする。【解決手段】第１導電型の半導体基板１１上にゲート絶縁膜１２、ゲート電極１３を形成し、ゲート電極１３の両側壁に電荷保持部６１，６２を形成し、半導体基板１１に第２導電型の拡散層領域１７，１８を形成し、半導体基板１１のゲート電極１３下にチャネル領域４１を配置する。電荷保持部６１，６２がゲート絶縁膜１２から独立し、微細化が可能である。電荷保持部６１，６２が炭素系物質領域を有し、これに化学的、機械的に強靭で、多数回の書き換えに耐えるカーボンナノチューブを使用可能で、さらなる薄膜化および微細化が可能となる。【選択図】  図１
2004335595.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、半導体基板内に設けられたウェル領域または絶縁体上に配置された半導体膜のうちのいずれか１つからなる第１導電型の半導体部材と、
前記半導体部材上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁の両側にそれぞれ形成された電荷保持部と、
前記電荷保持部のそれぞれに対応して、前記半導体部材の領域にそれぞれ形成された第２導電型の拡散層領域と、
前記半導体部材における前記ゲート電極下の位置に配置されたチャネル領域とを備え、
前記電荷保持部は、保持している電荷の多寡により、前記ゲート電極に電圧を印加した際の前記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されており、
前記電荷保持部は、炭素系物質からなる炭素系物質領域を有していることを特徴とする半導体記憶装置。
【請求項２】
前記電荷保持部の炭素系物質領域は、カーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンにて形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷保持部の炭素系物質領域は、炭素系物質からなる膜であり、この膜はカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンにて形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電荷保持部は、絶縁体からなる絶縁体領域をさらに有し、前記炭素系物質領域が、前記ゲート電極、前記拡散層領域および前記絶縁体領域により囲まれていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記電荷保持部は、絶縁体からなる絶縁体領域をさらに有し、この絶縁体領域が、前記炭素系物質領域における前記ゲート電極との対向面、および前記拡散層領域との対向面を覆っていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記電荷保持部は、絶縁体からなる第１の絶縁体領域および第２の絶縁体領域をさらに有し、前記炭素系物質領域が、これら第１および第２の絶縁体領域により囲まれていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記絶縁体領域はシリコン酸化物からなることを特徴とする請求項４から６の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。より詳細には、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタからなる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から、１つの電界効果トランジスタで２ビットの記憶が可能な不揮発性メモリとして、例えばサイファン・セミコンダクターズ・リミテッド社が開発したメモリが知られている（特表２００１−５１２２９０公報）。この従来のメモリ素子の構造と、書込み動作原理を以下に説明する。
【０００３】
このメモリ素子は、図１０に示すように、半導体基板９１１におけるＰ型ウェル領域９０１上に、ゲート絶縁膜９１２を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成された第１のＮ型拡散層領域９０２および第２のＮ型拡散層領域９０３から構成される。ゲート絶縁膜９１２は、シリコン酸化膜９０４，９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜からなる。シリコン窒化膜９０６中には、第１および第２のＮ型拡散層領域９０２，９０３の端部付近に、それぞれ記憶保持部９０７，９０８が形成されている。
【０００４】
このメモリ素子では、これら記憶保持部９０７，９０８のそれぞれの個所での電荷の多寡をトランジスタのドレイン電流として読み出すことにより、１トランジスタで２ビットの情報を記憶させることができる。
【０００５】
次に、上記メモリ素子における書込み動作方法を説明する。ここで、書込みとは、記憶保持部９０７，９０８に電子を注入することを指すこととする。上記従来技術では、一方（図中では右側）の記憶保持部９０８に蓄積された電子を放出させるために、第２の拡散層領域９０３に５．５Ｖを、ゲート電極９０９に１０Ｖを印加する方法が開示されている。これにより、２つある記憶保持部９０７，９０８の特定の側に書込みをすることができる。また、記憶保持部９０７，９０８の特定の側の消去および読出しを行う方法も開示されており、これらの方法を総合して２ビット動作が可能となっている。
【０００６】
【特許文献１】
特表２００１−５１２２９０公報（公表日  平成１３年８月２１日）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリ素子では、ゲート絶縁膜９１２は、トランジスタを動作させるための機能と、電荷を蓄積するメモリ膜としての機能を併せ持たせるために、ＯＮＯ膜の３層構造となっている。それゆえ、ゲート絶縁膜９１２の薄膜化が困難であった。
【０００８】
また、チャネル長が短くなるにつれ、１つのトランジスタにおける２箇所の記憶保持部９０７，９０８が互いに干渉して２ビット動作が困難になっていた。それゆえ、さらなる素子の微細化が果たせなかった。
【０００９】
本発明は、前記課題に鑑みなされたものであり、１つのトランジスタで２ビットの記憶保持を実現しながら、さらに微細化することができる半導体記憶装置の提供を目的としている。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明の半導体記憶装置は、半導体基板、半導体基板内に設けられたウェル領域または絶縁体上に配置された半導体膜のうちのいずれか１つからなる第１導電型（例えばＰ型またはＮ型の一方）の半導体部材と、前記半導体部材上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極（例えば単一のゲート電極）と、前記ゲート電極側壁の両側にそれぞれ形成された電荷保持部と、前記電荷保持部のそれぞれに対応して、前記半導体部材の領域にそれぞれ形成された第２導電型（例えばＰ型またはＮ型の他方）の拡散層領域と、前記半導体部材における前記ゲート電極下の位置に配置されたチャネル領域とを備え、前記電荷保持部は、保持している電荷の多寡により、前記ゲート電極に電圧を印加した際の前記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されており、前記電荷保持部は、炭素系物質からなる炭素系物質領域を有していることを特徴としている。
【００１１】
上記電荷保持部の炭素系物質領域は炭素系物質からなる膜であってもよい。
【００１２】
上記の構成によれば、例えば、一方の第２導電型の拡散層領域を基準電圧とし、他方の第２導電型の拡散層領域を基準電圧よりも高い電圧とし、上記ゲート電極を基準電圧よりも高い電圧とすることにより、電子を他方の第２導電型の拡散層領域側に存する電荷保持部に注入することができる。
【００１３】
上記ゲート電極側壁の両側に形成された２つの電荷保持部は、上記ゲート絶縁膜から独立しているので、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。また、ゲート電極の両側に形成された２つの電荷保持部はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。言い換えれば、２つの電荷保持部間の距離を小さくすることができる。
【００１４】
さらには、上記ゲート電極の電圧と、一方の第２導電型の拡散層領域の電圧と、他方の第２導電型の拡散領域の電圧を適切に設定することにより、他方の拡散層領域の側に有る電荷保持部に選択的に電荷を注入することができる。したがって、２ビット動作が可能で、かつ微細化が容易な半導体記憶装置を提供することができる。
【００１５】
具体的には、上記の半導体記憶装置において、例えば、半導体部材をＰ型半導体部材とし、２つの拡散層領域をＮ型拡散層領域とした場合、一方のＮ型拡散層領域を基準電圧とし、他方のＮ型拡散層領域を基準電圧より高い電圧とし、ゲート電極を基準電圧よりも高い電圧とし、Ｐ型半導体部材を基準電圧よりも低い電圧とすることにより、電子を他方のＮ型拡散層領域側に存する電荷保持部に注入することができる。
【００１６】
この場合、Ｐ型半導体部材の電位は一方のＮ型拡散層領域の電位よりも低くなっているので、他方のＮ型拡散層領域の側に有る電荷保持部に高い効率で電子を注入することができる。したがって、電子注入するために要する電流値を大幅に低くして、半導体記憶装置の消費電力を削減することができる。
【００１７】
同様に、上記の半導体記憶装置において、半導体部材をＮ型半導体部材とし、２つの拡散層領域をＰ型拡散層領域とした場合、一方のＰ型拡散層領域を基準電圧とし、他方のＰ型拡散層領域を基準電圧よりも低い電圧とし、ゲート電極を基準電圧よりも低い電圧とし、Ｎ型半導体部材を基準電圧よりも高い電圧とすることにより、正孔を他方のＰ型拡散層領域側に存する電荷保持部に注入することができる。
【００１８】
また、電荷保持部は、炭素系物質からなる炭素系物質領域を有しており、この炭素系物質領域は、例えばカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンを使用して容易に形成することができる。
【００１９】
上記の半導体記憶装置において、前記電荷保持部の炭素系物質領域は、カーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンにて形成されている構成としてもよい。
【００２０】
また、上記の半導体記憶装置において、前記電荷保持部の炭素系物質領域は、炭素系物質からなる膜であり、この膜はカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンにて形成されている構成としてもよい。
【００２１】
上記の構成によれば、炭素系物質領域を形成するカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンは、その形態により、化学的および機械的に強靭であり、多数回の書き換えに耐え得る。また、単原子層で導電体から絶縁体までのバンドギャップを任意に有することが可能であり、容易に電荷（電子および正孔）をトラップすることができる。また、単原子層または多層の絶縁層を任意に有し得る構造であり、さらなる薄膜化および微細化が可能となる。さらに、電荷保持部分が絶縁体に囲まれた構造を有するので、半導体記憶装置の高速書換え、信頼性と注入効率の向上、十分な保持時間の確保が可能となる。
【００２２】
上記の半導体記憶装置において、前記電荷保持部は、絶縁体からなる絶縁体領域をさらに有し、前記炭素系物質領域が、前記ゲート電極、前記拡散層領域および前記絶縁体領域により囲まれている構成としてもよい。
【００２３】
言い換えれば、前記電荷保持部は、絶縁体からなる絶縁体領域をさらに有し、前記炭素系物質領域が、前記ゲート電極と前記拡散層領域と前記絶縁体領域とに挟まれている構成としてもよい。
【００２４】
上記の構成によれば、電荷保持部の炭素系物質領域が、ゲート電極、拡散層領域および電荷保持部の絶縁体領域により囲まれているので、半導体記憶装置のさらなる高速書き換え、信頼性と電荷注入効率の向上、並びに十分な保持時間の確保が可能になる。
【００２５】
さらに、カーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンは、炭素からできているので原料は無尽蔵であり、環境への負荷が少ない。
【００２６】
上記の半導体記憶装置において、前記電荷保持部は、絶縁体からなる絶縁体領域をさらに有し、この絶縁体領域が、前記炭素系物質領域における前記ゲート電極との対向面、および前記拡散層領域との対向面を覆っている構成としてもよい。
【００２７】
言い換えれば、前記電荷保持部は、絶縁体からなる絶縁体領域をさらに有し、この絶縁体領域が、前記拡散層領域と前記炭素系物質領域とに挟まれている構成としてもよい。
【００２８】
上記の構成によれば、電荷保持部の絶縁体領域が、電荷保持部の炭素系物質領域におけるゲート電極との対向面、および拡散層領域との対向面を覆っているので、半導体記憶装置のさらなる高速書き換え、信頼性と電荷注入効率の向上、並びに十分な保持時間の確保が可能になる。また、電荷保持部の絶縁体領域の膜厚を適当に調整することにより、トンネル効果による電荷とホットキャリアの分別が可能になる。
【００２９】
上記の半導体記憶装置において、前記電荷保持部は、絶縁体からなる第１の絶縁体領域および第２の絶縁体領域をさらに有し、前記炭素系物質領域が、これら第１および第２の絶縁体領域により囲まれている構成としてもよい。
【００３０】
上記の構成によれば、電荷保持部は、炭素系物質領域が第１および第２の絶縁体領域により囲まれているので、半導体記憶装置のさらなる高速書き換え、信頼性と電荷注入効率の向上、並びに十分な保持時間の確保が可能になる。また、電荷保持部の絶縁体領域の膜厚を適当に調整することにより、トンネル効果による電荷とホットキャリアの分別が可能になる。
【００３１】
上記の半導体記憶装置において、前記絶縁体領域はシリコン酸化物からなる構成としてもよい。
【００３２】
上記の構成によれば、絶縁体領域がシリコン酸化物からなるので、電荷の注入効率が高くなり、書換え動作を高速化できる。
【００３３】
【発明の実施の形態】
本発明の実施の一形態を図面に基づいて以下に説明する。
本発明の実施の一形態における半導体記憶装置は、図１に示すように、主として、半導体基板（半導体部材）１１、この半導体基板１１に形成されたゲート絶縁膜１２、ゲート絶縁膜１２上に形成されたゲート電極１３、ゲート電極１３の両側に形成された電荷保持部６１，６２、半導体基板１１上における、電荷保持部６１，６２のゲート電極１３とは反対側にそれぞれに配置された第１および第２の拡散層領域（ソース／ドレイン領域）１７，１８、および半導体基板１１におけるゲート電極１３下の位置に配置されたチャネル領域４１とから構成される。
【００３４】
この半導体記憶装置は、１つの電荷保持部に２値またはそれ以上の情報を記憶することにより、４値またはそれ以上の情報を記憶するメモリ素子として機能する。
【００３５】
本実施の形態の半導体記憶装置は、半導体基板１１上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
【００３６】
半導体基板１１としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板または多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板または表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。
【００３７】
この半導体基板１１上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。
【００３８】
半導体基板１１は、Ｐ型またはＮ型の導電型（第１導電型または第２導電型）を有していてもよく、半導体基板１１には、少なくとも１つの第１導電型（Ｐ型またはＮ型）のウェル領域が形成されていることが好ましい。半導体基板およびウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板１１としてＳＯＩ基板を用いる場合、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３９】
ゲート絶縁膜１２は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜：酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜、カーボンナノチューブ、カーボンファイバーまたはカーボンナノホーンを使用することができる。なかでも、シリコン酸化膜が好ましい。
【００４０】
ゲート電極１３は、ゲート絶縁膜１２上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極１３は、各実施の形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜または積層膜等が挙げられる。ゲート電極１３の膜厚は、例えば５０〜４００ｎｍ程度の範囲とすることが適当である。
【００４１】
チャネル領域４１は、半導体基板１１におけるゲート電極１３の下に形成される。このチャネル領域４１は、ゲート電極１３下のみならず、ゲート電極１３におけるゲート長方向の外端部を含む領域下に形成されていることが好ましい。このように、チャネル領域４１にゲート電極１３で覆われていない部分が存在する場合、その部分はゲート絶縁膜４１または電荷保持部電荷保持部６１，６２で覆われていることが好ましい。
【００４２】
電荷保持部６１，６２は、電荷を蓄積する炭素系物質からなる膜（以下、炭素系物質膜と称する）に、絶縁体が設けられている構造、または絶縁体が設けられかつその絶縁体に囲まれている構造、または炭素系物質膜が第１の絶縁体からなる膜と第２の絶縁体からなる膜とで挟まれた（囲まれた）サンドウィッチ構造を有するのが好ましい。
【００４３】
上記炭素系物質膜が筒状である場合には、電荷の注入により短い時間で炭素系物質内の電荷密度を上げ、また、電荷密度を均一にすることができる。炭素系物質膜内の電荷分布が不均一であった場合、電荷の保持中に炭素系物質膜内を電荷が移動してメモリ素子の信頼性が低下する。
【００４４】
また、上記のように、炭素系物質膜は、導電体部（ゲート電極１３、第１および第２の拡散層領域１７，１８、半導体基板１１）とは絶縁膜（絶縁体）で隔てられるので、電荷の漏れが抑制されて十分な保持時間を得ることができる。したがって、上記炭素系物質膜からなる電荷保持部分が絶縁体に囲まれた構造を有する場合、メモリ素子（半導体記憶装置）の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。上記条件を満たす電荷保持部６１，６２としては、上記炭素系物質膜を、単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン（以下、これらを総称してカーボン製微小部材と称する）、またはこれを含む膜とし、絶縁体を炭素系物質膜が有する単原子層または多層の絶縁膜、またはシリコン酸化膜とするのが特に好ましい。
【００４５】
上記カーボン製微小部材は、その形態により、化学的および機械的に強靭であり、多数回の書き換えに耐え得る。また、上記カーボン製微小部材は、単原子層で導電体から絶縁体までのバンドギャップを任意に有することができ、単原子層または多層の絶縁膜を任意に設けて、容易に電荷（電子および正孔）をトラップすることができる。また、上記カーボン製微小部材は、単原子層で、絶縁膜または半導体膜または導電膜を有することができるので、さらなる薄膜化、または微細化が可能である。すなわち、さらなる高集積化が可能となる。または、上記カーボン製微小部材は、炭素からできているので原料は無尽蔵であり、環境に対する負荷が少ない。
【００４６】
第１および第２の拡散層領域（ソース／ドレイン領域）１７，１８は、半導体基板１１またはウェル領域と逆導電型の拡散層領域として、半導体基板１１における電荷保持部６１，６２のゲート電極１３側とは反対側の位置にそれぞれに配置されている。
【００４７】
第１および第２の拡散層領域１７，１８と半導体基板１１またはウェル領域との接合は急峻であること、すなわち濃度勾配が大きく、その結果接合が急峻になることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。
【００４８】
半導体基板１１に対する第１および第２の拡散層領域１７，１８の接合深さは、特に限定されるものではなく、得ようとするメモリ素子（半導体記憶装置）の性能等に応じて、適宜調整することができる。なお、半導体基板１１としてＳＯＩ基板を用いる場合、第１および第２の拡散層領域１７，１８は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４９】
第１および第２の拡散層領域１７，１８は、半導体基板１１、ゲート絶縁膜１２およびゲート電極１３の積層方向において、ゲート電極１３端とオーバーラップするように配置していてもよいし、ゲート電極１３端と一致するように配置してもよいし、ゲート電極１３端に対してオフセットされて配置（ゲート電極１３とオーバーラップしないように配置）されていてもよい。特に、オフセットされている場合には、ゲート電極１３に電圧を印加したとき、電荷保持部６１，６２の電荷保持膜下におけるオフセット領域４２の反転しやすさが、電荷保持部６１，６２（メモリ機能体）に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。
【００５０】
ただし、あまりオフセットしすぎると、ソース・ドレイン間（電荷保持部６１，６２間）の駆動電流が著しく小さくなる。したがって、オフセット量、すなわちゲート長方向における一方のゲート電極１３端から近い方の拡散層領域１７，１８までの距離は、ゲート長方向に対して平行方向の電荷保持部６１，６２における電荷保持膜（炭素系物質膜）の厚さよりも短い方が好ましい。特に重要なことは、電荷保持部６１，６２中の電荷蓄積領域（炭素系物質膜）の少なくとも一部が、拡散層領域（ソース／ドレイン領域）１７，１８の一部とオーバーラップしていることである。これは、本発明の半導体記憶装置を構成するメモリ素子の本質が、電荷保持部６１，６２（メモリ機能体）の側壁部にのみ存在するゲート電極１３と拡散層領域（ソース／ドレイン領域）１７，１８との間の電圧差により電荷保持部６１，６２の炭素系物質膜を横切る電界により記憶を書き換えることによる。
【００５１】
第１および第２の拡散層領域（ソース／ドレイン領域）１７，１８は、例えば図９に示すように、その一部が、チャネル領域４１表面、つまり、ゲート絶縁膜１２下面よりも高い位置に延設されていてもよい。この場合には、半導体基板１１内に形成された第１および第２の拡散層領域１７，１８上に、この第１および第２の拡散層領域１７，１８と一体化した導電膜が積層されて構成されていることが適当である。なお、同図において、後述のように、１５はカーボン製微小部材領域、１６はシリコン酸化膜である。
【００５２】
上記導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板１１内における第１および第２の拡散層領域１７，１８の接合深さを浅くするのが容易であり、短チャネル効果の抑制がしやすいためである。
【００５３】
なお、この場合には、第１および第２の拡散層領域１７，１８の一部は、ゲート電極１３とともに、電荷保持部６１，６２における炭素系物質膜の少なくとも一部を挟持するように配置することが好ましい。
【００５４】
本実施の形態のメモリ素子（半導体記憶装置）は、ゲート絶縁膜１２上に形成された単一のゲート電極１３、ソース領域（第１および第２の拡散層領域１７，１８の一方）、ドレイン領域（第１および第２の拡散層領域１７，１８の他方）および半導体基板１１を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行う。具体的な動作原理および動作電圧の例は、後述する。また、本実施の形態のメモリ素子をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートにて各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【００５５】
本実施の形態のメモリ素子は、ゲート電極１３の側壁に炭素系物質を適当な方法によって配置することにより形成することができる。例えば、ＣＶＤ法、蒸着法やスパッタ法などが挙げられる。または、ゲート電極１３の側壁に炭素系物質を直接作製することにより形成することができる。例えば、ＣＶＤ法などが挙げられる。
【００５６】
本実施の形態のメモリ素子は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【００５７】
以下に、本発明の実施の一形態におけるメモリ素子（半導体記憶装置）を図面に基づいてさらに詳細に説明する。
【００５８】
本実施の形態の半導体記憶装置を構成するメモリ素子の構造を、図１〜図５を用いて説明する。図１〜図５は、メモリ素子の概略断面図であり、それぞれゲート電極１３の両側に形成された電荷保持部６１，６２の構造が異なっている。
【００５９】
本実施の形態のメモリ素子は、２ビットの記憶が可能な不揮発性メモリセルとして、図１〜図５に示したように、半導体基板１１上に、ゲート絶縁膜１２を介して、通常のトランジスタと同程度のゲート長を有するゲート電極１３が形成されている。積層されたゲート絶縁膜１２およびゲート電極１３の側壁には電荷保持部６１，６２が形成されている。すなわち、積層されたゲート絶縁膜１２およびゲート電極１３の両側壁の一方には電荷保持部６１，６２のうちの一方が設けられ、両側壁の他方には電荷保持部６１，６２のうちの他方設けられている。
【００６０】
また、半導体基板１１における電荷保持部６１，６２のゲート電極１３側とは反対の側の位置には、それぞれ第１の拡散層領域１７および第２の拡散層領域１８（ソース／ドレイン領域）が形成されている。これら第１および第２の拡散層領域１７，１８は、ゲート電極１３端部に対して（ゲート電極１３が形成された領域４１から）オフセットされている。すなわち、第１および第２の拡散層領域１７，１８は、半導体基板１１、ゲート絶縁膜１２およびゲート電極１３の積層方向において、ゲート電極１３と重合（オーバーラップ）せず、電荷保持部６１，６２におけるゲート電極１３とは反対側の端部付近と重合するように形成されている。
【００６１】
このように、メモリトランジスタ（メモリ素子）の電荷保持部６１，６２は、ゲート絶縁膜１２から独立して形成されている。したがって、電荷保持部６１，６２が担うメモリ機能とゲート絶縁膜１２が担うトランジスタ動作機能とは分離されている。また、ゲート電極１３の両側に形成された２つの電荷保持部６１，６２はゲート電極１３により分離されているので、書換え時の干渉が効果的に抑制される。したがって、このメモリトランジスタは、２ビットの記憶が可能で、かつ微細化が容易である。
【００６２】
また、第１および第２の拡散層領域１７，１８がゲート電極１３からオフセットされていることにより、ゲート電極１３に電圧を印加したときの電荷保持部下のオフセット領域４２の反転しやすさを、電荷保持部６１，６２に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜１２を採用することができ、信頼性を向上させることが可能となる。
【００６３】
ゲート電極１３の両側に形成された電荷保持部６１，６２は、例えば図１のように、単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン、すなわち部材からなる構成とすることができる。このカーボン製微小部材は、単層もしくは多層からなる導電膜または半導体膜１と単層もしくは多層からなる絶縁膜２とを有する。この場合、電荷（電子または正孔）を蓄積する機能を有するのはカーボン製微小部材の導電膜または半導体膜１であり、カーボン製微小部材の絶縁膜２が導電膜または半導体膜１に蓄積された電荷の漏れを防いでいる。
【００６４】
上記カーボン製微小部材（単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン）は、その形態により、化学的および機械的に強靭であり、多数回の書き換えに耐え得る。また、単原子層で導電体から絶縁体までのバンドギャップを任意に有することが可能であり、容易に電荷（電子または正孔）をトラップすることができる。また、上記炭素系物質は単原子層または多層の絶縁層を任意に有し得る構造であり、さらなる微細化を可能としている。または上記炭素系物質からなる電荷保持部分が絶縁体に囲まれた構造を有するので、メモリ素子の高速書換え、信頼性と電荷の注入効率の向上、電荷の十分な保持時間の確保が可能となる。
【００６５】
電荷保持部６１，６２の他の例を図２に示す。同図に示すように、電荷保持部６１，６２は、カーボン製微小部材領域１５からなる構成とすることができる。このカーボン製微小部材領域１５は、カーボン製微小部材（単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン）、またはカーボン製微小部材を含む膜からなる。電荷（電子または正孔）を蓄積する機能を有するのは、カーボン製微小部材、またはカーボン製微小部材を含む膜である。この場合、カーボン製微小部材が有する絶縁膜により、カーボン製微小部材が有する導電膜または半導体膜に蓄積された電荷の漏れを防いでいる。
【００６６】
また、電荷保持部６１，６２、すなわちカーボン製微小部材領域１５は、カーボン製微小部材（単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン）を含む絶縁膜からなる構成としてもよい。この場合、電荷（電子または正孔）を蓄積する機能を有するのは、カーボン製微小部材を含む絶縁膜である。この絶縁膜における絶縁体部分により、カーボン製微小部材が有する導電膜または半導体膜に蓄積された電荷の漏れを防いでいる。
【００６７】
電荷保持部６１，６２のさらに他の例を図３に示す。同図に示すように、電荷保持部６１，６２は、カーボン製微小部材領域１５およびシリコン酸化膜１６を有している。カーボン製微小部材領域１５は、カーボン製微小部材（単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン）、またはカーボン製微小部材を含む膜からなる。
【００６８】
シリコン酸化膜１６は、カーボン製微小部材領域１５におけるゲート電極１３側とは反対側の面（外側面）を覆っている。したがって、カーボン製微小部材領域１５は、ゲート電極１３とゲート絶縁膜１２と半導体基板１１および何れかの拡散層領域（ソース／ドレイン領域）１７，１８とシリコン酸化膜１６とにより挟まれた（囲まれた）構造となっている。
【００６９】
上記の電荷保持部６１，６２において、電荷を蓄積する機能を有するのはカーボン製微小部材（単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン）であり、このカーボン製微小部材が有する絶縁膜またはシリコン酸化膜１６は、カーボン製微小部材領域１５（カーボン製微小部材、またはカーボン製微小部材を含む膜）に蓄積された電荷の漏れを防いでいる。
【００７０】
上記のメモリ素子では、電荷保持部６１，６２におけるカーボン製微小部材領域１５が、ゲート電極１３とゲート絶縁膜１２と半導体基板１１および何れかの拡散層領域（ソース／ドレイン領域）１７，１８と絶縁体であるシリコン酸化膜１６とにより挟まれている（囲まれている）ことにより、さらなる高速書き換え、信頼性と電荷注入効率の向上、並びに十分な電荷保持時間の確保が可能になる。
【００７１】
電荷保持部６１，６２のさらに他の例を図４に示す。同図に示すように、電荷保持部６１，６２は、カーボン製微小部材領域１５とシリコン酸化膜１４とを有する。
【００７２】
カーボン製微小部材領域１５は、前述のように、カーボン製微小部材（単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン）、またはこのカーボン製微小部材を含む膜からなる。シリコン酸化膜１４は、カーボン製微小部材領域１５を、ゲート電極１３、ゲート絶縁膜１２、半導体基板１１および何れかの拡散層領域１７，１８から隔てている。
【００７３】
上記の電荷保持部６１，６２において、電荷を蓄積する機能を有するのは、カーボン製微小部材（単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン）、またはこのカーボン製微小部材を含む膜である。また、カーボン製微小部材領域１５が有する絶縁膜またはシリコン酸化膜１６は、カーボン製微小部材またはカーボン製微小部材を含む膜に蓄積された電荷の漏れを防いでいる。
【００７４】
上記のメモリ素子では、電荷保持部６１，６２において、絶縁体であるシリコン酸化膜１４が、カーボン製微小部材領域１５とゲート電極１３とゲート絶縁膜１２と半導体基板１１および何れかの拡散層領域１７，１８とにより挟まれているので、さらなる高速書き換え、信頼性と電荷注入効率の向上、並びに十分な電荷保持時間の確保が可能になる。
【００７５】
また、ゲート電極１３とカーボン製微小部材領域１５に対応する何れかの拡散層領域１７，１８とカーボン製微小部材領域１５とに挟まれたシリコン酸化膜１４の膜厚により、トンネル効果による電荷とホットキャリアの分別が可能になる。
【００７６】
電荷保持部６１，６２のさらに他の例を図５に示す。同図に示すように、電荷保持部６１，６２は、カーボン製微小部材領域１５とシリコン酸化膜１４，１６とを有する。
【００７７】
カーボン製微小部材領域１５は、前述のように、カーボン製微小部材（単層もしくは多層からなるカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーン）、またはこのカーボン製微小部材を含む膜からなる。シリコン酸化膜１４、１６は、カーボン製微小部材領域１５を囲んでおり、カーボン製微小部材領域１５を、ゲート電極１３、ゲート絶縁膜１２、半導体基板１１および何れかの拡散層領域１７，１８から隔てている。
【００７８】
カーボン製微小部材領域１５は、電荷（電子または正孔）をトラップして蓄積する機能を有している。カーボン製微小部材領域１５のうち、主として電荷を蓄積するのは、オフセット領域４２上に存する部分である。
【００７９】
上記のメモリ素子では、電荷保持部６１，６２において、カーボン製微小部材領域１５が絶縁体であるシリコン酸化膜１４、１５にて囲まれていることにより、さらなる高速書き換え、信頼性と電荷注入効率の向上、並びに十分な電荷保持時間の確保が可能になる。
【００８０】
また、ゲート電極１３とカーボン製微小部材領域１５に対応する何れかの拡散層領域１７，１８とカーボン製微小部材領域１５とに挟まれたシリコン酸化膜１４の膜厚により、トンネル効果による電荷とホットキャリアの分別が可能になる。
【００８１】
なお、電荷保持部６１，６２は、ゲート電極１３の両側にあって、その一部が半導体基板１１および何れかの拡散層領域１７，１８に接していればよい。
【００８２】
次に、上記メモリ素子の動作原理を図６〜図８に基づいて以下に説明する。なお、ここでは図５に示した電荷保持部６１，６２を有するメモリ素子を例として動作説明を行うが、図６〜図８による動作説明は、上述した他の電荷保持部６１，６２を有するメモリ素子においても同様に適用可能である。
【００８３】
また、メモリ素子がＮチャネル型の場合、半導体基板１１はＰ型、第１および第２の拡散層領域１７，１８はＮ型の導電型を持つ一方、メモリ素子がＰチャネル型の場合、各部の導電型はメモリ素子がＮチャネル型の場合の反対となる。したがって、以下の説明（読出し方法および消去方法に関する説明も含む）では、メモリ素子がＮチャネル型の場合を例に説明するが、Ｐチャネル型の場合には電子と正孔の役割を逆にすればよい。また、Ｐチャネル型の場合は各ノードに印加する電圧の符号を全て反対にすればよい。
【００８４】
まず、メモリ素子の第１の書込み方法について、図６を用いて説明する。なお、書込みとは、メモリ素子がＮチャネル型の場合、電荷保持部に電子を注入することを指し、メモリ素子がＰチャネル型の場合、電荷保持部に正孔を注入することを指すこととする。
【００８５】
メモリ素子における第１の書き込みは、ドレイン電界により加速された電子を第２の電荷保持部６２に注入することにより行う。
【００８６】
第２の電荷保持部６２に電子を注入する（書込む）ためには、図６（ａ）に示すように、第１の拡散層領域１７をソース電極とし、第２の拡散層領域１８をドレイン電極とする。例えば、第１の拡散層領域１７および半導体基板１１に０Ｖ、第２の拡散層領域１８に＋５Ｖ、ゲート電極１３に＋５Ｖを印加すればよい。
【００８７】
このような電圧条件によれば、反転層３１が、第１の拡散層領域１７（ソース電極）から第２の拡散層領域１８（ドレイン電極）に向かって伸びるものの、第２の拡散層領域１８（ドレイン電極）に達することなく、ピンチオフ点が発生する。
【００８８】
電子は、ピンチオフ点から第２の拡散層領域１８（ドレイン電極）までドレイン電界により加速され、第２の電荷保持部６２（より正確には第２の電荷保持部６２内のカーボン製微小部材領域１５に注入されて、書込みが行われる。一方、第１の電荷保持部６１近傍では、ドレイン電界により加速された電子が発生しないため、書込みは行われない。
【００８９】
なお、書込み動作のための電圧は上記のものに限らない。例えば、第１の拡散層領域１７および半導体基板１１に０Ｖ、第２の拡散層領域１８に＋１０Ｖ、ゲート電極１３に＋５Ｖを印加した場合も、第２の電荷保持部６２にホットエレクトロン（熱電子）が注入されて書込みが行われた。
【００９０】
メモリ素子では、上記のようにして第２の電荷保持部６２に電子を注入して、書込みを行うことができる。
【００９１】
一方、第１の電荷保持部６１に電子を注入する（書込む）ためには、図６（ｂ）に示すように、第２の拡散層領域１８をソース電極とし、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８および半導体基板１１に０Ｖ、第１の拡散層領域１７に＋５Ｖ、ゲート電極１３に＋５Ｖを印加すればよい。このように、第２の電荷保持部６２に電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１の電荷保持部６１に電子を注入して、書込みを行うことができる。
【００９２】
次に、このメモリ素子の第２の書込み方法について、図７を用いて説明する。この第２の書込み方法によって、第２の電荷保持部６２に電子を注入する（書込む）ためには、図７（ａ）に示すように、第１の拡散層領域１７をソース電極とし、第２の拡散層領域１８をドレイン電極とする。
【００９３】
この第２の書込み方法に特有な点は、第１の拡散層領域１７の電位よりも、半導体基板１１の電位を低くすることである。例えば、第１の拡散層領域１７に０Ｖ、半導体基板１１に−２Ｖ、第２の拡散層領域１８に＋４Ｖ、ゲート電極１３に＋３Ｖを印加すればよい。すなわち、一方のＮ型拡散層領域（第１の拡散領域１７）を基準電圧とし、他方のＮ型拡散層領域（第１の拡散領域１８）を基準電圧より高い電圧とし、ゲート電極１３を基準電圧より高い電圧とし、Ｐ型半導体基板（半導体基板１１）を基準電圧より低い電圧とする。
【００９４】
なお、各ノードに印加する電圧は相対的なものであるから、半導体基板１１を基準電圧（０Ｖ）とすれば、上記条件は、第２の拡散層領域１８が＋６Ｖ、第１の拡散層領域１７が＋２Ｖ、ゲート電極１３が＋５Ｖである場合と等価である。この場合、Ｐ型半導体基板（半導体基板１１）を基準電圧とし、一方のＮ型拡散層領域（第１の拡散領域１７）を基準電圧より高い電圧とし、他方のＮ型拡散層領域（第２の拡散領域１８）およびゲート電極１３を一方のＮ型拡散層領域の電圧より高い電圧とすると表現することもできる。
【００９５】
なお、各ノードに与える電位は上記の限りではなく、その最適値はメモリ素子の構造などに依存する。また、ゲート電極１３および第２の拡散層領域１８の電位は、それぞれ第１の拡散層領域１７の電位より高くなくてはならないが、ゲート電極１３の電位と第２の拡散層領域１８の電位との大小関係は問われない。
【００９６】
また、本実施の形態のメモリ素子（半導体記憶装置）をセルアレイ状に配置する場合は、各メモリ素子のＰ型半導体基板１１を共通とし（すなわち、１個の半導体基板１１上にメモリセルアレイを形成するか、もしくは半導体基板１１中に共通のＰ型ウェル領域を形成してその上にメモリセルアレイを形成し）、Ｐ型半導体基板１１の電位を固定して動作させるのが好ましい。なぜなら、共通のＰ型半導体基板１１は非常に大きな面積のＰＮ接合を有しているから、Ｐ型半導体基板１１の電位を変動させるとＰＮ接合に関わる容量を充電するために大きな電流が流れるからである。
【００９７】
この第２の書込み方法は、第１の書込み方法に比べて非常に少ない電流で書込みが行われる。言い換えれば、第２の書込み方法における電荷注入効率は、第１の書込方法に比べてはるかに高くなっている。
【００９８】
一方、第１の電荷保持部６１に電子を注入する（書込む）ためには、図７（ｂ）に示すように、第２の拡散層領域１８をソース電極とし、第１の拡散層領域１７をドレイン電極とする。例えば、第２の拡散層領域１８に０Ｖ、半導体基板１１に−２Ｖ、第１の拡散層領域１７に＋４Ｖ、ゲート電極１３に＋３Ｖを印加すればよい。このように、第２の電荷保持部６２に電子を注入する場合とはソース／ドレイン領域を入れ替えることにより、第１の電荷保持部６１に電子を注入して、書込みを行うことができる。
【００９９】
上記第２の書込み方法によれば、非常に高い効率で所望の電荷保持部に選択的に電子注入を行うことができる。したがって、書込み電流値を大幅に低くして、半導体記憶装置の消費電力を削減することができる。
【０１００】
次に、上記メモリ素子の読み出し動作原理を説明する（図示せず）。
第１の電荷保持部６１に記憶された情報を読み出す場合には、第１の拡散層領域１７をソース電極とし、第２の拡散層領域１８をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散層領域１７および半導体基板１１に０Ｖ、第２の拡散層領域１８に＋１．８Ｖ、ゲート電極１３に＋２〜３Ｖを印加すればよい。
【０１０１】
この際、第１の電荷保持部６１に電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の電荷保持部６１に電子が蓄積している場合には、第１の電荷保持部６１近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１の電荷保持部６１の記憶情報を読み出すことができる。このとき、第２の電荷保持部６２における電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【０１０２】
また、第２の電荷保持部６２に記憶された情報を読み出す場合には、第２の拡散層領域１８をソース電極とし、第１の拡散層領域１７をドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散層領域１８および半導体基板１１に０Ｖ、第１の拡散層領域１７に＋１．８Ｖ、ゲート電極１３に＋２〜３Ｖを印加すればよい。
【０１０３】
このように、第１の電荷保持部６１に記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２の電荷保持部６２に記憶された情報の読出しを行うことができる。
【０１０４】
なお、ゲート電極１３で覆われないチャネル領域（オフセット領域４２）が残されている場合、ゲート電極１３で覆われないチャネル領域においては、電荷保持部６１，６２の余剰電子の有無によって反転層が消失または形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域４２の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域４２の幅を決定することが好ましい。
【０１０５】
また、拡散層領域１７，１８がゲート電極１３端に達している場合、つまり、拡散層領域１７，１８とゲート電極１３とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。
【０１０６】
次に、上記メモリ素子（半導体記憶装置）の消去方法を図８に基づいて説明する。第２の電荷保持部６２に記憶された情報を消去する場合、第２の拡散層領域１８に正電圧（例えば、＋５Ｖ）、半導体基板１１に０Ｖを印加して、第２の拡散層領域１８と半導体基板１１とのＰＮ接合に逆バイアスをかけ、さらにゲート電極１３に負電圧（例えば、−５Ｖ）を印加すればよい。
【０１０７】
このとき、上記ＰＮ接合のうちゲート電極１３付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合の半導体基板１１側にホール（正孔）が発生する。このホールが負の電位をもつゲート電極１３方向に引きこまれ、その結果、第２の電荷保持部６２にホールが注入される。このようにして、第２の電荷保持部６２の消去が行われる。このとき第１の拡散層領域１７には０Ｖを印加すればよい。
【０１０８】
上記消去方法により第１の電荷保持部６１に記憶された情報を消去する場合には、上記の場合に対して第１の拡散層領域と第２の拡散層領域の電位を入れ替えればよい。
【０１０９】
上記の動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込みおよび消去をさせているが、ソース電極とドレイン電極を固定し、メモリ素子を１ビットメモリとして動作させてもよい。この場合、ソース／ドレイン領域（第１および第２の拡散層領域１７，１８）の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減できる。
【０１１０】
本実施の形態のメモリ素子（半導体記憶装置）によれば、メモリトランジスタの電荷保持部６１，６２は、ゲート絶縁膜１２から独立して形成され、ゲート電極１３の両側に形成されている。そのため、２ビット動作が可能である。さらには、各電荷保持部６１，６２はゲート電極１３により分離されているので、書換え時の干渉が効果的に抑制される。また、電荷保持部６１，６２が担うメモリ機能と、ゲート電極１３が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜１２の膜厚を薄膜化して短チャネル効果を抑制することができる。したがって、メモリ素子の微細化が容易となる。
【０１１１】
また、メモリ素子における上述した第１の書込み方法によれば、電荷保持部６１，６２に電子を高い効率で注入することができる。したがって、書込み電流値を大幅に低くして、メモリ素子（半導体記憶装置）の消費電力を削減することができる。
【０１１２】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１１３】
【発明の効果】
以上のように、本発明の半導体記憶装置は、半導体基板、半導体基板内に設けられたウェル領域または絶縁体上に配置された半導体膜のうちのいずれか１つからなる第１導電型の半導体部材と、前記半導体部材上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極（例えば単一のゲート電極）と、前記ゲート電極側壁の両側にそれぞれ形成された電荷保持部と、前記電荷保持部のそれぞれに対応して、前記半導体部材の領域にそれぞれ形成された第２導電型の拡散層領域と、前記半導体部材における前記ゲート電極下の位置に配置されたチャネル領域とを備え、前記電荷保持部は、保持している電荷の多寡により、前記ゲート電極に電圧を印加した際の前記一方の拡散層領域から他方の拡散層領域に流れる電流量を変化させるように構成されており、前記電荷保持部は、炭素系物質からなる炭素系物質領域を有している構成である。
【０１１４】
上記の構成から明らかなように、本発明の半導体記憶装置では、電荷保持部が、ゲート電極側壁の両側にそれぞれ形成されており、ゲート絶縁膜から独立しているので、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。
【０１１５】
また、２つの電荷保持部は、ゲート電極の両側に形成され、ゲート電極により分離されているので、両電荷保持部間での書換え時の干渉が効果的に抑制される。言い換えれば、２つの電荷保持部間の距離を小さくすることができる。
【０１１６】
さらには、上記ゲート電極の電圧と、一方の第２導電型の拡散層領域の電圧と、他方の第２導電型の拡散領域の電圧を適切に設定することにより、他方の第２導電型の拡散層領域の側に有る電荷保持部に選択的に電子を注入することができる。したがって、２ビット動作が可能で、かつ微細化が容易な半導体記憶装置が提供される。
【０１１７】
また、電荷保持部は、炭素系物質からなる炭素系物質領域を有しており、この炭素系物質領域は、例えばカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンを使用して容易に形成することができる。
【０１１８】
上記の半導体記憶装置において、前記電荷保持部の炭素系物質領域は、カーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンにて形成されている構成としてもよい。
【０１１９】
また、上記の半導体記憶装置において、前記電荷保持部の炭素系物質領域は、炭素系物質からなる膜であり、この膜はカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンにて形成されている構成としてもよい。
【０１２０】
上記の構成によれば、炭素系物質領域を形成するカーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンは、その形態により、化学的および機械的に強靭であり、多数回の書き換えに耐え得る。
【０１２１】
また、単原子層で導電体から絶縁体までのバンドギャップを任意に有することが可能であり、容易に電荷（電子および正孔）をトラップすることができる。また、単原子層または多層の絶縁層を任意に有し得る構造であり、さらなる薄膜化および微細化が可能となる。つまり、さらなる高集積化が可能となる。すなわち、さらなる高集積化が可能となる。
【０１２２】
また、電荷保持部分が絶縁体に囲まれた構造を有するので、半導体記憶装置の高速書換え、信頼性と注入効率の向上、十分な保持時間の確保が可能となる。
【０１２３】
さらに、カーボンナノチューブ、カーボンファイバーもしくはカーボンナノホーンは、炭素からできているので原料は無尽蔵であり、環境への負荷が少ない。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるメモリ素子（半導体記憶装置）の第１の例を示す要部の概略断面図である。
【図２】本発明の実施の形態におけるメモリ素子（半導体記憶装置）の第２の例を示す要部の概略断面図である。
【図３】本発明の実施の形態におけるメモリ素子（半導体記憶装置）の第３の例を示す要部の概略断面図である。
【図４】本発明の実施の形態におけるメモリ素子（半導体記憶装置）の第４の例を示す要部の概略断面図である。
【図５】本発明の実施の形態におけるメモリ素子（半導体記憶装置）の第５の例を示す要部の概略断面図である。
【図６】図６（ａ）は、図５に示したメモリ素子における第１の書込み方法を説明するものであって、メモリ素子の一方の電荷保持部に書き込む場合の要部の概略断面図、図６（ｂ）は、同他方の電荷保持部に書き込む場合の要部の概略断面図である。
【図７】図７（ａ）は、図５に示したメモリ素子における第２の書込み方法を説明するものであって、メモリ素子の一方の電荷保持部に書き込む場合の要部の概略断面図、図７（ｂ）は、同他方の電荷保持部に書き込む場合の要部の概略断面図である。
【図８】図５に示したメモリ素子における消去方法を説明するための要部の概略断面図である。
【図９】本発明の実施の形態におけるメモリ素子（半導体記憶装置）のさらに他の例を示す要部の概略断面図である。
【図１０】従来の半導体記憶装置を示す要部の概略断面図である。
【符号の説明】
１      半導体膜または導電膜
２      絶縁膜
１１      半導体基板（半導体部材）
１２      ゲート絶縁膜
１３      ゲート電極
１４，１６      シリコン酸化膜
１５      カーボン製微小部材領域
１７      第１の拡散層領域
１８      第２の拡散層領域
３１  反転層
４１      チャネル領域
４２      オフセット領域
６１，６２      電荷保持部
【図１】
2004335595.tif 000003
【図２】
2004335595.tif 000004
【図３】
2004335595.tif 000005
【図４】
2004335595.tif 000006
【図５】
2004335595.tif 000007
【図６】
2004335595.tif 000008
【図７】
2004335595.tif 000009
【図８】
2004335595.tif 000010
【図９】
2004335595.tif 000011
【図１０】
2004335595.tif 000012