(57)【要約】【課題】動作速度を向上させるとともに、しきい値電圧の変動を抑制することが可能な半導体装置を提供する。【解決手段】この半導体装置では、ｎ型単結晶シリコン基板１と第２導電型のソース／ドレイン領域５との接合界面を跨ぐ領域と、ゲート絶縁膜３とチャネル領域１ａの少なくとも中央領域との界面およびゲート絶縁膜３と、サイドウォール絶縁膜７と、のうちの少なくとも１つに、フッ素が導入されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面を有する第１導電型の半導体領域と、
前記半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように形成された第２導電型のソース／ドレイン領域と、
前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォール絶縁膜とを備え、
前記第１導電型の半導体領域と前記第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域と、前記ゲート絶縁膜と前記チャネル領域の少なくとも中央領域との界面および前記ゲート絶縁膜と、前記サイドウォール絶縁膜と、のうちの少なくとも１つに、フッ素が導入されている、半導体装置。
【請求項２】
主表面を有する第１導電型の半導体領域と、
前記半導体領域の主表面に形成された第２導電型の不純物領域とを備え、
前記第１導電型の半導体領域と前記第２導電型の不純物領域との接合界面を跨ぐ領域に、フッ素および炭素の少なくともいずれか１つの元素が導入されている、半導体装置。
【請求項３】
前記不純物領域は、低濃度不純物領域と高濃度不純物領域とを含み、
前記フッ素および炭素の少なくともいずれか１つの元素は、少なくとも前記第１導電型の半導体領域と前記高濃度不純物領域との接合界面を跨ぐ領域に導入されている、請求項２に記載の半導体装置。
【請求項４】
主表面を有する第１導電型の半導体領域と、
前記半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように形成された第２導電型のソース／ドレイン領域と、
前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォール絶縁膜とを備え、
前記サイドウォール絶縁膜には、誘電率を低減する元素が導入されている、半導体装置。
【請求項５】
前記誘電率を低減する元素は、フッ素および炭素の少なくともいずれか１つの元素を含む、請求項４に記載の半導体装置。
【請求項６】
主表面を有する第１導電型の半導体領域と、
前記半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように形成された第２導電型のソース／ドレイン領域と、
前記チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極とを備え、
前記ゲート絶縁膜と前記チャネル領域の少なくとも中央領域との界面および前記ゲート絶縁膜に、ハロゲン元素が導入されている、半導体装置。
【請求項７】
前記ハロゲン元素は、フッ素である、請求項６に記載の半導体装置。
【請求項８】
第１導電型の半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように第２導電型のソース／ドレイン領域を形成する工程と、
前記チャネル領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォール絶縁膜を形成する工程と、
前記第１導電型の半導体領域と前記第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域と、前記ゲート絶縁膜と前記チャネル領域の少なくとも中央領域との界面および前記ゲート絶縁膜と、前記サイドウォール絶縁膜とのうちの少なくとも１つに、フッ素を導入する工程とを備えた、半導体装置の製造方法。
【請求項９】
前記フッ素を導入する工程は、
前記ゲート電極に前記フッ素をイオン注入した後、熱処理することによって、前記ゲート電極から前記サイドウォール絶縁膜に前記フッ素を拡散させるとともに、前記ゲート電極から前記ゲート絶縁膜および前記ゲート絶縁膜と前記チャネル領域の少なくとも中央領域との界面に前記フッ素を拡散させる工程を含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記フッ素を導入する工程は、
前記第１導電型の半導体領域と前記第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域にフッ素をイオン注入する工程を含む、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
第１導電型の半導体領域の主表面に第２導電型の不純物領域を形成する工程と、
前記第２導電型の不純物領域と前記第１導電型の半導体領域との接合界面を跨ぐ領域に、フッ素および炭素の少なくともいずれか１つの元素をイオン注入する工程とを備えた、半導体装置の製造方法。
【請求項１２】
第１導電型の半導体領域の表面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
少なくとも前記ゲート電極に、誘電率を低減する元素をイオン注入する工程と、
前記ゲート電極の側面にサイドウォール絶縁膜を形成する工程と、
少なくとも前記サイドウォール絶縁膜の上にシリコン窒化膜を形成する工程と、
熱処理により前記誘電率を低減する元素を前記ゲート電極から前記サイドウォール絶縁膜に拡散させる工程とを備えた、半導体装置の製造方法。
【請求項１３】
シリコン基板の主表面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極にハロゲン元素をイオン注入する工程と、
前記シリコン基板を熱処理することによって、前記ゲート電極中のハロゲン元素を、ゲート絶縁膜と、ゲート絶縁膜とシリコン基板との界面とに拡散させる工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関し、特に、電界効果型トランジスタ（ＭＯＳトランジスタ）を有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴って、ＭＯＳトランジスタなどの微細化が進められている。スケーリング則に従ってＭＯＳトランジスタを微細化した場合、半導体基板の不純物濃度が増大するので、半導体基板内に形成されるＭＯＳトランジスタのソース／ドレイン領域のｐｎ接合における寄生容量の増大を招く。このように寄生容量が増大すると、ＭＯＳトランジスタの動作速度が低下するという不都合が生じる。このため、半導体集積回路の高速化を実現する上で、寄生容量の低減が非常に重要となってきている。
【０００３】
そこで、半導体基板の不純物と同じ導電型の不純物を、ｐｎ接合界面近傍に注入することによって、ｐｎ接合の寄生容量を低減する方法が提案されている（たとえば、特許文献１参照）。
【０００４】
上記特許文献１では、ゲート電極をマスクとして、第１導電型の半導体基板の不純物と同じ第１導電型の不純物を注入することによって、第２導電型のソース／ドレイン領域を構成する高濃度不純物領域の下部周辺に、第１導電型の低濃度不純物領域を形成する。これにより、第２導電型のソース／ドレイン領域の高濃度不純物領域のｐｎ接合界面近傍の不純物濃度の差が低減されるので、寄生容量が低減される。この寄生容量の低減によって、半導体装置の動作速度を向上させることが可能になる。
【０００５】
また、近年、半導体装置の高集積化に伴って、ＭＯＳトランジスタなどの微細化が進められている。ＭＯＳトランジスタを微細化した場合、ゲート絶縁膜の薄膜化によりゲート電極とソース／ドレイン領域との間隔が小さくなる。これに伴い、ゲート電極とソース／ドレイン領域との間に形成されている絶縁膜を介して生じる寄生容量（オーバーラップ容量）が増大する。このようにオーバーラップ容量が増大すると、ＭＯＳトランジスタの動作速度が低下するという不都合が生じる。このため、半導体集積回路の高速化を実現する上で、オーバーラップ容量の低減が非常に重要となってきている。そこで、ゲート電極とソース／ドレイン領域との間のオーバーラップ容量を低減するために、ゲート絶縁膜の両端部をフッ素が注入された低誘電率の酸化膜から構成する方法が提案されている（たとえば、特許文献２参照）。
【０００６】
また、従来、ＭＯＳトランジスタを長期にわたって使用すると、ゲート絶縁膜中と、ゲート絶縁膜とシリコン基板との界面とに発生したシリコン原子のダングリングボンドに起因して、しきい値電圧の変動が大きくなるという不都合がある。このような不都合を解消するため、ソース／ドレイン領域の表面に注入したフッ素をチャネル領域に熱拡散させることにより、チャネル領域のダングリングボンドをフッ素により終端させる技術が提案されている（たとえば、特許文献３参照）。
【特許文献１】特開平５−１０２４７７号公報
【特許文献２】特開２０００−３２３７１０号公報
【特許文献３】特開２００１−１５６２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、近年では、トランジスタサイズの縮小に伴って、ＭＯＳトランジスタのゲート電極の厚みが、非常に小さくなってきている。このため、上記特許文献１のように、ゲート電極をマスクとして第１導電型の不純物を注入すると、第１導電型の不純物がゲート電極を突き抜けてゲート電極下の第１導電型のチャネル領域にも注入されるという不都合が生じる。その結果、チャネル領域の不純物濃度が変動するため、トランジスタのしきい値電圧が変動してしまうという問題点がある。
【０００８】
また、上記特許文献２の半導体装置の製造方法では、低誘電率の酸化膜が形成される領域が小さいため、ゲート電極とソース／ドレイン領域との間のオーバーラップ容量を十分に低減するのは困難である。このため、オーバーラップ容量の低減による動作速度の向上を図るのが困難であるという問題点がある。
【０００９】
また、上記特許文献３の技術では、チャネル長（ゲート長）が長い場合には、チャネル領域の中央領域まで十分にフッ素が拡散しないため、ゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドがフッ素により終端されないという不都合がある。その結果、チャネル領域の中央領域の界面のダングリングボンドに起因して、しきい値電圧の変動が大きくなるという問題点がある。
【課題を解決するための手段および発明の効果】
【００１０】
この発明の１つの目的は、動作速度を向上させるとともに、しきい値電圧の変動を抑制することが可能な半導体装置を提供することである。
【００１１】
この発明のもう１つの目的は、動作速度を向上させるとともに、しきい値電圧の変動を抑制することが可能な半導体装置の製造方法を提供することである。
【００１２】
上記目的を達成するために、この発明の第１の局面における半導体装置は、主表面を有する第１導電型の半導体領域と、半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように形成された第２導電型のソース／ドレイン領域と、チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側面に形成されたサイドウォール絶縁膜とを備えている。そして、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域と、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜と、サイドウォール絶縁膜と、のうちの少なくとも１つに、フッ素が導入されている。
【００１３】
この第１の局面による半導体装置では、上記のように、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域と、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜と、サイドウォール絶縁膜と、のうちの少なくとも１つに、フッ素を導入することによって、たとえば、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域にフッ素が導入されている場合には、半導体領域とソース／ドレイン領域との接合容量（ｐｎ接合容量）をフッ素により低減することができるので、半導体装置の動作速度を向上させることができる。また、接合界面に導入されたフッ素がチャネル領域に達したとしても、フッ素は、ドナーおよびアクセプタにはならないので、チャネル領域の第１導電型の不純物濃度に影響を与えない。これにより、チャネル領域の不純物濃度の変動に起因するしきい値電圧の変動を抑制することができる。また、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜にフッ素が導入されている場合には、フッ素により、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面のダングリングボンドおよびゲート絶縁膜中のダングリングボンドを終端することができる。これにより、ゲート絶縁膜中のダングリングボンドおよびゲート長（チャネル長）が大きい場合のゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドに起因してしきい値電圧の変動が大きくなるのを抑制することができる。これによっても、しきい値電圧の変動を抑制することができる。また、サイドウォール絶縁膜にフッ素が導入されている場合には、サイドウォール絶縁膜の誘電率を十分に低減することができるので、ゲート電極とソース／ドレイン領域との間の絶縁膜の誘電率を十分に小さくすることができる。その結果、ゲート電極とソース／ドレイン領域との間のオーバーラップ容量を十分に低減することができるので、半導体装置の動作速度を向上させることができる。
【００１４】
この発明の第２の局面による半導体装置は、主表面を有する第１導電型の半導体領域と、半導体領域の主表面に形成された第２導電型の不純物領域とを備えている。そして、第１導電型の半導体領域と第２導電型の不純物領域との接合界面を跨ぐ領域に、フッ素および炭素の少なくともいずれか１つの元素が導入されている。
【００１５】
この第２の局面による半導体装置では、上記のように、第１導電型の半導体領域と第２導電型の不純物領域との接合界面を跨ぐ領域に、フッ素および炭素の少なくともいずれか１つの元素を導入することによって、第１導電型の半導体領域と第２導電型の不純物領域との接合界面の容量（ｐｎ接合容量）を低減することができるので、半導体装置の動作速度を向上させることができる。また、接合界面に導入されたフッ素がチャネル領域に達したとしても、フッ素は、ドナーおよびアクセプタにはならないので、チャネル領域を構成する第１導電型の半導体領域の不純物濃度に影響を与えない。これにより、チャネル領域の不純物濃度の変動に起因するしきい値電圧の変動を抑制することができる。
【００１６】
上記第２の局面による半導体装置において、好ましくは、不純物領域は、低濃度不純物領域と高濃度不純物領域とを含み、フッ素および炭素の少なくともいずれか１つの元素は、少なくとも第１導電型の半導体領域と高濃度不純物領域との接合界面を跨ぐ領域に導入されている。このように構成すれば、接合容量の大きい半導体領域と高濃度不純物領域との接合界面を跨ぐ領域にフッ素を導入することができるので、半導体領域と不純物領域との接合容量を有効に低減することができる。これにより、容易に、半導体装置の動作速度を向上させることができる。
【００１７】
この発明の第３の局面による半導体装置は、主表面を有する第１導電型の半導体領域と、半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように形成された第２導電型のソース／ドレイン領域と、チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側面に形成されたサイドウォール絶縁膜とを備えている。そして、サイドウォール絶縁膜には、誘電率を低減する元素が導入されている。
【００１８】
この第３の局面による半導体装置では、上記のように、サイドウォール絶縁膜に、誘電率を低減する元素を導入することによって、サイドウォール絶縁膜の誘電率を十分に低減することができるので、ゲート電極とソース／ドレイン領域との間の絶縁膜の誘電率を十分に小さくすることができる。その結果、ゲート電極とソース／ドレイン領域との間のオーバーラップ容量を十分に低減することができるので、半導体装置の動作速度を向上させることができる。
【００１９】
上記第３の局面による半導体装置において、誘電率を低減する元素は、フッ素および炭素の少なくともいずれか１つの元素を含んでいてもよい。このように構成すれば、サイドウォール絶縁膜に、フッ素および炭素の少なくともいずれか１つの元素を導入することにより、容易に、サイドウォール絶縁膜の誘電率を低減することができる。
【００２０】
この発明の第４の局面による半導体装置は、主表面を有する第１導電型の半導体領域と、半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように形成された第２導電型のソース／ドレイン領域と、チャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極とを備えている。そして、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜に、ハロゲン元素が導入されている。
【００２１】
この第４の局面による半導体装置では、上記のように、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜に、ハロゲン元素を導入することによって、そのハロゲン元素により、ゲート絶縁膜中のダングリングボンドおよびゲート絶縁膜とチャネル領域の少なくとも中央領域との界面のダングリングボンドを終端することができる。これにより、ゲート絶縁膜中のダングリングボンドおよびゲート長（チャネル長）が大きい場合のゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドに起因してしきい値電圧の変動が大きくなるのを抑制することができる。
【００２２】
上記第４の局面による半導体装置において、ハロゲン元素は、フッ素であってもよい。このように構成すれば、容易に、フッ素によりゲート絶縁膜中のダングリングボンドおよびゲート絶縁膜とチャネル領域の少なくとも中央領域との界面のダングリングボンドを終端することができる。
【００２３】
この発明の第５の局面による半導体装置の製造方法は、第１導電型の半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように第２導電型のソース／ドレイン領域を形成する工程と、チャネル領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極の側面にサイドウォール絶縁膜を形成する工程と、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域と、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜と、サイドウォール絶縁膜とのうちの少なくとも１つに、フッ素を導入する工程とを備えている。
【００２４】
この第５の局面による半導体装置の製造方法では、上記のように、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域と、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜と、サイドウォール絶縁膜と、のうちの少なくとも１つに、フッ素を導入することによって、たとえば、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域にフッ素が導入されている場合には、半導体領域とソース／ドレイン領域との接合容量（ｐｎ接合容量）をフッ素により低減することができるので、半導体装置の動作速度を向上させることができる。また、接合界面に導入されたフッ素がチャネル領域に達したとしても、フッ素はドナーおよびアクセプタにはならないので、チャネル領域の第１導電型の不純物濃度にそれほど影響を与えない。これにより、チャネル領域の不純物濃度の変動に起因するしきい値電圧の変動を抑制することができる。また、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜にフッ素が導入されている場合には、フッ素により、ゲート絶縁膜中のダングリングボンドおよびゲート絶縁膜とチャネル領域の少なくとも中央領域との界面のダングリングボンドを終端することができる。これにより、ゲート絶縁膜中のダングリングボンドおよびゲート長（チャネル長）が大きい場合のゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドに起因してしきい値電圧の変動が大きくなるのを抑制することができる。これによっても、しきい値電圧の変動を抑制することができる。また、サイドウォール絶縁膜にフッ素が導入されている場合には、サイドウォール絶縁膜の誘電率を十分に低減することができるので、ゲート電極とソース／ドレイン領域との間の絶縁膜の誘電率を十分に小さくすることができる。その結果、ゲート電極とソース／ドレイン領域との間のオーバーラップ容量を十分に低減することができるので、半導体装置の動作速度を向上させることができる。
【００２５】
上記第５の局面による半導体装置の製造方法において、好ましくは、フッ素を導入する工程は、ゲート電極にフッ素をイオン注入した後、熱処理することによって、ゲート電極からサイドウォール絶縁膜にフッ素を拡散させるとともに、ゲート電極からゲート絶縁膜およびゲート絶縁膜とチャネル領域の少なくとも中央領域との界面に、フッ素を拡散させる工程を含む。このように構成すれば、容易に、サイドウォール絶縁膜と、ゲート絶縁膜およびチャネル領域の少なくとも中央領域とにフッ素を導入することができる。
【００２６】
上記第５の局面による半導体装置の製造方法において、好ましくは、フッ素を導入する工程は、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域にフッ素をイオン注入する工程を含む。このように構成すれば、容易に、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域にフッ素を導入することができる。
【００２７】
この発明の第６の局面による半導体装置の製造方法は、第１導電型の半導体領域の主表面に第２導電型の不純物領域を形成する工程と、第２導電型の不純物領域と第１導電型の半導体領域との接合界面を跨ぐ領域に、フッ素および炭素の少なくともいずれか１つの元素をイオン注入する工程とを備えている。
【００２８】
この第６の局面による半導体装置の製造方法では、上記のように、第２導電型の不純物領域と第１導電型の半導体領域との接合界面を跨ぐ領域に、フッ素および炭素の少なくともいずれか１つの元素を導入することによって、半導体領域と不純物領域との接合容量（ｐｎ接合容量）をフッ素または炭素により低減することができるので、半導体装置の動作速度を向上させることができる。また、接合界面に導入されたフッ素または炭素がチャネル領域に達したとしても、フッ素または炭素は、ドナーおよびアクセプタにはならないので、チャネル領域を構成する第１導電型の半導体領域の不純物濃度に影響を与えない。これにより、チャネル領域の不純物濃度の変動に起因してしきい値電圧が変動するのを抑制することができる。
【００２９】
この発明の第７の局面による半導体装置の製造方法は、第１導電型の半導体領域の表面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、少なくともゲート電極に、誘電率を低減する元素をイオン注入する工程と、ゲート電極の側面にサイドウォール絶縁膜を形成する工程と、少なくともサイドウォール絶縁膜の上にシリコン窒化膜を形成する工程と、熱処理により誘電率を低減する元素をゲート電極からサイドウォール絶縁膜に拡散させる工程とを備えている。
【００３０】
この第７の局面による半導体装置の製造方法では、上記のように、熱処理により誘電率を低減する元素をゲート電極からサイドウォール絶縁膜に拡散させることによって、容易に、サイドウォール絶縁膜の誘電率を十分に低減することができるので、ゲート電極とソース／ドレイン領域との間の絶縁膜の誘電率を十分に小さくすることができる。その結果、ゲート電極とソース／ドレイン領域との間のオーバーラップ容量を十分に低減することができるので、半導体装置の動作速度を向上させることができる。また、少なくともサイドウォール絶縁膜の上にシリコン窒化膜を形成した後熱処理することによって、熱処理時に誘電率を低減する元素が外方拡散するのをシリコン窒化膜により抑制することができる。
【００３１】
この発明の第８の局面による半導体装置の製造方法は、シリコン基板の主表面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極にハロゲン元素をイオン注入する工程と、シリコン基板を熱処理することによって、ゲート電極中のハロゲン元素を、ゲート絶縁膜と、ゲート絶縁膜とシリコン基板との界面とに拡散させる工程とを備えている。
【００３２】
この第８の局面による半導体装置の製造方法では、上記のように、シリコン基板を熱処理することにより、ゲート電極中のハロゲン元素を、ゲート絶縁膜と、ゲート絶縁膜とシリコン基板との界面とに拡散させることによって、ゲート電極中のハロゲン元素を、容易に、ゲート絶縁膜中と、ゲート絶縁膜とシリコン基板との界面に位置するチャネル領域全体とに拡散させることができる。これにより、ハロゲン元素により、ゲート絶縁膜中のダングリングボンドおよびチャネル領域の中央領域を含むチャネル領域全体のダングリングボンドを終端することができるので、ゲート長（チャネル長）が大きい場合にも、チャネル領域の中央領域のダングリングボンドに起因してしきい値電圧の変動が大きくなるのを抑制することができる。
【００３３】
上記の第１〜第９の局面による発明において、以下のように構成してもよい。
【００３４】
すなわち、上記第１の局面による半導体装置において、好ましくは、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域と、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜と、サイドウォール絶縁膜とに、フッ素が導入されている。このように構成すれば、ソース／ドレイン領域の寄生容量の低減およびチャネル領域の不純物濃度の変動に起因するしきい値電圧の変動の抑制と、ゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドに起因するしきい値電圧の変動の抑制と、ゲート電極とソース／ドレイン領域との間のオーバーラップ容量の低減とを同時に達成することができる。これにより、半導体装置の動作速度の向上およびしきい値電圧の変動の抑制をより図ることができる。
【００３５】
上記第１の局面による半導体装置において、第１導電型の半導体領域は、第１導電型のシリコン領域を含んでいてもよい。このように構成すれば、容易に、フッ素によるシリコンのダングリングボンドの終端、および、フッ素によるソース／ドレイン領域（シリコン領域）のｐｎ接合界面での接合容量の低減を行うことができる。
【００３６】
上記第１の局面による半導体装置において、サイドウォール絶縁膜は、Ｓｉを含む絶縁膜からなるようにしてもよい。このように構成すれば、Ｓｉを含む絶縁膜からなるサイドウォール絶縁膜に、フッ素を導入することにより、容易に、サイドウォール絶縁膜の誘電率を低減することができる。
【００３７】
上記第２の局面による半導体装置において、好ましくは、半導体領域の主表面上に、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側面に形成されたサイドウォール絶縁膜とをさらに備え、フッ素および炭素の少なくともいずれか１つの元素は、サイドウォール絶縁膜にも導入されている。このように構成すれば、サイドウォール絶縁膜の誘電率を低減することができるので、半導体領域と不純物領域との接合容量の低減に加えて、ゲート電極とソース／ドレイン領域との間のオーバーラップ容量の低減も図ることができる。これにより、半導体装置の動作速度をより向上させることができる。
【００３８】
上記第２の局面による半導体装置において、好ましくは、不純物領域は、半導体領域の主表面に所定の間隔を隔ててチャネル領域を挟むように形成された第２導電型のソース／ドレイン領域を含み、フッ素および炭素の少なくともいずれか１つの元素は、フッ素であり、フッ素は、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面およびゲート絶縁膜にも導入されている。このように構成すれば、フッ素により、ゲート絶縁膜とチャネル領域の少なくとも中央領域との界面のダングリングボンドおよびゲート絶縁膜中のダングリングボンドを終端することができるので、ゲート絶縁膜中のダングリングボンドおよびゲート長（チャネル長）が大きい場合のゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドに起因してしきい値電圧の変動が大きくなるのを抑制することができる。これにより、チャネル領域の不純物濃度の変動に起因するしきい値電圧の変動のみならず、ゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドに起因するしきい値電圧の変動も抑制することができる。
【００３９】
上記第３の局面による半導体装置において、サイドウォール絶縁膜は、Ｓｉを含む絶縁膜からなるようにしてもよい。このように構成すれば、Ｓｉを含む絶縁膜からなるサイドウォール絶縁膜に、誘電率を低減する元素を導入することにより、容易に、サイドウォール絶縁膜の誘電率を低減することができる。
【００４０】
上記誘電率を低減する元素としてフッ素および炭素の少なくともいずれか１つの元素を含む第３の局面による半導体装置において、フッ素および炭素の少なくともいずれか１つの元素は、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域にも導入されている。このように構成すれば、第１導電型の半導体領域と第２導電型の不純物領域との接合界面の容量（ｐｎ接合容量）を低減することができるので、半導体装置の動作速度をより向上させることができる。また、接合界面に導入されたフッ素および炭素の少なくともいずれか１つの元素がチャネル領域に達したとしても、フッ素は、ドナーおよびアクセプタにはならないので、チャネル領域を構成する第１導電型の半導体領域の不純物濃度に影響を与えない。これにより、チャネル領域の不純物濃度の変動に起因してしきい値電圧が変動するのを抑制することができる。
【００４１】
上記第４の局面による半導体装置において、第１導電型の半導体領域は、第１導電型のシリコン領域を含んでいてもよい。このように構成すれば、容易に、ハロゲン元素により、ゲート絶縁膜中のダングリングボンドおよびチャネル領域のシリコンのダングリングボンドを終端することができる。
【００４２】
上記ハロゲン元素がフッ素である第４の局面による半導体装置において、好ましくは、ゲート電極の側面に形成されたサイドウォール絶縁膜をさらに備え、フッ素は、サイドウォール絶縁膜にも導入されている。このように構成すれば、サイドウォール絶縁膜の誘電率を十分に低減することができるので、ゲート電極とソース／ドレイン領域との間の絶縁膜の誘電率を十分に小さくすることができる。その結果、ゲート絶縁膜中およびゲート絶縁膜とチャネル領域との界面のダングリングボンドに起因するしきい値電圧の変動の抑制に加えて、オーバーラップ容量の低減による半導体装置の動作速度の向上も図ることができる。
【００４３】
上記ハロゲン元素がフッ素である第４の局面による半導体装置において、好ましくは、フッ素は、第１導電型の半導体領域と第２導電型のソース／ドレイン領域との接合界面を跨ぐ領域にも導入されている。このように構成すれば、第１導電型の半導体領域と第２導電型の不純物領域との接合界面の容量（ｐｎ接合容量）の低減も図ることができるので、半導体装置の動作速度をより向上させることができる。また、接合界面に導入されたフッ素がチャネル領域に達したとしても、フッ素は、ドナーおよびアクセプタにはならないので、チャネル領域を構成する第１導電型の半導体領域の不純物濃度に影響を与えない。これにより、チャネル領域の不純物濃度の変動に起因してしきい値電圧が変動するのを抑制することができる。その結果、ゲート絶縁膜中およびゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドに起因するしきい値電圧の変動のみならず、チャネル領域の不純物濃度の変動に起因するしきい値電圧の変動も抑制することができる。
【００４４】
上記第６の局面による半導体装置の製造方法において、好ましくは、第２導電型の不純物領域を形成する工程は、低濃度不純物領域と高濃度不純物領域とを含む第２導電型のソース／ドレイン領域を形成する工程を含み、フッ素および炭素の少なくともいずれか１つの元素を導入する工程は、少なくとも第１導電型の半導体領域と高濃度不純物領域との接合界面を跨ぐ領域にフッ素および炭素の少なくともいずれか１つの元素を導入する工程を含む。このように構成すれば、接合容量の大きい半導体領域と高濃度不純物領域との接合界面を跨ぐ領域にフッ素および炭素の少なくともいずれかを導入することができるので、半導体領域とソース／ドレイン領域との接合容量を有効に低減することができる。これにより、容易に、半導体装置の動作速度を向上させることができる。
【００４５】
上記第６の局面による半導体装置の製造方法において、好ましくは、フッ素および炭素の少なくともいずれか１つの元素を導入する工程は、第２導電型の不純物領域と第１導電型の半導体領域との接合界面を跨ぐ領域に、約１．５×１０１５ｃｍ−２以上約３×１０１５ｃｍ−２以下の注入量で、フッ素をイオン注入する工程を含む。このような注入量でフッ素をイオン注入すれば、容易に、第２導電型の不純物領域と第１導電型の半導体領域との接合界面の接合容量を低減することができる。
【００４６】
上記第７の局面による半導体装置の製造方法において、好ましくは、イオン注入する工程は、誘電率を低減する元素を、第１導電型の半導体領域にも注入する工程を含み、誘電率を低減する元素をゲート電極からサイドウォール絶縁膜に拡散させる工程は、熱処理により誘電率を低減する元素を第１導電型の半導体領域からサイドウォール絶縁膜に拡散する工程を含む。このように構成すれば、サイドウォール絶縁膜により多くの誘電率を低減する元素を拡散させることができるので、サイドウォール絶縁膜の誘電率をより十分に低減することができる。その結果、半導体装置の動作速度をより向上させることができる。
【００４７】
上記第８の局面による半導体装置の製造方法において、ハロゲン元素は、フッ素であってもよい。このように構成すれば、フッ素により容易にゲート絶縁膜中およびチャネル領域のダングリングボンドを終端することができる。
【００４８】
上記第８の局面による半導体装置の製造方法において、イオン注入する工程は、好ましくは、約１．５×１０１５ｃｍ−２以上約５×１０１５ｃｍ−２以下の注入量で、フッ素をイオン注入する工程を含んでいてもよい。このような注入量でフッ素をイオン注入すれば、容易に、ゲート電極の内部にハロゲン元素を導入することができるので、ハロゲン元素を、ゲート電極から、ゲート絶縁膜と、ゲート絶縁膜とシリコン基板との界面とに拡散させることができる。
【００４９】
上記第８の局面による半導体装置の製造方法において、好ましくは、ハロゲン元素の拡散を行うための熱処理は、ハロゲン元素のイオン注入後、１回のみ行われる。このように構成すれば、熱処理工程が１回でよいので、製造プロセスを簡略化することができる。
【００５０】
また、この発明の他の局面による半導体装置の製造方法は、第１導電型のシリコン基板の主表面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、シリコン基板の主表面に、チャネル領域を挟むように、一対の第２導電型のソース／ドレイン領域を形成する工程と、ソース／ドレイン領域およびゲート電極にハロゲン元素をイオン注入する工程と、シリコン基板を熱処理することによって、ゲート電極中のハロゲン元素を、ゲート絶縁膜と、ゲート絶縁膜とシリコン基板との界面のチャネル領域とに拡散させるとともに、ソース／ドレイン領域のハロゲン元素をゲート絶縁膜下のチャネル領域に拡散させる工程とを備えている。
【００５１】
この他の局面による半導体装置の製造方法では、上記のように、シリコン基板を熱処理することにより、ゲート電極中のハロゲン元素を、ゲート絶縁膜と、ゲート絶縁膜とシリコン基板との界面のチャネル領域とに拡散させるとともに、ソース／ドレイン領域のハロゲン元素をゲート絶縁膜下のチャネル領域に拡散させることによって、ゲート絶縁膜中にハロゲン元素を拡散させることができるとともに、チャネル領域の中央領域を含むチャネル領域の全体により多くのハロゲン元素を拡散させることができる。これにより、ハロゲン元素により、ゲート絶縁膜中およびチャネル領域の全体に存在するより多くのダングリングボンドを終端することができる。その結果、ゲート絶縁膜中のダングリングボンドおよびゲート長（チャネル長）が大きい場合のゲート絶縁膜とチャネル領域の中央領域との界面のダングリングボンドに起因してしきい値電圧が大きく変動するのをより抑制することができる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の実施形態を図面に基いて説明する。
【００５３】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を示した断面図である。図１を参照して、第１実施形態による半導体装置（ｐチャネルＭＯＳトランジスタ）の構造について説明する。
【００５４】
第１実施形態による半導体装置では、図１に示すように、ｎ型単結晶シリコン基板１の主表面の所定領域に、隣接する素子形成領域（活性領域）間を分離するためのＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離２ａおよび２ｂが形成されている。なお、ｎ型単結晶シリコン基板１は、本発明の「第１導電型の半導体領域」の一例である。素子分離２ａおよび２ｂで挟まれた素子形成領域には、チャネル領域１ａを挟むように、一対のｐ型のソース／ドレイン領域５が形成されている。このｐチャネルＭＯＳトランジスタのソース／ドレイン領域５は、低濃度不純物領域５ａと高濃度不純物領域５ｂとからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する。なお、このソース／ドレイン領域５は、本発明における「不純物領域」の一例である。チャネル領域１ａ上には、約２ｎｍ〜約１０ｎｍの厚みを有するＳｉＯ２膜からなるゲート絶縁膜３を介して、約１５０ｎｍ〜約２００ｎｍの多結晶シリコン層からなるゲート電極４が形成されている。一対のｐ型のソース／ドレイン領域５とゲート絶縁膜３とゲート電極４とによって、ｐチャネルＭＯＳトランジスタが構成されている。
【００５５】
ここで、この第１実施形態では、ソース／ドレイン領域５を構成する高濃度不純物領域５ｂとｎ型単結晶シリコン基板１との接合界面を跨ぐようにフッ素が導入されたフッ素領域６が形成されている。このフッ素領域６は、ｎ型単結晶シリコン基板１の主表面と平行な方向に、少なくともソース／ドレイン領域５を構成する低濃度不純物領域５ａの下方にまで延びるように形成されている。
【００５６】
また、ゲート電極４の側面には、シリコン酸化物からなるサイドウォール絶縁膜７が形成されている。ゲート電極４の上面上およびソース／ドレイン領域５を構成する高濃度不純物領域５ｂの上面上には、それぞれ、ＣｏＳｉ２からなるシリサイド膜９ａおよび９ｂが形成されている。
【００５７】
また、全面を覆うように、約１０００ｎｍの厚みを有するシリコン酸化膜からなる層間絶縁膜１０が形成されている。この層間絶縁膜１０は、それぞれ、シリサイド膜９ａおよび９ｂに達するコンタクトホール１０ａおよび１０ｂを有する。コンタクトホール１０ａおよび１０ｂ内には、それぞれ、タングステンからなるプラグ１１ａおよび１１ｂが埋め込まれている。プラグ１１ａおよび１１ｂにそれぞれ接続するように、配線１２ａおよび１２ｂが形成されている。なお、配線１２ａおよび１２ｂは、下層から上層に向かって、約３０ｎｍの厚みを有するＴｉ層と、約３０ｎｍの厚みを有するＴｉＮ層と、約４００ｎｍの厚みを有するＡｌＣｕ層とからなる。
【００５８】
この第１実施形態による半導体装置では、上記のように、ｐ型のソース／ドレイン領域５を構成する高濃度不純物領域５ｂの下部（ｐｎ接合部）周辺に、フッ素が導入されたフッ素領域６を設けることによって、フッ素領域６付近のシリコン基板１の比誘電率が、ｎ型単結晶シリコン基板１中の活性領域における比誘電率と比較して小さくなる。
【００５９】
その一方、ｐｎ接合近傍に生じる寄生容量Ｃｄは、一般的に、次の式（１）で表される。
【００６０】
【数１】
2004319988.tif 000003
ここでε０は、真空の誘電率、εＳは、シリコンの比誘電率、Ｘｄは、ｐｎ接合の空乏層の幅である。また、Ｘｄは、次の式（２）で表される。
【００６１】
【数２】
2004319988.tif 000004
ここで、ｑは、電荷素量、ＮＢは、空乏層付近の基板不純物濃度、Ｖｂｉは、ビルトインポテンシャル、Ｖｂｓは、基板バイアス電圧（ソース基板間電圧）をそれぞれ示す。これらの式を用いると、次の式（３）が導出される。
【００６２】
【数３】
2004319988.tif 000005
上記式（３）に示すように、ｐｎ接合近傍に生じる寄生容量Ｃｄは、シリコン基板の比誘電率εＳの平方根に比例することが分かる。すなわち、ｐｎ接合付近にフッ素イオンをイオン注入することにより、シリコン基板の比誘電率εＳが小さくなるので、ｐｎ接合部分に生じる寄生容量Ｃｄを低減することができる。なお、上記式（３）において、寄生容量Ｃｄは、空乏層付近の基板濃度ＮＢに依存するが、フッ素イオンは、ドナーやアクセプタとはならないため、フッ素イオン注入による基板濃度ＮＢの変化は考慮する必要がない。
【００６３】
図２は、ｐｎ接合付近へのフッ素イオン（Ｆ＋）の注入量を変化させたときの寄生容量の変化を示す実測データである。図２から分かるように、１．５×１０１５ｃｍ−２〜３×１０１５ｃｍ−２の注入量でフッ素をイオン注入した場合、ｐｎ接合の寄生容量を３％程度低減することができた。
【００６４】
第１実施形態による半導体装置では、上記のように、ソース／ドレイン領域５を構成する高濃度不純物領域５ｂの下部（ｐｎ接合部）周辺にフッ素イオンを導入したフッ素領域６を設けることにより、フッ素領域６の比誘電率が小さくなるので、寄生容量を低減することができる。
【００６５】
次に、図３〜図１１は、図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。図１および図３〜図１１を参照して、第１実施形態による半導体装置（ｐチャネルＭＯＳトランジスタ）の製造プロセスについて説明する。
【００６６】
まず、図３に示すように、ｎ型単結晶シリコン基板１の主表面の所定領域に、活性領域を分離するためのＳＴＩ構造を有する素子分離２ａおよび２ｂを形成する。この後、ｎ型単結晶シリコン基板１の表面を酸化することによって、シリコン酸化膜からなる犠牲酸化膜１３を形成する。
【００６７】
次に、図４に示すように、上記した犠牲酸化膜１３を介して、ｎ型単結晶シリコン基板１に、砒素（Ａｓ）を、約１００ｋｅＶ〜約１４０ｋｅＶの注入エネルギおよび約０．５×１０１２ｃｍ−２〜約１×１０１３ｃｍ−２の注入量でイオン注入する。これにより、チャネル領域１ａの不純物濃度を調整して、しきい値電圧の最適化を行う。この後、犠牲酸化膜１３を除去する。
【００６８】
次に、図５に示すように、約８００℃〜約９００℃で熱酸化することにより、ｎ型単結晶シリコン基板１の表面に、約２ｎｍ〜約１０ｎｍの厚みを有するシリコン酸化膜からなるゲート絶縁膜３を形成する。この後、ＣＶＤ法により、全面に多結晶シリコン膜（図示せず）を約１５０ｎｍ〜約２００ｎｍの厚みで堆積した後、通常のフォトリソグラフィー工程とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によるエッチング技術とを用いて、その多結晶シリコン膜をパターンニングする。これにより、多結晶シリコン膜からなるゲート電極４を形成する。上記したエッチングにより、ゲート絶縁膜３は、大きなダメージを受けるので、ゲート電極４の形成後に、ゲート絶縁膜３を再酸化する。
【００６９】
次に、図６に示すように、ゲート電極４をマスクとして、ｎ型単結晶シリコン基板１の主表面に、ｐ型の不純物であるボロン（Ｂ）を、約５ｋｅＶ〜約１０ｋｅＶの注入エネルギおよび約１×１０１３ｃｍ−２〜約５×１０１４ｃｍ−２の注入量でイオン注入することによって、チャネル領域１ａを挟むようにｐ型の低濃度不純物領域５ａを形成する。
【００７０】
次に、図７に示すように、全面にフッ素（Ｆ）を、約２０ｋｅＶの注入エネルギおよび約３×１０１５ｃｍ−２の注入量でイオン注入することによって、フッ素が導入されたフッ素領域６が形成される。
【００７１】
次に、ＣＶＤ法を用いて、全面にシリコン酸化膜などからなる絶縁膜（図示せず）を堆積した後、その絶縁膜をＲＩＥ法を用いてエッチバックすることによって、図８に示すように、ゲート電極４の側面にサイドウォール絶縁膜７を形成する。なお、上記したエッチバックの際に、ゲート絶縁膜３のうち、ゲート電極４およびサイドウォール絶縁膜７の直下にある領域以外のゲート絶縁膜３は除去される。
【００７２】
次に、図９に示すように、全面に、約５ｎｍ〜約２０ｎｍの厚みを有するシリコン窒化膜８を堆積する。このシリコン窒化膜８は、後工程で行うソース／ドレイン領域５を構成する高濃度不純物領域５ｂを形成するためのイオン注入の際のチャネリングを防止するためおよび注入したフッ素の外方拡散を防ぐために形成する。
【００７３】
次に、図１０に示すように、シリコン窒化膜８を介して、ｎ型単結晶シリコン基板１に、ボロン（Ｂ）を約５ｋｅＶ〜約１０ｋｅＶの注入エネルギおよび約１×１０１５ｃｍ−２〜約５×１０１５ｃｍ−２の注入量でイオン注入にすることにより、p型の高濃度不純物領域５ｂを形成する。このとき、フッ素が導入されたフッ素領域６は、p型の高濃度不純物領域５ｂとｎ型単結晶シリコン基板１との接合界面を跨ぐ領域に位置する。
【００７４】
その後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により、約７００℃〜約１１００℃で、約０．１秒〜約６０秒間の熱処理を行うことによって、p型の高濃度不純物領域５ｂに注入した不純物（Ｂ）を活性化する。
【００７５】
また、上記ボロンのイオン注入によりp型の高濃度不純物領域５ｂを形成した際、フッ素領域６が、p型の高濃度不純物領域５ｂとｎ型単結晶シリコン基板１との接合界面を跨いでいない場合にも、このＲＴＡによる活性化工程により、p型の高濃度不純物領域５ｂとフッ素領域６とが広がるので、フッ素領域６は、p型の高濃度不純物領域５ｂとｎ型単結晶シリコン基板１との接合界面を跨ぐようになる。
【００７６】
なお、上記したp型の低濃度不純物領域５ａとp型の高濃度不純物領域５ｂとによって、ＬＤＤ構造の一対のp型のソース／ドレイン領域５が形成される。この後、シリコン窒化膜８を除去する。
【００７７】
次に、図１１に示すように、サリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ）プロセスを用いて、多結晶シリコンからなるゲート電極４の上面上およびソース／ドレイン領域５を構成するp型の高濃度不純物領域５ｂの上面上に、それぞれ、自己整合的に、コバルトシリサイド（ＣｏＳｉ２）からなるシリサイド膜９ａおよび９ｂを形成する。
【００７８】
この後、図１に示したように、ＣＶＤ法を用いて層間絶縁膜１０を形成した後、所定の領域に、フォトリソグラフィ技術とＲＩＥなどのドライエッチング技術とを用いてコンタクトホール１０ａおよび１０ｂを形成する。このコンタクトホール１０ａおよび１０ｂ内にＣＶＤ法を用いてタングステンを埋め込むことにより、プラグ１１ａおよび１１ｂを形成する。最後に、層間絶縁膜１０の上面上に、下層から上層に向かって、約３０ｎｍの厚みを有するＴｉ層と、約３０ｎｍの厚みを有するＴｉＮ層と、約４００ｎｍの厚みを有するＡｌＣｕ層とからなる積層膜（図示せず）を形成した後、この積層膜をパターニングすることにより、上層配線１２ａおよび１２ｂを形成する。このようにして、第１実施形態によるｐチャネルＭＯＳトランジスタ（半導体装置）が形成される。
【００７９】
この第１実施形態では、上記のように、ｐ型のソース／ドレイン領域５を構成するp型の高濃度不純物領域５ｂとｎ型単結晶シリコン基板１との接合界面を跨ぐようにフッ素が導入されたフッ素領域６を設けることによって、高濃度不純物領域５ｂの下部周辺（ｐｎ接合部分）の寄生容量を低減することができる。これにより、半導体装置（ｐチャネルＭＯＳトランジスタ）の動作速度を向上させることができる。
【００８０】
また、この第１実施形態では、フッ素の導入方法として、イオン注入法を用いていることによって、ｎ型単結晶シリコン基板１の所定領域に精度よくフッ素を導入することができる。これにより、ソース／ドレイン領域５のｐｎ接合部分の寄生容量をばらつきなく低減することができる。
【００８１】
図１２には、ｐｎ接合付近へのフッ素イオン（Ｆ＋）の注入量を変化させたときのｐチャネルＭＯＳトランジスタのしきい値電圧の変動を示す実測データが示されている。この測定条件において、フッ素はチャネル領域まで到達している。通常、しきい値電圧変動の許容範囲は、しきい値電圧の調整のために行われるイオン注入の注入量の誤差およびゲート絶縁膜の膜厚のばらつきを考慮すると、±約５０ｍＶである。図１２より、約１．５×１０１５ｃｍ−２〜３×１０１５ｃｍ−２の注入量でフッ素イオンを注入した場合のしきい値電圧の変動は３．５ｍＶ以下であり、フッ素イオン注入によるしきい値の変動が実質的に問題とならないのは明らかである。
【００８２】
したがって、この第１実施形態では、ゲート電極４をマスクとして行うイオン注入の際に、ゲート電極４の厚みが薄いためにフッ素がゲート電極４下のチャネル領域１ａに到達したとしても、ｐチャネルＭＯＳトランジスタのしきい値電圧の変動により問題が生じることはない。
【００８３】
以上のように、この第１実施形態では、ｐチャネルＭＯＳトランジスタのしきい値電圧の変動を抑制しながら、ソース／ドレイン領域５のｐｎ接合部分の寄生容量の低減により動作速度の向上を図ることができる。
【００８４】
（第２実施形態）
図１３は、本発明の第２実施形態による半導体装置を示した断面図である。図１３を参照して、この第２実施形態では、本発明を、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを相補的に機能させたＣＭＯＳインバータに適用した例について説明する。
【００８５】
第２実施形態による半導体装置では、図１３に示すように、ｐ型単結晶シリコン基板２１の主表面の所定領域に、隣接する素子形成領域（活性領域）間を分離するためのＳＴＩ構造を有する素子分離２２ａ、２２ｂおよび２２ｃが形成されている。また、ｐ型単結晶シリコン基板２１のｎチャネルＭＯＳトランジスタが形成される領域には、ｐウェル領域１４ａが形成されており、ｐチャネルＭＯＳトランジスタが形成される領域には、ｎウェル領域１４ｂが形成されている。なお、ｐウェル領域１４ａおよびｎウェル領域１４ｂは、本発明の「半導体領域」の一例である。また、ｐウェル領域１４ａ内には、チャネル領域２１ａを挟むように、一対のｎ型のソース／ドレイン領域２５が形成されている。このｎ型のソース／ドレイン領域２５は、ｎ型の低濃度不純物領域２５ａとｎ型の高濃度不純物領域２５ｂとからなるＬＤＤ構造を有する。なお、このｎ型のソース／ドレイン領域２５は、本発明の「不純物領域」の一例である。チャネル領域２１ａ上には、約２ｎｍ〜約１０ｎｍの厚みを有するシリコン酸窒化膜からなるゲート絶縁膜２３を介して、約１５０ｎｍ〜約２００ｎｍの多結晶シリコン層からなるゲート電極２４ａが形成されている。一対のｎ型のソース／ドレイン領域２５と、ゲート絶縁膜２３と、ゲート電極２４ａとによって、ｎチャネルＭＯＳトランジスタが形成されている。
【００８６】
また、ｎウェル領域１４ｂ内には、チャネル領域２１ｂを挟むように、一対のｐ型のソース／ドレイン領域３５が形成されている。このｐ型のソース／ドレイン領域３５は、ｐ型の低濃度不純物領域３５ａとｐ型の高濃度不純物領域３５ｂとからなるＬＤＤ構造を有する。なお、このｐ型のソース／ドレイン領域３５は、本発明における「不純物領域」の一例である。チャネル領域２１ｂ上には、約２ｎｍ〜約１０ｎｍの厚みを有するシリコン酸窒化膜からなるゲート絶縁膜２３を介して、約１５０ｎｍ〜約２００ｎｍの多結晶シリコン層からなるゲート電極２４ｂが形成されている。一対のｐ型のソース／ドレイン領域３５と、ゲート絶縁膜２３と、ゲート電極２４ｂとによって、ｐチャネルＭＯＳトランジスタが形成されている。
【００８７】
ここで、この第２実施形態では、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域２５を構成する高濃度不純物領域２５ｂの下部（ｐｎ接合部）周辺およびｐチャネルＭＯＳトランジスタのソース／ドレイン領域３５を構成する高濃度不純物領域３５ｂの下部（ｐｎ接合部）周辺には、それぞれ、フッ素が導入されたフッ素領域２６ａおよび２６ｂが形成されている。すなわち、フッ素領域２６ａおよび２６ｂは、それぞれ、ｎ型の高濃度不純物領域２５ｂとｐウェル領域１４ａとの接合界面、および、ｐ型の高濃度不純物領域３５ｂとｎウェル領域１４ｂとの接合界面を跨ぐように形成されている。また、フッ素領域２６ａおよび２６ｂは、ｐ型単結晶シリコン基板２１の主表面と平行な方向に、少なくともソース／ドレイン領域２５および３５を構成する低濃度不純物領域２５ａおよび３５ａの下方にまで延びるように形成されている。
【００８８】
また、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを構成するゲート電極２４ａおよび２４ｂの側面には、シリコン酸化膜などからなるサイドウォール絶縁膜２７がそれぞれ形成されている。ゲート電極２４ａおよび２４ｂの上面上およびソース／ドレイン領域２５および３５を構成する高濃度不純物領域２５ｂおよび３５ｂの上面上には、それぞれ、ＣｏＳｉ２からなるシリサイド膜２９ａおよび２９ｂが形成されている。
【００８９】
また、全面を覆うように、約１０００ｎｍの厚みを有するシリコン酸化膜からなる層間絶縁膜３０が形成されている。この層間絶縁膜３０は、それぞれ、シリサイド膜２９ａおよび２９ｂに達するコンタクトホール３０ａ、３０ｂ、３０ｃおよび３０ｄを有する。コンタクトホール３０ａ、３０ｂ、３０ｃおよび３０ｄ内には、それぞれ、タングステンからなるプラグ３１ａ、３１ｂ、３１ｃおよび３１ｄが埋め込まれている。プラグ３１ａ、３１ｂ、３１ｃおよび３１ｄにそれぞれ接続するように配線３２ａおよび３２ｂが形成されている。なお、配線３２ａおよび３２ｂは、下層から上層に向かって、約３０ｎｍの厚みを有するＴｉ層と、約３０ｎｍの厚みを有するＴｉＮ層と、約４００ｎｍの厚みを有するＡｌＣｕ層とからなる。
【００９０】
上記したｎチャネルＭＯＳトランジスタのｎ型のソース／ドレイン領域２５と、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域３５とは、プラグ３１ｂとプラグ３１ｄと上層配線３２ｂとを介して接続されている。また、ｎチャネルＭＯＳトランジスタのゲート電極２４ａと、ｐチャネルＭＯＳトランジスタのゲート電極２４ｂとは、プラグ３１ａ、プラグ３１ｃ、上層配線３２ａ、および、さらに上層に位置する図示しない配線を介して接続されている。これにより、ＣＭＯＳインバータが構成されている。
【００９１】
この第２実施形態による半導体装置では、上記のように、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのソース／ドレイン領域２５および３５を構成する高濃度不純物領域２５ｂおよび３５ｂのｐｎ接合界面を跨ぐように、それぞれ、フッ素が導入されたフッ素領域２６ａおよび２６ｂを設けることによって、フッ素領域２６ａおよび２６ｂ付近の比誘電率が、ｐウェル領域１４ａおよびｎウェル領域１４ｂにおける比誘電率と比較して小さくなる。これにより、ｎチャネルＭＯＳトランジスタのｎ型のソース／ドレイン領域２５のｐｎ接合界面の寄生容量と、ｐチャネルＭＯＳトランジスタのｐ型のソース／ドレイン領域３５のｐｎ接合界面の寄生容量とをともに低減することができる。これにより、半導体装置（ＣＭＯＳインバータ）の動作速度を向上させることができる。
【００９２】
次に、図１４〜図２６は、図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。図１３〜図２６を参照して、この第２実施形態による半導体装置（ＣＭＯＳインバータ）の製造プロセスについて説明する。
【００９３】
まず、図１４に示すように、ｐ型単結晶シリコン基板２１の主表面の所定領域に、活性領域を分離するためのＳＴＩ構造を有する素子分離２２ａ、２２ｂおよび２２ｃを形成する。この後、ｐ型単結晶シリコン基板２１の表面を酸化することによって、シリコン酸化膜からなる犠牲酸化膜３６を形成する。
【００９４】
次に、図１５に示すように、ｎチャネルＭＯＳトランジスタが形成される領域を覆うように、リソグラフィ技術を用いてレジスト膜１５ａを形成する。この後、レジスト膜１５ａをマスクとして、上記した犠牲酸化膜３６を介して、ｐ型単結晶シリコン基板２１に、リン（Ｐ）を、約３８０ｋｅＶの注入エネルギおよび約４×１０１３ｃｍ−２の注入量でイオン注入することによって、ｎウェル領域１４ｂを形成する。さらに、砒素（Ａｓ）を、約１００ｋｅＶ〜約１４０ｋｅＶの注入エネルギおよび約０．５×１０１２ｃｍ−２〜約１×１０１３ｃｍ−２の注入量でイオン注入することによって、チャネル領域２１ｂの不純物濃度を調整することにより、しきい電圧の最適化を行う。この後、レジスト膜１５ａを除去する。
【００９５】
次に、図１６に示すように、ｐチャネルＭＯＳトランジスタが形成される領域を覆うように、リソグラフィ技術を用いてレジスト膜１５ｂを形成する。この後、上記した犠牲酸化膜３６を介して、ｐ型単結晶シリコン基板２１に、ボロン（Ｂ）を、約１９０ｋｅＶの注入エネルギおよび約４×１０１３ｃｍ−２の注入量でイオン注入することによって、ｐウェル領域１４ａを形成する。さらに、ボロン（Ｂ）を、約１０ｋｅＶ〜約３０ｋｅＶの注入エネルギおよび約１×１０１２ｃｍ−２〜約１×１０１３ｃｍ−２の注入量でイオン注入することによって、チャネル領域２１ａの不純物濃度を調整することにより、しきい値電圧の最適化を行う。この後、レジスト膜１５ｂを除去する。
【００９６】
次に、図１７に示すように、酸化雰囲気中で熱処理を行うことによってｐ型単結晶シリコン基板２１の表面に、約２ｎｍ〜約１０ｎｍの厚みでシリコン酸化膜を形成した後、ＮＯ雰囲気中でアニールすることにより、ｐ型単結晶シリコン基板２１の表面に、約２ｎｍ〜約１０ｎｍの厚みを有するシリコン酸窒化膜からなるゲート絶縁膜２３を形成する。この後、ＣＶＤ法により、全面に多結晶シリコン膜（図示せず）を約１５０ｎｍ〜約２００ｎｍの厚みで堆積した後、通常のフォトリソグラフィー工程とＲＩＥによるエッチング技術とを用いて、その多結晶シリコン膜をパターンニングする。これにより、多結晶シリコン膜からなるゲート電極２４ａおよび２４ｂを形成する。上記したエッチングにより、ゲート絶縁膜２３は、大きなダメージを受けるので、ゲート電極２４ａおよび２４ｂの形成後に、ゲート絶縁膜２３を再酸化する。
【００９７】
次に、図１８に示すように、ｐチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜１６ａを形成する。その後、ｐウェル領域１４ａの主表面に、リン（Ｐ）を約３０ｋｅＶの注入エネルギ、約０．５×１０１３ｃｍ−２〜約５×１０１４ｃｍ−２の注入量、約７度の入射角で、ｐ型単結晶シリコン基板２１を９０度ずつ回転させながら４回イオン注入する。これにより、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域２５を構成するｎ型の低濃度不純物領域２５ａを形成する。この後、レジスト膜１６ａを除去する。
【００９８】
次に、図１９に示すように、ｎチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜１６ｂを形成する。その後、ｎウェル領域１４ｂの主表面に２フッ化ホウ素（ＢＦ２）を約１５ｋｅＶの注入エネルギ、約１×１０１３ｃｍ−２〜約５×１０１４ｃｍ−２の注入量、約７度の入射角で、ｐ型単結晶シリコン基板２１を９０度ずつ回転させながら４回イオン注入する。これにより、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域３５を構成するｐ型の低濃度不純物領域３５ａを形成する。この後、レジスト膜１６ｂを除去することによって図２０に示す状態となる。
【００９９】
次に、図２１に示すように、全面に、フッ素（Ｆ）を約２０ｋｅＶの注入エネルギおよび約３×１０１５ｃｍ−２の注入量でイオン注入する。これにより、ｐウェル領域１４ａおよびｎウェル領域１４ｂに、それぞれ、フッ素が導入されたフッ素領域２６ａおよび２６ｂが形成される。
【０１００】
次に、ＣＶＤ法を用いて、全面に、シリコン酸化物などからなる絶縁膜（図示せず）を堆積した後、その絶縁膜をＲＩＥ法を用いてエッチバックすることによって、図２２に示すように、ゲート電極２４ａおよび２４ｂの側面に、サイドウォール絶縁膜２７を形成する。なお、上記したエッチバックの際に、ゲート絶縁膜２３のうち、ゲート電極２４ａ、２４ｂおよびサイドウォール絶縁膜２７の直下にある領域以外は除去される。
【０１０１】
次に、図２３に示すように、全面に、約５ｎｍ〜約２０ｎｍの厚みを有するシリコン窒化膜２８を堆積する。このシリコン窒化膜２８も、第１実施形態と同様、後工程で行われるイオン注入の際のチャネリングを防止する機能と、注入したフッ素の外方拡散を防ぐ機能とを有する。
【０１０２】
次に、図２４に示すように、ｐチャネルＭＯＳトランジスタが形成される領域を覆うようにレジスト膜１７ａを形成する。その後、ｐ型単結晶シリコン基板２１に、砒素（Ａｓ）を約４５ｋｅＶの注入エネルギおよび約１×１０１５ｃｍ−２〜約５×１０１５ｃｍ−２の注入量でイオン注入にする。これにより、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域２５を構成するｎ型の高濃度不純物領域２５ｂを形成する。このとき、フッ素が導入されたフッ素領域２６ａは、ｎ型の高濃度不純物領域２５ｂとｐウェル領域１４ａとの接合界面を跨ぐようになる。その後、レジスト膜１７ａを除去する。
【０１０３】
次に、図２５に示すように、ｎチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜１７ｂを形成する。レジスト膜１７ｂをマスクとして、ボロン（Ｂ）を約７ｋｅＶの注入エネルギおよび約１×１０１５ｃｍ−２〜約５×１０１５ｃｍ−２の注入量でイオン注入にする。これにより、ｐ型のソース／ドレイン領域３５を構成するｐ型の高濃度不純物領域３５ｂを形成する。このとき、フッ素が導入されたフッ素領域２６ｂは、ｐ型の高濃度不純物領域３５ｂとｎウェル領域１４ｂとの接合界面を跨ぐようになる。その後、レジスト膜１７ｂを除去する。
【０１０４】
そして、ＲＴＡ法で約７００℃〜約１１００℃で、約０．１秒〜約６０秒間の熱処理を行うことによって、注入した不純物の活性化を行う。
【０１０５】
また、上記高濃度不純物領域２５ｂおよび３５ｂを形成した際、フッ素領域２６ａおよび２６ｂが、高濃度不純物領域２５ｂとｐウェル領域１４ａとの接合界面および高濃度不純物領域３５ｂとｎウェル領域１４ｂとの接合界面を跨いでいない場合にも、このＲＴＡによる活性化工程により、高濃度不純物領域２５ｂおよび３５ｂとフッ素領域２６ａおよび２６ｂとが広がる。これにより、フッ素領域２６ａおよび２６ｂが、高濃度不純物領域２５ｂとｐウェル領域１４ａとの接合界面および高濃度不純物領域３５ｂとｎウェル領域１４ｂとの接合界面を跨ぐようになる。
【０１０６】
上記した低濃度不純物領域２５ａおよび３５ａと高濃度不純物領域２５ｂおよび３５ｂとによって、ＬＤＤ構造の一対のソース／ドレイン領域２５および３５が形成される。
【０１０７】
この後、シリコン窒化膜２８を除去する。そして、図２６に示すように、サリサイドプロセスを用いて、多結晶シリコンからなるゲート電極２４ａおよび２４ｂの上面上と、ソース／ドレイン領域２５および３５を構成する高濃度不純物領域２５ｂおよび３５ｂの上面上とに、それぞれ自己整合的に、コバルトシリサイド（ＣｏＳｉ２）膜２９ａおよび２９ｂを形成する。
【０１０８】
この後、図１３に示したように、ＣＶＤ法を用いて層間絶縁膜３０を形成した後、所定領域に、フォトリソグラフィ技術とＲＩＥなどのドライエッチング技術とを用いて、コンタクトホール３０ａ、３０ｂ、３０ｃおよび３０ｄを形成する。このコンタクトホール３０ａ、３０ｂ、３０ｃおよび３０ｄ内にＣＶＤ法を用いてタングステンを埋め込むことにより、プラグ３１ａ、３１ｂ、３１ｃおよび３１ｄを形成する。最後に、層間絶縁膜３０の上面上に、下層から上層に向かって、約３０ｎｍの厚みを有するＴｉ層と、約３０ｎｍの厚みを有するＴｉＮ層と、約４００ｎｍの厚みを有するＡｌＣｕ層とからなる積層膜（図示せず）を形成した後、この積層膜をパターニングすることにより、上層配線３２ａおよび３２ｂを形成する。このようにして、第２実施形態によるＣＭＯＳインバータ（半導体装置）が形成される。
【０１０９】
この第２実施形態では、上記のように、フッ素領域２６ａおよび２６ｂを、ｎ型の高濃度不純物領域２５ｂとｐウェル領域１４ａとの接合界面およびｐ型の高濃度不純物領域３５ｂとｎウェル領域１４ｂとの接合界面を跨ぐように形成することによって、第１実施形態と同様、ソース／ドレイン領域２５および３５を構成する高濃度不純物領域２５ｂおよび３５ｂの下部周辺（ｐｎ接合部分）の寄生容量を低減することができる。その結果、ＣＭＯＳインバータの動作速度を向上させることができる。
【０１１０】
また、この第２実施形態においても、上記第１実施形態と同様、フッ素の導入方法として、イオン注入法を用いているため、ｐウェル領域１４ａおよびｎウェル領域１４ｂの所定個所に精度よくフッ素を導入することができる。これにより、第１実施形態と同様に、ソース／ドレイン領域２５および３５のｐｎ接合部分の寄生容量をばらつきなく低減することができる。
【０１１１】
さらに、この第２実施形態でも、ゲート電極２４ａおよび２４ｂをマスクとして行うフッ素のイオン注入の際に、ゲート電極２４ａおよび２４ｂの厚みが薄いためにフッ素がゲート電極２４ａおよび２４ｂ下のチャネル領域２１ａおよび２１ｂに到達したとしても、ｐチャネルＭＯＳトランジスタのしきい値電圧の変動により問題が生じることはない。したがって、ＣＭＯＳインバータの信頼性を高めることができる。
【０１１２】
（第３実施形態）
図２７は、本発明の第３実施形態による半導体装置を示した断面図である。図２８は、図２７に示した本発明の第３実施形態による半導体装置のＭＯＳトランジスタ周辺の拡大図である。図２７および図２８を参照して、この第３実施形態では、サイドウォール絶縁膜にフッ素を導入することによりゲート電極とソース／ドレイン領域とのオーバーラップ容量を低減した例について説明する。
【０１１３】
第３実施形態による半導体装置では、図２７に示すように、ｐ型単結晶シリコン基板４１の主表面の所定領域に、隣接する素子形成領域（活性領域）間を分離するためのＳＴＩ構造を有する素子分離４２ａ、４２ｂおよび４２ｃが形成されている。また、ｐ型単結晶シリコン基板４１のｎチャネルＭＯＳトランジスタが形成される領域には、ｐウェル領域５２ａが形成されており、ｐチャネルＭＯＳトランジスタが形成される領域には、ｎウェル領域５２ｂが形成されている。また、ｐウェル領域５２ａ内には、チャネル領域４１ａを挟むように、所定の間隔を隔てて、一対のｎ型のソース／ドレイン領域４５が形成されている。
【０１１４】
このｎ型のソース／ドレイン領域４５は、ｎ型の低濃度不純物領域４５ａとｎ型の高濃度不純物領域４５ｂとからなるＬＤＤ構造を有する。チャネル領域４１ａ上には、約２ｎｍ〜約１０ｎｍの厚みを有するシリコン酸窒化膜からなるゲート絶縁膜４３を介して、約１５０ｎｍ〜約２００ｎｍの多結晶シリコン層からなるゲート電極４４ａが形成されている。一対のｎ型のソース／ドレイン領域４５と、ゲート絶縁膜４３と、ゲート電極４４ａとによって、ｎチャネルＭＯＳトランジスタが形成されている。
【０１１５】
また、ｎウェル領域５２ｂ内には、チャネル領域４１ｂを挟むように、所定の間隔を隔てて、一対のｐ型のソース／ドレイン領域５５が形成されている。このｐ型のソース／ドレイン領域５５は、ｐ型の低濃度不純物領域５５ａとｐ型の高濃度不純物領域５５ｂとからなるＬＤＤ構造を有する。チャネル領域４１ｂ上には、約２ｎｍ〜約１０ｎｍの厚みを有するシリコン酸窒化膜からなるゲート絶縁膜４３を介して、約１５０ｎｍ〜約２００ｎｍの多結晶シリコン層からなるゲート電極４４ｂが形成されている。一対のｐ型のソース／ドレイン領域５５と、ゲート絶縁膜４３と、ゲート電極４４ｂとによって、ｐチャネルＭＯＳトランジスタが形成されている。
【０１１６】
また、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを構成するゲート電極４４ａおよび４４ｂの側面には、シリコン酸化膜からなるサイドウォール絶縁膜４６がそれぞれ形成されている。ゲート電極４４ａおよび４４ｂの上面上および高濃度不純物領域４５ｂおよび５５ｂの上面上には、それぞれ、ＣｏＳｉ２からなるシリサイド膜４８ａおよび４８ｂが形成されている。
【０１１７】
また、全面を覆うように、約１０００ｎｍの厚みを有するシリコン酸化膜からなる層間絶縁膜４９が形成されている。この層間絶縁膜４９は、それぞれ、シリサイド膜４８ａおよび４８ｂに達するコンタクトホール４９ａ、４９ｂ、４９ｃおよび４９ｄを有する。コンタクトホール４９ａ、４９ｂ、４９ｃおよび４９ｄ内には、それぞれ、タングステンからなるプラグ５０ａ、５０ｂ、５０ｃおよび５０ｄが埋め込まれている。プラグ５０ａ、５０ｂ、５０ｃおよび５０ｄにそれぞれ接続するように配線５１ａおよび５１ｂが形成されている。なお、配線５１ａおよび５１ｂは、下層から上層に向かって、約３０ｎｍの厚みを有するＴｉ層と、約３０ｎｍの厚みを有するＴｉＮ層と、約４００ｎｍの厚みを有するＡｌＣｕ層とからなる。
【０１１８】
上記したｎチャネルＭＯＳトランジスタのｎ型のソース／ドレイン領域４５と、ｐチャネルＭＯＳトランジスタのｐ型のソース／ドレイン領域５５とは、プラグ５０ｂとプラグ５０ｄと上層配線５１ｂとを介して接続されている。また、ｎチャネルＭＯＳトランジスタのゲート電極４４ａと、ｐチャネルＭＯＳトランジスタのゲート電極４４ｂとは、プラグ５０ａ、プラグ５０ｃ、上層配線５１ａ、および、さらに上層に位置する図示しない配線を介して接続されている。これにより、ＣＭＯＳインバータが構成されている。
【０１１９】
ここで、第３実施形態による半導体装置では、図２８に示すように、ｎチャネルＭＯＳトランジスタのサイドウォール絶縁膜４６の内部と、ｎ型のソース／ドレイン領域４５を構成するｎ型の低濃度不純物領域４５ａおよびｎ型の高濃度不純物領域４５ｂのゲート絶縁膜４３の近傍領域とに、それぞれ、フッ素が導入されている。これにより、サイドウォール絶縁膜４６の誘電率と、ｎ型のソース／ドレイン領域４５を構成するｎ型の低濃度不純物領域４５ａおよびｎ型の高濃度不純物領域４５ｂのゲート絶縁膜４３の周辺領域の誘電率とが、十分に小さくなる。また、ｐチャネルＭＯＳトランジスタについても同様に、サイドウォール絶縁膜４６の内部と、ｐ型のソース／ドレイン領域５５を構成するｐ型の低濃度不純物領域５５ａおよびｐ型の高濃度不純物領域５５ｂのゲート絶縁膜４３の近傍領域とに、それぞれフッ素が導入されている。このため、サイドウォール絶縁膜４６の誘電率と、ｐ型のソース／ドレイン領域５５を構成するｐ型の低濃度不純物領域５５ａおよびｐ型の高濃度不純物領域５５ｂのゲート絶縁膜４３の周辺領域の誘電率とが、十分に小さくなる。
【０１２０】
図２９には、ｐチャネルＭＯＳトランジスタのサイドウォール絶縁膜とソース／ドレイン領域周辺とに、フッ素を導入した場合とフッ素を導入しない場合との、ゲート電極とソース／ドレイン領域とのオーバーラップ容量を示す実測データが示されている。図２９から分かるように、ゲート電極の周辺長が約１３．４ｍｍ〜約１３０．４ｍｍの範囲において、フッ素イオンを注入した場合のゲート電極とソース／ドレイン領域とのオーバーラップ容量は、フッ素イオンを注入しない場合のゲート電極とソース／ドレイン領域とのオーバーラップ容量と比較して約１０％小さい。
【０１２１】
上記のように、この第３実施形態による半導体装置では、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域４５とゲート電極４４ａとの間のオーバーラップ容量と、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域５５とゲート電極４４ｂとの間に生じるオーバーラップ容量とをともに低減することができる。
【０１２２】
次に、図３０〜図４３は、図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。図２７、図２８および図３０〜図４３を参照して、第３実施形態による半導体装置（ＣＭＯＳインバータ）の製造プロセスについて説明する。
【０１２３】
まず、図３０に示すように、ｐ型単結晶シリコン基板４１の主表面の所定の領域に、活性領域を分離するためのＳＴＩ構造を有する素子分離４２ａ、４２ｂおよび４２ｃを形成する。この後、ｐ型単結晶シリコン基板４１の表面を酸化することによって、シリコン酸化膜からなる犠牲酸化膜５３を形成する。
【０１２４】
次に、図３１に示すように、ｎチャネルＭＯＳトランジスタが形成される領域を覆うように、リソグラフィ技術を用いてレジスト膜５４ａを形成する。この後、レジスト膜５４ａをマスクとして、犠牲酸化膜５３を介して、ｐ型単結晶シリコン基板４１に、リン（Ｐ）を、約３８０ｋｅＶの注入エネルギおよび約４×１０１３ｃｍ−２の注入量でイオン注入することによって、ｎウェル領域５２ｂを形成する。さらに、砒素（Ａｓ）を、約１００ｋｅＶ〜約１４０ｋｅＶの注入エネルギおよび約０．５×１０１２ｃｍ−２〜約１×１０１３ｃｍ−２の注入量でイオン注入することによって、チャネル領域４１ｂの不純物濃度を調整する。これにより、しきい電圧の最適化を行う。この後、レジスト膜５４ａを除去する。
【０１２５】
次に、図３２に示すように、ｐチャネルＭＯＳトランジスタが形成される領域を覆うように、リソグラフィ技術を用いてレジスト膜５４ｂを形成する。この後、レジスト膜５４ｂをマスクとして、犠牲酸化膜５３を介して、ｐ型単結晶シリコン基板４１に、ボロン（Ｂ）を、約１９０ｋｅＶの注入エネルギおよび約４×１０１３ｃｍ−２の注入量でイオン注入することによって、ｐウェル領域５２ａを形成する。さらに、ボロン（Ｂ）を、約１０ｋｅＶ〜約３０ｋｅＶの注入エネルギおよび約１×１０１２ｃｍ−２〜約１×１０１３ｃｍ−２の注入量でイオン注入することによって、チャネル領域４１ａの不純物濃度を調整する。これにより、しきい値電圧の最適化を行う。この後、レジスト膜５４ｂを除去する。
【０１２６】
次に、図３３に示すように、酸化雰囲気中で熱処理を行うことによって単結晶シリコン基板４１の表面に、約２ｎｍ〜約１０ｎｍの厚みでシリコン酸化膜を形成した後、ＮＯ雰囲気中でアニールすることにより、ｐ型単結晶シリコン基板４１の表面に、約２ｎｍ〜約１０ｎｍの厚みを有するシリコン酸窒化膜からなるゲート絶縁膜４３を形成する。この後、ＣＶＤ法により、全面に多結晶シリコン膜（図示せず）を約１５０ｎｍ〜約２００ｎｍの厚みで堆積した後、通常のフォトリソグラフィー工程とＲＩＥによるエッチング技術とを用いて、その多結晶シリコン膜をパターンニングする。これにより、多結晶シリコン膜からなるゲート電極４４ａおよび４４ｂを形成する。上記したエッチングにより、ゲート絶縁膜４３は、大きなダメージを受けるので、ゲート電極４４ａおよび４４ｂの形成後に、ゲート絶縁膜４３を再酸化する。
【０１２７】
次に、図３４に示すように、ｐチャネルＭＯＳトランジスタが形成される領域を覆うようにレジスト膜５６ａを形成する。その後、レジスト膜５６ａをマスクとして、ｐウェル領域５２ａの主表面に、リン（Ｐ）を約３０ｋｅＶの注入エネルギ、約０．５×１０１３ｃｍ−２〜約５×１０１４ｃｍ−２の注入量、約７度の入射角で、ｐ型単結晶シリコン基板４１を９０度ずつ回転させながら４回イオン注入する。これにより、ｎ型の低濃度不純物領域（エクステンション領域）４５ａを形成する。この後、レジスト膜５６ａを除去する。
【０１２８】
次に、図３５に示すように、ｎチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜５６ｂを形成する。その後、レジスト膜５６ｂをマスクとして、ｎウェル領域５２ｂの主表面に、２フッ化ホウ素（ＢＦ２）を約１５ｋｅＶの注入エネルギ、約１×１０１３ｃｍ−２〜約５×１０１４ｃｍ−２の注入量、約７度の入射角で、ｐ型単結晶シリコン基板４１を９０度ずつ回転させながら４回イオン注入する。これにより、ｐ型の低濃度不純物領域５５ａを形成する。この後、レジスト膜５６ｂを除去する。これによって、図３６に示す状態となる。
【０１２９】
次に、図３７に示すように、全面に、フッ素（Ｆ）を約１０ｋｅＶの注入エネルギおよび約３×１０１５ｃｍ−２の注入量でイオン注入する。これにより、ゲート電極４４ａおよび４４ｂにフッ素イオンが注入されるとともに、ｐウェル領域５２ａおよびｎウェル領域５２ｂにフッ素が導入されたフッ素領域５７が形成される。
【０１３０】
次に、図３８に示すように、熱ＣＶＤ法を用いて、全面にシリコン酸化膜からなる絶縁膜４６ａを堆積する。この絶縁膜４６ａをＲＩＥを用いてエッチバックすることによって、図３９に示すように、ゲート電極４４ａおよび４４ｂの側面に、シリコン酸化膜からなるサイドウォール絶縁膜４６を形成する。なお、上記したエッチバックの際に、ゲート絶縁膜４３のうち、ゲート電極４４ａ、４４ｂおよびサイドウォール絶縁膜４６の直下にある領域以外は除去される。
【０１３１】
次に、図４０に示すように、全面に約５ｎｍ〜約２０ｎｍの厚みを有するシリコン窒化膜４７を堆積する。このシリコン窒化膜４７は、後工程で行う高濃度不純物領域４５ｂおよび５５ｂを形成するためのイオン注入の際に、チャネリングを防止するため、および、後の熱処理時にフッ素が外方拡散することを抑制するために形成する。
【０１３２】
次に、図４１に示すように、ｐチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜５８ａを形成する。その後、レジスト膜５８ａをマスクとして、ｐ型単結晶シリコン基板４１に、砒素（Ａｓ）を約４５ｋｅＶの注入エネルギ約１×１０１５ｃｍ−２〜約５×１０１５ｃｍ−２の注入量でイオン注入にする。これにより、ｎチャネルＭＯＳトランジスタのソース／ドレイン領域４５を構成するｎ型の高濃度不純物領域４５ｂを形成する。この後、レジスト膜５８ａを除去する。
【０１３３】
次に、図４２に示すように、ｎチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜５８ｂを形成する。その後、レジスト膜５８ｂをマスクとして、ボロン（Ｂ）を約７ｋｅＶの注入エネルギおよび約１×１０１５ｃｍ−２〜約５×１０１５ｃｍ−２の注入量でイオン注入にすることにより、ｐ型のソース／ドレイン領域５５を構成するｐ型の高濃度不純物領域５５ｂを形成する。この後、レジスト膜５８ｂを除去する。そして、ＲＴＡ法で約７００℃〜約１１００℃で、約０．１秒〜約６０秒間の熱処理を行うことにより、注入した不純物を活性化する。
【０１３４】
上記した低濃度不純物領域４５ａおよび５５ａと高濃度不純物領域４５ｂおよび５５ｂとによって、ＬＤＤ構造の一対のソース／ドレイン領域４５および５５が構成される。
【０１３５】
なお、上記したＲＴＡ法による熱処理により、ゲート電極４４ａおよび４４ｂに存在するフッ素は、サイドウォール絶縁膜４６内に拡散される。また、ｐウェル領域５２ａおよびｎウェル領域５２ｂ内に存在するフッ素領域５７のフッ素も、サイドウォール絶縁膜４６および低濃度不純物領域４５ａおよび５５ａと、高濃度不純物領域４５ｂおよび５５ｂにおけるゲート絶縁膜４３の近傍領域とに拡散される。このとき、シリコン窒化膜４７により、フッ素がｐ型単結晶シリコン基板４１の外に拡散されるのが防止される。これにより、ｎチャネルＭＯＳトランジスタの少なくとも図２８に示した領域にフッ素を導入することが可能となる。また、ｐチャネルＭＯＳトランジスタにおけるフッ素の分布も同様である。この後、シリコン窒化膜４７を除去する。
【０１３６】
次に、図４３に示すように、サリサイドプロセスを用いて、多結晶シリコンからなるゲート電極４４ａおよび４４ｂの上面上と、ソース／ドレイン領域４５および５５を構成する高濃度不純物領域４５ｂおよび５５ｂの上面上とに、それぞれ自己整合的に、コバルトシリサイド（ＣｏＳｉ２）からなるシリサイド膜４８ａおよび４８ｂを形成する。
【０１３７】
この後、図２７に示したように、ＣＶＤ法を用いて層間絶縁膜４９を形成した後、所定領域に、フォトリソグラフィ技術とＲＩＥなどのドライエッチング技術とを用いて、コンタクトホール４９ａ、４９ｂ、４９ｃおよび４９ｄを形成する。このコンタクトホール４９ａ、４９ｂ、４９ｃおよび４９ｄ内に、ＣＶＤ法を用いて、タングステンを埋め込むことにより、プラグ５０ａ、５０ｂ、５０ｃおよび５０ｄを形成する。最後に、層間絶縁膜４９の上面上に、下層から上層に向かって、約３０ｎｍの厚みを有するＴｉ層と、約３０ｎｍの厚みを有するＴｉＮ層と、約４００ｎｍの厚みを有するＡｌＣｕ層とからなる積層膜を形成した後、この積層膜をパターニングすることにより、上層配線５１ａおよび５１ｂを形成する。このようにして、第３実施形態によるＣＭＯＳインバータ（半導体装置）が形成される。
【０１３８】
第３実施形態では、上記のように、ゲート電極４４ａおよび４４ｂにイオン注入したフッ素を、熱拡散により、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのシリコン酸化膜からなるサイドウォール絶縁膜４６に拡散させることによって、サイドウォール絶縁膜４６の誘電率を低減することができるため、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極４４ａおよび４４ｂとソース／ドレイン領域４５および５５との間に生じるオーバーラップ容量を十分に低減することができる。その結果、半導体装置（ＣＭＯＳインバータ）の動作速度を向上させることができる。
【０１３９】
また、第３実施形態では、上記のように、ｐウェル領域５２ａおよびｎウェル領域５２ｂ内に存在するフッ素領域５７からも、フッ素をｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのサイドウォール絶縁膜４６に拡散させることによって、サイドウォール絶縁膜４６の誘電率をさらに低減することができる。これにより、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのゲート電極４４ａおよび４４ｂとソース／ドレイン領域４５および５５との間に生じるオーバーラップ容量をより十分に低減することができる。さらに、低濃度不純物領域４５ａおよび５５ａと、高濃度不純物領域４５ｂおよび５５ｂにおけるゲート絶縁膜４３の近傍領域とにもフッ素が導入されていることにより、オーバーラップ容量をさらに低減することができる。その結果、半導体装置の動作速度をより向上させることができる。
【０１４０】
さらに、第３実施形態では、サイドウォール絶縁膜４６の形成後に、全面にシリコン窒化膜４７を形成することによって、ゲート電極４４ａおよび４４ｂにイオン注入されたフッ素を、熱処理によりサイドウォール絶縁膜４６内に拡散させる際に、フッ素がサイドウォール絶縁膜４６の外に拡散されるのを防止することができる。これにより、サイドウォール絶縁膜４６を構成するシリコン酸化膜の誘電率を十分に低減することができるため、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのソース／ドレイン領域４５および５５ゲート電極４４ａおよび４４ｂとの間に生じるオーバーラップ容量をさらに十分に低減することができる。その結果、半導体装置の動作速度をさらに向上させることができる。
【０１４１】
（第４実施形態）
図４４は、本発明の第４実施形態による半導体装置を示した断面図である。図４４を参照して、この第４実施形態では、ゲート絶縁膜およびゲート絶縁膜とチャネル領域の中央部との界面に、ダングリングボンドを終端させるためのフッ素を導入する例について説明する。
【０１４２】
この第４実施形態による半導体装置では、図４４に示すように、ｐ型単結晶シリコン基板６１の主表面の所定領域に、隣接する素子形成領域（活性領域）間を分離するためのＳＴＩ構造を有する素子分離６２ａ、６２ｂおよび６２ｃが形成されている。また、ｐ型単結晶シリコン基板６１のｎチャネルＭＯＳトランジスタが形成される領域には、ｐウェル領域７３が形成されており、ｐチャネルＭＯＳトランジスタが形成される領域には、ｎウェル領域７４が形成されている。なお、ｐウェル領域７３およびｎウェル領域７４は、本発明の「半導体領域」の一例である。また、ｐウェル領域７３内には、チャネル領域６１ａを挟むように、所定の間隔を隔て、一対のｎ型のソース／ドレイン領域６５が形成されている。このｎ型のソース／ドレイン領域６５は、ｎ型の低濃度不純物領域（エクステンション領域）６５ａとｎ型の高濃度不純物領域６５ｂとからなるＬＤＤ構造を有する。なお、このｎ型のソース／ドレイン領域６５は、本発明の「不純物領域」の一例である。また、チャネル領域６１ａ上には、シリコン酸窒化膜からなるゲート絶縁膜６３を介して、多結晶シリコンからなるゲート電極６４ａが形成されている。一対のｎ型のソース／ドレイン領域６５と、ゲート絶縁膜６３と、ゲート電極６４ａとによって、ｎチャネルＭＯＳトランジスタが形成されている。
【０１４３】
また、ｎウェル領域７４内には、チャネル領域６１ｂを挟むように、所定の間隔を隔てて、一対のｐ型のソース／ドレイン領域７５が形成されている。このｐ型のソース／ドレイン領域７５は、ｐ型の低濃度不純物領域（エクステンション領域）７５ａとｐ型の高濃度不純物領域７５ｂとからなるＬＤＤ構造を有する。なお、このｐ型のソース／ドレイン領域７５は、本発明の「不純物領域」の一例である。チャネル領域６１ｂ上には、シリコン酸窒化膜からなるゲート絶縁膜６３を介して、多結晶シリコン層からなるゲート電極６４ｂが形成されている。一対のｐ型のソース／ドレイン領域７５と、ゲート絶縁膜６３と、ゲート電極６４ｂとによって、ｐチャネルＭＯＳトランジスタが形成されている。
【０１４４】
ここで、この第４実施形態では、ゲート絶縁膜６３中と、ゲート絶縁膜とチャネル領域６１ａおよび６１ｂの全体の領域との界面とに、フッ素が導入されている。
【０１４５】
また、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを構成するゲート電極６４ａおよび６４ｂの側面には、シリコン酸化膜などからなるサイドウォール絶縁膜６６が形成されている。ゲート電極６４ａおよび６４ｂの上面上と、ソース／ドレイン領域６５および７５を構成する高濃度不純物領域６５ｂおよび７５ｂの上面上には、それぞれ、ＣｏＳｉ２からなるシリサイド膜６７ａおよび６７ｂが形成されている。
【０１４６】
また、全面を覆うように、シリコン酸化膜からなる層間絶縁膜６８が形成されている。この層間絶縁膜６８は、それぞれ、シリサイド膜６７ａおよび６７ｂに達するコンタクトホール６８ａ、６８ｂ、６８ｃおよび６８ｄを有する。コンタクトホール６８ａ、６８ｂ、６８ｃおよび６８ｄ内には、それぞれ、タングステンからなるプラグ６９ａ、６９ｂ、６９ｃおよび６９ｄが埋め込まれている。プラグ６９ａ、６９ｂ、６９ｃおよび６９ｄにそれぞれ接続するように、配線７０ａ、７０ｂ、７０ｃおよび７０ｄが形成されている。
【０１４７】
この第４実施形態による半導体装置では、上記のように、ゲート絶縁膜とチャネル領域６１ａおよび６１ｂの全域との界面にわたってフッ素を導入することによって、そのフッ素によりチャネル領域６１ａおよび６１ｂの全域にわたってダングリングボンドを終端させることができる。また、ゲート絶縁膜６３中にもフッ素を導入することによって、ゲート絶縁膜６３中のダングリングボンドもフッ素により終端することができる。これにより、ダングリングボンドに起因するしきい値電圧の変動を抑制することができる。また、ダングリングボンドに起因する飽和電流の変化も抑制することができる。
【０１４８】
また、第４実施形態では、上記のように、水素よりも強い結合エネルギーでシリコン原子と結合するフッ素イオンを用いてダングリングボンドの終端を行っているため、長期にわたってトランジスタの特性を安定化させることができる。
【０１４９】
次に、図４５〜図５２は、図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。図５３は、フッ素イオンのドーズ量とＰＭＯＳＦＥＴのＮＢＴＩ寿命との関係を示す相関図である。図５４は、電圧の印加時間としきい値電圧の変化量との関係を示した相関図である。図４５〜図５４を参照して、第４実施形態による半導体装置の製造プロセスについて説明する。
【０１５０】
まず、図４５に示すように、ｐ型単結晶シリコン基板６１上に、ＳＴＩによる素子分離６２ａ、６２ｂおよび６２ｃを形成する。そして、ｎチャネルＭＯＳトランジスタが形成される領域上に、レジスト膜７６を形成する。レジスト膜７６をマスクとして、リン（Ｐ）をｐ型単結晶シリコン基板６１にイオン注入することによって、ｎウェル領域７４を形成する。さらに、レジスト膜７６をマスクとして、しきい値電圧の調整のために、ｎウェル領域７４の上方から砒素（Ａｓ）をイオン注入する。このときの砒素（Ａｓ）の注入条件としては、注入量：約０．５×１０１2ｃｍ−２〜約１×１０１３ｃｍ−２、注入エネルギー：約１２０ｋｅＶである。この後、レジスト膜７６を除去する。
【０１５１】
次に、図４６に示すように、ｐチャネルＭＯＳトランジスタの形成領域を覆うように、レジスト膜７７を形成する。レジスト膜７７をマスクとして、ホウ素（Ｂ）をｐ型単結晶シリコン基板６１にイオン注入することによって、ｐウェル領域７３を形成する。そして、レジスト膜７７をマスクとして、しきい値電圧の調整のために、ｐウェル領域７３の表面にホウ素（Ｂ）をイオン注入する。このときのホウ素（Ｂ）の注入条件としては、注入量：約１×１０１２ｃｍ−２〜約１×１０１３ｃｍ−２、注入エネルギー：約２０ｋｅＶである。この後、レジスト膜７７を除去する。
【０１５２】
次に、図４７に示すように、酸化雰囲気中で熱処理を行うことによってｐ型単結晶シリコン基板６１の表面に約２ｎｍ〜約１０ｎｍの厚みでシリコン酸化膜を形成した後、ＮＯ雰囲気中でアニールすることにより、ｐ型単結晶シリコン基板６１の表面に、約２ｎｍ〜約１０ｎｍの厚みを有するシリコン酸窒化膜からなるゲート絶縁膜６３を形成する。この後、ＣＶＤ法を用いて、全面に多結晶シリコン膜（図示せず）を約１５０ｎｍ〜約２００ｎｍの厚みで堆積した後、通常のフォトリソグラフィ工程とＲＩＥによるエッチング技術とを用いて、その多結晶シリコン膜をパターニングする。これにより、多結晶シリコン膜からなるゲート電極６４ａおよび６４ｂを形成する。なお、この第４実施形態におけるゲート電極６４ａおよび６４ｂは、約２００ｎｍの厚みと、約０．３μｍ〜約１μｍのゲート長を有するように形成する。
【０１５３】
なお、ゲート電極６４ａおよび６４ｂを形成する際のエッチングによって、ゲート絶縁膜６３は大きなダメージを受けるので、ゲート電極６４ａおよび６４ｂの形成後に、ゲート絶縁膜６３を再酸化する。
【０１５４】
次に、図４８に示すように、ｐチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜７８を形成する。レジスト膜７８をマスクとして、リン（Ｐ）を、約３０ｋｅＶの注入エネルギー、約０．５×１０１３ｃｍ−２〜約５×１０１４ｃｍ−２の注入量、約７度の入射角で、ｐ型単結晶シリコン基板６１を９０度ずつ回転させながら４回イオン注入する。これにより、ｎ型の低濃度不純物領域６５ａを形成する。この後、レジスト膜７８を除去する。
【０１５５】
次に、図４９に示すように、ｎチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜７９を形成する。その後、ｐウェル領域７４の主表面に２フッ化ホウ素（ＢＦ２）を約１５ｋｅＶの注入エネルギー、約１×１０１３ｃｍ−２〜約５×１０１４ｃｍ−２の注入量、約７度の入射角で、ｐ型単結晶シリコン基板６１を９０度ずつ回転させながら４回イオン注入する。これにより、ｐ型の低濃度不純物領域７５ａを形成する。
【０１５６】
次に、図５０に示すように、レジスト膜７９をマスクとして、ｐチャネルＭＯＳトランジスタを構成する低濃度不純物領域７５ａおよびゲート電極６４ｂにフッ素（Ｆ）を、約２０ｋｅＶの注入エネルギーおよび約３×１０１５ｃｍ−２〜約５×１０１５ｃｍ−２の注入量でイオン注入する。このフッ素の注入条件は、フッ素イオンがゲート電極６４ｂを貫通してゲート絶縁膜６３にまで到達しないように設定されている。したがって、フッ素イオンは、ゲート電極６４ｂ中のゲート絶縁膜６３の近傍位置にまで注入される。
【０１５７】
次に、図５１に示すように、ＣＶＤ法を用いて全面にシリコン酸化膜などからなる絶縁膜（図示せず）を堆積した後、その絶縁膜をＲＩＥ法を用いてエッチバックすることによって、ゲート電極６４ａおよび６４ｂの側面にサイドウォール絶縁膜６６を形成する。その後、ｐＭＯＳトランジスタの形成領域を覆うように、レジスト膜８０を形成した後、そのレジスト膜８０をマスクとして、ｐウェル領域７３の主表面にヒ素（Ａｓ）を約４５ｋｅＶの注入エネルギーおよび約１×１０１5ｃｍ−２〜約５×１０１５ｃｍ−２の注入量でイオン注入する。これにより、ｎ型のソース／ドレイン領域６５を構成するｎ型の高濃度不純物領域６５ｂを形成する。この後、レジスト膜８０を除去する。
【０１５８】
次に、図５２に示すように、ｎチャネルＭＯＳトランジスタが形成される領域を覆うように、レジスト膜８１を形成する。レジスト膜８１をマスクとして、ボロン（Ｂ）を約７ｋｅＶの注入エネルギーおよび約５×１０１5ｃｍ−２の注入量でイオン注入することにより、ｐ型のソース／ドレイン領域７５を構成するｐ型の高濃度不純物領域７５ｂを形成する。この後、レジスト膜８１を除去する。
【０１５９】
この後、注入した不純物を活性化するとともに、ゲート電極６４ｂに注入したフッ素を拡散させるために、ＲＴＡによる熱処理を行う。このＲＴＡによる熱処理は、約１０５０℃の雰囲気温度で約５秒間行う。このＲＴＡによる熱処理によって、フッ素がゲート電極６４ｂおよび低濃度不純物領域７５ａから拡散される。フッ素の拡散スピードは、ゲート電極６４ｂの内部の方がｐ型シリコン基板６１の内部よりも早い。したがって、フッ素は、ゲート電極６４ｂからゲート絶縁膜６３を介して、ゲート絶縁膜６３とｎウェル領域７４との界面に位置するチャネル領域６１ｂに拡散される。また、この時、低濃度不純物領域７５ａからも徐々にチャネル領域６１ｂの中央領域に向かってフッ素が拡散される。
【０１６０】
このようにゲート電極６４ｂからゲート絶縁膜６３を介してゲート絶縁膜とチャネル領域６１ｂとの界面にフッ素を拡散させることによって、ｐチャネルＭＯＳトランジスタのチャネル長が長い場合にも、容易にチャネル領域６１ｂの全域にわたってフッ素を拡散させることができる。この場合に、ゲート電極６４ｂからゲート絶縁膜６３とｐ型単結晶シリコン基板６１との界面にフッ素を拡散させるのに要する時間は、低濃度不純物領域７５ａのみからフッ素を拡散させる時間に比べて極めて短い。また、一回のＲＴＡによる熱処理によってフッ素をゲート電極６４ｂと低濃度不純物領域７５ａとから拡散させることができるため、製造プロセスを簡略化することができる。
【０１６１】
そして、図４４に示したように、サリサイドプロセスを用いて、多結晶シリコンからなるゲート電極６４ａおよび６４ｂの上面上と、高濃度不純物領域６５ｂおよび７５ｂの上面上とに、それぞれ、自己整合的に、コバルトシリサイド（ＣｏＳｉ２）膜６７ａおよび６７ｂを形成する。そして、ＣＶＤ法を用いて層間絶縁膜６８を形成した後、所定領域に、フォトリソグラフィ技術とＲＩＥなどのドライエッチング技術とを用いて、コンタクトホール６８ａ、６８ｂ、６８ｃおよび６８ｄを形成する。このコンタクトホール６８ａ、６８ｂ、６８ｃおよび６８ｄ内にＣＶＤ法を用いてタングステンを埋め込むことにより、プラグ６９ａ、６９ｂ、６９ｃおよび６９ｄを形成する。最後に、層間絶縁膜６８の上面上に、プラグ６９ａ、６９ｂ、６９ｃおよび６９ｄとそれぞれ接続するように、アルミなどからなる上層配線７０ａ、７０ｂ、７０ｃおよび７０ｄを形成する。
【０１６２】
図５３には、フッ素イオンのドーズ量（注入量）と、ＮＢＴＩ（Negative Bias Temperature Instability）寿命との関係が示されている。なお、ＮＢＴＩとは、高温で基板に対して負の電圧をゲート電極に印加しつづけるとトランジスタの特性が変動する現象をいう。図５３の横軸には、フッ素イオンのドーズ量（ａｔｏｍ／ｃｍ２）がとられており、縦軸には、時間（半導体装置の特性劣化までの寿命）がとられている。図５３を参照して、測定した範囲において、フッ素イオンのドーズ量（注入量）が多くなるほど半導体装置の特性劣化までの寿命が長くなることが分かる。
【０１６３】
また、図５４には、半導体装置における電圧の印加時間を（Ｔ）に伴うしきい値電圧の変化量（ΔＶｔ）が示されている。図５４の横軸には、時間がとられ、縦軸には、しきい値電圧の変化量（ΔＶｔ）がとられている。なお、しきい値電圧の変化量（ΔＶｔ）は、ｐチャネルＭＯＳトランジスタのソース／ドレイン領域および基板に０Ｖ、ゲート電極に−４．６Ｖの電圧を印加して測定した値である。図５４を参照して、フッ素が注入される第４実施形態による半導体装置は、フッ素が注入されない従来の半導体装置に比べてしきい値電圧の変化量（ΔＶｔ）が少なくなっていることが分かる。これにより、フッ素注入を行うことによって、しきい値電圧の変化量（ΔＶｔ）を減少させることができることを確認することができた。
【０１６４】
上記した第４実施形態による半導体装置の製造プロセスでは、ゲート電極６４ｂのフッ素をゲート絶縁膜６３を介して、チャネル領域６１ｂに拡散させるとともに、低濃度不純物領域７５ａのフッ素をチャネル領域６１ｂに拡散させることによって、ゲート絶縁膜６３中にフッ素を拡散させることができるとともに、チャネル領域６１ｂの全体により多くのフッ素を拡散させることができる。これにより、フッ素により、ゲート絶縁膜６３中およびチャネル領域６１ｂの全体に存在するより多くのダングリングボンドを終端することができる。その結果、ゲート絶縁膜６３中のダングリングボンドおよびゲート長（チャネル長）が大きい場合のゲート絶縁膜とチャネル領域６１ｂの中央領域との界面のダングリングボンドに起因してｐチャネルＭＯＳトランジスタのしきい値電圧が大きく変動するのをより抑制することができる。
【０１６５】
なお、今回開示された実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。
【０１６６】
たとえば、上記第１実施形態では、ｐチャネルＭＯＳトランジスタの形成方法について説明したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタについて、本発明を適用してもよい。
【０１６７】
また、上記第１および第２実施形態では、フッ素を導入することによりソース／ドレイン領域のｐｎ接合界面に生じる寄生容量を低減したが、本発明はこれに限らず、炭素を導入してもよい。炭素は、フッ素と同様、シリコンと結合を形成する元素であり、シリコンよりも質量が軽く、さらにドナーやアクセプタにならないため、シリコン基板の比誘電率を低減することができる。実際、ＳｉＣの比誘電率は、７程度であり、Ｓｉの比誘電率１１程度よりも低い。したがって、ｐｎ接合に生じる寄生容量を低減することができる。さらに、フッ素と炭素との両方を導入しても、同様の効果を得ることができる。
【０１６８】
また、上記第１および第２実施形態では、フッ素を約２０ｋｅＶの注入エネルギおよび約３×１０１５ｃｍ−２の注入量でイオン注入することによってフッ素が導入されたフッ素領域を形成したが、約５ｋｅＶ〜約３０ｋｅＶの注入エネルギおよび約１．５×１０１５ｃｍ−２〜約３．０×１０１５ｃｍ−２の注入量でイオン注入することによってフッ素領域を形成するようにしてもよい。このようにすれば、しきい値電圧が許容範囲を超えて変動することはない。
【０１６９】
また、上記第１実施形態では、図７に示すように低濃度不純物領域５ａの形成後に、全面にフッ素をイオン注入しているが、低濃度不純物領域５ａ形成後以外の段階でイオン注入を行ってもよい。たとえば、図３に示す素子分離２ａおよび２ｂの形成前でも良く、図４に示すしきい値電圧の調整のための砒素（Ａｓ）をイオン注入する前、または、イオン注入した後でもよい。さらに、図５に示すゲート電極４の形成前、または、図１０に示す高濃度不純物領域５ｂの形成後でもよい。全面にフッ素をイオン注入する以外にも、イオン注入マスクを形成してｎ型単結晶シリコン基板１の一部にイオン注入してもよい。
【０１７０】
また、第２実施形態では、図２１に示すように低濃度不純物領域２５ａおよび３５ａ形成後に、全面にフッ素をイオン注入しているが、低濃度不純物領域２５ａおよび３５ａ形成後以外の段階でイオン注入してもよい。たとえば、図１４に示す素子分離２２ａ、２２ｂおよび２２ｃの形成前でも良く、犠牲酸化膜３６の形成後でもよい。また、図１５に示すｎウェル領域１４ｂおよび図１６に示すｐウェル領域１４ａを形成するためのイオン注入前またはイオン注入後にフッ素をイオン注入してもよい。さらに、図１５に示すしきい値電圧の調整のための砒素（Ａｓ）のイオン注入前またはイオン注入後、図１６に示すしきい値電圧の調整のためのボロン（Ｂ）のイオン注入前またはイオン注入後でもよい。これ以外でも、図１７に示すゲート電極２４ａおよび２４ｂの形成前、図２４に示すｎ型の高濃度不純物領域２５ｂの形成後、または図２５に示すｐ型の高濃度不純物領域３５ｂの形成後でもよい。
【０１７１】
また、上記第１〜第４実施形態では、コンタクトホール内に、タングステンからなるプラグを直接埋め込んだが、タングステンからなるプラグを埋め込む前に、約１０ｎｍの厚みを有するＴｉ層と約１０ｎｍの厚みを有するＴｉＮ層とからなるバリア層を形成するようにしてもよい。
【０１７２】
また、上記第３実施形態では、ＣＭＯＳインバータのサイドウォール絶縁膜にフッ素を導入する場合について説明したが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタまたはｐチャネルＭＯＳトランジスタのいずれか一方のサイドウォール絶縁膜にフッ素を導入するようにしてもよい。
【０１７３】
また、上記第３実施形態では、フッ素を導入することによりゲート電極とソース／ドレイン領域との間のオーバーラップ容量を低減したが、本発明はこれに限らず、フッ素以外の誘電率を低減する元素を導入しても、同様の効果を得ることができる。フッ素以外の誘電率を低減する元素としては、たとえば、炭素が考えられる。
【０１７４】
また、上記第３実施形態では、熱ＣＶＤ法を用いてサイドウォール絶縁膜を構成するシリコン酸化膜（絶縁膜）を形成する例を示したが、本発明はこれに限らず、プラズマＣＶＤ法を用いてサイドウォール絶縁膜を形成した後、約４００℃の温度で熱処理を行ってもよい。このようにしても、ゲート電極中のフッ素をサイドウォール絶縁膜に拡散することが可能である。
【０１７５】
また、上記第３実施形態では、フッ素が導入されたサイドウォール絶縁膜を構成する材料として、シリコン酸化膜を用いたが、本発明はこれに限らず、シリコン酸化膜以外のＳｉを含む絶縁膜からなるサイドウォール絶縁膜にフッ素を導入するようにしてもよい。また、Ｓｉを含まない絶縁膜からなるサイドウォール絶縁膜にフッ素を導入するようにしてもよい。
【０１７６】
また、上記第３実施形態では、フッ素を約１０ｋｅＶの注入エネルギおよび約３×１０１５ｃｍ−２の注入量でイオン注入したが、約５ｋｅＶ〜約３０ｋｅＶの注入エネルギおよび約１．５×１０１５ｃｍ−２〜約５．０×１０１５ｃｍ−２の注入量でフッ素をイオン注入するようにしてもよい。
【０１７７】
また、上記第３実施形態では、図４３に示したようにサリサイドプロセスにおいて、シリコン窒化膜４７（図４２参照）を全て除去したが、シリサイドの形成が不要な領域のシリコン窒化膜４７を残してもよい。この場合、図４２におけるレジスト膜５８ｂを除去した後、ＣＶＤ法で全面にシリコン酸化膜を形成する。そして、シリサイド膜の形成が不要な領域にシリコン窒化膜４７とシリコン酸化膜との積層膜を残すように、フォトリソグラフィ技術とウェットエッチング技術とを用いてパターニングする。これにより、サリサイド工程において、シリコン窒化膜４７とシリコン酸化膜の積層膜が残っている部分にシリサイド膜を形成しないようにすることができる。このように、図４２に示したようにシリコン窒化膜４７が全て除去される領域およびシリコン窒化膜４７が全て残っている領域（図示せず）を形成してもよい。
【０１７８】
また、上記第１〜４実施形態では、フッ素注入の不純物の活性化をＲＴＡによる熱処理により行ったが、本発明はこれに限らず、炉アニールによって行ってもよい。その場合の処理条件は、たとえば、加熱温度：約７００℃〜約９００℃、処理温度：約３０分〜約６０分である。
【０１７９】
また、上記第４実施形態では、チャネル領域６１ｂのダングリングボンドをフッ素により終端する例を示したが、本発明はこれに限らず、フッ素以外のハロゲン元素によりダングリングボンドを終端するようにしてもよい。
【０１８０】
また、上記第４実施形態では、フッ素を約２０ＫｅＶの注入エネルギーおよび約３×１０１５ｃｍ−２の注入量でイオン注入したが、本発明はこれに限らず、約１０Ｋｅｖ〜約２０ＫｅＶの注入エネルギーおよび約１．５×１０１５ｃｍ−２〜約５．０×１０１５ｃｍ−２の注入量でフッ素をイオン注入するようにしてもよい。
【０１８１】
また、上記実施形態では、ソース／ドレイン領域を、低濃度不純物領域と高濃度不純物領域とによって構成したが、本発明はこれに限らず、低濃度不純物領域を有しないソース／ドレイン領域に適用することも可能である。
【０１８２】
また、上記第１および第２実施形態と、第３実施形態と、第４実施形態とでは、それぞれ、半導体基板（ウェル領域）とソース／ドレイン領域との接合界面を跨ぐ領域と、サイドウォール絶縁膜と、チャネル領域およびゲート絶縁膜とにフッ素を導入した例を示したが、本発明はこれに限らず、半導体基板（ウェル領域）とソース／ドレイン領域との接合界面を跨ぐ領域と、サイドウォール絶縁膜と、ゲート絶縁膜とチャネル領域との界面およびゲート絶縁膜との全てにフッ素を導入するようにしてもよい。また、半導体基板（ウェル領域）とソース／ドレイン領域との接合界面を跨ぐ領域と、サイドウォール絶縁膜と、ゲート絶縁膜とチャネル領域との界面およびゲート絶縁膜と、のうちのいずれか２つにフッ素を導入するようにしてもよい。また、半導体基板（ウェル領域）とソース／ドレイン領域との接合界面を跨ぐ領域と、サイドウォール絶縁膜との両方に、フッ素または炭素のいずれか一方を導入するようにしてもよい。
【図面の簡単な説明】
【０１８３】
【図１】本発明の第１実施形態による半導体装置を示した断面図である。
【図２】ｐｎ接合近傍へのフッ素イオンの注入量と、ｐｎ接合近傍に生じる寄生容量との関係を示す相関図である。
【図３】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】図１に示した本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】ｐｎ接合近傍へのフッ素イオンの注入量と、ｐチャネルＭＯＳトランジスタのしきい値電圧との関係を示す相関図である。
【図１３】本発明の第２実施形態による半導体装置を示した断面図である。
【図１４】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１６】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１７】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１８】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１９】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２０】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２１】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２２】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２３】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２４】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２５】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２６】図１３に示した本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２７】本発明の第３実施形態による半導体装置を示した断面図である。
【図２８】図２７に示した本発明の第３実施形態による半導体装置のＭＯＳトランジスタ周辺の拡大図である。
【図２９】フッ素イオンを注入した場合と、注入しない場合とにおける、ゲート電極の周辺長とゲート電極−ソース／ドレイン間に生じるオーバーラップ容量との関係を示す相関図である。
【図３０】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３１】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３２】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３３】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３４】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３５】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３６】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３７】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３８】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３９】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４０】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４１】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４２】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４３】図２７に示した本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４４】本発明の第４実施形態による半導体装置を示した断面図である。
【図４５】図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４６】図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４７】図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４８】図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４９】図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５０】図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５１】図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５２】図４４に示した本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５３】フッ素イオンのドーズ量とＰＭＯＳＦＥＴのＮＢＴＩ寿命との関係を示す相関図である。
【図５４】電圧の印加時間としきい値電圧の変化量との関係を示した相関図である。
【符号の説明】
【０１８４】
１  ｎ型単結晶シリコン基板（第１導電型の半導体領域）
１ａ、２１ａ、２１ｂ、４１ａ、４１ｂ、６１ａ、６１ｂ  チャネル領域
３、２３、４３、６３  ゲート絶縁膜
４、２４ａ、２４ｂ、４４ａ、４４ｂ、６４ａ、６４ｂ  ゲート電極
５、２５、３５、６５、７５  ソース／ドレイン領域（不純物領域）
５ａ、２５ａ、３５ａ、４５ａ、５５ａ、６５ａ、７５ａ  低濃度不純物領域
５ｂ、２５ｂ、３５ｂ、４５ｂ、５５ｂ、６５ｂ、７５ｂ  高濃度不純物領域
６、２６ａ、２６ｂ、５７  フッ素領域
７、２７、４６、６６  サイドウォール絶縁膜
１０、３０、４９、６８  層間絶縁膜
１４ａ、７３  ｐウェル領域（半導体領域）
１４ｂ、７４  ｎウェル領域（半導体領域）
２１、４１、６１  ｐ型単結晶シリコン基板
４５、５５  ソース／ドレイン領域
５２ａ  ｐウェル領域
５２ｂ  ｎウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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