(57)【要約】【課題】ライトイネーブル出力フローティング時間ｔ１及び、入力データセットアップ時間ｔ２のタイミングを気にせずに、ライトアクセスを短縮する。【解決手段】データ入出力コモンのメモリデバイスの読み出し中の書き込み回路において、ライトイネーブルの立ち下がり時に直前の読み出しデータを保持する手段と、該保持データと入力データとの論理レベルの一致を見る一致回路とを具備し、保持データと入力データとの論理レベルが一致していれば、入力をメモリデバイス内部へ入力データとして伝播し、不一致であれば、入力データを所定の時間待たせて入力データとして伝播させるものである。【選択図】　　図１
2004086969.tif 000002
【特許請求の範囲】
【請求項１】
データ入出力コモンのメモリデバイスの読み出し中の書き込み回路において、
ライトイネーブルの立ち下がり時に直前の読み出しデータを保持する手段と、該保持データと入力データとの論理レベルの一致を見る一致回路とを具備し、保持データと入力データとの論理レベルが一致していれば、入力をメモリデバイス内部へ入力データとして伝播し、不一致であれば、入力データを所定の時間待たせて入力データとして伝播させることを特徴とするデータ競合回避回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ入出力コモンのメモリデバイスの読み出し、書き込み回路のデータ競合を回避する回路方式に関する。
【０００２】
【従来の技術】
図３は従来のデータ入出力コモンのメモリデバイスであるＳＲＡＭの書き込みタイミング波形の１例を示している。
また、図３はアウトプットイネーブル、ロウレベル固定での書き込みタイミングを示している。
まず書き込む番地のアドレスを選択し、チップイネーブルとライトイネーブルをロウレベルにして書き込み可の状態にする。次に、ライトイネーブル出力フローティング時間ｔ１だけ待って、入力データをセット、ライトイネーブルを再びハイレベルに戻して入力データホールド時間ｔ３だけ待って書き込み動作は終了する。
【０００３】
【発明が解決しようとする課題】
しかしながら上記の書き込みタイミングでは、入力データと出力データの競合を避ける為、ライトイネーブル出力フローティング時間ｔ１だけ待つ必要があり、アウトプットイネーブルロウ固定でＳＲＡＭを使用する際には、ライトパルス幅ｔ４は以下の式を満足必要がある。
【０００４】
ライトパルス幅ｔ４＞＝入力データセットアップ時間ｔ２＋ライトイネーブル出力フローティング時間ｔ１　　　　　　　　　　　・・・（１）
【０００５】
従って、入力と出力が同一のデータであるような場合でもライトイネーブル出力フローティング時間ｔ１、通常数１０ｎｓ程度、を加味する必要があり、高速アクセスの妨げになっていた。
また、出力データに対して、相反する論理レベルのデータを入力した場合、過大な電流がデバイス内部へ流入し、消費電流の増大或いは、ラッチアップ等デバイスの破壊に至るという問題があり、タイミング設計には注意を要していた。
【０００６】
本発明は上記問題点を解決するためになされたものであり、その目的とするところは、アウトプットイネーブルロウレベル固定での書き込みサイクルにおいて、ライトイネーブル出力フローティング時間ｔ１及び、入力データセットアップ時間ｔ２のタイミングを気にすることなくタイミング設計でき、また、出力データと入力データが同一の場合のライトアクセスを短縮することにある。
【０００７】
【課題を解決するための手段】
データ入出力コモンのメモリデバイスの読み出し中の書き込み回路において、ライトイネーブルの立ち下がり時に直前の読み出しデータを保持する手段と、該保持データと入力データとの論理レベルの一致を見る一致回路とを具備し、保持データと入力データとの論理レベルが一致していれば、入力をメモリデバイス内部へ入力データとして伝播し、不一致であれば、入力データを所定の時間待たせて入力データとして伝播させることを特徴とするデータ競合回避回路である。
【０００８】
【発明の実施の形態】
以下、本発明の実施例を図に基づいて説明する。図１は本発明による実施例の構成ブロック図である。図中のｎ１、ｎ２はｎＭＯＳのＦＥＴ、ｐ１、ｐ２はｐＭＯＳのＦＥＴ、ｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉｎｖ４、ｉｎｖ５、ｉｎｖ６はそれぞれ論理インバータゲート、ｎｏｒ１、ｎｏｒ２はそれぞれ論理ノアゲート、ｎａｎｄ１、ｎａｎｄ２、ｎａｎｄ３はそれぞれ論理ナンドゲートを示している。また、ＳＲＡＭデバイス入出力はＳＲＡＭの入出力コモン端子へ接続され、システムバスはシステム上でＳＲＡＭの入出力コモン端子へ接続されるバスを示している。ライトイネーブル信号は、システム制御用のライトイネーブル端子を示しており、ＳＲＡＭのライトイネーブル端子ヘ接続されている。
【０００９】
以上の接続状況にて、図１の実施例の動作を図２　本発明のＳＲＡＭ書き込みサイクルのタイミングチャートを用いて説明する。まず、ノード３、ライトイネーブル端子がハイレベル即ち、読み出し動作の時、図１中の論理ゲートｎｏｒ１の出力はロウレベルとなりｎＭＯＳのＦＥＴ、ｎ１及びｐＭＯＳのＦＥＴ、ｐ１がオンとなりノード１、ＳＲＡＭデバイス入出力とノード２システムバスとが接続され、ＳＲＡＭデバイスの出力データをシステムバス上に伝播させ読み出し動作を行う。この時、２読み出しデータ取り込みスイッチのｐ２、ｎ２のＦＥＴがオフし、ノード１、ＳＲＡＭデバイス入出力は、ノード４には接続されず、ノード５のレベルがハイレベル、ロウレベルのいずれであっても図１中のＩＮＶ６の出力のノード６にはハイレベルが出力されている。図２中では、ライトイネーブル（ノード３）がハイレベルの区間を示している。
【００１０】
次に、上記ライトイネーブル端子がハイレベルからロウレベルへ遷移した場合を考える。ノード３、即ちライトイネーブル端子がロウレベルとなるから、２読み出しデータ取り込みスイッチ内のｐ２、ｎ２がオンしノード１のＳＲＡＭデバイス入出力をノード４に伝播する。この時、ノード２のシステムバス上にノード１、ＳＲＡＭデバイス入出力と同じレベルのデータが伝播されていれば、ノード６はハイレベルのままで、ノード２、システムバス上の書き込みデータはそのまま、ノード１、ＳＲＡＭデバイス入出力へ伝播されＳＲＡＭへの書き込み動作を行う。
【００１１】
ここで、従来よりの問題点であった出力データに対して、相反する論理レベルのデータを入力した場合を図２で説明する。前サイクル出力データがハイレベルで入力データにロウレベルを準備したとすると、図２に示されるとおり、ノード６には一旦所定の時間ロウレベルが出力され、該区間でｎ１、ｐ１がオフし所定の時間、ノード２、システムバスのデータを、ノード１ＳＲＡＭデバイス入出力へその伝播を禁止する。図１中のノード５は、ｎａｎｄ２の出力であり、該出力がハイレベルからロウレベルへ遷移した時に、図２に示されるようにノード６に一担ロウレベルを出力させる。
即ち、該時間を図３中のライトイネーブル出力フローティング時間ｔ１に設定すれば、ライトイネーブル出力フローティング時間ｔ１及びデータセットアップ時間ｔ２を考慮する事無くタイミングの設計が可能である。
図２は、直前の読み出しサイクルにて、ハイレベル読み出しておき、当該サイクルにおいてロウレベルを書込む場合の本発明によるタイミングチャートを示している。
入力データは書き込みサイクルの始まり即ち、ライトイネーブル信号のち下がりと同時の入力が可能で、図３中のライトイネーブル出力フローティング時間ｔ１を気にする事なくタイミング設計が可能である。
【００１２】
【発明の効果】
以上詳細に説明したように、本発明によれば、データ入出力コモンのメモリデバイスの読み出し中の書き込み回路において、ライトイネーブルの立ち下がり時に直前の読み出しデータを保持する手段と、該保持データと入力データとの論理レベルの一致を見る一致回路とを具備し、保持データと入力データとの論理レベルが一致していれば、入力をメモリデバイス内部へ入力データとして伝播し、不一致であれば、入力データを所定の時間待たせて入力データとして伝播させるようにしたので、アウトプットイネーブルロウレベル固定での書き込みサイクルにおいてライトイネーブル出力フローティング時間ｔ１及び、入力データセットアップ時間ｔ２のタイミングを気にする事なくタイミング設計が可能である。
また、出力データと入力データが同一の場合のライトアクセスの短縮ができる。
【図面の簡単な説明】
【図１】本発明のデータ競合回避回路
【図２】本発明のＳＲＡＭ書き込みサイクルのタイミングチャート
【図３】従来のＳＲＡＭ書き込みサイクルのタイミングチャート
【符号の説明】
１　読み出し、書き込み選択スイッチ
２　読み出しデータ取り込みスイッチ
３　読み出しデータラッチ回路
４　ＳＲＡＭ出力データ、入力データ一致回路
５　ワンショットパルス発生回路
ｎ１、ｎ２　ｎＭＯＳのＦＥＴ
ｐ１、ｐ２　ｐＭＯＳのＦＥＴ
ｉｎｖ１、ｉｎｖ２、ｉｎｖ３、ｉｎｖ４、ｉｎｖ５、ｉｎｖ６　論理インバータゲート
ｎｏｒ１、ｎｏｒ２　論理ノアゲート
ｎａｎｄ１、ｎａｎｄ２、ｎａｎｄ３　論理ナンドゲート
【図１】
2004086969.tif 000003
【図２】
2004086969.tif 000004
【図３】
2004086969.tif 000005