(57)【要約】【課題】本発明は、ゲインセルタイプのメモリセルを使用した半導体記憶装置において、リテンション特性の向上と動作電圧の低電圧化とが達成できることを特徴とする。【解決手段】書き込みビット線ＷＢＬと電荷蓄積ノード３との間にソース・ドレイン間の電流通路が挿入され、ゲートが書き込みワード線ＷＷＬに接続されたＰチャネルトランジスタからなる書き込みトランジスタ１と、読み出しソース線ＶＳＲにソース・ドレイン間の電流通路の一端が接続され、ゲートが上記電荷蓄積ノード３に接続されたＮチャネルトランジスタからなる電荷蓄積トランジスタ２と、電荷蓄積トランジスタ２のソース・ドレイン間の電流通路の他端と読み出しビット線ＲＢＬとの間にソース・ドレイン間の電流通路が挿入され、ゲートが読み出しワード線ＲＷＬに接続された読み出しトランジスタ５とを具備している。【選択図】    図１
2004265944.tif 000002
【特許請求の範囲】
【請求項１】
書き込みデータが与えられる第１のノードと電荷蓄積ノードとの間にソース・ドレイン間の電流通路が挿入され、データの書き込み期間に導通状態にされ、閾値電圧の絶対値が第１の値を有する第１のトランジスタと、
読み出し電位が与えられる第２のノードにソース・ドレイン間の電流通路の一端が接続され、ゲートが上記電荷蓄積ノードに接続され、閾値電圧の絶対値が上記第１の値よりも小さな第２の値を有する第２のトランジスタと、
上記第２のトランジスタのソース・ドレイン間の電流通路の他端とデータが読み出される第３のノードとの間にソース・ドレイン間の電流通路が挿入され、データの読み出し期間に導通状態にされる第３のトランジスタ
とを具備したことを特徴とする半導体記憶装置。
【請求項２】
前記第１のトランジスタがＰチャネルのトランジスタであり、かつ前記第２、第３のトランジスタがそれぞれＮチャネルのトランジスタであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１、第２及び第３のトランジスタがそれぞれＮチャネルのトランジスタであることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１、第２及び第３のトランジスタがそれぞれＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）上に形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記第１、第２及び第３のトランジスタがそれぞれバルクシリコン上に形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記第１、第２のトランジスタが形成されている基板の不純物濃度を調整することで、前記第１のトランジスタの閾値電圧の絶対値が第１の値を有するようにされ、かつ前記第２のトランジスタ閾値電圧の絶対値が第１の値よりも小さな第２の値を有するようにされていることを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記第１、第２のトランジスタのゲート絶縁膜の膜厚を調整することで、前記第１のトランジスタの閾値電圧の絶対値が第１の値を有するようにされ、かつ前記第２のトランジスタ閾値電圧の絶対値が第１の値よりも小さな第２の値を有するようにされていることを特徴とする請求項３記載の半導体記憶装置。
【請求項８】
前記第１、第２のトランジスタのトランジスタサイズを調整することで、前記第１のトランジスタの閾値電圧の絶対値が第１の値を有するようにされ、かつ前記第２のトランジスタ閾値電圧の絶対値が第１の値よりも小さな第２の値を有するようにされていることを特徴とする請求項３記載の半導体記憶装置。
【請求項９】
前記トランジスタサイズはトランジスタのチャネル幅であることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記トランジスタサイズはトランジスタのチャネル長であることを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
前記第１、第２のトランジスタが形成されている基板に印加される基板バイアス電位を調整することで、前記第１のトランジスタの閾値電圧の絶対値が第１の値を有するようにされ、かつ前記第２のトランジスタ閾値電圧の絶対値が第１の値よりも小さな第２の値を有するようにされていることを特徴とする請求項３記載の半導体記憶装置。
【請求項１２】
データの読み出し期間に、前記第２のノードが基準電位に設定されることを特徴とする請求項１記載の半導体記憶装置。
【請求項１３】
データの読み出し期間以外の動作期間に、前記第２のノードが中間電位もしくは浮遊状態に設定されることを特徴とする請求項１記載の半導体記憶装置。
【請求項１４】
データの書き込み期間に、前記第２のノードが基準電位に設定されることを特徴とする請求項１記載の半導体記憶装置。
【請求項１５】
前記第１のノードが書き込みビット線に接続され、前記第１のトランジスタのゲートが書き込みワード線に接続され、前記第２のノードが読み出しソース線に接続され、前記第３のノードが読み出しビット線に接続され、前記第３のトランジスタのゲートが読み出しワード線に接続されることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ダイナミック型の半導体記憶装置に係り、特にメモリセル自体に増幅機能を有するゲインセルタイプのメモリセルを使用した半導体記憶装置に関する。
【０００２】
【従来の技術】
ＬＳＩの高機能化が進み、１個の半導体チップ上にＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ビデオ処理回路、アナログ回路、専用ロジック回路等をＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と共に混載したシステムＬＳＩが開発されている。このようなシステムＬＳＩでは、チップ全体でＲＡＭが占める割合が年々大きくなっている。
【０００３】
一方、次世代のシステムＬＳＩではさらなる低消費電力化が要求され、混載されるＲＡＭも低電圧で動作させる必要がある。
【０００４】
ＲＡＭには、データをスタティックに記憶するＳＲＡＭとダイナミックに記憶するＤＲＡＭとがあり、一般にＳＲＡＭに比べてＤＲＡＭの方が素子数が少なく高集積化に適している。
【０００５】
低電圧動作が可能なＤＲＡＭに使用されるメモリセルとして、従来では、非特許文献１に記載されているゲインセルタイプのものが知られている。
【０００６】
このメモリセルは、図１２の等価回路図に示されるように３個のＮチャネルトランジスタによって構成されている。
【０００７】
データ書き込みの際には、書き込みワード線ＷＷをオンにして書き込みデータ線ＷＤから書き込みデータに対応した電圧を書き込みトランジスタＱ１を介して電荷蓄積トランジスタＱ２のゲートに与えることで書き込みが行われる。書き込まれたデータは、読み出しワード線ＲＷをオンにすることにより、読み出しトランジスタＱ３を介して読み出しデータ線ＲＤに読み出される。データ読み出し時に、電荷蓄積トランジスタＱ２のゲート電圧が高ければ、電荷蓄積トランジスタＱ２及び読み出しトランジスタＱ３がともに導通するので、予め高い電圧に充電されている読み出しデータ線ＲＤは０Ｖに向かって放電される。もし、電荷蓄積トランジスタＱ２のゲート電圧が０Ｖと低ければ、電荷蓄積トランジスタＱ２は非導通のため読み出しデータ線ＲＤは高電圧のままである。この読み出しデータ線ＲＤの電圧を検出することでデータが弁別される。データの記憶保持には電荷蓄積トランジスタＱ２のゲート容量が利用される。
【０００８】
ところで、図１２に示される従来のメモリセルでは、３個のトランジスタＱ１〜Ｑ３の閾値電圧を積極的に異ならせるようにしてはおらず、実質的に全て同じ値となるように製造されている。従って、メモリセルの動作電圧を低くするためには、低いゲート電圧でも電荷蓄積トランジスタＱ２が導通するように、全てのトランジスタの閾値電圧を低く設定する必要がある。
【０００９】
しかし、書き込みトランジスタＱ１の閾値電圧が低いと、このトランジスタＱ１が非導通状態のときに、電荷蓄積トランジスタＱ２のゲートから書き込みデータ線ＷＤへのリーク電流が増加し、データのリテンション特性が低下する。
【００１０】
リテンション特性を向上させるためには全てのトランジスタの閾値電圧を高く設定することが必要である。しかし、このようにすると電荷蓄積トランジスタＱ２はゲート電圧が高くないと導通しなくなるので、今度は動作電圧が高くなってしまう。
【００１１】
【非特許文献１】
伊藤清男著「アドバンスト  エレクトロニクス  シリーズＩ−９  超ＬＳＩメモリ」培風館、１９９４年１１月５日、ｐ１２−１４、図１．１０（ａ）
【００１２】
【発明が解決しようとする課題】
このように従来のゲインセルタイプのＤＲＡＭは、リテンション特性の向上と動作電圧の低電圧化とを同時に達成できないという問題がある。
【００１３】
この発明は上記のような事情を考慮してなされたものであり、その目的は、リテンション特性の向上と動作電圧の低電圧化とを達成することができる半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明の半導体記憶装置は、書き込みデータが与えられる第１のノードと電荷蓄積ノードとの間にソース・ドレイン間の電流通路が挿入され、データの書き込み期間に導通状態にされ、閾値電圧の絶対値が第１の値を有する第１のトランジスタと、読み出し電位が与えられる第２のノードにソース・ドレイン間の電流通路の一端が接続され、ゲートが上記電荷蓄積ノードに接続され、閾値電圧の絶対値が上記第１の値よりも低い第２の値を有する第２のトランジスタと、上記第２のトランジスタのソース・ドレイン間の電流通路の他端とデータが読み出される第３のノードとの間にソース・ドレイン間の電流通路が挿入され、データの読み出し期間に導通状態にされる第３のトランジスタとを具備したことを特徴とする。
【００１５】
第１のトランジスタはＰチャネルのトランジスタであり、かつ第２、第３のトランジスタはそれぞれＮチャネルのトランジスタであってもよい。
【００１６】
第１、第２及び第３のトランジスタはそれぞれＮチャネルのトランジスタであってもよい。
【００１７】
第１、第２及び第３のトランジスタはそれぞれＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）上に形成されていてもよい。
【００１８】
第１、第２及び第３のトランジスタはそれぞれバルクシリコン上に形成されていてもよい。
【００１９】
第１、第２のトランジスタが形成されている基板の不純物濃度を調整することで、第１のトランジスタの閾値電圧の絶対値が第１の値を有するようにされ、かつ第２のトランジスタ閾値電圧の絶対値が第１の値よりも低い第２の値を有するようにされていてもよい。
【００２０】
第１、第２のトランジスタのゲート絶縁膜の膜厚を調整することで、第１のトランジスタの閾値電圧の絶対値が第１の値を有するようにされ、かつ第２のトランジスタ閾値電圧の絶対値が第１の値よりも低い第２の値を有するようにされていてもよい。
【００２１】
第１、第２のトランジスタのトランジスタサイズを調整することで、第１のトランジスタの閾値電圧の絶対値が第１の値を有するようにされ、かつ第２のトランジスタ閾値電圧の絶対値が第１の値よりも低い第２の値を有するようにされていてもよい。この場合のトランジスタサイズはトランジスタのチャネル幅もしくはチャネル長である。
【００２２】
第１、第２のトランジスタが形成されている基板に印加される基板バイアス電位を調整することで、第１のトランジスタの閾値電圧の絶対値が第１の値を有するようにされ、かつ第２のトランジスタ閾値電圧の絶対値が第１の値よりも低い第２の値を有するようにされていてもよい。
【００２３】
データの読み出し期間に、第２のノードが基準電位に設定されてもよい。
【００２４】
データの読み出し期間以外の動作期間に、第２のノードは中間電位もしくは浮遊状態に設定されてもよい。
【００２５】
データの書き込み期間に、第２のノードが基準電位に設定されてもよい。
【００２６】
第１のノードは書き込みビット線に接続され、第１のトランジスタのゲートは書き込みワード線に接続され、第２のノードは読み出しソース線に接続され、第３のノードは読み出しビット線に接続され、第３のトランジスタのゲートは読み出しワード線に接続されていてもよい。
【００２７】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により詳細に説明する。
【００２８】
（第１の実施形態）
図１は、この発明の第１の実施形態に係る半導体記憶装置で使用されるメモリセルの等価回路図を示している。書き込みビット線ＷＢＬ（第１のノード）には、Ｐチャネルのトランジスタからなる書き込みトランジスタ（第１のトランジスタ）１のソース・ドレイン間の電流通路の一端が接続されている。書き込みトランジスタ１のゲートには書き込みワード線ＷＷＬが接続され、書き込みトランジスタ１のソース・ドレイン間の電流通路の他端には、Ｎチャネルのトランジスタからなる電荷蓄積トランジスタ（第２のトランジスタ）２のゲートが接続されている。電荷蓄積トランジスタ２のゲートは電荷蓄積ノード３となるものであり、この電荷蓄積ノード３と接地電位Ｖｓｓのノード（基準電位ノード）との間には、電荷蓄積トランジスタ２のゲート容量などからなる電荷蓄積キャパシタ４が接続されている。また、電荷蓄積トランジスタ２のソース・ドレイン間の電流通路の一端には読み出しソース線ＶＳＲ（第２のノード）が接続されている。電荷蓄積トランジスタ２のソース・ドレイン間の電流通路の他端には、Ｎチャネルのトランジスタからなる読み出しトランジスタ（第３のトランジスタ）５のソース・ドレイン間の電流通路の一端が接続されている。読み出しトランジスタ５のソース・ドレイン間の電流通路の他端には読み出しビット線ＲＢＬ（第３のノード）が接続され、ゲートには読み出しワード線ＲＷＬが接続されている。
【００２９】
一般に、Ｎチャネルトランジスタは正極性の閾値電圧値を有し、Ｐチャネルトランジスタは負極性の閾値電圧値を有しており、かつＮチャネルトランジスタの閾値電圧の絶対値はＰチャネルトランジスタの閾値電圧の絶対値よりも小さい。従って、Ｎチャネルトランジスタからなる電荷蓄積トランジスタ２及び読み出しトランジスタ５それぞれの閾値電圧の絶対値は、Ｐチャネルトランジスタからなる書き込みトランジスタ１の閾値電圧の絶対値よりも小さい。
【００３０】
次に、図１に示すメモリセルの動作を図２及び図３のタイミングチャートを用いて説明する。
【００３１】
図２はデータ書き込み動作（Ｗｒｉｔｅ）期間のタイミングチャートを示している。なお、図２中、Ｖｄｄは電源電位を示し、｜Ｖｔｐ｜は書き込みトランジスタ１の閾値電圧の絶対値を示している。
【００３２】
データの書き込み時には、書き込みビット線ＷＢＬには書き込みデータに応じて電源電位Ｖｄｄまたは接地電位Ｖｓｓが与えられ、書き込みワード線ＷＷＬには接地電位Ｖｓｓよりも｜Ｖｔｐ｜以上低い電位、例えばＶｓｓ−｜Ｖｔｐ｜の電位が与えられる。この時、読み出しワード線ＲＷＬ、読み出しビット線ＲＢＬ及び読み出しソース線ＶＳＲにはそれぞれ接地電位Ｖｓｓが与えられる。書き込みワード線ＷＷＬにＶｓｓ−｜Ｖｔｐ｜なる電位が与えられることで、書き込みトランジスタ１が導通し、書き込みビット線ＷＢＬに与えられた書き込みデータに応じた電位が電荷蓄積ノード３に供給される。すなわち、書き込みデータに応じた電位が電源電位Ｖｄｄの場合には、この電位Ｖｄｄが電荷蓄積ノード３に供給され、電荷蓄積キャパシタ４がＶｄｄに充電される。他方、書き込みデータに応じた電位が接地電位Ｖｓｓの場合には、電荷蓄積キャパシタ４は接地電位Ｖｓｓに放電される。
【００３３】
データの書き込みが終了すると、書き込みワード線ＷＷＬには電源電位Ｖｄｄが与えられて、書き込みトランジスタ１は非導通状態となる。この時、書き込みビット線ＷＢＬには接地電位Ｖｓｓが与えられる。また、読み出しソース線ＶＳＲには、接地電位Ｖｓｓよりは高くかつ電源電位Ｖｄｄよりは低い中間電位Ｖｍｍが与えられるか、または電位的にフローティング状態（浮遊状態）にされる。
【００３４】
図３はデータ読み出し動作（Ｒｅａｄ）期間のタイミングチャートを示している。データの読み出し時は、読み出しワード線ＷＷＬ及び読み出しビット線ＲＢＬに電源電位Ｖｄｄが与えられる。この時、書き込みワード線ＷＷＬにも電源電位Ｖｄｄが与えられ、書き込みビット線ＷＢＬ及び読み出しソース線ＶＳＲにはそれぞれ接地電位Ｖｓｓが与えられる。書き込みワード線ＷＷＬに電源電位Ｖｄｄが与えられることで、書き込みトランジスタ１は非導通状態となる。さらに、読み出しワード線ＲＷＬに電源電位Ｖｄｄが与えられることで、読み出しトランジスタ５が導通する。ここで、電荷蓄積トランジスタ２の導通／非導通は、電荷蓄積ノード３の電位に応じて決まる。すなわち、電荷蓄積ノード３の電位がＶｄｄであれば、電荷蓄積トランジスタ２が導通し、電源電位Ｖｄｄにされている読み出しビット線ＲＢＬの電位が読み出しソース線ＶＳＲの電位である接地電位Ｖｓｓに放電される。他方、電荷蓄積ノード３の電位が接地電位Ｖｓｓであれば、電荷蓄積トランジスタ２は非導通となり、電源電位Ｖｄｄにされている読み出しビット線ＲＢＬの電位はＶｄｄのまま維持される。そして、データ読み出し期間に、読み出しビット線ＲＢＬの電位を検出することでデータが弁別される。
【００３５】
データの読み出しが終了すると、読み出しワード線ＲＷＬに接地電位Ｖｓｓが与えられ、読み出しトランジスタ５が非導通状態となる。また、読み出しソース線ＶＳＲには、接地電位Ｖｓｓよりは高くかつ電源電位Ｖｄｄよりは低い中間電位Ｖｍｍが与えられるか、または電位的にフローティング状態にされる。
【００３６】
上記第１の実施形態の半導体記憶装置では、データ書き込みトランジスタ１として閾値電圧の絶対値の大きなＰチャネルトランジスタを用いている。このため、データ書き込みトランジスタ１が非導通状態にされるデータ読み出し時に、このデータ書き込みトランジスタ１を介して、電荷蓄積ノード３から書き込みビット線ＷＢＬに流れるリーク電流を削減することができ、リテンション特性の向上を図ることができる。
【００３７】
さらに、上記第１の実施形態の半導体記憶装置では、電荷蓄積トランジスタ２として閾値電圧の絶対値の小さなＮチャネルトランジスタを用いている。このため、電荷蓄積トランジスタ２は低いゲート電圧でも十分に導通し、データ読み出しトランジスタ５が導通状態にされるデータ読み出し期間に、電源電位Ｖｄｄの値が低い場合でも電荷蓄積トランジスタ２は十分に動作するので、電源電位Ｖｄｄの値を低くして動作電圧の低下を図ることができる。
【００３８】
ところで、上記第１の実施形態の半導体記憶装置では、電荷蓄積キャパシタ４として電荷蓄積トランジスタ２のゲート容量を用いている。従って、データ書き込み期間中及びデータ読み出し期間中は、電荷蓄積キャパシタ４で充放電が行われるように、電荷蓄積トランジスタ２のソース・ドレイン間の電流通路の一端、つまり読み出しソース線ＶＳＲに接続されている側は接地電位Ｖｓｓに設定する必要がある。
【００３９】
しかし、データ書き込み期間以外及びデータ読み出し期間以外の期間では、電荷蓄積キャパシタ４からのリーク電流はできるだけ少なくしなければならない。そこで、上記第１の実施形態の半導体記憶装置では、データ書き込み期間以外及びデータ読み出し期間以外の期間では、読み出しソース線ＶＳＲに中間電位Ｖｍｍを与えるか、または電位的にフローティング状態にしている。中間電位Ｖｍｍを与える場合には、接地電位Ｖｓｓを与える場合と比較し、電荷蓄積トランジスタ２のゲートと読み出しソース線ＶＳＲとの間の電位差が小さくなり、両者間に生じるリーク電流が削減される。他方、読み出しソース線ＶＳＲを電位的にフローティング状態にすると、原理的には、電荷蓄積トランジスタ２のゲートと読み出しソース線ＶＳＲとの間にはリーク電流が流れなくなる。
【００４０】
すなわち、データ書き込み期間以外及びデータ読み出し期間以外の期間に、読み出しソース線ＶＳＲに中間電位Ｖｍｍを与えるか、または電位的にフローティング状態にすることで、電荷蓄積トランジスタ２のゲートと読み出しソース線ＶＳＲとの間に生じるリーク電流を削減する、もしくはリーク電流が流れないようすることができ、リテンション特性のさらなる向上を図ることができる。
【００４１】
図４は、Ｐチャネルトランジスタ（ＰＭＯＳ）とＮチャネルトランジスタ（ＮＭＯＳ）の一般的なゲートリーク特性を示している。図中、横軸はゲート・ソース間電圧Ｖｇｓ（Ｖ）を示し、縦軸はゲート電流密度｜Ｉｇ｜（Ａ／ｃｍ２  ）を示している。なお、両特性は、ＰＭＯＳとＮＭＯＳのゲート絶縁膜の膜厚が互いに等しい場合の例を示している。
【００４２】
例えば、図中の丸印で示すようにゲート・ソース間電圧Ｖｇｓの絶対値が１（Ｖ）の場合、ＰＭＯＳのゲートリーク電流に比べてＮＭＯＳのゲートリーク電流は非常に（１桁以上）大きい。
【００４３】
従って、データ書き込み期間以外及びデータ読み出し期間以外の期間に、読み出しソース線ＶＳＲに中間電位Ｖｍｍを与えるか、または電位的にフローティング状態にして、Ｎチャネルトランジスタからなる電荷蓄積トランジスタ２のゲートと読み出しソース線ＶＳＲとの間に生じるリーク電流を削減する、もしくはリーク電流が流れないようにすることは、リテンション特性の向上を図る上で非常に有効である。
【００４４】
図５は図１に示すメモリセルのパターン平面図であり、図６は図５中のＡ−Ａ´線に沿った素子構造を示す断面図である。なお、図６ではトランジスタのゲート配線層よりも下の構造のみを示し、ゲート配線層よりも上の構造については図示を省略している。
【００４５】
図６に示すように、基板として例えばＰ型のシリコン半導体基板（Ｐ−Ｓｕｂ）１１が用いられる。このＰ型基板１１はＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）上に形成されていてもよく、またはバルクシリコン上に形成されていてもよい。Ｐ型基板１１にはＮウエル領域（Ｎ−Ｗｅｌｌ）１２とＰウエル領域（Ｐ−Ｗｅｌｌ）１３とが互いに接して形成されている。Ｎウエル領域１２とＰウエル領域１３の境界は符号１４で示されている。Ｎウエル領域１２には、書き込みトランジスタ１のソース、ドレイン領域となるＰ＋型拡散領域１５、１５が形成されている。そして、上記Ｐ＋型拡散領域１５、１５相互間のＮウエル領域１２表面上には、ゲート絶縁膜１６を介して書き込みトランジスタ１のゲート配線層１７が形成されている。
【００４６】
一方、Ｐウエル領域１３には、電荷蓄積トランジスタ２及び読み出しトランジスタ５のソース、ドレイン領域となるＮ＋型拡散領域１８、１８、１８が形成されている。そして、上記一対のＮ＋型拡散領域１８、１８相互間のＰウエル領域１３表面上には、ゲート絶縁膜１９を介して電荷蓄積トランジスタ２のゲート配線層２０が形成され、上記一対のＮ＋型拡散領域１８、１８相互間のＰウエル領域１３表面上には、ゲート絶縁膜１９を介して電荷蓄積トランジスタ５のゲート配線層２１が形成されている。上記ゲート配線層１７、２０、２１はそれぞれ例えば多結晶シリコン層によって構成されている。
【００４７】
電荷蓄積ノード３は、書き込みトランジスタ１のソース、ドレイン領域となる一方のＰ＋型拡散領域１５と、電荷蓄積トランジスタ２のゲート配線層２０との間に連続的に形成されたＰ＋型及びＮ＋型の拡散層２２によって構成されている。
【００４８】
また、図５に示すように、例えば多結晶シリコン層によって構成された３つの配線層２３、２４、２５が横方向に延長しかつ平行に形成されている。上記３つの配線層２３、２４、２５のうち中央に位置する配線層２３は図１中の書き込みワード線ＷＷＬに相当し、この配線層２３はコンタクト２６を介して書き込みトランジスタ１のゲート配線層１７と電気的に接続されている。配線層２４は図１中の読み出しワード線ＲＷＬに相当し、この配線層２４はコンタクト２７を介して読み出しトランジスタ５のゲート配線層２１と電気的に接続されている。さらに、配線層２５は図１中の読み出しソース線ＶＳＲに相当し、この配線層２５はコンタクト２８を介して電荷蓄積トランジスタ２のソースまたはドレインとなるＮ＋型拡散領域１８と、電荷蓄積キャパシタ４の基板となるＮウエル領域１２とに接続されている。
【００４９】
さらに上記３つの配線層２３、２４、２５と直交する方向に延長して、例えば多結晶シリコン層によって構成された２つの配線層２９、３０が平行に形成されている。この２つの配線層２９、３０と上記３つの配線層２３、２４、２５とは、その間に設けられた層間絶縁膜によって互いに絶縁分離されている。配線層２９は図１中の書き込みビット線ＷＢＬに相当し、この配線層２９はビア（ＶＩＡ）３１を介して書き込みトランジスタ１のソースまたはドレインとなるＰ＋型拡散領域１５と電気的に接続されている。配線層３０は図１中の読み出しビット線ＲＢＬに相当し、この配線層３０はビア３２を介して読み出しトランジスタ５のソースまたはドレインとなるＮ＋型拡散領域１８に接続されている。
【００５０】
ここで、１ビットのデータを記憶する１個のメモリセルの領域は、図５中、符号３３で示されている。
【００５１】
図５及び図６に示すように、Ｐチャネルトランジスタからなる書き込みトランジスタ１はＮウエル領域１２内に形成され、Ｎチャネルトランジスタからなる電荷蓄積トランジスタ２及び読み出しトランジスタ５はそれぞれＰウエル領域１３内に形成されている。ここで、Ｎウエル領域１２とＰウエル領域１３は、導電型が異なるので、接して形成されていても両者間は電気的に分離されている。このようにＮウエル領域１２とＰウエル領域１３とを接して形成すれば、両者を離して形成する場合と比較して１個のメモリセルの領域３３の占有面積を小さくすることができる。もちろん、１個のメモリセルの領域３３の占有面積は多少増加するが、Ｎウエル領域１２とＰウエル領域１３とをある程度の距離だけ離して形成することもできる。
【００５２】
（第１の実施形態の変形例）
図７は第１の実施形態の変形例に係る半導体記憶装置で使用されるメモリセルの素子構造を示す断面図であり、図５のパターン平面図中のＡ−Ａ´線に沿った断面に対応している。なお、図７に示すメモリセルは図６のものとは一部の構成が異なるだけなので、図６と対応する箇所には同じ符号を付してその説明は省略し、図６と異なる箇所のみを以下に説明する。
【００５３】
図６では、Ｐ型基板１１の異なる位置にＮウエル領域１２とＰウエル領域１３とを形成する場合を説明したが、図７のものではＮウエル領域１２内にＰウエル領域１３を形成したものである。そして、Ｎウエル領域１２内には書き込みトランジスタ１が形成され、Ｐウエル領域１３内には電荷蓄積トランジスタ２と読み出しトランジスタ５とが形成される。
【００５４】
この変形例におけるメモリセル１個当たりの占有面積は、第１の実施形態のものとほぼ同様である。
【００５５】
なお、上記第１の実施形態及びその変形例において、Ｎウエル領域１２に所定の基板バイアス電位を印加することで、そこに形成されているＰチャネルトランジスタからなる書き込みトランジスタ１の閾値電圧を制御するようにしてもよい。
【００５６】
図８は、図５に示されるメモリセルを基板上に複数配置してメモリセルアレイを構成した場合のパターン平面図である。なお、図５と対応する箇所には図５中の符号と同じ符号を付してその説明は省略する。
【００５７】
図５に示される１個分のメモリセルの領域３３を図中の横方向に繰り返し配置することで１列分のメモリセルを形成し、かつ１列毎にメモリセルの領域３３の上下を反転させた状態で横方向に繰り返し配置することで複数のメモリセルが基板上に集積される。
【００５８】
（第２の実施形態）
図９は、この発明の第２の実施形態に係る半導体記憶装置で使用されるメモリセルの等価回路図を示している。この実施形態のメモリセルが図１に示す第１の実施形態のメモリセルと異なっている点は、Ｐチャネルトランジスタからなる書き込みトランジスタ１がＮチャネルトランジスタからなる書き込みトランジスタ６に変わっていることである。
【００５９】
従って、この実施形態では、メモリセル内の３個のトランジスタが全てＮチャネルトランジスタで構成されている。ただし、書き込みトランジスタ６の閾値電圧が、電荷蓄積トランジスタ２及び読み出しトランジスタ５のそれと比べて大きくなるようにされている。上記３個のトランジスタの間で上記のような閾値電圧の関係を有するようにするためには、例えば、各トランジスタが形成されている基板の不純物濃度を調整する、各トランジスタのゲート絶縁膜の膜厚を調整する、各トランジスタのサイズ、つまりチャネル幅またはチャネル長を調整する、各トランジスタが形成されている基板に印加される基板バイアス電位を調整する、等の手段のうちいずれか１つまたは複数の手段を採用すればよい。
【００６０】
上記第２の実施形態によるメモリセルの動作は先の図２及び図３を参照して説明した場合と基本的には同じであるが、書き込みワード線ＷＷＬに対して、書き込み期間には電源電位Ｖｄｄが与えられ、それ以外の期間には接地電位Ｖｓｓが与えられる点のみが異なる。
【００６１】
この第２の実施形態のメモリセルにおいても、書き込みトランジスタ２の閾値電圧が高く、電荷蓄積トランジスタ２の閾値電圧が低いので、第１の実施形態のメモリセルと同様の効果が得られる。
【００６２】
図１０は図９に示すメモリセルの素子構造を示す断面図である。なお、図１０の場合も、トランジスタのゲート配線層よりも下の構造のみを示し、ゲート配線層よりも上の構造については図示を省略している。
【００６３】
図１０に示すように、基板として例えばＰ型のシリコン半導体基板（Ｐ−Ｓｕｂ）１１が用いられる。このＰ型基板１１はＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）上に形成されていてもよく、またはバルクシリコン上に形成されていてもよい。Ｐ型基板１１には個々のメモリセルが形成されるＮウエル領域（Ｎ−Ｗｅｌｌ）４１が形成されている。Ｎウエル領域４１内には２つのＰウエル領域４２、４３が所定の距離を離して形成されている。一方のＰウエル領域４２には、書き込みトランジスタ６のソース、ドレイン領域となるＰ＋型拡散領域４４、４４が形成されている。そして、上記Ｐ＋型拡散領域４４、４４相互間のＰウエル領域４２表面上には、ゲート絶縁膜４５を介して書き込みトランジスタ６のゲート配線層４６が形成されている。
【００６４】
他方のＰウエル領域４３には、電荷蓄積トランジスタ２及び読み出しトランジスタ５のソース、ドレイン領域となるＮ＋型拡散領域１８、１８、１８が形成されている。そして、上記一対のＮ＋型拡散領域１８、１８相互間のＰウエル領域４３表面上には、ゲート絶縁膜１９を介して電荷蓄積トランジスタ２のゲート配線層２０が形成され、上記一対のＮ＋型拡散領域１８、１８相互間のＰウエル領域４３表面上には、ゲート絶縁膜１９を介して電荷蓄積トランジスタ５のゲート配線層２１が形成されている。
【００６５】
ここで、書き込みトランジスタ６の閾値電圧を高くし、電荷蓄積トランジスタ２の閾値電圧を低くするためには、先に説明した手段を採用すればよく、例えば、書き込みトランジスタ６及び電荷蓄積トランジスタ２が形成されている基板であるＰウエル領域４２、４３にそれぞれ異なる基板バイアス電位を印加すればよい。
【００６６】
このような構成の半導体記憶装置は、１個のメモリセルが１つのＮウエル領域４１内に形成されており、他のメモリセルとはＰ型基板１１によって互いに素子分離されているので、動作時におけるメモリセル相互間の寄生素子による影響を削減することができる。
【００６７】
（第２の実施形態の変形例）
図１１は第２の実施形態の変形例に係る半導体記憶装置で使用されるメモリセルの素子構造を示す断面図である。なお、図１１に示すメモリセルは図１０のものとは一部の構成が異なるだけなので、図１０と対応する箇所には同じ符号を付してその説明は省略し、図１０と異なる箇所のみを以下に説明する。
【００６８】
図１０では、Ｐ型基板１１にＮウエル領域４１を形成し、さらにＮウエル領域４１内に２個のＰウエル領域４２、４３を形成する場合を説明したが、図１１のものでは基板としてＮ型のシリコン半導体基板（Ｎ−Ｓｕｂ）５１が用いられ、Ｎ型基板５１に２個のＰウエル領域４２、４３を形成したものである。そして、Ｐウエル領域４２内には書き込みトランジスタ６が形成され、Ｐウエル領域４３内には電荷蓄積トランジスタ２と読み出しトランジスタ５とが形成される。
【００６９】
なお、Ｎ型基板５１はＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）上に形成されていてもよく、またはバルクシリコン上に形成されていてもよい。
【００７０】
【発明の効果】
以上説明したようにこの発明によれば、リテンション特性の向上と動作電圧の低電圧化とを達成することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体記憶装置で使用されるメモリセルの等価回路図。
【図２】図１のメモリセルのデータ書き込み動作期間のタイミングチャート。
【図３】図１のメモリセルのデータ読み出し動作期間のタイミングチャート。
【図４】ＰチャネルトランジスタとＮチャネルトランジスタの一般的なゲートリーク特性を示す図。
【図５】図１に示すメモリセルのパターン平面図。
【図６】図５中のＡ−Ａ´線に沿った素子構造を示す断面図。
【図７】第１の実施形態の変形例に係る半導体記憶装置で使用されるメモリセルの素子構造を示す断面図。
【図８】図５に示されるメモリセルを基板上に複数配置してメモリセルアレイを構成した場合のパターン平面図。
【図９】この発明の第２の実施形態に係る半導体記憶装置で使用されるメモリセルの等価回路図。
【図１０】図９に示すメモリセルの素子構造を示す断面図。
【図１１】第２の実施形態の変形例に係る半導体記憶装置で使用されるメモリセルの素子構造を示す断面図。
【図１２】従来のメモリセルの等価回路図。
【符号の説明】
１、６…書き込みトランジスタ（第１のトランジスタ）、２…電荷蓄積トランジスタ（第２のトランジスタ）、３…電荷蓄積ノード、４…電荷蓄積キャパシタ、５…読み出しトランジスタ（第３のトランジスタ）、１１…Ｐ型のシリコン半導体基板（Ｐ−Ｓｕｂ）、１２…Ｎウエル領域（Ｎ−Ｗｅｌｌ）、１３…Ｐウエル領域（Ｐ−Ｗｅｌｌ）、１４…Ｎエル領域とＰウエル領域の境界、１５…Ｐ＋型拡散領域、１６、１９…ゲート絶縁膜、１７…書き込みトランジスタのゲート配線層、１８…Ｎ＋型拡散領域、２０…電荷蓄積トランジスタのゲート配線層、２１…電荷蓄積トランジスタ５のゲート配線層、２３、２４、２５、２９、３０…配線層、２６、２７、２８…コンタクト、３１、３２…ビア（ＶＩＡ）、３３…１個のメモリセルの領域、４１…Ｎウエル領域（Ｎ−Ｗｅｌｌ）、４２、４３…Ｐウエル領域（Ｐ−Ｗｅｌｌ）、ＷＢＬ…書き込みビット線（第１のノード）、ＷＷＬ…書き込みワード線、ＶＳＲ…読み出しソース線（第２のノード）、ＲＢＬ…読み出しビット線（第３のノード）、ＲＷＬ…読み出しワード線、ＷＤ…書き込みデータ線、ＷＷ…書き込みワード線、ＲＤ…読み出しデータ線、ＲＷ…読み出しワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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