(57)【要約】【課題】ＤＲＡＭ部混載デバイスなどにおけるコンケーブ構造のキャパシタを有する半導体装置に関し、特にキャパシタの容量を確保するとともに、キャパシタ形成部以外の箇所に形成されるコンタクト部の形成を容易行うものである。【解決手段】第２の層間絶縁膜が複数層の絶縁膜にて形成され、第２の絶縁膜３５上に、コンタクトホールに埋め込まれたコンタクトプラグ３３を有する第１の銅膜１０２を含むダマシン形状にて成る配線膜２００と、第２の層間絶縁膜３６上に配線膜２００上に至る上層コンタクトホールに埋め込まれた上層配線膜１０７とを備える。【選択図】        図６
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の層間絶縁膜と、上記第１の層間絶縁膜に貫通して形成された下部電極コンタクトプラグと、上記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、上記第２の層間絶縁膜を貫通して上記下部電極コンタクトプラグ上に至るキャパシタ開口部に形成された下部電極、誘電体膜、上部電極にて成るキャパシタ部とを備えた半導体装置において、上記第２の層間絶縁膜が複数層の絶縁膜にて形成され、上記第２の層間絶縁膜上面より下層の上記いずれかの絶縁膜上に、上記いずれかの絶縁膜および上記いずれかの絶縁膜より下層の上記絶縁膜および上記第１の層間絶縁膜を貫通するコンタクトホールに埋め込まれたコンタクトプラグを有する銅を含むダマシン形状の配線膜と、上記第２の層間絶縁膜上に上記配線膜上に至る上層コンタクトホールを介して形成された上層配線膜とを備えたことを特徴とする半導体装置。
【請求項２】
上記上部電極と上記上層配線膜とが同一の膜にて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記下部電極コンタクトプラグは、上記第１の層間絶縁膜を貫通して成るコンタクト部と、上記第１の層間絶縁膜上に形成され上記コンタクト部に接続された配線部とにて成り、上記配線部が上記配線膜と同一の膜にて形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
上記下部電極は窒化タンタル膜またはタンタル膜／窒化タンタル膜にて成り、上記誘電体膜はシリコン酸化膜またはシリコン窒化膜またはシリコン酸化膜／シリコン窒化膜にて成り、上記上部電極は窒化タンタル膜またはタンタル膜／窒化タンタル膜またはタンタル膜／窒化タンタル膜／銅膜またはチタン膜／窒化チタン膜またはチタン膜／窒化チタン膜／アルミニウム膜にて成ることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上の第１の層間絶縁膜を貫通して下部電極コンタクトプラグを形成する工程と、上記第１の層間絶縁膜上に第１の絶縁膜を積層する工程と、上記第１の層間絶縁膜および第１の絶縁膜を貫通するコンタクトホールを形成して上記コンタクトホールを埋め込むコンタクトプラグを形成する工程と、上記コンタクトプラグ上に第２の絶縁膜を積層する工程と、上記第２の絶縁膜に上記コンタクトプラグと接続するダマシン形状にて成る配線膜を形成する工程と、上記第２の絶縁膜上に第３の絶縁膜を積層し上記第１、第２、第３の絶縁膜にて成る第２の層間絶縁膜を形成する工程と、上記第２の層間絶縁膜を貫通して上記下部電極コンタクトプラグ上に至るキャパシタ開口部を形成する工程と、上記キャパシタ開口部に下部電極および誘電体膜および上部電極を順次形成する工程と、上記第２の層間絶縁膜上に上記配線膜上に至る上層コンタクトホールを形成して上記上層コンタクトホールを介して上層配線膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上の第１の層間絶縁膜を貫通して下部電極コンタクトプラグを形成する工程と、上記第１の層間絶縁膜上に第１の絶縁膜を積層する工程と、上記第１の層間絶縁膜および第１の絶縁膜を貫通するコンタクトホールを形成して上記コンタクトホールを埋め込むコンタクトプラグを形成する工程と、上記コンタクトプラグ上に第２の絶縁膜を積層する工程と、上記第２の絶縁膜に上記コンタクトプラグと接続するダマシン形状にて成る配線膜を形成する工程と、上記第２の絶縁膜上に第３の絶縁膜を積層し上記第１、第２、第３の絶縁膜にて成る第２の層間絶縁膜を形成する工程と、上記第２の層間絶縁膜を貫通して上記下部電極コンタクトプラグ上に至るキャパシタ開口部を形成する工程と、上記キャパシタ開口部に下部電極および誘電体膜を形成する工程と、上記第２の層間絶縁膜上に上記配線膜上に至る上層コンタクトホールを形成する工程と、上記キャパシタ開口部および上記上層コンタクトホールを埋め込む導電膜を積層して上記誘電体膜上には上部電極としてまた上記上層コンタクトホール内を埋め込む上層配線膜として形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上の第１の層間絶縁膜を貫通してコンタクトホールを形成し下部電極コンタクトプラグのコンタクト部およびコンタクトプラグを形成する工程と、上記コンタクト部および上記コンタクトプラグ上に第１の絶縁膜を積層する工程と、上記第１の絶縁膜に上記コンタクト部および上記コンタクトプラグと接続するダマシン形状にて成る配線部および配線膜を形成する工程と、上記第１の絶縁膜上に第２の絶縁膜を積層し上記第１、第２の絶縁膜にて成る第２の層間絶縁膜を形成する工程と、上記第２の層間絶縁膜を貫通して上記下部電極コンタクトプラグ上に至るキャパシタ開口部を形成する工程と、上記キャパシタ開口部に下部電極および誘電体膜および上部電極を順次形成する工程と、上記第２の層間絶縁膜上に上記配線膜上に至る上層コンタクトホールを形成し上記上層コンタクトホールを埋め込む上層配線膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＤＲＡＭ部混載デバイスなどにおけるコンケーブ構造のキャパシタを有する半導体装置に関し、特にキャパシタの容量を確保するとともに、キャパシタ形成部以外の箇所に形成されるコンタクト部の形成を容易行うことができるものである。
【０００２】
【従来の技術】
従来の半導体装置は、容量絶縁膜として熱処理が７００℃以上が必要となる酸化タンタルを用いたキャパシタを形成した後に、デュアルダマシンにて銅膜が含まれる配線膜を形成している。
【０００３】
【特許文献１】
特開平１１−１８６５１８号公報（段落０１０２から段落０１０６、図１６から図２２）
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は上記のように形成され、キャパシタの容量を確保するためには下部電極の高さを高くする必要がある。現在の集積率ではこの高さが２μｍ程度必要となっている。今後、さらに微細化が進み、キャパシタ開口部の径が小さくなると、従来からのキャパシタ容量を確保するためには、下部電極の高さは現在以上に高くしなければならない。
【０００５】
例えば、キャパタ開口部の径が半分に縮小された場合には、キャパシタ開口部の高さを４倍にする必要がある。このためＬｏｇｉｃ部に形成されるコンタクトホールの深さはさらに深くなり、このコンタクトホールの形成がより困難になるという問題点があった。
【０００６】
また、Ｌｏｇｉｃ部に形成する配線膜は銅膜などにて形成されており、これらを形成した後には、この銅膜などの信頼性確保から、熱処理が４００℃程度までが限度となる。しかし、従来のキャパシタ形成方法では、約７００℃程度の熱処理が必要となり、銅膜などの配線膜を形成後に、キャパシタを形成した場合には、配線膜の信頼性を確保することが困難であった。また、銅膜のかわりにタングステン膜のように耐熱性に優れた膜を用いる方法も考えられるが、銅膜に比較すると電気抵抗が高く配線として利用することは不向きであるという問題点があった。
【０００７】
この発明は、上記のような問題点を解消するためになされたもので、キャパシタの容量を確保すると共に、他の箇所に形成されるコンタクト部を容易に形成でき、かつ信頼性を確保することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜に貫通して形成された下部電極コンタクトプラグと、第１の層間絶縁膜上に形成された第２の層間絶縁膜と、第２の層間絶縁膜を貫通して下部電極コンタクトプラグ上に至るキャパシタ開口部に形成された下部電極、誘電体膜、上部電極にて成るキャパシタ部とを備えた半導体装置において、第２の層間絶縁膜が複数層の絶縁膜にて形成され、第２の層間絶縁膜上面より下層のいずれかの絶縁膜上に、いずれかの絶縁膜およびいずれかの絶縁膜より下層の絶縁膜および第１の層間絶縁膜を貫通するコンタクトホールに埋め込まれたコンタクトプラグを有する銅を含むダマシン形状の配線膜と、第２の層間絶縁膜上に配線膜上に至る上層コンタクトホールを介して形成された上層配線膜とを備えたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
図１ないし図７はこの発明の実施の形態１である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態１の半導体装置の製造方法について説明する。各図面上、左側がＤＲＡＭ部を示し、右側がＬｏｇｉｃ部を示すものとする。まず、半導体基板１上に分離領域２および活性領域３をそれぞれ形成する（図１（ａ））。次に、ゲート酸化膜形成後、Ｐドープされたアモルファスシリコン膜などゲート電極材料をデポした後、パターニングしてゲート電極４を形成する（図１（ｂ））。次に、イオン注入によりソース・ドレイン領域５を形成する（図１（ｃ））。
【００１０】
次に、シリコン酸化膜を積層して第１の層間絶縁膜としての下層層間絶縁膜６を形成する。次に、下層層間絶縁膜６にビットラインコンタクトホールを形成し、ドープトアモルファスシリコン膜を積層後、パターニングしてビットライン７を形成する（図１（ｄ））。次に、第１の層間絶縁膜としての上層層間絶縁膜８を積層し下層層間絶縁膜６および上層層間絶縁膜８にて成る第１の層間絶縁膜８０を形成する。次に、パターニングにより下部電極コンタクトホールを形成し、ドープトアモルファスシリコン膜を積層後、エッチバックにより下部電極コンタクトホール内に下部電極コンタクトプラグ９を形成する（図２（ａ））。
【００１１】
次に、シリコン窒化膜にて成る第１のストッパ膜１０およびシリコン酸化膜にて成る第２の層間絶縁膜としての第１の絶縁膜３０を積層する。次に、パターニングを行い、Ｌｏｇｉｃ部において半導体基板１のソース・ドレイン領域５上に至るコンタクトホール３１を、第１の絶縁膜３０、第１のストッパ膜１０、第１の層間絶縁膜８０のエッチングを行い形成する（図２（ｂ））。次に、チタン膜／チタンナイトライド膜にて成る第１のバリアメタル膜３２をスパッタ法により形成する。次に、コンタクトホール３１内を埋め込むようにタングステン膜を積層し、エッチバックを行いコンタクトホール３１内にタングステンプラグにて成るコンタクトプラグ３３を形成する（図２（ｃ））。
【００１２】
次に、シリコン窒化膜にて成る第２のストッパ膜１００およびシリコン酸化膜にて成る第２の層間絶縁膜としての第２の絶縁膜３５を順次積層する（図３（ａ））。次に、パターニングを行いコンタクトプラグ３３に至る溝部を形成し、窒化タンタル膜／タンタル膜にて成る第２のバリアメタル膜１０１をスパッタ法により形成する。次に、溝部を埋め込むようにめっき法を用いて第１の銅膜４１を形成する。そして、第１の銅膜４１および第２のバリアメタル膜１０２にて成るダマシン形状の配線膜２００を形成する（図３（ｂ））。次に、シリコン窒化膜にて成る第３のストッパ膜１０３およびシリコン酸化膜にて成る第２の層間絶縁膜としての第３の絶縁膜１０４を順次積層する。そして、第１、第２、第３の絶縁膜３０、３５、１０４にて成る第２の層間絶縁膜３６が形成される（図４（ａ））。
【００１３】
次に、キャパシタ形成部分にキャパシタ開口部３７を形成する（図４（ｂ））。次に、窒化タンタル膜を積層し、パターニングを行いキャパシタ開口部３７の側壁に下部電極３８として形成する。次に、シリコン酸化膜／シリコン窒化膜を約４００℃で積層し誘電体膜３９を形成する。次に、タンタル膜／窒化タンタル膜にて成る第３のバリアメタル膜４０を積層する。次に、キャパシタ開口部３７内を埋め込むようにめっき法を用いて第２の銅膜４１を形成する。そして、第２の銅膜４１および第３のバリアメタル膜４０にて成る上部電極４２を形成し、下部電極３８、誘電体膜３９、上部電極４２にて成るキャパシタ部４４を形成する（図５（ａ））。
【００１４】
次に、シリコン酸化膜を積層し第３の層間絶縁膜４５を形成する。次に、パターニングを行い配線膜２００上に至る上層コンタクトホール４６を、第３の層間絶縁膜４５および第２の層間絶縁膜３６をエッチングして形成する（図５（ｂ））。次に、窒化タンタル膜／タンタル膜にて成る第４のバリアメタル膜１０５をスパッタ法により形成する。次に、上層コンタクトホール４６内を埋め込むようにめっき法を用いて第３の銅膜１０６を形成する。そして、第３の銅膜１０６および第４のバリアメタル膜１０５にて成るダマシン形状の上層配線膜１０７を形成する（図６）。
【００１５】
次に、シリコン窒化膜にて成る第４のストッパ膜１０８およびシリコン酸化膜にて成る第４の層間絶縁膜１０９を積層する。次に、パターニングを行い上層配線膜１０７上に至る溝部を形成し、窒化タンタル膜／タンタル膜にて成る第５のバリアメタル膜１１０をスパッタ法により形成する。次に、溝部内を埋め込むようにめっき法を用いて第４の銅膜１１１を形成する。そして、第４の銅膜１１１および第５のバリアメタル膜１１０にて成るダマシン形状の最上層配線膜１１２を形成する。
【００１６】
上記のように構成された実施の形態１の半導体装置は、銅を含む膜にて成る配線膜２００を、複数層の絶縁膜にて成る第２の層間絶縁膜３６の第１の絶縁膜３０上に形成した後に、コンケーブ型のキャパシタ部４４を形成している。このため、Ｌｏｇｉｃ部における上層配線膜１０７のコンタクトが配線膜２００までと浅くなり、容易に形成することができる。また、このことによりコンケーブ型のキャパシタ部の高さを低く形成する必要がないため、キャパシタ容量を低下することなく形成することができる。
【００１７】
また、コンケーブ型のキャパシタ部４４の下部電極、誘電体膜および上部電極は４００℃以上の熱工程を必要としないため、キャパシタ部４４より前工程にて形成される銅を含む膜にてなる配線膜２００の信頼性を低下させることなく形成することができる。
【００１８】
尚、上記実施の形態１におけるキャパシタ形状に限られることは無く、例えば図８に示したように、下部電極３８１の上部が突出した形状とし、その下部電極３８１の内面および外面上にも誘電体膜３９１および上部電極４２１を形成し、キャパシタ部４４１を構成してもよい。この場合、キャパシタ部４４１の容量をより一層多く確保することができる。
【００１９】
また、上記実施の形態１においては、キャパシタ部の下部電極、誘電体膜、上部電極として使用可能な膜の１例を示したが、これに限られることはなく、例えば下部電極はタンタル膜／窒化タンタル膜、誘電体膜はシリコン酸化膜またはシリコン窒化膜、上部電極は窒化タンタル膜またはタンタル膜／窒化タンタル膜またはチタン膜／窒化チタン膜またはチタン膜／窒化チタン膜／アルミニウム膜にてそれぞれ形成しても、熱処理工程が４００℃程度となるため、配線膜に悪影響を及ぼすことがなく、上記実施の形態１と同様の効果を奏することができる。
【００２０】
また、上記実施の形態１においては、上層配線膜をダマシン形状にて形成する例を示したがこれに限られることは無く、例えばコンタクトホール内にタングステンプラグを埋め込みアルミニウムを含む膜にて形成してもよいことは言うまでもない。
【００２１】
実施の形態２．
図９および図１０はこの発明の実施の形態２である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態２の半導体装置の製造方法について説明する。各図面上、左側がＤＲＡＭ部を示し、右側がＬｏｇｉｃ部を示すものとする。まず、上記実施の形態１と同様の工程を経て、半導体基板１上に分離領域２、活性領域３、ゲート電極４、ソース・ドレイン領域５を形成する。
【００２２】
次に、下層層間絶縁膜６を形成して、ビットライン７を形成する。次に、上層層間絶縁膜８を積層して第１の層間絶縁膜８０を形成し、パターニングにより下部電極コンタクトホールを形成し、下部電極コンタクトプラグ９を形成する。次に、ストッパ膜１０および第２の層間絶縁膜としての第１の絶縁膜３０を積層する。次に、パターニングを行い、Ｌｏｇｉｃ部において半導体基板１のソース・ドレイン領域５上に至るコンタクトホールを、第１の絶縁膜３０、第１のストッパ膜１０、第１の層間絶縁膜８０のエッチングを行い形成する。
【００２３】
次に、チタン膜／チタンナイトライド膜にて成る第１のバリアメタル膜３２をスパッタ法により形成する。次に、コンタクトホール３１を埋め込むようにタングステン膜を積層し、エッチバックを行いコンタクトホール３１内にタングステンプラグにて成るコンタクトプラグ３３を形成する。
【００２４】
次に、シリコン窒化膜にて成る第２のストッパ膜１００およびシリコン酸化膜にて成る第２の層間絶縁膜としての第２の絶縁膜３５を順次積層する。次に、パターニングを行いコンタクトプラグ３３に至る溝部を形成し、窒化タンタル膜／タンタル膜にて成る第２のバリアメタル膜１０１をスパッタ法により形成する。次に、溝部を埋め込むようにめっき法を用いて第１の銅膜４１を形成する。そして、第１の銅膜４１および第２のバリアメタル膜１０２にて成るダマシン形状の配線膜２００を形成する。次に、シリコン窒化膜にて成る第３のストッパ膜１０３およびシリコン酸化膜にて成る第２の層間絶縁膜としての第３の絶縁膜１０４を順次積層する。そして、第１、第２、第３の絶縁膜３０、３５、１０４にて成る第２の層間絶縁膜３６が形成される。
【００２５】
次に、キャパシタ形成部分にキャパシタ開口部３７を形成する。次に、窒化タンタル膜を積層し、パターニングを行いキャパシタ開口部３７の側壁に下部電極３８２として形成する。次に、シリコン酸化膜／シリコン窒化膜を約４００℃で積層し誘電体膜３９２を形成する（図９）。次に、パターニングを行い、配線膜２００に至る上層コンタクトホール４６１を形成する。このとき同時にキャパシタ形成部パターニングも行い、溝部を有するキャパシタ開口部３７１として形成する。
【００２６】
次に、タンタル膜／窒化タンタル膜にて成る第３のバリアメタル膜４０２をスパッタ法にてキャパシタ開口部３７１内および上層コンタクトホール４６１内に積層する。次に、キャパシタ開口部３７１内および上層コンタクトホール４６１内を埋め込むようにめっき法を用いて第２の銅膜４１２を形成する。そして、第２の銅膜４１２および第３のバリアメタル膜４０２にて成る上部電極４２２および上層配線膜４２２を同時に同一の膜にて形成する。そして下部電極３８２、誘電体膜３９２、上部電極４２２にてキャパシタ部４４２が形成される（図１０）。以下、これより上層の構成は、上記実施の形態１と同様に形成することができるため説明を省略する。
【００２７】
上記のように構成された実施の形態２の半導体装置は、上記実施の形態１と同様の効果を奏するのはもちろんのこと、キャパシタ部の上部電極と上層配線膜とを同一の膜にて同一の工程にて形成することができるため、工程数を削減することができる。さらに、キャパシタ部より上部からのコンタクトがより一層浅くなりより一層容易に形成することができる。
【００２８】
実施の形態３．
図１１ないし図１５はこの発明の実施の形態３である半導体装置の製造方法を示す断面図である。図に基づいて実施の形態３の半導体装置の製造方法について説明する。各図面上、左側がＤＲＡＭ部を示し、右側がＬｏｇｉｃ部を示すものとする。まず、上記各実施の形態と同様の工程を経て、半導体基板１上に分離領域２、活性領域３、ゲート電極４、ソース・ドレイン領域５を形成する。
【００２９】
次に、第１の層間絶縁膜８００を形成して、下部電極コンタクトホール６０およびビットラインコンタクトホール７０およびＬｏｇｉｃ部のコンタクトホール６１を形成する（図１１（ａ））。次に、チタン膜／チタンナイトライド膜にて成る第１のバリアメタル膜３２をスパッタ法により形成する。次に、各コンタクトホール６０、６１、７１を埋め込むようにタングステン膜を積層し、エッチバックを行い下層電極コンタクトプラグのコンタクト部６３、ビットラインコンタクト部７１およびコンタクトプラグ６４をそれぞれ形成する。
【００３０】
次に、シリコン窒化膜にて成る第１のストッパ膜１０およびシリコン酸化膜にて成る第２の層間絶縁膜としての第１の絶縁膜３０を積層する（図１１（ａ））。次に、パターニングを行い、下層電極コンタクトプラグ６３、ビットラインコンタクト７１およびコンタクトプラグ６４上に至る溝部をそれぞれ形成する。次に、チタン膜／チタンナイトライド膜にて成る第２のバリアメタル膜１２０をスパッタ法により形成する。
【００３１】
次に、各溝部を埋め込むようにめっき法を用いて第１の銅膜１２１を形成しダマシン形状の下層電極コンタクトプラグの下層配線部１２３、ビットライン配線部１２４および第１の配線膜１２２を形成する（図１２（ａ））。次に、シリコン窒化膜にて成る第２のストッパ膜１００およびシリコン酸化膜にて成る第２の層間絶縁膜としての第２の絶縁膜３５を順次積層する（図１２（ｂ））。
【００３２】
次に、下部電極コンタクトプラグの下層配線部１２３上および第１の配線膜１２２上に至る溝部を形成する。次に、チタン膜／チタンナイトライド膜にて成る第３のバリアメタル膜１２５をスパッタ法により形成する。次に、各溝部を埋め込むようにめっき法を用いて第２の銅膜１２６を形成し、ダマシン形状の下層電極コンタクトプラグの上層配線部１２８および第２の配線膜１２７を形成する（図１３（ｂ））。
【００３３】
次に、シリコン酸化膜にて成る第２の層間絶縁膜としての第３の絶縁膜１０４を積層する。そして、第１、第２、第３の絶縁膜３０、３５、１０４にて成る第２の層間絶縁膜３６が形成される。次に、キャパシタ形成部分にキャパシタ開口部３７２を形成する。このときキャパシタ開口部３７２の底面には上層配線部１２８が存在するため、シリコン窒化膜にて成るストップ膜を必要としない。次に、窒化タンタル膜を積層し、パターニングを行いキャパシタ開口部３７２の側壁に下部電極３８３として形成する。次に、シリコン酸化膜／シリコン窒化膜を約４００℃で積層し誘電体膜３９３を形成する。
【００３４】
次に、パターニングを行い、第２の配線膜１０２に至る上層コンタクトホール４６２を形成する。このとき同時にキャパシタ形成部パターニングも行い、溝部を有するキャパシタ開口部３７３として形成する。次に、タンタル膜／窒化タンタル膜にて成る第４のバリアメタル膜４０３をスパッタ法にてキャパシタ開口部３７３内および上層コンタクトホール４６２内に積層する。次に、キャパシタ開口部３７３内および上層コンタクトホール４６２内を埋め込むようにめっき法を用いて第３の銅膜４１３を形成する。
【００３５】
そして、第３の銅膜４１３および第４のバリアメタル膜４０３にて成る上部電極４２３および上層配線膜２０４を同時に同一の膜にて形成する。そして下部電極３８３、誘電体膜３９３、上部電極４２３にて成るキャパシタ部４４３が形成される（図１５）。以下、これより上層の構成は、上記各実施の形態と同様に形成することができるため説明を省略する。
【００３６】
上記のように構成された実施の形態３の半導体装置は、上記各実施の形態と同様の効果を奏するのはもちろんのこと、キャパシタ部の下部電極コンタクトプラグの配線部と配線膜とを同一の膜にて同一の工程にて形成することができるため、工程数を削減することができる。さらに、キャパシタ部より上部からのコンタクトがより一層浅くなりより一層容易に形成することができる。
【００３７】
また、下部電極コンタクトプラグに配線部を備え、キャパシタ開口部をその配線部の上部に形成しているため、配線部がキャパシタ開口部形成時におけるエッチングストッパして機能し、エッチングストッパを設ける必要がなく行うことができる。
【００３８】
尚、上記各実施の形態においては、第２の層間絶縁膜を２層または３層の絶縁膜にて形成する例を示したが、これに限られることはなく、４層以上の絶縁膜にて形成することも考えられる。その場合、各層上に配線膜を備えるようにすれば、コンタクトの深さが浅く形成できるため、容易に形成することができることは言うまでもない。
【００３９】
【発明の効果】
以上のように、この発明によれば、半導体基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜に貫通して形成された下部電極コンタクトプラグと、第１の層間絶縁膜上に形成された第２の層間絶縁膜と、第２の層間絶縁膜を貫通して下部電極コンタクトプラグ上に至るキャパシタ開口部に形成された下部電極、誘電体膜、上部電極にて成るキャパシタ部とを備えた半導体装置において、第２の層間絶縁膜が複数層の絶縁膜にて形成され、第２の層間絶縁膜上面より下層のいずれかの絶縁膜上に、いずれかの絶縁膜およびいずれかの絶縁膜より下層の絶縁膜および第１の層間絶縁膜を貫通するコンタクトホールに埋め込まれたコンタクトプラグを有する銅を含むダマシン形状にて成る配線膜と、第２の層間絶縁膜上に配線膜上に至る上層コンタクトホールに埋め込まれた上層コンタクトプラグを有する上層配線膜とを備えたので、上層配線膜および配線膜にて半導体基板へのコンタクトを容易に形成することができる半導体装置を提供することができるものである。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図２】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図４】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図７】この発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図８】この発明の実施の形態１の他の半導体装置の構成を示す断面図である。
【図９】この発明の実施の形態２の半導体装置の製造方法を示す断面図である。
【図１０】この発明の実施の形態２の半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図１２】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図１３】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図１４】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【図１５】この発明の実施の形態３の半導体装置の製造方法を示す断面図である。
【符号の説明】
１  半導体基板、９  下部電極コンタクトプラグ、３０  第１の絶縁膜、
３１，６１  コンタクトホール、３５  第２の絶縁膜、
３６  第２の層間絶縁膜、４４，４４１，４４２，４４３  キャパシタ部、
４６，４６１，４６２  上層コンタクトホール、６３  コンタクト部、
８０，８００  第１の層間絶縁膜、１０７，２０２，２０４  上層配線膜、
１２２  第１の配線膜、１２３  下層配線部、１２７  第２の配線膜、
１２８  上層配線部、２００  配線膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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