(57)【要約】　　　（修正有）【課題】　局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を提供する。【解決手段】　半導体基板２００上に第１酸化膜パターン、窒化膜パターン及び第２酸化膜パターンが順次に積層された垂直構造物を形成する段階と、第３酸化膜を形成する段階と、その上にポリシリコン膜を形成する段階と、平坦化工程によりコントロールゲート電極２４２を形成する段階と、その電極をマスクとしたエッチングにより、コントロールゲート電極２４２の下部に、第１酸化膜パターンよりなるトンネリング層２１２、窒化膜パターンよりなる電荷トラップ層２１４及び第３酸化膜よりなる遮蔽層２３４が順次に積層されたＯＮＯ膜２１０’と、第３酸化膜よりなるゲート絶縁膜２３２とを並べて配置する段階と、半導体基板２００にイオン注入工程を行ってソース領域２５２及びドレーン領域２５４を形成する段階と、を含む。【選択図】　　　　　　図１１
2004080022.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板上に前記半導体基板の一部表面を露出しつつ第１酸化膜パターン、窒化膜パターン及び第２酸化膜パターンが順次に積層された垂直構造物を形成し、前記第２酸化膜パターンによって前記窒化膜パターンの一部表面を露出する段階と、
　前記垂直構造物及び前記半導体基板の露出表面上に第３酸化膜を形成する段階と、
　前記第３酸化膜上にポリシリコン膜を形成する段階と、
　平坦化工程を前記第２酸化膜パターンが露出されるまで行って前記ポリシリコン膜パターンよりなるコントロールゲート電極を形成する段階と、
　前記コントロールゲート電極をエッチングマスクとしたエッチング工程を前記半導体基板の一部表面が露出されるまで行って、前記コントロールゲート電極の下部に、前記第１酸化膜パターンよりなるトンネリング層、前記窒化膜パターンよりなる電荷トラップ層及び前記第３酸化膜よりなる遮蔽層が順次に積層されたＯＮＯ膜と、前記第３酸化膜よりなるゲート絶縁膜を並べて配置する段階と、
　前記コントロールゲート電極によって露出される前記半導体基板に対するイオン注入工程を行ってソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２】
　前記垂直構造物を形成する段階は、
　前記半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次に形成する段階と、
　前記第２酸化膜をパターニングして前記窒化膜の一部表面を露出する第２酸化膜パターンを形成する段階と、
　前記窒化膜の露出表面及び前記第２酸化膜パターン上に中間膜を形成する段階と、
　前記中間膜についての等方性エッチング工程を行って前記第２酸化膜パターンの側面上にスペーサ膜を形成する段階と、
　前記第２酸化膜パターン及びスペーサ膜をエッチングマスクとして前記窒化膜についてのエッチング工程を行って第１酸化膜の一部表面を露出する窒化膜パターンを形成する段階と、
　前記スペーサを除去して前記窒化膜パターンの一部を露出する段階と、
　前記窒化膜パターンをエッチングマスクとして前記第１酸化膜についてのエッチング工程を行って第１酸化膜パターンを形成する段階と、
　前記半導体基板の露出表面、前記窒化膜パターンの露出表面及び前記第２酸化膜パターン上に第３酸化膜を形成する段階と、を含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項３】
　前記中間膜はポリシリコン膜であることを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
【請求項４】
　前記中間膜についての等方性エッチング工程としてエッチバック工程を使用することを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
【請求項５】
　前記第１酸化膜についてのエッチング工程は湿式エッチング法を使用して行うことを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
【請求項６】
　前記第３酸化膜は化学気相蒸着工程によって形成することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項７】
　前記化学気相蒸着工程後に熱酸化工程を行って前記第３酸化膜を厚くする段階をさらに含むことを特徴とする請求項６に記載の不揮発性メモリ素子の製造方法。
【請求項８】
　前記平坦化工程は化学機械的研磨方法を使用して行うことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項９】
　半導体基板上に前記半導体基板の一部表面を露出しつつ相互離隔された一対の垂直構造物を形成し、前記各垂直構造物は第１酸化膜パターン、窒化膜パターン及び第２酸化膜パターンが順次に積層された構造を有し、前記第２酸化膜パターンによって前記窒化膜パターンの一部表面が露出される構造を有する段階と、
　前記垂直構造物及び前記半導体基板の露出表面上に第３酸化膜を形成する段階と、
　前記第３酸化膜上にポリシリコン膜を形成する段階と、
　平坦化工程を前記第２酸化膜パターンが露出されるまで行ってポリシリコン膜パターンを形成する段階と、
　前記コントロールゲート電極をエッチングマスクとしたエッチング工程を前記半導体基板の一部表面が露出されるまで行って、前記ポリシリコン膜パターンの下部に相互離隔された一対のＯＮＯ膜及び前記第３酸化膜を配置させ、前記各ＯＮＯ膜は第１酸化膜パターンよりなるトンネリング層、前記窒化膜パターンよりなる電荷トラップ層及び前記第３酸化膜よりなる遮蔽層が順次に積層された構造を有する段階と、
　前記ポリシリコン膜パターン上に前記ポリシリコン膜パターンの一部表面を露出するマスク膜パターンを形成する段階と、
　前記マスク膜パターンをエッチングマスクとして前記ポリシリコン膜パターン及び第３酸化膜についてのエッチング工程を順次に行って、前記ポリシリコン膜パターンよりなり、相互離隔されるように配置された第１コントロールゲート電極及び第２コントロールゲート電極と、前記第３酸化膜よりなり、前記第１コントロールゲート電極及び第２コントロールゲート電極の下部に配置された第１ゲート絶縁膜及び第２ゲート絶縁膜とを形成する段階と、
　前記第１コントロールゲート電極及び第２コントロールゲート電極によって露出される前記半導体基板についてのイオン注入工程を行ってソース領域、ドレーン領域及び不純物領域を形成し、前記ソース領域は前記第１コントロールゲート電極の下部の電荷トラップ層に隣接した半導体基板に形成させ、前記ドレーン領域は前記第２コントロールゲート電極の下部の電荷トラップ層に隣接した半導体基板に形成させ、そして前記不純物領域は前記第１及び第２コントロールゲート電極間の半導体基板に形成させる段階と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１０】
　前記一対の垂直構造物を形成する段階は、
　前記半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次に形成する段階と、
　前記第２酸化膜をパターニングして前記窒化膜の中央部を露出する一対の第２酸化膜パターンを形成する段階と、
　前記窒化膜の露出表面及び前記第２酸化膜パターン上に中間膜を形成する段階と、
　前記中間膜についての等方性エッチング工程を行って前記第２酸化膜パターンの側面上にスペーサ膜を形成する段階と、
　前記第２酸化膜パターン及びスペーサ膜をエッチングマスクとして前記窒化膜についてのエッチング工程を行って第１酸化膜の中央部を露出する一対の窒化膜パターンを形成する段階と、
　前記スペーサを除去して前記窒化膜パターンの一部を露出する段階と、
　前記窒化膜パターンをエッチングマスクとして前記第１酸化膜についてのエッチング工程を行って前記半導体基板の中央部を露出する第１酸化膜パターンを形成する段階と、
　前記半導体基板の露出表面、前記窒化膜パターンの露出表面及び前記第２酸化膜パターン上に第３酸化膜を形成する段階と、を含むことを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項１１】
　前記中間膜はポリシリコン膜であることを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１２】
　前記中間膜についての等方性エッチング工程としてエッチバック工程を使用することを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
　前記第１酸化膜についてのエッチング工程は湿式エッチング法を使用して行うことを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
　前記第３酸化膜は化学気相蒸着工程によって形成することを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
　前記化学気相蒸着工程後に熱酸化工程を行って前記第３酸化膜を厚くする段階をさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
　前記平坦化工程は化学機械的研磨方法を使用して行うことを特徴とする請求項９に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、不揮発性メモリ素子の製造方法に係り、より詳細には局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法に関する。
【背景技術】
【０００２】
　データを保存するために使われる半導体メモリ素子は、一般的に、揮発性及び不揮発性メモリ素子に区別できる。揮発性メモリ素子は電源供給が中断されば保存されたデータを消失するが、不揮発性メモリ素子は電源供給が中断されても保存されたデータを維持する。したがって、移動電話システム、音楽及び／または映像データを保存するためのメモリカード及びその他の応用装置のように、電源が常には使用できなくて、時々中断されたり、または低いパワー使用が要求されたりする状況では不揮発性メモリ素子が幅広く使われる。
【０００３】
　一般的に不揮発性メモリ素子は、セルトランジスタのチャンネル領域上でゲート絶縁膜、フローティングゲート電極、ゲート間絶縁膜及びコントロールゲート電極が順次に積層される積層ゲート構造を有する。場合によって、不揮発性メモリ素子の構造は、内部にチャンネル領域が形成されるシリコン膜、トンネリング層が形成される酸化膜、電荷トラップ層として使われる窒化膜、遮蔽層として使われる酸化膜、及びコントロールゲート電極として使われるシリコン膜を含む。このような膜はＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造と呼ばれる。最近では、電荷トラップ層として用いられる窒化膜が、コントロールゲート電極として用いられるシリコン膜の一部とだけ重なる局部的ＳＯＮＯＳ構造が提案されている。この局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子は、電荷トラップ層とコントロールゲート電極との重ね長さを調節することによって、動作特性の向上を示すという事実が既に知られている。
【０００４】
　図１ないし図４は、従来の局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【０００５】
　図１に示されたように、シリコン基板１００上にＯＮＯ膜１１０を形成し、ＯＮＯ膜１１０上に第１フォトレジスト膜パターン１２１を形成する。ＯＮＯ膜１１０は、第１酸化膜１１２、窒化膜１１４及び第２酸化膜１１６が順次に積層された構造を有する。第１フォトレジスト膜パターン１２１は、第２酸化膜１１６の一部表面を露出する開口部を有する。次いで、第１フォトレジスト膜パターン１２１をエッチングマスクとしたエッチング工程を行って第２酸化膜１１６、窒化膜１１４及び第１酸化膜１１２の露出部分を順次に除去する。これにより、図２に示されたように、シリコン基板１００の一部表面１０１が露出され、露出表面１０１の両側上には各々ＯＮＯ膜パターン１１０’が形成される。前記エッチング工程を行った後には第１フォトレジスト膜パターン１２１を除去する。
【０００６】
　次いで、図３に示されたように、酸化工程を行ってシリコン基板１００の露出表面（図２の１０１）上にゲート絶縁膜としての第３酸化膜１３０を形成する。そして、ＯＮＯ膜パターン１１０’及び第３酸化膜１３０上にポリシリコン膜１４０及び第２フォトレジスト膜パターン１２２を順次に形成する。
【０００７】
　次いで、第２フォトレジスト膜パターン１２２をエッチングマスクとしたエッチング工程を行ってポリシリコン膜１４０及びＯＮＯ膜パターン１１０’の露出部分を順次に除去する。前記エッチング工程後には第２フォトレジスト膜パターン１２２を除去する。これにより、図４に示されたように、コントロールゲート絶縁膜としてのポリシリコン膜パターン１４２が作られ、ポリシリコン膜パターン１４２の両側ではポリシリコン膜パターン１４２のエッチに整列されつつシリコン基板１００上に順次に積層されたトンネリング層１１２、電荷トラップ層１１４及び遮蔽層１１６が形成される。電荷トラップ層１１４とポリシリコン膜パターン１４２との重ね長さは“Ａ”として表している。
【０００８】
　次いで、ポリシリコン膜パターン１４２及び所定のマスク膜パターン（図示せず）をイオン注入マスクとしたイオン注入工程を行ってシリコン基板１００の上部の一定領域に各々ソース領域１６２及びドレーン領域１６４を形成する。
【０００９】
　以上、説明したように、従来の不揮発性メモリ素子の製造方法によれば、電荷トラップ層１１４とポリシリコン膜パターン１４２との重ね長さである“Ａ”は第１フォトレジスト膜パターン（図１の１２１）及び第２フォトレジスト膜パターン（図３の１２２）によって決定されるということが分かる。したがって素子の集積度の増加によってフォトリソグラフィ工程で必然的にミスアラインが発生するので、このミスアラインによって前記長さ“Ａ”は特定の位置ごとに不規則になるという結果が起こる。このように長さ“Ａ”の不規則な長さはメモリセルの特性を不均一にして、結局は素子の信頼性を弱化させる。
【特許文献１】特開２００２−７３９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
　本発明が解決しようとする技術的課題は、フォトリソグラフィ工程に影響を受けずに電荷トラップ層とコントロールゲート電極との重ね長さを決定できる局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
　前記課題を達成するために、本発明の一実施例による不揮発性メモリ素子の製造方法は、半導体基板上に前記半導体基板の一部表面を露出しつつ第１酸化膜パターン、窒化膜パターン及び第２酸化膜パターンが順次に積層された垂直構造物を形成し、前記第２酸化膜パターンによって前記窒化膜パターンの一部表面を露出する段階と、前記垂直構造物及び前記半導体基板の露出表面上に第３酸化膜を形成する段階と、前記第３酸化膜上にポリシリコン膜を形成する段階と、平坦化工程を前記第２酸化膜パターンが露出されるまで行って前記ポリシリコン膜パターンよりなるコントロールゲート電極を形成する段階と、前記コントロールゲート電極をエッチングマスクとしたエッチング工程を前記半導体基板の一部表面が露出されるまで行って、前記コントロールゲート電極の下部に、前記第１酸化膜パターンよりなるトンネリング層、前記窒化膜パターンよりなる電荷トラップ層及び前記第３酸化膜よりなる遮蔽層が順次に積層されたＯＮＯ膜と、前記第３酸化膜よりなるゲート絶縁膜を並べて配置する段階と、前記コントロールゲート電極によって露出される前記導体基板についてのイオン注入工程を行ってソース領域及びドレーン領域を形成する段階と、を含むことを特徴とする。
【００１２】
　前記垂直構造物を形成する段階は、前記半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次に形成する段階と、前記第２酸化膜をパターニングして前記窒化膜の一部表面を露出する第２酸化膜パターンを形成する段階と、前記窒化膜の露出表面及び前記第２酸化膜パターン上に中間膜を形成する段階と、前記中間膜についての等方性エッチング工程を行って前記第２酸化膜パターンの側面上にスペーサ膜を形成する段階と、前記第２酸化膜パターン及びスペーサ膜をエッチングマスクとして前記窒化膜についてのエッチング工程を行って第１酸化膜の一部表面を露出する窒化膜パターンを形成する段階と、前記スペーサを除去して前記窒化膜パターンの一部を露出する段階と、前記窒化膜パターンをエッチングマスクとして前記第１酸化膜についてのエッチング工程を行って第１酸化膜パターンを形成する段階と、前記半導体基板の露出表面、前記窒化膜パターンの露出表面及び前記第２酸化膜パターン上に第３酸化膜を形成する段階と、を含むことが望ましい。
【００１３】
　この場合、前記中間膜はポリシリコン膜であることが望ましい。
【００１４】
　前記中間膜についての等方性エッチング工程としてエッチバック工程を使用することが望ましい。
【００１５】
　前記第１酸化膜についてのエッチング工程は湿式エッチング法を使用して行うことが望ましい。
【００１６】
　本実施例において、前記第３酸化膜は化学気相蒸着工程によって形成することが望ましい。この場合、前記化学気相蒸着工程後に熱酸化工程を行って前記第３酸化膜を厚くする段階をさらに含んでも良い。
【００１７】
　前記平坦化工程は化学機械的研磨方法を使用して行うことが望ましい。
【００１８】
　前記技術的課題を達成するために、本発明の他の実施例による不揮発性メモリ素子の製造方法は、半導体基板上に前記半導体基板の一部表面を露出しつつ相互離隔された一対の垂直構造物を形成し、前記各垂直構造物は第１酸化膜パターン、窒化膜パターン及び第２酸化膜パターンが順次に積層された構造を有し、前記第２酸化膜パターンによって前記窒化膜パターンの一部表面が露出される構造を有する段階と、前記垂直構造物及び前記半導体基板の露出表面上に第３酸化膜を形成する段階と、前記第３酸化膜上にポリシリコン膜を形成する段階と、平坦化工程を前記第２酸化膜パターンが露出されるまで行ってポリシリコン膜パターンを形成する段階と、前記コントロールゲート電極をエッチングマスクとしたエッチング工程を前記半導体基板の一部表面が露出されるまで行って、前記ポリシリコン膜パターンの下部に相互離隔された一対のＯＮＯ膜及び前記第３酸化膜を配置させ、前記各ＯＮＯ膜は第１酸化膜パターンよりなるトンネリング層、前記窒化膜パターンよりなる電荷トラップ層及び前記第３酸化膜よりなる遮蔽層が順次に積層された構造を有する段階と、前記ポリシリコン膜パターン上に前記ポリシリコン膜パターンの一部表面を露出するマスク膜パターンを形成する段階と、前記マスク膜パターンをエッチングマスクとして前記ポリシリコン膜パターン及び第３酸化膜についてのエッチング工程を順次に行って、前記ポリシリコン膜パターンよりなり、相互離隔されるように配置された第１コントロールゲート電極及び第２コントロールゲート電極と、前記第３酸化膜よりなり、前記第１コントロールゲート電極及び第２コントロールゲート電極の下部に配置された第１ゲート絶縁膜及び第２ゲート絶縁膜を形成する段階と、前記第１コントロールゲート電極及び第２コントロールゲート電極によって露出される前記半導体基板についてのイオン注入工程を行ってソース領域、ドレーン領域及び不純物領域を形成し、前記ソース領域は前記第１コントロールゲート電極の下部の電荷トラップ層に隣接した半導体基板に形成させ、前記ドレーン領域は前記第２コントロールゲート電極の下部の電荷トラップ層に隣接した半導体基板に形成させ、そして前記不純物領域は前記第１及び第２コントロールゲート電極間の半導体基板に形成させる段階と、を含むことを特徴とする。
【００１９】
　前記一対の垂直構造物を形成する段階は、前記半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次に形成する段階と、前記第２酸化膜をパターニングして前記窒化膜の中央部を露出する一対の第２酸化膜パターンを形成する段階と、前記窒化膜の露出表面及び前記第２酸化膜パターン上に中間膜を形成する段階と、前記中間膜についての等方性エッチング工程を行って前記第２酸化膜パターンの側面上にスペーサ膜を形成する段階と、前記第２酸化膜パターン及びスペーサ膜をエッチングマスクとして前記窒化膜にエッチング工程を行って第１酸化膜の中央部を露出する一対の窒化膜パターンを形成する段階と、前記スペーサを除去して前記窒化膜パターンの一部を露出する段階と、前記窒化膜パターンをエッチングマスクとして前記第１酸化膜についてのエッチング工程を行って前記半導体基板の中央部を露出する第１酸化膜パターンを形成する段階と、前記半導体基板の露出表面、前記窒化膜パターンの露出表面及び前記第２酸化膜パターン上に第３酸化膜を形成する段階と、を含むことが望ましい。
【００２０】
　この場合、前記中間膜はポリシリコン膜であることが望ましい。
【００２１】
　前記中間膜についての等方性エッチング工程としてエッチバック工程を使用することが望ましい。
【００２２】
　前記第１酸化膜についてのエッチング工程は湿式エッチング法を使用して行うことが望ましい。
【００２３】
　本実施例において、前記第３酸化膜は化学気相蒸着工程によって形成することが望ましい。この場合、前記化学気相蒸着工程後に熱酸化工程を行って前記第３酸化膜を厚くする段階をさらに含んでもよい。
【００２４】
　前記平坦化工程は化学機械的研磨方法を使用して行うことが望ましい。
【発明の効果】
【００２５】
　本発明による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法によれば、コントロールゲート電極と重なる電荷トラップ層の長さは、フォトリソグラフィ工程が排除された状態で単にポリシリコン膜の厚さによってあらゆる領域で均一に決定されるので、素子特性の均一性が向上する。また、ポリシリコン膜の厚さを調節することによって所望のコントロールゲート電極及び電荷トラップ層の重ね長さを容易に形成できる。
【発明を実施するための最良の形態】
【００２６】
　以下、添付した図面を参照して、本発明の望ましい実施例を詳細に説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。
【００２７】
　図５ないし図１１は、本発明の第１実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【００２８】
　図５を参照すれば、シリコン基板（半導体基板）２００上にＯＮＯ膜２１０を形成する。このＯＮＯ膜２１０は第１酸化膜２１１、窒化膜２１３及び第２酸化膜２１５が順次に積層された構造である。一実施例として、第１酸化膜２１１は、シリコン基板２００を熱酸化させることによって形成できる。場合によって前記熱酸化は、窒素を含んだ雰囲気、例えばＮ２ＯガスまたはＮＯガスの雰囲気で行われうるが、この場合、第１酸化膜２１１はオキシナイトライドを含む。窒化膜２１３及び第２酸化膜２１５は、低圧化学気相蒸着（ＬＰ−ＣＶＤ：Ｌｏｗ−Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を使用して形成する。場合によって前記窒化膜２１３は、第１酸化膜２１１についての窒化工程を行うことによって形成しても良い。前記第２酸化膜２１１は通常の厚さより実質的に厚く形成する。
【００２９】
　次いで、図６を参照すれば、第２酸化膜２１１をパターニングして第２酸化膜パターン２１５’を形成する。第２酸化膜パターン２１５’によって窒化膜２１３の中央部は露出される。第２酸化膜パターン２１５’を形成するためには、第２酸化膜（図５の２１５）上にマスク膜パターン（図示せず）を形成する。そして、マスク膜パターンをエッチングマスクとした窒化膜２１３の一部表面が露出されるまでエッチング工程を行って、露出された第２酸化膜２１５を除去する。
【００３０】
　前記第２酸化膜パターン２１５’を形成した後には、第２酸化膜パターン２１５’及び露出された窒化膜２１３の露出表面が完全に覆われるように第１ポリシリコン膜２２０（中間膜）を形成する。この時、第１ポリシリコン膜２２０の厚さｄは後続の電荷トラップ層及びコントロールゲート電極の重ね長さを決定する重要な因子となる。したがって、第１ポリシリコン膜２２０の厚さｄは所望の電荷トラップ層及びコントロールゲート電極の重ね長さが得られうるように決定される。
【００３１】
　図７を参照すれば、第１ポリシリコン膜（図６の２２０）についての等方性エッチングを第２酸化膜パターン２１５’の上部表面が露出されるまで行う。これにより、第２酸化膜パターン２１５’の側面及び窒化膜（図６の２１３）の一部表面上にポリシリコン膜スペーサ２２０’が形成される。前記等方性エッチングではエッチバックエッチング方法を使用できる。
【００３２】
　ポリシリコン膜スペーサ２２０’が形成された後には、第２酸化膜パターン２１５’の上部表面の以外にも窒化膜（図１の２１３）の一部表面が露出される。したがって、この窒化膜２１３の露出表面を除去して窒化膜パターン２１３’を形成する。この時、窒化膜２１３の露出表面の除去のためのマスク膜としては第２酸化膜パターン２１５’と第１ポリシリコン膜スペーサ２２０’とが利用される。前記窒化膜パターン２１３’は第２酸化膜パターン２１５’及び第１ポリシリコン膜スペーサ２２０’によってその上部表面が覆われる。そして、第１ポリシリコン膜スペーサ２２０’間に第１酸化膜２１１の一部表面が露出される。以後、第１ポリシリコン膜スペーサ２２０’を除去するためのエッチング工程を行う。
【００３３】
　図８を参照すれば、窒化膜パターン２１３’をエッチングマスクとしたエッチング工程を行って第１酸化膜（図７の２１１）の露出部分を除去する。これにより、第１酸化膜パターン２１１’が、シリコン基板２００の一部表面、すなわちゲート絶縁膜が形成される部分を露出しつつ窒化膜パターン２１３’のエッチに整列されて形成される。前記エッチング工程によってシリコン基板２００の一部表面が露出されるので、前記エッチング工程ではプラズマを利用した乾式エッチング方法を使用しても良いが、この場合にプラズマによるシリコン基板２００のダメージが発生するので、可能な限り湿式エッチング方法を使用することが望ましい。
【００３４】
　次いで、酸化膜形成工程を行ってシリコン基板２００の露出部分が完全に覆われるように第３酸化膜２３０を形成する。この過程で第２酸化膜パターン２１５’の上部表面だけでなく、窒化膜パターン２１３’の露出表面も第３酸化膜２３０によって覆われる。前記酸化膜形成工程は化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を使用して行える。
【００３５】
　前記化学気相蒸着法によって第３酸化膜２３０を形成した後には通常のアニーリングを行って第３酸化膜２３０を硬化させる。しかし、より厚い第３酸化膜２３０の形成のためにアニーリングの代わりに熱酸化を行っても良い。アニーリングの代りに熱酸化を行う場合、第３酸化膜２３０が硬化されると同時により厚い第３酸化膜２３０を得られる。
【００３６】
　図９を参照すれば、第３酸化膜２３０上に第２ポリシリコン膜２４０を形成する。第２ポリシリコン膜２４０はＣＶＤ法を使用して形成できる。一実施例として、第２ポリシリコン膜２４０の形成のためのＣＶＤ工程時に、ソースガスの約１０％の体積だけフォスフィンガスを混合することによって、ｎ型不純物の燐（フォスフォラス）としてドーピングさせる。これにより、ドーピングされていないポリシリコン膜と比較してより高い導電性を有する第２ポリシリコン膜２４０を得られる。
【００３７】
　図１０を参照すれば、平坦化工程を行って第２酸化膜パターン２１５’が露出されるように第２ポリシリコン膜（図９の２４０）の一部を除去する。平坦化工程は化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を使用して行う。前記平坦化工程は第２酸化膜パターン２１５’が露出されるまで行え、場合によって第２酸化膜パターン２１５’上部の第３酸化膜２３０が露出されるまで行っても良い。平坦化工程が終われば第２ポリシリコン膜パターンよりなるコントロールゲート電極２４２が作られる。
【００３８】
　図１１を参照すれば、コントロールゲート電極２４２をエッチングマスクとしたエッチング工程を行って、コントロールゲート電極２４２によって露出された第２酸化膜パターン（図１０の２１５’）及び第３酸化膜（図１０の２３０）の一部を除去する。
【００３９】
　これにより、窒化膜パターン２１３’の一部表面が露出されるが、続けて窒化膜パターン２１３’の露出部分を除去するエッチング工程を進行させる。窒化膜パターン２１３’が除去されば、第１酸化膜パターン２１１’の一部表面が露出される。同様にエッチング工程を行って前記第１酸化膜パターン２１１’の露出部分を除去してシリコン基板２００の一部を露出する。
【００４０】
　このようなエッチング工程が全て終われば、シリコン基板２００及びコントロールゲート電極２４２間に第１酸化膜よりなるトンネリング層２１２、窒化膜よりなる電荷トラップ層２１４、及び第３酸化膜よりなる遮蔽層２３４が順次に積層された垂直構造物２１０’がコントロールゲート電極２４２のエッチに整列されて形成される。前記垂直構造物２１０’間のシリコン基板２００及びコントロールゲート電極２４２間には第３酸化膜よりなるゲート絶縁膜２３２が形成される。
【００４１】
　一方、ゲートラインの電流抵抗を減少させるためにコントロールゲート電極２４２の上部に金属シリサイド膜（図示せず）を形成しても良い。この場合、前記金属シリサイド膜ではタングステンシリサイド（ＷＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜またはチタンシリサイド（ＴｉＳｉ）膜を使用しうる。前記エッチング工程が完全に終了されれば、前記コントロールゲート電極２４２及び所定のマスク膜パターン（図示せず）をイオン注入マスクとしたイオン注入工程を行ってシリコン基板２００の上部の一定領域にソース領域２５２及びドレーン領域２５４を形成する。
【００４２】
　図１２及び図１３は、本発明の第２実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。具体的に本実施例は、１ビット動作を行える局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法に関することである。
【００４３】
　図１２を参照すれば、本発明による不揮発性メモリ素子の製造方法は図５ないし図１０を参照して説明した段階と同じ段階を含む。また、図１１を参照して説明した段階でソース領域（図１１の２５２）及びドレーン領域（図１１の２５４）を形成する以前の段階までも同一である。したがって、重複説明は省略し、その以後の段階から説明すれば、コントロールゲート電極（図１１の２４２）上にマスク膜パターン（図示せず）を形成する。
【００４４】
　このマスク膜パターンはコントロールゲート電極２４２の中央部を露出する開口部を有する。このマスク膜パターンをエッチングマスクとしたエッチング工程を行ってコントロールゲート電極２４２の露出部分を除去する。これにより、ゲート絶縁膜（図１１の２３２）の一部表面が露出される。
【００４５】
　続けてエッチング工程を進行してシリコン基板２００の一部表面が露出されるようにゲート絶縁膜２３２の露出部分も除去する。次いで、マスク膜パターンを除去する。その結果、相互一定間隔で離隔されるように配置される第１コントロールゲート電極２４２ａ及び第２コントロールゲート電極２４２ｂが形成される。また第１コントロールゲート電極２４２ａの下部の第１ゲート絶縁膜２３２ａ及び、第２コントロールゲート電極２４２ｂの下部の第２ゲート絶縁膜２３２ｂも形成される。そして第１コントロールゲート電極２４２ａ及び第２コントロールゲート電極２４２ｂ間のシリコン基板２００は露出される。
【００４６】
　図１２に示されたように、第１コントロールゲート電極２４２ａ、第２コントロールゲート電極２４２ｂ及び所定のマスク膜パターン（図示せず）をイオン注入マスクとしたイオン注入工程を行ってシリコン基板２００の上部の一定領域にソース領域２５２、ドレーン領域２５４及び不純物領域２５６を形成する。
【００４７】
　前記ソース領域２５２は、第１コントロールゲート電極２４２ａの下部の電荷トラップ層２１４と隣接するシリコン基板２００に形成される。前記ドレーン領域２５４は、第２コントロールゲート電極２４２ｂの下部の電荷トラップ層２１４と隣接するシリコン基板２００に形成される。そして、前記不純物領域２５６は第１コントロールゲート電極２４２ａ及び第２コントロールゲート電極２４２ｂ間のシリコン基板２００に形成される。
【００４８】
　以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の内で当業者によって色々な変形が可能なのは当然である。
【産業上の利用可能性】
【００４９】
　本発明は不揮発性メモリ素子のうち、特に局部的ＳＯＮＯＳ不揮発性メモリ素子に係り、不揮発性メモリ素子が使われるあらゆる分野に使用しうる。
【図面の簡単な説明】
【００５０】
【図１】従来の局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図２】従来の局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図３】従来の局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図４】従来の局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図５】本発明の第１実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図６】本発明の第１実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図７】本発明の第１実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図８】本発明の第１実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図９】本発明の第１実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図１０】本発明の第１実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図１１】本発明の第１実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図１２】本発明の第２実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【図１３】本発明の第２実施例による局部的ＳＯＮＯＳ構造を有する不揮発性メモリ素子の製造方法を説明するために示す断面図である。
【符号の説明】
【００５１】
　２００…シリコン基板、
　２１０…垂直構造物、
　２１１、２１１’…第１酸化膜パターン、
　２１２…トンネリング層、
　２１３、２１３’…窒化膜パターン、
　２１４…電荷トラップ層、
　２１５、２１５’…酸化膜パターン、
　２２０…ポリシリコン膜スペーサ、
　２３０…第３酸化膜、
　２３２…ゲート絶縁膜、
　２３２ａ…ゲート絶縁膜、
　２３２ｂ…ゲート絶縁膜、
　２３２…ゲート絶縁膜、
　２３４…遮蔽層、
　２４０…ポリシリコン膜、
　２４２、２４２ａ、２４２ｂ…コントロールゲート電極、
　２５２…ソース領域、
　２５４…ドレーン領域、
　２５６…不純物領域。
【図１】
2004080022.tif 000003
【図２】
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【図３】
2004080022.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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