(57)【要約】【課題】ウェハの処理能力を犠牲にすることなく、高品質の歪みシリコンチャネルを簡便に形成することができる半導体基板の製造方法を提供するとともに、ＮＭＯＳのみならず、ＰＭＯＳトランジスタの駆動能力をも向上させることができる半導体装置の製造方法を提供することを目的とする。【解決手段】表面が（１１１）又は（１１０）の面方位のシリコン単結晶層からなる基板上面にＳｉＧｅ膜を形成し、イオン注入及びアニール処理を行って前記基板内に埋め込み結晶欠陥を導入し、前記ＳｉＧｅ膜上に半導体膜を形成することからなる半導体基板の製造方法。【選択図】　図１
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【特許請求の範囲】
【請求項１】
表面が（１１１）又は（１１０）の面方位のシリコン単結晶層からなる基板上にＳｉＧｅ膜を形成し、イオン注入及びアニール処理を行って前記基板内に埋め込み結晶欠陥を導入し、前記ＳｉＧｅ膜上に半導体膜を形成することからなる半導体基板の製造方法。
【請求項２】
さらに、ＳｉＧｅ膜上に半導体膜を形成する前に、第２のＳｉＧｅ膜を形成する請求項１に記載の方法。
【請求項３】
さらに、ＳｉＧｅ膜を形成する前に、基板上に、シリコン膜を形成する請求項１又は２に記載の方法。
【請求項４】
ＳｉＧｅ膜が単結晶膜である請求項１〜３のいずれか１つに記載の方法。
【請求項５】
ＳｉＧｅ膜を、膜厚１０〜５００ｎｍで形成する請求項１〜４のいずれか１つに記載の方法。
【請求項６】
ＳｉＧｅ膜が、１０〜５０原子％のＧｅ濃度を有する請求項１〜５のいずれか１つに記載の方法。
【請求項７】
ＳｉＧｅ膜の形成温度が７００℃以下である請求項１〜６のいずれか１つに記載の方法。
【請求項８】
イオン注入を、水素又はヘリウムを用いて行う請求項１〜７のいずれか１つに記載の方法。
【請求項９】
イオン注入を、平均飛程が基板内部に達するように行う請求項１〜８のいずれか１つに記載の方法。
【請求項１０】
イオン注入を、異なる平均飛程になるように複数回行う請求項１〜９のいずれか１つに記載の方法。
【請求項１１】
イオン注入を、１×１０１６〜５×１０１６／ｃｍ２　の範囲の注入量で行う請求項１〜１０のいずれか１つに記載の方法。
【請求項１２】
アニール処理を６５０〜９５０℃の温度で行う請求項１〜１１のいずれか１つに記載の方法。
【請求項１３】
請求項１〜１２のいずれか１つにより形成される半導体基板表面に、オゾン又は酸素のラジカルを用いてゲート酸化膜を形成することからなる半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関し、より詳細には、ＳｉＧｅ膜を備えることにより歪を導入した高品質かつ高性能な半導体基板の製造方法及びこれを利用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置、とりわけＣＭＯＳデバイスでは時代の省資源化の要求に伴って低消費電力化が要求されるようになった。これまで、ＭＯＳトランジスタは、ゲート構造の微細化、ゲート膜の薄膜化により駆動能力を確保し、低電圧動作に対応してきた。
しかし、トランジスタ構造の微細化には、世代毎に大きな技術革新が必要で、費用投資と併せて、今後ますます開発サイドの負担が大きくなると予想される。
【０００３】
そこで、ＭＯＳ型電界効果トランジスタにおいて、トランジスタの微細化によらず、低電源電圧での駆動能力を確保する手法として、（１）完全空乏型ＳＯＩトランジスタ構造を採用してＳ値（サブスレショルド領域の電圧に対する電流の傾き）を小さくし、トランジスタの駆動能力を確保する方法、（２）ゲルマニウムを利用した歪みシリコンチャネル構造を採用して、トランジスタの駆動能力を向上させる手法が提案されている。
しかし、上記（１）のＳＯＩ型のトランジスタデバイスでは、完全空乏型ＳＯＩ構造を必要とするため、５０ｎｍ程度以下の薄膜ＳＯＩ層にトランジスタを形成する必要があり、バルク基板を用いたトランジスタプロセス以上の高精度の加工技術が要求される。また、ＳＯＩ層は、その下方を埋め込み酸化膜、周りを素子分離酸化膜で囲まれるため、バルク基板デバイスに使用する設計資産をそのままでは使用出来ないという課題がある。
【０００４】
一方、上記（２）の歪みシリコンチャネル構造は、格子定数の異なるゲルマニウムを含有した共晶シリコン（以降「ＳｉＧｅ」又は「ＳｉＧｅ」と明記）の歪みを開放した層の上に、引っ張り歪みをもつシリコン層を形成し、これをトランジスタのチャネルに利用することで、トランジスタの駆動能力を向上させるものである。即ち、文献（ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇｅｓｔ，１９９４，ｐ３７３−３７６等）で知られているように、引っ張り歪みをもつシリコンでは、歪み無しシリコンに比較して電子の実効的な質量が軽くなり、移動度が向上するため、この特性を利用してトランジスタの駆動能力を向上させることができる。
【０００５】
【発明が解決しようとする課題】
上述した歪みシリコンを、ＮＭＯＳトランジスタに適用する先行技術が多数提案されている。例えば、特開平９−８２９４４号公報では、図３に示されるように、シリコン基板５１上に濃度勾配をもつバッファー層５２を形成して、シリコンとＳｉＧｅ膜の格子不整合により生じる格子歪みを開放し、その上部に格子定数の小さいシリコン層５３を堆積し、歪みシリコンチャネルとして利用している。このＭＯＳトランジスタでは、シリコン基板とＳｉＧｅ膜の界面に転位発生を抑制し、格子不整合に起因したＳｉＧｅ膜の応力を緩和するため、ゲルマニウムの濃度に勾配をもたせたバッファー層５２が使用される。よって、このＭＯＳトランジスタでは、緩やかな濃度勾配を形成する必要があり、結果的にμｍオーダーの厚膜バッファー層が必要となる。
しかし、エピタキシャル成長を利用したＳｉＧｅ膜は、単結晶性を確保するためには、通常数ｎｍ／分〜数十ｎｍ／分程度と堆積速度が小さく、堆積処理に長い時間を必要とし、ウェハの処理能力が低下するという課題がある。
【０００６】
また、イオン注入を用いてＳｉＧｅ膜の応力コントロールを行う技術は、例えば、特開２００１−１１０７２５号公報に記載されている。
この方法では、図４（ａ）、（ｂ）に示すようにシリコン基板６１上にＳｉＧｅ膜６２を形成し、図４（ｃ）に示すように、シリコン基板６１とＳｉＧｅ膜６２との界面に酸素、窒素等の第１のイオン注入を行って固相成長防止のストッパー層６４を形成する。その後、図４（ｄ）に示すように、Ｇｅ、Ｓｉ等の第２のイオンを注入してＳｉＧｅ膜６２の下方を所定の厚さだけ非晶質化し、図４（ｅ）に示すように、アニールによって非晶質層６５ａを、結晶欠陥を低減した単結晶層６６へ変換する。続いて、図４（ｆ）に示すように、Ｇｅ、Ｓｉ等の第３のイオンを注入してＳｉＧｅ膜６３の上層部を非晶質化し、再アニールによって非晶質層６５ｂを、単結晶層６６に変換している。
【０００７】
つまり、この方法では、ＳｉＧｅ膜に対して、比較的質量の大きなイオン注入とアニールを複数回繰り返すことで、結晶の非晶質化と再結晶化との物理変換を行っている。したがって、製造工程が煩雑化するのみならず、物理的な変換のための非晶質化に起因して、最終的に得られる基板として、十分に結晶欠陥のない高品質の基板を得ることができないという課題がある。
本発明は上記課題に鑑みなされたものであり、ウェハの処理能力を犠牲にすることなく、高品質の歪みシリコンチャネルを簡便に形成することができる半導体基板の製造方法を提供するとともに、ＮＭＯＳのみならず、ＰＭＯＳトランジスタの駆動能力をも向上させることができる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明によれば、表面が（１１１）又は（１１０）の面方位のシリコン単結晶層からなる基板上にＳｉＧｅ膜を形成し、イオン注入及びアニール処理を行って前記基板内に埋め込み結晶欠陥を導入し、前記ＳｉＧｅ膜上に半導体膜を形成することからなる半導体基板の製造方法が提供される。
また、上記により形成される半導体基板表面に、オゾン又は酸素のラジカルを用いてゲート酸化膜を形成することからなる半導体装置の製造方法が提供される。
【０００９】
【発明の実施の形態】
本発明の半導体基板の製造方法では、まず、表面が（１１１）又は（１１０）の面方位のシリコン単結晶層からなる基板上面にＳｉＧｅ膜を形成する。
基板としては、表面が（１１１）又は（１１０）面方位を有しているものであれば、シリコン単結晶基板のみならず、そのようなシリコン単結晶層が配置されたＳＯＩ構造基板であってもよい。ここで（１１１）面又は（１１０）面の基板を用いるのは、（１００）面結晶に比較し、単位格子あたりの原子密度が（１１１）面では１．１６倍、（１１０）面では１．４２倍であるため、結晶欠陥からのびる転位線が成長しにくいからである。したがって、最終的に、後述する結晶欠陥からＳｉＧｅ膜表面への転位線成長を抑制し、高品質の無歪みのＳｉＧｅ膜を確保することができる。
【００１０】
シリコン基板上に形成されるＳｉＧｅ膜は、歪みエネルギーが開放されておらず、圧縮応力をもつ。つまり、シリコン基板上に形成されるゲルマニウム膜は、通常、約４％の格子不整合性を有しており、これに起因して、下地のシリコン基板から圧縮応力を受け、ＳｉＧｅ膜に圧縮応力及びは歪み形態の結晶を内在する。なお、（１１１）又は（１１０）面の基板上に堆積されるＳｉＧｅ膜は、通常、下地の基板面方位を保って（１１１）又は（１１０）面を有する単結晶で堆積される。
【００１１】
ＳｉＧｅ膜は、公知の方法、例えば、ＣＶＤ法、スパッタ法、真空蒸着法、ＭＥＢ法等の種々の方法により形成することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが好ましい。この場合の成膜条件は、当該分野で公知の条件を選択することができ、特に、成膜温度は、例えば、７００℃程度以下、さらに５５０℃以下が好ましい。なお、できるだけ高Ｇｅ濃度の膜を厚く堆積して、ＳｉＧｅ膜に歪みエネルギーを蓄積するためには、低温での堆積温度が必要である。
このＳｉＧｅ膜においては、Ｇｅの濃度は特に限定されるものではないが、例えば、１０〜５０原子％程度、好ましくは１０〜４０原子％が挙げられる。なお、Ｇｅの濃度は、膜厚方向及び層表面方向（面内方向）に連続的又は段階的に傾斜して変化していてもよいが、均一であることが好ましい。
【００１２】
ＳｉＧｅ膜の膜厚は、後の歪み緩和アニール工程で発生するＳｉＧｅ膜とシリコン基板との界面のすべり転位が、その上に形成するであろう半導体装置、例えばＭＯＳＦＥＴに悪影響を及ぼさないように設定することが必要である。例えば、圧縮応力をもつＳｉＧｅ膜の臨界膜厚は、ゲルマニウム濃度と堆積温度との関数で決定され、臨界膜厚を越える膜厚を採用した場合には、シリコン基板とＳｉＧｅ膜との界面で応力開放に起因したミスフィット転位が発生し、その表面にクロスハッチ状の転位線が生じ、これに起因して、この上に形成される半導体膜等の結晶品質が低下する。したがって、臨界膜厚よりも薄いことが好ましい。具体的には、１０〜５００ｎｍ程度が挙げられる。特に、後工程においてＰＮ接合を形成することを考慮すると、ＳｉＧｅ膜の膜厚は３００ｎｍ以上が好ましい。
なお、本発明においては、ＳｉＧｅ膜を形成する前に、基板上に、シリコン膜を形成してもよい。このシリコン膜は、シリコン単結晶膜であることが好ましく、その上に形成されるＳｉＧｅ膜の異常成長による局所的なヒロックやボイドを抑制する機能を有する。シリコン膜の形成は、上記と同様の方法で形成することができる。シリコン膜の膜厚は、例えば、５〜５０ｎｍ程度が適当である。
【００１３】
次いで、イオン注入及びアニール処理を行う。
イオン注入は、イオンが通過したＳｉＧｅ膜には結晶欠陥を残留させず、イオンが停止する平均飛程（Ｒｐ）の直前に核阻止能が最大になって平均飛程（注入ピーク）付近に結晶欠陥を導入し、後述するアニールを含む工程で、デバイスに電気的に影響を与えないイオン種を選択することが好ましい。したがって、質量の小さい元素、特に、水素又はヘリウムが好ましい。つまり、軽い元素をイオン注入することにより、注入領域に対して、非晶質化することなく、埋め込み結晶欠陥を導入することができる。
【００１４】
なお、イオン注入により結晶欠陥を導入する技術として、貼り合わせＳＯＩウェハであるＵＮＩＢＯＮＤへの水素イオン注入を適用することで、微細欠陥を導入し、これを、続くアニール処理で欠陥の集合体に成長させ、ＳＯＩウェハをスマートカットする技術（脆性破断技術）が、ＩＥＩＣＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ．，　Ｅ８０−Ｃ，　３５８　（１９９７）に記載されている。ここでは、スマートカットのために、１０１６ｃｍ２後半のドーズが適用されているが、本発明では、結晶欠陥の導入のみを目的とするため、スマートカットが生じることなく、結晶欠陥を導入できるドーズとして１０１６ｃｍ２前半、１〜５×１０１６ｃｍ２程度であることが好ましい。
【００１５】
イオン注入されるイオンの平均飛程（Ｒｐ）は、シリコン基板上に堆積したＳｉＧｅ膜の膜厚より深く又はシリコン基板上にシリコン膜を形成し、その上にＳｉＧｅ膜を形成している場合には、シリコン膜とＳｉＧｅ膜との合計の膜厚よりも深く設定することが有効である。また、後述するイオン注入後のアニールで形成される埋め込み結晶欠陥の位置と、ＳｉＧｅ膜表面の結晶欠陥に相関が認められている。さらに、埋め込み結晶欠陥から転位線がＳｉＧｅ膜に渡って伸びることが確認されている。従って、埋め込み結晶欠陥の位置がＳｉＧｅ膜とシリコン基板との界面又はシリコン膜とシリコン基板との界面から下方に深く設定することで、ＳｉＧｅ膜表面まで延伸する結晶欠陥の低減化が図れる。一方、Ｒｐが浅い場合には、Ｒｐ近傍の埋め込み結晶欠陥の発生に加えて、この埋め込み結晶欠陥により、シリコン基板／ＳｉＧｅ膜界面又はシリコン基板／シリコン膜界面に２次欠陥が新たに発生し、貫通転位のみならずＳｉＧｅ膜表面の平坦性が低下する。したがって、結晶欠陥によるＳｉＧｅ膜の歪み開放と表面の結晶欠陥低減との逆の相関挙動を考慮して、イオン注入の平均飛程は、シリコン基板／ＳｉＧｅ膜界面又はシリコン基板／シリコン膜界面から下方３００ｎｍまでの範囲に設定することが望ましい。このようなことから、イオン注入の加速エネルギーは、用いるイオン種、ＳｉＧｅ膜の膜厚、シリコン膜の有無及びその膜厚等によって適宜調整することができ、例えば、２０〜１５０ｋｅＶ程度、好ましくは３０〜３５ｋｅＶ程度の注入エネルギーが挙げられる。
【００１６】
熱処理は、例えば、炉アニール、ランプアニール、ＲＴＡ等が挙げられ、不活性ガス雰囲気（アルゴン等）、大気雰囲気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、７００〜９５０℃の温度範囲で、１０〜３０分間程度行うことができる。
なお、本発明においては、上記のようにイオン注入及びアニールした後、さらに、その上に、第２のＳｉＧｅ膜を形成し、最終的に、ＳｉＧｅ膜を複数の積層膜として形成してもよい。ここで形成する第２のＳｉＧｅ膜は、上記と同様の方法で、同様の膜厚で形成することができる。この第２のＳｉＧｅ膜は、Ｇｅの濃度が同一の又は異なる複数の積層膜として形成してもよい。
【００１７】
さらに、ＳｉＧｅ膜上に、半導体膜を形成する。半導体膜は、歪み緩和されたＳｉＧｅ膜上に形成されるため、歪が内在している。半導体層は、シリコンと同様のダイヤモンド構造を有するものであれば特に限定されるものではなく、例えば、Ｓｉ、ＳｉＣ又は上記ＳｉＧｅ膜よりもＧｅ濃度が低いＳｉＧｅ膜等が挙げられる。なかでも、シリコン膜が好ましい。ＳｉＣにおけるＣ濃度は、特に限定されるものではなく、例えば、０．１〜７ａｔｏｍ％程度が挙げられる。また、ＳｉＧｅにおけるＧｅ濃度は、１０ａｔｏｍ％程度以下が適当である。半導体膜は、ＳｉＧｅ膜と同様の方法で形成することができ、例えば、成長ガスを切り替えて、ＳｉＧｅ膜に引き続いて、同一装置内で形成することが好ましい。これにより、ＳｉＧｅ膜の表面の酸素等の汚染を低減することができる。この場合の基板温度は、４００〜６５０℃程度が好ましい。半導体膜の膜厚は、後の半導体装置の製造工程での膜減り及びＳｉＧｅ膜からのＧｅの拡散等を考慮して、厚膜であることが好ましいが、一方、ＳｉＧｅ膜の歪み緩和工程後に発生する半導体膜の引っ張り歪みによる欠陥発生を抑制するため、臨界膜厚以下の膜厚で形成することが好ましい。なお、ＳｉＧｅ膜のゲルマニウム濃度が高いほど薄く、後に行うであろう半導体装置の製造プロセスにおける熱処理温度が高いほど薄くすることが好ましい。膜厚は、具体的には、１〜１００ｎｍ程度、より好ましくは５〜３０ｎｍ程度が挙げられる。なお、この半導体膜は、組成が同一の又は異なる複数の積層膜として形成してもよい。
【００１８】
これにより、応力が開放され、転位のないＳｉＧｅ膜を簡便に形成でき、その上に形成される半導体膜は、良質で十分な歪をもつ歪半導体膜とすることができ、得られた基板を用いて半導体装置を形成する場合には、目標とするキャリアの移動度向上を達成することができる。
【００１９】
また、本発明においては、このようにして得られた半導体基板の半導体膜を活性層（チャネル）として用いて、この半導体膜の表面を、オゾン又は酸素のラジカルを用いたラジカル酸化に付すことにより、ゲート酸化膜を形成する。つまり、これまでは、（１１１）面方位シリコンのゲート酸化膜の電気的絶縁特性が乏しいことが問題であったが、近年、ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇ．，ｐ２４９．　１９９９に報告された、ラジカル酸化技術に代表される新規酸化技術の採用で、低絶縁破壊耐圧特性にとぼしかった（１１１）面のゲート酸化膜の膜特性を改善することができる。よって、ラジカル酸化の条件等は、この文献で報告されたものにしたがって選択することができる。
なお、ゲート酸化膜の形成後は、公知の方法によりゲート電極を形成した後、イオン注入によりソース／ドレイン領域を形成することにより、半導体装置を完成することができる。また、この半導体装置は、ＬＤＤ構造、ＤＤＤ構造を有していてもよい。これにより、電気的特性の優れた半導体装置を得ることができる。
【００２０】
このように形成された引っ張り歪みをもつ（１１１）面方位の半導体層（例えば、シリコン層）のキャリア移動度は、（１００）面方位の無歪みシリコンのそれに比較して、ＮＭＯＳで約１．５倍、ＰＭＯＳで約２倍となる。
以下、本発明の半導体基板の製造方法及び半導体装置の製造方法を、図面に基づいて詳細に説明する。
【００２１】
実施の形態１
まず、図１（ａ）に示すように、結晶面方位（１１１）の単結晶のシリコン基板１を、公知の方法により洗浄し、このシリコン基板１上に、２５原子％のＧｅ濃度の歪みを有するＳｉＧｅ膜２を３００ｎｍの膜厚で、５２０℃にてエピタキシャル成長させた。
【００２２】
次に、図１（ｂ）に示すように、シリコン基板１に、イオンの注入飛程（Ｒｐ）が歪みＳｉＧｅ膜２とシリコン基板１との界面からシリコン基板１側に到達するように、つまり、界面から５０ｎｍの深さに、水素イオン３を３０ｋｅＶのエネルギー、３×１０１６ｃｍ２のドーズでイオン注入した。このイオン注入により、注入基板の表面側の結晶を破壊せず、欠陥を残留させることなく、Ｒｐ近傍に微小欠陥４が導入される。
続いて、図１（ｃ）に示すように、シリコン基板１を、不活性雰囲気下、８００℃の温度で１０分間アニール処理した。この処理により、シリコン基板１側に導入された微小欠陥４は、欠陥集合体５に変換される。
【００２３】
つまり、イオン注入によって導入された微小欠陥によってシリコンの共有結合のボンド間角度が部分的に変化し、エネルギー的に高い状態になる。このエネルギー的に高い状態になった微小欠陥部に格子間に残存する水素が捕獲され、アニールでの熱エネルギーでシリコンと反応してＳｉ−Ｈ結合を生じ、Ｓｉ−Ｓｉ結合が順次切断されるループを繰り返して欠陥集合体５が形成されると考えられる。そして、欠陥集合体５の形成に伴って、シリコン基板本体と、欠陥−ＳｉＧｅ膜界面間のシリコン領域が結晶としては、“切り離された”ことになる。この“切り離されたシリコン領域”において、このシリコン層の格子エネルギーより、隣接するＳｉＧｅ膜２の格子不整合に伴う歪みエネルギーが大きくなると、アニールでの熱エネルギーを授受してＳｉＧｅ膜２の歪みエネルギーが開放され、無歪みのＳｉＧｅ膜６に変換される。つまり、ＳｉＧｅ膜の歪み開放は、上記、欠陥−ＳｉＧｅ界面間に“切り離されたシリコン層”領域の格子エネルギーと、ＳｉＧｅ膜２の格子歪みエネルギーの大小で決定されることになる。従って、ＳｉＧｅ膜２の格子歪み開放だけを考える場合、切り離された欠陥−ＳｉＧｅ膜界面間のシリコン領域厚はできるだけ小さい方がよい。つまり、図１（ｂ）の注入イオンの飛程Ｒｐは、ＳｉＧｅ膜とシリコン基板１との界面から、できるだけ浅い方がよいことになる。
【００２４】
一方、アニールによって変換生成した欠陥集合体５からは、一部貫通転位線がＳｉＧｅ膜２側に伸びることが確認されている。この転位線をＳｉＧｅ膜６の表面まで延伸させないためには、▲１▼ＳｉＧｅ膜２を厚く堆積するか、▲２▼欠陥集合体５をＳｉＧｅ膜２とシリコン基板１との界面から離して生成させる、等の対策が考えられる。しかし、▲１▼の対策ではその臨界膜厚から限界があり、▲２▼の対策を取らざるをえない。従って、注入イオンの飛程Ｒｐは、上述したＳｉＧｅの歪み開放（シリコン厚の薄膜化）とその表面欠陥低減（シリコン厚の厚膜化）のトレードオフの関係から決定されることになる。
【００２５】
このように処理、作製した基板を用いて、Ｘ線回折分析法（ＸＲＤ）により、無歪みのＳｉＧｅ膜６の歪み開放の程度を分析したところ、歪みエネルギーが９０％開放され、ほぼ無歪み状態のＳｉＧｅ膜に変換されていることが確認できた。また、ノルマルスキー位相差顕微鏡や走査型電子顕微鏡（ＳＥＭ）での分析で、無歪みのＳｉＧｅ膜６表面には、欠陥集合体５から延伸する貫通転位線がほぼ無視しうる程度に少ないことが確認できた。
【００２６】
次いで、図１（ｄ）に示すように、無歪みＳｉＧｅ膜６が形成されたシリコン基板１上に、膜厚２０ｎｍ程度のシリコン単結晶膜７を、７００℃の温度にてエピタキシャル成長させた。ここでは、出発基材に（１１１）面方位のシリコン基板を用いているので、面方位が逐次転写され、このシリコン単結晶膜７の面方位も（１１１）となる。
シリコン単結晶膜７の膜歪みの有無は、このシリコン単結晶膜７の格子エネルギーと直下の無歪みＳｉＧｅ膜６のそれとの大小で決定される。デバイスへの適用のために、シリコン単結晶膜７は引っ張り歪みをもつことが必要である。
【００２７】
これにより、表面に歪みシリコン膜が形成された半導体基板を作製することができた。
続いて、図１（ｅ）に示すように、得られたシリコン基板１を使用して、公知の方法により素子分離層８を形成した。また、得られたシリコン基板１の表面を、Ｋｒと酸素との混合ガスを４００℃でプラズマ化したプラズマシース内で４．５ｎｍ酸化し、ゲート酸化膜９を形成した。このようなラジカル酸化を採用することにより、（１１１）面シリコンの課題であった、ゲート酸化膜の耐圧特性を向上させることができる。
【００２８】
その後、図１（ｆ）に示すように、公知の方法によりゲート電極１０、ソース／ドレイン領域１１を形成し、引っ張り歪みシリコンチャネルをもつＭＯＳトランジスタを作製した。
得られたトランジスタについてキャリアの移動度を評価したところ、表１に示すように、電子及びホールの移動度とも、歪み無しシリコンチャネルトランジスタに比較し、向上していることが確認された。
【００２９】
【表１】
2004014856.tif 000003
【００３０】
実施の形態２
まず、図２（ａ）に示すように、結晶面方位（１１１）の単結晶のシリコン基板２１ａを公知の方法により洗浄して、シリコン基板２１ａ上にシリコン単結晶膜２１ｂを５ｎｍと、２５原子％のＧｅ濃度を有する歪みＳｉＧｅ膜２２を３００ｎｍ、エピタキシャル成長させた。ここでは、堆積温度５２０℃を使用した。なお、上記実施の形態１との相違点として、シリコン単結晶膜２１ｂを堆積しているが、これはＳｉＧｅの異常成長による局所的なヒロックやボイドを抑制するためである。また、上述した例ではシリコン基板上にシリコン膜を堆積したが、実施例１と同様にシリコン基板上に直接２５原子％のゲルマニウムを含有する歪みＳｉＧｅ膜２２を３００ｎｍ、エピ成長させてもよい。
【００３１】
次に、図２（ｂ）に示すように、得られたシリコン基板２１ａに、水素イオン２３をＳｉＧｅ膜２２の界面からシリコン界面下５０ｎｍ程度に注入飛程をもつ第１のイオン注入条件：３０ｋｅＶと、１００ｎｍ程度に注入飛程をもつ第２のイオン注入条件：３８ｋｅＶでイオン注入し、シリコン基板２１ａ内部に、イオン注入に起因する２層の微小欠陥２４を導入した。注入量は、それぞれのエネルギー毎に、２×１０１６ｃｍ２とした。
【００３２】
ここで、微小欠陥２４を２層に積層化する目的は、ＳｉＧｅ膜界面に近いＲｐをもつ第１のイオン注入の注入量を低減し、次工程で発生する貫通転位の密度を低すること、第１の注入量低減に伴って低下するＳｉＧｅ膜２２の応力開放効果を第２のイオン注入で補足することにある。
続いて、図２（ｃ）に示すように、得られたシリコン基板２１ａを、不活性雰囲気下、８００℃の温度で１０分間アニール処理した。この処理により、シリコン基板２１ａ側に導入された微小欠陥２４が、欠陥集合体２５に変換される。同時にアニールでの熱エネルギーを授受してＳｉＧｅ膜２２の歪みエネルギーが開放され、無歪みのＳｉＧｅ膜２６ａに変換される。
【００３３】
次いで、図２（ｄ）に示すように、無歪みのＳｉＧｅ膜２６ａ上に、第２のＳｉＧｅ膜２６ｂをエピタキシャル成長させ、連続シーケンス処理で、さらにその上に、図２（ｅ）に示すように、シリコン単結晶膜２７をエピタキシャル成長させた。
この場合、下地のＳｉＧｅ膜２６ａがすでに歪み開放されているため、第２のＳｉＧｅ膜２６ｂは、（１１１）の面方位を転写した歪み開放ＳｉＧｅ膜、シリコン単結晶膜２７は、引っ張り歪みをもつ歪みシリコン膜となる。この連続処理での第２のＳｉＧｅ膜２６ｂの堆積の追加によって、エピタキシャル成長のシード面となるＳｉＧｅ膜２６ａの表面まで延伸した貫通転位の消滅化が進行するため、ほぼ転位が無いシリコン単結晶膜２７の形成に寄与できる。
【００３４】
なお、膜堆積の温度制約は第１のＳｉＧｅ膜２６ａの堆積時に比較し、自由度が大きが、ＳｉＧｅ膜２６ａ、２６ｂからシリコン膜２１ｂ側へのゲルマニウム原子の熱拡散が生じるため、高温での膜堆積には温度制約が生じる。堆積温度は、５００〜８００℃の範囲であれば問題が無い。本実施例では、５２０℃を採用し、ＳｉＧｅ膜２６ｂを３００ｎｍ、シリコン単結晶膜２７を２０ｎｍ堆積した。
これにより、表面に歪みシリコン膜が形成された半導体基板を作製することができた。
このシリコン基板２１ａを用いて、実施の形態１と同様にトランジスタを作製し、キャリアの移動度を評価したところ、電子及びホールの移動度とも、実施の形態１と同等の改善効果が確認された。
【００３５】
【発明の効果】
本発明によれば、（１１１）又は（１１０）面の原子密度の高いシリコン層を有する基板を採用し、圧縮歪みＳｉＧｅ膜を堆積し、イオン注入及びアニールによる埋め込み結晶欠陥の導入とＳｉＧｅ膜の圧縮歪みの開放、引っ張り歪み半導体膜の堆積の一連の製造方法により、応力を開放した転位のないＳｉＧｅ膜が簡便に形成でき、その上層に堆積される半導体膜に、十分かつ高品質の引っ張り歪みを与えることができる。
【００３６】
また、このような半導体基板を用いて、ラジカル酸化によりゲート絶縁膜を形成し、半導体装置を作製する場合には、ゲート酸化膜質の劣化を回避して、ゲート酸化膜の電気的絶縁特性を向上させることができ、（１００）面方位の無歪み半導体基板に対して、格段にキャリア移動度に向上させることができ、従来のデバイスでは達成できない、低電圧動作、低消費電力の半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体基板の製造方法を説明するための要部の概略断面製造工程図である。
【図２】本発明の別の半導体基板の製造方法を説明するための要部の概略断面製造工程図である。
【図３】従来の半導体装置を示す要部の概略断面図である。
【図４】従来の半導体基板の製造方法を示す要部の概略断面工程図である。
【符号の説明】
１、２１ａ　シリコン基板
２、２２　歪ＳｉＧｅ膜
３、２３　水素イオン
４、２４　微小欠陥
５、２５　欠陥集合体
６、２６ａ　無歪ＳｉＧｅ膜
７、２１ｂ、２７　シリコン単結晶膜
８　素子分離層
９　ゲート酸化膜
１０　ゲート電極
１１　ソース／ドレイン領域
２１ｂ　シリコン単結晶膜
２６ｂ　第２のＳｉＧｅ膜
【図１】
2004014856.tif 000004
【図２】
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【図３】
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【図４】
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