(57)【要約】【課題】互いに逆相のクロック信号により駆動されるチャージポンプを用いた昇圧回路を有する半導体装置において、イコライズ信号ＣＥＱのようなタイミングを重視する信号は必要とせず、温度、プロセスバラツキ、電源電圧に依存しない簡易な回路でチャージシェアが実現できる半導体装置を提供する。【解決手段】互いに逆相のクロック信号Φ０、Φ０Ｂ用の配線１、２間に、一方の配線１から他方の配線２へ第一の電流経路を形成するダイオード１０とスイッチング手段９を設けるとともに、前記他方の配線２から前記一方の配線１へ第二の電流経路を形成するダイオード８とスイッチング手段７とを設けてある。【選択図】  図１
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【特許請求の範囲】
【請求項１】
互いに逆相のクロック信号により駆動されるチャージポンプを用いた昇圧回路を有する半導体装置において、
前記互いに逆相のクロック信号用の配線間に、一方の配線から他方の配線へ電流経路を形成するダイオードとスイッチング手段を設けてあることを特徴とする半導体装置。
【請求項２】
互いに逆相のクロック信号により駆動されるチャージポンプを用いた昇圧回路を有する半導体装置において、
前記互いに逆相のクロック信号用の配線間に、一方の配線から他方の配線へ第一の電流経路を形成するダイオードとスイッチング手段を設けるとともに、前記他方の配線から前記一方の配線へ第二の電流経路を形成するダイオードとスイッチング手段とを設けてあることを特徴とする半導体装置。
【請求項３】
一方の配線から他方の配線への電流経路を形成するスイッチング手段によるスイッチタイミングが、他方の配線に接続されたコンデンサへのクロック信号による充電開始時期よりも前に設定されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記配線と接続され、前記クロック信号をローレベルにドライブするトランジスタの駆動能力が、前記ダイオードの駆動能力より小に設定されていることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記配線と接続され、前記クロック信号をローレベルにドライブするトランジスタのスイッチタイミングが、前記スイッチ手段によるスイッチタイミングよりも後に設定されている請求項１〜３の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、この発明は、半導体装置に関し、特に、互いに逆相のクロック信号により駆動されるチャージポンプを用いた昇圧回路を有する半導体装置、例えばいわゆるフラッシュメモリに適用して好適なものに関する。
【０００２】
【従来の技術】
従来、互いに逆相のクロック信号により駆動されるチャージポンプを用いた昇圧回路を有する半導体装置において、図５（ａ），（ｂ）に示すように、チャージポンプのキャパシタの寄生容量の充放電電流の低減により低消費電力化を図る為、チャージポンプを駆動するための互いに逆相のクロック信号Φ、ΦＢの立ち上がり／立ち下がりの遷移時にクロック信号Φ、ΦＢ用の配線１、２間をショートさせるような構成の半導体記憶装置が提案されている。
【０００３】
詳述すると、互いに逆相のクロック信号により駆動されるチャージポンプを用いた昇圧回路を有する半導体装置において、図５（ａ）に示すように、キャパシタＣｐと昇圧ダイオードＤｐとからなるチャージポンプが４段縦続接続されてなる昇圧回路が構成されている。配線１、２はそれぞれトランスファーゲート３、４を介してクロック信号が伝達され、これらの配線１、２間にトランスファーゲート５が設けられている。トランスファーゲート３、４のｐ側入力端子およびトランスファーゲート５のｎ側入力端子には、図５（ｂ）の信号（Ｃ）に示すような、クロック信号Φ、ΦＢの立ち上がり／立ち下がりの遷移時の前後にわたる所定のパルス幅を有するイコライズ信号ＣＥＱが供給されるように構成され、トランスファーゲート３、４のｎ側入力端子およびトランスファーゲート５のｐ側入力端子には、インバータ６によりイコライズ信号ＣＥＱを反転した信号が供給されるように構成されている。
【０００４】
次に、図５（ａ）の昇圧回路の動作について図５（ｂ）を用いて説明する。
図５（ｂ）において、互いに逆相のクロック信号Φ、ΦＢの立ち上がり／立ち下がりの遷移時には、イコライズ信号ＣＥＱがハイレベルとなり、トランスファーゲート３、４はオフ、トランスファーゲート５はオンとなって、これらのクロック信号Φ、ΦＢ用の配線１、２間がショートされる。これによって、それまでＧＮＤレベルであった配線１の電位Φ１及びそれまでＶｃｃレベルであった配線２の電位Φ２が互いに相手方に充放電をし、イコライズ信号ＣＥＱのパルス幅が十分に長ければいずれも同一電位Ｖｃｃ／２となる。イコライズ信号ＣＥＱがローレベルになると、トランスファーゲート３、４はオン、トランスファーゲート５はオフとなって、配線１の電位Φ１はΦと同じＶｃｃレベルになり、配線２の電位Φ２はΦＢと同じＧＮＤレベルになる。そして、これらのクロック信号Φ１、Φ２によりチャージポンプが駆動され、昇圧動作が行われる。
【０００５】
この場合、クロック信号Φ１用の配線１につながっている容量Ｃｐ  、Ｃｐｓ（配線１の寄生容量）に加わる電圧はＶｃｃ（または０Ｖ）、クロック信号ΦＢ用の配線２につながっている容量Ｃｐ  、Ｃｐｓ（配線２の寄生容量）に加わる電圧は０Ｖ（またはＶｃｃ）となっているが、上述のようにこれらの配線１、２間をショートさせたときには、いずれもほぼＶｃｃ／２になり、したがって０ＶからＶｃｃに昇圧しようとしていたうちの半分の電圧分の昇圧はＶｃｃ電源から電流を供給しなくても行うことができるため消費電力が削減される。
【０００６】
【特許文献１】
特開平１０‐２２８７９３号公報
【０００７】
【発明が解決しようとする課題】
しかし、上述した従来の技術では、配線１、２間にトランスファーゲートを設けてショートさせるべく、イコライズ信号ＣＥＱの発生回路を別途付加する必要がある。また、Φ、ΦＢのクロック信号に対して所定のタイミングでイコライズ信号ＣＥＱの立ち上がり／立ち下がりを正確に制御しなければならずイコライズ信号ＣＥＱの生成のための複雑な回路が別途必要になる。即ち、当該回路で生成されるイコライズ信号ＣＥＱについては次の２つの条件を満たす必要がある。
（１）Φ、ΦＢが遷移する前にイコライズ信号ＣＥＱをハイレベルにすること。
（２）イコライズ信号ＣＥＱのハイレベルの期間後にΦ、ΦＢを遷移させること。
【０００８】
（１）は、Φ１、Φ２の電位によっては、ＣＥＱが遅れてハイレベルになると消費電流は削減されず、逆に増加する傾向になり、（２）は、イコライズ信号ＣＥＱの信号がハイレベルになって、チャージシェア後にΦ、ΦＢが遷移していないと、一度チャージシェアしたΦ１、Φ２が再び元に戻り、再度Φ、ΦＢの電位に遷移することになり、消費電流の増加を招く結果になるからである。
【０００９】
その結果、イコライズ信号ＣＥＱとΦ、ΦＢのクロックには、誤差要因となる温度、プロセスバラツキ、電源電圧に依存しない複雑な回路設計が必要になるという問題点があった。
【００１０】
本発明の目的は、上述した従来技術の問題点に鑑み、互いに逆相のクロック信号により駆動されるチャージポンプを用いた昇圧回路を有する半導体装置において、イコライズ信号ＣＥＱのようなタイミングを重視する信号は必要とせず、温度、プロセスバラツキ、電源電圧に依存しない簡易な回路でチャージシェアが実現できる半導体装置を提供する点にある。
【００１１】
【課題を解決するための手段】
この目的を達成するため、本発明による半導体装置の特徴構成は、特許請求の範囲の欄の請求項１に記載したように、互いに逆相のクロック信号用の配線間に、一方の配線から他方の配線へ電流経路を形成するダイオードとスイッチング手段を設けて、一方の配線の電荷を他方の配線に転送し、電源からの供給電力を削減する点にある。
【００１２】
ここで、電荷の転送という観点では、前記配線と接続され、前記クロック信号をローレベルにドライブするトランジスタの駆動能力が、前記ダイオードの駆動能力より小に設定されていることが好ましく、前記配線と接続され、前記クロック信号をローレベルにドライブするトランジスタのスイッチタイミングが、前記スイッチ手段によるスイッチタイミングよりも後に設定されていることが好ましい。
【００１３】
【発明の実施の形態】
以下、本発明による半導体装置の実施形態について図面を参照しながら説明する。尚、実施形態の全図において、同一または対応する部分には同一の符号を付す。
【００１４】
図１（ａ）に示すように、フラッシュメモリ等の半導体装置に用いられる昇圧回路は、通常の半導体製造プロセスに従ってシリコン半導体基板上に形成され、キャパシタＣｐと昇圧ダイオードＤｐとからなるチャージポンプが４段縦続接続されたチャージポンプ列を備えて構成される。このチャージポンプ列は、図１（ｂ）の信号（Ａ）及び（Ｂ）に示すような互いに逆相のクロック信号Φ０、Φ０Ｂにより駆動される。符号１、２はそれぞれクロック信号Φ０、Φ０Ｂ用の配線を示す。これらの配線１、２には、それぞれインバータ１１、１２が設けられ、当該インバータ１１、１２を介してクロック信号Φ０、Φ０Ｂが伝達される。前記配線１、２間には、ダイオード８、１０、スイッチング手段であるｎＭＯＳＦＥＴ７、９が設けられ、それぞれのｎＭＯＳＦＥＴ７、９のゲートには、クロック信号Φ０Ｂ、Φ０が接続されている。即ち、互いに逆相のクロック信号用の配線間に、一方の配線１から他方の配線２へ第一の電流経路を形成するダイオード１０とスイッチング手段９を設けるとともに、前記他方の配線２から前記一方の配線１へ第二の電流経路を形成するダイオード８とスイッチング手段７とを設けてある。
【００１５】
以下に、図１（ａ）の昇圧回路の動作について図１（ｂ）を用いて説明する。図１（ｂ）において、互いに逆相のクロック信号Φ０の立ち上がり、Φ０Ｂの立ち下がりにより、ｎＭＯＳＦＥＴ７はオフ、ｎＭＯＳＦＥＴ９はオンの状態に移行し、ｎＭＯＳＦＥＴ９がオンとなったときにダイオード１０により電位Φ１の配線１から電位Φ２の配線２へ電荷の供給（チャージシェア）が行われる。更に電位Φ１、Φ２のドライブによってチャージポンプが駆動され昇圧動作が行われる。この場合、ダイオード１０によって配線１から配線２へのチャージシェアが行われることで、（数１）に示す関係が成り立つような電圧になるまで、電荷が供給される。
【００１６】
【数１】
（配線２の電圧）＝（配線１の電圧）―（ｎＭＯＳＦＥＴの閾値＋ダイオードの順方向電圧降下）
【００１７】
従って、０ＶからＶｃｃに駆動しようとしていたうちの上記の電圧の上昇分はＶｃｃ電源から電流を供給しなくても行うことができる。
【００１８】
ここに、一方の配線１から他方の配線２への電流経路を形成するｎＭＯＳＦＥＴ９によるスイッチタイミングは、チャージシェアのための時間が確保されるように、他方の配線２に接続されたコンデンサＣｐへのクロック信号Φ０Ｂによる充電開始時期よりも前に設定される必要がある。本実施形態では、インバータ１２による信号遅延により実現されるものであるが、具体的な回路はこれに限定するものではなく公知技術を用いて適宜構成することが可能である。また、前記ダイオード８、１０は、半導体のＰＮ接合を利用して構成してもよいし、ダイオード接続したＭＯＳＦＥＴで構成してもよい。
【００１９】
次に、クロック信号Φ０Ｂの立ち上がり、Φ０の立ち下がりにより、ｎＭＯＳＦＥＴ９はオフ、ｎＭＯＳＦＥＴ７はオンの状態に移行し、ｎＭＯＳＦＥＴ７がオンとなったときにダイオード８により電位Φ２の配線２から電位Φ１の配線１へ電荷のチャージが行われ、以降、同様の動作が繰り返される。
【００２０】
以下に、別実施の形態を説明する。図２（ａ）は、図１（ａ）のインバータ１１及び１２を、それぞれｎＭＯＳＦＥＴ１１ｎ、ｐＭＯＳＦＥＴ１１ｐ及びｎＭＯＳＦＥＴ１２ｎ、ｐＭＯＳＦＥＴ１２ｐを用いて構成したもので、ｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎの各ゲート電圧Φ０、Φ０Ｂがハイレベルの期間中に各配線１、２の電位ができるだけ長い時間をかけて低下するように、ｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎの電流駆動能力を小さくする。このことで電荷のチャージシェアの効率を上げることができる。
【００２１】
チャージシェアの効率を上げるには、一度チャージされた電荷をできるだけ捨てずに再利用する必要がある。ｎＭＯＳＦＥＴ１１ｎの能力が大きいと、配線１から配線２へのチャージ開始後ｔ１の期間に配線１にチャージされていた電荷をｎＭＯＳＦＥＴ１１ｎによって捨てることになる。このため、ｎＭＯＳＦＥＴ１１ｎの能力を下げ、ダイオード１０の能力を上げることで、効率的に電荷かをチャージすることが可能である。即ち、配線１、２と接続され、前記クロック信号Φ０、Φ０ＢをローレベルにドライブするｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎの駆動能力が、前記ダイオード１０、８の駆動能力より小に設定されている。この様子を図２（ｂ）に示す。配線１の電位Φ１の立ち下りは図１（ｂ）に比べてｎＭＯＳＦＥＴ１１ｎによる電荷のロスの低減に対応して低減されており、逆に配線２の電位Φ２の立ち上がりは図１（ｂ）に比べて増大していることが分かる。
【００２２】
上述の別実施形態では、チャージシェアの効率を上げる構成として、配線１、２と接続され、前記クロック信号Φ０、Φ０ＢをローレベルにドライブするｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎの駆動能力が、前記ダイオード１０、８の駆動能力より小に設定されたものを説明したが、これとは異なり、前記配線１、２と接続され、前記クロック信号Φ０、Φ０ＢをローレベルにドライブするｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎのスイッチタイミングが、前記ｎＭＯＳＦＥＴ９、７によるスイッチタイミングよりも後に設定されるように構成することで同様の効果を得ることができる。
【００２３】
具体的には、例えば、図３に示すように、クロック信号とｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎのゲートとの間に遅延回路１３、１４を設けることで容易に実現される。この場合には前記ｎＭＯＳＦＥＴ９、７によるスイッチタイミングから前記ｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎがローレベルにドライブされるまでの間にチャージシェアが行なわれることになる。
【００２４】
同様に、図４に示すように、ｎＭＯＳＦＥＴ１１ｎのゲートに電位Φ０Ｂの配線２を、ｎＭＯＳＦＥＴ１２ｎのゲートに電位Φ１の配線１を夫々たすきがけで接続して、ｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎのスイッチタイミングが、ｎＭＯＳＦＥＴ９、７によるスイッチタイミングよりも後に設定されるように構成することも可能である。
【００２５】
さらには、上述した従来技術におけるイコライズ信号ＣＥＱの生成回路と同様に別途のパルス信号生成回路を設けて、当該パルス信号生成回路により生成されたイコライズ信号によりｎＭＯＳＦＥＴ９、７を制御してもよい。この場合には、ｎＭＯＳＦＥＴ９、７によるスイッチタイミングが、ｎＭＯＳＦＥＴ１１ｎ、ｎＭＯＳＦＥＴ１２ｎのスイッチタイミングよりも先になるようにさえ設計すればよく、イコライズ信号のハイレベルの期間中にΦ０、Φ０Ｂが遷移しても、ダイオード８、１０により逆方向電流が阻止されるので、従来技術の問題点であった温度、プロセスバラツキ、電源電圧の変動などに対応した複雑な回路設計の必要は無い。
【００２６】
【発明の効果】
以上説明したように、本発明による半導体装置によれば、互いに逆相のクロック信号用の配線間に、一方の配線から他方の配線へ電流経路を形成するダイオードとスイッチング手段を設けて、前記スイッチング手段によるスイッチタイミングを自らのクロック信号を基準にして生成し、互いに逆相のクロック信号用の配線間を短絡するように構成されているので、トランスファーゲートを制御するためのイコライズ信号ＣＥＱのようなタイミングを重視する信号は必要とせず、温度、プロセスバラツキ、電源電圧に依存しない簡易な回路で効率的なチャージシェアが可能な半導体装置を提供することができるようになった。
【図面の簡単な説明】
【図１】（ａ）は本発明による半導体装置に適用される昇圧回路の回路図、（ｂ）はその昇圧回路の動作を説明するタイミングチャート
【図２】（ａ）は本発明による半導体装置に適用される別実施形態の昇圧回路の回路図、（ｂ）はその昇圧回路の動作を説明するタイミングチャート
【図３】本発明による半導体装置に適用される別実施形態の昇圧回路の回路図
【図４】本発明による半導体装置に適用される別実施形態の昇圧回路の回路図
【図５】（ａ）は従来のチャージシェアによる低消費電力型昇圧回路を示す回路図、（ｂ）はその昇圧回路の動作を説明するタイミングチャート
【符号の説明】
Ｃｐ  ・・・キャパシタ
Ｄｐ  ・・・昇圧ダイオード
１、２・・・配線
３、４、５・・・トランスファーゲート
７、９・・・ダイオードのスイッチ
８、１０・・・チャージシェア用ダイオード
１１、１２・・・昇圧用ドライバ
１１ｎ、１２ｎ・・・昇圧用ドライバのｎＭＯＳ
１１ｐ、１２ｐ・・・昇圧用ドライバのｐＭＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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