(57)【要約】【課題】チップサイズを縮小することができる半導体チップを提供すること。【解決手段】チップ周辺部に入出力インターフェースとして一列に並べて形成した多数のボンディングパッド１００、１０１を備えた半導体チップ１において、隣り合う前記ボンディングパッド１００、１０１の間に上下段差を設けた。さらに、前記上段に形成したボンディングパッド１００を前記下段に形成したボンディングパッド１０１よりも前記半導体チップ１の内側にずらして配置した。【選択図】      図１
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【特許請求の範囲】
【請求項１】
チップ周辺部に入出力インターフェースとして一列に並べて形成した多数のボンディングパッドを備えた半導体チップにおいて、
隣り合う前記ボンディングパッドの間に上下段差を設けたことを特徴とする半導体チップ。
【請求項２】
前記上段に形成したボンディングパッドを前記下段に形成したボンディングパッドよりも前記半導体チップの内側にずらして配置したことを特徴とする請求項１に記載の半導体チップ。
【請求項３】
半導体チップウエハの最上層の下の層の配線形成時に、下段ボンディングパッドを、チップ周辺部にパッド幅と同じ幅の隙間を設けて一列に並べて形成する第１の工程と、
最上層配線とその下の層の配線とを分離するための層間絶縁膜を前記ウエハに堆積させる第２の工程と、
前記層間絶縁膜上の前記最上層配線形成時に、上段ボンディングパッドを、前記チップ周辺部の前記下段ボンディングパッドの隙間上に位置するように一列に並べて形成する第３の工程と、
前記チップ周辺部の前記上段ボンディングパッド列形成部の内側領域にレジストを塗布する第４の工程と、
前記レジスト及び前記上段ボンディングパッドをマスクとして前記層間絶縁膜をエッチングして下段ボンディングパッドを露出させる第５の工程と、
前記レジストを除去する第６の工程と、
を含む半導体チップの製造方法。
【請求項４】
前記第３の工程において、前記層間絶縁膜上の前記最上層配線形成時に、上段ボンディングパッドを、前記チップ周辺部の下段ボンディングパッドの隙間上のチップ内側にずらした位置に一列に並べて形成することを特徴とする請求項３に記載の半導体チップの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路チップ（以下、半導体チップという。）に関するものであり、特に、チップサイズの縮小化に寄与するものである。
【０００２】
【従来の技術】
従来の半導体チップは、入出力インターフェースとしての多数のボンディングパッドをチップ四辺に一列に並べて形成しており、隣り合うパッド同士の短絡を防ぐため隣り合うパッド間には数ミクロンの隙間を設けている（たとえば、特許文献１参照）。また、短絡を防ぐためパッドをチップ四辺に千鳥状に配置（二列配置）しているものもある。
【０００３】
【特許文献１】
特開２０００−１３８２１７号公報
【０００４】
【発明が解決しようとする課題】
ボンディングパッドをチップ四辺に一列に並べて形成し、パッド間を分離するために数ミクロンの隙間を設ける場合、パッド数が増えると隙間の数も増え、チップサイズが増大する。また、パッドをチップ四辺に千鳥状に交互に配置（二列配置）するものは、パッド間の隙間を無くそうとするものであるが、パッドを二列配置するので必然的に各辺パッド一列分チップサイズが増大する。
【０００５】
この発明は、上記の課題を解決するためになされたもので、従来に比べチップサイズを縮小することができる半導体チップを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体チップは、チップ周辺部に入出力インターフェースとして一列に並べて形成した多数のボンディングパッドを備えた半導体チップにおいて、隣り合う前記ボンディングパッドの間に上下段差を設けたものである。
【０００７】
【発明の実施の形態】
以下に、添付図面を参照してこの発明に係る半導体チップの好適な実施の形態を詳細に説明する。
【０００８】
実施の形態１．
図１を用いて、この発明の実施の形態１を説明する。図１（ａ）はこの発明の実施の形態１の半導体チップの上面図、（ｂ）は（ａ）のア部拡大上面図、（ｃ）はア部拡大正面図、（ｄ）はア部拡大斜視図である。
【０００９】
図において、半導体チップ１は、チップ周辺の四辺に入出力インターフェースとして一列に並べて形成したボンディングパッド１００、１０１を備えている。図１（ｃ）、（ｄ）に示すようにチップ周辺部には、等間隔に平部１ａと溝部１ｂが形成され、平部１ａの端部には上段部パッド１００が形成され、溝部１ｂの端部には下段部パッド１０１が形成されている。
【００１０】
平部１ａと溝部１ｂの段差は下段部パッド１０１の厚さよりも大きくなっていて、上段部パッド１００は平部１ａの幅いっぱいに、下段部パッド１０１は溝部１ｂの幅いっぱいに設けられていても両者が短絡することはない。従って、パッド１００とパッド１０１の間に幅方向の隙間を設ける必要はない。
【００１１】
次に図２を用いて、この発明の半導体チップの製造方法を説明する。図２はこの発明の実施の形態１の半導体チップの製造工程を示す図である。
【００１２】
第１の工程として、図２（ａ）に示すように、半導体チップウエハの４層配線プロセスの場合、３層配線形成時に下段パッド１０１を、チップ周辺部にパッド幅と同じ幅の隙間を空けて一列に並べて形成する（最上層の下の層に下段パッド１０１を形成する。）。
【００１３】
第２の工程として、図２（ｂ）に示すように、３層配線と４層配線を分離するための層間絶縁膜１０２を堆積させる。この層間絶縁膜１０２の厚さは下段パッド１０１の厚さよりも厚い。
【００１４】
第３の工程として、図２（ｃ）に示すように、層間絶縁膜１０２上に４層配線を形成する時に上段パッド１００を、チップ周辺部の下段パッド１０１の隙間上に位置するように一列に並べて形成する。
【００１５】
第４の工程として、図２（ｄ）に示すように、チップ周辺部の上段パッド１００列形成部の内側領域全面にエッチングマスクとしてレジスト１０３を塗布する。
【００１６】
第５の工程として、図２（ｅ）に示すように、パッド１００、１０１材質と層間絶縁膜２０１材質との高選択比をもつエッチング（ドライエッチング）を施すことにより、レジスト１０３及び上段パッド１００をマスクとして層間絶縁膜１０２のみをエッチングし、下段パッド１０１を露出させる。
【００１７】
第６の工程として、図２（ｆ）に示すように、レジスト１０３を除去する。これらの工程によりパッド部の段差構造が形成される。
【００１８】
実施の形態２．
図３を用いて、この発明の実施の形態２を説明する。図３（ａ）はこの発明の実施の形態２の半導体チップの上面図、（ｂ）は（ａ）のイ部拡大上面図、（ｃ）はイ部拡大正面図、（ｄ）はイ部拡大斜視図である。
【００１９】
図において、半導体チップ２は、チップ周辺の四辺に入出力インターフェースとして一列に並べて形成したボンディングパッド２００、２０１を備えている。図２（ｂ）、（ｃ）、（ｄ）に示すようにチップ周辺部には、等間隔に平部２ａと溝部２ｂが形成され、平部２ａの端部には上段部パッド２００が形成され、溝部２ｂの端部には下段部パッド２０１が形成されている。
【００２０】
平部２ａと溝部２ｂの段差は下段部パッド２０１の厚さよりも大きくなっていて、上段部パッド２００は平部２ａの幅いっぱいに、下段部パッド２０１は溝部２ｂの幅いっぱいに設けられていても両者が短絡することはない。従って、パッド２００とパッド２０１の間に幅方向の隙間を設ける必要はない。
【００２１】
この実施の形態２の半導体チップ２が実施の形態１の半導体チップ１と異なるところは、図２（ｂ）、（ｄ）に示すように、上段部パッド２００の列及び平部２ａを下段部パッド２０１の列よりも半導体チップ２の内側にずれ量２ｃだけずらして形成したことである。
【００２２】
このような構造にすると、下段部パッド２０１に斜め方向からボンディングされたワイヤが上段部パッド２００の端部に接触して短絡するようなことを防ぐことができる。
【００２３】
実施の形態２の半導体チップ２を製造するには、実施の形態１の半導体チップ１の製造方法の第３の工程で、層間絶縁膜１０２上の最上層配線形成時に、上段ボンディングパッド１００（２００）を、チップ周辺部の下段ボンディングパッド１０１（２０１）の隙間上のチップ内側に、ずれ量２ｃだけずらした位置に一列に並べて形成すればよい。
【００２４】
【発明の効果】
この発明によれば、チップ周辺部に入出力インターフェースとして一列に並べて形成した多数のボンディングパッドを備えた半導体チップにおいて、隣り合うボンディングパッドの間に上下段差を設けたので、隣り合うボンディングパッド同士が短絡することはなく、隣り合うボンディングパッドの間に幅方向の隙間を設ける必要がないので、半導体チップのサイズを縮小することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体チップの外観図である。
【図２】この発明の実施の形態１の半導体チップの製造工程を示す図である。
【図３】この発明の実施の形態２の半導体チップの外観図である。
【符号の説明】
１，２  半導体チップ、１００，２００  上段ボンディングパッド、１０１，２０１  下段ボンディングパッド、１ａ，２ａ  平部、１ｂ，２ｂ  溝部、２ｃ
ずれ量、１０２  層間絶縁膜、１０３  レジスト。
【図１】
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【図２】
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【図３】
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