(57)【要約】    【課題】  パッケージングされた状態で不良セルをリペアできるため、リペア効率に優れ、製造歩留まりが高いメモリ装置を提供すること。    【解決手段】  欠陥が検出されたノーマルセルと置換するための複数の予備セル620を備え、予備セル620が、各々対応する予備セル選択信号に応答して活性化され、リペア信号に応答してデータ受信し、予備セル選択信号により選択された予備セル620にデータを格納する冗長回路600と、入力されたアドレスがリペアされるアドレスの場合には、リペア信号を活性化させ、アドレスの中で複数の予備セル620の数に対応する下位ビットの予備セル選択用アドレスに応じて、複数の予備セル620のうちの１つを選択するための予備セル選択信号を活性化させる冗長制御部700とを含んで構成されている。【選択図】  図6
2004335070.tif 000002
【特許請求の範囲】
【請求項１】
欠陥が検出されたノーマルセルと置換するための複数の予備セルを備える半導体メモリ装置であって、
前記予備セルが、各々対応する予備セル選択信号に応答して活性化され、リペア信号に応答してデータを受信し、前記予備セル選択信号により選択された予備セルに、前記データを格納する冗長回路と、
入力されたアドレスが、リペアされるアドレスの場合には前記リペア信号を活性化させ、前記アドレスの中で前記複数の予備セルの数に対応する下位ビットの予備セル選択用アドレスに応じて、前記複数の予備セルのうちの１つを選択するための前記予備セル選択信号を活性化させる冗長制御部と
を含んで構成されていることを特徴とする半導体メモリ装置。
【請求項２】
前記冗長回路が、
前記リペア信号に応答してデータを受信し、前記複数の予備セルから選択された予備セルに、前記データを伝送するデータ伝達部と、
第1予備セル選択信号に応答して、前記データ伝達部から伝送されたデータを格納する第1予備セルと、
第2予備セル選択信号に応答して、前記データ伝達部から伝送されたデータを格納する第2予備セルと
を備えていることを特徴とする請求項1に記載の半導体メモリ装置。
【請求項３】
前記データ伝達部が、
前記リペア信号にイネーブルされて、前記データを前記第1予備セルまたは前記第2予備セルに伝送する3相インバータを備えていることを特徴とする請求項2に記載の半導体メモリ装置。
【請求項４】
前記第1予備セルが、
前記第1予備セル選択信号に応答してターンオンされ、前記データを伝送する第1伝達ゲートと、
前記第1伝達ゲートから伝送されるデータをラッチするための第1ラッチと
を備えていることを特徴とする請求項3に記載の半導体メモリ装置。
【請求項５】
前記第2予備セルが、
前記第2予備セル選択信号に応答してターンオンされ、前記データを伝送する第2伝達ゲートと、
前記第2伝達ゲートから伝送される前記データをラッチするための第2ラッチと
を備えていることを特徴とする請求項4に記載の半導体メモリ装置。
【請求項６】
前記冗長制御部が、
複数の第1アンチヒューズを備え、前記第1アンチヒューズを選択的に短絡させることによって、前記アドレスの中のカラムアドレスが、リペアされるカラムアドレスであるか否か検出して、カラムリペア信号を出力するY-アンチヒューズ部と、
複数の第2アンチヒューズを備え、前記アドレス内の前記予備セル選択用アドレスを除くローアドレスが、前記第2アンチヒューズの選択的な短絡によって、リペアされるローアドレスであるか否かを検出して、第1ローリペア信号を出力する第1 X-アンチヒューズ部と、
前記複数の予備セルの各々対応し、前記予備セル選択用アドレスに対応する数の第３アンチヒューズを各々備え、前記予備セル選択用アドレスが、前記第３アンチヒューズの選択的な短絡によってリペアされるアドレスであるか否かを検出して、第2ローリペア信号を出力する複数の第2 X-アンチヒューズ部と、
前記カラムリペア信号及び前記第1ローリペア信号が活性化され、前記複数の第2ローリペア信号のうちの１つが活性化されると、前記リペア信号を活性化させ、前記活性化された前記第2ローリペア信号に対応する前記予備セル選択信号を活性化させるリペア信号制御部と
を備えていることを特徴とする請求項1に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、予備セルを利用することにより、不良セルを効率的に救済することができる半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置の製造時に、数多くの微細なセルの中に、例え１つでも欠陥があることが認められると、その素子はメモリ装置としての機能を発揮しないので、不良品として処理される。しかし、メモリ装置内の一部のセルのみに欠陥が発生した場合でも、装置（素子）を不良品として廃棄すると、製造歩留まりが低下するので、非効率的であり、生産上好ましくない。
【０００３】
したがって、現在はメモリ装置内に予め組み込んだ予備の単位セルを利用して、欠陥が発生したノーマル単位セルを予備のセルと置換することによって、メモリ装置を再生する救済方式が採用されている。それによって製造歩留まりの向上が図られている。
【０００４】
予備の単位セルを利用したリペア作業は、通常、所定のセルアレイごとに、スペアロー(spare low)とスペアカラム(spare column)を予め設けておき、欠陥が発生した不良メモリセルを、ロー/カラム単位で予備のメモリセルに置き換える方法で行われている。
【０００５】
上記の作業をさらに詳細に説明すると、ウェーハの加工完了後、テストによって不良メモリセルが検出された場合、そのセルに該当するアドレスを予備の単位セルのアドレスに変更する。このアドレス信号の変更は、内部回路に格納されたプログラムによって実行される。したがって、実際に使用される際には、不良セルのアドレスに該当するアドレス信号が入力されると、予備の単位セルが選択されることになる。
【０００６】
リペア回路のアドレスパスを変更する方法には、まず複数のアドレスヒューズを設け、アドレスヒューズにレーザを選択的に照射してブローイングする方法と、アンチヒューズを設け、アンチヒューズの両端間に高電圧を印加することにより、アンチヒューズを短絡させる方法とがある。
【０００７】
ヒューズを利用してリペアする方法は、比較的小さい面積で欠陥のある不良セルを置き換えることができる。しかし、この方法は、ウェーハ段階でテストを行い、レーザを照射することによってリペアする方法であるので、パッケージングされた後では、発生した不良セルを救済することができないという問題点がある。
【０００８】
したがって、現在は不良セルのリペアには、主としてアンチヒューズ法が採用されており、パッケージングされた後に存在する不良セルに対してもリペアが行われている。
【０００９】
図1は、従来の技術に係るメモリ装置の構成を示すブロック図である。図1に示したように、従来の技術に係るメモリ装置は、複数のバンク10,20,30,40を備えており、各々のバンク(例えば10)は、２つのセルブロック11、12を備えている。また、各バンクは冗長回路100を備えており、この冗長回路100が、パッケージの状態でも依然として残っている不良セルを、アンチヒューズを利用してリペアするために用いられる。なお、各々のセルブロック11,12は、8つの冗長回路100を備えている。
【００１０】
また、各冗長回路100は、2つの予備セル120と、予備セル120にデータを格納するデータ伝達部110と、予備セル120から出力されるデータを増幅して外部に出力するIOセンスアンプ部130とを備えている。したがって、図1に示されているメモリ装置は、パッケージの状態であっても、１つのバンクにより、2×16×2=64個の不良セルが発生した場合までリペアを行うことができる。
【００１１】
図2は、図1に示したメモリ装置により、予備セル120を利用して不良セルを救済する動作を説明するための冗長回路100を示すブロック図である。図2を参照し、さらに詳細に説明する。ノーマルセルに欠陥がなく正常に動作している場合には、グローバルワードライン入力信号gwioに応答して、ワードラインドライバ110はノーマルセルを制御する。この場合、ノーマルセルアレイから出力されるデータが、IOセンスアンプ130に伝送される。
【００１２】
一方、ノーマルセルに欠陥が発生した場合には、ワードラインドライバは、アンチヒューズセルである予備セル120aを制御することになり、予備セル120aに格納されているデータが、IOセンスアンプ130に伝送される。
【００１３】
図3は、図1に示した冗長回路100を示す回路図である。図3に示したように、制御信号ctrlがハイレベルで入力され、リペア信号anti repairがハイレベルで入力される状態で、ワードラインドライバ110のグローバルワードライン入力信号gwioによって入力されるデータが、予備セル120に伝送されて格納される。
【００１４】
この場合、XAアドレス信号XAがハイレベルの場合には、伝達ゲートT1、T3がターンオンされて、グローバルワードライン入力信号gwioに入力されるデータは予備セル120aに格納され、予備セル120aに格納されたデータが、予備セル出力データanti liozとしてIOセンスアンプ130に出力される。
【００１５】
XAアドレス信号XAがローレベルの場合には、伝達ゲートT2、T4がターンオンされ、グローバルワードライン入力信号gwioに入力されるデータが予備セル120bに格納され、予備セル120bに格納されたデータが、予備セル出力データanti liozとしてIOセンスアンプ130に出力される。この場合、IOセンスアンプ130は、通常ノーマルセルから出力されたデータを検出し、増幅するようになるが、リペア信号anti pepairが活性化されて入力されると、予備セル出力データanti liozを検出し、増幅するようになる。
【００１６】
図4は、図1に示したアンチヒューズ部63と、XA信号発生回路64の構成を示すブロック図である。図4を参照すると、アンチヒューズ部63は、入力されたローアドレスXA<1:12>がリペアされるアドレスである場合、第1リペア信号XA hit信号を活性化させるX-アンチヒューズ部63aと、入力されたカラムアドレスYA<0:9>がリペアされるアドレスである場合、第2リペア信号YA hitを活性化させるY-アンチヒューズ部63bと、第1リペア信号XA hit及び第2リペア信号YA hitが活性化された場合、リペア信号anti repairを活性化させるリペア信号発生回路64cとを備えている。
【００１７】
またXA信号発生回路64は、制御信号XcntA<0>によってイネーブルされ、アドレス信号XA<0>が入力されるとXA信号を出力する。
【００１８】
図5は、従来の予備セルを利用して不良セルを救済する際に生じる問題点を説明するためのブロック図である。以下、図1〜図5を参照して、従来の技術に係るメモリ装置の動作を説明する。
【００１９】
図5に示したように、メモリ装置の単位セルは、ノーマルセルアレイ201〜205を備えており、各ノーマルセルアレイ201〜205は、通常１つのキャパシタと１つのMOSトランジスタとで構成されている。
【００２０】
パッケージの状態で１つの単位セルに欠陥が検出された時には、予備セルを利用して、欠陥が検出されたセルと予備セルとを置換する。そのために、A12〜A1までのローアドレスが入力されて、プログラミングが行われるようになっている。
【００２１】
図5に示したワードラインwl0〜wl3を選択するために、A12〜A2には同一の値が入力され、A0とA1とは相互に異なるように組み合わされる。この場合、従来の予備セルを利用したリペア方式では、A12〜A1までプログラミングし、A0に関してはアンチヒューズを使用しないでリペアを行っていた。
【００２２】
したがって、１つのワードラインに対応する2つの隣接した単位セルに欠陥が生じるか、又は欠陥がワードラインに連続的に生じた場合にはリペアを行うことができる。しかし、ワードラインアドレスA0とA1とが相違する地点のワードラインで発生する2ビットの不良セルに関しては、救済することができない。
【００２３】
すなわち、単位セル201と202とに欠陥が生じた場合、単位セル202と203とに欠陥が生じた場合、又は単位セル204と205とに欠陥が生じた場合には、2ビットの不良セルをリペアすることが可能である。しかし、単位セル202か205に欠陥が生じた場合や203と204に欠陥が生じた場合には、2ビットの不良セルをリペアすることができない。その理由は、最後のアドレスA0のリペアに対して、アンチヒューズが使用されないからである。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は、上記従来の問題点を解決するためになされたものであり、その目的は、パッケージングされた状態で、アンチヒューズを利用することにより、欠陥が発生した単位セルをリペアすることがのできるため、リペア効率に優れ、製造歩留まりが高い半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明に係るリペア効率に優れる半導体メモリ装置は、欠陥が検出されたノーマルセルと置換するための複数の予備セルを備える半導体メモリ装置であって、前記予備セルが、各々対応する予備セル選択信号に応答して活性化され、リペア信号に応答してデータを受信し、前記予備セル選択信号により選択された予備セルに、前記データを格納する冗長回路と、入力されたアドレスがリペアされるアドレスの場合には前記リペア信号を活性化させ、前記アドレス内の前記複数の予備セルの数に対応する下位ビットの予備セル選択用アドレスに応じて、前記複数の予備セルのうちの１つを選択するための前記予備セル選択信号を活性化させる冗長制御部とを含んで構成されていることを特徴としている。
【発明の効果】
【００２６】
本発明に係る半導体メモリ装置では、パッケージジングされた状態で、連続した単位セルに欠陥が発生しているか、または隣接していない単位セルに欠陥が発生しているかには関係なく、予備セルを利用することにより、欠陥が発生したセルを救済することができる。そのため、半導体メモリ装置の生産性の向上を期待することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照し、本発明の実施の形態に係る半導体メモリ装置を詳細に説明する。
【００２８】
図6は、実施の形態に係るメモリ装置の全体の構成を示すブロック図である。図6に示したように、実施の形態に係るメモリ装置は、複数のバンク200,300,400,500を備えており、各々のバンク(例えば200)は２つのセルブロック210、220を備えている。また、各バンクは、パッケージの状態において残っている不良セルを、アンチヒューズを利用してリペアするための冗長回路600を備えており、各々のセルブロックは、それぞれ8つの冗長回路600を備えている。また、冗長制御部700が設けられており、冗長制御部700は、各バンクに16ずつ設けられた冗長回路600を制御する。
【００２９】
図7は、本発明の好ましい実施の形態に係るメモリ装置の構成を示すブロック図である。図7を参照すると、本実施の形態に係るメモリ装置は、冗長回路600と冗長制御部700とを備えており、冗長回路600は、欠陥が検出されたノーマルセルと置換するための複数の予備セル（第１予備セル120a、第２予備セル120b）を備えている。これらの予備セル120a、120bは、各々対応する予備セル選択信号anti u,anti#dに応答して活性化されて、リペア信号anti#udに応答してデータを受信し、予備セル選択信号anti u,anti dにより選択された予備セル(例えば120a)にデータを格納する。冗長制御部700は、入力されたアドレスXA<0:12>,YA<0:9>がリペアされるアドレスである場合には、リペア信号anti udを活性化する。さらに、冗長制御部700は、アドレスXA<0:12>,YA<0:9>の中で、複数の予備セル120a、120bの数に対応する下位ビットの予備セル選択用アドレスXA<0:1>に従って、複数の予備セル120a、120bのうちの１つを選択するための予備セル選択信号anti u,anti dを活性化させる。
【００３０】
図8Aは、図7に示した冗長回路600の詳細な構成を示すブロック図である。図8Aを参照して詳細に説明すると、冗長回路600は、リペア信号anti udに応答してデータを受信し、複数の予備セル120a、120bの中から選択された予備セルに、受信したデータを伝送するデータ伝達部610と、第1予備セル選択信号anti uに応答して、データ伝達部610に伝送されたデータを格納する第1予備セル120aと、第2予備セル選択信号anti dに応答して、データ伝達部610に伝送されたデータを格納する第2予備セル120bとを備えている。
【００３１】
また、データ伝達部610は、リペア信号anti udにイネーブルされて、データgwioを第1予備セル120aまたは第2予備セル120bに伝送する3相インバータMP3、MP4、MN3、MN4を備えている。
【００３２】
また、第1予備セル120aは、第1予備セル選択信号anti uに応答してターンオンされ、データを伝送する第1伝達ゲートT5と、第1伝達ゲートT5から伝送されたデータをラッチするための第1ラッチI18、I19とを備えている。
【００３３】
また、第2予備セル120bは、第2予備セル選択信号anti dに応答してターンオンされ、データを伝送する第2伝達ゲートT6と、第2伝達ゲートT6から伝送されたデータをラッチするための第2ラッチI20、I21とを備えている。
【００３４】
図8Bは、図7に示した冗長制御部700の構成を示すブロック図である。図8Bを参照して詳細に説明すると、冗長制御部700は、Y-アンチヒューズ部714と、第1 X-アンチヒューズ部713と、複数の第2-1 X-アンチヒューズ部711及び第2-2 X-アンチヒューズ部712と、リペア信号制御部720とを備えている。
【００３５】
Y-アンチヒューズ部714は、複数の第1アンチヒューズを備え、アドレスXA<0:12>、YA<0:9>の中のカラムアドレスYA<0:9>が、第1アンチヒューズの選択的な短絡によってリペアされるカラムアドレスであるか否かを検出して、カラムリペア信号YA hitを出力する。
【００３６】
また、第1X-アンチヒューズ部713は、複数の第2アンチヒューズを備え、アドレスXA<0:12>、YA<0:9>の中で、予備セル選択用アドレスXA<0:1>を除外したローアドレスXA<2:12>が、第2アンチヒューズの選択的な短絡によってリペアされるローアドレスであるか否かを検出して、第1ローリペア信号XA hitを出力する。
【００３７】
複数の第2-1 X-アンチヒューズ部711及び第2-2 X-アンチヒューズ部712は、複数の予備セルの各々に対応し、予備セル選択用アドレスXA<0:1>に対応する数の第３アンチヒューズを各々備えている。また、予備セル選択用アドレスXA<0:1>が、第３アンチヒューズの選択的な短絡によりリペアされるアドレスであるかを検出し、第2-1ローリペア信号uXA hit、第2-2ローリペア信号dXA hitを出力する。
【００３８】
リペア信号制御部720は、カラムリペア信号YA hitと第1ローリペア信号XA hitが活性化されて、複数の第2-1ローリペア信号uXA hit及び第2-2ローリペア信号dXA hitのうちの１つが活性化されると、リペア信号anti udを活性化させて、活性化された第2-1ローリペア信号uXA htiに対応する予備セル選択信号を活性化させる。
【００３９】
さらに、リペア信号制御部720は、リペア信号検出部715及びリペア信号出力部716を備えている。リペア信号検出部715は、カラムリペア信号YA hitと第1ローリペア信号XA hitが活性化されている状態で、第2-1ローリペア信号uXA hit、第2-2ローリペア信号dXA hitのうちの１つが活性化されると、活性化された第2ローリペア信号に従って、選択信号anti uz,anti dzのうちの１つを活性化させて出力する。リペア信号出力部716は、選択信号anti uz,anti dzのうちの１つが活性化されると、リペア信号anti duを活性化させて、第1予備セル選択信号anti uまたは第2予備セル選択信号anti dを活性化させて出力する。
【００４０】
図9と図10は、図8Bに示した第2-1 X-アンチヒューズ部711を示す回路図である。これらの回路のうち、図9に示した第2-1 X-アンチヒューズ部711は、第1予備セルを制御するための回路であり、図10に示した第2-2 X-アンチヒューズ部712は、第2予備セルを制御するための回路である。
【００４１】
図9に示したように、第2-1 X-アンチヒューズ部711は、予備セル選択用アドレスXA<0:1>を受信して、このアドレスと、リペアされる予備セル選択用アドレスup fuse<0>、up fuse<1>とを比較して両者が一致すると、第1予備セル120aを制御するための第2-1ローリペア信号uXA hitを出力するように構成されている。ここで、リペアされるアドレスup fuse<0>,up fuse<1>は、2つのアンチヒューズ(図示せず)を備え、それらのアンチヒューズを選択的に短絡させることによって出力される信号である。
【００４２】
また、図10に示したように、第2-2 X-アンチヒューズ部712は、予備セル選択用アドレスXA<0:1>を受信して、このアドレスと、リペアされる予備セル選択用アドレスdown fuse<0>,down fuse<1>とを比較して両者が一致すると、第2予備セル120bを制御するための第2-2ローリペア信号dXA hitを出力するように構成されている。ここで、リペアされるアドレスdown fuse<0>,down fuse<1>は、2つのアンチヒューズ(図示せず)を備え、それらのアンチヒューズを選択的に短絡させることによって出力される信号である。
【００４３】
図11は、図8Bに示した第1 X-アンチヒューズ部713の構成を示す回路図である。図11を参照すると、第1 X-アンチヒューズ部713は、ローアドレスXA<2〜12>を受信し、これらのアドレスと、リペアされるローアドレスfuse<2>〜<12>とを比較して全て一致した場合には、第1ローリペア信号XA hitを活性化させて出力するように構成されている。
【００４４】
また、図8Bに示したY-アンチヒューズ部714も、図11に示した第1 X-アンチヒューズ部713とほぼ同様な構成を有している。ただし、受信する信号がローアドレスXA<2〜12>である点は同じであり、リペアされるローアドレスfuse<2>〜<12>が、カラムアドレスYA<0〜9>とリペアされるカラムアドレスである点が相違している。このY-アンチヒューズ部714も、カラムアドレスYA<0〜9>を受信し、リペアされるカラムアドレスと比較して全て一致した場合には、第1カラムリペア信号YA hitを活性化させて出力するように構成されている。
【００４５】
図12A及び図12Bは、図8Bに示したリペア信号検出部715の構成を示す回路図である。図12Aに示したように、リペア信号検出部715は、第1選択信号anti uzを出力するための第1検出部715aと、第2選択信号anti dzを出力するための第2検出部715bとを備えている。リペア信号出力部716（図8B参照）では、第1選択信号anti uzを受信して、リペア信号anti udを活性化させ、第1予備セル選択信号anti uを活性化させて出力する。また、第2選択信号anti dzを受信し、リペア信号anti udを活性化させ、第2予備セル選択信号anti dを活性化させて出力する。
【００４６】
第1検出部715aは、活性化された第1ローリペア信号XA hitとカラムリペア信号YA hitが入力された状態で、第1予備セル120aを選択するための活性化された第2-1ローリペア信号uXA hitが入力されると、第1選択信号anti uzを活性化させて出力する。
【００４７】
第2検出部715bは、活性化された第1ローリペア信号XA hitとカラムリペア信号YA hitが入力された状態で、第2予備セル120bを選択するための活性化された第2-2ローリペア信号dXA hitが入力されると、第2選択信号anti dzを活性化させて出力する。
【００４８】
図12Bは、別の実施の形態に係るリペア信号検出部715の構成を示す回路図である。このリペア信号検出部715の場合には、活性化された第1ローリペア信号XA hitとカラムリペア信号YA hitが入力された状態で、第2-1ローリペア信号uXA hitが入力されると、第1選択信号anti uzが活性化され、第2-2ローリペア信号dXA hitが入力されると、第2選択信号anti dzが活性化されるようになっている。
【００４９】
図13は、図7に示したメモリ装置において、予備セルを利用して不良セルを救済する動作を説明するためのブロック図である。以下に、図6〜図13を参照して実施の形態に係るメモリ装置における不良セルの救済動作を詳細に説明する。
【００５０】
メモリ装置の製造後、ウェーハの状態でのテストにより、欠陥がある不良セルが検出されると、不良セルが、用意されている冗長セルで置換されるように、アドレスパスを置き換えるリペア処理を行う。このリペア処理は、リペア回路に設けられた複数のアドレス用ヒューズに、レーザを照射して選択的にブローイングする方法によって行われる。
【００５１】
リペア処理を終了した後、パッケージングを行い、再度テストが行われる。この時にもリペアされていない不良セルが検出される場合がある。この場合には、冗長制御部700に設けられている複数のアンチヒューズを選択的に短絡させることにより、不良セルと予備セルとを置換することができる。
【００５２】
冗長制御部700のY-アンチヒューズ部714は、入力されたアドレスXA<0:12>、YA<0:9>のうち、カラムアドレスYA<0:9>とリペアアドレスとを比較して、一致した場合には、リペア信号検出部715に、カラムリペア信号YA hitを活性化させて出力する。
【００５３】
また、第1 X-アンチヒューズ部713は、入力されたアドレスXA<0:12>、YA<0:9>のうち、ローアドレスXA<2:12>とリペアアドレスとを比較して、一致した場合には、リペア信号検出部715に、ローリペア信号XA hitを活性化させて出力する。
【００５４】
第1 X-アンチヒューズ部713とY-アンチヒューズ部714には、複数のリペアされるアドレスが格納されており、入力されたアドレスが格納されている複数のアドレスのうちの１つと一致すると、各々ローリペア信号XA hitとカラムリペア信号YA hitを活性化させて出力する。第1 X-アンチヒューズ部713とY-アンチヒューズ部714は、複数のアンチヒューズを備えており、アンチヒューズをブローイングすることによってリペアされた複数のアドレスを格納するようになっている。
【００５５】
一方、ローアドレスXA<0:12>のうち上位11ビットのアドレスは、第1 X-アンチヒューズ部713に出力され、第1 X-アンチヒューズ部711でリペアされるアドレスと比較される。一方、予備セル選択用アドレスXA<0:1>は、２つの第2-1 X-アンチヒューズ部711、第2-2 X-アンチヒューズ部712に入力される。
【００５６】
ここで、第2-1 X-アンチヒューズ部711及び第2-2 X-アンチヒューズ部712は、冗長回路600に設けられている２つの予備セルを制御するためのものである。これらのうち、第2-1X-アンチヒューズ部711は、予備セル選択用アドレスXA<0:1>を受信し、格納されているリペアされるアドレスと比較して、一致した場合には、第2-1ローリペア信号uXA hitを活性化させる。
【００５７】
また、第2-1 X-アンチヒューズ部711は、2つのアンチヒューズ(図示せず)を備えており、それらのアンチヒューズがどのように短絡されるかによって、格納されるアドレスが変化する。ここで、制御信号ctrl upは、設けられているアンチヒューズを短絡させるために、第2-1 X-アンチヒューズ部711に入力される信号である。
【００５８】
第2-2 X-アンチヒューズ部712の動作も、上記の第2-1 X-アンチヒューズ部711と同様である。ただし、2つのアンチヒューズを備えており、それらのアンチヒューズがどのように短絡されるかによって格納されるアドレスが、第2-1 X-アンチヒューズ部711の場合とは相違してくる。
【００５９】
リペア信号検出部715では、第1ローリペア信号XA hitとカラムリペア信号YA hitとが活性化されている状態で、第2-1ローリペア信号uXA hitと第2-2ローリペア信号dXA hitのうちの１つが活性化されると、活性化された信号に応じて、選択信号anti uz,anti dzのうちの１つを活性化させる。
【００６０】
次いで、リペア信号出力部720は、選択信号anti uz,anti dzのうちの１つが活性化されると、リペア信号anti udを活性化して、活性化された選択信号anti uz,anti dzに応じて、予備セル選択信号anti u,anti dを活性化させる。
【００６１】
次いで、冗長回路600では、リペア信号anti udが活性化されると、入力されたデータ信号gwioとが予備セル620に伝送する。
【００６２】
冗長制御部700から出力される第1予備セル選択信号anti u及び第2予備セル選択信号anti dに従って、伝達ゲートT5または伝達ゲートT6がターンオンされ、データ伝達部から伝送されたデータが格納される。また、第1予備セル選択信号anti u及び第2予備セル選択信号anti dに従って、第1予備セル120aまたは第2予備セル120bに格納されたデータが、IOセンスアンプに出力される。
【００６３】
この場合、第1予備セル120aまたは第2予備セル120bから出力されるデータが、IOセンスアンプ630に伝送されて、IOセンスアンプ630は、リペア信号anti udが活性化されると、第1予備セル120aまたは第2予備セル120bに格納されているデータを検出して増幅する。
【００６４】
したがって、実施の形態に係るメモリ装置は、入力されるアドレスの下位ビットの中で、用意されている予備セルを選択するための予備セル選択用アドレスXA<0:1>を検出する。次いで、予備セル選択用アドレスではないアドレスとリペアされるアドレスとを比較し、さらに、別に予備セル選択用アドレスとリペアされるアドレスとを比較することにより、最終的にリペアされるアドレスであるか否かを判断する。
【００６５】
ここで、予備セル選択用アドレスが入力されて比較される第2 X-アンチヒューズ部の数は、設けられている予備セルの数に応じて決まり、予備セル選択用アドレスのビット数は、予備セルを対応させるノーマル単位セルの数によって決まる。
【００６６】
前述した実施の形態は、2つの予備セルを備え、予備セル選択用アドレスが入力されて比較が行われる第2 X-アンチヒューズ部の数が2つの場合である。これは、予備セル選択用アドレスのビット数を2ビットにしたものを4つのアドレス、すなわち4つの単位セルに2つの予備セルを対応させたためである。予備セルが4つの場合には、第2 X-アンチヒューズ部の数は4つである。したがって、8つの単位セルに4つの予備セルを対応させる場合には、予備セル選択用アドレスのビット数は3ビットとなる。
【００６７】
上記のように、本実施の形態に係るメモリ装置は、リペア用に2つの予備セルを備えているので、2ビットのノーマル単位セルに欠陥が発生した場合には、図13に示したように、その欠陥の発生形態に関係なく、常に2つの予備セルでリペアを行うことができる。そのため、製造過程で発生した不良セルを効率よく修復することができるので、メモリ装置の製造歩留まり（収率）が高まり、生産性の向上を期待することができる。
【００６８】
図14は、本発明の別の実施の形態に係る、冗長制御部を2つ備えたメモリ装置の構成を示すブロック図である。図14に示したように、冗長制御部700を2つとし、２つのバンク（例えば、バンク200）を１つの冗長制御部700で制御するように構成することができる。
【００６９】
以上、本発明に係る具体的な実施の形態を詳細に説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の技術的思想を逸脱することなく種々の変形、改良が可能であり、それらも本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００７０】
【図１】従来の技術に係るメモリ装置の構成を示すブロック図である。
【図２】図1に示したメモリ装置により、予備セルを利用して不良セルを救済する動作を説明するための冗長回路を示すブロック図である。
【図３】図1に示した冗長回路を示す回路図である。
【図４】図1に示したアンチヒューズ回路と、XA信号発生回路の構成を示すブロック図である。
【図５】従来に予備セルを利用して不良セルを救済する際に生じる問題点を説明するためのブロック図である。
【図６】本発明の実施の形態に係るメモリ装置の全体の構成を示すブロック図である。
【図７】本発明の好ましい実施の形態に係るメモリ装置の構成を示すブロック図である。
【図８Ａ】図7に示した冗長回路の詳細な構成を示すブロック図である。
【図８Ｂ】図7に示した冗長制御の詳細な構成を示すブロック図である。
【図９】図8Aに示した第2-1 X-アンチヒューズ部の構成を示す回路図である。
【図１０】図8Bに示した第2-2 X-アンチヒューズ部の構成を示す回路図である。
【図１１】図8Bに示したX-アンチヒューズ部の構成を示す回路図である。
【図１２Ａ】図8Bに示したリペア信号検出部の構成を示す回路図である。
【図１２Ｂ】別の実施の形態に係る、図8Bに示したリペア信号検出部の構成を示す回路図である。
【図１３】図7に示したメモリ装置において、予備セルを利用して不良セルを救済する動作を説明するためのブロック図である。
【図１４】本発明の別の実施の形態に係る、冗長制御部を2つ備えたメモリ装置の構成を示すブロック図である。
【符号の説明】
【００７１】
I1〜I42      インバータ
ND1〜ND23      NANDゲート
T1〜T7      伝達ゲート
MN1〜MN4      NMOSトランジスタ
MP1〜MP3      PMOSトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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