(57)【要約】【課題】半導体集積装置において、冗長機能付の半導体メモリが複数存在する場合、冗長救済をする為のフューズ及び冗長メモリアドレスデコーダが半導体メモリ毎に存在するので、チップの有効面積を減少させ、回路の集積化が妨げられるという課題がある。【解決手段】半導体集積装置１０上の冗長機能付半導体メモリ１２、１４、１６、１８のフューズ１３、１７またはフューズ及び冗長アドレスデコーダ１５、１９を半導体メモリ１２、１４、１６、１８領域の外の半導体集積装置１０上の他の領域に配置させる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
行及び列のメモリアドレス信号を受け対応するメモリセルをアクセスする半導体メモリであって、各々の入力手段がアドレス信号線に接続されたプログラム可能な複数のフューズ手段と、該アドレス信号線上の信号に応答して活性化された冗長メモリセルを選択する冗長メモリアドレスデコーダとを含み、欠陥メモリセルを冗長メモリセルに置換する冗長手段を有する複数の半導体メモリを搭載してなる半導体集積装置において、
前記フューズ手段のみが、前記複数の半導体メモリ領域の外に配置されている、
ことを特徴とする半導体集積装置。
【請求項２】
請求項１記載の半導体集積装置において、
前記フューズ手段、及び前記冗長メモリアドレスデコーダが、ともに、前記複数の半導体メモリ領域の外に配置されている、
ことを特徴とする半導体集積装置。
【請求項３】
請求項１記載の半導体集積装置において、
前記複数の半導体メモリのフューズ手段のみが、該複数の半導体メモリ領域の外の１つの場所にまとめて配置されている、
ことを特徴とする半導体集積装置。
【請求項４】
請求項２記載の半導体集積装置において、
前記複数の半導体メモリの、前記フューズ手段及び前記冗長メモリアドレスデコーダが、ともに、該複数の半導体メモリ領域の外の１つの場所にまとめて配置されている、
ことを特徴とする半導体集積装置。
【請求項５】
請求項２又は請求項４記載の半導体集積装置において、
前記冗長メモリアドレスデコーダに、故障検出をするスキャン方式の故障検出テスト回路を備えた、
ことを特徴とする半導体集積装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積装置に関し、特に、欠陥メモリを救済可能な冗長機能付半導体メモリを複数搭載する半導体集積装置に関する。
【０００２】
【従来の技術】
近年、半導体技術の向上により素子の微細化が進み、半導体集積装置の高集積化が進んおり、ダイナミックアクセスメモリ（ＤＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、及びスタティックランダムアクセスメモリ（ＳＲＡＭ）を含めた任意の半導体メモリにおいて、歩留を向上させる目的で冗長機能が搭載されている。また、半導体メモリ内において、冗長機能、即ち、フューズ及び救済用制御回路のチップ占有率を下げるために、メモリアレイグループ毎に、フューズと救済用制御回路とをまとめる手法が提案されている（例えば、特許文献１参照）。
【０００３】
半導体メモリと同様に、半導体メモリを複数搭載する大規模システムＬＳＩにおいても、歩留を向上させる目的で、搭載する半導体メモリに冗長救済機能を搭載する場合が増えつつある。
図８は、従来の、冗長機能付半導体メモリを複数搭載する半導体集積装置（大規模システムＬＳＩ）の構成を示す概念図である。
【０００４】
図８において、８２は半導体集積装置（大規模システムＬＳＩ）であり、８３は冗長機能付半導体メモリ、８６は機能ブロックを表す。８４は冗長機能付半導体メモリ８３内のフューズであり、８５は冗長メモリアドレスデコーダ、８７は半導体集積装置８２内の機能ブロック間、及び機能ブロックと半導体メモリとの間を結ぶ通常信号配線を表す。
【０００５】
図９は、上記半導体集積装置８２内の冗長機能付半導体メモリ８３の概念図である。
図９において、９０は冗長機能付半導体メモリ、９１は該半導体メモリ内のメモリアレイ部、９２は該半導体メモリ内の冗長メモリアレイ部、９３は該半導体メモリ内のセンスアンプ部、９４は該半導体メモリ内の、救済用メモリアレイの選択を行うセレクタ回路部（ｓｅｌ０，  ｓｅｌ１，  ｓｅｌ２，  ｓｅｌ３）、９５は該半導体メモリ内の冗長メモリアドレスデコーダ回路の出力信号群（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３）、９６は該半導体メモリ内の冗長メモリアドレスデコーダ回路部、９７は該半導体メモリ内のフューズ群（Ｆ０，  Ｆ１，  Ｆ２）、９８は該半導体メモリのデータ入出力ピン（ＤＯ［０］，  ＤＯ［１］，  ＤＯ［２］，  ＤＯ［３］）である。
図１０は、上記冗長機能付半導体メモリ９０内の冗長メモリアドレスデコーダ回路９６の真理値表の一例を示す図である。
【０００６】
次に、以上のように構成された、従来の半導体集積装置の動作について説明する。
図８に示した半導体集積装置８２上の任意の冗長機能付半導体メモリ８３の欠陥メモリセルを冗長メモリセルに置換することで欠陥のある半導体メモリを救済するためには、該当する前記半導体メモリ８３内のフューズ８４をレーザを用いて溶断することにより実現する。その溶断は、図９のような半導体メモリの場合、フューズ９７（Ｆ０，  Ｆ１，  Ｆ２）について、図１０の真理値表に基づいて行われる。尚、図１０のフューズ出力（Ｆ０，  Ｆ１，  Ｆ２）欄の０はフューズを溶断しない場合、１はフューズを溶断した場合を表している。例えば、図９中の、セレクタｓｅｌ０を介してデータ入出力ピン９８ＤＯ［０］と接続されているメモリアレイ９１のＡ上に欠陥メモリセルがある場合、図１０の真理値表に基づくと、フューズＦ０のみをレーザで溶断すれば良い。この場合、フューズ出力は、（Ｆ０，  Ｆ１，  Ｆ２）＝（１，  ０，  ０）となり、冗長メモリアドレスデコーダの出力は（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３）＝（１，  １，  １，  １）となる。そして、冗長メモリアドレスデコーダの出力をセレクト信号として入力される、図９中のセレクタ回路部９４（ｓｅｌ０，  ｓｅｌ１，  ｓｅｌ２，  ｓｅｌ３）の救済用メモリアレイの選択を行うことにより、欠陥メモリセルを含むメモリアレイ９１のＡは使用されない代わりに冗長メモリアレイ部９２が使用されることになるので、欠陥メモリセルが冗長メモリセルに置換されることで欠陥のある半導体メモリが救済されるわけである。
【０００７】
【特許文献１】
特開平６−９６５９８号公報
【０００８】
【発明が解決しようとしている課題】
しかしながら、上記のような、従来の半導体集積装置（大規模システムＬＳＩ）上に冗長機能付の半導体メモリが複数存在する場合は、冗長救済をするためのフューズ及び冗長メモリアドレスデコーダが半導体メモリ毎に存在するため、チップの有効面積が減少され、回路の集積化が妨げられる。特に、フューズはレーザを用いて溶断するため、レーザの的となる面積を必要とするので、半導体プロセスが微細化した場合でも、トランジスタと同等の縮小は期待出来ない。従って、半導体集積装置（大規模システムＬＳＩ）のチップ面積を削減するためには、冗長メモリアドレスデコーダを縮小し、フューズの数を減らす必要があるという問題があった。
【０００９】
本発明は、上記のような問題点を解決するためになされたもので、チップ面積を有効に減少させ、回路の集積化に寄与することのできる、冗長機能付半導体メモリを搭載した半導体集積装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決する為に、本発明の請求項１に記載の半導体集積装置は、行及び列のメモリアドレス信号を受け対応するメモリセルをアクセスする半導体メモリであって、各々の入力手段がアドレス信号線に接続されたプログラム可能な複数のフューズ手段と、該アドレス信号線上の信号に応答して活性化された冗長メモリセルを選択する冗長メモリアドレスデコーダとを含み、欠陥メモリセルを冗長メモリセルに置換する冗長手段を有する複数の半導体メモリを搭載してなる半導体集積装置において、前記フューズ手段のみが、前記複数の半導体メモリ領域の外に配置されていることを特徴とするものである。
【００１１】
また、本発明の請求項２に記載の半導体集積装置は、請求項１記載の半導体集積装置において、前記フューズ手段、及び前記冗長メモリアドレスデコーダが、ともに、前記複数の半導体メモリ領域の外に配置されていることを特徴とするものである。
【００１２】
本発明の請求項３に記載の半導体集積装置は、請求項１記載の半導体集積装置において、前記複数の半導体メモリのフューズ手段のみが、該複数の半導体メモリ領域の外の１つの場所にまとめて配置されていることを特徴とするものである。
【００１３】
本発明の請求項４に記載の半導体集積装置は、請求項２記載の半導体集積装置において、前記複数の半導体メモリの、前記フューズ手段及び前記冗長メモリアドレスデコーダが、ともに、該複数の半導体メモリ領域の外の１つの場所にまとめて配置されていることを特徴とするものである。
【００１４】
本発明の請求項５に記載の半導体集積装置は、請求項２又は請求項４記載の半導体集積装置において、前記冗長メモリアドレスデコーダに、故障検出をするスキャン方式の故障検出テスト回路を備えたことを特徴とするものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
本発明の実施の形態による半導体集積装置は、複数の半導体メモリを搭載してなる半導体装置であって、該半導体メモリは、各々の入力手段がアドレス信号線に接続されたプログラム可能な複数のフューズ手段と、該アドレス信号線上の信号に応答して活性化された冗長メモリセルを選択する冗長メモリアドレスデコーダとを含み、欠陥メモリセルを冗長メモリセルに置換する冗長手段、を備え、行及び列のメモリアドレス信号を受け対応するメモリセルをアクセスするものである。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積装置の構成を示す概念図である。
図１において、１０は冗長機能付半導体メモリを複数搭載する半導体集積装置、１１は前記半導体集積装置内の、フューズや冗長メモリアドレスデコーダ回路が当該メモリ領域内に配置されている半導体メモリ、１２は前記半導体集積装置内の、フューズのみをメモリ領域の外に配置した半導体メモリ、１３は半導体メモリ１２のフューズ群、１４は前記半導体集積装置内の、フューズ並びに冗長メモリアドレスデコーダ回路をメモリ領域の外に配置した半導体メモリ、１５は半導体メモリ１４のフューズ並びに冗長メモリアドレスデコーダ、１６は前記半導体集積装置内の、フューズのみをメモリ領域の外に配置した半導体メモリ群、１７は半導体メモリ群１６のフューズ群、１８は前記半導体集積装置内の、フューズ並びに冗長メモリアドレスデコーダ回路をメモリ領域の外に配置した半導体メモリ群、１９は半導体メモリ群１８のフューズ並びに冗長メモリアドレスデコーダである。
【００１７】
図２は、フューズ手段のみを、半導体メモリ領域の外の他の領域に配置させた半導体メモリの構成を示す概念図である。図２において、２０は冗長機能付半導体メモリ、２１は前記半導体メモリ外に配置したフューズ群（Ｆ０，  Ｆ１，  Ｆ２）である。
【００１８】
図３は、フューズ手段及び冗長メモリアドレスデコーダを、半導体メモリ領域の外の他の領域に配置させた半導体メモリの構成を示す概念図である。図３において、３０は冗長機能付半導体メモリ、３１は半導体メモリ領域の外に配置したフューズ群、３２は前記半導体メモリの外に配置した冗長メモリアドレスデコーダ回路部である。
【００１９】
図４は、複数半導体メモリの各々のフューズ手段のみを、半導体集積装置上のメモリ領域の外の１つの場所に集めて配置させた半導体メモリの構成を示す概念図である。図４において、４０は冗長機能付半導体メモリ１、４１は冗長機能付半導体メモリ２、４２は前記半導体メモリ１、２の外に配置したフューズ群（Ｆ００，  Ｆ０１，  Ｆ０２，  Ｆ１０，  Ｆ１１，  Ｆ１２）である。
【００２０】
図５は、複数半導体メモリの各々のフューズ手段および冗長メモリアドレスデコーダを、半導体集積装置上の、メモリ領域の外の１つの場所に集めて配置させた半導体メモリの概念図である。図５において、５０は冗長機能付半導体メモリ１、５１は冗長機能付半導体メモリ２、５２は前記半導体メモリ１、２領域の外に配置した冗長メモリアドレスデコーダ回路部、５３は前記半導体メモリ１、２領域の外に配置したフューズ群（Ｆ０，  Ｆ１，  Ｆ２，  Ｆ３，  Ｆ４）、５４は前記冗長アドレスデコーダ回路５２の出力信号群（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３，  ｗ＿ｓｅｌ４，  ｗ＿ｓｅｌ５，  ｗ＿ｓｅｌ６，  ｗ＿ｓｅｌ７）である。
図６は、図５の冗長メモリアドレスデコーダ回路５２の真理値表の一例を示している。
【００２１】
次に、本実施の形態１による半導体集積装置の構成について説明する。
まず、半導体メモリ１１は、従来例で説明した冗長機能付メモリである。一方、半導体メモリ１２は、フューズ１３のみを、半導体集積装置１０上の、すべての半導体メモリの領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない領域に、配置した半導体メモリである。また、半導体メモリ１４は、フューズ及び冗長メモリアドレスデコーダ１５を、半導体集積装置１０上の、すべての半導体メモリの領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない領域中の機能ブロックに、配置した半導体メモリである。また、半導体メモリ群１６は、２つの半導体メモリのフューズ１７を集めて、半導体集積装置１０上の、すべての半導体メモリの領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない領域に、配置した半導体メモリ群である。また、半導体メモリ群１８は、２つの半導体メモリのフューズ及び冗長メモリアドレスデコーダ１９をまとめて、半導体集積装置１０上の、すべての半導体メモリの領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない領域に、配置した半導体メモリ群である。
【００２２】
次に、以上のように構成された本実施の形態１による半導体集積装置において、欠陥メモリの救済方法について、図１を用いて説明する。
まず、半導体メモリ１２の欠陥メモリセルを救済する方法を、図２を用いて説明する。
【００２３】
例えば、図２中の、セレクタｓｅｌ０を介してデータ入出力ピンＤＯ［０］と接続されているメモリアレイＡ上に欠陥メモリセルがある場合、図１０の真理値表に基づくと、フューズ２１のＦ０のみをレーザで溶断すれば良い。この場合、フューズ出力は、（Ｆ０，  Ｆ１，  Ｆ２）＝（１，  ０，  ０）となり、冗長メモリアドレスデコーダの出力は（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３）＝（１，  １，  １，  １）となる。そして、冗長メモリアドレスデコーダの出力をセレクト信号として入力される、図２中の救済用メモリアレイの選択を行うセレクタ回路部（ｓｅｌ０，  ｓｅｌ１，  ｓｅｌ２，  ｓｅｌ３）の選択動作により、欠陥メモリセルを含むメモリアレイＡは使用されない代わりに冗長メモリアレイ部Ｂが使用されることになり、欠陥メモリセルが冗長メモリセルに置換されることで欠陥のある半導体メモリが救済される。
【００２４】
次に、半導体メモリ１４の欠陥メモリセルを救済する方法を、図３を用いて説明する。
例えば、図３に示している、セレクタｓｅｌ０を介してデータ入出力ピンＤＯ［０］と接続されているメモリアレイＡ上に欠陥メモリセルがある場合、図１０の真理値表に基づくと、フューズ３１のＦ０のみをレーザで溶断すれば良い。この場合、フューズの出力は、（Ｆ０，  Ｆ１，  Ｆ２）＝（１，  ０，  ０）となり、冗長メモリアドレスデコーダの出力は（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３）＝（１，  １，  １，  １）となる。そして、冗長メモリアドレスデコーダの出力をセレクト信号として入力される、図３中の救済用メモリアレイの選択を行うセレクタ回路部（ｓｅｌ０，  ｓｅｌ１，  ｓｅｌ２，  ｓｅｌ３）の選択動作により、欠陥メモリセルを含むメモリアレイＡは使用されない代わりに冗長メモリアレイ部Ｂが使用されることとなり、欠陥メモリセルが冗長メモリセルに置換されることで欠陥のある半導体メモリが救済される。
【００２５】
次に、半導体メモリ１６の欠陥メモリセルを救済する方法を、図４を用いて説明する。
例えば、図４中の半導体メモリ４０の、セレクタｓｅｌ０を介してデータ入出力ピンＤＯ［０］と接続されているメモリアレイＡ上に欠陥メモリセルがある場合、図１０の真理値表に基づくと、フューズ４２のＦ００のみをレーザで溶断すれば良い。この場合、フューズの出力は、（Ｆ００，  Ｆ０１，  Ｆ０２，  Ｆ１０，  Ｆ１１，  Ｆ１２）＝（１，  ０，  ０，  ０，  ０，  ０）となり、半導体メモリ４０内の冗長メモリアドレスデコーダの出力は（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３）＝（１，  １，  １，  １）となる。そして、冗長メモリアドレスデコーダの出力がセレクト信号として入力される、図４中の半導体メモリ４０内の救済用メモリアレイの選択を行うセレクタ回路部（ｓｅｌ０，  ｓｅｌ１，  ｓｅｌ２，  ｓｅｌ３）の選択動作により、欠陥メモリセルを含むメモリアレイＡは使用されない代わりに冗長メモリアレイ部Ｂが使用されることとなり、欠陥メモリセルが冗長メモリセルに置換されることで欠陥のある半導体メモリ４０が救済される。
【００２６】
次に、半導体メモリ１８の欠陥メモリセルを救済する方法を、図５を用いて説明する。
例えば、図５中の半導体メモリ５０の、セレクタｓｅｌ０を介してデータ入出力ピンＤＯ［０］と接続されているメモリアレイＡ上に欠陥メモリセルがある場合、図６の真理値表に基づくと、フューズ５３のＦ０のみをレーザで溶断すれば良い。この場合、フューズの出力は、（Ｆ０，  Ｆ１，  Ｆ２，  Ｆ３，  Ｆ４）＝（１，  ０，  ０，  ０，  ０）となり、冗長メモリアドレスデコーダ５２の出力は（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３，  ｗ＿ｓｅｌ４，  ｗ＿ｓｅｌ５，  ｗ＿ｓｅｌ６，  ｗ＿ｓｅｌ７）＝（１，  １，  １，  １，  ０，  ０，  ０，  ０）となる。そして、冗長メモリアドレスデコーダの出力がセレクト信号として入力される、図５中の半導体メモリ５０内の救済用メモリアレイの選択を行うセレクタ回路部（ｓｅｌ０，  ｓｅｌ１，  ｓｅｌ２，  ｓｅｌ３）の選択動作により、欠陥メモリセルを含むメモリアレイＡは使用されない代わりに冗長メモリアレイ部Ｂが使用されることとなるため、欠陥メモリセルが冗長メモリセルに置換されることで欠陥のある半導体メモリ５０が救済される。
【００２７】
このように、本実施の形態１による半導体集積装置では、搭載する複数の冗長機能付半導体メモリに関し、前記メモリの冗長機能を持たせるための、フューズ、又はフューズ及び冗長メモリアドレスデコーダ回路を当該メモリの領域内に配置する代わりに、半導体集積装置上の、任意のメモリ領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない領域に、配置することとしたので、半導体メモリの面積削減ができるため、チップ面積の削減を実現することができる。また、複数の半導体メモリのフューズ並びに冗長メモリアドレスデコーダ回路をまとめて、当該半導体装置の、任意のメモリ領域の外の１つの場所にまとめて配置することとしたので、フューズ及び冗長メモリアドレスデコーダ回路をそれぞれのメモリに配置する場合の回路規模に比べて、フューズ数の削減とメモリアドレスデコーダの回路規模の削減をすることができるため、チップ面積を一層削減することができる。
【００２８】
（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。
図７は、本発明の実施の形態２による半導体集積装置に搭載される冗長機能付メモリの、故障検査をするスキャン方式のテスト回路を追加した冗長メモリアドレスデコーダ回路の構成を示す概念図である。
【００２９】
図７において、７０はスキャンチェーンのシフト時の入力端子、７１はスキャンチェーンのシフト時の出力端子、７２はスキャンテストモード／ノーマルモードの切替信号入力端子、７３１〜７４３はスキャンチェーンを構成するフリップフロップ、７４はフリップフロップ７３１のシフトデータ入力ピン（ＩＮ１）、７５はフリップフロップ７３１のデータ入力ピン（ＩＮ０）、７６はフリップフロップ７３１のデータ出力ピン（ＯＵＴ）、７７はフューズ群、７８１〜７８５はフリップフロップのデータ出力信号又はフューズの出力信号を選択するセレクタ、７９は前段フリップフロップのデータ出力信号と後段シフトデータ入力ピンを接続する信号配線、８０は冗長メモリアドレスデコーダ、８１は冗長メモリアドレスデコーダの出力信号である。
【００３０】
次に、本実施の形態２による半導体集積装置の構成について説明する。
まず、冗長メモリアドレスデコーダ回路部８０に、スキャンチェーンのシフト時の入力端子７０と、出力端子７１と、スキャンテストモード／ノーマルモードの切替信号入力端子７２とを追加する。そして、ヒューズ群７７の出力信号に、フリップフロップ７３１〜７３５と、前記フリップフロップ７３１〜７３５の出力信号とヒューズ７７出力信号とのいずれかを選択するセレクタ７８１〜７８５とを追加する。更に、冗長アドレスデコーダ回路８０の出力信号８１に、フリップフロップ７３６〜７４３を追加する。このように、冗長メモリアドレスデコーダ回路に、故障を検出するスキャン方式のテスト回路が追加される。
【００３１】
以上のように構成された、本実施の形態２による半導体集積装置の動作について、図１、図７を用いて説明する。
【００３２】
なお、ここでは、図１に示した半導体集積装置１０上の半導体メモリ外に配置したフューズ及び冗長メモリアドレスデコーダ１５、１９の、冗長メモリアドレスデコーダ回路部に対して、図７にあるようなスキャン方式のテスト回路を追加した場合を例にとって、説明する。
【００３３】
このスキャン方式のテスト回路の追加により、冗長メモリアドレスデコーダ回路について故障検査をするのが必要な時、単独的に、テストを実施することが可能となる。
【００３４】
なお、上記のスキャン方式テスト回路中のスキャンチェーンが、図１に示した半導体集積装置の機能ブロック８６中のスキャンチェーンと接続することも可能である。そのとき、冗長メモリアドレスデコーダ回路のテストは、半導体集積装置のその他の機能部分のテストと同時に、実施することが可能になる。
【００３５】
このように、本実施の形態２による半導体集積装置では、冗長メモリアドレスデコーダ回路にスキャンテスト回路を設けるようにしたので、冗長メモリアドレスデコーダ回路の故障の検出を単独的に実施することができる。特に、機能ブロック中のロジック部のスキャン方式テストと同時に行うことも可能であるため、ＬＳＩ検査工程を合理化することができる。
【００３６】
【発明の効果】
以上詳細に説明したように、本発明の請求項１にかかる半導体集積装置によれば、行及び列のメモリアドレス信号を受け対応するメモリセルをアクセスする半導体メモリであって、各々の入力手段がアドレス信号線に接続されたプログラム可能な複数のフューズ手段と、該アドレス信号線上の信号に応答して活性化された冗長メモリセルを選択する冗長メモリアドレスデコーダとを含み、欠陥メモリセルを冗長メモリセルに置換する冗長手段を有する複数の半導体メモリを搭載してなる半導体集積装置において、前記フューズ手段のみが、前記複数の半導体メモリ領域の外に配置されているようにしたので、前記フューズ手段を前記半導体集積装置内の、すべてのメモリ領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない領域に配置させることにより、半導体メモリの面積削減ができ、チップ面積削減を実現することが出来るという効果がある。
【００３７】
また、本発明の請求項２にかかる半導体集積装置によれば、請求項１記載の半導体集積装置において、前記フューズ手段、及び前記冗長メモリアドレスデコーダが、ともに、前記複数の半導体メモリ領域の外に配置されているようにしたので、前記フューズ手段および冗長メモリアドレスデコーダを前記半導体集積装置内の、すべてのメモリ領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない領域に配置させることにより、半導体メモリの面積削減ができ、チップ面積削減を実現することが出来るという効果がある。
【００３８】
本発明の請求項３にかかる半導体集積装置によれば、請求項１記載の半導体集積装置において、前記複数の半導体メモリのフューズ手段のみが、該複数の半導体メモリ領域の外の１つの場所にまとめて配置されているようにしたので、前記フューズ手段を前記半導体集積装置内の、すべてのメモリ領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない１つの領域に配置させることにより、半導体メモリの面積削減ができ、チップ面積削減を実現することが出来るという効果がある。
【００３９】
本発明の請求項４にかかる半導体集積装置によれば、請求項２記載の半導体集積装置において、前記複数の半導体メモリの、前記フューズ手段及び前記冗長メモリアドレスデコーダが、ともに、該複数の半導体メモリ領域の外の１つの場所にまとめて配置されているようにしたので、前記フューズ手段及び冗長メモリアドレスデコーダを前記半導体集積装置内の、すべてのメモリ領域の外の、トランジスタが配置されておらず、かつ、通常信号配線が通っていない１つの領域に配置させることにより、半導体メモリの面積削減ができ、チップ面積削減を実現することが出来るという効果がある。
【００４０】
本発明の請求項５にかかる半導体集積装置によれば、請求項２又は請求項４記載の半導体集積装置において、前記冗長メモリアドレスデコーダに、故障検出をするスキャン方式の故障検出テスト回路を備えるようにしたので、前記冗長メモリアドレスデコーダの故障はスキャン方式のテストによって検出が可能となり、また前記半導体集積装置内の機能ブロックのスキャン方式のテストと同時に実施することによって、前記冗長メモリアドレスデコーダの故障検出をする為の専用パターン作成と前記専用パターンでの検査が必要無くなり、ＬＳＩ検査工程の簡素化を実現する事が出来るという効果がある。
【００４１】
すなわち、本発明は、冗長機能付半導体メモリを複数搭載する半導体集積装置において、冗長付き半導体メモリ中にあるヒューズと冗長メモリアドレスデコーダ回路を選択的に半導体メモリ外の半導体集積装置上の領域に配置させる事により、冗長機能付の半導体メモリの面積の削減、ヒューズ数の削減、並びに、冗長メモリアドレスデコーダ回路部の回路規模削減を実現でき、半導体集積装置のチップ面積を削減できるものである。さらに、上記の冗長メモリアドレスデコーダ回路部にスキャン方式のテスト回路を追加することにより、ＬＳＩ検査工程をも合理化できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体集積装置の構成を示す概念図である。
【図２】本発明の、フューズ手段のみを任意の半導体メモリ領域外に配置した半導体メモリの構成を示した概念図である。
【図３】本発明の、フューズ手段及び冗長メモリアドレスデコーダを任意の半導体メモリ領域外に配置した半導体メモリの構成を示した概念図である。
【図４】本発明の、複数の半導体メモリの各々のフューズ手段のみを任意の半導体メモリ領域外の１つの場所に集めて配置した半導体メモリの構成を示した概念図である。
【図５】本発明の、複数の半導体メモリの各々のフューズ手段及び冗長メモリアドレスデコーダを任意の半導体メモリ領域外の１つの場所に集めて配置した半導体メモリの構成を示した概念図である。
【図６】図５における冗長メモリアドレスデコーダの真理値表の一例を示す図である。
【図７】本発明の、スキャン方式のテスト回路を追加した冗長メモリアドレスデコーダ回路の構成を示す概念図である。
【図８】冗長機能付半導体メモリを多数搭載する半導体集積装置の従来例である。
【図９】冗長機能付半導体メモリの従来例である。
【図１０】図９における冗長メモリアドレスデコーダの真理値表の一例である。
【符号の説明】
１０、８２  冗長機能付半導体メモリを複数搭載する半導体集積装置
１１、８３、９０  従来のフューズ及び冗長メモリアドレスデコーダ回路を当該メモリ領域内に配置した冗長機能付半導体メモリ
１２、２０、４０、４１  フューズのみを半導体メモリ領域の外部に配置した冗長機能付半導体メモリ
１３、１７、２１、３１  メモリ領域外に配置されたフューズ群
１４、３０、５０、５１  フューズ及び冗長メモリアドレスデコーダを半導体メモリ領域の外に配置した冗長機能付半導体メモリ
１５、１９  メモリ領域外に配置されたフューズ及び冗長メモリアドレスデコーダ
１６  フューズのみを半導体メモリ領域の外に配置した半導体メモリ群
１８  フューズ及び冗長メモリアドレスデコーダをメモリ領域の外に配置した半導体メモリ群
３２  メモリ領域の外に配置された冗長メモリアドレスデコーダ
４２  メモリ領域の外に配置されたフューズ群（Ｆ００，  Ｆ０１，  Ｆ０２，  Ｆ１０，  Ｆ１１，  Ｆ１２）
５２  メモリ領域の外に配置された冗長メモリアドレスデコーダ
５３  メモリ領域の外に配置されたフューズ群（Ｆ０，  Ｆ１，  Ｆ２，  Ｆ３，  Ｆ４）
５４  冗長アドレスデコーダの出力信号群（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３，  ｗ＿ｓｅｌ４，  ｗ＿ｓｅｌ５，  ｗ＿ｓｅｌ６，  ｗ＿ｓｅｌ７）
７０  スキャンチェーンのシフト時の入力端子
７１  スキャンチェーンのシフト時の出力端子
７２  スキャンテストモード／ノーマルモードの切替信号入力端子
７３１〜７４３  スキャンチェーンを構成するフリップフロップ
７４  フリップフロップ７３１のシフトデータ入力ピン（ＩＮ１）
７５  フリップフロップ７３１のデータ入力ピン（ＩＮ０）
７６  フリップフロップ７３１のデータ出力ピン（ＯＵＴ）
７７  フューズ
７８１〜７８５  フリップフロップデータ出力信号とフューズ出力信号を選択するセレクタ
７９  前段フリップフロップデータ出力信号と後段シフトデータ入力ピンを接続する信号配線
８０  冗長メモリアドレスデコーダ
８１  冗長メモリアドレスデコーダ出力信号
８４  半導体メモリ内のフューズ
８５  半導体メモリ内の冗長メモリアドレスデコーダ回路
８６  半導体集積装置内の機能ブロック
８７  半導体集積装置内の通常信号配線群
９１  半導体メモリ内のメモリアレイ部
９２  半導体メモリ内の冗長メモリアレイ部
９３  半導体メモリ内のセンスアンプ部
９４  救済用メモリアレイの選択を行うセレクタ回路部（ｓｅｌ０，  ｓｅｌ１，  ｓｅｌ２，  ｓｅｌ３）
９５  冗長メモリアドレスデコーダ回路の出力信号群（ｗ＿ｓｅｌ０，  ｗ＿ｓｅｌ１，  ｗ＿ｓｅｌ２，  ｗ＿ｓｅｌ３）
９６  冗長メモリアドレスデコーダ回路部
９７  フューズ群（Ｆ０，  Ｆ１，  Ｆ２）
９８  半導体メモリのデータ入出力ピン（ＤＯ［０］，  ＤＯ［１］，  ＤＯ［２］，  ＤＯ［３］）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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