(57)【要約】【課題】パッシング・ワード線とストラップと間の垂直分離を増加させる。【解決手段】トレンチ・キャパシタＤＲＡＭアレイを有するＳＯＩ集積回路において、絶縁層の厚さが減少すると、トレンチ・キャパシタ上を通るパッシング・ワード線２１４との間にクロストークを生じる。トレンチ上部でリセスの深さを増やし、絶縁層を横方向にアンダーカットすることは、キャパシタ中心電極１０５上の埋め込みストラップがＳＯＩ層６０の裏面に接触することを可能にし、それによって、パッシング・ワード線２１４とストラップと間の垂直分離を増加させる。【選択図】　　　図１
2004015053.tif 000002
【特許請求の範囲】
【請求項１】
アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに、埋め込みストラップによって接続されたトレンチ・キャパシタを含むＤＲＡＭセルのアレイを備える集積回路の製造方法であって、
前記デバイス層およびアレイ絶縁層を経てトレンチをエッチングすることにより１セットの前記トレンチ・キャパシタを形成し、キャパシタ絶縁体によって絶縁された中心電極を付着するステップを含み、
前記デバイス層の下面より下に前記中心電極をリセスするステップを含み、
前記トレンチの外側の前記アレイ絶縁層を横方向にエッチングし、それによって、前記デバイス層の前記下面の接触領域を露出するステップを含み、
前記デバイス層の下面より上のレベルまで前記トレンチ内にストラップ導電性材料を付着するステップを含み、前記ストラップ導電性材料は、前記下面に電気的に接触して前記埋め込みストラップを形成し、
前記ストラップ導電性材料の上方のトレンチ内に上部絶縁体厚さを有する上部絶縁材料を付着するステップを含み、
前記デバイス層に、セル電極と、トランジスタ・ゲートと、前記埋め込みストラップに接触する内部電極とを有する１セットのセル・パス・トランジスタを形成するステップとを含む集積回路の製造方法。
【請求項２】
第１サブセットのセルのトランジスタ・ゲートに接触し、第２サブセットのセルのトレンチの上方を延びる第１サブセットの相互接続線を形成するステップを更に含み、前記第１サブセットの相互接続線は、前記上部絶縁体厚さによって前記第２サブセットのセルの前記中心電極から垂直に分離され、
第２サブセットのセルのトランジスタ・ゲートに接触し、前記第１サブセットのセルのトレンチの上方を延びる第２サブセットの相互接続線を形成するステップを更に含み、前記第２サブセットの相互接続線は、前記上部絶縁体厚さによって前記第１サブセットのセルの前記中心電極から垂直に分離される請求項１に記載の製造方法。
【請求項３】
前記デバイス層の前記下面より下のレベルまで前記トレンチ内の前記ストラップ導電性材料を取り除くステップを更に含み、前記ストラップ導電性材料は、前記デバイス層と前記下面でのみに電気的に接触する請求項１に記載の製造方法。
【請求項４】
前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって１セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る請求項１に記載の製造方法。
【請求項５】
前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって１セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る請求項２に記載の製造方法。
【請求項６】
横方向にエッチングする前記ステップは、フッ素組成物を用いてほぼ等方性のエッチングによって行われる請求項１に記載の製造方法。
【請求項７】
前記アレイ・デバイス層は、１００ｎｍより薄い厚さを有する請求項１に記載の製造方法。
【請求項８】
前記上部絶縁体は、１００ｎｍより厚い厚さを有する請求項１に記載の製造方法。
【請求項９】
アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに、埋め込みストラップによって接続されたトレンチ・キャパシタを含むＤＲＡＭセルのアレイを備える集積回路の製造方法であって、
前記デバイス層およびアレイ絶縁層を経てトレンチをエッチングすることにより１セットの前記トレンチ・キャパシタを形成し、キャパシタ絶縁体によって絶縁された中心電極を付着するステップを含み、
前記デバイス層の下面より下に前記中心電極をリセスするステップを含み、
前記トレンチの外側の前記アレイ絶縁層を横方向にエッチングし、それによって、前記デバイス層の前記下面の接触領域を露出するステップを含み、
前記デバイス層の下面より上のレベルまで前記トレンチ内にコンフォーマルなライナ導電性材料を付着するステップを含み、前記ライナ導電性材料は、前記下面に電気的に接触し、
前記デバイス層の下面より上のレベルまで前記トレンチ内にストラップ導電性材料を付着するステップを含み、前記ストラップ導電性材料は、前記コンフォーマルなライナ導電性材料を通る電気的パスを作って、前記埋め込みストラップを形成し、
前記ストラップ導電性材料の上方のトレンチ内に上部絶縁体厚さを有する上部絶縁材料を付着するステップを含み、
前記デバイス層に、セル電極と、トランジスタ・ゲートと、前記埋め込みストラップに接触する内部電極とを有する１セットのセル・パス・トランジスタを形成するステップとを含む集積回路の製造方法。
【請求項１０】
前記デバイス層の前記下面より下のレベルまで前記トレンチ内の前記ストラップ導電性材料を取り除くステップを更に含み、前記ストラップ導電性材料は、前記デバイス層と前記下面でのみに電気的に接触する請求項９に記載の製造方法。
【請求項１１】
前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって１セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る請求項９に記載の製造方法。
【請求項１２】
横方向にエッチングする前記ステップは、フッ素組成物を用いてほぼ等方性のエッチングによって行われる請求項９に記載の製造方法。
【請求項１３】
アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに埋め込みストラップによって接続されたトレンチ・キャパシタを含むＤＲＡＭセルのアレイを備え、前記パス・トランジスタが前記トレンチに隣接する内部コンタクトを有する集積回路であって、
１セットの前記トレンチ・キャパシタは、キャパシタ絶縁体によって絶縁された中心電極を有し、前記中心電極は、前記デバイス層の下面より下に上面を有し、
前記埋め込みストラップは、前記デバイス層の前記下面より下のレベルまで前記トレンチ内に垂直に、および前記トレンチの外側に横方向に、および前記パス・トランジスタの前記内部コンタクトの下に広がるストラップ導電性材料により形成され、前記ストラップ導電性材料は、前記下面に電気的に接触して、前記埋め込みストラップを形成し、
上部絶縁材料が、前記ストラップ導電性材料の上方に広がる前記トレンチ内に上部絶縁体厚さを有し、前記パス・トランジスタの前記内部コンタクトの垂直面に接する集積回路。
【請求項１４】
前記中心電極の上面および前記デバイス層の前記下面に沿って広がる導電性材料のコンフォーマル層を更に有する請求項１３に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩウエハ上のＤＲＡＭアレイに関し、特に極めて薄い絶縁層に関する。
【０００２】
【従来の技術】
トレンチ・キャパシタＤＲＡＭアレイを有するＳＯＩ回路において、キャパシタは、キャパシタ・トレンチに接する垂直面でデバイス層と電気的に接触する埋め込みストラップを介してパス・トランジスタに接続される。
【０００３】
“パッシング・ワード線（ｐａｓｓｉｎｇ　ｗｏｒｄｌｉｎｅ）”とキャパシタとの間の絶縁体の厚さが、結合（短絡を含む）を抑制するのに極めて充分であるときに、パッシング・ワード線が、アレイの隣接する行でのトレンチ・キャパシタ上を通るように、セルが千鳥配列される従来のＤＲＡＭレイアウトは機能する。
【０００４】
【発明が解決しようとする課題】
しかし、デバイス層の厚さを減らすことは、トレンチ上部酸化物（ＴＴＯ）の厚さを相対的に減少させてきた。それ故、従来の製造公差でパッシング・ワード線レイアウトを維持することは、もはや可能ではない。
【０００５】
したがって、従来技術において、薄いデバイス層を有するＳＯＩ回路のセル・レイアウト変更し、ＤＲＡＭセルのサイズを拡大しなければならない。
【０００６】
この技術は、パッシング・ワード線が隣接する行でのトレンチ上を通ることを依然として可能にしながら、薄いデバイス層の利点を維持するＤＲＡＭセル構造によって利益を得る。
【０００７】
【課題を解決するための手段】
本発明の目的は、埋め込みストラップがデバイス層の下部に接触するＳＯＩ技術のＤＲＡＭセル構造を提供することにある。
【０００８】
本発明の特徴は、デバイス層の下部の製造公差内の深さまでトレンチ中心電極をリセスすることにある。
【０００９】
本発明の他の特徴は、トレンチを横方向に広げるために等方性エッチングを行って、拡張された開口部でデバイス層をアンダーカットすることにある。
【００１０】
本発明の他の特徴は、拡張された開口部をコンフォーマルな導体で充填することにある。
【００１１】
本発明の更に他の特徴は、拡張された開口部の表面を、充填ステップの前に導電性材料でコーティングすることにある。
【００１２】
【発明の実施の形態】
図７を参照すると、従来のＤＲＡＭ　ＳＯＩセルの一部断面が示されている。トレンチ１００は、シリコン・デバイス層６０（厚さ約３５ｎｍ）および埋め込み酸化物（ＢＯＸ）５０（厚さ１００〜３００ｎｍ）を経て基板１０に、一例として数ミクロンの深さまでエッチングされている。絶縁体、例えば酸化物または酸窒化物が、トレンチ内側にコンフォーマルに付着され、ドープされたポリシリコン中心電極１０５が付着されている。トレンチの上部左では、浅いトレンチ分離（ＳＴＩ）７０が、セルを回路の他の部分から分離している。トレンチの右側には、シリコン・デバイス層６０の部分の中に２つのＦＥＴ２１０が形成されている。図の中央のＦＥＴは、ドープされたポリシリコン・ストラップ２１１を介してトレンチ・キャパシタ１００に接続されている。ストラップ２１１は、トランジスタ２１０の一方の電極であり、拡散領域２２０は、他方の電極である。ゲート絶縁体２１３およびゲート２１２により、トランジスタ２１０が完成される。
【００１３】
拡散領域２２０は、両セルで共用され、両トランジスタ２１０に共通である。拡散領域は、ビット線２２５と電気的に接触するビット線コンタクトであり、ビット線は、アレイの他のセルと接触するように左右に延びている。
【００１４】
ゲート２１２は、また、ワード線であり、他のセルと接触するように紙面に対し垂直に延びている。図の左側には、“パッシング・ワード線”と呼ばれるポリシリコン２３２が、従来の折り返されたビット線アレイ・レイアウトにおいて、紙面の前後でセルと接触するように延びている。この幾何学的配置は、隣接するビット線が、センス増幅器の対向する側に達することができるように用いられ、従って、共通モード雑音除去を改善している。
【００１５】
本発明によって処理される問題は、パッシング・ワード線２３２と中心電極との間の絶縁が、トランジスタ２１０のゲート酸化物２１３と同じ厚さの薄いゲート酸化物２１３’のみであることである。現在の技術では、ＳＯＩ層の厚さが極めて薄いので、リセス調整における製造公差は、この領域を絶縁体で充填することを可能にしない。デバイス層の厚さが、約１００ｎｍ未満になると、製造公差（１００ｎｍデバイス層に対して±３５ｎｍ）が含まれ、ＴＴＯで充填することが可能な厚さがあまりに薄いので、パッシング・ワード線をトレンチ電極から確実に分離できないようになる。この場合、ここに示された小型バージョンから、パッシング・ワード線をトレンチから変位させる大型バージョンへレイアウトを変えることが必要である。
【００１６】
図１を参照すると、本発明の方法の結果が示されている。図では、中心電極１０５は、ＢＯＸ５０のほぼ中間までリセスされており、拡張されたトレンチ開口部が等方性エッチングによって形成されている。この拡張された開口部は、代表的に２５ｎｍ横方向に延び、デバイス層６０の下部側面（裏面）に接触する。トレンチ上部酸化物は、デバイス層６０の最大限の厚さにすることができ、絶縁のための充分な安全マージンを与える。以降の図は、方法におけるステップを示している。
【００１７】
約２００ｎｍの好ましいＢＯＸ厚さと、３５ｎｍのＰ型デバイス層厚さを有する標準ＳＯＩウエハで開始して、標準パッド層、例えば、薄い熱酸化物、付着された窒化物８０（１００〜３００ｎｍ）およびＣＶＤ酸化物（５００〜１０００ｎｍ）が形成される。ＢＯＸ厚さは、ウエハを製造するために使用される技術に応じて変化する。ＳＩＭＯＸウエハでは、ＢＯＸは、１００〜５００ｎｍの厚さである。結合ウエハでは、ＢＯＸは、１０〜３００ｎｍの厚さである。深いストレージ・トレンチが、ＳＯＩ、ＢＯＸを経て、基板内にエッチングされる。エッチング中にＣＶＤ酸化物のほとんどは、除去される。標準トレンチ・キャパシタ処理が行われる。この処理は、必要ならばプレート外方拡散と、（Ｎ＋）ドープされたポリシリコンのキャパシタ誘電体ライニング（例えば、酸窒化物）付着とを含んでいる。プレートおよびノード電極は、簡略化するために図から省略されている。中心電極材料１０５は、代表的にはＢＯＸ５０の中間点の深さまでリセスされ、ストラップで、次には絶縁体で充填される開口部１１０を残す。結果が図２に示されており、図では、トレンチは、パッド窒化物８０、ＳＯＩ６０、ＢＯＸ５０を経て、基板１０内に延びている。
【００１８】
次に、シリコンよりむしろＢＯＸを腐蝕する等方性エッチングが、開口部１１０を横方向に広げ、拡張された開口部１１５を形成する。断片形状（ｏｄｄ　ｓｈａｐｅｄ）の酸化物プラグ５２がこのエッチングの後に残る。このエッチングで必要なことは、エッチングが、層６０の下部に、埋め込みストラップとデバイス層との間を電気的に接触させるのに適したクリーンな面を作ることである。適切なエッチングは、ウエット・エッチング、例えばＨＦ、および等方性ドライ・エッチング、例えばＳＦ６，ＮＦ３，ＣＦ４／Ｏ２，ＣＦ４のようなガスを含むフッ素（ｆｌｕｏｒｉｎｅ）である。“Ｓｉｌｉｃｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ”Ｐｌｕｍｍｅｒ，Ｄｅａｌ，Ｇｒｉｆｆｉｎ，ｐｐ６４４−６４７，Ｐｒｅｎｔｉｃｅ　Ｈａｌｌ，２０００のような標準的著書が、種々のガスの特性を論じている。
【００１９】
一例として、１００ｎｍの基本ルールでは、拡張された開口部１１５は、デバイス層６０の下に横方向に２５ｎｍだけ延び、左側の隣接する開口部に酸化物プラグ５２を経て短絡すること無しに、充分に大きい下部コンタクト領域を与える。基本ルールが変わるに従って、安全マージンのために必要な公差は、対応して変わる。開口部１１５の下部の角部が、基板１０に向かって下方に延びることに注意すべきである。埋め込みストラップが基板と短絡しないことが、リセスの深さとエッチング処理についての要件である。その結果が図３に示されている。
【００２０】
次に、ストラップ１２０が、開口部１１５内に導電性ポリシリコン（Ｎ＋）の付着によって形成される。ポリシリコンは、ＳＯＩ層６０の下面での接触に影響を与えない方向性エッチングによってリセスされ、ＳＯＩ層６０より下方にわずかに延びる開口部１１７を残す。このリセスは、ＳＯＩ層６０の上面からストラップ拡散領域を離れた状態にする働きをする。さらに、ストラップ材料が、デバイス層の垂直面と接触しているならば、トランジスタ特性（すなわち、短チャネル効果、接合リーク等）に悪影響を与えるストラップからの拡散があるかも知れない。
【００２１】
本発明の優れた特徴は、中央における残りのポリシリコン・ストラップの厚さが、キャパシタに流れ込んだり、キャパシタから流れ出たりする電流の流れに大きな影響を及ぼさないため、このリセスの深さが重要ではないということである。このステップの結果が図４に示されている。
【００２２】
次に、図５に示すように、適切な材料、例えばＣＶＤまたはＨＤＰ酸化物１４０が付着され、パッド窒化物８０と同じレベルに平坦化される。
【００２３】
フォトレジスト１８０は、パターニングされて開口部１８２を有し、エッチングは、ＢＯＸ５０および充填酸化物１４０よりむしろパッド窒化物８０およびＳＯＩ６０を腐蝕し、トレンチ間の領域から埋め込みストラップのポリシリコン材料を取り除く。このステップは、デバイス層に延びる浅いトレンチ分離（ＳＴＩ）の分離トレンチを形成する。拡張された開口部は、紙面の前後および左右に延びる。分離トレンチは、アクティブ領域を除いてデバイス層の全てを取り除き、そのため、アクティブ領域およびトレンチの外側の埋め込みストラップの部分が切り取られる。開口部１８２の大きさは、ストラップが、図の右側に延びるアクティブ領域間のオーバラップ内にのみ残るように選ばれ、そしてトレンチ、すなわちトレンチ外側の全てのストラップは、取り除かれる。結果が図６に示されている。このステップの目的は、ＳＯＩを経ての隣接するセル間のリークを防ぐことにある。
【００２４】
前のステップで取り除かれた領域は、酸化物で充填され、平坦化されてセル間にＳＴＩを形成する。トランジスタがデバイス層に形成され、図１に示すようにセルを完成する。図１のパッシング・ワード線２１４は、本発明によって与えられる広く厚い絶縁体が、トレンチ・キャパシタとパッシング・ワード線との間のアライメントに対して非常に寛容であるという本発明の利点を説明するために変位されて示されている。
【００２５】
図８を参照すると、他の実施例におけるステップの結果が示されている。この実施例では、埋め込みストラップのためのポリシリコンの付着の前に、金属窒化物（例えば、ＷＮ，ＴｉＮ）または他の低抵抗材料の導電性ライナ３２２がＣＶＤによってコンフォーマルに付着されている。この実施例は、第１の実施例のドープされたポリシリコン材料よりもＳＯＩ層６０に、更にコンフォーマルに付着および／または接着する材料が選択できる、すなわち、接着力および導電性の改善が、このステップの追加のコストに値する、という利点を有する。層３２２の厚さは、代表的に５ｎｍである。このステップの後、アモルファスまたはポリシリコン３２０が第１の実施例のように付着される。
【００２６】
図５の第１の実施例のように、ライナ３２２およびポリシリコン３２０は、リセスされ、開口部は、酸化物１４０で充填され、平坦化される。図９は、平坦化ステップに、第１の実施例と同じ開口部１８２を有するフォトレジストの付着とパターニングを加えたステップの結果を示している。図９において、ライナ３２２がＳＯＩ層６０の下部に接触するので、エッチャントは、ライナ３２２よりむしろポリシリコン３２０を腐蝕し、エッチャントがその腐蝕を横に広げる機会を減らすことに注目すべきである。異方性エッチングが、ライナが無傷のままであるために好ましい。好ましいエッチャントは、ＨＢｒ，Ｃｌ２，Ｃｌ２／ＨＢｒ／Ｏ２である。他の、ＳＦ６またはＣＦ４のようなドライ・エッチャントまたはＨＮＯ３：Ｈ２Ｏ：ＨＦ（＋ＣＨ３ＣＯＯＨ）のようなウエット・エッチャントが使用できる。
【００２７】
図１０は、トレンチ領域の外側の露出したパッド窒化物８０、ＳＯＩ、ライナおよびストラップを取り除き、次に酸化物１７０で充填し、ＳＴＩの酸化物１７０によって囲まれた誘電体の固体プラグ１４０を残した結果を示している。パッド窒化物８０が取り除かれ、トランジスタがＳＯＩ層６０に形成され、相互接続が形成されて、第１の実施例のように回路を完成する。
【００２８】
本発明を、１つの好ましい実施例で説明したが、当業者は、本発明の趣旨と範囲を逸脱することなく種々の変形を行って本発明を実現できることが分かるであろう。
【００２９】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに、埋め込みストラップによって接続されたトレンチ・キャパシタを含むＤＲＡＭセルのアレイを備える集積回路の製造方法であって、
前記デバイス層およびアレイ絶縁層を経てトレンチをエッチングすることにより１セットの前記トレンチ・キャパシタを形成し、キャパシタ絶縁体によって絶縁された中心電極を付着するステップを含み、
前記デバイス層の下面より下に前記中心電極をリセスするステップを含み、
前記トレンチの外側の前記アレイ絶縁層を横方向にエッチングし、それによって、前記デバイス層の前記下面の接触領域を露出するステップを含み、
前記デバイス層の下面より上のレベルまで前記トレンチ内にストラップ導電性材料を付着するステップを含み、前記ストラップ導電性材料は、前記下面に電気的に接触して前記埋め込みストラップを形成し、
前記ストラップ導電性材料の上方のトレンチ内に上部絶縁体厚さを有する上部絶縁材料を付着するステップを含み、
前記デバイス層に、セル電極と、トランジスタ・ゲートと、前記埋め込みストラップに接触する内部電極とを有する１セットのセル・パス・トランジスタを形成するステップとを含む集積回路の製造方法。
（２）第１サブセットのセルのトランジスタ・ゲートに接触し、第２サブセットのセルのトレンチの上方を延びる第１サブセットの相互接続線を形成するステップを更に含み、前記第１サブセットの相互接続線は、前記上部絶縁体厚さによって前記第２サブセットのセルの前記中心電極から垂直に分離され、
第２サブセットのセルのトランジスタ・ゲートに接触し、前記第１サブセットのセルのトレンチの上方を延びる第２サブセットの相互接続線を形成するステップを更に含み、前記第２サブセットの相互接続線は、前記上部絶縁体厚さによって前記第１サブセットのセルの前記中心電極から垂直に分離される上記（１）に記載の製造方法。
（３）前記デバイス層の前記下面より下のレベルまで前記トレンチ内の前記ストラップ導電性材料を取り除くステップを更に含み、前記ストラップ導電性材料は、前記デバイス層と前記下面でのみに電気的に接触する上記（１）に記載の製造方法。
（４）前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって１セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る上記（１）に記載の製造方法。
（５）前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって１セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る上記（２）に記載の製造方法。
（６）横方向にエッチングする前記ステップは、フッ素組成物を用いてほぼ等方性のエッチングによって行われる上記（１）に記載の製造方法。
（７）前記アレイ・デバイス層は、１００ｎｍより薄い厚さを有する上記（１）に記載の製造方法。
（８）前記上部絶縁体は、１００ｎｍより厚い厚さを有する上記（１）に記載の製造方法。
（９）アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに、埋め込みストラップによって接続されたトレンチ・キャパシタを含むＤＲＡＭセルのアレイを備える集積回路の製造方法であって、
前記デバイス層およびアレイ絶縁層を経てトレンチをエッチングすることにより１セットの前記トレンチ・キャパシタを形成し、キャパシタ絶縁体によって絶縁された中心電極を付着するステップを含み、
前記デバイス層の下面より下に前記中心電極をリセスするステップを含み、
前記トレンチの外側の前記アレイ絶縁層を横方向にエッチングし、それによって、前記デバイス層の前記下面の接触領域を露出するステップを含み、
前記デバイス層の下面より上のレベルまで前記トレンチ内にコンフォーマルなライナ導電性材料を付着するステップを含み、前記ライナ導電性材料は、前記下面に電気的に接触し、
前記デバイス層の下面より上のレベルまで前記トレンチ内にストラップ導電性材料を付着するステップを含み、前記ストラップ導電性材料は、前記コンフォーマルなライナ導電性材料を通る電気的パスを作って、前記埋め込みストラップを形成し、
前記ストラップ導電性材料の上方のトレンチ内に上部絶縁体厚さを有する上部絶縁材料を付着するステップを含み、
前記デバイス層に、セル電極と、トランジスタ・ゲートと、前記埋め込みストラップに接触する内部電極とを有する１セットのセル・パス・トランジスタを形成するステップとを含む集積回路の製造方法。
（１０）前記デバイス層の前記下面より下のレベルまで前記トレンチ内の前記ストラップ導電性材料を取り除くステップを更に含み、前記ストラップ導電性材料は、前記デバイス層と前記下面でのみに電気的に接触する上記（９）に記載の製造方法。
（１１）前記上部絶縁体層を平坦化し、前記トレンチおよび前記セル・パス・トランジスタの外側の前記デバイス層および前記アレイ絶縁層を、前記デバイス層の少なくとも下面の深さまで取り除くことによって１セットの分離トレンチを形成するステップを更に含み、前記トレンチの内側および前記トランジスタの下の埋め込みストラップの部分のみが残る上記（９）に記載の製造方法。
（１２）横方向にエッチングする前記ステップは、フッ素組成物を用いてほぼ等方性のエッチングによって行われる上記（９）に記載の製造方法。
（１３）アレイ絶縁層の上方に半導体のデバイス層を有し、前記デバイス層に形成されたパス・トランジスタに埋め込みストラップによって接続されたトレンチ・キャパシタを含むＤＲＡＭセルのアレイを備え、前記パス・トランジスタが前記トレンチに隣接する内部コンタクトを有する集積回路であって、
１セットの前記トレンチ・キャパシタは、キャパシタ絶縁体によって絶縁された中心電極を有し、前記中心電極は、前記デバイス層の下面より下に上面を有し、
前記埋め込みストラップは、前記デバイス層の前記下面より下のレベルまで前記トレンチ内に垂直に、および前記トレンチの外側に横方向に、および前記パス・トランジスタの前記内部コンタクトの下に広がるストラップ導電性材料により形成され、前記ストラップ導電性材料は、前記下面に電気的に接触して、前記埋め込みストラップを形成し、
上部絶縁材料が、前記ストラップ導電性材料の上方に広がる前記トレンチ内に上部絶縁体厚さを有し、前記パス・トランジスタの前記内部コンタクトの垂直面に接する集積回路。
（１４）前記中心電極の上面および前記デバイス層の前記下面に沿って広がる導電性材料のコンフォーマル層を更に有する上記（１３）に記載の集積回路。
【図面の簡単な説明】
【図１】本発明のＤＲＡＭセルの断面を示す図である。
【図２】図１に示すセルを作製する中間ステップを示す図である。
【図３】図１に示すセルを作製する中間ステップを示す図である。
【図４】図１に示すセルを作製する中間ステップを示す図である。
【図５】図１に示すセルを作製する中間ステップを示す図である。
【図６】図１に示すセルを作製する中間ステップを示す図である。
【図７】従来のＤＲＡＭセルの断面を示す図である。
【図８】他の実施例の対応するステップを示す図である。
【図９】他の実施例の対応するステップを示す図である。
【図１０】他の実施例の対応するステップを示す図である。
【符号の説明】
１０　基板
５０　埋め込み酸化物（ＢＯＸ）
５２　酸化物プラグ
６０　シリコン・デバイス（ＳＯＩ）層
７０　シャロー・トレンチ分離（ＳＴＩ）
８０　パッド窒化物
１００　トレンチ・キャパシタ
１０５　中心電極
１１０，１１５，１１７，１８２　開口部
１２０，２１１　ストラップ
１４０，１７０　酸化物
１８０　フォトレジスト
２１０　ＦＥＴ
２１２　ゲート
２１３，２１３’　ゲート酸化物
２１４，２３２　パッシング・ワード線
２２０　拡散領域
２２５　ビット線
３２０　ポリシリコン
３２２　導電性ライナ
【図１】
2004015053.tif 000003
【図２】
2004015053.tif 000004
【図３】
2004015053.tif 000005
【図４】
2004015053.tif 000006
【図５】
2004015053.tif 000007
【図６】
2004015053.tif 000008
【図７】
2004015053.tif 000009
【図８】
2004015053.tif 000010
【図９】
2004015053.tif 000011
【図１０】
2004015053.tif 000012