(57)【要約】【課題】直列データに遅延を効果的に加えられるようにする。【解決手段】第１遅延回路１０２は、並列データ・クロック（Ｐ＿ＣＬＫ）を受けて第１制御電圧（ＣＴＲＬ１）に応じて遅延し、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）として出力する。並列データ・クロック（Ｐ＿ＣＬＫ）の周波数は、直列データ・クロック（Ｓ＿ＣＬＫ）の周波数に比較して低いので、第１遅延回路１０２には大きな遅延量を提供できる遅延素子を使用可能になる。ＰＬＬ１１４は、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）を受けて、直列データ・クロック（Ｓ＿ＣＬＫ）を生成する。並直列変換回路１１２は、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）に応じて８ビットの並列データをメモリ１００から読出し、直列データ・クロック（Ｓ＿ＣＬＫ）に従って直列データに変換する。【選択図】　　　　図１
2004037332.tif 000002
【特許請求の範囲】
【請求項１】
並列データを供給する並列データ供給手段と、
制御信号に従って遅延量を連続的に変化させることが可能で、並列データ・クロックを受けて遅延並列データ・クロックを出力する遅延手段と、
上記遅延並列データ・クロックに応じて上記並列データをロードし、直列データに変換する並直列変換手段と、
上記遅延手段に上記制御信号を供給する制御手段とを具えるデータ遅延回路。
【請求項２】
上記並直列変換手段は、上記並列データのビット数に応じた周波数を有し、上記遅延並列データ・クロックに位相ロックされる直列データ・クロックを生成する位相ロック・クロック生成手段を有し、上記直列データ・クロックに従って上記直列データを出力することを特徴とする請求項１記載のデータ遅延回路。
【請求項３】
上記遅延手段は上記制御信号の電圧に応じて遅延量が連続的に変化する電圧制御遅延素子であることを特徴とする請求項１又は２記載のデータ遅延回路。
【請求項４】
上記並列データ・クロックに応じて上記並列データを受けて保持し、上記遅延並列データ・クロックに応じて上記並列データを上記並直列変換手段に供給するデータ・バッファ手段を更に具える請求項１乃至３のいずれかに記載のデータ遅延回路。
【請求項５】
上記並列データ供給手段が直並列変換手段であって、直列データを受けて上記並列データ・クロックに応じて上記並列データを供給することを特徴とする請求項４記載のデータ遅延回路。
【請求項６】
上記制御信号を連続的に変化させることによって、上記直列データの遅延の変化量を連続的に変化させることを特徴とする請求項１乃至５のいずれかに記載のデータ遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延量を任意に制御した直列データを生成可能なデータ遅延回路に関する。
【０００２】
【従来の技術】
デジタル信号処理回路は、通常複数のブロックから構成される。このとき、あるブロックで生成したデジタル信号を次のブロックに送る際に、一定の遅延を加えてから送ることがしばしば必要となる。こうした遅延を発生させる技術については、例えば、特開平６−１７７７２２号公報にその一例が開示されている。この例では、直列のデジタル・データがＳ／Ｐシフトレジスタで４ビットの並列デジタル・データに変換され、各ビットが４つのシフトレジスタにそれぞれ入力される。各シフトレジスタは、マスター・クロックを４で分周した低速のクロックで動作すれば良いので、比較的安価なものが使用できる。４つのシフトレジスタは、どれも８桁で構成され、それぞれ対応するマルチプレクサが１個ずつ（合計４個）設けられる。各マルチプレクサは、４つのシフトレジスタの同じ桁を同じタイミングで選択するように制御される。データの遅延量は、マルチプレクサが対応するシフトレジスタのどの桁を選択するかで決まる。４つのマルチプレクサから出力されたデータは、Ｐ／Ｓシフトレジスタで直列デジタル・データに再度変換される。これによって、元の直列デジタル・データに対して、一定時間遅延した直列デジタル・データを生成できる。
【０００３】
同様な技術が、特公平８−１２９８７号公報にも開示されている。ここでも、直列デジタル・データを並列デジタル・データに変換し、並列デジタル・データの各ビットを遅延した後、直列デジタル・データに再度変換することで、デジタル・データの遅延を実現している。
【０００４】
【発明が解決しようとする課題】
上述した従来例では、いずれも遅延した直列デジタル・データは、元の直列デジタル・データと同じクロック（マスター・クロック又はシステムクロック、以下ではマスター・クロックと呼ぶ）に同期して生成している。これは、直列デジタル・データをその次のブロックで使用するにあたり、タイミングを取ることを想定しているからである。例えば、上述の特公平８−１２９８７号公報に開示される技術は、典型的にはテレビジョン信号処理に利用され、これによりフレーム・シンクロナイザー等の製品が実現される。
【０００５】
しかし、デジタル・データの遅延量がマスター・クロックの周期の倍数（よって遅延量が連続的でない）であったり、同期している必要のない用途もある。その一例が、デジタル回路のジッタに対する耐性試験で用いる試験用デジタル・データの生成に関するものである。ジッタ耐性試験は、被試験デジタル回路に意図的にジッタを含ませた試験用デジタル・データを供給し、どの程度のジッタまでなら被試験回路が正常に動作可能かを測定する試験である。このジッタ耐性試験用デジタル・データは、被試験デジタル回路に通常供給される正常なデジタル・データに任意量（クロック周期に関係のない）の遅延を加えることで生成すれば良いが、マスター・クロックと同期している必要はない。
【０００６】
本発明は、デジタル・データを遅延したときにマスター・クロックとの同期を必要としない用途において有用なものであって、簡易な構成でデジタル・データの遅延量を連続的（アナログ的）に設定可能なデータ遅延回路を提供しようとするものである。このとき、デジタル・データの遅延の変化量を連続的に変化させることで、結果的にジッタを持ったデジタル・データを生成できる。
【０００７】
【課題を解決する為の手段】
本発明のデータ遅延回路は、並列データを直列データに変換する際に任意量の遅延を加えて直列データを生成する。並列データは、メモリなどの記憶手段から直接読み出すことで供給してもいいし、直列データを並直列変換手段で変換することで供給しても良い。遅延手段は、例えば、電圧制御遅延素子であり、制御信号に従って遅延量を連続（アナログ）的に変化させることが可能で、並列データ・クロックを受けて、これを制御信号に応じて遅延させ遅延並列データ・クロックとして出力する。並直列変換手段は、遅延並列データ・クロックに応じて並列データをロードし、直列データに変換する。制御手段は、遅延手段に制御信号を供給し、これによって遅延手段におけるクロックの遅延量を制御する。
【０００８】
並直列変換手段は、例えばＰＬＬ（位相ロックループ）から構成される位相ロック・クロック生成手段を有するようにしても良い。これは、並列データのビット数に応じた周波数を有し、遅延並列データ・クロックに位相ロックされる直列データ・クロックを生成する。例えば、並列データのビット数が８ビットであれば、遅延並列データ・クロックの８倍の周波数を有し、ＰＬＬにより遅延並列データ・クロックに位相ロックされる直列データ・クロックを生成する。並直列変換手段は、この直列データ・クロックに従って直列データを出力する。
【０００９】
本発明のデータ遅延回路では、並列データを一時的に保持するデータ・バッファ手段を更に設けるようにしても良い。これは、並列データ供給手段として直並列変換手段を用い、直列データを並列データに変換して供給する場合に特に適している。しかし、並列データ供給手段としてメモリを用い、これに記憶した並列データを読み出すことにより並列データを供給する場合でも、このデータ・バッファ手段を設けて良い。
【００１０】
遅延手段に供給する制御信号は一定でなくてもよく、例えば正弦波にするなど値を連続的に変化させても良い。これによって、生成される直列データの遅延の変化量が例えば正弦波のように連続的に変化し、結果としてジッタを含む直列データを生成することができる。
【００１１】
【発明の実施の形態】
図１は、本発明の第１の実施形態例によるブロック図である。メモリ１００には、並列デジタル・データ（以下、単に並列データと呼ぶ）が記憶される。この並列データは、並直列変換ブロック１１０の直並列変換回路（Ｐ／Ｓ）１１２で直列デジタル・データ（以下、直列データと呼ぶ）に変換される。なお、並直列変換ブロック１１０は、現在では集積回路（ＩＣ）化されたものが販売され、周知技術となっている。ここでは、並列データが８ビットの例を示しているが、何ビットでも良い。第１遅延回路１０２は、典型的には電圧制御遅延素子であり、第１制御信号（ＣＴＲＬ１）の電圧に応じて入力信号を遅延して出力する。このとき、第１制御信号（ＣＴＲＬ１）の電圧を連続（アナログ）的に変化させることで、その遅延量も連続（アナログ）的に変化する。この例では、並列データ・クロック（Ｐ＿ＣＬＫ）を受けて遅延し、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）として出力する。
【００１２】
並列データ・クロック（Ｐ＿ＣＬＫ）の発生源は、周知のクロック生成手段で生成できるので、図示していない。並列データ・クロック（Ｐ＿ＣＬＫ）生成の一例としてデジタル・テレビジョン信号の場合では、その直列データにマスター・クロックが含まれているのでこれを抽出し、ビット数に応じて分周すれば、並列データ・クロック（Ｐ＿ＣＬＫ）を生成できる。
【００１３】
遅延並列データ・クロック（ＤＰ＿ＣＬＫ）は、メモリ１００のリード端子に供給されて、遅延並列データ（ＤＰ＿ＤＡＴＡ）の読出しタイミングを定める。また、並直列変換ブロック１１０の位相ロック・ループ回路１１４に供給され、並列データが８ビットであることに対応して、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）に位相ロックし、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の周波数の８倍の周波数を持つ直列データ・クロック（Ｓ＿ＣＬＫ）を生成するのに使用される。更に、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）と位相ロックした並列データ・ロード信号（Ｐ＿ＬＯＡＤ）が生成され、これに応じてメモリ１００からの遅延並列データ（ＤＰ＿ＤＡＴＡ）が並直列変換回路１１２にロードされる。並列データ・ロード信号（Ｐ＿ＬＯＡＤ）は、周波数は遅延並列データ・クロック（ＤＰ＿ＣＬＫ）と同じものの、位相はこれよりやや遅れるように制御され、メモリ１００から遅延並列データ・クロック（ＤＰ＿ＣＬＫ）で読み出される遅延並列データ（ＤＰ＿ＤＡＴＡ）をロードできるようにしている。並直列変換回路１１２は、直列データ・クロック（Ｓ＿ＣＬＫ）に従って直列データ（Ｓ＿ＤＡＴＡ）を出力する。
【００１４】
第２遅延回路１１８は、直列データを必要に応じて更に遅延する。第２遅延回路１１８も典型的には、電圧制御遅延素子であり、第２制御信号（ＣＴＲＬ２）の電圧に応じて入力される直列データを遅延する。上述と同様に、第２制御信号（ＣＴＲＬ２）の電圧を連続（アナログ）的に変化させることで、その遅延量も連続（アナログ）的に変化する。
【００１５】
制御回路１１６は、マイクロプロセッサ等から構成され、第１遅延回路１０２及び第２遅延回路１１８のそれぞれに第１制御信号（ＣＴＲＬ１）及び第２制御信号（ＣＴＲＬ２）を供給する。このとき、制御回路１１６は、第１制御信号（ＣＴＲＬ１）及び第２制御信号（ＣＴＲＬ２）の電圧を制御することよって、第１遅延回路１０２及び第２遅延回路１１８それぞれの遅延量を制御する。
【００１６】
ところで、現在入手可能な電圧制御遅延素子では、入力信号の速度（周波数）が遅いほど、より大きな遅延量を提供できる素子が存在している。このとき、第１遅延回路１０２が受ける遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の周波数を、第２遅延回路１１８が受ける直列データの速度と比較すると、平均して約８分の１である。このため、第１遅延回路１０２には、第２遅延回路１１８で使用するものよりも、大きな遅延量を提供できる電圧制御遅延素子を使用できる。結果的に、第１遅延回路１０２において並列データに対して遅延を加えることは、第２遅延回路１１８で直列データに遅延を加えるのに比較して、大きな遅延量を加えることが可能になる。
【００１７】
図２は、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）と直列データ・クロック（Ｓ＿ＣＬＫ）のタイミング・チャートの一例である。図２では、当初、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の周期がＴ１であり、これに直列データ・クロック（Ｓ＿ＣＬＫ）が位相ロックしている。この状態では、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の１周期中には、直列データ・クロック（Ｓ＿ＣＬＫ）が８個存在する。しかし、時点ｄ３においては、第１遅延回路１０２における遅延量が変更され、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の位相がΦだけ進み、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の周期がＴ２に変更される。すると、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の時点ｄ３の立上りエッジに対して、これに対応する直列データ・クロック（Ｓ＿ＣＬＫ）の立上りエッジは遅れる形となる。すると、ＰＬＬ１１４中の電圧制御発振回路（図示せず）が、直列データ・クロック（Ｓ＿ＣＬＫ）の周期を短くする方向に制御されるので、次の遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の時点ｄ４の立上りエッジでは、直列データ・クロック（Ｓ＿ＣＬＫ）の対応する立上りエッジが一致する。
【００１８】
図２に示すように、近年はデバイスの進歩によって、直列データ・クロック（Ｓ＿ＣＬＫ）の位相の遅れ進みの揺れがないままに、滑らかに位相を一致（位相ロック）させるように制御できるデバイスも出現している。しかし、この他、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の位相に対して、直列データ・クロック（Ｓ＿ＣＬＫ）の位相が最初は遅れ、続いて進むという揺れがあった後に位相が一致するものも多い。図３は、こうした例を示すタイミング・チャートである。
【００１９】
図２を再度参照すると、ｄ３の時点において、制御回路１１６は、第１遅延回路に供給する第１制御信号の電圧を、例えば２Ｖから１Ｖに変化させてそのまま１Ｖを維持している。このために、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の位相がΦだけ進んでいる。一方、これとは逆に第１制御信号の電圧を１Ｖの状態から２Ｖに変化させた場合（図示せず）では、位相Φだけ遅延並列データ・クロック（ＤＰ＿ＣＬＫ）が直列データ・クロック（Ｓ＿ＣＬＫ）に対して遅れることになる。更に、第１制御信号の電圧を正弦波のように連続的に変化させた場合を考えれば、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）と直列データ・クロック（Ｓ＿ＣＬＫ）の位相関係も前後に進んだり遅れたりを繰り返す。このように第１制御信号の電圧変化によって遅延並列データ・クロックの周期が変動し、これにともなって直列データ・クロックの周期も変動する（即ち、ジッタを含む）ようになる。そこで、本発明のデータ遅延回路では、電子回路のジッタ耐性試験に使用するジッタを含むデータ、即ち、遅延の変化量が連続的に変化するデータを生成したい場合には、第１遅延回路１０２及び第２遅延回路１１８に供給する制御信号の電圧を所望の波形を有するように変化させる。例えば、制御回路１１６は、第１遅延回路１０２に供給する第１制御信号（ＣＴＲＬ１）の電圧の変化が、正弦波となるように制御する。
【００２０】
図４は、本発明の第２の実施形態例を示すブロック図である。この実施形態は、遅延を生じさせたい元々のデータが、並列データの形でなく直列データの形である場合に適したものである。図１と対応するものには、同じ符号を付して説明する。
【００２１】
直並列変換回路（Ｓ／Ｐ）１０１は、マスター・クロック（Ｍ＿ＣＬＫ）に従って直列データを受けて直並列変換し、後述する並列データ・クロック（Ｐ＿ＣＬＫ）に従って８ビットの並列データ（Ｐ＿ＤＡＴＡ）を出力する。このとき、直並列変換回路１０１から並列データ（Ｐ＿ＤＡＴＡ）を読出すクロックが第１遅延回路が出力する遅延並列データ・クロック（ＤＰ＿ＣＬＫ）でないのは、読み出しクロックの周波数が一定でないと、例えば読み出しクロックが遅くなったときに、直並列変換回路１０１に入力され保持されている直列データが８ビットを越えてあふれてしまうなど、直並列変換を正常に行えないからである。なお、マスター・クロック（Ｍ＿ＣＬＫ）とは、従来例でも説明したように、正常に動作するデジタル回路の直列データの基準となるクロックである。
【００２２】
分周回路１０３は、マスター・クロック（Ｍ＿ＣＬＫ）を受けて、並列データ（Ｐ＿ＤＡＴＡ）のビット数がこの例では８ビットであることに対応して周波数を８分の１に分周し、並列データ・クロック（Ｐ＿ＣＬＫ）として出力する。この並列データ・クロック（Ｐ＿ＣＬＫ）は、第１遅延回路１０２及びＦＩＦＯ回路１０４に供給される。第１遅延回路１０２は、並列データ・クロック（Ｐ＿ＣＬＫ）を第１制御信号（ＣＴＲＬ１）に従って遅延し、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）として出力する。ＦＩＦＯ回路１０４は、並列データ・クロック（Ｐ＿ＣＬＫ）に従って並列データ（Ｐ＿ＤＡＴＡ）を読み込み、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）に従って遅延並列データ（ＤＰ＿ＤＡＴＡ）を出力する。
【００２３】
このとき、第１制御信号（ＣＴＲＬ１）の電圧を、例えば正弦波のように変動させても良い。これによって、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の位相は、並列データ・クロック（Ｐ＿ＣＬＫ）に対して進んだり遅れたりを繰り返す。このため、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）に従って出力される遅延並列データ・クロック（ＤＰ＿ＣＬＫ）の位相も並列データ・クロック（Ｐ＿ＣＬＫ）に対して進んだり遅れたりを繰り返す。即ち、遅延並列データ・クロック（ＤＰ＿ＣＬＫ）がジッタを持つようになる。遅延並列データ・クロック（ＤＰ＿ＣＬＫ）を並直列変換ブロック１１０で並直列変換する以降の動作については、上述の第１の実施形態と同様である。
【００２４】
以上、本発明のデータ遅延回路によれば、遅延量がクロック周期の整数倍に制限されず、遅延量を任意に制御した直列データを出力できる。更に、本発明では、遅延量を連続（アナログ）的に変化させることが可能なだけでなく、遅延の変化量も連続的に変化させることができる。よって、遅延の変化量を連続的に変化させることで、ジッタ耐性試験に適した意図的なジッタを含む試験用直列データを生成できる。このとき、直列データに変換する前の並列データの基準となるクロック（上述の例における遅延並列データ・クロック）の遅延量を制御するため、遅延回路が受ける信号（クロック）の周波数が低くなる。この結果、大きな遅延量を加えることが可能な遅延素子を遅延回路に使用可能となり、直列データに遅延を加える場合に比較して効果的に遅延量を制御可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例を示すブロック図である。
【図２】遅延並列データ・クロックと直列データ・クロックとのタイミング関係を示すチャート図の一例である。
【図３】遅延並列データ・クロックと直列データ・クロックとのタイミング関係を示すチャート図の他の例である。
【図４】本発明の第２の実施形態例を示すブロック図である。
【符号の説明】
１００　　　　　メモリ（並列データ供給手段）
１０１　　　　　直並列変換回路（並列データ供給手段）
１０２　　　　　遅延手段
１０３　　　　　分周回路
１０４　　　　　ＦＩＦＯ（バッファ手段）
１１０　　　　　並直列変換ブロック
１１２　　　　　並直列変換回路
１１４　　　　　位相ロック・ループ回路
１１６　　　　　制御手段
ＣＴＲＬ１　　　制御信号
Ｍ＿ＣＬＫ　　　マスター・クロック
Ｐ＿ＣＬＫ　　　並列データ・クロック
Ｓ＿ＣＬＫ　　　直列データ・クロック
Ｐ＿ＤＡＴＡ　　並列データ
ＤＰ＿ＤＡＴＡ　遅延並列データ
Ｓ＿ＤＡＴＡ　　直列データ
ＤＰ＿ＣＬＫ　　遅延並列データ・クロック
Ｐ＿ＬＯＡＤ　　並列データ・ロード信号
【図１】
2004037332.tif 000003
【図２】
2004037332.tif 000004
【図３】
2004037332.tif 000005
【図４】
2004037332.tif 000006