(57)【要約】【課題】半田リフローを用いて回路基板に表面実装する際に好適な構造の電極形状を備えた小型・薄型のホール素子を提供する。【解決手段】その上面３ｂにクロス状に形成された半導体薄膜５と、薄膜５の４端部に電気的に接続するように形成された電極８ａ〜８ｄとを有する第１のチップ３と、その上面１１ａから側面１１ｂを通り下面１１ｃに至り連続して形成された電極端子１２ａ〜１２ｄとを有する第２のチップ１１とを備え、前記第２チップ１１の前記上面１１ａに、前記第１チップ３の前記上面３ｂが重なるように前記第１チップ３を搭載し、第１チップ３の４つの電極８ａ〜８ｄと、第２チップ１１の４つの電極端子１２ａ〜１２ｄとをそれぞれ、導電性部材１３を用いて接続してなる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
その上面にクロス状に形成された半導体薄膜と、前記半導体薄膜の４端部に電気的に接続するようにそれぞれ形成された４つの電極とを有して、強磁性体からなる第１チップと、
その上面から側面を通り下面に至り連続して形成された４つの電極端子とを有する第２チップとを備え、
前記第２チップの前記上面に、前記第１チップの前記上面が重なるように前記第１チップを搭載し、
前記第１チップの前記４つの電極と、前記第２チップの４つの電極端子とをそれぞれ、導電性部材を用いて接続してなることを特徴とするホール素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はホール素子に関する。
【０００２】
【従来の技術】
ホール素子は、印加される電流や電圧、および磁界の大きさに比例して電圧（ホール出力）を発生するもので、モータ回転制御用センサや、磁界を利用した無接点スイッチ等として広く使用されている。
【０００３】
図３、図４はそれぞれ従来のホール素子Ａ，Ｂの各断面図、図５、図６はそれぞれホール素子Ａ〜Ｃに使用される第１チップ、第３チップを示す斜視図である。同一構成部分には同一符号を付してある。
【０００４】
表面実装型のホール素子Ａは、図３に示すように、パッケージ樹脂１の内部にリードフレーム２が形成されており、このリードフレーム２のアイランド２ａの上面には第１チップ３の下面３ａが接着剤４で接着固定されている。この第１チップ３の上面３ｂには、動作層である半導体薄膜５、接着剤層６、第３チップ７が順次積層形成されている。この第３チップ７はより集磁界効果を向上させる目的で設けられている。２ｂはリードフレーム端子部である。
【０００５】
前記した第１チップ３の上面３ｂは、図５に示すようにパターンニングされており、前記した半導体薄膜５上に形成された４つの電極８ａ〜８ｄと、前記したリードフレーム２に形成された４つの端子（図示せず）とはそれぞれ金ワイヤ９によって電気的に接続されている。動作層である半導体薄膜５としてはＩｎＳｂやＩｎＡｓを形成したフェライト基板、またはｎ型ＧａＡｓを形成したＧａＡｓ基板が使用されている。
【０００６】
一方、前述したホール素子Ａ（図３）と構造が異なる表面実装型のホール素子Ｂは、図４に示すように、パッケージ樹脂１内部にリードフレーム２が形成されており、このリードフレーム２のアイランド２ａの上面には第１チップ３の下面３ａが接着剤４で接着固定されている。この第１チップ３の上面３ｂには、動作層である半導体薄膜５、保護膜１０が順次積層形成されている。
このホール素子Ｂには前記した第３チップ７が設けられていないので、ホール素子Ｂの集磁界効果はホール素子Ａのそれよりも低い。
【０００７】
前記した第１チップ３の上面３ｂは、前記した半導体薄膜５上に形成された４つの電極８ａ〜８ｄと、前記したリードフレーム２に形成された４つの端子（図示せず）とはそれぞれ金ワイヤ９によって電気的に接続されている。
【０００８】
前述した構成のホール素子Ａ，Ｂともに、リードフレーム２の４つの端子（図示せず）はパッケージ樹脂１の周囲に沿って第１チップ３側に曲げられており、その先端はそれぞれパッケージ樹脂１の上面１ａと略平行に、且つパッケージ樹脂１の上面１ａより僅かに上方に配置されている。そして、このリードフレーム２の先端２ｂが図示せぬモータ等の実装基板に取り付けられる時の接合端子となっている。
【０００９】
ここで、ホール素子Ａ，Ｂに金ワイヤ９を使用しているのは、リードフレーム２と第１チップ３の４つの電極８ａ〜８ｄとの間に段差があっても、両者の間を電気的に接続できるためである。
【００１０】
【発明が解決しようとする課題】
ところで、近年、小型の表面実装型ホール素子の需要が増加してきており、さらに、モータ等ホール素子を使用する機器の小型・薄型化のため、ホール素子に対する小型・薄型化、表面実装に適したホール素子のチップ部品化などの要求も増えている。
【００１１】
しかし、前述した従来のホール素子Ａ，Ｂの構造では、リードフレーム２と金ワイヤ９とを併用使用しており、下記▲１▼〜▲５▼の問題があった。即ち、
【００１２】
▲１▼第１チップ３の小型化には限界があること。
…  保存温度範囲、動作温度範囲でホール素子が安定した出力を出すためには、前記した半導体薄膜５のパターン形状の小型化には限界があり、従って、第１チップ３の大きさを小さくするには限界がある。
【００１３】
▲２▼第１チップ３の薄型化には限界があること。
…  第１チップ３の下面３ａを研磨しても、信頼性上、一定限度までしか薄くできない。
【００１４】
▲３▼集磁界用の第３チップ７は一定限度以上厚くする必要であること。
【００１５】
▲４▼金ワイヤ９のループ（前記した４つの電極８ａ〜８ｄとリードフレーム２に形成された４つの端子（図示せず）との間に形成されているループ）にはある程度の高さが必要であること。
…  一般的に、金ワイヤ９と４つの電極８ａ〜８ｄとの接合は、金ワイヤ９の先端に高電圧を印加してボール状にしたものを電極８ａ〜８ｄにそれぞれ押し付けて超音波を加え行われている。その際、金ボール付近の金ワイヤ９は急速に溶融・冷却されるために再結晶化が起こって物理的に脆い部分が出きる。そのため、その部分に応力が加わらないよう、金ワイヤ９のループはある程度の高さが必要である。
【００１６】
▲５▼リードフレーム２に物理的な外力が加わっても金ワイヤ９が動かないように固定するため、リードフレームからパッケージ樹脂１の下面１ｂまでをある程度厚くする必要があること。
等々の理由によって、ホール素子Ａ，Ｂの薄型化を達成するには限界があった。
【００１７】
さらに、表面実装型のホール素子における別の問題としては、その製造段階において、金ワイヤ９を接合しパッケージ樹脂１を形成した後にリードフレーム２を曲げ加工する為、リードフレーム２と金ワイヤ９との接合部分に応力が加わって断線しやすい。さらにまた、最近の電子部品の表面実装では鉛フリー半田対応等のために、半田リフローのピーク温度を従来のそれより１０℃〜５０℃上昇させることもあり、ホール素子の場合には実装時の熱によってパッケージ樹脂１が膨張して金ワイヤ９に引っ張り応力が加わり、金ワイヤ９と第１チップ３の電極８ａ〜８ｄ近傍、リードフレーム２の接合部分で断線が発生する等といった不具合が起きる可能性があった。
【００１８】
そこで、金ワイヤによるこのような接合をなくしてホール素子を薄型化する方法が考えられた。その一例としては、特許文献１（特開２０００−１２９１９号公報）に記載されているホール素子の構造、製造方法がある。
【００１９】
このホール素子の構造は、図６に示すように、フェライト基板１Ａ上に受感部３Ａと内部電極２Ａと第１の導電性樹脂４Ａよりなる複数個のチップを形成させた後、その上面およびフェライト基板１Ａの裏面にそれぞれ樹脂層５Ａａ，５Ａｂを形成し、複数個のチップ間に切り込みを入れてその部分に第２の導電性樹脂６Ａを形成したもので、第２の導電性樹脂６Ａは内部電極とつながった第１の導電性樹脂４Ａの接合と共に外部電極として機能させたものである。
【００２０】
【特許文献１】
特開２０００−１２９１９
【００２１】
しかし、特許文献１に記載のホール素子をもってしても、フェライト基板１Ａの側面が実装用電極となり、底面には電極が形成されず、また第１の導電性樹脂４Ａと第２の導電性樹脂６Ａとは別々の工程で形成されるため、それらは点で接触されており、ホール素子を半田リフローなどで表面実装する際、その熱によって樹脂が膨張収縮し、第１の導電性樹脂４Ａと第２の導電性樹脂６Ａとが断線するおそれがあった。
特に回路基板に表面実装する際、ホール素子が小型である程、パッケージ樹脂樹脂５Ａａ，５Ａｂに加わる温度の上昇、下降といった熱衝撃が起こりやすくなる為、第１の導電性樹脂４Ａと第２の導電性樹脂６Ａとが断線する可能性はさらに高まることとなった。
【００２２】
上述した課題を解決するために本発明は創案されたものであり、半田リフローなどを用いて表面実装を行ってホール素子を作製する際の熱安定性を向上させて断線不良発生を低減すると共に、表面実装に適した電極形状を持った小型でかつ薄型のホール素子を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上述した課題を解決するために本発明は下記の構成を有するホール素子を提供する。
図１、図２に示すように、
その上面３ｂにクロス状に形成された半導体薄膜５と、前記半導体薄膜５の４端部に電気的に接続するようにそれぞれ形成された４つの電極８ａ〜８ｄとを有して、強磁性体からなる第１チップ３と、
その上面１１ａから側面１１ｂを通り下面１１ｃに至り連続して形成された４つの電極端子１２ａ〜１２ｄとを有する第２チップ１１とを備え、
前記第２チップ１１の前記上面１１ａに、前記第１チップ３の前記上面３ｂが重なるように前記第１チップ３を搭載し、
前記第１チップ３の前記４つの電極８ａ〜８ｄと、前記第２チップ１１の４つの電極端子１２ａ〜１２ｄとをそれぞれ、導電性部材１３を用いて接続してなることを特徴とするホール素子Ｃである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例を、図１、図２を用いて説明する。
【００２５】
図１は本発明の一実施例を示すホール素子Ｃの構造を説明するための図であり、同図（ａ）は外観斜視図、同図（ｂ）は縦断面図であり、図２はホール素子Ｃに使用される第２チップを示す斜視図である。前述したものと同一構成部分には同一符号を付してある。
【００２６】
本発明のホール素子Ｃは、大略、前述した従来のホール素子Ｂを構成するリードフレーム２、金ワイヤ９、パッケージ樹脂１を除去すると共に、下記する如くの第２チップ１１を用いたものと同一構成のものである。
【００２７】
即ち、本発明のホール素子Ｃは、図１、図２に示すように、
その上面３ｂにクロス状に形成された半導体薄膜５と、前記半導体薄膜５の４端部に電気的に接続するようにそれぞれ形成された４つの電極８ａ〜８ｄとを有して、強磁性体からなる第１チップ３と、
その上面１１ａから側面１１ｃを通り下面１１ｂに至り連続して形成された４つの電極端子１２ａ〜１２ｄとを有する第２チップ１１とを備え、
前記第２チップ１１の前記上面１１ａに、前記第１チップ３の前記上面３ｂが重なるように前記第１チップ３を搭載し、
前記第１チップ３の前記４つの電極８ａ〜８ｄと、前記第２チップ１１の４つの電極端子１２ａ〜１２ｄとをそれぞれ、導電性部材１３を用いて接続してなることを特徴とするホール素子Ｃである。
【００２８】
次に、本発明のホール素子Ｃの具体的な実施例について説明する。
本発明の実施例になるホール素子Ｃは、図１に示すように、第２チップ１１の上面１１ａ（図２の破線で囲んだ位置上）に、前述した図５の如く動作層である半導体薄膜５、電極８ａ〜８ｄ、保護膜１０が形成されている第１チップ３が搭載されている。このホール素子はホール素子Ｂと同様に集磁界効果がある第３チップ７がないため、ホール出力は小さくなるが、第３チップがないぶん薄型化が達成でき、通常、第３チップを持たない、第１チップにＧａＡｓ基板を使用したホール素子に適している。
【００２９】
更に詳しく説明すると、第２チップ１１は図２に示すように、第２チップ１１の上面１１ａから下面１１ｃに跨って４つの電極１２ａ〜１２ｄが設けられている。前記した上面１１ａには４つの電極１２ａ〜１２ｄの各一端部１２ａ１〜１２ｄ１が形成されており、また前記した下面１１ｃには４つの電極１２ａ〜１２ｄの各他端部１２ａ２〜１２ｄ２が形成されている。
前記した各一端部１２ａ１〜１２ｄ１は、図１に示すように、第１チップ３の４つの電極８ａ〜８ｄに、導電性樹脂１３によって電気的、機械的にそれぞれ接続されている。
【００３０】
この後、必要に応じて、第２チップ１１ａ側の４つの電極１２ａ１〜１２ｄ１と第１チップ３の４つの電極８ａ〜８ｄとの接合部はポッティング樹脂のような樹脂１４で補強、絶縁がされることになる。
【００３１】
具体的には、例えば、第１チップ３として、縦０．７ｍｍ×横０．７ｍｍ、厚さ０．１５ｍｍのフェライトチップを、第２チップ１１として外形が矩形（立方体）で、縦０．８ｍｍ×横０．８ｍｍ、厚さ０．２ｍｍ程度の大きさのものを使用した場合、導電性樹脂３２の厚さを０．０５ｍｍ程度にすると、ホール素子Ｃの大きさは、縦０．８ｍｍ×横０．８ｍｍ、厚さ０．４ｍｍ程度までにすることができる。これによって、前述した従来の小型薄型のホール素子Ｂ（縦１．７ｍｍ×横２．５ｍｍ×厚さ０．６ｍｍ）に比較し小型・薄型のホール素子となる。
【００３２】
以上、本発明の具体的な実施例を説明したが、第２チップ１１は強度的に問題ない範囲で厚さは自由に選択でき、また材質も誘電体で、図示せぬモータ等の回路基板に半田リフロー等で実装するのに絶えうる耐熱性に優れたものであればセラミック、エポキシやポリイミドやフェノール等の熱硬化性樹脂、ガラスーエポキシ基板のように溶融シリカなどのフィラーを含んだ熱硬化性複合材料でも良い。
【００３３】
また、第２チップ１１に形成された実装用電極は、第２チップ１１の下面１１ｃだけではなく第２チップの側面（１２ａ３〜１２ｄ３）の一部を大きくして表面実装電極の一部として使用しても良い。
【００３４】
さて、第２チップ１１の４つの電極１２ａ〜１２ｄ形成は、第２チップ１１の上面１１ａ、下面１１ｃに対応する、例えばセラミック基板等の上面、下面にフォトレジストでパターニングし、スパッタや無電解メッキを行い、さらに電解メッキするなどといった方法によって、上面１１ａおよび下面１１ｃに対応する４つの電極１２ａ１〜１２ｄ１および１２ａ２〜１２ｄ２を達成できる。
【００３５】
また、第２チップ１１の側面電極となる電極引き出し部１２ａ３〜１２ｄ３は、上面電極である一端部１２ａ１〜１２ｄ１と下面電極である他端部１２ａ２〜１２ｄ２とが重なる位置をドリルで穿設した後、無電解メッキと電解メッキするなどといった方法でも形成できる。
【００３６】
その他、この上面電極、底面の表面実装用電極を形成する他の方法としては、銅箔を表面に貼り付け、フォトレジストでパターニングしたのち塩酸―過酸化水素水等でエッチングして所定の形状に形成する方法などもある。
【００３７】
前記した第２チップ１１の上面電極、表面実装用電極の材料は、一般的に銅または金を使用するが、それ以外の金属や導電性樹脂などを使用しても良い。
【００３８】
前記した第１チップ３と第２チップ１１との接合材料１３としては、Ａｇフィラー入りの導電性樹脂のようなものが良いが、半導体薄膜５のＩｎＳｂの電気的特性が変化しない温度範囲、例えば３００℃以下で１０秒程度であれば半田や他の金―錫などの低融点金属でも良く、また従来のホール素子の製造で使用したワイヤーボンディング機を使用した金ボールを接合材料としても問題ない。
【００３９】
【発明の効果】
本願発明のホール素子の構造によれば、回路基板に半田リフローなどによって表面実装する際のホール素子の熱安定性を向上させ、断線不良発生を低減すると共に、表面実装に適した電極形状を持った小型・薄型のホール素子の構造を提供するなどといった効果を有するものである。
【図面の簡単な説明】
【図１】本発明の一実施例を示すホール素子Ｃの構造を説明するための図
【図２】ホール素子Ｃに使用される第２チップを示す斜視図
【図３】従来のホール素子Ａの断面図
【図４】従来のホール素子Ｂの断面図
【図５】ホール素子Ａ〜Ｃに使用される第１チップを示す斜視図
【図６】特許文献１に記載されているホール素子の内部構造を示す縦断面図
【符号の説明】
３  第１チップ  （第２のチップ）
３ｂ，１１ａ  上面
５  半導体薄膜
６  絶縁性接着剤
８ａ〜８ｄ  電極
１１  第２チップ  （第３のチップ）
１１ｂ  側面
１１ｃ  下面
１１ｄ  凹部
１２ａ〜１２ｄ  電極  （電極端子）
１３  導電性樹脂（導電性部材）
Ａ〜Ｃ  ホール素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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