(57)【要約】【課題】外部からのサージ等によるＭＯＳＦＥＴの破壊を防止できる半導体集積回路を実現する。【解決手段】車載用パワーＩＣを構成するＮｃｈＭＯＳＦＥＴ２０において、Ｐ＋層６ａをＮ＋ソース層７ａよりも深くＮ＋ソース層７ａとオーバーラップ形成し、且つＰウエル層５より高濃度に形成している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の一主面に選択的に設けられた第２導電型のウエル層と、
このウエル層表面に選択的に設けられた第１導電型のソース層及びドレイン層と、
前記ソース層と前記ドレイン層間の前記ウエル層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース層のチャンネル側を除いた部分とオーバラップして前記ウエル層表面に選択的に設けられ、前記ソース層より深く、且つ前記ウェル層よりも高濃度に形成された第２導電型の高濃度層と、
前記半導体基板の一主面の他の領域に形成されたパワー素子と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記第２導電型の濃度層は、前記ウエル層と同じ深さ、または前記ウエル層よりも深く形成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２導電型の濃度層は、前記ソース層の前記チャネル側の側面を以外の全ての部分とオーバーラップしていることを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記第２導電型の高濃度層は、前記ドレイン層、前記チャネル領域、及び前記ソース層の一部を取り囲んでいることを特徴とする請求項１乃至３のいずれか１項記載の半導体集積回路。
【請求項５】
前記ソース層は、前記ドレイン層よりも低濃度に形成されていることを特徴とする請求項１乃至４のいずれか１項記載の半導体集積回路。
【請求項６】
前記ソース層及び前記第２導電型の高濃度層に跨ってソースコンタクト開口部が形成されていることを特徴とする請求項１乃至５のいずれか１項記載の半導体集積回路。
【請求項７】
前記ソースコンタクト開口部が複数個形成されていることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記高濃度ソース層の一部及び前記第２導電型の高濃度層の一部をそれぞれ別個に露出するようにソースコンタクト開口部が形成されていることを特徴とする請求項１乃至５のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型或いはＣＭＯＳ型集積回路に係わり、特に、パワーＭＯＳＦＥＴやＩＧＢＴ等のパワー素子とＭＯＳＦＥＴとを有するパワーＩＣと称される半導体集積回路に関する。
【０００２】
【従来の技術】
近年、電力用のパワーＭＯＳＦＥＴやＩＧＢＴ等のパワー素子と、パッシブ素子及びＭＯＳＦＥＴからなる周辺回路や制御回路等を１チップ上に集積したパワーＩＣと呼ばれる半導体集積回路が各種提案されている。
【０００３】
この種の半導体集積回路としては、図７及び図８に示すものが知られている（例えば、特許文献１参照。）。
【０００４】
図７は、車載用パワーＩＣを示す基本回路構成図、図８はこのＩＣを構成するＭＯＳ及びパワーＭＯＳＦＥＴを示す断面模式図である。
【０００５】
この特許文献１に開示された車載用パワーＩＣ１００では、図７に示すように、電源端子１０１、入力端子１０２及び接地端子１０３等の端子と、パッシブ素子及びＮｃｈＭＯＳＦＥＴ１１０からなる制御回路１１１及びゲート電圧昇圧回路１１２と、電力負荷のスイッチング用としてのパワーＭＯＳＦＥＴ１２０から構成されている。
【０００６】
そして、このパワーＩＣ１００は、ソースフォロワ方式で、負荷１３０がパワーＭＯＳＦＥＴ１２０のソースと接地端子１０３の間に接続され、パワーＭＯＳＦＥＴ１２０のドレインが電源端子１０１に接続され、パワーＭＯＳＦＥＴ１２０のゲート端子には、ゲート・ソース間電圧を充分確保するために制御回路１１１の出力電圧をゲート電圧昇圧回路１１２により昇圧した昇圧電圧が与えられる。
【０００７】
次に、このパワーＩＣ１００を構成するＮｃｈＭＯＳＦＥＴ１１０及びパワーＭＯＳＦＥＴ１２０では、図８に示すように、Ｎ＋層２０１上にＮ層２０２が形成されたシリコン基板２０３のＮ層２０２表面には、図中の左側にＮｃｈＭＯＳＦＥＴ１１０が形成され、右側にパワーＭＯＳＦＥＴ１２０が形成されている。
【０００８】
このＮｃｈＭＯＳＦＥＴ１１０は、Ｎ層２０２表面にＰウエル層２０５を形成し、このＰウェル層２０５表面に、Ｐ＋層２０６ａ、Ｎ＋ソース層２０７ａ、及びＮ＋ドレイン層２０８を形成してなる。一方、パワーＭＯＳＦＥＴ１２０は、Ｎ層２０２表面の他の部分にＰ層２０４を形成し、このｐ層２０４表面にＰ＋層２０６ｂ及びＮ＋ソース層２０７ｂをそれぞれ形成してなる。
【０００９】
ここで、Ｐ＋層２０６ａの一方端とＮ＋ソース層２０７ａの一方端は接して形成されている。
【００１０】
そして、Ｎ＋ソース層２０７ａからＮ＋ドレイン層２０８に至るチャネル領域を含む領域上と、Ｎ＋ソース層２０７ｂ及びＰ層２０４からＮ層２０２に至るチャネル領域を含む領域上には、それぞれゲート絶縁膜２０９を介してゲート電極２１０ａ、２１０ｂが形成されている。
【００１１】
このゲート電極２１０ａ、２１０ｂを覆う絶縁膜２１１に、コンタクト開口部２１２ａ、２１２ｂ、２１２ｃがそれぞれＰ＋層２０６ａ、２０６ｂ、Ｎ＋ソース層２０７ａ、２０７ｂ、及びＮ＋ドレイン層２０８の一部を露出するように設けられている。
【００１２】
この露出されたＰ＋層２０６ａ、２０６ｂ、Ｎ＋ソース層２０７ａ、２０７ｂ、及びＮ＋ドレイン層２０８に、それぞれＮｃｈＭＯＳソース電極２１３、ＮｃｈＭＯＳドレイン電極２１４、及びパワーＭＯＳソース電極２１５が形成されている。
【００１３】
また、シリコン基板２０３のＮ＋層２０１の裏面には、パワーＭＯＳドレイン電極２１６が形成されている。
【００１４】
上記車載用パワーＩＣ１００においては、一般のパワーＩＣ以上に外部からのサージによる素子の破壊及び特性劣化に対するサージ耐量改善要求が強く、図示していないが、パワーＭＯＳＦＥＴ１２０のゲートとドレイン間、及びゲートとソース間に、ポリシリコンダイオードを複数個設けたり、電源端子１０１、入力端子１０２及び接地端子１０３等の端子に、ポリシリコンダイオード等のダイオード、及び抵抗素子等からなるサージ破壊防止回路を設け、サージ耐量を改善している。
【００１５】
【特許文献１】
特公平６−８５４４１号公報（１３頁、第１０図（Ｂ））
【００１６】
【発明が解決しようとする課題】
上述した半導体集積回路おいては、パワーＭＯＳＦＥＴ１２０に、ダイオードを複数個設けたり、電源端子１０１、入力端子１０２及び接地端子１０３等の端子に、サージ破壊防止回路を設けることにより、車載用等の厳しいサージ耐量要求に対応している。
【００１７】
ところが、制御回路１１１及びゲート電圧昇圧回路１１２を構成するＮｃｈＭＯＳＦＥＴ１１０には、動作マージン及びスイッチング動作速度が劣化するため、サージ保護素子等を挿入できない。
【００１８】
このため、パワーＩＣ１００の各端子からのサージ及びパワーＭＯＳＦＥＴ１２０の動作時に発生するキャリア等による寄生トランジスタ、または寄生サイリスタ動作等によって、ＭＯＳＦＥＴの破壊や特性劣化が発生する等の問題を有している。
【００１９】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、外部からのサージ等によるＭＯＳＦＥＴの破壊を防止できる半導体集積回路を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様の半導体集積回路は、第１導電型の半導体基板の一主面に選択的に設けられた第２導電型のウエル層と、このウエル層表面に選択的に設けられた第１導電型のソース層及びドレイン層と、前記ソース層と前記ドレイン層間の前記ウエル層部分により形成されるチャネル領域と、
前記チャネル領域表面にゲート絶縁膜を介して設けられたゲート電極と、前記ソース層のチャンネル側を除いた部分とオーバラップして前記ウエル層表面に選択的に設けられ、前記ソース層より深く、且つ前記ウェル層よりも高濃度に形成された第２導電型の高濃度層と、前記半導体基板の一主面の他の領域に形成されたパワー素子とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２２】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係わる半導体集積回路について、図面を参照して説明する。図１は車載用パワーＩＣを構成するＮｃｈＭＯＳＦＥＴ及びパワーＭＯＳＦＥＴを示す断面図である。
【００２３】
本実施の形態では、ＮｃｈＭＯＳＦＥＴ２０及びパワーＭＯＳＦＥＴ２１で構成される車載用パワーＩＣにおいて、ＮｃｈＭＯＳＦＥＴ２０のサージ耐量を向上させるためにソース部分の構造を変えている。
【００２４】
車載用パワーＩＣを構成するＮｃｈＭＯＳＦＥＴ２０及びパワーＭＯＳＦＥＴ２１では、図１に示すように、Ｎ＋層１上にＮ−層２が形成されたシリコン基板３のＮ−層２表面に、図中の左側にＮｃｈＭＯＳＦＥＴ２０が形成され、右側にパワーＭＯＳＦＥＴ２１形成されている。
【００２５】
このＮｃｈＭＯＳＦＥＴ２０は、Ｎ−層２の表面にＰウエル層５を形成し、このＰウェル層５表面に、Ｐ＋層６ａ、Ｎ＋ソース層７ａ、及びＮ＋ドレイン層８一方、パワーＭＯＳＦＥＴ２１は、Ｎ−層２の表面の他の部分にＰ層４を形成し、このＰ層４表面に、Ｐ＋層６ｂ及びＮ＋ソース層７ｂをそれぞれ形成している。
【００２６】
ここでは、Ｐウェル層５及びＰ層４は、同時に形成され、その深さ及び濃度は同一である。また、このＰ＋層６ａ、６ｂは、同時に形成され、その深さ及び濃度は同一であり、更に、Ｎ＋ソース層７ａ、７ｂ及びＮ＋ドレイン層８も、同時に形成され、その深さ及び濃度は同一である。Ｐ＋層６ａは、Ｎ＋ソース層７ａ及びＮ＋ドレイン層８よりも深く、且つＰウエル層５よりも浅く形成されている。
【００２７】
そして、Ｐ＋層６ａは、Ｎ＋ソース層７ａのチャネル領域側の側面以外の部分とオーバーラップして形成され、その表面濃度は、Ｐウェル層５の表面濃度より高くなっている。また、このＰ＋層６ａは、チャネル領域長（Ｎ＋ソース層７ａとＮ＋ドレイン層８を横切る方向と直交する方向）に沿ってＮ＋ソース層７ａ全長に渡ってオーバラップしている。
【００２８】
なお、このＰ＋層６ａは、Ｐウエル層５よりも浅く形成しているが、Ｐウエル層５と同じ深さ、或いはＰウエル層５より深く形成してもよい。また、このＰ＋層６ａをＮ＋ソース層７ａのチャンネル領域側の側端までオーバーラップ、即ちＮ＋ソース層７ａのチャンネル領域側の側面以外の全面部とオーバラップさせてもよい。
【００２９】
そして、Ｎ＋ソース層７ａからＮ＋ドレイン層８に至るチャネル領域を含む領域上と、Ｎ＋ソース層７ｂ及びＰ層４からＮ−層２に至るチャネル領域を含む領域上と、一方のＮ＋ソース層７ｂ及びＰ層４から、Ｎ−層２を介して他方のＮ＋ソース層７ｂ及びＰ層４に至るチャネル領域を含む領域上には、それぞれゲート絶縁膜９を介してＮ＋多結晶シリコン膜からなるゲート電極１０ａ、１０ｂが形成されている。
【００３０】
このゲート電極１０ａ、１０ｂを覆う絶縁膜１１に、コンタクト開口部１２ａ、１２ｂ、１２ｃが、それぞれＰ＋層６ａ、６ｂ、Ｎ＋ソース層７ａ、７ｂ、及びＮ＋ドレイン層８の一部を露出するように設けられている。ここで、コンタクト開口部１２ａは、Ｎ＋ソース層７ａ及びＰ＋層６ａに跨って形成されている。
【００３１】
この露出されたＰ＋層６ａ、６ｂ、Ｎ＋ソース層７ａ、７ｂ、及びＮドレイン層８に、それぞれＮｃｈＭＯＳソース電極１３、ＮｃｈＭＯＳドレイン電極１４、及びパワーＭＯＳソース電極１５が形成されている。また、シリコン基板３の裏面のＮ＋層１には、パワーＭＯＳドレイン電極１６が形成されている。
【００３２】
次に、ＮｃｈＭＯＳＦＥＴ２０のＰ＋層６ａとＮ＋ソース層７ａとの関係について、図２を用いて説明する。
【００３３】
図２に示すように、ゲート電極１０ａは、チャネル領域とこのチャネル領域の両側のＮ＋ソース層７ａ及びＮ＋ドレイン層８の一部に跨って形成され、Ｐ＋層６ａは、Ｎ＋ソース層７ａのチャネル側の側面以外としかもゲート電極１０ａに沿ってＮ＋ソース層７ａ全長に渡ってオーバーラップして形成されている。そして、コンタクト開口部１２ａは、Ｎ＋ソース層７ａ及びＰ＋層６ａに跨って、しかもその一部を露出するように形成され、またコンタクト開口部１２ｂは、Ｎ＋ドレイン層８の一部を露出するように形成されている。
【００３４】
上記車載用パワーＩＣにおいては、パワーＭＯＳＦＥＴには、従来と同様に、ゲートとドレイン間、及びゲートとドレイン間に、フィールド上に形成されたポリシリコンダイオードを複数個直列に設け、一方、入出力を含めた各端子には、フィールド上に形成されたポリシリコンダイオード等のダイオード、及び抵抗素子等からなるサージ破壊防止回路を設けるために、車載用パワーＩＣに要求されるサージ耐量、例えば±２５ＫＶに対してパワードライバ及び端子部分のサージ耐量を十分高くでき、この部分での破壊、或いは特性劣化は発生する恐れは極めて少ない。
【００３５】
次に、上述したＮｃｈＭＯＳＦＥＴ２０の寄生トランジスタ動作について、図３を用いて説明する。図３は、車載用パワーＩＣの端子等からのサージによって発生する寄生トランジスタ動作を示す説明図である。
【００３６】
図３に示すように、この寄生ＮＰＮトランジスタ８０は、パワーＭＯＳＦＥＴ２１のドレイン電極１６がコレクタ電極、Ｎ＋層１及びＮ−層２からなるシリコン基板３がコレクタ層、ＮｃｈＭＯＳＦＥＴ２０のソース電極１３におけるＰ＋層６ａとのコンタクト部分がベース電極、Ｐウエル層５及びＰ＋層６ａがベース層、ＮｃｈＭＯＳＦＥＴ２０のソース電極１３におけるＮ＋ソース層７ａとのコンタクト部分がエミッタ電極、Ｎ＋ソース層７ａがエミッタ層として働く。そして、ベース抵抗８１値は、Ｐウエル５領域で、コレクタ抵抗８２値は、Ｎ−層２領域で、それぞれ決まる。
【００３７】
外部からのサージが電源端子を介してパワーＭＯＳＦＥＴ２１のドレイン電極１６に印加されると、まず、Ｎ＋層１及びＮ−層２からなるシリコン基板３とＰウエル５間のＰＮ接合がブレークダウンして、ホットキャリアである正孔が発生する。次に、この正孔が寄生ＮＰＮトランジスタ８０のベース抵抗８１を流れる際に、寄生ＮＰＮトランジスタ８０のベース電位を上昇させる。続いて、この電位がある一定値以上になるとこの寄生ＮＰＮトランジスタ８０がオンして、瞬時に電流が流れる。
【００３８】
特に、このＮ＋ソース層７ａとＰ＋層６ａがオーバーラップして形成されていない場合には、この寄生ＮＰＮトランジスタ８０の電流増幅率ｈｆｅが大きくなり、大きな電流が流れるので、ＮｃｈＭＯＳソース電極１３のＮ＋ソース層７ａとのコンタクト部分等が破壊に至る。
【００３９】
しかし、上述したように、本実施の形態の半導体集積回路では、ＮｃｈＭＯＳＦＥＴ２０のＰ＋層６ａを、Ｎ＋ソース層７ａよりも深く、Ｎ＋ソース層７ａとオーバーラップ形成し、且つＰウエル層５より高濃度に形成しているので、寄生ＮＰＮトランジスタ８０のベース抵抗８１を小さくでき、電流増幅率ｈｆｅを大幅に小さくすることができる。このため、サージによって発生する寄生ＮＰＮトランジスタ８０の電流を大幅に抑制することができる。
【００４０】
従って、この電流抑制により、車載用パワーＩＣ等の各種回路を構成するＮｃｈＭＯＳＦＥＴのサージ耐量を従来よりも大幅に向上でき、パワーＭＯＳＦＥＴ２１及び端子部分のサージ耐量と同等レベルに改善することができるので、車載用パワーＩＣ等のサージ耐量が大幅に向上する。
【００４１】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係わる半導体集積回路について、図４を参照して説明する。図４（ａ）は、ＮｃｈＭＯＳＦＥＴの断面図、図４（ｂ）は、ＮｃｈＭＯＳＦＥＴの拡大上面図である。
【００４２】
本実施の形態では、第１の実施の形態のＰ＋層６ａの形状を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【００４３】
即ち、図４に示すように、Ｐ＋層６ａは、Ｎ＋ソース層７ａの一部、チャネル領域、及びＮ＋ドレイン層８の周辺を取り囲むガードリング構造に形成している。
【００４４】
上述したように、本実施の形態の半導体集積回路では、ＮｃｈＭＯＳＦＥＴ２０のＰ＋層６ａを、Ｎ＋ソース層７ａよりも深く、Ｎ＋ソース層７ａとオーバーラップ形成し、且つＰウエル層５より高濃度に形成しているので、寄生ＮＰＮトランジスタ８０のベース抵抗８１を小さくでき、電流増幅率ｈｆｅを大幅に小さくすることができる。
【００４５】
更に、Ｐ＋層６ａをＮ＋ドレイン層８を含めＮｃｈＭＯＳＦＥＴ２０周辺を取り囲んで形成しているので、ベース電位の浮きも抑制できる。
【００４６】
このため、サージによって発生する寄生ＮＰＮトランジスタ８０電流を大幅に抑制することができる。
【００４７】
従って、この電流抑制により、車載用パワーＩＣ等の各種回路を構成するＮｃｈＭＯＳＦＥＴのサージ耐量を従来よりも大幅に向上でき、パワーＭＯＳＦＥＴ２１及び端子部分のサージ耐量と同等レベルに改善することができるので、第１の実施の形態と同様に車載用パワーＩＣ等のサージ耐量が大幅に向上する。
【００４８】
（第３の実施の形態）
次に、本発明の第３の実施の形態に係わる半導体集積回路について、図５を参照して説明する。図５は、ＮｃｈＭＯＳＦＥＴの上面図である。
【００４９】
本実施の形態では、第１の実施の形態のコンタクト開口部１２ａの個数を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【００５０】
即ち、図５に示すように、Ｐ＋層６ａ及びＮ＋ソース層７ａに跨って、その一部を露出するコンタクト開口部１２ｄを複数個形成している。各コンタクト開口部１２ｄは、ゲート電極１０ａに沿って同一間隔及び同一の大きさに形成している。
【００５１】
上述したように、本実施の形態の半導体集積回路では、ＮｃｈＭＯＳＦＥＴ２０のＰ＋層６ａをＮ＋ソース層７ａよりも深く、Ｎ＋ソース層７ａとオーバーラップ形成し、且つＰウエル層５より高濃度に形成しているので、寄生ＮＰＮトランジスタ８０のベース抵抗８１を小さくでき、電流増幅率ｈｆｅを大幅に小さくすることができる。このため、サージによって発生する寄生ＮＰＮトランジスタ８０電流を大幅に抑制することができる。
【００５２】
更に、Ｐ＋層６ａ及びＮ＋ソース層７ａの一部を露出するコンタクト開口部１２ｄが複数個形成されているので、ソースコンタクト部での電流集中も緩和することができる。
【００５３】
従って、車載用パワーＩＣ等の各種回路を構成するＮｃｈＭＯＳＦＥＴのサージ耐量を従来よりも大幅に向上でき、パワーＭＯＳＦＥＴ２１及び端子部分のサージ耐量と同等レベルに改善することができるので第１の実施の形態と同様に車載用パワーＩＣ等のサージ耐量が大幅に向上する。
【００５４】
（第４の実施の形態）
次に、本発明の第４の実施の形態に係わる半導体集積回路について、図６を参照して説明する。図６（ａ）は、ＮｃｈＭＯＳＦＥＴの断面図、図６（ｂ）は、ＮｃｈＭＯＳＦＥＴの拡大上面図である。
【００５５】
本実施の形態では、第１の実施の形態のソースコンタクト開口部の形状を変更した点で異なり、それ以外の構成については同一であり、以下異なる点のみ説明する。
【００５６】
即ち、図６に示すように、Ｐ＋層６ａ及びＮ＋ソース層７ａの一部をそれぞれ露出するように、別々にコンタクト開口部１２ｅ、１２ｆを形成している。この開口部１２ｅ、１２ｆは、図３で説明した第１の実施の形態のコンタクト開口部１２ａよりも小さく形成している。
【００５７】
上述したように、本実施の形態の半導体集積回路では、ＮｃｈＭＯＳＦＥＴ２０のＰ＋層６ａをＮ＋ソース層７ａよりも深く、Ｎ＋ソース層７ａとオーバーラップ形成し、且つＰウエル層５より高濃度に形成しているので、寄生ＮＰＮトランジスタ８０のベース抵抗８１を小さくでき、電流増幅率ｈｆｅを大幅に小さくすることができる。このため、サージによって発生する寄生ＮＰＮトランジスタ８０電流を大幅に抑制することができる。
【００５８】
更に、Ｐ＋層６ａ及びＮ＋ソース層７ａの一部をそれぞれ露出するように、別々にコンタクト開口部１２ｅ、１２ｆを形成しているので、Ｎ＋ソース層７ａのソースコンタクト部を流れる電流も低減できる。
【００５９】
従って、車載用パワーＩＣ等の各種回路を構成するＮｃｈＭＯＳＦＥＴのサージ耐量を従来よりも大幅に向上でき、パワーＭＯＳＦＥＴ２１及び端子部分のサージ耐量と同等レベルに改善することができるので第１の実施の形態と同様に車載用パワーＩＣ等のサージ耐量が大幅に向上する。
【００６０】
上記実施の形態では、外部からのサージによるＮｃｈＭＯＳＦＥＴの劣化或いは破壊について説明しているが、外部からのサージ或いは車載用パワーＩＣ等の集積回路内部で発生するノイズによって発生する寄生トランジスタ或いは寄生サイリスタ動作によるＮｃｈＭＯＳＦＥＴの誤動作に対しても有効である。
【００６１】
本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更して実施してもよい。
【００６２】
例えば、上記実施の形態では、シリコン基板を用いた半導体集積回路について説明したが、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型の半導体集積回路にも適用できる。
【００６３】
また、第１乃至４の実施の形態では、ＮｃｈＭＯＳＦＥＴ２０のＮ＋ソース層７ａとＮ＋ドレイン層８の濃度は同一であるが、寄生ＮＰＮトランジスタの電流増幅率ｈｆｅを低下させるために、Ｎ＋ソース層７ａの濃度をＮ＋ドレイン層８の濃度よりも低下させてもよい。
【００６４】
そして、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴからなるＣＭＯＳにおいて、ＮｃｈＭＯＳＦＥＴのソース部分をＮ＋ソース層より深く、且つ低濃度のＰ＋層をオーバーラップして形成してもよい。
【００６５】
また、車載用パワーＩＣ分野ばかりでなく、パワーＭＯＳＦＥＴまたはＩＧＢＴと、ＮＭＯＳＦＥＴまたはＣＭＯＳから構成される一般のパワーＩＣにも適用できる。
【００６６】
更に、ソースとサブが同一電位のＮＭＯＳ構成のデジタルＩＣ／ＬＳＩ、ソースとサブが同一電位のＰＭＯＳ構成のデジタルＩＣ／ＬＳＩ、ＣＭＯＳからなるデジタルＩＣ／ＬＳＩのＮＭＯＳ部分、またはＣＭＯＳからなるアナログデジタルＩＣ／ＬＳＩのデジタル部のＮＭＯＳ部分にも適用できる。
【００６７】
【発明の効果】
本発明によれば、外部からのサージ等によるＭＯＳＦＥＴの破壊を防止できる半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わる半導体集積回路装置を示す断面図。
【図２】本発明の第１の実施の形態に係わる半導体集積回路装置のＮｃｈＭＯＳＦＥＴを示す上面図。
【図３】本発明の第１の実施の形態に係わる半導体集積回路装置の寄生トランジスタ動作を示す説明図。
【図４】本発明の第２の実施の形態に係わる半導体集積回路装置のＮｃｈＭＯＳＦＥＴを示す図であり、図４（ａ）はその断面図、図４（ｂ）はその拡大上面図。
【図５】本発明の第３の実施の形態に係わる半導体集積回路装置のＮｃｈＭＯＳＦＥＴを示す上面図。
【図６】本発明の第４の実施の形態に係わる半導体集積回路装置のＮｃｈＭＯＳＦＥＴを示す図であり、図６（ａ）はその断面図、図６（ｂ）はその拡大上面図。
【図７】一般的な車載用パワーＩＣを示す基本回路構成図。
【図８】従来の半導体集積回路装置を示す断面模式図。
【符号の説明】
１、２０１  Ｎ＋層
２  Ｎ−層
３、２０３  シリコン基板
４、２０４  Ｐ層
５、２０５  Ｐウエル層
６ａ、６ｂ、２０６ａ、２０６ｂ  Ｐ＋層
７ａ、７ｂ、２０７ａ、２０７ｂ  Ｎ＋ソース層
８、２０８  Ｎ＋ドレイン層
９  ゲート絶縁膜
１０ａ、１０ｂ、２１０ａ、２１０ｂ、  ゲート電極
１１、２１１  絶縁膜
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、２１２ａ、２１２ｂ、２１２ｃ  コンタクト開口部
１３、２１３  ＮｃｈＭＯＳソース電極
１４、２１４  ＮｃｈＭＯＳドレイン電極
１５、２１５  パワーＭＯＳソース電極
１６、２１６  パワーＭＯＳドレイン電極
２０、１１０  ＮｃｈＭＯＳＦＥＴ
２１、１２０  パワーＭＯＳＦＥＴ
８０  寄生ＮＰＮトランジスタ
８１  ベース抵抗
８２  コレクタ抵抗
１００  パワーＩＣ
１０１  電源端子
１０２  入力端子
１０３  接地端子
１１１  制御回路
１１２  ゲート電圧昇圧回路
１３０  負荷
２０２  Ｎ層
【図１】
2004335633.tif 000003
【図２】
2004335633.tif 000004
【図３】
2004335633.tif 000005
【図４】
2004335633.tif 000006
【図５】
2004335633.tif 000007
【図６】
2004335633.tif 000008
【図７】
2004335633.tif 000009
【図８】
2004335633.tif 000010