(57)【要約】【課題】破壊読出し型メモリにおける読み出し処理を短縮して高速なメモリを提供する。【解決手段】上記課題は、データ記憶素子と、読み出し又は書き込み処理中に前記データ記憶素子をアクセスする為に用いられる第一のポート（Ａ）を有する第一のスイッチと、読み出し又は書き込み処理中に前記データ記憶素子をアクセスする為に用いられる第二のポート（Ｂ）を有する第二のスイッチとを有するメモリセル２０により解決される。また、上記課題は、読み出し処理の実行により排他的に第一のポート（３０１、３０３）を介して前記メモリセルから読み出しが行われ、再書き込みの実行により排他的に第二のポート（３０５）を介して前記メモリセルがアクセスされ、書き込み処理の実行により排他的に前記第二のポート（３１１）を介して前記メモリセルへと書き込みが行われることを特徴とする請求項１２に記載の方法によっても解決される。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
データ記憶素子と、
読み出し又は書き込み処理中に前記データ記憶素子をアクセスする為に用いられる第一のポートを有する第一のスイッチと、
読み出し又は書き込み処理中に前記データ記憶素子をアクセスする為に用いられる第二のポートを有する第二のスイッチとを有するメモリセル。
【請求項２】
前記第一のスイッチが、第一のゲートと、前記データ記憶素子に接続する第一のドレインと、前記第一のポートとして作動する第一のソースとを有する第一のトランジスタを含み、かつ、
前記第二のスイッチが、第二のゲートと、前記データ記憶素子に接続する第二のドレインと、前記第二のポートとして作動する第二のソースとを有する第二のトランジスタを含むことを特徴とする請求項１に記載のメモリセル。
【請求項３】
前記データ記憶素子がキャパシタを含むことを特徴とする請求項１または２に記載のメモリセル。
【請求項４】
前記キャパシタが強誘電体であることを特徴とする請求項３に記載のメモリセル。
【請求項５】
前記第一のゲートが第一のワード線に接続し、
前記第一のポートが第一のビット線に接続し、
前記第二のゲートが第二のワード線に接続し、
前記第二のポートが第二のビット線に接続することを特徴とする請求項２から４のいずれかに記載のメモリセル。
【請求項６】
読み出し処理が、次の処理に使用されるポートとは異なるポートを通じて前記データ記憶素子をアクセスするものであることを特徴とする請求項１から５のいずれかに記載のメモリセル。
【請求項７】
読み出し処理中には前記第一のポートがデータ記憶素子をアクセスする為に排他的に使用され、書き込み処理中には前記第二のポートがデータ記憶素子をアクセスする為に排他的に使用されることを特徴とする請求項１から５のいずれかに記載のメモリセル。
【請求項８】
メモリセルのアレイと、
読み出し又は書き込み処理中に前記メモリセルをアクセスする為の第一及び第二のポート群とを含み、
前記第一のポート群が前記第二のポート群と同じセルをアクセスするものであることを特徴とする破壊読出し型メモリ。
【請求項９】
前記メモリセルが強誘電体であることを特徴とする請求項８に記載の破壊読出し型メモリ。
【請求項１０】
読み出し処理が、次の処理に使用される前記ポート群（Ａポート、Ｂポート）とは異なる前記ポート群（Ａポート、Ｂポート）を使用して実施されることを特徴とする請求項８または９に記載の破壊読出し型メモリ。
【請求項１１】
前記第一のポート群が、前記メモリセルのアレイからのデータ読み出しに排他的に使用され、
前記第二のポート群が、前記メモリセルのアレイへの書き込み及び再書き込みに排他的に使用されることを特徴とする請求項８または９に記載の破壊読出し型メモリ。
【請求項１２】
２つのポートを持つメモリセルにおいて読み出し処理を短縮する為の方法であって、
第一のクロックサイクル中に再書き込みをせずに読み出し処理を実行するステップと、
前記再書き込みを次のクロックサイクルにおいて実行するステップとを有する方法。
【請求項１３】
前記読み出し処理が、第一のポートを介して前記メモリセルをアクセスし、
前記再書き込み処理が、前記第一のポートを介して前記メモリセルをアクセスするものであることを特徴とする請求項１２に記載の方法。
【請求項１４】
前記読み出し処理及び前記次の処理が、異なるポートを使用して前記メモリセルをアクセスするものであることを特徴とする請求項１２または１３に記載の方法。
【請求項１５】
読み出し処理の実行により排他的に第一のポートを介して前記メモリセルから読み出しが行われ、再書き込みの実行により排他的に第二のポートを介して前記メモリセルがアクセスされ、書き込み処理の実行により排他的に前記第二のポート（３１１）を介して前記メモリセルへと書き込みが行われることを特徴とする請求項１２に記載の方法。
【請求項１６】
前記書き込み処理が１クロックサイクル分遅延するステップを更に有する請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体記憶回路に関するものであり、より具体的には破壊読出し型メモリおよびメモリ読出方法に関する。
【背景技術】
【０００２】
図１Ａは、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）の基本的な一構造単位である従来型の１トランジスタ１キャパシタ（１Ｔ１Ｃ）メモリセル１０を示す図である。１Ｔ１Ｃメモリセル１０は、強誘電体キャパシタＣｆｅの１端子に直列に接続する単一のトランジスタＭ１を有する。強誘電体キャパシタＣｆｅの他方の端子はプレート線ＰＬに接続している。トランジスタＭ１のゲートはワード線ＷＬに接続しており、トランジスタＭ１のソースはビット線ＢＬに接続している。
【０００３】
１Ｔ１Ｃメモリセル１０のアクセスにおいては、２つの基本的処理である書き込み及び読み出し処理が行われる。書き込み処理においては、データ値がビット線ＢＬ上に出され、ワード線が選択される。その後プレート線ＰＬにパルスが印加されて強誘電体キャパシタＣｆｅにデータ値が記憶される。ＦｅＲＡＭセルに関する更なる詳細については、非特許文献１に記載されている。
【０００４】
読み出し処理においては、ビット線ＢＬが最初に所定の既知の値にプリチャージされる。その後ワード線ＷＬ、続いてプレート線が選択される。ビット線ＢＬ上の電荷がビット線ＢＬとキャパシタＣｆｅとの間に再分布され、この結果ビット線ＢＬ上での電圧スイングが生じる。この電圧スイングの大きさは、キャパシタＣｆｅに前に記憶されたデータの値を示すものである。電圧スイングは通常小さく、センスアンプリファイアを使用して幅一杯に増幅する必要がある。記憶された値は、その値を読み出す為にオーバーライトされることから、この読み出し処理はメモリ内容を破壊する。元々記憶されていた値は他所に記憶され、読み出し処理が実施されてから後にメモリセルへと再度書き込まれなければならない。この書き戻し処理は「再書き込み」と呼ばれる。読み出し処理は、電荷の再分布と最終値への安定の為に時間を取る為に書き込み処理よりも大幅に時間がかかることが一般的である。
【０００５】
メモリを構築する為には、１Ｔ１Ｃメモリセル１０が従来から周知の設計構造である１つ以上の大型アレイとして構成される。各アレイは、ワード（１「ワード」とは、メモリからの読み出し、及びメモリへの書き込みの基本単位である）の複数の行を含む。いずれの時点においても、アレイから読み出す、或いはアレイへと書き込む為に選択できるのは、単一のワードのみである。メモリアレイに関する詳細については、非特許文献２に記されている。
【０００６】
図１Ｂは、１Ｔ１Ｃメモリセル１０のようなセルから成るアレイで作られたＦｅＲＡＭにおける、２つの連続するクロックサイクルであるサイクルＮ及びサイクルＮ＋１のフローチャートを示したものである。サイクルＮは読み出し処理である。ステップ１０１において、メモリアドレスが選択される。ステップ１０３においては、ワードが読み出し可能な状態となる。最後のステップ１０５においては、再書き込み処理中にワードがメモリへと再記憶される。ステップ１０７はサイクルＮ＋１を開始するものであり、これは次の読み出し又は書き込み処理の始まりである。
【０００７】
先に述べたように、読み出し処理は書き込み処理よりも大幅に長い時間を要するものである。読み出し処理の長さを許容する為には、長いクロックサイクルを使用しなければならない。しかしながら、クロックサイクルはメモリ速度に反比例するものであり、１Ｔ１Ｃメモリセルを使って構築したメモリの速度は相対的に遅いものである。
【０００８】
【非特許文献１】シァイコレスラム・グレン（Ａ．Ｓｈｅｉｋｈｏｌｅｓｌａｍｉ  ａｎｄ  Ｐ．Ｇｌｅｎｎ  Ｇｕｌａｋ）共著，「ア  サーベイ  オブ  サーキット  イノベーションズ  イン  フェロエレクトリック  ランダムアクセス  メモリーズ  （Ａ  Ｓｕｒｖｅｙ  ｏｆ  Ｃｉｒｃｕｉｔ  Ｉｎｎｏｖａｔｉｏｎｓ  ｉｎ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）」，（米国），，プロシーディング  オブ  ザ  ＩＥＥＥ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ），２０００年５月，第８８巻，第５号
【非特許文献２】ラーベイ（Ｊａｎ  Ｍ．  Ｒａｂａｅｙ）著，「デジタル  インテグレーテッド  サーキッツ：ア  デザイン  パースペクティブ（Ｄｉｇｉｔａｌ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ：Ａ  Ｄｅｓｉｇｎ  Ｐｅｒｓｐｅｃｔｉｖｅ）」，（米国），，プレンティス  ハル（Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，Ｉｎｃ．），１９９６年，第１０章
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明の一実施例によれば、破壊読出し型メモリにおける読み出し処理を短縮する為の方法が開示されるものである。読み出し処理は、新たな処理が開始された場合に再書き込み処理を省き、これを次のクロックサイクルへと遅延することにより短縮される。読み出し処理は通常、メモリセル処理の中で最も長いものであることから、読み出し処理を短縮することはより短いクロックサイクルとより高速のメモリを提供するものでもある。
【００１０】
再書き込み処理と次の処理の両方を同時に実施する為には、ＦｅＲＡＭメモリセルは２つのポートを持っていなければならない。このＦｅＲＡＭメモリセルは２トランジスタ１キャパシタ（２Ｔ１Ｃ）メモリセルとしても知られている。２Ｔ１Ｃメモリセルがメモリ中にアレイ構成された場合、メモリは２つのポート群を持つことになる。第一のポート群は第二のポート群と同じメモリセルをアクセスする。これにより、２つの異なるワードを同時にメモリ中でアクセスすることが可能となる。
【００１１】
第一のポート群は、第一のクロックサイクルにおける読み出し処理においてワードを読み出す為に使用される。次のクロックサイクルにおいては、読み出し又は書き込み処理が再書き込み処理の開始と同時に開始される。読み出し処理が開始される場合、再書き込み処理はそのワードを第一のポート群を通じて再書き込みすることにより完了する。この間、次のクロックサイクル及び処理は第二のポート群を使用するものであり、第一のポート群を通じて実施される再書き込み処理と競合することがない。各クロックサイクルにおいて使用されるポート群を交互にすることにより、再書き込み処理を常に次のクロックサイクルへと遅延することが出来る。この方法は、再書き込み処理を次の処理の背後に「隠す」ものであり、これにより読み出し処理に要する時間を短縮するものである。以下、この方法を「交替ポート法」と呼ぶものとする。
【００１２】
破壊読出し型メモリにおけるクロックサイクルを短縮する他の方法を開示する。読み出し処理は、再書き込み処理を省略し、これを次のクロックサイクルへと遅延させ、そして再書き込みを書き込み処理として実施することにより短縮される。全ての読み出し処理を一方のポート群を通じて開始する一方で、第二のポート群は排他的に書き込み処理及び再書き込み用に保有される。以下、この方法を「固定ポート法」と呼ぶものとする。
【００１３】
他の実施例においては、上述した方法を実現する為にＤＲＡＭメモリセルにも２つのトランジスタが設けられる。２つのトランジスタを使用するという概念は、現在１Ｔ１Ｃ構造を採用しているいずれの破壊読出し型チャージ式メモリ方式にも適用することが出来るものである。
【００１４】
本発明の更なる特徴及び利点、そして本発明に推奨される実施例の構造及び作用を、添付図の参照と共に以下に詳細にわたり説明する。図中、同様の符号は、同一、或いは機能的に同様の要素を示すものである。
【発明を実施するための最良の形態】
【００１５】
図２Ａは本発明の教示内容に基づいて製作された一実施例を示す図である。ＦｅＲＡＭセル２０はデータ記憶素子として機能する強誘電体キャパシタＣｆｅをアクセスする為の２つのポートを持っている。ポートＡはトランジスタＭ２１のソースである。ポートＢはトランジスタＭ２３のソースである。これらのトランジスタは２つのポートを介したデータ記憶素子へのアクセスを制御する為のスイッチとして用いられる。トランジスタ以外にもスイッチ様の特性を持った他の素子を使用することも可能である。同様に、強誘電体キャパシタ以外のデータ記憶素子を使用することも出来る。
【００１６】
トランジスタＭ２１及びトランジスタＭ２３のドレインはノード２４において接続されている。強誘電体キャパシタＣｆｅはノード２４とプレート線ＰＬとの間にある。トランジスタＭ２１のゲートはワード線ＷＬ１に接続している。トランジスタＭ２３のゲートはワード線ＷＬ２に接続している。これらのワード線はポートＡ又はポートＢを介した強誘電体キャパシタＣｆｅへのアクセスを可能とする為にトランジスタのオン／オフを切り替えるものである。トランジスタＭ２１のソースはビット線ＢＬ１に接続しており、トランジスタＭ２３のソースはビット線ＢＬ２に接続している。ポートＡを介して強誘電体キャパシタＣｆｅへと書き込まれる、或いはここから読み出されるデータは、ビット線ＢＬ１上に出力される。ポートＢを介して強誘電体キャパシタＣｆｅへと書き込まれる、或いはここから読み出されるデータは、ビット線ＢＬ２上に出力される。
【００１７】
図２Ｂは、交替ポート法において用いる為に２ｘ２メモリアレイ２５として配置された４つのＦｅＲＡＭセル２０を示す図である。メモリアレイ２５を使用して説明する方法及び概念は、より大型のアレイにも適用可能である。２つのＦｅＲＡＭセル２０Ｘは、メモリアドレスＸにおいてワードＸを形成する。２つのＦｅＲＡＭセル２０Ｙは、メモリアドレスＹにおいてワードＹを形成する。メモリアレイ２５は、Ａポート群及びＢポート群の２組のポート群を有する。メモリアレイ２５は更に、Ａワード線群及びＢワード線群の２組のワード線群を有する。いずれの時点においても、１つのＡワード線のみが選択される。いずれの時点においても、１つのＢワード線のみが選択される。
【００１８】
図２Ｃは交替ポート法のフローチャートである。２つの連続するクロックサイクルであるサイクルＮ及びサイクルＮ＋１が示されている。メモリアレイ２５のアドレスＸにおける読み出し処理はサイクルＮにおいて発生しており、アドレスＸへの再書き込み処理はサイクルＮ＋１において発生している。ステップ２０１において、アドレスＸに対応するＡワード線が選択される。次に、ステップ２０３においてワードＸが読み出し用にＡポートに出力される。
【００１９】
この時点において、サイクルＮの読み出し処理は完了し、サイクルＮ＋１が開始される。再書き込みはステップ２０５において行われるものであり、Ａポートを通じた再書き込みによりアドレスＸにワードＸが復帰する。これと同時にステップ２０７において次の処理が開始され、Ｂワード線により第二のアドレスＹが選択され、Ｂポートを通じて読み出し又は書き込みを実施する為にワードＹのメモリセルがアクセスされる。再書き込みステップ２０５はサイクルＮ＋１が終了する前に完了する。ステップ２０７の後の処理は、再度Ａポートを使用して実施される。処理の順序はこの方式で続行するものであり、ＡポートとＢポートの間で交互に実施されて行くのである。ポートの交替は読み出し処理が他の処理に繋がる場合に限って必要である。連続する書き込み処理は切り替えることなく同じポート群を使用して実施することが出来る。メモリ中には処理の交替を管理する制御回路が必要となる。再書き込みステップを次のクロックサイクルへとずらすことにより、読み出し処理を短縮することが出来、クロックサイクルに要する時間を短くすることが出来るものである。
【００２０】
読み出し処理の再書き込み部分が次のサイクルへと遅延されている為、読み出し処理の後に同じアドレスにおける別の読み出し処理が続いた場合、第一の読み出し処理がデータの再書き込み処理を終えていないと、無効データが返される可能性がある。従って、たった今読み出されたデータを記憶する為の入出力キャッシュと共に、２回連続で同じアドレスをアクセスされた場合を検出する為の回路をメモリに設けなければならない場合がある。２つの読み出し処理が連続して同じアドレスをアクセスした場合、第二の読み出し処理は、単にキャッシュからデータを取得することになる。
【００２１】
本発明の他の実施例においては、破壊読出し型メモリにおける読み出し処理を短縮する為に固定ポート法を使用することが出来る。この方法も、再書き込み処理を次のクロックサイクルへと遅延させ、図２Ａに示したＦｅＲＡＭセル２０と同じものを使用してアレイへと印加するものである。しかしながら、全ての読み出し処理は１組のポート群を用いて実施され、２組目のポート群は書き込み処理及び再書き込み処理用に排他的に確保されるものである。再書き込み処理は、アドレスルックアップを用いた書き込み処理として実現される。全ての書き込み処理（再書き込み処理以外のもの）は１クロックサイクル分遅延される。
【００２２】
再度図２Ａを参照するが、ポートＡはＲＥＡＤポートとして指定されており、従って全読み出し処理がトランジスタＭ２１を介して強誘電体キャパシタＣｆｅをアクセスする。同様に、ポートＢはＷＲＩＴＥポートとして指定されており、全書き込み処理がトランジスタＭ２３を介して強誘電体キャパシタＣｆｅをアクセスする。これらの指定は任意であり、切替が可能であるので、ポートＡを書き込みポートに指定し、ポートＢを読み出しポートに指定することも可能である。いずれのトランジスタにも、読み出し機能及び書き込み機能を最適化するように何らかの最適化処理を施すことが出来る。例えば、一般に書き込み処理にはより高いワード線電圧が必要とされる為、書き込み処理に使用されるトランジスタにはより厚めのゲート酸化膜を設けることが出来る等である。
【００２３】
図３Ａは、固定ポート法に用いられる２ｘ２メモリアレイ３５として配置された４つのＦｅＲＡＭセル２０を描いた図である。メモリアレイ３５は、図２Ｂにおけるメモリアレイ２５と同一のものであり、符号が異なっているだけである。メモリアレイ３５は、ＲＥＡＤポート群及びＷＲＩＴＥポート群の２組のポート群を持っている。メモリアレイ３５は更に、ＲＥＡＤワード線群及びＷＲＩＴＥワード線群の２組のワード線群を持っている。いずれの時点においても、１つのＲＥＡＤワード線のみが選択される。いずれの時点においても、１つのＷＲＩＴＥワード線のみが選択される。
【００２４】
図３Ｂは固定ポート法のフローチャートである。２つの連続するクロックサイクルであるサイクルＮ及びサイクルＮ＋１が示されている。メモリアレイ３５のアドレスＸにおける読み出し処理はサイクルＮにおいて生じており、アドレスＸへの再書き込み処理はサイクルＮ＋１において生じている。ステップ３０１において、アドレスＸに対応するＲＥＡＤワード線が選択される。次に、ステップ３０３においてワードＸがＲＥＡＤポートに出力する。
【００２５】
この時点において、読み出し処理及びサイクルＮが終了し、サイクルＮ＋１が始まる。再書き込み処理はステップ３０５において行われるものであり、ＷＲＩＴＥポートを通じてアドレスＸに再書き込みが実施される。同時にステップ３０７において次の処理が開始される。次の処理が更に読み出し処理であった場合、そのＲＥＡＤポートがデータのアクセスに使用される。次の処理が書き込み処理であった場合、その処理はステップ３０５において再書き込み処理が終了するまで１サイクル分遅延される（サイクルＮ＋２）。書き込みデータは、サイクルＮ＋２まで一次的にキャッシュに記憶しておくことが出来る。サイクルＮ＋１が終了し、サイクルＮ＋２が開始されると、書き込み処理が書き込みポートを使用して実施される。
【００２６】
再書き込み及び書き込み処理は常に１サイクル分遅延させられる為、その読み出し又は書き込み処理の次に同じアドレスにおける読み出し処理が続く場合、無効データが返される可能性がある。従って、読み出されたばかりの、或いはこれから書き込まれるデータを記憶しておくための入出力キャッシュと、２回続けて同じアドレスがアクセスされた場合を検出する為の回路がメモリに必要となる場合がある。何らかの処理の後に同じアドレスをアクセスする読み出し処理が続く場合は、読み出し処理は単にキャッシュからデータを取得することになる。
【００２７】
図４は、本発明を実現するＦｅＲＡＭメモリセル２０及び補助回路のブロック図である。図４においては簡略化の目的で単一のＦｅＲＡＭメモリセル２０しか表示していないが、ＦｅＲＡＭメモリは通常、ＦＲＡＭメモリセル２０のようなメモリセルのアレイとして構築されるものである。図４に示した回路を補完してこのようなセルのアレイとすることは当業者であれば可能である。
【００２８】
メモリアドレス４０１は行デコーダ４０３、ＰＬデコーダ４０５及び制御論理ブロック４０７へと供給される。行デコーダ４０３は、ＦｅＲＡＭメモリセル２０のワード線ＷＬ１及びＷＬ２をそれぞれに制御するＷＬ１制御ブロック４０９及びＷＬ２制御ブロック４１１へと生の選択信号を出力する。ＰＬデコーダ４０５はＰＬドライバ４１３を制御し、ＰＬドライバ４１３はプレート線ＰＬを制御する。制御論理ブロック４０７はＩ／Ｏ制御信号及びクロックＣＬＫといった更なる入力も受ける。制御論理ブロック４０７は、読み出し／書き込み制御、同一アドレス検出等といった機能を有し、ＷＬ２制御ブロック４１１、ＷＬ１制御ブロック４０９及びＰＬドライバ４１３を制御する為の制御信号を持っている。交替ポート法を採用した場合、制御論理ブロック４０７はＡポート及びＢポート間の切り替えをクロックサイクル間で制御する為の回路を含むことになる。固定ポート法を採用した場合、制御論理ブロック４０７は全読み出し処理をＲＥＡＤポートを用いて実施し、書き込み処理及び再書き込み処理をＷＲＩＴＥポートを用いて実施する為の回路を含むことになる。
【００２９】
制御論理ブロックは更に、ＦｅＲＡＭメモリセル２０とＩ／Ｏ間をインターフェースで繋ぐＩ／Ｏブロック４１５をも制御する。Ｉ／Ｏブロック４１５は、読み出し処理中にビット線上の電圧スイングを増幅するセンスアンプリファイアと、再書き込み又は書き込み処理中にＦｅＲＡＭメモリセル２０へとデータを書き戻すライトバック回路と、そして値を受信して記憶する為の入出力キャッシュとを含む。基準電圧Ｖｒｅｆは、センスアンプリファイア用にＩ／Ｏブロック４１５へと供給される。入出力キャッシュは必要であれば制御論理ブロックにも設けることが出来る。本発明のＩ／Ｏブロックに用いるに好適なセンスアンプリファイア及びライトバック回路の一例は、米国特許出願第０９／９９１５７号に開示されている。
【００３０】
以上、本発明を強誘電体メモリセル及びＦｅＲＡＭを使用して説明してきた。ＦｅＲＡＭは、書き込みアクセス時間が短く、電力消費が低く、そしてより大型の集積回路中に組み込むことでシステム・オン・チップソリューションを容易に提供することが出来ることから、他の不揮発性メモリよりも優れている。しかしながら、本発明は他種のメモリにも同様に適用することが可能である。図５は、本発明に基づいて構築された他のメモリセルの実施例の概略図である。ＤＲＡＭメモリセルには２つのトランジスタが設けられている。ＤＲＡＭメモリセルは、強誘電体キャパシタの代わりに標準キャパシタＣ５５を含んでいることとプレート線を必要としないことを除いてはＦｅＲＡＭメモリセルと全く同じである。先に開示したＦｅＲＡＭメモリセルのクロックサイクルを短縮する為の方法は、このＤＲＡＭメモリセルにも適用することが出来る。２つのトランジスタを用いてデータ記憶素子をアクセスするという概念は、１Ｔ１Ｃ構造を使用したいずれの破壊読出し型チャージ式メモリ構造にも適用することが出来るのである。
【００３１】
本発明を特定の実施例を参照しつつ詳細にわたり説明して来たが、本発明の属する分野における当業者には明らかなように、請求項の精神及び範囲から離れることなく様々な変更及び改変を加えることが出来ることは明らかである。
【００３２】
最後に本発明の代表的な実施態様を示す。
（実施態様１）
データ記憶素子と、読み出し又は書き込み処理中に前記データ記憶素子をアクセスする為に用いられる第一のポート（Ａ）を有する第一のスイッチと、読み出し又は書き込み処理中に前記データ記憶素子をアクセスする為に用いられる第二のポート（Ｂ）を有する第二のスイッチとを有するメモリセル２０。
【００３３】
（実施態様２）
前記第一のスイッチが、第一のゲートと、前記データ記憶素子に接続する第一のドレインと、前記第一のポートとして作動する第一のソースとを有する第一のトランジスタ（Ｍ２１）を含み、かつ、前記第二のスイッチが、第二のゲートと、前記データ記憶素子に接続する第二のドレインと、前記第二のポートとして作動する第二のソースとを有する第二のトランジスタ（Ｍ２３）を含むことを特徴とする実施態様１に記載のメモリセル。
【００３４】
（実施態様３）
前記データ記憶素子がキャパシタを含むことを特徴とする実施態様１または２に記載のメモリセル。
【００３５】
（実施態様４）
前記キャパシタ（Ｃｆｅ）が強誘電体であることを特徴とする実施態様３に記載のメモリセル。
【００３６】
（実施態様５）
前記第一のゲートが第一のワード線（ＷＬ１）に接続し、前記第一のポートが第一のビット線（ＢＬ１）に接続し、前記第二のゲートが第二のワード線（ＷＬ２）に接続し、前記第二のポートが第二のビット線（ＢＬ２）に接続することを特徴とする実施態様２から４のいずれかに記載のメモリセル。
【００３７】
（実施態様６）
読み出し処理が、次の処理に使用されるポートとは異なるポートを通じて前記データ記憶素子をアクセスするものであることを特徴とする実施態様１から５のいずれかに記載のメモリセル。
【００３８】
（実施態様７）
読み出し処理中には前記第一のポートがデータ記憶素子をアクセスする為に排他的に使用され、書き込み処理中には前記第二のポートがデータ記憶素子をアクセスする為に排他的に使用されることを特徴とする実施態様１から５のいずれかに記載のメモリセル。
【００３９】
（実施態様８）
メモリセル（２０Ｘ、２０Ｙ）のアレイと、読み出し又は書き込み処理中に前記メモリセルをアクセスする為の第一及び第二のポート群とを含み、前記第一のポート群が前記第二のポート群と同じセルをアクセスするものであることを特徴とする破壊読出し型メモリ（２５、３５）。
【００４０】
（実施態様９）
前記メモリセルが強誘電体であることを特徴とする実施態様８に記載の破壊読出し型メモリ。
【００４１】
（実施態様１０）
読み出し処理が、次の処理に使用される前記ポート群（Ａポート、Ｂポート）とは異なる前記ポート群（Ａポート、Ｂポート）を使用して実施されることを特徴とする実施態様８または９に記載の破壊読出し型メモリ。
【００４２】
（実施態様１１）
前記第一のポート群（ＲＥＡＤポート）が、前記メモリセルのアレイからのデータ読み出しに排他的に使用され、前記第二のポート群（ＷＲＩＴＥポート）が、前記メモリセルのアレイへの書き込み及び再書き込みに排他的に使用されることを特徴とする実施態様８または９に記載の破壊読出し型メモリ。
【００４３】
（実施態様１２）
２つのポートを持つメモリセルにおいて読み出し処理を短縮する為の方法であって、第一のクロックサイクル中に再書き込みをせずに読み出し処理を実行するステップと、前記再書き込みを次のクロックサイクルにおいて実行するステップとを有する方法。
【００４４】
（実施態様１３）
前記読み出し処理（２０１、２０３）が、第一のポートを介して前記メモリセルをアクセスし、前記再書き込み処理（２０５）も前記第一のポートを介して前記メモリセルをアクセスするものであることを特徴とする実施態様１２に記載の方法。
【００４５】
（実施態様１４）
前記読み出し処理及び前記次の処理（２０７）が、異なるポートを使用して前記メモリセルをアクセスするものであることを特徴とする実施態様１２または１３に記載の方法。
【００４６】
（実施態様１５）
読み出し処理の実行により排他的に第一のポート（３０１、３０３）を介して前記メモリセルから読み出しが行われ、再書き込みの実行により排他的に第二のポート（３０５）を介して前記メモリセルがアクセスされ、書き込み処理の実行により排他的に前記第二のポート（３１１）を介して前記メモリセルへと書き込みが行われることを特徴とする実施態様１２に記載の方法。
【００４７】
（実施態様１６）
前記書き込み処理が１クロックサイクル分遅延するステップを更に有する実施態様１５に記載の方法。
【図面の簡単な説明】
【００４８】
【図１Ａ】従来技術に基づくＦｅＲＡＭセルの概略図である。
【図１Ｂ】図１Ａに示したセルアレイから成るＦｅＲＡＭの２つの連続するクロックサイクルであるサイクルＮ及びサイクルＮ＋１のフローチャートである。
【図２Ａ】本発明に基づくＦｅＲＡＭセルの概略図である。
【図２Ｂ】交替ポート法で使用する２ｘ２メモリアレイとして構成された４つのＦｅＲＡＭセルを描いた図である。
【図２Ｃ】交替ポート法のフローチャートである。
【図３Ａ】固定ポート法で使用する２ｘ２メモリアレイとして構成された４つのＦｅＲＡＭセルを描いた図である。
【図３Ｂ】固定ポート法のフローチャートである。
【図４】ＦｅＲＡＭセル及び補助回路のブロック図である。
【図５】本発明に基づくＤＲＡＭメモリセルの概略図である。
【符号の説明】
【００４９】
１０、２０  メモリセル
２５、３５  破壊読出し型メモリ
【図１Ａ】
2004234827.tif 000003
【図１Ｂ】
2004234827.tif 000004
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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