(57)【要約】【課題】  従来のＤＲＡＭでは、行アドレス及び列アドレスのラッチをＤＦＦで行っていたため、クロックが立ち上がってから一定時間後から、アドレスのデコードを開始するため、クロックの立ち上がりよりデコード終了までの時間が長くなるため、リード・ライトを高速に行うことができないという問題がある。【解決手段】  この課題を解決するために、行アドレスラッチ回路及び列アドレスラッチ回路の各ラッチ回路をスキャンチェインで繋ぐ構成にした。これにより、クロックがＬの時より、行アドレス及び列アドレスのデコードを開始するため、各動作クロックサイクルの立ち上がりには、デコードを終了でき、動作クロック周期が短くでき、リード・ライトを高速に行うことができる。さらには、ロジック部とメモリ間の行アドレス及び列アドレスの接続テストを従来は、ＬＳＩ全体の実動作テストで行っていたため、回路の故障検出率を低かったが、この発明によりスキャンテストにより行うことができ、回路の故障検出率が高いテストパターンを自動で作成することができる。【選択図】  図１
2004335094.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルとセンスアンプが接続された複数のビット線対とクロックと行選択制御信号の入力信号を有し、前記行選択制御信号を前記クロックで同期化した行選択制御ラッチ信号を入力として、前記センスアンプの活性化信号を生成する回路を備え、前記センスアンプ活性化信号が前記センスアンプを非活性にするレベルでかつ前記行選択制御ラッチ信号が非活性レベル（Ｌ）で、前記クロックが第１の論理レベルの時のみ、入力された行アドレスをそのまま出力して、前記センスアンプ活性化信号が前記センスアンプを活性にするレベルまたは前記行選択制御ラッチ信号が活性レベル（Ｈ）または前記クロックが第２の論理レベルの時に、出力信号を保持する行アドレスラッチ回路を備えることを特徴とするＤＲＡＭ。
【請求項２】
複数のメモリセルとセンスアンプが接続された複数のビット線対と複数のメインビット線対と、前記各ビット線対の一方と各メインビット線対の一方の間を接続するゲートに接続制御信号が入力された第１のトランジスタと、前記各ビット線対の他方と各メインビット線対の他方の間を接続するゲートに接続制御信号が入力された第２のトランジスタと前記メインビット線対間の電位差を増幅するメインアンプと前記メインアンプの出力をラッチするラッチ回路と列アドレスラッチ回路と前記メモリセルのリード動作を行うクロックサイクルのクロックエッジより一定時間後に前記ラッチ回路のラッチ信号と前記接続制御信号と前記列アドレスラッチ回路の第２のラッチイネーブル信号を生成するタイミング発生回路を備え、前記第２のラッチイネーブル信号は、前記ラッチ信号のレベルが、前記ラッチ回路が、前記メインアンプの出力の入力を終了し、データを保持するレベルになるタイミングと前記接続制御信号が前記第１のトランジスタと第２のトランジスタをオンするレベルよりオフするレベルになるタイミングの遅い方のタイミングでアクティブになり、次のリードまたはライト動作を行うクロックサイクルのクロックエッジに同期してノンアクティブになり、前記列アドレスラッチ回路は、前記第２のラッチイネーブル信号がアクティブで、前記クロックが第１の論理レベルの時に入力された列アドレスをそのまま出力して、前記第２のラッチイネーブル信号がノンアクティブまたは前記クロックが第２の論理レベルの時に、前記列アドレスを入力せず出力信号を保持することを特徴とする請求項１記載のＤＲＡＭ。
【請求項３】
複数のメモリセルとセンスアンプが接続された複数のビット線対と前記メモリセルへのライト動作時にライトバッファよりライトデータが出力される複数のメインビット線対と、前記各ビット線対の一方と各メインビット線対の一方の間を接続するゲートに接続制御信号が入力された第１のトランジスタと、前記各ビット線対の他方と各メインビット線対の他方の間を接続するゲートに接続制御信号が入力された第２のトランジスタと列アドレスラッチ回路とクロックを入力として前記クロックエッジを検出して、前記接続制御信号と前記列アドレスラッチ回路の第２のラッチイネーブル信号を生成するタイミング発生回路を備え、前記第２のラッチイネーブル信号は、前記メモリセルのライト動作を行うクロックサイクルにおいて、前記接続制御信号が、前記第１のトランジスタと第２のトランジスタをオンするレベルよりオフするレベルになるとアクティブになり、次のリードまたはライト動作を行うクロックサイクルのクロックエッジに同期してノンアクティブになり、
前記列アドレスラッチ回路は、前記第２のラッチイネーブル信号がアクティブで、前記クロックが第１の論理レベルの時に入力された列アドレスをそのまま出力して、前記第２のラッチイネーブル信号がノンアクティブまたは前記クロックが第２の論理レベルの時に、前記列アドレスを入力せず出力信号を保持する
ことを特徴とする請求項１記載のＤＲＡＭ。
【請求項４】
請求項１記載のＤＲＡＭとロジック部とが１チップ内に集積化され、
前記ロジック部は、前記メモリに第１〜第ｍのｍ本の行アドレスと第１〜第ｎのｎ本の行アドレスを出力し、
前記ＤＲＡＭは、ロジック部との入出力部と複数個のメモリセルを備えるメモリセルアレイブロックより構成され、
前記入出力部の前記ロジックと接続されるラッチは、前記ロジック部の接続テストをスキャンテストで行うためにスキャンチェインで繋がれており、
前記入出力部は、前記行アドレスラッチ回路からなる行アドレス入力部と列アドレス入力部を備えており、
前記行アドレス入力部は、第１の行ラッチ回路〜第ｍの行ラッチ回路のｍ個のラッチ回路で構成され、
前記列アドレス入力部は、第１の列ラッチ回路〜第ｎの列ラッチ回路のｎ個のラッチ回路で構成され、
前記第ｋ（但し１≦ｋ≦ｍの整数）の行ラッチ回路は、
クロック入力にクロックが入力され、イネーブル信号入力に前記メモリセルアレイブロックより出力される第１のラッチイネーブル信号が入力され、データ入力に第ｋの行アドレスが入力され、出力（Ｑ）が前記メモリセルアレイブロックに接続され、テスト制御信号入力にスキャンテスト時の前記スキャンチェインのデータのシフト信号が入力され、テスト入力に前記スキャンチェインの前段のシフトデータが入力され、テスト出力（ＱＴ）に前記スキャンチェインの後段へのシフト信号が出力され、
前記第ｐ（但し１≦ｐ≦ｎの整数）の列ラッチ回路は、
クロック入力にクロックが入力され、イネーブル信号入力に前記メモリセルアレイブロックより出力される第２のラッチイネーブル信号が入力され、データ入力に第（ｐ−ｍ）の列アドレスが入力され、出力（Ｑ）が前記メモリセルアレイブロックに接続され、テスト制御信号入力にスキャンテスト時のスキャンチェインのデータのシフト信号が入力され、テスト入力に前記スキャンチェインの前段のシフトデータが入力され、テスト出力（ＱＴ）に前記スキャンチェインの後段へのシフト信号が出力される
半導体装置。
【請求項５】
前記行アドレスラッチ回路は、クロック入力，イネーブル信号入力，データ入力との３本の入力と、第１の出力（Ｑ）と、データ入力回路と、データ保持回路とで構成されたラッチ手段を含み、
前記データ入力回路は、
前記クロック入力と前記イネーブル信号入力と前記データ入力を入力、第２の出力（ＤＱ１）を出力とし、前記イネーブル信号入力がアクティブでかつ前記クロック入力が第１の論理レベルの時に、前記データ入力の反転レベルを前記第２の出力（ＤＱ１）に出力し、前記イネーブル信号入力がノンアクティブまたは前記クロック入力が、第２の論理レベルの時に第２の出力（ＤＱ１）をハイインピーダンスとし、
前記データ保持回路は、第１の入力（Ａ１）を入力とし、前記第１の出力（Ｑ）を出力とする反転論理ゲートと出力制御回路で構成され、前記第１の入力（Ａ１）は、前記第２の出力（ＤＱ１）に接続され、
前記出力制御回路は、前記第１の出力（Ｑ），前記クロック入力，前記イネーブル信号入力との３本の入力と、前記第１の入力（Ａ１）に入力される第３の出力（ＤＯ１）を有し、前記イネーブル信号入力がノンアクティブまたは前記クロック入力が、第２の論理レベルの時に前記第１の出力（Ｑ）の反転レベルを前記第３の出力（ＤＯ１）に出力し、前記イネーブル信号入力がアクティブでかつ前記クロック入力が、第１の論理レベルの時に前記第３の出力（ＤＯ１）をハイインピーダンスにする
ことを特徴とする請求項１記載のＤＲＡＭ。
【請求項６】
前記行アドレスラッチ回路は、データ入力回路とデータ保持回路を備えたラッチ手段を含み、
前記データ入力回路は、ゲートがイネーブル信号入力に接続されたＰｃｈトランジスタとゲートがデータ入力に接続されたＰｃｈトランジスタとゲートがクロック入力に接続されたＰｃｈトランジスタが３個直列に接続され、前記直列に接続されたＰｃｈトランジスタの片側が電源に接続され、もう片側が前記データ保持回路の入力（Ａ１）に接続され、ゲートが前記イネーブル信号入力の反転信号に接続されたＮｃｈトランジスタとゲートがデータ入力に接続されたＮｃｈトランジスタとゲートが前記クロック入力の反転信号に接続されたＮｃｈトランジスタが３個直列に接続され、前記直列に接続されたＮｃｈトランジスタの片側が基準電位に接続され、もう片側が前記データ保持回路の入力（Ａ１）に接続され、
前記データ保持回路は、前記データ保持回路の入力（Ａ１）を入力として第１の出力（Ｑ）を出力とする反転論理ゲートと、ゲートが前記イネーブル信号入力の反転信号に接続された第４のＰｃｈトランジスタとゲートが前記クロック入力の反転信号に接続された第５のＰｃｈトランジスタが並列に接続され、前記並列に接続された２個のＰｃｈトランジスタとゲートが前記出力Ｑに接続された第６のＰｃｈトランジスタが直列に接続され、前記直列接続の片側が電源に、もう片側が前記データ保持回路の入力（Ａ１）に接続され、ゲートが前記イネーブル信号入力に接続された第４のＮｃｈトランジスタとゲートが前記クロック入力に接続された第５のＮｃｈトランジスタが並列に接続され、前記並列に接続された２個のＮｃｈトランジスタとゲートが前記出力Ｑに接続された第６のＮｃｈトランジスタが直列に接続され、前記直列接続の片側が基準電位に、もう片側が前記データ保持回路の入力（Ａ１）に接続される
ことを特徴とする請求項１記載のＤＲＡＭ。
【請求項７】
前記行アドレスラッチ回路は、クロック入力，イネーブル信号入力，テスト制御データ入力，データ入力，テスト入力との５本の入力と、第１の出力（Ｑ），テスト出力との２本の出力と、第１のラッチ手段と、第２のラッチ手段と、第３のラッチ手段とを含み、
前記第１のラッチ手段は、第１のデータ入力回路と第１のデータ保持回路で構成され、前記第１のデータ入力回路は、前記クロック入力と前記イネーブル信号入力と前記データ入力を入力、第２の出力（ＤＱ１）を出力とし、前記イネーブル信号入力がアクティブでかつ前記クロック入力が第１の論理レベルの時に、前記データ入力の反転レベルを前記第２の出力（ＤＱ１）に出力し、前記イネーブル信号入力がノンアクティブまたは前記クロック入力が、第２の論理レベルの時に前記第２の出力（ＤＱ１）をハイインピーダンスとし、前記第１のデータ保持回路は、第１の入力（Ａ１）を入力とし前記出力Ｑを出力とする反転論理ゲートと第１の出力制御回路とで構成され、前記第１の入力（Ａ１）は前記第２の出力（ＤＱ１）に接続され、前記第１の出力制御回路は、前記第１の出力（Ｑ），前記クロック入力，前記イネーブル信号入力との３本の入力と前記第１の入力（Ａ１）とに入力される第３の出力（ＤＯ１）を有し、前記イネーブル信号入力がノンアクティブまたは前記クロック入力が第２の論理レベルの時に前記第１の出力（Ｑ）の反転レベルを前記第３の出力（ＤＯ１）に出力し、前記イネーブル信号入力がアクティブでかつ前記クロック入力が、第１の論理レベルの時に前記第３の出力（ＤＯ１）をハイインピーダンスとし、
前記第２のラッチ手段は、第２のデータ入力回路と第２のデータ保持回路で構成され、前記第２のデータ入力回路は、第２のデータ入力，第２のクロック入力との２本の入力と、第４の出力（ＤＱ２）とを有し、前記第２のクロック入力が第１の論理レベルの時に、前記第２のデータ入力の反転レベルを前記第４の出力（ＤＱ２）に出力し、前記第２のクロック入力が第２の論理レベルの時に前記第４の出力（ＤＱ２）をハイインピーダンスとし、
前記第２のデータ保持回路は、第２の入力（Ａ２）を入力として第５の出力（Ｑ２）を出力とする反転論理ゲートと第２の出力制御回路とで構成され、前記第２の入力（Ａ２）は、前記第４の出力（ＤＱ２）に接続され、前記第２の出力制御回路は、前記第５の出力（Ｑ２），前記第２のクロック入力との２本の入力と、前記第２の入力（Ａ２）に入力される第６の出力（ＤＯ２）とを有し、前記第２のクロック入力が、第２の論理レベルの時に前記第５の出力（Ｑ２）の反転レベルを前記第６の出力（ＤＯ２）に出力し、前記第２のクロック入力が、第１の論理レベルの時に前記第５の出力（Ｑ２）をハイインピーダンスにして、前記第２のデータ入力は、前記テスト入力に、前記第２のクロック入力は、前記クロック入力に接続され、前記第３のラッチ手段は、第３のデータ入力回路と第３のデータ保持回路とで構成され、前記第３のデータ入力回路は、前記第１の出力（Ｑ）が入力される第３の入力（Ｂ３），前記第５の出力（Ｑ２）が入力される第４の入力（Ｃ３），前記テスト制御データ入力と前記クロック入力との４本の入力と、第７の出力（DＱ３）を有し、前記クロック入力が第２の論理レベルの時に、前記テスト制御データ入力がノンアクティブの時は、前記第１の出力（Ｑ）の反転レベルを前記第７の出力（ＤＱ３）に出力し、前記テスト制御データ入力（ＮＴ）がアクティブの時は、前記第５の出力（Ｑ２）の反転レベルを前記第７の出力（ＤＱ３）に出力し、前記クロック入力が第１の論理レベルの時に前記第７の出力（ＤＱ３）をハイインピーダンスとし、前記第３のデータ保持回路は、第４の入力（Ａ３）を入力、第８の出力（Ｑ３）を出力とし、前記第４の入力（Ａ３）を入力として前記第８の出力（Ｑ３）を出力とする反転論理ゲートと第３の出力制御回路とで構成され、前記第４の入力（Ａ３）は前記第７の出力（ＤＱ３）に接続され、前記第３の出力制御回路は、前記第８の出力（Ｑ３），前記クロック入力との２本の入力と、前記第４の入力（Ａ３）に入力される第９の出力（ＤＯ３）とを有し、前記クロック入力が、第２の論理レベルの時に前記第８の出力（Ｑ３）の反転レベルを前記第９の出力（ＤＯ３）に出力し、前記クロック入力が第１の論理レベルの時に前記９の出力（ＤＯ３）をハイインピーダンスにして、前記第８の出力（Ｑ３）が前記テスト出力に接続した
ことを特徴とする請求項１記載のＤＲＡＭ。
【請求項８】
前記行アドレスラッチ回路は、クロック入力，イネーブル信号入力，テスト制御データ入力，データ入力，テスト入力との５本の入力と、第１の出力（Ｑ），テスト出力との２本の出力と、第４のラッチ手段と第５のラッチ手段とを含み、
前記第４のラッチ手段は、第４のデータ入力回路と第４のデータ保持回路で構成され、前記第４のデータ入力回路は、前記クロック入力と前記イネーブル信号入力と前記テスト制御データ入力と前記データ入力を入力、第１０の出力（ＤＱ４）を出力とし、前記テスト制御データ入力がノンアクティブの時に、前記イネーブル信号入力がアクティブでかつ前記クロック入力が第１の論理レベルの時に、前記データ入力の反転レベルを前記第１０の出力（ＤＱ４）に出力し、前記テスト制御データ入力がアクティブの時に、前記クロック入力が第１の論理レベルの時に、テスト入力（ＤＴ）の反転レベルを前記第１０の出力（ＤＱ４）に出力し、前記テスト制御データ入力がノンアクティブかつ前記イネーブル信号入力がノンアクティブまたは前記クロック入力が第２の論理レベルの時に前記第１０の出力（ＤＱ４）をハイインピーダンスとし、
前記第４のデータ保持回路は、第５の入力（Ａ４）を入力とし前記第１の出力（Ｑ）を出力とする反転論理ゲートと第４の出力制御回路と構成され、前記第５の入力（Ａ４）は前記第１０の出力（ＤＱ４）に接続され、前記第４の出力制御回路は、前記出力Ｑと前記クロック入力と前記イネーブル信号入力と前記テスト制御データ入力の４本の入力と前記第５の入力（Ａ４）に入力される第１１の出力（ＤＯ４）を有し、前記テスト制御データ入力がノンアクティブかつ前記イネーブル信号入力がノンアクティブまたは前記クロック入力が、第２の論理レベルの時に前記出力Ｑの反転レベルを前記第１１の出力（ＤＯ４）に出力し、前記テスト制御データ入力がアクティブまたは前記イネーブル信号入力がアクティブの時に前記クロック入力が、第１の論理レベルの時に前記第１１の出力（ＤＯ４）をハイインピーダンスとし、
前記第５のラッチ手段は、第５のデータ入力回路と請求項７記載の第３のデータ保持回路で構成され、前記第５のデータ入力回路は、第５のデータ入力（Ｄ５），第５のクロック入力との２本の入力と、第１２の出力（ＤＱ５）を有し、前記第５のクロック入力が第２の論理レベルの時に、前記第５のデータ入力（Ｄ５）の反転レベルを前記第１２の出力（ＤＱ５）に出力し、前記第５のクロック入力が、第２の論理レベルの時に前記第１２の出力（ＤＱ５）をハイインピーダンスとし、前記第１２の出力（ＤＱ５）は、前記第３のデータ保持回路の前記第４の入力（Ａ３）に接続され、前記第５のデータ入力（Ｄ５）は前記第１の出力（Ｑ）に、前記第５のクロック入力は前記クロック入力に、前記第５のラッチ手段の出力は前記テスト出力に接続した
ことを特徴とする請求項１記載のＤＲＡＭ。
【請求項９】
テスト出力は、テスト制御データ入力がノンアクティブの時は、ＬまたはＨに固定されることを特徴とする請求項６記載のＤＲＡＭ。
【請求項１０】
テスト出力は、テスト制御データ入力がノンアクティブの時は、ＬまたはＨに固定されることを特徴とする請求項７記載のＤＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリとロジック回路とが１チップ化された半導体装置（マイクロコンピュータも含む）に関するものである。
【背景技術】
【０００２】
従来のダイナミック・ラム１０００は図１３に示すように構成されており、図１４に示すタイミングチャートのように動作している。具体的に時間ｔ０〜ｔ３にリードサイクルを、時間ｔ３〜ｔ６にライトサイクルを示した。
【０００３】
時間ｔ０〜ｔ３のリードサイクルの動作を説明する。なお、以下の説明では、Ｌレベルでアクティブになる信号または反転信号を信号名の前に／を付けて表記する。
時間ｔ０クロック信号の立ち上がりで、／行イネーブル信号（Ｌレベルでアクティブになる行イネーブル信号）がＬであるので、行アドレスラッチ１００２のＤフリップフロップ（以下、ＤＦＦと略す）で行アドレスＲ０がラッチされ出力される。行デコーダ１００４では、前記行アドレスのラッチデータとしてＲ０が出力された時点よりデコードを開始し、デコード結果により選択されたワード線（以下ＷＬと略す）に接続されたメモリセルのデータをビット線、／ビット線に読み出し、１０２４個のセンスアンプで増幅する。
【０００４】
時間ｔ１において、／行選択制御信号がＬ、／列選択制御信号がＬであるから／列イネーブル信号がＬになり、クロック信号の立ち上がりで、列アドレスラッチ１００１のＤＦＦで列アドレスＣ０がラッチされ出力される。
【０００５】
前記列アドレスのラッチデータとしてＣ０が出力された時点よりデコードを開始し、列選択信号（３：０）の４本の中から１本をイネーブルにして、前記１０２４個のセンスアンプで増幅されたビット線、／ビット線のなかから、２５６本のビット線、／ビット線を選択し、メインアンプで増幅して、データ出力（２５５：０）に出力する。次に時間ｔ３〜ｔ６のライトサイクルの動作を説明する。
【０００６】
時間ｔ３においては、時間ｔ０と同じ動作を行い、Ｒ１によりＷＬ（２５５：０）の中から１本を選択して、時間ｔ０と同じ動作を行い、列アドレスＣ１により選択されたビット線、／ビット線に接続され、ＷＬがイネーブルなメモリセルにデータ入力（２５５：０）のデータを書き込む。
【特許文献１】特開平０６−０８２５２４号公報
【特許文献２】特開平１１−１４９７６７号公報
【特許文献３】特開平１１−０９４９１３号公報
【特許文献４】特開平０６−１８８６９５号公報
【特許文献５】特開平１１−０２７１０９号公報
【特許文献６】特開平１１−３４０７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら従来の構成では、行アドレス及び列アドレスのラッチをＤＦＦで行っていたため、ＤＦＦのアドレスが確定されるクロックが立ち上がってから一定時間後から、アドレスのデコードを開始するため、クロックの立ち上がりよりＷＬの選択されるまでの時間及びクロックの立ち上がりより列選択信号（３：０）がデコードされる時間が長くなるため、動作に必要な時間ｔ０，ｔ１，ｔ３，ｔ４のクロック周期が長くなり、リード・ライトを高速に行うことができないという問題がある。
【０００８】
本発明は、リード・ライトを高速に行うことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の請求項１記載のＤＲＡＭは、複数のメモリセルとセンスアンプが接続された複数のビット線対とクロックと行選択制御信号の入力信号を有し、前記行選択制御信号を前記クロックで同期化した行選択制御ラッチ信号を入力として、前記センスアンプの活性化信号を生成する回路を備え、前記センスアンプ活性化信号が前記センスアンプを非活性にするレベルでかつ前記行選択制御ラッチ信号が非活性レベル（Ｌ）で、前記クロックが第１の論理レベルの時のみ、入力された行アドレスをそのまま出力して、前記センスアンプ活性化信号が前記センスアンプを活性にするレベルまたは前記行選択制御ラッチ信号が活性レベル（Ｈ）または前記クロックが第２の論理レベルの時に、出力信号を保持する行アドレスラッチ回路を備えることを特徴とする。
【００１０】
本発明の請求項２記載のＤＲＡＭは、請求項１において、複数のメモリセルとセンスアンプが接続された複数のビット線対と複数のメインビット線対と、前記各ビット線対の一方と各メインビット線対の一方の間を接続するゲートに接続制御信号が入力された第１のトランジスタと、前記各ビット線対の他方と各メインビット線対の他方の間を接続するゲートに接続制御信号が入力された第２のトランジスタと前記メインビット線対間の電位差を増幅するメインアンプと前記メインアンプの出力をラッチするラッチ回路と列アドレスラッチ回路と前記メモリセルのリード動作を行うクロックサイクルのクロックエッジより一定時間後に前記ラッチ回路のラッチ信号と前記接続制御信号と前記列アドレスラッチ回路の第２のラッチイネーブル信号を生成するタイミング発生回路を備え、前記第２のラッチイネーブル信号は、前記ラッチ信号のレベルが、前記ラッチ回路が、前記メインアンプの出力の入力を終了し、データを保持するレベルになるタイミングと前記接続制御信号が前記第１のトランジスタと第２のトランジスタをオンするレベルよりオフするレベルになるタイミングの遅い方のタイミングでアクティブになり、次のリードまたはライト動作を行うクロックサイクルのクロックエッジに同期してノンアクティブになり、前記列アドレスラッチ回路は、前記第２のラッチイネーブル信号がアクティブで、前記クロックが第１の論理レベルの時に入力された列アドレスをそのまま出力して、前記第２のラッチイネーブル信号がノンアクティブまたは前記クロックが第２の論理レベルの時に、前記列アドレスを入力せず出力信号を保持することを特徴とする。
【００１１】
本発明の請求項３記載のＤＲＡＭは、請求項１において、複数のメモリセルとセンスアンプが接続された複数のビット線対と前記メモリセルへのライト動作時にライトバッファよりライトデータが出力される複数のメインビット線対と、前記各ビット線対の一方と各メインビット線対の一方の間を接続するゲートに接続制御信号が入力された第１のトランジスタと、前記各ビット線対の他方と各メインビット線対の他方の間を接続するゲートに接続制御信号が入力された第２のトランジスタと列アドレスラッチ回路とクロックを入力として前記クロックエッジを検出して、前記接続制御信号と前記列アドレスラッチ回路の第２のラッチイネーブル信号を生成するタイミング発生回路を備え、前記第２のラッチイネーブル信号は、前記メモリセルのライト動作を行うクロックサイクルにおいて、前記接続制御信号が、前記第１のトランジスタと第２のトランジスタをオンするレベルよりオフするレベルになるとアクティブになり、次のリードまたはライト動作を行うクロックサイクルのクロックエッジに同期してノンアクティブになり、前記列アドレスラッチ回路は、前記第２のラッチイネーブル信号がアクティブで、前記クロックが第１の論理レベルの時に入力された列アドレスをそのまま出力して、前記第２のラッチイネーブル信号がノンアクティブまたは前記クロックが第２の論理レベルの時に、前記列アドレスを入力せず出力信号を保持することを特徴とする。
【００１２】
本発明の請求項４記載の半導体装置は、請求項１記載のＤＲＡＭとロジック部とが１チップ内に集積化され、前記ロジック部は、前記メモリに第１〜第ｍのｍ本の行アドレスと第１〜第ｎのｎ本の行アドレスを出力し、前記ＤＲＡＭは、ロジック部との入出力部と複数個のメモリセルを備えるメモリセルアレイブロックより構成され、前記入出力部の前記ロジックと接続されるラッチは、前記ロジック部の接続テストをスキャンテストで行うためにスキャンチェインで繋がれており、前記入出力部は、前記行アドレスラッチ回路からなる行アドレス入力部と列アドレス入力部を備えており、前記行アドレス入力部は、第１の行ラッチ回路〜第ｍの行ラッチ回路のｍ個のラッチ回路で構成され、前記列アドレス入力部は、第１の列ラッチ回路〜第ｎの列ラッチ回路のｎ個のラッチ回路で構成され、前記第ｋ（但し１≦ｋ≦ｍの整数）の行ラッチ回路は、クロック入力にクロックが入力され、イネーブル信号入力に前記メモリセルアレイブロックより出力される第１のラッチイネーブル信号が入力され、データ入力に第ｋの行アドレスが入力され、出力（Ｑ）が前記メモリセルアレイブロックに接続され、テスト制御信号入力にスキャンテスト時の前記スキャンチェインのデータのシフト信号が入力され、テスト入力に前記スキャンチェインの前段のシフトデータが入力され、テスト出力（ＱＴ）に前記スキャンチェインの後段へのシフト信号が出力され、前記第ｐ（但し１≦ｐ≦ｎの整数）の列ラッチ回路は、クロック入力にクロックが入力され、イネーブル信号入力に前記メモリセルアレイブロックより出力される第２のラッチイネーブル信号が入力され、データ入力に第（ｐ−ｍ）の列アドレスが入力され、出力（Ｑ）が前記メモリセルアレイブロックに接続され、テスト制御信号入力にスキャンテスト時のスキャンチェインのデータのシフト信号が入力され、テスト入力に前記スキャンチェインの前段のシフトデータが入力され、テスト出力（ＱＴ）に前記スキャンチェインの後段へのシフト信号が出力されることを特徴とする。
【００１３】
本発明の請求項５記載のＤＲＡＭは、請求項１において、前記行アドレスラッチ回路は、クロック入力，イネーブル信号入力，データ入力との３本の入力と、第１の出力（Ｑ）と、データ入力回路と、データ保持回路とで構成されたラッチ手段を含み、前記データ入力回路は、前記クロック入力と前記イネーブル信号入力と前記データ入力を入力、第２の出力（ＤＱ１）を出力とし、前記イネーブル信号入力がアクティブでかつ前記クロック入力が第１の論理レベルの時に、前記データ入力の反転レベルを前記第２の出力（ＤＱ１）に出力し、前記イネーブル信号入力がノンアクティブまたは前記クロック入力が、第２の論理レベルの時に第２の出力（ＤＱ１）をハイインピーダンスとし、前記データ保持回路は、第１の入力（Ａ１）を入力とし、前記第１の出力（Ｑ）を出力とする反転論理ゲートと出力制御回路で構成され、前記第１の入力（Ａ１）は、前記第２の出力（ＤＱ１）に接続され、前記出力制御回路は、前記第１の出力（Ｑ），前記クロック入力，前記イネーブル信号入力との３本の入力と、前記第１の入力（Ａ１）に入力される第３の出力（ＤＯ１）を有し、前記イネーブル信号入力がノンアクティブまたは前記クロック入力が、第２の論理レベルの時に前記第１の出力（Ｑ）の反転レベルを前記第３の出力（ＤＯ１）に出力し、前記イネーブル信号入力がアクティブでかつ前記クロック入力が、第１の論理レベルの時に前記第３の出力（ＤＯ１）をハイインピーダンスにすることを特徴とする。
【００１４】
本発明の請求項６記載のＤＲＡＭは、請求項１において、前記行アドレスラッチ回路は、データ入力回路とデータ保持回路を備えたラッチ手段を含み、前記データ入力回路は、ゲートがイネーブル信号入力に接続されたＰｃｈトランジスタとゲートがデータ入力に接続されたＰｃｈトランジスタとゲートがクロック入力に接続されたＰｃｈトランジスタが３個直列に接続され、前記直列に接続されたＰｃｈトランジスタの片側が電源に接続され、もう片側が前記データ保持回路の入力（Ａ１）に接続され、ゲートが前記イネーブル信号入力の反転信号に接続されたＮｃｈトランジスタとゲートがデータ入力に接続されたＮｃｈトランジスタとゲートが前記クロック入力の反転信号に接続されたＮｃｈトランジスタが３個直列に接続され、前記直列に接続されたＮｃｈトランジスタの片側が基準電位に接続され、もう片側が前記データ保持回路の入力（Ａ１）に接続され、前記データ保持回路は、前記データ保持回路の入力（Ａ１）を入力として第１の出力（Ｑ）を出力とする反転論理ゲートと、ゲートが前記イネーブル信号入力の反転信号に接続された第４のＰｃｈトランジスタとゲートが前記クロック入力の反転信号に接続された第５のＰｃｈトランジスタが並列に接続され、前記並列に接続された２個のＰｃｈトランジスタとゲートが前記出力Ｑに接続された第６のＰｃｈトランジスタが直列に接続され、前記直列接続の片側が電源に、もう片側が前記データ保持回路の入力（Ａ１）に接続され、ゲートが前記イネーブル信号入力に接続された第４のＮｃｈトランジスタとゲートが前記クロック入力に接続された第５のＮｃｈトランジスタが並列に接続され、前記並列に接続された２個のＮｃｈトランジスタとゲートが前記出力Ｑに接続された第６のＮｃｈトランジスタが直列に接続され、前記直列接続の片側が基準電位に、もう片側が前記データ保持回路の入力（Ａ１）に接続されることを特徴とする。
【００１５】
本発明の請求項７記載のＤＲＡＭは、請求項１において、前記行アドレスラッチ回路は、クロック入力，イネーブル信号入力，テスト制御データ入力，データ入力，テスト入力との５本の入力と、第１の出力（Ｑ），テスト出力との２本の出力と、第１のラッチ手段と、第２のラッチ手段と、第３のラッチ手段とを含み、前記第１のラッチ手段は、第１のデータ入力回路と第１のデータ保持回路で構成され、前記第１のデータ入力回路は、前記クロック入力と前記イネーブル信号入力と前記データ入力を入力、第２の出力（ＤＱ１）を出力とし、前記イネーブル信号入力がアクティブでかつ前記クロック入力が第１の論理レベルの時に、前記データ入力の反転レベルを前記第２の出力（ＤＱ１）に出力し、前記イネーブル信号入力がノンアクティブまたは前記クロック入力が、第２の論理レベルの時に前記第２の出力（ＤＱ１）をハイインピーダンスとし、前記第１のデータ保持回路は、第１の入力（Ａ１）を入力とし前記出力Ｑを出力とする反転論理ゲートと第１の出力制御回路とで構成され、前記第１の入力（Ａ１）は前記第２の出力（ＤＱ１）に接続され、前記第１の出力制御回路は、前記第１の出力（Ｑ），前記クロック入力，前記イネーブル信号入力との３本の入力と前記第１の入力（Ａ１）とに入力される第３の出力（ＤＯ１）を有し、前記イネーブル信号入力がノンアクティブまたは前記クロック入力が第２の論理レベルの時に前記第１の出力（Ｑ）の反転レベルを前記第３の出力（ＤＯ１）に出力し、前記イネーブル信号入力がアクティブでかつ前記クロック入力が、第１の論理レベルの時に前記第３の出力（ＤＯ１）をハイインピーダンスとし、前記第２のラッチ手段は、第２のデータ入力回路と第２のデータ保持回路で構成され、前記第２のデータ入力回路は、第２のデータ入力，第２のクロック入力との２本の入力と、第４の出力（ＤＱ２）とを有し、前記第２のクロック入力が第１の論理レベルの時に、前記第２のデータ入力の反転レベルを前記第４の出力（ＤＱ２）に出力し、前記第２のクロック入力が第２の論理レベルの時に前記第４の出力（ＤＱ２）をハイインピーダンスとし、前記第２のデータ保持回路は、第２の入力（Ａ２）を入力として第５の出力（Ｑ２）を出力とする反転論理ゲートと第２の出力制御回路とで構成され、前記第２の入力（Ａ２）は、前記第４の出力（ＤＱ２）に接続され、前記第２の出力制御回路は、前記第５の出力（Ｑ２），前記第２のクロック入力との２本の入力と、前記第２の入力（Ａ２）に入力される第６の出力（ＤＯ２）とを有し、前記第２のクロック入力が、第２の論理レベルの時に前記第５の出力（Ｑ２）の反転レベルを前記第６の出力（ＤＯ２）に出力し、前記第２のクロック入力が、第１の論理レベルの時に前記第５の出力（Ｑ２）をハイインピーダンスにして、前記第２のデータ入力は、前記テスト入力に、前記第２のクロック入力は、前記クロック入力に接続され、前記第３のラッチ手段は、第３のデータ入力回路と第３のデータ保持回路とで構成され、前記第３のデータ入力回路は、前記第１の出力（Ｑ）が入力される第３の入力（Ｂ３），前記第５の出力（Ｑ２）が入力される第４の入力（Ｃ３），前記テスト制御データ入力と前記クロック入力との４本の入力と、第７の出力（DＱ３）を有し、前記クロック入力が第２の論理レベルの時に、前記テスト制御データ入力がノンアクティブの時は、前記第１の出力（Ｑ）の反転レベルを前記第７の出力（ＤＱ３）に出力し、前記テスト制御データ入力（ＮＴ）がアクティブの時は、前記第５の出力（Ｑ２）の反転レベルを前記第７の出力（ＤＱ３）に出力し、前記クロック入力が第１の論理レベルの時に前記第７の出力（ＤＱ３）をハイインピーダンスとし、前記第３のデータ保持回路は、第４の入力（Ａ３）を入力、第８の出力（Ｑ３）を出力とし、前記第４の入力（Ａ３）を入力として前記第８の出力（Ｑ３）を出力とする反転論理ゲートと第３の出力制御回路とで構成され、前記第４の入力（Ａ３）は前記第７の出力（ＤＱ３）に接続され、前記第３の出力制御回路は、前記第８の出力（Ｑ３），前記クロック入力との２本の入力と、前記第４の入力（Ａ３）に入力される第９の出力（ＤＯ３）とを有し、前記クロック入力が、第２の論理レベルの時に前記第８の出力（Ｑ３）の反転レベルを前記第９の出力（ＤＯ３）に出力し、前記クロック入力が第１の論理レベルの時に前記９の出力（ＤＯ３）をハイインピーダンスにして、前記第８の出力（Ｑ３）が前記テスト出力に接続したことを特徴とする。
【００１６】
本発明の請求項８記載のＤＲＡＭは、請求項１において、前記行アドレスラッチ回路は、クロック入力，イネーブル信号入力，テスト制御データ入力，データ入力，テスト入力との５本の入力と、第１の出力（Ｑ），テスト出力との２本の出力と、第４のラッチ手段と第５のラッチ手段とを含み、前記第４のラッチ手段は、第４のデータ入力回路と第４のデータ保持回路で構成され、前記第４のデータ入力回路は、前記クロック入力と前記イネーブル信号入力と前記テスト制御データ入力と前記データ入力を入力、第１０の出力（ＤＱ４）を出力とし、前記テスト制御データ入力がノンアクティブの時に、前記イネーブル信号入力がアクティブでかつ前記クロック入力が第１の論理レベルの時に、前記データ入力の反転レベルを前記第１０の出力（ＤＱ４）に出力し、前記テスト制御データ入力がアクティブの時に、前記クロック入力が第１の論理レベルの時に、テスト入力（ＤＴ）の反転レベルを前記第１０の出力（ＤＱ４）に出力し、前記テスト制御データ入力がノンアクティブかつ前記イネーブル信号入力がノンアクティブまたは前記クロック入力が第２の論理レベルの時に前記第１０の出力（ＤＱ４）をハイインピーダンスとし、前記第４のデータ保持回路は、第５の入力（Ａ４）を入力とし前記第１の出力（Ｑ）を出力とする反転論理ゲートと第４の出力制御回路と構成され、前記第５の入力（Ａ４）は前記第１０の出力（ＤＱ４）に接続され、前記第４の出力制御回路は、前記出力Ｑと前記クロック入力と前記イネーブル信号入力と前記テスト制御データ入力の４本の入力と前記第５の入力（Ａ４）に入力される第１１の出力（ＤＯ４）を有し、前記テスト制御データ入力がノンアクティブかつ前記イネーブル信号入力がノンアクティブまたは前記クロック入力が、第２の論理レベルの時に前記出力Ｑの反転レベルを前記第１１の出力（ＤＯ４）に出力し、前記テスト制御データ入力がアクティブまたは前記イネーブル信号入力がアクティブの時に前記クロック入力が、第１の論理レベルの時に前記第１１の出力（ＤＯ４）をハイインピーダンスとし、前記第５のラッチ手段は、第５のデータ入力回路と請求項７記載の第３のデータ保持回路で構成され、前記第５のデータ入力回路は、第５のデータ入力（Ｄ５），第５のクロック入力との２本の入力と、第１２の出力（ＤＱ５）を有し、前記第５のクロック入力が第２の論理レベルの時に、前記第５のデータ入力（Ｄ５）の反転レベルを前記第１２の出力（ＤＱ５）に出力し、前記第５のクロック入力が、第２の論理レベルの時に前記第１２の出力（ＤＱ５）をハイインピーダンスとし、前記第１２の出力（ＤＱ５）は、前記第３のデータ保持回路の前記第４の入力（Ａ３）に接続され、前記第５のデータ入力（Ｄ５）は前記第１の出力（Ｑ）に、前記第５のクロック入力は前記クロック入力に、前記第５のラッチ手段の出力は前記テスト出力に接続したことを特徴とする。
【００１７】
本発明の請求項９記載のＤＲＡＭは、請求項６において、テスト出力は、テスト制御データ入力がノンアクティブの時は、ＬまたはＨに固定されることを特徴とする。
本発明の請求項１０記載のＤＲＡＭは、請求項７において、テスト出力は、テスト制御データ入力がノンアクティブの時は、ＬまたはＨに固定されることを特徴とする。
【発明の効果】
【００１８】
以上のように本発明のＤＲＡＭによれば、複数のメモリセルとセンスアンプが接続された複数のビット線対とクロックと行選択制御信号の入力信号を有し、前記行選択制御信号を前記クロックで同期化した行選択制御ラッチ信号を入力として、前記センスアンプの活性化信号を生成する回路を備え、前記センスアンプ活性化信号が前記センスアンプを非活性にするレベルでかつ前記行選択制御ラッチ信号が活性レベルで、前記クロックが第１の論理レベルの時のみ、入力された行アドレスをそのまま出力して、前記センスアンプ活性化信号が前記センスアンプを活性にするレベルまたは前記行選択制御ラッチ信号が非活性レベルまたは前記クロックが第２の論理レベルの時に、出力信号を保持する行アドレスラッチ回路を備えるので、クロックがＬの時に、センスアンプ活性化信号が非活性のレベルになったことを検出して、行アドレスを取り込んで出力できるため、次ぎのクロックサイクルの立ち上がりには、デコードを終了でき、動作クロック周期が短くでき、リード・ライトを高速に行うことができる。
【００１９】
また、本発明のＤＲＡＭによれば、複数のメモリセルとセンスアンプが接続された複数のビット線対と複数のメインビット線対と、前記各ビット線対の一方と各メインビット線対の一方の間を接続するゲートに接続制御信号が入力された第１のトランジスタと、前記各ビット線対の他方と各メインビット線対の他方の間を接続するゲートに接続制御信号が入力された第２のトランジスタと前記メインビット線対間の電位差を増幅するメインアンプと前記メインアンプの出力をラッチするラッチ回路と列アドレスラッチ回路と前記メモリセルのリード動作を行うクロックサイクルのクロックエッジより一定時間後に前記ラッチ回路のラッチ信号と前記接続制御信号と前記列アドレスラッチ回路の第２のラッチイネーブル信号を生成するタイミング発生回路を備え、前記第２のラッチイネーブル信号は、前記ラッチ信号のレベルが、前記ラッチ回路が、前記メインアンプの出力の入力を終了し、データを保持するレベルになるタイミングと前記接続制御信号が前記第１のトランジスタと第２のトランジスタをオンするレベルよりオフするレベルになるタイミングの遅い方のタイミングでアクティブになり、次のリードまたはライト動作を行うクロックサイクルのクロックエッジに同期してノンアクティブになり、前記列アドレスラッチ回路は、前記第２のラッチイネーブル信号がアクティブで、前記クロックが第１の論理レベルの時に入力された列アドレスをそのまま出力して、前記第２のラッチイネーブル信号がノンアクティブまたは前記クロックが第２の論理レベルの時に、前記列アドレスを入力せず出力信号を保持することを特徴とし、リード動作時、クロックがＬの時でも、前記メインアンプの出力のラッチが終了し、ラッチ信号がＬになり、／第２のラッチイネーブル信号がＬになると、列アドレスを取り込んで出力できるため、次ぎのクロックサイクルの立ち上がりには、デコードを終了でき、動作クロック周期が短くでき、リード・ライトを高速に行うことができる。
【００２０】
また、本発明のＤＲＡＭによれば、複数のメモリセルとセンスアンプが接続された複数のビット線対と前記メモリセルへのライト動作時にライトバッファよりライトデータが出力される複数のメインビット線対と、前記各ビット線対の一方と各メインビット線対の一方の間を接続するゲートに接続制御信号が入力された第１のトランジスタと、前記各ビット線対の他方と各メインビット線対の他方の間を接続するゲートに接続制御信号が入力された第２のトランジスタと列アドレスラッチ回路とクロックを入力として前記クロックエッジを検出して、前記接続制御信号と前記列アドレスラッチ回路の第２のラッチイネーブル信号を生成するタイミング発生回路を備え、前記第２のラッチイネーブル信号は、前記メモリセルのライト動作を行うクロックサイクルにおいて、前記接続制御信号が、前記第１のトランジスタと第２のトランジスタをオンするレベルよりオフするレベルになるとアクティブになり、次のリードまたはライト動作を行うクロックサイクルのクロックエッジに同期してノンアクティブになり、前記列アドレスラッチ回路は、前記第２のラッチイネーブル信号がアクティブで、前記クロックが第１の論理レベルの時に入力された列アドレスをそのまま出力して、前記第２のラッチイネーブル信号がノンアクティブまたは前記クロックが第２の論理レベルの時に、前記列アドレスを入力せず出力信号を保持することを特徴とし、ライト動作時、クロックがＬの時でも、ビット線とメインビット線の接続用トランジスタの接続制御信号が、トランジスタをオフするレベルになると／第２のラッチイネーブル信号がＬになると、列アドレスを取り込んで出力できるため、次のクロックサイクルの立ち上がりには、デコードを終了でき、動作クロック周期が短くでき、リード・ライトを高速に行うことができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の参考の形態および本発明の実施の形態を図１〜図１２に基づいて説明する。図１はメモリとしてのＤＲＡＭ９００とロジック部８００が１チップ内に集積化した半導体装置を示す。
【００２２】
ロジック部８００は、ＤＲＡＭ９００に第１〜第ｍのｍ本の行アドレスと第１〜第ｎのｎ本の行アドレスを出力する。ＤＲＡＭ９００は、例えばビット幅２５６ビット、メモリ容量２Ｍビットのもので、前記ロジック部８００との入出力部としてのロウプリデコーダ４００，制御回路５００，列選択制御回路６００と、複数個のメモリセルを備えるメモリセルアレイ１００などにより構成されている。
【００２３】
行アドレス入力部としてのロウプリデコーダ４００は、図３に示すように第１の行ラッチ回路４０１〜第９の行ラッチ回路４０９のｍ＝９個のラッチ回路で構成されている。
列アドレス入力部としての列選択制御回路６００は、図５に示すように第１の列ラッチ回路６０１〜第４の列ラッチ回路６０４のｎ＝４個のラッチ回路で構成されている。
【００２４】
以下の説明では、ラッチ回路４０１〜４０９，６０１〜６０４のイネーブル付ラッチ回路として、図４に示すラッチ回路を使用した場合と、図７に示すラッチ回路を使用した場合との２つの場合を説明する。
【００２５】
図１０を使ってＤＲＡＭ９００のリード動作を説明する。時間ｔ１以前において、ＤＲＡＭのリード動作が行われていたが、時間ｔ１において、／行選択制御信号＝Ｈであるから、図２に示すＤフリップフロップ５０１により、／行選択制御信号をクロックで同期化した行選択制御ラッチ信号がＬになり、図３に示すＰＷ（３：０）がすべてＬになることで、選択されていたＷＬがＬになる。その後、遅延回路４１０により一定時間遅延した後、センスアンプイネーブル信号（以下ＳＥＮと略す）がＬになることで、セットリセット回路４１１がリセットされ、メモリブロック選択イネーブル信号であるＢＫＥＮ＝Ｌになる。
【００２６】
これにより、メモリブロック選択信号であるＢＫ１がＬになり、／ＢＫ１がＨになることで、メモリセルアレイ１００のブロック１０２、ブロック１０４のビット線、／ビット線が、１／２Ｖｄｄにプリチャージされる。
【００２７】
図３において、ＢＫＥＮ＝Ｌになり、メモリブロックが行アドレスラッチ信号（８：０）に関係なく非選択の状態になり、かつ、行選択制御ラッチ信号がＬの条件で、／行アドレスラッチイネーブル信号＝Ｌになる。
【００２８】
まず、図３におけるラッチ回路として図４に示すイネーブル付レベルラッチを使用した時の動作を詳細に説明する。なお、図４に示すイネーブル付レベルラッチは、クロック入力（ＣＫ入力），イネーブル信号入力（／ＥＮ入力），テスト制御データ入力（ＮＴ），データ入力（Ｄ入力），テスト入力（ＤＴ）との５本の入力と、出力Ｑ（Ｑ出力），テスト出力（ＱＴ）との２本の出力と、第１のラッチ手段Ｒ１と、第２のラッチ手段Ｒ２と、第３のラッチ手段Ｒ３とで構成されている。
【００２９】
第１のラッチ手段Ｒ１は、トランジスタ７１〜７６から構成される第１のデータ入力回路と、トランジスタ７７〜８２と反転論理ゲート８３で構成される第１のデータ保持回路を有している。
【００３０】
前記第１のデータ入力回路は、前記クロック入力（ＣＫ入力）と前記イネーブル信号入力（／ＥＮ入力）と前記データ入力（Ｄ入力）を入力、ＤＱ１を出力とし、前記イネーブル信号入力（／ＥＮ入力）がアクティブ（Ｌ）でかつ前記クロック入力（ＣＫ入力）が第１の論理レベルの時に、前記データ入力（Ｄ入力）の反転レベルを前記ＤＱ１に出力し、前記イネーブル信号入力（／ＥＮ入力）がノンアクティブ（Ｈ）または前記クロック入力（ＣＫ入力）が、第２の論理レベルの時にＤＱ３をハイインピーダンスとする。
【００３１】
前記第１のデータ保持回路は、Ａ１を入力とし出力Ｑ（Ｑ出力）を出力とする反転論理ゲート８３と第１の出力制御回路とで構成され、Ａ１はＤＱ１に接続されている。
前記第１の出力制御回路は、前記出力Ｑ（Ｑ出力），前記クロック入力（ＣＫ入力），前記イネーブル信号入力（／ＥＮ入力）との３本の入力と前記（Ａ１）に入力される出力（ＤＯ１）を有し、前記イネーブル信号入力（／ＥＮ入力）がノンアクティブ（Ｈ）または前記クロック入力（ＣＫ入力）が第２の論理レベルの時に前記出力Ｑの反転レベルを前記（ＤＯ１）に出力し、前記イネーブル信号入力（／ＥＮ入力）がアクティブ（Ｌ）でかつ前記クロック入力（ＣＫ入力）が、第１の論理レベルの時に前記（ＤＯ１）をハイインピーダンスとする。
【００３２】
第２のラッチ手段Ｒ２は、トランジスタ５１〜５４からなる第２のデータ入力回路と、トランジスタ５５〜５８と反転論理ゲート５９とで構成された第２のデータ保持回路で構成され、第２のデータ入力（Ｄ２入力＝ＤＴ），第２のクロック入力（ＣＫ２）との２本の入力と、出力（ＤＱ２）とを有し、前記第２のクロック入力（ＣＫ２）が第１の論理レベルの時に、前記第２のデータ入力（Ｄ２入力）の反転レベルを前記出力（ＤＱ２）に出力し、前記第２のクロック入力（ＣＫ２）が第２の論理レベルの時に前記（ＤＱ２）をハイインピーダンスとし、前記第２のデータ保持回路は、前記（Ａ２）を入力として前記第２の出力Ｑ２（Ｑ２）を出力とする反転論理ゲート５９と第２の出力制御回路とで構成され、前記（Ａ２）は、前記（ＤＱ２）に接続され、前記第２の出力制御回路は、前記第２の出力Ｑ２（Ｑ２），前記第２のクロック入力（ＣＫ２）との２本の入力と、前記Ａ２に入力される出力（ＤＯ２）とを有し、前記第２のクロック入力（ＣＫ２）が、第２の論理レベルの時に前記第２の出力Ｑ２の反転レベルを前記（ＤＯ２）に出力し、前記第２のクロック入力（ＣＫ２）が、第１の論理レベルの時に前記第２の出力Ｑ２（Ｑ２）をハイインピーダンスにして、前記第２のデータ入力（Ｄ２入力）は、前記テスト入力（ＤＴ）に、前記第２のクロック入力（ＣＫ２）は、前記クロック入力（ＣＫ入力）に接続されている。
【００３３】
前記第３のラッチ手段Ｒ３は、トランジスタ２１〜３０で構成される第３のデータ入力回路と、トランジスタ３１〜３４と反転論理ゲート４６で構成される第３のデータ保持回路とで構成されている。
【００３４】
前記第３のデータ入力回路は、前記出力Ｑ（Ｑ出力）が入力される（Ｂ３），前記第２の出力Ｑ２（Ｑ２）が入力される（Ｃ３），前記テスト制御データ入力（ＮＴ）と前記クロック入力（ＣＫ入力）との３本の入力と、第３の出力Ｑ３（ＤＱ３）を有し、前記クロック入力（ＣＫ入力）が第２の論理レベルの時に、前記テスト制御データ入力（ＮＴ）がノンアクティブ（Ｌ）の時は、前記出力Ｑ（Ｑ出力）の反転レベルを前記（ＤＱ３）に出力し、前記テスト制御データ入力（ＮＴ）がノンアクティブ（Ｈ）の時は、前記第２の出力Ｑ２（Ｑ２）出力の反転レベルを前記（ＤＱ３）出力し、前記クロック入力（ＣＫ入力）が第１の論理レベルの時に前記（ＤＱ３）をハイインピーダンスとする。
【００３５】
前記第３のデータ保持回路は、（Ａ３）を入力として第３の出力Ｑ３を出力とする反転論理ゲート４６と第３の出力制御回路とで構成され、前記（Ａ３）は前記（ＤＱ３）に接続されている。
【００３６】
前記第３の出力制御回路は、前記第３の出力Ｑ３，前記クロック入力（ＣＫ入力）との２本の入力と、前記（Ａ３）に入力される出力（ＤＯ３）とを有し、前記クロック入力（ＣＫ入力）が、第２の論理レベルの時に前記第３の出力Ｑ３の反転レベルを前記（ＤＯ３）に出力し、前記クロック入力（ＣＫ入力）が第１の論理レベルの時に前記第３の出力Ｑ３をハイインピーダンスにして、前記第３の出力Ｑ３が前記テスト出力（ＱＴ）に接続されている。
【００３７】
ＮＥＮ＝Ｌ、ＣＫ＝Ｌであるから、トランジスタ７１，７２，７５，７６がＯＮするため、Ｄ入力に入力された行アドレスが、Ｑにそのまま出力されるため、行アドレスデコーダ４２６のデコード及びＢＫ０，ＢＫ１については、アンドゲート４２４，４２５の手前までのデコード、ＰＷ（３：０）については、アンドゲート４１９〜４２２の手前までのデコードを、時間ｔ２でクロックが立ち上がる前に開始することができるため、これらのデコードを時間ｔ２までに終了することができる。
【００３８】
次に、図３におけるラッチ回路として図７に示すイネーブル付レベルラッチを使用した時の動作を詳細に説明する。なお、図７に示すイネーブル付レベルラッチはクロック入力（ＣＫ入力），イネーブル信号入力（／ＥＮ入力），テスト制御データ入力（ＮＴ），データ入力（Ｄ入力），テスト入力（ＤＴ）との５本の入力と、出力Ｑ（Ｑ出力），テスト出力（ＱＴ）との２本の出力と、第４のラッチ手段Ｒ４と第５のラッチ手段Ｒ５とで構成されている。
【００３９】
第４のラッチ手段Ｒ４は、トランジスタ２０７０〜２０７６，２１０１〜２１０４で構成される第４のデータ入力回路と、トランジスタ２０８１，２０８２，２０８４，２０８５，２０７７〜２０８０と反転論理ゲート２０８３とで構成される第４のデータ保持回路とで構成されている。
【００４０】
前記第４のデータ入力回路は、前記クロック入力（ＣＫ入力）と前記イネーブル信号入力（／ＥＮ入力）と前記テスト制御データ入力（ＮＴ）と前記データ入力（Ｄ入力）を入力、（ＤＱ４）を出力とし、前記テスト制御データ入力（ＮＴ）がノンアクティブ（Ｌ）の時に、前記イネーブル信号入力（／ＥＮ入力）がアクティブ（Ｌ）でかつ前記クロック入力（ＣＫ入力）が第１の論理レベルの時に、前記データ入力（Ｄ入力）の反転レベルを前記（ＤＱ４）に出力し、前記テスト制御データ入力（ＮＴ）がアクティブ（Ｈ）の時に、前記クロック入力（ＣＫ入力）が第１の論理レベルの時に、前記（ＤＴ）の反転レベルを前記（ＤＱ４）に出力し、前記テスト制御データ入力（ＮＴ）がノンアクティブ（Ｌ）かつ前記イネーブル信号入力（／ＥＮ入力）がノンアクティブ（Ｈ）または前記クロック入力（ＣＫ入力）が第２の論理レベルの時に（ＤＱ４）をハイインピーダンスとする。
【００４１】
前記第４のデータ保持回路は、（Ａ４）を入力とし前記出力Ｑを出力とする反転論理ゲート２０８３と第４の出力制御回路で構成され、前記（Ａ４）は前記（ＤＱ４）に接続され、前記第４の出力制御回路は、前記出力Ｑ（Ｑ出力）と前記クロック入力（ＣＫ入力）と前記イネーブル信号入力（／ＥＮ入力）と前記テスト制御データ入力（ＮＴ）の４本の入力と前記（Ａ４）に入力される出力（ＤＯ４）を有し、前記テスト制御データ入力（ＮＴ）がノンアクティブ（Ｌ）かつ前記イネーブル信号入力（／ＥＮ入力）がノンアクティブ（Ｈ）または前記クロック入力（ＣＫ入力）が、第２の論理レベルの時に前記出力Ｑの反転レベルを前記（ＤＯ４）に出力し、前記テスト制御データ入力（ＮＴ）がアクティブ（Ｈ）または前記イネーブル信号入力（／ＥＮ入力）がアクティブ（Ｌ）の時に前記クロック入力（ＣＫ入力）が、第１の論理レベルの時に前記（ＤＯ４）をハイインピーダンスとする。
【００４２】
前記第５のラッチ手段Ｒ５は、第５のデータ入力回路と第５データ保持回路とで構成されている。前記第５のデータ入力回路は、第５のデータ入力（Ｄ５），第５のクロック入力（ＣＫ５）との２本の入力と、出力（ＤＱ５）を有し、前記第５のクロック入力（ＣＫ５）が第２の論理レベルの時に、前記（Ｄ５）の反転レベルを前記（ＤＱ５）に出力し、前記第５のクロック入力（ＣＫ５）が、第２の論理レベルの時に前記（ＤＱ５）をハイインピーダンスとし、前記（ＤＱ５）は、前記第３のデータ保持回路の前記（Ａ３）に接続され、前記第５のデータ入力（Ｄ５）は前記出力Ｑに、前記第５のクロック入力（ＣＫ５）は前記クロック入力（ＣＫ入力）に、前記（ＤＱ５）は前記テスト出力（ＱＴ）に接続されている。
【００４３】
前記第５データ保持回路は、トランジスタ２０３１〜２０３４と反転論理ゲート２０４６とで構成されており、図４で説明した第３のデータ保持回路と同じ構成である。
ＮＴ＝Ｌ、ＮＥＮ＝Ｌ、ＣＫ＝Ｌであるから、トランジスタ２０７０，２０７１，２０７３，２０７４，２０７６，２１００がＯＮ、トランジスタ２１０１，２１０４がＯＦＦして、Ｄ入力に入力された行アドレスが、Ｑにそのまま出力されるため、行アドレスデコーダ４２６のデコード及びＢＫ０，ＢＫ１については、アンドゲート４２４，４２５の手前までのデコード、ＰＷ（３：０）については、アンドゲート４１９〜４２２の手前までのデコードを、時間ｔ２でクロックが立ち上がる前に開始することができるため、これらのデコードを時間ｔ２までに終了することができる。
【００４４】
従って、時間ｔ２に ／行選択制御信号＝Ｌ になり、図３において 行選択制御ラッチ信号＝Ｈになると、すぐに、アンドゲート４１９〜４２２をイネーブルにして、図１における行アドレスデコーダ７０１〜７０４で生成されるワード線（以下ＷＬと略す）の選択に使用するＰＷ（３：０）の中のなかで、行アドレスラッチ信号１＝行アドレスラッチ信号０＝Ｈなので、ＰＷ３のみがＨになる。同時に、セットリセット回路４１１がセットされ ＢＫＥＮ＝Ｈ になると、アンドゲート４２４，４２５がイネーブルになり、行アドレスラッチ信号８＝ＬなのでＢＫ０のみがＨになるので、図１おいてメモリセルアレイ１００の中のブロック１０１とブロック１０３が選択される。
【００４５】
また、図１に示したように１つのセンスアンプを両側のブロックで共有しており、ブロック１０１とブロック１０３のビット線と／ビット線とセンスアンプを接続するＮｃｈのトランンジスタＳＷをＯＮにして、これらのビット線と／ビット線の１／２Ｖｄｄプリチャージを停止する。そして、ロウデプリコーダ４００の出力である８本の行アドレスプリデコード信号とＰＷ（３：０）をデコードして、ＷＬ２５５のみをイネーブルとし、ブロック１０１とブロック１０３のＷＬ２５５が接続されているメモリセルのデータをビット線、／ビット線に出力する。その後、図３に示したように、行選択制御ラッチ信号＝Ｈになってから、遅延回路４１２により一定時間遅延した後にＳＥＮ＝Ｈにして、ブロック１０１とブロック１０３の両側のセンスアンプをイネーブルにする。これにより、ＷＬ２５５に接続されたブロック１０１とブロック１０３のメモリセルのビット線、／ビット線に読み出されたデータが、センスアンプで増幅される。
【００４６】
一方、図１０の時間ｔ２において、クロックがＬからＨになった時の図３におけるイネーブル付きレベルラッチ４０１〜４０９の動作であるが、まず、図４のラッチを使用した時、ＣＫ＝Ｈ になるので、トランジスタ７２，７４がＯＦＦして、Ｄ入力より行アドレスの入力は行われなくなり、トランジスタ７７，８０がＯＮするので、トランジスタ７７〜８２とインバータ８３でＣＫ＝Ｈになる直前のデータがホールドされる。その後すぐに、／行選択制御信号＝Ｌなので、行選択制御ラッチ信号＝Ｈになり、／行アドレスラッチイネーブル信号＝Ｈになるため、トランジスタ７１，７５がＯＦＦして、トランジスタ８１，８２がＯＮするので、この状態でＣＬＫ＝Ｌになっても、Ｄ入力より行アドレスの入力は行われなくなり、データがホールドされる。
【００４７】
次に、図７のラッチを使用した時、 ＣＫ ＝ Ｈ になるので、トランジスタ２０７３，２０７４がＯＦＦして、Ｄ入力より行アドレスの入力は行われなくなり、トランジスタ２０７７，２０８０がＯＮするので、トランジスタ２０７７〜２０８０とインバータ２０８３で ＣＫ＝Ｈになる直前のデータがホールドされる。その後すぐに、／行選択制御信号＝Ｌなので、行選択制御ラッチ信号＝Ｈになり、 ／行アドレスラッチイネーブル信号＝Ｈになるため、トランジスタ２０７１，２０７６がＯＦＦして、トランジスタ２０８１，２０８２，２０８４，２０８５がＯＮするので、この状態で ＣＬＫ ＝ Ｌ になっても、Ｄ入力より行アドレスの入力は行われなくなり、データがホールドされる。
【００４８】
次に列制御によるデータのリード動作を説明する。ｔ２では、／列選択制御信号＝Ｈであるため、図２に示したように、ＤＦＦ５０２の出力がＬになるため、リード開始信号であるＲＥＮ＝Ｌになり、図５のタイミング発生回路６０５により、列アドレスのデコードイネーブル信号であるＹＰＡＥＮ＝Ｌになるため、メインビット線のプリチャージ信号である／ＭＰＲＳもＬになり、メインビット線がプリチャージされる。列アドレス（３：０）のイネーブル付レベルラッチ６０１〜６０４の／列アドレスラッチイネーブル信号である ＹＰＡＥＮ＝Ｌなので、時間ｔ２のサイクルで、クロック＝Ｌになると、入力された列アドレス（３：０）がＱにそのまま出力されるので、列アドレスデコーダ６０７のデコード及びＹＧ（３：０）、ＮＹＧ（３：０）についてはＮＯＲゲート６０９〜６１２の手前までのデコードを、時間ｔ３でクロックが立ち上がる前に開始することができるため、これらのデコードを時間ｔ３までに終了することができる。従って、時間ｔ３に、／列選択制御信号＝Ｌになり、図３において、ＲＥＮ＝Ｈになるとすぐに、ＹＰＡＥＮ＝Ｈにして、／ＭＰＲＳ＝Ｈになり、メインビット線のプリチャージが解除され、ＮＯＲゲート６０９〜６１２をイネーブルとし、列アドレス３のラッチ信号＝列アドレス０のラッチ信号＝Ｌなので、ＹＧ０のみイネーブルになり、ＹＧ０ ＝ Ｈ 、／ＹＧ０＝ Ｌになる。列アドレス（３：０）のラッチ信号＝２なので、図５の列アドレスデコーダ６０７において、デコードされＭＢＴ２のみＨになる。図１０のタイミングに示したように、ｔ３より一定時間後に、ビット線、／ビット線とメインビット線、／メインビット線の接続をイネーブルにする信号（以下ＭＢＴＥＮと略す）がＨになると、図１におけるセンスアンプドライバ７０６において、入力されたＭＢＴ２＝Ｈなので、上記接続を行うＮｃｈトランジスタのゲート入力であるＭＢＴＡ（１）をＨにする。ＭＢＴ１，ＭＢＴ３〜７＝Ｌなので、ＭＢＴＡ（０），ＭＢＴＡ（２），（３），ＭＢＴＢ（０）〜（３）は、すべてＬである。ＭＢＴＡ（１）＝Ｈなので、図１において“ＳＡ１＿奇数番号”のセンスアンプとメインビット線、／メインビット線が接続される。
【００４９】
接続されてからの動作を図６と図１０のタイミングチャートを使って詳細に説明する。図６において、ｋ＝１、ｌ＝１、ｍ＝１における回路部分の説明をする。
ＭＢＴＡ（１）＝Ｈなので、ＳＡ１＿４ｎ＋１とＭＢ４ｎ＋１，ＭＢ４ｎ＋２，ＳＡ１＿４ｎ＋３とＭＢ４ｎ＋３、ＭＢ４ｎ＋４が接続される。上記説明のようにＹＧ０＝Ｈ，ＮＹＧ０＝Ｌなので、トランジスタＳＷの２０１〜２０４のみがＯＮするので、ＭＢ４ｎ＋３とＭＢ４ｎ＋４がメインアンプ２１７に入力される。ＭＢＴＡ（１）＝Ｈになって一定時間後に、メインセンスアンプイネーブル信号（以下ＭＳＥと略す）がＨになるように、図５のタイミング発生回路６０５で、ＭＳＥが生成される。ＭＳＥ＝Ｈになると、メインアンプ２１７で、ＭＢ４ｎ＋３とＭＢ４ｎ＋４の信号間の電圧差を差動増幅して、データラッチ２１８に出力される。タイミング発生回路６０５では、ＭＳＥ＝Ｈになって、すぐにＤＬＴをＨにする。メインアンプ２１７の出力が安定して、データラッチ２１８でデータがラッチ終了するために必要な時間だけ遅らせて、ＤＬＴ＝Ｌにする。図５のタイミング発生回路６０５は、ＭＢＴＥＮ＝Ｌになってから、ＭＢＴＡ（１）＝Ｌになるのに必要な時間経過してから、ＭＢＴＥＮＤ＝Ｌにする。タイミング発生回路６０５は、ＭＢＴＥＮＤとＤＬＴの２信号の中で遅くＬになるタイミングで、ＹＰＡＥＮ ＝ Ｌにする。ＹＰＡＥＮ ＝ Ｌになると、／ＭＰＲＳ＝Ｌになるので、メインビット線プリチャージを行い、図５におけるＮＯＲゲート６０９〜６１２をディスイネーブルにして、ＹＧ（３：０）をすべてＨ，／ＮＹＧ（３：０）をすべてＨにする。同時にＹＰＡＥＮ＝Ｌになると、列アドレス（３：０）のイネーブル付レベルラッチ６０１〜６０４の／ラッチイネーブル信号＝Ｌになり、クロック＝Ｌになると、列アドレス（３：０）＝Ｘ‘Ｆ’がそのまま列アドレス（３：０）のラッチ信号として出力され、すぐにデコードを開始し、時間ｔ４までにデコードを終了する。一方、インターフェース部３００では、メインブロック２００のデータラッチ２１８のデータラッチ出力ｎを、タイミング発生回路６０５でＭＳＥを遅延させ反転させたＲＤＣＬＫの立ち上がりでラッチして、ロジック部にデータ出力ｎを出力する。
【００５０】
列アドレス（３：０）のイネーブル付レベルラッチ６０１〜６０４のｔ３、ｔ４における動作であるが、まず、図４のラッチを使用した時、クロックがＬからＨになるので、この時、図４においてＣＫ＝Ｈになるので、トランジスタ７２，７４がＯＦＦして、Ｄ入力より行アドレスの入力は行われなくなり、トランジスタ７がＯＮするので、トランジスタ８０が７７〜８２とインバータ８３でＣＫ＝Ｈになる直前のデータがホールドされる。その後すぐに、ＹＰＡＥＮ＝Ｈになるので、／列アドレスラッチイネーブル信号＝Ｈになるため、トランジスタ７１，７５がＯＦＦして、トランジスタ８１，８２がＯＮするので、この状態でＣＬＫ＝Ｌになっても、Ｄ入力より列アドレスの入力は行われなくなり、データがホールドされる。
【００５１】
次に、図７のラッチを使用した時、クロックがＬからＨになるので、この時、図７においてＣＫ＝Ｈになるので、トランジスタ２０７３，２０７４がＯＦＦして、Ｄ入力より列アドレスの入力は行われなくなり、トランジスタ２０７７，２０８０がＯＮするので、トランジスタ２０７７〜２０８０とインバータ２０８３でＣＫ＝Ｈになる直前のデータがホールドされる。その後すぐに、ＹＰＡＥＮ＝Ｈになるので、／列アドレスラッチイネーブル信号＝Ｈになるため、トランジスタ２０７１，２０７６がＯＦＦして、トランジスタ２０８１，２０８２，２０８４，２０８５がＯＮするので、この状態でＣＬＫ ＝ Ｌになっても、Ｄ入力より列アドレスの入力は行われなくなり、データがホールドされる。
【００５２】
時間ｔ４のライト動作を説明する。時間ｔ４のクロックの立ち上がり時、／行選択制御信号＝／列選択制御信号＝／ライト制御信号＝Ｌなので、図２のアンドゲート５０５がＨ、／ＷＲＥＮ＝Ｌになり、データ入力（２５５：０）がインターフェースブロック３００のＤＦＦでラッチされて、ＤＦＦの出力がデータ入力ラッチとして、メインアンプ２００に入力される。ＤＦＦ５０３の出力であるＷＥＮ＝Ｈになると、直ぐにＹＰＡＥＮ＝Ｈになり、ＷＥ＝Ｈになるため、図６において、データ入力ラッチｎ＝Ｈが、ライトデータｎ、／ライトデータｎに入力される。同時に、／ＭＰＲＳ＝Ｈになり、メインビット線のプリチャージが解除される。この時、ＹＰＡＥＮ＝Ｈなので、ＮＯＲゲート６０９〜６１２をイネーブルとし、列アドレス３の ラッチ信号＝列アドレス０のラッチ信号＝Ｈなので、ＹＧ３のみイネーブルになり、ＹＧ３＝Ｈ、／ＹＧ３＝Ｌになるため、トランジスタＳＷの２１３〜２１６のみがＯＮするので、ライトデータｎがＭＢ４ｎ＋１に、／ライトデータｎがＭＢ４ｎに入力される。また、列アドレス（３：０）のラッチ信号＝Ｘ‘ｆ’なので、図５の列アドレスデコーダ６０７において、デコードされＭＢＴ７のみＨになる。次に、図１０のタイミングに示したように、ｔ４より一定時間後に、ビット線、／ビット線とメインビット線、／メインビット線の接続をイネーブルにする信号（以下ＭＢＴＥＮと略す）がＨになると、図１におけるセンスアンプドライバ７０８において、入力されたＭＢＴ７＝Ｈなので、上記接続を行うＮｃｈトランジスタのゲート入力であるＭＢＴＢ（３）をＨにする。 ＭＢＴ０〜６＝Ｌ なので、ＭＢＴＡ（０）〜（３）、ＭＢＴＢ（０）〜（２）は、すべてＬである。ＭＢＴＢ（３）＝Ｈなので、図１においてＳＡ３＿偶数番号のセンスアンプとメインビット線、／メインビット線が接続される。接続されてからの動作を図６と図１０のタイミングチャートを使って詳細に説明する。
【００５３】
図６において、ｋ＝３、ｍ＝２における回路部分の説明をする。ＭＢＴＢ（３）＝Ｈなので、ＳＡ３＿４ｎ＋２ と ＭＢ４ｎ＋２，ＭＢ４ｎ＋３，ＳＡ３＿４ｎとＭＢ４ｎ，ＭＢ４ｎ＋１が接続されるため、ブロック１＿ｍのＳＡ３＿４ｎに接続されたビット線のデータがライトデータに、／ビット線のデータが／ライトデータに書き換わり、ビット線に接続され、ＷＬ２５５で選択されたメモリセルのデータにライトデータが書き込まれる。その後、ＭＢＴＥＮ＝ＬになるとＭＢＴＢ（３）がＬになり、センスアンプとメインビット線、／メインビット線の接続が切られる。図５のタイミング発生回路６０５では、ＭＢＴＥＮ＝Ｌになってから、ＭＢＴＢ（３）＝Ｌになるのに必要な時間経過してから、ＭＢＴＥＮＤ＝Ｌにして、この信号がＬになるとＹＰＡＥＮ＝Ｌにする。ＹＰＡＥＮ＝Ｌになると、／ＭＰＲＳ＝Ｌになるので、メインビット線プリチャージを行い、図５におけるＮＯＲゲート６０９〜６１２をディスイネーブルにして、ＹＧ（３：０）をすべてＨ，／ＮＹＧ（３：０）をすべてＨにする。同時にＹＰＡＥＮ＝Ｌになると、列アドレス（３：０）のイネーブル付レベルラッチ６０１〜６０４の／ラッチイネーブル信号＝Ｌになり、クロック＝Ｌになると、列アドレス（３：０）がそのまま列アドレス（３：０）のラッチ信号として出力され、すぐにデコードを開始し時間ｔ５までには、デコードを終了する。時間ｔ５のライト動作は、選択するアドレスが異なる以外は、ｔ４で説明した動作を繰り返し行う。
【００５４】
次に、スキャンテストによるロジック部とＤＲＡＭ９００間の接続テストを説明する。まず、通常動作モード（スキャンシフト信号＝Ｌ）で、クロックを１サイクルＤＲＡＭ９００に入力して、ロジックからの入力信号である行アドレス（８：０）、列アドレス（３：０）を、イネーブル付レベルラッチ４０１〜４０９、６０１〜６０４にラッチし、／行選択制御信号及び、／行選択制御信号、／列選択制御信号、／ライト制御信号のデコード信号をＤＦＦ５０１〜５０３にラッチする。その後、正しくＤＲＡＭ９００に入力信号が取り込まれたどうかをテストするために、図１，図２，図３，図５に示したように、イネーブル付レベルラッチ４０１〜４０９，６０１〜６０４のＱＴを他のイネーブル付レベルラッチまたはＤＦＦのＤＴに入力し、ＤＦＦ５０１〜５０３のＱをイネーブル付レベルラッチまたは他のＤＦＦのＤＴに入力する。そして、スキャンシフト信号＝Ｈにして、クロックを繰り返し入力して、取り込まれたデータをシリアルにシフトして、列選択制御回路６００のＳＯ３を外部でモニターしてテストを行う。
【００５５】
この時の回路動作を図４のイネーブル付レベルラッチ６０１を使用した場合と図７のイネーブル付レベルラッチを使用した場合の動作を説明する。まず、図４のイネーブル付レベルラッチ６０１を使用した場合を、図１１のタイミングチャートを使って詳細に説明する。
【００５６】
図１１の時間Ｔ１において、最初に通常動作モード（スキャンシフト信号＝Ｌ）時、図４において、ＣＫがＬからＨになると、Ｄ入力よりデータは入力されなくなり、ＣＫがＨになる直前にＤに入力されたデータ（Ｌ）をトランジスタ７７〜８２とインバータ８３でホールドする。ＣＬＫ＝Ｈで、スキャンシフト信号＝ＮＴ＝Ｌなので、トランジスタ２１，２８，２５，２６がＯＮするので、Ｑ出力のデータが、選択されて信号９９に出力される。ＣＬＫ＝Ｌになると、信号４５には新しいデータは入力されず、Ｑ出力データが、トランジスタ３１〜３４とインバータ４６でホールドされる。Ｔ１のクロックサイクルにおいて、ＱＴ出力は、スキャンシフト信号＝ＬでＮＴ＝Ｌの時は、アンドゲートによりＬ固定の信号が出力される。これは、通常動作時、ＱＴ出力を回路で使わないため無駄な電流を流さないためにＱＴをＬ固定にしている。スキャンシフト信号＝Ｈで、スキャンシフト動作モードになりＮＴ＝Ｈなので、ＱＴとしてホールドされたＱ出力と同じデータが出力され、このデータが、イネーブル付レベルラッチ６０２のＤＴに入力され、時間Ｔ２で、イネーブル付レベルラッチ６０２に取り込まれる。一方、イネーブル付レベルラッチ６０１のＤＴ入力であるが、スキャンシフト信号＝Ｌで通常動作モード時は、ＤＴ入力回路で、無駄な電流を流さないために、ＤＴに入力される図２のアンドゲート５０４の出力であるＳＯ２を、スキャンシフト信号＝Ｌの時は、Ｌ固定になるようにしている。スキャンシフト信号＝Ｈになると、ＤＴに図２のＤＦＦ５０３のＱ出力が入力され、ＣＫ＝Ｌ区間で、図４において、トランジスタ５１と５４がＯＮするので、ＤＴに入力されたＤＦＦ５０３のＱ出力が、信号６５に入力され、時間Ｔ２で、ＣＬＫ＝Ｈなので、トランジスタ５１と５４がＯＦＦするため、信号６５には、ＤＴより信号は入力されなくなり、インバータ５９とトランジスタ５５，５６，６７，６８でデータがホールドされる。また、スキャンシフト信号＝Ｈ、ＣＬＫ＝Ｈなので、トランジスタ２３，２５，２６，３０がＯＮするので、信号６５のホールドされたデータが、ＱＴに出力される。その後、ＣＬＫ＝Ｌになると、トランジスタ２５，２６がＯＦＦするので、４５には新しいデータは入力されず、前記信号９９のデータが、トランジスタ３１〜３４とインバータ４６でホールドされ、ＱＴに出力される。
【００５７】
次に、図７のイネーブル付レベルラッチ６０１を使用した場合を、図１２のタイミングチャートを使って詳細に説明する。図１２の時間Ｔ１において、最初に通常動作モード（スキャンシフト信号 ＝ＮＴ＝Ｌ）時、図７において、ＣＫがＬからＨになると、トランジスタ２０７３と２０７４がオフして、Ｄ入力よりデータは入力されなくなり、ＣＫがＨになる直前にＤに入力されたデータ（Ｈ）をトランジスタ２０７７〜２０８２、２０８４とインバータ２０８３でホールドする。ＣＬＫ ＝ Ｈなので、トランジスタ２０５１、２０５４がＯＮするので、Ｑ出力のデータが、選択されて信号２０９９に出力される。ＣＬＫ＝Ｌになると、トランジスタ２０５１，２０５４がＯＦＦするので、２０４７には新しいデータは入力されず、前記信号２０９９のデータ（前記出力Ｑデータ）が、トランジスタ２０３１〜２０３４とインバータ２０４６でホールドされる。Ｔ１のクロックサイクルにおいて、ＱＴ出力は、スキャンシフト信号＝ＬでＮＴ＝Ｌの時は、アンドゲートによりＬ固定の信号が出力される。これは、通常動作時、ＱＴ出力を回路で使わないため無駄な電流を流さないためにＱＴをＬ固定にしている。スキャンシフト信号＝ＮＴがこのサイクルでＬからＨになると、ＱＴとして前記２０９９のデータ（前記出力Ｑデータ）が出力され、このデータが、イネーブル付レベルラッチ６０２のＤＴに入力され、時間Ｔ２で、イネーブル付レベルラッチ６０２に取り込まれる。一方、イネーブル付レベルラッチ６０１のＤＴ入力であるが、スキャンシフト信号＝Ｌで通常動作モード時は、ＤＴ入力回路で、無駄な電流を流さないために、ＤＴに入力される図２のアンドゲート５０４の出力であるＳＯ２を、スキャンシフト信号＝Ｌの時は、Ｌ固定になるようにしている。Ｔ１のサイクルでスキャンシフト信号＝ＮＴ＝Ｈになると、ＤＴに図２のＤＦＦ５０３のＱ出力が入力され、ＣＫ＝Ｌ区間で、図７のトランジスタ２０７０と２０７６がＯＦＦ、トランジスタと２１０１，２１０４がＯＮするので、ＤＴに入力されたＤＦＦ５０３のＱ出力が、信号Ｑに入力され、時間Ｔ２で、ＣＬＫ＝Ｈなので、トランジスタ２０７３と２０７４がＯＦＦするため、信号Ｑには、ＤＴより信号は入力されなくなり、インバータ２０８３とトランジスタ２０７７〜２０８２，２０８４，２０８５でデータがホールドされる。また、ＣＬＫ＝Ｈなので、トランジスタ２０５１，２０５４がＯＮするので、信号Ｑのホールドされたデータが、２０９９に入力されＱＴに出力される。その後、ＣＬＫ＝Ｌになると、トランジスタ２０５１，２０５４がＯＦＦするので、２０４７には新しいデータは入力されず、前記信号２０９９のデータ（前記出力Ｑデータ）が、トランジスタ２０３１〜２０３４とインバータ２０４６でホールドされ、ＱＴに出力される。
【００５８】
以上のように、ロジックとＤＲＡＭ９００の接続をスキャンテストで実現できる。なお、実施例ではイネーブル付レベルラッチでのスキャンテストを実現するための回路構成及び動作の説明を行ったが、図４の回路のＤ入力部より、イネーブル制御用のトランジスタ７１，７５，８１，８２とインバータ１９を削除して、図８のような回路にすれば、クロック入力で常にデータをラッチするレベルラッチでのスキャンテストを実現できる。この回路のスキャンテストの動作は、／ＥＮ＝Ｌの時の図４の回路動作と同じである。
【００５９】
また、実施例ではイネーブル付レベルラッチでのスキャンテストを実現するための回路構成及び動作の説明を行ったが、図７の回路のＤ入力部より、イネーブル制御用のトランジスタ２０７１，２０７５，２０８１，２０８２，２０８４，２０８５とインバータ２００２を削除して、図９のような回路にすれば、クロック入力で常にデータをラッチするレベルラッチでのスキャンテストを実現できる。この回路のスキャンテストの動作は、／ＥＮ＝Ｌの時の図７の回路動作と同じである。
【図面の簡単な説明】
【００６０】
【図１】本発明に係る半導体装置の構成図
【図２】本発明に係る制御回路５００の回路図
【図３】本発明に係るロウプリデコーダ４００の回路図
【図４】本発明に係る第１のイネーブル付レベルラッチの回路図
【図５】本発明に係る列選択制御回路６００の回路図
【図６】メインアンプブロック２００の基本構成単位の回路図
【図７】本発明に係る第２のイネーブル付レベルラッチの回路図
【図８】本発明に係る第１のレベルラッチの回路図
【図９】本発明に係る第２のレベルラッチの回路図
【図１０】ＤＲＡＭ９００の通常動作時のリード・ライトタイミングチャート
【図１１】図４の第１のイネーブル付レベルラッチのスキャンテスト時のタイミングチャート
【図１２】図７の第２のイネーブル付レベルラッチのスキャンテスト時のタイミングチャート
【図１３】従来のＤＲＡＭの構成図
【図１４】従来のＤＲＡＭのリード・ライトタイミングチャート
【符号の説明】
【００６１】
１００    メモリセルアレイ
２００    メインアンプブロック
３００    インターフェースブロック
４００    ロウプリデコーダ
４０１〜４０９    行アドレスラッチ
５００    制御回路
６００    列選択制御回路
６０１〜６０４    列アドレスラッチ
７０１〜７０４    行アドレスデコーダ
８００    ロジック部
９００    本発明のＤＲＡＭ
Ｒ１〜Ｒ５    第１〜第５のラッチ手段
【図１】
2004335094.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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