(57)【要約】【課題】所定の機能ブロックに関するタイミング情報を生成するタイミング情報生成装置を得る。【解決手段】論理接続情報５とライブラリ７とを照合して、所定の機能ブロック内に位置し、入力ピンを介してその機能ブロック外のブロック外入力部順序回路との間での情報伝搬に寄与するブロック内入力部順序回路及び出力ピンを介してその機能ブロック外のブロック外出力部順序回路との間での情報伝搬に寄与するブロック内出力部順序回路を特定する入出力情報特定装置２と、タイミング制約情報６に基づいて、入力ピンからブロック内入力部順序回路までの第１の遅延時間及びブロック内出力部順序回路から出力ピンまでの第２の遅延時間を設定する遅延時間設定装置３と、第１及び第２の遅延時間を含んだタイミング情報８を出力するタイミング情報出力装置とを備える。【選択図】        図１
2004326170.tif 000002
【特許請求の範囲】
【請求項１】
所定の機能ブロックのタイミング情報を生成するタイミング情報生成装置において、
上記機能ブロックを構成する回路素子間、回路素子と入力ピンとの間及び回路素子と出力ピンとの間の接続関係が記述された論理接続情報と上記機能ブロックの設計に使用するセルが登録されたライブラリとを照合して、上記機能ブロック内に位置し、上記入力ピンを介して上記機能ブロック外に位置するブロック外入力部順序回路との間での情報伝搬に寄与するブロック内入力部順序回路及び上記出力ピンを介して上記機能ブロック外に位置するブロック外出力部順序回路との間での情報伝搬に寄与するブロック内出力部順序回路を特定する入出力情報特定装置と、
上記機能ブロックに関するタイミング制約が記述されたタイミング制約情報に基づいて、上記入力ピンから上記ブロック内入力部順序回路までの第１の遅延時間及び上記ブロック内出力部順序回路から上記出力ピンまでの第２の遅延時間を設定する遅延時間設定装置と、
上記第１及び第２の遅延時間を含んだタイミング情報を出力するタイミング情報出力装置と
を備えたタイミング情報生成装置。
【請求項２】
遅延時間設定装置は、すべての入力ピン及び出力ピンがちょうどタイミング制約情報に記述された条件を満たすように、第１及び第２の遅延時間を設定することを特徴とする請求項１記載のタイミング情報生成装置。
【請求項３】
遅延時間設定装置は、すべての入力ピン及び出力ピンが一律に同じ余裕時間を持ってタイミング制約情報に記述された条件を満たすように、第１及び第２の遅延時間を設定することを特徴とする請求項１記載のタイミング情報生成装置。
【請求項４】
遅延時間設定装置は、入力ピン及び出力ピン毎に異なる余裕時間を持ってタイミング制約情報に記述された条件を満たすように、第１及び第２の遅延時間を設定することを特徴とする請求項１記載のタイミング情報生成装置。
【請求項５】
すべての入力ピン及び出力ピンが一律に同じ不足時間を持ってタイミング制約情報に記述された条件を満たさないように、第１及び第２の遅延時間を設定することを特徴とする請求項１記載のタイミング情報生成装置。
【請求項６】
入力ピン及び出力ピン毎に異なる不足時間を持ってタイミング制約情報に記述された条件を満たさないように、第１及び第２の遅延時間を設定することを特徴とする請求項１記載のタイミング情報生成装置。
【請求項７】
出力ピンを駆動するセルとして、ライブラリに登録されている所定のセルを指定する駆動セル指定装置を備えたことを特徴とする請求項１記載のタイミング情報生成装置。
【請求項８】
駆動セル指定装置は、出力ピンを駆動するセルとして、すべての出力ピンに対して一律に、同じセルを指定することを特徴とする請求項７記載のタイミング情報生成装置。
【請求項９】
駆動セル指定装置は、出力ピンを駆動するセルとして、出力ピン毎に個別に、所定のセルを指定することを特徴とする請求項７記載のタイミング情報生成装置。
【請求項１０】
入力ピン及び出力ピンの機能ブロック内の負荷容量として、所定の容量を指定する負荷容量指定装置を備えたことを特徴とする請求項７記載のタイミング情報生成装置。
【請求項１１】
負荷容量指定装置は、入力ピン及び出力ピンの機能ブロック内の負荷容量として、すべての入力ピン及び出力ピンに対して一律に、同じ容量を指定することを特徴とする請求項１０記載のタイミング情報生成装置。
【請求項１２】
負荷容量指定装置は、入力ピンの機能ブロック内の負荷容量として、入力ピン毎に個別に、所定の容量を指定することを特徴とする請求項１０記載のタイミング情報生成装置。
【請求項１３】
負荷容量指定装置は、入力ピンの機能ブロック内の負荷容量として、出力ピン毎に個別に、所定の容量を指定することを特徴とする請求項１０記載のタイミング情報生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路を設計する際に行われるタイミング検証に用いられるタイミング情報を生成するタイミング情報生成装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路は、下位の機能ブロックの設計を行い、その結果を用いて上位の機能ブロックの設計を行うことを順次繰り返すボトムアップ設計により設計される場合がある。この場合、下位の機能ブロックの設計後及び上位の機能ブロックの設計後にそれぞれタイミング検証が行われる。上位の機能ブロックのタイミング検証では、下位の機能ブロックのタイミング検証により得られたタイミング情報が用いられる。
【０００３】
なお、本発明に関連する技術として、以下の特許文献１は、ブロックにより階層設計されたハードウェアをブロックごとに最適化する際に、ブロック間にまたがったパスに対して、パスへの制約をブロックごとに適切に分配する制約を生成する論理合成用制約生成処理装置を開示する。
【０００４】
【特許文献１】
特開２０００−２１５２２４号公報
【０００５】
【発明が解決しようとする課題】
半導体集積回路のボトムアップ設計は以上のように行われ、下位の機能ブロックを設計する工程ですべての下位の機能ブロックの設計が完了し、その後のタイミング検証がすべての下位の機能ブロックについて行われることが望ましい。しかし、下位の機能ブロックを設計する工程で一部の下位の機能ブロックの設計が完了せず、その後のタイミング検証がその一部の下位の機能ブロックについて行われない場合がある。この場合、上位の機能ブロックのタイミング検証は、その一部の下位の機能ブロックに関するタイミング情報が得られていないため、その一部の下位の機能ブロックを考慮せずに行なわれる。このため、上位の機能ブロックのタイミング検証が不十分になる場合があるという課題があった。
【０００６】
この発明は上記のような課題を解決するためになされたもので、一部の下位の機能ブロックの設計が完了しておらず、その一部の下位の機能ブロックのタイミング検証が行われていない場合でも、上位の機能ブロックのタイミング検証を十分に行なうことを可能とするために、設計が完了していない機能ブロックに関するタイミング情報を生成するタイミング情報生成装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係るタイミング情報生成装置は、論理接続情報とライブラリとを照合して、所定の機能ブロック内に位置し、入力ピンを介してその機能ブロック外に位置するブロック外入力部順序回路との間での情報伝搬に寄与するブロック内入力部順序回路及び出力ピンを介してその機能ブロック外に位置するブロック外出力部順序回路との間での情報伝搬に寄与するブロック内出力部順序回路を特定する入出力情報特定装置と、タイミング制約情報に基づいて、入力ピンからブロック内入力部順序回路までの第１の遅延時間及びブロック内出力部順序回路から出力ピンまでの第２の遅延時間を設定する遅延時間設定装置と、第１及び第２の遅延時間を含んだタイミング情報を出力するタイミング情報出力装置とを備えたものである。
【０００８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるタイミング情報生成装置を示すブロック図である。
タイミング情報生成装置１は、入出力情報特定装置２と遅延時間設定装置３とタイミング情報出力装置４とを備える。論理接続情報５には、各機能ブロックを構成する回路素子間、回路素子と入力ピンとの間及び回路素子と出力ピンとの間の接続関係が記述されている。タイミング制約情報６には、各機能ブロックに関するタイミング制約として、例えば、クロック信号の周期、クロックスキュー、タイミング検証の例外処理を行うパス（例えば、フォールスパス（ｆａｌｓｅ＿ｐａｔｈ）、ディスエーブルパス（ｄｉｓａｂｌｅ＿ｐａｔｈ）、マルチサイクルパス（ｍｕｌｔｉｃｙｃｌｅ＿ｐａｔｈ））、入力ピンの当該機能ブロック外の負荷容量、入力ピンの当該機能ブロック外の負荷抵抗、入力ピンを駆動するセルまたはその駆動能力、当該機能ブロック外の順序回路から入力ピンまでの遅延時間、出力ピンの当該機能ブロック外の負荷容量、出力ピンの当該機能ブロック外の負荷抵抗、出力ピンから当該機能ブロック外の順序回路までの遅延時間が記述されている。ライブラリ７には、各機能ブロックの設計に使用するセルが登録されている。
【０００９】
入出力情報特定装置２は、論理接続情報５とライブラリ７とを照合して、設計が完了していない機能ブロック内に位置し、入力ピンを介して当該機能ブロック外の順序回路（以下、ブロック外入力部順序回路という）との間での情報伝搬に寄与する順序回路（以下、ブロック内入力部順序回路という）及び出力ピンを介して当該機能ブロック外の順序回路（以下、ブロック外出力部順序回路という）との間での情報伝搬に寄与する順序回路（以下、ブロック内出力部順序回路という）を特定する。ブロック内入力部順序回路は、入力ピンから信号伝搬の方向に進んだときに最初に到達する順序回路であり、ブロック外入力部順序回路は、入力ピンから信号伝搬と逆方向に進んだときに最初に到達する順序回路であり、ブロック内出力部順序回路は、出力ピンから信号伝搬と逆方向に進んだときに最初に到達する順序回路であり、ブロック外出力部順序回路は、出力ピンから信号伝搬の方向に進んだときに最初に到達する順序回路である。
【００１０】
遅延時間設定装置３は、タイミング制約情報６に基づいて、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する。
具体的には、この実施の形態では、すべての入力ピン及び出力ピンがちょうどタイミング制約情報６に記述された条件を満たすように、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する。このため、この実施の形態では、遅延時間設定装置３は、タイミング制約情報６に記述された、ブロック内入力部順序回路に与えられるクロック信号とブロック外入力部順序回路に与えられるクロック信号とからブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１を求め、タイミング制約情報６に記述された、ブロック内出力部順序回路に与えられるクロック信号とブロック外出力部順序回路に与えられるクロック信号とからブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２を求める。そして、タイミング制約情報６に記述された、ブロック外入力部順序回路から入力ピンまでの遅延時間Ｔ３と上述したブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１とを用いて、入力ピンからブロック内入力部順序回路までの遅延時間Ｔ４をＴ１−Ｔ３から求め、タイミング制約情報６に記述された、出力ピンからブロック外出力部順序回路までの遅延時間Ｔ５と上述したブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２とを用いて、ブロック内出力部順序回路から出力ピンまでの遅延時間Ｔ６をＴ２−Ｔ５から求める。
【００１１】
タイミング情報出力装置４は、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を含んだタイミング情報８を出力する。
【００１２】
次に動作について説明する。
図２は図１に示すタイミング情報生成装置の動作を示すフローチャートである。
先ず、入出力情報特定装置２が論理接続情報５を受け取る。そして、論理接続情報５とライブラリ７とを照合し、ブロック外入力部順序回路との間での情報伝搬に寄与するブロック内入力部順序回路及びブロック外出力部順序回路との間での情報伝搬に寄与するブロック内出力部順序回路を特定する（ステップＳＴ１）。
【００１３】
図３は設計が完了していない機能ブロックに関する、論理接続情報とライブラリとの照合結果を表す模式図である。図４は設計が完了していない機能ブロックに関する、論理接続情報とライブラリとの照合結果に基づいて、ブロック内入力部順序回路及びブロック内出力部順序回路を特定した結果を表す模式図である。
例えば、図３に示すように、設計が完了していない機能ブロックに関する、論理接続情報とライブラリとの照合の結果、第１の入力ピン１０１と第１の出力ピン１０２との間に、４つの組合せ回路部１０３〜１０６と３つの順序回路１０７〜１０９とが位置し、第２の入力ピン１１１と第２の出力ピン１１２との間に、４つの組合せ回路部１１３〜１１６と３つの順序回路１１７〜１１９とが位置する場合、図４に示すように、順序回路１０７と順序回路１１７とがブロック内入力部順序回路に特定され、順序回路１０９と順序回路１１９とがブロック内出力部順序回路に特定される。なお、各組合せ回路部１０３〜１０６，１１３〜１１６は、１つの組合せ回路からなる場合もあるし、複数の組合せ回路からなる場合もあるし、組合せ回路が存在しない場合もある。
【００１４】
その後、遅延時間設定装置３が、タイミング制約情報６と入出力情報特定装置２から出力された特定結果とを受け取る。そして、タイミング制約情報６に基づいて、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する（ステップＳＴ２）。
具体的には、この実施の形態では、遅延時間設定装置３が、タイミング制約情報６に記述された、ブロック内入力部順序回路に与えられるクロック信号とブロック外入力部順序回路に与えられるクロック信号とからブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１を求め、タイミング制約情報６に記述された、ブロック内出力部順序回路に与えられるクロック信号とブロック外出力部順序回路に与えられるクロック信号とからブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２を求める。そして、タイミング制約情報６に記述された、ブロック外入力部順序回路から入力ピンまでの遅延時間Ｔ３と上述したブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１とを用いて、入力ピンからブロック内入力部順序回路までの遅延時間Ｔ４をＴ１−Ｔ３から求め、タイミング制約情報６に記述された、出力ピンからブロック外出力部順序回路までの遅延時間Ｔ５と上述したブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２とを用いて、ブロック内出力部順序回路から出力ピンまでの遅延時間Ｔ６をＴ２−Ｔ５から求める。
【００１５】
図５及び図６は実施の形態１のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図であり、タイミング制約情報に基づいて、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する方法を示す。
例えば、図５に示すように、第１及び第２のブロック内入力部順序回路１０７，１１７、第１及び第２のブロック外入力部順序回路１２１，１２３、第１及び第２のブロック内出力部順序回路１０９，１１９、並びに第１及び第２のブロック外出力部順序回路１２２，１２４に与えられるクロック信号（図５では、ＣＬＫと表示）が同じである場合、第１のブロック外入力部順序回路１２１から第１のブロック内入力部順序回路１０７への情報伝搬時間、第１のブロック内出力部順序回路１０９から第１のブロック外出力部順序回路１２２への情報伝搬時間、第２のブロック外入力部順序回路１２３から第２のブロック内入力部順序回路１１７への情報伝搬時間及び第２のブロック内出力部順序回路１１９から第２のブロック外出力部順序回路１２４への情報伝搬時間は、そのクロック信号の周期に一致する。そのクロック信号の周期が１０ｎｓであり、第１のブロック外入力部順序回路１２１から第１の入力ピン１０１までの遅延時間が３ｎｓ、第１の出力ピン１０２から第１のブロック外出力部順序回路１２２までの遅延時間が６ｎｓ、第２のブロック外入力部順序回路１２３から第２の入力ピン１１１までの遅延時間が２．５ｎｓ、第２の出力ピン１１２から第２のブロック外出力部順序回路１２４までの遅延時間が６．５ｎｓである場合、第１の入力ピン１０１から第１のブロック内入力部順序回路１０７までの遅延時間が７ｎｓ（１０ｎｓ−３ｎｓ）、第１のブロック内出力部順序回路１０９から第１の出力ピン１０２までの遅延時間が４ｎｓ（１０ｎｓ−６ｎｓ）、第２の入力ピン１１１から第２のブロック内入力部順序回路１１７までの遅延時間が７．５ｎｓ（１０ｎｓ−２．５ｎｓ）、第２のブロック内出力部順序回路１１９から第２の出力ピン１１２までの遅延時間が３．５ｎｓ（１０ｎｓ−６．５ｎｓ）に設定される。
【００１６】
また、例えば、図６（ａ）に示すように、第１及び第２のブロック内入力部順序回路１０７，１１７並びに第１及び第２のブロック内出力部順序回路１０９，１１９に与えられるクロック信号（図６（ａ）では、ＣＬＫ０と表示）と第１及び第２のブロック外入力部順序回路１２１，１２３並びに第１及び第２のブロック外出力部順序回路１２２，１２４に与えられるクロック信号（図６（ａ）では、ＣＬＫ１と表示）とが、周期が１０ｎｓで同じあるが、タイミングが図６（ｂ）に示すように８ｎｓずれている場合、クロック信号の立ち上がりで情報を授受するとき、第１のブロック外入力部順序回路１２１から第１のブロック内入力部順序回路１０７への情報伝搬時間及び第２のブロック外入力部順序回路１２３から第２のブロック内入力部順序回路１１７への情報伝搬時間は８ｎｓであり、第１のブロック内出力部順序回路１０９から第１のブロック外出力部順序回路１２２への情報伝搬時間及び第２のブロック内出力部順序回路１１９から第２のブロック外出力部順序回路１２４への情報伝搬時間は１２ｎｓである。第１のブロック外入力部順序回路１２１から第１の入力ピン１０１までの遅延時間が３ｎｓ、第１の出力ピン１０２から第１のブロック外出力部順序回路１２２までの遅延時間が６ｎｓ、第２のブロック外入力部順序回路１２３から第２の入力ピン１１１までの遅延時間が２．５ｎｓ、第２の出力ピン１１２から第２のブロック外出力部順序回路１２４までの遅延時間が６．５ｎｓである場合、第１の入力ピン１０１から第１のブロック内入力部順序回路１０７までの遅延時間が５ｎｓ（８ｎｓ−３ｎｓ）、第１のブロック内出力部順序回路１０９から第１の出力ピン１０２までの遅延時間が６ｎｓ（１２ｎｓ−６ｎｓ）、第２の入力ピン１１１から第２のブロック内入力部順序回路１１７までの遅延時間が５．５ｎｓ（８ｎｓ−２．５ｎｓ）、第２のブロック内出力部順序回路１１９から第２の出力ピン１１２までの遅延時間が５．５ｎｓ（１２ｎｓ−６．５ｎｓ）に設定される。
【００１７】
その後、タイミング情報出力装置４が、遅延時間設定装置３から出力された設定結果を受け取る。そして、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を含んだタイミング情報８を出力する（ステップＳＴ３）。
【００１８】
以上のように、この実施の形態１によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定を行い、それらの遅延時間を含んだタイミング情報を生成するので、一部の下位の機能ブロックの設計が完了しておらず、その一部の下位の機能ブロックのタイミング検証が行われていない場合でも、上位の機能ブロックのタイミング検証を十分に行なうことができる。
【００１９】
実施の形態２．
この実施の形態では、すべての入力ピン及び出力ピンが一律に同じ余裕時間を持ってタイミング制約情報６に記述された条件を満たすように、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する。
【００２０】
具体的には、この実施の形態では、遅延時間設定装置３は、タイミング制約情報６に記述された、ブロック内入力部順序回路に与えられるクロック信号とブロック外入力部順序回路に与えられるクロック信号とからブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１を求め、タイミング制約情報６に記述された、ブロック内出力部順序回路に与えられるクロック信号とブロック外出力部順序回路に与えられるクロック信号とからブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２を求める。そして、すべての入力ピン及び出力ピンに対する余裕時間が一律にｔ１に規定されている場合、タイミング制約情報６に記述された、ブロック外入力部順序回路から入力ピンまでの遅延時間Ｔ３と上述したブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１とを用いて、入力ピンからブロック内入力部順序回路までの遅延時間Ｔ４をＴ１−Ｔ３−ｔ１から求め、タイミング制約情報６に記述された、出力ピンからブロック外出力部順序回路までの遅延時間Ｔ５と上述したブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２とを用いて、ブロック内出力部順序回路から出力ピンまでの遅延時間Ｔ６をＴ２−Ｔ５−ｔ１から求める。
【００２１】
入力ピン及び出力ピンに対する余裕時間は、例えば、▲１▼タイミング制約情報６に記述されたクロック信号の周期、▲２▼タイミング情報６に記述された遅延時間、▲３▼使用するプロセス条件に基づいて、遅延時間設定装置３により一律に規定される。入力ピン及び出力ピンに対する余裕時間は、ユーザが経験により一律に決定する場合もある。ユーザが決定する場合には、遅延時間設定装置３は、図示しない入力手段を介してユーザにより入力された情報に従って入力ピン及び出力ピンに対する余裕時間を規定する。
【００２２】
図７は実施の形態２のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
例えば、図７に示すように、第１及び第２のブロック内入力部順序回路１０７，１１７、第１及び第２のブロック外入力部順序回路１２１，１２３、第１及び第２のブロック内出力部順序回路１０９，１１９、並びに第１及び第２のブロック外出力部順序回路１２２，１２４に与えられるクロック信号（図７では、ＣＬＫと表示）が同じであり、その周期が１０ｎｓである場合、第１のブロック外入力部順序回路１２１から第１の入力ピン１０１までの遅延時間が３ｎｓ、第１の出力ピン１０２から第１のブロック外出力部順序回路１２２までの遅延時間が６ｎｓ、第２のブロック外入力部順序回路１２３から第２の入力ピン１１１までの遅延時間が２．５ｎｓ、第２の出力ピン１１２から第２のブロック外出力部順序回路１２４までの遅延時間が６．５ｎｓであり、すべての入力ピン及び出力ピンに対する余裕時間が０．５ｎｓであるとき、第１の入力ピン１０１から第１のブロック内入力部順序回路１０７までの遅延時間が６．５ｎｓ（１０ｎｓ−３ｎｓ−０．５ｎｓ）、第１のブロック内出力部順序回路１０９から第１の出力ピン１０２までの遅延時間が３．５ｎｓ（１０ｎｓ−６ｎｓ−０．５ｎｓ）、第２の入力ピン１１１から第２のブロック内入力部順序回路１１７までの遅延時間が７ｎｓ（１０ｎｓ−２．５ｎｓ−０．５ｎｓ）、第２のブロック内出力部順序回路１１９から第２の出力ピン１１２までの遅延時間が３ｎｓ（１０ｎｓ−６．５ｎｓ−０．５ｎｓ）に設定される。
【００２３】
以上のように、この実施の形態２によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定を行い、それらの遅延時間を含んだタイミング情報を生成するので、実施の形態１と同様の効果が得られる。
【００２４】
実施の形態３．
この実施の形態では、入力ピン及び出力ピン毎に異なる余裕時間を持ってタイミング制約情報６に記述された条件を満たすように、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する。
【００２５】
具体的には、この実施の形態では、遅延時間設定装置３は、タイミング制約情報６に記述された、ブロック内入力部順序回路に与えられるクロック信号とブロック外入力部順序回路に与えられるクロック信号とからブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１を求め、ブロック内出力部順序回路に与えられるクロック信号とブロック外出力部順序回路に与えられるクロック信号とからブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２を求める。そして、入力ピンに対する余裕時間がｔ２であり、出力ピンに対する余裕時間がｔ３である場合、タイミング制約情報６に記述された、ブロック外入力部順序回路から入力ピンまでの遅延時間Ｔ３と上述したブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１とを用いて、入力ピンからブロック内入力部順序回路までの遅延時間Ｔ４をＴ１−Ｔ３−ｔ２から求め、タイミング制約情報６に記述された、出力ピンからブロック外出力部順序回路までの遅延時間Ｔ５と上述したブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２とを用いて、ブロック内出力部順序回路から出力ピンまでの遅延時間Ｔ６をＴ２−Ｔ５−ｔ３から求める。
【００２６】
入力ピン及び出力ピンに対する余裕時間は、例えば、▲１▼タイミング制約情報６に記述されたクロック信号の周期、▲２▼タイミング情報６に記述された遅延時間、▲３▼使用するプロセス条件に基づいて、遅延時間設定装置３により個別に規定される。入力ピン及び出力ピンに対する余裕時間は、ユーザが経験により個別に決定する場合もある。ユーザが決定する場合には、遅延時間設定装置３は、図示しない入力手段を介してユーザにより入力された情報に従って入力ピン及び出力ピンに対する余裕時間を規定する。
【００２７】
図８は実施の形態３のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
例えば、図８に示すように、第１及び第２のブロック内入力部順序回路１０７，１１７、第１及び第２のブロック外入力部順序回路１２１，１２３、第１及び第２のブロック内出力部順序回路１０９，１１９、並びに第１及び第２のブロック外出力部順序回路１２２，１２４に与えられるクロック信号（図８では、ＣＬＫと表示）が同じであり、その周期が１０ｎｓである場合、第１のブロック外入力部順序回路１２１から第１の入力ピン１０１までの遅延時間が３ｎｓ、第１の出力ピン１０２から第１のブロック外出力部順序回路１２２までの遅延時間が６ｎｓ、第２のブロック外入力部順序回路１２３から第２の入力ピン１１１までの遅延時間が２．５ｎｓ、第２の出力ピン１１２から第２のブロック外出力部順序回路１２４までの遅延時間が６．５ｎｓであり、第１の入力ピン１０１に対する余裕時間が０．５ｎｓ、第１の出力ピン１０２に対する余裕時間が０．３ｎｓ、第２の入力ピン１１１に対する余裕時間が０．４ｎｓ、第２の出力ピン１１２に対する余裕時間が０．２ｎｓであるとき、第１の入力ピン１０１から第１のブロック内入力部順序回路１０７までの遅延時間が６．５ｎｓ（１０ｎｓ−３ｎｓ−０．５ｎｓ）、第１のブロック内出力部順序回路１０９から第１の出力ピン１０２までの遅延時間が３．７ｎｓ（１０ｎｓ−６ｎｓ−０．３ｎｓ）、第２の入力ピン１１１から第２のブロック内入力部順序回路１１７までの遅延時間が７．１ｎｓ（１０ｎｓ−２．５ｎｓ−０．４ｎｓ）、第２のブロック内出力部順序回路１１９から第２の出力ピン１１２までの遅延時間が３．３ｎｓ（１０ｎｓ−６．５ｎｓ−０．２ｎｓ）に設定される。
【００２８】
以上のように、この実施の形態３によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定を行い、それらの遅延時間を含んだタイミング情報を生成するので、実施の形態１と同様の効果が得られる。
【００２９】
実施の形態４．
この実施の形態では、すべての入力ピン及び出力ピンが一律に同じ不足時間を持ってタイミング制約情報６に記述された条件を満たさないように、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する。
【００３０】
具体的には、この実施の形態では、遅延時間設定装置３は、タイミング制約情報６に記述された、ブロック内入力部順序回路に与えられるクロック信号とブロック外入力部順序回路に与えられるクロック信号とからブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１を求め、タイミング制約情報６に記述された、ブロック内出力部順序回路に与えられるクロック信号とブロック外出力部順序回路に与えられるクロック信号とからブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２を求める。そして、すべての入力ピン及び出力ピンに対する不足時間が一律にｔ４に規定されている場合、タイミング制約情報６に記述された、ブロック外入力部順序回路から入力ピンまでの遅延時間Ｔ３と上述したブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１とを用いて、入力ピンからブロック内入力部順序回路までの遅延時間Ｔ４をＴ１−Ｔ３＋ｔ４から求め、タイミング制約情報６に記述された、出力ピンからブロック外出力部順序回路までの遅延時間Ｔ５と上述したブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２とを用いて、ブロック内出力部順序回路から出力ピンまでの遅延時間Ｔ６をＴ２−Ｔ５＋ｔ４から求める。
【００３１】
入力ピン及び出力ピンに対する不足時間は、例えば、▲１▼タイミング制約情報６に記述されたクロック信号の周期、▲２▼タイミング情報６に記述された遅延時間、▲３▼使用するプロセス条件に基づいて、遅延時間設定装置３により一律に規定される。入力ピン及び出力ピンに対する不足時間は、ユーザが経験により一律に決定する場合もある。ユーザが決定する場合には、遅延時間設定装置３は、図示しない入力手段を介してユーザにより入力された情報に従って入力ピン及び出力ピンに対する不足時間を規定する。
【００３２】
図９は実施の形態４のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
例えば、図９に示すように、第１及び第２のブロック内入力部順序回路１０７，１１７、第１及び第２のブロック外入力部順序回路１２１，１２３、第１及び第２のブロック内出力部順序回路１０９，１１９、並びに第１及び第２のブロック外出力部順序回路１２２，１２４に与えられるクロック信号（図９では、ＣＬＫと表示）が同じであり、その周期が１０ｎｓである場合、第１のブロック外入力部順序回路１２１から第１の入力ピン１０１までの遅延時間が３ｎｓ、第１の出力ピン１０２から第１のブロック外出力部順序回路１２２までの遅延時間が６ｎｓ、第２のブロック外入力部順序回路１２３から第２の入力ピン１１１までの遅延時間が２．５ｎｓ、第２の出力ピン１１２から第２のブロック外出力部順序回路１２４までの遅延時間が６．５ｎｓであり、すべての入力ピン及び出力ピンに対する不足時間が０．５ｎｓであるとき、第１の入力ピン１０１から第１のブロック内入力部順序回路１０７までの遅延時間が７．５ｎｓ（１０ｎｓ−３ｎｓ＋０．５ｎｓ）、第１のブロック内出力部順序回路１０９から第１の出力ピン１０２までの遅延時間が４．５ｎｓ（１０ｎｓ−６ｎｓ＋０．５ｎｓ）、第２の入力ピン１１１から第２のブロック内入力部順序回路１１７までの遅延時間が８ｎｓ（１０ｎｓ−２．５ｎｓ＋０．５ｎｓ）、第２のブロック内出力部順序回路１１９から第２の出力ピン１１２までの遅延時間が４ｎｓ（１０ｎｓ−６．５ｎｓ＋０．５ｎｓ）に設定される。
【００３３】
以上のように、この実施の形態４によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定を行い、それらの遅延時間を含んだタイミング情報を生成するので、実施の形態１と同様の効果が得られる。
【００３４】
実施の形態５．
この実施の形態では、入力ピン及び出力ピン毎に異なる不足時間を持ってタイミング制約情報６に記述された条件を満たさないように、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する。
【００３５】
具体的には、この実施の形態では、遅延時間設定装置３は、タイミング制約情報６に記述された、ブロック内入力部順序回路に与えられるクロック信号とブロック外入力部順序回路に与えられるクロック信号とからブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１を求め、タイミング制約情報６に記述された、ブロック内出力部順序回路に与えられるクロック信号とブロック外出力部順序回路に与えられるクロック信号とからブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２を求める。そして、入力ピンに対する余裕時間がｔ５であり、出力ピンに対する余裕時間がｔ６である場合、タイミング制約情報６に記述された、ブロック外入力部順序回路から入力ピンまでの遅延時間Ｔ３と上述したブロック外入力部順序回路からブロック内入力部順序回路への情報伝搬時間Ｔ１とを用いて、入力ピンからブロック内入力部順序回路までの遅延時間Ｔ４をＴ１−Ｔ３＋ｔ５から求め、タイミング制約情報６に記述された、出力ピンからブロック外出力部順序回路までの遅延時間Ｔ５と上述したブロック内出力部順序回路からブロック外出力部順序回路への情報伝搬時間Ｔ２とを用いて、ブロック内出力部順序回路から出力ピンまでの遅延時間Ｔ６をＴ２−Ｔ５＋ｔ６から求める。
【００３６】
入力ピン及び出力ピンに対する不足時間は、例えば、▲１▼タイミング制約情報６に記述されたクロック信号の周期、▲２▼タイミング情報６に記述された遅延時間、▲３▼使用するプロセス条件に基づいて、遅延時間設定装置３により個別に規定される。入力ピン及び出力ピンに対する不足時間は、ユーザが経験により個別に決定する場合もある。ユーザが決定する場合には、遅延時間設定装置３は、図示しない入力手段を介してユーザにより入力された情報に従って入力ピン及び出力ピンに対する余裕時間を規定する。
【００３７】
図１０は実施の形態５のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
例えば、図１０に示すように、第１及び第２のブロック内入力部順序回路１０７，１１７、第１及び第２のブロック外入力部順序回路１２１，１２３、第１及び第２のブロック内出力部順序回路１０９，１１９、並びに第１及び第２のブロック外出力部順序回路１２２，１２４に与えられるクロック信号（図１０では、ＣＬＫと表示）が同じであり、その周期が１０ｎｓである場合、第１のブロック外入力部順序回路１２１から第１の入力ピン１０１までの遅延時間が３ｎｓ、第１の出力ピン１０２から第１のブロック外出力部順序回路１２２までの遅延時間が６ｎｓ、第２のブロック外入力部順序回路１２３から第２の入力ピン１１１までの遅延時間が２．５ｎｓ、第２の出力ピン１１２から第２のブロック外出力部順序回路１２４までの遅延時間が６．５ｎｓであり、第１の入力ピン１０１に対する不足時間が０．５ｎｓ、第１の出力ピン１０２に対する不足時間が０．３ｎｓ、第２の入力ピン１１１に対する不足時間が０．４ｎｓ、第２の出力ピン１１２に対する不足時間が０．２ｎｓであるとき、第１の入力ピン１０１から第１のブロック内入力部順序回路１０７までの遅延時間が７．５ｎｓ（１０ｎｓ−３ｎｓ＋０．５ｎｓ）、第１のブロック内出力部順序回路１０９から第１の出力ピン１０２までの遅延時間が４．３ｎｓ（１０ｎｓ−６ｎｓ＋０．３ｎｓ）、第２の入力ピン１１１から第２のブロック内入力部順序回路１１７までの遅延時間が７．９ｎｓ（１０ｎｓ−２．５ｎｓ＋０．４ｎｓ）、第２のブロック内出力部順序回路１１９から第２の出力ピン１１２までの遅延時間が３．７ｎｓ（１０ｎｓ−６．５ｎｓ＋０．２ｎｓ）に設定される。
【００３８】
以上のように、この実施の形態５によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定を行い、それらの遅延時間を含んだタイミング情報を生成するので、実施の形態１と同様の効果が得られる。
【００３９】
実施の形態６．
この実施の形態は、実施の形態１から実施の形態５を組み合わせた例である。すなわち、ある入力ピン及び出力ピンに対しては、実施の形態１の場合のように、ちょうどタイミング制約情報６に記述された条件を満たすように遅延時間を設定し、別の入力ピン及び出力ピンに対しては、実施の形態２の場合のように、一律に同じ余裕時間を持ってタイミング制約情報６に記述された条件を満たすように遅延時間を設定し、また別の入力ピン及び出力ピンに対しては、実施の形態３の場合のように、入力ピン及び出力ピン毎に異なる余裕時間を持ってタイミング制約情報に記述された条件を満たすように遅延時間を設定し、また別の入力ピン及び出力ピンに対しては、実施の形態４の場合のように、一律に同じ不足時間を持ってタイミング制約情報６に記述された条件を満たさないように遅延時間を設定し、また別の入力ピン及び出力ピンに対しては、実施の形態５の場合のように、入力ピン及び出力ピン毎に異なる余裕時間を持ってタイミング制約情報に記述された条件を満たさないように遅延時間を設定する。
このような場合でも、実施の形態１と同様の効果が得られる。
【００４０】
実施の形態７．
図１１はこの発明の実施の形態７によるタイミング情報生成装置を示すブロック図である。
タイミング情報生成装置１１は、入出力情報特定装置２と遅延時間設定装置３と駆動セル指定装置１２とタイミング情報出力装置１３とを備える。
入出力情報特定装置２及び遅延時間設定装置３の構成及び動作は実施の形態１の場合と同様である。
【００４１】
駆動セル指定装置１２は、論理接続情報５から設計が完了していない機能ブロックの出力ピンを特定し、その出力ピンを駆動するセルとして、ライブラリ７に登録されている所定のセルを指定する。
具体的には、この実施の形態では、駆動セル指定装置１２は、論理接続情報５から設計が完了していない機能ブロックの出力ピンを特定し、その出力ピンを駆動するセルとして、すべての出力ピンに対して一律に、ライブラリ７に登録されている同じセルを指定する。
【００４２】
駆動セル指定装置１２は、例えば、ライブラリ７に登録されている平均的なセルや使用頻度の高いセルを、すべての出力ピンに対して一律に指定する。出力ピンを駆動するセルは、ユーザが経験により一律に決定する場合もある。ユーザが決定する場合には、駆動セル指定装置１２は、図示しない入力手段を介してユーザにより入力された情報に従って出力ピンを駆動するセルを指定する。
【００４３】
タイミング情報出力装置１３は、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間、並びに出力ピンを駆動するセルに関する情報を含んだタイミング情報１４を出力する。
【００４４】
次に動作について説明する。
図１２は図１１に示すタイミング情報生成装置の動作を示すフローチャートである。
先ず、入出力情報特定装置２が論理接続情報５を受け取る。そして、論理接続情報５とライブラリ７とを照合し、ブロック外入力部順序回路との間での情報伝搬に寄与するブロック内入力部順序回路及びブロック外出力部順序回路との間での情報伝搬に寄与するブロック内出力部順序回路を特定する（ステップＳＴ１１）。
【００４５】
その後、遅延時間設定装置３が、タイミング制約情報６と入出力情報特定装置２から出力された特定結果を受け取る。そして、タイミング制約情報６に基づいて、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する（ステップＳＴ１２）。
【００４６】
その後、駆動セル指定装置１２が論理接続情報５を受け取る。そして、論理接続情報５から設計が完了していない機能ブロックの出力ピンを特定し、その出力ピンを駆動するセルとして、ライブラリ７に登録されている所定のセルを指定する（ステップＳＴ１３）。
具体的には、この実施の形態では、駆動セル指定装置１２が、論理接続情報５から設計が完了していない機能ブロックの出力ピンを特定し、その出力ピンを駆動するセルとして、すべての出力ピンに対して一律に、ライブラリ７に登録されている同じセルを指定する。
【００４７】
例えば、図３に示すように、設計が完了していない機能ブロックが表される場合、１０２及び１１２が出力ピンとして特定され、組合せ回路部１０６内の第１の出力ピン１０２を駆動する組合せ回路及び組合せ回路部１１６内の第２の出力ピン１１２を駆動する組合せ回路に、ライブラリ７に登録されている平均的なセルや使用頻度の高いセルが当てはめられる。
【００４８】
その後、タイミング情報出力装置１３が、遅延時間設定装置３から出力された設定結果及び駆動セル指定装置１２から出力された指定結果を受け取る。そして、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間、並びに出力ピンを駆動するセルに関する情報を含んだタイミング情報１４を出力する（ステップＳＴ１４）。
【００４９】
以上のように、この実施の形態７によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定、並びに出力ピンを駆動するセルの指定を行い、それらの遅延時間及び出力ピンを駆動するセルに関する情報を含んだタイミング情報を生成するので、一部の下位の機能ブロックの設計が完了しておらず、その一部の下位の機能ブロックのタイミング検証が行われていない場合でも、上位の機能ブロックのタイミング検証を十分に行なうことができる。
【００５０】
なお、設計が完了していない下位の機能ブロックの出力ピンを駆動するセルが決まれば、上位の機能ブロックのタイミング検証において、その出力ピンから上位の機能ブロックの順序回路までの遅延時間を精度よく計算することができる。その結果、下位の機能ブロックの順序回路から上位の機能ブロックの順序回路までの遅延時間が精度よく決まる。
【００５１】
実施の形態８．
この実施の形態では、出力ピン毎に個別に、出力ピンを駆動するセルを指定する。
具体的には、この実施の形態では、駆動セル指定装置１２は、論理接続情報５から設計が完了していない機能ブロックの出力ピンを特定し、その出力ピンを駆動するセルとして、出力ピン毎に個別に、ライブラリ７に登録されている所定のセルを指定する。
【００５２】
駆動セル指定装置１２は、例えば、タイミング制約情報６に記述された出力ピンの当該機能ブロック外の負荷容量や負荷抵抗に基づいた所定のセルを、出力ピン毎に個別に指定する。負荷容量や負荷抵抗が大きい場合には、駆動能力の大きいセルを指定する。出力ピンを駆動するセルは、ユーザが経験により個別に決定する場合もある。ユーザが決定する場合には、駆動セル指定装置１２は、図示しない入力手段を介してユーザにより入力された情報に従って出力ピンを駆動するセルを指定する。
【００５３】
例えば、図３に示すように、設計が完了していない機能ブロックが表される場合、１０２及び１１２が出力ピンとして特定され、組合せ回路部１０６内の第１の出力ピン１０２を駆動する組合せ回路に、第１の出力ピン１０２の当該機能ブロック外の負荷容量や負荷抵抗に基づいたセルが当てはめられ、組合せ回路部１１６内の第２の出力ピン１１２を駆動する組合せ回路に、第２の出力ピン１１２の当該機能ブロック外の負荷容量や負荷抵抗に基づいたセルが当てはめらる。
【００５４】
以上のように、この実施の形態８によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定、並びに出力ピンを駆動するセルの指定を行い、それらの遅延時間及び出力ピンを駆動するセルに関する情報を含んだタイミング情報を生成するので、実施の形態７と同様の効果が得られる。
【００５５】
実施の形態９．
この実施の形態は、実施の形態７と実施の形態８とを組み合わせた例である。すなわち、ある出力ピンに対しては、実施の形態７の場合のように、すべての出力ピンに対して一律に出力ピンを駆動するセルを指定し、別の出力ピンに対しては、実施の形態８の場合のように、出力ピン毎に個別に出力ピンを駆動するセルを指定する。
このような場合でも、実施の形態７と同様の効果が得られる。
【００５６】
実施の形態１０．
図１３はこの発明の実施の形態１０によるタイミング情報生成装置を示すブロック図である。
タイミング情報生成装置２１は、入出力情報特定装置２と遅延時間設定装置３と駆動セル指定装置１２と負荷容量指定装置２２とタイミング情報出力装置２３とを備える。
入出力情報特定装置２及び遅延時間設定装置３の構成及び動作は実施の形態１の場合と同様である。
駆動セル指定装置１２の構成及び動作は実施の形態７の場合と同様である。
【００５７】
負荷容量指定装置２２は、論理接続情報５から設計が完了していない機能ブロックの入力ピン及び出力ピンを特定し、その入力ピン及び出力ピンの当該機能ブロック内の負荷容量として、所定の容量を指定する。
具体的には、この実施の形態では、負荷容量指定装置２２は、論理接続情報５から設計が完了していない機能ブロックの入力ピン及び出力ピンを特定し、その入力ピン及び出力ピンの当該機能ブロック内の負荷容量として、すべての入力ピン及び出力ピンに対して一律に、同じ容量を指定する。
【００５８】
負荷容量指定装置２２は、例えば、▲１▼１本のネットにぶらさがる平均的なセル数、▲２▼１個のセルの平均的な入力ピン容量、▲３▼１本のネットの平均的な配線容量、▲４▼タイミングマージンなどに基づいた容量を、すべての入力ピン及び出力ピンに対して一律に指定する。１本のネットにぶらさがる平均的なセル数や１個のセルの平均的な入力ピン容量や１本のネットの平均的な配線容量やタイミングマージンがが大きい場合には、大きな容量を指定する。入力ピン及び出力ピンの当該機能ブロック内の負荷容量は、ユーザが経験により一律に決定する場合もある。ユーザが決定する場合には、負荷容量指定装置２２は、図示しない入力手段を介してユーザにより入力された情報に従って入力ピン及び出力ピンの当該機能ブロック内の負荷容量を指定する。
【００５９】
タイミング情報出力装置２３は、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間、出力ピンを駆動するセルに関する情報、並びに入力ピン及び出力ピンの負荷容量に関する情報を含んだタイミング情報２４を出力する。
【００６０】
次に動作について説明する。
図１４は図１３に示すタイミング情報生成装置の動作を示すフローチャートである。
先ず、入出力情報特定装置２が論理接続情報５を受け取る。そして、論理接続情報５とライブラリ７とを照合し、ブロック外入力部順序回路との間での情報伝搬に寄与するブロック内入力部順序回路及びブロック外出力部順序回路との間での情報伝搬に寄与するブロック内出力部順序回路を特定する（ステップＳＴ２１）。
【００６１】
その後、遅延時間設定装置３が、タイミング制約情報６と入出力情報特定装置２から出力された特定結果を受け取る。そして、タイミング制約情報６に基づいて、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する（ステップＳＴ２２）。
【００６２】
その後、駆動セル指定装置１２が論理接続情報５を受け取る。そして、論理接続情報５から設計が完了していない機能ブロックの出力ピンを特定し、その出力ピンを駆動するセルとして、ライブラリ７に登録されている所定のセルを指定する（ステップＳＴ２３）。
【００６３】
その後、負荷容量指定装置２２が論理接続情報５を受け取る。そして、論理接続情報５から設計が完了していない機能ブロックの入力ピン及び出力ピンを特定し、その入力ピン及び出力ピンの当該機能ブロック内の負荷容量として、所定の容量を指定する（ステップＳＴ２４）。
具体的には、この実施の形態では、負荷容量指定装置２２が、論理接続情報５から設計が完了していない機能ブロックの入力ピン及び出力ピンを特定し、その入力ピン及び出力ピンの当該機能ブロック内の負荷容量として、すべての入力ピン及び出力ピンに対して一律に、同じ容量を指定する。
【００６４】
図１５はタイミング情報生成装置を構成する負荷容量指定装置の動作説明に用いる模式図である。
例えば、図３に示すように、設計が完了していない機能ブロックが表される場合、１０１及び１１１が入力ピン、１０２及び１１２が出力ピンとして特定され、図１５に示すように、第１及び第２の入力ピン１０１，１１１並びに第１及び第２の出力ピン１０２，１１２の当該機能ブロック内の負荷容量１３１〜１３４に、１本のネットにぶらさがる平均的なセル数に基づいた容量が当てはめられる。
【００６５】
その後、タイミング情報出力装置１３が、遅延時間設定装置３から出力された設定結果、駆動セル指定装置１２から出力された指定結果及び負荷容量指定装置２２から出力された指定結果を受け取る。そして、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間、出力ピンを駆動するセルに関する情報、並びに入力ピン及び出力ピンの負荷容量に関する情報を含んだタイミング情報を出力する（ステップＳＴ２６）。
【００６６】
以上のように、この実施の形態１０によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定、出力ピンを駆動するセルの指定、並びに入力ピン及び出力ピンの当該機能ブロック内の負荷容量の指定を行い、それらの遅延時間、出力ピンを駆動するセルに関する情報、並びに入力ピン及び出力ピンの負荷容量に関する情報を含んだタイミング情報を生成するので、一部の下位の機能ブロックの設計が完了しておらず、その一部の下位の機能ブロックのタイミング検証が行われていない場合でも、上位の機能ブロックのタイミング検証を十分に行なうことができる。
【００６７】
なお、設計が完了していない下位の機能ブロックの入力ピンの当該機能ブロック内の負荷容量が決まれば、上位の機能ブロックのタイミング検証において、上位の機能ブロックの順序回路とその入力ピンまでの遅延時間を精度よく計算することができる。その結果、上位の機能ブロックの順序回路から下位の機能ブロックの順序回路までの遅延時間が精度よく決まる。また、設計が完了していない下位の機能ブロックの出力ピンを駆動するセルとその出力ピンの当該機能ブロック内の負荷容量が決まれば、上位の機能ブロックのタイミング検証において、その出力ピンから上位の機能ブロックの順序回路までの遅延時間を精度よく計算することができる。その結果、下位の機能ブロックの順序回路から上位の機能ブロックの順序回路までの遅延時間が精度よく決まる。
【００６８】
実施の形態１１．
この実施の形態では、入力ピンに対して、入力ピン毎に個別に、負荷容量を指定する。
具体的には、この実施の形態では、負荷容量指定装置２２は、論理接続情報５から設計が完了していない機能ブロックの入力ピン及び出力ピンを特定し、その入力ピンの当該機能ブロック内の負荷容量として、入力ピン毎に個別に、所定の容量を指定する。
【００６９】
負荷容量指定装置２２は、例えば、タイミング制約情報６に記述された入力ピンを駆動するセルの駆動能力などに基づいた容量を、入力ピン毎に個別に指定する。入力ピンを駆動するセルの駆動能力が大きければ、大きな容量を指定する。入力ピンの当該機能ブロック内の負荷容量は、ユーザが経験により個別に決定する場合もある。ユーザが決定する場合には、負荷容量指定装置２２は、図示しない入力手段を介してユーザにより入力された情報に従って入力ピンの当該機能ブロック内の負荷容量を指定する。
【００７０】
例えば、図３に示すように、設計が完了していない機能ブロックが表される場合、１０１及び１１１が入力ピン、１０２及び１１２が出力ピンとして特定され、図１５に示すように、第１の入力ピン１０１の当該機能ブロック内の負荷容量１３１に、第１の入力ピン１０１を駆動するセルの駆動能力に基づいた容量が当てはめられ、第２の入力ピン１１１の当該機能ブロック内の負荷容量１３３に、第２の入力ピン１１１を駆動するセルの駆動能力に基づいた容量が当てはめられる。
【００７１】
出力ピンの当該機能ブロック内の負荷容量には、実施の形態１０の場合と同様に、すべての出力ピンに対して一律に、同じ容量が指定される。
【００７２】
以上のように、この実施の形態１１によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定、出力ピンを駆動するセルの指定、並びに入力ピン及び出力ピンの当該機能ブロック内の負荷容量の指定を行い、それらの遅延時間、出力ピンを駆動するセルに関する情報、並びに入力ピン及び出力ピンの負荷容量に関する情報を含んだタイミング情報を生成するので、実施の形態１０の場合と同様の効果が得られる。
【００７３】
実施の形態１２．
この実施の形態では、出力ピンに対して、出力ピン毎に個別に、負荷容量を指定する。
具体的には、この実施の形態では、負荷容量指定装置２２は、論理接続情報５から設計が完了していない機能ブロックの入力ピン及び出力ピンを特定し、その出力ピンの当該機能ブロック内の負荷容量として、出力ピン毎に個別に、所定の容量を指定する。
【００７４】
負荷容量指定装置２２は、例えば、タイミング制約情報６に記述された出力ピンの当該機能ブロック外の負荷容量及び負荷抵抗から期待される出力ピンを駆動するセルの駆動能力に基づいた容量を、出力ピン毎に個別に指定する。期待される出力ピンを駆動するセルの駆動能力が大きければ、大きな容量を指定する。出力ピンの当該機能ブロック内の負荷容量は、ユーザが経験により個別に決定する場合もある。ユーザが決定する場合には、負荷容量指定装置２２は、図示しない入力手段によりユーザにより入力された情報に従って出力ピンの当該機能ブロック内の負荷容量を指定する。
【００７５】
例えば、図３に示すように、設計が完了していない機能ブロックが表される場合、１０１及び１１１が入力ピン、１０２及び１１２が出力ピンとして特定され、図１５に示すように、第１の出力ピン１０２の当該機能ブロック内の負荷容量１３２に、期待される第１の出力ピン１０１を駆動するセルの駆動能力に基づいた容量が当てはめられ、第２の出力ピン１１２の当該機能ブロック内の負荷容量１３４に、期待される第２の入力ピン１１２を駆動するセルの駆動能力に基づいた容量が当てはめられる。
【００７６】
入力ピンの当該機能ブロック内の負荷容量には、実施の形態１０の場合と同様に、すべての入力ピンに対して一律に、同じ容量が指定される。
【００７７】
以上のように、この実施の形態１２によれば、設計が完了していない機能ブロックにおける、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間の設定、出力ピンを駆動するセルの指定、並びに入力ピン及び出力ピンの当該機能ブロック内の負荷容量の指定を行い、それらの遅延時間、出力ピンを駆動するセルに関する情報、並びに入力ピン及び出力ピンの負荷容量に関する情報を含んだタイミング情報を生成するので、実施の形態１０の場合と同様の効果が得られる。
【００７８】
実施の形態１３．
この実施の形態は、実施の形態１０から実施の形態１２を組み合わせた例である。すなわち、ある入力ピン及び出力ピンに対しては、実施の形態１０の場合のように、すべての入力ピン及び出力ピンに対して一律に同じ負荷容量を指定し、別の入力ピンに対しては、実施の形態１１の場合のように、入力ピン毎に個別に負荷容量を指定し、別の出力ピンに対しては、実施の形態１２の場合のように、出力ピン毎に個別に負荷容量を指定する。
このような場合でも、実施の形態１０と同様の効果が得られる。
【００７９】
なお、上述した実施の形態１〜６では、同じ周期のクロック信号を用いる場合について説明したが、異なる周期のクロック信号を用いる場合も同様にして、入力ピンからブロック内入力部順序回路までの遅延時間及びブロック内出力部順序回路から出力ピンまでの遅延時間を設定する。
また、上述した実施の形態７〜９では、出力ピンを駆動するセルが組合せ回路である場合について説明したが、出力ピンを駆動するセルが順序回路である場合でも同様にして、出力ピンを駆動するセルを指定する。
上述した各実施の形態のタイミング情報生成装置は、論理設計時、フロアプラン時、レイアウト設計時のそれぞれのタイミング検証実施時に使用される。
【００８０】
【発明の効果】
以上のように、この発明によれば、論理接続情報とライブラリとを照合して、所定の機能ブロック内に位置し、入力ピンを介してその機能ブロック外に位置するブロック外入力部順序回路との間での情報伝搬に寄与するブロック内入力部順序回路及び出力ピンを介してその機能ブロック外に位置するブロック外出力部順序回路との間での情報伝搬に寄与するブロック内出力部順序回路を特定する入出力情報特定装置と、タイミング制約情報に基づいて、入力ピンからブロック内入力部順序回路までの第１の遅延時間及びブロック内出力部順序回路から出力ピンまでの第２の遅延時間を設定する遅延時間設定装置と、第１及び第２の遅延時間を含んだタイミング情報を出力するタイミング情報出力装置とを備えるようにタイミング情報生成装置を構成したので、一部の下位の機能ブロックの設計が完了しておらず、その一部の下位の機能ブロックのタイミング検証が行われていない場合でも、上位の機能ブロックのタイミング検証を十分に行なうことを可能とするタイミング情報生成装置が得られるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるタイミング情報生成装置を示すブロック図である。
【図２】図１に示すタイミング情報生成装置の動作を示すフローチャートである。
【図３】設計が完了していない機能ブロックに関する、論理接続情報とライブラリとの照合結果を表す模式図である。
【図４】設計が完了していない機能ブロックに関する、論理接続情報とライブラリとの照合結果に基づいて、ブロック内入力部順序回路及びブロック内出力部順序回路を特定した結果を表す模式図である。
【図５】この発明の実施の形態１によるタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
【図６】実施の形態１のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
【図７】実施の形態２のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
【図８】実施の形態３のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
【図９】実施の形態４のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
【図１０】実施の形態５のタイミング情報生成装置を構成する遅延時間設定装置の動作説明に用いる模式図である。
【図１１】この発明の実施の形態７によるタイミング情報生成装置を示すブロック図である。
【図１２】図１１に示すタイミング情報生成装置の動作を示すフローチャートである。
【図１３】この発明の実施の形態１０によるタイミング情報生成装置を示すブロック図である。
【図１４】図１３に示すタイミング情報生成装置の動作を示すフローチャートである。
【図１５】タイミング情報生成装置を構成する負荷容量指定装置の動作説明に用いる模式図である。
【符号の説明】
１，１１，２１  タイミング情報生成装置、２  入出力情報特定装置、３  遅延時間設定装置、４，１３，２３  タイミング情報出力装置、５  論理接続情報、６  タイミング制約情報、７  ライブラリ、８，１４，２４  タイミング情報、１２  駆動セル指定装置、２２  負荷容量指定装置、１０１，１１１  第１及び第２の入力ピン、１０２，１１２  第１及び第２の出力ピン、１０３〜１０６，１１３〜１１６  組合せ回路部、１０７〜１０９，１１７〜１１９  順序回路、１２１，１２３  第１及び第２のブロック外入力部順序回路、１２２，１２４第１及び第２のブロック外出力部順序回路、１３１〜１３４  負荷容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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