(57)【要約】【課題】貫通電流を低減するための技術を提供する。【解決手段】ライトアンプ１１０内のカラム選択スイッチ（１１２，１１４）を動作制御するためのライト用Ｙ選択線（ＷＹＳ）と、リードアンプ１２０内のカラム選択スイッチ（１２１，１２３）を動作制御するためのリード用Ｙ選択線（ＲＹＳ）とを別個に設け、ライト時においてリードアンプ（１２０）内のカラム選択スイッチ（１２１，１２３）を非動作状態とすることによって、ライト時の貫通電流を低減する。このとき、ライトＩＯ線及びリードＩＯ線をセンスアンプ列に交差するように配置し、ライト用カラム選択線及びリード用カラム選択線をセンスアンプ列に並行に配列する。【選択図】　　　　図１
2004062966.tif 000002
【特許請求の範囲】
【請求項１】
ライトデータを取り込むためのライトＩＯ線と、
上記ライトＩＯ線を介して伝達された上記ライトデータをビット線に伝達可能なライト用カラム選択スイッチと、
上記ライト用カラム選択スイッチにその動作制御信号を供給するためのライト用カラム選択線と、
メモリセルからビット線に読み出されたリードデータを増幅するための複数のセンスアンプ回路が配列されて成るセンスアンプ列と、
データリードのためのリードＩＯ線と、
上記ビット線のリードデータを選択的に上記リードＩＯ線に伝達可能なリード用カラム選択スイッチと、
上記リード用カラム選択スイッチにその動作制御信号を供給するためのリード用カラム選択線と、
上記ライト用カラム選択スイッチ及び上記リード用カラム選択スイッチを互いに異なるタイミングで動作制御する制御手段と、を含み、
上記ライトＩＯ線及び上記リードＩＯ線を上記センスアンプ列に交差するように配置し、上記ライト用カラム選択線及び上記リード用カラム選択線を上記センスアンプ列に並行に配列して成ることを特徴とする半導体記憶装置。
【請求項２】
上記センスアンプ回路は、上記ライトＩＯ線のデータに基づいて上記ビット線を駆動するためのライトアンプ部と、
上記ビット線のデータに基づいて上記リードＩＯ線を駆動するためのリードアンプ部とを含み、
上記ライトアンプ部が形成された領域における配線層を利用して上記ライト用カラム選択線を設け、
上記リードアンプ部が形成された領域における配線層を利用して上記リード用カラム選択線を設けて成る請求項１記載の半導体記憶装置。
【請求項３】
上記ライトアンプ部の形成領域と、上記リードアンプ部の形成領域との間に、リードデータを増幅するためのセンスアンプ部が配置されて成る請求項２記載の半導体記憶装置。
【請求項４】
ライトデータを取り込むためのライトＩＯ線と、
上記ライトＩＯ線を介して伝達された上記ライトデータをビット線に伝達可能なライト用カラム選択スイッチと、
上記ライト用カラム選択スイッチにその動作制御信号を供給するためのライト用カラム選択線と、
メモリセルからビット線に読み出されたリードデータを増幅するための複数のセンスアンプ回路が配列されて成るセンスアンプ列と、
データリードのためのリードＩＯ線と、
上記ビット線のリードデータを選択的に上記リードＩＯ線に伝達可能なリード用カラム選択スイッチと、
上記リード用カラム選択スイッチにその動作制御信号を供給するためのリード用カラム選択線と、
上記ライト用カラム選択スイッチ及び上記リード用カラム選択スイッチを互いに異なるタイミングで動作制御するための制御手段と、
上記リードＩＯ線をプリチャージするためのプリチャージ回路と、を含み、
上記制御手段は、上記リードＩＯ線のプリチャージが開始された後に上記リード用カラム選択スイッチをオフ状態に制御する論理回路を含んで成ることを特徴とする半導体記憶装置。
【請求項５】
上記論理回路は、カラムアドレス信号に基づいて上記リード用カラム選択スイッチの動作制御信号を生成するカラムデコーダを含む請求項４記載の半導体記憶装置。
【請求項６】
データリードのためのリードＩＯ線と、
上記リードＩＯ線のデータを取り込んで増幅するためのメインアンプと、
上記リードＩＯ線をプリチャージするためのプリチャージ回路と、を含み、
上記メインアンプの動作が開始されたら上記プリチャージ回路による上記リードＩＯ線のプリチャージを開始させるための手段と、を含むことを特徴する半導体記憶装置。
【請求項７】
ライトデータを取り込むためのライトＩＯ線と、
上記ライトＩＯ線を介して伝達された上記ライトデータをビット線に伝達可能なライト用カラム選択スイッチと、
上記ライト用カラム選択スイッチにその動作制御信号を供給するためのライト用カラム選択線と、
メモリセルからビット線に読み出されたリードデータを増幅するための複数のセンスアンプ回路が配列されて成るセンスアンプ列と、
データリードのためのリードＩＯ線と、
上記ビット線のリードデータを選択的に上記リードＩＯ線に伝達可能なリード用カラム選択スイッチと、
上記リード用カラム選択スイッチにその動作制御信号を供給するためのリード用カラム選択線と、
上記ライト用カラム選択スイッチ及び上記リード用カラム選択スイッチを互いに異なるタイミングで動作制御するための制御手段と、を含む請求項６記載の半導体記憶装置。
【請求項８】
上記制御手段は、上記プリチャージ回路による上記リードＩＯ線のプリチャージが開始された後に、上記カラム選択スイッチをオフ状態に制御する手段を含む請求項７記載の半導体記憶装置。
【請求項９】
上記制御手段は、上記プリチャージ回路による上記リードＩＯ線のプリチャージの開始とほぼ同時に、上記カラム選択スイッチをオフ状態に制御する手段を含む請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、さらにはそれにおける貫通電流を低減するための技術、及びカラム選択タイミングを最適化するための技術に関する。
【０００２】
【従来の技術】
半導体記憶装置の一例として、複数のダイナミック型メモリセルをアレイ状に配列してなるダイナミック・ランダム・アクセス・メモリ（「ＤＲＡＭ」と略記する）が知られている。そのような半導体記憶装置において、コラム切り換えスイッチを配し、書き込み制御部及び読み出し制御部がそれぞれ各コラム毎に書き込み実行部及び読み出し実行部を備える半導体記憶装置において、上記書き込み実行部及び読み出し実行部の各々でコラム選択信号を使用するようにした技術が知られている（特開平４−８５７９３号、特開平５−２５８５６７号、特開平９−１６１４８３号、及び特開２０００―１３２９６９号）。
【０００３】
また、半導体記憶装置において、リード用カラムスイッチとライト用カラムスイッチとを独立した信号線で制御するようにした技術が知られている（特開平５−６２４６３号）。
【０００４】
【発明が解決しようとする課題】
ライトＩＯ線を介して伝達された上記ライトデータをビット線に伝達可能なライト用カラム選択スイッチと、ビット線のリードデータを選択的にリードＩＯ線に伝達可能なリード用カラム選択スイッチとが、共通の制御信号によって動作制御される半導体記憶装置について本願発明者が検討したところ、ライト時においてもリード用カラム選択スイッチがオンされて、リードＩＯ線のプリチャージ回路とリードアンプとの間に貫通電流が流れることがあり、このことが消費電力の増大を招いていることが見いだされた。例えば図６に示されるように、相補ビット線ＢＬＴ，ＢＬＢに、ｎチャネル型ＭＯＳトランジスタ６０１，６０２，６０３，６０４から成るリードアンプが結合され、このリードアンプによって相補ビット線ＢＬＴ，ＢＬＢのデータがリードＩＯ線（ＲＩＯＴ，ＲＩＯＢ）に伝達可能に構成されるとき、ライト時において、リードＩＯ線のプリチャージ用のｐチャネル型ＭＯＳトランジスタ６０５，６０６がオンされた状態で、カラム選択信号ＹＳがハイレベルにされたとき、相補ビット線ＢＬＴ，ＢＬＢのうち、ハイレベルになっている側のリードＩＯ線を通じて貫通電流が流れる。
【０００５】
一般に、ライト時においてメモリセルへのデータライトを確実に行うためには、ライトデータに基づいてビット線を駆動する時間を長くした方が良い。つまり、ライト時のカラム選択時間を長くした方が良い。それに対して、リード時には、メモリセルからのリードデータがメインアンプに伝達された後は、カラム選択は不要とされるから、カラム選択スイッチを速やかに非選択状態とすることによって次のリードサイクルに備えるのが望ましい。
【０００６】
しかしながら、ライトＩＯ線を介して伝達された上記ライトデータをビット線に伝達可能なライト用カラム選択スイッチと、ビット線のリードデータを選択的にリードＩＯ線に伝達可能なリード用カラム選択スイッチとが、共通の制御信号によって動作制御される回路構成においては、ライト用カラム選択スイッチとリード用カラム選択スイッチとを互いに独立して制御することができないため、カラム選択タイミングの最適化が困難とされる。
【０００７】
また、上記従来の技術のように、リード用カラムスイッチとライト用カラムスイッチとを独立して信号線で制御可能な回路構成においても、リード用カラムスイッチと、ライト用カラムスイッチとのタイミング制御によっては、上記貫通電流が流れるおそれがある。さらに、リード用カラムスイッチとライト用カラムスイッチとを独立して信号線で制御可能な回路構成においても、そのような制御信号をどのように生成して供給するかが明確にされなければ、カラム選択タイミングの最適化が困難であるのに変わりはない。
【０００８】
本発明の目的は、貫通電流を低減するための技術を提供することにある。
【０００９】
本発明の別の目的は、カラム選択タイミングを容易に最適化するための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、ライトデータを取り込むためのライトＩＯ線と、上記ライトＩＯ線を介して伝達された上記ライトデータをビット線に伝達可能なライト用カラム選択スイッチと、上記ライト用カラム選択スイッチの動作制御信号を上記ライト用カラム選択スイッチに供給するためのライト用カラム選択線と、メモリセルからビット線に読み出されたリードデータを増幅するための複数のセンスアンプ回路が配列されて成るセンスアンプ列と、データリードのためのリードＩＯ線と、上記ビット線のリードデータを選択的に上記リードＩＯ線に伝達可能なリード用カラム選択スイッチと、上記リード用カラム選択スイッチの動作制御信号を上記リード用カラム選択スイッチに供給するためのリード用カラム選択線と、上記ライト用カラム選択スイッチ及び上記リード用カラム選択スイッチを互いに異なるタイミングで動作制御可能な制御手段と、を含み、上記ライトＩＯ線及び上記リードＩＯ線を上記センスアンプ列に交差するように配置し、上記ライト用カラム選択線及び上記リード用カラム選択線を上記センスアンプ列に並行に配列する。
【００１３】
上記の手段によれば、上記ライト用カラム選択スイッチと上記リード用カラム選択スイッチとが互いに異なるタイミングで動作し、このことが、貫通電流の低減を達成する。具体的には、ライトアンプ内のカラム選択スイッチを動作制御するためのライト用Ｙ選択線ＷＹＳと、リードアンプ内のカラム選択スイッチを動作制御するためのリード用Ｙ選択線ＲＹＳとが分離されているため、ライト時においてリードアンプ内のカラム選択スイッチを非動作状態とすることができる。これにより、ライト時の貫通電流を低減することができる。
【００１４】
また、上記ライトＩＯ線及び上記リードＩＯ線を上記センスアンプ列に交差するように配置し、上記ライト用カラム選択線及び上記リード用カラム選択線を上記センスアンプ列に並行に配列することにより、カラム選択線の配線領域を確保することができる。具体的には、Ｙ選択線ＹＳがライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されると、それらが分離されない場合に比べて、Ｙ選択線の総数が２倍に増える。そこで、上記ライトＩＯ線及び上記リードＩＯ線を上記センスアンプ列に交差するように配置し、上記ライト用カラム選択線及び上記リード用カラム選択線を上記センスアンプ列に並行に配列し、もともとＹ選択線ＹＳの数が少ない場合のレイアウトを採用することで、Ｙ選択線ＹＳの総数が２倍になってもＹ選択線ＹＳの配線領域確保の容易化を図る。
【００１５】
上記センスアンプ回路は、上記ライトＩＯ線のデータに基づいて上記ビット線を駆動するためのライトアンプ部と、上記ビット線のデータに基づいて上記リードＩＯ線を駆動するためのリードアンプ部とを含み、上記ライトアンプ部が形成された領域における配線層を利用してライト用カラム選択線を設け、上記リードアンプ部が形成された領域における配線層を利用してリード用カラム選択線を設ける。具体的には、Ｙ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されている場合には、ライトアンプ部とリードアンプ部とが互いに隣接配置されていても、ライトアンプ部とリードアンプ部との間にセンスアンプ部及びプリチャージ部が配置されていても、ライトアンプ部が形成された領域における配線層を利用してライト用Ｙ選択線ＷＹＳを配線し、リードアンプ部が形成された領域における配線層を利用してリード用Ｙ選択線ＲＹＳを配線することにより、配線負荷の増大を生じないで済むため、レイアウトの自由度が増す。
【００１６】
ライトデータを取り込むためのライトＩＯ線と、上記ライトＩＯ線を介して伝達された上記ライトデータをビット線に伝達可能なライト用カラム選択スイッチと、上記ライト用カラム選択スイッチの動作制御信号を上記ライト用カラム選択スイッチに供給するためのライト用カラム選択線と、メモリセルからビット線に読み出されたリードデータを増幅するための複数のセンスアンプ回路が配列されて成るセンスアンプ列と、上記ビット線のリードデータを選択的にリードＩＯ線に伝達可能なリード用カラム選択スイッチと、上記リード用カラム選択スイッチの動作制御信号を上記リード用カラム選択スイッチに供給するためのリード用カラム選択線と、上記ライト用カラム選択スイッチ及び上記リード用カラム選択スイッチを互いに異なるタイミングで動作制御可能な信号を生成するためのデコーダと、上記リードＩＯ線をプリチャージするためのプリチャージ回路とを含んで半導体記憶装置が構成されるとき、上記リード用カラム選択スイッチをオフするタイミングよりも早いタイミングで上記プリチャージ回路による上記リードＩＯ線のプリチャージを開始させる。このような制御は、上記デコーダで生成される信号によって行うことができる。具体的には、上記デコーダにおけるデコード条件にプリチャージ制御信号を含めるようにする。
【００１７】
そして、データリードのためのリードＩＯ線と、上記リードＩＯ線のデータを取り込んで増幅するためのメインアンプと、上記リードＩＯ線をプリチャージするためのプリチャージ回路とを含んで半導体記憶装置が構成されるとき、上記メインアンプの動作が開始されたら上記プリチャージ回路による上記リードＩＯ線のプリチャージを開始させるための手段を設けることができる。この手段は、具体的にはメインアンプ制御回路によって実現することができる。ここで、リード動作を高速化するには、リード用ＩＯプリチャージ制御信号を早くアサートさせてリード用ＩＯ線のプリチャージを早める必要がある。しかし、このプリチャージの開始タイミングを早くすると、その分、貫通電流の流れる時間が長くなる。そこで、リード用Ｙ選択線を早く非選択状態とすることで、プリチャージのタイミングを早めた場合の貫通電流の増大を回避する。このような制御は、メインアンプ制御回路から出力されるメインアンプ制御信号をカラムデコーダでのデコードの条件として取り込むようにすれば容易に実現することができる。尚、リード用ＩＯプリチャージ制御信号のアサートタイミングと、リード用Ｙ選択線を非選択状態にするタイミングとがほぼ同時であっても、上記と同様の効果を得ることができる。
【００１８】
【発明の実施の形態】
図１５には本発明にかかる半導体記憶装置の一例であるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）が示される。
【００１９】
図１５に示されるＤＲＡＭ１５０は、特に制限されないが、センスアンプ列１５１，１５３，１５６，１５８、メモリセルアレイ１５２，１５７、メインアンプ列１５５、ライトバッファ列１５４、Ｙ（カラム）デコーダ１５９，１６１，１６２，１６４、Ｘ（ロウ）デコーダ１６０，１６３、アドレスラッチ回路１６５、タイミング制御回路１６６、ライトバッファ制御回路１６７、入出力回路１６８、メインアンプ制御回路１６９を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００２０】
メモリセルアレイ１５２，１５７は、複数個のダイナミック型メモリセルをマトリクス配置して成り、このメモリセルの選択端子はロウ方向毎にワード線に結合され、メモリセルのデータ入力端子はカラム方向毎に相補ビット線に結合される。そしてそれぞれの相補ビット線は、相補ビット線に１対１で結合された複数個のカラム選択スイッチを含むＹ選択スイッチ回路１４を介して相補コモンデータ線に共通接続される。
【００２１】
アドレスラッチ回路１６５は、アドレス入力端子を介して入力されたロウアドレスＲＡ及びカラムアドレスＣＡを内部に取り込むためにラッチする。このアドレスラッチ回路１６５にラッチされてから出力されるロウアドレス及びカラムアドレスはそれぞれＸＡ，ＹＡで示され、ＲＡ，ＣＡと区別される。上記ロウアドレス信号ＸＡは上記Ｘデコーダ１６０，１６３に伝達される。
【００２２】
Ｘデコーダ１６０，１６３は、上記アドレスラッチ回路１６５を介して入力されたロウアドレスＸＡをデコードすることによって、複数のワード線から１本のワード線を選択するためのワード線選択信号を形成する。
【００２３】
Ｙデコーダ１５９，１６１，１６２，１６４は、上記アドレスラッチ回路１６５を介して入力されたカラムアドレス信号ＹＡをデコードすることにより、カラム選択信号を生成する。このデコーダのデコード条件として、メインアンプ制御回路１６９からのメインアンプ制御信号ＭＡＣ、タイミング制御回路１６６からのリード用制御信号ＲＣ、ライト用制御信号ＷＣとが取り込まれる。
【００２４】
センスアンプ列１５１，１５３，１５６，１５８は、メモリセルからビット線に読み出されたリードデータを増幅するための複数のセンスアンプＳＡが配列されて成る。
【００２５】
メインアンプ列１５５は、ビット線からリードＩＯ線に伝達されたリードデータを増幅するための複数のメインアンプ回路ＭＡが配列されて成る。
【００２６】
入出力回路１６８は、入出力（Ｉ／Ｏ）端子を介してライトデータを取り込むための入力回路と、メインアンプ列からの出力データＤＯを外部出力するための出力回路とを含む。
【００２７】
ライトバッファ列１５４は、上記入出力回路１６８から出力されたライトデータＷＤに基づいてライト用ＩＯ線を駆動するための複数のライトバッファＷＢが配列されて成る。
【００２８】
タイミング制御回路１６６は、ロウアドレスの有効性を示すロウアドレスストローブ信号ＲＡＳ＿Ｎ（Ｎは当該信号がローアクティブであることを示す）、カラムアドレスの有効性を示すカラムアドレスストローブ信号ＣＡＳ＿Ｎ、ライト状態を指示するためのライトイネーブル信号ＷＥ＿Ｎに基づいて、各部の動作を適正なタイミングで制御するためのリード系タイミング制御信号ＲＣ及びライト系タイミング制御ＷＣを形成する。リード系タイミング制御信号ＲＣには、リード状態を示すリード信号ＹＩＯＲＢが含まれる。ライト系タイミング制御ＷＣには、ライト状態を示すライト信号ＹＩＯＷＢが含まれる。
【００２９】
ライトバッファ制御回路１６７は、ライトコントロール信号ＷＣに基づいてライトバッファ列１５４の動作を制御するためのライトバッファコントロール信号ＷＢＣを形成する。
【００３０】
メインアンプ制御回路１６９は、リード用制御信号ＲＣに基づいてメインアンプ列１５５を制御するためのメインアンプコントロール信号ＭＡＣを形成する。メインアンプコントロール信号ＭＡＣには、リード用ＩＯプリチャージ制御のためのリード用ＩＯプリチャージ制御信号ＲＩＯＰＲ、メインアンプにおけるシェアード制御のためのシェアード制御信号ＭＡＳＨＲ、メインアンプを活性化させるためのメインアンプイネーブル信号ＭＡＥ、及びメインアンププリチャージ制御のためのメインアンププリチャージ制御信号ＭＡＰＲが含まれる。
【００３１】
次に、各部の詳細な構成について説明する。
【００３２】
図１には、センスアンプ列１５１，１５３，１５６，１５８を構成する複数のセンスアンプ回路ＳＡのうちの一つの構成例が示される。
【００３３】
図１に示されるセンスアンプ回路ＳＡは、特に制限されないが、一対の相補ビット線ＢＬＴ，ＢＬＢに対応して、センスアンプ部１００、ライトアンプ部１１０、及びリードアンプ部１２０が配置されて成る。
【００３４】
センスアンプ部１００は、相補ビット線ＢＬＴ，ＢＬＢの電位差を増幅する機能を有し、ｐチャネル型ＭＯＳトランジスタ１０１とｎチャネル型ＭＯＳトランジスタ１０２とが直列接続されて成る第１インバータと、ｐチャネル型ＭＯＳトランジスタ１０３とｎチャネル型ＭＯＳトランジスタ１０４とが直列接続されて成る第２インバータとがループ状に結合されて成る。ｐチャネル型ＭＯＳトランジスタ１０１，１０３のソース電極は、センスアンプ用高電位側電源ＰＣＳＮＴに結合される。このセンスアンプ用高電位側電源ＰＣＳＮＴは、センスアンプ部１００の動作時には高電位側電源ＶＤＤの電圧レベルにされ、センスアンプ部１００の非動作時には高電位側電源ＶＤＤの１／２の電圧レベル（ＶＤＤ／２）とされる。ｎチャネル型ＭＯＳトランジスタ１０２，１０４のソース電極はセンスアンプ用低電位側電源ＮＣＳＮＢに結合される。このセンスアンプ用低電位側電源ＮＣＳＮＢは、動作時には低電位側電源ＶＳＳの電圧レベルにされ、センスアンプ部１００の非動作時には高電位側電源ＶＤＤの１／２の電圧レベル（ＶＤＤ／２）とされる。ｐチャネル型ＭＯＳトランジスタ１０１とｎチャネル型ＭＯＳトランジスタ１０２との直列接続ノードは、ビット線ＢＬＴに結合され、ｐチャネル型ＭＯＳトランジスタ１０３とｎチャネル型ＭＯＳトランジスタ１０４との直列接続ノードは、ビット線ＢＬＢに結合される。
【００３５】
ライトアンプ部１１０は、ライトＩＯ線ＷＩＯＴ，ＷＩＯＢのデータに基づいてビット線ＢＬＴ，ＢＬＢを駆動する機能を有し、ｎチャネル型ＭＯＳトランジスタ１１１，１１２，１１３，１１４を含んで成る。ｎチャネル型ＭＯＳトランジスタ１１１，１１２、及びｎチャネル型ＭＯＳトランジスタ１１３，１１４はそれぞれ直列接続される。ｎチャネル型ＭＯＳトランジスタ１１１，１１２のゲート電極にはライト選択線ＷＳが結合され、このライト選択線ＷＳがハイレベルにされることによってｎチャネル型ＭＯＳトランジスタ１１１，１１３が導通されるようになっている。また、ｎチャネル型ＭＯＳトランジスタ１１２，１１４のゲート電極にはライト用Ｙ選択線ＷＹＳが結合され、このライト用Ｙ選択線ＷＹＳがハイレベルにされることによってｎチャネル型ＭＯＳトランジスタ１１２，１１４が導通されるようになっている。ｎチャネル型ＭＯＳトランジスタ１１２，１１４はカラム選択スイッチとされ、ライト用Ｙ選択線ＷＹＳの信号は、対応するＹデコーダ１５９，１６１，１６２，１６４によって生成される。ｎチャネル型ＭＯＳトランジスタ１１２，１１４、及びｎチャネル型ＭＯＳトランジスタ１１１，１１３が導通された期間に、ライト用ＩＯ線ＷＩＯＴ，ＷＩＯＢのデータに基づいてビット線ＢＬＴ，ＢＬＢが駆動される。
【００３６】
リードアンプ部１２０は、上記ビット線のデータに基づいて上記リードＩＯ線ＲＩＯＴ，ＲＩＯＢを駆動する機能を有し、ｎチャネル型ＭＯＳトランジスタ１２１，１２２，１２３，１２４が結合されて成る。ｎチャネル型ＭＯＳトランジスタ１２１，１２３のゲート電極にはリード用Ｙ選択線ＲＹＳが結合され、このリード用Ｙ選択線ＲＹＳがハイレベルにされ、ｎチャネル型ＭＯＳトランジスタ１２１，１２３がオンされた状態で上記ビット線のデータの読み出しが可能とされる。ｎチャネル型ＭＯＳトランジスタ１２１，１２３はカラム選択スイッチとされ、リード用Ｙ選択線ＲＹＳの信号は、対応するＹデコーダ１５９，１６１，１６２，１６４によって生成される。
【００３７】
図３には、メインアンプ列１５５を構成する複数のメインアンプ回路ＭＡのうちの一つの構成例が示される。
【００３８】
メインアンプ回路ＭＡは、リード用ＩＯ線ＲＩＯＴ，ＲＩＯＢをプリチャージするためのプリチャージ回路３２１、回路分離のためのシェアード回路３２２、シェアード回路３２２を介して伝達された信号を増幅するためのメインアンプ部３２４、このメインアンプ３２４の信号ラインをプリチャージするためのプリチャージ回路３２３、及びメインアンプイネーブル信号ＭＡＥに基づいてメインアンプ部３２４の動作、非動作状態を切り換えるためのｎチャネル型ＭＯＳトランジスタ３１２を含んで成る。
【００３９】
プリチャージ回路３２１は、リード用ＩＯプリチャージ制御信号ＲＩＯＰＲの論理反転信号ＲＩＯＰＲＢに基づいて、リード用ＩＯ線ＲＩＯＴ，ＲＩＯＢに高電位側電源ＶＤＤによる電圧を供給可能なｐチャネル型ＭＯＳトランジスタ６０５，６０６と、リード用ＩＯプリチャージ制御信号ＲＩＯＰＲの論理反転信号ＲＩＯＰＲＢに基づいてリード用ＩＯ線ＲＩＯＴ，ＲＩＯＢ間を短絡可能なｐチャネル型ＭＯＳトランジスタ６０７とを含んで成る。ｐチャネル型ＭＯＳトランジスタ６０５，６０６の直列接続ノードには高電位側電源ＶＤＤが接続される。
【００４０】
シェアード回路３２２は、シェアード制御信号ＭＡＳＨＲの論理反転信号ＭＡＳＨＲＢに基づいて、リード用ＩＯ線ＲＩＯＴ，ＲＩＯＢをメインアンプ部３２４に結合させるためのｐチャネル型ＭＯＳトランジスタ３０１，３０２とを含んで成る。ｐチャネル型ＭＯＳトランジスタ３０１，３０２のゲート電極にはシェアード制御信号ＭＡＳＨＲの論理反転信号ＭＡＳＨＲＢが供給される。このシェアード制御信号ＭＡＳＨＲがハイレベルにアサートされた期間に、ｐチャネル型ＭＯＳトランジスタ３０１，３０２がオンされて、リード用ＩＯ線ＲＩＯＴ，ＲＩＯＢがメインアンプ部３２４に結合される。
【００４１】
メインアンプ部３２４は、ｐチャネル型ＭＯＳトランジスタ３０８とｎチャネル型ＭＯＳトランジスタ３０９とが直列接続された第１インバータと、ｐチャネル型ＭＯＳトランジスタ３１０とｎチャネル型ＭＯＳトランジスタ３１１とが直列接続された第２インバータとがループ状に結合されて成る。ｐチャネル型ＭＯＳトランジスタ３０８，３１０のソース電極は高電位側電源ＶＤＤに結合される。ｎチャネル型ＭＯＳトランジスタ３０９，３１１のソース電極はｎチャネル型ＭＯＳトランジスタ３１２を介して低電位側電源ＶＳＳに結合される。
【００４２】
プリチャージ回路３２３は、メインアンププリチャージ制御信号ＭＡＰＲの論理反転信号ＭＡＰＲＢに基づいてメインアンプ部３２４の相補信号ラインに高電位側電源ＶＤＤによる電圧を供給可能なｐチャネル型ＭＯＳトランジスタ３０５，３０６と、メインアンププリチャージ制御信号ＭＡＰＲの論理反転信号ＭＡＰＲＢに基づいてメインアンプ部３２４の相補信号ライン間を短絡可能なｐチャネル型ＭＯＳトランジスタ３０７とを含んで成る。ｐチャネル型ＭＯＳトランジスタ３０５，３０６の直列接続ノードには高電位側電源ＶＤＤが接続される。
【００４３】
尚、図３においては省略されているが、メインアンプ部３２４の右側にも、シェアード回路３２２及びプリチャージ回路３２１と同等の回路が設けられる。
【００４４】
図４には、上記ＤＲＡＭのリード時における主要部の動作タイミングが示される。
【００４５】
図１５に示されるリード信号ＹＩＯＲＢがローレベルにアサートされることによってＤＲＡＭのデータリードが行われる。リード時は、リード用ＩＯプリチャージ制御信号ＲＩＯＰＲ及びメインアンププリチャージ制御信号ＭＡＰＲがローレベルにネゲートされてプリチャージが停止され、シェアード制御信号ＭＡＳＨＲがハイレベルにアサートされることによりｐチャネル型ＭＯＳトランジスタ３０１，３０２がオンされて、リード用ＩＯ線ＲＩＯＴ，ＲＩＯＢがメインアンプ部３２４に導通される。このとき、センスアンプ回路ＳＡでは、リード用Ｙ選択線ＲＹＳがハイレベルにされることによりリードデータの出力が開始される。リードアンプ１２０を介してリード用ＩＯ線ＲＩＯＴ，ＲＩＯＢにある程度データが伝達された時点で、メインアンプイネーブル信号ＭＡＥがハイレベルにアサートされることによりメインアンプ部３２４の増幅動作が開始される。メインアンプ部３２４での増幅開始とともに、シェアード制御信号ＭＡＳＨＲがローレベルにネゲートされてｐチャネル型ＭＯＳトランジスタ３０１，３０２がオフされることにより、メインアンプ部３２４の負荷が軽くされる。その後、リード用Ｙ選択線ＲＹＳがローレベルにされるとともに、リード用ＩＯプリチャージ制御信号ＲＩＯＰＲがハイレベルにアサートされて再びリードＩＯ線ＲＩＯＴ，ＲＩＯＢのプリチャージが開始される。また、メインアンプ部３２４でデータが増幅された後に再びメインアンププリチャージ制御信号ＭＡＰＲがハイレベルにアサートされてメインアンプ部３２４における相補信号線のプリチャージが行われる。
【００４６】
リード動作を高速化するには、図４において破線で示されるようにリード用ＩＯプリチャージ制御信号ＲＩＯＰＲを早くアサートさせてリード用ＩＯ線ＲＩＯＴ，ＲＩＯＢのプリチャージを早める必要がある。つまり、メインアンプイネーブル信号ＭＡＥがハイレベルにアサートされてメインアンプ部３２４の動作が開始された後に速やかにリード用ＩＯプリチャージ制御信号ＲＩＯＰＲをハイレベルにアサートしてリード用ＩＯ線ＲＩＯＴ，ＲＩＯＢのプリチャージを開始させる。しかし、このプリチャージの開始タイミングを早くすると、その分、貫通電流の流れる時間が長くなる。そこで、本例では、リード用Ｙ選択線ＲＹＳを早く選択状態にさせるようにすることで、プリチャージのタイミングを早めた場合の貫通電流の増大を回避している。このような制御は、メインアンプ制御回路１６９から出力されるメインアンプ制御信号ＭＡＣをＹデコーダ１５９，１６１，１６２，１６４でのデコードの条件として取り込むようにすればよい。つまり、Ｙデコーダ１５９，１６１，１６２，１６４において、上記メインアンプ制御信号ＭＡＣに含まれるリード用ＩＯプリチャージ制御信号ＲＩＯＰＲを参照してリード用Ｙ選択線ＲＹＳの非選択状態にするタイミングを決定すればよい。
【００４７】
尚、リード用ＩＯプリチャージ制御信号ＲＩＯＰＲのアサートタイミングと、リード用Ｙ選択線ＲＹＳを非選択状態にするタイミングとがほぼ同時であっても、上記と同様の効果が得られる。
【００４８】
図５には、上記ＤＲＡＭのライト時における主要部の動作タイミングが示される。
【００４９】
ライト時には、ライト用ＩＯ線ＷＩＯＴ，ＷＩＯＢにライトデータが伝達され、ライト用Ｙ選択線ＷＹＳとライト選択線ＷＳとがハイレベルにされることでビット線ＢＬＴ，ＢＬＢにライトデータが供給され、そのデータによってメモリセルの記憶情報が書き換えられる。
【００５０】
図２には、図１に示されるセンスアンプ回路ＳＡの比較対象とされる回路構成が示される。図２に示される回路構成では、カラム選択スイッチを構成するｎチャネル型ＭＯＳトランジスタ１１２，１１４，１２１，１２３のゲート電極が、共通のＹ選択線に結合されている。つまり、ライトアンプ１１０内のカラム選択スイッチもリードアンプ１２０内のカラム選択スイッチも、Ｙ選択線ＹＳによって伝達された選択信号によってほぼ同時に駆動制御される。ライト時には、リード系回路は不要である。従ってライト時には、図６に示されるようにリード用ＩＯ線ＲＩＯＴ，ＲＩＯＢがプリチャージ用のｐチャネル型ＭＯＳトランジスタ６０５，６０６によってプリチャージされており、その状態でＹ選択線ＹＳがハイレベルにされると、ｎチャネル型ＭＯＳトランジスタ６０３，６０４がオンされることにより、回路に不所望な貫通電流が流れる。また、Ｙ選択線ＹＳは、同一のセンスアンプ列内の全てのセンスアンプ回路ＳＡに共通接続されるため、対応するＹデコーダ１５９，１６１，１６２，１６４から見た負荷が大きくなる。さらに、ライトアンプ１１０内のカラム選択スイッチ（１１２，１１４）と、リードアンプ１２０内のカラム選択スイッチ（１２１，１２３）とを互いに異なるタイミングで動作制御することができない。
【００５１】
これに対して、図１に示される回路構成では、ライトアンプ１１０内のカラム選択スイッチ（１１２，１１４）を動作制御するためのライト用Ｙ選択線ＷＹＳと、リードアンプ１２０内のカラム選択スイッチ（１２１，１２３）を動作制御するためのリード用Ｙ選択線ＲＹＳとが分離されているため、ライト時においてリードアンプ１２０内のカラム選択スイッチ（１２１，１２３）を非動作状態とすることができる。このため、図６に示されるようなライト時の貫通電流は流れない。
【００５２】
また、本例では、Ｙ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されているため、対応するＹデコーダ１５９，１６１，１６２，１６４から見た負荷は、図２に示される場合の半分になる。このため、カラム選択スイッチの高速駆動が可能とされる。
【００５３】
さらに、プリチャージの高速化のためにはリード用Ｙ選択線ＲＹＳをハイレベルにする期間は短い方が良い。それに対して、ライト時は確実にデータをメモりセルに書き込むためにライト用Ｙ選択線ＷＹＳのハイレベル期間を長くする必要がある。本例によれば、Ｙ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されているため、ライトアンプ１１０内のカラム選択スイッチ（１１２，１１４）と、リードアンプ１２０内のカラム選択スイッチ（１２１，１２３）とを互いに異なるタイミングで動作制御することができるので、プリチャージの高速化のためにリード用Ｙ選択線ＲＹＳをハイレベルにする期間を短くし、ライト時は確実にデータをメモりセルに書き込むためにライト用Ｙ選択線ＷＹＳのハイレベル期間を長くする、といったタイミング制御を容易に行うことができる。
【００５４】
次に、ＤＲＡＭにおける主要部のレイアウトについて説明する。
【００５５】
一般的なＤＲＡＭではＩ／Ｏ線の数に比べてＹ選択線の数が多い。その場合には、図８に示されるように、Ｙ選択線ＹＳの配線領域を確保するためにＹ選択線ＹＳはセンスアンプ列と交差するように配線され、Ｉ／Ｏ線はＹ選択線ＹＳと交差するように配線される。
【００５６】
これに対して、例えばマイクロコンピュータにオンチップ化されるようなＤＲＡＭのように、Ｙ選択線ＹＳの数に比べてＩ／Ｏ線の数が多い場合には、多数ビットをほぼ同時にリードすることによりデータ転送速度を向上することができる。この場合、図９に示されるように、Ｉ／Ｏ線の配線領域を確保するために、Ｉ／Ｏ線はセンスアンプ列に交差するように配置され、Ｙ選択線ＹＳはセンスアンプ列に並行に配線される。本例では、Ｙ選択線ＹＳがライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されており、それらが分離されない場合に比べると、Ｙ選択線の総数が２倍に増える。このため、図８に示されるレイアウトでは、Ｙ選択線の総数が膨大になり、Ｙ選択線ＹＳの配線領域確保が難しくなる。これに対して図９に示されるレイアウトは、もともとＹ選択線ＹＳの数が少ない場合のレイアウトであり、Ｙ選択線ＹＳの総数が２倍になってもＹ選択線ＹＳの配線領域確保は比較的容易とされる。このため、本例では、Ｙ選択線ＹＳの数が少ない場合のレイアウト（図９）を採用することによって、Ｙ選択線ＹＳの配線領域を確保するようにしている。
【００５７】
次に、センスアンプ回路ＳＡとＹ選択線ＹＳの配線構造について説明する。
【００５８】
図１０に示されるように、センスアンプ回路ＳＡには、ビット線の微小信号を増幅するセンスアンプ部の他に、データライト用のライトアンプ部、及びデータリード用のリードアンプ部、ビット線をプリチャージするためのプリチャージ部、及びセンスアンプ部を中心とする左右の相補ビット線の選択的な信号増幅を可能とするシェアＭＯＳ部が配置される。
【００５９】
図１０及び図１１に示される構成では、図２に示されるのと同様に、Ｙ選択線ＹＳがライト用とリード用とに分離されていない。図１０に示される構成では、Ｙ選択線ＹＳを分配する配線を可能な限り短くして負荷の軽減を図るため、ライトアンプ部とリードアンプ部とが互いに隣接配置される。それに対して図１１に示される構成では、ライトアンプ部とリードアンプ部とが隣接配置されていないため、Ｙ選択線ＹＳを分配する配線は、図１０に示される場合に比べて長くなり、負荷が重くなるため、Ｙ選択時間の遅延を招く。
【００６０】
図１２及び図１３に示される構成では、図１に示されるのと同様に、Ｙ選択線ＹＳがライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されている。図１２に示される構成では、ライトアンプ部とリードアンプ部とが互いに隣接配置され、ライトアンプ部が形成された領域における配線層を利用してライト用Ｙ選択線ＷＹＳが配線され、リードアンプ部が形成された領域における配線層を利用してリード用Ｙ選択線ＲＹＳが配線されている。図１３に示される構成では、ライトアンプ部とリードアンプ部との間に、センスアンプ部及びプリチャージ部とが配置され、ライトアンプ部が形成された領域における配線層を利用してライト用Ｙ選択線ＷＹＳが配線され、リードアンプ部が形成された領域における配線層を利用してリード用Ｙ選択線ＲＹＳが配線されている。このようにＹ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されている場合には、図１２に示されるようにライトアンプ部とリードアンプ部とが互いに隣接配置されていても、図１３に示されるようにライトアンプ部とリードアンプ部との間にセンスアンプ部及びプリチャージ部が配置されていても、ライトアンプ部が形成された領域における配線層を利用してライト用Ｙ選択線ＷＹＳを配線し、リードアンプ部が形成された領域における配線層を利用してリード用Ｙ選択線ＲＹＳを配線することにより、配線負荷の増大を生じないで済むため、レイアウトの自由度が増す。
【００６１】
センスアンプ部を構成するｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）と、ライトアンプ部とは、図１４に示されるように、拡散層を共有化したレイアウトが可能とされる。これに対して、リードアンプ部ではビット線がＭＯＳトランジスタのゲート電極に結合されるため拡散層を共有化できない。上記のようにＹ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されることにより、リードアンプ部とライトアンプ部との間のレイアウトの制約条件が減るため、レイアウトの自由度が増し、リードアンプ部をセンスアンプ部から離して他の回路と拡散層を共有化することが可能になる。
【００６２】
上記の例によれば、以下の作用効果を得ることができる。
【００６３】
（１）図１に示される回路構成では、ライトアンプ１１０内のカラム選択スイッチ（１１２，１１４）を動作制御するためのライト用Ｙ選択線ＷＹＳと、リードアンプ１２０内のカラム選択スイッチ（１２１，１２３）を動作制御するためのリード用Ｙ選択線ＲＹＳとが分離されているため、ライト時においてリードアンプ１２０内のカラム選択スイッチ（１２１，１２３）を非動作状態とすることができる。このため、図６に示されるようなライト時の貫通電流は流れない。
【００６４】
（２）Ｙ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されているため、対応するＹデコーダ１５９，１６１，１６２，１６４から見た負荷は、図２に示される場合の半分になる。このため、カラム選択スイッチの高速駆動が可能とされる。
【００６５】
（３）リードの高速化のためにＩＯ線のプリチャージを早くすると、貫通電流が増えるため、Ｙ選択線の選択期間は短い方が良い。それに対してライト時は、確実にデータをメモりセルに書き込むためにライト用Ｙ選択線ＷＹＳのハイレベル期間を長くする必要がある。本例によれば、Ｙ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されているため、ライトアンプ１１０内のカラム選択スイッチ（１１２，１１４）と、リードアンプ１２０内のカラム選択スイッチ（１２１，１２３）とを互いに異なるタイミングで動作制御することができるので、プリチャージの高速化のためにリード用Ｙ選択線ＲＹＳをハイレベルにする期間を短くし、ライト時は確実にデータをメモりセルに書き込むためにライト用Ｙ選択線ＷＹＳのハイレベル期間を長くする、といったタイミング制御を容易に行うことができる。特に、リード時には次のようなタイミング制御を行うことによりリードの高速化を図ることができる。すなわち、リード動作を高速化するために、図４において破線で示されるようにリード用ＩＯプリチャージ制御信号ＲＩＯＰＲを早くアサートさせてプリチャージを早め、リード用Ｙ選択線ＲＹＳを早く非選択状態にさせるようにすることで、プリチャージのタイミングを早めた場合の貫通電流の増大を回避する。このような制御は、メインアンプ制御回路１６９から出力されるメインアンプ制御信号ＭＡＣをＹデコーダ１５９，１６１，１６２，１６４でのデコードの条件として取り込むことで可能とされる。つまり、Ｙデコーダ１５９，１６１，１６２，１６４において、上記メインアンプ制御信号ＭＡＣに含まれるリード用ＩＯプリチャージ制御信号ＲＩＯＰＲが参照されることでリード用Ｙ選択線ＲＹＳの上記非選択状態にさせるタイミングが決定される。
【００６６】
（３）センスアンプ回路はビット線の配列ピッチによって決定される幅の中に回路を作成する必要がある。そのため、元々のレイアウトに対する制約が大きく、面積低減のため試行錯誤する。ライトアンプ部とリードアンプ部とが離れている場合、ライトアンプ部とリードアンプ部との双方に信号を送る必要があるため、Ｙ選択線が分離されていない方式では、配線長が長くなり、配線負荷が大きくなるため、カラム選択スイッチの動作遅延を招くなど、回路の性能が低下するのに対して、このようにＹ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されている場合には、図１２に示されるようにライトアンプ部とリードアンプ部とが互いに隣接配置されていても、図１３に示されるようにライトアンプ部とリードアンプ部との間にセンスアンプ部及びプリチャージ部が配置されていても、ライトアンプ部が形成された領域における配線層を利用してライト用Ｙ選択線ＷＹＳを配線し、リードアンプ部が形成された領域における配線層を利用してリード用Ｙ選択線ＲＹＳを配線することにより、配線負荷の増大を生じないで済むため、レイアウトの自由度が増す。
【００６７】
（４）Ｙ選択線がライト用Ｙ選択線ＷＹＳとリード用Ｙ選択線ＲＹＳとに分離されており、それらが分離されない場合に比べると、Ｙ選択線の総数が２倍に増える。このため、図８に示されるレイアウトでは、Ｙ選択線の総数が膨大になり、Ｙ選択線の配線領域確保が難しくなるが、図９に示されるレイアウトは、もともとＹ選択線の数が少ない場合のレイアウトであり、Ｙ選択線の総数が２倍になってもＹ選択線の配線領域確保は比較的容易とされる。このため、Ｙ選択線の数が少ない場合のレイアウト（図９）を採用することによって、Ｙ選択線の配線領域を確保することができる。
【００６８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６９】
例えば、貫通電流を低減する別の手段としては、図７に示されるように、リードＩＯ線のプリチャージ用のｐチャネル型ＭＯＳトランジスタ６０５，６０６を、ライト時にオフ（非導通）状態に制御することが考えられる。ｐチャネル型ＭＯＳトランジスタ６０５，６０６が、ライト時にオフ（非導通）状態に制御されることによって、ライト時の貫通電流を低減することができる。
【００７０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＤＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置若しくはそれが内蔵された半導体集積回路に広く適用することができる。
【００７１】
本発明は、少なくともデータのリードライトを可能とする手段を含むことを条件に適用することができる。
【００７２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７３】
すなわち、ライト用カラム選択スイッチとリード用カラム選択スイッチとが互いに異なるタイミングで動作可能であるため、ライト時においてリードアンプ内のカラム選択スイッチを非動作状態とすることができ、これにより、ライト時の貫通電流を低減することができる。このとき、上記ライトＩＯ線及び上記リードＩＯ線を上記センスアンプ列に交差するように配置し、上記ライト用カラム選択線及び上記リード用カラム選択線を上記センスアンプ列に並行に配列することにより、カラム選択線の配線領域を確保することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の一例であるＤＲＡＭにおける主要部の構成例回路図である。
【図２】図１に示される回路の比較対象とされる回路の構成例回路図である。
【図３】上記ＤＲＡＭにおける主要部の構成例回路図である。
【図４】上記ＤＲＡＭにおけるリード時の動作タイミング図である。
【図５】上記ＤＲＡＭにおけるライト時の動作タイミング図である。
【図６】上記ＤＲＡＭにおける貫通電流パスを示すための回路図である。
【図７】図６に示される貫通電流を阻止する手段を示すための回路図である。
【図８】ＤＲＡＭにおける主要部のレイアウト例の説明図である。
【図９】ＤＲＡＭにおける主要部のレイアウト例の説明図である。
【図１０】ＤＲＡＭにおける主要部のレイアウト例の説明図である。
【図１１】ＤＲＡＭにおける主要部のレイアウト例の説明図である。
【図１２】ＤＲＡＭにおける主要部のレイアウト例の説明図である。
【図１３】ＤＲＡＭにおける主要部のレイアウト例の説明図である。
【図１４】ＤＲＡＭにおける主要部のレイアウト例の説明図である。
【図１５】本発明にかかる半導体記憶装置の一例であるＤＲＡＭの全体的な構成例ブロック図である。
【符号の説明】
１００　センスアンプ部
１１０　ライトアンプ部
１２０　リードアンプ部
１５０　ＤＲＡＭ
１５１，１５３，１５６，１５８　センスアンプ列
１５２，１５７　メモリセルアレイ
１５４　ライトバッファ列
１５５　メインアンプ列
１５９，１６１，１６２，１６４　Ｙデコーダ
１６０，１６３　Ｘデコーダ
１６５　アドレスラッチ回路
１６６　タイミング制御回路
１６７　ライトバッファ制御回路
１６８　入出力回路
１６９　メインアンプ制御回路
【図１】
2004062966.tif 000003
【図２】
2004062966.tif 000004
【図３】
2004062966.tif 000005
【図４】
2004062966.tif 000006
【図５】
2004062966.tif 000007
【図６】
2004062966.tif 000008
【図７】
2004062966.tif 000009
【図８】
2004062966.tif 000010
【図９】
2004062966.tif 000011
【図１０】
2004062966.tif 000012
【図１１】
2004062966.tif 000013
【図１２】
2004062966.tif 000014
【図１３】
2004062966.tif 000015
【図１４】
2004062966.tif 000016
【図１５】
2004062966.tif 000017