(57)【要約】【課題】メモリトランジスタ毎に、消去と書き込みと読み出しの制御を別個独立に実行できるようにする。【解決手段】メモリトランジスタ１毎に、ワード線が一方の信号レベルであるときに、プログラム電圧とプログラムベリファイ電圧とイレーズベリファイ電圧とリード電圧とのいずれか一つを任意に選択し、ワード線が他方の信号レベルであるときに、接地電位とプログラム電圧とプログラムベリファイ電圧とイレーズベリファイ電圧とのいずれか一つを任意に選択してゲート電極に印加するゲート電圧選択回路２と、ドレイン電極にドレイン電圧を印加する場合とビット線を接続する場合とドレイン電圧を印加せずかつビット線を接続しない場合とを任意に選択するドレイン電圧選択回路３と、消去電圧と接地電位とのいずれかを任意に選択してソース電極に印加するソース電圧選択回路４とを備える。【選択図】      図１
2004234739.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き込みと消去が可能な不揮発性半導体記憶装置において、
メモリトランジスタ毎に、ゲート電極とソース電極とドレイン電極とに印加する電圧をそれぞれ選択する電圧選択回路、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に書き込みと消去が可能な不揮発性半導体記憶装置において、メモリトランジスタ毎に、
ワード線が一方の信号レベルであるときに、プログラム電圧とプログラムベリファイ電圧とイレーズベリファイ電圧とのいずれか一つを任意に選択し、ワード線が他方の信号レベルであるときに、接地電位とプログラム電圧とプログラムベリファイ電圧とイレーズベリファイ電圧とのいずれか一つを任意に選択して前記メモリトランジスタのゲート電極に印加するゲート電圧選択回路と、
前記メモリトランジスタのドレイン電極にドレイン電圧を印加する場合とビット線を接続する場合とドレイン電圧を印加せずかつビット線を接続しない場合とを任意に選択するドレイン電圧選択回路と、
消去電圧と接地電位とのいずれかを任意に選択して前記メモリトランジスタのソース電極に印加するソース電圧選択回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的に書き込みと消去が可能な不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置としては、フラッシュメモリがよく知られているので、この明細書では、フラッシュメモリを例に挙げて説明する。フラッシュメモリでは、メモリセルはフローティングゲートを持つ１個のメモリトランジスタで構成される。このメモリトランジスタを例えば２次元マトリクス状に配置したセルアレイに対し、行線（ワード線）を選択する行デコーダ（Ｘデコーダ）と列線（ビット線）を選択する列デコーダ（Ｙデコーダ）とが配置される。メモリトランジスタのいわゆるゲート電極であるコントロールゲートは、ワード線に接続され、ドレイン電極はビット線に接続される。
【０００３】
以上の構成において、データの書き込み動作では、Ｘデコーダから選択されたワード線に接続される全てのメモリトランジスタのコントロールゲートに高電圧を印加する。また、Ｙデコーダから選択されたビット線に接続される全てのメモリトランジスタのドレイン電極に高電圧を印加する。このとき、メモリトランジスタのソース電極は、接地されている。これによって、Ｘデコーダから選択されたワード線に接続される全てのメモリトランジスタでは、フローティングゲートに電子が注入され、負に帯電し、コントロールゲートから見た閾値電圧が高くなり、データが書き込まれた状態になる。
【０００４】
消去動作では、セルアレイを構成する全てのメモリトランジスタ、または、１以上のワード線を単位とするメモリブロックを構成する全てのメモリトランジスタについて、ソース電極に高電圧を印加し、コントロールゲートを接地、もしくは負電位にする。これによって、フローティングゲートの電位が中性に戻り、コントロールゲートから見た閾値電圧が元に戻り、データが消去された状態になる。
【０００５】
データの読み出し動作では、メモリトランジスタのコントロールゲートに読み出し電圧として通常の電圧を印加する。書き込まれた状態のメモリトランジスタでは、ドレイン電流が流れず、消去されたメモリトランジスタでは、ドレイン電流が流れるので、メモリトランジスタの論理状態“１”“０”が区別できる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のフラッシュメモリでは、書き込み動作と消去動作と読み出し動作のうち、一つの動作を行うと、その動作が完了するまでは、他の動作を行うことができないので、スループットの向上が図れないという問題がある。
【０００７】
例えば、書き込み作業中では、Ｘデコーダで選択される全てのワード線に高電圧が印加され、Ｙデコーダで選択される全てのビット線に高電圧が印加される状態となる。そのため、書き込み対象以外のメモリトランジスタを読み出すためにアクセスすると、Ｘデコーダで選択されたワード線とＹデコーダで選択されたビット線とから高電圧が印加されるので、誤書き込みが起こってしまう。
【０００８】
なお、この問題を解決するため、例えば特許文献１では、消去と書き込みと読み出しのうち２機能以上を同時に、別々のメモリブロックにおいて実行できるようにした不揮発性半導体記憶装置が開示されている。
【０００９】
しかし、上記特許文献１に記載の技術では、メモリブロックの範囲ないしは内容が不明であるが、メモリブロックを単位とするので、例えば、ＳＲＡＭのような用い方をする場合、数ビットの変更設定をするために、メモリブロックの全体を再度設定しなければならず、利便性が悪い。
【００１０】
また、フラッシュメモリでは、書き込み時に、メモリトランジスタに余分なストレスが掛かるために書込回数が制限されるので、メモリトランジスタに掛かる余分なストレスの軽減を図り、書込回数を増加させることも重要な課題である。しかし、上記特許文献１に記載の技術では、メモリブロックを単位とするので、メモリトランジスタに掛かるストレスの軽減を図ることが困難である。
【００１１】
【特許文献１】
特開平７−２８１９５２号公報（００２４〜００３８、図１）
【００１２】
この発明は、上記に鑑みてなされたもので、メモリトランジスタ毎に、消去と書き込みと読み出しの制御を別個独立に実行することのできる不揮発性半導体記憶装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる不揮発性半導体記憶装置は、電気的に書き込みと消去が可能な不揮発性半導体記憶装置において、メモリトランジスタ毎に、ゲート電極とソース電極とドレイン電極とに印加する電圧をそれぞれ選択する電圧選択回路を備えたことを特徴とする。
【００１４】
この発明によれば、メモリトランジスタ毎に、消去と書き込みと読み出しの制御を別個独立に実行することができる。
【００１５】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる不揮発性半導体記憶装置の好適な実施の形態を詳細に説明する。
【００１６】
図１は、この発明の一実施の形態による不揮発性半導体記憶装置の構成を示すブロック図である。まず、この発明の理解を容易にするために、図２、図３を参照して、不揮発性半導体記憶装置であるフラッシュメモリの一般的な構成と動作について説明する。なお、図２は、この発明が対象とする不揮発性半導体記憶装置に属するフラッシュメモリの一般的な構成例を示すブロック図である。図３は、メモリトランジスタの閾値分布とセンスアンプのデータ判定閾値との関係を説明する図である。
【００１７】
図２において、Ｘデコーダ５１は、ｎ＋１本のワード線ＷＬｘ（ＷＬ０〜ＷＬｎ）を制御する。Ｙデコーダ５２は、ｍ＋１本のビット線ＢＬｘ（ＢＬ０〜ＢＬｍ）を制御する。メモリブロック５３は、図示例では、１本のワード線ＷＬを単位として構成されている。すなわち、メモリブロック５３は、１本のワード線ＷＬに接続されるｍ＋１個のメモリトランジスタ５４で構成される。したがって、セルアレイは、（ｍ＋１）×（ｎ＋１）個のメモリトランジスタ５４で構成されている。
【００１８】
メモリセルを構成するメモリトランジスタ５４は、コントロールゲートＣＧとフローティングゲートＦＧとを備え、コントロールゲートＣＧがワード線ＷＬｘ（ＷＬ０〜ＷＬｎ）に接続されている。
【００１９】
メモリブロック５３を構成する全てのメモリトランジスタ５４、つまり列方向に並ぶ全てのメモリトランジスタ５４のソース電極Ｓは、共通に消去電圧発生回路５５が制御するソース線ＳＬｘ（ＳＬ０〜ＳＬｍ）に接続されている。また、各メモリブロック５３において、列方向に並ぶ全てのメモリトランジスタ５４のドレイン電極Ｄは、共通にＹデコーダ５２が制御するビット線ＢＬｘ（ＢＬ０〜ＢＬｍ）に接続されている。
【００２０】
Ｘデコーダ５１には、書き込み（プログラム）電圧を発生するプログラム電圧発生回路５７と、書き込みの確認を行うためのプログラムベリファイ電圧を発生するプログラムベリファイ電圧発生回路５８と、消去の確認を行うためのイレーズベリファイ電圧を発生するイレーズベリファイ電圧発生回路５９と、読み取り（リード）電圧を発生するリード電圧発生回路６０とが接続されている。
【００２１】
そして、Ｙデコーダ５２には、ビット線ＢＬｘに印加するドレイン電圧を発生するドレイン電圧発生回路５６が接続されている。また、Ｙデコーダ５２には、ビット線ＢＬｘに現れた信号を増幅して取り出すセンスアンプ６１が接続されている。
【００２２】
以上の構成において、データの書き込み動作では、Ｘデコーダ５１から選択されたワード線ＷＬｘに接続される全てのメモリトランジスタ５４のコントロールゲートＣＧにプログラム電圧発生回路５７で発生させた高電圧を印加する。また、Ｙデコーダ５２から選択されたビット線ＢＬｘに接続される全てのメモリトランジスタ５４のドレイン電極Ｄにドレイン電圧発生回路５６で発生させた高電圧を印加する。このとき、メモリトランジスタ５４のソース電極Ｓは、接地されるようになっている。これによって、書き込み対象のメモリトランジスタ５４では、フローティングゲートＦＧに電子が注入され、負に帯電し、コントロールゲートＣＧから見た閾値電圧が高くなり、データが書き込まれた状態になる（図３参照）。
【００２３】
この書き込み作業中では、Ｘデコーダ５１で選択される全てのワード線ＷＬｘに高電圧が印加され、Ｙデコーダで選択される全てのビット線に高電圧が印加される状態となる。そのため、書き込み対象以外のメモリトランジスタ５４を読み出すためにアクセスすると、Ｘデコーダ５１で選択されたワード線ＷＬｘとＹデコーダ５２で選択されたビット線ＢＬｘとから高電圧が印加されるので、誤書き込みが起こってしまう。
【００２４】
書き込み後に書き込みができたか否かを確認するプログラムベリファイを実行するために、プログラム電圧発生回路５７で発生させた高電圧を印加したメモリトランジスタ５４のコントロールゲートＣＧに、プログラムベリファイ電圧発生回路５８で発生させた高電圧を印加し、また、Ｙデコーダ５２から選択されたビット線ＢＬｘに接続される全てのメモリトランジスタ５４のドレイン電極Ｄにドレイン電圧発生回路５６で発生させた高電圧を印加し、書き込みデータをセンスアンプ６１から順次取り出す。
【００２５】
プログラムベリファイ電圧はリード電圧よりも高いので、図３に示すように、プログラムベリファイ時のセンスアンプ６１におけるデータ判定値▲２▼は、通常の読み出し時のセンスアンプ６１におけるデータ判定値▲１▼よりも大きい。つまり、書き込み状態のメモリトランジスタ５４の閾値電圧とプログラムベリファイ時のセンスアンプ６１におけるデータ判定値▲２▼との差（マージン）は、書き込み状態のメモリトランジスタ５４の閾値電圧と読み出し時のデータ判定値▲１▼との差（マージン）よりも小さい。したがって、プログラムベリファイ時に、プログラムベリファイの対象外であるメモリトランジスタ５４から読み出したデータは、信頼性に欠ける。
【００２６】
消去動作では、セルアレイを構成する全てのメモリトランジスタ５４が接続されるソース線ＳＬｘに、または、メモリブロック５３を構成する全てのメモリトランジスタ５４が接続されるソース線ＳＬｘに、消去電圧発生回路５５で発生させた高電圧を印加する。このとき、メモリトランジスタ５４のコントロールゲートＣＧが接続されるワード線ＷＬｘは接地、もしくは負電圧が印加されるようになっている。これによって、フローティングゲートＦＧの電位が中性に戻り、コントロールゲートＣＧから見た閾値電圧が元に戻り、データが消去された状態になる（図３参照）。
【００２７】
消去作業が行われた範囲を消去有効ブロックと称すれば、消去作業中では、消去有効ブロック内のメモリトランジスタ５４にはリークがあるので、ソース電極Ｓに印加した高電圧がこのリークによってドレイン電極Ｄに現れる場合がある。この消去有効ブロック内のメモリトランジスタ５４のドレイン電極Ｄに現れた高電圧は、消去有効ブロックとビット線ＢＬを共通にしている消去有効ブロック外のメモリトランジスタ５４のドレイン電極Ｄに印加される。
【００２８】
したがって、そのような消去有効ブロック外のメモリトランジスタ５４をアクセスすると、誤書き込みを起こす可能性がある。また、アクセスしない場合においては、ドレイン電極Ｄに印加された高電圧によって誤消去を起こす可能性がある。
【００２９】
消去後に消去が行われたか否かを確認するイレーズベリファイを実行するために、イレーズベリファイ電圧発生回路５９で発生させた高電圧を上記消去有効ブロック内のメモリトランジスタ５４のコントロールゲートＣＧに印加し、センスアンプ６１から順次読み出し、ブランク状態であることを確認する。
【００３０】
図３に示すように、このイレーズベリファイ時のセンスアンプ６１におけるデータ判定値▲３▼は、読み出し時のセンスアンプ６１におけるデータ判定値▲１▼よりも小さい値になる。すなわち、消去状態のメモリトランジスタ５４の閾値電圧とイレーズベリファイ時のセンスアンプ６１におけるデータ判定値▲３▼との差（マージン）は、消去状態のメモリトランジスタ５４の閾値電圧と読み出し時のデータ判定値▲１▼との差（マージン）よりも小さい。したがって、イレーズベリファイ時に、上記消去有効ブロック外のメモリトランジスタ５４から読み出したデータは、信頼性に欠ける。
【００３１】
このように、現状のフラッシュメモリでは、データの書き込み動作中と消去動作中とでは、データの読み出しが行えないので、スループットの向上が図れないという問題がある。
【００３２】
そこで、この発明では、メモリトランジスタ５４毎に、消去と書き込みと読み出しの制御を別個独立に実行できるようにしている。以下、図１を参照して具体的に説明する。なお、図１では、図２に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。
【００３３】
図１では、図２に示した（ｍ＋１）×（ｎ＋１）個のメモリトランジスタのうち、Ｘデコーダ５１のワード線ＷＬ０とＹデコーダ５２のビット線ＢＬ０とで選択される１つのメモリトランジスタ１が代表例として示されている。図１に示すように、メモリトランジスタ１毎に、ゲート電圧選択回路２と、ドレイン電圧選択回路３と、ソース電圧選択回路４とが設けられる。
【００３４】
ゲート電圧選択回路２は、メモリトランジスタ１のコントロールゲートＣＧとワード線ＷＬ０との間に設けられている。そして、プログラム電圧発生回路５７と、プログラムベリファイ電圧発生回路５８と、イレーズベリファイ電圧発生回路５９と、リード電圧発生回路６０とは、Ｘデコーダ５１ではなく、ゲート電圧選択回路２に接続されている。
【００３５】
すなわち、ゲート電圧選択回路２では、ワード線ＷＬ０がＯＲ回路２８の一方の入力端に接続されている。ＯＲ回路２８の他方の入力端には、ＮＡＮＤ回路２７の出力が入力される。ＯＲ回路２８の出力は、ＮＡＮＤ回路２０の一方の入力端に接続されている。ＮＡＮＤ回路２０の他方の入力端には、図示しない制御回路から制御信号ＥＣＴＬ００が印加され、出力端がＮＭＯＳトランジスタ２１ゲート電極とＰＭＯＳトランジスタ２２のゲート電極とに共通に接続されている。
【００３６】
ＮＭＯＳトランジスタ２１のソース電極は接地に接続され、ドレイン電極はＰＭＯＳトランジスタ２２のドレイン電極に接続されている。ＮＭＯＳトランジスタ２１のドレイン電極とＰＭＯＳトランジスタ２２のドレイン電極は共通にメモリトランジスタ１のコントロールゲートＣＧに接続されている。ＰＭＯＳトランジスタ２２のソース電極には、ＰＭＯＳトランジスタ２３，２４，２５，２６のドレイン電極が共通に接続されている。
【００３７】
ＰＭＯＳトランジスタ２３，２４，２５のゲート電極は、ＮＡＮＤ回路２７の入力端に接続され、ＮＡＮＤ回路２７の出力端は、ＰＭＯＳトランジスタ２６のゲート電極と上記ＯＲ回路２８の他方の入力端とに接続されている。ＰＭＯＳトランジスタ２６のソース電極には、リード電圧発生回路６０の出力端が接続されている。
【００３８】
ＰＭＯＳトランジスタ２３のゲート電極には、図示しない制御回路から選択信号ＳＥＬ００が印加される。また、ＰＭＯＳトランジスタ２３のソース電極には、プログラム電圧発生回路５７の出力端が接続されている。
【００３９】
ＰＭＯＳトランジスタ２４のゲート電極には、図示しない制御回路から選択信号ＳＥＬ１０が印加される。また、ＰＭＯＳトランジスタ２４のソース電極には、プログラムベリファイ電圧発生回路５８の出力端が接続されている。
【００４０】
ＰＭＯＳトランジスタ２５のゲート電極には、図示しない制御回路から選択信号ＳＥＬ２０が印加される。また、ＰＭＯＳトランジスタ２５のソース電極には、イレーズベリファイ電圧発生回路５９の出力端が接続されている。
【００４１】
また、ドレイン電圧選択回路３は、メモリトランジスタ１のドレイン電極Ｄとビット線ＢＬ０およびドレイン電圧発生回路５６の出力端との間に設けられている。つまり、ドレイン電圧発生回路５６は、Ｙデコーダ５２ではなく、ドレイン電圧選択回路３に接続されている。
【００４２】
すなわち、ドレイン電圧選択回路３では、ＰＭＯＳトランジスタ３１のソース電極は、ドレイン電圧発生回路５６の出力端に接続され、ドレイン電極は、ＰＭＯＳトランジスタ３２のソース電極に接続されている。ＰＭＯＳトランジスタ３１のゲート電極には、図示しない制御回路から制御信号ＥＣＴＬ００の反転信号「ＥＣＴＬ００のバー」（以下、単に「反転信号」という）が印加されるようになっている。
【００４３】
ＰＭＯＳトランジスタ３２のドレイン電極は、ＮＭＯＳトランジスタ３３のドレイン電極と共にメモリトランジスタ１のドレイン電極Ｄに接続され、ＰＭＯＳトランジスタ３３のソース電極は、ビット線ＢＬ０に接続されている。ＰＭＯＳトランジスタ３２のゲート電極とＮＭＯＳトランジスタ３３のゲート電極には、共通に図示しない制御回路から制御信号ＤＣＴＬ００が印加されるようになっている。
【００４４】
次に、ソース電圧選択回路４は、メモリトランジスタ１のソース電極Ｓと消去電圧発生回路５５の出力端との間に設けられている。すなわち、ソース電圧選択回路４では、ＮＭＯＳトランジスタ４１のドレイン電極とＰＭＯＳトランジスタ４２のドレイン電極とが共通にメモリトランジスタ１のソース電極Ｓに接続されている。ＮＭＯＳトランジスタ４１のソース電極は、接地に接続され、ＮＭＯＳトランジスタ４２のソース電極は、消去電圧発生回路５５の出力端に接続されている。ＮＭＯＳトランジスタ４１のゲート電極とＰＭＯＳトランジスタ４２のゲート電極とには、共通に図示しない制御回路から制御信号ＥＣＴＬ００が印加されるようになっている。
【００４５】
以下、図１、図３を参照して、この実施の形態による不揮発性半導体装置としてのフラッシュメモリの動作を説明する。ワード線ＷＬ０に接続される各ゲート電圧選択回路２では、ワード線ＷＬ０が低レベルで、制御信号ＥＣＴＬ００が高レベルで、選択信号ＳＥＬ００，ＳＥＬ１０，ＳＥＬ２０のいずれか一つが低レベルである場合は、ＮＡＮＤ回路２７の出力は高レベルになり、ＯＲ回路２８の出力は高レベルになる。その結果、ＮＡＮＤ回路２０の出力が低レベルになるので、ＮＭＯＳトランジスタ２１がオフ動作を行い、ＰＭＯＳトランジスタ２２がオン動作を行い、ＰＭＯＳトランジスタ２３，２４，２５，２６のドレイン電極が共通にメモリトランジスタ１のコントロールゲートＣＧに接続される。この状態で、メモリトランジスタ１に対するデータ書き込み、プログラムベリファイ、イレーズベリファイの各動作が行われる。
【００４６】
また、ワード線ＷＬ０に接続される各ゲート電圧選択回路２では、ワード線ＷＬ０のレベル状態と無関係に、制御信号ＥＣＴＬ００が低レベルである場合は、ＮＡＮＤ回路２０の出力が高レベルになるので、ＮＭＯＳトランジスタ２１がオン動作を行い、ＰＭＯＳトランジスタ２２がオフ動作を行い、メモリトランジスタ１のコントロールゲートＣＧが接地に接続される。この状態で、消去動作が行われる。
【００４７】
そして、ワード線ＷＬ０に接続される各ゲート電圧選択回路２では、ワード線ＷＬ０が高レベルで、制御信号ＥＣＴＬ００が高レベルである場合は、ＮＡＮＤ回路２０の出力が低レベルになるので、ＰＭＯＳトランジスタ２３，２４，２５，２６のドレイン電極が共通にメモリトランジスタ１のコントロールゲートＣＧに接続される。この状態で、メモリトランジスタ１に対するデータ書き込み、プログラムベリファイ、イレーズベリファイ、および読み出しの各動作が行われる。
【００４８】
さて、データ書き込み時では、書き込み対象のメモリトランジスタ１を選択するワード線ＷＬ０を高レベルにし、書き込み対象のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える制御信号ＥＣＴＬ００を高レベルにする。その結果、当該ゲート電圧選択回路２では、ＰＭＯＳトランジスタ２３，２４，２５，２６のドレイン電極が共通にメモリトランジスタ１のコントロールゲートＣＧに接続される。
【００４９】
この状態で、データ書き込み対象のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える選択信号ＳＥＬ００を低レベルにし、他の選択信号ＳＥＬ１０，ＳＥＬ２０を高レベルにする。その結果、ＰＭＯＳトランジスタ２３のみがオン動作を行い、プログラム電圧発生回路５７で発生された高電圧がデータ書き込み対象のメモリトランジスタ１のコントロールゲートＣＧに印加される。
【００５０】
同時に、データ書き込み対象のメモリトランジスタ１に接続されるドレイン電圧選択回路３に与える制御信号ＤＣＴＬ００，ＥＣＴＬ００の反転信号を共に低レベルにする。また、データ書き込み対象のメモリトランジスタ１に接続されるソース電圧選択回路４に与える制御信号ＥＣＴＬ００を高レベルにする。
【００５１】
その結果、データ書き込み対象のメモリトランジスタ１に接続されるドレイン電圧選択回路３では、ＰＭＯＳトランジスタ３１，３２が共にオン動作を行い、ドレイン電圧発生回路５６で発生された高電圧がデータ書き込み対象のメモリトランジスタ１のドレイン電極Ｄに印加される。ＮＭＯＳトランジスタ３３はオフ動作を行うので、当該データ書き込み対象のメモリトランジスタ１は、ビット線ＢＬ０から切り離される。
【００５２】
また、ソース電圧選択回路４では、ＮＭＯＳトランジスタ４１がオン動作を行い、データ書き込み対象のメモリトランジスタ１のソース電極Ｓが接地される。ＰＭＯＳトランジスタ４２はオフ動作を行うので、当該データ書き込み対象のメモリトランジスタ１は、消去電圧発生回路５５から切り離される。
【００５３】
これらの動作によって、データ書き込み対象のメモリトランジスタ１は、データ書き込み対象外のメモリトランジスタ１から切り離され独自にデータの書き込みが行われる。
【００５４】
また、プログラムベリファイ時では、上記のように書き込みが行われプログラムベリファイの対象であるメモリトランジスタ１を選択するワード線ＷＬ０を高レベルにし、プログラムベリファイ対象のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える制御信号ＥＣＴＬ００を高レベルにする。その結果、当該ゲート電圧選択回路２では、ＰＭＯＳトランジスタ２３，２４，２５，２６のドレイン電極が共通にメモリトランジスタ１のコントロールゲートＣＧに接続される。
【００５５】
この状態で、プログラムベリファイ対象のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える選択信号ＳＥＬ１０を低レベルにし、他の選択信号ＳＥＬ００，ＳＥＬ２０を高レベルにする。その結果、ＰＭＯＳトランジスタ２４のみがオン動作を行い、プログラムベリファイ電圧発生回路５８で発生された高電圧がプログラムベリファイ対象のメモリトランジスタ１のコントロールゲートＣＧに印加される。
【００５６】
同時に、上記のプログラムベリファイ対象のメモリトランジスタ１に接続されるドレイン電圧選択回路３に与える制御信号ＤＣＴＬ００を高レベルにする。また、上記のプログラムベリファイ対象のメモリトランジスタ１に接続されるソース電圧選択回路４に与える制御信号ＥＣＴＬ００を高レベルにする。
【００５７】
その結果、プログラムベリファイ対象のメモリトランジスタ１に接続されるドレイン電圧選択回路３では、ＰＭＯＳトランジスタ３２がオフ動作を行い、ＮＭＯＳトランジスタ３３がオン動作を行い、プログラムベリファイ対象のメモリトランジスタ１のドレイン電極Ｄがビット線ＢＬ０に接続される。このとき、制御信号ＥＣＴＬ００は高レベルであるので、制御信号ＥＣＴＬ００の反転信号は、低レベルとなりＰＭＯＳトランジスタ３１は、オン動作を行うが、オフ動作を行うＰＭＯＳトランジスタ３２によってドレイン電圧発生回路５６は、切り離される。
【００５８】
また、ソース電圧選択回路４では、ＮＭＯＳトランジスタ４１がオン動作を行い、プログラムベリファイ対象のメモリトランジスタ１のソーズ電極Ｓが接地される。ＰＭＯＳトランジスタ４２はオフ動作を行うので、当該プログラムベリファイ対象のメモリトランジスタ１は、消去電圧発生回路５５から切り離される。
【００５９】
これらの動作によって、プログラムベリファイ対象のメモリトランジスタ１に対するセンスアンプ６１のデータ判定値のみを図３に示すプログラムベリファイ時のデータ判定値▲２▼に変更することができる。
【００６０】
次に、データ消去時では、消去対象のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える制御信号ＥＣＴＬ００を低レベルにする。消去対象外のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える制御信号ＥＣＴＬ００は上記のように高レベルにすることができる。
【００６１】
その結果、消去対象のメモリトランジスタ１に接続されるゲート電圧選択回路２では、ＮＡＮＤ回路２０の出力が高レベルになるので、ＮＭＯＳトランジスタ２１がオン動作を行い、ＰＭＯＳトランジスタ２２がオフ動作を行い、メモリトランジスタ１のコントロールゲートＣＧが接地に接続される。
【００６２】
この状態で、消去対象のメモリトランジスタ１に接続されるソース電圧選択回路４に与える制御信号ＥＣＴＬ００を低レベルにし、消去電圧発生回路５５で発生する高電圧を消去対象のメモリトランジスタ１のソース電極Ｓに印加する。
【００６３】
同時に、消去対象のメモリトランジスタ１に接続されるドレイン電圧選択回路３に与える制御信号ＤＣＴＬ００を低レベルにしてＮＭＯＳトランジスタ３３をオフ動作させ、消去対象のメモリトランジスタ１のドレイン電極Ｄをビット線ＢＬ０から切り離す。このとき、ＰＭＯＳトランジスタ３２はオン動作を行うが、そのドレイン電圧選択回路３に与える制御信号ＥＣＴＬ００の反転信号は高レベルにしてＰＭＯＳトランジスタ３１をオフ動作させる。つまり、消去対象のメモリトランジスタ１のドレイン電極Ｄがドレイン電圧発生回路５６に接続されないようにする。
【００６４】
これらの動作によって、消去対象のメモリトランジスタ１では、消去対象外のメモリトランジスタ１から切り離されて独自に消去動作が行われる。消去対象のメモリトランジスタ１のドレイン電極Ｄは、ビット線ＢＬ０から切り離されているので、ドレイン電極Ｄにリークによる高電圧が現れてもビット線ＢＬ０を共通にする他のメモリトランジスタ１に影響を与えることはない。
【００６５】
次に、上記のように消去動作が行われたメモリトランジスタ１にイレーズベリファイを実行する場合は、イレーズベリファイ対象のメモリトランジスタ１を選択するワード線ＷＬ０を高レベルにし、イレーズベリファイ対象のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える制御信号ＥＣＴＬ００を高レベルにする。
【００６６】
その結果、イレーズベリファイ対象のメモリトランジスタ１に接続されるゲート電圧選択回路２では、ＮＡＮＤ回路２０が出力を低レベルにするので、ＰＭＯＳトランジスタ２２がオン動作を行い、ＰＭＯＳトランジスタ２３，２４，２５，２６のドレイン電極が共通にメモリトランジスタ１のコントロールゲートＣＧに接続された状態になる。
【００６７】
この状態で、イレーズベリファイの対象であるメモリトランジスタ１に接続されるゲート電圧選択回路２に与える選択信号ＳＥＬ２０を低レベルにし、他の選択信号ＳＥＬ００，ＳＥＬ１０を高レベルにする。その結果、ＰＭＯＳトランジスタ２５のみがオン動作を行い、イレーズベリファイ電圧発生回路５９で発生された電圧がイレーズベリファイ対象のメモリトランジスタ１のコントロールゲートＣＧに印加される。
【００６８】
同時に、上記のイレーズベリファイ対象のメモリトランジスタ１に接続されるドレイン電圧選択回路３に与える制御信号ＤＣＴＬ００を高レベルにする。また、上記のイレーズベリファイ対象のメモリトランジスタ１に接続されるソース電圧選択回路４に与える制御信号ＥＣＴＬ００を高レベルにする。
【００６９】
その結果、イレーズベリファイ対象のメモリトランジスタ１に接続されるドレイン電圧選択回路３では、ＰＭＯＳトランジスタ３２がオフ動作を行い、ＮＭＯＳトランジスタ３３がオン動作を行い、イレーズベリファイ対象のメモリトランジスタ１のドレイン電極Ｄがビット線ＢＬ０に接続される。このとき、制御信号ＥＣＴＬ００は高レベルであるので、制御信号ＥＣＴＬ００の反転信号は、低レベルとなりＰＭＯＳトランジスタ３１は、オン動作を行うが、オフ動作を行うＰＭＯＳトランジスタ３２によってドレイン電圧発生回路５６は、切り離される。
【００７０】
また、ソース電圧選択回路４では、ＮＭＯＳトランジスタ４１がオン動作を行い、イレーズベリファイ対象のメモリトランジスタ１のソーズ電極Ｓが接地される。ＰＭＯＳトランジスタ４２はオフ動作を行うので、当該イレーズベリファイ対象のメモリトランジスタ１は、消去電圧発生回路５５から切り離される。
【００７１】
これらの動作によって、イレーズベリファイ対象のメモリトランジスタ１に対するセンスアンプ６１のデータ判定値のみを図３に示すイレーズベリファイ時のデータ判定値▲３▼に変更することができる。
【００７２】
次に、読み出し動作を説明する。上記の書き込み動作が行われているときに、書き込み対象外のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える選択信号ＳＥＬ００，ＳＥＬ１０，ＳＥＬ２０を全て高レベルにすると、ＮＡＮＤ回路２７の出力が低レベルになるので、ＰＭＯＳトランジスタ２６のみがオン動作を行い、リード電圧発生回路６０で発生される電圧がメモリトランジスタ１のコントロールゲートＣＧに印加される。
【００７３】
同様に、上記のプログラムベリファイ時にプログラムベリファイ対象外のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える選択信号ＳＥＬ００，ＳＥＬ１０，ＳＥＬ２０を全て高レベルにすると、ＮＡＮＤ回路２７の出力が低レベルになるので、ＰＭＯＳトランジスタ２６のみがオン動作を行い、リード電圧発生回路６０で発生される電圧がメモリトランジスタ１のコントロールゲートＣＧに印加される。
【００７４】
同様に、上記のイレーズベリファイ時にイレーズベリファイ対象外のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える選択信号ＳＥＬ００，ＳＥＬ１０，ＳＥＬ２０を全て高レベルにすると、ＮＡＮＤ回路２７の出力が低レベルになるので、ＰＭＯＳトランジスタ２６のみがオン動作を行い、リード電圧発生回路６０で発生される電圧がメモリトランジスタ１のコントロールゲートＣＧに印加される。
【００７５】
また、上記の消去動作が行われているときに、消去対象外のメモリトランジスタ１に接続されるゲート電圧選択回路２に与える制御信号ＥＣＴＬ００を高レベルにし、ＮＡＮＤ回路２０の出力が低レベルになるようにする。同時に、選択信号ＳＥＬ００，ＳＥＬ１０，ＳＥＬ２０を全て高レベルにすると、ＮＡＮＤ回路２７の出力が低レベルになるので、ＰＭＯＳトランジスタ２６のみがオン動作を行い、リード電圧発生回路６０で発生される電圧がメモリトランジスタ１のコントロールゲートＣＧに印加される。
【００７６】
このように、書き込み動作時やプログラムベリファイ時、消去動作時、およびイレーズベリファイ時のいずれのときでも、それらの対象外のメモリトランジスタ１では、独立してコントロールゲートＣＧにリード電圧が印加される状態を作り出すことができる。
【００７７】
そして、読み取り対象のメモリトランジスタ１に接続されるドレイン電圧選択回路３では、制御信号ＤＣＴＬ００，ＥＣＴＬ００を共に高レベルにし、メモリトランジスタ１のドレイン電極Ｄをビット線ＢＬ０に接続する。また、読み取り対象のメモリトランジスタ１に接続されるソース電圧選択回路４では、制御信号ＥＣＴＬ００を高レベルにし、メモリトランジスタ１のソース電極Ｓを接地に接続する。
【００７８】
その結果、当該読み取り対象のメモリトランジスタ１に対するセンスアンプ６１での読み出し時のデータ判定値を、常に、図３に示す十分なマージンが得られる▲１▼とすることができる。
【００７９】
したがって、この実施の形態によれば、次のような効果が得られる。メモリ全体としては、書き込み動作と消去動作と読み出し動作とを同時に進行させることができるので、システム全体のスループットを向上させることができる。
【００８０】
また、書き込み時と消去時では、それぞれの対象メモリトランジスタは、他の対象外メモリトランジスタから切り離されるので、高電圧が他の対象外メモリトランジスタに印加されることがない。つまり、他の対象外メモリトランジスタでは、余分なストレスが掛かるのを低減でき、その結果、書込回数の増加が図れる。
【００８１】
さらに、ビット単位に書き込み動作と消去動作と読み出し動作とが行えるので、ユーザはＳＲＡＭのような使い方ができる。しかも、不揮発性ＳＲＡＭとなるので、部品点数の削減が図れる。
【００８２】
なお、この実施の形態では、不揮発性半導体記憶装置として、メモリセルが１個のメモリトランジスタで構成されるフラッシュメモリへの適用例を示したが、この発明はこれに限定されるものではなく、その他、例えばメモリセルが２素子で構成されるＥＥＰＲＯＭにも同様に適用することができる。
【００８３】
【発明の効果】
以上説明したように、この発明によれば、メモリトランジスタ毎に、ゲート電極とソース電極とドレイン電極とに印加する電圧をそれぞれ選択する電圧選択回路を備えたので、メモリトランジスタ毎に、消去と書き込みと読み出しの制御を別個独立に実行することができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態による不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】この発明が対象とする不揮発性半導体記憶装置に属するフラッシュメモリの一般的な構成例を示すブロック図である。
【図３】メモリトランジスタの閾値分布とセンスアンプのデータ閾値との関係を説明する図である。
【符号の説明】
１  メモリトランジスタ、２  ゲート電圧選択回路、３  ドレイン電圧選択回路、４  ソース電圧選択回路、５１  Ｘデコーダ、５２  Ｙデコーダ、５５  消去電圧発生回路、５６  ドレイン電圧発生回路、５７  プログラム電圧発生回路、５８  プログラムベリファイ電圧発生回路、５９  イレーズベリファイ電圧発生回路、６０  リード電圧発生回路、６１  センスアンプ。
【図１】
2004234739.tif 000003
【図２】
2004234739.tif 000004
【図３】
2004234739.tif 000005