(57)【要約】【課題】掃き出し期間に高電圧を用いることなく、通常使用される動作電圧だけで信号電荷を基板に確実に排出させる。【解決手段】Ｐ型半導体基板８上のＮ型ウェル領域７内にＰ型ウェル領域５が設けられ、Ｐ型ウェル領域５内に受光ダイオード１と光信号検出用ＭＯＳトランジスタ２とを有する単位画素３が複数配列されている。Ｎ型ウェル領域７と、Ｎ型不純物拡散領域６と一体的に構成されたドレイン領域２３とは、Ｐ型ウェル領域５によって分離されている。これによって、掃き出し期間にはＮ型ウェル領域７にドレイン領域２３よりも低電位を印加でき、読み出し期間にはＮ型ウェル領域７にドレイン領域２３よりも高電位を印加できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板上の第２導電型ウェル領域内に第１導電型ウェル領域が設けられ、該第１導電型ウェル領域内に受光部と光信号検出部とが設けられた単位画素部が複数配列された固体撮像装置において、
該第２導電型ウェル領域と、該第１導電型ウェル領域の表面側に形成された第２導電型不純物拡散領域との間に該第１導電型ウェル領域が設けられている固体撮像装置。
【請求項２】
前記受光部は受光ダイオードで構成され、前記光信号検出部はトランジスタで構成された請求項１に記載の固体撮像装置。
【請求項３】
前記受光ダイオードは、前記第１導電型ウェル領域の一部と第２導電型不純物拡散領域とを有し、
前記トランジスタは、該第１導電型ウェル領域の表面側に前記第２導電型不純物拡散領域と一体的に形成された第２導電型ドレイン拡散領域と、該第１導電型ウェル領域の表面側に該第２導電型ドレイン拡散領域と所定の間隔を開けて設けられた第２導電型ソース拡散領域と、該第２導電型ドレイン拡散領域と第２導電型ソース拡散領域間の第１導電型ウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極下の第１導電型ウェル領域の表面側に設けられたチャネル領域と、該第１導電型ウェル領域内で該チャネル領域下の該第２導電型ソース拡散領域近傍位置に設けられ、該第１導電型ウェル領域よりも高い不純物濃度の第１導電型高濃度埋め込み層とを有した請求項２に記載の固体撮像装置。
【請求項４】
前記第２導電型ウェル領域に所定の電位を与えるための端子部が設けられた請求項１または３に記載の固体撮像装置。
【請求項５】
前記端子部は行方向に配置された複数の単位画素部に共通に設けられた請求項４に記載の固体撮像装置。
【請求項６】
前記第２導電型不純物拡散領域と第２導電型ウェル領域間の前記第１導電型ウェル領域の表面側にチャネル領域が設けられた請求項１または３に記載の固体撮像装置。
【請求項７】
前記第２導電型不純物拡散領域と第２導電型ウェル領域間の前記第１導電型ウェル領域の表面上にゲート絶縁膜を介してゲート端子が設けられた請求項６に記載の固体撮像装置。
【請求項８】
前記ゲート端子への電圧制御により、前記第２導電型ウェル領域と第２導電型不純物拡散領域とが電気的に接続または遮断されるように制御可能とした請求項７に記載の固体撮像装置。
【請求項９】
前記第２導電型ウェル領域と第１導電型高濃度埋め込み層の不純物濃度を通常不純物濃度に比べて低く設定した請求項３または７に記載の固体撮像装置。
【請求項１０】
請求項３に記載の固体撮像装置を駆動する固体撮像装置の駆動方法であって、
前記第１導電型高濃度埋め込み層に蓄積された信号電荷を前記第１導電型半導体基板側に排出する掃き出し期間において、前記第２導電型ウェル領域に、前記第２導電型不純物拡散領域に印加する電位よりも低い電位を印加する固体撮像装置の駆動方法。
【請求項１１】
請求項９に記載の固体撮像装置を駆動する固体撮像装置の駆動方法であって、
前記第１導電型高濃度埋め込み層に蓄積された信号電荷を読み出す読み出し期間において、前記第２導電型ウェル領域に、前記第２導電型不純物拡散領域に印加する電位よりも高い電位を印加する固体撮像装置の駆動方法。
【請求項１２】
請求項７または８に記載の固体撮像装置を駆動する固体撮像装置の駆動方法であって、
前記第１導電型高濃度埋め込み層に蓄積された信号電荷を前記第１導電型半導体基板側に排出する掃き出し期間において、前記ゲート端子に印加する電圧を制御して前記第２導電型ウェル領域と第２導電型不純物拡散領域とを電気的に遮断すると共に、前記第２導電型ウェル領域に、前記第２導電型不純物拡散領域に印加する電位よりも低い電位を印加する固体撮像装置の駆動方法。
【請求項１３】
請求項９に記載の固体撮像装置を駆動する固体撮像装置の駆動方法であって、
前記第１導電型高濃度埋め込み層に蓄積された信号電荷を読み出す読み出し期間において、前記ゲート端子に印加する電圧を制御して前記第２導電型ウェル領域と第２導電型不純物拡散領域とを電気的に遮断すると共に、前記第２導電型ウェル領域に、前記第２導電型不純物拡散領域に印加する電位よりも高い電位を印加する固体撮像装置の駆動方法。
【請求項１４】
前記読み出し期間において、前記ゲート電極に前記第２導電型不純物拡散領域に印加する所定の電位よりも低い電位を印加する請求項１１または１３に記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばビデオカメラ、電子カメラ（デジタルカメラ）、画像入力カメラ、スキャナ、ファクシミリなどの画像入力デバイス装置などに用いられる固体撮像装置およびその駆動方法に関する。
【０００２】
【従来の技術】
従来、この種の固体撮像装置としてＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサが用いられている。この半導体イメージセンサは、ほとんどの画像入力デバイス装置に適用されている。特に、近年、消費電力が小さく、かつ、周辺回路と同じＣＭＯＳ技術にて作製可能という利点を活かして、ＭＯＳ型イメージセンサが見直されている。
【０００３】
このような技術動向に対して、例えば特許文献１には、ＭＯＳ型イメージセンサの改良を行い、光信号検出用ＭＯＳトランジスタのチャネル領域下にキャリアポケット領域（高濃度埋め込み層）を設けた閾値電圧変調方式のＭＯＳ型イメージセンサ（固体撮像装置）が開示されている。このような特許文献１のＭＯＳ型イメージセンサについて図１１にその構成を示している。
【０００４】
図１１は、従来のＭＯＳ型イメージセンサの１画素分の構成例を示す断面図である。
【０００５】
図１１において、このＭＯＳ型イメージセ  ンサ２０は、光電変換用の受光ダイオード１と、この受光ダイオード１近傍の光信号検出用ＭＯＳトランジスタ２（絶縁ゲート型電界効果トランジスタ）とを有する単位画素部３がフィールド酸化膜４で画素分離されて例えば行方向および列方向にマトリクス状に複数配列されて構成されている。これらの受光ダイオード１と光信号検出用ＭＯＳトランジスタ２とは一つのＰ型ウェル領域５内に形成されている。
【０００６】
受光ダイオード１は、光電変換された信号電荷の発生領域であるＰ型ウェル領域５の一部であるＰ型ウェル領域５１と、そのＰ型ウェル領域５１の表層に設けられたＮ型不純物拡散領域６とを有しており、Ｎ型不純物拡散領域６がＰ型ウェル領域５１に対して埋め込み構造となっている。
【０００７】
ＭＯＳトランジスタ２は、ゲート電極２１と、Ｎ型ソース領域２２と、Ｎ型ドレイン領域２３と、電流担体が移動するチャネル領域２４と、Ｐ型ホールポケット領域２５とを有している。
【０００８】
ゲート電極２１は、Ｐ型ウェル領域５上に図示しないゲート絶縁膜を介して平面視リング状に形成されている。
【０００９】
Ｎ型ソース領域２２は、このリング状のゲート電極２１の内側にあってＰ型ウェル領域５の表面側にソース拡散領域として設けられている。
【００１０】
Ｎ型ドレイン領域２３は、リング状のゲート電極２１の外周を囲むようにＰ型ウェル領域５の表面側に平面視リング状のドレイン拡散領域として設けられている。このＮ型ドレイン領域２３は、上記Ｎ型不純物拡散領域６と一体的に形成されている。Ｎ型不純物拡散領域６の外周端部は、Ｐ型ウェル領域５を囲むように設けられたＮ型ウェル領域７と接続されている。
【００１１】
チャネル領域２４は、ゲート電極２１下の、Ｎ型ソース領域２２とＮ型ドレイン領域２３間のＰ型ウェル領域５の表面側に設けられたＮ型不純物領域（Ｎ型不純物層）として形成されている。
【００１２】
Ｐ型ホールポケット領域２５は、ゲート電極２１の下方であって、Ｎ型ソース領域２２近傍位置のＰ型ウェル領域５内にＮ型ソース領域２２を囲むように平面視リング状に形成されている。このＰ型ホールポケット領域２５は、Ｐ型ウェル領域５よりも不純物濃度が高い高濃度埋め込み層として形成されている。
【００１３】
Ｐ型ウェル領域５は、Ｐ型半導体基板８上のＮ型ウェル領域７内に設けられている。Ｎ型ウェル領域７は、上記フィールド酸化膜４およびＰ型分離領域９によって分離されている。
【００１４】
上記構成により、この固体撮像装置（例えばＭＯＳ型イメージセンサ）の基本動作について、図１２のタイミングチャートをその一例として説明する。なお、この固体撮像装置において、その一連の撮像動作として、初期化（掃き出し）動作、蓄積動作および読み出し動作の各動作が繰り返して行われる。
【００１５】
図１２に示すように、まず、掃き出し期間には、初期化のため、ドレイン領域２３のドレイン電圧ＶＤおよびゲート電極２１のゲート電圧ＶＧに５Ｖ程度の高電圧が印加される。このとき、ゲート電極２１下ではチャネル領域２４が充分に形成されているため、ソース領域２２の電位も５Ｖとなっている。この場合のポテンシャル分布について図１３に示している。
【００１６】
図１３は、図１１のホールポケット領域２５を通る基板面に垂直な方向（深さ方向）の掃き出し時のポテンシャル分布図である。なお、この場合の縦軸はポテンシャル値を示し、横軸は基板表面からの深さ（距離）を示している。
【００１７】
図１３において、ゲート絶縁膜からＮ型（Ｎ＋）不純物領域２４、Ｐ型（Ｐ＋）ホールポケット領域２５、Ｐ型ウェル領域５、Ｎ型ウェル領域７およびＰ型半導体基板８に向かって、ゲート電圧ＶＧの５ＶからＧＮＤ（０Ｖ）までポテンシャル値が変化している。このような動作により、ホールポケット領域２５に蓄積されている信号電荷（ホール）が全てＰ型半導体基板８側に掃き出される。この期間が掃き出し期間となる。
【００１８】
次に、蓄積期間では、図１２に示すように、ドレイン電圧ＶＤが３Ｖに下げられ、受光ダイオード１のＰ型ウェル領域５１内にて光電変換で信号電荷が生成される。このとき、ゲート電圧ＶＧが１Ｖに下げられているため、光信号検出用ＭＯＳトランジスタ２がオフ状態になり、最も電位が低いゲート電極２１下のホールポケット領域２５に信号電荷（ホール）が蓄積される。
【００１９】
さらに、読み出し期間には、光信号検出用ＭＯＳトランジスタ２のソース領域２２に定電流源が接続され、ドレイン領域２３、ゲート電極２１およびソース領域２２によってソースフォロワ回路が構成される。この状態でゲート電圧ＶＧを３Ｖに上げてＭＯＳトランジスタ２を飽和領域で動作させることにより、ホールポケット領域２５に蓄積された信号電荷量に応じてソース電位が変調される。この場合のポテンシャル分布について図１４に示している。
【００２０】
図１４は、図１１のホールポケット領域２５を通る基板面に垂直な方向（深さ方向）の読み出し時のポテンシャル分布図である。なお、この場合の縦軸はポテンシャル値を示し、横軸は基板表面からの深さ（距離）を示している。
【００２１】
図１４において、ゲート絶縁膜からＮ型（Ｎ＋）不純物領域２４、Ｐ型（Ｐ＋）ホールポケット領域２５、Ｐ型ウェル領域５、Ｎ型ウェル領域７およびＰ型半導体基板８に向かって、ゲート電圧ＶＧの３ＶからＧＮＤ（０Ｖ）までポテンシャル値が変化している。ホールポケット領域２５およびＰ型ウェル領域５ではＮ型ウェル領域７に比べてポテンシャル値が低くなっており、Ｎ型ウェル領域７がＰ型ウェル領域５とＰ型半導体基板８との間のポテンシャル障壁となって、ホールポケット領域２５に信号電荷が蓄積される。このときのホールポケット領域２５に蓄積可能な最大信号電荷量を図１４に斜線で示している。
【００２２】
【特許文献１】
特開平１１−１９５７７８号公報（特許公報２９３５４９２号）
【００２３】
【発明が解決しようとする課題】
上述した従来の固体撮像装置では、掃き出し期間においてホールポケット領域２５内部の信号電荷を完全にＰ型半導体基板８側に排出する必要がある。このためには、ホールポケット領域２５の電位を、Ｐ型半導体基板８に電荷を排出するための障壁となっているＮ型ウェル領域７の電位よりも高くする必要がある。
【００２４】
また、その電位分布を実現するためには、通常使用される動作電圧（図１２および図１３の例の場合には１Ｖおよび３Ｖ）よりも高電圧（図１２および図１３の例の場合には５Ｖ）が必要とされる。このような高電圧を発生させるためには、外部に専用の電源を設けるか、またはチップ内部にキャパシタを持つ昇圧回路を設けることが必要となる。また、昇圧回路をチップ内部に設ける場合には、キャパシタンス等を作製することが必要となるためにチップ面積の増大につながり、さらには、一部、高耐圧トランジスタ作製のためのプロセス構築が必要となることもある。
【００２５】
本発明は、上記従来の問題を解決するもので、掃き出し期間に高電圧を用いることなく、通常使用される動作電圧だけで信号電荷を基板に確実に排出させることができる固体撮像装置およびその駆動方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の固体撮像装置は、第１導電型半導体基板上の第２導電型ウェル領域内に第１導電型ウェル領域が設けられ、該第１導電型ウェル領域内に受光部と光信号検出部とが設けられた単位画素部が複数配列された固体撮像装置において、
該第２導電型ウェル領域と、該第１導電型ウェル領域の表面側に形成された第２導電型不純物拡散領域との間に該第１導電型ウェル領域が設けられているものであり、そのことにより上記目的が達成される。
【００２７】
また、好ましくは、本発明の固体撮像装置における受光部は受光ダイオードで構成され、前記光信号検出部はトランジスタで構成されている。
【００２８】
さらに、好ましくは、本発明の固体撮像装置における受光ダイオードは、前記第１導電型ウェル領域の一部と第２導電型不純物拡散領域とを有し、前記トランジスタは、該第１導電型ウェル領域の表面側に前記第２導電型不純物拡散領域と一体的に形成された第２導電型ドレイン拡散領域と、該第１導電型ウェル領域の表面側に該第２導電型ドレイン拡散領域と所定の間隔を開けて設けられた第２導電型ソース拡散領域と、該第２導電型ドレイン拡散領域と第２導電型ソース拡散領域間の第１導電型ウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、該ゲート電極下の第１導電型ウェル領域の表面側に設けられたチャネル領域と、該第１導電型ウェル領域内で該チャネル領域下の該第２導電型ソース拡散領域近傍位置に設けられ、該第１導電型ウェル領域よりも高い不純物濃度の第１導電型高濃度埋め込み層とを有する。
【００２９】
さらに、好ましくは、本発明の固体撮像装置における第２導電型ウェル領域に所定の電位を与えるための端子部が設けられている。
【００３０】
さらに、好ましくは、本発明の固体撮像装置における端子部は行方向に配置された複数の単位画素部に共通に設けられている。
【００３１】
さらに、好ましくは、本発明の固体撮像装置における第２導電型不純物拡散領域と第２導電型ウェル領域間の前記第１導電型ウェル領域の表面側にチャネル領域が設けられている。
【００３２】
さらに、好ましくは、本発明の固体撮像装置における第２導電型不純物拡散領域と第２導電型ウェル領域間の前記第１導電型ウェル領域の表面上にゲート絶縁膜を介してゲート端子が設けられている。
【００３３】
さらに、好ましくは、本発明の固体撮像装置において、ゲート端子への電圧制御により、前記第２導電型ウェル領域と第２導電型不純物拡散領域とが電気的に接続または遮断されるように制御可能としている。
【００３４】
さらに、好ましくは、本発明の固体撮像装置における第２導電型ウェル領域と第１導電型高濃度埋め込み層の不純物濃度を通常不純物濃度に比べて低く設定した。
【００３５】
本発明の固体撮像装置の駆動方法は、請求項３に記載の固体撮像装置を駆動する固体撮像装置の駆動方法であって、前記第１導電型高濃度埋め込み層に蓄積された信号電荷を前記第１導電型半導体基板側に排出する掃き出し期間において、前記第２導電型ウェル領域に、前記第２導電型不純物拡散領域に印加する電位よりも低い電位を印加するものであり、そのことにより上記目的が達成される。
【００３６】
本発明の固体撮像装置の駆動方法は、請求項９に記載の固体撮像装置を駆動する固体撮像装置の駆動方法であって、前記第１導電型高濃度埋め込み層に蓄積された信号電荷を読み出す読み出し期間において、前記第２導電型ウェル領域に、前記第２導電型不純物拡散領域に印加する電位よりも高い電位を印加するものであり、そのことにより上記目的が達成される。
【００３７】
本発明の固体撮像装置の駆動方法は、請求項７または８に記載の固体撮像装置を駆動する固体撮像装置の駆動方法であって、前記第１導電型高濃度埋め込み層に蓄積された信号電荷を前記第１導電型半導体基板側に排出する掃き出し期間において、前記ゲート端子に印加する電圧を制御して前記第２導電型ウェル領域と第２導電型不純物拡散領域とを電気的に遮断すると共に、前記第２導電型ウェル領域に、前記第２導電型不純物拡散領域に印加する電位よりも低い電位を印加するものであり、そのことにより上記目的が達成される。
【００３８】
本発明の固体撮像装置の駆動方法は、請求項９に記載の固体撮像装置を駆動する固体撮像装置の駆動方法であって、前記第１導電型高濃度埋め込み層に蓄積された信号電荷を読み出す読み出し期間において、前記ゲート端子に印加する電圧を制御して前記第２導電型ウェル領域と第２導電型不純物拡散領域とを電気的に遮断すると共に、前記第２導電型ウェル領域に、前記第２導電型不純物拡散領域に印加する電位よりも高い電位を印加するものであり、そのことにより上記目的が達成される。
【００３９】
また、好ましくは、本発明の固体撮像装置の駆動方法における読み出し期間において、前記ゲート電極に前記第２導電型不純物拡散領域に印加する所定の電位よりも低い電位を印加する。
【００４０】
上記構成により、以下、本発明の作用について説明する。
【００４１】
本発明においては、第２導電型ウェル領域（Ｎ型ウェル領域）と第２導電型不純物拡散領域（第２導電型ドレイン拡散領域と一体的に構成）とが、第１導電型ウェル領域（Ｐ型ウェル領域）によって分離されているため、第２導電型ドレイン拡散領域に印加される電位とは異なる電位をＮ型ウェル領域に印加することができる。
【００４２】
一方、第１導電型高濃度埋め込み層（ホールポケット領域）に蓄積された信号電荷（光電変換による光信号）を第１導電型半導体基板側に排出する掃き出し期間に、第２導電型不純物拡散領域（第２導電型ドレイン拡散領域）に印加される電位よりも低い電位をＮ型ウェル領域に電圧印加することによって、第１導電型半導体基板とホールポケット領域との間のＮ型ウェル領域によって形成されるポテンシャル障壁を低くすることができる。その結果、第２導電型ドレイン拡散領域とＮ型ウェル領域とが同電位とされていた従来技術と比べて、掃き出し期間に第２導電型ドレイン拡散領域やゲート電極に印加されるゲート電圧を低電圧化することが可能となる。
【００４３】
また、第１導電型高濃度埋め込み層（ホールポケット領域）に蓄積された光発生信号を読み出す読み出し期間に、第２導電型不純物拡散層（第２導電型ドレイン拡散領域）に印加される電位よりも高い電位を第２導電型半導体層（Ｎ型ウェル領域）に印加することによって、第１導電型半導体基板とホールポケット領域との間のＮ型ウェル領域によって形成されるポテンシャル障壁を高くすることもできる。この場合に、ホールポケット領域に蓄積された信号電荷の第１導電型半導体基板側へのオーバーフローを防ぐことができるため、ホールポケット領域やＮ型ウェル領域の不純物濃度を通常不純物濃度よりも低くして低電圧化を図った場合にも、蓄積最大信号電荷量の低下を防ぐことが可能となる。
【００４４】
Ｎ型ウェル領域に電位を与えるための端子部は、単位画素部毎に設けてもよいが、複数の単位画素部に共通に設けることによって、画素面積を有効利用することができる。ＭＯＳ型イメージセンサでは、掃き出し、蓄積、読み出しという一連の撮像動作は各行毎に行われるため、Ｎ型ウェル領域に電位を与えるための端子部を、行方向に配置された複数の単位画素部に共通に設けることが好ましい。
【００４５】
Ｎ型ウェル領域と第２導電型ドレイン領域とを分離するＰ型ウェル領域の表面上に、ゲート絶縁膜を介してゲート端子を設け、ゲート端子に電圧を印加して制御することによって、第２導電型ドレイン領域とＮ型ウェル領域との電気的接続または遮断を制御することが可能となる。
【００４６】
さらに、蓄積期間には第２導電型ドレイン領域とＮ型ウェル領域との間が電気的に接続されるようにゲート端子に電圧を印加することによって、Ｐ型ウェル領域が露出している部分で生じる暗電流成分によってＳ／Ｎが劣化することを防ぐことが可能となる。また、Ｎ型ウェル領域に第２導電型ドレイン領域とは異なる電位が印加される掃き出し期間または読み出し期間には、第２導電型ドレイン領域とＮ型ウェル領域との間が電気的に遮断されるようにゲート端子に電圧が印加される。
【００４７】
【発明の実施の形態】
以下に、本発明の固体撮像装置の実施形態１〜６をそれぞれＭＯＳ型イメージセンサに適用した場合について図面を参照しながら説明する。
（実施形態１）
図１は、本発明の固体撮像装置の実施形態１であるＭＯＳ型イメージセンサの１画素分の構成を示す断面図である。なお、図１１の従来の構成部材と同一の作用効果を奏する部材には同一の符号を付している。
【００４８】
図１において、このＭＯＳ型イメージセンサ２０Ａは、図１１に示す従来のＭＯＳ型イメージセンサ２０の場合と同様に、光電変換用受光部としての受光ダイオード１と、この受光ダイオード１近傍の光信号検出部（トランジスタ）としてのＭＯＳトランジスタ２（絶縁ゲート型電界効果トランジスタ）とを有する単位画素部３がフィールド酸化膜４で画素分離されて例えば行方向および列方向にマトリクス状に複数配列されて構成されている。第１導電型（Ｐ型）半導体基板８上の第２導電型（Ｎ型）ウェル領域７内には第１導電型（Ｐ型）ウェル領域５が設けられており、受光ダイオード１と光信号検出用ＭＯＳトランジスタ２とは一つのＰ型ウェル領域５内に形成されている。
【００４９】
受光ダイオード１は、光電変換された信号電荷の発生領域であるＰ型ウェル領域５の一部としてのＰ型ウェル領域５１と、そのＰ型ウェル領域５１の表面側に設けられた第２導電型（Ｎ型）不純物拡散領域６とを有しており、Ｎ型不純物拡散領域６がＰ型ウェル領域５１に対して埋め込み構造となっている。
【００５０】
ＭＯＳトランジスタ２は、ゲート電極２１と、第２導電型（Ｎ型）ソース拡散領域２２（以下、Ｎ型ソース領域２２という）と、第２導電型（Ｎ型）ドレイン拡散領域２３（以下、Ｎ型ドレイン領域２３という）と、電流担体（電荷）が移動するチャネル領域２４と、信号電荷保持用の第１導電型高濃度埋め込み層２５（以下、Ｐ型ホールポケット領域２５という）とを有している。
【００５１】
ゲート電極２１は、Ｐ型ウェル領域５上に図示しないゲート絶縁膜を介して平面視リング状に形成されている。
【００５２】
Ｎ型ソース領域２２は、リング状のゲート電極２１の内側にあってＰ型ウェル領域５の表面側に設けられている。
【００５３】
Ｎ型ドレイン領域２３は、リング状のゲート電極２１の外周を囲むようにＰ型ウェル領域５の表層側に平面視リング状に設けられている。このＮ型ドレイン領域２３は上記Ｎ型不純物拡散領域６と一体的に形成され、Ｎ型ドレイン領域２３およびＮ型不純物拡散領域６はＰ型ウェル領域５内に形成されている。
【００５４】
チャネル領域２４は、ゲート電極２１下の、Ｎ型ソース領域２２とＮ型ドレイン領域２３間のＰ型ウェル領域５の表層側に設けられたＮ型不純物領域（Ｎ型不純物層）として形成されている。
【００５５】
Ｐ型ホールポケット領域２５は、ゲート電極２１の下方であって、Ｎ型ソース領域２２近傍位置のＰ型ウェル領域５内にＮ型ソース領域２２の周囲を囲むように平面視リング状に形成されている。このＰ型ホールポケット領域２５は、Ｐ型ウェル領域５よりも不純物濃度が高いＰ型高濃度埋め込み層として形成されている。
【００５６】
Ｐ型ウェル領域５は、Ｐ型半導体基板８上のＮ型ウェル領域７内に設けられている。Ｎ型ウェル領域７は、上記フィールド酸化膜４およびＰ型分離領域９によって分離されている。
【００５７】
ここで、本実施形態１の特徴構成について説明する。
【００５８】
ＭＯＳ型イメージセンサ２０Ａにおいて、Ｎ型ウェル領域７と、Ｐ型ウェル領域５（または５１）の表面側に形成されたＮ型不純物拡散領域６との間にＰ型ウェル領域５（または５１）が設けられている。即ち、Ｐ型ウェル領域５（または５１）を囲むように設けられたＮ型ウェル領域７は、Ｐ型ウェル領域５（または５１）によってＮ型ドレイン領域２３を含むＮ型不純物拡散領域６と物理的に分離されている。また、Ｐ型分離領域９とＰ型ウェル領域５との間に存在するＮ型ウェル領域７上には、Ｎ型ウェル領域７に所定の電位を与えるための端子部１０（コンタクトＮ＋部）が設けられている。
【００５９】
一方、図１１の従来のＭＯＳ型イメージセンサ２０では、Ｎ型ドレイン領域２３とＮ型ウェル領域７とがＮ型不純物拡散領域６を介して接続されており、Ｎ型ドレイン領域２３に所定の電位を印加すると、Ｎ型ウェル領域７もＮ型ドレイン領域２３と同じ電位になる。
【００６０】
これに対して、本実施形態１のＭＯＳ型イメージセンサ２０Ａでは、Ｐ型ウェル領域５によって、Ｎ型ドレイン領域２３とＮ型ウェル領域７とが物理的に分離されているため、Ｎ型ドレイン領域２３に印加されるドレイン電位ＶＤとは異なる電位ＶＳＵＢＮを、端子部１０（コンタクトＮ＋部）からＮ型ウェル領域７に印加することが可能となっている。
【００６１】
上記構成により、以下に、本実施形態１のＭＯＳ型イメージセンサ２０Ａの駆動方法の一例について、図２のタイミングチャートを用いて説明する。この例では、掃き出し期間において、Ｎ型ドレイン領域２３に印加されるドレイン電圧よりも低い電圧ＶＳＵＢＮがＮ型ウェル領域７に印加される場合である。
【００６２】
即ち、図２に示すように、まず、掃き出し期間において、Ｎ型ドレイン領域２３およびゲート電極２１に印加されるドレイン電圧ＶＤおよびゲート電圧ＶＧは共に３Ｖであり、Ｎ型ウェル領域７に印加される電圧ＶＳＵＢＮは、それよりも低電位の０Ｖである。この場合のポテンシャル分布については図３に示している。
【００６３】
図３は、図１のホールポケット領域２５を通る基板面に垂直な方向（深さ方向）の掃き出し時のポテンシャル分布図である。なお、縦軸はポテンシャル値を示し、横軸は基板表面からの深さを示している。
【００６４】
図３において、ゲート絶縁膜からチャネル領域２４（Ｎ型（Ｎ＋）不純物領域）、Ｐ型（Ｐ＋）ホールポケット領域２５、Ｐ型ウェル領域５、Ｎ型ウェル領域７およびＰ型半導体基板８に向かって、３Ｖ（または３．５Ｖ）からＧＮＤ（０Ｖ）までポテンシャル値が変化している。
【００６５】
本実施形態１では、図１３の従来のＭＯＳ型イメージセンサ２０におけるポテンシャル分布図に比べて、Ｎ型ウェル領域７に低電圧を印加できるため、ホールポケット領域２５とＰ型半導体基板８との間のＮ型ウェル領域７によって形成されるポテンシャル障壁が低くなる。この結果、従来のようにＮ型ドレイン領域２３とＮ型ウェル領域７とを同一電位（図１２の例では５Ｖ）とした場合に比べて、掃き出し時にＮ型ドレイン領域２３やゲート電極２１に印加される各電圧を低電圧化（図２の例では３Ｖ）することが可能となる。このような撮像動作により、ホールポケット領域２５に蓄積されている信号電荷（ホール）が全てＰ型半導体基板８側に掃き出される。
【００６６】
次に、蓄積期間では、図１２の従来のＭＯＳ型イメージセンサ２０の場合と同様に、ドレイン領域２３に３Ｖのドレイン電圧ＶＤが印加され、受光ダイオード１のＰ型ウェル領域５１内にて光電変換による信号電荷が生成される。このとき、ゲート電圧ＶＧが１Ｖに下げられているため、光信号検出用ＭＯＳトランジスタ２がオフ状態となり、最も電位が低いゲート電極２１下のホールポケット領域２５に信号電荷（ホール）が蓄積される。また、Ｎ型ウェル領域７に印加される電圧ＶＳＵＢＮは、Ｎ型ドレイン領域２３に印加されるドレイン電圧と同じ３Ｖに設定されている。
【００６７】
さらに、読み出し期間では、図１２に示す従来のＭＯＳ型イメージセンサ２０の場合と同様に、光信号検出用ＭＯＳトランジスタ２のＮ型ソース領域２２に定電流源が接続され、Ｎ型ドレイン領域２３、ゲート電極２１およびＮ型ソース領域２２によってソースフォロワ回路が構成されている。この状態でゲート電圧ＶＧを３Ｖに上げてＭＯＳトランジスタ２を飽和領域で動作させることにより、ホールポケット領域２５に蓄積された信号電荷量に応じてソース電位が変調される。このときにＮ型ウェル領域７に印加される電圧ＶＳＵＢＮは、Ｎ型ドレイン領域２３に印加される電圧と同じ３Ｖに設定されている。
【００６８】
以上のように、本実施形態１によれば、掃き出し動作のために必要とされるドレイン電圧ＶＤおよびゲート電圧ＶＧを従来のものと比べて通常電圧の低電圧（ここでは３Ｖ）とすることができる。このため、従来のように外部に専用の電源装置を設けたり、内部にキャパシタを持つ昇圧回路を設ける必要がなくなる。
（実施形態２）
上記実施形態１では、掃き出し期間において、Ｎ型ドレイン領域２３に印加されるドレイン電圧よりも低い電圧ＶＳＵＢＮをＮ型ウェル領域７に印加する場合であったが、本実施形態２では、上記実施形態１のＰ型高濃度埋め込み層（ホールポケット領域２５）やＮ型ウェル領域７の不純物濃度に比べて低く設定し、かつ、これによる蓄積最大信号電荷量の低下を防止する場合である。
【００６９】
即ち、掃き出しに必要な撮像動作電圧としては、ホールポケット領域２５やＮ型ウェル領域７の不純物濃度を低くすることにより低電圧化することが可能である。しかしながら、この場合には、ホールポケット領域２５やＮ型ウェル領域７における不純物濃度の低濃度化に伴って、ホールポケット領域２５に蓄積可能な最大信号電荷量も低下する。
【００７０】
これを解決するために、本実施形態２のＭＯＳ型イメージセンサ２０Ｂの構造は、図１に示す実施形態１の場合（ＭＯＳ型イメージセンサ２０Ａ）と略同様であるが、ホールポケット領域２５やＮ型ウェル領域７の不純物濃度を低くしてホールポケット領域２５ＢやＮ型ウェル領域７Ｂとし、かつ、読み出し時に、Ｎ型ドレイン領域２３に印加されるドレイン電圧ＶＤよりも高い電圧ＶＳＵＢＮがＮ型ウェル領域７Ｂに印加する点が異なっている。
【００７１】
以下に、本実施形態２のＭＯＳ型イメージセンサ２０Ｂの駆動方法の一例について、図４のタイミングチャートを用いて説明する。
【００７２】
図４に示すように、まず、掃き出し期間において、端子部１０を介してＮ型ウェル領域７Ｂに印加される電圧ＶＳＵＢＮは、ドレイン領域２３およびゲート電極２１に印加されるドレイン電圧ＶＤおよびゲート電圧ＶＧと同じ３Ｖである。本実施形態２では、図１２に示す従来のＭＯＳ型イメージセンサ２０に比べて、ホールポケット領域２５ＢやＮ型ウェル領域７Ｂの不純物濃度を、上記実施形態１のホールポケット領域２５やＮ型ウェル領域７の不純物濃度よりも低く設定することにより、掃き出しに必要な動作電圧が上記従来の場合に比べて低電圧化するのはもちろんのこと、上記実施形態１の場合に比べても低電圧化することができる。このような動作により、ホールポケット領域２５Ｂに蓄積されている信号電荷（ホール）が全てＰ型半導体基板８側に容易に掃き出される。
【００７３】
次に、蓄積期間では、図１２に示す従来のＭＯＳ型イメージセンサ２０の場合と同様に、Ｎ型ドレイン領域２３に３Ｖのドレイン電圧ＶＤが印加されており、受光ダイオード１のＰ型ウェル領域５１内にて光電変換された信号電荷が生成される。このとき、ゲート電圧ＶＧは１Ｖに下げられている。このため、光信号検出用ＭＯＳトランジスタ２がオフ状態となっており、最も電位が低いゲート電極２１下のホールポケット領域２５Ｂに信号電荷（ホール）が蓄積される。また、Ｎ型ウェル領域７Ｂに印加される電圧ＶＳＵＢＮは、Ｎ型ドレイン領域２３に印加されるドレイン電圧ＶＤと同じ３Ｖである。
【００７４】
さらに、読み出し期間では、光信号検出用ＭＯＳトランジスタ２ＢのＮ型ソース領域２２に定電流源が接続され、Ｎ型ドレイン領域２３、ゲート電極２１およびＮ型ソース領域２２によってソースフォロワ回路が構成される。この状態でゲート電圧を２．５Ｖに上げてＭＯＳトランジスタ２Ｂを飽和領域で動作させることにより、ホールポケット領域２５に蓄積された信号電荷量に応じてソース電位が変調される。このときにＮ型ウェル領域７Ｂに印加される電圧ＶＳＵＢＮは、Ｎ型ドレイン領域２３に印加される通常のドレイン電圧３Ｖよりも高い３．５Ｖである。
【００７５】
本実施形態２では、このように、読み出し時にＮ型ウェル領域７Ｂの電位を高くすることによって、Ｎ型ウェル領域７Ｂに形成されるポテンシャル障壁を高めることができる。このため、Ｎ型ウェル領域７ＢからＰ型半導体基板８への信号電荷（ホール）のオーバーフローを防いでホールポケット領域２５Ｂに蓄積される最大信号電荷量の低下（ホールポケット領域２５Ｂにおいて不純物濃度を低くして低電圧化したことによる最大信号電荷量の低下）を防ぐことができる。
【００７６】
また、図４に示すように、ゲート電極２１に印加されるゲート電圧ＶＧを低く設定（この例では２．５Ｖ）して、界面電位（ゲート絶縁膜とチャネル領域２４との界面電位）とＮ型ウェル領域７Ｂによって形成されるポテンシャル障壁の電位が、ほぼ同じ程度になるように設定することによっても、蓄積最大信号電荷量を増加させることができる。この場合のポテンシャル分布について図５に示している。
【００７７】
図５は、図１のホールポケット領域２５Ｂを通る基板面に垂直な方向（深さ方向）の読み出し時のポテンシャル分布図である。なお、縦軸はポテンシャル値を示し、横軸は基板表面からの深さを示している。
【００７８】
図５において、ゲート絶縁膜からＮ型（Ｎ＋）不純物領域７Ｂ、Ｐ型（Ｐ＋）ホールポケット領域２５Ｂ、Ｐ型ウェル領域５、Ｎ型ウェル領域７ＢおよびＰ型半導体基板８に向かって、２．５ＶからＧＮＤ（０Ｖ）までポテンシャル値が変化している。Ｎ型ウェル領域７Ｂによって形成されるＰ型ウェル領域５とＰ型半導体基板８との間のポテンシャル障壁が、界面電位（ゲート絶縁膜とチャネル領域２４との界面電位）とほぼ同じ電位になっている。このため、ホールポケット領域２５Ｂに蓄積される信号電荷量を多くすることができる。このときにホールポケット領域２５Ｂに蓄積可能な最大信号電荷量を、図５に斜線で示している。この場合でも、通常電圧程度（図４の例では３．５Ｖ）での動作となる。なお、図４の読み出し期間において、Ｎ型ウェル領域には３．５Ｖが電圧印加されるが、Ｎ型ウェル領域のポテンシャル値は空乏化されているため同電位まで上がらず、図５の例では電圧２．５Ｖ程度になる。
（実施形態３）
本実施形態３では、図１に示すＭＯＳ型イメージセンサ２０Ａに対して、Ｎ型ドレイン領域２３とＮ型ウェル領域７との電気的な分離をより確実にするために、Ｎ型不純物拡散領域６とＮ型ウェル領域７間のＰ型ウェル領域５の露出表面上にさらにゲート構造が付加される場合である。
【００７９】
図６は、本発明の固体撮像装置の実施形態３であるＭＯＳ型イメージセンサ２０Ｃの１画素分の構成を示す断面図である。なお、図１の構成部材と同一の作用効果を奏する部材には同一の符号を付する。
【００８０】
図６において、このＭＯＳ型イメージセンサ２０Ｃでは、Ｎ型ドレイン領域２３と一体化したＮ型不純物拡散領域６とＮ型ウェル領域７とを分離する分離領域においてＰ型ウェル領域５が表面に露出している。光信号が蓄積される領域はＰウェル領域５１（または５）であるが、その一部が表面に露出していると、表面付近の格子欠陥やダメージに起因する暗電流成分が発生し、ノイズ成分がＰ型ウェル領域５（または５１）に蓄積されることになるため、Ｓ／Ｎが劣化する。本実施形態３では、このようなＳ／Ｎの劣化を防ぐために、表面側が露出しているＰ型ウェル領域５１上にゲート絶縁膜（図示せず）を介してゲート端子１１を設けており、ゲート端子１１にゲート電位ＶＧ２を印加してＮ型ドレイン領域２３とＮ型ウェル領域７との電気的接続または遮断を制御できるようにしている。
【００８１】
このように、Ｎ型不純物拡散領域６とＮ型ウェル領域７間のＰ型ウェル領域５１の表面上にゲート絶縁膜（図示せず）を介してゲート端子１１が設けられている。このゲート端子１１下のＰ型ウェル領域５１の表面上に第１導電型高濃度不純物領域（チャネル領域５２）が設けられている。即ち、Ｎ型不純物拡散領域６に隣接するＰ型ウェル領域５１の表面側にチャネル領域５２が設けられている。
【００８２】
上記構成により、以下に、本実施形態３のＭＯＳ型イメージセンサ２０Ｃの駆動方法の一例について、図７のタイミングチャートを用いて説明する。この例では、掃き出し期間において、Ｎ型ウェル領域７とＮ型ドレイン領域２３との間が電気的に切断されるようにゲート端子１１に印加されるゲート電圧ＶＧ２が制御される。また、図２の場合と同様に、掃き出し期間において、Ｎ型ドレイン領域２３に印加されるドレイン電圧ＶＤよりも低い電圧ＶＳＵＢＮがＮ型ウェル領域７に印加される。
【００８３】
図７に示すように、まず、掃き出し期間において、ドレイン領域２３およびゲート電極２１に印加されるドレイン電圧ＶＤおよびゲート電圧ＶＧは３Ｖであり、端子部１０を介してＮ型ウェル領域７に印加される電圧ＶＳＵＢＮは、それらよりも低電位の０Ｖである。このような動作により、図２の場合と同様に、ホールポケット領域２５に蓄積されている信号電荷（ホール）が全てＰ型半導体基板８側に掃き出される。
【００８４】
このように、Ｎ型ドレイン領域２３とＮ型ウェル領域７とに異なる電位を印加できるため、ゲート端子１１に印加されるゲート電圧ＶＧ２を０Ｖとして、Ｎ型ドレイン領域２３とＮ型ウェル領域７との間の電位が短絡状態となることを防ぐように制御する。なお、この短い期間にも、Ｎ型ドレイン領域２３とＮ型ウェル領域７とを分離しているＰ型ウェル領域５の表面付近で暗電流成分が発生するが、掃き出し期間であり、全ての電荷がＰ型半導体基板８に排出されるため、Ｓ／Ｎ比を劣化させることはない。
【００８５】
次に、蓄積期間においても、図２の場合と同様に、Ｎ型ドレイン領域２３に３Ｖのドレイン電圧ＶＤが印加され、受光ダイオード１のＰ型ウェル領域５１内にて光電変換による信号電荷が生成される。このとき、ゲート電圧ＶＧが１Ｖに下げられているため、光信号検出用ＭＯＳトランジスタ２がオフ状態となり、最も電位が低いゲート電極２１下のホールポケット領域２５に信号電荷（ホール）が蓄積される。
【００８６】
Ｎ型ウェル領域７に印加される電圧ＶＳＵＢＮは、Ｎ型ドレイン領域２３に印加されるドレイン電圧ＶＤと同じ３Ｖであり、ゲート端子１１に印加されるゲート電圧ＶＧ２も、ドレイン領域２３に印加されるドレイン電圧と同じ３Ｖである。このように、動作上、大部分の時間が費やされる蓄積時間にゲート端子１１に印加される電圧ＶＧ２を３Ｖとしてゲート電極１１下にチャネル領域５２を形成し、表面に露出されたＰ型ウェル領域５１の表面を電荷で埋めることにより、暗電流成分に起因するホールがＰ型ウェル領域５内部の光信号蓄積領域（ホールポケット領域２５）にノイズとして混入しにくい構造とすることができる。この蓄積期間において、Ｎ型ドレイン領域２３とＮ型ウェル領域７とは同一電位であることが必要であるが、ゲート電極１１下にチャネル領域５２が形成されていても構わない。
【００８７】
さらに、読み出し期間は、図２の場合と同様に、光信号検出用ＭＯＳトランジスタ２のＮ型ソース領域２２に定電流源が接続され、Ｎ型ドレイン領域２３、ゲート電極２１およびＮ型ソース領域２２によってソースフォロワ回路が構成される。この状態でゲート電圧ＶＧを３Ｖに上げてＭＯＳトランジスタ２を飽和領域で動作させることにより、ホールポケット領域２５に蓄積された信号電荷量に応じてソース電位が変調される。このときにＮ型ウェル領域７に印加される電圧ＶＳＵＢＮおよびゲート端子１１に印加されるゲート電圧ＶＧ２は、Ｎ型ドレイン領域２３に印加されるドレイン電圧ＶＤと同じ３Ｖである。
【００８８】
以上のように、本実施形態３によれば、蓄積期間および読み出し期間にはＮ型ドレイン領域２３とＮ型ウェル領域７とが電気的に接続されるようにゲート端子１１に印加されるゲート電圧ＶＧ２を制御し、掃き出し期間にはＮ型ドレイン領域２３とＮ型ウェル領域７とが電気的に遮断されるようにゲート端子１１に印加されるゲート電圧ＶＧ２を制御することによって、暗電流成分によるＳ／Ｎ比劣化を防ぐと共に、掃き出し動作のために必要とされるドレイン電圧ＶＤおよびゲート電圧ＶＧを従来と比べて低電圧とすることができる。
（実施形態４）
本実施形態４では、上記実施形態２の場合と同様に、上記実施形態３のホールポケット領域２５やＮ型ウェル領域７の不純物濃度よりも低く設定することにより掃き出しに必要な各動作電圧を低電圧化させ、かつ、これによる蓄積最大信号電荷量の低下を防止する場合である。
【００８９】
ＭＯＳ型イメージセンサ２０Ｄの構造は、図６に示す実施形態３の場合と同様であるが、ホールポケット領域２５ＤやＮ型ウェル領域７Ｄの不純物濃度が低くなっている。ここでは、読み出し期間において、Ｎ型ウェル領域７Ｄとドレイン領域２３を含むＮ型不純物拡散領域６との間が電気的に遮断されるようにゲート端子１１に印加されるゲート電圧ＶＧ２が制御される。また、上記実施形態２の場合と同様に、読み出し期間において、端子部１０を介してＮ型ドレイン領域２３に印加されるドレイン電圧ＶＤよりも高い電圧ＶＳＵＢＮがＮ型ウェル領域７Ｄに印加される。
【００９０】
上記構成により、以下に、本実施形態４のＭＯＳ型イメージセンサ２０Ｄの駆動方法の一例について、図８のタイミングチャートを用いて説明する。
【００９１】
図８に示すように、まず、掃き出し期間において、図４の場合と同様に、端子部１０を介してＮ型ウェル領域７Ｄに印加される電圧ＶＳＵＢＮは、Ｎ型ドレイン領域２３およびゲート電極２１に印加されるドレイン電圧ＶＤおよびゲート電圧ＶＧと同じ３Ｖである。本実施形態４では、上記実施形態２の場合と同様に、図１２に示す従来のＭＯＳ型イメージセンサ２０に比べて、ホールポケット領域２５ＤやＮ型ウェル領域７Ｄの不純物濃度を低く設定している。これにより、掃き出しに必要な動作電圧が従来のものと比べ、また上記実施形態３と比べても低電圧化している。このような動作により、ホールポケット領域２５Ｄに蓄積されている信号電荷（ホール）が全てＰ型半導体基板８側に容易に掃き出される。このとき、ゲート端子１１に印加されるゲート電圧ＶＧ２は、Ｎ型ドレイン領域２３およびゲート電極２１に印加されるドレイン電圧ＶＤおよびゲート電圧ＶＧと同じ３Ｖであり、このとき、Ｎ型ドレイン領域２３とＮ型ウェル領域７Ｄとは電気的に接続されている。
【００９２】
次に、蓄積期間では、図４の場合と同様に、Ｎ型ドレイン領域２３に３Ｖのドレイン電圧ＶＤが印加され、受光ダイオード１のＰ型ウェル領域５１内にて光電変換による信号電荷が生成される。このとき、ゲート電極２１へのゲート電圧ＶＧが１Ｖに下げられているため、光信号検出用ＭＯＳトランジスタ２Ｄがオフ状態となり、最も電位が低いゲート電極２１下のホールポケット領域２５Ｄに信号電荷（ホール）が蓄積される。
【００９３】
Ｎ型ウェル領域７Ｄに印加される電圧ＶＳＵＢＮは、Ｎ型ドレイン領域２３に印加されるドレイン電圧ＶＤと同じ３Ｖであり、ゲート端子１１に印加されるゲート電圧ＶＧ２も、図７の場合と同様に、Ｎ型ドレイン領域２３に印加されるドレイン電圧と同じ３Ｖである。上記実施形態３の場合と同様に、動作上、大部分の時間が費やされる蓄積時間にゲート端子１１に印加されるゲート電圧ＶＧ２を３Ｖとしてゲート端子１１下にチャネル領域５２を導通状態とし、その表面に露出されたＰ型ウェル領域５１の表面を電荷で埋めることにより、暗電流成分に起因するホールがＰ型ウェル領域５１内部の光信号蓄積領域（ホールポケット領域２５Ｄ）にノイズとして混入しにくい構造とすることができる。この蓄積期間において、Ｎ型ドレイン領域２３とＮ型ウェル領域７Ｄとは同一電位であることが必要であるため、ゲート端子１１下にチャネル領域５２が形成されて導通していても構わない。即ち、チャネル領域５２によりドレイン領域２３とＮ型ウェル領域７Ｄとが接続されていても構わない。
【００９４】
次に、読み出し期間は、図４の場合と同様に、光信号検出用ＭＯＳトランジスタ２ＤのＮ型ソース領域２２に定電流源が接続され、Ｎ型ドレイン領域２３、ゲート電極２１およびＮ型ソース領域２２によってソースフォロワ回路が構成される。この状態でゲート電圧ＶＧを２．５Ｖに上げてＭＯＳトランジスタ２Ｄを飽和領域で動作させる。これにより、ホールポケット領域２５に蓄積された信号電荷量に応じてソース電位が変調される。このときにＮ型ウェル領域７Ｄに印加される電圧ＶＳＵＢＮは、Ｎ型ドレイン領域２３に印加される電圧３Ｖよりも高い３．５Ｖである。このとき、Ｎ型ドレイン領域２３とＮ型ウェル領域７Ｄとに異なる電位を印加するため、ゲート端子１１に印加されるゲート電圧ＶＧ２を０Ｖとして、ドレイン領域２３とＮ型ウェル領域７Ｄとの間を電気的に分離している。即ち、ドレイン領域２３とＮ型ウェル領域７Ｄとの間で短絡状態とならないように制御している。
【００９５】
本実施形態４では、掃き出し期間および蓄積期間にはＮ型ドレイン領域２３とＮ型ウェル領域７Ｄとが電気的に接続されるようにゲート端子１１に印加されるゲート電圧ＶＧ２を制御し、また、読み出し期間にはＮ型ドレイン領域２３とＮ型ウェル領域７Ｄとが電気的に遮断されるようにゲート端子１１に印加されるゲート電圧ＶＧ２を制御することによって、暗電流成分によるＳ／Ｎ比劣化を防ぐと共に、最大信号電荷量が制限される読み出し時にＮ型ウェル領域７Ｄの電位を３．５Ｖと高くし、ゲート電極２１に印加されるゲート電圧ＶＧを２．５Ｖと低くすることによって、Ｎ型ウェル領域７Ｄによって形成されるポテンシャル障壁を高めることができる。このため、Ｐ型半導体基板８への信号電荷（ホール）のオーバーフローを防いでホールポケット領域２５Ｄに蓄積される最大信号電荷量の低下（ホールポケット領域２５Ｄにおいて不純物濃度を低くして低電圧化したことによる最大信号電荷量の低下）を防ぐことができる。
（実施形態５）
図９は、本発明の固体撮像装置の実施形態５であるＭＯＳ型イメージセンサの１画素分の構成を示す断面図である。なお、図１の構成部材と同一の作用効果を奏する部材には同一の符号を付している。
【００９６】
図９において、このＭＯＳ型イメージセンサ２０Ｅは、図１に示すＭＯＳ型イメージセンサ２０Ａに対して、Ｎ型ウェル領域７Ｅが行方向の複数の画素部で共有されており、Ｎ型ウェル領域７Ｅに電位を与えるための端子部１０（コンタクトＮ＋部）が各画素部毎にではなく、例えば画素周辺部などに共通して設けられている。
【００９７】
一般に、ＣＭＯＳイメージセンサや上記特許文献１に開示されているＭＯＳ型イメージセンサなどのように、固体撮像装置においては、掃き出し、蓄積、読み出しという一連の撮像動作が、各行毎に行われる。このことから、Ｎ型ウェル領域７Ｅは各行で共通化することが可能であり、Ｎ型ウェル領域７Ｅに電位を与えるための端子部１０（コンタクトＮ＋部）を各行毎に共通化して設けることによって、各画素毎に端子部１０（コンタクトＮ＋部）を設けた図１および図６に比べて、画素面積を有効に利用することが可能となる。なお、この場合の駆動方法については、上記図２および図４の場合と同様に行うことができる。
（実施形態６）
図１０は、本発明の固体撮像装置の実施形態６であるＭＯＳ型イメージセンサの１画素分の構成を示す断面図である。
【００９８】
図１０において、このＭＯＳ型イメージセンサ２０Ｆは、図９に示すＭＯＳ型イメージセンサ２０Ｅの場合と同様に、Ｎ型ウェル領域７Ｅに電位を与える端子部１０（コンタクトＮ＋部）が設けられ、さらに、図６に示すＭＯＳ型イメージセンサ２０Ｃの場合と同様に、Ｎ型ドレイン領域２３とＮ型ウェル領域７Ｅとを分離する分離領域のＰ型ウェル領域５１上にゲート端子１１が設けられている。なお、この場合の駆動方法についても、上記図７および図８の場合と同様に行うことができる。
【００９９】
以上により、本実施形態１〜６によれば、Ｐ型半導体基板８上のＮ型ウェル領域７内にＰ型ウェル領域５が設けられ、Ｐ型ウェル領域５内に受光ダイオード１と光信号検出用ＭＯＳトランジスタ２とを有する単位画素３が複数配列されている。受光ダイオード１はＰ型ウェル領域５の一部（Ｐ型ウェル領域５１）とその上のＮ型不純物拡散領域６とを有しており、また、ＭＯＳトランジスタ２はＰ型ウェル領域５の表層にＮ型ドレイン領域２３、Ｎ型ソース領域２２、ゲート電極２１、Ｎ型不純物層であるチャネル領域２４および、Ｐ型導電型高濃度埋め込み層であるＰ型ホールポケット領域２５を有しており、Ｎ型ウェル領域７と、Ｎ型不純物拡散領域６と一体的に構成されたドレイン領域２３とは、Ｐ型ウェル領域５によって分離されている。これによって、掃き出し期間にはＮ型ウェル領域７にＮ型ドレイン領域２３よりも低電位を印加でき、読み出し期間にはＮ型ウェル領域７にＮ型ドレイン領域２３よりも高電位を印加できる。これによって、掃き出し期間に従来のような高電圧を用いることなく、その高電圧よりも低い通常動作電圧で、信号電荷をＰ型半導体基板８側に排出させることができる。したがって、特別な外部電源装置や内部昇圧回路などが不要となり、消費電力の低減およびチップサイズの縮小を図ることができる。
【０１００】
なお、上記実施形態１〜６では、特に説明しなかったが、第１導電型をＰ型とし、第２導電型をＮ型としたが、これに限らず、その逆であってもよく、この場合にも本発明の効果を奏する。
【０１０１】
【発明の効果】
以上説明したように、本発明によれば、第２導電型ウェル領域（Ｎ型ウェル領域）と第２導電型不純物拡散層（Ｎ型ドレイン領域）とが、第１導電型ウェル領域（Ｐ型ウェル領域）によって分離されており、Ｎ型ドレイン領域に印加される電位とは異なる電位をＮ型ウェル領域に印加することができる。これによって、Ｎ型ドレイン領域とＮ型ウェル領域とが同電位とされていた従来技術と比べて、掃き出し期間にＮ型ドレイン領域やゲート電極に印加される印加電圧を低電圧化することができ、第１導電型高濃度埋め込み層（Ｐ型ホールポケット領域）やＮ型ウェル領域の不純物濃度を低くした場合に最大信号電荷量の低下を防ぐことができる。したがって、特別な外部電源装置や内部昇圧回路などが不要となり、消費電力の低減およびチップサイズの縮小を図ることができる。
【０１０２】
また、Ｎ型ウェル領域に電位を与えるための端子部は、行方向に配置された複数の画素部に共通に設けることによって、画素面積を有効利用することができる。
【０１０３】
さらに、Ｎ型ウェル領域とＮ型ドレイン領域とを分離するＰ型ウェル領域の分離領域に、ゲート絶縁膜を介して設けられたゲート端子に印加される電圧を制御することによって、Ｎ型ドレイン領域とＮ型ウェル領域との電気的接続または遮断を制御することができる。蓄積期間に、Ｎ型ドレイン領域とＮ型ウェル領域との間が電気的に接続されるようにゲート端子部に電圧を印加することによって、Ｐ型ウェル領域が露出している部分で生じる暗電流成分によってＳ／Ｎが劣化することを防ぐことができる。また、Ｎ型ウェル領域にＮ型ドレイン領域とは異なる電位が印加される掃き出し期間などには、Ｎ型ドレイン領域とＮ型ウェル領域との間が電気的に遮断されるようにゲート端子に電圧を印加することができる。
【図面の簡単な説明】
【図１】本発明の固体撮像装置の実施形態１、２であるＭＯＳ型イメージセンサの１画素分の構成を示す断面図である。
【図２】本発明の実施形態１におけるＭＯＳ型イメージセンサの各端子に印加される各駆動電圧を示すタイミングチャートである。
【図３】本発明の実施形態１において、ホールポケット領域を通る基板面に垂直な方向（深さ方向）の掃き出し時のポテンシャル分布図である。
【図４】本発明の実施形態２におけるＭＯＳ型イメージセンサの各端子に印加される各駆動電圧を示すタイミングチャートである。
【図５】本発明の実施形態２において、ホールポケット領域を通る基板面に垂直な方向（深さ方向）の読み出し時のポテンシャル分布図である。
【図６】本発明の固体撮像装置の実施形態３、４であるＭＯＳ型イメージセンサの１画素分の構成を示す断面図である。
【図７】本発明の実施形態３におけるＭＯＳ型イメージセンサの各端子に印加される各駆動電圧を示すタイミングチャートである。
【図８】本発明の実施形態４におけるＭＯＳ型イメージセンサの各端子に印加される各駆動電圧を示すタイミングチャートである。
【図９】本発明の固体撮像装置の実施形態５であるＭＯＳ型イメージセンサの１画素分の構成を示す断面図である。
【図１０】本発明の固体撮像装置の実施形態６であるＭＯＳ型イメージセンサの１画素分の構成を示す断面図である。
【図１１】従来のＭＯＳ型イメージセンサの１画素分の構成例を示す断面図である。
【図１２】従来のＭＯＳ型イメージセンサの各端子に印加される各駆動電圧を示すタイミングチャートである。
【図１３】図１１のホールポケット領域を通る基板面に垂直な方向（深さ方向）の掃き出し時のポテンシャル分布図である。
【図１４】図１１のホールポケット領域を通る基板面に垂直な方向（深さ方向）の読み出し時のポテンシャル分布図である。
【符号の説明】
１    受光ダイオード
２，２Ｂ，２Ｄ    光信号検出用ＭＯＳトランジスタ
２１    ゲート電極
２２    ソース領域
２３    ドレイン領域
２４  チャネル領域
２５、２５Ｂ、２５Ｄ    ホールポケット領域
３  単位が素部
４    フィールド酸化膜
５    Ｐ型ウェル領域
５１  Ｐ型ウェル領域の受光部側の一部
５２  チャネル領域
６    Ｎ型不純物拡散領域
７、７Ｂ、７Ｄ    Ｎ型ウェル領域
８    Ｐ型半導体基板
９    Ｐ型分離領域
１０    Ｎ型ウェル領域に電位を与える端子部
１１    ゲート端子
２０Ａ〜２０Ｆ  ＭＯＳ型イメージセンサ（固体撮像装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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