(57)【要約】【課題】冗長機能を搭載したメモリとロジックとを混載したＬＳＩにおいて、メモリとロジックの両方を同時にテストし、かつメモリ内の不良のメモリセルを判定し、不良セルのアドレスを生成することを特徴とする。【解決手段】メモリセル及びスペアセルを有し、メモリセルが不良の際にスペアセルをこの不良メモリセルと置き換える冗長機能を有するメモリカラー１１と、メモリカラー１１のメモリセルの良否を判定し、不良と判定されたメモリセルに対応した不良アドレスを生成するリペアデータアナライザ１２と、クロック信号端子１７に入力されるクロック信号ＣＬＫ１に同期して動作し、メモリカラー１１の動作を制御するＢＩＳＴブロック１５と、クロック信号端子２０に入力されるクロック信号ＣＬＫ２に同期して動作するシステムロジック１９とを具備している。【選択図】    図１
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【特許請求の範囲】
【請求項１】
メモリセル及びスペアセルを有し、メモリセルが不良の際にスペアセルをこの不良メモリセルと置き換える冗長機能を有するメモリ回路と、
上記メモリ回路のメモリセルの良否を判定し、不良と判定されたメモリセルに対応した不良アドレスを生成する良否判定／不良アドレス生成回路と、
第１のクロック信号端子に入力される第１のクロック信号に同期して動作し、上記メモリ回路及び良否判定／不良アドレス生成回路の動作を制御する制御回路と、
第２のクロック信号端子に入力される第２のクロック信号に同期して動作するロジック回路
とを具備したことを特徴とする半導体集積回路装置。
【請求項２】
前記メモリ回路は複数設けられ、前記良否判定／不良アドレス生成回路はこれら複数の各メモリ回路毎に設けられていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記複数の良否判定／不良アドレス生成回路の出力を選択する選択回路をさらに具備したことを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記メモリセル及びスペアセルがそれぞれダイナミック型メモリセルからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記メモリセル及びスペアセルがそれぞれスタテッィク型メモリセルからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記メモリセル及びスペアセルがそれぞれ、一対の電極間に強誘電体膜を挟み込んだ強誘電体キャパシタを有する強誘電体メモリセルからなることを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
前記第１のクロック信号の周波数が、前記第２のクロック信号の周波数よりも高いことを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリ混載ロジックＬＳＩ（半導体集積回路装置）に係り、特にメモリ回路とロジック回路のテストを行う際のテストコストが削減可能な半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、ロジックＬＳＩとメモリＬＳＩとは別々に使い分けられていたが、半導体の微細加工技術の進歩により、両者を１チップ化することが可能となってきた。１チップ内にロジック回路とメモリ回路を混載したメモリ混載ロジックＬＳＩでは、近年多くの製品開発が行なわれている。たとえばＤＲＡＭ混載ロジックＬＳＩでは、ＤＲＡＭの記憶容量が数Ｍ〜数十Ｍビットの製品が出現している。
【０００３】
メモリ回路の大容量化に伴って、チップ全体が無欠陥であることを要求することは不可能になっており、不良救済のための冗長機能（リダンダンシー：Ｒｅｄｕｎｄａｎｃｙ）を搭載することがメモリ混載ＬＳＩの常識となっている。このような冗長機能を搭載することで、安定した歩留りが実現される。
【０００４】
図８は、冗長機能を搭載したメモリ混載ロジックＬＳＩのウェハ状態での一般的なテスト工程（テストフロー）を示す。
【０００５】
まず、最初にメモリテスタによるウェハテスト（その１）が行われる。ここでは、メモリ回路のパス／フェイル（Ｐａｓｓ／Ｆａｉｌ）判定が行われるのではなく、冗長機能が搭載されているので、スペアセルに置き換えると良品になるか否かが判定され、冗長機能で救済すれば良品になるときは、その置き換えを行うアドレスがフューズデータとしてストアされる。
【０００６】
リペア（Ｒｅｐａｉｒ）工程では、ウェハテスト（その１）で取得されたフューズデータを用いてフューズブローが行われる。
【０００７】
続いて、ウェハテスト（その２）がメモリテスタで実施される。これは、正しくスペアセルに置き換わったことを確認するテストである。
【０００８】
最後に、ロジックテストであるウェハテスト（その３）がロジックテスタで行われる。
【０００９】
この３つのウェハテストで全てパス（Ｐａｓｓ）したサンプルが良品となる。
【００１０】
図８に示すようなメモリテストは、一般にダイレクトアクセス手法と呼ばれるマルチプレクサ分離手法によって行われる。マルチプレクサ分離手法とは、周辺のロジックからメモリを分離させてメモリをテストする手法をいう。
【００１１】
図９は、マルチプレクサ分離手法を採用したメモリ混載ロジックＬＳＩの概略的なブロック構成を示している。システムロジック（Ｓｙｓｔｅｍ  Ｌｏｇｉｃ）５１とメモリ（Ｅｍｂｅｄｄｅｄ  Ｍｅｍｏｒｙ、例えばＲＡＭ）５２との分離は、２個のマルチプレクサ（ＭＵＸ）５３、５４を用いて行われる。すなわち、２個のマルチプレクサ５３、５４を切り替え、メモリ５２の入出力信号をパッケージの端子（外部端子）に引き出すことにより、メモリ５２の入出力端子を直接制御してメモリテストを行うことができる。
【００１２】
具体的には、テストモード（ＴＭ）ピンによりメモリテストにエントリーする。テストモード信号はマルチプレクサ５３、５４に供給され、入出力端子を共用しているシステムロジック５１とメモリ５２とがマルチプレクサ５３、５４によって分離される。
【００１３】
このようなマルチプレクサ分離手法を用い、メモリテスタを使用して冗長機能で救済するための不良アドレスを求めること（救済解を求めるという）が必要である。メモリテスタには、不良したアドレスを格納する機能があり、その不良アドレスを読み出し、予備セル（スペアセル）に置き換えると、全ビット動作するか否かがわかる。
【００１４】
一方、冗長機能を搭載していないメモリ混載ロジックＬＳＩでは、一般に、メモリＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路を搭載してメモリテストを実施している。
【００１５】
図１０は、ＢＩＳＴ回路を搭載した従来のメモリ混載ロジックＬＳＩのブロック構成を示している。ＢＩＳＴロジックコントローラ６１は、ＢＩＳＴテストを制御するモジュールである。アドレスジェネレータ６２は、メモリに供給するアドレスデータを生成する例えばカウンタ回路からなり、生成されたアドレスデータはメモリのアドレス端子に供給される。ここではメモリとして例えば２個のＲＡＭ（Ｍａｃｒｏ）６３、６４が設けられている。データジェネレータ６５は、ＲＡＭ６３、６４に記憶させるためのデータを生成する。アドレスコントロールロジック６６は、ＲＡＭ６３、６４等のようにメモリが複数存在する場合にどのメモリ（ＲＡＭ）をテストするのかを決定し、ワイドマルチプレクサ６７、シグネチャレジスタ（データ圧縮器）６８及びＲＡＭ６３、６４を制御する。
【００１６】
ワイドマルチプレクサ６７は、テスト対象メモリ（ＲＡＭ）の出力を選択し、シグネチャレジスタ６８に供給する。シグネチャレジスタ６８は、パラレルデータ入力の線形フィードバックシフトレジスタであり、メモリの出力データを圧縮する。シグネチャレジスタ６８から出力される信号（シフトアウト）をテスタにて期待値と比較することで、メモリ（ＲＡＭ）に不良が発生しているか否が判定される。
【００１７】
なお、ＢＩＳＴ付ＲＡＭを有する半導体装置については、例えば特許文献１に記載されている。
【００１８】
【特許文献１】
特開平４−２０８８８０号公報
【００１９】
【発明が解決しようとする課題】
従来、冗長機能を搭載したメモリ混載ロジックＬＳＩをテストするには、メモリを混載していないロジックＬＳＩまたは冗長機能を搭載していないメモリ混載ロジックＬＳＩと比べ、圧倒的にテストコストが増大する。つまり、ロジックＬＳＩでは、図８中のウェハテスト（その３）のみを実施すれば良いのに対し、メモリ混載ロジックＬＳＩでは３回のウェハテストを実施する必要がある。そのため、以下のような問題点がある。
【００２０】
（１）テストするためのテスト冶具（テストボードやプローブカード）をメモリテスタ用とロジックテスタ用の２つ分を用意しなければならず、テストコストが増大する。
【００２１】
（２）それぞれ３つのテストを実施するため、テスト時間がロジックＬＳＩに比べ圧倒的に多く、テストコストが増大する。
【００２２】
（３）メモリテスタ用のウェハテストと、ロジックテスタ用のロジックテスト、両方のテストを構築しなければならないために、そのエビデンスデータ取得のためのリソースも単純でも倍必要になる。
【００２３】
この発明は、上記のような事情を考慮してなされたものであり、その目的は、テストコストを削減することができる冗長機能を搭載したメモリ、ロジック混載の半導体集積回路装置を提供することである。
【００２４】
【課題を解決するための手段】
この発明の半導体集積回路装置は、メモリセル及びスペアセルを有し、メモリセルが不良の際にスペアセルをこの不良メモリセルと置き換える冗長機能を有するメモリ回路と、上記メモリ回路内のメモリセルの良否を判定し、不良と判定されたメモリセルに対応した不良アドレスを生成する良否判定／不良アドレス生成回路と、第１のクロック信号端子に入力される第１のクロック信号に同期して動作し、上記メモリ回路及び良否判定／不良アドレス生成回路の動作を制御する制御回路と、第２のクロック信号端子に入力される第２のクロック信号に同期して動作するロジック回路とを具備している。
【００２５】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により説明する。
【００２６】
図１は、この発明の一実施形態に係るメモリ混載ロジックＬＳＩ全体のブロック構成を示している。このＬＳＩには、メモリとしてそれぞれＲＡＭを有する複数のメモリカラー（Ｍｅｍｏｒｙ  Ｃｏｌｌａｒ）１１が設けられている。各メモリカラー１１はそれぞれメモリセルアレイ及びロウデコーダやカラムデコーダ等の周辺回路を含み、テストを実施してメモリセルアレイ内のメモリセルの良否を判定し、不良セルが存在する場合にはこの不良セルのアドレスを生成し、かつ冗長用のスペアセルに置き換えるための冗長機能を有している。不良セルのアドレスは、各メモリカラー１１内に設けられたリペアデータアナライザ（ＲＤＡ）１２で生成される。各メモリカラー１１内のリペアデータアナライザ１２で生成される不良セルのアドレスは選択回路（ＳＥＬ）１３によって選択され、リペアデータとして出力端子１４から出力される。
【００２７】
ＢＩＳＴブロック（ＢＩＳＴ  Ｂｌｏｃｋ）１５は、上記各メモリカラー１１のテスト動作を制御するものであり、テスト信号端子１６に入力されるテストモード信号（ＴＭ）によってテスト動作が起動される。テスト動作起動後は、クロック信号端子１７に入力されるクロック信号ＣＬＫ１に同期してテスト動作が制御され、テスト結果などの出力信号（Ｏｕｔ）が出力信号端子１８から出力される。なお、ＢＩＳＴブロック１５自体もテスト機能を有し、メモリテストに先立ってＢＩＳＴブロック１５自体のセルフテストが行われ、ＢＩＳＴブロック１５が正常のときにメモリテストが行われる。
【００２８】
システムロジック（Ｓｙｓｔｅｍ  Ｌｏｇｉｃ）１９は、ロジック回路や演算回路などからなり、通常動作時は上記複数のメモリカラー１１との間でデータの授受を行って各種の論理／演算処理を実行する。テスト時に、システムロジック１９の動作はクロック信号端子２０に入力されるクロック信号ＣＬＫ２に同期して制御され、システムロジック１９からの出力信号（Ｏｕｔ）は出力信号端子２１から出力される。
【００２９】
図２は、図１中の各メモリカラー１１内部の概略的なブロック構成とＢＩＳＴブロック１５内部のブロック構成を示している。
【００３０】
ＢＩＳＴブロック１５は、ＢＩＳＴテストを制御するＢＩＳＴコントローラ（ＢＩＳＴ  Ｃｏｎｔｒｏｌｌｅｒ）１５１と、メモリカラー１１等に供給するデータを生成するデータジェネレータ（Ｄａｔａ  Ｇｅｎｅｒａｔｏｒ）１５２と、メモリカラー１１に供給するアドレスを生成するアドレスジェネレータ（Ａｄｄｒｅｓｓ  Ｇｅｎｅｒａｔｏｒ）１５３と、メモリカラー１１に供給するライト制御信号、リード制御信号等の各種制御信号を生成するコントロールシグナルジェネレータ（Ｃｏｎｔｒｏｌ  Ｓｉｇｎａｌ  Ｇｅｎｅｒａｔｏｒ）１５４と、テスト時に各メモリカラー１１で生成されるテスト結果を受けて各メモリカラー１１内のメモリセルの不良判定を行うリザルトアナライザ（Ｒｅｓｕｌｔ  Ａｎａｌｙｚｅｒ）１５５とから構成されている。
【００３１】
ＢＩＳＴブロック１５には、同期信号（ＢＩＳＴ  Ｃｌｏｃｋ）としてクロック信号ＣＬＫ１、もしくはこのクロック信号ＣＬＫ１に同期して内部で生成されたクロック信号が供給される。また、ＢＩＳＴコントローラ１５１は、イネーブル信号（ＢＩＳＴ  Ｅｎａｂｌｅ）に基づいて起動され、リセット信号（ＢＩＳＴ  Ｒｅｓｅｔ）に基づいてリセットされる。さらに、リザルトアナライザ１５５でメモリセルの良否判定フラグ（ＢＩＳＴ  Ｆｌａｇ）が生成される。
【００３２】
各メモリカラー１１は、メモリセル及びスペアセルを含み、冗長機能を有するメモリ（Ｍｅｍｏｒｙ）１１１と、メモリ１１１から読み出されるデータとＢＩＳＴコントローラ１５１内のデータジェネレータ１５２で生成されるデータとを比較してメモリセルの良否を判定し、不良と判定されたメモリセルに対応した不良アドレスを生成する良否判定／不良アドレス生成回路１１２とから構成されている。なお、図１中のＲＤＡ１２はこの良否判定／不良アドレス生成回路１１２内に含まれている。良否判定／不良アドレス生成回路１１２の出力は、ＢＩＳＴコントローラ１５１内のリザルトアナライザ１５５に供給される。
【００３３】
図３は、各メモリカラー１１の具体的な内部構成を示している。
【００３４】
ここで、メモリ１１１内に設けられたメモリセルアレイは、例えば図４に示すように、ロウデコーダ（Ｒｏｗ  Ｄｅｃｏｄｅｒ）を中心にしてそれぞれ両側に同数（本例では６４個）のセクション（Ｓｅｃｔｉｏｎ  ０−６３，Ｓｅｃｔｉｏｎ  ６４−１２７）と、それぞれ１つのスペアセクション（Ｓｐａｒｅ  Ｓｅｃｔｉｏｎ  １，  Ｓｐａｒｅ  Ｓｅｃｔｉｏｎ  ２）とが配置された構成を有する。
【００３５】
各セクション及びスペアセクションは例えばそれぞれ８カラム（８  Ｃｏｌｕｍｎ）からなり、各カラム毎に複数個のメモリセルまたはスペアセルが設けられる。メモリセルとスペアセルは基本的には同じ構成である。そして、セクション（Ｓｅｃｔｉｏｎ  ０−６３）側に不良のメモリセルが存在する場合にはスペアセクション（Ｓｐａｒｅ  Ｓｅｃｔｉｏｎ  １）内のスペアセルに、セクション（Ｓｅｃｔｉｏｎ  ６４−１２７）側に不良のメモリセルが存在する場合にはスペアセクション（Ｓｐａｒｅ  Ｓｅｃｔｉｏｎ  ２）内のスペアセルに置き換えが行われるように、カラム単位でスペアセクション内のスペアセルに置き換えが行われる。
【００３６】
なお、各セクション内のメモリセル及びスペアセクション内のスペアセルは、ダイナミック型メモリセル、スタテッィク型メモリセル、一対の電極間に強誘電体膜を挟み込んだ強誘電体キャパシタを有する強誘電体メモリセルのいずれであってもよい。
【００３７】
メモリ１１１では１２８ビット単位でデータの書き込み、読み出しが並列に行われる。通常動作時にメモリ１１１から読み出されるデータは、出力データ（Ｄａｔａ  Ｏｕｔｐｕｔ）としてメモリカラー１１から出力される。テスト時は、予め記憶された１２８ビットのテスト用データがメモリ１１１から読み出され、各マルチプレクサ１１３を介して各キャプチュアレジスタ１１４にそれぞれ取り込まれる。なお、各マルチプレクサ１１３の動作はキャプチュアイネーブル信号（Ｃａｐｔｕｒｅ  Ｅｎａｂｌｅ）で制御される。各キャプチュアレジスタ１１４に取り込まれたデータは、１２８個の排他的論理和ゲート回路１１５により２ビットの期待値データ（Ｅｘｐｅｃｔｅｄ  Ｄａｔａ）と比較される。この期待値データ（Ｅｘｐｅｃｔｅｄ  Ｄａｔａ）は図２中のデータジェネレータ１５２で生成される。
【００３８】
ここで、２ビットの期待値データが用いられる理由は、図４に示すメモリセルアレイのうち、ロウデコーダよりも下側に配置された６４個のセクション（Ｓｅｃｔｉｏｎ  ０−６３）内のカラムをスペアセクション（Ｓｐａｒｅ  Ｓｅｃｔｉｏｎ  １）内のスペアカラムと置き換え、ロウデコーダよりも上側に配置された６４個のセクション（Ｓｅｃｔｉｏｎ  ６４−１２７）内のカラムをスペアセクション（Ｓｐａｒｅ  Ｓｅｃｔｉｏｎ  ２）内のスペアカラムと置き換えるようにするためである。従って、期待値データは２ビットに限定されない。
【００３９】
上記各排他的論理和ゲート回路１１５の出力はリペアデータアナライザ（ＲＤＡ）１２に供給されると共にＯＲゲート回路１１６に供給される。ＯＲゲート回路１１６の出力はＯＲゲート回路１１７を介してフラグレジスタ１１８に供給される。フラグレジスタ１１８は、メモリ１１１内に不良のメモリセルが存在するか否かを示すフラグ（Ｇｏ／Ｎｏｇｏ）を出力する。
【００４０】
上記各排他的論理和ゲート回路１１５の出力は、データが読み出されたメモリセルが不良メモリセルであり、この不良メモリセルからの読み出しデータと期待値データの論理レベルが不一致の場合に例えばＨレベルとなる。従って、１ビットでも不良があるとフラグ（Ｇｏ／Ｎｏｇｏ）はＨレベルとなる。
【００４１】
リペアデータアナライザ１２は、各排他的論理和ゲート回路１１５から出力される比較結果に基づいて、冗長機能を使用する必要がある場合にリペアフラグ（Ｒｅｐａｉｒ  Ｆｌａｇ）を出力すると共に、不良のメモリセルが存在しているカラムアドレスを生成し、リペアデータ（Ｒｅｐａｉｒ  Ｄａｔａ  Ｏｕｔｐｕｔ）として出力する。
【００４２】
ここで、図２中に示す良否判定／不良アドレス生成回路１１２は、上記マルチプレクサ１１３、キャプチュアレジスタ１１４、排他的論理和ゲート回路１１５、ＯＲゲート回路１１６、１１７、フラグレジスタ１１８及びリペアデータアナライザ（ＲＤＡ）１２から構成されている。
【００４３】
図５は、リペアデータアナライザ（ＲＤＡ）１２の詳細なブロック構成を示している。このリペアデータアナライザ１２には、図３中の各排他的論理和ゲート回路１１５から出力される１２８ビットの比較結果（Ｃｏｍｐａｒｉｓｏｎ  Ｒｅｓｕｌｔ  ［１２７：０］）が供給される。この１２８ビットの比較結果（Ｃｏｍｐａｒｉｓｏｎ  Ｒｅｓｕｌｔ  ［１２７：０］）は、図４中のメモリセルアレイのセクション（Ｓｅｃｔｉｏｎ  ０−６３，  ６４−１２７）に対応して２つのグループに分類され、一方及び他方のグループのそれぞれ６４ビットからなる比較結果（Ｃｏｍｐａｒｉｓｏｎ  Ｒｅｓｕｌｔ  ［６３：０］、［１２７：６４］）が、各フェイルビットカウンタ（Ｆａｉｌ  Ｂｉｔ  Ｃｏｕｎｔｅｒ）１２１及び各リペアデータコンバータ（Ｒｅｐａｉｒ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒ）１２２に供給される。
【００４４】
フェイルビットカウンタ１２１は、それぞれ６４ビットからなる比較結果に含まれる不良ビットの数をカウントする。リペアデータコンバータ１２２は、排他的論理和ゲート回路１１５から出力される比較結果に基づいて、不良ビット（不良メモリセル）が存在するセクションの番号を特定する。フェイルビットカウンタ１２１及びリペアデータコンバータ１２２の出力はリペアデータレジスタ（Ｒｅｐａｉｒ  Ｄａｔａ  Ｒｅｇｉｓｔｅｒ）１２３に供給され、そこに格納される。
【００４５】
リペアデータレジスタ１２３に格納された不良ビットのカウント数はＯＲ回路１２４を介してリペアフラグ（Ｒｅｐａｉｒ  Ｆｌａｇ）として出力される。また、不良ビットが存在するセクションの番号がリペアデータ（Ｒｅｐａｉｒ  Ｄａｔａ  Ｏｕｔｐｕｔ）として出力される。
【００４６】
ここで、図１０に示すようにＢＩＳＴ回路を搭載した従来のメモリＬＳＩにおけるテスト手法について、図６のフローチャートを参照して説明する。
【００４７】
まず、コンタクトチェックが行われる。コンタクトチェックとは、ＬＳＩのピン（信号端子）とテスト冶具、例えばテストボードやプローブカードの電極とが正常に接触しているかどうかの導通状態をチェックするテストである。
【００４８】
次にＤＣテストが行われる。このＤＣテストにより、各出力ピンから出力される信号の直流電圧／電流の値が測定され、正常値であるか否かがテストされる。
【００４９】
続いて、ロジック回路のスキャンテストが行われる。このスキャンテストとは、所定の入力信号を供給してロジック回路を動作させた後、チェックが必要なノードにおける信号を内部のレジスタに記憶しておき、その後、同期信号としてクロック信号を外部から入力し、レジスタを直列接続して各レジスタの記憶データを順次読み出すことによりロジック回路をテストするものである。
【００５０】
次に、ＢＩＳＴ回路を用いてメモリのテストが行われる。このテストの際に、同期信号としてクロック信号が入力される。この後、ユーザー独自のユーザベクタがチェックされる。
【００５１】
ところで、ロジック回路のスキャンテストの際に使用されるクロック信号の周波数は通常、２０〜５０ＭＨｚであり、ＢＩＳＴ回路を用いたメモリのテストの際に使用されるクロック信号の周波数は通常、１００ＭＨｚ程度である。
【００５２】
従来では１つのクロックピンを用いて周波数の異なる２つのクロック信号を供給するようにしているので、ロジック回路のスキャンテストとＢＩＳＴ回路を用いたメモリのテストとを時間をずらせて実施する必要があり、テスト時間がロジックＬＳＩに比べ圧倒的に多くなり、テストコストが増大していた。
【００５３】
これに対し、この実施形態のＬＳＩでは、図１に示すように、メモリのテストの際にＢＩＳＴブロック１５に供給されるクロック信号ＣＬＫ１と、システムロジック１９をテストする際に使用されるクロック信号ＣＬＫ２とが独立している。これにより、２つのクロック信号ＣＬＫ１、ＣＬＫ２を同時に供給して、それぞれのテストを独立しかつ並列に実施することができる。なお、従来と同様に、メモリテストの際に使用されるクロック信号ＣＬＫ１の周波数は例えば１００ＭＨｚ程度であり、システムロジック１９をテストする際に使用されるクロック信号ＣＬＫ２の周波数は例えば２０〜５０ＭＨｚである。
【００５４】
すなわち、この実施形態のメモリ混載ロジックＬＳＩでは、図７に示すテスト手法のフローチャートのように、コンタクトチェック及びＤＣテストの後に、ロジック回路のスキャンテストとＢＩＳＴ回路を用いたメモリのテストとの並列テストを実施することができる。この結果、テストに要する時間を大幅に短縮することができる。
【００５５】
また、メモリテストの際に、不良のメモリセルが発生したカラムのアドレスがリペアデータアナライザ（ＲＤＡ）１２で生成され、選択回路１３を介してリペアデータとして出力される。このため、このリペアデータを用いることで不良メモリセルが存在するカラムをスペアカラムのスペアセルと容易に置き換えることができる。
【００５６】
なお、この発明は上記実施形態に限定されるものではなく種々の変形が可能であることはいうまでない。例えば、リペアデータアナライザ（ＲＤＡ）１２は図５に示すような構成である場合について説明したが、これは要するに、メモリからの読み出しデータと期待値データとの比較結果に基づいてリペアデータ（不良アドレス）とリペアフラグとが生成できるものであればどのように構成されていてもよい。
【００５７】
【発明の効果】
以上説明したようにこの発明によれば、冗長機能を搭載したメモリ、ロジック混載の半導体集積回路装置においてテストコストを削減することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るメモリ混載ロジックＬＳＩ全体のブロック構成図。
【図２】図１中のメモリカラー内部の概略的なブロック構成とＢＩＳＴブロック内部のブロック構成図。
【図３】メモリカラーの具体的な内部構成を示す回路図。
【図４】図１中のメモリに設けられたメモリセルアレイの構成を示すブロック図。
【図５】図１中のリペアデータアナライザの詳細なブロック構成図。
【図６】ＢＩＳＴ回路を搭載した従来のメモリＬＳＩにおけるテスト手法を示すフローチャート。
【図７】この発明の実施形態のメモリ混載ロジックＬＳＩのテスト手法を示すフローチャート。
【図８】冗長機能を搭載したメモリ混載ロジックＬＳＩのウェハ状態での一般なテスト工程を示すフローチャート。
【図９】マルチプレクサ分離手法を採用したメモリ混載ロジックＬＳＩの概略的なブロック構成図。
【図１０】ＢＩＳＴ回路を搭載した従来のメモリ混載ロジックＬＳＩのブロック構成図。
【符号の説明】
１１…メモリカラー、１２…リペアデータアナライザ、１３…選択回路、１４…出力端子、１５…ＢＩＳＴブロック、１６…テスト信号端子、１７…クロック信号端子、１８…出力信号端子、１９…システムロジック、２０…クロック信号端子、２１…出力信号端子、１１１…メモリカラー、１１２…良否判定／不良アドレス生成回路、１１３…マルチプレクサ、１１４…キャプチュアレジスタ、１１５…排他的論理和ゲート回路、１１６…ＯＲゲート回路、１１７…ＯＲゲート回路、１１８…フラグレジスタ、１２１…フェイルビットカウンタ、１２２…リペアデータコンバータ、１２３…リペアデータレジスタ、１２４…ＯＲゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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