(57)【要約】【課題】高集積化が可能な半導体装置および半導体装置の製造方法を得ることを目的とする。【解決手段】半導体基板１に断面形状が矩形形成された開口部７と、開口部７の底部に形成されたソース領域８と、開口部７内壁全面に形成されたＯＮＯ膜９と、開口部７内にＯＮＯ膜９を介して形成されたゲート電極１０と、開口部７を取り囲み、ＯＮＯ膜９および開口部７の各辺にて互いに絶縁されている４箇所にドレイン領域５を備え、１つのゲート電極１０に対して４個のトランジスタを形成し、高集積にてトランジスタを備えた半導体装置および半導体装置の製造方法である。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された開口部と、上記開口部の底部に形成されたソース領域と、上記開口部内壁全面に形成されたＯＮＯ膜と、上記開口部内に上記ＯＮＯ膜を介して形成されたゲート電極と、上記開口部を取り囲む複数箇所に形成されたドレイン領域とを備え、上記１つのゲート電極に対して上記複数箇所分のトランジスタを形成することを特徴とする半導体装置。
【請求項２】
上記開口部の開口断面が多角形または円形にて成ることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に平行に順番に形成された第１、第２、第３、第４の開口溝と、上記第１および第３の開口溝の底部に所定の間隔にてかつ上記第１および第３の開口溝とでその長手方向の位置が同一箇所となるように形成された複数の第１のソース領域と、上記第２および第４の開口溝の底部に上記所定の間隔にてかつ上記第２および第４の開口溝とでその長手方向の位置が同一箇所となるように、かつ、上記各第１のソース領域の形成位置と長手方向の位置が異なる箇所となるように形成された複数の第２のソース領域と、上記各開口溝内壁全面に形成されたＯＮＯ膜と、上記各開口溝内に上記ＯＮＯ膜を介して形成されたゲート電極と、上記各開口溝間であって上記各ソース領域に隣接する箇所に形成された第１および第２のドレイン領域とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリのＭＯＮＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称で、以下も同様に示す）構造を有し、高集積化を実現することができる半導体装置に関するものである。
【０００２】
【従来の技術】
従来のＭＯＮＯＳ構造を備えた半導体装置は、例えば図１８に示すように、ソース／ドレイン領域１０２、１０３が、半導体基板１００の素子分離領域１０１間の横方向に形成されており、その間にＯＮＯ膜（Ｏｘｉｄｅ　ＮｉｔｒｉｄｅＯｘｉｄｅ：酸化膜／窒化膜／酸化膜の３層積層膜の略称で、以下も同様に称する）１０５を介してゲート電極１０４が形成されている。よって、１トランジスタあたりゲート電極１０４、ソース／ドレイン領域１０２、１０３の面積の和が必要となり、限られたチップ面積に対して、高集積化が困難であった。図中における、”×”の印は電子トラップ領域を示し、以下においても同様な部分を示すものとする。
【０００３】
このことを解決する半導体装置として、例えば特開平９−１９９６２０号公報に示されたものを用いる例が考えられる。図１９は特開平９−１９９６２０号公報に示された従来の半導体装置の構成を示す図である。図において、１１２は半導体基板１００に形成された溝部１１６の底部に形成されたソース領域、１１３は溝部１１６の両側部の半導体基板１００上に形成されたドレイン領域、１１４は溝部１１６にゲート誘電体１１５を介して埋め込まれたワード線である。
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は上記のように構成されているため、ソース領域を半導体基板の溝部の底部に形成することにより、１トランジスタすなわち１メモリセルあたりの面積が減少しているものの、さらなる高集積化には対応することができないという問題点があった。また、高集積化に対応したとしても、複数のドレイン領域を接続するための配線の効率化について対応がなされていないという問題点があった。
【０００５】
この発明は上記のような問題点を解消するためなされたもので、高集積化が可能となり、また、配線の効率化を達成することができる半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る請求項１の半導体装置は、半導体基板に形成された開口部と、開口部の底部に形成されたソース領域と、開口部内壁全面に形成されたＯＮＯ膜と、開口部内にＯＮＯ膜を介して形成されたゲート電極と、開口部を取り囲む複数箇所に形成されたドレイン領域とを備え、１つのゲート電極に対して複数箇所分のトランジスタを形成するものである。
【０００７】
また、この発明に係る請求項２の半導体装置は、請求項１において、開口部の開口断面が多角形または円形にて成るものである。
【０００８】
また、この発明に係る請求項３の半導体装置は、半導体基板に平行に順番に形成された第１、第２、第３、第４の開口溝と、第１および第３の開口溝の底部に所定の間隔にてかつ第１および第３の開口溝とでその長手方向の位置が同一箇所となるように形成された複数の第１のソース領域と、第２および第４の開口溝の底部に所定の間隔にてかつ第２および第４の開口溝とでその長手方向の位置が同一箇所となるように、かつ、各第１のソース領域の形成位置と長手方向の位置が異なる箇所となるように形成された複数の第２のソース領域と、各開口溝内壁全面に形成されたＯＮＯ膜と、各開口溝内にＯＮＯ膜を介して形成されたゲート電極と、各開口溝間であって各ソース領域に隣接する箇所に形成された第１および第２のドレイン領域とを備えたものである。
【０００９】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態について説明する。図１はこの発明の実施の形態１における半導体装置の断面図および平面図、図２ないし図７はこの発明の実施の形態１の半導体装置の製造方法を示した断面図および平面図である。
【００１０】
図１に示すようにこの発明においては、半導体基板１に形成された矩形の開口部７にＯＮＯ膜９を介してゲート電極１０を形成する。またその開口部７の底部にはソース領域８を形成する。そして、この１個のゲート電極２に対して、４個の各々分離したドレイン領域５（ＯＮＯ膜９および開口部７の各辺にて分離されているものである。）を形成することで、ＭＯＮＯＳ構造を有するトランジスタを形成することができる。よって、トランジスタメモリを高集積にて形成することができることとなる。
【００１１】
以下、図１に示した半導体装置の製造方法について図２ないし図７を用いて説明する。各図は平面図におけるａ−ａ′断面図、ｂ−ｂ′断面図またはｃ−ｃ′断面図および平面図を示す。但し、平面図はパターンのレイアウトを明確化するために示したもので、必ずしもその時の最上面の状態を示したものではない。また、パターンの数や外部取り出し配線などは、工程の説明に必要となる場合に適宜変更または追加して示している。以下の実施の形態においても、平面図においては同様に示すものである。
【００１２】
まず、半導体基板１上にパターニングしたレジスト膜２を形成する。次に、このレジスト膜２をマスクにイオン注入を行い、レジスト膜２を除去した後に熱拡散させ、ソース接続注入拡散層３を形成する（図２（Ａ））。このソース接続注入拡散層３は後述するソース領域が形成される箇所に形成されているものである。
【００１３】
次に、ドレイン領域を形成するための、後述する開口部の形成領域から放射状の複数方向にパターニングされたレジスト膜４を形成する。次に、このレジスト膜４をマスクにドレイン領域形成用のイオン注入を行い、レジスト膜４を除去した後に熱拡散させ、ドレイン領域５を形成する（図２（Ｂ））。よってドレイン領域５は、後述する開口部の形成領域から放射状の複数方向に形成されることとなる。
【００１４】
次に、矩形の開口部を形成するために、ドレイン領域５の放射状の中心位置に開口してパターニングされたレジスト膜６を形成する。次に、このレジスト膜６をマスクに、半導体基板１をエッチングして開口部７、７０を形成する。よって開口部７は、ドレイン領域５の放射状の中心位置に開口され、ドレイン領域５は開口部７の各辺により分離される。そして、中心部の開口部７においては、１つの開口部７に対して４個のドレイン領域５が形成されることとなる。また、開口部７０は外部コンタクト用の開口である。
【００１５】
次に、レジスト膜６をマスクとしてソース領域形成用のイオン注入を行う。次に、レジスト膜６を除去した後に熱拡散させ、ソース領域８を形成する（図３（Ａ））。ソース領域８はレジスト膜６をマスクとして形成されるため、開口部７、７０の底部にのみ形成されることとなる。また、このソース領域８の形成位置は先に形成したソース接続注入拡散層３と接続するよう配置されている。
【００１６】
次に、ゲート絶縁膜としてのＯＮＯ膜９を全面に積層する。次に、開口部７０の底部のＯＮＯ膜９を除去する。次に、開口部７、７０を埋め込むように、ポリシリコン膜等にて成る導電膜１１０を積層する（図３（Ｂ））。次に、導電膜１１０をエッチバックして、開口部７、７０内のみに残存させ、開口部７内にゲート電極１０を形成する。この時、開口部７０の底部のＯＮＯ膜９は除去されているため、ソース接合コンタクト部１１が形成される（図４（Ａ））。そして、各ドレイン領域５はこのＯＮＯ膜９および開口部７の各辺により電気的に分離されることとなる。
【００１７】
次に、ゲート電極１０を覆うように層間絶縁膜１２を積層する。次に、各ゲート電極１０、ドレイン領域５およびソース接合コンタクト部１１の全ての上に到達するように、層間絶縁膜１２をエッチングしてコンタクトホール１３をそれぞれ形成する。次に、この各コンタクトホール１３を埋め込むように導電膜を積層し、パターニングして電極部１４をそれぞれ形成する（図４（Ｂ））。
【００１８】
次に、電極部１４を覆うように層間絶縁膜１５を積層する。次に、各ゲート電極１０に対応する電極部１４の全ての上に到達するように、層間絶縁膜１５をエッチングしてコンタクトホール１６をそれぞれ形成する。次に、各コンタクトホール１６を埋め込むように導電膜を積層し、パターニングする。そして、図５の平面図に示すように、図面上縦方向において同一位置に形成されている各ゲート電極１０同士が、電気的に接続されるように第１の配線膜１７を形成する（図５）。
【００１９】
次に、第１の配線膜１７を覆うように層間絶縁膜１８を積層する。次に、ゲート電極１０に対して図面上横方向に形成されたドレイン領域５であって、このドレイン領域５を１つとばしに対応する電極部１４上の到達するように、層間絶縁膜１８、１５をエッチングしてコンタクトホール１９をそれぞれ形成する。次に、このコンタクトホール１９を埋め込むように導電膜を積層し、パターニングする。そして、図６の平面図に示すように、図面上横方向において同一位置に形成されいてるドレイン領域５を、１つとばし毎に各ドレイン領域５が電気的に接続されるように第２の配線膜２０を形成する（図６）。
【００２０】
次に、第２の配線膜２０を覆うように層間絶縁膜２１を積層する。次に、ゲート電極１０に対して図面上横方向に形成されたドレイン領域５であって、先ほどの工程にて接続されていない各ドレイン領域５に対応する電極部１４上に到達するように、層間絶縁膜２１、１８、１５をエッチングしてコンタクトホール２２を形成する。またこの時同時に、ゲート電極１０に対して図面上縦方向に形成されたドレイン領域５に対応する電極部１４上に到達するコンタクトホール２２も形成する。
【００２１】
次に、このコンタクトホール２２を埋め込むように導電膜を積層し、パターニングする。そして、図７の平面図に示すように、図面上横方向において同一位置に形成されいてるドレイン領域５であって、先ほどの工程にて接続されていない、１つとばし毎の各ドレイン領域５が電気的に接続されるように第３の配線膜２３を形成する。また同時に、ゲート電極１０に対して図面上縦方向に形成されたドレイン領域５であって、図面上横方向において同一位置に形成されているドレイン領域５間を接続する第３の配線膜２３を形成する（図７）。
【００２２】
上記のように構成された実施の形態１の半導体装置は、１つのゲート電極に対して複数のトランジスタが形成できるようにしたので、複数のメモリセルを容易に形成され、ＭＯＮＯＳ構造のメモリセルを含む半導体装置の高集積化を図ることができる。
【００２３】
実施の形態２．
上記実施の形態１では開口部の断面形状が矩形の場合の例を示したがこれに限られることはなく、例えば、開口部の断面形状として三角形、六角形等の他の多角形、また、円形等の例が考えられる。
ここでは、開口部の断面形状が三角形および六角形の場合の具体的な平面レイアウトについて図８ないし図１０および図１１ないし図１３に基づいて説明する。図において、上記実施の形態１と同様の部分は同一符号を付して説明を省略する。尚、断面の構成は上記実施の形態１と同様であるため省略する。
【００２４】
開口部の断面形状が三角形の場合について説明する。まず、半導体基板１上にパターニングしたレジスト膜２を形成する。次に、このレジスト膜２をマスクにイオン注入を行い、レジスト膜２を除去した後に熱拡散させ、ソース接続注入拡散層３を形成する（図８（Ａ））。このソース接続注入拡散層３は後述するソース領域が形成される箇所に形成されているものである。
【００２５】
次に、ドレイン領域を形成するための、後述する開口部の形成領域から放射状の複数方向にパターニングされたレジスト膜４を形成する。次に、このレジスト膜４をマスクにドレイン領域形成用のイオン注入を行い、レジスト膜４を除去した後に熱拡散させ、ドレイン領域５を形成する（図８（Ｂ））。よってドレイン領域５は、後述する開口部の形成領域から放射状の複数方向に形成されることとなる。
【００２６】
次に、三角形の開口部を形成するために、ドレイン領域５の放射状の中心位置に開口してパターニングされたレジスト膜６を形成する。次に、このレジスト膜６をマスクに、半導体基板１をエッチングして開口部７、７０（但し、開口部７０の断面形状は矩形とする）を形成する（図８（Ｃ））。よって開口部７は、ドレイン領域５の放射状の中心位置に開口され、ドレイン領域５は開口部７の各辺により分離される。そして、中心部の開口部７においては、１つの開口部７に対して３個のドレイン領域５が形成されることとなる。
【００２７】
次に、レジスト膜６をマスクとしてソース領域形成用のイオン注入を行う。次に、レジスト膜６を除去した後に熱拡散させ、ソース領域を形成する（図９（Ａ））。このソース領域８はレジスト膜６をマスクとして形成されるため、開口部７、７０の底部にのみ形成されることとなる。また、このソース領域の形成位置は先に形成したソース接続注入拡散層３と接続するよう配置されている。
【００２８】
次に、ゲート絶縁膜としてのＯＮＯ膜を全面に積層する。次に、開口部７０の底部のＯＮＯ膜を除去する。次に、開口部７、７０を埋め込むように、ポリシリコン膜等にて成る導電膜を積層する。次に、導電膜をエッチバックして、開口部７、７０内のみに残存させ、開口部７内にゲート電極１０を形成する。この時、開口部７０の底部のＯＮＯ膜は除去されているため、ソース接合コンタクト部１１が形成される（図９（Ｂ））。そして、各ドレイン領域５はこのＯＮＯ膜および開口部７の各辺により電気的に分離されることとなる。
【００２９】
次に、ゲート電極１０を覆うように層間絶縁膜を積層する。次に、各ゲート電極１０、ドレイン領域５およびソース接合コンタクト部１１の全ての上に到達するように、層間絶縁膜をエッチングしてコンタクトホールをそれぞれ形成する。次に、この各コンタクトホールを埋め込むように導電膜を積層し、パターニングして電極部１４をそれぞれ形成する（図９（Ｃ））。
【００３０】
次に、電極部１４を覆うように層間絶縁膜を積層する。次に、各ゲート電極１０に対応する電極部１４の全ての上に到達するように、層間絶縁膜をエッチングしてコンタクトホールをそれぞれ形成する。次に、各コンタクトホールを埋め込むように導電膜を積層し、パターニングする。そして、図面上縦方向において同一位置に形成されている各ゲート電極１０同士が、電気的に接続されるように第１の配線膜１７を形成する（図１０（Ａ））。
【００３１】
次に、第１の配線膜１７を覆うように層間絶縁膜を積層する。次に、ゲート電極１０に対して図面上斜め方向に形成されたドレイン領域５であって、このドレイン領域５を１つとばしに対応する電極部上の到達するように、各層間絶縁膜をエッチングしてコンタクトホールをそれぞれ形成する。次に、このコンタクトホールを埋め込むように導電膜を積層し、パターニングする。そして、図面上横方向において同一位置に形成されいてるドレイン領域５であって、１つとばし毎に各ドレイン領域５が電気的に接続されるように第２の配線膜２０を形成する（図１０（Ｂ））。
【００３２】
次に、第２の配線膜２０を覆うように層間絶縁膜を積層する。次に、ゲート電極１０に対して図面上斜め方向に形成されたドレイン領域５であって、先ほどの工程にて接続されていない各ドレイン領域５に対応する電極部上に到達するように、各層間絶縁膜をエッチングしてコンタクトホールを形成する。またこの時同時に、ゲート電極１０に対して図面上縦方向に形成されたドレイン領域５に対応する電極部上に到達するコンタクトホールも形成する。
【００３３】
次に、このコンタクトホールを埋め込むように導電膜を積層し、パターニングする。そして、図面上斜め方向において同一位置に形成されいてるドレイン領域５であって、先ほどの工程にて接続されていない、各ドレイン領域５が電気的に接続されるように第３の配線膜２３を形成する。また同時に、ゲート電極１０に対して図面上縦方向に形成されたドレイン領域５であって、図面上横方向において同一位置に形成されているドレイン領域５間を接続する第３の配線膜２３を形成し、上記実施の形態１と同様に形成することができる。
【００３４】
次に、開口部の断面形状が六角形の場合について説明する。まず、半導体基板１上にパターニングしたレジスト膜２を形成する。次に、このレジスト膜２をマスクにイオン注入を行い、レジスト膜２を除去した後に熱拡散させ、ソース接続注入拡散層３を形成する（図１１（Ａ））。このソース接続注入拡散層３は後述するソース領域が形成される箇所に形成されているものである。
【００３５】
次に、ドレイン領域を形成するための、後述する開口部の形成領域から放射状の複数方向にパターニングされたレジスト膜４を形成する。次に、このレジスト膜４をマスクにドレイン領域形成用のイオン注入を行い、レジスト膜４を除去した後に熱拡散させ、ドレイン領域５を形成する（図１１（Ｂ））。よってドレイン領域５は、後述する開口部の形成領域から放射状の複数方向に形成されることとなる。
【００３６】
次に、六角形の開口部を形成するために、ドレイン領域５の放射状の中心位置に開口してパターニングされたレジスト膜６を形成する。次に、このレジスト膜６をマスクに、半導体基板１をエッチングして開口部７、７０（但し、開口部７０の断面形状は矩形とする）を形成する（図１１（Ｃ））。よって開口部７は、ドレイン領域５の放射状の中心位置に開口され、ドレイン領域５は開口部７の各辺により分離される。そして、中心部の開口部７においては、１つの開口部７に対して６個のドレイン領域５が形成されることとなる。
【００３７】
次に、レジスト膜６をマスクとしてソース領域形成用のイオン注入を行う。次に、レジスト膜６を除去した後に熱拡散させ、ソース領域を形成する（図１２（Ａ））。このソース領域はレジスト膜６をマスクとして形成されるため、開口部７、７０の底部にのみ形成されることとなる。また、このソース領域８の形成位置は先に形成したソース接続注入拡散層３と接続するよう配置されている。
【００３８】
次に、ゲート絶縁膜としてのＯＮＯ膜を全面に積層する。次に、開口部７０の底部のＯＮＯ膜を除去する。次に、開口部７、７０を埋め込むように、ポリシリコン膜等にて成る導電膜を積層する。次に、導電膜をエッチバックして、開口部７、７０内のみに残存させ、開口部７内にゲート電極１０を形成する。この時、開口部７０の底部のＯＮＯ膜は除去されているため、ソース接合コンタクト部１１が形成される（図１２（Ｂ））。そして、各ドレイン領域５はこのＯＮＯ膜９および開口部７の各辺により電気的に分離されることとなる。
【００３９】
次に、ゲート電極１０を覆うように層間絶縁膜を積層する。次に、各ゲート電極１０、およびドレイン領域５の全ての上に到達するように、層間絶縁膜をエッチングしてコンタクトホールをそれぞれ形成する。次に、この各コンタクトホールを埋め込むように導電膜を積層し、パターニングして電極部１４をそれぞれ形成する（図１２（Ｃ））。
【００４０】
次に、電極部１４を覆うように層間絶縁膜を積層する。次に、各ゲート電極１０に対応する電極部１４の全ての上に到達するように、層間絶縁膜をエッチングしてコンタクトホールをそれぞれ形成する。次に、各コンタクトホールを埋め込むように導電膜を積層し、パターニングする。そして、図面上縦方向において同一位置に形成されている各ゲート電極１０同士が、電気的に接続されるように第１の配線膜１７を形成する（図１３（Ａ））。
【００４１】
次に、第１の配線膜１７を覆うように層間絶縁膜を積層する。次に、ゲート電極１０に対して図面上縦方向に形成されたドレイン領域５に対応する電極部上の到達するように、各層間絶縁膜をエッチングしてコンタクトホールをそれぞれ形成する。次に、このコンタクトホールを埋め込むように導電膜を積層し、パターニングする。そして、図面上横方向において同一位置に形成されいてるドレイン領域５が電気的に接続されるように第２の配線膜２０を形成する（図１３（Ｂ））。
【００４２】
次に、第２の配線膜２０を覆うように層間絶縁膜を積層する。次に、ゲート電極１０に対して図面上斜め方向に形成されたドレイン領域５に対応する電極部上に到達するように、各層間絶縁膜をエッチングしてコンタクトホールを形成する。次に、このコンタクトホールを埋め込むように導電膜を積層し、パターニングする。そして、図面上斜め方向において同一位置に形成されいてるドレイン領域５であって、１つとばし毎の各ドレイン領域５が電気的に接続されるように第３の配線膜２３を形成し、上記実施の形態１と同様に形成することができる。
【００４３】
上記のように構成された実施の形態２半導体装置は、開口部の断面形状を三角形、または六角形にしても上記実施の形態１と同様に形成することができ、同様の効果を奏することができる。よって、開口部の形状は半導体装置の他の箇所の制限などにより適宜変更して形成することが可能である。
【００４４】
実施の形態３．
図１４ないし図１７はこの発明の実施の形態３の半導体装置の製造工程を示した断面図および平面図である。図に基づいて実施の形態３の半導体装置の製造方法について説明する。まず上記実施の形態１と同様に、半導体基板１上にパターニングしたレジスト膜２を形成する。次に、このレジスト膜２をマスクにイオン注入を行い、レジスト膜２を除去した後に熱拡散させ、ソース接続注入拡散層３を形成する（図１４（Ａ））。このソース接続注入拡散層３は後述するソース領域が形成される箇所に形成されているものである。
【００４５】
次に、ドレイン領域を形成するための、パターニングされたレジスト膜４を形成する。次に、このレジスト膜４をマスクにドレイン領域形成用のイオン注入を行い、レジスト膜４を除去した後に熱拡散させ、第１のドレイン領域５ａおよび第２のドレイン領域５ｂを形成する（図１４（Ｂ））。ここでは、半導体基板１の平行に順番に存在する第１、第２、第３、第４の領域の第１および第３の領域に所定の間隔にてかつ長手方向の位置が同一箇所となる複数の第１のドレイン領域５ａが形成される。また、第２および第４の領域に所定の間隔にて、かつ、長手方向の位置が同一箇所となり、かつ、第１のドレイン領域５ａと長手方向の位置が異なる箇所となる第２のドレイン領域５ｂが形成されることとなる。
【００４６】
次に、複数の開口溝を形成するために、各ドレイン領域５ａ、５ｂの近傍を開口してパターニングされたレジスト膜６を形成する。次に、このレジスト膜６をマスクに、半導体基板１をエッチングして第１、第２、第３、および第４の開口溝７１、７２、７３、７４を形成する。そして、各開口溝７１、７２、７３、７４は各ドレイン領域５ａ、５ｂの隣接して、これらドレイン領域５ａ、５ｂが形成された第１、第２、第３、第４の領域と平行となるように形成されている。
【００４７】
次に、レジスト膜６をマスクとしてソース領域形成用のイオン注入を行う。次に、レジスト膜６を除去した後に熱拡散させ、ソース領域８を形成する（図１５（Ａ））。ソース領域８はレジスト膜６をマスクとして形成されるため、各開口溝７１、７２、７３、７４の底部にのみ形成されることとなる。また、このソース領域８の形成位置は先に形成したソース接続注入拡散層３と接続するよう配置されている。
【００４８】
次に、ゲート絶縁膜としてのＯＮＯ膜９を全面に積層する。次に、開口部７０の底部のＯＮＯ膜９を除去する。次に、各開口溝７１、７２、７３、７４、および開口部７０を埋め込むように、ポリシリコン膜等にて成る導電膜１１０を積層する（図１５（Ｂ））。次に、導電膜１１０をエッチバックして、各開口溝７１、７２、７３、７４および開口部７０内のみに残存させ、各開口溝７１、７２、７３、７４内にゲート電極１０を形成する。この時、開口部７０の底部のＯＮＯ膜９は除去されているため、ソース接合コンタクト部１１が形成される（図１６（Ａ））。そして、各ドレイン領域５ａ、５ｂはこのＯＮＯ膜９および各開口溝７１、７２、７３、７４により電気的に分離されることとなる。
【００４９】
次に、ゲート電極１０を覆うように層間絶縁膜１２を積層する。次に、各ドレイン領域５ａ、５ｂおよび各ゲート電極１０の全ての上に到達するように、層間絶縁膜１２をエッチングしてコンタクトホール１３１ａ、１３１ｂ、１３１ｃをそれぞれ形成する。次に、この各コンタクトホール１３１ａ、１３１ｂ、１３１ｃを埋め込むように導電膜を積層し、パターニングして配線膜１４０をそれぞれ形成する（図４（Ｂ））。そして、配線膜１４０は第１のドレイン領域５ａを接続する配線と、第２のドレイン領域５ｂを接続する配線と、ゲート電極１０の引き出し配線にて形成される。
【００５０】
上記のように構成された実施の形態３の半導体装置は、各ドレイン領域を接続するための配線膜を１層にて形成することができるため、上記各実施の形態と比較して、配線工程が簡略化となり、低コスト・短工期にて形成することができる。
【００５１】
【発明の効果】
以上のように、この発明の請求項１によれば、半導体基板に形成された開口部と、開口部の底部に形成されたソース領域と、開口部内壁全面に形成されたＯＮＯ膜と、開口部内にＯＮＯ膜を介して形成されたゲート電極と、開口部を取り囲む複数箇所に形成されたドレイン領域とを備え、１つのゲート電極に対して複数箇所分のトランジスタを形成するので、高集積にてトランジスタを形成することができる半導体装置を提供することが可能となる。
【００５２】
また、この発明の請求項２によれば、請求項１において、開口部の開口断面が多角形または円形にて成るので、確実に高集積にてトランジスタを形成することができる半導体装置を提供することが可能となる。
【００５３】
また、この発明の請求項３によれば、半導体基板に平行に順番に形成された第１、第２、第３、第４の開口溝と、第１および第３の開口溝の底部に所定の間隔にてかつ第１および第３の開口溝とでその長手方向の位置が同一箇所となるように形成された複数の第１のソース領域と、第２および第４の開口溝の底部に所定の間隔にてかつ第２および第４の開口溝とでその長手方向の位置が同一箇所となるように、かつ、各第１のソース領域の形成位置と長手方向の位置が異なる箇所となるように形成された複数の第２のソース領域と、各開口溝内壁全面に形成されたＯＮＯ膜と、各開口溝内にＯＮＯ膜を介して形成されたゲート電極と、各開口溝間であって各ソース領域に隣接する箇所に形成された第１および第２のドレイン領域とを備えたので、各ドレイン領域の配線を容易に形成することができる半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の構成を示す断面図である。
【図２】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図４】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図７】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図８】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図９】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図１０】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図１２】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図１３】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図１４】この発明の実施の形態３による半導体装置の製造方法を示す断面図である。
【図１５】この発明の実施の形態３による半導体装置の製造方法を示す断面図である。
【図１６】この発明の実施の形態３による半導体装置の製造方法を示す断面図である。
【図１７】この発明の実施の形態３による半導体装置の製造方法を示す断面図である。
【図１８】従来の半導体装置の構成を示す断面図である。
【図１９】他の従来の半導体装置の構成を示す断面図である。
【符号の説明】
１　半導体基板、５　ドレイン領域、５ａ　第１のドレイン領域、
５ｂ　第２のドレイン領域、７　開口部、８　ソース領域、
１７　第１の配線膜、２０　第２の配線膜、２３　第３の配線膜、
７１　第１の開口溝、７２　第２の開口溝、７３　第３の開口溝、
７４　第４の開口溝、１４０　配線膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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