(57)【要約】【課題】複写機の制御を１ＣＰＵで行う場合に、機電部品を制御してもＣＰＵの制御負荷を増加させることなく、本体装置全体の処理を効率よくかつ高速に実現すること。【解決手段】本印字装置又は複写機に備えた入出力ポート制御装置は、ＣＰＵ１３１とシフトレジスタ１３５との間にライトバッファ１３３、リードバッファ１３４を設ける。制御レジスタシーケンサ１５０は、ＣＰＵ１３１が出力信号データをライトバッファ１３３に書き込んだら、シフトレジスタ１３５へロードした後、Ｉ／Ｏ制御部１１０の出力ポート１１１へシリアル転送する。また、Ｉ／Ｏ制御部１１０の入力ポート１１３に入力信号をホールドし、入力ポート１１３からシフトレジスタ１３５へシリアルデータ転送する。この入力信号データをリードバッファ１３４に書き込んでＣＰＵ１３１に割り込みをかけて取り込ませる。【選択図】　　　図１
2004062213.tif 000002
【特許請求の範囲】
【請求項１】
機電部品に与える出力信号データ及び機電部品から取り込まれる入力信号データが書き込まれ前記機電部品が接続された入出力ポートとの間で前記各信号データを送受するシフトレジスタと、前記機電部品を前記出力信号データにて制御するプロセッサと前記シフトレジスタとの間に設けられ、前記プロセッサが発生させる出力信号データ及び前記シフトレジスタから前記プロセッサへ入力する入力信号データが一時記憶されるバッファ手段と、前記プロセッサから前記バッファ手段へ書き込まれた出力信号データを前記バッファ手段から前記シフトレジスタへ転送し、前記入出力ポートに前記機電部品から入力信号データを取り込んで前記シフトレジスタと前記入出力ポート間で前記出力信号データ並びに前記入力信号データのシリアル転送を行い、前記各信号データの転送が終了したら前記シフトレジスタに書き込まれた前記入力信号データを前記バッファ手段へ転送すると共に前記プロセッサに対し割り込みをかけて前記入力信号データを取り込ませる制御手段と、を具備する入出力ポート制御装置。
【請求項２】
前記制御手段は、前記プロセッサが前記バッファ手段に対して書込みを行っていない時に前記バッファ手段内の出力信号データを前記シフトレジスタに転送し、前記プロセッサが前記バッファ手段に対して読取りを行っていない時に前記シフトレジスタの入力信号データを前記バッファ手段に転送することを特徴とする請求項１記載の入出力ポート制御装置。
【請求項３】
前記バッファ手段は、前記プロセッサが出力信号データの書込みを行う第１バッファメモリと前記制御手段が入力信号データを読込む第２バッファメモリとこの第２バッファメモリの入力信号データを記憶させる為の第３バッファメモリとを有し、前記制御手段は、前記シフトレジスタと前記入出力ポート間での前記各信号データのシリアル転送が終了した時に、前記シフトレジスタの入力信号データを前記第２バッファメモリに転送し前記第３バッファメモリに記憶されている前回の入力信号データと前記第２バッファメモリに転送された今回の入力信号データとを比較し、双方の入力信号データが一致した場合は前記プロセッサに対し割り込みをかけず、双方の入力信号データが一致しない場合は前記第２バッファメモリ内の今回の入力信号データを前記第３バッファメモリに転送して前記プロセッサに対し割り込みをかけることを特徴とする請求項１又は請求項２記載の入出力ポート制御装置。
【請求項４】
機電部品に与える出力信号データ及び機電部品から取り込まれる入力信号データが書き込まれ前記機電部品が接続された入出力ポートとの間で前記各信号データを送受するシフトレジスタと、前記機電部品を前記出力信号データにて制御するプロセッサと前記シフトレジスタとの間に設けられ、前記プロセッサが発生させる出力信号データ及び前記シフトレジスタから前記プロセッサへ入力する入力信号データが一時記憶されるバッファ手段と、前記プロセッサから前記バッファ手段へ書き込まれた出力信号データを前記バッファ手段から前記シフトレジスタへ転送し、前記入出力ポートに前記機電部品から入力信号データを取り込んで前記シフトレジスタと前記入出力ポート間で前記出力信号データ並びに前記入力信号データのシリアル転送を行い、前記各信号データの転送が終了したら前記シフトレジスタに書き込まれた前記入力信号データを前記バッファ手段へ転送すると共に前記プロセッサに対し割り込みをかけて前記入力信号データを取り込ませる制御手段と、を具備する印字装置。
【請求項５】
前記制御手段は、前記プロセッサが前記バッファ手段に対して書込みを行っていない時に前記バッファ手段内の出力信号データを前記シフトレジスタに転送し、前記プロセッサが前記バッファ手段に対して読取りを行っていない時に前記シフトレジスタの入力信号データを前記バッファ手段に転送する請求項４記載の印字装置。
【請求項６】
前記バッファ手段は、前記プロセッサが出力信号データの書込みを行う第１バッファメモリと前記制御手段が入力信号データを読込む第２バッファメモリとこの第２バッファメモリの入力信号データを記憶させる為の第３バッファメモリとを有し、前記制御手段は、前記シフトレジスタと前記入出力ポート間での前記各信号データのシリアル転送が終了した時に、前記シフトレジスタの入力信号データを前記第２バッファメモリに転送し前記第３バッファメモリに記憶されている前回の入力信号データと前記第２バッファメモリに転送された今回の入力信号データとを比較し、双方の入力信号データが一致した場合は前記プロセッサに対し割り込みをかけず、双方の入力信号データが一致しない場合は前記第２バッファメモリ内の今回の入力信号データを前記第３バッファメモリに転送して前記プロセッサに対し割り込みをかけることを特徴とする請求項４又は請求項５記載の印字装置。
【請求項７】
機電部品に与える出力信号データ及び機電部品から取り込まれる入力信号データが書き込まれ前記機電部品が接続された入出力ポートとの間で前記各信号データを送受するシフトレジスタと、前記機電部品を前記出力信号データにて制御するプロセッサと前記シフトレジスタとの間に設けられ、前記プロセッサが発生させる出力信号データ及び前記シフトレジスタから前記プロセッサへ入力する入力信号データが一時記憶されるバッファ手段と、前記プロセッサから前記バッファ手段へ書き込まれた出力信号データを前記バッファ手段から前記シフトレジスタへ転送し、前記入出力ポートに前記機電部品から入力信号データを取り込んで前記シフトレジスタと前記入出力ポート間で前記出力信号データ並びに前記入力信号データのシリアル転送を行い、前記各信号データの転送が終了したら前記シフトレジスタに書き込まれた前記入力信号データを前記バッファ手段へ転送すると共に前記プロセッサに対し割り込みをかけて前記入力信号データを取り込ませる制御手段と、を具備する複写機。
【請求項８】
前記制御手段は、前記プロセッサが前記バッファ手段に対して書込みを行っていない時に前記バッファ手段内の出力信号データを前記シフトレジスタに転送し、前記プロセッサが前記バッファ手段に対して読取りを行っていない時に前記シフトレジスタの入力信号データを前記バッファ手段に転送することを特徴とする請求項７記載の複写機。
【請求項９】
前記バッファ手段は、前記プロセッサが出力信号データの書込みを行う第１バッファメモリと前記制御手段が入力信号データを読込む第２バッファメモリとこの第２バッファメモリの入力信号データを記憶させる為の第３バッファメモリとを有し、前記制御手段は、前記シフトレジスタと前記入出力ポート間での前記各信号データのシリアル転送が終了した時に、前記シフトレジスタの入力信号データを前記第２バッファメモリに転送し前記第３バッファメモリに記憶されている前回の入力信号データと前記第２バッファメモリに転送された今回の入力信号データとを比較し、双方の入力信号データが一致した場合は前記プロセッサに対し割り込みをかけず、双方の入力信号データが一致しない場合は前記第２バッファメモリ内の今回の入力信号データを前記第３バッファメモリに転送して前記プロセッサに対し割り込みをかけることを特徴とする請求項７又は請求項８記載の複写機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入出力ポートを制御する入出力ポート制御装置およびこれを備えた印字装置ならびに複写機に関するものである。
【０００２】
【従来の技術】
従来、文字、画像を印刷する記録部を備えた装置として、印字装置ならびに複写機がある。
【０００３】
図５は複写機の構成例を示す図である。同図に示すように、原稿画像を読み取る読み取り部１、読み取られた画像に画像処理を加える画像処理部２、コントロールパネルを構成する表示部３、装置全体の動作を管理するシステム制御部４、文字、画像を記録する記録部５から構成されている。表示部３のコントロールパネルから指示を入力し、読み取り部１で読み取られた画像をシステム制御部４を介して記録部５へ供給し、そこで記録紙に画像形成する。
【０００４】
図６は、記録部５の内部構成を示している。記録部５は、エンジン制御部６とＩ／Ｏ制御部７から構成されている。記録部５は、給紙クラッチ、駆動モータ、排気ファン、帯電器、現像器等の部品類と、記録紙の通紙状態を検出する給紙センサ、用紙センサ、排紙センサなどのセンサ類とを備えている。以下、これらの部品類、センサ類を機電部品と呼ぶ。
【０００５】
エンジン制御部６から多数の機電部品に直接配線したのでは信号線、ハーネスの数が増大するので、エンジン制御部６側ではＣＰＵ１１、制御レジスタ１２、シフトレジスタ１３を備え、Ｉ／Ｏ制御部７側では出力ポート１４、入力ポート１５を備えた構成としている。
【０００６】
すなわち、ＣＰＵ１１からシフトレジスタ１３に信号データの送受を行い、シフトレジスタ１３を介してＩ／Ｏ制御部７とシリアルに信号データを送受する。また、ＣＰＵ１１からの命令を制御レジスタ１２に与えてシフトレジスタ１３を制御する。
【０００７】
一方、Ｉ／Ｏ制御部７は出力ポート１４と入力ポート１５で構成されている。入力ポート１５は、センサやスイッチなどの機電部品を接続し信号データを取り込みパラレル信号をシリアル信号に変換する入力レジスタから構成され、出力ポート１４は電磁クラッチや電磁ソレノイドなどの機電部品を接続しシリアルに送られてくる信号データを取り込みパラレル信号に変換して信号データを出力する出力レジスタから構成されている。
【０００８】
上記構成において、機電部品を制御するに際してはＣＰＵ１１がＩ／Ｏ制御部７を制御することにより以下のように行われる。
【０００９】
▲１▼ＣＰＵ１１がシフトレジスタ１３に出力信号データを書き込む。
【００１０】
▲２▼ＣＰＵ１１からの命令を受けた制御レジスタ１２の指示により外部の入力ポート１５に入力信号データを取り込む。
【００１１】
▲３▼ＣＰＵ１１からの命令を受けた制御レジスタ１２の指示により入出力信号データの転送を行う。
【００１２】
▲４▼制御レジスタ１２が、転送終了時ＣＰＵ１１に対し割り込みをかける。
【００１３】
▲５▼ＣＰＵ１１がシフトレジスタ１３の入力信号データを読み出す。
【００１４】
▲６▼ＣＰＵ１１からの命令を受けた制御レジスタ１２の指示により外部の出力ポート１４に出力信号データを出力する。
【００１５】
【発明が解決しようとする課題】
しかし、かかる従来の技術では、上記のように機電部品を制御するに際して、ＣＰＵ１１が周期的にＩ／Ｏ制御部７を制御することにより行われていた。その為、ＣＰＵ１１の定期的なポーリング作業が必要となり、リアルタイムＯＳ等を使用して当該装置全体の制御を１ＣＰＵで行う場合には、ＣＰＵ１１の制御負荷が増大するので、ソフト処理のスループットを低下させ装置全体の処理が間に合わなくなるという問題が生じていた。
【００１６】
そこで、本発明は、上記課題を鑑みてなされたもので、リアルタイムＯＳ等を使用して当該装置全体の制御を１ＣＰＵで行う場合に、機電部品を制御してもＣＰＵの制御負荷を増加させることなく、本体装置全体の処理を効率よくかつ高速に実現できる入出力ポート制御装置およびこれを備えた印字装置ならびに複写機を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記課題を解決するための本発明の入出力ポート制御装置およびこれを備えた印字装置ならびに複写機は、プロセッサとシフトレジスタとの間にバッファを設け、プロセッサは出力信号データをバッファに書き込んだら制御手段がシフトレジスタへロードした後、Ｉ／Ｏ制御部へシリアル転送し、Ｉ／Ｏ制御部からシフトレジスタへ入力信号データをシリアル転送したらバッファに書き込み、プロセッサに割り込みをかけて取り込ませるようにしたものである。
【００１８】
【発明の実施の形態】
本発明の第１の態様は、機電部品に与える出力信号データ及び機電部品から取り込まれる入力信号データが書き込まれ前記機電部品が接続された入出力ポートとの間で前記各信号データを送受するシフトレジスタと、前記機電部品を前記出力信号データにて制御するプロセッサと前記シフトレジスタとの間に設けられ、前記プロセッサが発生させる出力信号データ及び前記シフトレジスタから前記プロセッサへ入力する入力信号データが一時記憶されるバッファ手段と、前記プロセッサから前記バッファ手段へ書き込まれた出力信号データを前記バッファ手段から前記シフトレジスタへ転送し、前記入出力ポートに前記機電部品から入力信号データを取り込んで前記シフトレジスタと前記入出力ポート間で前記出力信号データ並びに前記入力信号データのシリアル転送を行い、前記各信号データの転送が終了したら前記シフトレジスタに書き込まれた前記入力信号データを前記バッファ手段へ転送すると共に前記プロセッサに対し割り込みをかけて前記入力信号データを取り込ませる制御手段と、を具備する入出力ポート制御装置である。
【００１９】
このように構成された入出力ポート制御装置によれば、機電部品を制御するに際して、プロセッサが信号を入出力ポートへ出力する場合はバッファ手段へ出力信号データを書込むだけで、制御手段がバッファ手段内の出力信号データをシフトレジスタに転送し、入出力ポートに機電部品から入力信号データを取り込み、出力信号データ及び入力信号データをシフトレジスタと入出力ポート間でシリアル転送を行い、各信号データの転送が終了した後に、シフトレジスタの入力信号データをバッファ手段に転送してプロセッサに対し割り込みをかけるので、プロセッサが割り込みを検知した場合にバッファ手段に格納された入力信号データを読取ることにより入出力ポートから信号を入力することができる。このため、プロセッサが機電部品を制御してもプロセッサが定期的にポーリング作業を行う必要がなく、プロセッサの制御負荷を増加させることがないので、リアルタイムＯＳ等を使用して当該装置全体の制御を１ＣＰＵで行う場合でも本体装置全体の処理を効率よくかつ高速に実現することができる。
【００２０】
本発明の第２の態様は、第１の態様の入出力ポート制御装置において、前記制御手段は、前記プロセッサが前記バッファ手段に対して書込みを行っていない時に前記バッファ手段内の出力信号データを前記シフトレジスタに転送し、前記プロセッサが前記バッファ手段に対して読取りを行っていない時に前記シフトレジスタの入力信号データを前記バッファ手段に転送するものとした。
【００２１】
これにより、プロセッサの制御から独立させて信号データの転送を制御手段が自動的に行う際に、プロセッサがバッファ手段へ信号データを書込んでいる時にバッファ手段からシフトレジスタへの信号データの転送が行われると、未確定のデータが転送される惧れがあるが、プロセッサがバッファ手段に対して書込みを行っていない時にバッファ手段からシフトレジスタへ信号データを転送するので、バッファ手段の信号データをシフトレジスタへ確実に転送することができる。
【００２２】
また、プロセッサがバッファ手段から信号データを読出している時にシフトレジスタからバッファ手段へ信号データが転送されると、未確定のデータを読出してしまう惧れがあるが、プロセッサがバッファ手段に対して読取りを行っていない時にシフトレジスタの信号データをバッファ手段に転送するので、シフトレジスタの信号データをバッファ手段へ確実に転送することができる。
【００２３】
本発明の第３の態様は、第１、又は第２の態様の入出力ポート制御装置において、前記バッファ手段は、前記プロセッサが出力信号データの書込みを行う第１バッファメモリと前記制御手段が入力信号データを読込む第２バッファメモリとこの第２バッファメモリの入力信号データを記憶させる為の第３バッファメモリとを有し、前記制御手段は、前記シフトレジスタと前記入出力ポート間での前記各信号データのシリアル転送が終了した時に、前記シフトレジスタの入力信号データを前記第２バッファメモリに転送し前記第３バッファメモリに記憶されている前回の入力信号データと前記第２バッファメモリに転送された今回の入力信号データとを比較し、双方の入力信号データが一致した場合は前記プロセッサに対し割り込みをかけず、双方の入力信号データが一致しない場合は前記第２バッファメモリ内の今回の入力信号データを前記第３バッファメモリに転送して前記プロセッサに対し割り込みをかけることとした。
【００２４】
これによると、制御手段は、シリアル転送が終了した時に今回の入力信号データを第２バッファメモリに転送し第３バッファメモリに記憶されている前回の入力信号データと第２バッファメモリに格納されている今回の入力信号データとを比較して、信号データが一致した場合はプロセッサに対し割り込みをかけないので、プロセッサは入力ポートからの入力信号が変化した場合だけ入力信号データの読取り動作を実行すればよく、入力信号が変化しない場合は入力信号データを読取らないので、プロセッサの無駄な処理を無くし負荷を削減することができる。また、信号データが一致しない場合は第２バッファメモリ内の今回の入力信号データを第３バッファメモリに転送して次回の比較動作に備える。
【００２５】
本発明の第４の態様は、機電部品に与える出力信号データ及び機電部品から取り込まれる入力信号データが書き込まれ前記機電部品が接続された入出力ポートとの間で前記各信号データを送受するシフトレジスタと、前記機電部品を前記出力信号データにて制御するプロセッサと前記シフトレジスタとの間に設けられ、前記プロセッサが発生させる出力信号データ及び前記シフトレジスタから前記プロセッサへ入力する入力信号データが一時記憶されるバッファ手段と、前記プロセッサから前記バッファ手段へ書き込まれた出力信号データを前記バッファ手段から前記シフトレジスタへ転送し、前記入出力ポートに前記機電部品から入力信号データを取り込んで前記シフトレジスタと前記入出力ポート間で前記出力信号データ並びに前記入力信号データのシリアル転送を行い、前記各信号データの転送が終了したら前記シフトレジスタに書き込まれた前記入力信号データを前記バッファ手段へ転送すると共に前記プロセッサに対し割り込みをかけて前記入力信号データを取り込ませる制御手段と、を具備する印字装置である。
【００２６】
本発明の第５の態様は、第４の態様の印字装置において、前記制御手段は、前記プロセッサが前記バッファ手段に対して書込みを行っていない時に前記バッファ手段内の出力信号データを前記シフトレジスタに転送し、前記プロセッサが前記バッファ手段に対して読取りを行っていない時に前記シフトレジスタの入力信号データを前記バッファ手段に転送するものとした。
【００２７】
本発明の第６の態様は、第４又は第５の態様の印字装置において、前記バッファ手段は、前記プロセッサが出力信号データの書込みを行う第１バッファメモリと前記制御手段が入力信号データを読込む第２バッファメモリとこの第２バッファメモリの入力信号データを記憶させる為の第３バッファメモリとを有し、前記制御手段は、前記シフトレジスタと前記入出力ポート間での前記各信号データのシリアル転送が終了した時に、前記シフトレジスタの入力信号データを前記第２バッファメモリに転送し前記第３バッファメモリに記憶されている前回の入力信号データと前記第２バッファメモリに転送された今回の入力信号データとを比較し、双方の入力信号データが一致した場合は前記プロセッサに対し割り込みをかけず、双方の入力信号データが一致しない場合は前記第２バッファメモリ内の今回の入力信号データを前記第３バッファメモリに転送して前記プロセッサに対し割り込みをかけることとした。
【００２８】
本発明の第７の態様は、機電部品に与える出力信号データ及び機電部品から取り込まれる入力信号データが書き込まれ前記機電部品が接続された入出力ポートとの間で前記各信号データを送受するシフトレジスタと、前記機電部品を前記出力信号データにて制御するプロセッサと前記シフトレジスタとの間に設けられ、前記プロセッサが発生させる出力信号データ及び前記シフトレジスタから前記プロセッサへ入力する入力信号データが一時記憶されるバッファ手段と、前記プロセッサから前記バッファ手段へ書き込まれた出力信号データを前記バッファ手段から前記シフトレジスタへ転送し、前記入出力ポートに前記機電部品から入力信号データを取り込んで前記シフトレジスタと前記入出力ポート間で前記出力信号データ並びに前記入力信号データのシリアル転送を行い、前記各信号データの転送が終了したら前記シフトレジスタに書き込まれた前記入力信号データを前記バッファ手段へ転送すると共に前記プロセッサに対し割り込みをかけて前記入力信号データを取り込ませる制御手段と、を具備する複写機である。
【００２９】
本発明の第８の態様は、第７の態様の複写機において、前記制御手段は、前記プロセッサが前記バッファ手段に対して書込みを行っていない時に前記バッファ手段内の出力信号データを前記シフトレジスタに転送し、前記プロセッサが前記バッファ手段に対して読取りを行っていない時に前記シフトレジスタの入力信号データを前記バッファ手段に転送するものとした。
【００３０】
本発明の第９の態様は、第７又は第８の態様の複写機において、前記バッファ手段は、前記プロセッサが出力信号データの書込みを行う第１バッファメモリと前記制御手段が入力信号データを読込む第２バッファメモリとこの第２バッファメモリの入力信号データを記憶させる為の第３バッファメモリとを有し、前記制御手段は、前記シフトレジスタと前記入出力ポート間での前記各信号データのシリアル転送が終了した時に、前記シフトレジスタの入力信号データを前記第２バッファメモリに転送し前記第３バッファメモリに記憶されている前回の入力信号データと前記第２バッファメモリに転送された今回の入力信号データとを比較し、双方の入力信号データが一致した場合は前記プロセッサに対し割り込みをかけず、双方の入力信号データが一致しない場合は前記第２バッファメモリ内の今回の入力信号データを前記第３バッファメモリに転送して前記プロセッサに対し割り込みをかけることとした。
【００３１】
以下、本発明の実施の形態について図面を参照して具体的に説明する。
【００３２】
図１は本発明の実施の形態となる印字装置の全体構成を示す図である。同図に示す印字装置は、記録部１０１における機電部品に対する入出力制御と増設カセット１０２における機電部品に対する入出力制御とを実行する。また、オペレータが各種の操作を行うコントロールパネルを含んだ表示部１０３、装置全体の制御を行うシステム制御部１０４、印字データを必要に応じて制御する画像処理部１０５とを備えている。
【００３３】
記録部１０１は、Ｉ／Ｏ制御部１１０の出力ポート１１１に対して、給紙クラッチ、給紙ソレノイド、駆動モータ、両面ソレノイド等の給紙機構を構成する機電部品群１１２が接続されている。出力ポート１１１に内蔵するシフトレジスタによってエンジン制御部１３０から与えられるシリアルデータをパラレルデータに変換して機電部品群１１２へ出力する。また、Ｉ／Ｏ制御部１１０の入力ポート１１３に対して、給紙センサ、用紙センサ、排紙センサ、両面センサ、反転センサ等の給紙機構の状態を検出する機電部品群１１２が接続されている。入力ポート１１３に内蔵するシフトレジスタによって機電部品群１１２から入力するパラレルデータをシリアルデータに変換してエンジン制御部１３０へ出力する。なお、駆動モータ、ファンモータ等のように出力ポート１１１と入力ポート１１３の双方に接続された機電部品もある。
【００３４】
増設カセット１０２は、Ｉ／Ｏ制御部１２０の出力ポート１２１に対して給紙クラッチ、給紙ソレノイド、駆動モータ等の給紙機構を構成する機電部品群１２２が接続されている。また、Ｉ／Ｏ制御部１２０の入力ポート１２３に対して給紙センサ、用紙センサ、紙通過センサ等の給紙機構の状態を検出する機電部品群１２４が接続されている。
【００３５】
エンジン制御部１３０は、Ｉ／Ｏ制御部１１０、１２０の出力ポート１１１，１２１に接続された機電部品群１１２、１２２の動作を制御する出力信号データを発生したり、Ｉ／Ｏ制御部１１０、１２０の入力ポート１１３，１２３に接続された機電部品群１１４、１２４から入力信号データを収集して機電部品群１１２、１２２の動作を制御する新たな出力信号データを生成するＣＰＵ１３１を備える。ＣＰＵ１３１は、記憶媒体１３２を構成するＲＯＭに記憶されているプログラムを読み出して出力信号データの生成や入力信号データの解析を行う。このとき、ＣＰＵ１３１は記憶媒体１３２を構成するＲＡＭをワークエリアとして使用する。
【００３６】
エンジン制御部１３０は、ＣＰＵ１３１が記録部１０１のＩ／Ｏ制御部１１０（出力ポート１１１、入力ポート１１３）との間の信号データの送受に用いるバッファ手段を備えている。このバッファ手段は、ＣＰＵ１３１が出力信号データの書き込みを行うライトバッファ１３３と、ＣＰＵ１３１が入力信号データの読み込みを行うリードバッファ１３４とから構成されている。また、エンジン制御部１３０は、ライトバッファ１３３に書き込まれた出力信号データを出力ポート１１１へシリアル転送したり、入力ポート１１３に入力された入力データをシリアル転送により取込むためにシフトレジスタ１３５が備えられている。
【００３７】
本実施の形態は、リードバッファ１３４に書き込まれた入力信号データのうち前回ＣＰＵ１３１へ読み込まれた入力信号データ（前回入力信号データ）が、第３のバッファメモリとしての前回データバッファ１３６に記憶される。リードバッファ１３４に書き込まれた今回の入力信号データと前回データバッファ１３６に記憶された前回入力信号データとがコンパレータ１３７へ与えられ、今回入力信号データと前回入力信号データとが一致するか否か判断される。この判断結果は制御レジスタシーケンサ１５０へ出力される。
【００３８】
また、エンジン制御部１３０は、ＣＰＵ１３１が増設カセット１０２のＩ／Ｏ制御部１２０（出力ポート１２１、入力ポート１２３）との間の信号データの送受に用いるバッファ手段を備えている。このバッファ手段は、ＣＰＵ１３１が出力信号データの書き込みを行うライトバッファ１３８と、ＣＰＵ１３１が入力信号データの読み込みを行うリードバッファ１３９とから構成されている。また、エンジン制御部１３０と出力ポート１２１、入力ポート１２３との間で出力信号データ、入力信号データのシリアルデータ転送を行うためにシフトレジスタ１４０を備えている。さらに、前回データバッファ１４１、コンパレータ１４２を備えている。コンパレータ１４２の判断結果が制御レジスタシーケンサ１５０へ出力される。
【００３９】
図２は、制御レジスタシーケンサ１５０の構成並びに発生信号を詳細に示す図である。制御レジスタシーケンサ１５０は、シフトレジスタ１３５とＩ／Ｏ制御部１１０との間で送受される信号データのタイミングを制御し、同様にシフトレジスタ１４０とＩ／Ｏ制御部１２０との間の信号データのタイミングを制御する制御手段としての機能を実現する部分である。
【００４０】
制御レジスタシーケンサ１５０は、各種制御信号を記憶するレジスタ１５１、動作クロックを生成するクロックジェネレータ１５２、制御信号を出力するタイミングを生成するタイミング生成部１５３、ＣＰＵ１３１に対して入力信号データを取り込ませる割り込みを発生させる割り込み発生部１５４を備えて構成される。
【００４１】
制御レジスタシーケンサ１５０の出力する制御信号の種類について主なものを説明する。ＳＣＬＫは、シリアルデータ転送クロックであり、このクロックに同期してシリアルデータが転送される。ＬＡＴは、シフトレジスタラッチ信号であり、この信号により、出力ポート１１１、１２１におけるシフトレジスタ１３５のシリアルデータがパラレルデータとしてラッチされる。ＥＮＢは、イネーブル信号であり、この信号により、出力ポート１１１、１２１におけるシフトレジスタ１３５のパラレルデータが有効となる。ＤＯＵＴは、シリアルデータアウト信号であり、ＣＰＵ１３１がセットしたデータをシリアルデータに変換した信号である。ＳＣＬＫに同期して出力される。ＬＤは、シフトレジスタロード信号であり、この信号により入力ポート１１３、１２３のパラレルデータが取り込まれる。ＤＩＮは、シリアルデータイン信号であり、入力ポート１１３、１２３に取り込まれたパラレルデータがシリアルデータに変換された信号である。ＳＣＬＫに同期して入力される。ＷＲＬＤは、シフトレジスタ１３５へのライト信号であり、ＤＯＵＴ信号を出力し、又はＤＩＮを入力するように、シフトレジスタ１３５に対してシフト動作を指示する信号である。
【００４２】
次に、以上のように構成された本実施の形態に係る印字装置の動作について具体的に説明する。
【００４３】
図３はＣＰＵ１３１による処理フローと制御レジスタシーケンサ１５０による処理フローとを対比して示す図である。
【００４４】
先ず、ＣＰＵ１３１と記録部１０１のＩ／Ｏ制御部１１０との間の入出力制御について説明する。ＣＰＵ１３１は、機電部品群１１２に対する入出力制御を実行する場合、ＷＲをロウレベルにしてライトバッファ１３３に出力信号データを書き込み（ステップＳ１００）、制御レジスタシーケンサ１５０に対して出力信号データの出力ポート１１１への出力と入力ポート１１３から入力信号データの取りこみを指示するＳＴＡＲＴを指示する（ステップＳ１０１）。
【００４５】
制御レジスタシーケンサ１５０は、ＷＲがハイレベルに変化したことを検知すると（ステップＳ２００）、ライトバッファ１３３の内容をシフトレジスタ１３５へロードする（ステップＳ２０１）。さらに、制御レジスタシーケンサ１５０は、ＳＴＡＲＴの指示を受けるとＬＤ信号をローレベルに変化させて（ステップＳ２０２）、入力ポート１１３にデータの取り込みを行わせ、続いて入力信号の安定を待ってＬＤ信号をハイレベルに変化させる（ステップＳ２０３）。
【００４６】
一方、入力ポート１１３は、ローレベルのＬＤ信号を受信すると、入力ポート１１３に接続されている機電部品群１１４の入力信号データを取り込む（ステップＳ３００）。そして、制御レジスタシーケンサ１５０からのＬＤ信号がハイレベルになったら、入力ポート１１３に取りこまれた入力信号をポート内蔵のシフトレジスタにデータホールドする（ステップＳ３０１）。
【００４７】
次に、制御レジスタシーケンサ１５０は、シフトレジスタ１３５の出力信号データを出力ポート１１１へ転送すると共に、入力ポート１１３の入力信号データをシフトレジスタ１３５へ転送する処理を実行する（ステップＳ２０４）。すなわち、制御レジスタシーケンサ１５０からシフトレジスタ１３５に対してＳＣＬＫとＷＲＬＤを与え、出力ポート１１１及び入力ポート１１３に対してＳＣＬＫ、ＥＮＢを与える。
【００４８】
シフトレジスタ１３５は、ＷＲＬＤを受けて出力信号データをＳＣＬＫに同期させて出力ポート１１１へシリアルデータ転送する。同時に、入力信号データをＳＣＬＫに同期させてシフトレジスタ１３５へシリアルデータ転送する。すなわち、シフトレジスタ１３５は、出力信号データをＳＣＬＫに同期させて出力ポート１１１へシリアルデータ転送し、出力ポート１１１ではＳＣＬＫに同期するように内蔵シフトレジスタのシフト動作を実行し、出力信号データを順次シフトさせる（ステップＳ３０３）。
【００４９】
同時に、入力ポート１１３では、ＳＣＬＫに同期するように内蔵シフトレジスタのシフト動作を実行し、入力信号データをシリアルデータに変化してシフトレジスタ１３５へシリアルデータ転送する（ステップＳ３０２）。
【００５０】
以上のようにしてシフトレジスタ１３５と出力ポート１１１、入力ポート１１３との間でのシリアルデータ転送が完了したら（ステップＳ２０５）、制御レジスタシーケンサ１５０が出力ポート１１１に対して出力するＬＡＴ信号をハイレベルに変化させる（ステップＳ２０６）。出力ポート１１１は、ハイレベルのＬＡＴ信号を受けて、ステップＳ３０３で内蔵シフトレジスタに転送された出力信号データをラッチして、各々対応する機電部品群１１２へ出力信号データを送出する（ステップＳ３０４）。
【００５１】
制御レジスタシーケンサ１５０は、ＬＡＴ信号のパルス幅を確保して機電部品群１１２に対する出力信号データの送出制御を実行した後（ステップＳ２０７）、ＣＰＵ１３１のＲＤをチェックしてＣＰＵ１３１がリード状態にあるか否か判断する（ステップＳ２０８）。そして、ＣＰＵ１３１から出力されているＲＤがハイレベルであれば、入力信号データをリード可能な状態になっていると判断して、ステップＳ２０４でシフトレジスタ１３５に転送されている入力信号データをリードバッファ１３４へロードする（ステップＳ２０９）。
【００５２】
ここで、前述したように前回データバッファ１３６には前回の入力制御でリードバッファ１３９からＣＰＵ１３１へ取り込まれた入力信号データが保持されている。一方、今回入力制御でリードバッファ１３４へロードされた入力信号データはコンパレータ１３７へも入力されている。そして、コンパレータ１３７が前回の入力信号データと今回の入力信号データとを比較し（ステップＳ２１０）、その比較結果を制御レジスタシーケンサ１５０へ出力する。
【００５３】
制御レジスタシーケンサ１５０は、前回の入力信号データと今回の入力信号データとが一致した場合は、リードバッファ１３９の入力信号データをＣＰＵ１３１へ取り込むことなく、ステップＳ２００の処理へ戻る。一方、前回の入力信号データと今回の入力信号データとが一致しなかった場合は、ＣＰＵ１３１に対して割り込みをかけて（ステップＳ２１１）、リードバッファ１３９の入力信号データをＣＰＵ１３１へ取り込ませる。そして、ＣＰＵ１３１へ取り込んだリードバッファ１３９の入力信号データを前回データバッファ１３６へロードする（ステップＳ２１２）。
【００５４】
これにより、前回の入力信号データと今回の入力信号データとが一致した場合は入力ポート１１３から取り込んだ入力信号データに変化が生じていないのでＣＰＵ１３１が取り込む必要はないことになるが、このような場合にはＣＰＵ１３１に割り込みを掛けないので不要な取り込み処理を抑制し、ＣＰＵ１３１の負担を軽減することができる。
【００５５】
ＣＰＵ１３１は、ステップＳ１０１で制御レジスタシーケンサ１５０にＳＴＡＲＴを指示した後は、制御レジスタシーケンサ１５０から割り込みが入るまで他の処理を行うことができる。制御レジスタシーケンサ１５０がステップＳ２１１で割り込みを発生した場合、ＣＰＵ１３１はリードバッファ１３４に取り込まれている最新の入力信号データを読み込む処理を実行する（ステップＳ１０２）。
【００５６】
なお、増設カセット１０２のＩ／Ｏ制御部１２０に対しては、上記同様にライトバッファ１３８、リードバッファ１３９を介在した入出力制御を行うようにしている。具体的な動作内容は上述した通りであるので説明は省略する。
【００５７】
このように本実施の形態に係る印字装置によれば、ＣＰＵ１３１とシフトレジスタ１３５との間にライトバッファ１３３、リードバッファ１３４を設け、ＣＰＵ１３１は任意のタイミングでライトバッファ１３３に書き込む処理と、割り込みがあったときにリードバッファ１３４のデータを取り込む処理だけを行い、シフトレジスタ１３５とＩ／Ｏ制御部１１０との間の信号データの送受は制御レジスタシーケンサ１５０によりタイミング制御すように構成したので、ＣＰＵ１３１の負担を大幅に軽減することができる。
【００５８】
本発明は印字装置以外の装置にも適用可能である。図４は本発明に係る複写機の実施の形態を示す図である。なお、図１に示した印字装置における各部と同一機能を有する部分には同一符号を付している。ここで、同一機能とは入出力制御の観点から同一という意味である。
【００５９】
同図に示す複写機は、記録部１０１、増設カセット１０２の他に、画像の読取りを行う読取部２０１、原稿を自動的に取出して原稿搬送路へ送り込む自動原稿送り装置２０２を備えている。自動原稿送り装置２０２は、Ｉ／Ｏ制御部２１０に出力ポート２１１と入力ポート２１２とが備えられる。出力ポート２１１に対して給紙クラッチ、レジストクラッチ、反転クラッチ、搬送モータ等の機電部品群２１３が接続され、入力ポート２１２に原稿有無センサ、サイズセンサ、排紙センサ等の機電部品群２１４が接続されている。また、読取部２０１は機電部品としてのインバータ２２１を介してランプ２２２に電力が供給され、ランプ２２２で照明された原稿の画像がＣＣＤ２２３で読み取られて画像処理部１０５へ送られるように構成されている。読取部２０１には原稿のサイズを検出する原稿サイズセンサが機電部品群２２４として備えられる。読取部２０１はＩ／Ｏ制御部を備えておらず、機電部品群２２４は記録部１０１の出力ポート１１１に接続され、機電部品群２２４は記録部１０１入力ポート１１３に接続されている。
【００６０】
一方、エンジン制御部１３０には、自動原稿送り装置２０２のＩ／Ｏ制御部２１０に対応してライトバッファ２３１、リードバッファ２３２、シフトレジスタ２３３、前回データバッファ２３４、コンパレータ２３５が設置されている。
【００６１】
制御レジスタシーケンサ２４０は、記録部１０１のＩ／Ｏ制御部１１０、増設カセット１０２のＩ／Ｏ制御部１２０に加えて、自動原稿送り装置２０２のＩ／Ｏ制御部２１０もシーケンス制御の対象に加えている。
【００６２】
以上のように構成された複写機では、ＣＰＵ１３１は出力信号データは対応するライトバッファ２３１等に書き込み、入力信号データは割り込みがあったときだけ対応するリードバッファ２３２等から取り込む。制御レジスタシーケンサ２４０は、各シフトレジスタ２３３、１３５，１４０と各Ｉ／Ｏ制御部２１０、１１０、１２０との間のシリアルデータの転送を図２に示すフロー図にしたがって実施する。
【００６３】
このような実施の形態に係る複写機においても、上述した入出力制御を行うので、ＣＰＵ１３１の負担を軽減することができる。
【００６４】
【発明の効果】
以上詳記したように本発明によれば、リアルタイムＯＳ等を使用して当該装置全体の制御を１ＣＰＵで行う場合に、機電部品を制御してもＣＰＵの制御負荷を増加させることなく、本体装置全体の処理を効率よくかつ高速に実現できる入出力ポート制御装置およびこれを備えた印字装置ならびに複写機を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態となる印字装置の全体構成図
【図２】図１に示す制御レジスタシーケンサの詳細図
【図３】図１に示す印字装置における入出力制御のフロー図
【図４】本発明の実施の形態となる複写機の全体構成図
【図５】従来の複写機の入出力制御に係る概略的な構成図
【図６】図５に示す記録部の詳細図
【符号の説明】
１０１　記録部
１０２　増設カセット
１０３　表示部
１０４　システム制御部
１０５　画像処理部
１１０、１２０、２１０　Ｉ／Ｏ制御部
１１１、１２１、２１１　出力ポート
１１２、１１４、１２２、１２４、２１３、２１４　機電部品群
１１３、１２３、２１２　入力ポート
１３０　エンジン制御部
１３１　ＣＰＵ
１３２　記憶媒体
１３３、１３８、２３１　ライトバッファ
１３４、１３９、２３２　リードバッファ
１３５、１４０、２３３　シフトレジスタ
１３６、１４１、２３４　前回データバッファ
１３７、１４２、２３５　コンパレータ
１５０、２４０　制御レジスタシーケンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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