(57)【要約】【課題】任意のデータパターンに変更可能であり、試験パターンの簡略化及び試験時間の短縮を図ることのできる半導体記憶装置の試験方法を提供すること。【解決手段】最初にテストモードエントリを入力してテストモードに移行した後は、各入力端子Ｐｉｎ１〜Ｐｉｎ３から与える入力データφ１〜φ３を適宜変更することで、各入力データφ１〜φ３に応じた任意のコードＴＰ１〜ＴＰ３を発生させることができる。【選択図】      図１
2004234749.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ入力端子のうち何れか１つのデータ入力端子を使用して書き込み試験を行う半導体記憶装置の試験方法であって、
通常モードからテストモードにエントリするステップと、
前記何れか１つのデータ入力端子から入力した書込データと、前記テストモード時に空き端子となる外部端子から入力した入力データに従って発生させたコードとに基づいて、データ入力に使用しない他のデータ入力端子に対応する書込データを生成するステップと
を含むことを特徴とする半導体記憶装置の試験方法。
【請求項２】
複数のデータ出力端子のうち何れか１つのデータ出力端子を使用して読み出し試験を行う半導体記憶装置の試験方法であって、
通常モードからテストモードにエントリするステップと、
前記テストモード時に空き端子となる外部端子から入力した入力データに従って発生させたコードに基づいて、前記複数のデータ出力端子にそれぞれ対応する読出データが読み出しの期待値と一致するか否かを判定し、前記何れか１つのデータ出力端子から判定結果を出力するステップと
を含むことを特徴とする半導体記憶装置の試験方法。
【請求項３】
複数のデータ入力端子のうち何れか１つのデータ入力端子を使用して書き込み試験を行い、複数のデータ出力端子のうち何れか１つのデータ出力端子を使用して読み出し試験を行う半導体記憶装置の試験方法であって、
通常モードからテストモードにエントリするステップと、
前記何れか１つのデータ入力端子から入力した書込データと、前記テストモード時に空き端子となる外部端子から入力した入力データに従って発生させたコードとに基づいて、データ入力に使用しない他のデータ入力端子に対応する書込データを生成するステップと、
前記テストモード時に空き端子となる外部端子から入力した入力データに従って発生させたコードに基づいて、前記複数のデータ出力端子にそれぞれ対応する読出データが読み出しの期待値と一致するか否かを判定し、前記何れか１つのデータ出力端子から判定結果を出力するステップと
を含むことを特徴とする半導体記憶装置の試験方法。
【請求項４】
前記外部端子として、前記テストモード時に空き端子となるマスク制御端子を使用したことを特徴とする請求項１乃至３の何れか一項記載の半導体記憶装置の試験方法。
【請求項５】
前記外部端子として、前記テストモード時に空き端子となるアドレス端子を使用したことを特徴とする請求項１乃至３の何れか一項記載の半導体記憶装置の試験方法。
【請求項６】
前記コードを、前記テストモードの期間に取り込んだ入力データに基づいて発生させることを特徴とする請求項１乃至５の何れか一項記載の半導体記憶装置の試験方法。
【請求項７】
前記コードを、前記テストモードの書き込み期間または読み出し期間に取り込んだ入力データに基づいて発生させることを特徴とする請求項１乃至５の何れか一項記載の半導体記憶装置の試験方法。
【請求項８】
前記コードを、前記テストモードのスタンバイ期間に取り込んだ入力データに基づいて発生させることを特徴とする請求項１乃至５の何れか一項記載の半導体記憶装置の試験方法。
【請求項９】
前記コードを、前記テストモードの書き込み期間終了後または読み出し期間終了後から所定期間内に取り込んだ入力データに基づいて発生させることを特徴とする請求項１乃至５の何れか一項記載の半導体記憶装置の試験方法。
【請求項１０】
複数のデータ入力端子のうち何れか１つのデータ入力端子を使用して書き込み試験を行い、複数のデータ出力端子のうち何れか１つのデータ出力端子を使用して読み出し試験を行う半導体記憶装置であって、
テストモード時を示すテストエントリ信号に応答して、前記テストモード時に空き端子となる外部端子から入力される入力データを随時取り込みコードを発生させるコード発生手段と、
前記何れか１つのデータ入力端子から入力した書込データと、前記コード発生手段から出力されるコードとに基づいて、データ入力に使用しない他のデータ入力端子に対応する書込データを生成するコントローラと、
前記コード発生手段から出力されるコードに基づいて、前記複数のデータ出力端子にそれぞれ対応する読出データが読み出しの期待値と一致するか否かを判定するデータ比較回路と、
前記データ比較回路の判定結果に基づいて、前記何れか１つのデータ出力端子から判定結果を出力するか否かを制御するＨｉ−Ｚコントローラと
を備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の試験方法及び半導体記憶装置に関する。
近年、半導体記憶装置（メモリデバイス）における入出力データのビット幅が大きくなってきている。一般に、こうしたメモリデバイスの試験では、データの入出力に使用する入出力端子の数を制限して、特定の入出力端子からのみデータの入出力を行うようにすることで（所謂Ｉ／Ｏ圧縮試験）、複数のメモリデバイスを１台の試験装置で同時に測定することが可能である。このようなＩ／Ｏ圧縮試験における試験効率の向上が要求されている。
【０００２】
【従来の技術】
以下、Ｉ／Ｏ圧縮試験機能を備えた従来の半導体記憶装置の一構成を図２５〜図３０に従って説明する。
【０００３】
図２５は、従来の半導体記憶装置の書き込み試験に係る構成を示すブロック回路図である。この半導体記憶装置１００には、複数（例えば４つ）の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３と、テストパターンコード発生部（以下、ＴＰコード発生部）１０１と、複数（例えば３つ）のコントローラ１０２〜１０４とが備えられている。
【０００４】
各入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３のうち、入出力端子Ｉ／Ｏ０は、試験時にデータ入出力に使用する端子（非縮退端子）であり、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３は、試験時にデータ入出力に使用しない端子（縮退端子）である。
【０００５】
この半導体記憶装置１００は、テストエントリ信号ｔｅｓｔに基づいて通常モードからテストモードにエントリしてＩ／Ｏ圧縮試験を行う。
詳しくは、テストエントリ信号ｔｅｓｔがＬレベルである通常モード時には、各入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３から入力した書込データｄｉｎ０〜ｄｉｎ３を図示しないデバイス内部のメモリセルに供給して通常動作を行う。
【０００６】
また、テストエントリ信号ｔｅｓｔがＨレベルであるテストモード時には、入出力端子Ｉ／Ｏ０から入力した書込データｄｉｎ０と、各コントローラ１０２〜１０４によりそれぞれ生成した書込データｄｉｎ１〜ｄｉｎ３とをメモリセルに供給してＩ／Ｏ圧縮試験を行う。
【０００７】
各入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３には入力バッファ１０５〜１０８が接続されている。また、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３に接続される入力バッファ１０６〜１０８には転送ゲート１０９〜１１１が接続されている。
【０００８】
各転送ゲート１０９〜１１１は、テストエントリ信号ｔｅｓｔと該テストエントリ信号ｔｅｓｔをインバータ回路１１２を介して反転した信号とに基づいて、通常モード時にオンされ、テストモード時にオフされる。すなわち、テストモード時には、各転送ゲート１０９〜１１１がオフされることにより、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３はそれぞれハイインピーダンス（Ｈｉ−Ｚ）状態（内部デバイスに対して非接続状態）に制御される。
【０００９】
ＴＰコード発生部１０１には、複数のアドレス端子Ａｄｄ１〜Ａｄｄ３と、各アドレス端子Ａｄｄ１〜Ａｄｄ３にそれぞれ対応して設けられた入力バッファ１１３〜１１５及びレジスタ１１６〜１１８とが備えられている。
【００１０】
ＴＰコード発生部１０１は、テストモード時に発生するレジスタセット信号ＲＳに応答して、アドレス端子Ａｄｄ１〜Ａｄｄ３から入力されるアドレス信号を入力バッファ１１３〜１１５を介して各レジスタ１１６〜１１８に取り込み、該アドレス信号に応じた各コードＴＰ１〜ＴＰ３を発生させる。
【００１１】
各コントローラ１０２〜１０４は、縮退端子となる入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３にそれぞれ対応して設けられ、それらにはテストエントリ信号ｔｅｓｔと書込データｄｉｎ０とが入力される。また、各コントローラ１０２〜１０４には、ＴＰコード発生部１０１から出力されるコードＴＰ１〜ＴＰ３が入力される。
【００１２】
図２６に示すように、コントローラ１０２〜１０４は、インバータ回路１２１〜１２４と、ＮＡＮＤ回路１２５，１２６と、転送ゲート１２７，１２８とを含み、それぞれ同様に構成されている。ここでは、コントローラ１０２を例に説明する。
【００１３】
このコントローラ１０２は、Ｌレベルのテストエントリ信号ｔｅｓｔが入力される通常モード時には、転送ゲート１２７，１２８がともにオフされて非活性状態となる。一方、Ｈレベルのテストエントリ信号ｔｅｓｔが入力されるテストモード時には、ＴＰコード発生部１０１から出力されるコードＴＰ１に基づいて、転送ゲート１２７，１２８のうち一方がオンされるとともに他方がオフされる。
【００１４】
そして、コントローラ１０２は、転送ゲート１２７がオンされるとき、書込データｄｉｎ０の値を書込データｄｉｎ１として出力し、転送ゲート１２８がオンされるとき、書込データｄｉｎ０をインバータ回路１２３により反転させた値を書込データｄｉｎ１として出力する。
【００１５】
すなわち、図２５に示すように、各コントローラ１０２〜１０４は、テストモード時に入出力端子Ｉ／Ｏ０を介して入力した書込データｄｉｎ０を各コードＴＰ１〜ＴＰ３に基づいて反転／非反転させたデータをそれぞれ書込データｄｉｎ１〜ｄｉｎ３として出力する。
【００１６】
図２７は、従来の書き込み試験に係る動作波形図である。
今、テストモードにエントリするためのコマンド（以下、テストモードエントリＴＥ）に応答してテストエントリ信号ｔｅｓｔが立ち上がり、半導体記憶装置１００はテストモードに移行する。このとき、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３はＨｉ−Ｚ状態に制御される。
【００１７】
また、テストモードエントリＴＥに応答してレジスタセット信号ＲＳが立ち上がり、ＴＰコード発生部１０１は、アドレス端子Ａｄｄ１〜Ａｄｄ３から入力されるアドレス信号を各レジスタ１１６〜１１８にラッチしてそれぞれＬレベルのコードＴＰ１〜ＴＰ３を発生させる。
【００１８】
次に、半導体記憶装置１００は、ライトコマンドＷＴに応答して、入出力端子Ｉ／Ｏ０から入力した書込データｄｉｎ０と、その書込データｄｉｎ０からＬレベルのコードＴＰ１〜ＴＰ３に基づいて生成した書込データｄｉｎ１〜ｄｉｎ３とをメモリセルに供給して書き込み動作を行う。この場合は、図２７に示すように、書込データｄｉｎ１〜ｄｉｎ３は書込データｄｉｎ０と同じ値となる。
【００１９】
ここで、例えばコードＴＰ１の値を切り替える場合にはテストモードエントリＴＥを再度入力する。これにより、ＴＰコード発生部１０１は、レジスタセット信号ＲＳの立ち上がりに応答してアドレス信号をラッチし、それぞれＨレベルのコードＴＰ１及びＬレベルのコードＴＰ２，ＴＰ３を発生させる。
【００２０】
次に、半導体記憶装置１００は、ライトコマンドＷＴに応答して、入出力端子Ｉ／Ｏ０から入力した書込データｄｉｎ０と、その書込データｄｉｎ０からＨレベルのコードＴＰ１及びＬレベルのコードＴＰ２，ＴＰ３に基づいて生成した書込データｄｉｎ１〜ｄｉｎ３とをメモリセルに供給する。この場合は、図２７に示すように、書込データｄｉｎ１は書込データｄｉｎ０を反転した値となり、書込データｄｉｎ２，ｄｉｎ３は書込データｄｉｎ０と同じ値となる。
【００２１】
以下、同様にして、テストモードエントリＴＥを繰り返し入力し、レジスタ１１６〜１１８を書き換えてコードＴＰ１〜ＴＰ３の値を適宜変更することで、任意のデータパターンでの書き込み試験を行うことができる。
【００２２】
図２８は、半導体記憶装置１００の読み出し試験に係る構成を示すブロック回路図である。尚、図２５と同様の構成部分には同一符号を付して説明する。
半導体記憶装置１００には、上述した書き込み試験時と共用されるＴＰコード発生部１０１と、データ比較回路１３１と、Ｈｉ−Ｚコントローラ１３２と、各入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３にそれぞれ対応して設けられた出力バッファ１３３〜１３６と出力トランジスタ１３７〜１４０とが備えられている。
【００２３】
データ比較回路１３１は、ＴＰコード発生部１０１から出力される各コードＴＰ１〜ＴＰ３に基づいて、メモリセルから読み出された読出データｄｏｕｔ０〜ｄｏｕｔ３が、読み出しの期待値として書き込まれた書込データｄｉｎ０〜ｄｉｎ３と一致しているか否かを判定する。そして、一致しない場合にはその状態を示す不一致検出信号ｅｒｒｏｒをＨｉ−Ｚコントローラ１３２に出力する。
【００２４】
図２９は、データ比較回路１３１及びＨｉ−Ｚコントローラ１３２の具体的構成を示す回路図である。
データ比較回路１３１は、データ生成部１４１〜１４３と不一致検出回路１４４とを含む。各データ生成部１４１〜１４３は、それぞれ転送ゲート１４５，１４６とインバータ回路１４７，１４８を含み、ＴＰコード発生部１０１から出力される各コードＴＰ１〜ＴＰ３に基づいて、各読出データｄｏｕｔ１〜ｄｏｕｔ３から比較用データｄ１〜ｄ３を生成する。
【００２５】
ここで、比較用データｄ１〜ｄ３は、書込データｄｉｎ０から生成した書込データｄｉｎ１〜ｄｉｎ３のデータパターンに合わせて、書き込み時にＴＰコード発生部１０１で発生する各コードＴＰ１〜ＴＰ３と同一のコードで生成される。
【００２６】
詳しくは、データ生成部１４１〜１４３は、コードＴＰ１〜ＴＰ３がＬレベルである場合には読出データｄｏｕｔ１〜ｄｏｕｔ３の値をそのまま比較用データｄ１〜ｄ３として出力する。また、データ生成部１４１〜１４３は、コードＴＰ１〜ＴＰ３がＨレベルである場合には読出データｄｏｕｔ１〜ｄｏｕｔ３を反転させた値を比較用データｄ１〜ｄ３として出力する。
【００２７】
不一致検出回路１４４は、ＮＡＮＤ回路１５１〜１５３とＮＯＲ回路１５４〜１５７とインバータ回路１５８とを含み、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致するか否かを検出する。そして、それらが一致する場合にＬレベルの不一致検出信号ｅｒｒｏｒを出力し、一致しない場合にＨレベルの不一致検出信号ｅｒｒｏｒを出力する。
【００２８】
Ｈｉ−Ｚコントローラ１３２は、ＮＡＮＤ回路１６１〜１６３とインバータ回路１６４〜１６６とを含み、テストエントリ信号ｔｅｓｔとリード状態信号Ｒｅａｄに応答して、テストモードの読み出し時に入出力端子Ｉ／Ｏ０をＨｉ−Ｚ状態にするか否かを不一致検出信号ｅｒｒｏｒに基づいて判断する。
【００２９】
詳しくは、Ｈｉ−Ｚコントローラ１３２は、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致する場合にのみ、読出データｄｏｕｔ０を入出力端子Ｉ／Ｏ０に出力可能とするＨレベルの出力イネーブル信号ｅｎ０を生成する。換言すれば、Ｈｉ−Ｚコントローラ１３２は、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致しない場合には、入出力端子Ｉ／Ｏ０をＨｉ−Ｚ状態に制御するＬレベルの出力イネーブル信号ｅｎ０を生成する。
【００３０】
また、このＨｉ−Ｚコントローラ１３２は、テストモードの読み出し時には、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３を常時Ｈｉ−Ｚ状態に制御するＬレベルの出力イネーブル信号ｅｎ１を生成する。
【００３１】
従って、入出力端子Ｉ／Ｏ０から読出データｄｏｕｔ０が出力されれば、読み出しの期待値とした書込データｄｉｎ０〜ｄｉｎ３がそれぞれ読出データｄｏｕｔ０〜ｄｏｕｔ３としてメモリセルから読み出されたことを表し、読み出し動作が正常に行われたと判断することができる。
【００３２】
図３０は、従来の読み出し試験に係る動作波形図である。
今、テストモードエントリＴＥに応答してテストエントリ信号ｔｅｓｔが立ち上がり、半導体記憶装置１００はテストモードに移行する。このとき、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３はＨｉ−Ｚ状態に制御される。
【００３３】
また、テストモードエントリＴＥに応答してレジスタセット信号ＲＳが立ち上がり、ＴＰコード発生部１０１は、アドレス端子Ａｄｄ１〜Ａｄｄ３から入力されるアドレス信号を各レジスタ１１６〜１１８にラッチしてそれぞれＬレベルのコードＴＰ１〜ＴＰ３を発生させる。
【００３４】
次に、半導体記憶装置１００は、リードコマンドＲＤに応答して、読出データｄｏｕｔ０と、ＬレベルのコードＴＰ１〜ＴＰ３に基づいて各読出データｄｏｕｔ１〜ｄｏｕｔ３から生成した比較用データｄ１〜ｄ３が全て一致するか否かを判定する。
【００３５】
この場合は、図３０に示すように、比較用データｄ１〜ｄ３は読出データｄｏｕｔ１〜ｄｏｕｔ３とそれぞれ同じ値となる。そして、読出データｄｏｕｔ０と各比較用データｄ１〜ｄ３が全て一致することによりＨレベルの出力イネーブル信号ｅｎ０が出力され、入出力端子Ｉ／Ｏ０に読出データｄｏｕｔ０が出力される。
【００３６】
ここで、例えばコードＴＰ１の値を切り替える場合にはテストモードエントリＴＥを再度入力する。これにより、ＴＰコード発生部１０１は、レジスタセット信号ＲＳの立ち上がりに応答してアドレス信号をラッチし、それぞれＨレベルのコードＴＰ１とＬレベルのコードＴＰ２，ＴＰ３を発生させる。
【００３７】
次に、半導体記憶装置１００は、リードコマンドＲＤに応答して、読出データｄｏｕｔ０と、ＨレベルのコードＴＰ１及びＬレベルのコードＴＰ２，ＴＰ３に基づいて各読出データｄｏｕｔ１〜ｄｏｕｔ３から生成した各比較用データｄ１〜ｄ３が全て一致するか否かを判定する。
【００３８】
この場合は、図３０に示すように、比較用データｄ１は読出データｄｏｕｔ１を反転した値となり、比較用データｄ２，ｄ３は読出データｄｏｕｔ２，ｄｏｕｔ３とそれぞれ同じ値となる。そして、読出データｄｏｕｔ０と各比較用データｄ１〜ｄ３が全て一致することによりＨレベルの出力イネーブル信号ｅｎ０が出力され、入出力端子Ｉ／Ｏ０に読出データｄｏｕｔ０が出力される。
【００３９】
以下、同様にして、テストモードエントリＴＥを繰り返し入力し、レジスタ１１６〜１１８を書き換えてコードＴＰ１〜ＴＰ３の値を適宜変更することにより、任意のデータパターンでの読み出し試験を行うことができる。
【００４０】
【発明が解決しようとする課題】
ところで、上記のような従来のＩ／Ｏ圧縮試験において、コードＴＰ１〜ＴＰ３（即ちデータパターン）を変更するには、テストモードエントリＴＥを入力してレジスタ１１６〜１１８を書き換えるためのサイクル（レジスタセットサイクル）が毎回必要となる。
【００４１】
このようなレジスタセットサイクルは、メモリデバイス本来の動作試験（試験パターン）に対して試験ステップを増加させることになり、その結果、試験パターンを複雑にするという問題がある。従って、試験時間を増大させるという問題があった。
【００４２】
さらに、上記のような従来の試験方法では、コード切り替えのためのレジスタセット毎にテストモードエントリＴＥの入力が必要であるため、メモリデバイス本来の動作速度で適切な試験を行うことができないという問題を有していた。
【００４３】
本発明は、上記問題点を解決するためになされたものであって、その目的は、任意のデータパターンに変更可能であり、試験パターンの簡略化及び試験時間の短縮を図ることのできる半導体記憶装置の試験方法及び半導体記憶装置を提供することにある。
【００４４】
【課題を解決するための手段】
上記目的を達成するため、請求項１，３，１０に記載の発明によれば、複数のデータ入力端子のうち何れか１つのデータ入力端子を使用して行う書き込み試験では、通常モードからテストモードにエントリした後は、外部端子から与える入力データを適宜変更することにより、該入力データに応じた任意のコードに随時変更して書き込み試験を行うことができる。従って、コードを変更するためのレジスタセットサイクル等の特別な設定サイクルは不要であり、試験パターンの簡略化及び試験時間の短縮化を図ることができる。また、メモリデバイス本来の動作速度で、適切な試験を行うことができる。
【００４５】
請求項２，３，１０に記載の発明によれば、複数のデータ出力端子のうち何れか１つのデータ出力端子を使用して行う読み出し試験では、通常モードからテストモードにエントリした後は、外部端子から与える入力データを適宜変更することにより、該入力データに応じた任意のコードに随時変更して読み出し試験を行うことができる。従って、コードを変更するためのレジスタセットサイクル等の特別な設定サイクルは不要であり、試験パターンの簡略化及び試験時間の短縮化を図ることができる。また、メモリデバイス本来の動作速度で、適切な試験を行うことができる。
【００４６】
請求項４に記載の発明のように、前記コードを入力する外部端子として、テストモード時に空き端子となるマスク制御端子を使用することができる。
請求項５に記載の発明のように、前記コードを入力する外部端子として、テストモード時に空き端子となるアドレス端子を使用することができる。
【００４７】
請求項６に記載の発明によれば、前記コードをテストモードの期間に取り込んだ入力データに基づいて発生させるようにした。
請求項７に記載の発明によれば、前記コードをテストモードの書き込み期間または読み出し期間に取り込んだ入力データに基づいて発生させるようにした。
【００４８】
請求項８に記載の発明によれば、前記コードをテストモードのスタンバイ期間に取り込んだ入力データに基づいて発生させるようにした。
請求項９に記載の発明によれば、前記コードをテストモードの書き込み期間終了後または読み出し期間終了後から所定期間内に取り込んだ入力データに基づいて発生させるようにした。
【００４９】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。
【００５０】
図１は、第一実施形態の半導体記憶装置の書き込み試験（Ｉ／Ｏ圧縮試験）に係る構成を示すブロック回路図である。
半導体記憶装置１０には、データ入力端子及びデータ出力端子として機能する複数（例えば４つ）の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３と、コード発生手段としてのテストパターンコード発生部（以下、ＴＰコード発生部）１１と、複数（例えば３つ）のコントローラ１２〜１４とが備えられている。尚、本実施形態の半導体記憶装置１０は、図２５に示すＴＰコード発生部１０１の構成を変更したものであり、その他の構成は図２５と同様に構成されている。
【００５１】
各入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３のうち、入出力端子Ｉ／Ｏ０は、試験時にデータ入出力に使用する端子（非縮退端子）であり、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３は、試験時にデータ入出力に使用しない端子（縮退端子）である。
【００５２】
この半導体記憶装置１０は、テストエントリ信号ｔｅｓｔに基づいて通常モードからテストモードにエントリしてＩ／Ｏ圧縮試験を行う。
詳しくは、テストエントリ信号ｔｅｓｔがＬレベルである通常モード時には、各入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３から入力した書込データｄｉｎ０〜ｄｉｎ３を図示しないデバイス内部のメモリセルに供給して通常動作を行う。また、テストエントリ信号ｔｅｓｔがＨレベルであるテストモード時には、入出力端子Ｉ／Ｏ０（非縮退端子）から入力した書込データｄｉｎ０と、各コントローラ１２〜１４によりそれぞれ生成した書込データｄｉｎ１〜ｄｉｎ３とをメモリセルに供給してＩ／Ｏ圧縮試験を行う。
【００５３】
各入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３には入力バッファ１５〜１８が接続され、それらのうち入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３にそれぞれ接続される入力バッファ１６〜１８には転送ゲート１９〜２１が接続されている。
【００５４】
各転送ゲート１９〜２１は、ｐＭＯＳトランジスタ（ｐＭＯＳＴｒ）とｎＭＯＳトランジスタ（ｎＭＯＳＴｒ）とからなり、各ｐＭＯＳＴｒのゲートにはテストエントリ信号ｔｅｓｔが入力され、各ｎＭＯＳＴｒのゲートにはテストエントリ信号ｔｅｓｔがインバータ回路２２を介して反転入力される。
【００５５】
従って、各転送ゲート１９〜２１は、通常モード時にはオンされ、テストモード時にはオフされる。すなわち、テストモード時には、各転送ゲート１９〜２１がオフされることにより、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３はそれぞれハイインピーダンス（Ｈｉ−Ｚ）状態に制御される。尚、Ｈｉ−Ｚ状態は、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３がデバイス内部に対して非接続状態となる状態である。
【００５６】
ＴＰコード発生部１１には、複数（本実施形態では３つ）の入力端子Ｐｉｎ１〜Ｐｉｎ３と、各入力端子Ｐｉｎ１〜Ｐｉｎ３にそれぞれ対応して設けられた入力バッファ２３〜２５と、コード発生回路２６とが備えられている。
【００５７】
ここで、各入力端子Ｐｉｎ１〜Ｐｉｎ３としては、半導体記憶装置１０にあらかじめ備えられ、テストモード（Ｉ／Ｏ圧縮試験）時に空き端子となる外部端子が使用される。
【００５８】
コード発生回路２６は、入力端子Ｐｉｎ１〜Ｐｉｎ３から各入力バッファ２３〜２５を介して入力データφ１〜φ３を入力し、テストエントリ信号ｔｅｓｔに基づいて各コードＴＰ１〜ＴＰ３を発生させる。
【００５９】
図２（ａ）に示すように、コード発生回路２６は、例えばスイッチ回路２７（第１のスイッチ回路）で構成され、テストエントリ信号ｔｅｓｔがＨレベルであるテストモード時に各スイッチ素子２７ａ〜２７ｃをオンさせて各入力データφ１〜φ３をそれぞれコードＴＰ１〜ＴＰ３として出力する。
【００６０】
尚、コード発生回路２６は、本実施形態では図２（ａ）に示す構成としたが、その他の構成であってもよい。例えば、図２（ｂ）に示すように、コード発生回路２６を第１及び第２のスイッチ回路２７，２８から構成し、スイッチ素子２７ａ〜２７ｃをオンさせる制御信号をライトコマンドＷＴやリードコマンドＲＤから生成することにより、書き込み／読み出し期間中にコードＴＰ１〜ＴＰ３を発生させるようにしてもよい。
【００６１】
又は、図２（ｃ）に示すように、コード発生回路２６を第１及び第２のスイッチ回路２７，２８とラッチ回路２９ａ〜２９ｃとから構成し、入力端子Ｐｉｎ１〜Ｐｉｎ３から入力する各入力データφ１〜φ３をスイッチ回路２７を介してラッチ回路２９ａ〜２９ｃにそれぞれラッチさせるようにしてもよい。
【００６２】
コントローラ１２〜１４は、上述した図２６に示す構成とそれぞれ同様に構成されており、それらは縮退端子となる各入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３にそれぞれ対応して設けられている。すなわち、各コントローラ１２〜１４は、ＴＰコード発生部１１から出力される各コードＴＰ１〜ＴＰ３に基づいて、テストモード時に入出力端子Ｉ／Ｏ０を介して入力した書込データｄｉｎ０を反転／非反転させたデータをそれぞれ書込データｄｉｎ１〜ｄｉｎ３として生成する。
【００６３】
尚、各コードＴＰ１〜ＴＰ３に基づいて書込データｄｉｎ０から生成される書込データｄｉｎ１〜ｄｉｎ３のデータパターンは、半導体記憶装置１０に対して実施する試験の種類（テストパターン）によって決定される。例えば、出力ノイズ試験を行う場合には、書込データｄｉｎ０〜ｄｉｎ３は「００００」等に設定され、データ干渉試験を行う場合には、書込データｄｉｎ０〜ｄｉｎ３は「０１０１」等に設定される。
【００６４】
図３は、第一実施形態の書き込み試験に係る動作波形図である。
今、テストモードにエントリするためのコマンド（以下、テストモードエントリＴＥ）に応答してテストエントリ信号ｔｅｓｔが立ち上がり、半導体記憶装置１０はテストモードに移行する。このとき、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３はＨｉ−Ｚ状態に制御される。
【００６５】
また、ＴＰコード発生部１１のコード発生回路２６は、Ｈレベルのテストエントリ信号ｔｅｓｔに応答して、入力端子Ｐｉｎ１〜Ｐｉｎ３から入力したＬレベルの入力データφ１〜φ３をそれぞれコードＴＰ１〜ＴＰ３として発生させる。
【００６６】
次に、半導体記憶装置１０は、ライトコマンドＷＴに応答して、入出力端子Ｉ／Ｏ０から入力した書込データｄｉｎ０と、その書込データｄｉｎ０からＬレベルのコードＴＰ１〜ＴＰ３に基づいて生成した書込データｄｉｎ１〜ｄｉｎ３とをメモリセルに供給して書き込み動作を行う。この場合は、図３に示すように、書込データｄｉｎ１〜ｄｉｎ３は書込データｄｉｎ０と同じ値となる。
【００６７】
ここで、例えばコードＴＰ１の値を切り替える場合には、入力端子Ｐｉｎ１から入力する入力データφ１をＬレベルからＨレベルに切り替える（入力データφ２，φ３はＬレベルのまま）。これにより、コード発生回路２６は、Ｈレベルの入力データφ１をコードＴＰ１、Ｌレベルの入力データφ２，φ３をそれぞれコードＴＰ２，ＴＰ３として発生させる。
【００６８】
次に、半導体記憶装置１０は、ライトコマンドＷＴに応答して、入出力端子Ｉ／Ｏ０から入力した書込データｄｉｎ０と、その書込データｄｉｎ０からＨレベルのコードＴＰ１及びＬレベルのコードＴＰ２，ＴＰ３に基づいて生成した書込データｄｉｎ１〜ｄｉｎ３とをメモリセルに供給する。この場合は、図３に示すように、書込データｄｉｎ１は書込データｄｉｎ０を反転した値となり、書込データｄｉｎ２，ｄｉｎ３は書込データｄｉｎ０と同じ値となる。
【００６９】
以下、同様にして、各入力端子Ｐｉｎ１〜Ｐｉｎ３から入力する入力データφ１〜φ３を変更することにより、各入力データφ１〜φ３に応じたコードＴＰ１〜ＴＰ３に適宜変更可能であり、任意のデータパターンでの書き込み試験を行うことができる。
【００７０】
図４は、第一実施形態の半導体記憶装置１０の読み出し試験に係る構成を示すブロック回路図である。尚、同図に示す半導体記憶装置１０は、図２８に示すＴＰコード発生部１０１の構成を図１に示す前記ＴＰコード発生部１１に変更したものであり、その他の構成は図２８と同様に構成されている。
【００７１】
すなわち、半導体記憶装置１０には、上述した書き込み試験時と共用されるＴＰコード発生部１１と、データ比較回路３０と、Ｈｉ−Ｚコントローラ３１とが備えられ、各入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３には、出力バッファ３２〜３５及び出力トランジスタ３６〜３９がそれぞれ対応して設けられている。
【００７２】
データ比較回路３０は、ＴＰコード発生部１１から出力される各コードＴＰ１〜ＴＰ３に基づいて、メモリセルから読み出された読出データｄｏｕｔ０〜ｄｏｕｔ３が、読み出しの期待値として書き込まれた書込データｄｉｎ０〜ｄｉｎ３と一致しているか否かを判定する。そして、一致していない場合にその状態を示す不一致検出信号ｅｒｒｏｒをＨｉ−Ｚコントローラ３１に出力する。
【００７３】
詳しくは、図２９で説明したように、データ比較回路３０は、各コードＴＰ１〜ＴＰ３に基づいて読出データｄｏｕｔ１〜ｄｏｕｔ３から比較用データｄ１〜ｄ３を生成し、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致するか否かを判定する。
【００７４】
尚、比較用データｄ１〜ｄ３は、書込データｄｉｎ０〜ｄｉｎ３のデータパターンに合わせて、上述した書き込み時にＴＰコード発生部１１で発生する各コードＴＰ１〜ＴＰ３と同一のコードで生成される。
【００７５】
本実施形態では、データ比較回路３０は、コードＴＰ１〜ＴＰ３がＬレベルである場合に読出データｄｏｕｔ１〜ｄｏｕｔ３の値を比較用データｄ１〜ｄ３として出力する。逆に、データ比較回路３０は、コードＴＰ１〜ＴＰ３がＨレベルである場合に読出データｄｏｕｔ１〜ｄｏｕｔ３を反転させた値を比較用データｄ１〜ｄ３として出力する。
【００７６】
そして、データ比較回路３０は、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致する場合にＬレベルの不一致検出信号ｅｒｒｏｒを出力し、一致しない場合にＨレベルの不一致検出信号ｅｒｒｏｒを出力する。
【００７７】
Ｈｉ−Ｚコントローラ３１は、テストエントリ信号ｔｅｓｔとリード状態信号Ｒｅａｄに応答して、テストモードの読み出し時に入出力端子Ｉ／Ｏ０をＨｉ−Ｚ状態にするか否かを不一致検出信号ｅｒｒｏｒに基づいて判断する。
【００７８】
詳しくは、図２９で説明したように、Ｈｉ−Ｚコントローラ３１は、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致している場合（ｅｒｒｏｒ＝Ｌ）は、それを示す判定結果として、入出力端子Ｉ／Ｏ０から読出データｄｏｕｔ０を出力させるためのＨレベルの出力イネーブル信号ｅｎ０を生成する。つまり、この場合、入出力端子Ｉ／Ｏ０からは「０」又は「１」の読出データｄｏｕｔ０が出力される。
【００７９】
逆に、Ｈｉ−Ｚコントローラ３１は、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致していない場合（ｅｒｒｏｒ＝Ｈ）は、それを示す判定結果として、入出力端子Ｉ／Ｏ０をＨｉ−Ｚ状態に制御して出力データを不定データとするためのＬレベルの出力イネーブル信号ｅｎ０を生成する。つまり、この場合、入出力端子Ｉ／Ｏ０から読出データｄｏｕｔ０は出力されない。
【００８０】
また、このＨｉ−Ｚコントローラ３１は、テストモードの読み出し時には、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３を常時Ｈｉ−Ｚ状態に制御するＬレベルの出力イネーブル信号ｅｎ１を生成する。
【００８１】
従って、入出力端子Ｉ／Ｏ０から読出データｄｏｕｔ０が出力されれば、読み出しの期待値とした書込データｄｉｎ０〜ｄｉｎ３がそれぞれ読出データｄｏｕｔ０〜ｄｏｕｔ３としてメモリセルから読み出されたことを表し、読み出し動作が正常に行われたことを判断することができる。
【００８２】
図５は、第一実施形態の読み出し試験に係る動作波形図である。
今、テストモードエントリＴＥに応答してテストエントリ信号ｔｅｓｔが立ち上がり、半導体記憶装置１０はテストモードに移行する。このとき、入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ３はＨｉ−Ｚ状態に制御される。
【００８３】
また、ＴＰコード発生部１１のコード発生回路２６は、Ｈレベルのテストエントリ信号ｔｅｓｔに応答して、入力端子Ｐｉｎ１〜Ｐｉｎ３から入力したＬレベルの入力データφ１〜φ３をそれぞれコードＴＰ１〜ＴＰ３として発生させる。
【００８４】
次に、半導体記憶装置１０は、リードコマンドＲＤに応答して、読出データｄｏｕｔ０と、ＬレベルのコードＴＰ１〜ＴＰ３に基づいて各読出データｄｏｕｔ１〜ｄｏｕｔ３から生成した比較用データｄ１〜ｄ３が全て一致するか否かを判定する。
【００８５】
この場合は、図５に示すように、比較用データｄ１〜ｄ３と読出データｄｏｕｔ１〜ｄｏｕｔ３がそれぞれ同じ値となる。そして、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致することによりＨレベルの出力イネーブル信号ｅｎ０が出力され、入出力端子Ｉ／Ｏ０に読出データｄｏｕｔ０が出力される。
【００８６】
ここで、例えばコードＴＰ１の値を切り替える場合には、入力端子Ｐｉｎ１から入力する入力データφ１をＬレベルからＨレベルに切り替える（入力データφ２，φ３はＬレベルのまま）。これにより、コード発生回路２６は、Ｈレベルの入力データφ１をコードＴＰ１、Ｌレベルの入力データφ２，φ３をそれぞれコードＴＰ２，ＴＰ３として発生させる。
【００８７】
次に、半導体記憶装置１０は、リードコマンドＲＤに応答して、読出データｄｏｕｔ０と、ＨレベルのコードＴＰ１及びＬレベルのコードＴＰ２，ＴＰ３に基づいて各読出データｄｏｕｔ１〜ｄｏｕｔ３から生成した比較用データｄ１〜ｄ３が全て一致するか否かを判定する。
【００８８】
この場合は、図５に示すように、比較用データｄ１は読出データｄｏｕｔ１を反転した値となり、比較用データｄ２，ｄ３は読出データｄｏｕｔ２，ｄｏｕｔ３とそれぞれ同じ値となる。そして、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致することによりＨレベルの出力イネーブル信号ｅｎ０が出力され、入出力端子Ｉ／Ｏ０に読出データｄｏｕｔ０が出力される。
【００８９】
以下、同様にして、各入力端子Ｐｉｎ１〜Ｐｉｎ３から入力する入力データφ１〜φ３を変更することにより、各入力データφ１〜φ３に応じたコードＴＰ１〜ＴＰ３に適宜変更可能であり、任意のデータパターンでの読み出し試験を行うことができる。
【００９０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）本実施形態では、最初にテストモードエントリＴＥを入力してテストモードに移行した後は、入力端子Ｐｉｎ１〜Ｐｉｎ３から与える入力データφ１〜φ３を適宜変更することで、各入力データφ１〜φ３に応じた任意のコードＴＰ１〜ＴＰ３を発生させることができる。従って、１回のテストモードエントリＴＥのみで、その後は、書き込み／読み出し試験時に各コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクル（レジスタセットサイクル等）を不要とすることができるため、試験パターンの簡略化及び試験時間の短縮化を図ることができる。
【００９１】
（２）本実施形態では、入力端子Ｐｉｎ１〜Ｐｉｎ３から与える入力データφ１〜φ３を変更するのみで、各コードＴＰ１〜ＴＰ３を変更することができるため、極めて簡易な制御方法でＩ／Ｏ圧縮試験を実現することができる。
【００９２】
（３）本実施形態では、各コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルが不要であるため、メモリデバイス本来の動作速度で書き込み／読み出し試験を行うことが可能である。
【００９３】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図６〜図１０に従って説明する。
図６は、第二実施形態の半導体記憶装置１０の書き込み試験に係る構成を示すブロック回路図である。尚、この半導体記憶装置１０は、入出力データのビット幅が例えば３２ビットである場合に、マスク制御端子としてのバイトコントロール端子／Ｂｙｔｅ０〜／Ｂｙｔｅ３を使用してＴＰコード発生部４１を構成した例であり、その他の構成は図１に示す第一実施形態と同様である。
【００９４】
ＴＰコード発生部４１は、バイトコントロール端子／Ｂｙｔｅ０〜／Ｂｙｔｅ３と、各端子にそれぞれ対応して設けられた入力バッファ４２〜４５と、コード発生回路４６とを含み、該コード発生回路４６は、バイトコントロール端子／Ｂｙｔｅ０〜／Ｂｙｔｅ３から各入力バッファ４２〜４５を介して入力データφ０〜φ３を入力する。
【００９５】
図７に示すように、コード発生回路４６は、転送ゲート４７ａ〜４７ｉと、インバータ回路４８と、ｎＭＯＳＴｒ４９ａ〜４９ｃとを含み、転送ゲート４７ａ〜４７ｉ及びｎＭＯＳＴｒ４９ａ〜４９ｃは、テストエントリ信号ｔｅｓｔに基づいてオン／オフ制御される。
【００９６】
詳しくは、通常モード時には、転送ゲート４７ｂ，４７ｄ，４７ｆとｎＭＯＳＴｒ４９ａ〜４９ｃがオンされ、コード発生回路４６は、各入力データφ０〜φ３に基づいて、３２ビットの書込データを１バイト単位でマスク制御するバイトコントロール信号ｂｂ０〜ｂｂ３を生成する。
【００９７】
また、テストモード時には、転送ゲート４７ａ，４７ｃ，４７ｅ，４７ｇ〜４７ｉがオンされ、コード発生回路４６は、入力データφ０に基づいてバイトコントロール信号ｂｂ０〜ｂｂ３を生成するとともに、入力データφ１〜φ３に基づいてコードＴＰ１〜ＴＰ３を発生させる。
【００９８】
すなわち、本実施形態では、テストモード時にバイトコントロール端子／Ｂｙｔｅ０のみを使用して、全てのバイトコントロール信号ｂｂ０〜ｂｂ３を発生させる（但し、この場合は書込データ（３２ビット）を全てマスクするか否かの制御のみ）。そして、それによってテストモード時に空き端子となる他のバイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３を使用して各コードＴＰ１〜ＴＰ３を発生させる。
【００９９】
従って、第一実施形態における書き込み試験（図３参照）と同様、コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要であり、図８に示すように、バイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更可能となる。
【０１００】
図９は、第二実施形態の半導体記憶装置１０の読み出し試験に係る構成を示すブロック回路図である。尚、この半導体記憶装置１０は、図４に示すＴＰコード発生部１１の構成を前記バイトコントロール端子／Ｂｙｔｅ０〜／Ｂｙｔｅ３を備えるＴＰコード発生部４１に変更したものであり、その他の構成は図４と同様である。
【０１０１】
このような構成による読み出し試験では、上述した書き込み試験と同様、バイトコントロール端子／Ｂｙｔｅ０のみを使用してマスク制御（但し、この場合は読出データ（３２ビット）全てをマスクするか否かの制御のみ）を行う。そして、それによってテストモード時に空き端子となるその他のバイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３を使用して各コードＴＰ１〜ＴＰ３を発生させる。
【０１０２】
従って、第一実施形態における読み出し試験（図５参照）と同様、コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要であり、図１０に示すように、バイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更可能となる。
【０１０３】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１１，図１２に従って説明する。
尚、本実施形態は、第二実施形態におけるコード発生回路４６（図７参照）の別の構成について説明するものである。
【０１０４】
図１１に示すように、コード発生回路５１は、転送ゲート５２ａ〜５２ｉと、インバータ回路５３ａ〜５３ｃと、ＮＯＲ回路５４と、ｎＭＯＳＴｒ５５ａ〜５５ｃとを含む。
【０１０５】
転送ゲート５２ａ〜５２ｆは、テストエントリ信号ｔｅｓｔに基づいてオン／オフ制御され、転送ゲート５２ｇ〜５２ｉ及びｎＭＯＳＴｒ５５ａ〜５５ｃは、テストエントリ信号ｔｅｓｔとライトコマンドＷＴ（あるいはリードコマンドＲＤ）とに基づいてオン／オフ制御される。
【０１０６】
詳しくは、通常モード時には、転送ゲート５２ｂ，５２ｄ，５２ｆがオンされるとともにｎＭＯＳＴｒ５５ａ〜５５ｃがオンされ、コード発生回路５１は、各入力データφ０〜φ３に基づいてそれぞれバイトコントロール信号ｂｂ０〜ｂｂ３を生成する。
【０１０７】
また、テストモード時には、転送ゲート５２ａ，５２ｃ，５２ｅがオンされるとともに書き込み（あるいは読み出し）期間中にのみ転送ゲート５２ｇ〜５２ｉがオンされる。これにより、図１２に示すように、コード発生回路５１は、書き込み（あるいは読み出し）期間Ｔ１，Ｔ２，Ｔ３に、各バイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３から入力される入力データφ１〜φ３を取り込み、それらに応じたコードＴＰ１〜ＴＰ３を発生させる。
【０１０８】
従って、第二実施形態と同様、コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要であり、バイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更することができる。
【０１０９】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１３，図１４に従って説明する。
尚、本実施形態は、第二実施形態におけるコード発生回路４６（図７参照）の別の構成について説明するものである。
【０１１０】
図１３に示すように、コード発生回路６１は、転送ゲート６２ａ〜６２ｃと、ラッチ回路６３ａ〜６３ｃと、インバータ回路６４ａ〜６４ｃと、ＮＯＲ回路６５とを含む。
【０１１１】
転送ゲート６２ａ〜６２ｃは、テストエントリ信号ｔｅｓｔとライトコマンドＷＴ（あるいはリードコマンドＲＤ）とに基づいて、テストモード時におけるスタンバイ期間中にのみオンされる。そして、各転送ゲート６２ａ〜６２ｃを介して出力されるコードＴＰ１〜ＴＰ３が各ラッチ回路６３ａ〜６３ｃにラッチされるようになっている。
【０１１２】
すなわち、図１４に示すように、コード発生回路６１は、書き込み動作や読み出し動作を行わないスタンバイ期間Ｔ１１，Ｔ１２，Ｔ１３に、各バイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３から入力される入力データφ１〜φ３をそれぞれ取り込んでラッチし、それらに応じた各コードＴＰ１〜ＴＰ３を発生させる。
【０１１３】
従って、第二実施形態と同様、コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要であり、バイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更することができる。
【０１１４】
また、本実施形態では、スタンバイ期間Ｔ１１，Ｔ１２，Ｔ１３に入力データφ１〜φ３をそれぞれ取り込むようにしたため、テストモード時における書き込み動作や読み出し動作の期間には、各バイトコントロール端子／Ｂｙｔｅ０〜／Ｂｙｔｅ３を通常モード時と同様にマスク制御端子として使用することが可能となる。
【０１１５】
（第五実施形態）
以下、本発明を具体化した第五実施形態を図１５，図１６に従って説明する。
尚、本実施形態は、第二実施形態におけるコード発生回路４６（図７参照）の別の構成について説明するものである。
【０１１６】
図１５に示すように、コード発生回路６６は、第四実施形態のコード発生回路６１（図１３参照）におけるインバータ回路６４ａをパルス発生回路６７に替えて構成したものであり、その他の構成は図１３と同様である。
【０１１７】
パルス発生回路６７は、ライトコマンドＷＴ／リードコマンドＲＤのイグジット時（具体的には立ち上がりエッジ）をそれぞれ検出し、ディレイ部６７ａの遅延時間に応じて所定の期間Ｌレベルとなるパルスを発生させる。
【０１１８】
転送ゲート６２ａ〜６２ｃは、パルス発生回路６７からＬレベルのパルスが出力される期間のみオンされ、各転送ゲート６２ａ〜６２ｃを介して出力されるコードＴＰ１〜ＴＰ３がラッチ回路６３ａ〜６３ｃにそれぞれラッチされるようになっている。
【０１１９】
すなわち、図１６に示すように、コード発生回路６６は、コマンドイグジット時（書き込み／読み出し期間終了後）からの所定期間Ｔ２１，Ｔ２２，Ｔ２３に各バイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３から入力される入力データφ１〜φ３を取り込んでラッチし、それらに応じたコードＴＰ１〜ＴＰ３を発生させる。
【０１２０】
従って、第二実施形態と同様、コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要であり、バイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更することができる。
【０１２１】
また、第四実施形態と同様、テストモード時における書き込み動作や読み出し動作の期間には、各バイトコントロール端子／Ｂｙｔｅ０〜／Ｂｙｔｅ３を通常モード時と同様にマスク制御端子として使用することが可能となる。
【０１２２】
さらに、本実施形態では、入力データφ１〜φ３の取り込み期間を、コマンドイグジット時からディレイ部６７ａでの遅延時間に応じた所定の期間Ｔ２１，Ｔ２２，Ｔ２３と短くしたことで、第四実施形態に比べて試験時の書き込み動作／読み出し動作を安定して行うことが可能となる。
【０１２３】
（第六実施形態）
以下、本発明を具体化した第六実施形態を図１７，図１８に従って説明する。
尚、本実施形態は、第一実施形態の半導体記憶装置１０（図１，図４参照）において、テストモード時に空き端子となるアドレス端子Ａｄｄ１〜Ａｄｄ３を使用してＴＰコード発生部７１を構成した例を説明するものである。
【０１２４】
図１７に示すように、本実施形態のＴＰコード発生部７１には、外部端子としてのアドレス端子Ａｄｄ１〜Ａｄｄ３と、それらにそれぞれ対応して設けられた入力バッファ７２〜７４と、コード発生回路７５とが備えられている。
【０１２５】
コード発生回路７５は、転送ゲート７６ａ〜７６ｆと、インバータ回路７７ａ，７７ｂと、ｎＭＯＳＴｒ７８ａ〜７８ｆとを含み、転送ゲート７６ａ〜７６ｆ及びｎＭＯＳＴｒ７８ａ〜７８ｆは、テストエントリ信号ｔｅｓｔに基づいてオン／オフ制御される。
【０１２６】
詳しくは、通常モード時には、転送ゲート７６ａ〜７６ｃ及びｎＭＯＳＴｒ７８ｄ〜７８ｆがオンされ、コード発生回路７５は、アドレス端子Ａｄｄ１〜Ａｄｄ３から入力した入力データφ１〜φ３に基づいて、アドレス信号ａｉｎ１〜ａｉｎ３を生成する。
【０１２７】
また、テストモード時には、転送ゲート７６ｄ〜７６ｆ及びｎＭＯＳＴｒ７８ａ〜７８ｃがオンされ、コード発生回路７５は、アドレス端子Ａｄｄ１〜Ａｄｄ３から入力した入力データφ１〜φ３に基づいて、それらに応じた各コードＴＰ１〜ＴＰ３を発生させる。
【０１２８】
すなわち、図１８に示すように、本実施形態ではテストモード時に縮退されて空き端子となるアドレス端子Ａｄｄ１〜Ａｄｄ３を使用し、それらの各端子から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更可能である。従って、第一実施形態と同様、各コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要である。
【０１２９】
（第七実施形態）
以下、本発明を具体化した第七実施形態を図１９，図２０に従って説明する。
尚、本実施形態は、第六実施形態のＴＰコード発生部７１において、コード発生回路７５（図１７参照）の別の構成について説明するものであり、その他の構成は第六実施形態と同様である。
【０１３０】
図１９に示すように、本実施形態のＴＰコード発生部８１に備えられるコード発生回路８２は、転送ゲート８３ａ〜８３ｆと、インバータ回路８４ａ〜８４ｄと、ＮＯＲ回路８５と、ｎＭＯＳＴｒ８６ａ〜８６ｆとを含む。
【０１３１】
転送ゲート８３ａ〜８３ｃ及びｎＭＯＳＴｒ８６ａ〜８６ｃは、テストエントリ信号ｔｅｓｔに基づいてオン／オフ制御され、転送ゲート８３ｄ〜８３ｆ及びｎＭＯＳＴｒ８６ｄ〜８６ｆは、テストエントリ信号ｔｅｓｔとライトコマンドＷＴ（あるいはリードコマンドＲＤ）とに基づいてオン／オフ制御される。
【０１３２】
詳しくは、通常モード時には、転送ゲート８３ａ〜８３ｃがオンされるとともにｎＭＯＳＴｒ８６ｄ〜８６ｆがオンされる。これにより、コード発生回路８２は、各アドレス端子Ａｄｄ１〜Ａｄｄ３から入力される入力データφ１〜φ３に基づいて、それぞれアドレス信号ａｉｎ１〜ａｉｎ３を生成する。
【０１３３】
また、テストモード時には、ｎＭＯＳＴｒ８６ａ〜８６ｃがオンされるとともに書き込み（あるいは読み出し）期間中にのみ転送ゲート８３ｄ〜８３ｆがオンされる。
【０１３４】
これにより、図２０に示すように、コード発生回路８２は、書き込み（あるいは読み出し）期間Ｔ１，Ｔ２，Ｔ３に、各アドレス端子Ａｄｄ１〜Ａｄｄ３から入力される入力データφ１〜φ３を取り込み、それらに応じた各コードＴＰ１〜ＴＰ３を発生させる。
【０１３５】
従って、第六実施形態と同様、コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要であり、アドレス端子Ａｄｄ１〜Ａｄｄ３から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更することができる。
【０１３６】
（第八実施形態）
以下、本発明を具体化した第八実施形態を図２１，図２２に従って説明する。
尚、本実施形態は、第六実施形態のＴＰコード発生部７１において、コード発生回路７５（図１７参照）の別の構成について説明するものであり、その他の構成は第六実施形態と同様である。
【０１３７】
図２１に示すように、本実施形態のＴＰコード発生部９１に備えられるコード発生回路９２は、転送ゲート９３ａ〜９３ｃと、インバータ回路９４ａ〜９４ｃと、ＮＯＲ回路９５と、ラッチ回路９６ａ〜９６ｃとを含む。
【０１３８】
転送ゲート９３ａ〜９３ｃは、テストエントリ信号ｔｅｓｔとライトコマンドＷＴ（あるいはリードコマンドＲＤ）とに基づいて、テストモード時におけるスタンバイ期間中にのみオンされる。そして、各転送ゲート９３ａ〜９３ｃを介して出力されるコードＴＰ１〜ＴＰ３が各ラッチ回路９６ａ〜９６ｃにラッチされるようになっている。
【０１３９】
すなわち、図２２に示すように、コード発生回路９２は、書き込み動作や読み出し動作を行わないスタンバイ期間Ｔ１１，Ｔ１２，Ｔ１３に、各アドレス端子Ａｄｄ１〜Ａｄｄ３から入力される入力データφ１〜φ３をそれぞれ取り込んでラッチし、それらに応じた各コードＴＰ１〜ＴＰ３を発生させる。
【０１４０】
従って、第六実施形態と同様、コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要であり、アドレス端子Ａｄｄ１〜Ａｄｄ３から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更することができる。
【０１４１】
また、本実施形態では、スタンバイ期間Ｔ１１，Ｔ１２，Ｔ１３に入力データφ１〜φ３を取り込むようにしたことで、テストモード時の書き込み動作や読み出し動作の期間に、通常モード時と同様、各アドレス端子Ａｄｄ１〜Ａｄｄ３を使用してアドレス信号ａｉｎ１〜ａｉｎ３を発生させることができる。
【０１４２】
（第九実施形態）
以下、本発明を具体化した第九実施形態を図２３，図２４に従って説明する。
尚、本実施形態は、第六実施形態のＴＰコード発生部７１において、コード発生回路７５（図１７参照）の別の構成について説明するものであり、その他の構成は第六実施形態と同様である。
【０１４３】
図２３に示すように、本実施形態のＴＰコード発生部９７に備えられるコード発生回路９８は、第八実施形態のコード発生回路９２（図２１参照）におけるインバータ回路９４ａをパルス発生回路９９に替えて構成したものであり、その他の構成は図２１と同様である。
【０１４４】
パルス発生回路９９は、ライトコマンドＷＴ／リードコマンドＲＤのイグジット時（具体的には立ち上がりエッジ）をそれぞれ検出し、ディレイ部９９ａの遅延時間に応じて所定の期間Ｌレベルとなるパルスを発生させる。
【０１４５】
転送ゲート９３ａ〜９３ｃは、パルス発生回路９９からＬレベルのパルスが出力される期間のみオンされ、各転送ゲート９３ａ〜９３ｃを介して出力されるコードＴＰ１〜ＴＰ３がラッチ回路９６ａ〜９６ｃにそれぞれラッチされるようになっている。
【０１４６】
すなわち、図２４に示すように、コード発生回路９８は、コマンドイグジット時からの所定期間Ｔ２１，Ｔ２２，Ｔ２３に、各アドレス端子Ａｄｄ１〜Ａｄｄ３から入力される入力データφ１〜φ３をそれぞれ取り込んでラッチし、それらに応じた各コードＴＰ１〜ＴＰ３を発生させる。
【０１４７】
従って、第六実施形態と同様、コードＴＰ１〜ＴＰ３を変更するための特別な設定サイクルは不要であり、アドレス端子Ａｄｄ１〜Ａｄｄ３から入力する入力データφ１〜φ３を適宜変更することで、各コードＴＰ１〜ＴＰ３を任意に変更することができる。
【０１４８】
また、第八実施形態と同様、テストモード時の書き込み動作や読み出し動作の期間には、通常モード時と同様、各アドレス端子Ａｄｄ１〜Ａｄｄ３を使用してアドレス信号ａｉｎ１〜ａｉｎ３を発生させることができる。
【０１４９】
さらに、本実施形態では、入力データφ１〜φ３の取り込み期間を、コマンドイグジット時からディレイ部９９ａでの遅延時間に応じた所定の期間Ｔ２１，Ｔ２２，Ｔ２３と短くしたことで、第八実施形態に比べて試験時の書き込み動作／読み出し動作をより安定して行うことが可能となる。
【０１５０】
尚、上記各実施形態は、以下の態様で実施してもよい。
・各コードＴＰ１〜ＴＰ３を発生させる際に使用する入力端子Ｐｉｎ１〜Ｐｉｎ３としては、第二〜第五実施形態で使用したバイトコントロール端子／Ｂｙｔｅ１〜／Ｂｙｔｅ３や第六〜第九実施形態で使用したアドレス端子Ａｄｄ１〜Ａｄｄ３に限らず、その他の端子であってもよい。すなわち、各入力端子Ｐｉｎ１〜Ｐｉｎ３としては、半導体記憶装置１０にあらかじめ備えられ、テストモード（Ｉ／Ｏ圧縮試験）時に空き端子となる外部端子であれば何でもよい。
【０１５１】
・又、各コードＴＰ１〜ＴＰ３を発生させる際に使用する入力端子Ｐｉｎ１〜Ｐｉｎ３としては、必ずしもテストモード時に空き端子となる外部端子に限定されるものではない。即ち、第四及び第八実施形態においてはスタンバイ期間Ｔ１１，Ｔ１２，Ｔ１３中にデバイスが必要としない外部端子であればよく、また、第五及び第九実施形態においては所定の期間Ｔ２１，Ｔ２２，Ｔ２３中にデバイスが必要としない外部端子であればよい。尚、このことは、テストモード時に空き端子となる入力端子に含まれ、それらの端子としては、例えばマスク制御端子やアドレス端子、あるいはその他の外部端子を使用することができる。
【０１５２】
・又、各コードＴＰ１〜ＴＰ３を発生させる際に使用する入力端子Ｐｉｎ１〜Ｐｉｎ３としては、テストモード（Ｉ／Ｏ圧縮試験）時に空き端子となるテスト端子を用いてもよい。
【０１５３】
・上記各実施形態では、データ入力端子ならびにデータ出力端子としての機能を兼ね備えた入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３を具備するデバイス（半導体記憶装置１０）に適用したが、データ入力端子とデータ出力端子とをそれぞれ別個備えるデバイスに適用してもよい。
【０１５４】
・上記各実施形態におけるＩ／Ｏ圧縮試験では、書き込み動作と読み出し動作を（１回の）テストモードエントリＴＥを入力した後にそれぞれ個別に行うようにしたが、１回のテストモードエントリＴＥで書き込み動作と読み出し動作を連続して行うようにしてもよい。
【０１５５】
・上記各実施形態では、読み出し試験時、読出データｄｏｕｔ０と比較用データｄ１〜ｄ３が全て一致する場合に入出力端子Ｉ／Ｏ０から読出データｄｏｕｔ０を出力し、不一致の場合に入出力端子Ｉ／Ｏ０をＨｉ−Ｚ状態に制御したが、入出力端子Ｉ／Ｏ０の出力論理パターンはこの形態のみに限定されない。
【０１５６】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１）  複数のデータ入力端子のうち何れか１つのデータ入力端子を使用して書き込み試験を行う半導体記憶装置の試験方法であって、
通常モードからテストモードにエントリするステップと、
前記何れか１つのデータ入力端子から入力した書込データと、前記テストモード時に空き端子となる外部端子から入力した入力データに従って発生させたコードとに基づいて、データ入力に使用しない他のデータ入力端子に対応する書込データを生成するステップと
を含むことを特徴とする半導体記憶装置の試験方法。
（付記２）  複数のデータ出力端子のうち何れか１つのデータ出力端子を使用して読み出し試験を行う半導体記憶装置の試験方法であって、
通常モードからテストモードにエントリするステップと、
前記テストモード時に空き端子となる外部端子から入力した入力データに従って発生させたコードに基づいて、前記複数のデータ出力端子にそれぞれ対応する読出データが読み出しの期待値と一致するか否かを判定し、前記何れか１つのデータ出力端子から判定結果を出力するステップと
を含むことを特徴とする半導体記憶装置の試験方法。
（付記３）  複数のデータ入力端子のうち何れか１つのデータ入力端子を使用して書き込み試験を行い、複数のデータ出力端子のうち何れか１つのデータ出力端子を使用して読み出し試験を行う半導体記憶装置の試験方法であって、
通常モードからテストモードにエントリするステップと、
前記何れか１つのデータ入力端子から入力した書込データと、前記テストモード時に空き端子となる外部端子から入力した入力データに従って発生させたコードとに基づいて、データ入力に使用しない他のデータ入力端子に対応する書込データを生成するステップと、
前記テストモード時に空き端子となる外部端子から入力した入力データに従って発生させたコードに基づいて、前記複数のデータ出力端子にそれぞれ対応する読出データが読み出しの期待値と一致するか否かを判定し、前記何れか１つのデータ出力端子から判定結果を出力するステップと
を含むことを特徴とする半導体記憶装置の試験方法。
（付記４）  前記外部端子として、前記テストモード時に空き端子となるマスク制御端子を使用したことを特徴とする付記１乃至３の何れか一記載の半導体記憶装置の試験方法。
（付記５）  前記外部端子として、前記テストモード時に空き端子となるアドレス端子を使用したことを特徴とする付記１乃至３の何れか一記載の半導体記憶装置の試験方法。
（付記６）  前記コードを、前記テストモードの期間に取り込んだ入力データに基づいて発生させることを特徴とする付記１乃至５の何れか一記載の半導体記憶装置の試験方法。
（付記７）  前記コードを、前記テストモードの書き込み期間または読み出し期間に取り込んだ入力データに基づいて発生させることを特徴とする付記１乃至５の何れか一記載の半導体記憶装置の試験方法。
（付記８）  前記コードを、前記テストモードのスタンバイ期間に取り込んだ入力データに基づいて発生させることを特徴とする付記１乃至５の何れか一記載の半導体記憶装置の試験方法。
（付記９）  前記コードを、前記テストモードの書き込み期間終了後または読み出し期間終了後から所定期間内に取り込んだ入力データに基づいて発生させることを特徴とする付記１乃至５の何れか一記載の半導体記憶装置の試験方法。
（付記１０）  複数のデータ入力端子のうち何れか１つのデータ入力端子を使用して書き込み試験を行う半導体記憶装置であって、
テストモード時を示すテストエントリ信号に応答して、前記テストモード時に空き端子となる外部端子から入力される入力データを随時取り込みコードを発生させるコード発生手段と、
前記何れか１つのデータ入力端子から入力した書込データと、前記コード発生手段から出力されるコードとに基づいて、データ入力に使用しない他のデータ入力端子に対応する書込データを生成するコントローラと
を備えることを特徴とする半導体記憶装置。
（付記１１）  複数のデータ出力端子のうち何れか１つのデータ出力端子を使用して読み出し試験を行う半導体記憶装置であって、
テストモード時を示すテストエントリ信号に応答して、前記テストモード時に空き端子となる外部端子から入力される入力データを随時取り込みコードを発生させるコード発生手段と、
前記コード発生手段から出力されるコードに基づいて、前記複数のデータ出力端子にそれぞれ対応する読出データが読み出しの期待値と一致するか否かを判定するデータ比較回路と、
前記データ比較回路の判定結果に基づいて、前記何れか１つのデータ出力端子から判定結果を出力するか否かを制御するＨｉ−Ｚコントローラと
を備えることを特徴とする半導体記憶装置。
（付記１２）  複数のデータ入力端子のうち何れか１つのデータ入力端子を使用して書き込み試験を行い、複数のデータ出力端子のうち何れか１つのデータ出力端子を使用して読み出し試験を行う半導体記憶装置であって、
テストモード時を示すテストエントリ信号に応答して、前記テストモード時に空き端子となる外部端子から入力される入力データを随時取り込みコードを発生させるコード発生手段と、
前記何れか１つのデータ入力端子から入力した書込データと、前記コード発生手段から出力されるコードとに基づいて、データ入力に使用しない他のデータ入力端子に対応する書込データを生成するコントローラと、
前記コード発生手段から出力されるコードに基づいて、前記複数のデータ出力端子にそれぞれ対応する読出データが読み出しの期待値と一致するか否かを判定するデータ比較回路と、
前記データ比較回路の判定結果に基づいて、前記何れか１つのデータ出力端子から判定結果を出力するか否かを制御するＨｉ−Ｚコントローラと
を備えることを特徴とする半導体記憶装置。
（付記１３）  前記コード発生手段には、
前記テストエントリ信号に基づいて、前記テストモード時に前記入力データを前記コードとして発生させる第１のスイッチ回路が備えられることを特徴とする付記１０乃至１２の何れか一記載の半導体記憶装置。
（付記１４）  前記コード発生手段には、
前記テストエントリ信号と、書き込み動作時に入力されるライトコマンドまたは読み出し動作時に入力されるリードコマンドとに基づいて、前記第１のスイッチ回路をオン／オフ制御するための制御信号を生成する第２のスイッチ回路が備えられていることを特徴とする付記１３記載の半導体記憶装置。
（付記１５）  前記コード発生手段には、
前記第１のスイッチ回路から出力される前記コードをラッチするラッチ回路が備えられていることを特徴とする付記１４記載の半導体記憶装置。
【０１５７】
【発明の効果】
以上詳述したように、本発明によれば、任意のデータパターンに変更可能であり、試験パターンの簡略化及び試験時間の短縮を図ることができ、また、デバイス本来の動作速度で適切な動作試験を行うことのできる半導体記憶装置の試験方法及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】第一実施形態の半導体記憶装置における書き込み試験に係る構成を示すブロック回路図である。
【図２】（ａ）〜（ｃ）はコード発生回路を示すブロック回路図である。
【図３】第一実施形態の書き込み試験に係る動作波形図である。
【図４】第一実施形態の半導体記憶装置の読み出し試験に係る構成を示すブロック回路図である。
【図５】第一実施形態の読み出し試験に係る動作波形図である。
【図６】第二実施形態の半導体記憶装置の書き込み試験に係る構成を示すブロック回路図である。
【図７】第二実施形態のコード発生回路を示す回路図である。
【図８】第二実施形態の書き込み試験に係る動作波形図である。
【図９】第二実施形態の半導体記憶装置の読み出し試験に係る構成を示すブロック回路図である。
【図１０】第二実施形態の読み出し試験に係る動作波形図である。
【図１１】第三実施形態のコード発生回路を示す回路図である。
【図１２】第三実施形態のコード発生回路の動作波形図である。
【図１３】第四実施形態のコード発生回路を示す回路図である。
【図１４】第四実施形態のコード発生回路の動作波形図である。
【図１５】第五実施形態のコード発生回路を示す回路図である。
【図１６】第五実施形態のコード発生回路の動作波形図である。
【図１７】第六実施形態のＴＰコード発生部を示すブロック回路図である。
【図１８】第六実施形態のコード発生回路の動作波形図である。
【図１９】第七実施形態のＴＰコード発生部を示すブロック回路図である。
【図２０】第七実施形態のコード発生回路の動作波形図である。
【図２１】第八実施形態のＴＰコード発生部を示すブロック回路図である。
【図２２】第八実施形態のコード発生回路の動作波形図である。
【図２３】第九実施形態のＴＰコード発生部を示すブロック回路図である。
【図２４】第九実施形態のコード発生回路の動作波形図である。
【図２５】従来の半導体記憶装置の書き込み試験に係る構成を示すブロック回路図である。
【図２６】コントローラを示す回路図である。
【図２７】従来の書き込み試験に係る動作波形図である。
【図２８】従来の半導体記憶装置の読み出し試験に係る構成を示すブロック回路図である。
【図２９】データ比較回路とＨｉ−Ｚコントローラを示す回路図である。
【図３０】従来の読み出し試験に係る動作波形図である。
【符号の説明】
Ｉ／Ｏ０〜Ｉ／Ｏ３  複数のデータ入力端子及び複数のデータ出力端子としての入出力端子
ｄｉｎ０〜ｄｉｎ３  書込データ
ｄｏｕｔ０〜ｄｏｕｔ３  読出データ
ｔｅｓｔ  テストエントリ信号
Ｐｉｎ１〜Ｐｉｎ３  外部端子としての入力端子
／Ｂｙｔｅ０〜／Ｂｙｔｅ３  外部端子としてのマスク制御端子（バイトコントロール端子）
Ａｄｄ１〜Ａｄｄ３  外部端子としてのアドレス端子
φ１〜φ３  入力データ
ＴＰ１〜ＴＰ３  コード
Ｔ１，Ｔ２，Ｔ３  書き込み或いは読み出し期間
Ｔ１１，Ｔ１２，Ｔ１３  スタンバイ期間
Ｔ２１，Ｔ２２，Ｔ２３  所定期間
１０  半導体記憶装置
１１，４１，７１，８１，９１，９７  コード発生手段としてのＴＰコード発生部
１２〜１４  コントローラ
３０  データ比較回路
３１  Ｈｉ−Ｚコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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