(57)【要約】【課題】半導体素子チップの内部に封止されている不揮発性メモリに記憶されている情報のセキュリティ向上を図る。【解決手段】不揮発性メモリを備えるチップ１２と、チップ１２を正常に動作させるためのチップ１３とを備えており、上記チップ１２に搭載される不揮発性メモリを制御するための制御信号は、チップ１３を介してチップ１２に入力される。チップ１２・１３のそれぞれには、外部回路から入力される複数の制御信号のうち、任意の制御信号に対して極性を反転させるインバータ回路が備えられている。上記制御信号は、チップ１２・１３の両方のインバータ回路を介して不揮発性メモリに入力された場合のみ、不揮発性メモリに対して正常な信号となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリを備える半導体素子チップをパッケージ内に封止してなり、外部回路に実装されて使用される半導体装置において、
上記不揮発性メモリと外部端子との間に、上記不揮発性メモリを制御するための制御信号の極性を任意に切り替える信号切替手段を、上記不揮発性メモリを備えるメモリチップと、上記メモリチップとは別のチップとして設けられ該メモリチップを正常に動作させるための制御用チップとに分散して備えていることを特徴とする半導体装置。
【請求項２】
上記信号切替手段は、
上記メモリチップに備えられた第１のインバータ回路と、上記制御用チップに備えられた第２のインバータ回路とからなり、
外部回路から入力される複数の制御信号のうち、任意の制御信号が、上記第２のインバータ回路でその極性を反転され、第２のインバータ回路で極性を反転された制御信号は、第１のインバータ回路でその極性を再度反転されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
不揮発性メモリを備えるメモリチップと、
上記メモリチップを正常に動作させるための制御用チップとを備えており、
上記メモリチップに搭載される不揮発性メモリを制御するための制御信号は、制御用チップを介してメモリチップに入力されると共に、上記制御信号は制御用チップを介してメモリチップに入力された場合のみ、不揮発性メモリに対して正常な信号となることを特徴とする半導体装置。
【請求項４】
上記メモリチップは、不揮発性メモリに入力される複数の制御信号のうち、任意の制御信号に対してその極性を反転する第１のインバータ回路を備えており、上記制御用チップは、上記第１のインバータ回路にて極性が反転される制御信号と同一の制御信号に対してその極性を反転する第２のインバータ回路を備えていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
上記第１のインバータ回路は、メモリチップ中の他のロジック回路の中に混載されていることを特徴とする請求項２または４に記載の半導体装置。
【請求項６】
上記第１のインバータ回路は、最上層を遮蔽されていることを特徴とする請求項２または４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリを搭載している半導体素子およびその製造方法に関するものであり、特に、半導体素子が基板から取り外された時に、不揮発性メモリ内の情報の機密を保持できる半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、不揮発性メモリなどの回路構成を設けている半導体素子チップ（以下、単にチップと称する）は、外部環境からの保護の観点や、半導体素子チップの使用時におけるハンドリングを可能にする観点から、プラスチック製のパッケージなどにより封止され、半導体装置化されている。
【０００３】
半導体素子チップの回路構成として不揮発性メモリを設けている半導体装置の一例を図５に示す。図５に示す半導体装置１０１は、エポキシ系樹脂からなるパッケージ１０２内にチップ１０３を封止してなるパッケージ型の半導体装置である。チップ１０３は、ダイパッド１０４上に銀ペースト１０５を介して固定されており、さらに、チップ１０３が備えるパッド１０６とパッケージ１０２外部につながるリード線１０７とが金線１０８を介して接続されている。
【０００４】
上記パッケージ型の半導体装置の一般的な製造方法は以下のようになる。まず、ダイパッド１０４の固定面上に銀ペースト１０５を形成し、この上にさらにチップ１０３を載置して１６０〜１７０℃程度に加熱しながら押圧する。これによって銀ペースト１０５の熱凝固によりチップ１０３がダイパッド１０４上に圧着固定される。その後、チップ１０３に備えられているパッド１０６とリード線１０７とを金線１０８によりワイヤボンディングする。最後に、エポキシ系樹脂によりチップ１０３を封止してパッケージ１０２を形成する。
【０００５】
パッケージ型の半導体装置についての技術としては、例えば、特許文献１に開示されている樹脂封止型半導体装置が挙げられる。この技術では、半導体ペレット（チップ１０３に相当）を載置するペレット搭載台（ダイパッド１０４に相当）の下にヒートスプレッダーを取り付けている。これにより熱抵抗の低減が図られ、高消費電力の製品をプラスチックパッケージで供給することができる。また、樹脂厚を均一化することで、パッケージのクラックや反りが低減され、高い信頼性を得ることが可能になっている。
【０００６】
また、例えば、特許文献２には複数チップを含む半導体装置があげられている。この技術では、フリップチップ実装の際、厚さの違う半導体素子を複数実装する場合において、それぞれの半導体素子の実装される部分で、各半導体素子素子の厚さに応じて放熱フィンの厚さが異なるように窪みをつけ、確実に接着接続できることが可能となっている。
【０００７】
ところで、図５に示す従来の半導体装置１０１においては、該半導体装置１０１内に封上されているチップ１０３の不揮発性メモリの情報が解析されるおそれがある。このチップ１０３の解析のためには、まずチップ１０３が観察できるようにパッケージ１０２が開封される。
【０００８】
ここで通常、チップ１０３上にはα線による誤動作を防ぐ目的で、ポリイミド膜（図示せず）が５０〜１００μｍの厚さで塗布されている。さらに、チップ１０３の封止時には、上述したように該チップ１０３上をエポキシ系樹脂などで覆うことによってパッケージ１０２を形成している。それゆえ、パッケージ１０２を単に開封しただけではチップ１０３を顕微鏡で観察することができず、不揮発性メモリの情報解析を不可能としていた。
【０００９】
【特許文献１】
特開平５−２１１２６２号公報
【００１０】
【特許文献２】
特開平６−２２４３３４号公報
【００１１】
【発明が解決しようとする課題】
ところが、上記従来の構成では、チップ１０３を被覆する（または封止する）ポリイミド膜やエポキシ系樹脂などは、発煙硝酸や硫酸などを用いたエッチャント処理にて除去することが可能である。それゆえ、エッチャント処理により上記樹脂などが剥離されればチップ１０３単体が得られることになり、該チップ１０３を表面から観察することはもちろん、チップ１０３に直接プローブを接触させてチップ特性を取るといった回路解析が可能になる。
【００１２】
したがって、従来の半導体装置１０１の構成やパッケージ方法では、チップ１０３からパッケージ１０２等の樹脂を剥離してチップ１０３単体となった場合、第三者がそのチップに搭載している不揮発性メモリの情報などの解析を容易に行うことができ、機密保持ができないという問題を有する。
【００１３】
ここで、上記特許文献１の技術では、半導体装置の信頼性や性能を向上させることはできるものの、上述したチップ１０３の解析阻止については何ら考慮されていない。また、上記特許文献２の技術でも、複数チップ搭載の半導体装置製造の際、確実に接着し接着不良のない半導体装置ができるものの、解析阻止については何ら考慮されていない。
【００１４】
本発明は、上記の問題点を解決するためになされたもので、その目的は、半導体素子チップの内部に封止されている不揮発性メモリに記憶されているアプリケーション情報、個人情報、取引情報、金銭情報等の漏洩・改ざん、およびアプリケーション情報の漏洩によるコピー、模倣の防止向上を図る事が可能なパッケージ型の半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、上記の課題を解決するために、不揮発性メモリを備える半導体素子チップをパッケージ内に封止してなり、外部回路に実装されて使用される半導体装置において、上記不揮発性メモリと外部端子との間に、上記不揮発性メモリを制御するための制御信号の極性を任意に切り替える信号切替手段を、上記不揮発性メモリを備えるメモリチップと、上記メモリチップとは別のチップとして設けられ該メモリチップを正常に動作させるための制御用チップとに分散して備えていることを特徴としている。
【００１６】
上記の構成によれば、不揮発性メモリを制御するための制御信号は、外部端子から入力され不揮発性メモリに至るまでの間に信号切替手段を通過する。上記制御信号はこの信号切替手段を通過する間に、その極性が任意に切り替えられるが、不揮発性メモリに入力される時点では適正な極性となっている。
【００１７】
そして、上記半導体装置の不正な解析を試みようとする第三者が、該半導体素子チップのパッケージを開封した場合、上記メモリチップは制御用チップと分離され単体で手に入れられる。
【００１８】
このため、上記メモリチップの信号入力用のパッド部に解析用の制御信号を入力しても、該制御信号は信号切替手段の一部分しか通過せず、不揮発性メモリに入力される時点では不適正な極性となる。その結果、メモリチップ単体では不揮発性メモリを正常に動作させることができなくなり、不揮発性メモリのセキュリティを向上させることができる。
【００１９】
また、上記半導体装置では、上記信号切替手段は、上記メモリチップに備えられた第１のインバータ回路と、上記制御用チップに備えられた第２のインバータ回路とからなり、外部回路から入力される複数の制御信号のうち、任意の制御信号が、上記第２のインバータ回路でその極性を反転され、第２のインバータ回路で極性を反転された制御信号は、第１のインバータ回路でその極性を再度反転される構成とすることができる。
【００２０】
上記の構成によれば、外部回路から入力される複数の制御信号のうち、任意の制御信号は、最初に第２のインバータ回路でその極性を反転され、第２のインバータ回路で極性を反転された制御信号は、第１のインバータ回路でその極性を再度反転される。このため、不揮発性メモリに対して仕様通りの極性の制御信号が半導体装置に入力された場合、該制御信号は不揮発性メモリへの入力時点でも仕様通りの極性を有する。
【００２１】
一方で、単体のメモリチップに対しては、不揮発性メモリに対して仕様通りの極性の制御信号を入力しても、該制御信号は第１のインバータ回路のみを通過するため、一部の信号の極性が反転されて不揮発性メモリへ入力されることとなる。このため、上記第１のインバータ回路において、どの制御信号の極性が反転されるかを秘匿することにより、不揮発性メモリのセキュリティを向上させることができる。
【００２２】
また、本発明の他の半導体装置は、上記の課題を解決するために、不揮発性メモリを備えるメモリチップと、上記メモリチップを正常に動作させるための制御用チップとを備えており、上記メモリチップに搭載される不揮発性メモリを制御するための制御信号は、制御用チップを介してメモリチップに入力されると共に、上記制御信号は制御用チップを介してメモリチップに入力された場合のみ、不揮発性メモリに対して正常な信号となることを特徴としている。
【００２３】
上記の構成によれば、上記半導体装置の不正な解析を試みようとする第三者が、該半導体素子を解体し、上記メモリチップを単体で手に入れた場合、上記メモリチップの信号入力用のパッド部に解析用の制御信号を入力しても、該制御信号は制御用チップを介してメモリチップに入力されないため、不揮発性メモリに対して正常な信号とならず、不揮発性メモリのセキュリティを向上させることができる。
【００２４】
また、上記半導体装置では、上記メモリチップは、不揮発性メモリに入力される複数の制御信号のうち、任意の制御信号に対してその極性を反転する第１のインバータ回路を備えており、上記制御用チップは、上記第１のインバータ回路にて極性が反転される制御信号と同一の制御信号に対してその極性を反転する第２のインバータ回路を備えている構成とすることができる。
【００２５】
上記の構成によれば、不揮発性メモリに入力される複数の制御信号のうち、任意の制御信号に対しては、最初に第２のインバータ回路でその極性を反転され、第２のインバータ回路で極性を反転された制御信号は、第１のインバータ回路でその極性を再度反転される。このため、不揮発性メモリに対して仕様通りの極性の制御信号が半導体装置に入力された場合、該制御信号は不揮発性メモリへの入力時点でも仕様通りの極性を有する。
【００２６】
一方で、単体のメモリチップに対しては、不揮発性メモリに対して仕様通りの極性の制御信号を入力しても、該制御信号は第１のインバータ回路のみを通過するため、一部の信号の極性が反転されて不揮発性メモリへ入力されることとなる。このため、上記第１のインバータ回路において、どの制御信号の極性が反転されるかを秘匿することにより、不揮発性メモリのセキュリティを向上させることができる。
【００２７】
また、上記半導体装置では、上記第１のインバータ回路は、メモリチップ中の他のロジック回路の中に混載されている構成とすることができる。
【００２８】
あるいは、上記半導体装置では、上記第１のインバータ回路は、最上層を遮蔽されている構成とすることができる。
【００２９】
上記の構成によれば、上記半導体装置におけるセキュリティ向上の機能を担う第１のインバータ回路において、メモリチップにおけるどの部分が第１のインバータ回路であるのかの判断がつきにくくなる、あるいは、外部から第１のインバータ回路がどのような構成になっているのか見分けにくくなることにより、解析防止レベルの向上を図ることができる。
【００３０】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１および図２に基づいて説明すれば、以下の通りである。
【００３１】
本実施の形態１に係る半導体装置１０は、図１および図２に示すように、パッケージ１１内に内包されて封止されている半導体素子チップ１２（以下、単にチップとする）とチップ１３の２つのチップを有している。この時、チップ１２が不揮発性メモリを有するメモリチップであり、チップ１３はチップ１２を正常に動作させるための信号を発信する回路を設けている制御用チップとする。
【００３２】
半導体装置１０の製造方法としては、まず、チップ１２をダイパッド１４上に銀ペースト１５を介して固定する。次に、同じダイパッド１４上に銀ペースト１５を介してチップ１２の横にチップ１３を固定する。これらのチップ１２・１３の固定方法では、チップ１２・１３を載置して１６０〜１７０℃程度に加熱しながら押圧することで、銀ペースト１５の熱凝固によりチップ１２・１３がダイパッド１４上に圧着固定される。
【００３３】
チップ１２・１３がダイパッド１４上に固定されると、チップ１２のパッド部１６とリード線１７とが金線等のワイヤ１８を介してワイヤボンディング接続される。さらに、チップ１３のパッド部１６と、チップ１２のパッド部１６およびリード線１７とが、それぞれワイヤ１８を介してワイヤボンディング接続される。
【００３４】
こうしてチップ１２・１３と各リード線１７とが接続されると、最後に、チップ１２・１３の搭載されたダイパッド１４と、各リード線１７におけるチップ１２・１３との接続側端部とをワイヤ１８ごとパッケージ１１により封止して半導体装置１０が完成する。この時、各リード線１７の他端（チップ１２・１３のパッド部１６と接続されない側）はパッケージ１１の外に露出しており、上記半導体装置１０を外部回路に実装するために用いられる。
【００３５】
尚、パッケージ１１としては、従来の半導体装置でも使用されているプラスチックパッケージを好適に用いることができる。このプラスチックパッケージの材質としては、エポキシ系樹脂が特に好ましく用いられるが、本発明はこれに限定されるものではない。
【００３６】
本実施の形態に係る半導体装置１０は、上述したように、不揮発性メモリを有するチップ１２と、チップ１２を正常に動作させるための信号を発信する回路を設けているチップ１３とを有している。すなわち、チップ１２・１３には、チップ１２が該チップ１３を介して信号を受け取らないと正常に動作しないように信号切替手段が分散して組みこまれている。この信号切替手段の詳細について、以下に説明する。
【００３７】
上記信号切替手段の構成例として、図３に示すような回路構成が挙げられる。まず、不揮発性メモリであるフラッシュメモリを搭載したチップ１２において、フラッシュメモリ部からパッド部までの配線に第１のインバータ回路１２ａを設けておく。
【００３８】
第１のインバータ回路１２ａは、外部から入力される信号をフラッシュメモリに取り込むための端子のそれぞれにおいて、各端子とその入力用のパッド１６との間に、インバータによって信号の極性を反転させる反転配線とパッド１６に入力された極性の信号をそのままフラッシュメモリの端子に送る非反転配線とが対になって設けられている。
【００３９】
チップ１２において、パッド１６に入力された各信号は、第１のインバータ回路１２ａにおける反転配線および非反転配線の何れか一方のみを通ってフラッシュメモリの端子に入力される。
【００４０】
すなわち、チップ１２では、さらにＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ａｒｒａｙ：図示せず）も同時に搭載されており、第１のインバータ回路１２ａでは、該ＰＬＡから与えられるセキュリティ信号によって、パッド１６に入力された各信号が対となった反転配線および非反転配線の何れを介してフラッシュメモリの端子に与えられるかが切り換え可能となっている。つまり、第１のインバータ回路１２ａを通過する信号のそれぞれについて極性を反転させるか否かがＰＬＡによって任意に設定されるようになっている。
【００４１】
次に、制御用のチップ１３においては、リード線１７に接続される入力用のパッド部からチップ１２のパッド部に接続される出力用のパッド部までの配線に、第２のインバータ回路１３ａが設けられている。第２のインバータ回路１３ａは、チップ１２に備えられた第１のインバータ回路１２ａと同様の構成を有するものである。
【００４２】
すなわち、第２のインバータ回路１３ａにおいても、入力用の各パッド１６と出力用の各パッド１６との間に、インバータによって信号の極性を反転させる反転配線と入力用のパッド１６に入力された極性の信号をそのまま出力用の各パッド１６に送る非反転配線とが対になって設けられている。
【００４３】
また、チップ１３においても、さらにＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ａｒｒａｙ：図示せず）が同時に搭載されており、第２のインバータ回路１３ａでも、第２のインバータ回路１３ａを通過する信号のそれぞれについて極性を反転させるか否かがＰＬＡによって任意に設定されるようになっている。
【００４４】
上記チップ１２・１３を実装するためのワイヤボンディングを行う際には、リード線１７からチップ１３における入力用のパッド１６へワイヤを引き、次にチップ１３の出力用のパッド１６からチップ１２のパッド１６へワイヤを引く。尚、チップ１２とチップ１３との接続については、これらのチップ間でのワイヤボンディングを任意に引くことにより、第２のインバータ回路１３ａにおける極性反転設定が、第１のインバータ回路１２ａに対してどのように対応しているのかを不明とすることが好ましい。
【００４５】
第１のインバータ回路１２ａおよび第２のインバータ回路１３ａからなる信号切替手段は、例えば、フラッシュメモリを動作させる際に必要な信号である、ＲＰ（リセット）、ＷＰ（ライトプロテクト）、ＣＥ（チップイネーブル）、ＲＢ（レディービジー）、ＯＥ（アウトプットイネーブル）、およびＷＥ（ライトイネーブル）の信号に対して設けておくことが考えられる。
【００４６】
ここで例えば、第１のインバータ回路１２ａにおいては、ＲＰ、ＷＰ、ＣＥ、ＲＢ、ＯＥ、およびＷＥの信号のうち、ＲＰ、ＯＥの信号についてはその極性が反転され、他の信号については極性が反転されない設定とする。この場合は、第２のインバータ回路１３ａにおいても、ＲＰ、ＷＰ、ＣＥ、ＲＢ、ＯＥ、およびＷＥの信号のうち、ＲＰ、ＯＥの信号についてはその極性が反転され、他の信号については極性が反転されないように設定される。無論、第１のインバータ回路１２ａおよび第２のインバータ回路１３ａにおいて、ＲＰ、ＯＥの信号についてその極性を反転するのは単なる一例であり、どの信号について極性を反転させるかは任意に設定可能である。
【００４７】
したがって、ＲＰ、ＷＰ、ＣＥ、ＲＢ、ＯＥ、およびＷＥの信号がリード線１７からの入力時において仕様通りの極性で入力された場合、ＲＰ、ＯＥの信号については、第２のインバータ回路１３ａにおいて一旦その極性が反転されるが、その後、第１のインバータ回路１２ａにおいて再度極性が反転されるため、もとの極性に戻される。また、ＲＰ、ＯＥ以外の信号については、第２のインバータ回路１３ａおよび第１のインバータ回路１２ａの何れの通過時においてもその極性が反転されない。
【００４８】
このため、リード線１７から仕様通りの極性のＲＰ、ＷＰ、ＣＥ、ＲＢ、ＯＥ、およびＷＥの信号が入力される場合、フラッシュメモリに対しては、仕様通りの極性で上記各信号が入力されることとなり、該フラッシュメモリは正常に動作する。
【００４９】
一方、本実施の形態に係る半導体装置１０に対して、チップ１２に搭載されているフラッシュメモリの記憶内容を第三者が不正に解析しようとして、パッケージ１１を開封した場合は、チップ１２・１３がそれぞれ単体で取り出される。
【００５０】
このようにチップ１２が単体となった場合、チップ１２に搭載されているフラッシュメモリの記憶内容を解析しようとして、ＲＰ、ＷＰ、ＣＥ、ＲＢ、ＯＥ、およびＷＥの信号をチップ１２に入力すると、これらの信号はチップ１２のパッド１６を介して入力されることとなる。
【００５１】
この場合、ＲＰ、ＷＰ、ＣＥ、ＲＢ、ＯＥ、およびＷＥの信号を仕様通りの極性としても、これらの信号の一部（上記例では、ＲＰおよびＯＥ）は、第１のインバータ回路１２ａでその極性が反転される。したがって、フラッシュメモリに対しては、ＲＰ、ＷＰ、ＣＥ、ＲＢ、ＯＥ、およびＷＥの全ての信号において適正な極性での信号入力を行うことができず、フラッシュメモリは正常な動作とならないため、その解析を行うことが不可能となる。
【００５２】
以上のように、本実施の形態１にかかる半導体装置１０は、パッケージ１１内において半導体素子チップを複数保有する構成であり、該半導体素子チップは不揮発性メモリを備えたチップ１２とそれを制御するチップ１３とに分かれている。この複数のチップが揃っており、且つ各チップが正確に接続されている時のみチップ１２における不揮発性メモリが正常に動作し、該不揮発性メモリの情報を読み出すことができる。
【００５３】
また、この構成では、半導体装置１０から半導体素子チップを剥離してチップ１２およびチップ１３が単体となった場合には、チップ１２に搭載された不揮発性メモリは正常に動作しなくなり、該不揮発性メモリ内の情報に対して保護の向上を図ることができる。
【００５４】
言い換えれば、不揮発性メモリを含むチップ１２では、ＰＬＡから第１のインバータ回路１２ａに与えられるセキュリティ信号の情報が理解できていないと、不揮発性メモリが正常に動作できないようになっている。もちろん、上記セキュリティ信号の情報は製造元でしか分からず、チップ１２が剥離されチップ単体になった時、不揮発性メモリに記憶されている情報を解読、改ざんを実施するためプローブが実施されたとしても、チップ１２のパッド１６に信号を入力する場合に、どのような信号を入力すれば良いのか分からなくなっている。したがって、本実施の形態に係る半導体装置では、セキュリティ信号の入力レベルで不正防止向上を図ることが可能である。
【００５５】
また、上記説明における半導体装置では、不揮発性メモリを備えたメモリチップ（すなわちチップ１２）と、該メモリチップを正常に動作させるための制御用チップ（すなわちチップ１３）との２チップ構成となっているが、本発明の半導体装置は上記２チップ構成に限定されるものでははなく、さらに多チップ構成にすることも可能である。すなわち、メモリチップ、ＳＲＡＭ、ロジック回路など、回路によってチップを分けることも可能である。
【００５６】
〔実施の形態２〕
本発明の実施の形態２について説明する。
【００５７】
実施の形態１では不揮発性メモリを搭載したメモリチップと制御用チップとの両方にインバータ回路を設けており、これらのインバータ回路にて入力信号の極性を変換することにより、メモリチップ単体となった時、不揮発性メモリの動作を不能にし、不正防止向上を図っている。これに対して、本実施の形態２では、不揮発性メモリのさらなる解析防止向上を図るような方法を提案する。
【００５８】
例えば、メモリチップであるチップ１２において、第１のインバータ回路１２ａを不揮発性メモリ回路周辺のＳＲＡＭ等のロジック部に混入して配置しておく。このように第１のインバータ回路１２ａをロジック部に混入することで、チップ１２におけるどの部分が第１のインバータ回路１２ａであるのかの判断がつきにくくなる。さらには、ＰＬＡから第１のインバータ回路１２ａに与えられるセキュリティ信号における入力レベルを増やす等、第１のインバータ回路１２ａの構成を更に複雑にすることにより、解析防止レベルの向上を図ることができる。
【００５９】
また、本発明の半導体装置において、セキュリティ回路を構成するインバータ回路部分（第１のインバータ回路１２ａまたは第２のインバータ回路１３ａ）の最上層をＭＲ（メタル層：例えばＴｉＮ）で覆うような構成とすることもできる。この場合、外部からセキュリティ回路がどのような構成になっているのか見分けにくくなり、更なる不正防止向上を図ることもできる。
【００６０】
〔実施の形態３〕
本発明の実施の形態３について説明する。
【００６１】
実施の形態１および２では、半導体装置１０がパッケージ型半導体装置である場合の構成を例示している。これに対し、本実施の形態３ではフリップチップ型の半導体装置において本発明を適用し、同様の回路解析防止を可能とする場合の構成を例示する。本実施の形態３に係る半導体装置は、図４に示すような構成とすることが一例として挙げられる。
【００６２】
図４に示す半導体装置２０は、チップ２１およびチップ２２がガラスエポキシ樹脂基板２３上に搭載される構成となっている。尚、チップ２１は、実施の形態１におけるチップ１２と同様、不揮発性メモリを搭載したメモリチップである。また、チップ２２は、実施の形態１におけるチップ１３と同様、チップ２１を正常に動作させるための制御用チップである。
【００６３】
ガラスエポキシ樹脂基板２３では、チップ２１およびチップ２２のパッド部に合うように、銅薄により外部への出力配線（図示せず）が形成されている。また、チップ２１およびチップ２２のパッド上には金バンプ２４を形成しておく。
【００６４】
次に、チップ２１とチップ２２のパッド部とガラスエポキシ樹脂基板２３の配線が合うように、異方性導電性接着剤２５を介してチップ２１およびチップ２２とガラスエポキシ樹脂基板２３とを重ね合わせ、２００℃程度に加熱しながら押圧する。これによって、異方性導電性接着剤２５の熱凝固によりチップ２１およびチップ２２がガラスエポキシ樹脂基板２３上に圧着固定される。これにより、チップ２１とチップ２２との配線もなされる。最後に、エポキシ系樹脂によりチップ２１とチップ２２とを封止してパッケージ２６を形成する。
【００６５】
上記構成の半導体装置は、実施の形態１ないし２の半導体装置と同様、チップ２１およびチップ２２において第１および第２のインバータ回路を設ける構成とすれば、チップ２１が剥離されチップ単体になったとき、不揮発性メモリの情報解析を禁止し、不正防止向上を図ることができる。
【００６６】
また、このようなフリップチップ構成の場合でも、本発明の半導体装置は上記２チップ構成に限定されるものでははなく、さらに多チップ構成にすることも可能である。
【００６７】
【発明の効果】
本発明の半導体装置は、以上のように、不揮発性メモリを備える半導体素子チップをパッケージ内に封止してなり、外部回路に実装されて使用される半導体装置において、上記不揮発性メモリと外部端子との間に、上記不揮発性メモリを制御するための制御信号の極性を任意に切り替える信号切替手段を、上記不揮発性メモリを備えるメモリチップと、上記メモリチップとは別のチップとして設けられ該メモリチップを正常に動作させるための制御用チップとに分散して備えている構成である。
【００６８】
それゆえ、上記半導体装置の不正な解析を試みようとする第三者が、該半導体素子チップのパッケージを開封した場合、上記メモリチップは制御用チップと分離され単体で手に入れられ、単体のメモリチップの信号入力用のパッド部に解析用の制御信号を入力しても、該制御信号は信号切替手段の一部分しか通過せず、不揮発性メモリに入力される時点では不適正な極性となる。その結果、メモリチップ単体では不揮発性メモリを正常に動作させることができなくなり、不揮発性メモリのセキュリティを向上させることができるといった効果を奏する。
【００６９】
また、上記半導体装置では、上記信号切替手段は、上記メモリチップに備えられた第１のインバータ回路と、上記制御用チップに備えられた第２のインバータ回路とからなり、外部回路から入力される複数の制御信号のうち、任意の制御信号が、上記第２のインバータ回路でその極性を反転され、第２のインバータ回路で極性を反転された制御信号は、第１のインバータ回路でその極性を再度反転される構成とすることができる。
【００７０】
それゆえ、単体のメモリチップに対しては、不揮発性メモリに対して仕様通りの極性の制御信号を入力しても、該制御信号は第１のインバータ回路のみを通過するため、一部の信号の極性が反転されて不揮発性メモリへ入力されることとなる。このため、上記第１のインバータ回路において、どの制御信号の極性が反転されるかを秘匿することにより、不揮発性メモリのセキュリティを向上させることができるといった効果を奏する。
【００７１】
また、本発明の他の半導体装置は、以上のように、不揮発性メモリを備えるメモリチップと、上記メモリチップを正常に動作させるための制御用チップとを備えており、上記メモリチップに搭載される不揮発性メモリを制御するための制御信号は、制御用チップを介してメモリチップに入力されると共に、上記制御信号は制御用チップを介してメモリチップに入力された場合のみ、不揮発性メモリに対して正常な信号となる構成である。
【００７２】
それゆえ、上記半導体装置の不正な解析を試みようとする第三者が、該半導体素子を解体し、上記メモリチップを単体で手に入れた場合、上記メモリチップの信号入力用のパッド部に解析用の制御信号を入力しても、該制御信号は制御用チップを介してメモリチップに入力されないため、不揮発性メモリに対して正常な信号とならず、不揮発性メモリのセキュリティを向上させることができるといった効果を奏する。
【００７３】
また、上記半導体装置では、上記メモリチップは、不揮発性メモリに入力される複数の制御信号のうち、任意の制御信号に対してその極性を反転する第１のインバータ回路を備えており、上記制御用チップは、上記第１のインバータ回路にて極性が反転される制御信号と同一の制御信号に対してその極性を反転する第２のインバータ回路を備えている構成とすることができる。
【００７４】
それゆえ、単体のメモリチップに対しては、不揮発性メモリに対して仕様通りの極性の制御信号を入力しても、該制御信号は第１のインバータ回路のみを通過するため、一部の信号の極性が反転されて不揮発性メモリへ入力されることとなる。このため、上記第１のインバータ回路において、どの制御信号の極性が反転されるかを秘匿することにより、不揮発性メモリのセキュリティを向上させることができるといった効果を奏する。
【００７５】
また、上記半導体装置では、上記第１のインバータ回路は、メモリチップ中の他のロジック回路の中に混載されている構成とすることができる。
【００７６】
あるいは、上記半導体装置では、上記第１のインバータ回路は、最上層を遮蔽されている構成とすることができる。
【００７７】
それゆえ、上記半導体装置におけるセキュリティ向上の機能を担う第１のインバータ回路において、メモリチップにおけるどの部分が第１のインバータ回路であるのかの判断がつきにくくなる、あるいは、外部から第１のインバータ回路がどのような構成になっているのか見分けにくくなることにより、解析防止レベルの向上を図ることができるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、半導体装置の概略構成を示す断面図である。
【図２】上記半導体装置の概略構成を示す平面図である。
【図３】図１、２に示す半導体装置において、半導体素子チップに備えられるインバータ回路の構成の一例を示す回路図である。
【図４】本発明の他の実施形態を示すものであり、半導体装置の概略構成を示す断面図である。
【図５】従来の半導体装置の概略構成を示す断面図である。
【符号の説明】
１０・２０    半導体装置
１１・２６    パッケージ
１２・２１    チップ（メモリチップ）
１３・２２    チップ（制御用チップ）
１２ａ        第１のインバータ回路
１３ａ        第２のインバータ回路
【図１】
2004326975.tif 000003
【図２】
2004326975.tif 000004
【図３】
2004326975.tif 000005
【図４】
2004326975.tif 000006
【図５】
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