(57)【要約】【課題】所望のシリアル信号を情報処理装置に入力する際に、入力の手間を削減することができる信号生成装置、信号生成方法、および検査方法を提供する。【解決手段】それぞれ複数のビットデータで構成される複数の送信モジュール、並びに複数の送信モジュールの総数を示す総データを含むシリアル信号ｓ＿ｓｏｒｇとクロック信号ｃｋに基づいてクロック信号ｓ＿ｃｋを生成するＳＣＫ生成部３８と、シリアルデータｓ＿ｓｏｒｇと同じ複数のビットデータで構成されビットデータを情報処理装置が読み取り可能なように、シリアル信号ｓ＿ｓｏｒｇとクロック信号ｃｋに基づいて、クロック信号ｓ＿ｃｋと同期したシリアル信号ｓ＿ｓを生成するＳＤＩＮ生成部３７と、シリアル信号ｓ＿ｓｏｒｇに基づいてシリアル信号ｓ＿ｓ内に生じた送信モジュールの数をカウントし、カウント結果と総データに基づいてイネーブル信号を生成するＳＥＮ生成部３６とを設ける。【選択図】　図４
2004015270.tif 000002
【特許請求の範囲】
【請求項１】
複数のビットデータで構成された第１のシリアル信号を用いて、情報処理装置に出力する第２のシリアル信号を生成する信号生成装置であって、
前記第１のシリアル信号および第１のクロック信号に基づいて、第２のクロック信号を生成するクロック信号生成手段と、
前記第１のシリアル信号と同じ前記複数のビットデータで構成され、前記複数のビットデータを前記情報処理装置が読み取り可能なように、前記第１のシリアル信号および前記第１のクロック信号に基づいて、前記第２のクロック信号と同期した第２のシリアル信号を生成するシリアル信号生成手段とを有する
信号生成装置。
【請求項２】
前記クロック信号生成手段は、前記第２のシリアル信号のうち前記ビットデータを構成する部分を、前記情報処理装置が読み取り可能なように、前記第２のクロック信号を生成する
請求項１に記載の信号生成装置。
【請求項３】
前記第１のシリアル信号は、それぞれ複数の前記ビットデータで構成される複数の送信モジュール、並びに当該複数の送信モジュールの総数を示す総データを含み、
前記第１のシリアル信号に基づいて前記第２のシリアル信号内に生じた前記送信モジュールの数をカウントし、前記カウント結果および前記総データとに基づいて、イネーブル信号を生成するイネーブル信号生成手段を有する
請求項１に記載の信号生成装置。
【請求項４】
複数のビットデータで構成された第１のシリアル信号を用いて、情報処理装置に出力する第２のシリアル信号を生成する信号生成方法であって、
前記第１のシリアル信号および第１のクロック信号に基づいて第２のクロック信号を生成し、
前記第１のシリアル信号と同じ前記複数のビットデータで構成され、前記複数のビットデータを前記情報処理装置が読み取り可能なように、前記第１のシリアル信号および前記第１のクロック信号に基づいて、前記第２のクロック信号と同期した第２のシリアル信号を生成する
信号生成方法。
【請求項５】
前記第２のクロック信号を生成するとき、前記第２のシリアル信号のうち前記ビットデータを構成する部分を、前記情報処理装置が読み取り可能なように、前記第２のクロック信号を生成する
請求項４に記載の信号生成方法。
【請求項６】
前記第１のシリアル信号は、それぞれ複数の前記ビットデータで構成される複数の送信モジュール、並びに当該複数の送信モジュールの総数を示す総データを含み、
前記第１のシリアル信号に基づいて前記第２のシリアル信号内に生じた前記送信モジュールの数をカウントし、前記カウント結果および前記総データとに基づいて、イネーブル信号を生成する
請求項４に記載の信号生成方法。
【請求項７】
情報処理装置に所定の検査を行わせる検査方法であって、
前記情報処理装置に所定の検査を行わせるための複数のビットデータで構成される第１のシリアル信号を生成し、
前記第１のシリアル信号および第１のクロック信号に基づいて、第２のクロック信号を生成し、
前記第１のシリアル信号と同じ前記複数のビットデータで構成され、前記複数のビットデータを前記情報処理装置が読み取り可能なように、前記第１のシリアル信号および前記第１のクロック信号に基づいて、前記第２のクロック信号と同期した第２のシリアル信号を生成し、
前記生成された第２のクロック信号および前記第２のシリアル信号を前記情報処理装置に出力して前記情報処理装置に所定の検査を行わせる
検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば、第１のシリアル信号に基づいて、情報処理装置に出力する第２のシリアル信号を生成する信号生成装置、信号生成方法、および検査方法に関するものである。
【０００２】
【従来の技術】
従来、たとえば、シリアル信号に基づいて所定の検査を行う情報処理装置に、所定の検査を行わせるためのビットデータで構成されるシリアル信号を入力する場合には、所定のタイミングのクロック信号と、同じビットデータで構成され、当該クロック信号に同期したシリアル信号とを入力する必要がある。
【０００３】
【発明が解決しようとする課題】
従来、上述した場合には、所望のシリアル信号とクロック信号の位相を調整した入力時系列データを作成し、たとえば手動でパルスジェネレータ等を用いて、入力時系列データに応じたクロック信号およびそのクロック信号に同期した所望のシリアル信号を生成させて情報処理装置に入力させていた。
【０００４】
しかし、たとえばシリアル信号を変更する場合には、変更したシリアル信号およびクロック信号と、その位相を調整した入力時系列データを初めから作成し直して、手動でパルスジェネレータ等を操作なければならず、手間がかかるという問題点がある。
また、手動でパルスジェネレータ等を用いて、上述のシリアル信号およびクロック信号を生成しているので、時系列データを入力中にヒューマンエラーが発生する可能性が高いという問題点があった。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、所望のシリアル信号を情報処理装置に入力する際に、入力の手間を削減することができる信号生成装置、信号生成方法、および検査方法を提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、第１の発明の信号生成装置は、複数のビットデータで構成された第１のシリアル信号を用いて、情報処理装置に出力する第２のシリアル信号を生成する信号生成装置であって、前記第１のシリアル信号および第１のクロック信号に基づいて、第２のクロック信号を生成するクロック信号生成手段と、前記第１のシリアル信号と同じ前記複数のビットデータで構成され、前記複数のビットデータを前記情報処理装置が読み取り可能なように、前記第１のシリアル信号および前記第１のクロック信号に基づいて、前記第２のクロック信号と同期した第２のシリアル信号を生成するシリアル信号生成手段とを有する。
【０００７】
第１の発明の信号生成装置によれば、クロック信号生成手段では複数のビットデータで構成された第１のシリアル信号および第１のクロック信号に基づいて第２のクロック信号が生成され、シリアル信号生成手段では第１のシリアル信号と同じ複数のビットデータで構成され、複数のビットデータを情報処理装置が読み取り可能なように、第１のシリアル信号および第１のクロック信号に基づいて第２のクロック信号と同期した第２のシリアル信号が生成される。
【０００８】
好適には、前記クロック信号生成手段は、前記第２のシリアル信号のうち前記ビットデータを構成する部分を、前記情報処理装置が読み取り可能なように、前記第２のクロック信号を生成する。
【０００９】
また、好適には、前記第１のシリアル信号は、それぞれ複数の前記ビットデータで構成される複数の送信モジュール、並びに当該複数の送信モジュールの総数を示す総データを含み、前記第１のシリアル信号に基づいて前記第２のシリアル信号内に生じた前記送信モジュールの数をカウントし、前記カウント結果および前記総データとに基づいて、イネーブル信号を生成するイネーブル信号生成手段を有する。
【００１０】
さらに、前記目的を達成するために、第２の発明の信号生成方法は、複数のビットデータで構成された第１のシリアル信号を用いて、情報処理装置に出力する第２のシリアル信号を生成する信号生成方法であって、前記第１のシリアル信号および第１のクロック信号に基づいて第２のクロック信号を生成し、前記第１のシリアル信号と同じ前記複数のビットデータで構成され、前記複数のビットデータを前記情報処理装置が読み取り可能なように、前記第１のシリアル信号および前記第１のクロック信号に基づいて、前記第２のクロック信号と同期した第２のシリアル信号を生成する。
【００１１】
好適には、前記第２のクロック信号を生成するとき、前記第２のシリアル信号のうち前記ビットデータを構成する部分を、前記情報処理装置が読み取り可能なように、前記第２のクロック信号を生成する。
【００１２】
また、好適には、前記第１のシリアル信号は、それぞれ複数の前記ビットデータで構成される複数の送信モジュール、並びに当該複数の送信モジュールの総数を示す総データを含み、前記第１のシリアル信号に基づいて前記第２のシリアル信号内に生じた前記送信モジュールの数をカウントし、前記カウント結果および前記総データとに基づいて、イネーブル信号を生成する。
【００１３】
さらに、前記目的を達成するために、第３の発明の検査方法は、情報処理装置に所定の検査を行わせる検査方法であって、前記情報処理装置に所定の検査を行わせるための複数のビットデータで構成される第１のシリアル信号を生成し、前記第１のシリアル信号および第１のクロック信号に基づいて、第２のクロック信号を生成し、前記第１のシリアル信号と同じ前記複数のビットデータで構成され、前記複数のビットデータを前記情報処理装置が読み取り可能なように、前記第１のシリアル信号および前記第１のクロック信号に基づいて、前記第２のクロック信号と同期した第２のシリアル信号を生成し、前記生成された第２のクロック信号および前記第２のシリアル信号を前記情報処理装置に出力して前記情報処理装置に所定の検査を行わせる。
【００１４】
【発明の実施の形態】
図１は、本発明の一実施の形態に係る検査システムの全体構成を示す図である。
本実施の形態に係る検査システム１は、図１に示すように、コンピュータ（ＰＣ：Ｐｅｒｓｏｎａｌ　ｃｏｍｐｕｔｅｒ）２、および信号生成装置３を有する。
たとえば、ＰＣ２および信号生成装置３は、検査用の信号を生成し情報処理装置４に出力する。情報処理装置４は、その検査用の信号に基づいて所定の検査を行う。
【００１５】
具体的には、ＰＣ２は、情報処理装置４に所定の検査を行わせるための、それぞれ複数のビットデータで構成される複数の送信モジュール、並びに当該複数の送信モジュールの総数を示すそうデータを含むシリアル信号ｓ＿ｓｏｒｇを生成し、信号生成装置３に出力する。
【００１６】
信号生成装置３は、クロック信号生成部、シリアル信号生成部、およびイネーブル信号生成部を有する。
【００１７】
クロック生成部は、シリアル信号ｓ＿ｓｏｒｇおよびクロック信号ｃｋに基づいて、クロック信号ｓ＿ｃｋを生成する。
シリアル信号ｓ＿ｓｏｒｇは本発明にかかる第１のシリアル信号に相当し、クロック信号ｓ＿ｃｋは本発明にかかる第２のクロック信号に相当する。
【００１８】
シリアル信号生成部は、シリアル信号ｓ＿ｓｏｒｇと同じ複数のビットデータで構成され、複数のビットデータを情報処理装置４が読み取り可能なように、シリアル信号ｓ＿ｓｏｒｇおよびクロック信号ｃｋに基づいて、クロック信号ｓ＿ｃｋと同期したシリアル信号ｓ＿ｓを生成する。
シリアル信号ｓ＿ｓは、本発明に係る第２のシリアル信号に相当する。
【００１９】
イネーブル信号生成部は、シリアル信号ｓ＿ｓｏｒｇに基づいてシリアル信号ｓ＿ｓ内に生じた送信モジュールの数をカウントし、カウント結果および総データとに基づいて、イネーブル信号ｓ＿ｅｎを生成する。
イネーブル信号ｓ＿ｅｎは、本発明に係るイネーブル信号に相当する。
【００２０】
信号生成装置３は、生成したクロック信号ｓ＿ｃｋ、シリアル信号ｓ＿ｓ、イネーブル信号ｓ＿ｅｎを情報処理装置４に出力する。
情報処理装置４は、イネーブル信号ｓ＿ｅｎが所定のレベル、たとえばロウレベルの場合には、入力されるクロック信号ｓ＿ｃｋおよびシリアル信号ｓ＿ｓが有効であると判別し、クロック信号ｓ＿ｃｋおよびシリアル信号ｓ＿ｓに基づいて所定の検査を行う。また、イネーブル信号ｓ＿ｅｎが所定のレベル、たとえばハイレベルの場合には、入力される信号を無効であると判別する。
【００２１】
たとえば、情報処理装置４は、不図示のＣＣＤ（Ｃｈａｒｇｅ　ｃｏｕｐｌｅｄ　ｄｅｖｉｃｅ）に接続されたＣＣＤ−ＴＧ（Ｃｈａｒｇｅ　ｃｏｕｐｌｅｄ　ｄｅｖｉｃｅ−ｔｉｍｉｎｇ　ｇｅｎｅｒａｔｏｒ）４である。
【００２２】
以下、本発明に係る一実施の形態の検査システム１について詳細に説明する。ＰＣ２は、ＣＣＤを検査するための検査用のビットデータで構成されるシリアル信号ｓ＿ｓｏｒｇを生成し、信号生成装置３に出力する。
ＰＣ２は、たとえば一般的なパーソナルコンピュータであり、ＣＰＵ（Ｃｅｎｔｒａｌ　ｐｒｏｃｅｓｓｉｎｇ　ｕｎｉｔ）、入出力部、ＲＡＭ（Ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）、および記憶部等を有する。
【００２３】
図２（ａ）は、シリアル信号の一具体例を示す図であり、図２（ｂ）は、図１に示したコンピュータから出力されるシリアル信号の一具体例を示す図である。ＰＣ２は、たとえば記憶部に記憶された所定のプログラムに応じてＧＵＩ（Ｇｒａｐｈｉｃａｌ　ｕｓｅｒ　ｉｎｔｅｒｆａｃｅ）上でユーザの操作に基づいて、図２（ａ）に示すような検査用のビットデータを含むシリアルデータｓ＿ｓｕを生成する。
【００２４】
たとえば、ＰＣ２では、ユーザにより作成されるシリアルデータｓ＿ｓｕ毎にコメントを対応づけるテーブルを設け、そのテーブルに基づいて、どのシリアルデータｓ＿ｓｕがどんな検査を行うためのデータかを管理する。このようにすることで、シリアルデータｓ＿ｓｕの入力ミス等を抑えることができる。また、シリアルデータｓ＿ｓｕを簡単に入力することができる。
【００２５】
ＰＣ２は、図２（ａ）に示したデータｓ＿ｓｕに基づいて所定の変換処理を行い、たとえば図２（ｂ）に示すようにＲＳ２３２Ｃ規格に準拠したシリアル信号（データ）ｓ＿ｓｏｒｇを生成して出力する。
【００２６】
シリアル信号ｓ＿ｓｏｒｇは、それぞれ所定のビット数の複数の送信モジュール（キャラクタ）、たとえばｇｒｏｕｐＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆを有する。
ＰＣ２は、たとえば、シリアルデータｓ＿ｓｕを所定の大きさに分割し、分割したそれぞれに、極性がＬ（ロウレベル）およびビット幅が１ビットのスタートビット、並びに極性がＨ（ハイレベル）およびビット幅が２ビットのエンドビットを設け、複数の送信モジュール（キャラクタ）を生成する。
【００２７】
また、ＰＣ２は、生成した複数の送信モジュールに、複数の送信モジュール（キャラクタ）の総数（バイト単位）を示す総データを含むヘッダ部を設けて、シリアル信号（データ）ｓ＿ｓｏｒｇを生成する。
【００２８】
図３は、図１に示した検査システムのＰＣと信号生成装置と情報処理装置間で送受信される信号を説明するための図である。
具体的にはＰＣ２は、図３に示すように、情報処理装置（ＣＣＤ−ＴＧ）４に出力すべきシリアルデータｓ＿ｓｕの総データ量が３２ビットである場合には、シリアル信号ｓ＿ｓｏｒｇのヘッダ部として、送信総バイト数の４バイトを示す０００００１００ｂ（ここでは、送信総バイト数を格納するデータ幅を８ビットとしている）を含むデータに、上述と同様にスタートビット（１ビット）とストップビット（２ビット）を設け、ＬＳＢ（Ｌｅａｓｔ　ｓｉｇｎｉｆｉｃａｎｔ　ｂｉｔ）ファーストで、信号生成装置３に出力する。
【００２９】
ＰＣ２は、所望のシリアルデータｓ＿ｓｕを、所定のビット幅、たとえば８ビット幅に分割し、分割したそれぞれにスタートビット（１ビット）とストップビット（２ビット）を設け、ＬＳＢファーストで信号生成装置３に出力する。
すなわちＰＣ２は、１１ビット幅のキャラクタを５キャラクタ分（送信総バイト数１キャラクタ＋シリアルデータ（内容データ）４キャラクタ）、信号生成装置３へ出力する。
【００３０】
信号生成装置３は、ＰＣ２から出力されたシリアル信号ｓ＿ｓｏｒｇから、送信総バイト数を示す総データを含むヘッダ部と、スタートビット、およびストップビットを省いたシリアル信号ｓ＿ｓ、クロック信号ｓ＿ｃｋ、イネーブル信号ｓ＿ｅｎを生成し、情報処理装置４に出力する。
情報処理装置（ＣＣＤ−ＴＧ）４は、入力されたシリアル信号ｓ＿ｓ、クロック信号ｓ＿ｃｋ、およびイネーブル信号ｓ＿ｅｎに基づいて不図示のＣＣＤに対して所定の検査を行う。
【００３１】
図４は、図１に示した信号生成装置の全体構成の一具体例を示す図である。
信号生成装置３は、具体的には図４に示すように、分周器３１、エッジ（Ｅｄｇｅ）検出部３２、デクリメントカウンタ３３、１１進カウンタ３４、レジスタ３５、インバータ３５１、ＳＥＮ生成部３６、ＳＤＩＮ生成部３７、ＳＣＫ生成部３８、およびＳｔａｇｅブロック（ステージ）部３９を有する。
【００３２】
ＳＤＩＮ生成部３７、ステージ部３９、レジスタ３５、分周器３１、およびエッジ検出部３２は本発明に係るシリアル信号生成手段に相当する。
ＳＣＫ生成部３８、ステージ部３９、分周器３１、エッジ検出部３２、および１１進カウンタ３４は本発明に係るクロック生成手段に相当する。
ＳＥＮ生成部３６、ステージ部３９、デクリメントカウンタ３３、および１１進カウンタ３４は本発明に係るイネーブル信号生成手段に相当する。
【００３３】
分周器３１は、クロックＣＫから供給されるクロック信号ｃｋ（本発明に係る第１のクロック信号に相当する）を、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇ（第１のシリアル信号に相当する）の送信スピードに合わせるように分周してクロック信号ＭＣＫを生成する。
【００３４】
分周器３１は、たとえば、クロックＣＫから供給されるクロック周波数が５ＭＨｚ、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇの送信スピードが９６００ｂｐｓ（ｂｉｔ　ｐｅｒ　ｓｅｃｏｎｄ）の場合には、クロックＣＫのクロック信号を５２０分周し、約９６００ｂｐｓのクロック信号（メインクロック信号ＭＣＫとも言う）を生成する。
生成されたメインクロック信号ＭＣＫは、シリアル信号ｓ＿ｓｏｒｇ１ビット当たり１回だけ、エッジが立ち上がるまたは立ち下がる。
【００３５】
分周器３１は、エッジ検出部３２から出力されるリセット信号に基づいて、たとえばリセット処理等を行い、生成するメインクロック信号ＭＣＫの位相を補償する。
分周器３１は、生成したメインクロック信号ＭＣＫを、ＳＥＮ生成部３６、ＳＣＫ生成部３８、１１進カウンタ３４、およびインバータ３５１を介してレジスタ３５に出力する。
【００３６】
エッジ検出部３２は、クロックＣＫから供給されるクロック信号ｃｋを基準として動作し、ＰＣ２により入力されたシリアル信号ｓ＿ｓｏｒｇに含まれる１キャラクタ毎に含まれるスタートビットを検出した場合には、分周器３１にリセット信号を出力する。上述したように分周器３１では、エッジ検出部３２から出力される１キャラクタ毎のリセット信号に基づいて、メインクロック信号ＭＣＫと、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇの位相を補償する。
【００３７】
エッジ検出部３２は、クロックＣＫから供給されるクロック信号ｃｋを基準として、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇに含まれる、１キャラクタ毎のスタートビットを検出した場合には、検出信号をステージ部３９に出力する。
エッジ検出部３２は、具体的には後述するようにシリアル信号ｓ＿ｓｏｒｇの立ち下がりを検出して、ステージ部３９から出力されたデコード信号に基づいて１キャラクタ毎のスタートビットを検出する。
【００３８】
デクリメントカウンタ３３は、ＰＣ２から入力されるシリアル信号ｓ＿ｓｏｒｇ、１１進カウンタから入力される信号、ステージ部３９から入力されるデコード信号に応じて所定の処理を行い、処理結果をＳＥＮ生成部３６およびＳＣＫ生成部３８に出力する。
【００３９】
デクリメントカウンタ３３は、具体的には、ＰＣ２から通信されるシリアル信号ｓ＿ｓｏｒｇに含まれる、ヘッダ部である、初めの１キャラクタのデータ（送信データ長を示すデータ）をラッチする。
【００４０】
デクリメントカウンタ３３は、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇの１キャラクタの出力が終わる毎にラッチしている値をデクリメントする。
デクリメントカウンタ３３は、ラッチしている値が０となった場合には、シリアル信号ｓ＿ｓｏｒｇの送信完了を示す信号をＳＥＮ生成部３６およびステージ部３９に出力する。
【００４１】
１１進カウンタ３４は、分周器３１から出力されたメインクロック信号ＭＣＫに基づいて動作し、ステージ部３９から出力されたデコード信号に応じた処理を行い、処理結果をデクリメントカウンタ３３、レジスタ３５、ＳＥＮ生成部３６、およびＳＣＫ生成部３８に出力する。
【００４２】
１１進カウンタ３４は、シリアル信号ｓ＿ｓｏｒｇのビットデータが入力されている間のみメインクロック信号ＭＣＫの周期でカウントアップするカウンタである。
たとえば、１１進カウンタ３４は、送信モジュールの大きさが１１ビットの場合には、１１ビットをカウントする。これによりＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇに含まれるスタートビットデータ、シリアルデータ（送信内容のデータ）、およびストップビットデータを識別している。
【００４３】
レジスタ３５は、インバータ３５１を介して分周器３１から出力されたメインクロック信号ＭＣＫを基準として動作し、１１進カウンタ３４から入力された信号に基づいて所定の処理を行いＳＤＩＮ生成部３７に出力する。
【００４４】
具体的にはレジスタ３５は、ＳＤＩＮ生成部３７から出力されるシリアル信号ｓ＿ｓと、ＳＣＫ生成部３８から出力されるクロック信号ｓ＿ｃｋとの位相関係として、ＳＤＩＮ生成部３７から出力されるシリアル信号ｓ＿ｓ１ビットの真中（時間的に真中）にクロック信号ｓ＿ｃｋが立ち上がるように、１１進カウンタ３４の値をメインクロック信号ＭＣＫの逆エッジでたたき直し、半サイクル分、位相をずらす。これにより信号生成装置３から出力されるクロック信号ｓ＿ｃｋおよびシリアル信号ｓ＿ｓが、情報処理装置４により確実に読み取られる。
【００４５】
ＳＥＮ生成部３６は、情報処理装置（ＴＧ）４へ出力するイネーブル信号ｓ＿ｅｎを生成する。
ＳＥＮ生成部３６は、メインクロック信号ＭＣＫを基準として動作し、ステージ部３９から出力されるデコード信号、１１進カウンタ３４から出力される信号、およびデクリメントカウンタ３３から出力される信号に基づいて、シリアル信号ｓ＿ｓが情報処理装置４にとって有効か無効かを示すイネーブル信号ｓ＿ｅｎを出力する。
【００４６】
ＳＥＮ生成部３６は、メインクロック信号ＭＣＫで動作する。
ＳＥＮ生成部３６は、イネーブル信号ｓ＿ｅｎとして、たとえば図３に示すような信号を生成する。
【００４７】
イネーブル信号ｓ＿ｅｎが、図３に示すような信号のときは、ｓ＿ｓｏｒｇの送信データ長を示すデータのうち、最後のデータが送信された次のメインクロック信号ＭＣＫで、イネーブル信号ｓ＿ｅｎが立ち下がり、送信データのうち最後のデータが送信された次のメインクロック信号ＭＣＫで立ち上がる。
【００４８】
図５は、図４に示した信号生成装置から出力されるシリアル信号とクロック信号を説明するための図である。
【００４９】
ＳＤＩＮ生成部３７は、シリアル信号ｓ＿ｓｏｒｇと同じ複数のビットデータで構成され、複数のビットデータを情報処理装置４が読み取り可能なように、シリアル信号ｓ＿ｓｏｒｇおよびクロック信号ｃｋに基づいて、図５に示すようにクロック信号ｓ＿ｃｋと同期したシリアル信号ｓ＿ｓを生成する。
【００５０】
ＳＤＩＮ生成部３７は、具体的には、クロックＣＫから出力されるクロック信号ｃｋの発振周波数を基準として動作し、ステージ部３９から出力されるデコード信号、およびレジスタ３５から出力される信号に基づいて、ＰＣ２から出力されたシリアル信号ｓ＿ｓｏｒｇに応じたシリアル信号ｓ＿ｓを生成し、情報処理装置４に出力する。
【００５１】
ＳＤＩＮ生成部３７は、より具体的には、後述するように、ステージ部３９から出力されたデコード信号がＳＴＡＧＥ＝３を示すデータの場合、かつレジスタ３５でラッチされている値が、所定の範囲の値（ビットデータが存在する時の値）の場合に、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇを出力する。
【００５２】
ＳＣＫ生成部３８は、クロックＣＫから供給されるクロック信号ｃｋに基づいて動作し、ステージ部３９から入力されるデコード信号、および１１進カウンタ３４から出力される信号に基づいて、分周器３１から出力されるメインクロック信号ＭＣＫに応じたクロック信号ｓ＿ｃｋを出力する。
【００５３】
ＳＣＫ生成部３８は、具体的には、後述するようにステージ部３９から出力されたデコード信号がＳＴＡＧＥ＝３である場合、かつ１１進カウンタ３４から出力される値が、所定の範囲の値（シリアルデータが存在する時の値）の場合に、分周器３１により生成されたメインクロック信号ＭＣＫに応じたクロック信号ｓ＿ｃｋを情報処理装置４に出力する。
【００５４】
ステージ部３９は、ＰＣ２から送信されるシリアル信号ｓ＿ｓｏｒｇの通信状態を判別して、判別結果に応じたデコード信号を生成し、所定の構成要素に送信する。
【００５５】
ステージ部３９は、たとえばクロックＣＫから供給されるクロック信号ｃｋを基準として動作し、エッジ検出部３２、デクリメントカウンタ３３、１１進カウンタ３４、およびレジスタ３５から出力される信号に応じて、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇの通信状態を判別して、判別結果に応じたデコード信号を生成する。
【００５６】
ステージ部３９は、生成したデコード信号を判別結果に基づいて所定の構成要素、たとえばエッジ検出部３２、デクリメントカウンタ３３、１１進カウンタ３４、ＳＥＮ生成部３６、およびＳＤＩＮ生成部３７に出力する。
また、ステージ部３９は、生成したデコード信号を入力して所定のフィードバック処理をしてもよい。
【００５７】
ステージ部３９は、たとえば、ＰＣ２から送信されるシリアル信号ｓ＿ｓｏｒｇの通信状態を表１および図３に示すよう判別して分別し、分別に応じたデコード信号（ＳＴＡＧＥ＝０，１，２，３）を生成して所定の構成要素に出力する。
【００５８】
【表１】
ＳＴＡＧＥ＝０…通信待ち状態。
ＳＴＡＧＥ＝１…送信データ長（送信総バイト数）通信状態。
ＳＴＡＧＥ＝２…データ待ち状態（キャラクタとキャラクタとの間のデータ待ち状態）。
ＳＴＡＧＥ＝３…送信データ通信状態。
【００５９】
ステージ部３９は、たとえばシリアル信号ｓ＿ｓｏｒｇの通信状態がＳＴＡＧＥ＝０であると判別すると、エッジ検出部３２、およびデクリメントカウンタ３３に、ＳＴＡＧＥ＝０を示すデコード信号を出力する。
【００６０】
ステージ部３９は、通信状態がＳＴＡＧＥ＝１であると判別すると、１１進カウンタ３４、デクリメントカウンタ３３、およびＳＥＮ生成部３６に、ＳＴＡＧＥ＝１を示すデコード信号を出力する。
【００６１】
ステージ部３９は、通信状態がＳＴＡＧＥ＝２であると判別すると、エッジ検出部３２に、ＳＴＡＧＥ＝２を示すデコード信号を出力する。
ステージ部３９は、通信状態がＳＴＡＧＥ＝３であると判別すると、１１進カウンタ３４、およびＳＣＫ生成部３８に、ＳＴＡＧＥ＝３を示すデコード信号を出力する。
【００６２】
構成要素毎にまとめると、ステージ部３９は、エッジ検出部３２にＳＴＡＧＥ＝０，２を示すデコード信号を出力し、１１進カウンタ３４にＳＴＡＧＥ＝１，３を示すデコード信号を出力し、デクリメントカウンタ３３にＳＴＡＧＥ＝０，１を示すデコード信号を出力し、ＳＣＫ生成部３８にＳＴＡＧＥ＝３を示すデコード信号を出力し、ＳＥＮ生成部３６にＳＴＡＧＥ＝１を示すデコード信号を出力する。
【００６３】
図６は、図３に示した信号生成装置のステージ部の動作を説明するためのフローチャートである。ステージ部３９の動作を図３〜図６を参照しながら説明する。
【００６４】
ステージ部３９は、クロックＣＫから供給されるクロック信号ｃｋを基準として、エッジ検出部３２、デクリメントカウンタ３３、１１進カウンタ３４、およびレジスタ３５から出力される信号に応じて、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇの通信状態を判別する。
【００６５】
ステップＳＴ１において、ステージ部３９では、ＰＣ２との通信待ちの状態であるＳＴＡＧＥ＝０がセットされる。ステージ部３９では、ＳＴＡＧＥ＝０を示すデコード信号をエッジ検出部３２およびデクリメントカウンタ３３に出力する。
エッジ検出部３２では、ＳＴＡＧＥ＝０を示すデコード信号が入力されるとシリアル信号ｓ＿ｓｏｒｇを監視する。
デクリメントカウンタ３３では、ＳＴＡＧＥ＝０を示すデコード信号が入力されるとシリアル信号ｓ＿ｓｏｒｇを監視する。
【００６６】
ステップＳＴ２において、ステージ部３９では、シリアル信号ｓ＿ｓｏｒｇのヘッダ部のスタートビットが検出されたか否かが判別される。
具体的には、ステージ部３９では、エッジ検出部３２からエッジ検出信号が出力されたか否かによりスタートビットが検出されたか否かが判別される。ステージ部３９によりスタートビットが検出されたと判別されない場合には、ステップＳＴ１の処理に戻る。
一方、ステージ部３９によりスタートビットが検出されたと判別された場合には、ステップＳＴ３の処理に進む。
【００６７】
ステップＳＴ３において、ステージ部３９では、ＳＴＡＧＥ＝１が設定される。この状態は、図３に示すようにＰＣ２からヘッダ部（送信データ長を示すデータ）が送信されている状態である。
ステージ部３９では、ＳＴＡＧＥ＝１を示すデコード信号を１１進カウンタ３４、デクリメントカウンタ３３、およびＳＥＮ生成部３６に出力する。
【００６８】
１１進カウンタ３４では、ＳＴＡＧＥ＝１を示すデコード信号が入力されると、分周器３１から出力されるメインクロック信号ＭＣＫに基づいて１１ビットがカウントされる。
デクリメントカウンタ３３では、ＳＴＡＧＥ＝１を示すデコード信号が入力されると、ＰＣ２から出力されるシリアル信号ｓ＿ｓｏｒｇのヘッダ部（送信データ長を示すデータ）をラッチする。
【００６９】
ＳＥＮ生成部３６では、ＳＴＡＧＥ＝１を示すデコード信号が入力されると、シリアル信号ｓ＿ｓｏｒｇの送信データ長を示すデータのうち最後のデータが送信された次のメインクロック信号ＭＣＫでイネーブル信号ｓ＿ｅｎが立ち下がるように出力される。
【００７０】
そして、ステージ部３９では、ヘッダ部（送信データ長）の通信が終了したか否かが判別され（ＳＴ４）、ヘッダ部（送信データ長）の通信が終了していないと判別された場合には、ステップＳＴ３の処理に戻る。
一方、ステージ部３９において、ヘッダ部（送信データ長）の通信が終了したと判別された場合には、ステップＳＴ５の処理に進む。
たとえば、ステージ部３９では、シリアル信号ｓ＿ｓｏｒｇの通信開始後、エッジ検出部３２によりスタートビットの検出信号が入力され、１１進カウンタ３４により所定の送信モジュール単位（１１ビット）がカウントされると、ヘッダ部（送信データ長）の通信が終了したと判別される。
【００７１】
ステップＳＴ５において、ステージ部３９では、ＳＴＡＧＥ＝２が設定され、エッジ検出部３２にＳＴＡＧＥ＝２を示すデコード信号が出力される。
エッジ検出部３２では、ＳＴＡＧＥ＝２を示すデコード信号が入力されると、シリアル信号ｓ＿ｓｏｒｇを監視する。
【００７２】
ステップＳＴ６において、ステージ部３９では、次のキャラクタ（送信モジュール）のスタートビットが検出されたか否かが判別される。
具体的には、ステージ部３９では、１１進カウンタ３４により所定の送信モジュールの大きさ（たとえば１１ビット）がカウントされ、エッジ検出部３２によりエッジの検出信号が入力されると、次のキャラクタのスタートビットが検出されたと判別される。
【００７３】
ステージ部３９により、次のキャラクタのスタートビットが検出されないと判別された場合には、ステップＳＴ５の処理に戻る。
一方、ステージ部３９により、次のキャラクタのスタートビットが検出されたと判別された場合には、ステップＳＴ７の処理に進む。
【００７４】
ステップＳＴ７において、ステージ部３９では、ＳＴＡＧＥ＝３が設定される。この状態は、ＰＣ２からシリアル信号ｓ＿ｓｏｒｇとして、送信データ（内容データ）が送信される状態である。
ステージ部３９では、ＳＴＡＧＥ＝３が設定されると、１１進カウンタ３４およびＳＣＫ生成部３８に、ＳＴＡＧＥ＝３を示すデコード信号が出力される。
【００７５】
１１進カウンタ３４では、ＳＴＡＧＥ＝３を示すデコード信号が入力されると、分周器３１から出力されるメインクロック信号ＭＣＫに基づいて１１ビットがカウントされる。
ＳＣＫ生成部３８では、ＳＴＡＧＥ＝３を示すデコード信号が入力されると、１１進カウンタ３４でカウントされる値が、所定の範囲の値（具体的には、シリアルデータが存在する時の値）の場合にのみ、分周器３１から出力されるメインクロック信号ＭＣＫが、クロック信号ｓ＿ｃｋとして出力される。
【００７６】
ステップＳＴ８において、ステージ部３９では、最後の送信データか、かつ１キャラクタ送信終了か否かが判別される。
たとえば、具体的には、ステージ部３９では、１１進カウンタ３４により所定の送信モジュール単位（１１ビット）がカウントされ、デクリメントカウンタ３３により総バイト数がカウントされると、上述の条件が正である、つまり最後の送信データで、かつ１キャラクタ送信終了であると判別され、ステップＳＴ１の処理に戻る。上述の条件が偽である場合には、ステップＳＴ９の処理に進む。
【００７７】
ステップＳＴ９において、ステージ部３９では、１キャラクタ（送信モジュール単位）送信終了か否かが判別される。
たとえば、具体的には、ステージ部３９では、１１進カウンタ３４から出力される値に応じて送信モジュール単位（１１ビット）がカウントされたか否かが判別される。ステージ部３９により１キャラクタが送信終了されないと判別された場合には、ステップＳＴ７の処理に戻る。
一方、ステップＳＴ９の判別において、ステージ部３９により１キャラクタが送信終了されたと判別された場合には、ステップＳＴ５の処理に戻る。
【００７８】
上述した構成の検査システム１の動作を簡単に説明する。
ＰＣ２では、ユーザの操作に応じて、たとえば、情報処理装置（ＴＧ）４へ出力する所望のシリアルデータｓ＿ｓｕがＧＵＩ上で作成される。ＰＣ２では、シリアルデータｓ＿ｓｕに基づいて、上述した所定の処理が行われ、シリアル信号ｓ＿ｓｏｒｇが生成される。
【００７９】
信号生成装置３では、ＰＣ２から出力されたシリアル信号ｓ＿ｓｏｒｇが入力されると、上述したように、シリアル信号ｓ＿ｓｏｒｇおよびクロック信号ｃｋに基づいてクロック信号ｓ＿ｃｋを生成し、シリアル信号ｓ＿ｓｏｒｇと同じ複数のビットデータで構成され、複数のビットデータを情報処理装置４が読み取り可能なように、シリアル信号ｓ＿ｓｏｒｇおよびクロック信号ｃｋに基づいて、クロック信号ｓ＿ｃｋと同期したシリアル信号ｓ＿ｓを生成する。
【００８０】
また、信号生成装置３は、シリアル信号ｓ＿ｓｏｒｇに基づいてシリアル信号ｓ＿ｓ内に生じた送信モジュールの数をカウントし、カウント結果および総データとに基づいて、イネーブル信号ｓ＿ｅｎを生成する。
情報処理装置（ＴＧ）４では、イネーブル信号ｓ＿ｅｎがＬ（ロウレベル）の場合に、クロック信号ｓ＿ｃｋの立ち上がりで、シリアル信号ｓ＿ｓが取り込まれ、イネーブル信号ｓ＿ｅｎがＨ（ハイレベル）の場合には、シリアル信号ｓ＿ｓの取り込みが終了する。
【００８１】
そして、情報処理装置（ＣＣＤ−ＴＧ）４では、入力されたシリアル信号ｓ＿ｓに基づいて、所定の処理が行われる。たとえば、ＣＣＤ−ＴＧ４では、シリアル信号ｓ＿ｓに基づいて所定のモードが設定され、不図示のＣＣＤに所定の信号が出力されて所定の検査が行われる。
【００８２】
以上説明したように、所望の信号を情報処理装置４に入力する際に、信号生成装置３により、ＰＣ２から入力されたシリアル信号ｓ＿ｓｏｒｇに基づいて、シリアル信号ｓ＿ｓ、クロック信号ｓ＿ｃｋ、およびイネーブル信号ｓ＿ｅｎを入力することができるので、一般的に手動で入力するのに比べて、手間を削減することができる。
【００８３】
また、エッジ検出部３２により１キャラクタ毎に分周器３１をリセットさせ、分周器３１から出力されたメインクロック信号ＭＣＫの逆エッジで１１進カウンタ３４の値を補正しているので、シリアル信号ｓ＿ｓ、クロック信号ｓ＿ｃｋ、およびイネーブル信号ｓ＿ｅｎの位相を正確に補償することができる。
【００８４】
また、たとえばＰＣ２のＧＵＩ上でシリアルデータｓ＿ｓｕを作成するようにすることで、ＰＣ２ではシリアルデータｓ＿ｓｕに基づいて、シリアル信号ｓ＿ｓｏｒｇが信号生成装置３に出力され、信号生成装置３ではシリアル信号ｓ＿ｓｏｒｇに基づいて自動でシリアル信号ｓ＿ｓ、クロック信号ｓ＿ｃｋと、イネーブル信号ｓ＿ｅｎが位相が調整されて生成され、情報処理装置４に出力されるので、より簡単に検査用のデータを入力することができる。
【００８５】
また、上述したように、信号生成装置３では、所望のシリアル信号ｓ＿ｓｏｒｇに応じてシリアル信号ｓ＿ｓ、クロック信号ｓ＿ｃｋおよびイネーブル信号ｓ＿ｅｎが生成されるので、たとえば一般的に手動により入力するのに比べて、ヒューマンエラーの発生率を下げることができる。また、情報処理装置４の検査の効率を上げることができる。
【００８６】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
たとえば、実施の形態では、ステージ部３９では、検出されたシリアル信号ｓ＿ｓｏｒｇの通信状態に応じたデコード信号が、所定の構成要素に出力され、所定の構成要素では、デコード信号が入力されると所定の処理を行ったが、この形態に限られるものではない。
たとえば、ステージ部３９と所定の構成要素とを接続し、ステージ部３９は、シリアル信号ｓ＿ｓｏｒｇの通信状態に応じて、所定の構成要素がアクティブになるような信号を送信し、所定の構成要素では、その信号が受信されると所定の処理を行うようにしてもよい。
【００８７】
【発明の効果】
本発明によれば、所望のシリアル信号を情報処理装置に入力する際に、入力の手間を削減することができる信号生成装置、信号生成方法、および検査方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る検査システム１の一実施の形態の全体構成を示す図である。
【図２】（ａ）は検査用のシリアル信号の一具体例を示す図であり、（ｂ）は図１のコンピュータから出力されるシリアル信号の一具体例を示す図である。
【図３】図１に示した検査システムのＰＣと信号生成装置間と情報処理装置間で送受信される信号を説明するための図である。
【図４】図１に示した信号生成装置の全体構成の一具体例を示す図である。
【図５】図４に示した信号生成装置から出力されるシリアル信号とクロック信号を説明するための図である。
【図６】図３に示した信号生成装置のステージ部の動作を説明するためのフローチャートである。
【符号の説明】
１…検査システム、２…コンピュータ（ＰＣ）、３…信号生成装置、４…情報処理装置、３１…分周器、３２…エッジ検出部、３３…デクリメントカウンタ、３４…１１進カウンタ、３５…レジスタ、３６…ＳＥＮ生成部、３７…ＳＤＩＮ生成部、３８…ＳＣＫ生成部、３９…ステージ部、３５１…インバータ、ＣＫ…クロック、ｃｋ…クロック信号、ＭＣＫ…メインクロック信号、ｓ＿ｓｏｒｇ…シリアル信号、ｓ＿ｃｋ…クロック信号、ｓ＿ｓ…シリアル信号、ｓ＿ｅｎ…イネーブル信号。
【図１】
2004015270.tif 000003
【図２】
2004015270.tif 000004
【図３】
2004015270.tif 000005
【図４】
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【図５】
2004015270.tif 000007
【図６】
2004015270.tif 000008