(57)【要約】【課題】省面積化、高速化および低電力化を図ることが可能なメモリ装置を提供する。【解決手段】このメモリ装置は、ビット線（ＢＬ１〜ＢＬ３）と、ビット線（ＢＬ１〜ＢＬ３）に交差するように配置されたワード線（ＷＬ１〜ＷＬ３）と、ビット線（ＢＬ１〜ＢＬ３）とワード線（ＷＬ１〜ＷＬ３）とに接続され、ヒステリシスを有する記憶手段を含むメモリセル１とを備え、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧の種類が３種類になるように、記憶手段を含むメモリセル１のヒステリシスループの中心が０Ｖより所定の電位分（ｋ（Ｖ））ずれている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ビット線と、
前記ビット線に交差するように配置されたワード線と、
前記ビット線と前記ワード線とに接続され、ヒステリシスを有する記憶手段を含むメモリセルとを備え、
前記ビット線および前記ワード線に印加される電圧の種類が少なくとも３種類になるように、前記記憶手段を含むメモリセルのヒステリシスループの中心が０Ｖより所定の電位分ずれている、メモリ装置。
【請求項２】
前記記憶手段は、強誘電体膜を含み、
前記強誘電体膜を含むメモリセルは、前記ビット線と前記ワード線との間に配置されている、請求項１に記載のメモリ装置。
【請求項３】
前記記憶手段は、強誘電体膜を含み、
前記強誘電体膜を含むメモリセルは、電界効果トランジスタのゲート部分に設けられている、請求項１に記載のメモリ装置。
【請求項４】
前記メモリセルは、前記ヒステリシスを有する記憶手段に直列に接続されたダイオードを含む、請求項１〜３のいずれか１項に記載のメモリ装置。
【請求項５】
データの書き込み時および読み出し時に、非選択の前記メモリセルには、前記ダイオードのブレークダウン電圧の絶対値よりも小さい電圧が印加される、請求項４に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関する。
【０００２】
【従来の技術】
近年、不揮発性メモリの一つとして、強誘電体メモリが注目されている。この強誘電体メモリは、強誘電体の分極方向の変化による容量変化をメモリ素子として利用するメモリである。この強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるので、高速および低電圧というＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の利点と、不揮発性というフラッシュメモリの利点とを兼ね備えた理想のメモリとして脚光を浴びている。特に、単純マトリックス型の強誘電体メモリは、ＤＲＡＭのような選択トランジスタを持たないので、セル面積を非常に小さくすることが可能である。
【０００３】
図１１は、従来の単純マトリックス型の強誘電体メモリの電圧印加方式を説明するための回路図である。図１２は、図１１に示した単純マトリックス型の強誘電体メモリのメモリセルの構成を示した等価回路図である。図１３は、従来の強誘電体メモリに用いられるメモリセルのヒステリシスループを示した特性図である。
【０００４】
従来の単純マトリックス型の強誘電体メモリは、互いに直交するように配置されたビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）と、ビット線（ＢＬ１〜ＢＬ３）とワード線（ＷＬ１〜ＷＬ３）との交点にマトリックス状に配置されたヒステリシス特性を有する強誘電体キャパシタ１０２からなるメモリセル１０１とを備えている。また、ワード線（ＷＬ１〜ＷＬ３）とビット線（ＢＬ１〜ＢＬ３）とを介して、メモリセル１０１に所定の電位差を印加するための電源系（図示せず）と、その電源系により発生した電位を選択的にメモリセル１０１に伝えるシステム（図示せず）とが設けられている。
【０００５】
次に、従来の単純マトリックス型の強誘電体メモリの書き込み動作について説明する。
【０００６】
（書き込み動作）
まず、スタンバイ状態では、メモリセル１０１の両端は同一電位となっている。そして、従来の１／３Ｖｃｃ法では、選択されたメモリセル１０１（以下、選択セルという）にデータ「１」を書き込む場合には、図１１および図１３に示すように、ビット線ＢＬ２に、０Ｖの電圧を印加するとともに、ワード線ＷＬ２に、Ｖｃｃ＝３ｋの電圧を印加する。なお、１／３Ｖｃｃ＝ｋとする。そして、ビット線ＢＬ１およびＢＬ３に、２／３Ｖｃｃ＝２ｋの電圧を印加するとともに、ワード線ＷＬ１およびＷＬ３に、１／３Ｖｃｃ＝１ｋの電圧を印加する。この場合、選択セルの強誘電体キャパシタ１０２には、Ｖｃｃ＝３ｋの電圧が印加される。これにより、選択セルの分極状態は、図１３に示したＡ点に移る。その後、メモリセル１０１の両端を再び同一電位にすると、選択セルの分極状態は、図１３に示した「１」に遷移する。このようにして、選択セルにデータ「１」が書き込まれる。
【０００７】
一方、選択セルにデータ「０」を書き込む場合には、図１１および図１３に示すように、ビット線ＢＬ２に、Ｖｃｃ＝３ｋの電圧を印加するとともに、ワード線ＷＬ２に、０Ｖの電圧を印加する。そして、ビット線ＢＬ１およびＢＬ３に、１／３Ｖｃｃ＝１ｋの電圧を印加するとともに、ワード線ＷＬ１およびＷＬ３に、２／３Ｖｃｃ＝２ｋの電圧を印加する。この場合、選択セルの強誘電体キャパシタ１０２には、−Ｖｃｃ＝−３ｋの電圧が印加される。これにより、選択セルの分極状態は、図１３に示した点Ｂに移る。その後、メモリセル１０１の両端を再び同一電位にすると、選択セルの分極状態は、図１３に示した「０」に遷移する。このようにして、選択セルにデータ「０」が書き込まれる。
【０００８】
従来の１／３Ｖｃｃ法による単純マトリックス型の強誘電体メモリでは、非選択セルに印加される電位差を１／３Ｖｃｃに抑制することができるので、単純マトリックス型の強誘電体メモリにおいて、非選択セルの分極量の減少を抑制することができる。これにより、分極量の減少に起因して非選択セルのデータが消えるディスターブ現象を抑制することができる。
【０００９】
（読み出し動作）
選択セルに書き込まれたデータを読み出す場合、まず、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）の電位を０Ｖにプリチャージする。次に、選択セルに接続されたビット線ＢＬ２の電位を０Ｖのままフローティング状態にする。そして、選択セルに接続されたワード線ＷＬ２に、Ｖｃｃ＝３ｋの電圧を印加する。このとき、選択セルに接続されたビット線ＢＬ２の電位は、選択セルの容量とビット線ＢＬ２の寄生容量とによって容量分割された電位となる。また、選択セルの容量は、図１３に示すように、書き込まれたデータにより、Ｃ０またはＣ１と近似することができる。すなわち、データ「０」が書き込まれている時の選択セルの容量Ｃ０は、Ｃ０＝Ｑ／Ｖｃｃで示されるので、Ｃ０は、図１３に示した直線Ｌ０の傾きで表される。また、データ「１」が書き込まれている時の選択セルの容量Ｃ１の値も、同様に、図１３に示した直線Ｌ１の傾きで表される。この場合、図１３に示すように、Ｃ０の絶対値は、Ｃ１の絶対値よりも大きくなる。したがって、ビット線ＢＬ２の寄生容量をＣＢＬとした場合、読み出し時のビット線ＢＬ２の電位Ｖ０（Ｖ１）は、以下の式で示される。なお、Ｖ０は、選択セルにデータ「０」が保持されている場合のビット線ＢＬ２の電位であり、Ｖ１は、選択セルにデータ「１」が保持されている場合のビット線ＢＬ２の電位である。
【００１０】
Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×Ｖｃｃ
Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×Ｖｃｃ
このようなビット線電位Ｖ０とＶ１との電位差を、リードアンプ（図示せず）を用いて判別することにより、データが読み出される。なお、データの読み出し動作により、選択セルのデータは破壊されるので、読み出し後に、読み出しデータに応じた再書き込み動作（リストア）を行う必要がある。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の１／３Ｖｃｃ法では、非選択のメモリセル（以下、非選択セルという）に印加される電位差を１／３Ｖｃｃにするために、非選択ワード線および非選択ビット線に、１／３Ｖｃｃ＝ｋおよび２／３Ｖｃｃ＝２ｋの電圧を印加する必要がある。この場合、選択セルに「１」または「０」のデータを書き込む際に、Ｖｃｃ＝３ｋ、２／３Ｖｃｃ＝２ｋ、１／３Ｖｃｃ＝１ｋおよび０Ｖの４種類の電位を選択的に印加する必要がある。このため、上記した４種類の電位を生成する電源系が必要になる。また、この電源系により発生した４種類の電位を、選択的にビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に伝えるシステムが必要になる。このため、電源系と、その電源系により発生した電位を選択的にメモリセル１０１に伝えるシステムとが複雑化するという不都合があった。その結果、従来の単純マトリックス型の強誘電体メモリでは、省面積化、高速化および低電力化を図ることが困難であるという問題点があった。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、省面積化、高速化および低電力化を図ることが可能なメモリ装置を提供することである。
【００１３】
この発明のもう１つの目的は、上記のメモリ装置において、電源系と、その電源系により発生した電位を選択的にメモリセルに伝えるシステムとを簡素化することである。
【００１４】
この発明のさらにもう１つの目的は、従来の１／３Ｖｃｃ法と同様のディスターブ耐性を確保しながら、ビット線およびワード線に印加される電圧を３種類に減少させることである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１によるメモリ装置は、ビット線と、ビット線に交差するように配置されたワード線と、ビット線とワード線とに接続され、ヒステリシスを有する記憶手段を含むメモリセルとを備えている。そして、ビット線およびワード線に印加される電圧の種類が少なくとも３種類になるように、記憶手段を含むメモリセルのヒステリシスループの中心が０Ｖより所定の電位分ずれている。
【００１６】
請求項１では、上記のように、ビット線およびワード線に印加される電圧の種類が少なくとも３種類になるように、記憶手段を含むメモリセルのヒステリシスループの中心を０Ｖより所定の電位分ずらすことによって、１つのメモリセルに２つのデータを書き込み、読み出す場合には、電圧の種類を３種類にすることができるので、４種類の電圧が必要な従来の１／３Ｖｃｃ法に比べて、電源系と、その電源系により発生した電位を選択的にメモリセルに伝えるシステムとを簡素化することができる。その結果、メモリ装置の省面積化、高速化および低電力化を図ることができる。また、１つのメモリセルに３つ以上のデータを書き込み、読み出す多値メモリとして使用する場合には、電圧の種類は３種類よりも多くなるが、この場合にも、１／３Ｖｃｃ法と比べて電圧の種類を減らすことができる。
【００１７】
請求項２におけるメモリ装置は、請求項１の構成において、記憶手段は、強誘電体膜を含み、強誘電体膜を含むメモリセルは、ビット線とワード線との間に配置されている。このように構成すれば、容易に、省面積化、高速化および低電力化を図ることが可能な単純マトリクス型の強誘電体メモリを得ることができる。
【００１８】
請求項３におけるメモリ装置は、請求項１の構成において、記憶手段は、強誘電体膜を含み、強誘電体膜を含むメモリセルは、電界効果トランジスタのゲート部分に設けられている。このように構成すれば、容易に、省面積化、高速化および低電力化を図ることが可能なＦＥＴ型の強誘電体メモリを得ることができる。
【００１９】
請求項４におけるメモリ装置は、請求項１〜３のいずれかの構成において、メモリセルは、ヒステリシスを有する記憶手段に直列に接続されたダイオードを含む。このように構成すれば、容易に、記憶手段を含むメモリセルのヒステリシスループの中心を所定の電位分だけずらすことができる。
【００２０】
請求項５におけるメモリ装置は、請求項４の構成において、データの書き込み時および読み出し時に、非選択のメモリセルには、ダイオードのブレークダウン電圧の絶対値よりも小さい電圧が印加される。このように構成すれば、容易に、非選択のメモリセルにおけるディスターブの発生を抑制することができる。
【００２１】
なお、上記したメモリ装置において、好ましくは、記憶手段には、２種類のデータが記憶され、ビット線およびワード線に印加される電圧の種類が３種類になるように、記憶手段を含むメモリセルのヒステリシスループの中心が所定の電位分０Ｖよりずれている。このように構成すれば、容易に、２種類のデータが記憶されるメモリ装置において、４種類の電圧が必要な従来の１／３Ｖｃｃ法に比べて、電源系と、その電源系により発生した電位を選択的にメモリセルに伝えるシステムとを簡素化することができる。
【００２２】
また、上記したメモリ装置において、好ましくは、データの書き込み時に、０Ｖより所定の電位分ずれたヒステリシスループの中心から正負逆の実質的に同じ絶対値の電圧が、非選択セルに印加される。このように構成すれば、従来の１／３Ｖｃｃ法と同様のディスターブ耐性を確保することができる。
【００２３】
また、上記ダイオードを含む構成において、ダイオードの順方向のターンオン電圧の絶対値よりもブレークダウン電圧の絶対値の方が大きく、かつ、ブレークダウン電圧と順方向のターンオン電圧の絶対値との差の実質的に１／２の電圧分だけ、ヒステリシスループの中心が０Ｖよりずらされていてもよい。
【００２４】
上記したメモリ装置において、好ましくは、第１データの書き込み時に選択セルに印加される電位差の絶対値と、第２データの書き込み時に選択セルに印加される電位差の絶対値とが、約１：２になるように、ヒステリシスループの中心が０Ｖよりずらされている。このように構成すれば、容易に、２種類のデータが記憶される場合に、ビット線およびワード線に印加される電圧の種類を３種類にすることができる。
【００２５】
上記したメモリ装置において、好ましくは、記憶手段は、ビット線およびワード線に印加される電圧の種類が少なくとも３種類になるように、ヒステリシスループの中心が０Ｖより所定の電位分ずらされた強誘電体膜を含む。このような強誘電体膜を用いれば、ダイオードが不要になるので、メモリセル構造をより簡素化することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施形態および本発明の概念を図面に基づいて説明する。
【００２７】
図１は、本発明のメモリセルのヒステリシスを示した特性図である。図２は、図１に示したメモリセルを用いて作製された単純マトリックス型の強誘電体メモリの電圧印加方式を説明するための回路図である。図１および図２を参照して、まず、本発明の概念について説明する。
【００２８】
本発明では、図１に示すように、メモリセル１（図２参照）のヒステリシスループの中心を、縦軸Ｑと横軸Ｖとの交点（原点：０Ｖ）からｋ分だけ負の電位方向にずらしている。この場合、選択セルにデータ「１」を書き込むのに必要な電位差は、２ｋとなり、データ「０」を書き込むのに必要な電位差は、−４ｋとなる。すなわち、このメモリセル１では、データ「１」の書き込み時に選択セルに印加される電位差の絶対値と、データ「０」の書き込み時に選択セルに印加される電位差の絶対値との比が、１：２になるように、メモリセル１のヒステリシスループの中心がずらされている。したがって、図２に示すように、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧の種類は、０Ｖ、２ｋ、４ｋの３種類になる。たとえば、ｋ＝１／３Ｖｃｃとすると、印加される電圧の種類は、０Ｖ、２／３Ｖｃｃおよび４／３Ｖｃｃの３種類になる。
【００２９】
本発明では、上記したようなヒステリシス特性を有するメモリセル１を用いて、図２に示すような単純マトリックス型の強誘電体メモリが構成されている。具体的には、互いに直交するように配置されたビット線（ＢＬ１〜ＢＬ３）とワード線（ＷＬ１〜ＷＬ３）との交点にメモリセル１がマトリックス状に配置されている。また、ワード線（ＷＬ１〜ＷＬ３）とビット線（ＢＬ１〜ＢＬ３）とを介して、メモリセル１に所定の電位差を印加するための電源系（図示せず）と、その電源系により発生した電位を選択的にメモリセル１に伝えるシステム（図示せず）とが設けられている。
【００３０】
次に、上記した本発明による単純マトリックス型の強誘電体メモリの書き込み動作について説明する。なお、ここでは、ｋ＝１／３Ｖｃｃとして説明する。
【００３１】
まず、スタンバイ状態では、メモリセル１の両端は同一電位となっている。そして、選択セルにデータ「１」を書き込む場合には、図１および図２に示すように、ビット線ＢＬ２に、０Ｖの電圧を印加するとともに、ワード線ＷＬ２に、２ｋ＝２／３Ｖｃｃの電圧を印加する。そして、ビット線ＢＬ１およびＢＬ３に、２ｋ＝２／３Ｖｃｃの電圧を印加するとともに、ワード線ＷＬ１およびＷＬ３に、０Ｖの電圧を印加する。この場合、選択セルには、２ｋ＝２／３Ｖｃｃの電圧が印加される。これにより、選択セルの分極状態は、図１に示した点Ｃに移る。その後、メモリセル１の両端を再び同一電位にすると、選択セルの分極状態は、図１に示した「１」に遷移する。このようにして、選択セルに、データ「１」が書き込まれる。
【００３２】
一方、選択セルにデータ「０」を書き込む場合には、図１および図２に示すように、ビット線ＢＬ２に、４ｋ＝４／３Ｖｃｃの電圧を印加するとともに、ワード線ＷＬ２に、０Ｖの電圧を印加する。そして、ビット線ＢＬ１およびＢＬ３に、２ｋ＝２／３Ｖｃｃの電圧を印加するとともに、ワード線ＷＬ１およびＷＬ３に、２ｋ＝２／３Ｖｃｃの電圧を印加する。この場合、選択セルには、−４ｋ＝−４／３Ｖｃｃの電圧が印加される。これにより、選択セルの分極状態は、図１に示した点Ｄに移る。その後、メモリセル１の両端を再び同一電位にすると、選択セルの分極状態は、図１に示した「０」に遷移する。このようにして、選択セルにデータ「０」が書き込まれる。
【００３３】
本発明の単純マトリックス型の強誘電体メモリでは、上記したように、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧の種類が３種類になるように、メモリセル１のヒステリシスループの中心をｋ分ずらすことによって、４種類の電圧が必要な従来の１／３Ｖｃｃ法に比べて、電源系と、その電源系により発生した電位を選択的にメモリセル１に伝えるシステムとを簡素化することができる。その結果、メモリ装置の省面積化、高速化および低電力化を図ることができる。図１および図２に示した本発明の概念による単純マトリックス型の強誘電体メモリの場合、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に、４ｋ＝４／３Ｖｃｃ、２ｋ＝２／３Ｖｃｃまたは０Ｖの３種類の電位を選択的に印加することによって、選択セルに任意のデータを書き込むことができる。
【００３４】
また、本発明では、図２に示したように、非選択セルには、データ「１」の書き込みの場合には、０Ｖまたは−２ｋ（＝−２／３Ｖｃｃ）が印加され、データ「０」の書き込みの場合には、−２ｋ（＝−２／３Ｖｃｃ）または０Ｖが印加されるので、非選択セルにかかる電位差は、０Ｖもしくは−２ｋであり、これは、”ヒステリシスループの中心（−ｋ）からの差”という点で、それぞれ、従来の１／３Ｖｃｃ法で非選択セルにかかる図１３のｋ、−ｋに対応する。これにより、従来の１／３Ｖｃｃ法と同様のディスターブ耐性を確保することができる。その結果、従来の１／３Ｖｃｃ法と同様のディスターブ耐性を確保しながら、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧を３種類に減少させることができる。
【００３５】
次に、上記した本発明の概念を具体化した実施形態について説明する。
【００３６】
（第１実施形態）
図３は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの電圧印加方式を説明するための回路図である。図４は、図３に示した単純マトリックス型の強誘電体メモリのメモリセルを構成するツェナーダイオードのＩ−Ｖ（電流−電圧）静特性のシミュレーション波形を示した特性図である。図５は、図３に示した単純マトリックス型の強誘電体メモリのメモリセルを構成する強誘電体キャパシタのヒステリシスループのシミュレーション波形を示した特性図である。図６は、図３に示した単純マトリックス型の強誘電体メモリのメモリセルのヒステリシスループのシミュレーション波形を示した特性図である。
【００３７】
まず、図３を参照して、第１実施形態による単純マトリックス型の強誘電体メモリの構成について説明する。この第１実施形態では、図３に示すように、メモリセル１１は、ツェナーダイオード１２と強誘電体キャパシタ１３とによって構成されている。そして、ツェナーダイオード１２の一方端および強誘電体キャパシタ１３の一方端が、それぞれ、ワード線（ＷＬ１〜ＷＬ３）およびビット線（ＢＬ１〜ＢＬ３）に接続されている。また、ワード線（ＷＬ１〜ＷＬ３）とビット線（ＢＬ１〜ＢＬ３）とを介して、メモリセル１１に所定の電位差を印加するための電源系（図示せず）と、その電源系により発生した電位を選択的にメモリセル１１に伝えるシステム（図示せず）とが設けられている。なお、ツェナーダイオード１２は、本発明の「ダイオード」の一例であり、強誘電体キャパシタ１３は、本発明の「記憶手段」の一例である。
【００３８】
第１実施形態では、強誘電体キャパシタ１３に直列に接続されたツェナーダイオード１２の有する整流特性により、メモリセル１１のヒステリシスループの中心が負の電位方向にずらされている。すなわち、メモリセル１１を構成するツェナーダイオード１２の整流特性は、図４に示すように、順方向のターンオン電圧が０．７Ｖ、逆方向のブレークダウン電圧が−３．２Ｖである。また、メモリセル１１を構成する強誘電体キャパシタ１３は、図５に示すようなＱ−Ｖの原点に対して、ほぼ点対称、すなわち、Ｑ−Ｖの原点（（Ｑ，Ｖ）＝（０，０））を中心としたヒステリシスループを有している。すなわち、ヒステリシスループの点対称の中心点が、ヒステリシスループの中心である。このツェナーダイオード１２と強誘電体キャパシタ１３とを直列に接続することによって、図６に示すように、ツェナーダイオード１２の整流特性により、メモリセル１１のヒステリシスループの中心をずらすことができる。このようにして、データ「１」を書き込むのに要する電位差が２．５Ｖ、データ「０」を書き込むのに要する電位差が−５Ｖとなるヒステリシス特性を有するメモリセル１１を得ることができる。これにより、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧の種類は、０Ｖ、２．５Ｖおよび５Ｖの３種類になる。
【００３９】
次に、上記した第１実施形態による単純マトリックス型の強誘電体メモリの書き込み動作について説明する。
【００４０】
まず、スタンバイ状態では、メモリセル１１の両端は同一電位となっている。そして、選択セルにデータ「１」を書き込む場合には、図３に示すように、ビット線ＢＬ２に、０Ｖの電圧を印加するとともに、ワード線ＷＬ２に、２．５Ｖの電圧を印加する。そして、ビット線ＢＬ１およびＢＬ３に、２．５Ｖの電圧を印加するとともに、ワード線ＷＬ１およびＷＬ３に、０Ｖの電圧を印加する。この場合、選択セルには、２．５Ｖの電圧が印加される。これにより、選択セルの分極状態は、図６に示したＣ１点に移る。その後、メモリセル１１の両端を再び同一電位にすると、選択セルの分極状態は、図６に示した「１」に遷移する。これにより、選択セルにデータ「１」が書き込まれる。
【００４１】
一方、選択セルにデータ「０」を書き込む場合には、図３に示すように、ビット線ＢＬ２に、５Ｖの電圧を印加するとともに、ワード線ＷＬ２に、０Ｖの電圧を印加する。そして、ビット線ＢＬ１およびＢＬ３に、２．５Ｖの電圧を印加するとともに、ワード線ＷＬ１およびＷＬ３に、２．５Ｖの電圧を印加する。この場合、選択セルには、−５Ｖの電圧が印加される。これにより、選択セルの分極状態は、図６に示したＤ１点に移る。その後、メモリセル１１の両端を再び同一電位にすると、選択セルの分極状態は、図６に示した「０」に遷移する。これにより、選択セルに、データ「０」が書き込まれる。
【００４２】
第１実施形態による単純マトリックス型の強誘電体メモリでは、上記したように、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧の種類が３種類（０Ｖ、２．５Ｖ、５Ｖ）になるように、ツェナーダイオード１２を用いてメモリセル１１のヒステリシスループの中心をずらすことによって、４種類の電圧が必要な従来の１／３Ｖｃｃ法に比べて、電源系と、その電源系により発生した電位を選択的にメモリセル１１に伝えるシステムとを簡素化することができる。その結果、メモリ装置の省面積化、高速化および低電力化を図ることができる。
【００４３】
なお、読み出し動作としては、選択ビット線を０Ｖにプリチャージした後、フローティング状態にする。そして、選択ワード線に２．５Ｖを印加した状態で、選択ビット線の電位を検出することによって、データ「０」または「１」の判別を行う。
【００４４】
（第２実施形態）
図３に示した第１実施形態では、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧を０Ｖ、２．５Ｖ、５Ｖにすることによって非選択セルに０Ｖまたは２．５Ｖの電圧が印加されるようにしたが、この第２実施形態では、非選択セルに印加される電圧が、ツェナーダイオード１２の逆方向ブレークダウン電圧の絶対値（３．２Ｖ）よりも低い電圧になるような他の電圧をビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加する場合について説明する。以下、詳細に説明する。
【００４５】
たとえば、ビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧を、０Ｖ、Ｖｃｃ１、Ｖｃｃ２、選択セルを構成するツェナーダイオード１２の順方向のターンオン電圧の絶対値をＶａ、逆方向ブレークダウン電圧の絶対値をＶｂ、選択セルの強誘電体キャパシタ１３に印加される電圧の絶対値をＶｃとする。なお、Ｖｃは、データ「１」の書き込み時とデータ「０」の書き込み時とで同じとする。上記のように、第２実施形態では、図３に示した第１実施形態のビット線（ＢＬ１〜ＢＬ３）およびワード線（ＷＬ１〜ＷＬ３）に印加される電圧である２．５Ｖおよび５Ｖを、それぞれ、Ｖｃｃ１およびＶｃｃ２に変更している。
【００４６】
すなわち、この第２実施形態では、選択セルにデータ「１」を書き込む場合には、ビット線ＢＬ２に、０Ｖの電圧を印加するとともに、ワード線ＷＬ２に、Ｖｃｃ１の電圧を印加する。そして、非選択セルに接続されたビット線ＢＬ１およびＢＬ３に、Ｖｃｃ１の電圧を印加するとともに、ワード線ＷＬ１およびＷＬ３に、０Ｖの電圧を印加する。このように選択セルにデータ「１」を書き込む場合、選択セルに印加される電圧Ｖｃｃ１は、以下の式（１）で示される。また、このデータ「１」の書き込み時に、非選択セルに印加される電圧は、０Ｖまたは−Ｖｃｃ１である。
【００４７】
Ｖｃｃ１＝Ｖａ＋Ｖｃ・・・（１）
また、選択セルにデータ「０」を書き込む場合には、ビット線ＢＬ２に、Ｖｃｃ２の電圧を印加するとともに、ワード線ＷＬ２に、０Ｖの電圧を印加する。そして、非選択セルに接続されたビット線ＢＬ１およびＢＬ３に、Ｖｃｃ１の電圧を印加するとともに、ワード線ＷＬ１およびＷＬ３に、Ｖｃｃ１の電圧を印加する。このように選択セルにデータ「０」を書き込む場合、選択セルに印加される電圧Ｖｃｃ２は、以下の式（２）で示される。また、このデータ「０」の書き込み時に、非選択セルに印加される電圧は、０Ｖ、−Ｖｃｃ１または−（Ｖｃｃ２−Ｖｃｃ１）である。
【００４８】
Ｖｃｃ２＝Ｖｂ＋Ｖｃ・・・（２）
また、上記したように、データ「０」またはデータ「１」を書き込む際に、非選択セルに印加される電圧Ｖｄ１〜Ｖｄ３は以下の式（３）〜（５）で示される。
【００４９】
Ｖｄ１＝０Ｖ・・・（３）
Ｖｄ２＝−Ｖｃｃ１・・・（４）
Ｖｄ３＝−（Ｖｃｃ２−Ｖｃｃ１）・・・（５）
ここで、式（５）の非選択セルに印加される電圧Ｖｄ３の絶対値（Ｖｃｃ２−Ｖｃｃ１）は、上記した式（２）−式（１）から、以下の式（６）により示される。
【００５０】
Ｖｃｃ２−Ｖｃｃ１＝Ｖｂ−Ｖａ・・・（６）
上記式（６）を参照して、順方向のターンオン電圧Ｖａは０より大きいので、Ｖｂ−Ｖａ＜Ｖｂになる。これにより、非選択セルに印加される電圧Ｖｄ３の絶対値（Ｖｃｃ２−Ｖｃｃ１）は、ツェナーダイオード１２の逆方向ブレークダウン電圧Ｖｂよりも低くなる。
【００５１】
また、上記した式（４）に示した非選択セルに印加される電圧Ｖｄ２の絶対値Ｖｃｃ１が以下の式（７）を満たすように印加電圧を設定する。
【００５２】
Ｖｃｃ１＜Ｖｂ・・・（７）
このようにすれば、非選択セルに印加される電圧Ｖｄ１〜Ｖｄ３は、すべて、非選択セルを構成するツェナーダイオード１２の逆方向ブレークダウン電圧Ｖｂよりも低くなるので、非選択セルのツェナーダイオード１２はカットオフとなる。これにより、非選択セルのディスターブを抑制することができる。
【００５３】
また、上記式（１）を上記式（７）に代入することにより、以下の式（８）に示すように、非選択セルを構成する強誘電体キャパシタ１３に印加される電圧Ｖｃの条件を求めることができる。
【００５４】
Ｖｃ＜Ｖｂ−Ｖａ・・・（８）
なお、上記した第１実施形態では、Ｖａ＝０．７Ｖ、Ｖｂ＝３．２Ｖとし、Ｖｃｃ１＝１／２Ｖｃｃ２と設定することによって、上記式（６）より、Ｖｃｃ１＝２．５Ｖ、Ｖｃｃ２＝５Ｖ、Ｖｃ＝１．８Ｖとなる。この場合、上記したように、非選択セルのツェナーダイオード１２をカットオフするには、Ｖｃｃ１はＶｂ＝３．２Ｖよりも小さければよく、Ｖａ＝０．７Ｖとすると、上記式（１）より、Ｖｃは、２．５Ｖ未満であればよい。したがって、この第２実施形態では、Ｖａ＝０．７Ｖ、Ｖｂ＝３．２Ｖの特性を有するツェナーダイオードを用いて、Ｖｃｃ１＝２．７Ｖとした場合、Ｖｃｃ２＝５．２Ｖ、Ｖｃ＝２．０Ｖとなる。その際、非選択セルへの印加電圧は、上記した式（３）〜（５）より、０Ｖ、−２．５Ｖ、−２．７Ｖの３種類となるので、非選択セルのツェナーダイオードはカットオフとなる。なお、読み出し動作としては、データ読み出し時の、第１実施形態における選択ワード線ＷＬ２への印加電圧を、２．５ＶからＶｃｃ１に変更すればよい。
【００５５】
なお、選択セルの強誘電体キャパシタ１３に印加される電圧は、上記したように、データ「１」書き込み時と、データ「０」書き込み時とで、同じ大きさ（＝Ｖｃ）としている。これは、強誘電体キャパシタ１３単体での分極ヒステリシス特性の対称性を良くする上で望ましい。ただし、（Ｖｃｃ２−Ｖｃｃ１）およびＶｃｃ１がＶｂよりも小さく、かつ、ヒステリシス特性の対称性を極端に損なわない範囲内であれば、大きさが異なっても差し支えない。たとえば、Ｖａ＝０．７Ｖ、Ｖｂ＝３．２Ｖのツェナーダイオードを含むメモリセルに、データ「１」を書き込む際の選択セルの強誘電体キャパシタに印加される電圧の絶対値を２．１Ｖ、データ「０」を書き込む際の選択セルの強誘電体キャパシタに印加される電圧の絶対値を２．２Ｖとすると、Ｖｃｃ１＝２．８Ｖ、Ｖｃｃ２＝５．４Ｖとなる。この場合でも、非選択セルへの印加電圧は、０Ｖ、−２．６Ｖ、−２．８Ｖの３種類となるので、非選択セルのツェナーダイオードはカットオフとなる。
【００５６】
（第３実施形態）
図７は、本発明の第３実施形態で用いるＭＦＳＦＥＴ（Ｍｅｔａｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）型の強誘電体メモリのメモリセル構造を示した断面図である。図８は、図７に示したＭＦＳＦＥＴからなるメモリセルの等価回路図である。図９は、本発明の第３実施形態によるＭＦＳＦＥＴとツェナーダイオードとからなるメモリセルの等価回路図である。図１０は、図９に示したメモリセルを含むＦＥＴ型の強誘電体メモリの電圧印加方式を説明するための回路図である。
【００５７】
まず、図７および図８に示したメモリセル２２を構成するＭＦＳＦＥＴ２１では、ｐ型半導体基板２３の表面に所定の間隔を隔ててｎ型不純物領域２４および２５が形成されている。また、ｎ型不純物領域２４および２５間に位置するチャネル領域上には、強誘電体膜２６を介して、ゲート電極２７が形成されている。また、ゲート電極２７は、ワード線ＷＬに接続されており、ｎ型不純物領域２４は、ビット線ＢＬに接続されている。また、ｎ型不純物領域２５は、ソース線ＳＬに接続されている。また、ｐ型半導体基板２３もビット線ＢＬに接続されている。
【００５８】
ここで、第３実施形態によるＦＥＴ型の強誘電体メモリでは、図９に示すように、上記したＭＦＳＦＥＴ２１と、ツェナーダイオード２８とを直列に接続することによって、メモリセル２９が構成されている。この第３実施形態では、第１実施形態と同様、ビット線（ＢＬ１およびＢＬ２）およびワード線（ＷＬ１およびＷＬ２）に印加される電圧の種類が３種類になるように、ツェナーダイオード２８の整流特性により、メモリセル２９のヒステリシスループが負の電位方向にずらされている。このメモリセル２９では、データ「１」を書き込むために必要な電位差が２．５Ｖ、データ「０」を書き込むために必要な電位差が−５Ｖになるように、ツェナーダイオード２８とＭＦＳＦＥＴ２１とを構成している。
【００５９】
また、この第３実施形態によるメモリセル２９では、データ「１」を書き込むのに要する電位差の絶対値（２．５Ｖ）と、データ「０」を書き込むのに要する電位差の絶対値（５Ｖ）との比が、１：２になるように、メモリセル２９のヒステリシスループの中心がずらされている。
【００６０】
また、第３実施形態によるＦＥＴ型の強誘電体メモリでは、図１０に示すように、メモリセル２９を構成するツェナーダイオード２８の一方端子３０とワード線（ＷＬ１およびＷＬ２）とが接続されており、メモリセル２９を構成するＭＦＳＦＥＴ２１のｎ型不純物領域２５とソース線（ＳＬ１およびＳＬ２）とが接続されている。また、ＭＦＳＦＥＴ２１のｐ型半導体基板２３およびｎ型不純物領域２４と、ビット線（ＢＬ１およびＢＬ２）とが接続されている。
【００６１】
次に、上記した第３実施形態によるＦＥＴ型の強誘電体メモリの書き込み動作について説明する。なお、読み出し用のソース線ＳＬ１およびＳＬ２では、書き込み時に印加される電位は常に０Ｖである。
【００６２】
第３実施形態によるＦＥＴ型の強誘電体メモリでは、選択セルにデータ「１」を書き込む場合には、図１０に示すように、ビット線ＢＬ１に、０Ｖの電圧を印加するとともに、ワード線ＷＬ１に、２．５Ｖの電圧を印加する。そして、ビット線ＢＬ２に、２．５Ｖの電圧を印加するとともに、ワード線ＷＬ２に、０Ｖの電圧を印加する。この場合、選択セルには、２．５Ｖの電圧が印加される。これにより、選択セルにデータ「１」が書き込まれる。
【００６３】
一方、選択セルにデータ「０」を書き込む場合には、図１０に示すように、ビット線ＢＬ１に、５Ｖの電圧を印加するとともに、ワード線ＷＬ１に、０Ｖの電圧を印加する。そして、ビット線ＢＬ２に、２．５Ｖの電圧を印加するとともに、ワード線ＷＬ２に、２．５Ｖの電圧を印加する。この場合、選択セルには、−５Ｖの電圧が印加される。これにより、選択セルにデータ「０」が書き込まれる。
【００６４】
なお、読み出し動作としては、強誘電体膜２６（図７参照）の分極方向の変化によってメモリセルトランジスタのしきい値電圧が変化するので、このしきい値電圧の変化に基づいてデータ「１」または「０」の判別を行う。
【００６５】
第３実施形態によるＦＥＴ型の強誘電体メモリでは、上記したように、ビット線（ＢＬ１およびＢＬ２）およびワード線（ＷＬ１およびＷＬ２）に印加される電圧の種類が３種類（０Ｖ、２．５Ｖ、５Ｖ）になるように、ツェナーダイオード２８を用いてメモリセル２９のヒステリシスループの中心をずらすことによって、４種類の電圧が必要な従来の１／３Ｖｃｃ法に比べて、電源系と、その電源系により発生した電位を選択的にメモリセル２９に伝えるシステムとを簡素化することができる。その結果、メモリ装置の省面積化、高速化および低電力化を図ることができる。
【００６６】
また、第３実施形態によるＦＥＴ型の強誘電体メモリでは、上記したように、ＭＦＳＦＥＴ２１と、ツェナーダイオード２８とを直列に接続することによりメモリセル２９を構成することによって、容易に、メモリセル２９のヒステリシスループの中心をずらすことができる。
【００６７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６８】
たとえば、上記実施形態では、ヒステリシス特性を有する材料として強誘電体を用いたが、本発明はこれに限らず、ヒステリシス特性を有する材料であれば他の材料を用いてもよい。
【００６９】
また、上記実施形態では、強誘電体膜を含む記憶手段とツェナーダイオードとを直列に接続することにより、メモリセルのヒステリシスループの中心を０Ｖよりずらしたが、本発明はこれに限らず、他の方法を用いてメモリセルのヒステリシスループの中心を０Ｖよりずらしてもよい。
【００７０】
また、上記実施形態では、メモリセルのヒステリシスループの中心を０Ｖよりずらすのにツェナーダイオードを用いたが、本発明はこれに限らず、他の種類のダイオードを用いてもよい。
【００７１】
また、上記実施形態では、ツェナーダイオードの整流特性により、メモリセルのヒステリシスループの中心を０Ｖよりずらしたが、本発明はこれに限らず、ヒステリシスループの中心が、もともと０Ｖよりずれている材料を含む記憶手段を用いてもよい。このような材料は、たとえば、応用物理  第６７巻  第１１号（１９９８）ＰＰ１２８６−１２８９に開示されている。この文献には、ＳｒＴｉＯ２（１００）単結晶基板上に、マグネトロンスパッタリング法を用いて、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）膜をエピタキシャル成長させることにより、ヒステリシスループの中心がずれているＢＳＴ膜を得ることができることが示されている。このような材料からなる強誘電体膜を用いれば、ツェナーダイオードが不要になるので、メモリセル構造をより簡素化することができる。
【００７２】
また、上記実施形態では、データ「１」の書き込み時に選択セルに印加される電位差の絶対値と、データ「０」の書き込み時に選択セルに印加される電位差の絶対値との比が、１：２になるように、メモリセルのヒステリシスループの中心を０Ｖよりずらしたが、本発明はこれに限らず、ビット線およびワード線に印加される電圧の種類が３種類になるようにヒステリシスループの中心が０Ｖより所定の電位分ずらされているメモリセルであればよい。
【００７３】
また、上記実施形態では、１つのメモリセルに２つのデータを書き込み、読み出す場合に本発明を適用した例を示したが、本発明はこれに限らず、１つのメモリセルに３つ以上のデータを書き込み、読み出す多値メモリにも適用可能である。この場合には、ビット線およびワード線に印加される電圧の種類が３種類よりも多くなるが、従来の１／３Ｖｃｃ法を多値メモリに適用する場合と比較すると、電圧の種類の数を減少させることができる。
【００７４】
また、上記実施形態では、記憶手段としての強誘電体膜を含む強誘電体メモリについて説明したが、本発明はこれに限らず、ビット線とワード線との間に記憶手段が接続されるメモリであれば、他のメモリであってもよい。たとえば、記憶手段が抵抗素子により形成されるメモリについても同様に適用可能である。
【００７５】
【発明の効果】
以上のように、本発明によれば、電源系と、その電源系により発生した電位を選択的にメモリセルに伝えるシステムとを簡素化することができるので、省面積化、高速化および低電力化を図ることが可能なメモリ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明のメモリセルのヒステリシスループを示した特性図である。
【図２】図１に示したメモリセルを用いて作製された単純マトリックス型の強誘電体メモリの電圧印加方式を説明するための回路図である。
【図３】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの電圧印加方式を説明するための回路図である。
【図４】図３に示した単純マトリックス型の強誘電体メモリのメモリセルを構成するツェナーダイオードのＩ−Ｖ（電流−電圧）静特性のシミュレーション波形を示した特性図である。
【図５】図３に示した単純マトリックス型の強誘電体メモリのメモリセルを構成する強誘電体キャパシタのヒステリシスループのシミュレーション波形を示した特性図である。
【図６】図３に示した単純マトリックス型の強誘電体メモリのメモリセルのヒステリシスループのシミュレーション波形を示した特性図である。
【図７】本発明の第３実施形態に用いるＭＦＳＦＥＴ型の強誘電体メモリのメモリセル構造を示した断面図である。
【図８】図７に示したＭＦＳＦＥＴからなるメモリセルの等価回路図である。
【図９】本発明の第３実施形態によるＭＦＳＦＥＴとツェナーダイオードとからなるメモリセルの等価回路図である。
【図１０】図９に示したメモリセルを含むＦＥＴ型の強誘電体メモリの電圧印加方式を説明するための回路図である。
【図１１】従来の単純マトリックス型の強誘電体メモリの電圧印加方式を説明するための回路図である。
【図１２】図１１に示した単純マトリックス型の強誘電体メモリのメモリセルの構成を示した等価回路図である。
【図１３】従来の強誘電体メモリに用いられるメモリセルのヒステリシスループを示した特性図である。
【符号の説明】
１、１１、２９  メモリセル
１３  強誘電体キャパシタ（記憶手段）
２１  ＭＦＳＦＥＴ
１２、２８  ツェナーダイオード（ダイオード）
ＢＬ１、ＢＬ２、ＢＬ３  ビット線
ＷＬ１、ＷＬ２、ＷＬ３  ワード線
【図１】
2004319055.tif 000003
【図２】
2004319055.tif 000004
【図３】
2004319055.tif 000005
【図４】
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【図５】
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【図６】
2004319055.tif 000008
【図７】
2004319055.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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