(57)【要約】【課題】成膜時の水素の放出を低減するとともに、シリコン窒化膜と同等以上のエッチング耐性を有するサイドウォール又はエッチストップ膜を形成する。【解決手段】ＭＯＳ型ＦＥＴを形成するに際し、プラズマＣＶＤ法により形成されるサイドウォール又はエッチストップ膜をシリコン炭化膜にする。シリコン炭化膜を形成することにより、シリコン窒化膜に比べて成膜時の水素放出量を低減することができる。従って、ＭＯＳ型ＦＥＴの電気的な特性劣化を抑制することができる。さらに、エッチング耐性もシリコン窒化膜と同等以上であることから、素子分離領域を形成されるエッチストップ膜により素子間の絶縁性を確保することができる。【選択図】図７
2004014836.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体層に形成され、ソース・ドレイン領域とされる一対の逆導電型の半導体層とからなる絶縁ゲート型電界効果トランジスタを有し、
前記ゲート絶縁膜の周縁に形成されるサイドウォールが、シリコン炭化膜であること
を特徴とする半導体装置。
【請求項２】
前記シリコン炭化膜は、プラズマＣＶＤ法により形成されること
を特徴とする請求項１記載の半導体装置。
【請求項３】
前記一導電型の半導体層は、基板にイオンが注入されて形成されるウェル領域であること
を特徴とする請求項１記載の半導体装置。
【請求項４】
前記基板は、シリコン基板であること
を特徴とする請求項３記載の半導体装置。
【請求項５】
前記ゲート絶縁膜は、シリコン酸化膜であること
を特徴とする請求項１記載の半導体装置。
【請求項６】
前記ゲート電極は、ポリシリコン膜であること
を特徴とする請求項１記載の半導体装置。
【請求項７】
前記ポリシリコン膜の上面に低抵抗層が形成されること
を特徴とする請求項６記載の半導体装置。
【請求項８】
前記低抵抗層は、前記ポリシリコン膜にコバルトを注入して形成されるコバルトシリサイド層であること
を特徴とする請求項７記載の半導体装置。
【請求項９】
前記逆導電型の半導体層の表層に低抵抗層を形成すること
を特徴とする請求項１記載の半導体装置。
【請求項１０】
前記低抵抗層は、前記逆導電型の半導体層にコバルトを注入して形成されるコバルトシリサイド層であること
を特徴とする請求項９記載の半導体装置。
【請求項１１】
一導電型の半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体層に形成され、ソース・ドレイン領域とされる一対の逆導電型の半導体層とからなる絶縁ゲート型電界効果トランジスタを有し、
前記一導電型の半導体層に形成された複数の絶縁ゲート型電界効果トランジスタの間を分離する素子分離領域に形成されるエッチストップ膜が、シリコン炭化膜であること
を特徴とする半導体装置。
【請求項１２】
前記シリコン炭化膜は、プラズマＣＶＤ法により形成されること
を特徴とする請求項１１記載の半導体装置。
【請求項１３】
一導電型の半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層にソース・ドレイン領域とされる一対の逆導電型の半導体層を形成する工程と、
前記ゲート絶縁膜の周縁にシリコン炭化膜を形成する工程とを有し、
これら一連の工程により絶縁ゲート型電界効果トランジスタを形成すること
を特徴とする半導体装置の製造方法。
【請求項１４】
一導電型の半導体層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体層にソース・ドレイン領域とされる一対の逆導電型の半導体層を形成する工程とからなる一連の工程により絶縁ゲート型電界効果トランジスタを形成し、
前記一導電型の半導体層に形成された複数の絶縁ゲート型電界効果トランジスタを分離する素子分離領域にシリコン炭化膜を形成すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁型電界効果トランジスタが形成された半導体装置及び半導体装置の製造方法に関する。さらに詳しくは、ゲート絶縁型電界効果トランジスタの電気的な特性の劣化を低減することが可能である半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ゲート絶縁型電界効果トランジスタが形成さえた半導体装置の製造プロセスにおいては、一般に、ウェル領域の形成、素子間分離領域の形成、チャネル領域の形成、ゲートの形成、ソース・ドレイン領域の形成、配線の形成及び保護膜の形成が行われる。例えば、図１４に示すようなＭＯＳ型ＦＥＴを形成するに際しては、ゲート電極４３及びゲート絶縁膜４２を保護するサイドウォール４５、又はＭＯＳ型ＦＥＴの表面及び素子分離領域４１を保護するエッチストップ膜４８として、シリコン窒化膜をＣＶＤ法によって形成する。サイドウォール４５又はエッチストップ膜４８を形成するに際しては、既に形成されているエクステンション領域４４やソース・ドレイン領域４６を高温にさらすことにより拡散させないことが重要となる。よって、減圧ＣＶＤ法よりも比較的低い温度である４００℃程度で良質なシリコン窒化膜を形成することができるプラズマＣＶＤ法により、サイドウォール４５又はエッチストップ膜４８が形成される。
【０００３】
【発明が解決しようとする課題】
ところで、プラズマＣＶＤ法で成膜したシリコン窒化膜は、成膜時に大量の水素を放出することが知られている。プラズマＣＶＤ法で成膜されたシリコン窒化膜から放出された水素の一部は、後工程の熱処理によりゲート絶縁膜４２まで拡散し、ＭＯＳ型ＦＥＴのホットキャリア耐性や負バイアス・温度不安定性等の電気的な特性劣化を引き起こすことが考えられる。従って、サイドウォール４５又はエッチストップ膜４８を形成するに際して、水素の放出量を低減することが重要となる。また、シリコン基板上に形成されたＭＯＳ型ＦＥＴの上側に、さらにＭＯＳ型ＦＥＴ及び配線層などが形成された多層構造を有する半導体装置を形成するに際しては、再度これら多層構造を構成する絶縁膜等をエッチングする工程が必要となる場合もあり、シリコン窒化膜と同等以上のエッチング耐性を有するエッチストップ膜によりＭＯＳ型ＦＥＴ本体及び素子分離領域がエッチングされないように保護することも重要となる。
【０００４】
よって、本発明は、上記問題に鑑み、成膜時の水素の放出を低減することができるサイドウォールが形成された半導体装置及び半導体装置の製造方法を提供することを目的とする。また、成膜時の水素の放出を低減することができるとともに、シリコン窒化膜と同等以上のエッチング耐性を有するエッチストップ膜が形成された半導体装置及び半導体装置の製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の半導体装置は、一導電型の半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体層に形成され、ソース・ドレイン領域とされる一対の逆導電型の半導体層とからなる絶縁ゲート型電界効果トランジスタを有し、前記ゲート絶縁膜の周縁に形成されるサイドウォールが、シリコン炭化膜であることを特徴とする。ゲート絶縁膜を保護するサイドウォールをシリコン炭化膜とすることにより、成膜時の水素の拡散を低減することができ、後工程における電気的な特性劣化を低減することができる。
【０００６】
また、本発明の半導体装置は、一導電型の半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極と、前記半導体層に形成され、ソース・ドレイン領域とされる一対の逆導電型の半導体層とからなる絶縁ゲート型電界効果トランジスタを有し、前記一導電型の半導体層に形成された複数の絶縁ゲート型電界効果トランジスタの間を分離する素子分離領域に形成されるエッチストップ膜が、シリコン炭化膜であることを特徴とする。ゲート絶縁膜を含むＭＯＳ型ＦＥＴ本体及び素子分離領域を覆うエッチングストッパ膜としてシリコン炭化膜を形成することにより、半導体装置の製造プロセスにおけるエッチング工程において素子分離領域がエッチングされることを抑制することができ、素子間の絶縁性を確保することが可能となる。
【０００７】
また、本発明の半導体装置の製造方法は、一導電型の半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体層にソース・ドレイン領域とされる一対の逆導電型の半導体層を形成する工程と、前記ゲート絶縁膜の周縁にシリコン炭化膜を形成する工程とを有し、これら一連の工程により絶縁ゲート型電界効果トランジスタを形成することを特徴とする。ゲート絶縁膜の周縁に形成されるサイドウォールをプラズマＣＶＤ法により形成されたシリコン炭化膜とすることで、ＭＯＳ型ＦＥＴのホットキャリア耐性や負バイアス・温度不安定性等の電気的な特性劣化が低減された半導体装置を製造することができる。
【０００８】
さらに、本発明の半導体装置の製造方法は、一導電型の半導体層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体層にソース・ドレイン領域とされる一対の逆導電型の半導体層を形成する工程とからなる一連の工程により絶縁ゲート型電界効果トランジスタを形成し、前記一導電型の半導体層に形成された複数の絶縁ゲート型電界効果トランジスタを分離する素子分離領域にシリコン炭化膜を形成することを特徴とする。素子分離領域を保護するエッチストップ膜としてシリコン炭化膜を形成することにより、成膜時の水素放出量を低減することができるとともに、基板に形成された複数のＭＯＳ型ＦＥＴの素子分離領域がエッチングされることなく半導体装置を製造することができる。
【０００９】
【発明の実施の形態】
以下、図面を参照しながら本発明の半導体装置及び半導体装置の製造方法について説明する。先ず、一例として、シリコン炭化膜をエッチストップ膜とするＰチャネルＭＯＳ型ＦＥＴが形成される半導体装置の製造方法について、図１乃至図７を参照しながら詳細に説明する。
【００１０】
まず、図１に示すように、Ｐ型のシリコン基板１０に素子分離領域１１を形成した後、イオン注入法によりＮ型のウェル領域１９を形成する。イオンを注入するに際しては、半導体装置の製造工程で行われる一般に行われるイオン注入方法によりイオンを注入することができ、例えば高エネルギーイオン注入装置、中電流イオン注入装置、大電流イオン注入装置、高濃度酸素イオン注入装置、低エネルギーイオン注入装置などにより所要のイオン注入領域を形成することができる。本例では、例えば、中電流イオン注入装置又は大電流イオン注入装置により、６００ｋｅＶのビームエネルギーとされた燐（Ｐ）イオンを打ち込み、シリコン基板１０にＮ型のウェル領域１９を形成する。このとき、Ｐイオンのドーズ量は３×１０１３／ｃｍ２とされる。
【００１１】
次に、閾値電圧（Ｖｔｈ）調整用の不純物をウェル領域１９に導入した後、図２に示すように、ゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、ウェル領域１９の表層が酸化されて形成されるシリコン酸化膜であり、例えば、本例のＰチャネルＭＯＳ型ＦＥＴの製造プロセスにおいては、汎用の熱酸化装置であるドライ酸化装置により形成される。このとき、ゲート絶縁膜１２を形成するに際しては、窒素で希釈されたドライ酸素中において、酸化温度が７５０℃、膜厚が２．５ｎｍ程度となるようにウェル領域１９の表層を酸化させ、ゲート絶縁膜１２を形成する。また、後工程で形成されるゲート電極１２の下側の空乏層幅より十分浅いところに不純物が注入されていると、この不純物の量にほぼ比例してＶｔｈが変化する。つまり、不純物の注入量を適正な値にすることにより、Ｖｔｈを決めることができる。従って、イオン注入法によりイオンの注入量を精密に制御することが出来るうえ、イオン注入の深さも正確に制御することにより、イオンの注入量を適正な値にすることが可能となり、正確にＶｔｈを設定することができる。
【００１２】
次に、ゲート絶縁膜１２の上に、減圧ＣＶＤ法によってポリシリコン膜を約１００ｎｍ形成した後、フォトレジストによるパターンニングと異方性エッチングとにより、ゲート絶縁膜１２及びその上に形成されたポリシリコン膜を所要の形状にパターニングして、図３に示すようにゲート電極１３を形成する。尚、所要の形状にパターニングされてゲート電極１３とされるポリシリコン膜を形成するに際しては、例えば、減圧ＣＶＤ法により、チャンバー内の圧力を０．２Ｔｏｒｒとし、成膜温度は６２０℃とされる。また、成膜ガスとしては、ＳｉＨ４が用いられる。
【００１３】
次に、Ｐ型のエクステンション領域１４をイオン注入法により形成する。このとき、ゲート絶縁膜１２及びゲート電極１３がマスクとなり、ゲート絶縁膜１２の下側を除いたウェル領域１９にエクステンション領域１４が形成される。エクステンション領域１４は、ゲート絶縁膜１２からソース・ドレイン領域へのキャリアのリークを低減するために形成され、このエクステンション領域１４によりゲート絶縁膜１２の下側にイオンが拡散してソース・ドレイン領域が形成されないことになる。また、本例の場合、エクステンション領域１４を形成するに際しては、ホウ素イオン（Ｂ）をビームエネルギーが０．５ｋｅＶとなるように加速して注入する。また、Ｂイオンのドーズ量は、４×１０１４／ｃｍ２とされる。続いて、減圧ＣＶＤ法によりシリコン窒化膜をエクステンション領域１４及びゲート電極１３を覆うように形成し、エッチバックすることによって、図４に示すように、ゲート絶縁膜１２の周縁とゲート電極１３の周縁とにサイドウォール１５を形成する。尚、減圧ＣＶＤ法によりサイドウォールとしてシリコン窒化膜を形成するに際しては、例えば、チャンバー内の圧力を０．２６Ｔｏｒｒ、成膜温度を７００℃とし、成膜ガスとしてＳｉＣｌ２Ｈ２＋ＮＨ３＋Ｎ２を用いることにより、膜厚が約７０ｎｍのシリコン窒化膜を成膜することができる。
【００１４】
次に、エクステンション領域１４のうち、サイドウォール１５の下側を除いた領域にＰ型のソース・ドレイン領域１６を形成するとともに、ゲート電極１３へのドーピングをイオン注入法にて行い、図５に示すように、サイドウォール１５の下側以外のエクステンション領域１４をソース・ドレイン領域１６とする。ソース・ドレイン領域１６を形成するに際しては、例えばホウ素（Ｂ）イオンをビーム状に照射して、注入する。このとき、Ｂイオンのビームエネルギーは５ｋｅＶとされ、ドーズ量が２×１０１５／ｃｍ２となるようにＢイオンを注入する。また、Ｂイオンが注入されたゲート電極１３は、イオン注入されない場合に比べて低抵抗を有することになる。また、ソース・ドレイン領域１６とゲート絶縁膜１２との間をエクステンション領域１４で隔絶することにより、ゲート電極１３から電流がリークすることが殆どなく、ソースとドレインとの間のチャネル領域を確保することができる。続いて、エクステンション領域１４及びソース・ドレイン領域１６に注入された不純物を、温度が１０２５℃のＮ２雰囲気中で３秒間熱処理して活性化させる。
【００１５】
次に、ゲート電極１３及びソース・ドレイン領域１６の表面にコバルトをＰＶＤ法により堆積させ、熱処理及び洗浄を行うことによりゲート電極１３及びソース・ドレイン領域１６の表層にコバルトシリサイド層１７を形成する。ゲート電極１３及びソース・ドレイン領域１６に形成されたコバルトシリサイド層１７はゲート電極１３を形成するポリシリコン膜の電気抵抗に比べて低い電気抵抗を有するとともに、ゲート電極１３及びソース・ドレイン領域１６を形成した後、ゲート電極１３の側部以外のゲート電極１３の上面とソース・ドレイン領域１６とが露出した状態でゲート電極１３及びソース・ドレイン領域１６の表面に同時に電極を形成することができる。従って、マスクにより電極をパターングすることなく、低抵抗の電極を形成することができる。
【００１６】
続いて、これらコバルトシリサイド層１７の表面およびサイドウォール１５の表面にエッチストップ膜１８を形成し、図６に示すように、ＰチャネルＭＯＳ型ＦＥＴを形成する。本例では、エッチストップ膜１８を形成するに際して、表１に示す条件でプラズマＣＶＤ法によりコバルトシリサイド層１７表面全体にシリコン炭化膜を形成する。プラズマＣＶＤ法によりシリコン炭化膜を形成することにより、減圧ＣＶＤ法などの成膜方法に比べて比較的低温でカバレッジ性が良好なエッチストップ膜１８を形成することができる。また、エッチストップ膜１８を形成するに際しての成膜条件をそれぞれ表１に示す値に設定することにより略均一にシリコン炭化膜を形成することができる。
【００１７】
【表１】
2004014836.tif 000003
ここで、表１に示す時間は成膜時間であり、圧力は本例のＰチャネルＭＯＳ型ＦＥＴが形成される基板が配置されるプラズマＣＶＤ装置のチャンバー内の圧力であり、温度はこのチャンバー内の成膜時の温度である。また、Ｐｏｗｅｒは、プラズマＣＶＤ装置に接続され、チャンバー内にプラズマを発生させるＲＦ電源の出力電力であり、周波数はこのＲＦ電源の出力周波数である。また、ソースガスとして、Ｓｉ（ＣＨ３）４及びＣＯ２ガスをそれぞれチャンバー内に供給しながらシリコン炭化膜１８を減圧ＣＶＤ法に比べて低い温度で形成することができ、本例のＰチャネルＭＯＳ型ＦＥＴ本体を高温に曝すことがなく、エクステンション領域１４及びソース・ドレイン領域１６を拡散させることを低減することができる。
【００１８】
エッチストップ膜１８は、ＰチャネルＭＯＳ型ＦＥＴ上にさらに多層配線又は絶縁膜を形成して複数の素子を有する半導体装置を形成するに際して、ＰチャネルＭＯＳ型ＦＥＴがエッチングされることを防止することができる。さらに、シリコン炭化膜は、シリコン窒化膜に比べてエッチング耐性が略同等であり、シリコン窒化膜の代わりにシリコン炭化膜をエッチストップ膜１８とした場合でも、ＰチャネルＭＯＳ型ＦＥＴの素子本体を十分に保護することができる。
【００１９】
ここで、プラズマＣＶＤ法により形成されるシリコン炭化膜とシリコン窒化膜の成膜時の水素放出量を比較するために、図７にプラズマＣＶＤ法により形成されたシリコン炭化膜とシリコン窒化膜の２次イオン電子分光法（ＳＩＭＳ）による膜の深さ方向に対する水素分布を示すグラフを示す。試料として、Ｃｕ（４００ｎｍ）／Ｔａ（２５ｎｍ）／ＳｉＯ２（１００ｎｍ）／Ｓｉ基板からなる積層体を用い、最上層のＣｕの上にプラズマＣＶＤ法で膜を堆積すると、水素が表面からＣｕ中を拡散し、その水素がＴａに吸蔵される。従って、Ｔａに吸蔵された水素量を比べることにより、シリコン炭化膜とシリコン窒化膜の成膜時の水素放出量を比較することができる。図７によれば、Ｃｕ上にシリコン炭化膜及びシリコン窒化膜を形成しない場合（図中（Ｃ））に比べて、Ｃｕ上にシリコン窒化膜を形成した場合（図中（Ａ））とＣｕ上にシリコン炭化膜を形成した場合（図中（Ｂ））とは、Ｔａ層における水素濃度が高い。しかしながら、（Ａ）と（Ｂ）とを比較すると、（Ａ）におけるＴａ層での水素濃度が高くなっている。従って、成膜時の水素放出量は、シリコン窒化膜に比べてシリコン炭化膜のほうが低いと判断することができ、ＭＯＳＦＥＴに形成されたサイドウォール又はエッチストップ膜として、シリコン窒化膜の代わりにシリコン炭化膜を形成することにより、ゲート絶縁膜への水素拡散を低減することができると考えられる。
【００２０】
従って、プラズマＣＶＤ法により形成されたシリコン炭化膜をサイドウォール又はエッチストップ膜とすることにより、ゲート絶縁膜に対する水素イオンの如きキャリアの拡散量を低減することが可能となり、ＭＯＳＦＥＴのホットキャリア耐性や負バイアス・温度不安定性等の電気的な特性劣化を抑制された半導体装置を提供することができる。
【００２１】
次に、本発明の半導体装置及び半導体装置の製造方法の別の例について、図８乃至図１３を参照しながら詳細に説明する。本例の半導体装置は、プラズマＣＶＤによりシリコン炭化膜を、ＮチャネルＭＯＳ型ＦＥＴのサイドウォールとエッチストップ膜の両方に利用する。
【００２２】
図８に示すように、Ｎ型のシリコン基板２０に素子分離領域２１を形成した後、イオン注入法によりＰ型のウェル領域３１を形成する。注入するイオン種は例えばホウ素イオン（Ｂ）であり、ビームエネルギーが３００ｋｅＶとなるようにシリコン基板２０に照射し、ホウ素イオンのシリコン基板２０へのドーズ量は３×１０１３／ｃｍ２とされる。
【００２３】
次に、閾値電圧調整用の不純物をウェル領域３１に導入した後、図９に示すように、シリコン酸化膜を形成し、ゲート絶縁膜２２とする。このシリコン酸化膜は、熱酸化法によりウェル領域３１の表層を酸化することにより形成される。本例では、熱酸化法としては、酸化温度が７５０℃、酸化雰囲気として窒素で希釈したドライ酸素による希釈酸素酸化により、シリコン酸化膜を膜厚が約２．５ｎｍになるように形成する。また、希釈酸素酸化に限定されず、そのほかの熱酸化法によりシリコン酸化膜を形成しても良く、さらに熱酸化法以外の表面処理法によりシリコン酸化膜を形成しても良い。
【００２４】
次に、ゲート絶縁膜２２の上に、減圧ＣＶＤ法によってポリシリコン膜を１００ｎｍ形成した後、フォトレジストのパターンニングと異方性エッチングとにより、図１０に示すように、所定の領域にゲート絶縁膜２２及びゲート電極２３を形成する。なお、減圧ＣＶＤ法によりポリシリコン膜を形成するに際しては、例えば、大気圧に対して減圧されたチャンバー内で圧力を０．２Ｔｏｒｒに設定し、成膜温度が６２０℃の状態で成膜ガスとしてＳｉＨ４ガスを供給しながらポリシリコン膜をゲート絶縁膜２２上に成膜すれば良い。
【００２５】
次に、ウェル領域３１にイオン注入法によりイオンを注入してＮ型のエクステンション領域２４を形成する。ウェル領域３１に砒素（Ａｓ）イオンをそのビームエネルギーが３ｋｅＶ程度になるように注入し、ウェル領域３１へのドーズ量は約８×１０１４／ｃｍ２とされる。
【００２６】
続いて、プラズマＣＶＤ法によりシリコン炭化膜３２を約２０ｎｍ成膜し、その上に減圧ＣＶＤ法によりシリコン酸化膜３３を約８０ｎｍ成膜する。さらにシリコン炭化膜３２とシリコン酸化膜３３とをエッチバックすることによって、図１１に示すように、シリコン炭化膜３２とシリコン酸化膜３３とからなるサイドウォール２５を形成する。プラズマＣＶＤ法によりシリコン炭化膜３２を形成するに際しては、例えば表１に示す条件で成膜すれば良い。また、シリコン酸化膜３３を減圧ＣＶＤ法により形成する場合の成膜条件としては、例えば圧力が０．４Ｔｏｒｒであるチャンバー内で成膜温度が６２０℃とされ、成膜ガスとしてＴＥＯＳ（テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４））と酸素を供給することにより、膜厚が約８０ｎｍとなるようにシリコン酸化膜３３を形成することができる。
【００２７】
次に、エクステンション領域２４にイオンをドープすることによりＮ型のソース・ドレイン領域２６を形成するとともに、ゲート電極２３に対してもイオンを注入し、低抵抗化する。ソース・ドレイン領域２６を形成するに際しては、マスクによりパターニングすることなくゲート電極２３、サイドウォール２５及びシリコン炭化膜３２の下側を除いたエクステンション領域２４にイオンが注入され、ソース・ドレイン領域２６を形成することができる。また、注入されるイオンは、例えば燐（Ｐ）イオンとされ、燐イオンをビーム状の照射するに際しては、そのビームエネルギーが１５ｋｅＶとなるように照射し、ソース・ドレイン領域２６を形成する。また、ソース・ドレイン領域２６に注入された燐イオンのドーズ量は約７×１０１５／ｃｍ２とされる。続いて、熱処理によって注入された不純物を活性化し、図１２に示すように、エクステンション領域２４及びソース・ドレイン領域２６を形成する。エクステンション領域２４及びソース・ドレイン領域２６を熱処理するに際しては、例えば温度が１０２５℃に設定されたＮ２雰囲気中で、約３秒間熱処理を行えば良い。また、ゲート絶縁膜２２の周縁に形成されたシリコン炭化膜３２と、さらにシリコン炭化膜３２の表面に形成されたシリコン酸化膜３３とからなるサイドウォール２５の下側には、イオンが注入されることがないために、ソース・ドレイン領域２６とされないエクステンション領域２４が残ることになり、その外側のウェル領域３１の表層にソース・ドレイン領域２６が形成されることになる。
【００２８】
次に、ＰＶＤ法によりゲート電極２３及びソース・ドレイン領域２６にコバルトを堆積させ、熱処理と洗浄とを行うことにより、コバルトシリサイド層２７を形成する。マスクによるパターニングすることなくソース・ドレイン領域２６に低抵抗の電極を形成することができるとともに、ゲート電極２３の上面を低抵抗とすることができ、ゲート電極２３と、その上層に形成され、多層構造を有する半導体装置とするための配線との間の接続抵抗を低減することもできる。さらに、プラズマＣＶＤ法によりコバルトシリサイド層２７、サイドウォール２５及び素子分離領域２１を覆うようにエッチストップ膜２８としてシリコン炭化膜を形成し、図１３に示すように、ＮチャネルＭＯＳ型ＦＥＴを完成させる。尚、本例のようにプラズマＣＶＤ法でシリコン炭化膜の如きエッチストップ膜２８を形成するに際しては、例えば表１に示した成膜条件と同じ成膜条件によりシリコン炭化膜を形成することができる。図１３に示すように、ゲート絶縁膜２２の周縁に形成されるサイドウォール２５がシリコン炭化膜により形成されていることにより、サイドウォール２５がシリコン窒化膜により形成される場合に比べて放出される水素量を低減することができ、ゲート絶縁膜２２の絶縁性を高めることが可能となる。よって、ホットキャリア耐性や負バイアス・温度不安定性などに起因する半導体装置の動作不良を低減することができる。
【００２９】
さらに、シリコン窒化膜のエッチング耐性に比べてシリコン炭化膜の耐性は同等以上であることから、ＮチャネルＭＯＳ型ＦＥＴの上側を覆うように形成されたエッチストップ膜２８により、ＮチャネルＭＯＳ型ＦＥＴの上側に多層配線構造を形成する場合にエッチングが行われるに際しても、ＮチャネルＭＯＳ型ＦＥＴの素子本体がエッチングされることを抑制することができる。さらに、素子分離領域２１が過剰にエッチングされることを低減することも可能となり、素子間の絶縁性が高められた半導体装置を製造することができる。
【００３０】
【発明の効果】
本発明の半導体装置によれば、絶縁ゲート型電界効果トランジスタが形成するに際して、ゲート絶縁膜の周縁に形成されるサイドウォールを膜形成時の水素放出量の少ないシリコン炭化膜により形成することで、サイドウォールをプラズマＣＶＤ法により形成されるシリコン窒化膜とする場合に比べて熱処理による水素の拡散を低減することができ、ＭＯＳＦＥＴのホットキャリア耐性や負バイアス・温度不安定性等の電気的な特性劣化を低減することが可能となる。従って、高い信頼性を有する半導体装置を提供することができる。
【００３１】
また、ＭＯＳＦＥＴの上側を覆うように形成されるエッチストップ膜をプラズマＣＶＤ法により形成されるシリコン炭化膜とすることにより、エッチストップ膜をシリコン窒化膜とした場合と同等のエッチング耐性を確保することもでき、エッチストップ膜が素子分離領域への過剰なエッチングを低減し、素子間の絶縁性を確保された半導体装置を提供することができる。
【００３２】
さらに、本発明の半導体装置の製造方法によれば、プラズマＣＶＤ法による比較的低温における膜形成を可能とするとともにプラズマＣＶＤ法によりシリコン炭化膜を形成することにより、ＭＯＳＦＥＴの如き半導体素子の本体を形成した後、これら素子が形成された半導体装置を高温に曝すことなく、ゲート絶縁膜への水素拡散量が低減された半導体装置を製造することができる。
【図面の簡単な説明】
【図１】Ｐ型のシリコン基板にＮ型のウェル領域を形成する工程を示す工程断面図である。
【図２】ゲート絶縁膜を形成する工程を示す工程断面図である。
【図３】所要の領域にゲート電極を形成する工程を示す工程断面図である。
【図４】サイドウォールを形成する工程を示す工程断面図である。
【図５】ソース・ドレイン領域を形成する工程を示す工程断面図である。
【図６】シリコン炭化膜を成膜してＰチャネルＭＯＳ型ＦＥＴを形成する工程を示す工程断面図である。
【図７】プラズマＣＶＤ法により形成された膜の深さ方向に対する水素分布の関係を示す図である。
【図８】Ｎ型のシリコン基板にＰ型のウェル領域を形成する工程を示す工程断面図である。
【図９】ゲート絶縁膜を形成する工程を示す工程断面図である。
【図１０】所要の領域にゲート電極を形成する工程を示す工程断面図である。
【図１１】サイドウォールを形成する工程を示す工程断面図である。
【図１２】エクステンション領域にソース・ドレイン領域を形成する工程を示す工程断面図である。
【図１３】シリコン炭化膜を成膜してＮチャネルＭＯＳ型ＦＥＴを形成する工程を示す工程断面図である。
【図１４】従来のＭＯＳＦＥＴの構造を示す概略構造図である。
【符号の説明】
１０、２０シリコン基板、１１素子分離領域、１２、２２、４２ゲート絶縁膜、１３、２３、４３ゲート電極、１４、２４、４４エクステンション領域、１５、２５、４５サイドウォール、１６、２６、４６ソース・ドレイン領域、１７、２７コバルトシリサイド層、１８、２８、４８エッチストップ膜、２１、４１素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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