(57)【要約】【課題】画像符号化装置において、少ないメモリ容量で高速な係数モデリング処理を可能にする。【解決手段】コードブロック（ＣＢ）メモリ１２ａが、ブロック分割部６ａによって分割されたブロック毎の係数データの有意情報１ビットと符号化対象ビットプレーンの１ビットの計２ビットのデータを格納する。係数モデリング部７ａの有意判別部７１ａが、ＣＢメモリから読み出された２ビットのデータに基づいて、当該係数データの有意判断を行い、判断結果をコードブロックメモリへフィードバックし、ビットモデル化部７２が、有意判別部から２ビットのデータを受けて係数モデルを作成する。【選択図】　図１
2004015239.tif 000002
【特許請求の範囲】
【請求項１】
画像データをウェーブレット（Ｗａｖｅｌｅｔ）係数に変換するウェーブレット変換部と、変換されたウェーブレット係数を量子化する量子化部と、量子化されたウェーブレット係数データを格納するウエーブレットメモリと、前記ウエーブレットメモリから読み出された係数データを符号化する単位に分割するブロック分割部と、分割されたブロック毎に係数モデルを作成する係数モデリング部と、作成された係数モデルを算術符号化する算術符号化部と、算術符号化されたデータから符号化データを形成する符号形成部とを有する画像符号化装置であって、
前記ブロック分割部によって分割されたブロック毎の係数データの有意情報１ビットと符号化対象ビットプレーンの１ビットの計２ビットのデータを格納するコードブロックメモリを備えたことを特徴とする画像符号化装置。
【請求項２】
前記係数モデリング部は、
前記コードブロックメモリから読み出された前記２ビットのデータに基づいて、当該係数データの有意判断を行い、判断結果を前記コードブロックメモリへフィードバックする有意判別部と、
前記有意判別部から前記２ビットのデータを受け、係数モデルを作成するビットモデル化部とを含むことを特徴とする請求項１記載の画像符号化装置。
【請求項３】
前記コードブロックメモリは、前記２ビットのデータに加えて、当該係数近傍の有意情報も併せて格納することを特徴とする請求項１記載の画像符号化装置。
【請求項４】
前記ビットモデル化部は、前記コードブロックメモリから読み出された複数の符号化対象係数とその近傍画素の情報が一度に書き込まれる複数の係数記憶部を含むことを特徴とする請求項２記載の画像符号化装置。
【請求項５】
ある列の係数記憶部に格納された情報は処理列の移行とともに一斉に次列の係数記憶部にシフトされることを特徴とする請求項４記載の画像符号化装置。
【請求項６】
前記コードブロックメモリは、列毎に分割された複数の列記憶部を有することを特徴とする請求項４記載の画像符号化装置。
【請求項７】
前記コードブロックメモリの列毎に分割された複数の列記憶部から一斉に読み出された複数のデータは、前記ビットモデル化部の複数の係数記憶部に一斉に書き込まれることを特徴とする請求項６記載の画像符号化装置。
【請求項８】
画像データをウェーブレット（Ｗａｖｅｌｅｔ）係数に変換し、変換されたウェーブレット係数を量子化し、量子化されたウェーブレット係数データをウェーブレットメモリに格納し、前記ウェーブレットメモリから読み出された係数データを符号化する単位に分割し、分割されたブロック毎に係数モデルを作成し、作成された係数モデルを算術符号化し、算術符号化されたデータから符号化データを形成する画像符号化方法であって、
分割されたブロック毎の係数データの有意情報１ビットと符号化対象ビットプレーンの１ビットの計２ビットのデータをコードブロックメモリに格納することを特徴とする画像符号化装置。
【請求項９】
前記係数モデルの作成ステップにおいて、
前記コードブロックメモリから読み出された前記２ビットのデータに基づいて、当該係数データの有意判断を行い、判断結果を前記コードブロックメモリへフィードバックするとともに、前記２ビットのデータから係数モデルを作成することを特徴とする請求項８記載の画像符号化方法。
【請求項１０】
前記コードブロックメモリへの格納ステップにおいて、前記２ビットのデータに加えて、当該係数近傍の有意情報も併せて前記コードブロックメモリに格納することを特徴とする請求項８記載の画像符号化方法。
【請求項１１】
前記係数モデルの作成ステップにおいて、前記コードブロックメモリから読み出された複数の符号化対象係数とその近傍画素の情報を複数の係数記憶部に一度に格納することを特徴とする請求項９記載の画像符号化方法。
【請求項１２】
前記係数モデルの作成ステップにおいて、ある列の係数記憶部に格納された情報を処理列の移行とともに一斉に次列の係数記憶部にシフトすることを特徴とする請求項１１記載の画像符号化方法。
【請求項１３】
前記コードブロックメモリへの格納ステップにおいて、複数の符号化対象係数とその近傍画素の情報を列毎に分割して前記コードブロックメモリに格納することを特徴とする請求項１１記載の画像符号化方法。
【請求項１４】
前記係数モデルの作成ステップにおいて、前記コードブロックメモリの前記列毎に分割されて格納されている複数のデータを一斉に読み出し、前記複数の係数記憶部に一斉に書き込むことを特徴とする請求項１３記載の画像符号化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＪＰＥＧ２０００による符号化規格に従って入力画像データから符号化データを生成する際に、２値算術符号化用のビットモデルを作成する係数モデリング処理技術に関する。
【０００２】
【従来の技術】
自然画像に対する高能率な圧縮伸長方式の一つとして、国際標準規格であるＪＰＥＧ２０００がある。以下に、ＪＰＥＧ２０００に使用される従来の可変長符号圧縮方法について説明する。
【０００３】
図１４は、従来の可変長符号圧縮装置の構成例を示す回路ブロック図である。図１４において、可変長符号圧縮装置１０１は、画像データが入力される画像入力端子２と、ＲＧＢデータをＹＵＶデータに変換するカラー変換部３と、ＹＵＶデータを変換するウェーブレット（Ｗａｖｅｌｅｔ）変換部（以下、ＷＬ変換部と略称する）４と、変換されたウェーブレット係数を量子化する量子化部５と、量子化後のウェーブレット係数を符号化する単位に分割するブロック分割部６と、分割されたブロック毎に算術符号化用の係数モデルを作成する係数モデリング部７と、作成された係数モデルを算術符号化する算術符号化部８と、算術符号化されたデータから符号を形成する符号形成部９と、作成された符号を出力する符号出力端子１０と、量子化部５により量子化されたウェーブレット係数を格納するウェーブレットメモリ（以下、ＷＬメモリと略称する）１１と、ブロック分割部６により分割されたデータを格納するコードブロックメモリ（以下、ＣＢメモリと略称する）１２とで構成される。
【０００４】
以下、図１４の回路ブロック図に基づき、ＪＰＥＧ２０００方式における画像圧縮の動作の概略について説明する。
【０００５】
ＪＰＥＧ２０００方式の圧縮においては、画像入力端子２よりデータを入力する。入力された画像データはＲＧＢ形式のデータであり、カラー変換部３においてＹＵＶ形式のデータに変換される。そのＹＵＶデータはＷＬ変換部４においてウェーブレット係数に変換される。ウェーブレット変換はユーザが任意に設定できる「セル」という単位で行われる。変換後のウェーブレット係数は、量子化部５において量子化される。量子化されたデータはＷＬメモリ１１に格納される。格納されたデータはブロック分割部６に読み出され、ブロック分割部６において、符号化を行う単位、コードブロックというブロック単位に分けられる。コードブロックの大きさ（Ｘｃ，Ｙｃ）は２のべき乗である必要があり、その大きさは
４≦Ｘｃ≦１０２４，４≦Ｙ≦１０２４
Ｘｃ＊Ｙｃ≦４０９６
と規定されている。この（Ｘｃ，Ｙｃ）で表される範囲で符号化を行うために、（Ｘｃ，Ｙｃ）で表される範囲の、ＷＬメモリ１１中のデータは、ブロック分割部６を通ってＣＢメモリ１２に格納される。ＣＢメモリ１２は、アドレスがＸｃ＊Ｙｃワードで、データが８ビットで構成される。ブロック分割された範囲で係数の符号化を行うが、まず、係数モデリング部７においてビットモデルを作成する。符号化対象となる量子化されたウェーブレット係数は正負の符号を持った整数であるが、符号化は係数を絶対値表現したものに対して、上位ビットから下位ビットへと、ビットプレーン単位で行う。算術符号化部８では、ビットプレーン毎にビットモデルの算術符号化を行う。算術符号化されたデータは符号形成部９において最終符号列へと形成され、符号出力端子１０より出力される。
【０００６】
図１５は、図１４の係数モデリング部７の内部構成およびその周辺部の構成を示す回路ブロック図である。図１５において、係数モデリング部７は、ＣＢメモリ１２から８ビットのデータを読み出す。ＣＢメモリ１２から読み出されたデータは、係数モデリング部７内のビットプレーン化部７０と有意判別部７１に供給される。算術符号化はビットプレーン単位で行われるので、ビットプレーン化部７０では、現在何ビット目のビットプレーンを処理しているのかを認識している必要があり、該当ビットプレーンのデータをビットモデル化部７２に出力し、有意判別部７１に何ビット目を処理中であるのかを示す情報を出力する。有意判別部７１では、係数が「有意である」か「有意でない」かを判別する。
【０００７】
ここで、係数が「有意である」とはどういう意味かについて、図１６Ａ、図１６Ｂおよび図１６Ｃの概念図を元に説明する。係数は８ビットであるが、それは２進数において“０”と“１”で表される。図１６Ａでは、係数は２進数で“００１１００１０”である。この係数の場合、５ビット（Ｂ５）目に初めて“１”が現われる。それより上位ビット、つまり７ビット（Ｂ７）目と６ビット（Ｂ６）目の“０”は「有意でない」、それより下位ビット、つまり３ビット（Ｂ３）目と２ビット（Ｂ２）目と０ビット（Ｂ０）目の“０”を「有意である」として扱う。図１６Ｂでは、係数は“１０００１０００”であり、７ビット（Ｂ７）目に“１”が存在するので、それより下位ビットの“０”は全て「有意である」として扱う。図１６Ｃでは、係数は“０００００００１”と０ビット（Ｂ０）目まで“１”が現われないので、全て「有意でない」として扱う。
【０００８】
次に、図１６Ａの係数“００１１００１０”を例に挙げて、有意判別部７１の動作について説明する。最初は７ビット目の処理であるが、７ビット目を処理しているという情報が、ビットプレーン化部７０から有意判別部７１に入力される。また、ＣＢメモリ１２からは、係数“００１１００１０”が有意判別部７１に入力され、その係数を見ることで、何ビット目から「有意である」かが判別できる。この係数の場合、７ビット目は「有意でない」ということが分かるので、「有意でない」という情報が、有意判別部７１からビットモデル化部７２に出力される。第７ビットプレーンに関する処理を行った後、第６ビットプレーンの処理を行う。この係数の場合、「有意でない」という情報が、有意判別部７１からビットモデル化部７２に出力される。第５ビットプレーンにおいて、この係数の５ビット目は“１”である。よって、「有意である」という情報が、有意判別部７１からビットモデル化部７２に出力される。この係数に関しては、これより下位のビットについては、すべて「有意である」という情報が出力される。他の係数についても同様の処理を行い、ビットモデル化部７２には、該当ビットプレーンデータとそれに対応する有意情報が入力される。
【０００９】
ビットモデル化部７２では、その係数が“１”であるのか“０”であるのかという情報と「有意である」のか「有意でない」のかという情報と、符号化対象係数の周辺８近傍画素の有意情報とに基づいて、ビットモデル化を行う。符号化のためには、周辺８近傍画素の有意情報が必要であるので、ビットモデル化部７２では、符号化対象係数以外の周辺８近傍画素に対しても１画素ずつメモリアクセスを行い、その情報を蓄える。
【００１０】
図１７に、符号化対象係数（Ｘ）と周辺８近傍画素（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｈ０、Ｈ１、Ｖ０、Ｖ１）の関係を示す。当該係数の情報と８近傍画素の情報からビットモデル化部７２ではＳｉｇｎｉｆｉｃａｎｃｅ　ｐｒｏｐａｇａｔｉｏｎ　ｐａｓｓか、Ｍａｇｎｉｔｕｄｅ　ｒｅｆｉｎｅｍｅｎｔ　ｐａｓｓかＣｌｅａｎｕｐ　ｐａｓｓか、という３つのパスから該当パスを選択し、その選択に応じて算術符号化部８で処理が行われる。
【００１１】
【発明が解決しようとする課題】
上述のように、従来の係数モデリング処理では、アドレスがＸｃ＊Ｙｃワードで、データが８ビットのコードブロックメモリ１２が必要となり、回路規模が大きくなる。
【００１２】
また、図１７に示すように、８近傍画素の情報を必要とし、係数の符号化順序は、図１８に示す通り、縦に４画素ずつなので、近傍画素の情報を記憶させながら処理を行ったとしても、次の列の処理に移る場合には近傍画素の情報を揃え直さねばならず、処理時間がかかることになる。
【００１３】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、少ないメモリ容量で高速に係数モデリング処理が可能な画像符号化装置および方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る画像符号化装置は、画像データをウェーブレット（Ｗａｖｅｌｅｔ）係数に変換するウェーブレット変換部と、変換されたウェーブレット係数を量子化する量子化部と、量子化されたウェーブレット係数データを格納するウエーブレットメモリと、ウエーブレットメモリから読み出された係数データを符号化する単位に分割するブロック分割部と、分割されたブロック毎に係数モデルを作成する係数モデリング部と、作成された係数モデルを算術符号化する算術符号化部と、算術符号化されたデータから符号化データを形成する符号形成部とを有する画像符号化装置であって、ブロック分割部によって分割されたブロック毎の係数データの有意情報１ビットと符号化対象ビットプレーンの１ビットの計２ビットのデータを格納するコードブロックメモリを備えたことを特徴とする。
【００１５】
本発明に係る画像符号化装置において、係数モデリング部は、コードブロックメモリから読み出された２ビットのデータに基づいて、当該係数データの有意判断を行い、判断結果をコードブロックメモリへフィードバックする有意判別部と、有意判別部から２ビットのデータを受け、係数モデルを作成するビットモデル化部とを含むことが好ましい。
【００１６】
また、本発明に係る画像符号化装置において、コードブロックメモリは、２ビットのデータに加えて、当該係数近傍の有意情報も併せて格納することが好ましい。
【００１７】
また、本発明に係る画像符号化装置において、ビットモデル化部は、コードブロックメモリから読み出された複数の符号化対象係数とその近傍画素の情報が一度に書き込まれる複数の係数記憶部を含むことが好ましい。
【００１８】
この場合、ある列の係数記憶部に格納された情報は処理列の移行とともに一斉に次列の係数記憶部にシフトされることが好ましい。
【００１９】
また、本発明に係る画像符号化装置において、コードブロックメモリは、列毎に分割された複数の列記憶部を有することが好ましい。
【００２０】
この場合、コードブロックメモリの列毎に分割された複数の列記憶部から一斉に読み出された複数のデータは、ビットモデル化部の複数の係数記憶部に一斉に書き込まれることが好ましい。
【００２１】
前記の目的を達成するため、本発明に係る画像符号化方法は、画像データをウェーブレット（Ｗａｖｅｌｅｔ）係数に変換し、変換されたウェーブレット係数を量子化し、量子化されたウェーブレット係数データをウェーブレットメモリに格納し、ウェーブレットメモリから読み出された係数データを符号化する単位に分割し、分割されたブロック毎に係数モデルを作成し、作成された係数モデルを算術符号化し、算術符号化されたデータから符号化データを形成する画像符号化方法であって、分割されたブロック毎の係数データの有意情報１ビットと符号化対象ビットプレーンの１ビットの計２ビットのデータをコードブロックメモリに格納することを特徴とする。
【００２２】
本発明に係る画像符号化方法において、係数モデルの作成ステップでは、コードブロックメモリから読み出された２ビットのデータに基づいて、当該係数データの有意判断を行い、判断結果をコードブロックメモリへフィードバックするとともに、２ビットのデータから係数モデルを作成することが好ましい。
【００２３】
また、本発明に係る画像符号化方法において、コードブロックメモリへの格納ステップでは、２ビットのデータに加えて、当該係数近傍の有意情報も併せてコードブロックメモリに格納することが好ましい。
【００２４】
また、本発明に係る画像符号化方法において、係数モデルの作成ステップでは、コードブロックメモリから読み出された複数の符号化対象係数とその近傍画素の情報を複数の係数記憶部に一度に格納することが好ましい。
【００２５】
この場合、係数モデルの作成ステップでは、ある列の係数記憶部に格納された情報を処理列の移行とともに一斉に次列の係数記憶部にシフトすることが好ましい。
【００２６】
また、本発明に係る画像符号化方法において、コードブロックメモリへの格納ステップでは、複数の符号化対象係数とその近傍画素の情報を列毎に分割してコードブロックメモリに格納することが好ましい。
【００２７】
この場合、係数モデルの作成ステップでは、コードブロックメモリの列毎に分割されて格納されている複数のデータを一斉に読み出し、複数の係数記憶部に一斉に書き込むことが好ましい。
【００２８】
上記の画像符号化装置および方法によれば、係数データの有意情報をコードブロックメモリに格納することで、従来よりも小規模のメモリ構成で係数モデリング処理を実現できる。また、コードブロックメモリに符号化対象係数の近傍画素の情報を併せ持つことで、データを揃える時間を短縮し、全処理時間を削減することが出来る。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００３０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る画像符号化装置における係数モデリング部とその周辺部の構成例を示す回路ブロック図である。なお、図１において、従来例を示す図１５と同じ構成要素については、同一の符号を付して詳細な説明は省略する。
【００３１】
従来と同様に、ウェーブレット変換、量子化の終わったデータは、ＷＬメモリ１１に格納される。格納されたデータはブロック分割部６ａに読み出される。ブロック分割部６ａにおいてブロック単位に分割する手法については従来のブロック分割部６と同様であるが、ブロック分割部６ａが係数全８ビットではなく、処理を行うビットプレーンのデータ１ビットのみを次の回路ブロックに出力するという点で異なる。
【００３２】
ブロック分割部６ａから出力された１ビットのデータは、コードブロック（ＣＢ）メモリ書込み制御部１３ａに入力される。さらに、ＣＢメモリ書込み制御部１３ａには、係数モデリング部７ａ内の有意判別部７１ａからのデータが入力される。これは、係数が有意であるか有意でないかを示す１ビットのデータであるが、１ビットプレーン目の処理時においては全て初期値“０”とする。ＣＢメモリ書込み制御部１３ａは、前述のビットプレーンデータの１ビットと有意判別の１ビットの計２ビットをＣＢメモリ１２ａに書き込む。ＣＢメモリ１２ａは、従来のＣＢメモリ１２が８ビットのデータ構成であったのに対し、２ビットのデータ構成をとる。
【００３３】
以下、２ビットデータの上位ビットを有意判別ビット、下位ビットをビットプレーンデータとして説明する。ＣＢメモリ１２ａ中の２ビットのデータは有意判別部７１ａに入力される。有意判別部７１ａでは上位ビットを見て「有意である」か「有意でない」かを判断する。上位ビットが「有意である」ことを示している場合、有意判別部７１ａは、２ビットデータをそのままビットモデル化部７２に出力する。このとき、ＣＢメモリ書込み制御部１３ａは、次のビットプレーンのビットデータを下位ビットとしてＣＢメモリ１２ａに書き込む。
【００３４】
一方、ＣＢメモリ１２ａ中の２ビットの上位ビットが「有意でない」ことを示している場合は、有意判別部７１ａは下位ビットのチェックを行い、下位ビットが“０”であれば、２ビットデータをそのままビットモデル化部７２に出力する。このときに、ＣＢメモリ書込み制御部１３ａは、次のビットプレーンのビットデータを下位ビットとしてＣＢメモリ１２ａに書き込む。一方、下位ビットが“１”の場合、これ以降この係数は「有意である」として扱わなければならないので、有意判別部７１ａは、上位ビットを“１”に変更した後、２ビットデータをビットモデル化部７２に出力し、それと同時に、係数が「有意である」状態に変わったことをＣＢメモリ書込み制御部１３ａに知らせる。ＣＢメモリ書込み制御部１３ａは、該当係数の上位ビットを“１”にした上で、上位ビットの“１”と次のビットプレーンのビットデータを下位ビットとしてＣＢメモリ１２ａに書き込む。ビットモデル化部７２は、従来と同様の処理を行う。
【００３５】
図２は、本発明の第１の実施形態に係る画像符号化方法における係数モデリング処理工程を示すフローチャートである。図２において、まず、初期値Ｎを８に設定し（Ｓ２０１）、ＷＬメモリ１１からＮ（＝８）ビット目のデータをブロック分割部６ａ、ＣＢメモリ書込み制御部１３ａを介してＣＢメモリ１２ａに書き込む（Ｓ２０２）。ここで、処理するデータは８ビットであり、処理は８ビット目のビットプレーンから行うので、Ｎの初期値は“８”となる。また、書き込むデータは２ビットで、８ビット目の係数データと有意情報の初期値“０”である。この、ＣＢメモリ１２ａ内に書き込まれている２ビットのデータに対して、図１８に示す走査順に従って、データ処理を開始する（Ｓ２０３）。
【００３６】
このデータ処理では、まず有意判別部７１ａにおいて有意判別が行われる（Ｓ２０４）。有意判別部７１ａでは有意情報が“１”であるかどうかの判断を行う（Ｓ２０５）。Ｓ２０５での判断の結果、有意情報が“１”であった場合（ＹＥＳ）、係数データと有意情報はそのまま次ブロック、つまりビットモデル化部７２に出力される（Ｓ２０６）。それと同時に、今処理した係数データは元々有意情報が“１”であったとの情報がＣＢメモリ書込み制御部１３ａに伝えられ、Ｎを１だけディクリメントして（Ｓ２０７）、ＣＢメモリ書込み制御部１３ａから、有意情報“１”と次のビットプレーン、つまりＮ−１ビット目の当該係数データをＣＢメモリ１２ａに書き込む（Ｓ２０８）。
【００３７】
次に、当該係数データがコードブロックの最後のデータであるかどうかを判断し（Ｓ２０９）、最後のデータでなければ（ＮＯ）、ＣＢメモリ１２ａ内の次の係数データに対する処理に移行する（Ｓ２１０）。Ｓ２０９での判断の結果、当該係数データがコードブロックの最後のデータである場合（ＹＥＳ）、Ｎが“０”であるかどうかを判断し（Ｓ２１１）、Ｎが“０”でなければ（ＮＯ）、次のビットプレーンの処理を行うためＳ２０３に戻る。Ｓ２１１での判断の結果、Ｎが“０”である場合（ＹＥＳ）、このコードブロックでの処理は終了となり、次のコードブロックの処理へと移る。
【００３８】
一方、Ｓ２０５での判断の結果、有意情報が“０”である場合（ＮＯ）、係数データ判別が行われ（Ｓ２１２）、当該係数データが“０”であるか“１”であるかの判断を行う（Ｓ２１３）。Ｓ２１３での判断の結果、係数データが“０”ならば（ＹＥＳ）、係数データと有意情報はそのまま次ブロックに出力される（Ｓ２１４）。それと同時に、今処理した係数データは元々有意情報が“０”であったとの情報がＣＢメモリ書込み制御部１３ａに伝えられ、Ｎを１だけディクリメントして（Ｓ２１５）、ＣＢメモリ書込み制御部１３ａから、有意情報“０”と次のビットプレーン、つまりＮ−１ビット目の当該係数データをＣＢメモリ１２ａに書き込む（Ｓ２１６）。これ以降は、有意情報が“１”の時と同様の処理になる。
【００３９】
Ｓ２１３での判断の結果、係数データが“１”（有意情報は“０”）である場合、係数データはこれ以降有意な係数として扱わなければならないので、有意情報を“１”に変更する（Ｓ２１７）。よって、有意情報“１”と係数データ“１”を次ブロックに出力する（Ｓ２１８）。それと同時に、今処理した係数データはこれ以降有意として扱うとの情報がＣＢメモリ書込み制御部１３ａに伝えられ、Ｎを１だけディクリメントして（Ｓ２１９）、ＣＢメモリ書込み制御部１３ａから、有意情報“１”と次のビットプレーン、つまりＮ−１ビット目の当該係数データをＣＢメモリ１２ａに書き込む（Ｓ２２０）。これ以降は、有意情報が“１”の時と同様の処理になる。
【００４０】
図３は、数値例を挙げて係数データのビットプレーンを示す模式図である。簡単のため、コードブロックサイズは２＊２、係数データのビット数は３ビットとする。図３において、４画素の係数データはそれぞれ３ビット目、２ビット目、１ビット目のビットプレーンに展開されている。
【００４１】
図４は、図３に示すビットブレーンの係数データがどのようにＣＢメモリ１２ａに格納されるかを示した状態説明図である。まず、ＳＴＥＰ１であるが、係数の３ビット目のデータを有意情報の初期値“０”と共にＣＢメモリ１２ａに書き込む。なお、この例においては、ＭＳＢを有意情報、ＬＳＢを係数データとしているが、逆でも構わない。係数データの書込みは、図３のブロック内係数処理順序に従う。
【００４２】
ＳＴＥＰ２では、ＣＢメモリ１２ａにおけるアドレス１のデータ“００”（１：００）を処理する。有意情報が“０”で係数データも“０”であるので、この係数データは未だ有意ではない。よって、有意情報“０”を２ビット目の係数データ“０”と共にアドレス１に書込み、次のビットプレーンの処理に備える。
【００４３】
ＳＴＥＰ３では、アドレス２のデータ“０１”（２：０１）を処理する。有意情報が“０”で係数データが“１”であるので、この係数データはこれ以降有意な係数データとして扱う必要がある。よって、有意情報“１”を２ビット目の係数データ“１”と共にアドレス２に書込み、次のビットプレーンの処理に備える。
【００４４】
ＳＴＥＰ４では、アドレス３のデータ“００”を処理する。有意情報が“０”で係数データも“０”であるからこの係数データは未だ有意ではない。よって、有意情報“０”を２ビット目の係数データ“１”と共にアドレス３に書込み、次のビットプレーンの処理に備える。
【００４５】
ＳＴＥＰ５では、アドレス４のデータ“００”を処理する。有意情報が“０”で係数データも“０”であるので、この係数データは未だ有意ではない。よって、有意情報“０”を２ビット目の係数データ“１”と共にアドレス３に書込み、次のビットプレーンの処理に備える。
【００４６】
以上で３ビット目の係数処理は終了となり、ＳＴＥＰ６では、２ビット目の係数を処理する。アドレス１はＳＴＥＰで書き換えた値であり、その値“００”は有意情報が“０”で係数データも“０”であるので、この係数データは未だ有意ではない。よって、有意情報“０”を１ビット目の係数データ“０”と共にアドレス１に書込み、次のビットプレーンの処理に備える。
【００４７】
ＳＴＥＰ７では、ＳＴＥＰ３で書き換えたアドレス２の係数処理を行う。有意情報はＳＴＥＰ３で“１”に変更されており、係数データは有意である。よって、有意情報“１”を１ビット目の係数データ“０”と共にアドレス２に書込み、次のビットプレーンの処理に備える。
【００４８】
以降、同様の処理を行い、ブロックサイズの全ビットプレーンに対して処理を行う。周辺８近傍画素については、従来と同様に１画素ずつアクセスを行い、ビットモデル化部７２で同様に処理する。
【００４９】
このように、有意情報をＣＢメモリ１２ａにフィードバックしながら符号化を行う。
【００５０】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る画像符号化装置における係数モデリング部とその周辺部の構成例を示す回路ブロック図である。なお、図５において、第１の実施形態と同じ要素については、同一の符号を付して詳細な説明は省略する。
【００５１】
第２の実施形態は、第１の実施形態とは、ＣＢメモリ１２ｂのデータ構成が異なり、ＣＢメモリ書込み制御部１３ｂとビットモデル化部７２ｂの構成も異なる。
【００５２】
図６Ａは、第１の実施形態におけるＣＢメモリ１２ａのデータ構成を示す図で、図６Ｂは、第２の実施形態におけるＣＢメモリ１２ｂのデータ構成を示す図である。図６Ａおよび図６Ｂにおいて、上の欄の数字はＣＢメモリのビット番号を示し、下の欄はそのビット番号のデータ内容を示す。
【００５３】
第１の実施形態におけるＣＢメモリ１２ａのデータ構成は２ビット構成であったが、図６Ｂに示すように、第２の実施形態におけるＣＢメモリ１２ｂのデータ構成は４ビット構成となる。下位２ビットについては両者に差はないが、上位２ビット分が異なる。図６ＢのＶ０、Ｖ１は、図１７に示す符号化対象係数Ｘに対する係数位置を示す。
【００５４】
第２の実施形態におけるＣＢメモリ書込み制御部１３ｂは、符号化係数の有意情報を反映する際に、Ｖ０、Ｖ１位置の有意情報も反映させるという点で、第１の実施形態におけるＣＢメモリ書込み制御部１３ａとは異なる。
【００５５】
図７Ａは、符号化対象係数Ｂと、その近傍の係数Ａ、Ｃ、Ｄ、Ｅの位置および処理順序を示す模式図であり、図７Ｂは、ＣＢメモリ書込み制御部１３ｂによる符号化対象係数Ｂと、その近傍の係数Ａ、ＣのＣＢメモリ１２ｂにおける処理対象データを示す図である。
【００５６】
符号化対象係数Ｂの処理において、第１の実施形態では、符号化対象係数Ｂの１ビット目のみ書き換えを行った。これに対して、第２の実施形態では、図７Ｂに示すように、符号化対象係数Ｂの１ビット目に加えて、近傍係数Ａの２ビット目と近傍係数Ｃの３ビット目に対しても書き換えを行う。これは、近傍係数Ａに対して、符号化対象係数ＢはＶ１の位置に相当し、近傍係数Ｃに対して符号化対象係数ＢはＶ０の位置に相当するからである。
【００５７】
このような構成することで、ビットモデル化部７２ｂは、図７Ｂの符号化対象係数Ｂのデータを読み出すことで、Ｖ０、Ｖ１の有意情報を揃えることが出来る。また、符号化対象係数Ｂの処理において、図７Ａの近傍係数Ｄのデータを読み出すことで、図１７の係数位置Ｄ０、Ｈ０、Ｄ２に相当するデータを、また図７の近傍係数Ｅのデータを読み出すことで、図１７の係数位置Ｄ１、Ｈ１、Ｄ３に相当するデータを揃えることができ、３回のアクセスで８近傍のデータを揃えることが出来る。このように揃えたデータでビットモデル化部７２ｂは処理を行う。
【００５８】
図８は、本発明の第２の実施形態に係る画像符号化方法における係数モデリング処理工程を示すフローチャートである。図８において、本実施形態は、図２のフローチャートに、有意情報を係数Ｖ０、Ｖ１が格納されたＣＢメモリの該当箇所に書き込む工程（Ｓ８０１）を追加した点においてのみ、第１の実施形態と異なる。
【００５９】
図９は、図５のビットモデル化部７２ｂの構成例を示す回路ブロック図である。図９において、ビットモデル化部７２ｂは、係数書込み制御部７２ｂＡと、係数記憶部７２ｂＢと、ビットモデル化処理部７２ｂＣとで構成される。係数記憶部７２ｂＢは、１８個の係数記憶部に分割され、図９の係数Ａ、Ｂ、Ｃ、Ｄは、図１０に示す位置関係にある。
【００６０】
ＣＢメモリ１２ｂからは、まず、図１０のＡの左係数データが読み出される。読み出されたデータは、有意判別部７１ａを介して係数書込み制御部７２ｂＡに入力される。係数書込み制御部７２ｂＡは、Ａの左係数データとその有意情報とを係数記憶部７２ｂＢ−２３に、Ａの左係数データのＶ０位置有意情報を係数記憶部７２ｂＢ−１３に、Ａの左係数データのＶ１位置有意情報を係数記憶部７２ｂＢ−３３に記憶させる。これが図１１の状態１に相当する。
【００６１】
次に、Ａの係数データをＣＢメモリ１２ｂから読み出す。その際に、係数記憶部７２ｂＢ−１３，７２ｂＢ−２３，７２ｂＢ−３３に記憶されているデータを、それぞれ、係数記憶部７２ｂＢ−１２，７２ｂＢ−２２，７２ｂＢ−３２にシフトさせる。そして、Ａの係数データとその有意情報を係数記憶部７２ｂＢ−２３に、Ａの係数データのＶ０位置有意情報を係数記憶部７２ｂＢ−１３に、Ａの係数データのＶ１位置有意情報を係数記憶部７２ｂＢ−３３に記憶させる。これが図１１の状態２に相当する。
【００６２】
次に、Ａの右係数データをＣＢメモリ１２ｂから読み出す。その際に、係数記憶部７２ｂＢ−１２，７２ｂＢ−２２，７２ｂＢ−３２に記憶されているデータを、それぞれ、係数記憶部７２ｂＢ−１１，７２ｂＢ−２１，７２ｂＢ−３１にシフトし、係数記憶部７２ｂＢ−１３，７２ｂＢ−２３，７２ｂＢ−３３に記憶されているデータを、それぞれ、係数記憶部７２ｂＢ−１２，７２ｂＢ−２２，７２ｂＢ−３２にシフトさせる。そして、Ａの右係数データとその有意情報を係数記憶部７２ｂＢ−２３に、Ａの右係数データのＶ０位置有意情報を係数記憶部７２ｂＢ−１３に、Ａの右係数データのＶ１位置有意情報を係数記憶部７２ｂＢ−３３に記憶させる。これが図１１の状態３に相当する。
【００６３】
これにより、図１１における状態３の符号化対象位置Ｘが係数Ａとなり、その８近傍情報が揃い、ビットモデル化処理部７２ｂＣにおいてビットモデル化の処理が行われ、その結果が算術符号化部８に出力される。
【００６４】
図１０の係数Ａの処理が完了したので、次に係数Ｂの処理を行う。ＣＢメモリ１２ｂから、図１０のＢの左係数データが読み出される。読み出されたデータの左係数データとその有意情報を係数記憶部７２ｂＢ−３３に、Ｂの左係数データのＶ０位置有意情報を係数記憶部７２ｂＢ−２３に、Ｂの左係数データのＶ１位置有意情報を係数記憶部７２ｂＢ−４３に記憶させる。これが図１１の状態４に相当する。
【００６５】
次に、Ｂの係数データをＣＢメモリ１２ｂから読み出す。その際に、係数記憶部７２ｂＢ−２３，７２ｂＢ−３３，７２ｂＢ−４３に記憶されているデータを、それぞれ、係数記憶部７２ｂＢ−２２，７２ｂＢ−３２，７２ｂＢ−４２にシフトさせる。そして、Ｂの係数データとその有意情報を係数記憶部７２ｂＢ−３３に、Ｂの係数データのＶ０位置有意情報を係数記憶部７２ｂＢ−２３に、Ｂの係数データのＶ１位置有意情報を係数記憶部７２ｂＢ−４３に記憶させる。これが図１１の状態５に相当する。
【００６６】
次に、Ｂの右係数データをＣＢメモリ１２ｂから読み出す。その際に、係数記憶部７２ｂＢ−２２，７２ｂＢ−３２，７２ｂＢ−４２に記憶されているデータを、それぞれ、係数記憶部７２ｂＢ−２１，７２ｂＢ−３１，７２ｂＢ−４１にシフトし、係数記憶部７２ｂＢ−２３，７２ｂＢ−３３，７２ｂＢ−４３に記憶されているデータを、それぞれ、係数記憶部７２ｂＢ−２２，７２ｂＢ−３２，７２ｂＢ−４２にシフトさせる。そして、Ｂの右係数データとその有意情報を係数記憶部７２ｂＢ−３３に、Ｂの右係数データのＶ０位置有意情報を係数記憶部７２ｂＢ−２３に、Ｂの右係数データのＶ１位置有意情報を係数記憶部７２ｂＢ−４３に記憶させる。これが図１１の状態６に相当する。
【００６７】
これにより、係数Ａの処理と同様に、図１１における状態６の符号化対象位置Ｘが係数Ｂとなり、その８近傍情報が揃い、ビットモデル化処理部７２ｂＣにおいてビットモデル化の処理が行われ、その結果が算術符号化部８に出力される。係数Ｃ、係数Ｄについても同様の処理を行い、係数Ｄの処理完了が図１１の状態１２となる。
【００６８】
次に処理する係数は、図１０の係数Ｅの位置にあたる係数である。係数Ｅのデータを読み込む前に、係数記憶部７２ｂＢ−１２，７２ｂＢ−２２，７２ｂＢ−３２，７２ｂＢ−４２，７２ｂＢ−５２，７２ｂＢ−６２に記憶されているデータを、それぞれ、係数記憶部７２ｂＢ−１１，７２ｂＢ−２１，７２ｂＢ−３１，７２ｂＢ−４１，７２ｂＢ−５１，７２ｂＢ−６１にシフトし、係数記憶部７２ｂＢ−１３，７２ｂＢ−２３，７２ｂＢ−３３，７２ｂＢ−４３，７２ｂＢ−５３，７２ｂＢ−６３に記憶されているデータを、それぞれ、係数記憶部７２ｂＢ−１２，７２ｂＢ−２２，７２ｂＢ−３２，７２ｂＢ−４２，７２ｂＢ−５２，７２ｂＢ−６２にシフトする。この処理完了が図１１の状態１３となる。
【００６９】
以上の処理の後に、ＣＢメモリ１２ｂから、図１０のＥの右係数データを読み込み、読み出されたＥの右係数データとその有意情報を係数記憶部７２ｂＢ−２３に、Ｅの右係数データのＶ０位置有意情報を係数記憶部７２ｂＢ−１３に、Ｅの右係数データのＶ１位置有意情報を係数記憶部７２ｂＢ−３３に記憶させる。これが図１１の状態１４に相当する。先程と異なり、１度の読み込みで８近傍の情報を揃えることができる。以上を繰り返して処理を行う。
【００７０】
以上の説明は、ＣＢメモリ１２ｂとして、単一のメモリ構成を前提としていたが、つぎに、図１２に示す３つのメモリ構成の場合について説明する。図１２におけるメモリ構成は、Ａ列記憶部、Ｂ列記憶部、Ｃ列記憶部の３つの構成となる。Ａ列は１，４，７，…列を示し、Ｂ列は２，５，８，…列を示し、Ｃ列は３，６，９，…列を示す。図１３は、Ａ、Ｂ、Ｃがそれぞれどの列を示すかを表す模式図である。
【００７１】
ここで、ＣＢメモリ１２ｂ’が図１２に示すような３つのメモリ構成であった場合、図９のビットモデル化部７２ｂがどのような動作を行うかについて説明する。前の例では、図１１に示す通り、ＣＢメモリ１２ｂへのアクセスは１アドレスずつであった。図１２に示す３つのメモリ構成を有するＣＢメモリ１２ｂ’の場合、１度に３つのアドレスにアクセスすることが可能となる。よって、図１０に示す係数Ａの処理は、１度のアクセスによって、図１１の状態３になる。その次の係数Ｂのアクセスにおいても、３つのアドレスにアクセスすることで、１度の処理で図１１の状態６になる。以降、係数Ｃ，係数Ｄについても同様の処理を行い、係数Ｅからは前の例と同様の処理となる。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、係数の有意情報を保持することで、小容量の記憶装置で処理を実現することが出来る。また、近傍画素情報を一緒に記憶することで処理時間を短縮させることが出来る。また、近傍画素に対応する記憶装置を設けることでも処理時間を短縮させることが出来る。さらに、コードブロックメモリの構成を分割することで、さらに処理時間を短縮させることが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る画像符号化装置における係数モデリング部７ａとその周辺部の構成例を示す回路ブロック図
【図２】本発明の第１の実施形態に係る画像符号化方法における係数モデリング処理工程を示すフローチャート
【図３】本発明の第１の実施形態において、数値例を挙げて係数データのビットプレーンを示す模式図
【図４】本発明の第１の実施形態において、図３に示すビットブレーンの係数データがどのようにＣＢメモリ１２ａに格納されるかを示した状態説明図
【図５】本発明の第２の実施形態に係る画像符号化装置における係数モデリング部７ｂとその周辺部の構成例を示す回路ブロック図
【図６Ａ】本発明の第１の実施形態におけるＣＢメモリ１２ａのデータ構成を示す図
【図６Ｂ】本発明の第２の実施形態におけるＣＢメモリ１２ｂのデータ構成を示す図
【図７Ａ】本発明の第２の実施形態における符号化対象係数Ｂと、その近傍の係数Ａ、Ｃ、Ｄ、Ｅの位置および処理順序を示す模式図
【図７Ｂ】本発明の第２の実施形態におけるＣＢメモリ書込み制御部１３ｂによる符号化対象係数Ｂと、その近傍の係数Ａ、ＣのＣＢメモリ１２ｂにおける処理対象データを示す図
【図８】本発明の第２の実施形態に係る画像符号化装置における係数モデリング処理工程を示すフローチャート
【図９】図５のビットモデル化部７２ｂの内部構成を示すブロック図
【図１０】図９の係数Ａ、Ｂ、Ｃ、Ｄの位置関係を示す模式図
【図１１】図９のビットモデル化部７２ｂ内の状態遷移図
【図１２】本発明の第２の実施形態における３列のメモリ構成を有するＣＢメモリ１２ｂ’の構成を示すブロック図
【図１３】図１２のＡ、Ｂ、Ｃがそれぞれどの列を示すかを表す模式図
【図１４】従来の可変長符号圧縮装置の構成を示す回路ブロック図
【図１５】図１４の係数モデリング部７の内部構成およびその周辺部の構成を示す回路ブロック図
【図１６Ａ】係数が「有意である」か「有意でない」かを示す概念図
【図１６Ｂ】係数が「有意である」か「有意でない」かを示す概念図
【図１６Ｃ】係数が「有意である」か「有意でない」かを示す概念図
【図１７】符号化処理対象係数とその８近傍画素の位置関係を示す模式図
【図１８】符号化処理を行うビットプレーン内のビット走査順序を示す模式図
【符号の説明】
１０１　可変長符号圧縮装置
２　画像入力端子
３　カラー変換部、
４　ウェーブレット（ＷＬ）変換部
５　量子化部
６，６ａ　ブロック分割部
７，７ａ，７ｂ　係数モデリング部
８　算術符号化部
９　符号形成部
１０　符号データ出力端子
１１　ウエーブレット（ＷＬ）メモリ
１２，１２ａ，１２ｂ　コードブロック（ＣＢ）メモリ
１３ａ，１３ｂ　コードブロック（ＣＢ）メモリ書込み制御部
７０　ビットプレーン化部
７１，７１ａ　有意判別部
７２，７２ｂ　ビットモデル化部
７２ｂＡ　係数書込み制御部
７２ｂＢ，７２ｂＢ−１１，７２ｂＢ−２１，７２ｂＢ−３１，７２ｂＢ−４１，７２ｂＢ−５１，７２ｂＢ−６１，７２ｂＢ−１２，７２ｂＢ−２２，７２ｂＢ−３２，７２ｂＢ−４２，７２ｂＢ−５２，７２ｂＢ−６２，７２ｂＢ−１３，７２ｂＢ−２３，７２ｂＢ−３３，７２ｂＢ−４３，７２ｂＢ−５３，７２ｂＢ−６３　係数記憶部
７２ｂＣ　ビットモデル化処理部
【図１】
2004015239.tif 000003
【図２】
2004015239.tif 000004
【図３】
2004015239.tif 000005
【図４】
2004015239.tif 000006
【図５】
2004015239.tif 000007
【図６Ａ】
2004015239.tif 000008
【図６Ｂ】
2004015239.tif 000009
【図７Ａ】
2004015239.tif 000010
【図７Ｂ】
2004015239.tif 000011
【図８】
2004015239.tif 000012
【図９】
2004015239.tif 000013
【図１０】
2004015239.tif 000014
【図１１】
2004015239.tif 000015
【図１２】
2004015239.tif 000016
【図１３】
2004015239.tif 000017
【図１４】
2004015239.tif 000018
【図１５】
2004015239.tif 000019
【図１６Ａ】
2004015239.tif 000020
【図１６Ｂ】
2004015239.tif 000021
【図１６Ｃ】
2004015239.tif 000022
【図１７】
2004015239.tif 000023
【図１８】
2004015239.tif 000024