(57)【要約】　　　（修正有）【課題】入出力信号のタイミング調整を容易に行うことが可能な位相比較回路を提供する。【解決手段】第１の信号（ＮＦＩＮＡ）および第２の信号（ＮＦＩＮＢ）が入力されてから、外部へ位相比較結果であるイネーブル信号（ＰＦＤＥＮ）およびデータ出力信号（ＰＦＤＤＴ）が出力されるまでの伝搬経路を、直線性が容易に得られる直列回路構成１０１、１０２、１０３、１０４とし、内部信号がループしない回路構成にすることにより、ＬＳＩ化する時に、タイミング調整を容易に行うことができる。【選択図】　図１Ａ
2004015240.tif 000002
【特許請求の範囲】
【請求項１】
入力された第１の信号と第２の信号の位相を比較する位相比較回路であって、
前記第１および第２の信号が入力されてから外部へ位相比較結果が出力されるまでの伝搬経路を、直線性を有し、内部信号がループしない回路で構成したことを特徴とする位相比較回路。
【請求項２】
入力された第１の信号と第２の信号の位相を比較する位相比較回路であって、
前記第１および第２の信号の比較対象有効極性を出力するアナログ成分分離手段と、
前記アナログ成分分離手段からの出力結果を受けて、位相差を検出するアナログ位相差検出手段と、
外部から入力されるクロック信号により前記第１および第２の信号の比較対象有効極性の同期を合わせた信号を出力するデジタル成分分離手段と、
前記デジタル成分分離手段からの出力結果を受けて、外部から入力される前記クロック信号により同期を合わせて位相差を検出するデジタル位相差検出手段と、
前記アナログ位相差検出手段からの出力結果と前記デジタル位相差検出手段からの出力結果を合成した信号を出力するデジタル−アナログ合成手段と、
前記デジタル−アナログ合成手段からの出力結果を受けて、外部へ位相比較結果を出力するイネーブル生成手段およびデータ生成手段とを具備したことを特徴とする位相比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの信号の位相を比較する位相比較回路に関し、特に位相同期ループ（ＰＬＬ）回路に用いられ、映像信号から分離した水平同期信号から位相の乱れのない同期信号を生成するための位相比較回路に関する。
【０００２】
【従来の技術】
近年のカーナビゲーションシステムでは、テレビジョン放送、ＤＶＤやＣＤからの地図情報、ＧＰＳからの情報などのさまざまな映像を表示することができる。カーナビゲーションシステムは車内に取り付けられるため、山間部における電波障害やノイズなどによって、映像信号から分離された水平同期信号の位相の乱れによって、ジッターが発生し表示画面が乱れてしまう。
【０００３】
特に、ＤＶＤなどを用いた高精細な映像信号を表示する際には、表示画面の乱れは製品としての価値を下げることになる。その要因の一つとして、位相比較回路のタイミング調整が挙げられ、表示画面の乱れを防ぐために、カーナビゲーションシステムには、図５に示すような位相比較回路が設けられている。
【０００４】
図５に示した従来の位相比較回路は、位相比較回路としては一般的に知られており、図５において、５０１は一般的に知られている位相比較器であり、５０４はイネーブル信号（ＰＦＤＥＮ）を作成するイネーブル生成手段であり、５０５はデータ出力信号（ＰＦＤＤＴ）を生成するデータ生成手段である。
【０００５】
以下、かかる従来の位相比較回路の動作について説明する。なお、図５に示した従来の位相比較回路は、第１の信号（ＮＦＩＮＡ）と第２の信号（ＮＦＩＮＢ）の立ち下がりエッジの位相差を検出するような回路構成となっている。
【０００６】
図５において、通常時はＵＰ信号とＤＯＷＮ信号ともに論理ハイレベルであるが、第１の信号の立ち下がりが第２の信号の立下りよりも進んでいる場合は、ＵＰ信号は論理ロウレベルとなり、逆に第２の信号の立下りが第１の信号の立ち下がりよりも進んでいる場合は、ＤＯＷＮ信号はロウレベルとなる。
【０００７】
ＵＰ信号がロウレベルとなると、外部回路によって基準クロックの発振周波数を高くし、逆にＤＯＷＮ信号がロウレベルとなると、外部回路によって基準クロックの発振周波数を低くするような回路構成が一般的に用いられている（例えば、特開平６−２０４４３６号公報参照）。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の位相比較回路では、内部信号の伝搬経路にループ回路が存在し、ＬＳＩ化する時のタイミング調整に時間がかかる。
【０００９】
また、タイミング調整が出来ていないと、ジッターとして表示画面の乱れにつながる。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、その目的は、ＬＳＩ化する時に、入出力信号のタイミング調整を容易に行うことが可能な位相比較回路を提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するため、本発明による第１の位相比較回路は、入力された第１の信号（ＮＦＩＮＡ）と第２の信号（ＮＦＩＮＢ）の位相を比較する位相比較回路であって、第１および第２の信号が入力されてから外部へ位相比較結果が出力されるまでの伝搬経路を、直線性を有し、内部信号がループしない回路で構成したことを特徴とする。
【００１２】
また、前記の目的を達成するため、本発明による第２の位相比較回路は、入力された第１の信号（ＮＦＩＮＡ）と第２の信号（ＮＦＩＮＢ）の位相を比較する位相比較回路であって、第１および第２の信号の比較対象有効極性（ＦＩＮ１−Ａ、ＦＩＮ１−Ｂ）を出力するアナログ成分分離手段と、アナログ成分分離手段からの出力結果を受けて、位相差（ＦＩＮ２−Ａ、ＦＩＮ２−Ｂ）を検出するアナログ位相差検出手段と、外部から入力されるクロック信号（基準クロックＣＬＫ）により第１および第２の信号の比較対象有効極性の同期を合わせた信号（ＧＥＴＡ、ＧＥＴＢ）を出力するデジタル成分分離手段と、デジタル成分分離手段からの出力結果を受けて、外部から入力されるクロック信号により同期を合わせて位相差（ＨＯＬＤＡ、ＨＯＬＤＢ）を検出するデジタル位相差検出手段と、アナログ位相差検出手段からの出力結果とデジタル位相差検出手段からの出力結果を合成した信号（ＦＩＮ３−Ａ、ＦＩＮ３−Ｂ）を出力するデジタル−アナログ合成手段と、デジタル−アナログ合成手段からの出力結果を受けて、外部へ位相比較結果（ＰＦＤＥＮ、ＰＦＤＤＴ）を出力するイネーブル生成手段およびデータ生成手段とを具備したことを特徴とする。
【００１３】
上記の構成によれば、第１および第２の信号が入力されてから外部へ位相比較結果が出力されるまでの伝搬経路を、直線性が容易に得られる内部回路構成とし、内部信号がループしない回路構成にすることにより、ＬＳＩ化する時に、タイミング調整を容易に行うことができる位相比較回路を実現することが可能になる。
【００１４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して詳しく説明する。なお、図中、同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１５】
図１Ａは、本発明の一実施の形態による位相比較回路の全体構成の一例を示すブロック図であり、第１の信号（ＮＦＩＮＡ）と第２の信号（ＮＦＩＮＢ）の立ち下がりエッジ位相差を検出するような回路構成の一例を示す。なお、ＣＬＫは基準クロック、ＮＲＳＴはリセット信号を示す。
【００１６】
図１Ａにおいて、位相比較回路は、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの比較対象有効極性（ＦＩＮ１−Ａ、ＦＩＮ１−Ｂ）を出力するアナログ成分分離手段１０１と、アナログ成分分離手段１０１からの出力結果を受けて位相差（ＦＩＮ２−Ａ、ＦＩＮ２−Ｂ）を検出するアナログ位相差検出手段１０２と、外部から入力される基準クロックＣＬＫにより、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの比較対象有効極性の同期を合わせた信号（ＧＥＴＡ、ＧＥＴＢ）を出力するデジタル成分分離手段１０６と、デジタル成分分離手段１０６からの出力結果を受けて、基準クロックＣＬＫにより同期を合わせて位相差（ＨＯＬＤＡ、ＨＯＬＤＢ）を検出するデジタル位相差検出手段１０７と、アナログ位相差検出手段１０２からの出力結果とデジタル位相差検出手段１０７からの出力結果を合成した信号（ＦＩＮ３−Ａ、ＦＩＮ３−Ｂ）を出力するデジタル−アナログ合成手段１０３と、デジタル−アナログ合成手段１０３からの出力結果を受けて、外部へ位相比較結果（ＰＦＤＥＮ、ＰＦＤＤＴ）を出力するイネーブル生成手段１０４およびデータ生成手段１０５とを備える。
【００１７】
また、図１Ｂは、デジタル位相差検出手段１０７における真理値表である。
【００１８】
図１Ａと図５との対比により明らかなように、本実施形態と従来例との相違点は、従来例にはループ回路が存在するのに対して、本実施形態にはループ回路が存在しない点にある。
【００１９】
次に、本実施形態による位相比較回路の動作について、図１に加えて、図２、図３、および図４を参照して説明する。
【００２０】
図２は、図１に示した位相比較回路における、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差上に基準クロック（ＣＬＫ）のエッジ（立ち上がりエッジ）が含まれない場合の各部信号のタイミングチャートである。なお、図２において、ＰＦＤは、外部回路で生成され、第１の信号ＮＦＩＮＡの位相が第２の信号ＮＦＩＮＢの位相よりも進んでいる場合に正極性となり、逆に第１の信号ＮＦＩＮＡの位相が第２の信号ＮＦＩＮＢの位相よりも遅れている場合に負極性となり、その位相差に応じた間隔を有する信号である。
【００２１】
図２において、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差上に基準クロックＣＬＫのエッジが含まれない時は、アナログ処理部を構成する、アナログ成分分離手段１０１と、アナログ位相差検出手段１０２と、デジタル−アナログ合成手段１０３と、イネーブル生成手段１０４と、データ生成手段１０５とは、デジタル処理部を構成する、デジタル成分分離手段１０６とデジタル位相差検出手段１０７の影響を受けない（図２の信号ＨＯＬＤＡ、信号ＨＯＬＤＢは論理ロウレベルのままである）。
【００２２】
よって、第１の信号ＦＩＮＡと第２の信号ＦＩＮＢが入力されてから、イネーブル信号（ＰＦＤＥＮ）がイネーブル生成手段１０４から出力され、またデータ出力信号（ＰＦＤＤＴ）がデータ生成手段１０５から出力されるまでのタイミングは、容易に直線性を持たせることができる直列回路構成部分１０１、１０２、１０３、１０４のみが伝搬経路となるため、ほぼ同タイミングとなり、タイミング調整も安易になる。
【００２３】
次に、図３は、図１に示した位相比較回路における、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差上に基準クロックＣＬＫのエッジ（立ち上がりエッジ）が含まれる場合の各部信号のタイミングチャートである。
【００２４】
図３において、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差上に基準クロックＣＬＫのエッジが含まれる時は、デジタル成分分離手段１０６とデジタル位相差検出手段１０７によって２つの信号の位相差が保持される（図３の信号ＨＯＬＤＡ、信号ＨＯＬＤＢ）。
【００２５】
この時、第１の信号ＦＩＮＡと第２の信号ＦＩＮＢが入力されてから、出力されるイネーブル信号ＰＦＤＥＮとデータ出力信号ＰＦＤＤＴの出力開始タイミングは、容易に直線性を持たせることができる直列回路構成部分１０１、１０２、１０３、１０４のみが伝搬経路となるため、ほぼ同タイミングとなる。また、出力されるイネーブル信号ＰＦＤＥＮとデータ出力信号ＰＦＤＤＴの出力終了タイミングも同様に、容易に直線性を持たせることができる直列回路構成部分１０１、１０２、１０３、１０４のみが伝搬経路となるため、やはりほぼ同タイミングとなる。
【００２６】
図４は、図１に示した位相比較回路における、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差が１サイクル以上で、かつ立下りエッジが同タイミングの場合の各部信号のタイミングチャートである。
【００２７】
図４において、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差が１サイクル以上で、かつ立下りエッジが同タイミングの時は、デジタル成分分離手段１０６とデジタル位相差検出手段１０７によって位相差が保持される（図４の信号ＨＯＬＤＡ、信号ＨＯＬＤＢ）。
【００２８】
この時、第１の信号ＦＩＮＡと第２の信号ＦＩＮＢが入力されてから、出力されるイネーブル信号ＰＦＤＥＮとデータ出力信号ＰＦＤＤＴの出力開始タイミングは、容易に直線性を持たせることができる直列回路構成部分１０１、１０２、１０３、１０４のみが伝搬経路となるため、ほぼ同タイミングとなる。しかし、出力されるイネーブル信号ＰＦＤＥＮとデータ出力信号ＰＦＤＤＴの出力終了タイミングは、デジタル成分分離手段１０６とデジタル位相差検出手段１０７による位相差を保持する回路の影響を受けるため、理想のタイミングに比べ、基準クロックＣＬＫの１サイクル分増える。
【００２９】
以上のように、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差が１サイクル以上で、かつ立下りエッジが同タイミングの時以外は、第１の信号ＦＩＮＡと第２の信号ＦＩＮＢが入力されてから、イネーブル信号ＰＦＤＥＮとデータ出力信号ＰＦＤＤＴが出力されるまでのタイミングは、ほぼ同タイミングとなり、タイミング調整も行い易くなる。
【００３０】
また、実際の使用条件を考えてみると、通常状態では、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差上に基準クロックＣＬＫのエッジが含まれない状態で動作し、電源投入直後のみ、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差が１サイクル以上で、かつ立下りエッジが同タイミングとなることが考えられる。
【００３１】
しかし、電源投入直後は通常、表示画面を黒一色等にするために、出力されるイネーブル信号ＰＦＤＥＮとデータ出力信号ＰＦＤＤＴのタイミングが理想のタイミングに比べ、基準クロックＣＬＫの１サイクル分増えても問題にはならない。
【００３２】
なお、図２、図３、および図４に示した信号の極性を逆にしてもよいことは言うまでもない。
【００３３】
また、図１に示した位相比較回路では、入力される第１の信号と第２の信号の立ち下がりエッジの位相差を比較する回路構成としたが、逆に第１の信号と第２の信号の立ち上りエッジに対して位相差を比較する場合には、入力する前に反転回路等を用いれば実現可能である。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、第１および第２の信号が入力されてから外部へ位相比較結果が出力されるまでの伝搬経路を、直線性が容易に得られる内部回路構成とし、内部信号がループしない回路構成にすることにより、ＬＳＩ化する時に、タイミング調整を容易に行うことができる位相比較回路を実現することが可能になる。
【図面の簡単な説明】
【図１Ａ】本発明の一実施の形態による位相比較回路の全体構成の一例を示すブロック図
【図１Ｂ】図１Ａのデジタル位相差検出手段１０７における真理値表
【図２】図１に示した位相比較回路における、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差上に基準クロックＣＬＫのエッジが含まれない場合の各部信号のタイミングチャート
【図３】図１に示した位相比較回路における、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差上に基準クロックＣＬＫのエッジが含まれる場合の各部信号のタイミングチャート
【図４】図１に示した位相比較回路における、第１の信号ＮＦＩＮＡと第２の信号ＮＦＩＮＢの位相差が１サイクル以上で、かつ立下りエッジが同タイミングの場合の各部信号のタイミングチャート
【図５】従来の位相比較回路の一例を示すブロック図
【符号の説明】
１０１　アナログ成分分離手段
１０２　アナログ位相差検出手段
１０３　デジタル−アナログ合成手段
１０４　イネーブル生成手段
１０５　データ生成手段
１０６　デジタル成分分離手段
１０７　デジタル位相差検出手段
【図１Ａ】
2004015240.tif 000003
【図１Ｂ】
2004015240.tif 000004
【図２】
2004015240.tif 000005
【図３】
2004015240.tif 000006
【図４】
2004015240.tif 000007
【図５】
2004015240.tif 000008