(57)【要約】      （修正有）【課題】単位面積当たりのチヤネル幅を容易に増大させることができ、かつ論理回路部との１チップ混載化が容易である駆動用ＭＯＳトランジスタを用いた半導体装置を得る。【解決手段】半導体基板表面部に設けられた二つの離れたソース・ドレイン領域１間の前記基板表面部に高濃度領域を直線的に繋ぐチヤネル長方向に設けられた凹部６を複数本のチヤネル幅方向に形成され、前記ソース・ドレイン領域間の前記凹部を含む前記表面部に絶縁膜３を有し、前記絶縁膜上にゲート電極２を有している半導体装置。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基板表面部に設けられた二つの離れたソース・ドレイン領域間の前記基板表面部に前記高濃度領域を直線的に繋ぐチャネル長方向に設けられた凹部を複数本のチャネル幅方向に形成され、前記ソース・ドレイン領域間の前記凹部を含む前記表面部に絶縁膜を有し、前記絶縁膜上にゲート電極を有している半導体装置。
【請求項２】
凹凸構造の凸部全ての半導体基板が空乏化する請求項１記載の半導体装置。
【請求項３】
複数個の前記凹凸構造を有する半導体装置が、論理回路部ようのＭＯＳトランジスタとともに１チップ上に混載された請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術的分野】
本発明は、高駆動能力が要求される半導体装置に関する。
【０００２】
【従来の技術】
半導体集積回路は主に論理演算などを行なう論理回路部と、その論理結果を低インピーダンスで出力するための出力回路部から成る。出力回路部を構成する半導体装置は論理回路部で得られた結果を安定的に表示装置に出力さるために高い駆動能力が要求される。
【０００３】
また、この半導体装置をスイッチングレギュレ一夕やＤＣ−ＤＣコンバータなどの出力部に応用したとき、コイルの小型化に伴う周波数特性の向上が求められる。出力回路部に用いる従来の高駆動能力を持つ代表的なＭＯＳ構造を図２に示す。図２は、第１導電型半導体基板の表面部に、第２導電型のソース領域８が平面的に櫛の歯状に形成されている。そしてその櫛の歯状のソース領域８に対して一定の間隔をおいて、第２導電型のドレイン領域９が形成されている。つまり、それぞれ８、９の櫛の歯は、間隔をおいて対向して設けられている。その間隔はチャネル形成領域２３となる。ソース領域８とドレイン領域は素子分離２４により囲まれている。ゲート電極２も櫛の歯状にチャネル形成領域２３と重なる様に図示しないゲート絶縁膜を介して形成されている。この半導体装置はゲート電極２を櫛型にし、チヤネル幅を大きくすることによって高駆動能力を実現しているが、構造上この半導体装置のチップ占有率は高い。
【０００４】
【特許文献１】
特開平１１−３３０４６５号公報（図１）
【０００５】
【発明が解決しようとする課題】
図２のＭＯＳトランジスタ（Ｔｒ．）において単位面積当たりのチヤネル幅を更に増大させようとすると、櫛型ゲート電極２の長さ、ソース・ドレイン領域の櫛の歯の長さ（図面の上下方向）を長くするか、櫛の歯の幅（図面の左右方向）や、間隔を狭くして、櫛の歯の歯数を多くする必要がある。そのため、１つのＭＯＳＴｒ．の占める面積が大きくなる。
【０００６】
本願発明は、単位面積当たりのチヤネル幅を容易に増大させることができ、かつ論理回路部との１チップ混載化が容易である駆動用ＭＯＳトランジスタを用いた半導体装置を得ることである。
【０００７】
【課題を解決するための手段】
本発明は上記の従来の問題を克服するもので、微細加工により単位面積当たりのチヤネル幅を増大させることが可能だけでなく、微細加工以外の方法によっても単位面積当たりのチャネル幅を増大させることが可能であり、微細加工技術の制限を受けずに単位面積当たりの駆動能力を向上させることが出来る。
また、図４と同様の方法で単一および複数個のＭＯＳの１チップ混載化が容易にできる。
【０００８】
上記を実現するため、以下に示す手段を考案した。
（１）半導体基板表面部に設けられた二つの離れた高濃度領域間の基板表面部に前記高濃度領域を直線的に繋ぐ方向に複数本の凹部が形成され、前記高濃度領域間の前記凹部を含む前記表面部に絶縁膜を有し、前記絶縁膜上にゲート電極を有している半導体装置にした。
（２）更に、ゲート電極に対する電圧印可時もしくは熱平衡状態時に、前記凹凸構造の凸部全ての半導体基板が空乏化している半導体装置にした。
（３）また、単数個あるいは複数個の前記凹凸構造を有する半導体装置が、論理回路部とともに１チップ上に混載された半導体装置にした。
【０００９】
【実施例】
図１（ａ）は発明の基本的な構造の平面図、図１（ｂ）は図１（ａ）の線分ＡＡ‘における断面図、図１（ｃ）は図１（ａ）の線分ＢＢ‘における断面図である。図１（ｂ）では、一般のＭＯＳＴｒ．構造と同一である。第１導電型のであるＰ型半導体基板５の表面部にゲート電極２を挟んでソース・ドレイン領域である第２導電型のＮ＋領域１が形成されている。ゲート電極２は、Ｐ型半導体基板５の表面にゲート絶縁膜３を介して形成されている。図１（ａ）において、チャネル長は、上下方向であり、チャネル幅は、左右方向になる。そして、図１（ａ）の斜線部で示すように、ソース・ドレイン領域である第２導電型のＮ＋領域１間のチャネル形成領域は、チヤネル長方向に両端がＮ＋領域１に実質的に接続した凹部６が形成されている。更にその凹部６は、チャネル幅方向に（直線的に）複数本形成されている。つまり、図１（ｃ）の様に、Ｐ型半導体基板５表面は、凸状構造４を有している。
【００１０】
微細加工により、上記凹凸構造４のピッチ間隔を小さくすることにより単位面積当たりのチヤネル幅を増大させることが可能である。また、凹凸構造４の凹部６の深さを深くすることによっても、単位面積当たりのチヤネル幅を増大させることが可能である。細加工技術により、単位面積当たりの駆動能力を向上させることができる。
【００１１】
つぎに、図を用いないで、凹凸構造４及び図１のＭＯＳＴｒ．の造り方を簡単に説明する。Ｐ型半導体基板５のチャネル形成領域（ソース・ドレイン領域２に挟まれた）表面に、マスクを用いて、図１に示したようなドライエッチングにより凹部６を形成する。そして、ゲート絶縁膜３を介して、ゲート電極２をマスクにより凹凸構造４表面に形成する。このゲート電極２をマスクにしてｎ型領域であるソース・ドレイン領域２を形成する。
【００１２】
図２に示す従来の高駆動能力半導体装置の単位当たりのチヤネル幅を増大させるには特に微細加工技術が必要があり、本発明は高価な特に複雑な微細加工技術が不要なため、従来の半導体装置より安価に製品を提供できる。
【００１３】
また、本願構造で形成される空乏層１６について説明する。図４様にのように、凹凸構造４の２つの凹部６に挟まれた凸部７の幅が比較的小さい場合は、前記凸部７内のＰ型半導体基板５の全領域に渡り空乏化が可能である。そこで、ゲート電極２とＰ型半導体基板５間の寄生容量が減少することにより高周波特性およびサブスレッショルド特性が向上する。
【００１４】
次に、高駆動能力（高電圧）であるＭＯＳＴｒ．と低出力である論理回路部様の低電圧ＭＯＳＴｒ．が１チップ上に混載された場合について説明する。図２に示す従来の高駆動能力ＭＯＳＴｒ．と低電圧ＭＯＳＴｒ．との１チップ混載化は比較的に容易に可能であるが、高い駆動能力を得るためには微細加工の限界を考慮すると面積を大きくせざるを得ない。
【００１５】
一方、本発明の構造を有する半導体装置は単数複数問わず図３に示す実施例のように、論理回路部（低出力ｎＭＯＳＴｒ．１７とｐＭＯＳＴｒ．１８よりなる）と図１の高駆動ＭＯＳＴｒ．とを１チップ混載化した半導体装置が容易に得ることができる。かつ、図２に示すそれぞれの従来の半導体装置より単位面積当たりの駆動能力を大きくすることが可能である。なお、ｐＭＯＳＴｒ．１８は、Ｐ型半導体基板５に設けられたＮウェル１４に形成される。
【００１６】
更に、本発明の半導体装置は、出力端子の電圧帯に応じてチヤネル長を変えることが容易である。即ち、マルチ出力電源ＩＣにおいて、電圧が比較的大きい場合はチャネル長を長く、電圧が小さい場合はチャネル長を短くするが、このような対応も可能であり、設計自由度が大きい。
【００１７】
【発明の効果】
本発明半導体装置の凹凸部の深さを深くするといった微細加工以外の方法により単位面積当たりの駆動能力を向上させることが可能である。
【００１８】
また、本発明の構造を有する半導体装置は単数複数問わず論理回路部との１チップ混載化が容易に可能であり、またその際の設計自由度も大きい。
【図面の簡単な説明】
【図１】図１は本発明の基本的な構造であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）の線分ＡＡ‘における断面図、図１（ｃ）は図１（ａ）甲線分ＢＢ‘における断面図である。
【図２】図２は一般型ＭＯＳ構造を有する従来の高駆動能力半導体装置の一実施例であり、図２（ａ）は上から見た図で、図２（ｂ）は図２（ａ）の線分ｃｃ‘の断面図である。
【図３】図３は、図１で示した半導体装置を他の回路と共に１チップ上に混載した場合の本発明の一実施例のチヤネルに垂直方向の断面図である。
【図４】図４は、図１（ｃ）を拡大した断面図である。
【符号の説明】
１  ｎ＋領域（ソース・ドレイン領域）
２  ゲート電極
３  ゲート絶縁体
４  凹凸構造
５  ｐ型半導体基板
６  凹部
７  凸部
８  ソース電極
９  ドレイン電極
１０  ｐ−領域
１１  ｎ型エビタキシヤル層
１２  ｎ型半導体基板
１３  ｐ＋領域
１４  ｎ−領域
１６  空乏層
１７  ｎＭＯＳ
１８  ｐＭＯＳ
２１  図１のＭＯＳＴｒ．
【図１】
2004319704.tif 000003
【図２】
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【図３】
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【図４】
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