(57)【要約】【課題】今後のさらなる高精細化（画素数の増大）及び小型化に伴う各表示画素ピッチの微細化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。【解決手段】本発明は、基板を照射方向に対して３０°〜６０°傾けてドーピングを行い、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ）を自己整合的に形成してＧＯＬＤ構造を備えたＴＦＴを作製することを特徴とする。ゲート電極と重なる低濃度不純物領域（Ｌｏｖ）のチャネル長方向の長さは２０ｎｍ〜１５０ｎｍ、好ましくは５０ｎｍ〜１２０ｎｍとする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であって、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記ＴＦＴのチャネル長が０．２μｍ〜１μｍであることを特徴とする半導体装置。
【請求項２】
請求項１において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に存在することを特徴とする半導体装置。
【請求項３】
請求項１において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、或いは前記チャネル形成領域と前記ドレイン領域との間のいずれか一方に存在することを特徴とする半導体装置。
【請求項４】
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であって、
第１のｎチャネル型ＴＦＴと第２のｎチャネル型ＴＦＴからなるＮＭＯＳ回路を有し、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記第１のｎチャネル型ＴＦＴおよび前記第２のｎチャネル型ＴＦＴのチャネル長が０．２μｍ〜１μｍであることを特徴とする半導体装置。
【請求項５】
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であって、
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴからなるＣＭＯＳ回路を有し、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記ｎチャネル型ＴＦＴのチャネル長が０．２μｍ〜１μｍであることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、前記ゲート電極と一部重なる低濃度不純物領域は、自己整合的に形成されたことを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一に記載された半導体装置とは、液晶表示装置であることを特徴とする半導体装置。
【請求項８】
請求項１乃至６のいずれか一に記載された半導体装置とは、ＥＬ発光装置であることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一に記載された半導体装置とは、ビデオカメラ、デジタルカメラ、プロジェクター、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯型情報端末、または電子遊技機器であることを特徴とする半導体装置。
【請求項１０】
絶縁表面上に複数のＴＦＴを備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の高濃度不純物領域を形成する工程と、
前記第ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を前記半導体層表面に対して３０°〜６０°の角度範囲内で斜めに添加して前記ゲート電極と重なるｎ型の低濃度不純物領域を自己整合的に形成する工程と、
前記ゲート電極を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記高濃度不純物領域と接するソース配線またはドレイン配線を形成する工程と、を有することを特徴とする半導体装置の作製方法。
【請求項１１】
絶縁表面上に複数のＴＦＴを備えた半導体装置の作製方法であって、
絶縁表面上に非晶質構造を有する半導体膜を形成する工程と、
前記非晶質構造を有する半導体膜に金属元素を添加する工程と、
前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成する工程と、
パターニングを行って島状の半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の高濃度不純物領域を形成する工程と、
前記第ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を前記半導体層表面に対して３０°〜６０°の角度範囲内で斜めに添加して前記ゲート電極と重なるｎ型の低濃度不純物領域を自己整合的に形成する工程と、
前記ゲート電極を覆う第２の絶縁膜を形成する工程と、
前記高濃度不純物領域に前記金属元素をゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する工程と、
前記第２の絶縁膜上に前記高濃度不純物領域と接するソース配線またはドレイン配線を形成する工程と、を有することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１１において、前記ゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する工程は、加熱処理であることを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１１において、前記ゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する工程は、前記非晶質構造を有する半導体膜に強光を照射する処理であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００３】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
特に、マトリクス上に配置された表示画素毎にＴＦＴからなるスイッチング素子を設けたアクティブマトリクス型の液晶表示装置が盛んに開発されている。
【０００５】
アクティブマトリクス型の液晶表示装置においては、画素部において有効画面領域を広げる開発が進められている。有効画面領域の面積を大きくするには画素部に配置されるＴＦＴ（画素ＴＦＴ）の占める面積をできるだけ小さくする必要に迫られている。また、製造コストの低減を図るために駆動回路を画素部と同一基板上に作り込む開発も進められている。同一基板上に駆動回路と画素部を形成した場合、駆動回路をＴＡＢ方式で実装したものと比べて、額縁部と呼ばれる画素領域以外の領域が占める面積が大きくなる傾向がある。額縁部の面積を小さくするために、駆動回路を構成する回路規模を小さくする必要にも迫られている。
【０００６】
画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることが重要である。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。
【０００８】
しかし、従来のＴＦＴにおいて、ＬＤＤ領域を形成した場合、オフ電流値を低減することはできたが、同時にオン電流値も低下していた。
【０００９】
また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造が知られている。ＧＯＬＤ構造はＬＤＤ構造よりもさらにドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。なお、本明細書では、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重なるＴＦＴ構造をＧＯＬＤ構造と呼び、ＬＤＤ領域がゲート絶縁膜を介してゲート電極と重ならないＴＦＴ構造をＬＤＤ構造と呼ぶ。
【００１０】
また、ＧＯＬＤ構造はＬＤＤ構造と比べてオン電流値の劣化を防ぐ効果は高いが、その反面、ＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。
【００１１】
また、下記特許文献には、加速した不純物イオンを基板に対して斜めから照射することによってＴＦＴのソース領域またはドレイン領域を形成することが記載されている。
【００１２】
【特許文献】
特開平８−１３９３３７号公報
【００１３】
【発明が解決しようとする課題】
従来では、ＬＤＤ構造を備えたＴＦＴやＧＯＬＤ構造を備えたＴＦＴを形成しようとすると、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１４】
本発明は、液晶表示装置に代表される電気光学装置、ＥＬ素子を有する発光装置、ならびに半導体装置において、今後のさらなる高精細化（画素数の増大）及び小型化に伴う各表示画素ピッチの微細化を進められるように、複数の素子を限られた面積に形成し、素子が占める面積を縮小して集積することを課題とする。
【００１５】
【課題を解決するための手段】
本発明は、基板を照射方向に対して３０°〜６０°傾けてドーピングを行い、ゲート電極と重なる低濃度不純物領域（Ｌｏｖ）を自己整合的に形成してＧＯＬＤ構造を備えたＴＦＴを作製することを特徴とする。ゲート電極と重なる低濃度不純物領域（Ｌｏｖ）のチャネル長方向の長さは２０ｎｍ〜１５０ｎｍ、好ましくは５０ｎｍ〜１２０ｎｍとする。
【００１６】
ＴＦＴにおいては、配線幅に依存しており、チャネル長は長くなってしまっていた。従ってＴＦＴのオン電流の増大を困難なものとしている。また、ＴＦＴのチャネル長を短くすることができないため、ゲート容量を減少させにくく、ＴＦＴを含む集積回路の動作の高速化を妨げている。
【００１７】
本発明により、斜めにドーピングを行う条件を適宜調節することによって、回り込む領域および量を調節してチャネル長を短くすることができ、例えばチャネル長を０．２μｍ〜１μｍとすることができる。加えて、ゲート絶縁膜の膜厚を薄くしてオン電流の増大を図ってもよい。
【００１８】
本発明により、オン電流の増大（チャネル長の短縮化、ゲート絶縁膜の薄膜化、寄生抵抗の低減化）やゲート容量の低減（チャネル長の短縮化）が実現し、高速動作する回路（代表的にはＣＭＯＳ回路やＮＭＯＳ回路）を得ることができる。
【００１９】
また、結晶化を助長するための金属元素を半導体膜に導入して結晶化を行った後、金属元素を除去（ゲッタリングとも呼ぶ）する場合、本発明によりチャネル長を短縮化すると、チャネル形成領域における残存金属元素を効率よくゲッタリングサイト（例えば高濃度にリンを含む半導体領域）に移動させることができるため好ましい。
【００２０】
本明細書で開示する発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であって、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記ＴＦＴのチャネル長が０．２μｍ〜１μｍであることを特徴とする半導体装置である。
【００２１】
また、上記構成において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、または前記チャネル形成領域と前記ドレイン領域との間に存在することを特徴としている。或いは、上記構成において、前記低濃度不純物領域は、前記チャネル形成領域と前記ソース領域の間、或いは前記チャネル形成領域と前記ドレイン領域との間のいずれか一方に存在することを特徴としている。
【００２２】
また、他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であって、
第１のｎチャネル型ＴＦＴと第２のｎチャネル型ＴＦＴからなるＮＭＯＳ回路を有し、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記第１のｎチャネル型ＴＦＴおよび前記第２のｎチャネル型ＴＦＴのチャネル長が０．２μｍ〜１μｍであることを特徴とする半導体装置である。
【００２３】
また、他の発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを複数備えた半導体装置であって、
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴからなるＣＭＯＳ回路を有し、
前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、
前記ｎチャネル型ＴＦＴのチャネル長が０．２μｍ〜１μｍであることを特徴とする半導体装置である。
【００２４】
また、上記各構成において、前記ゲート電極と一部重なる低濃度不純物領域は、自己整合的に形成されたことを特徴としている。
【００２５】
また、上記構造を実現するための発明の構成は、
絶縁表面上に複数のＴＦＴを備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の高濃度不純物領域を形成する工程と、
前記第ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を前記半導体層表面に対して３０°〜６０°の角度範囲内で斜めに添加して前記ゲート電極と重なるｎ型の低濃度不純物領域を自己整合的に形成する工程と、
前記ゲート電極を覆う第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記高濃度不純物領域と接するソース配線またはドレイン配線を形成する工程と、を有することを特徴とする半導体装置の作製方法である。
【００２６】
また、作製方法に関する他の発明の構成は、
絶縁表面上に複数のＴＦＴを備えた半導体装置の作製方法であって、
絶縁表面上に非晶質構造を有する半導体膜を形成する工程と、
前記非晶質構造を有する半導体膜に金属元素を添加する工程と、
前記半導体膜を結晶化させて結晶構造を有する半導体膜を形成する工程と、
パターニングを行って島状の半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の高濃度不純物領域を形成する工程と、
前記第ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を前記半導体層表面に対して３０°〜６０°の角度範囲内で斜めに添加して前記ゲート電極と重なるｎ型の低濃度不純物領域を自己整合的に形成する工程と、
前記ゲート電極を覆う第２の絶縁膜を形成する工程と、
前記高濃度不純物領域に前記金属元素をゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する工程と、
前記第２の絶縁膜上に前記高濃度不純物領域と接するソース配線またはドレイン配線を形成する工程と、を有することを特徴とする半導体装置の作製方法である。
【００２７】
また、上記構成において、前記ゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する工程は、加熱処理であることを特徴としている。或いは、上記構成において、前記ゲッタリングして結晶構造を有する半導体膜中の前記金属元素を選択的に除去または低減する工程は、前記非晶質構造を有する半導体膜に強光を照射する処理であることを特徴としている。
【００２８】
また、上記作製方法に関する各構成において、前記ゲート電極はテーパ−部を有し、該テーパ−部は低濃度不純物領域と重なっていることを特徴としている。
【００２９】
また、本発明は、基板を斜めにしてドーピングを行う製造装置にも特徴がある。本発明のイオンドーピング装置は、基板は垂直に立てた状態でイオンビーム６０２を水平方向に照射するような装置構成とする。また、基板を保持する基板ステージにはロボットが接続されており、基板の搬送を行いながら、２種類の動かし方が可能なように設計してある。１つは、図６（Ｂ）に示すように基板を角度α（基板面とイオンビームの照射方向とがなす角度α＝９０°−θ）だけ傾けながら基板を搬送させる方法であり、もう一つは、図６（Ｃ）に示すように基板を角度αだけ傾けながら基板を搬送させる方法である。また、イオンビームを照射している間、基板ステージはある角度αで固定してもよいし、ある角度範囲内で常に角度αを変化させてもよい。
【００３０】
また、本明細書において、ＴＦＴのチャネル長Ｌ、チャネル長方向のＧＯＬＤ領域１０２ａ、１０２ｂの長さＬｏｖは、図７（Ａ）で示される長さと定義する。なお、ＧＯＬＤ領域とは、ゲート電極１００と重なる低濃度不純物領域１０２ａ、１０２ｂのことである。基本的には、図７（Ａ）で示すようにゲート電極の幅＝Ｌ＋２×Ｌｏｖの式が成り立つとする。基板に対して斜めにドーピングを行った後、比較的高温の加熱処理によってドーピングされた不純物元素が拡散する場合、チャネル形成領域１０３の境界が明確になりにくくなるが、簡略的に図７（Ａ）で示す構造図として識別する。
【００３１】
なお、ドープ後の低濃度不純物領域１０２ａ、１０２ｂは、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）により観察することができる。なお、低濃度不純物領域におけるＮ型またはＰ型を付与する不純物元素の濃度範囲は、１×１０１７／ｃｍ３〜１×１０１９／ｃｍ３である。また、高濃度不純物領域におけるＮ型またはＰ型を付与する不純物元素の濃度範囲は、１×１０２０／ｃｍ３〜１×１０２１／ｃｍ３である。
【００３２】
また、ドーピング条件によっては、図７（Ｂ）中の点線に示すように、濃度プロファイル１０４のピークが半導体層の上側またはゲート絶縁膜１０１に位置する場合もある。図７（Ｂ）においては、ゲート電極１００と重なる低濃度不純物領域１０５ａ、１０５ｂの長さＬｏｖとチャネル形成領域１０６のチャネル長Ｌは、図７（Ａ）と同一である。
【００３３】
また、ドーピング条件によっては、図７（Ｃ）中の点線に示すように、濃度プロファイル１０７のピークが半導体層の下地絶縁膜または基板に位置する場合もある。この場合においては、ゲート電極の幅＝Ｌ＋２×Ｌｏｖの式が成り立たない。チャネルはチャネル形成領域とゲート絶縁膜１０１との界面に形成されるため、チャネル長Ｌは図７（Ｃ）で示される長さとなり、ゲート電極１００と重なる低濃度不純物領域１０８ａ、１０８ｂは、長さＬｏｖが最も長い箇所を指す。
【００３４】
なお、図７（Ｃ）で示す構造は、半導体基板を用いた場合に互いの濃度プロファイルがゲート下方で重なってしまう、または互いに近づきすぎてしまうため、ＴＦＴでなければ作製することができない構成である。
【００３５】
なお、図７（Ａ）〜図７（Ｃ）で示した定義は、ｎチャネル型ＴＦＴだけでなく、ｐチャネル型ＴＦＴにおいても適用することができる。
【００３６】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００３７】
（実施の形態１）
図１に本発明を用いたＣＭＯＳ回路およびＮＭＯＳ回路の作製方法の一例を示す。
【００３８】
まず、基板上に下地絶縁膜を形成する。基板としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３９】
また、下地絶縁膜としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜を形成する。ここでは下地膜として２層構造（を用いた例を示すが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００４０】
次いで、下地絶縁膜上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００４１】
次いで、レジストマスクを除去した後、半導体層を覆う絶縁膜２０を形成する。絶縁膜２０はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜２０はＴＦＴのゲート絶縁膜となる。
【００４２】
次いで、絶縁膜２０上に膜厚１００〜６００ｎｍの導電膜を形成する。ここでは、スパッタ法を用い、Ｗ膜からなる導電膜を形成する。なお、導電膜をＷとしたが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００４３】
次いで、第２のフォトマスクを用いてレジストマスクを形成し、ドライエッチング法またはウェットエッチング法を用いて第１のエッチング工程を行う。この第１のエッチング工程によって、導電膜をエッチングして、図１（Ａ）に示すように、導電層１４、２４、４４、５０を得る。なお、導電層１４、２４、４４、５０はＴＦＴのゲート電極となる。
【００４４】
また、ＩＣＰエッチング装置を用い、端部においてテーパー形状を有する部分（テーパー部）を有する導電層としてもよい。テーパー部の角度（テーパー角）は基板表面（水平面）とテーパー部の傾斜部とのなす角度として定義する。導電層のテーパー角は、エッチング条件を適宜、選択することによって、５〜４５°の範囲とすることができる。
【００４５】
次いで、レジストマスクを除去した後、第３のフォトマスクを用いてレジストマスク３５を新たに形成し、半導体にｎ型を付与する不純物元素（代表的にはリン、またはＡｓ）を高濃度にドープするための第１のドーピング工程を行う。第１のドーピング工程におけるイオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５／ｃｍ２とし、加速電圧を６０〜１００ｋｅＶとして行う。レジストマスク３５は、ｐチャネル型ＴＦＴとなる領域と、導電層２４の近傍とを覆う。この第１のドーピング工程によって絶縁膜２０を介してスルードープを行い、高濃度不純物領域１７、１８、４１、４２、４７、４８を形成する。（図１（Ａ））
【００４６】
次いで、レジストマスクを除去した後、第４のフォトマスクを用いてレジストマスク３６を新たに形成し、半導体にｎ型を付与する不純物元素を低濃度にドープするための第２のドーピング工程を行う。この第２のドーピング工程では、基板に対して斜めにドープを行って導電層２４、４４、５０と重なる低濃度不純物領域２５、２６ａ、２６ｂ、２７ａ、２７ｂを自己整合的に形成する。（図１（Ｂ））
【００４７】
なお、斜めにドーピングを行う場合、基板面と垂直な面と、イオンを照射する方向とがなす角度θは３０°〜６０°とすることが好ましい。斜めにドーピングを行う場合において、イオンを照射する方向と、基板面と垂直な面とがなす最適な角度θを調べるためにシミュレーションを行った所、図４（Ｂ）と図５に示されるシミュレーション結果が導出された。図４（Ａ）に示すモデル図を想定し、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ  ｏｆ  Ｉｏｎ  ｉｎ  Ｍａｔｔｅｒ）と呼ばれるソフトを用いてシミュレーションを行った。ＴＲＩＭはモンテカルロ法によってイオン注入過程のシミュレーションを行うためのソフトである。図４（Ｂ）におけるシミュレーションに用いた各数値は、リン（Ｐ）のドーズ量は３×１０１５／ｃｍ２、加速電圧は８０ｋｅＶ、ゲート絶縁膜の膜厚は１５０ｎｍである。
【００４８】
また、図１では基板に対して斜めにドーピングを行ったｎチャネル型ＴＦＴの例を示しているが、ｐチャネル型ＴＦＴにおいて、ｐ型を付与する不純物元素を基板面と垂直な面に対して斜めにドーピングを行ってゲート電極と重なる低濃度不純物領域を形成してもよい。また、図５におけるシミュレーションに用いた各数値は、ボロン（Ｂ）のドーズ量は２×１０１６／ｃｍ２、加速電圧は８０ｋｅＶ、ゲート絶縁膜の膜厚は１５０ｎｍである。図４（Ｂ）と図５において、縦軸は、図４（Ａ）中に示したマスク端面からの距離である回り込み量Ｌ（Ｌａｔｅｒａｌ  ｌｅｎｇｔｈ）であり、横軸は、基板面に垂直な面とイオンの照射方向とがなす角度であるチルト角（図４（Ａ）中に示す角度θ）である。
【００４９】
また、本発明のイオンドーピング装置の一部を図６（Ａ）に示した。パーティクルの問題があるため基板６０１は垂直に立てた状態でイオンビーム６０２を水平方向に照射するような装置構成とすることが好ましい。なお、図６（Ａ）ではイオンビーム照射手段６０３から照射されるイオンビームは線状となる図を示しているが特に限定されない。また、基板を保持して移動させる基板ステージ（図示しない）は、２種類の動かし方がある。１つは、図６（Ｂ）に示すように基板を角度αだけ傾ける方法であり、もう一つは、図６（Ｃ）に示すように基板を角度αだけ傾ける方法である。また、イオンビームを照射している間、基板ステージはある角度αで固定してもよいし、ある角度範囲内で常に角度αを変化させてもよい。
【００５０】
また、斜めにドープを行いゲート電極の下方に不純物領域を形成するには、ＴＦＴの配置も考慮に入れる必要がある。図６（Ｂ）および図６（Ｃ）に示すように、基板を傾ける基板ステージの動かし方と、チャネル長方向を合わせてＴＦＴを含む回路を設計することが好ましい。
【００５１】
次いで、レジストマスクを除去した後、第５のフォトマスクを用いてレジストマスク３７を新たに形成し、半導体にｐ型を付与する不純物元素（代表的にはボロン）を高濃度にドープするための第３のドーピング工程を行う。この第３のドーピング工程によって絶縁膜２０を介してスルードープを行い、高濃度不純物領域１１、１２を形成する。（図１（Ｃ））
【００５２】
この後、水素を含む絶縁膜２２を成膜した後、半導体層に添加された不純物元素の活性化および水素化を行う。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にゲッタリングを行うことができる。（図１（Ｄ））
【００５３】
なお、ｐチャネル型ＴＦＴ３１となる半導体層の端部にリンを添加してリンを含むゲッタリングサイトを別途形成してもよい。その場合、レジストマスク３５のみを変更して端部にリンが添加されるようにすればよい。端部のみにリンを添加するため、ｐチャネル型ＴＦＴとしての特性はほとんど変化しない。
【００５４】
次いで、層間絶縁膜２３を形成した後、第６のマスクを用いてコンタクトホールを形成し、導電膜を形成した後、第７のマスクを用いてエッチングを行い、電極１５、１６、２１、４５、４６、５１を形成する。（図１（Ｅ））
【００５５】
こうして、同一絶縁表面に図１（Ｅ）に示す４種類の異なる構造のＴＦＴ３１〜３４を形成することができる。
【００５６】
ｎチャネル型ＴＦＴ３３においては、チャネル形成領域４３の一方の側に接してゲート電極４４と重なる低濃度不純物領域（Ｌｏｖ）２５を有している。
【００５７】
また、ｎチャネル型ＴＦＴ３４においては、チャネル形成領域４９の両側に接してゲート電極５０と重なる低濃度不純物領域（Ｌｏｖ）２６ａ、２６ｂを有している。
【００５８】
また、ｐチャネル型ＴＦＴ３１においては、低濃度不純物領域を有していない。
【００５９】
また、ｎチャネル型ＴＦＴ３２においては、ゲート電極２４と重なる低濃度不純物領域（Ｌｏｖ）と、ゲート電極２４と重ならない低濃度不純物領域（Ｌｏｆｆ）とをチャネル形成領域１９の両側に有している。
【００６０】
また、得られたｎチャネル型ＴＦＴ３２とｐチャネル型ＴＦＴ３１とを相補的に組み合わせてＣＭＯＳ回路を作製することができる。また、得られたｎチャネル型ＴＦＴ３３とｎチャネル型ＴＦＴとを組み合わせてＮＭＯＳ回路を作製することができる。ＮＭＯＳ回路やＣＭＯＳ回路を作製する場合、予めチャネル形成領域となる半導体領域に対してリンまたはボロンを微量にドーピングしてデプレッション型ＴＦＴとエンハンスメント型ＴＦＴとを作り分けることが望ましい。例えば、ｎチャネル型のデプレッション型ＴＦＴではリンを微量にドープし、ｐチャネル型のデプレッション型ＴＦＴではボロンを微量にドープすればよい。
【００６１】
（実施の形態２）
ここでは、実施の形態１とは異なるドーピング順序で４種類の異なる構造のＴＦＴを形成する例を示す。なお、ドーピング順序以外は、実施の形態１と同じであるため、同じ符号を用いる。
【００６２】
まず、実施の形態１に従って導電層までを形成する。
【００６３】
ここでは、導電層を形成した後、第１のドーピング工程で斜めにドープを行い低濃度不純物領域を形成（図２（Ａ））し、第２のドーピング工程で高濃度不純物領域を形成（図２（Ｂ））する。そして第３のドーピング工程でｐ型を付与する不純物元素を添加して高濃度不純物領域を形成（図２（Ｃ））する。
【００６４】
以降の工程は、実施の形態１に従えば、図２（Ｅ）に示す４種類の異なる構造のＴＦＴ３１〜３４を形成することができる。
【００６５】
（実施の形態３）
ここでは、実施の形態１および実施の形態２とは異なるドーピング順序で４種類の異なる構造のＴＦＴを形成する例を示す。なお、ドーピング順序以外は、実施の形態１と同じであるため、同じ符号を用いる。
【００６６】
まず、実施の形態１に従って導電層までを形成する。
【００６７】
ここでは、導電層を形成した後、第１のドーピング工程でｐ型を付与する不純物元素を添加して高濃度不純物領域を形成（図３（Ａ））し、第２のドーピング工程で斜めにドープを行い低濃度不純物領域を形成（図３（Ｂ））する。そして第３のドーピング工程で高濃度不純物領域（図３（Ｃ））を形成する。
【００６８】
以降の工程は、実施の形態１に従えば、図３（Ｅ）に示す４種類の異なる構造のＴＦＴ３１〜３４を形成することができる。
【００６９】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【００７０】
［実施例］
（実施例１）
ここでは、絶縁表面を有する基板（代表的にはガラス基板、プラスチック基板）上に上記実施の形態１乃至３で得られるＴＦＴおよび回路を用い、ＣＰＵやメモリーを形成する例を図８を用いて説明する。
【００７１】
１００１は中央処理部（ＣＰＵとも呼ばれる）、１００２は制御部、１００３は演算部、１００４は記憶部（メモリーとも呼ばれる）、１００５は入力部、１００６は出力部（表示部など）である。
【００７２】
演算部１００３と制御部１００２とを合わせたものが、中央処理部１００１であり、演算部１００３は、加算、減算の算術演算やＡＮＤ、ＯＲ、ＮＯＴなどの論理演算を行う算術論理演算部（ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ，ＡＬＵ）、演算のデータや結果を一時格納する種々のレジスタ、入力される１の個数を数え上げるカウンタなどから成り立っている。演算部１００３を構成する回路、例えば、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、バッファ回路、またはレジスタ回路などはＴＦＴで構成することができ、高い電界効果移動度を得るため、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。アモルファスシリコン膜に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜を加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよいし、アモルファスシリコン膜に触媒となる金属元素を添加した後、加熱してポリシリコン膜を得た後に連続発振型のレーザー光を照射してポリシリコン膜を得る方法を用いてもよい。本実施例において、演算部１００３を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。また、ドーピングの際、演算部１００３を構成するＴＦＴのチャネル長方向と基板の傾け方向とを合わせる。
【００７３】
また、制御部１００２は記憶部１００４に格納された命令を実行して、全体の動作を制御する役割を担っている。制御部１００２はプログラムカウンタ、命令レジスタ、制御信号生成部からなる。また、制御部１００２もＴＦＴで構成することができ、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製すればよい。本実施例において、制御部１００２を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。また、ドーピングの際、制御部１００２を構成するＴＦＴのチャネル長方向と基板の傾け方向とを合わせる。
【００７４】
また、記憶部１００４は、計算を行うためのデータと命令を格納する場所であり、ＣＰＵで頻繁に実行されるデータやプログラムが格納されている。記憶部１００４は、主メモリ、アドレスレジスタ、データレジスタからなる。さらに主メモリに加えてキャッシュメモリを用いてもよい。これらのメモリは、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリなどで形成すればよい。また、記憶部１００４もＴＦＴで構成する場合には、連続発振型のレーザー光を用いて結晶化を行った半導体膜をＴＦＴの活性層として作製することができる。本実施例において、記憶部１００４を構成するＴＦＴのチャネル長方向とレーザービームの走査方向とを揃える。また、ドーピングの際、記憶部１００４を構成するＴＦＴのチャネル長方向と基板の傾け方向とを合わせる。
【００７５】
また、入力部１００５は外部からデータやプログラムを取り込む装置である。また、出力部１００６は結果を表示するための装置、代表的には表示装置である。
【００７６】
ＴＦＴのチャネル長方向とレーザービームの走査方向を揃えることによってバラツキの少ないＣＰＵを絶縁基板上に作り込むことができる。また、同一基板上にＣＰＵと表示部とを作り込むことができる。表示部においても各画素に配置される複数のＴＦＴのチャネル長方向とレーザービームの走査方向を揃えることが好ましい。
【００７７】
また、本実施例においては、実施の形態１に従い、基板に対して斜めにドーピングを行い、チャネル長を０．２μｍ〜１μｍとすることによって高速動作する回路（ＣＰＵなど）を作製している。
【００７８】
また、回路設計や作製工程が複雑になるが、同一基板上にＣＰＵと表示部とメモリとを作り込むこともできる。
【００７９】
こうして、絶縁基板上に高速動作可能であり、且つ、電気特性バラツキの少ない半導体装置を完成することができる。
【００８０】
また、本実施の形態は、実施の形態１乃至３のいずれか一と自由に組み合わせることができる。
【００８１】
（実施例２）
本実施例では、絶縁表面を有する基板上に、画素部、画素を駆動する駆動回路、及び画像処理回路とを少なくとも形成した半導体装置の構成例と、消費電力を削減する動作方法について説明する。
【００８２】
図９に示すのはガラス基板上に形成された表示部を有するシステムの一例であって、ガラス基板上には、画素部８０１、ソース線駆動回路８０２、ゲート線駆動回路６０３、機能の異なる３つの画像処理回路８０４〜８０６、メモリ８０７、インターフェース回路８０８、電源供給タイミング制御回路８０９が設けられている。本半導体装置は、液晶表示装置であっても、ＥＬ材料を用いた発光表示装置であっても構わない。
【００８３】
図９に示したブロック図において、画素部８０１は画像を表示する部分であり、ソース線駆動回路８０２、及びゲート線駆動回路８０３は、画素を駆動する駆動回路である。画像データはソース線駆動回路８０２に入力される。また、インターフェース回路８０８は外部から画像データ、あるいは画像の基となるデータを入力し、適切な内部信号に変換した後、ソース線駆動回路８０２、画像処理回路８０４〜８０６、もしくはメモリ８０７に出力する。
【００８４】
本半導体装置の機能として、３つの画像処理回路８０４〜８０６とメモリ８０７を用いた様々な画像処理を行う半導体装置を考えることができる。例えば、これらの画像処理回路の１つもしくは複数を用いることによって、画像の歪み補正、リサイズ、モザイク処理、スクロール、反転といった画像変換や、マルチウィンドウ処理、メモリ８０７を用いた画像生成、及びこれらの複合処理等を考えることができる。
【００８５】
これに対応して、様々な動作モードが考えられ、本構成の半導体装置においては、画像処理回路８０４〜８０６が有するレジスタ及びラッチ回路に、不揮発性を有するラッチ回路を適用することが有効である。つまり、不揮発性を有するラッチ回路によって、画像処理回路８０４〜８０６の論理状態が復元可能である構成が有効である。こうすることにより、画像処理回路８０４〜８０６の動作状態を保持したまま電源を遮断することが可能となり、使用しない画像処理回路の電源を遮断することが可能となる。その結果、消費電力の削減が可能となる。
【００８６】
また、待機時においても、システムの状態を保持したままで、電源供給を止めることができるため、待機時と動作時の高速な移行と、待機時の消費電力の削減を同時に実現することが可能となる。
【００８７】
動作モードの切り替え制御は、電源供給タイミング制御回路８０９によって行う。具体的には、動作モードに対応して、モードの切り替え前後に、使用しない画像処理回路に対して格納手続と復元手続を行えばよい。
【００８８】
なお、本実施例では、画像処理回路８０４〜８０６全体を復元可能な場合を説明したが、必ずしもこれに限定されない。画像処理回路８０４〜８０６を構成する一部の回路（例えば回路Ｃとする）の論理状態を復元可能とする構成であっても構わない。その場合、回路Ｃを使用する時のみに回路Ｃに電源を供給することが可能となり、消費電力の削減が可能となる。
【００８９】
なお、不揮発性を有するラッチ回路を、インターフェース回路、あるいはソース線駆動回路、ゲート線駆動回路に対して適用することも可能である。その結果、それぞれの論理回路が動作しない時には、その論理回路の電源を遮断することで消費電力を削減することが可能となる。
【００９０】
本実施例における様々な回路（画素部８０１、ソース線駆動回路８０２、ゲート線駆動回路６０３、機能の異なる３つの画像処理回路８０４〜８０６、メモリ８０７、インターフェース回路８０８、電源供給タイミング制御回路８０９）は、実施の形態１乃至３に従って得られる高速動作可能なＴＦＴで作製することができる。
【００９１】
なお、本実施例は、実施の形態１乃至３、実施例１のいずれの構成とも自由に組み合わせることが可能である。
【００９２】
（実施例３）
本発明を実施して得たＴＦＴを組み込むことによって様々な電子機器を作製することができる。電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１０に示す。
【００９３】
図１０（Ａ）はテレビであり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明は表示部２００３に適用することができる。なお、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用のテレビが含まれる。
【００９４】
図１０（Ｂ）はデジタルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明は、表示部２１０２に適用することができる。
【００９５】
図１０（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明は、表示部２２０３に適用することができる。
【００９６】
図１０（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明は、表示部２３０２に適用することができる。
【００９７】
図１０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明は表示部Ａ、Ｂ２４０３、２４０４に適用することができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【００９８】
図１０（Ｆ）はゲーム機器であり、本体２５０１、表示部２５０５、操作スイッチ２５０４等を含む。
【００９９】
図１０（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明は、表示部２６０２に適用することができる。
【０１００】
図１０（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明は、表示部２７０３に適用することができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０１０１】
以上の様に、本発明を実施して得た表示装置は、あらゆる電子機器の表示部として用いても良い。なお、本実施の形態の電子機器には、実施の形態１乃至３、実施例１、実施例２のいずれの構成を用いて作製された半導体装置を用いても良い。
【０１０２】
【発明の効果】
本発明により、オン電流の増大（チャネル長の短縮化、ゲート絶縁膜の薄膜化、寄生抵抗の低減化）やゲート容量の低減（チャネル長の短縮化）が実現し、高速動作する回路（例えばＣＰＵを構成する回路）を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１を示す工程図。
【図２】実施の形態２を示す工程図。
【図３】実施の形態３を示す工程図。
【図４】シミュレーションに用いたモデル図および結果を示す図である。（実施の形態１）
【図５】シミュレーション結果を示す図である。（実施の形態１）
【図６】イオンドーピング装置の一部を示す図である。（実施の形態１）
【図７】定義を示す図である。
【図８】ＣＰＵのブロック図を示す図である。（実施例１）
【図９】表示部を有するシステムブロック図を示す図である。（実施例２）
【図１０】電子機器の一例を示す図。（実施例３）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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