(57)【要約】      （修正有）【課題】ＥＳＤ（静電気放電）破壊に対する保護を信頼性良く行うことを可能とする半導体装置を提供する。【解決手段】第１ウェル領域１１、１２と、前記第１ウェル領域１１、１２内に形成された第１半導体素子とを有する内部回路と、前記第１ウェル領域１１、１２よりも不純物濃度が低い第２ウェル領域３３、３４と、前記第２ウェル領域３３、３４内に形成された第２半導体素子３０とを有し、前記第１半導体素子を保護するための保護回路とを具備することを特徴としている。【選択図】    図２
2004319696.tif 000002
【特許請求の範囲】
【請求項１】
第１ウェル領域と、前記第１ウェル領域内に形成された第１半導体素子とを有する内部回路と、
前記第１ウェル領域よりも不純物濃度が低い第２ウェル領域と、前記第２ウェル領域内に形成された第２半導体素子とを有し、前記第１半導体素子を保護するための保護回路と
を具備することを特徴とする半導体装置。
【請求項２】
第１ウェル領域と、前記第１ウェル領域内に形成された第１半導体素子とを有する内部回路と、
前記第１ウェル領域よりも深さが深い第２ウェル領域と、前記第２ウェル領域内に形成された第２半導体素子とを有し、前記第１半導体素子を保護するための保護回路と
を具備することを特徴とする半導体装置。
【請求項３】
第１ウェル領域と、前記第１ウェル領域内に形成された第１半導体素子とを有する内部回路と、
前記第１ウェル領域よりも不純物濃度が低く、且つ深さが深い第２ウェル領域と、前記第２ウェル領域内に形成された第２半導体素子とを有し、前記第１半導体素子を保護するための保護回路と
を具備することを特徴とする半導体装置。
【請求項４】
前記第２半導体素子は、外部接続端子に接続された電流経路の一端と、接地電位に接続された電流経路の他端とを備え、
前記第１半導体素子は、前記外部接続端子に接続された入出力端子を備え、
前記第２半導体素子は、前記外部接続端子から入力された電流を、前記電流経路を介して前記接地電位に流し込むことにより、前記電流によって前記第１半導体素子が破壊されることを防止する
ことを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記第２半導体素子に前記電流が流れた際に、前記第２半導体素子の前記電流経路間において発生する電圧は、前記第１半導体素子の耐圧未満である
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２半導体素子は、サイリスタまたはバイポーラトランジスタであり、
前記保護回路は、前記サイリスタまたはバイポーラトランジスタの動作を開始させるためのトリガ回路を更に備える
ことを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
【請求項７】
前記保護回路は、前記第２半導体素子の動作を開始させるためのトリガ回路を更に備え、
前記第２半導体素子は、前記トリガ回路に接続される制御端子を更に備えるサイリスタまたはバイポーラトランジスタであり、
前記トリガ回路は、前記外部接続端子から前記電流が流れ込むことにより前記第１半導体素子の前記入出力端子における電位が上昇し、且つ該電位が前記第１半導体素子の耐圧未満である際に、前記第２半導体素子の前記制御端子に対して開始命令を出力する
ことを特徴とする請求項４または５記載の半導体装置。
【請求項８】
前記第２半導体素子はＭＯＳトランジスタであり、
前記ＭＯＳトランジスタのゲート電位は、前記電流経路の一端の電圧と同相で変化する
ことを特徴とする請求項４または５記載の半導体装置。
【請求項９】
前記第１半導体素子はＭＯＳトランジスタであり、
前記第２半導体素子のチャネル長は、前記第１半導体素子よりも大きい
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第２ウェル領域は、深さ方向の全領域において、前記第１ウェル領域よりも不純物濃度が低い
ことを特徴とする請求項１または３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関する。例えば、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）による半導体装置の破壊を防止するため技術に係るものである。
【０００２】
【従来の技術】
一般にＥＳＤは、半導体装置を人間若しくは機械が運搬する場合などに生じる。ＥＳＤの発生時には、数百Ｖ〜数千Ｖの電圧が極短時間の間に半導体装置の２端子間に印加される。このＥＳＤによる破壊に半導体装置は非常に弱い。そのため、半導体装置にはＥＳＤ破壊に対する保護素子が設けられている。そして、この保護素子により静電気の放電を行うことで、半導体装置のＥＳＤ破壊を防止している。
【０００３】
従来、保護素子としては、サイリスタが広く使用されている（例えば非特許文献１参照）。また、保護素子のチャネル領域の不純物濃度を最適化して、保護素子としての性能向上を図る方法も開示されている（例えば特許文献１参照）。
【０００４】
【非特許文献１】
Ｍａｒｋｓ  Ｐ．Ｊ．Ｍｅｒｇｅｎｓ  他著、ＥＯＳ／ＥＳＤ  Ｓｙｍｐｏｓｉｕｍ  ２００２，  Ｓｅｓｓｉｏｎ  １Ａ  Ｏｎ  Ｃｈｉｐ  Ｐｒｏｔｅｃｔｉｏｎ，  “Ｈｉｇｈ  Ｈｏｌｄｉｎｇ  Ｃｕｒｒｅｎｔ  ＳＣＲｓ（ＨＨＩ−ＳＣＲ）  ｆｏｒ  ＥＳＤ  Ｐｒｏｔｅｃｔｉｏｎ  ａｎｄ  Ｌａｔｃｈ−ｕｐ  Ｉｍｍｕｎｅ  ＩＣ  Ｏｐｅｒａｔｉｏｎ”
【０００５】
【特許文献１】
米国特許出願公開第２００３／００３４５２７号明細書
【０００６】
【発明が解決しようとする課題】
しかしながら、近年の半導体装置の微細化に伴って、上記従来のサイリスタは、ＥＳＤ破壊に対する防止対策としての機能を十分に果たせなくなってきている。この点につき、図２２を用いて以下説明する。図２２は、保護素子として用いられるサイリスタの電圧−電流特性を示すグラフである。
【０００７】
半導体装置は、微細化に伴ってゲート酸化膜厚は薄くなる傾向がある。これにより、まず保護対象となる内部回路の耐圧ＢＶＥＳＤは低下する。また一方で、ウェル領域の不純物濃度は高くなり、その深さは浅くなっていく傾向にある。
【０００８】
次に保護回路としてのサイリスタに着目すると、不純物濃度が高くなると、サイリスタに内在するバイポーラトランジスタの電流増幅率ｈｆｅ及びベース抵抗ＲＢが小さくなる。すると、サイリスタのロックオン条件であるｈｆｅ（ｐｎｐ）×ｈｆｅ（ｎｐｎ）＞１が満たされにくくなる。ｈｆｅ（ｐｎｐ）、ｈｆｅ（ｎｐｎ）はそれぞれサイリスタに内在するｐｎｐ型バイポーラトランジスタ及びｎｐｎ型バイポーラトランジスタの電流増幅率である。そして、最悪の場合、スナップバックしなくなることも考えられ、その場合にはサイリスタはもはや保護素子として動作しない。
【０００９】
また電流増幅率ｈｆｅが小さくなると、サイリスタをロックオンさせる為のトリガ電流を大きくする必要があり、且つ、バイポーラトランジスタの電圧ＶＣＥを大きく取る必要がある。その結果、ホールド電圧Ｖｈが上昇する。同時に、ロックオン状態における抵抗（オン抵抗）が上昇するため、クランプ電圧Ｖｃｌａｍｐが上昇する。その結果、場合によってはクランプ電圧Ｖｃｌａｍｐが、内部回路の耐圧ＢＶＥＳＤより大きくなってしまう。従って、内部回路をＥＳＤ破壊から保護出来ない。
【００１０】
更にウェル領域の深さが浅くなると、サイリスタにおいて単位体積当たりに流れる電流の電流密度が増加する。すると、電流に起因した熱の発生が顕著になり、サイリスタ自身が破壊しやすくなるという問題があった（破壊電流Ｉｂｒｅａｋの低下）。
【００１１】
上記のように、半導体装置の微細化に伴って、保護対象となる内部回路ではその耐圧が低下している。これに対して保護回路としてのサイリスタでは、ホールド電圧やクランプ電圧の上昇や、サイリスタ自身の動作不能、または熱により容易に破壊され易くなる等、保護素子としての性能が劣化して来ている。
【００１２】
この発明は、上記事情に鑑みてなされたもので、その目的は、ＥＳＤ破壊に対する保護を信頼性良く行うことを可能とする半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
この発明の第１の態様に係る半導体装置は、第１ウェル領域と、前記第１ウェル領域内に形成された第１半導体素子とを有する内部回路と、前記第１ウェル領域よりも不純物濃度が低い第２ウェル領域と、前記第２ウェル領域内に形成された第２半導体素子とを有し、前記第１半導体素子を保護するための保護回路とを具備することを特徴としている。
【００１４】
上記構成によれば、第２半導体素子は第１ウェル領域よりも不純物濃度の低い第２ウェル領域内に形成されている。従って、第２半導体素子の電流駆動能力を向上させることが出来る。すなわち、同じ電流を流したときに発生する電圧降下は、第１半導体素子に比べて小さい。従って、第２半導体素子をＥＳＤ破壊保護素子として用いた場合、ＥＳＤ電流が流れた際に第２半導体素子に発生する電圧降下を下げることが出来る。そのため、内部回路のＥＳＤ耐圧が低下した場合であっても、第２半導体素子によって内部回路を効果的に保護出来る。
【００１５】
また、この発明の第２の態様に係る半導体装置は、第１ウェル領域と、前記第１ウェル領域内に形成された第１半導体素子とを有する内部回路と、前記第１ウェル領域よりも深さが深い第２ウェル領域と、前記第２ウェル領域内に形成された第２半導体素子とを有し、前記第１半導体素子を保護するための保護回路とを具備することを特徴としている。
【００１６】
上記構成によれば、第２半導体素子は第１ウェル領域よりも深さの深い第２ウェル領域内に形成されている。従って、同じ電流を流したときに発生する電圧降下は、第１半導体素子に比べて小さい。よって、第２半導体素子をＥＳＤ破壊保護素子として用いた場合、ＥＳＤ電流が流れた際に第２半導体素子に発生する電圧降下を下げることが出来る。そのため、内部回路のＥＳＤ耐圧が低下した場合であっても、第２半導体素子によって内部回路を効果的に保護出来る。
【００１７】
更に、この発明の第３の態様に係る半導体装置は、第１ウェル領域と、前記第１ウェル領域内に形成された第１半導体素子とを有する内部回路と、前記第１ウェル領域よりも不純物濃度が低く、且つ深さが深い第２ウェル領域と、前記第２ウェル領域内に形成された第２半導体素子とを有し、前記第１半導体素子を保護するための保護回路とを具備することを特徴としている。
【００１８】
上記構成によれば、上記第１、第２の態様に係る半導体装置における効果を併せて得ることが出来る。従って、内部回路を更に効果的に保護出来る。
【００１９】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１は、本実施形態に係る半導体装置の回路図である。
【００２１】
図示するように、半導体装置は、内部回路１０及び保護回路２０を備えている。保護回路２０は内部回路１０をＥＳＤ破壊から保護するためのものであり、内部回路１０と半導体装置の入出力端子若しくは電源端子との間に設けられている。保護回路２０は、サイリスタ３０及びトリガ回路４０を備えている。以下、保護回路２０は入出力端子に接続されるものとして説明する。
【００２２】
サイリスタ３０は、ｐｎｐ型バイポーラトランジスタ３１及びｎｐｎ型バイポーラトランジスタ３２を内在している。バイポーラトランジスタ３１のエミッタは、入出力端子に接続されるノードＮ１に接続され、ベースはバイポーラトランジスタ３２のコレクタに接続され、コレクタはバイポーラトランジスタ３２のベースに接続されている。またバイポーラトランジスタ３２のエミッタは接地されている。そして、バイポーラトランジスタ３１のエミッタがサイリスタのアノード端子となり、バイポーラトランジスタ３２のエミッタがサイリスタのカソード端子となり、バイポーラトランジスタ３１のコレクタとバイポーラトランジスタ３２のベースとの接続ノードが、サイリスタのトリガ端子となる。
【００２３】
トリガ回路４０は、ｐチャネルＭＯＳトランジスタ４１、抵抗素子４２、及びキャパシタ素子４３を有している。ｐチャネルＭＯＳトランジスタ４１のソースはノードＮ１に接続され、ドレインはサイリスタのトリガ端子に接続されている。抵抗素子４２とキャパシタ素子４３は、ノードＮ１と接地電位との間に直列接続されている。そして、抵抗素子４２とキャパシタ素子４３との接続ノードが、ＭＯＳトランジスタ４１のゲートに接続されている。
【００２４】
上記構成の保護回路３０は、静電気等により入出力端子から大電流が流れ込んだ際、サイリスタ３０を介して電流を接地電位に流し込むことにより、内部回路１０をＥＳＤ破壊から保護する。
【００２５】
図２は、図１に示す内部回路１０及び保護回路２０の断面図であり、保護回路については特にサイリスタ３０の断面構造を示している。
【００２６】
まず内部回路１０の構成について説明する。図示するように、内部回路１０内にはＣＭＯＳバッファ回路が形成されている。すなわち、半導体基板１の表面内には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた素子領域の表面内に、ｎ型ウェル領域１１及びｐ型ウェル領域１２が形成されている。ｎ型ウェル領域１１の表面内には、ソース・ドレイン領域となるｐ＋型不純物拡散層１３、１３が、互いに離隔して形成されている。またｐ型ウェル領域１２の表面内にも、ソース・ドレイン領域となるｎ＋型不純物拡散層１４、１４が、互いに離隔して形成されている。そして、ｐ＋型不純物拡散層１３間、及びｎ＋型不純物拡散層１４間の半導体基板１上に、図示せぬゲート絶縁膜を介在して、ゲート電極１５が形成されている。以上の構成により、ｎ型ウェル領域１１上にｐチャネルＭＯＳトランジスタが形成され、ｐ型ウェル領域１２上にｎチャネルＭＯＳトランジスタが形成されている。
【００２７】
次にサイリスタ３０の断面構造について説明する。
図示するように、半導体基板１の表面内に、ｎ型ウェル領域３３及びｐ型ウェル領域３４が、互いに接するようにして形成されている。ｎ型ウェル領域３３及びｐ型ウェル領域３４は、内部回路１０におけるｎ型ウェル領域１１及びｐ型ウェル領域１２と同じ深さで形成されている。そして、ｎ型ウェル領域３３及びｐ型ウェル領域３４の表面内には、ｐ＋型不純物拡散層３５及びｎ＋型不純物拡散層３６が形成されている。ｐｎｐ型バイポーラトランジスタ３１は、エミッタとなるｐ＋型不純物拡散層３５、ベースとなるｎ型ウェル領域３３、及びコレクタとなるｐ型ウェル領域３４を含んで形成されている。またｎｐｎ型バイポーラトランジスタ３２は、エミッタとなるｎ＋型不純物拡散層３６、ベースとなるｐ型ウェル３４、及びコレクタとなるｎ型ウェル３３を含んで形成されている。
【００２８】
図３は、内部回路１０及び保護回路２０にそれぞれ形成されたウェル領域１２、３４の不純物濃度プロファイルを示しており、横軸は半導体基板表面からの深さ、縦軸は不純物濃度を示している。特に、内部回路１０については、図２におけるＸ１−Ｘ１’線、保護回路２０についてはＸ２−Ｘ２’線に沿った方向のプロファイルを示している。
【００２９】
図示するように、保護回路２０に形成されたウェル領域３４の不純物濃度は、内部回路１０に形成されたウェル領域１２の不純物濃度よりも薄い。すなわち、ウェル領域３４に含まれるｐ型不純物の濃度は、ウェル領域１２に含まれるｐ型不純物の濃度よりも薄い。そして、この関係は、ウェル領域１２、３４の深さ方向の全領域において成立する。すなわち、ウェル領域１２、３４の表面においても成立し、深い領域においても成立する。なお、この関係はウェル領域１１とウェル領域３３との間でも成立する。すなわち、ウェル領域３３に含まれるｎ型不純物の濃度は、ウェル領域１１に含まれるｎ型不純物の濃度よりも薄い。そして、この関係は、ウェル領域１１、３３の深さ方向の全領域において成立する。また、ウェル領域１１とウェル領域３４、及びウェル領域１２とウェル領域３３との間で成立しても良い。
【００３０】
次に、上記構成の保護回路２０の動作について図４を用いて説明する。図４はサイリスタ３０の電圧−電流特性を示すグラフである。
静電気等により、入出力端子から大電流が流れ込んだと仮定する。すると、トリガ回路４０内の容量素子４３によってＭＯＳトランジスタ４１のゲートにバイアスが印加される。換言すれば、ＭＯＳトランジスタ４１のゲート電位はＧＮＤとされる。通常、入出力端子から入ってくる静電気等のサージは瞬間的なパルスである。従って、容量素子４３は、抵抗素子４２から容量素子４３に流れ込む電荷を十分に充電できず、ＭＯＳトランジスタのゲート電位は上昇出来ない。他方、ノードＮ１の電位、すなわちＭＯＳトランジスタ４１のソース電位はサージによって上昇する。従って、ＭＯＳトランジスタ４１には、オン状態に移行するように、ゲートバイアス印加される。なお、ノードＮ１が電源に接続されているような場合には、ＭＯＳトランジスタ４１はオンしない。これは、電源から供給される電圧は、サージに比べて徐々に上昇するからである。この場合、容量素子４３が十分に充電出来ることにより、ＭＯＳトランジスタ４１の電位が上昇し、ＭＯＳトランジスタ４１はオフ状態のままである。
【００３１】
上記の結果、ＭＯＳトランジスタ４１は、サイリスタ３０のトリガ端子に電流Ｉｇを供給する。そして、ノードＮ１の電位がトリガ電圧Ｖｔ１を越えると、ｎ型ウェル３３とｐ型ウェル３４とで形成されるｐｎ接合が降伏する。その結果、サイリスタ３０は順方向阻止状態を示さなくなり（ロックオン状態）、ＥＳＤ電流ＩＥＳＤをアノード（ノードＮ１）からカソード（接地電位）へ流す。この時、ノードＮ１の電位はクランプ電圧Ｖｃｌａｍｐ１となる。勿論、スナップバックが生じるトリガ電圧Ｖｔ１及びクランプ電圧Ｖｃｌａｍｐ１は、内部回路１０内の半導体素子の耐圧ＢＶＥＳＤよりも低い電圧である。
【００３２】
上記本実施形態に係る半導体装置であると、保護回路によってＥＳＤ破壊から内部回路を効果的に保護することが出来る。この点について、図４を用いて従来と比較しつつ、以下、詳細に説明する。
【００３３】
図４に示すように、従来構造のサイリスタであると、トリガ電圧Ｖｔ２が高く、またクランプ電圧Ｖｃｌａｍｐ２が高い。従って、静電気等によって入出力端子からＥＳＤ電流ＩＥＳＤが流れ込んだ際、例えサイリスタがロックオンしたとしても、サイリスタの端子間電圧は、クランプ電圧Ｖｃｌａｍｐ２に達する前に、内部回路の耐圧ＢＶＥＳＤを越えてしまう場合があった。この場合、例えサイリスタがロックオンしたとしても、内部回路は破壊されてしまう。また、ロックオンが非常にかかりづらく、トリガ電圧Ｖｔ３が耐圧ＢＶＥＳＤを越えてしまう場合もある。この場合には、サイリスタがロックオンする以前に、既に内部回路は破壊されてしまう。
【００３４】
しかし、本実施形態に係る構成では、保護回路２０内のウェル領域３３、３４の不純物濃度を、内部回路１０内のウェル領域１１、１２よりも薄くしている。そして、その関係は、ウェル領域１１、１２、３３、３４の浅い領域だけでなく、深い領域でも成立している。従って、ｐｎｐ型バイポーラトランジスタ３１及びｎｐｎ型バイポーラトランジスタ３２の電流増幅率ｈｆｅ（ｐｎｐ）、ｈｆｅ（ｎｐｎ）が、従来に比べて大きくなる。そのため、サイリスタ３０がロックオンする条件ｈｆｅ（ｐｎｐ）×ｈｆｅ（ｎｐｎ）＞１を、容易に満たすことが出来る。また、ｐｎｐ型バイポーラトランジスタ３１及びｎｐｎ型バイポーラトランジスタ３２のベース抵抗ＲＢも電流増幅率と同様、それぞれウェル領域３３、３４の不純物濃度ＮＤ、ＮＡに反比例する（ＲＢ＝１／不純物濃度）。従って、本実施形態に係る構造では、従来に比べてベース抵抗ＲＢが高い。更に、トリガ回路４０によって、サイリスタ３０のトリガ端子にゲート電流Ｉｇを供給している。このように、電流増幅率ｈｆｅ（ｐｎｐ）、ｈｆｅ（ｎｐｎ）が高く、またベース抵抗ＲＢが高く、更にトリガ電流Ｉｇが供給されている結果、図４に示すように、サイリスタ３０は、従来に比べてより低いトリガ電圧Ｖｔ１（＜Ｖｔ２）でロックオンする。
【００３５】
また、ウェル領域３３、３４の不純物濃度が、その深さ方向の全領域において低いため、サイリスタ３０が順方向の導通状態を維持するための最低電圧（最低動作維持電圧＝ホールド電圧Ｖｈ）が低い。これは、ｐｎｐ型バイポーラトランジスタ３１及びｎｐｎ型バイポーラトランジスタ３２の電流増幅率ｈｆｅ（ｐｎｐ）、ｈｆｅ（ｎｐｎ）が高いためである。電流増幅率が高いため、従来に比べて小さなベース電流ＩＢで大きなコレクタ電流ＩＣを流すことが出来、コレクタ・エミッタ間電圧ＶＣＥも小さくて済む。従って、サイリスタ３０が順方向の導通状態を維持するための、アノード・カソード間電圧は、従来に比べて小さくて済む。すなわち、ホールド電圧Ｖｈは従来に比べて小さくなる。
【００３６】
更に、ウェル領域３３、３４の不純物濃度を、深さ方向の全領域において下げることで、サイリスタ３０のオン抵抗Ｒｏｎを低減できる。すなわち、図４に示すように、ロックオン状態におけるグラフの傾きが、従来に比べて大きい。換言すれば、電圧増加に対する電流増加の度合いが従来に比べて大きい。
【００３７】
上記のように、サイリスタ３０のホールド電圧Ｖｈ、及びオン抵抗Ｒｏｎが従来に比して低下する結果、クランプ電圧Ｖｃｌａｍｐ１が低下する。
【００３８】
以上、本実施形態に係る保護回路であると、サイリスタ３０のトリガ電圧Ｖｔ１及びクランプ電圧Ｖｃｌａｍｐ１が低い為、内部回路１０のＥＳＤ耐圧が微細化に伴って低下した場合でも、内部回路１０を十分にＥＳＤ破壊から保護することが出来る。
【００３９】
また、本実施形態に係る構成であると、サイリスタ３０のサイズを小さくすることが出来る。通常、保護素子としてのサイリスタ３０には、一定の定格が与えられている。これは、ある一定のＥＳＤ電流までなら内部回路を保護できる、というものである。すると、本実施形態では、一定のＥＳＤ電流を流したときのクランプ電圧は、従来構造と比べて小さいから、発生する電力も小さい。従って、サイリスタ３０のサイズは小さくて済み、チップサイズの低減に寄与する。
【００４０】
次に、この発明の第２の実施形態に係る半導体装置について説明する。本実施形態は、上記第１の実施形態において、内部回路１０と保護回路２０とで、ウェル領域の不純物濃度を同程度とし、保護回路２０におけるウェル領域の深さを内部回路１０よりも深くしたものである。従って、半導体装置の回路図は、上記第１の実施形態で説明した図１と同様であるので説明は省略する。図５は、本実施形態に係る半導体装置の断面図であり、保護回路については特にサイリスタ３０の断面構造を示している。内部回路１０の構成は上記第１の実施形態と同様であるので説明は省略し、サイリスタ３０の構造についてのみ説明する。
【００４１】
図示するように、半導体基板１の表面内に、ｎ型ウェル領域３７及びｐ型ウェル領域３８が、互いに接するようにして形成されている。ｎ型ウェル領域３７及びｐ型ウェル領域３８は、内部回路１０におけるｎ型ウェル１１及びｐ型ウェル１２よりも深く形成されている。そして、ｎ型ウェル領域３７及びｐ型ウェル領域３８の表面内には、ｐ＋型不純物拡散層３５及びｎ＋型不純物拡散層３６が形成されている。ｐｎｐ型バイポーラトランジスタ３１は、エミッタとなるｐ＋型不純物拡散層３５、ベースとなるｎ型ウェル領域３７、及びコレクタとなるｐ型ウェル領域３８を含んで形成されている。またｎｐｎ型バイポーラトランジスタ３２は、エミッタとなるｎ＋型不純物拡散層３６、ベースとなるｐ型ウェル３８、及びコレクタとなるｎ型ウェル３７を含んで形成されている。
【００４２】
図６は、内部回路１０及び保護回路２０にそれぞれ形成されたウェル領域１２、３８の不純物濃度プロファイルを示している。特に、内部回路１０については、図５におけるＸ３−Ｘ３’線、保護回路２０についてはＸ４−Ｘ４’線に沿った方向のプロファイルを示している。
【００４３】
図示するように、保護回路２０に形成されたウェル領域３４の不純物濃度は、内部回路１０に形成されたウェル領域１２の不純物濃度と同程度である。しかし、ウェル領域３８は、ウェル領域１２よりも半導体基板深くまで形成されている。なお、この関係はウェル領域１１とウェル領域３７との間でも成立する。また、ウェル領域１１とウェル領域３８、及びウェル領域１２とウェル領域３７との間で成立しても良い。
【００４４】
本実施形態に係る保護回路２０の動作については、上記第１の実施形態と同様であるので説明は省略する。
【００４５】
上記本実施形態に係る半導体装置であると、保護回路によってＥＳＤ破壊から内部回路を効果的に保護することが出来る。この点について、図７を用いて従来と比較しつつ、以下、説明する。図７は、本実施形態に係るサイリスタ及び従来のサイリスタの電圧−電流特性を示すグラフである。
【００４６】
従来構成のサイリスタの特性は、上記第１の実施形態で説明したとおりである。この点、本実施形態に係る構成であると、保護回路２０内のウェル領域３７、３８の不純物濃度は、内部回路１０内のウェル領域１１、１２と同程度である。従って、ｐｎｐ型バイポーラトランジスタ３１及びｎｐｎ型バイポーラトランジスタ３２の電流増幅率ｈｆｅ（ｐｎｐ）、ｈｆｅ（ｎｐｎ）は、従来と同程度である。よって、サイリスタのホールド電圧Ｖｈは、従来と変わらない。しかし、ウェル領域３８、３８の深さが深い、すなわち、ｎｐｎ型バイポーラトランジスタ３１及びｐｎｐ型バイポーラトランジスタ３２のコレクタ電流ＩＣが流れる領域の断面積が大きい。従って、サイリスタ３０のオン抵抗Ｒｏｎが低減される。そのため、クランプ電圧Ｖｃｌａｍｐ１が低下する。
【００４７】
また、トリガ回路４０によって、サイリスタ３０のトリガ端子にゲート電流Ｉｇを供給している。従って、サイリスタ３０は従来に比べてより低いトリガ電圧Ｖｔ１（＜Ｖｔ２）でロックオンする。
【００４８】
このように、本実施形態に係るサイリスタ３０であると、クランプ電圧Ｖｃｌａｍｐ１及びトリガ電圧Ｖｔ１を、従来に比して下げることが出来る。その結果、第１の実施形態と同様に、内部回路１０のＥＳＤ耐圧が低下した場合でも、内部回路１０を十分にＥＳＤ破壊から保護することが出来る。
【００４９】
また、本実施形態に係る構成であると、サイリスタ自身の破壊電流に対する耐性が向上するという効果が得られる。従来構成であると、半導体装置の微細化に伴って、ウェル領域の深さが浅くなる。よって、単位体積当たりに流れる電流量が増加し、電流によって発生する熱密度が大きくなり、破壊電流が低下する（図７におけるＩｂｒｅａｋ２）。すなわち、サイリスタ自身が壊れやすくなる。
【００５０】
しかし本実施形態に係る構成では、ウェル領域３７、３８が、内部回路１０のウェル領域１１、１２よりも深く形成されている。ｎ型ウェル領域３７には、ｎｐｎ型バイポーラトランジスタ３２のコレクタ電流（ｐｎｐ型トランジスタ３１のベース電流）ｈｆｅ（ｎｐｎ）×Ｉｇが流れる。またｐ型ウェル領域３８には、ｐｎｐ型バイポーラトランジスタ３１のコレクタ電流（ｎｐｎ型トランジスタ３２のベース電流）ｈｆｅ（ｐｎｐ）×ｈｆｅ（ｎｐｎ）×Ｉｇが流れる。各ウェル領域３７、３８が深くなることで、単位体積当たりに流れる各コレクタ電流密度は低下する。それに伴って、発生する熱も低下する。すなわち、従来のように半導体基板表面で熱が集中することが抑制される。従って、熱によってサイリスタ自身が破壊されることを、従来に比べて効果的に防止することが出来る。換言すれば、サイリスタはより大きな電流まで許容することが出来る。
【００５１】
また、上記第１の実施形態と同様に、サイリスタ３０のサイズを従来に比べて小さく出来、チップサイズの低減に寄与する。
【００５２】
次に、この発明の第３の実施形態に係る半導体装置について説明する。本実施形態は、上記第１、第２の実施形態を組み合わせたものである。従って、半導体装置の回路図は、上記第１の実施形態で説明した図１と同様であるので説明は省略する。図８は、本実施形態に係る半導体装置の断面図であり、保護回路については特にサイリスタ３０の断面構造を示している。内部回路１０の構成は上記第１の実施形態と同様であるので説明は省略し、サイリスタ３０の構造についてのみ説明する。
【００５３】
図示するように、半導体基板１の表面内に、ｎ型ウェル領域３９及びｐ型ウェル領域５０が、互いに接するようにして形成されている。ｎ型ウェル領域３９及びｐ型ウェル領域５０は、内部回路１０におけるｎ型ウェル領域１１及びｐ型ウェル領域１２よりも不純物濃度が低く、且つ半導体基板１に対してより深く形成されている。そして、ｎ型ウェル領域３９及びｐ型ウェル領域５０の表面内には、ｐ＋型不純物拡散層３５及びｎ＋型不純物拡散層３６が形成されている。ｐｎｐ型バイポーラトランジスタ３１は、エミッタとなるｐ＋型不純物拡散層３５、ベースとなるｎ型ウェル領域３９、及びコレクタとなるｐ型ウェル領域５０を含んで形成されている。またｎｐｎ型バイポーラトランジスタ３２は、エミッタとなるｎ＋型不純物拡散層３６、ベースとなるｐ型ウェル５０、及びコレクタとなるｎ型ウェル３９を含んで形成されている。
【００５４】
図９は、内部回路１０及び保護回路２０にそれぞれ形成されたウェル領域１２、５０の不純物濃度プロファイルを示している。特に、内部回路１０については、図８におけるＸ５−Ｘ５’線、保護回路２０についてはＸ６−Ｘ６’線に沿った方向のプロファイルを示している。
【００５５】
図示するように、保護回路２０に形成されたウェル領域５０の不純物濃度は、内部回路１０に形成されたウェル領域１２よりも低い。すなわち、ウェル領域５０に含まれるｐ型不純物の濃度は、ウェル領域１２に含まれるｐ型不純物の濃度よりも薄い。そして、この関係は、ウェル領域１２、５０の深さ方向の全領域において成立する。すなわち、ウェル領域１２、５０の表面においても成立し、深い領域においても成立する。そして、ウェル領域５０は、ウェル領域１２よりも半導体基板深くまで形成されている。なお、この不純物濃度と深さの関係はウェル領域１１とウェル領域３９との間でも成立する。また、ウェル領域１１と５０、ウェル領域１２とウェル領域３９との間で成立しても良い。
【００５６】
本実施形態に係る保護回路２０の動作については、上記第１の実施形態と同様であるので説明は省略する。
【００５７】
上記本実施形態に係る半導体装置であると、上記第１、第２の実施形態で説明した効果を同時に得ることが出来る。すなわち、図１０に示す本実施形態及び従来のサイリスタの電圧−電流特性に示されるように、従来に比べてトリガ電圧及びクランプ電圧を低くすることが出来る。そのため、内部回路１０をＥＳＤ破壊からより効果的に保護することが出来る。更に、サイリスタにおいて熱の発生を抑制できるため、サイリスタ自身を熱による破壊から保護することが出来る。
【００５８】
また、上記第１の実施形態と同様に、サイリスタ３０のサイズを従来に比べて小さく出来、チップサイズの低減に寄与する。
【００５９】
次に、この発明の第４の実施形態に係る半導体装置について、図１１を用いて説明する。図１１は、本実施形態に係る半導体装置の回路図である。本実施形態は、上記第１の実施形態において、サイリスタ３０をバイポーラトランジスタに置き換えたものである。
【００６０】
図示するように、半導体装置は、内部回路１０及び保護回路２０を備えている。保護回路２０は、ｎｐｎ型バイポーラトランジスタ６０及びトリガ回路４０を備えている。トリガ回路の構成は第１の実施形態と同様であるので、説明は省略する。バイポーラトランジスタ６０のベースは、トリガ回路４０内のＭＯＳトランジスタ４１のドレインに接続され、エミッタは接地され、コレクタはノードＮ１に接続されている。
【００６１】
上記構成の保護回路３０は、静電気等により入出力端子若しくは電源端子から大電流が流れ込んだ際、バイポーラトランジスタ６０を介して電流を接地電位に流し込むことにより、内部回路１０をＥＳＤ破壊から保護する。
【００６２】
図１２は、図１１に示す内部回路１０及び保護回路２０の断面図であり、保護回路については特にバイポーラトランジスタ６０の断面構造を示している。なお、内部回路の構成は第１の実施形態と同様であるので説明は省略する。
【００６３】
図示するように、保護回路２０内においては、半導体基板１の表面内にｐ型ウェル領域６１が形成されている。このｐ型ウェル領域６１は、内部回路１０におけるｎ型ウェル領域１１及びｐ型ウェル領域１２と同じ深さで形成されている。そして、ｐ型ウェル領域６１の表面内には、互いに離隔するようにして２つのｎ＋型不純物拡散層６２、６３が形成されている。ｎｐｎ型バイポーラトランジスタ６０は、エミッタとなるｎ＋型不純物拡散層６２、ベースとなるｐ型ウェル領域６１、及びコレクタとなるｎ＋型不純物拡散層６３を含んで形成されている。
【００６４】
図１２におけるＸ７−Ｘ７’線（ｐ型ウェル領域１２）、Ｘ８−Ｘ８’線（ｐ型ウェル領域６１）に沿った方向の不純物濃度プロファイルは、上記第１の実施形態で説明した図３と同様である。すなわち、保護回路２０に形成されたウェル領域６１の不純物濃度は、内部回路１０に形成されたウェル領域１２の不純物濃度よりも薄い。すなわち、ウェル領域６１に含まれるｐ型不純物の濃度は、ウェル領域１２に含まれるｐ型不純物の濃度よりも薄い。そして、この関係は、ウェル領域１２、６１の深さ方向の全領域において成立する。すなわち、ウェル領域１２、６１の表面においても成立し、深い領域においても成立する。なお、この関係はウェル領域１１とウェル領域６１との間で成立しても良い。
【００６５】
次に、上記構成の保護回路２０の動作について図１３を用いて説明する。図１３は図１１に示す保護回路の電圧（ＶＣＥ）−電流（ＩＣ）特性を示すグラフである。
【００６６】
入出力端子から大電流が流れ込むと、容量素子４３によって、ＭＯＳトランジスタ４１のゲートにはバイアス電圧が維持される。従って、ＭＯＳトランジスタ４１はオン状態となり、バイポーラトランジスタ６０のベースにベース電流ＩＢを供給する。ベース電流ＩＢを供給されることにより、バイポーラトランジスタ６０は、コレクタ電流を流し始め、ＥＳＤ電流ＩＥＳＤをコレクタ（ノードＮ１）からエミッタ（接地電位）へ流す。この時、ノードＮ１の電位はクランプ電圧Ｖｃｌａｍｐ１となる。勿論、クランプ電圧Ｖｃｌａｍｐ１は、内部回路１０内の半導体素子の耐圧ＢＶＥＳＤよりも低い電圧である。
【００６７】
上記本実施形態に係る半導体装置であると、保護回路によってＥＳＤ破壊から内部回路を効果的に保護することが出来る。この点について、図１３を用いて従来と比較しつつ、以下、詳細に説明する。
【００６８】
図１３に示すように、従来構造のバイポーラトランジスタであると、クランプ電圧Ｖｃｌａｍｐ２が高い。これは、従来技術で説明したように、ウェル領域の不純物濃度が高く、バイポーラトランジスタの電流増幅率ｈｆｅが低いためである。そのため、入出力端子から半導体装置にＥＳＤ電流ＩＥＳＤが流れ込んだ際、バイポーラトランジスタが正常に動作したとしても、バイポーラトランジスタのコレクタ・エミッタ間電圧は、クランプ電圧Ｖｃｌａｍｐ２に達する前に、内部回路の耐圧ＢＶＥＳＤを越えてしまう場合があった。すなわち、保護素子としてのバイポーラトランジスタの機能が十分でなく、内部回路はＥＳＤによって破壊されてしまう。
【００６９】
しかし、本実施形態に係る構成では、保護回路２０内のウェル領域６１の不純物濃度を、内部回路１０内のウェル領域１１、１２よりも薄くしている。そして、その関係はウェル領域の浅い領域だけでなく深い領域でも成立する。従って、バイポーラトランジスタ６０の電流増幅率ｈｆｅが従来に比べて大きくなる。すなわち、従来に比して、同一のベース電流を流したときに、より大きなコレクタ電流を流すことが出来る。また、バイポーラトランジスタのオン抵抗Ｒｏｎも低下する。換言すれば、電圧増加に対する電流増加の度合いが従来に比べて大きい。
【００７０】
上記のように、バイポーラトランジスタ６０の電流増幅率ｈｆｅ、及びオン抵抗Ｒｏｎが従来に比して低下する結果、クランプ電圧Ｖｃｌａｍｐ１が低下する。
【００７１】
以上、本実施形態に係る保護回路であると、バイポーラトランジスタのクランプ電圧Ｖｃｌａｍｐ１が低い為、内部回路１０のＥＳＤ耐圧が微細化に伴って低下した場合でも、内部回路１０を十分にＥＳＤ破壊から保護することが出来る。
【００７２】
また、上記第１の実施形態と同様の理由から、バイポーラトランジスタ６０において発生する電力を低減できる。従って、バイポーラトランジスタ６０のサイズを従来に比べて小さく出来、チップサイズの低減に寄与する。
【００７３】
次に、この発明の第５の実施形態に係る半導体装置について説明する。本実施形態は、上記第４の実施形態において、内部回路１０と保護回路２０とで、ウェル領域の不純物濃度を同程度とし、保護回路２０におけるウェル領域の深さを内部回路１０よりも深くしたものである。従って、半導体装置の回路図は、上記第５の実施形態で説明した図１１と同様であるので説明は省略する。図１４は、本実施形態に係る半導体装置の断面図であり、保護回路については特にバイポーラトランジスタ６０の断面構造を示している。内部回路１０の構成は上記第４の実施形態と同様であるので説明は省略し、バイポーラトランジスタ６０の構造についてのみ説明する。
【００７４】
図示するように、半導体基板１の表面内にｐ型ウェル領域６４が形成されている。このｐ型ウェル領域６４は、内部回路１０におけるｎ型ウェル領域１１及びｐ型ウェル領域１２よりも深く形成されている。そして、ｐ型ウェル領域６１の表面内には、互いに離隔するようにして２つのｎ＋型不純物拡散層６２、６３が形成されている。ｎｐｎ型バイポーラトランジスタ６０は、エミッタとなるｎ＋型不純物拡散層６２、ベースとなるｐ型ウェル領域６１、及びコレクタとなるｎ＋型不純物拡散層６３を含んで形成されている。
【００７５】
図１４におけるＸ９−Ｘ９’線（ｐ型ウェル領域１２）、Ｘ１０−Ｘ１０’線（ｐ型ウェル領域６４）に沿った方向の不純物濃度プロファイルは、上記第２の実施形態で説明した図６と同様である。すなわち、保護回路２０に形成されたウェル領域６４は、内部回路１０に形成されたウェル領域１２の不純物濃度と同程度の不純物濃度を有し、且つ半導体基板面から深く形成されている。なお、この関係はウェル領域１１とウェル領域６４との間で成立しても良い。
【００７６】
本実施形態に係る保護回路２０の動作については、上記第４の実施形態と同様であるので説明は省略する。
【００７７】
上記本実施形態に係る半導体装置であると、上記第４の実施形態と同様の効果が得られる。この点について、図１３を用いて説明する。図１３は、第４の実施形態に係るバイポーラトランジスタ６０の電圧−電流特性であるが、本実施形態に係るバイポーラトランジスタ６０も同様の傾向を示す。
【００７８】
本実施形態に係る構造であると、従来に比してウェル領域６４の深さが深い、すなわち、バイポーラトランジスタ６０のコレクタ電流ＩＣが流れる領域の断面積が大きい。従って、バイポーラトランジスタ６０のオン抵抗Ｒｏｎが低減される。そのため、第４の実施形態と同様に、クランプ電圧Ｖｃｌａｍｐ１が低下する。従って、内部回路１０のＥＳＤ耐圧が微細化に伴って低下した場合でも、内部回路１０を十分にＥＳＤ破壊から保護することが出来る。
【００７９】
また、上記第４の実施形態と同様、バイポーラトランジスタ６０のサイズを従来に比べて小さく出来、チップサイズの低減に寄与する。
【００８０】
次に、この発明の第６の実施形態に係る半導体装置について説明する。本実施形態は、上記第４、第５の実施形態を組み合わせたものである。従って、半導体装置の回路図は上記第４の実施形態で説明した図１１と同様であるので説明は省略する。また、本実施形態に係る半導体装置の断面構造は、第５の実施形態で説明した図１４に示す構造であり、内部回路１０及び保護回路２０に形成されたウェル領域の不純物濃度プロファイルは、図９と同様である。また、保護回路の動作は、上記第４の実施形態で説明した通りである。
【００８１】
本実施形態に係る構成であると、保護回路２０内のウェル領域６４の不純物濃度を、内部回路１０内のウェル領域１１、１２よりも薄くしている。従って、バイポーラトランジスタ６０の電流増幅率ｈｆｅが従来に比べて大きくなる。また、バイポーラトランジスタのオン抵抗Ｒｏｎも低下する。
【００８２】
更に、従来に比してウェル領域６４の深さが深い、すなわち、バイポーラトランジスタ６０のコレクタ電流ＩＣが流れる領域の断面積が大きい。従って、バイポーラトランジスタ６０のオン抵抗Ｒｏｎが低減される。
【００８３】
上記の結果、第４、第５の実施形態と同様に、クランプ電圧Ｖｃｌａｍｐ１が低下する。従って、内部回路１０のＥＳＤ耐圧が微細化に伴って低下した場合でも、内部回路１０を十分にＥＳＤ破壊から保護することが出来る。また、バイポーラトランジスタ６０のサイズを従来に比べて小さく出来、チップサイズの低減に寄与する。
【００８４】
図１５は、第４乃至第６の実施形態に係るバイポーラトランジスタ６０と、従来構造のバイポーラトランジスタを用いた場合の図１１に示す保護回路の電圧（ＶＣＥ）−電流（ＩＣ）特性である。図示するように、第４乃至第６の実施形態に係るバイポーラトランジスタであると、同一のＥＳＤ電流ＩＥＳＤが流れた際に発生する電圧ＶＣＥ（クランプ電圧）が、従来のバイポーラトランジスタに比べて小さいことが分かる。すなわち、内部回路のＥＳＤ耐圧が低下した際でも、効果的に内部回路が保護される。
【００８５】
また、バイポーラトランジスタ自身が破壊される電流（破壊電流）の値も向上する。バイポーラトランジスタ自身の破壊は、そのバイポーラトランジスタにおいて発生する電力密度によって決まる。本実施形態に係る構造であると、従来構造に比べて、同一の電圧で流れる電流量が大きい。従って、図１５において示した等電力線でバイポーラトランジスタが破壊されるとすれば、その破壊電流Ｉｂｒｅａｋは、従来に比べて大きくなる。すなわち、第４乃至第６の実施形態に係るバイポーラトランジスタであると、より大きなＥＳＤ電流が流れ込んだ場合でも対応することが出来、内部回路保護の特性を向上できる。
【００８６】
なお、第４乃至第６の実施形態に係るバイポーラトランジスタは、従来に比べて電流増幅率ｈｆｅが高く、またオン抵抗Ｒｏｎが低い。従って、保護素子としてのバイポーラトランジスタを、内部回路に流用しても良い。この場合には、第４乃至第６の実施形態に係る構造を有するバイポーラトランジスタは、高性能な半導体素子として利用出来る。
【００８７】
次に、この発明の第７の実施形態に係る半導体装置について、図１６を用いて説明する。図１６は、本実施形態に係る半導体装置の回路図である。
【００８８】
図示するように、半導体装置は、内部回路１０及び保護回路２０を備えている。保護回路２０は内部回路１０をＥＳＤ破壊から保護するためのものであり、内部回路１０と半導体装置の入出力端子との間に設けられている。保護回路２０は、ｎチャネルＭＯＳトランジスタ７０、キャパシタ素子７１、及び抵抗素子７２を備えている。
【００８９】
ＭＯＳトランジスタ７０のソースは接地され、ドレインは、入出力端子に接続されるノードＮ１に接続されている。キャパシタ素子７１と抵抗素子７２とは、ノードＮ１と接地電位との間に直列接続されている。そして、キャパシタ素子７１と抵抗素子７２との接続ノードが、ＭＯＳトランジスタ７０のゲートに接続されている。なお、保護回路２０内のＭＯＳトランジスタ７０は、ＥＳＤ電流を流す必要があるから、内部回路１０内におけるＭＯＳトランジスタよりもサイズが大きい。すなわち、チャネル長やチャネル幅が、内部回路１０のＭＯＳトランジスタよりも大きく、より大きな電流を供給できる。
【００９０】
上記構成の保護回路２０は、静電気等によって入出力端子から大電流が流れ込んだ際、ＭＯＳトランジスタ７０の電流経路を介して電流を接地電位に流し込むことにより、内部回路１０をＥＳＤ破壊から保護する。
【００９１】
図１７は、図１６に示す内部回路１０及び保護回路２０の断面図であり、保護回路については、特にＭＯＳトランジスタ７０の断面構造を示している。
【００９２】
内部回路の構成は、上記第１の実施形態で説明したとおりであるので、説明は省略する。保護回路においては、図示するように、半導体基板１の表面内にｐ型ウェル領域７３が形成されている。このｐ型ウェル領域７３は、内部回路１０におけるｎ型ウェル領域１１及びｐ型ウェル領域１２と同じ深さで形成されている。そして、ｐ型ウェル領域７３の表面内には、互いに離隔するようにして２つのｎ＋型不純物拡散層７４、７５が形成されている。ｎ＋型不純物拡散層７４、７５は、それぞれＭＯＳトランジスタ７０のソース・ドレイン領域として機能するものである。そして、ソース・ドレイン領域７４、７５間のｐ型ウェル領域７３上には、図示せぬゲート絶縁膜を介在してゲート電極７６が形成されている。
【００９３】
図１７におけるＸ１１−Ｘ１１’線（ｐ型ウェル領域１２）、Ｘ１２−Ｘ１２’線（ｐ型ウェル領域７３）に沿った方向の不純物濃度プロファイルは、上記第１の実施形態で説明した図３と同様である。すなわち、保護回路２０に形成されたウェル領域７３の不純物濃度は、内部回路１０に形成されたウェル領域１２の不純物濃度よりも薄い。すなわち、ウェル領域７３に含まれるｐ型不純物の濃度は、ウェル領域１２に含まれるｐ型不純物の濃度よりも薄い。そして、この関係は、ウェル領域１２、７３の深さ方向の全領域において成立する。すなわち、ウェル領域１２、７３の表面においても成立し、深い領域においても成立する。なお、この関係はウェル領域１１とウェル領域７３との間で成立しても良い。
【００９４】
次に、上記構成の保護回路２０の動作について説明する。入出力端子から静電気等によってＥＳＤ電流が流れ込むことによって、ノードＮ１の電位は瞬間的に大幅に上昇する。すると、キャパシタ素子７１におけるカップリングにより、ＭＯＳトランジスタ７０のゲート電位も上昇する。これにより、ＭＯＳトランジスタ７０はオン状態となり、ＥＳＤ電流をドレイン（ノードＮ１）からソース（接地電位）へ流す。その結果、ＥＳＤ電流が内部回路１０に流れ込むことを防止し、内部回路１０をＥＳＤ破壊から保護することが出来る。この動作をより詳しく説明すれば次のようになる。すなわち、ＭＯＳトランジスタ７０のドレイン端子（ノードＮ１）が、ＭＯＳトランジスタ７０のドレイン耐圧以上になると、ドレインアバランシェブレイクダウン電流がｐ型ウェル領域７３に流れ出す。その結果、図１７においてソース領域７４及びドレイン領域７５が、寄生のｎｐｎ型バイポーラトランジスタのコレクタ及びエミッタとして機能を開始する。これにより、ＭＯＳトランジスタ７０に流れる電流は、寄生のｎｐｎ型バイポーラトランジスタのコレクタ電流が支配的となる。
【００９５】
上記本実施形態に係る半導体装置であると、上記第４の実施形態と同様に、内部回路をＥＳＤ破壊から効果的に保護することが出来る。この点について図１８を用いて説明する。図１８は、本実施形態に係るＭＯＳトランジスタ７０の電圧（ドレイン電圧ＶＤ）−電流（ドレイン電流ＩＤ）特性である。
【００９６】
すなわち、ＭＯＳトランジスタのチャネル電流は、（Ｖｇ−Ｖｔ）２で流れる。但し、Ｖｇはゲート電圧であり、ＶｔはＭＯＳトランジスタの閾値電圧である。そして、閾値電圧Ｖｔ＝Ｖｄ（Ｖｄはドレイン電圧）がドレイン耐圧ＢＶＤを越えると、寄生のｎｐｎ型バイポーラトランジスタのコレクタ電流が流れる。
【００９７】
この点、従来構造と比べると、ウェル領域の不純物濃度を薄くすることで、トリガ電圧が低くなり（Ｖｔ１＜Ｖｔ２）、ドレイン耐圧が上がり（ＢＶＤ１＞ＢＶＤ２）、寄生のｎｐｎＭＯＳトランジスタのオン抵抗が下がり、電流増幅率ｈｆｅが上がる。従って、ドレイン電流ＩＤの増加する度合いを、図１８に示すように、従来よりも大きくすることが出来る。その結果、クランプ電圧Ｖｃｌａｍｐ１を低下させることが出来る。そのため、内部回路１０のＥＳＤ耐圧が微細化に伴って低下した場合でも、内部回路１０を十分にＥＳＤ破壊から保護することが出来る。
【００９８】
また、上記第１の実施形態で説明したように、ＭＯＳトランジスタ７０において発生する電力を低減できる。従って、ＭＯＳトランジスタ７０のサイズを従来に比べて小さく出来、チップサイズの低減に寄与する。
【００９９】
次に、この発明の第８の実施形態に係る半導体装置について説明する。本実施形態は、上記第７の実施形態において、内部回路１０と保護回路２０とで、ウェル領域の不純物濃度を同程度とし、保護回路２０内におけるウェル領域の深さを内部回路１０よりも深くしたものである。従って、半導体装置の回路図は、上記第７の実施形態で説明した図１６と同様であるので説明は省略する。図１９は、本実施形態に係る半導体装置の断面図であり、保護回路については特にＭＯＳトランジスタ７０の断面構造を示している。内部回路１０の構成は上記第７の実施形態と同様であるので説明は省略し、ＭＯＳトランジスタ７０の構造についてのみ説明する。
【０１００】
図示するように、半導体基板１の表面内にｐ型ウェル領域７７が形成されている。このｐ型ウェル領域７７は、内部回路１０におけるｎ型ウェル領域１１及びｐ型ウェル領域１２よりも深く形成されている。そして、ｐ型ウェル領域７７の表面内には、互いに離隔するようにして２つのｎ＋型不純物拡散層７４、７５が形成されている。ｎ＋型不純物拡散層７４、７５は、それぞれＭＯＳトランジスタのソース・ドレイン領域として機能するものである。そして、ソース・ドレイン領域７４、７５間のウェル領域７７上に、図示せぬゲート絶縁膜を介在してゲート電極７６が形成されている。
【０１０１】
図１８におけるＸ１３−Ｘ１３’線（ｐ型ウェル領域１２）、Ｘ１４−Ｘ１４’線（ｐ型ウェル領域７７）に沿った方向の不純物濃度プロファイルは、上記第２の実施形態で説明した図６と同様である。すなわち、保護回路２０に形成されたウェル領域７７は、内部回路１０に形成されたウェル領域１２の不純物濃度と同程度の不純物濃度を有し、且つ半導体基板面から深く形成されている。なお、この関係は、ウェル領域１１とウェル領域７７との間で成立しても良い。
【０１０２】
本実施形態に係る保護回路２０の動作については、上記第７の実施形態と同様であるので説明は省略する。
【０１０３】
上記本実施形態に係る半導体装置であると、上記第４の実施形態と同様に、内部回路をＥＳＤ破壊から効果的に保護することが出来る。この点について図１８を用いて説明する。図１８は、第７の実施形態で説明した保護回路の電圧−電流特性であるが、本実施形態に係るＭＯＳトランジスタ７０の電圧（ドレイン電圧ＶＤ）−電流（ドレイン電流ＩＤ）特性も図１８とほぼ同様である。
【０１０４】
前述の通り、ウェル領域７７を深く形成することで、寄生のｎｐｎ型バイポーラトランジスタのオン抵抗が下がる。その結果、第４の実施形態と同様に、クランプ電圧Ｖｃｌａｍｐ１が低下する。従って、内部回路１０のＥＳＤ耐圧が微細化に伴って低下した場合でも、内部回路１０を十分にＥＳＤ破壊から保護することが出来る。
【０１０５】
また、上記第７の実施形態と同様に、ＭＯＳトランジスタ７０のサイズを従来に比べて小さく出来、チップサイズの低減に寄与する。
【０１０６】
次に、この発明の第９の実施形態に係る半導体装置について説明する。本実施形態は、上記第７、第８の実施形態を組み合わせたものである。従って、半導体装置の回路図は上記第７の実施形態で説明した図１６と同様であるので説明は省略する。また、本実施形態に係る半導体装置の断面構造は、第８の実施形態で説明した図１９に示す構造であり、内部回路１０及び保護回路２０に形成されたウェル領域の不純物濃度プロファイルは、図９と同様である。また、保護回路の動作は、上記第７の実施形態で説明したとおりである。
【０１０７】
本実施形態に係る構成であると、上記第７、第８の実施形態で説明した原理により、クランプ電圧Ｖｃｌａｍｐ１が低下する。従って、内部回路１０のＥＳＤ耐圧が微細化に伴って低下した場合でも、内部回路１０を十分にＥＳＤ破壊から保護することが出来る。また、ＭＯＳトランジスタ７０のサイズを従来に比べて小さく出来、チップサイズの低減に寄与する。
【０１０８】
また、上記第４乃至第６の実施形態において図１５を用いて説明した関係は、第７乃至第９の実施形態でも同様に成立する。従って、第７乃至第９の実施形態に係るＭＯＳトランジスタでも、破壊電流を従来構造に比べて大きくすることが出来る。
【０１０９】
上記のように、この発明の第１乃至第９の実施形態に係る半導体装置によれば、保護回路２０において保護素子（サイリスタ、バイポーラトランジスタ、ＭＯＳトランジスタ等）が形成されるウェル領域の不純物濃度を、深さ方向の全領域において、保護対象である内部回路１０におけるウェル領域よりも薄くしている。または、保護回路２０において保護素子が形成されるウェル領域の深さを、内部回路１０におけるウェル領域よりの深くしている。または、保護回路２０において保護素子が形成されるウェル領域の不純物濃度を内部回路よりも薄くし、且つ深くしている。その結果、保護素子としてサイリスタを用いた場合には、サイリスタのトリガ電圧及びクランプ電圧を下げることが出来る。また保護素子としてバイポーラトランジスタ及びＭＯＳトランジスタを用いた場合にも、クランプ電圧を下げることが出来る。従って、微細化に伴って内部回路のＥＳＤ耐圧が低下した場合でも、内部回路をＥＳＤ破壊から効果的に保護することが出来る。
【０１１０】
また、従来構造であると、内部回路と保護回路とで、同一構造のウェル領域を使用していた。従って、ウェル領域の形成条件は、両者の特性を考慮して形成する必要があった。しかし、上記第１乃至第９の実施形態であると、内部回路と保護回路とで、ウェル領域の不純物濃度ａｎｄ／ｏｒ深さをそれぞれ独立に変えている。従って、内部回路と保護回路のそれぞれについて、ウェル領域を最適な条件で形成することが出来る。そのため、内部回路及び保護回路について、最高のパフォーマンスを発揮させることが出来る。すなわち、内部回路の微細化が更に進行しても、保護回路はその影響を受けることがなく、内部回路をＥＳＤ破壊から保護することが出来る。
【０１１１】
更に、上記第１乃至第９の実施形態は、ウェル領域を形成する際における、半導体基板への不純物の導入条件を変えるだけで実施出来、安価にて実施が可能である。
【０１１２】
なお、図２０に示すように、入出力端子から入力／出力される信号は、内部回路においてまず入出力バッファ１６を通過するのが通常である。従って、上記したウェル領域の不純物濃度及び深さの関係は、例えば、保護回路２０において保護素子が形成されるウェル領域と、内部回路１０において入出力バッファ１６が形成されるウェル領域との間で満たされれば良い。しかし、図２０のように、内部回路１０が単一の電源ＶＤＤで動作する場合、内部回路１０を構成する半導体素子は、同一の構造のウェル領域上に形成されるのが通常である。従って、上記関係は、内部回路１０に含まれる全てのウェル領域と、保護素子が形成されるウェル領域との間で満たされても良い。なお、保護回路２０内のトリガ回路４０は、ＥＳＤ破壊を実質的に保護するためのものではないから、トリガ回路４０が形成されるウェル領域は、内部回路１０のウェル領域と同じ構造であって良い。すなわち、上記ウェル領域の不純物濃度及び深さの関係が、保護素子が形成されるウェル領域と、トリガ回路が形成されるウェル領域との間で満たされていても良い。
【０１１３】
また、内部回路は複数の電源で動作する場合もある。図２１は例えばフラッシュメモリを混載したシステムＬＳＩのブロック図である。図示するように、内部回路１０は、ロジック回路１７とフラッシュメモリ８０とを備えている。ロジック回路１７は、電源ＶＤＤで動作する。フラッシュメモリ８０は、内部に高電圧発生回路８１を有しており、高電圧発生回路で生成された、ＶＤＤより高い電圧ＨＶがメモリセルアレイ８２に供給される。これは、フラッシュメモリでは書き込み及び消去動作の際に、高電圧が必要となるからである。すると、フラッシュメモリ８０は高電圧を扱うから、フラッシュメモリ８０内におけるウェル領域は、ロジック回路１７内におけるウェル領域よりも深い場合が通常である。または不純物濃度が薄い場合が通常である。この場合には、保護回路２０内のウェル領域は、例えばフラッシュメモリ８０内におけるウェル領域と同じ構造であっても良い。但し、フラッシュメモリ８０内におけるウェル領域と同じ構造ではＥＳＤ耐性が十分とれない場合には、保護回路２０内におけるウェル領域は、更に深さを深くするａｎｄ／ｏｒ不純物濃度を高くすれば良い。
【０１１４】
更に、上記実施形態では、保護素子としてサイリスタ、バイポーラトランジスタ、及びＭＯＳトランジスタを用いた場合について説明してきた。しかし、保護素子はこれらに限定されるものではなく、その他の半導体素子を用いることも出来るし、複数の半導体素子を組み合わせて用いても良い。その際には、保護素子を構成する要素のうち、実際にＥＳＤ電流を流す要素について、ウェル領域についての上記不純物濃度及び深さの関係が満たされれば足りる。
【０１１５】
また、上記実施形態では、保護素子はＥＳＤ電流を接地電位に流し込む場合について説明したが、例えば電源電位ＶＤＤに流し込む場合であっても勿論構わない。
【０１１６】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１１７】
【発明の効果】
以上説明したように、この発明によれば、ＥＳＤ破壊に対する保護を信頼性良く行うことを可能とする半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置の回路図。
【図２】この発明の第１の実施形態に係る半導体装置の断面図。
【図３】この発明の第１の実施形態に係る半導体装置の深さ方向の不純物濃度プロファイルを示すグラフ。
【図４】この発明の第１の実施形態に係る半導体装置及び従来の半導体装置が備えるサイリスタの電圧−電流特性を示すグラフ。
【図５】この発明の第２の実施形態に係る半導体装置の断面図。
【図６】この発明の第２の実施形態に係る半導体装置の深さ方向の不純物濃度プロファイルを示すグラフ。
【図７】この発明の第２の実施形態に係る半導体装置及び従来の半導体装置が備えるサイリスタの電圧−電流特性を示すグラフ。
【図８】この発明の第３の実施形態に係る半導体装置の断面図。
【図９】この発明の第３の実施形態に係る半導体装置の深さ方向の不純物濃度プロファイルを示すグラフ。
【図１０】この発明の第３の実施形態に係る半導体装置及び従来の半導体装置が備えるサイリスタの電圧−電流特性を示すグラフ。
【図１１】この発明の第４の実施形態に係る半導体装置の回路図。
【図１２】この発明の第４の実施形態に係る半導体装置の断面図。
【図１３】この発明の第４の実施形態に係る半導体装置及び従来の半導体装置が備えるバイポーラトランジスタの電圧−電流特性を示すグラフ。
【図１４】この発明の第５、第６の実施形態に係る半導体装置の断面図。
【図１５】この発明の第４乃至第６の実施形態に係る半導体装置及び従来の半導体装置が備えるバイポーラトランジスタの電圧−電流特性を示すグラフ。
【図１６】この発明の第７の実施形態に係る半導体装置の回路図。
【図１７】この発明の第７の実施形態に係る半導体装置の断面図。
【図１８】この発明の第７の実施形態に係る半導体装置及び従来の半導体装置が備えるＭＯＳトランジスタの電圧−電流特性を示すグラフ。
【図１９】この発明の第８、第９の実施形態に係る半導体装置の断面図。
【図２０】この発明の第１乃至第９の実施形態の第１変形例に係る半導体装置のブロック図。
【図２１】この発明の第１乃至第９の実施形態の第２変形例に係る半導体装置のブロック図。
【図２２】従来のサイリスタの電圧−電流特性を示すグラフ。
【符号の説明】
１…半導体基板、１０…内部回路、１１、３３、３７、３９…ｎ型ウェル領域、１２、３４、３８、５０、６１、６４、７３、７７…ｐ型ウェル領域、１３、３５…ｐ＋型不純物拡散層、１４、３６、６２、６３、７４、７５…ｎ＋型不純物拡散層、１５、７６…ゲート電極、１６…バッファ回路、１７…ロジック回路、２０…保護回路、３０…サイリスタ、３１…ｐｎｐ型バイポーラトランジスタ、３２、６０…ｎｐｎ型バイポーラトランジスタ、４０…トリガ回路、４１…ｐチャネルＭＯＳトランジスタ、４２、７２…抵抗素子、４３、７１…キャパシタ素子、７０…ｎチャネルＭＯＳトランジスタ、８０…フラッシュメモリ、８１…電圧生成器、８２…メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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