(57)【要約】      （修正有）【課題】配線スペースを多く必要とするガードアースを使用せずに、信号自体の同時スイッチングをなくすようにバッファの出力遅延時間を制御することにより、誤動作の原因となる波形を整形し、信頼性の高い波形をコストアップを抑えて得ることができるメモリ制御方式を提供する。【解決手段】複数のデータ信号により構成されるバス信号へのアクセスに使用する複数のバッファ２００、２０１において、各バッファの電源電圧を電圧制御部１０６によりそれぞれ変化させることにより、各バッファの出力遅延時間を変化させて信号の同時スイッチングによるクロストークの発生を抑える、基板上信号の波形品質の向上を可能とするメモリ制御方式。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数のデータ信号により構成されるバス信号へのアクセスに使用する複数のバッファにおける各バッファの出力遅延時間を変化させることを特徴とするメモリ制御方式。
【請求項２】
請求項１のメモリ制御方式において、バッファの電源電圧を変化させることにより各バッファの出力遅延時間を変化させることを特徴とするメモリ制御方式。
【請求項３】
請求項２のメモリ制御方式において、スイッチング電源を使用して各バッファの電源電圧を緩やかに変化させることを特徴とするメモリ制御方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のデータ信号により構成されるバス信号をもつプリンタコントローラにおける基板上信号の波形品質の向上を可能とするメモリ制御方式に関するものである。
【０００２】
【従来の技術】
メモリバス幅等の増大により、プリンタコントローラ基板において、信号の同時スイッチングにより付近のパターンへのクロストークが発生し誤動作となる場合がある。
【０００３】
また、類似の技術として、バスラインに接続されている負荷に供給された信号の波形に基づいてバスラインの負荷容量を予測し、これに基づいてバスラインを制御する特許文献１の「バス駆動装置およびバス制御装置」が知られている。
【０００４】
【特許文献１】
特開２０００−２６１４６４号公報
【０００５】
【発明が解決しようとする課題】
このクロストークを防止するため、ガードアースを入れたりしてパターンの影響を受けにくくしているが、バス幅の増大によりすべての信号にガードアースを入れた場合には配線スペースが非常に多く必要となってしまう。
【０００６】
本発明は、上記問題点に鑑みなされたもので、ガードアースを使用せずに、信号自体の同時スイッチングをなくすようにバッファの出力遅延時間を制御制御することにより、誤動作の原因となる波形を整形し、信頼性の高い波形をコストアップを抑えて得ることができるメモリ制御方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、複数のデータ信号により構成されるバス信号へのアクセスに使用する複数のバッファにおける各バッファの出力遅延時間を変化させるメモリ制御方式を最も主要な特徴とする。
【０００８】
請求項２記載の発明は、請求項１のメモリ制御方式において、バッファの電源電圧を変化させることにより各バッファの出力遅延時間を変化させるメモリ制御方式を主要な特徴とする。
【０００９】
請求項３記載の発明は、請求項２のメモリ制御方式において、スイッチング電源を使用して各バッファの電源電圧を緩やかに変化させるメモリ制御方式を主要な特徴とする。
【００１０】
【発明の実施の形態】
以下、図面により本発明の実施の形態を詳細に説明する。
図１はプリンタコントローラの全体ブロック図である。図１において、ＣＰＵ１０１は、全体のシステム制御及び画像処理等を行う。ＲＯＭ１０２には、ＣＰＵ１０１が実行するプログラム、各種パラメータ等が記憶されている。ＲＡＭ１０３は、制御コードや画像処理の際にワーク用として使用したり、プリントデータをＣＰＵ１０１が処理して作成した画像データ等を記憶する。
【００１１】
ホストＩ／Ｆ１０４は、ホストとの印刷命令やコマンドのやりとりをする。エンジンＩ／Ｆ１０５は、コマンドや印刷データを送出するためにプリンタエンジンと接続される部分である。電圧制御部１０６は、データバス等に接続される複数個あるバッファの電源電圧を制御する。
【００１２】
本発明では、電圧制御部１０６において、例えばＲＯＭ１０２や、ＲＡＭ１０３といったメモリデバイスに接続されるバッファの電源電圧を制御し、バッファを２個使用していた場合、例えば３．３Ｖと５．０Ｖと言ったように電源電圧を変化させることが可能である。
【００１３】
図２は本発明の第１の実施の形態に係るメモリ制御方式の説明図である。例えば、２個のドライバＩＣ（バッファ）２００、２０１がメモリデバイス３００との間のデータバスにそれぞれ接続されている場合、ドライバＩＣ２００の出力遅延時間が１０ｎｓであり、ドライバＩＣ２０１の出力遅延時間が１３ｎｓとなるようにデバイス毎に出力遅延時間を変えることで、データバスのＨ−＞Ｌ、Ｌ−＞Ｈの変化点が同時ではなくなり、クロストークの影響が少なくなるように動作する。
【００１４】
図３は本発明の第２の実施の形態に係るメモリ制御方式の説明図である。第２の実施の形態では、電圧制御部１０６によりドライバＩＣ（バッファ）２００、２０１の電源電圧を変化させることで、上記の出力遅延時間を変化させるように動作する。例えば、動作電源電圧の範囲が３．３〜５．０Ｖのデバイスであり、５．０Ｖの電源電圧で動作させた場合には、出力遅延時間は１０ｎｓ、３．３Ｖの電源電圧で動作させた場合には出力遅延時間が１３ｎｓであったとする。この場合、バッファを２個使用していた場合、１個を５．０Ｖもう１個を３．３Ｖの電源電圧にて動作させるようにする。
【００１５】
図４は本発明の第３の実施の形態に係るメモリ制御方式の説明図である。第３の実施の形態では、電圧制御部１０６としてスイッチング電源を使用して、電圧変動を緩やかに設定することにより、３．３Ｖ〜５．０Ｖの範囲で電圧が変化するような構成とする。このため、上記のデバイスを使用した場合、出力遅延時間は１０ｎｓ〜１３ｎｓの範囲で緩やかに変動し、同時スイッチングを防ぐように動作する。
【００１６】
【発明の効果】
以上説明したように、請求項１によれば、複数のバッファにおける各バッファの出力遅延時間を変化させることにより、同時スイッチングがなくなり、付近のパターンへのクロストークの影響を減らすことが可能であり、波形品質を高めることができ、回路全体として波形品質問題による誤動作をなくすことが可能である。
【００１７】
請求項２によれば、複数のバッファにおける各バッファの電源電圧を異なるものに設定し、出力遅延時間を変化させることで簡単な構成で波形品質を高めることが可能である。
【００１８】
請求項３によれば、複数のバッファにおける各バッファの電源電圧をスイッチング電源により制御することにより、各バッファの電源電圧を異なるものに設定可能であり、バッファの数が多くなった場合においても、出力遅延時間が同一となることがなく、波形品質を安定させることが可能である。
【図面の簡単な説明】
【図１】プリンタコントローラの全体ブロック図である。
【図２】本発明の第１の実施の形態に係るメモリ制御方式の説明図である。
【図３】本発明の第２の実施の形態に係るメモリ制御方式の説明図である。
【図４】本発明の第３の実施の形態に係るメモリ制御方式の説明図である。
【符号の説明】
１０６  電圧制御部
２００、２０１  ドライバＩＣ（バッファ）
３００  メモリデバイス
【図１】
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【図２】
2004157690.tif 000004
【図３】
2004157690.tif 000005
【図４】
2004157690.tif 000006