(57)【要約】【課題】サイクル時間の長時間化やレイアウト面積の増大を招くことなく、メモリセルから読み出されたデータを再書き込みする際のデータの劣化を防ぐことができ、読み出しマージンを確保できる強誘電体メモリを提供する。【解決手段】強誘電体メモリにおけるカラム選択ゲートを、Ｐチャネル型ＭＯＳトランジスタＱ１１，Ｑ１２のみで構成し、カラム選択信号／ＣＳをロウレベルに設定し、データ線ＤＱを０Ｖに設定した状態で、メモリセルＭＣからビット線ＢＬにデータを読み出し、センスアンプＳＡで増幅して保持した電位を、カラム選択ゲートを介してデータ線に転送することを特徴としている。ビット線からデータ線にデータを転送する際に、ビット線とデータ線がそれぞれ０Ｖ付近の電位にあるときにＰチャネル型ＭＯＳトランジスタが導通しない特性を利用して、不感帯を生成してデータの破壊を防ぐことができる。【選択図】    図１
2004319047.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体の分極状態に応じてデータを記憶するメモリセルと、
前記メモリセルに接続された第１のビット線と、
前記第１のビット線に接続されたセンスアンプと、
データが転送される第１のデータ線と、
電流通路が前記第１のビット線と前記第１のデータ線との間に接続され、カラム選択信号で制御されるＰチャネル型ＭＯＳトランジスタで形成された第１のカラム選択ゲートとを具備し、
前記第１のデータ線を０Ｖに設定した状態で、前記メモリセルから前記第１のビット線にデータを読み出し、前記センスアンプで増幅して保持し、カラム選択信号をロウレベルに設定して、前記第１のビット線から前記第１のカラム選択ゲートを介して前記第１のデータ線に転送する
ことを特徴とする強誘電体メモリ。
【請求項２】
各々が強誘電体の分極状態に応じてデータを記憶する複数のメモリセルを備えた複数のメモリセルアレイを備え、
前記複数のメモリセルアレイの各々は、
前記複数のメモリセルにそれぞれ接続された複数の第１のビット線と、
前記複数の第１のビット線にそれぞれ接続された複数のセンスアンプと、
データが転送される第１のデータ線と、
電流通路が前記複数の第１のビット線と前記第１のデータ線との間にそれぞれ接続され、各々がカラム選択信号で制御される複数のＰチャネル型ＭＯＳトランジスタで形成されたカラム選択回路とを具備し、
前記第１のデータ線を０Ｖに設定した状態で、前記複数のメモリセルから前記複数の第１のビット線にそれぞれデータを読み出し、カラム選択信号をロウレベルに設定して前記複数のＰチャネル型ＭＯＳトランジスタのゲートにそれぞれ供給し、前記複数のセンスアンプでそれぞれ増幅して保持した電位を、前記複数の第１のビット線から前記カラム選択回路を介して選択的に前記第１のデータ線に転送する
ことを特徴とする強誘電体メモリ。
【請求項３】
前記カラム選択信号は、異なる前記メモリセルアレイ中に設けられたカラム選択回路中の前記複数のＰチャネル型ＭＯＳトランジスタのゲートに供給されることを特徴とする請求項２に記載の強誘電体メモリ。
【請求項４】
前記センスアンプに接続され、前記メモリセルからのデータの読み出し時に、参照電位に設定される第２のビット線を更に具備し、前記センスアンプは、前記第１，第２のビット線間の電位差を増幅して保持することを特徴とする請求項１乃至３いずれか１つの項に記載の強誘電体メモリ。
【請求項５】
前記参照電位は、前記第１のビット線に“１”データが読み出された場合と“０”データが読み出された場合の中間の電位であることを特徴とする請求項４に記載の強誘電体メモリ。
【請求項６】
前記第１のデータ線に対して互いに相補的なデータが転送される第２のデータ線と、電流通路が前記第２のビット線と前記第２のデータ線との間に接続され、前記カラム選択信号で制御されるＰチャネル型ＭＯＳトランジスタで形成された第２のカラム選択ゲートとを更に具備することを特徴とする請求項４または５に記載の強誘電体メモリ。
【請求項７】
電流通路が前記第１のデータ線と接地点間に接続され、データ線プリチャージ信号でオン／オフ制御されるＮチャネル型の第１のＭＯＳトランジスタと、電流通路が前記第２のデータ線と接地点間に接続され、前記データ線プリチャージ信号でオン／オフ制御されるＮチャネル型の第２のＭＯＳトランジスタとを更に具備することを特徴とする請求項６に記載の強誘電体メモリ。
【請求項８】
前記第１，第２のデータ線に接続されるＩ／Ｏ回路を更に具備することを特徴とする請求項６または７に記載の強誘電体メモリ。
【請求項９】
前記メモリセルは、１つの強誘電体キャパシタと１つのセルトランジスタで構成されることを特徴とする請求項１乃至８いずれか１つの項に記載の強誘電体メモリ。
【請求項１０】
前記第１のビット線と交差する方向に配置されるワード線と、前記第１のビット線と交差する方向に配置されるプレート線とを更に具備し、
前記セルトランジスタの電流通路の一端は前記第１のビット線に接続され、他端は前記強誘電体キャパシタの一方の電極に接続され、ゲートは前記ワード線に接続され、
前記強誘電体キャパシタの他方の電極は、前記プレート線に接続されることを特徴とする請求項９に記載の強誘電体メモリ。
【請求項１１】
前記第２のビット線に接続され、参照電位を生成するダミーセルを更に具備することを特徴とする請求項１０に記載の強誘電体メモリ。
【請求項１２】
前記第１のビット線と交差する方向に配置されるダミーワード線を更に具備し、
前記ダミーセルは、電流通路の一端が前記第２のビット線に接続され、他端が基準電圧源に接続され、ゲートが前記ダミーワード線に接続されたＮチャネル型の第３のＭＯＳトランジスタを含むことを特徴とする請求項１１に記載の強誘電体メモリ。
【請求項１３】
前記メモリセルは、第１，第２の強誘電体キャパシタと第１，第２のセルトランジスタで構成され、前記２つの強誘電体キャパシタには相補的にデータが記憶されることを特徴とする請求項４、６乃至８いずれか１つの項に記載の強誘電体メモリ。
【請求項１４】
前記第１，第２のビット線と交差する方向に配置されるワード線と、前記第１，第２のビット線と交差する方向に配置されるプレート線とを更に具備し、
前記第１のセルトランジスタの電流通路の一端は前記第１のビット線に接続され、他端は前記第１の強誘電体キャパシタの一方の電極に接続され、ゲートは前記ワード線に接続され、
前記第２のセルトランジスタの電流通路の一端は前記第２のビット線に接続され、他端は前記第２の強誘電体キャパシタの一方の電極に接続され、ゲートは前記ワード線に共通接続され、
前記第１，第２の強誘電体キャパシタの他方の電極は、前記プレート線に共通接続されることを特徴とする請求項１３に記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体の分極状態に応じてデータを記憶する強誘電体メモリに関するもので、特にセンスアンプからデータ線にデータを選択的に転送するカラム選択回路に係る。
【０００２】
【従来の技術】
強誘電体メモリの読み出しアクセスは、ＤＲＡＭと同様にメモリセルからビット線にデータを転送し、それをセンスアンプで増幅することによって行われる。図７は、このような強誘電体メモリの読み出し動作に関係する要部を抽出して示す回路図である。ビット線対ＢＬ，／ＢＬには、セルトランジスタＣＴと強誘電体キャパシタＦＣとを有するメモリセルＭＣと、トランジスタＤＣＴからなるダミーセルＤＭＣとが接続されている。上記セルトランジスタＣＴとトランジスタＤＣＴは、Ｎチャネル型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）である。上記セルトランジスタＣＴの電流通路の一端はビット線ＢＬに接続され、その他端は上記強誘電体キャパシタＦＣの一方の電極に接続され、ゲートはワード線ＷＬに接続される。上記強誘電体キャパシタＦＣの他方の電極は、プレート線ＰＬに接続されている。上記トランジスタＤＣＴの電流通路の一端はビット線／ＢＬに接続され、その他端は基準電圧源ＶＲＥＦに接続され、ゲートはダミーワード線ＤＷＬに接続される。
【０００３】
また、上記ビット線対ＢＬ，／ＢＬと接地点ＶＳＳ間にはそれぞれ、ビット線プリチャージ用のＮＭＯＳトランジスタＱ１，Ｑ２の電流通路が接続されている。これらＮＭＯＳトランジスタＱ１，Ｑ２のゲートには、ビット線プリチャージ信号ＢＬＰＲＥが供給される。
【０００４】
更に、上記ビット線対ＢＬ，／ＢＬ間には、上記メモリセルＭＣのデータを増幅して保持するセンスアンプＳＡが設けられている。このセンスアンプＳＡはＮＭＯＳトランジスタＱ３〜Ｑ５とＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｑ６〜Ｑ８で構成されており、センスアンプイネーブル信号ＳＥＮ，／ＳＥＰで動作が制御される。上記ＮＭＯＳトランジスタＱ３，Ｑ４の電流通路は、上記ビット線対ＢＬ，／ＢＬ間に直列接続される。これらＮＭＯＳトランジスタＱ３，Ｑ４の電流通路の接続点と接地点ＶＳＳ間には、ＮＭＯＳトランジスタＱ５の電流通路が接続される。このＮＭＯＳトランジスタＱ５のゲートには、センスアンプイネーブル信号ＳＥＮが供給されてオン／オフ制御される。また、上記ＰＭＯＳトランジスタＱ６，Ｑ７の電流通路は、上記ビット線対ＢＬ，／ＢＬ間に直列接続される。これらＮＭＯＳトランジスタＱ６，Ｑ７の電流通路の接続点と電源ＶＤＤ間には、ＰＭＯＳトランジスタＱ８の電流通路が接続される。このＮＭＯＳトランジスタＱ８のゲートには、センスアンプイネーブル信号／ＳＥＰが供給されてオン／オフ制御される。上記ＮＭＯＳトランジスタＱ３，Ｑ４のゲートは、ＰＭＯＳトランジスタＱ６，Ｑ７の電流通路の接続点に接続される。上記ＰＭＯＳトランジスタＱ６，Ｑ７のゲートは、ＮＭＯＳトランジスタＱ３，Ｑ４の電流通路の接続点に接続される。
【０００５】
上記ビット線ＢＬとデータ線ＤＱとの間にはＮＭＯＳトランジスタＱ９の電流通路が接続され、上記ビット線／ＢＬとデータ線／ＤＱとの間にはＮＭＯＳトランジスタＱ１０の電流通路が接続される。これらＮＭＯＳトランジスタＱ９，Ｑ１０は、カラム選択ゲートとして働くもので、ゲートにはカラム選択信号ＣＳが供給される。
【０００６】
上記データ線対ＤＱ，／ＤＱ間には、ＰＭＯＳトランジスタＱ１１，Ｑ１２の電流通路が直列接続されている。これらＰＭＯＳトランジスタＱ１１，Ｑ１２の電流通路の接続点には電源ＶＤＤが接続され、ゲートにはデータ線プリチャージ信号／ＤＱＰＲＥが供給される。
【０００７】
そして、上記データ線対ＤＱ，／ＤＱに接続されたＩ／Ｏ回路ＩＯＣによってメモリセルＭＣから読み出したデータの出力、またはメモリセルＭＣへ書き込むデータの入力を行うようになっている。
【０００８】
なお、破線で示したキャパシタＣ１，Ｃ２は、上記データ線対ＤＱ，／ＤＱの寄生容量である。
【０００９】
図８は、上記図７に示した回路部の動作波形を示すタイミングチャートである。まず、ビット線プリチャージ信号ＢＬＰＲＥをハイレベル（“Ｈ”レベル）にしてＮＭＯＳトランジスタＱ１，Ｑ２をオンさせることにより、ビット線対ＢＬ，／ＢＬをロウレベル（“Ｌ”レベル）の状態に設定する（タイミングｔＡ）。ここでは、ビット線対ＢＬ，／ＢＬを“Ｌ”レベルに設定する動作を、便宜上プリチャージと称する。
【００１０】
次に、ワード線ＷＬとプレート線ＰＬを“Ｌ”レベルから“Ｈ”レベルに立ち上げて（タイミングｔＢ）、強誘電体キャパシタ（メモリセルキャパシタ）ＦＣに電圧を印加することにより、メモリセルキャパシタＦＣ中の強誘電体膜の分極状態に応じたデータをビット線ＢＬに転送する。メモリセルキャパシタＦＣに“１”データが記憶されている場合には、上記読み出し動作によってＰＬ＝ＶＡＡ，ＢＬ＝０Ｖとなった際に分極反転が起こって電荷がビット線ＢＬに転送される。これに対し、“０”データが記憶されている場合は、分極反転が起こらないため電荷はビット線ＢＬには転送されない。
【００１１】
上記メモリセルＭＣからの読み出し動作と同時に、ダミーワード線ＤＷＬが“Ｈ”レベルとなって基準電圧源ＶＲＥＦの参照電位が、上記ビット線ＢＬと相補の関係にあるビット線（参照ビット線）／ＢＬに印加される。これによって、ビット線／ＢＬの電位は、“１”データが読み出された場合と“０”データが読み出された場合の中間の電位に設定される。
【００１２】
そして、センスアンプイネーブル信号ＳＥＮが“Ｈ”レベル、／ＳＥＰが“Ｌ”レベルとなってセンスアンプＳＡが活性化されると（タイミングｔＣ）、ビット線ＢＬと参照ビット線／ＢＬの電位差が増幅されて保持される。この結果、メモリセルＭＣから“１”データが読み出された場合は、ビット線ＢＬの電位がＶＡＡ、参照ビット線／ＢＬの電位が０Ｖになる。一方、“０”データが読み出された場合は、ビット線ＢＬの電位が０Ｖ、参照ビット線／ＢＬの電位がＶＡＡになる。
【００１３】
ビット線ＢＬ上に“０”データが読み出された場合は、ビット線ＢＬの電位が０Ｖ、プレート線ＰＬの電位がＶＡＡなので、メモリセルキャパシタＦＣに−ＶＡＡの電圧が与えられ、“０”のデータがメモリセルキャパシタＦＣに再書き込みされる（タイミングｔＤ）。一方、ビット線ＢＬ上に“１”データが読み出された場合は、後にプレート線ＰＬの電位が０Ｖとなると、ＰＬ＝０Ｖ，ＢＬ＝ＶＡＡとなってメモリセルキャパシタＦＣに＋ＶＡＡの電圧が与えられ、“１”のデータが再書き込みされる（タイミングｔＦ）。
【００１４】
センスアンプＳＡによって増幅され保持されていたデータは、カラム選択信号ＣＳが活性化した時点（タイミングｔＥ）で、ＮＭＯＳトランジスタＱ９，Ｑ１０がオンすることにより、データ線対ＤＱ，／ＤＱに転送される。そして、これらデータ線対ＤＱ，／ＤＱの電位に応じたデータがＩ／Ｏ回路ＩＯＣから出力される。
【００１５】
上記のようにカラム選択ゲートをＮＭＯＳトランジスタＱ９，Ｑ１０のみで構成し、データ線対ＤＱ，／ＤＱが“Ｈ”レベルにプリチャージされた場合、通常はデータ線ＤＱと／ＤＱの両方が電源（電位ＶＡＡ）に接続されていても（寄生容量無限大と同義）、センスアンプＳＡにラッチされたデータが破壊されることはない。これはＮＭＯＳトランジスタＱ９，Ｑ１０のしきい値電圧が有限の大きさを持つためであり、データ線対ＤＱ，／ＤＱの電位ＶＡＡによってセンスアンプＳＡでラッチされている“０”データを完全にＶＡＡレベルまで引き上げることができないためである。すなわち、データ線ＤＱまたは／ＤＱとビット線ＢＬまたは参照ビット線／ＢＬが電位ＶＡＡ付近のレベルにある場合には、それらが完全には導通しない特性を利用してデータの破壊を防ぐ構成になっている。
【００１６】
ところが、“Ｈ”レベルにプリチャージされたデータ線ＤＱがＮＭＯＳトランジスタＱ９からなるカラム選択ゲートを介してビット線ＢＬに接続されるため、センスアンプＳＡで増幅されたビット線対ＢＬ，／ＢＬの電位のうち“Ｌ”レベル側、すなわち０Ｖとなっている側の電位がΔＶだけ高くなってしまう。
【００１７】
このとき、図９に示すように、メモリセルキャパシタＦＣに印加される電圧は、プレート線ＰＬの電位がＶＡＡ、ビット線ＢＬの電位がＶＳＳ（０Ｖ）＋ΔＶであるので、−（ＶＡＡ−ΔＶ）となり、理想的な“０”データの書き込み電圧である−ＶＡＡよりも小さくなってしまう。
【００１８】
メモリセルＭＣに理想的な書き込み電圧−ＶＡＡを与えるためには、カラム選択信号ＣＳが非活性となってビット線ＢＬの電位が再び０Ｖに戻ってからプレート線ＰＬの電位を０Ｖにすることが考えられる。ところが、ビット線ＢＬの電位がΔＶから０Ｖに戻るまでの時間が強誘電体メモリのサイクル時間に加算されることになるため性能が悪くなってしまう。
【００１９】
上述したような問題を回避するために、カラム選択ゲートをＣＭＯＳ型のトランスファゲート、すなわちＮＭＯＳトランジスタとＰＭＯＳトランジスタの電流通路を並列接続して設けることが提案されている（例えば特許文献１参照）。
【００２０】
この構成は、カラム選択ゲートの電流駆動能力が高くなるため、センスアンプＳＡでラッチされたデータをデータ線対ＤＱ，／ＤＱに転送する速度が高く、高速メモリの用途に適している。
【００２１】
ところがその反面、素子数や制御信号線の数が多くなるためレイアウト面積及び制御回路の消費電力が大きくなる。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが組み合わさっているため、ビット線対ＢＬ，／ＢＬとデータ線対ＤＱ，／ＤＱのいかなる電位の組み合わせにおいてもそれらが常に導通してしまい、不感帯が存在しないため動作が不安定になる。このため、データ線対ＤＱ，／ＤＱの寄生容量Ｃ１，Ｃ２がビット線対ＢＬ，／ＢＬの容量よりも充分小さくなければ、データ線対ＤＱ，／ＤＱの初期電位によってビット線対ＢＬ，／ＢＬにラッチされているデータが破壊されてしまう可能性がある。従って、データ線対ＤＱ，／ＤＱを多くのセンスアンプＳＡによって共有することができず、レイアウト面積の増大を招き、大容量メモリに適用することが困難である。
【００２２】
【特許文献１】
特開平８−２７３３７２号公報
【００２３】
【発明が解決しようとする課題】
上記のように従来の強誘電体メモリは、メモリセルから読み出されたデータを再書き込みする際にデータが劣化し、データの読み出しマージンを確保できない、という問題があった。
【００２４】
また、この問題を解決しようとすると、素子数や制御信号線の数が多くなるためレイアウト面積が増大し、制御回路の消費電力も大きくなる、という問題があった。
【００２５】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、サイクル時間の長時間化やレイアウト面積の増大を招くことなく、メモリセルから読み出されたデータを再書き込みする際のデータの劣化を防ぐことができ、データの読み出しマージンを確保できる強誘電体メモリを提供することにある。
【００２６】
【課題を解決するための手段】
この発明の一態様によると、強誘電体の分極状態に応じてデータを記憶するメモリセルと、前記メモリセルに接続された第１のビット線と、前記第１のビット線に接続されたセンスアンプと、データが転送される第１のデータ線と、電流通路が前記第１のビット線と前記第１のデータ線との間に接続され、カラム選択信号で制御されるＰチャネル型ＭＯＳトランジスタで形成された第１のカラム選択ゲートとを具備し、前記第１のデータ線を０Ｖに設定した状態で、前記メモリセルから前記第１のビット線にデータを読み出し、前記センスアンプで増幅して保持し、カラム選択信号をロウレベルに設定して、前記第１のビット線から前記第１のカラム選択ゲートを介して前記第１のデータ線に転送する強誘電体メモリが提供される。
【００２７】
上記のような構成によれば、第１のカラム選択ゲートをＰチャネル型ＭＯＳトランジスタのみで形成するので、第１のビット線と第１のデータ線がそれぞれ０Ｖ（ＶＳＳ）付近の電位にあるときにＰチャネル型ＭＯＳトランジスタが導通しない特性を利用して、第１のビット線から第１のデータ線にデータを転送する際のデータの破壊を防ぐことができる。また、第１のカラム選択ゲートをＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタを組み合わせて用いる場合に比べて、素子数や制御信号線の数を低減できるので、レイアウト面積を小さくでき、制御回路の消費電力の増大も抑制できる。
【００２８】
従って、サイクル時間の長時間化やレイアウト面積の増大を招くことなく、メモリセルから読み出されたデータを再書き込みする際のデータの劣化を防ぐことができ、データの読み出しマージンを確保できる。
【００２９】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は、この発明の第１の実施の形態に係る強誘電体メモリについて説明するためのもので、強誘電体メモリの読み出し動作に関係する要部を抽出して示す回路図である。
【００３０】
ビット線対ＢＬ，／ＢＬには、セルトランジスタＣＴと強誘電体キャパシタＦＣとを有するメモリセルＭＣと、Ｎチャネル型ＭＯＳトランジスタＤＣＴからなるダミーセルＤＭＣとが接続されている。上記セルトランジスタＣＴとトランジスタＤＣＴは、ＮＭＯＳトランジスタである。上記セルトランジスタＣＴの電流通路の一端はビット線ＢＬに接続され、その他端は上記強誘電体キャパシタＦＣの一方の電極に接続され、ゲートはワード線ＷＬに接続される。上記強誘電体キャパシタＦＣの他方の電極は、プレート線ＰＬに接続される。上記トランジスタＤＣＴの電流通路の一端は参照ビット線／ＢＬに接続され、その他端は基準電圧源ＶＲＥＦに接続され、ゲートはダミーワード線ＤＷＬに接続されている。
【００３１】
上記ビット線対ＢＬ，／ＢＬと接地点ＶＳＳ間にはそれぞれ、ビット線プリチャージ用のＮＭＯＳトランジスタＱ１，Ｑ２の電流通路が接続されている。これらＮＭＯＳトランジスタＱ１，Ｑ２のゲートには、ビット線プリチャージ信号ＢＬＰＲＥが供給される。
【００３２】
また、上記ビット線対ＢＬ，／ＢＬ間には、上記メモリセルＭＣのデータを増幅して保持するセンスアンプＳＡが設けられている。このセンスアンプＳＡはＮＭＯＳトランジスタＱ３〜Ｑ５とＰＭＯＳトランジスタＱ６〜Ｑ８とで構成されており、センスアンプイネーブル信号ＳＥＮ，／ＳＥＰで動作が制御される。上記ＮＭＯＳトランジスタＱ３，Ｑ４の電流通路は、上記ビット線対ＢＬ，／ＢＬ間に直列接続される。これらＮＭＯＳトランジスタＱ３，Ｑ４の電流通路の接続点と接地点ＶＳＳ間には、ＮＭＯＳトランジスタＱ５の電流通路が接続される。このＮＭＯＳトランジスタＱ５のゲートには、センスアンプイネーブル信号ＳＥＮが供給されてオン／オフ制御される。また、上記ＰＭＯＳトランジスタＱ６，Ｑ７の電流通路は、上記ビット線対ＢＬ，／ＢＬ間に直列接続される。これらＮＭＯＳトランジスタＱ６，Ｑ７の電流通路の接続点と接地点ＶＳＳ間には、ＰＭＯＳトランジスタＱ８の電流通路が接続される。このＮＭＯＳトランジスタＱ８のゲートには、センスアンプイネーブル信号／ＳＥＰが供給されてオン／オフ制御される。上記ＮＭＯＳトランジスタＱ３，Ｑ４のゲートは、ＰＭＯＳトランジスタＱ６，Ｑ７の電流通路の接続点に接続される。上記ＰＭＯＳトランジスタＱ６，Ｑ７のゲートは、ＮＭＯＳトランジスタＱ３，Ｑ４の電流通路の接続点に接続される。
【００３３】
上記ビット線ＢＬとデータ線ＤＱとの間には、ＰＭＯＳトランジスタＱ１３の電流通路が接続され、上記参照ビット線／ＢＬとデータ線／ＤＱとの間にはＰＭＯＳトランジスタＱ１４の電流通路が接続される。これらＰＭＯＳトランジスタＱ１３，Ｑ１４のゲートには、カラム選択信号（センスアンプＳＡに保持されたデータを選択的にデータ線対ＤＱ，／ＤＱに転送するための活性化信号）／ＣＳが供給される。
【００３４】
更に、上記データ線対ＤＱ，／ＤＱ間には、ＮＭＯＳトランジスタＱ１５，Ｑ１６の電流通路が直列接続される。これらＮＭＯＳトランジスタＱ１５，Ｑ１６の電流通路の接続点には接地点ＶＳＳが接続され、ゲートにはデータ線プリチャージ信号ＤＱＰＲＥが供給される。これらデータ線対ＤＱ，／ＤＱには、破線で示すような寄生容量（キャパシタＣ１，Ｃ２で等価的に表す）が付随している。
【００３５】
また、上記データ線対ＤＱ，／ＤＱには、Ｉ／Ｏ回路ＩＯＣが接続されており、このＩ／Ｏ回路ＩＯＣによってメモリセルＭＣから読み出したデータの出力、またはメモリセルＭＣへ書き込むデータの入力を行うようになっている。
【００３６】
図１から明らかなように、本実施の形態においては、従来、ＮＭＯＳトランジスタＱ９，Ｑ１０で構成していたカラム選択ゲート（ＣＳＬゲート）を、ＰＭＯＳトランジスタＱ１３，Ｑ１４で構成している。また、従来はＰＭＯＳトランジスタＱ１１，Ｑ１２で構成していたデータ線対ＤＱ，／ＤＱのプリチャージ用トランジスタをＮＭＯＳトランジスタＱ１５，Ｑ１６で構成している。そして、上記カラム選択ゲートとしてのＰＭＯＳトランジスタＱ１３，Ｑ１４のゲートにカラム選択信号／ＣＳ（信号ＣＳと逆相の信号）を供給してオン／オフ制御し、上記データ線対プリチャージ用のＮＭＯＳトランジスタＱ１５，Ｑ１６のゲートにデータ線プリチャージ信号ＤＱＰＲＥ（信号／ＤＱＰＲＥと逆相の信号）を供給してオン／オフ制御するようになっている。
【００３７】
次に、上記のような構成において動作を説明する。図２は、本実施の形態の動作波形を示すタイミングチャートである。メモリセルＭＣの記憶データをビット線ＢＬ上に読み出す動作は、図７に示した回路と同様である。すなわち、まず、ビット線プリチャージ信号ＢＬＰＲＥを“Ｈ”レベルにしてＮＭＯＳトランジスタＱ１，Ｑ２をオンさせることにより、ビット線対ＢＬ，／ＢＬを“Ｌ”レベルの状態に設定する（タイミングｔＡ）。次に、ワード線ＷＬ、プレート線ＰＬ及びダミーワード線ＤＷＬを“Ｌ”レベルから“Ｈ”レベルに立ち上げて（タイミングｔＢ）強誘電体キャパシタ（メモリセルキャパシタ）ＦＣに電圧を印加する。これによって、メモリセルキャパシタＦＣの分極状態に応じたデータがビット線ＢＬに転送される。メモリセルキャパシタＦＣに“１”データが記憶されている場合には、上記読み出し動作によってＰＬ＝ＶＡＡ，ＢＬ＝０Ｖとなった際に分極反転が起こって電荷がビット線ＢＬに転送される。これに対し、“０”データが記憶されている場合は、分極反転が起こらないため電荷はビット線ＢＬには転送されない。
【００３８】
上記ダミーワード線ＤＷＬの“Ｈ”レベルによって、上記メモリセルＭＣからの読み出し動作と同時に、基準電圧源ＶＲＥＦの参照電位が上記ビット線ＢＬと相補の関係にある参照ビット線／ＢＬに印加される。これによって、参照ビット線／ＢＬの電位は、参照電位、すなわちビット線ＢＬに“１”データが読み出された場合と“０”データが読み出された場合の中間の電位に設定される。
【００３９】
そして、センスアンプイネーブル信号ＳＥＮが“Ｈ”レベル、／ＳＥＰが“Ｌ”レベルとなってセンスアンプＳＡが活性化されると（タイミングｔＣ）、ビット線ＢＬと参照ビット線／ＢＬの電位差が増幅される。この結果、メモリセルＭＣから“１”データが読み出された場合は、ビット線ＢＬの電位がＶＡＡ、参照ビット線／ＢＬの電位が０Ｖになる。一方、“０”データが読み出された場合は、ビット線ＢＬの電位が０Ｖ、参照ビット線／ＢＬの電位がＶＡＡになる。
【００４０】
ビット線ＢＬ上に“０”データが読み出された場合は、ビット線ＢＬの電位が０Ｖ、プレート線ＰＬの電位がＶＡＡなので、メモリセルキャパシタＦＣに−ＶＡＡの電圧が与えられ、“０”のデータがメモリセルキャパシタＦＣに再書き込みされる（タイミングｔＤ）。一方、ビット線ＢＬ上に“１”データが読み出された場合は、後にプレート線ＰＬの電位が０Ｖとなると、ＰＬ＝０Ｖ，ＢＬ＝ＶＡＡとなってメモリセルキャパシタＦＣに＋ＶＡＡの電圧が与えられ、“１”のデータが再書き込みされる（タイミングｔＦ）。
【００４１】
センスアンプＳＡによって増幅され保持されているデータは、カラム選択信号／ＣＳが活性化した時点（タイミングｔＥ）で、カラム選択ゲートとしてのＰＭＯＳトランジスタＱ１３，Ｑ１４がオンすることにより、データ線対ＤＱ，／ＤＱに転送される。
【００４２】
データ線対ＤＱ，／ＤＱは、データ線プリチャージ信号ＤＱＰＲＥの“Ｌ”レベルによって０Ｖに設定される。カラム選択信号／ＣＳは通常“Ｈ”レベルになっており、活性化した際に“Ｌ”レベルとなる。カラム選択信号が活性化すると、ＰＭＯＳトランジスタＱ１３，Ｑ１４を介してビット線対ＢＬ，／ＢＬとデータ線対ＤＱ，／ＤＱが接続される。データ線対ＤＱ，／ＤＱは０Ｖに設定されているため、ビット線対ＢＬ，／ＢＬの電位のうち“Ｈ”レベル側の電位がＶＡＡからΔＶだけ引き下げられてＶＡＡ−ΔＶとなる。一方、ＰＭＯＳトランジスタＱ１３，Ｑ１４のしきい値電圧は０Ｖよりも大きいため、“Ｌ”レベル側のビット線の電位は０Ｖのままとなる。
【００４３】
従って、本実施の形態においては、図３（ａ）に示すように、データ読み出し後のメモリセルキャパシタＦＣへの“０”データの再書き込みは、カラム選択ゲートＱ１３，Ｑ１４の活性化にかかわらずビット線ＢＬの電位が０Ｖ、プレート線ＰＬの電位がＶＡＡとなり、メモリセルキャパシタＦＣに理想的な−ＶＡＡの電圧が与えられる。
【００４４】
一方、データ読み出し後の“１”データの再書き込みは、図３（ｂ）に示すように従来と同様であり、プレート線ＰＬの電位が０Ｖになってから行われる。このときには、カラム選択ゲートＱ１３，Ｑ１４は活性化しないため、“１”データの書き込みによってメモリセルキャパシタに与えられる電圧は理想的な＋ＶＡＡとなり、カラム選択ゲートＱ１３，Ｑ１４の活性化などによる信号量の減少はない。
【００４５】
上述したように、カラム選択ゲートをＰＭＯＳトランジスタのみで形成してデータ線対ＤＱ，／ＤＱを“Ｌ”（ＶＳＳ）レベルにプリチャージ（初期設定）する構成では、ＰＭＯＳトランジスタのしきい値電圧が有限であればセンスアンプＳＡにラッチされたデータが破壊されることはない。すなわち、図１に示した回路構成の場合には、ＰＭＯＳトランジスタＱ１３，Ｑ１４のしきい値電圧によってデータ線対ＤＱ，／ＤＱとビット線対ＢＬ，／ＢＬがそれぞれ０Ｖ（ＶＳＳ）付近の電位にある場合には、これらのトランジスタが導通しない特性を利用、換言すれば不感帯を生成してデータの破壊を防ぐことができる。
【００４６】
従って、上記のような構成の強誘電体メモリによれば、サイクル時間の長時間化やレイアウト面積の増大を招くことなく、メモリセルから読み出されたデータを再書き込みする際のデータの劣化を防ぐことができ、データの読み出しマージンを確保できる。
【００４７】
［第２の実施の形態］
図４は、この発明の第２の実施の形態に係る強誘電体メモリについて説明するためのもので、強誘電体メモリの読み出し動作に関係する要部を抽出して示す回路図である。上述した第１の実施の形態では、１ビットのデータを１つのセルトランジスタと１つの強誘電体キャパシタを用いて記憶する１Ｔ１Ｃ構成の強誘電体メモリに適用したのに対し、本第２の実施の形態は１ビットのデータを２つのトランジスタと２つの強誘電体キャパシタを用いて記憶する、いわゆる２Ｔ２Ｃ構成の強誘電体メモリに適用したものである。
【００４８】
すなわち、ビット線ＢＬには、セルトランジスタＣＴ１と強誘電体キャパシタＦＣ１とを有するメモリセルＭＣ１が接続され、ビット線／ＢＬには、セルトランジスタＣＴ２と強誘電体キャパシタＦＣ２とを有するメモリセルＭＣ２が接続されている。上記セルトランジスタＣＴ１，ＣＴ２の電流通路の一端はそれぞれビット線対ＢＬ，／ＢＬに接続され、その他端は強誘電体キャパシタＦＣ１，ＦＣ２の一方の電極にそれぞれ接続され、各々のゲートはワード線ＷＬに共通接続される。また、上記強誘電体キャパシタＦＣ１，ＦＣ２の他方の電極は、プレート線ＰＬに共通接続されている。そして、上記一対のメモリセルＭＣ１，ＭＣ２に、相補的なデータが記憶されるようになっている。
【００４９】
他の構成は図１と同様であるので、図４において図１と同一構成部分には同じ符号を付してその詳細な説明は省略する。
【００５０】
図５は、上記図４に示した回路部の動作波形を示すタイミングチャートである。本実施の形態においては、従来技術（図７）や第１の実施の形態（図１）に示したダミーセルＤＭＣ（ダミーワード線ＤＷＬや基準電圧源ＶＲＥＦ）は不要であり、ビット線対ＢＬと／ＢＬが相補的な電位に設定される。
【００５１】
このような構成の場合も、カラム選択ゲートをＮＭＯＳトランジスタで構成すると、カラム選択ゲートが活性化した際にビット線対の“Ｌ”レベル側の電位が０Ｖ＋ΔＶとなり、“０”データの書き込み電圧すなわちメモリセルキャパシタＦＣにかかる電圧が理想的な−ＶＡＡよりも小さくなってしまう。
【００５２】
そこで、本第２の実施の形態も第１の実施の形態と同様に、カラム選択ゲートをＰＭＯＳトランジスタＱ１３，Ｑ１４で構成している。これによって、ＰＬ＝“Ｈ”レベルの期間においてカラム選択ゲートが活性化した際にビット線ＢＬまたは／ＢＬの“Ｌ”レベル側の電位が上昇するのを避け、強誘電体キャパシタＦＣに理想的な信号量のデータを再書き込みすることができる。
【００５３】
［第３の実施の形態］
図６は、この発明の第３の実施の形態に係る強誘電体メモリについて説明するためのもので、強誘電体メモリの要部を抽出して示す回路図である。本実施の形態は複数のメモリセルアレイでカラム選択信号／ＣＳが共有されている例を示している。
【００５４】
すなわち、本実施の形態に示した強誘電体メモリは、上述した第１，第２の実施の形態と同様に、メモリセルアレイＭＣＡｉ，ＭＣＡｊ，…が非活性状態になっている時のビット線対ＢＬ，／ＢＬのプリチャージ電位は０Ｖとなっている。一方、データ線対ＤＱ，／ＤＱのプリチャージ電位も０Ｖである。従って、非活性のメモリセルアレイＭＣＡｉ，ＭＣＡｊ，…、すなわちビット線対ＢＬ，／ＢＬ及びデータ線対ＤＱ，／ＤＱがともに０Ｖにプリチャージされている状態でカラム選択信号／ＣＳが活性化され、ビット線対ＢＬ，／ＢＬとデータ線対ＤＱ，／ＤＱが選択的に接続されても問題ない。この特性を利用して、本実施の形態ではカラム選択線ＣＳＬを複数のメモリセルアレイＭＣＡｉ，ＭＣＡｊ，…で共有している。
【００５５】
これによりカラム選択信号／ＣＳの発生回路、すなわちカラムデコーダ回路を複数のメモリセルアレイＭＣＡｉ，ＭＣＡｊ，…で共有できるのでチップ面積を小さくすることができる。
【００５６】
なお、図６では、１ビットのデータを１つのセルトランジスタと１つの強誘電体キャパシタを用いて記憶する１Ｔ１Ｃ構成の強誘電体メモリを例に取って示したが、２Ｔ２Ｃ構成の強誘電体メモリにも適用できるのは勿論である。
【００５７】
また、上記第３の実施の形態では、複数のメモリセルアレイでカラム選択線ＣＳＬを共用する場合を例に取って説明したが、メモリセルアレイ中の複数のブロック、あるいは複数のサブアレイにも同様に適用できるのは勿論である。
【００５８】
上述したように、この発明の各実施の形態に係る強誘電体メモリによれば、サイクル時間の長時間化やレイアウト面積の増大を招くことなく、メモリセルから読み出されたデータを再書き込みする際のデータの劣化を防ぐことができ、データの読み出しマージンを確保できる。
【００５９】
以上第１乃至第３の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００６０】
【発明の効果】
以上説明したように、この発明によれば、サイクル時間の長時間化やレイアウト面積の増大を招くことなく、メモリセルから読み出されたデータを再書き込みする際のデータの劣化を防ぐことができ、データの読み出しマージンを確保できる強誘電体メモリが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る強誘電体メモリについて説明するためのもので、強誘電体メモリの読み出し動作に関係する要部を抽出して示す回路図。
【図２】図１に示した強誘電体メモリの動作波形を示すタイミングチャート。
【図３】図１に示した強誘電体メモリにおけるデータ読み出し後の再書き込み動作について説明するためのもので、（ａ）図はメモリセルへの“０”データの書き込み電圧について説明するための各電位関係を示す回路図、（ｂ）図はメモリセルへの“１”データの書き込み電圧について説明するための各電位関係を示す回路図。
【図４】この発明の第２の実施の形態に係る強誘電体メモリについて説明するためのもので、強誘電体メモリの読み出し動作に関係する要部を抽出して示す回路図。
【図５】図４に示した回路部の動作波形を示すタイミングチャート。
【図６】この発明の第３の実施の形態に係る強誘電体メモリについて説明するためのもので、強誘電体メモリの要部を抽出して示す回路図。
【図７】従来の強誘電体メモリの読み出し動作に関係する要部を抽出して示す回路図。
【図８】図７に示した回路部の動作波形を示すタイミングチャート。
【図９】従来の強誘電体メモリにおいて、メモリセルへの“０”データの書き込み電圧について説明するための各電位関係を示す回路図。
【符号の説明】
ＭＣ，ＭＣ１，ＭＣ２，ＭＣｉ，ＭＣｊ…メモリセル、ＤＭＣ，ＤＭＣｉ，ＤＭＣｊ…ダミーセル、ＳＡ，ＳＡｉ，ＳＡｊ…センスアンプ、ＷＬ…ワード線、ＤＷＬ…ダミーワード線、ＢＬ，／ＢＬ…ビット線、ＰＬ…プレート線、ＤＱ，／ＤＱ…データ線、ＶＲＥＦ…基準電圧源、／ＣＳ…カラム選択信号、Ｑ１３，Ｑ１３ｉ，Ｑ１３ｊ…Ｐチャネル型ＭＯＳトランジスタ（第１のカラム選択ゲート）、Ｑ１４，Ｑ１４ｉ，Ｑ１４ｊ…Ｐチャネル型ＭＯＳトランジスタ（第２のカラム選択ゲート）、Ｑ１５，Ｑ１６…Ｎチャネル型ＭＯＳトランジスタ（Ｎチャネル型の第１，第２のＭＯＳトランジスタ）、ＤＣＴ…Ｎチャネル型ＭＯＳトランジスタ（Ｎチャネル型の第３のＭＯＳトランジスタ）、ＢＬＰＲＥ…ビット線プリチャージ信号、ＤＱＰＲＥ…データ線プリチャージ信号、ＩＯＣ…Ｉ／Ｏ回路，ＭＣＡｉ，ＭＣＡｊ…メモリセルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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