(57)【要約】    【課題】ビットラインのセンシングマージン時間を任意に調節することができるビットラインセンスの増幅方法とその機能を備えるメモリ装置を提供すること。    【解決手段】メモリ装置は、テストモードで必要なセンシングマージン時間を選択し調節することが可能で、ビットライン及びワードラインに接続されたメモリセル350と、メモリセル350に格納されているデータをビットラインにロードする手段320,330,340,360,380と、ビットラインにロードされたデータ信号を増幅するビットライン増幅手段390と、ノーマルモードでは、セットされた遅延時間だけセンシングマージン時間が経過した後で、イネーブル信号を活性化させ、テストモードでは、チップ外部から所定の信号が入力された時点でセンシングマージン時間を調節し、イネーブル信号を活性化させる制御手段400とを含む。【選択図】図4
2004335078.tif 000002
【特許請求の範囲】
【請求項１】
ノーマルモードのセンシングマージン時間と異なるテストモードで必要なセンシングマージン時間を選択し調節することができるメモリ装置であって、
ビットライン及びワードラインに接続されたメモリセルと、
前記ワードラインを活性化させ、前記メモリセルに格納されているデータを、前記ビットラインにロードする手段と、
イネーブル信号により駆動し、前記ビットラインにロードされたデータ信号を増幅するビットライン増幅手段と、
前記ノーマルモードでは、セットされた遅延時間だけセンシングマージン時間が経過した後に前記イネーブル信号を活性化させ、前記テストモードでは、チップ外部から所定の信号が入力された時点でセンシングマージン時間を調節し、前記イネーブル信号を活性化させる制御手段と
を含んで構成されていることを特徴とするメモリ装置。
【請求項２】
前記入力信号が、チップ外部から入力される１つの信号であることを特徴とする請求項1に記載のメモリ装置。
【請求項３】
前記入力信号が、チップ外部から入力される複数の信号であり、クロック同期信号が、前記複数の入力信号が組み合わされた信号であることを特徴とする請求項1に記載のメモリ装置。
【請求項４】
前記制御手段が、
前記入力信号とクロックとを同期させて、クロック同期信号を生成するクロック同期回路部と、
該クロック同期回路部の出力、チップの動作区間に関連する信号及びテストモード信号に応答して、外部入力フラグ信号を生成する外部入力フラグ信号生成部と、
前記テストモード信号に応答して、テストモードでは、前記外部入力フラグ信号に対応して調節されたセンシングマージン時間制御信号を生成し、ノーマルモードでは、バンクの動作区間に関連する信号に対応して調節されたセンシングマージン時間制御信号を生成するセンシングマージン時間制御部と、
該センシングマージン時間制御部の出力に応答して、前記イネーブル信号を生成するセンスアンプ制御部と
を含んでいることを特徴とする請求項1〜3のいずれかの項に記載のメモリ装置。
【請求項５】
前記センシングマージン時間制御部が、
前記ノーマルモードでは、バンクの動作区間に関連する信号を遅延させてセンシングマージン時間制御信号を生成し、前記テストモードでは、前記外部入力フラグ信号を遅延させてセンシングマージン時間制御信号を生成する遅延回路部を含んでいることを特徴とする請求項4に記載のメモリ装置。
【請求項６】
前記センシングマージン時間制御部が、
前記ノーマルモードでは、バンクの動作区間に関連する信号を遅延させてセンシングマージン時間制御信号を生成し、前記テストモードでは、実質的な遅延なしに前記外部入力フラグ信号をバッファリングしてセンシングマージン時間制御信号を生成する遅延回路部を含んでいることを特徴とする請求項4に記載のメモリ装置。
【請求項７】
前記ビットライン増幅手段が、
前記ビットラインの信号を増幅する増幅部と、
前記イネーブル信号に応答して、前記増幅部の駆動電圧を生成する駆動電圧生成部とを備えていることを特徴とする請求項4に記載のメモリ装置。
【請求項８】
メモリセルに接続されたビットラインをフローティングさせ、ワードラインを活性化させて、前記メモリセルに格納されたデータを前記ビットラインにロードするステップと、
センシングマージン時間がセットされた遅延時間だけ経過した後に、前記ビットラインにロードされたデータ信号の増幅を開始するノーマルモードを実行するステップと、
チップ外部から所定の信号が入力された時点でセンシングマージン時間を調節するために、クロックに同期した入力信号によりセンシングマージン時間を調節した後に、前記ビットラインにロードされたデータ信号を増幅するテストモードを実行するステップと
を含むことを特徴とするメモリ装置のビットラインのセンス増幅方法。
【請求項９】
前記テストモードを実行するステップが、
ビットラインのセンシングマージン時間を調節するための入力信号が入力された時点で、活性化されたクロック同期信号を生成するステップと、
チップ動作命令後に前記クロック同期信号に応答して活性化され、その後でビットラインプリチャージ命令により不活性化されるフラグ信号を生成するステップと、
前記フラグ信号を遅延させる制御信号を生成するステップと、
前記制御信号に応答して、ビットラインセンスアンプの駆動電圧を生成するためのイネーブル信号を生成するステップと、
前記イネーブル信号に応答して、前記ビットラインにロードされたデータ信号の増幅を開始するステップと
を含むことを特徴とする請求項8に記載のメモリ装置のビットラインのセンス増幅方法。
【請求項１０】
前記テストモードを実行するステップが、
前記ビットラインのセンシングマージン時間を調節するための入力信号が入力された時点で、活性化されたクロック同期信号を生成するステップと、
チップ動作命令後に、前記クロック同期信号に応答して活性化され、その後でビットラインプリチャージ命令により不活性化されるフラグ信号を生成するステップと、
実質的な遅延なしに前記フラグ信号をバッファリングし、制御信号を生成するステップと、
前記制御信号に応答して、ビットラインのセンスアンプの駆動電圧を生成するためのイネーブル信号を生成するステップと、
前記イネーブル信号に応答して、前記ビットラインにロードされたデータ信号の増幅を開始するステップと
を含むことを特徴とする請求項8に記載のメモリ装置のビットラインのセンス増幅方法。
【請求項１１】
ビットラインのセンシングマージン時間を調節するためのセンシングマージン時間制御装置において、
チップ外部からの入力信号をクロックに同期させて、クロック同期信号を生成するクロック同期回路部と、
前記クロック同期信号、チップの動作区間に関連する信号及びテストモード信号に応答して、外部入力フラグ信号を生成する外部入力フラグ信号生成部と、
前記テストモード信号に応答して、テストモードでは、前記外部入力フラグ信号に対応する制御信号を出力し、ノーマルモードでは、バンクの動作区間に関連する信号に対応する制御信号を生成して、センシングマージン時間を設定するセンシングマージン時間制御部と、
前記センシングマージン時間制御部の出力に応答して、ビットラインセンスアンプのイネーブル信号を生成するセンスアンプ制御部と
を含んで構成されていることを特徴とするセンシングマージン時間の制御装置。
【請求項１２】
前記クロック同期回路部が、
チップ外部からクロックが入力され、内部クロックを生成する内部クロック生成部と、
チップ外部から入力された１つの入力信号を、前記内部クロック信号に同期させるクロック同期信号生成部とを含んでいることを特徴とする請求項11に記載のセンシングマージン時間の制御装置。
【請求項１３】
前記クロック同期回路部が、
チップ外部からクロックが入力され、内部クロックを生成する内部クロック生成部と、
チップ外部から入力された複数の入力信号を組み合わせて、その組み合わされた信号を生成する入力部と、
前記組み合わされた信号を、前記内部クロック信号に同期させたクロック同期信号生成部とを含んでいることを特徴とする請求項11に記載のセンシングマージン時間の制御装置。
【請求項１４】
前記外部入力フラグ信号生成部が、
テストモードでは、前記クロック同期信号が活性化された時点で、チップの駆動に関連する信号をラッチし、その後で前記チップの駆動に関連する信号がディスエーブルされた時点で、ディスエーブルされる外部入力フラグ信号を生成することを特徴とする請求項11に記載のセンシングマージン時間の制御装置。
【請求項１５】
前記センシングマージン時間制御部が、
前記テストモード信号に応答して、前記バンクの動作区間に関連する信号及び前記外部入力フラグ信号のうちのいずれか1つを伝送する選択手段と、
前記選択手段からの出力を遅延させ、前記制御信号として出力する遅延回路部と
を含んでいることを特徴とする請求項11に記載のセンシングマージン時間の制御装置。
【請求項１６】
前記センシングマージン時間制御部が、
前記バンクの動作区間に関連する信号を遅延させて出力する遅延回路部と、
前記テストモード信号に応答して、前記遅延回路部の出力信号と前記外部入力フラグ信号のうちのいずれか1つを伝達する選択手段と
を含んでいることを特徴とする請求項11に記載のセンシングマージン時間の制御装置。
【請求項１７】
前記チップの動作区間に関連する信号と前記バンクの動作区間に関連する信号とが、実質的に同じタイミングで発生する信号であることを特徴とする請求項11または請求項16に記載のセンシングマージン時間の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストモードで必要なビットラインセンシングマージン時間を選択し調節することができるメモリ装置に関し、より詳細にはテストモード時に外部からの入力の状況に応じてビットラインのセンシングマージン時間を調節することができるメモリ装置、そのビットラインのセンス増幅方法及び制御装置に関する。
【背景技術】
【０００２】
通常、DRAMのようなメモリ装置は、読み出しまたはリフレッシュを行うための駆動用に、ビットライン対の微少な電位差を増幅するビットラインのセンスアンプを備えている。そして、ワードラインが活性化された後、ビットラインをフローティングさせた状態、すなわちプリチャージディスエーブル状態で、充分な電位差がビットライン対に誘起されるまで待機した後、センスアンプをイネーブルさせてビットライン対の電位差を増幅することによって、安定したセンシング動作が実行されるようになっている。このように、ワードラインが活性化され、ビットラインがフローティングされてからビットライン対に充分な電位差が誘起されるまでの時間を、通常、センシングマージン時間(sensing margin time)と呼んでいる。
【０００３】
図1は、従来のビットラインセンスアンプの回路及びそれに関連する回路の構成を示す図であり、メモリ装置のコア部の構成を示す回路図である。図1に示したように、メモリセル100と、制御信号BLEQに応答して、プリチャージ電圧VBLP(通常、Vcc/2のレベルである)にビットライン対をプリチャージし、イコライジングするためのプリチャージ部110と、ラッチ構造で構成され、ビットライン対BL、/BLの電位差を増幅する増幅部120とが、ビットライン対BL、/BLにそれぞれ接続されている。
【０００４】
増幅部120の駆動電圧端子121、122には、それぞれ、駆動電圧発生部130で生成された駆動電圧RTO、SBが印加される。駆動電圧発生部130は、制御信号BLEQに応答して、増幅部120の一対の駆動電圧端子121、122を、プリチャージ電圧VBLPにプリチャージし、イコライジングするためのプリチャージ部131と、イネーブル信号RTOENによって制御され、駆動電圧端子121の電圧をVDDレベルに上昇させるPMOSトランジスタ132と、イネーブル信号SBENに制御され、駆動電圧端子122の電圧をVSSレベルに降下させるnMOSトランジスタ133とを含んで構成されている。
【０００５】
図2は、ビットラインのセンシング動作を示すタイミングチャートである。以下、図1及び図2を参照して、ビットラインのセンシング動作を説明する。
【０００６】
RASアクティブ信号RASATVが活性化状態に変換され、ビットラインプリチャージ信号BLEQが不活性化(論理「LOW」)される。また、ビットラインプリチャージ部110がディスエーブルされ、ビットライン対はフローティングされる。次いで、ロー(row)デコーディング動作により、選択されたメモリセル100のワードラインWLが活性化される。その後、ビットラインに電位が十分に誘起されるまでの決められたセンシングマージン時間が経過した以降に、増幅部120の動作開始を知らせるイネーブル信号RTOEN及びSBENがそれぞれ活性化される。それによって、駆動電圧発生部130が動作し、さらに増幅部120が動作して、ビットライン対に印加された微少な電位差を電源電圧に増幅する。
【０００７】
図3は、従来の同期式DRAMの構成を示すブロック図であり、チップ外部の入力信号を基に、ワードライン信号及びビットラインセンスアンプイネーブル信号が生成されるまでの過程を示す図である。
【０００８】
図3を参照して、ワードライン信号及びビットラインセンスアンプ制御信号の生成過程を説明すると、次のとおりである。チップ外部からクロックCLK、アドレスADD、コントロール信号CONTROL(例えば、/RAS、/CAS、/WE、/CSである)が入力されると、バッファ/入力デコーダ310によりバッファリング及びデコーディングが行われ、RAS信号発生部320を介してRASアクティブ信号RASATVが生成される。RASアクティブ信号RASATVは、メモリセルアレイにおいて、特定のバンクの動作区間を決定する信号である。
【０００９】
次いで、RASアクティブ信号RASATVに応答して、ワードラインタイミング制御部330が、ワードライン信号WLの制御信号ACT1を生成し、センスアンプタイミング制御部360が、ビットラインプリチャージ制御信号BLEQを制御するための制御信号ACT0を生成し、センシングマージン時間を設定するための遅延回路部370が、センスアンプイネーブル信号RTOEN及びSBENのタイミングを制御するセンシングマージン時間の制御信号ACT2を生成する。
【００１０】
次いで、制御信号ACT1に応答して、ローアドレスROWADDがローデコーダ340でデコーディングされて、メモリセル350のワードライン信号WLが生成される。センスアンプ制御部380では、制御信号ACT0に応答してプリチャージ制御信号BLEQを生成し、制御信号ACT2に応答して、センスアンプ部390へのイネーブル信号RTOEN及びSBENを生成する。
【００１１】
メモリ装置は、センシングマージン時間を長くすることができるテストモードを有する。すなわち、特定の目的でチップをテストしようとする場合、正常な動作であるノーマルモードとは異なるセンシングマージン時間をセットすることができる。
【００１２】
また、図3に示されているように、遅延回路部370は、テストモードイネーブル信号TM SAENに応答して、テストモードに近づくとノーマルモードとは異なる特定の遅延値に延長して、遅延時間がセットされる。すなわち、遅延回路部370の内部で設定された遅延が固定された量だけ延長されて、制御信号ACT2が生成される。
【００１３】
上記のように、従来のメモリ装置では、テストモード時のビットラインのセンシングマージン時間が、設計時の遅延回路の遅延値にセットされているため、ビットラインのセンシングマージン時間を任意の値に調節することができない。
【００１４】
このように、設計時にテストモードのセンシングマージン時間がセットされているため、例えば、工程上発生する欠陥を防止するために用いられるテストモードのような特定のテストモードにおいて、必要なセンシングマージン時間を得ることができないという問題点がある。すなわち、半導体メモリにおいて、セルが位置するコア領域は、製造過程で多くの欠陥が発生しやすいが、こうした欠陥がどこで発生したかを判断することが難しい。      
【００１５】
このような欠陥の発生を防止する適切な方法の1つとして、センシングマージン時間(ビットラインのフローティング区間)を長くして、隣接するレイヤ間の欠陥を防止する方法がある。しかし、従来のメモリ装置では、センシングマージン時間が設計時の遅延回路における遅延値にセットされているため、上記の工程上の欠陥を防止するための対策が、著しく限定されている。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上記の従来の技術における問題点を解決するためになされたものであって、その目的は、外部からの入力の状況に応じて、ビットラインのセンシングマージン時間を任意に調節することができるビットラインのセンス増幅方法とその機能を備えるメモリ装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明に係るメモリ装置は、ノーマルモードのセンシングマージン時間と異なるテストモードで必要なセンシングマージン時間を選択し調節することができるメモリ装置であって、ビットライン及びワードラインに接続されたメモリセルと、前記ワードラインを活性化させ、前記メモリセルに格納されているデータを、前記ビットラインにロードする手段と、イネーブル信号により駆動し、前記ビットラインにロードされたデータ信号を増幅するビットライン増幅手段と、前記ノーマルモードでは、セットされた遅延時間だけセンシングマージン時間が経過した後で前記イネーブル信号を活性化させ、前記テストモードでは、チップ外部から所定の信号が入力された時点でセンシングマージン時間を調節し、前記イネーブル信号を活性化させる制御手段とを含んでいることを特徴としている。
【００１８】
また、本発明に係るメモリ装置のビットラインのセンス増幅方法は、メモリセルに接続されたビットラインをフローティングさせ、ワードラインを活性化させて、前記メモリセルに格納されたデータを前記ビットラインにロードするステップと、センシングマージン時間がセットされた遅延時間だけ経過した後に、前記ビットラインにロードされたデータ信号の増幅を開始するノーマルモードを実行するステップと、チップ外部から所定の信号が入力された時点でセンシングマージン時間を調節するために、クロックに同期した入力信号によりセンシングマージン時間を調節した後に、前記ビットラインにロードされたデータ信号を増幅するテストモードを実行するステップとを含むことを特徴としている。
【００１９】
また、本発明に係るセンシングマージン時間の制御装置は、ビットラインのセンシングマージン時間を調節するためのセンシングマージン時間の制御装置において、チップ外部からの入力信号をクロックに同期させて、クロック同期信号を生成するクロック同期回路部と、前記クロック同期信号、チップの動作区間に関連する信号及びテストモード信号に応答して、外部入力フラグ信号を生成する外部入力フラグ信号生成部と、前記テストモード信号に応答して、テストモードでは、前記外部入力フラグ信号に対応する制御信号を出力し、ノーマルモードでは、バンクの動作区間に関連する信号に対応する制御信号を生成して、センシングマージン時間を設定するセンシングマージン時間制御部と、前記センシングマージン時間制御部の出力に応答して、ビットラインセンスアンプのイネーブル信号を生成するセンスアンプ制御部とを含んで構成されていることを特徴としている。
【発明の効果】
【００２０】
本発明に係るメモリ装置によれば、テストモード時にチップ外部から信号が入力されると、その入力時点でセンシングマージン時間が調節されるため、チップの設計後であっても、任意にセンシングマージン時間を調節することができる。特に、製造過程で生じる欠陥の発生を防止する場合のように、多くのセンシングマージン時間が要求されるテストモード時に、優れた効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。
【００２２】
図4は、本発明に係る同期式DRAMにおいて、チップ外部からの入力信号に基づいて、ワードライン信号及びビットラインセンスアンプイネーブル信号が生成されるまでの過程を示すブロック図である。なお、以下に示す図においては、図3に示した従来の技術に係るDRAMの場合と同じ構成要素又は信号に関しては、同じ符号により表記する。
【００２３】
図4を参照すると、本発明に係るメモリ装置は、メモリセル350、構成要素310、320、330、340、360、380、センスアンプ部390、及び制御部400を含んで構成されている。これらのうち、メモリセル350は、ビットライン及びワードラインに接続されている。また、構成要素310、320、330、340、360、380は、ビットラインをフローティングさせ、ワードラインを活性化させて、メモリセル350に格納されたデータのチャージシェアリングにより、ビットラインにデータをロードする。センスアンプ部390は、イネーブル信号RTOEN及びSBENにより駆動され、ビットラインにロードされたデータ信号を増幅する。制御部400は、ノーマルモードでは、センシングマージン時間がセットされた遅延時間だけ経過した時点で、イネーブル信号RTOEN及びSBENを活性化させる。一方、テストモードでは、チップ外部から所定の信号が入力された時点でセンシングマージン時間を調節し、調節された時間が経過した後で、イネーブル信号RTOEN及びSBENを活性化させる。上記のように、制御部400は、テストモード時に、センシングマージン時間を制御する機能を有している。
【００２４】
ビットラインをフローティングさせ、ワードラインを活性化させることにより、ビットラインにメモリのデータをロードする過程及びその構成要素については、すでに従来の技術に関連して説明したので、重複する説明を省略する。また、ノーマルモードでセンシングマージン時間が決定される過程に関しても、従来の技術おいて説明したので、ここではその説明を省略する。
【００２５】
図5は、制御部400の構成を、コア回路とともに示すブロック図である。制御部400は、テストモードでセンシングマージン時間を制御する機能を有し、本実施の形態に係るDRAMにおいては核心的な構成要素であるので、以下に、具体的に説明する。
【００２６】
図5を参照すると、制御部400は、クロック同期回路部410、外部入力フラグ信号生成部420、センシングマージン時間制御部430、及びセンスアンプ制御部440を含んで構成されている。ここで、クロック同期回路部410は、外部からの入力信号EXT INをクロックCLKに同期させて、クロック同期信号SAE CLKを生成する。外部入力フラグ信号生成部420は、クロック同期回路部410からの出力信号SAE CLKと、チップの動作区間に関連する信号であり、各バンクのRASアクティブ信号RASATVの組み合わせ信号であるラスアイドルバーRASIDLEB、及びテストモード信号TM SAENに応答して、外部入力フラグ信号SAE FLAGを生成する。また、センシングマージン時間制御部430は、テストモード信号TM SAENに応答して、テストモードでは外部入力フラグ信号SAE FLAGに対応するセンシングマージン時間制御信号ACT2を出力し、ノーマルモードではRASアクティブ信号RASATVに対応するセンシングマージン時間制御信号ACT2を生成する。さらに、センスアンプ制御部440は、センシングマージン時間制御部430の出力信号ACT2に応答して、ビットラインセンスアンプのイネーブル信号RTOEN及びSBENを生成する。
【００２７】
図6A及び図6Bは、図5に示したクロック同期信号SAE CLKを生成する同期回路部410の構成を示す回路図であり、図6Aは、チップのうちのいずれか1つのフィンへの入力信号EXT INをクロックに同期させて、クロック同期信号SAE CLKが生成される場合、図6Bは、クロックの立ち上がりエッジに同期して入力されるアドレスまたは命令語の中から複数個を選択し、それらをデコーディングした信号をクロックに同期させて、クロック同期信号SAE CLKが生成される場合である。
【００２８】
図6Aを参照すると、1つの実施の形態に係る同期回路部410Aは、チップ外部からクロックCLKが入力されて、内部クロックCLK PULSEを生成する内部クロック生成部412Aと、チップ外部から入力される一つの入力信号EXT INを、内部クロック信号CLK PULSEに同期させて、クロック同期信号SAE CLKを生成するクロック同期信号生成部414Aとを含んで構成されている。
【００２９】
また、図6Bを参照すると、別の実施の形態に係る同期回路部410Bは、チップ外部からクロックCLKが入力されて、内部クロックCLK PULSEを生成する内部クロック生成部412Bと、チップ外部から入力される複数の入力信号、すなわちアドレス信号ADDRESSまたはコントロール信号CONTROLを組み合わせて、組み合わされた信号を生成する入力部416Bと、組み合わされた信号を内部クロック信号CLK PULSEに同期させて、クロック同期信号SAE CLKを生成するクロック同期信号生成部414Bとを含んで構成されている。
【００３０】
図7は、特定の外部入力信号EXT INまたは複数の入力信号が組み合わされた信号(ノードNODE 0に対応する信号)に応じて生成されるクロック同期信号SAE CLKを示すタイミングチャートである。図7に示したように、T4の時点で入力信号が活性化されると、クロックに同期して、T4の時点で活性化されるクロック同期信号SAE CLKが生成される。
【００３１】
図8は、実施の形態に係る外部入力フラグ信号生成部420を示す回路図であり、図9は、テストモード時(TM SAEN=「H」)におけるタイミングチャートである。
【００３２】
図8及び図9を参照すると、外部入力フラグ信号生成部420は、テストモード信号TM SAENが活性化(論理「H」)されると、クロック同期信号SAE CLKが活性化される時点でラスアイドルバー信号RASIDLEBをラッチし、その後ラスアイドルバー信号RASIDLBがディスエーブル（論理「L」）になると同時に、イネーブル（論理「H」）されるように外部入力フラグ信号SAE FLAGBを生成する。
【００３３】
図8に示した回路構成は、上記の機能を実行するための回路の例であり、そのような回路には、様々な実施の形態がある。
【００３４】
ラスアイドルバー信号RASIDLEBは、チップを駆動させるための信号であって、各バンクのRASアクティブ信号RASATVが組み合わされた信号である。この信号は、チップにアクティブ命令語が入力されると活性化され、プリチャージ命令語が入力されるとディスエーブルされる信号である。そのため、結局、外部入力フラグ信号SAE FLAGBは、チップ動作命令後にクロック同期信号SAE CLKが活性化される時点で活性化され、その後ビットラインプリチャージ命令により不活性化される。
【００３５】
図10は、実施の形態に係るセンシングマージン時間制御部430を示す回路図であり、図11は、センシングマージン時間制御部430の動作を示すタイミングチャートである。図10及び図11を参照すると、センシングマージン時間制御部430は、テストモード信号TM SAENに応答して、RASアクティブ信号RASATV及び外部入力フラグ信号SAE FLAGBのうちのいずれか1つを伝送する選択部432と、選択部432の出力を遅延させ、センシングマージン時間制御信号ACT2を生成して出力する遅延回路部434とを含んで構成されている。
【００３６】
センシングマージン時間制御部430によって、テストモード信号TM SAENが論理「H」に活性化されてテストモードに近づく場合、外部入力フラグ信号SAE FLAGBが論理「L」に活性化された時点から遅延が行われた後に、センシングマージン時間制御信号ACT2が論理「H」に活性化される。すなわち、センシングマージン時間制御信号ACT2の活性化は、外部入力フラグ信号SAE FLAGBによって決定される。
【００３７】
図10に示した選択部432に、RASアクティブ信号RASATV及び外部入力フラグ信号SAE FLAGBが入力されるフリップフロップ432aが用いられている理由は、プリチャージ命令が入力されたとき、ノードNODE Bが直ちにディスエーブルされるようにするためである。
【００３８】
図12Aは、別の実施の形態に係るセンシングマージン時間制御部430を示す回路図である。図12Aに示したように、図10及び図11に示した例とは異なり、ノードNODE Bを、外部入力フラグ信号SAE FLAGBのみによって決定するようにすることができる。
【００３９】
図12Bは、さらに別の実施の形態に係るセンシングマージン時間制御部を示す回路図である。図12Bに示した例の場合には、センシングマージン時間制御部430Bが、RASアクティブ信号RASATVを遅延させて出力する遅延回路部436Bと、外部入力フラグ信号SAE FLAGB及び遅延回路部436Bの出力信号TM SAENのうちのいずれか1つを選択して、センシングマージン時間制御信号ACT2を伝送する選択部438Bとで構成されている。
【００４０】
図12Cは、さらに別の実施の形態に係るセンシングマージン時間制御部を示す回路図である。図12Cに示したセンシングマージン時間制御部430Cは、RASアクティブ信号RASATVを遅延させて出力する遅延回路部436Cと、外部入力フラグ信号SAE FLAGB及び遅延回路部436Cの出力信号TM SAENのうちのいずれか1つを選択してセンシングマージン時間制御信号ACT2を伝送する選択部438Cとで構成されている。
【００４１】
図12B及び図12Cに示した実施の形態に係るセンシングマージン時間制御部430B,430Cは、テストモード時に必要なセンシングマージン時間が、ノーマルモード時のセンシングマージン時間より短い場合に適用することができる。
【００４２】
図13は、本実施の形態に係るセンシングマージン時間制御部の動作を示す、テストモード時におけるタイミングチャートである。
【００４３】
図13を参照すると、アクティブ命令により、RASアクティブ信号RASATVとラスアイドルバー信号RASIDLEBが論理「H」に活性化される。その後、RASアクティブ信号RASATVに応答して、ワードラインタイミング制御部330が制御信号ACT1を生成し、センスアンプタイミング制御部360が、ビットラインプリチャージ制御信号BLEQを制御するための制御信号ACT0を生成する。
【００４４】
次いで、制御信号ACT1に応答して、ローアドレスROWADDがローデコーダ340でデコーディングされて、選択されたメモリセル350のワードライン信号WLが活性化される。センスアンプ制御部380では、制御信号ACT0に応答して、プリチャージ制御信号BLEQが不活性化され、ビットラインがフローティングされる。これによって、メモリセルのデータが、ビットラインとのチャージシェアリングにより、ビットラインにロードされ始める。
【００４５】
一方、T3の時点に外部から入力信号(アドレスA0に仮定)が入力される(または外部入力信号が組み合わされた信号が生成される)と、クロック同期回路部410及び外部入力フラグ信号生成部420を介して、外部入力フラグ信号SAE FLAGBが活性化される。それによって、センシングマージン時間制御部430では、外部入力フラグ信号SAE FLAGBに応じて制御信号ACT2が活性化され、この制御信号ACT2に応答して、センスアンプ制御部440を介して、イネーブル信号RTOEN及びSBENが活性化される。
【００４６】
結局、この時から、増幅部に駆動電圧RTO及びSBが印加されて、ビットラインは、センシングマージン時間TSM0が経過した後で増幅し始める。仮に、T3の時点ではなくT4の時点で外部から信号が入力されると、センシングマージン時間TSM1は、センシングマージン時間TSM0に比べて長くなり、T7の時点で外部から信号が入力されると、センシングマージン時間TSM2は、センシングマージン時間TSM1に比べてより長くなる。
【００４７】
なお、本発明は、上記の実施の形態に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で、様々な変更、改良が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４８】
【図１】従来のビットラインセンスアンプの回路及びそれに関する回路の構成を示す図であり、メモリ装置のコア部の構成を示す回路図である。
【図２】ビットラインのセンシング動作を示すタイミングチャートである。
【図３】従来の同期式DRAMの構成を示すブロック図であり、チップ外部の入力信号を基に、ワードライン信号及びビットラインセンスアンプイネーブル信号が生成されるまでの過程を示す図である。
【図４】本発明に係る同期式DRAMにおいて、チップ外部からの入力信号に基づいて、ワードライン信号及びビットラインセンスアンプイネーブル信号が生成されるまでの過程を示すブロック図である。
【図５】図4に示した制御部の構成を、コア回路とともに示すブロック図である。
【図６Ａ】図5に示したクロック同期信号SAE CLKを生成する同期回路部の構成を示す回路図であり、チップのうちのいずれか1つのフィンへの入力信号EXT INをクロックに同期させて、クロック同期信号SAE CLKが生成される場合の回路図である。
【図６Ｂ】図5に示したクロック同期信号SAE CLKを生成する同期回路部の構成を示す回路図であり、クロックの立ち上がりエッジに同期して入力されるアドレスまたは命令語の中から複数個を選択し、それらをデコーディングした信号をクロックに同期させて、クロック同期信号SAE CLKが生成される場合の回路図である。
【図７】特定の外部入力信号EXT INまたは複数の入力信号が組み合わされた信号(ノードNODE 0に対応する信号)に応じて生成されるクロック同期信号SAE CLKを示すタイミングチャートである。
【図８】実施の形態に係る外部入力フラグ信号生成部を示す回路図である。
【図９】テストモード時(TM SAEN=「H」)における外部入力フラグ信号生成部の動作を示すタイミングチャートである。
【図１０】実施の形態に係るセンシングマージン時間制御部を示す回路図である。
【図１１】センシングマージン時間制御部の動作を示すタイミングチャートである。
【図１２Ａ】別の実施の形態に係るセンシングマージン時間制御部を示す回路図である。
【図１２Ｂ】さらに別の実施の形態に係るセンシングマージン時間制御部を示す回路図である。
【図１２Ｃ】さらに別の実施の形態に係るセンシングマージン時間制御部を示す回路図である。
【図１３】実施の形態に係るセンシングマージン時間制御部の動作を示す、テストモード時におけるタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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