(57)【要約】【課題】半導体集積回路の動作を高速化する。【解決手段】負電圧発生回路１４２は、イコライズ信号ＥＱおよび信号ＢＳ０〜ＢＳ３のローレベルに比べてさらにＮＭＯＳトランジスタの閾値分だけ低い負電圧を与える。そうすると、トランジスタ１１３，１１４およびトランジスタ１１７〜１２４が次々にオンし、ビット線１０３〜１０５が負電圧になる。このときに、ワード線１０６，１０７等にＬを与えてメモリセルのゲートトランジスタをオフ状態にしておいても、メモリセルにデータとしてＬを書き込むことができる。【選択図】図１１
2004234837.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの記憶ノードに接続された一方電流電極、他方電流電極、および制御電極を持ち、前記制御電極がハイレベルのとき導通状態となり、ローレベルのとき非導通状態となる第１のトランジスタと、
前記第１のトランジスタの前記制御電極に接続されたワード線と、
前記第１のトランジスタの前記他方電流電極に接続される第１のビット線と、
前記第１のビット線に対応して設けられた第２のビット線と、
前記第１のビット線に接続された一方電流電極、前記第２のビット線に接続された他方電流電極、および第１の信号が与えられる制御電極を持ち、前記第１の信号がハイレベルのとき導通状態となり、前記第１の信号がローレベルのとき非導通状態となる第２のトランジスタと、
電源ラインと、
前記電源ラインに接続された一方電流電極、前記第２のビット線に接続された他方電流電極、および第２の信号が与えられる制御電極を持ち、前記第２の信号がハイレベルのとき導通状態となり、前記第２の信号がローレベルのとき非導通状態となる第３のトランジスタと、
前記電源ラインに選択的に接続可能で、前記電源ラインをローレベルより低い電圧にして前記第１から第３のトランジスタを導通状態とさせることが可能な負電圧を前記電源ラインに供給する負電圧発生回路と
を備える、半導体集積回路。
【請求項２】
メモリセルに接続されたワード線および第１のビット線と、
前記第１のビット線に対応して設けられた第２のビット線と、
前記第１のビット線に接続された一方電流電極、前記第２のビット線に接続された他方電流電極、および第１の信号が与えられる制御電極を持ち、前記第１の信号が第１の電位のとき導通状態となり、前記第１の信号が第２の電位のとき非導通状態となる第１のトランジスタと、
前記第２のビット線に接続された一方電流電極、他方電流電極、および第２の信号が与えられる制御電極を持つ第２のトランジスタと、
前記第２のトランジスタの前記他方電流電極に接続された電源ラインと、
前記電源ラインに選択的に接続可能で、前記第２のビット線が前記第１のトランジスタによって前記第１のビット線から切り放されて前記第２のビット線および前記第２の信号が前記第１の電位と前記第２の電位の間の中間電位にあるとき、前記電源ラインに前記中間電位に対して前記第２のトランジスタの閾値よりも大きく隔たる電位を与える電位発生回路と
を備える、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、特に半導体集積回路外部に接続される外部デバイスとの間のデータのやり取りを仲介するインタフェース回路及び該インタフェース回路から半導体集積回路内部にデータを伝送するバスを備える半導体集積回路、内部クロックを高速で外部クロックと同期させる位相同期ループ（以下、ＰＬＬ回路という。）を備える半導体集積回路に、小型化されたＤＲＡＭあるいはテスト容易化されたＤＲＡＭを備える半導体集積回路に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路は、一つのチップに複数の機能が盛り込まれている。言い換えれば、それぞれ異なる機能を持つ内部デバイスが同一のチップの内部に複数集積されて半導体集積回路を構成しているということになる。図１５は、いわゆるワンチップマイコンと呼ばれる半導体集積回路の構成を例示するブロック図である。ワンチップマイコンも、一つのチップ１上に複数の内部デバイスを配設して形成されている。チップ１上には、命令の解釈と実行を行う制御回路を含み演算処理を行うＣＰＵ２が配置されいる。このＣＰＵ２に与えられる命令等のデータは、半導体集積回路の内部にある内部デバイスや外部にある外部デバイスから与えられる。そのうちの外部デバイスは入出力ピン３に接続される。入出力ピン３には、内部デバイスの一つであるインタフェース回路４が接続されている。このインタフェース回路４は、入出力ピン３に接続される外部デバイスと半導体集積回路の内部デバイスとの間のやり取りの電気的、機能的な整合をとるために存在する。つまり、このインタフェース回路４が半導体集積回路の内部と外部の境界を行き来するデータの交通整理を行っている。
【０００３】
ところで、ＣＰＵ２が命令を実行するためには、ＣＰＵ２で必要とするデータを半導体集積回路が取り込まなくてはならない。ＣＰＵ２での処理速度には限界があるため、半導体集積回路の内部で生成されたデータや外部から与えられるデータは、ＣＰＵ２で処理が開始されるまでの間、いずれかの内部デバイスで保持されなければならなくなる。また、ＣＰＵ２等の内部デバイスから外部デバイスにデータを効率的に伝送するためにもデータの一時的な保持が必要になる。ＣＰＵ２で処理するデータやＣＰＵ２で処理されて外部に出力されるのを待っているデータを保持するために、このような半導体集積回路中には、記憶装置が設けられるのが一般的である。半導体集積回路中に設けられる記憶装置としては、例えば、ＣＰＵ２とデータの送受信を最高速度にて実施するＳＲＡＭ５、ＣＰＵ２が必要とする大規模なデータを記憶したり画像処理を実行するときに画像データ等を保持記憶するためのメインメモリとしてのＤＲＡＭ６、基本プログラムやデータを記憶したり、アプリケーションに必要な個別プログラムを記憶するＮＶＲＡＭ７等がある。
【０００４】
ここまでに出てきた内部デバイスには、インタフェース回路４以外に、ＳＲＡＭ５等の記憶装置とＣＰＵ２の２種類がある。このようにインタフェース回路４以外に複数種の内部デバイスが存在する場合、半導体集積回路は、例えば、外部デバイスとＣＰＵ２との間でデータを転送するためのチャネルと、外部デバイスと記憶装置との間でデータを転送するチャネルのような、２つ以上のチャネルを持ち、チャネルの切り換えをインタフェース回路４に委任する間接制御方式を採ることもできる。また、外部デバイスからＣＰＵ２に直接入力し、ＣＰＵ２から記憶装置に転送する直接制御方式を採ることもできる。間接制御方式において、データ転送の終了までチャネル−インタフェース回路４間の物理的結合関係を解かずに一度にデータ転送を行うセレクタチャネルと、チャネル−インタフェース回路４間の物理的結合関係をある単位で切り換えながらデータ転送を行うマルチプレクスチャネルとがある。
【０００５】
マルチチャネルの場合に、インタフェース回路４がチャネルの切り換えを行うために、インタフェース回路４は、チャネルの切り換えを行うための情報を必要とする。
従来のマルチチャネルの場合におけるチャネルの切り換えは、データのバイト毎に切り替えたり、データにチャネルセレクトに関する情報を持たせてデータのブロック単位に切り替える方法が採られている。
【０００６】
伝送されるデータには幾つかの種類があり、ＣＰＵ２ですぐにでも実行可能なデータであるならば、ＣＰＵ２に直接送信される。また、メインメモリを書き換える必要があったり、一度蓄積する必要があったりするデータの場合には、ＤＲＡＭ６等の記憶装置側に伝達される。もちろんＣＰＵ２と記憶装置の両方に同時に伝達すべきデータも存在する。また、ＤＲＡＭ６に伝達されるデータの中には、キャッシュに用いられるデータもあり、そのようなデータはＳＲＡＭ５にも同時に蓄積される。
【０００７】
また、ＣＰＵ２で処理されてＣＰＵ２より出力されるデータの中には、ＳＲＡＭ５やＤＲＡＭ６に転送されるデータだけでなく、そのまま外部デバイスに出力したいデータも含まれている。このような場合、従来は、一旦ＤＲＡＭ６に全てのデータを記憶させて、図示しないマルチプレクサによってインタフェース回路４とＤＲＡＭ６とを接続し、その中から外部デバイスに出力したいデータだけを、ＤＲＡＭ６から外部デバイスに出力するような方式も採用できる。
【０００８】
次に、図１５の半導体集積回路にも用いられているＰＬＬ回路８について説明する。ＰＬＬ回路８は、半導体集積回路内部で用いられる内部クロックと、半導体集積回路の外部から与えられる外部クロックとの同期を取るために設けられている。システムチップにおいてもＰＬＬ回路が使用されるが、システムチップの場合には、パワーダウンモードや、リフレッシュモードなど、常にクロックが変化する。このような場合にも、高速な同期を実現することが内部クロックに従って動く半導体集積回路の高速化には重要である。外部のデバイスと半導体集積回路との間の通信には、内部クロックと外部クロックとの同期は欠かすことができない。
【０００９】
従来のＰＬＬ回路は、図１７に示すように、周波数および位相の違いを検出するための周波数位相比較器３０と、周波数位相比較器３０の検出結果に応じた時間だけ電流の流し込みや引き抜きを行うチャージポンプ３１と、チャージポンプ３１の出力から高周波成分や雑音を取り除き直流電圧を得るためのループフィルタ３２と、ループフィルタ３２の出力に応じた周波数を持つ内部クロックを生成するリングオシレータ３３とで構成されている。従来のＰＬＬ回路では、内部クロックと外部クロックとの同期をとるのに周波数を接近させる周波数引き込み過程と位相同期が完了する位相同期過程の２つの過程を一つの周波数位相比較器で行う。
【００１０】
なお、本出願に関連する文献として下記のものがある。
【００１１】
【特許文献１】特開平６−１５２４０３号公報
【特許文献２】特開平６−３１５２９０号公報
【特許文献３】特開平９−４５００９号公報
【特許文献４】特開平９−７４３５２号公報
【特許文献５】特開平１０−１０７６２３号公報
【特許文献６】特開平６−１１９７７７号公報
【特許文献７】特開平７−８５６９５号公報
【特許文献８】特開平８−１０２１９１号公報
【特許文献９】特開平８−２３５８６２号公報
【特許文献１０】特開平９−２１３０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の半導体集積回路は、以上のように構成されているので、入力されたデータは必ず決められた行き先に到達することとなり、行き先でデータの受け入れを拒否されている間はデータの転送を中止して行き先がデータ受け入れ可能となるまで待つこととなり、データ転送に時間が掛かるという問題がある。例えば、図１５に即していうと、データは、行き先の情報を持って外部デバイスから入出力ピン３を通してインタフェース回路４に到達する。そのデータが持つ行き先情報がＣＰＵ２を示していれば、インタフェース回路４は、ＣＰＵ２とチャネルを繋いで、そのデータをその繋いだチャネルを使って伝送する。ところが、ＣＰＵ２が命令処理等のビジー状態であってデータの受け取りができない場合には、そのデータの伝送が終わるまでチャネルの結合を解除することができず、データ転送を効率的に行うことができないという問題が発生する。
なお、図１６は、図１５よりも大容量のデータを処理するのに適した半導体集積回路のエクスパンドバージョンの構成を示すブロック図である。図１６に示すエクスパンドバージョンの半導体集積回路は、そのチップサイズが大きくなることも当然であるが、ＳＲＡＭ５やＤＲＡＭ６の容量が拡張されている。また、ＮＶＲＡＭ７に付加してさらに基本的なプログラム等の格納場所であるＲＯＭ９が設けられている。このように大容量のデータ伝送を扱うエクスパンドバージョンの半導体集積回路にあっては転送効率が悪くなるのを避けなくてはならないという問題は、通常の半導体集積回路よりもさらに深刻な問題である。
また、内部デバイスから外部デバイスにデータを伝送する場合には、同じ外部デバイスと接続するチャネルが固定されると、外部デバイスに必要なデータを全て内部デバイスへ予め転送しておかなければならなくなり、内部デバイス同士を結合するローカルリンクが混雑するという問題を生じる。
【００１３】
従来のＰＬＬ回路を備える半導体集積回路では、内部クロックと外部クロックとの同期をとるのに周波数を接近させる周波数引き込み過程と位相同期が完了する位相同期過程の２つの過程を一つの周波数位相比較器で行うため、周波数引き込み範囲を広く設定していた場合に設定時間が長くなるという問題がある。
【００１４】
また、従来のＤＲＡＭを備える半導体集積回路において、ＤＲＡＭは、面積においてもまた消費電力においても半導体集積回路において大きな位置を占め、ＤＲＡＭを大きくすると半導体集積回路の面積や消費電力が増大するという問題がある。
【００１５】
また、ＤＲＡＭのテストでは、しばしば複数のメモリセルに同時に同じデータを書き込みたいという技術的要求がある。このような場合、大抵は、ワード線を選択してその後メモリセルに順次データを書き込むか、メモリセルアレイの横にレジスタを有し、そのレジスタに先ずデータを書き込み、その後メモリセルアレイ内のメモリセルに一括して同一データを書き込む構成が提案されている。これらの場合、テストモード時に、ＤＲＡＭは、そのテストを行うためのデータの一括書き込みにおいて書き込みサイクルのオーバーヘッドが存在するため、半導体集積回路の高速化の妨げになるという問題がある。
【００１６】
この発明は上記の問題点を解消するためになされたものであり、内部デバイスからインタフェース回路に与えられる情報によって行き先の変更を可能にする機能をインタフェース回路に持たせ、データの伝送されるべき内部デバイスがそのデータを受け取れないときには他の内部デバイスにデータを転送することができるようにし、データの単位量当たりインタフェース回路がチャネルを結合している平均的な時間を短縮することを目的とする。
【００１７】
また、周波数が大きく変動した場合にも外部クロックと内部クロックの同期を採ることができるとともに同期をとる時間を短縮して半導体集積回路の動作を高速化することを目的とする。
【００１８】
また、ＤＲＡＭを簡単化することにより半導体集積回路を小型化することを目的とする。
【００１９】
また、ＤＲＡＭにテスト用データを一括で書き込むときの書き込みサイクルのオーバーヘットをなくすことによりＤＲＡＭのテスト時間を短縮し半導体集積回路の高速化を図ることを目的とする。
【課題を解決するための手段】
【００２０】
第１の発明に係る半導体集積回路は、メモリセルの記憶ノードに接続された一方電流電極、他方電流電極、および制御電極を持ち、前記制御電極がハイレベルのとき導通状態となり、ローレベルのとき非導通状態となる第１のトランジスタと、前記第１のトランジスタの前記制御電極に接続されたワード線と、前記第１のトランジスタの前記他方電流電極に接続される第１のビット線と、前記第１のビット線に対応して設けられた第２のビット線と、前記第１のビット線に接続された一方電流電極、前記第２のビット線に接続された他方電流電極、および第１の信号が与えられる制御電極を持ち、前記第１の信号がハイレベルのとき導通状態となり、前記第１の信号がローレベルのとき非導通状態となる第２のトランジスタと、電源ラインと、前記電源ラインに接続された一方電流電極、前記第２のビット線に接続された他方電流電極、および第２の信号が与えられる制御電極を持ち、前記第２の信号がハイレベルのとき導通状態となり、前記第２の信号がローレベルのとき非導通状態となる第３のトランジスタと、前記電源ラインに選択的に接続可能で、前記電源ラインをローレベルより低い電圧にして前記第１から第３のトランジスタを導通状態とさせることが可能な負電圧を前記電源ラインに供給する負電圧発生回路とを備えて構成される。
【００２１】
第２の発明に係る半導体集積回路は、メモリセルに接続されたワード線および第１のビット線と、前記第１のビット線に対応して設けられた第２のビット線と、前記第１のビット線に接続された一方電流電極、前記第２のビット線に接続された他方電流電極、および第１の信号が与えられる制御電極を持ち、前記第１の信号が第１の電位のとき導通状態となり、前記第１の信号が第２の電位のとき非導通状態となる第１のトランジスタと、前記第２のビット線に接続された一方電流電極、他方電流電極、および第２の信号が与えられる制御電極を持つ第２のトランジスタと、前記第２のトランジスタの前記他方電流電極に接続された電源ラインと、前記電源ラインに選択的に接続可能で、前記第２のビット線が前記第１のトランジスタによって前記第１のビット線から切り放されて前記第２のビット線および前記第２の信号が前記第１の電位と前記第２の電位の間の中間電位にあるとき、前記電源ラインに前記中間電位に対して前記第２のトランジスタの閾値よりも大きく隔たる電位を与える電位発生回路とを備えて構成される。
【発明の効果】
【００２２】
請求項１記載の発明の半導体集積回路によれば、負電圧によって一括書き込みを行うので、書き込みサイクルのオーバーヘッドをなくして半導体集積回路の動作を高速化できるという効果がある。
【００２３】
請求項２記載の発明の半導体集積回路によれば、ビット線がプリチャージ電位にあるときに、ビット線を高電位あるいは低電位にして、対象となるワード線に接続されたメモリセルに一括してデータを書き込むことができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
実施の形態１．
この発明の実施の形態１による半導体集積回路について図１，図２を用いて説明する。
図１は、半導体集積回路の内部デバイスとそれらに接続するバスとの関係の一例を示すブロック図である。
図１に示す半導体集積回路において、メインパラレルデータバスを構成するマルチプレクサ１０は、ＣＰＵ２、インタフェース回路４、ＳＲＡＭ５、及びＤＲＡＭ６に並列に接続する。
【００２５】
マルチプレクサ１０の制御は、インタフェース回路４によって行われる。このマルチプレクサ１０によって、ＣＰＵ２、ＳＲＡＭ５およびＤＲＡＭ６は選択的にインタフェース回路４と接続され、インタフェース回路４に接続された一つの内部デバイスが外部デバイスとの間でデータ伝送を行う。例えば、マルチプレクサ１０によりＣＰＵ２が選択されれば、インタフェース回路４を介してＣＰＵ２が外部デバイスとの間でデータを伝送する。
ここで、外部デバイスからＣＰＵ２にデータを伝送した場合について説明する。データを伝送するという観点で外部デバイスからＣＰＵ２を観た場合、２つの状態がある。一つは、ＣＰＵ２がデータ受信可能な状態であり、他の一つは、ＣＰＵ２がデータ受信不可能な状態である。ＣＰＵ２がデータ受信可能な状態にある場合、外部デバイスはＣＰＵ２への行き先情報を持ったデータをインタフェース回路４に対し送信すれば、インタフェース回路４がその情報に基づきマルチプレクサ１０を制御してＣＰＵ２へのチャネルを開くので、即座にデータの伝送を行うことができる。
【００２６】
しかし、ＣＰＵ２がデータ受信不可能な状態にある場合、インタフェース回路４がＣＰＵ２へのチャネルを開いてしまうとマルチプレクサ１０が他の内部デバイスと外部デバイスとのチャネルを開くことができなくなるので、インタフェース回路４にはＣＰＵ２からデータ受信不可能な状態にあることを示すビジー信号１１などの処理信号が送られてＣＰＵ２とのチャネルが開かれないようにしている。
【００２７】
図２は、インタフェース回路４とマルチプレクサ１０との関係を示すブロック図である。入出力ピン３は外部デバイスから制御信号が入力される制御ピン３ａと入力信号が入力される入力ピン３ｂと半導体集積回路から外部デバイスへ出力信号を出力するための出力ピン３ｃとを備えている。
入出力ピン３から入力された信号には、制御ピン３ａを介してインタフェース回路４の制御バッファ４ａに与えられる行き先情報を持った制御信号が含まれている。制御バッファ４ａは、制御信号に応じてマルチプレクサ１０を制御する。例えば、ＣＰＵ２に送信すべきデータであった場合には、制御バッファ４ａから出力される制御信号に応じて、マルチプレクサ１０が、ＣＰＵ２に接続されている信号線１２と入力バッファ４ｂとを接続する。また、ＤＲＡＭ６に送信すべきデータであった場合には、制御信号に応じて、ＤＲＡＭ６に接続されている信号線１３と入力バッファ４ｂとが接続される。なお、図２には示していないが、ＳＲＡＭ５に至る信号線も設けられ、これも制御信号にマルチプレクサ１０にて入力バッファ４ｂと接続される。
【００２８】
ＣＰＵ２が処理中で外部デバイスからのデータを受け付けない場合について半導体集積回路と外部デバイスとの関係を考えると、外部デバイスが半導体集積回路にデータを伝送できず待っている状態にあり、半導体集積回路と外部デバイスの間の処理は進んでいない。ＣＰＵ２の処理が終了するのを待って外部デバイスからのデータを転送したのでは、半導体集積回路へのデータの転送効率は上がらない。そこで、ＣＰＵ２が処理中でデータを受け付けないときには、ＣＰＵ２がインタフェース回路４の制御バッファ４ａに対しビジー信号１１を送信する。ビジー信号１１を受けた制御バッファ４ａは、予め決められた規則に従って、ＣＰＵ２に送信されるべきデータの行き先を変更する。例えば、ＣＰＵ２に送信されるべき外部デバイスからのデータをＤＲＡＭ６に転送する。そうすることによって、半導体集積回路と外部デバイスとの間のデータ転送効率が向上する。
【００２９】
同様のことは、ＳＲＡＭ５とＤＲＡＭ６との関係でも成り立つ。例えば、ＳＲＡＭ５がＣＰＵ２との間で通信状態にあり、他のデバイスと通信できないときには、外部デバイスからＳＲＡＭ５に送信すべきデータをＤＲＡＭ６に転送することができる。
【００３０】
ＣＰＵ２においても、ＳＲＡＭ５においても、データ受け入れ可能な状態になったときに、これらが受け入れるべきデータがＤＲＡＭ６に蓄えられていないかどうかをチェックする。ＣＰＵ２やＳＲＡＭ５は、受け入れるべきデータがあれば、ローカルリンクバス１６を使って受け入れる。
【００３１】
ローカルリンクバス１６は、ここでは、ＣＰＵ２、ＤＲＡＭ６、ＳＲＡＭ５の３つの内部デバイス間に設けられている。ローカルリンクバス１６を使えば、それぞれの間で独自のデータ転送が行える。ＤＲＡＭ６やＳＲＡＭ５をデュアルポート化すれば、ローカルリンクバス１６が別々に接続されている他の２つの内部デバイスに対し、２本のローカルリンクバス１６を同時に用いて同時にデータ転送を行うことも可能である。例えば、ＤＲＡＭ６が蓄積しているＣＰＵ２へ行くべきデータとＳＲＡＭ５に行くべきデータを同時に送出してデータ転送効率をさらに上げることも可能である。なお、ＣＰＵ２に対しては、不揮発性メモリであるＮＶＲＡＭ７に接続する独自のバス１７が開かれている。
【００３２】
上述したものは、インタフェース回路４において、データの行き先が唯一の内部デバイスに決定される場合（セレクタチャネル）について説明したが、マルチセレクションを実行すること（マルチプレクスチャネル）で複数の内部デバイスを行き先に指定することも可能である。この場合に、例えば、ＣＰＵ２がデータ受け入れ不可能な状態であるとき、上記と同様にＤＲＡＭ６がＣＰＵ２に代わってデータを受け入れるとすると、本来ＤＲＡＭ６に受け入れられるべきデータとが交互にＤＲＡＭ６に到着することになる。従って、ＤＲＡＭ６では、これらのデータを混同が生じないように記憶することが必要になる。例えば、ＤＲＡＭ６にもＣＰＵ２からビジー信号１１を送信して、ビジー信号１１が到着している間にＤＲＡＭ６に送られてきたデータはメモリ領域の複数のブロックに振り分けて記憶するなどの処理が必要になる。ただし、データの振り分けを行わなくてもデータの混同を生じないような措置をＤＲＡＭ６の側で採っておけば問題はなく上記実施の形態と同様の効果を生じる。
【００３３】
次に、内部デバイスから外部デバイスにデータを出力する場合について説明する。ＣＰＵ２で処理されてＣＰＵ２より出力されるデータの中には、ＳＲＡＭ５やＤＲＡＭ６に転送されるデータだけでなく、そのまま外部デバイスに出力したいデータも含まれている。このような場合に、ＣＰＵ２から外部デバイスに直接出力するデータとＤＲＡＭ６から外部デバイスに出力するデータをＣＰＵ２からインタフェース回路４に送信されるビジー信号１１等の処理信号によってマルチプレクサ１０を切り換えることで、一連のデータとして出力させる。例えば、先ずＣＰＵ２と外部デバイスとの間のチャネルを開くように、インタフェース回路４からの指示によってマルチプレクサ１０がチャネルの選択を実行する。そして、ＣＰＵ２のデータ出力に続けたいＤＲＡＭ６のデータの番になったときに、ＣＰＵ２からビジー信号１１をインタフェース回路４に送信してマルチプレクサ１０にチャネルの切り換えを実行させて、ＤＲＡＭ６のデータをＣＰＵ２のデータに続けて外部デバイスに出力させる。またＣＰＵ２のデータ出力の番になれば、ＤＲＡＭ６からＣＰＵ２にその情報が渡され、ＣＰＵ２がビジー信号１１の出力を停止することによってＣＰＵ２と外部デバイスとの間のチャネルをマルチプレクサ１０が開くことになる。このような操作を繰り返すことによって一連のデータをＣＰＵ２とＤＲＡＭ６という２つの内部デバイスから外部デバイスに対し出力することができる。
【００３４】
このように複数の内部デバイスが有するデータをつなぎ合わせた一連のデータを一つの外部デバイスに対して一気に出力したい場合には、マルチプレクサ１０によって交互に必要な内部デバイスを選択することでその目的を達成でき、これらのデータを一つの内部デバイスに集める工程が省ける分だけローカルリンクバス１６の負担を軽くすることができる。また、一つの内部デバイスに集める時間を短縮できるので、半導体集積回路のデータ処理レートを向上させることができる。
【００３５】
なお、上記実施の形態では、ＣＰＵ２からのみビジー信号１１をインタフェース回路４に出力したが、図３に示すようにＤＲＡＭ６等の他の内部デバイスからも出力させてよく、また複数の内部デバイスからであってもよく上記実施の形態と同様の効果を奏する。
【００３６】
実施の形態２．
図４は、この発明の実施の形態２によるＰＬＬ回路の構成を示すブロック図である。図４のＰＬＬ回路４０においては、周波数比較器４１は外部クロックＥＸＣＬＫと内部クロックＩＮＣＬＫの周波数を比較し、位相比較器４５は周波数比較器４１の比較と並行して外部クロックＥＸＣＬＫと内部クロックＩＮＣＬＫの位相比較を行う。
【００３７】
そして、第１の電流出力手段５０は、周波数比較器４１の比較結果に応じた電流を出力する。また、第２の電流出力手段５１は、位相比較器４５の比較結果に応じた電流を出力する。リングオシレータ４９は、第１および第２の電流出力手段５０，５１の出力電流の和に応じた周波数を持つ内部クロックＩＮＣＬＫを生成して出力する。
【００３８】
このＰＬＬ回路４０では、周波数のずれによる内部クロックＩＮＣＬＫの修正と、位相のずれによる内部クロックＩＮＣＬＫの修正との独立性を高めているので、外部クロックＥＸＣＬＫとの間の同期がはずれたときに、再び同期がとれるまでの時間を短縮することができる。
【００３９】
ＰＬＬ回路４０の第１の電流出力手段５０は、周波数比較器４１が出力する内部クロックＩＮＣＬＫと外部クロックＥＸＣＬＫとの周波数の比をカウントする比較結果計測回路４２と、比較結果計測回路４２の出力結果を符号化するエンコーダ４３と、エンコーダ４３が出力する符号から該符号に応じた電流値を持つ電流に変換する電流変換回路４４から構成されている。
【００４０】
ＰＬＬ回路４０の第２の電流出力手段５１は、位相比較器４５が出力する内部クロックＩＮＣＬＫと外部クロックＥＸＣＬＫとの位相の違いから現在の外部クロックＥＸＣＬＫの位相差に応じたシフト方向にシフトする比較結果計測回路４６と、比較結果計測回路４６の出力結果を符号化するエンコーダ４７と、エンコーダ４７が出力する符号から該符号に応じた電流値を持つ電流に変換する電流変換回路４８から構成されている。
【００４１】
図５は、ＰＬＬ回路における電流コントロールを例示するブロック図である。電流変換回路４４，４８は基準電流発生回路６０と分流発生回路６１とを共有する。基準電流発生回路６０は、リングオシレータ４９から出力される内部クロックＩＮＣＬＫに応じた電流を発生する。従って、外部クロックＥＸＣＬＫと内部クロックＩＮＣＬＫの周波数が一致しておりかつ変化していなければ、基準電流も変化せず、リングオシレータ４９も内部クロックＩＮＣＬＫの周波数も一定している。
【００４２】
分流発生回路６１は、基準電流発生回路６０から出力された電流を所定の比率でコース（Coarce)発生回路６２とファイン(Fine)発生回路６３およびサブカウンタ対応回路６４とに分けて供給する。ここでは、ファイン発生回路６３とサブカウンタ対応回路６４に与えられる電流は同じ大きさの電流であることを示しており、一つの電流経路で与えているというのではない。ただし、異なる比率で電流を与えてもよく、発明の効果を得ることができる点に変わりはない。
【００４３】
コース発生回路６２は電流変換回路４４に設けられ、エンコーダ４３が出力する符号に応じて、分流発生回路６１から与えられる電流をｎ倍あるいはｎ分の１倍にする。
ファイン発生回路６３は電流変換回路４８に設けられ、エンコーダ４７が出力する符号に応じて、分流発生回路６１から与えられる電流を増減する。ファイン発生回路６３は、位相差に応じて電流を増加しないといけない場合がある。よって分流発生回路６１から予め与えられる電流のうちのある一定の割合の電流しか流さず、増加する必要に応じて電流を増加させる。
サブカウンタ対応回路６４も電流変換回路４８に設けられ、分流発生回路６１から与えられる電流のうちのある一定の割合の電流を増減する。加算回路６５は、コース発生回路６２とファイン発生回路６３とサブカウンタ対応回路６４の出力電流を加算する。
リングオシレータ４９は、加算回路６５が出力する電流に応じた周波数を持つ内部クロックＩＮＣＬＫを出力する。付加機構１００は、第１のエフアールリングオシレータ６６、第２のエフアールリングオシレータ６７、第１のエフエフリングオシレータ６８、第２のエフエフリングオシレータ６９、および位相検出シフタ７０からなる。これらのいずれも加算回路６５が出力する電流に応じた周波数のクロックを出力する。但しリングオシレータ４９，６６〜６９が発振するクロックの周波数は同じである。
【００４４】
次に、図７および図８を用いて、周波数比較器４１が外部クロックＥＸＣＬＫと内部クロックＩＮＣＬＫとの周波数の差を比較する時の動作について説明する。図７は、外部クロックＥＸＣＬＫの周波数が内部クロックＩＮＣＬＫの周波数よりも低い場合について説明するためのタイミングチャートである。外部クロックＥＸＣＬＫの立ち上がりをトリガとして第１のエフアールリングオシレータ６６が、内部クロックＩＮＣＬＫの周波数と同じクロックＦＲＣＬＫとその反転クロックバーＦＲＣＬＫを出力する。
【００４５】
外部クロックＥＸＣＬＫがハイレベルにある時のクロックＦＲＣＬＫの立ち上がりおよびクロックバーＦＲＣＬＫの立ち上がり（但し外部クロックＥＸＣＬＫの立ち上がりに対応したものを除く。）をカウントする。図７においては、その数が合計３つである。同様にして、外部クロックＥＸＣＬＫの反転外部クロックバーＥＸＣＬＫの立ち上がりをトリガとして第１のエフエフリングオシレータ６８が、内部クロックＩＮＣＬＫの周波数と同じクロックＦＦＣＬＫとその反転クロックバーＦＦＣＬＫを出力する。
【００４６】
反転外部クロックＥＸＣＬＫがハイレベルにある時のクロックＦＦＣＬＫの立ち上がりおよびクロックバーＦＦＣＬＫの立ち上がり（但し反転外部クロックバーＥＸＣＬＫの立ち上がりに対応したものを除く。）をカウントする。図７においては、その数が合計３つである。
【００４７】
ここで、クロックＦＲＣＬＫ，バーＦＲＣＬＫ，ＦＦＣＬＫ，バーＦＦＣＬＫの立ち上がりの合計を２で割ってその値によってコース発生回路６２の制御を行う。図７の場合には、分流発生回路６１から出力される電流をコース発生回路６２によって３倍する。この場合、リングオシレータ４９の電流がほぼ３倍になり、内部クロックＩＮＣＬＫの周波数はほぼ１／３倍になる。そのため、周波数比較器４１では内部クロックＩＮＣＬＫと外部クロックＥＸＣＬＫとの周波数比を１と判断し、基準電流発生回路６０の出力は上昇したままで安定する。
【００４８】
次に、図８は、外部クロックＥＸＣＬＫの周波数が内部クロックＩＮＣＬＫの周波数よりも高い場合について説明するためのタイミングチャートである。外部クロックＥＸＣＬＫの立ち上がりをトリガとして第２のエフアールリングオシレータ６７が、内部クロックＩＮＣＬＫの周波数と同じクロックＦＲＣＬＫとその反転クロックバーＦＲＣＬＫを出力する。
【００４９】
クロックＦＲＣＬＫがハイレベルにある時の外部クロックＥＸＣＬＫの立ち上がりおよび反転クロックバーＦＲＣＬＫがハイレベルにあるときの反転外部クロックバーＥＸＣＬＫの立ち上がり（但し、それぞれ最初のものを除く。）をカウントする。図８においては、その数が合計２つである。
【００５０】
同様にして、外部クロックＥＸＣＬＫの反転外部クロックバーＥＸＣＬＫの立ち上がりをトリガとして第２のエフエフリングオシレータ６９が、それぞれ内部クロックＩＮＣＬＫの周波数と同じクロックＦＦＣＬＫとその反転クロックバーＦＦＣＬＫを出力する。
【００５１】
そして、クロックＦＦＣＬＫがハイレベルにある時の反転外部クロックバーＥＸＣＬＫの立ち上がりおよび反転クロックバーＦＦＣＬＫがハイレベルにあるときの反転外部クロックバーＥＸＣＬＫの立ち上がりをカウントする。図８においては、その数が合計２つである。
【００５２】
ここで、外部クロックＥＸＣＬＫ，バーＥＸＣＬＫの立ち上がりの合計を２で割ってその値によってコース発生回路６２の制御を行う。図８の場合には、分流発生回路６１から出力される電流をコース発生回路６２によって二分の一倍する。この場合、リングオシレータ４９の電流がほぼ二分の一倍になり、内部クロックＩＮＣＬＫの周波数はほぼ２倍になる。そのため、周波数比較器４１では内部クロックＩＮＣＬＫと外部クロックＥＸＣＬＫとの周波数比を１と判断し、基準電流発生回路６０の出力は降下したままで安定する。
【００５３】
以上のように、周波数比較器４１は、外部クロックＥＸＣＬＫと内部クロックＩＮＣＬＫの周波数に対し、大きい方を小さい方で除した値を整数として求める。よって第１の電流出力手段５０の動作により、２つの周波数の比は１／２〜２の間に収まる。
【００５４】
比較結果計測回路４６には、図６に示すように、複数の双方向シフトレジスタをリング状に接続して構成された双方向シフトリング４６ａとサブカウンタ４６ｂとが備えられている。双方向シフトリング４６ａは、位相検出シフタ７０が出力するクロックに応じて次のシフトレジスタにデータをシフトする。よって内部クロックＩＮＣＬＫの周波数が高くなれば、シフト速度が上昇し、逆に周波数が低くなればシフト速度が低下する。このように、双方向比較結果計測回路４６は、シフト速度が変化することで、内部クロックＩＮＣＬＫの周波数が高くなっても分解能を一定にでき、高い精度を維持することができる。なお、双方向シフトリング４６ａの精度は、それを構成するステージ数にも左右される。
【００５５】
サブカウンタ４６ｂは、双方向シフトリング４６ａのアップ側にある場合には、カウント数を上昇させ、ダウン側にある場合には、カウント数を下げる。そのカウント数は、サブカウンタ対応回路６４に与えられ、サブカウンタ対応回路６４は、そのカウント数に応じて加算回路６５に与える電流を増減する。ここで、ファイン発生回路６３に与えられる電流はコース発生回路６２の動作に依拠して大きく変動し、かつファイン発生回路６３が双方向シフトリング４６ａの一ステージに対応して増減する電流は、サブカウンタ対応回路６４がサブカウンタ４６ｂの一カウントに対応して増減させる電流に比べて大きく設定されている。このように設定することによって、リングオシレータ４９に与える電流の調整をさらに細かくすることが可能となる。
【００５６】
なお、ここでは、位相比較器４５は、位相差のみを検出する構成を有する場合について説明したが、位相比較器として従来のものを用いることもできる。この場合には同時に周波数差も検出するが、周波数比較器４１を含むループにより周波数差は１／２〜２倍の間に設定されるので、位相比較器での検出は位相差が主となる。
【００５７】
以上のように構成されたＰＬＬ回路４０は、位相比較器４５に変えて従来の周波数位相比較器３０を用いたとしても、周波数差と位相差が大きく開いていても、理想的な場合、外部クロックＥＸＣＬＫと内部クロックＩＮＣＬＫの長周期側のほぼ２クロック分で同期させることが可能となる。
【００５８】
なお、上記実施の形態では、分流発生回路６１を設けて電流を分流し、コース発生回路６２、ファイン発生回路６３およびサブカウンタ対応回路６４で分流した電流をそれぞれに処理して加算回路６５で足し合わせたが、他の構成であってもよく、例えば、サブカウンタ対応回路６４とファイン発生回路６３とコース発生回路６２とをこの順に直列に接続し、基準電流発生回路６０から出力された電流を直列的に増減してリングオシレータに与えてもよく上記実施の形態と同様の効果を奏する。
【００５９】
実施の形態３．
次に、この発明の実施の形態３によるＤＲＡＭセンスアンプについて説明する。図９はこの発明の実施の形態３によるＤＲＡＭセンスアンプの構成を示す回路図である。図９に示すように、センスアンプ１０１の−側にビット線対１０２，１０３が、他側にビット線対１０４，１０５が、それぞれ設けられている。ビット線１０２，１０３は、センスアンプ１０１の左側に接続されている。ビット線対１０２，１０３に読み出される、あるいは、書き込まれる信号には、それぞれ符号ＢＬ０，バーＢＬ０が与えられている。ワード線１０６，１０７が、それぞれビット線対１０２，１０３およびビット線対１０４，１０５と直交するように設けられている。ワード線１０６，１０７を伝達する信号には、それぞれ符号ＷＬ０，ＷＬ１が与えられている。
【００６０】
ワード線１０６，１０７の信号ＷＬ０，ＷＬ１がハイレベル（以下、Ｈと記す。）であれば、例えば、メモリセル１０８とビット線１０２が接続され、また、メモリセル１０９とビット線１０５が接続され、ビット線対１０２，１０３や１０４，１０５は、メモリセル１０８，１０９のデータをセンスアンプ１０１に伝えることができる。
【００６１】
センスアンプ１０１には、ビット線１０２，１０４の延長線上にビット線１１０が、ビット線１０３，１０５の延長線上にビット線１１１が設けられている。ビット線１１０，１１１の信号には、それぞれ符号ＢＬ１，バーＢＬ１が与えられる。ＮＭＯＳトランジスタ１１２は、ゲートを信号線１１５に接続するとともに、ビット線対１１０，１１１に２つの電流電極をそれぞれ接続している。トランジスタ１１３，１１４のゲートにも信号線１１５が接続されている。ＮＭＯＳトランジスタ１１３はその２つの電流電極をそれぞれ電源ライン１１６とビット線１１０に接続している。また、ＮＭＯＳトランジスタ１１４は、２つの電流電極をそれぞれ電源ライン１１６とビット線１１１に接続している。信号線１５に与えられるイコライズ信号ＥＱをＨにすると、トランジスタ１１２〜１１４がオンして、ビット線対１１０，１１１に電源ライン１１６から中間電圧（電源電圧がＶｃｃの場合にはＶｃｃ／２を採る）が供給される。
【００６２】
ＮＭＯＳトランジスタ１１７，１２１は、ビット線１０２，１１０の間に直列に接続されたアイソレーショントランジスタで、ビット線１０２，１１０の接続と非接続を実行する。ＮＭＯＳトランジスタ１１８，１２２は、ビット線１０３，１１１の間に直列に接続されたアイソレーショントランジスタで、ビット線１０３，１１１の接続と非接続を実行する。
【００６３】
ＮＭＯＳトランジスタ１１９，１２３は、ビット線１０４，１１０の間に直列に接続されたアイソレーショントランジスタで、ビット線１０４，１１０の接続と非接続を実行する。ＮＭＯＳトランジスタ１２０，１２４は、ビット線１０５，１１１の間に直列に接続されたアイソレーショントランジスタで、ビット線１０５，１１１の接続と非接続を実行する。
【００６４】
トランジスタ１１７，１１８のゲートは、共に信号線１２６に接続されており、信号線１２６を通じて供給される信号ＢＳ１がＨのとき導通状態となる。トランジスタ１２１，１２２のゲートは、共に信号線１２５に接続されており、信号線１２５を通じて供給される信号ＢＳ０がＨのとき導通状態となる。トランジスタ１１９，１２０のゲートは、共に信号線１２７に接続されており、信号線１２７を通じて供給される信号ＢＳ２がＨのとき導通状態となる。トランジスタ１２３，１２４のゲートは、共に信号線１２８に接続されており、信号線１２８を通じて供給される信号ＢＳ３がＨのとき導通状態となる。
【００６５】
電源ライン１３０は、ＰＭＯＳトランジスタ１３１，１３２を介してそれぞれビット線１１０，１１１に接続される。電源ライン１３０の電圧は符号ＳＰで示される。ＰＭＯＳトランジスタ１３１，１３２の閾値電圧はＶｃｃ／２よりも低く設定され、電源ライン１３０とビット線１１０との間に接続されたトランジスタ１３１のゲートはビット線１１１に接続され、電源ライン１３０とビット線１１１との間に接続されたトランジスタ１３２のゲートはビット線１１０に接続されている。なお、図示省略しているが、電源ライン１３０には、電源電圧Ｖｃｃを供給する電源との間を接続状態あるいは非接続状態とするためのトランジスタなどのスイッチ手段が設けられている。
【００６６】
電源ライン１３３は、トランジスタ１３４を介してトランジスタ１１７，１２１の接続点は接続される。また、トランジスタ１３５を介してトランジスタ１１８，１２２の接続点に接続される。電源ライン１３３の電圧は、符号ＳＮ１で示される。ＮＭＯＳトランジスタ１３４，１３５は、中間電圧Ｖｃｃ／２よりも低い閾値を有している。電源ライン１３３とトランジスタ１１７，１２１との間に接続されたトランジスタ１３４のゲートはビット線１０３に接続され、電源ライン１３３とトランジスタ１１８，１２２との間に接続されたトランジスタ１３５のゲートはビット線１０２に接続されている。なお、図示省略しているが、電源ライン１３３には、電源電圧ＧＮＤを供給する電源との間を接続状態あるいは非接続状態とするためのトランジスタなどのスイッチ手段が設けられている。
【００６７】
電源ライン１３６は、トランジスタ１３７を介してトランジスタ１１９，１２３の接続点に接続される。また、トランジスタ１３８を介してトランジスタ１２０，１２４の接続点に接続される。電源ライン１３６の電圧は、符号ＳＮ２で示される。ＮＭＯＳトランジスタ１３７，１３８は閾値電圧が中間電圧Ｖｃｃ／２より大きく設定することができる。電源ライン１３６とトランジスタ１１９，１２３との間に接続されたトランジスタ１３７のゲートはビット線１０５に接続され、電源ライン１３６とビット線１１１との間に接続されたトランジスタ１３８のゲートはビット線１０４に接続されている。なお、図示省略しているが、電源ライン１３６には、電源電圧ＧＮＤを供給する電源との間を接続状態あるいは非接続状態とするためのトランジスタなどのスイッチ手段が設けられている。
【００６８】
次に、このセンスアンプ１０１の動作について図１０に示すタイミングチャートを用いて説明する。
時刻ｔ１において、信号ＷＬ０，ＷＬ１はローレベル（以下「Ｌ」と記す。）であり、メモリセル１０８，１０９はビット線１０２，１０５とは接続されていない。この時、信号ＢＳ０〜ＢＳ３はＨであり、ビット線１０２，１０４，１１０が互いに、そしてビット線１０３，１０５，１１１が互いに、それぞれ接続されている。またこの時、イコライズ信号ＥＱがＨであるため、トランジスタ１１２〜１１４が導通しており、電源ライン１１６から電荷の供給を受けてビット線１０２〜１０５，１１０，１１１が全て中間電圧に充電されている。そしてこの時、電源ライン１３０，１３３，１３６はいずれも電源から切り放されているので、これらのラインの電圧ＳＰ，ＳＮ１，ＳＮ２は、全て中間電圧となっている。
【００６９】
時刻ｔ２において、イコライズ信号ＥＱがＬになり、トランジスタ１１２〜１１４がオフしてビット線１１０，１１１と電源ライン１１６とは互いに切り放される。時刻ｔ２においては信号ＢＳ０，ＢＳ２もＬとなり、トランジスタ１１９〜１２２がオフするのでビット線１０２，１０４，１１０が、またビット線１０３，１０５，１１１が、それぞれ互いに切り放される。従って時刻ｔ２における動作で、ビット線１１０，１１１はそれぞれ別個にフローティングとなる。
【００７０】
また、時刻ｔ２の直後、電源ライン１３０が電源に接続され、電圧ＳＰがＶｃｃに向けて上昇し始める。ビット線１１０，１１１には電荷が供給されないので、やがて時刻ｔ３において、電圧ＳＰとビット線１１０，１１１の間の電位差がトランジスタ１３１、１３２の閾値電圧を超える。すると、トランジスタ１３１，１３２がオンして、信号ＢＬ１，バーＢＬ１は電圧ＳＰに追随して電源電圧Ｖｃｃに向け上昇を始める。
【００７１】
時刻ｔ４において、信号ＷＬ０がＨになるとメモリセル１０８がビット線１０２に接続され、ビット線１０２と１０３の間に電位差が生じる。この電位差は、電源電圧Ｖｃｃと接地電圧ＧＮＤと比較するとかなり小さく、ここではこれを初期振幅という。ビット線１０２，１０３はビット線１１０，１１１から切り放されているため、その初期振幅を保持する。
【００７２】
時刻ｔ５において、ビット線対１１０，１１１の電圧は、電源電圧Ｖｃｃからトランジスタ１３１，１３２の閾値電圧だけ低い電圧に達して安定している。このとき、電源ライン１３３を電源ＧＮＤに接続して徐々に電圧を低下させる。
【００７３】
時刻ｔ６になると、ビット線１０２，１０３と電源ライン１３３との間の電位差がトランジスタ１３４，１３５の閾値電圧に達しトランジスタ１３４，１３５がオンしてビット線１１０，１１１の電圧が降下し始める。しかし、初期振幅によってトランジスタ１３５のオン状態がトランジスタ１３４のそれよりも強いため、トランジスタ１３５の方に流れる電流がトランジスタ１３４に流れる電流に比べて多くなる。よってビット線１１１の方がビット線１１０よりも早くて以下する。
【００７４】
時刻ｔ７において、ビット線１１１と電源ライン１３０の間の電圧がトランジスタ１３１の閾値電圧に達するとトランジスタ１３１がオンして、ビット線１１０は電源ライン１３０から電荷の供給を受けて電源電圧Ｖｃｃに向けて上昇を始める。この時点では、ビット線１１０の電圧の降下はトランジスタ１３４によってのみ行われる。
【００７５】
時刻ｔ８において、ビット線１１０と１１１の間の電位差が十分に大きくなると、信号ＢＳ０をＨにしてビット線対１０２、１０３とビット線対１１０，１１１の接続を行う。トランジスタ１２１，１２２がオンすることで、トランジスタ１３４，１３５はラッチとして働き、ビット線対１０２，１０３とビット線対１１０，１１１の振幅を電源電圧ＶｃｃとＧＮＤの間でフルスイングさせることができる。
【００７６】
以上説明したように、トランジスタ１３４，１３５が増幅手段の一部として用いられると同時にラッチとしても用いられるので、センスアンプ１の構成が簡略化されている。
【００７７】
なお、上記実施の形態では、センスアンプ１０１と左側のビット線対１０２，１０３との関係について説明したが、センスアンプ１０１とビット線対１０２〜１０５の関係は左右対称であるため、センスアンプ１と右側のビット線対１０４、１０５についても同様のことがいえる。
【００７８】
実施の形態４．
次に、この発明の実施の形態４による半導体集積回路を図について説明する。図１１は、この発明の実施の形態４によるＤＲＡＭの構成の一例を示す回路図である。図１１において、図９と同一符号のものは、図９の同一符号の部分に相当する部分であり、中間電圧発生回路１４０が、通常、電源ライン１１６に電源電圧Ｖｃｃのほぼ二分の一に当たる中間電圧ＶＢＬを供給する回路である。
【００７９】
負電圧発生回路１４２は、テストを行うためにメモリセルに一括してＬを書き込むために設けられている。負電圧発生回路１４２は、テストモード回路１４１からの指令に応じたスイッチ手段１４３によって、中間電圧発生回路１４０に替わって電源ライン１１６に接続される。
【００８０】
負電圧発生回路１４２は、イコライズ信号ＥＱおよび信号ＢＳ０〜ＢＳ３のローレベルに比べてさらにＮＭＯＳトランジスタの閾値分だけ低い負電圧を与える。そうすると、トランジスタ１１３，１１４およびトランジスタ１１７〜１２４が次々にオンし、ビット線１０３〜１０５が負電圧になる。このときに、ワード線１０６，１０７等にＬを与えてメモリセルのゲートトランジスタをオフ状態にしておいても、メモリセルにデータとしてＬを書き込むことができる。例えば、図１２に示す１トランジスタ・１キャパシタ型のメモリセルにおいて、ビット線Ｂとワード線Ｗの電位差によってトランジスタＱがオンするため、キャパシタＣにデータの書き込みが行える。
【００８１】
なお、上記の書き込みが行われているときは、電源ライン１３０，１３３，１３６はフローティングの状態にされている。
【００８２】
また、図１３は、この発明の実施の形態４によるＤＲＡＭの構成の第２の態様を示す回路図である。図１３において、図９と同一符号のものは、図９の同一符号の部分に相当する部分である。高電位発生回路１４５は、スイッチ手段１４７によって電源ライン１４８に接続され、電源ライン１４８をプリチャージ電位よりも高い高電位にする回路である。低電位発生回路１４６は、スイッチ手段１４７によって電源ライン１４８に接続され、プリチャージ電位よりも低い低電位にする回路である。ここで、プリチャージ電位とは、プリチャージされたときのビット線１１０，１１１の電位をいう。また、高電位とは、プリチャージ電位よりもＮＭＯＳトランジスタの閾値だけ高い電位をいい、低電位とは、プリチャージ電位よりもＮＭＯＳトランジスタの閾値だけ低い電位をいう。
テストモード回路１４１は、テストモード時に、スイッチ手段１４７を制御して高電位発生回路１４５あるいは低電位発生回路１４６を電源ライン１４８に接続する。テストモード時以外の時には、高電位発生回路１４５および低電位発生回路１４６のいずれも電源ライン１４８には接続されない。電源ライン１４８とビット線１１０とにそれぞれ一方および他方の電流電極を接続し、ゲートを信号線１４９に接続したＮＭＯＳトランジスタ１５０が設けられている。
【００８３】
信号線１４９は、テストモード時にハイレベル電位になっており、電源ライン１４８が高電位あるいは低電位になると、ビット線１１０は高電位あるいは低電位にチャージされる。この後、対象となるワード線に対して、このデータを書き込めば、一括してメモリセルにデータを書き込むことができる。なお、テストモード以外のときには信号線１４９には接地電圧ＧＮＤが与えられる。
【００８４】
また、図１４は、この発明の実施の形態４によるＤＲＡＭの構成の第３の態様を示す回路図である。図１４において、図１３と同一符号のものは、図１３の同一符号の部分に相当する部分である。第３の態様のＤＲＡＭが、第２の態様のＤＲＡＭと異なる点は、電源ライン１４８に加えて電源ライン１５２を追加し、高電位発生回路１４５あるいは低電位発生回路１４６と接続されるビット線の行を偶数列と奇数列に分けた点である。電源ライン１４８はトランジスタ１５０を介して奇数列のビット線に接続され、電源ライン１５２はトランジスタ１５３を介して偶数列のビット線に接続される。また、スイッチ手段１５１が電源ライン１４８，１５２の選択を行うように構成されている。
【図面の簡単な説明】
【００８５】
【図１】実施の形態１による半導体集積回路の構成の一例を示すブロック図である。
【図２】図１に示したマルチプレクサとインタフェース回路の関係を示すブロック図である。
【図３】実施の形態１による半導体集積回路の構成の他の態様を示すブロック図である。
【図４】実施の形態２による半導体集積回路の構成の一例を示すブロック図である。
【図５】図４の２つの電流変換回路を説明するためのブロック図である。
【図６】図４の比較結果計測回路の構成を示すブロック図である。
【図７】周波数比較器の動作を説明するためのタイミングチャートである。
【図８】周波数比較器の動作を説明するためのタイミングチャートである。
【図９】実施の形態３による半導体集積回路の構成を示す回路図である。
【図１０】図９に示す回路の動作を説明するためのタイミングチャートである。
【図１１】実施の形態４による半導体集積回路の構成を示す回路図である。
【図１２】実施の形態４のメモリセルの構成の一例を示す回路図である。
【図１３】実施の形態４による半導体集積回路の構成の他の態様を示す回路図である。
【図１４】実施の形態４による半導体集積回路の構成の他の態様を示す回路図である。
【図１５】半導体集積回路の一般的な構成を示すブロック図である。
【図１６】半導体集積回路のエクスパンドバージョンの構成を示すブロック図である。
【図１７】従来のＰＬＬ回路の構成を示すブロック図である。
【符号の説明】
【００８６】
１  チップ、２  ＣＰＵ、３  位相同期ループ回路、４  インタフェース回路、５  ＳＲＡＭ、６  ＤＲＡＭ、７  ＮＶＲＡＭ、１０  マルチプレクサ、１６  ローカルリンクバス、４１  周波数比較器、４２，４５  比較結果計測回路、４３，４７  エンコーダ、４４，４８  電流変換回路、４５  位相比較器、４９  リングオシレータ、４６ａ  双方向シフトリング、１０１  センスアンプ、１０２〜１０５  ビット線、１０６，１０７  ワード線、１０８，１０９  メモリセル、１４０  中間電圧発生回路、１４１  テストモード回路、１４２  負電圧発生回路、１４５  高電位発生回路、１４６  低電位発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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