(57)【要約】      （修正有）【課題】フローティングゲート間隔を狭めることにより，フローティングゲート幅を拡大し，書き込み効率の向上が可能な半導体素子の製造方法を提供する。【解決手段】基板全面に形成されたポリシリコン上にレジストを塗布し，隣接するフローティングゲート間隔を決めるレジストパターンとして複数の開口部１０３を形成する工程と，レジストパターンの開口部を例えば熱フロー変形を用いて均一に収縮させ，開口部１０４を形成する工程と，収縮した開口部１０４のポリシリコンをエッチングし，開口部１０４の両側にフローティングゲートを形成する工程とを含む製造方法により，フローティングゲート間隔を露光機の解像度の限界を超えた長さに縮小でき，フローティングゲート幅を拡大することができる。【選択図】  図１
2004342894.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートを有するメモリセルが形成される半導体素子の製造方法において；
基板全面に形成された導電膜上に，複数の開口部を有するレジストパターンを形成する工程と，
前記レジストパターンの前記開口部を収縮させる工程と，
収縮した前記開口部の前記導電膜をエッチングし，前記開口部の両側に前記フローティングゲートを形成する工程と，
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記レジストパターンの開口部は，レジストパターンをベークして熱フロー変形を起こすことにより，収縮させることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
フローティングゲート上部にコントロールゲートが形成されるメモリセル構造を有する半導体素子の製造方法において；
基板全面に形成された前記フローティングゲートとなる導電膜上に，複数の開口部を有するレジストパターンを形成する工程と，
前記レジストパターンをベークして熱フロー変形を起こし，前記開口部を収縮させる工程と，
収縮した前記開口部の前記導電膜をエッチングし，前記フローティングゲートのゲート幅方向の端面を形成する工程と，
前記フローティングゲートの端面が形成された前記導電膜上部に，絶縁膜を介して，前記フローティングゲートのゲート幅方向に延在するコントロールゲートを形成する工程と，
前記コントロールゲートをマスクとして前記導電膜を選択的にエッチングし，前記コントロールゲートの下部に前記フローティングゲートを形成する工程と，
を含むことを特徴とする半導体素子の製造方法。
【請求項４】
前記レジストパターンの開口部の長手方向は，前記コントロールゲートと直交する方向に形成されており，前記長手方向の長さは２つの前記コントロールゲートと直交する長さ以下であることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記レジストパターンの開口部の短手方向の長さは，露光機の解像度限界の長さであることを特徴とする請求項３または４に記載の半導体素子の製造方法。
【請求項６】
前記レジストパターンのベーク温度は，約１３５℃であることを特徴とする請求項３，４または５のいずれかに記載の半導体素子の製造方法。
【請求項７】
フローティングゲート上部にコントロールゲートが形成されるメモリセル構造を有する半導体素子の製造方法において；
基板全面に形成された前記フローティングゲートとなる導電膜上に，複数箇所に一群の開口部を有するレジストパターンを形成する工程と，
前記レジストパターンをベークして熱フロー変形を起こし，前記一群の開口部を連結させる工程と，
連結した前記一群の開口部の前記導電膜をエッチングし，連結した箇所に前記フローティングゲートのゲート幅方向の端面を形成する工程と，
前記フローティングゲートの端面が形成された前記導電膜上部に，絶縁膜を介して，前記フローティングゲートのゲート幅方向に延在するコントロールゲートを形成する工程と，
前記コントロールゲートをマスクとして前記導電膜を選択的にエッチングし，前記コントロールゲートの下部に前記フローティングゲートを形成する工程と，
を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記レジストパターンの前記一群の開口部は，前記コントロールゲートと直交する方向に並んで形成されており，各々の間隔は前記コントロールゲート長の半分程度の長さであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記一群の開口部の前記コントロールゲート方向の長さは，露光機の解像度限界の長さであることを特徴とする請求項７または８に記載の半導体素子の製造方法。
【請求項１０】
前記レジストパターンのベーク温度は，約１３５℃であることを特徴とする請求項７，８または９のいずれかに記載の半導体素子の製造方法。
【請求項１１】
フローティングゲート上部にコントロールゲートが形成されるメモリセル構造を有する半導体素子の製造方法において；
基板全面に形成された前記フローティングゲートとなる導電膜上に，複数の開口部列を有するレジストパターンを形成する工程と，
前記レジストパターンをベークして熱フロー変形を起こし，前記開口部列を連結させる工程と，
連結した前記開口部列の前記導電膜をエッチングし，前記フローティングゲートのゲート幅方向の端面を形成する工程と，
前記フローティングゲートの端面が形成された前記導電膜上部に，絶縁膜を介して，前記フローティングゲートのゲート幅方向に延在するコントロールゲートを形成する工程と，
前記コントロールゲートをマスクとして前記導電膜を選択的にエッチングし，前記コントロールゲートの下部に前記フローティングゲートを形成する工程と，
を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記レジストパターンの前記開口部列は，前記コントロールゲートと直交する方向に並んで形成されており，各々の間隔は前記コントロールゲート長の半分程度の長さであることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記開口部列の前記コントロールゲート方向の長さは，露光機の解像度限界の長さであることを特徴とする請求項１１または１２に記載の半導体素子の製造方法。
【請求項１４】
前記レジストパターンのベーク温度は，約１３５℃であることを特徴とする請求項１１，１２または１３のいずれかに記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体素子，特にメモリ（記憶素子）の製造工程で用いられるフォトリソグラフィに好適なレジストパターン形成方法に関するものである。
【０００２】
【従来の技術】
半導体素子の製造，特にメモリにおいては，高密度化を図るため，そのメモリセルを格子状の繰り返しパターンを用いて作製されている。例えば，ＥＥＰＲＯＭ（電気的書き込み可能なメモリ）の製造工程における，フローティングゲート及びコントロールゲート形成工程と用いられるレジストパターンの概略について図９〜１１を用いて説明する。
【０００３】
まず，素子分離酸化膜２１０が形成された基板２０１上にゲート酸化膜２１１，ポリシリコン（図示せず）を基板全面に生成する。次に，ポリシリコン上に，フローティングゲートの一方向の端面を形成するため，図９に示されるように，メモリセル部全体に，レジストが除去された抜き部分２０３及びレジストの残っている残し部分２０４からなるストライプ状のレジストパターンをフォトリソグラフィにより転写する。この場合のレジストは，ポジタイプのレジストを使用した例である。
【０００４】
メモリセル部全体に形成されたストライプ状のレジストパターンをマスクに，ポリシリコンのエッチングを行う。こうしてエッチングされずに残ったポリシリコンの幅は，フローティングゲートの長手方向であるコントロールゲート方向の幅を決定する。その後，全面に絶縁膜２１３，コントロールゲート２２１となる電極金属（図示せず）を順次形成した後，図１０に示すレジストパターンをフォトリソグラフィにより転写する。レジスト残し部分２０６をマスクにして電極金属をエッチングして，コントロールゲート２２１を形成する。
【０００５】
さらに，コントロールゲート２２１下部にフローティングゲート２２０を形成するため，コントロールゲート２２１をマスクとしてポリシリコンをエッチングして，フローティングゲート２２０を形成する。その後，ソース２２３，ドレイン２２４領域の形成，メタル配線等を行いセルが完成する。メモリセル製作後の概略平面図を図１１（ａ）に，図１１（ａ）のＣＣ部の断面を図１１（ｂ）に示す。
【０００６】
ここで，書き込み動作について，図１１（ｂ）を参照して説明する。コントロールゲート２２１に印加する電圧をＶｐｐ，フローティングゲート２２０とアクティブ層２０２間の容量をＣｕ，フローティングゲート２２０とコントロールゲート２２１間の容量をＣｄ，フローティングゲート２２０中の電荷をＱｆとすると，フローティングゲート２２０の電圧Ｖｆｇは，Ｖｆｇ＝（Ｖｐｐ）／（１＋Ｃｄ／Ｃｕ）＋（Ｑｆ）／（Ｃｄ＋Ｃｕ）で表すことができる。書き込み前は第１項に比して第２項が無視でき，Ｃｄに比してＣｕは大きくとってあるため，Ｖｆｇはチャネル形成するに十分な電圧となり，全てのメモリセルトランジスタはオン状態となる。
【０００７】
ここでプログラムを行うメモリセルのドレイン２２４，ソース２２３間に所定の電圧を加えるとチャネルに大電流が流れ，ドレイン近傍で高エネルギーをもったチャネル電子がゲート酸化膜の障壁をのり越えて，フローティングゲート中に注入され，書き込みが行われる。Ｖｆｇの式からもわかるようにＣｕ／Ｃｄの比はできるだけ大きいほうが書き込み効率は向上する。このために，フローティングゲートとコントロールゲートの対向面積を大きく取ることが書き込み効率の向上につながる。
【０００８】
図１１（ａ）においてフローティングゲート２２０はゲート寸法２３２とフローティングゲート幅２３３で決定される。ゲート寸法２３２は，デバイス設計時のスピード等で決定されるので，変更することができないが，フローティングゲート幅２３３は，先にも述べたように，全面にポリシリコンを形成した後に形成されるポリシリコンをエッチングするためのレジストパターンにより決定されるので，拡大することが可能と考えられる。
【０００９】
しかし，隣接するフローティングゲート２２０の間隔は，既にリソグラフィーの解像力に依存する微細な寸法となっており，更に狭めることはできない。そのため，フローティングゲート幅２３３を拡大するのは難しく，フローティングゲート２２０とコントロールゲート２２１との対向面積を大きくすることができなかった。
【００１０】
ここで，熱フロー処理を用いてレジストの変形を起こし，露光機の解像限界以下のレジストパターンを形成したり，その変形を制御したりする技術が，下記特許文献に開示されている。この熱フロー処理を用いてフローティングゲート間隔を狭めることが可能である。従来技術の通り，全面にポリシリコンを形成してメモリセル部全体にわたってストライプ状にレジストパターンを転写した後，熱フロー処理を行い，熱だれを生じさせ，抜き部分の寸法を縮小するものである。つまり露光機の解像限界の問題を克服して，フローティングゲート幅２３３を広くすることができる。
【００１１】
【特許文献１】
特開平１１−１１９４４３
【特許文献２】
特開２０００−５６４７６
【特許文献３】
特開２００２−６４７２
【非特許文献１】
培風館発行  ＣＭＯＳ超ＬＳＩの設計から  菅野卓雄監修，飯塚哲哉編
【００１２】
【発明が解決しようとする課題】
ところが，上記に示した熱フロー処理を用いて露光機の解像限界を超えた微細なレジストパターンを形成する方法では，メモリセル部全体の広範囲に形成されたストライプ状のレジストパターンにおいては，レジストの熱だれ量が不充分で均一でないために，図１２に示すように，中心部のセル２４１と端部のセル２４２とでレジスト熱だれ量が異なり，レジストパターンの短辺部２４３ではラインが後退するなど，フローティングゲート形成に適用できるものではなかった。
【００１３】
本発明は，従来の半導体素子の製造方法が有する上記問題点に鑑みてなされたものであり，本発明の目的は，半導体記憶素子のフローティングゲートのゲート幅寸法を大きくし，コントロールゲートとの対向面積を大きくし，書き込み効率の向上することが可能な，新規かつ改良された半導体素子の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するため，本発明によれば，フローティングゲートを有するメモリセルが形成された半導体素子の製造方法において，基板全面に形成された導電膜上にレジストを塗布し，隣接するフローティングゲート間隔を決めるレジストパターンとして複数の開口部を形成する工程と，レジストパターンの開口部を例えば熱フロー変形を用いて収縮させる工程と，収縮した開口部の導電膜をエッチングし，開口部の両側にフローティングゲートを形成する工程と，を含むことを特徴とする半導体素子の製造方法が提供される。
【００１５】
レジスト現像後の開口部が，露光機の限界の抜き幅であっても，熱フローにより抜き幅をさらに縮小することにより，つまりフローティングゲート間隔を縮小し，フローティングゲート幅を大きくできる。それにより，コントロールゲートとフローティングゲートの対向面積も大きくすることができ，メモリの書き込み効率を向上させることができる。
【００１６】
また，従来のフローティングゲート形成用のレジストパターンでは，メモリセル部全体にストライプ状の大きなパターンを形成していたため，熱フロー処理を行っても開口幅の収縮効果が各セルに対して均一でないため，素子製造に適用できなかったが，本発明では，均一な熱だれを起こす開口部を形成したため，熱フロー処理時にそれぞれの開口部で熱だれが均等に起こり，各々の開口部にて，均一なパターン変形を起こすことができる。
【００１７】
熱フローが起きるベーク温度は，通常使われているレジスト溶媒及び水分の除去を目的とした温度よりも高い温度であり，ベーク温度によりレジストの変形量は異なるが，フローティングゲート形成に適用するために約１３５℃で行うことが好ましい。
【００１８】
また，レジストの開口部を収縮させる代わりに，熱フロー処理により連結する複数の開口部を連結する方法を用いても良い。熱フロー処理は，開口部を収縮させるだけでなく，複数の開口部間に形成された細線状のラインパターンを流動させて分離し，開口部間を微細な幅で連結することができる。こうして連結部では露光機の限界よりも小さい開口幅を得ることができるので，フローティングゲート間隔を縮小し，フローティングゲート幅を拡大することができる。
【００１９】
【発明の実施の形態】
以下に添付図面を参照しながら，本実施形態にかかる半導体素子の製造方法について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２０】
（第１の実施の形態）
本実施の形態をメモリセル部が，１つのメモリセルの繰り返しパターンによって構成されるＥＥＰＲＯＭを例に挙げて，図１〜図３を参照しながら説明する。基板１０１上に素子分離を行い，素子分離酸化膜１０を形成する。この素子分離酸化膜１０のパターンは，パターンの長辺方向に隣接するメモリセル２つ分の分離パターンとなっている。次に，ゲート酸化膜１１，フローティングゲートとなる導電膜としてポリシリコン１２を全面に生成する。
【００２１】
その後，例えば，微細加工に適したＫｒＦ用ポジレジストをポリシリコン１２上に塗布する。フローティングゲート形成の第１段階として，フローティングゲートの長手方向の端面を形成するために，所望のマスクパターンを用い，ＫｒＦエキシマレーザ露光装置において露光を行い，アルカリ水溶液で現像して，図１（ａ）に示すように，例えば素子分離酸化膜１０のパターンの中心に，開口幅が露光機の解像限界である開口部１０３を有するレジストパターンを形成する。ここで，開口部は，露光及び現像によりレジストが溶け出して下地が露出する部分のことである。
【００２２】
その後，ホットプレートによるポストベークを行う。このポストベーク温度は，従来使われているレジスト溶媒及び水分の除去を目的とした温度（約９０℃）よりも高い温度で行い，レジストパターンに熱フロー（加熱によるレジストの流動性，熱だれ）を起こさせる温度によるものである。レジストは適度な加熱により熱フローを生じるため，高温ポストベーク処理によって，面積が広くレジストが残っている部分が拡大するため，開口部分は収縮する。
【００２３】
この熱フローを用いることにより，開口部幅は露光機の解像限界以下の幅に形成することができる。このような性質を持つレジストとしては，例えば東京応化製のＴＤＵＲ−ＰＯ１５があげられる。また，ポストベーク温度は熱フローによる変形量や変形形状を決定するファクタであるが，本実施の形態における熱フローを生じさせるための温度としては，１３５℃付近で行うのが好適である。
【００２４】
この高温ポストベーク処理により，現像後のレジスト開口部１０３が収縮変形して，図１（ｂ）に示すような，開口部１０４となる。尚，現像後の開口部１０３の短手方向の寸法は，熱フローによる収縮により，開口部１０４がつぶれて連結してしまうことのない寸法にしておく必要がある。
【００２５】
従来のポリシリコンエッチング用のレジストパターンでは，メモリセル部１００全体にわたって，レジストを抜いた部分と残した部分をストライプ状に形成した大きなパターン（ライン及びスペースパターン）を形成していたため，熱フロー処理した場合，メモリセル部の中間付近と端部付近で熱だれ量が異なり，各メモリセルにおけるパターンが均一にならないため，パターンの微細化に適用できなかったが，本実施の形態においては，長手方向が２つのメモリセルにわたる程度の小さい開口部を形成したため，熱フロー処理時に，それぞれの開口部で熱だれが同様に起こり，メモリセル部１００内の各々のセルにて均一なパターン変形及び収縮を起こすことができる。開口部の長手方向（フローティングゲート幅方向と直交する方向）の大きさとしては，例えば後に形成するコントロールゲート２つと直交する長さ以下に形成することが好ましい。
【００２６】
本実施の形態において，パターンの具体的数値例を挙げると，開口部１０３の抜き幅をほぼ露光機解像度限界の０．１５μｍ程度に形成した場合，熱フロー後の開口部１０４の抜き幅は０．０７μｍ程度に縮小することができる。つまり，フローティングゲートのゲート幅を従来の露光限界値よりも約０．０７μｍ程度大きくすることができる。
【００２７】
その後，開口部１０４の部分のポリシリコン１２をエッチングして，フローティングゲートのゲート幅方向の端面を形成し，その後基板全面に絶縁膜１３を生成し，さらにコントロールゲート２１を形成するため，例えばタングステン１４を基板全面に形成する。タングステン１４上に，図２に示すレジストパターンをフォトリソグラフィにより転写する。レジスト残し部分１０８をマスクにして，タングステン１４をエッチングして，フローティングゲートのゲート幅方向に延在するコントロールゲート２１を形成する。
【００２８】
コントロールゲート２１を形成後，フローティングゲート形成の第２段階として，コントロールゲート２１下部のみにフローティングゲート２０を形成するため，コントロールゲート２１をマスクとしてポリシリコンをエッチングすることにより，フローティングゲートのゲート長方向の端面が形成され，フローティングゲート２０が完成する。フローティングゲート２０形成後のメモリセル部１００の概略平面図を図３（ａ）に，ＡＡ部断面を図３（ｂ）に，ＢＢ部断面を図３（ｃ）に示す。
【００２９】
さらに，コントロールゲートをはさんで，ソース，ドレイン領域にイオンインプランテーション等の処理を行い，コントロールゲート，フローティングゲート，ソース，ドレインが形成された半導体メモリセルが作製される。その後，絶縁膜形成，コンタクトホール形成，メタル配線等を行い，セル部全体が完成する。
【００３０】
また，ポリシリコンをエッチングするためのレジストパターンを形成する工程にて，従来はメモリセル部全体にわたりレジストパターンを形成していたが，本実施の形態では複数の開口部を形成しているので，エッチング後にポリシリコンの残存する部分が異なる。しかし，コントロールゲート２１形成後にフローティングゲート２０を形成する際のエッチング工程で，コントロールゲート２１下部以外のポリシリコン１２はすべてエッチングされてしまうので，メモリセル完成後の形状は変わらない。
【００３１】
本実施の形態におけるレジストパターンの開口部は素子分離酸化膜パターンの中心に形成したが，開口部の両側にフローティングゲートを形成するためのものであり，素子分離酸化膜パターンにまたがった図４に示す開口部１０５でもよいし，図示していないが，例えば素子分離酸化膜パターン中に２つの開口部を形成してもよい。どちらの場合にも，熱フロー処理時に，それぞれの開口部で熱だれが同様に起こり，メモリセル部１００内の各々のセルにて均一なパターン変形を起こすことができる。また，開口部の違いによる，ポリシリコンの残存箇所の違いは，上記で説明したように後工程でエッチングされてしまうので問題ない。
【００３２】
こうして，本実施の形態においては，フローティングゲート形成時のレジストパターンをメモリセル部全体にストライプ状に形成するのではなく，スリット状の開口部を形成するため，熱フローによるパターン収縮の効果が各々の開口部にて均一に起こり，露光による開口部の限界値よりも小さくすることができる。それにより，開口部の両側に形成されるフローティングゲート間の間隔を狭められるので，結果としてフローティングゲートのゲート幅を拡大することができ，フローティングゲートとコントロールゲートとの対向面積を，計算上，約３０％程度大きくすることが可能となる。
【００３３】
（第２の実施の形態）
第１の実施の形態においては，レジストの開口部を熱フローにより変形収縮してフローティングゲート間隔を狭める方法を用いたが，本実施の形態は，複数の箇所に所望の間隔で配置された一群の開口部が，熱フローにより変形して開口部同士が連結し，連結部に微細な開口部が形成されることを用いて，フローティングゲート間隔を狭めるものである。
【００３４】
第１の実施の形態と同様に，例えばＫｒＦ用ポジレジストをポリシリコン上に塗布し，フローティングゲートのゲート幅方向の端面を形成するために，図５（ａ）に示すようなレジストパターンを形成する。一群の開口部として例えば，レジスト残し部１２４を隔てて配置された開口部１２１，１２２，１２３が素子分離酸化膜１０の中心に配置されている。
【００３５】
その後，第１の実施の形態と同様に現像後にポストベークとして，従来方法より高温の約１３５℃で，熱フロー処理を行う。これによりレジストが流動し，図５（ａ）のレジストパターンは，図５（ｂ）に示すように，開口部１２１，１２２，１２３が連結した開口部１２６が形成される。これは，面積の広いレジストの残し部分が拡大する際に，細線形状の残し部１２４のレジストが広面積部分に吸い取られるように流動するために起こるもので，開口部１２６の連結箇所１２７は，露光機の限界を超えた微細な開口幅となる。
【００３６】
その後，開口部１２６部のポリシリコンをエッチングし，開口部１２６の連結箇所１２７上部に，第１の実施の形態と同様にコントロールゲートを形成してメモリセルを完成する。
【００３７】
現像後のレジストパターンの具体的な数値例を示す。レジスト残し部１２４の幅Ｌ１は，熱フロー後に開口部１２１，１２２，１２３が連結する大きさであり，後に形成する所望コントロールゲート寸法の半分程度，約０．０３〜０．０４μｍであることが望ましい。
【００３８】
また，図５（ｂ）のＰ部の拡大図を図７に示す。開口部の連結部は三角形状にレジストが残り，斜線１３０で示す部分でフローティングゲートパターン形成部１２９の面積は拡大し，フローティングゲートとコントロールゲートの対向面積を第１の実施の形態よりもさらに１０％程度大きくすることができる。
【００３９】
また，図６に示すように，残し部を複数にしても構わない。その場合，残しパターン１２４’の幅Ｌ２は，開口部を連結させるために０．０１μｍ程度であることが望ましく，マスクパターンの形成は困難となるが，さらに連結部のレジスト開口幅を小さくすることが可能となる。
【００４０】
以上のように，本実施の形態では，レジストの微細な残し部で仕切られた一群の開口部を熱フロー処理によって変形し連結する。開口部における連結部は，露光機の限界を超えた微細なレジスト開口幅となり，このレジスト開口幅でポリシリコンをエッチングし，フローティングゲート形成することにより，フローティングゲートとコントロールゲートの対向面積を第１の実施の形態よりもさらに大きくすることができる。
【００４１】
（第３の実施の形態）
本実施の形態は，熱フロー処理により，開口部間を連結して，連結部に微細な開口幅を形成する第２の実施の形態と同様のレジストパターンを，メモリセル部全体に連続した開口部列を形成する方法である。
【００４２】
まず例えば，ＫｒＦ用ポジレジストにより，図８（ａ）に示すようなレジストパターンを形成する。連続配置された開口部列１３１が形成され，メモリセル全体にわたって並べられている。
【００４３】
その後，約１３５℃で熱フロー処理を行い，第２の実施の形態と同様にレジストが流動してレジスト残し部が分離されることにより，図８（ａ）のレジストパターンは，開口部列１３１がすべて連結し，図８（ｂ）に示すような凹凸ライン形状の開口部１３４が形成される。本実施の形態ではメモリセル部全体にわたるパターンであるが，開口部が複数並べられたものであり，熱フローによる変形は開口部毎に起こるので，開口部１３４はメモリセル部全体に均一な形状となる。
【００４４】
現像後の開口部列１３１のレジスト残し部１３２の幅Ｌ３は，第２の実施の形態と同様に熱フロー後に各々の開口部が連結するサイズであり，後に形成する所望コントロールゲート寸法の半分程度，約０．０３〜０．０４μｍであることが望ましい。連結した開口部１３４の連結箇所１３３は，露光機の限界を超えた微細な開口幅となる。
【００４５】
本実施の形態では，熱フロー処理により，レジストが流動して連結する開口部列を形成したので，第２の実施の形態と同様に，フローティングゲート間隔を狭め，フローティングゲートとコントロールゲートとの対向面積を大きくする効果を得る。また，第２の実施の形態においては連結箇所の上部にコントロールゲートを形成する必要があるため，コントロールゲート形成時のフォトグラフィ工程にて高い合わせ精度が要求されたが，本実施の形態においては，連結箇所がメモリセル部全体に連続して並んでいるので，合わせ精度に余裕ができる利点がある。
【００４６】
以上，添付図面を参照しながら本実施形態にかかる半導体素子の製造方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４７】
【発明の効果】
以上説明したように，本発明による半導体素子の製造方法によれば，メモリ素子におけるフローティングゲート形成時に，隣接するフローティングゲート間隔を決めるレジストパターンとして，小さいスリット状の開口部を形成し，熱フローにより各開口部にて開口幅を均一に収縮し，隣接するフローティングゲート間隔を露光技術から制限される値よりも狭め，フローティングゲート幅を大きくすることができる。それにより，フローティングゲートとコントロールゲートの対向面積を大きくすることができ，メモリの書き込み効率の向上が可能となる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかるメモリセル部のポリシリコンエッチングの際の説明図であり，（ａ）は現像後のレジストパターンを示す概略平面図であり，（ｂ）は，熱フロー後のレジストパターンを示す概略平面図である。
【図２】第１の実施の形態にかかるメモリセル部のコントロールゲート形成の際のレジストパターンを示す概略平面図である。
【図３】第１の実施の形態にかかるメモリセル部のフローティングゲート形成後の説明図であり，（ａ）は概略平面図であり，（ｂ）は，ＡＡ部断面図であり，（ｃ）は，ＢＢ部断面図である。
【図４】第１の実施の形態にかかるメモリセル部のポリシリコンエッチングの際の現像後における，その他のレジストパターンを示す概略平面図である。
【図５】第２の実施の形態にかかるメモリセル部のポリシリコンエッチングの際の説明図であり，（ａ）は現像後のレジストパターンを示す概略平面図であり，（ｂ）は，熱フロー後のレジストパターンを示す概略平面図である。
【図６】第２の実施の形態にかかるメモリセル部のポリシリコンエッチングの際の現像後のレジストパターンを示す他の例である。
【図７】図５（ｂ）のＰ部の拡大図である。
【図８】第３の実施の形態にかかるメモリセル部のポリシリコンエッチングの際の説明図であり，（ａ）は現像後のレジストパターンを示す概略平面図であり，（ｂ）は，熱フロー後のレジストパターンを示す概略平面図である。
【図９】従来技術にかかるメモリセル部のポリシリコンエッチングの際のレジストパターンを示す概略平面図である。
【図１０】従来技術にかかるメモリセル部のコントロールゲート形成の際のレジストパターンを示す概略平面図である。
【図１１】従来技術にかかるメモリセル部形成後の，（ａ）は概略平面図であり，（ｂ）は，ＣＣ部断面図である。
【図１２】従来技術にかかるメモリセル部のポリシリコンエッチングの際に，熱フロー処理を施した後のレジストパターンを示す概略平面図である。
【符号の説明】
１０    素子分離酸化膜
１１    ゲート酸化膜
１２    ポリシリコン
１３    絶縁膜
１４    タングステン
２０    フローティングゲート
２１    コントロールゲート
１００    メモリセル部
１０１    基板
１０３    開口部
１０４    開口部
１０８    レジスト残し部分
【図１】
2004342894.tif 000003
【図２】
2004342894.tif 000004
【図３】
2004342894.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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