(57)【要約】【課題】２種の絶縁膜に対し独立した工程でエッチングを行い、絶縁膜の厚みを事実上薄くして、エッチング時間の短縮やアスペクト比を実効的に緩和して、微細で良好なレジスト開ロパタンを得るためのレジスト膜厚・露光・現像条件を最適化して、微細構造のゲート電極を製造する方法を提供する。【解決手段】ＦＥＴ構造２の半導体結晶上に、断面がＴ型のゲート電極を作製する方法で、第１の絶縁膜３（例えばＳｉＯ２膜）を堆積し、所定の大きさの開口部を有する第１の絶縁膜３を形成する工程と、第１の絶縁膜３上に、第１の絶縁膜３とは材質もしくはエッチング特性が異なる第２の絶縁膜５、５′（例えばＳｉＮ膜、ＢＣＢ膜）を堆積し、第１の絶縁膜３よりも大きい開口部を有する第２の絶縁膜５、５′を形成して、第１および第２の絶縁膜３、５、５′の開口部により形成されるＴ型の開口部に電極材料を堆積してゲート電極７を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に電界効果型トランジスタ構造を有する半導体結晶上に、断面形状がＴ型のゲート電極を形成する半導体装置の製造方法であって、
上記半導体結晶上に第１の絶縁膜を堆積し、その上にレジストを塗布した後、フォトリソグラフィ法もしくは電子線描画法を用いて、レジスト部に開口パタンを形成し、反応性イオンエッチング法によって、レジスト開口部直下の第１の絶縁膜を除去し、所定の大きさの開口部を有する第１の絶縁膜を形成する工程と、続いて、上記所定の大きさの開口部を有する第１の絶縁膜上に、該第１の絶縁膜とは材質もしくはエッチング特性が異なる第２の絶縁膜を堆積し、その上にレジストを塗布した後、フォトリソグラフィ法もしくは電子線描画法を用いて、上記レジスト部に上記第１の絶縁膜の場合よりも大きい開口部を有する開口パタンを形成し、上記第２の絶縁膜をエッチングする条件が上記第１の絶縁膜のエッチング選択比よりも大きくなる条件で、反応性イオンエッチング法よって、レジスト開口部直下の第２の絶縁膜を除去して、上記第１の絶縁膜の開口部よりも大きい開口部を有する第２の絶縁膜を形成した後、上記レジストを除去し、上記第１および第２の絶縁膜の開口部により形成されるＴ型の開口部を形成する工程と、上記Ｔ型の開口部に電極材料を堆積させてゲート電極を形成する工程とを、少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、上記第２の絶縁膜をエッチングする際に、上記レジスト開口部直下のみならず、エッチングの等方性を利用して、エッチング時に、第２の絶縁膜の開口部側面方向にもエッチングを進行させてＴ型の開口部を形成し、該Ｔ型の開口部に電極材料を堆積させてゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または請求項２において、第１の絶縁膜としてＳｉＯ２膜を用い、第２の絶縁膜としてＳｉＮ膜を用いることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または請求項２において、第１の絶縁膜としてＳｉＯ２膜を用い、第２の絶縁膜として、ベンゾシクロブテン（ＢＣＢ）膜を用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の特性向上を図るための微細なゲート構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
【非特許文献１】
Ｔ．Ｅｎｏｋｉ，Ｈ．Ｉｔｏ，Ｋ．Ｉｋｕｔａ  ａｎｄ  Ｙ．Ｉｓｈｉｉ：Ｐｒｏｃ．Ｉｎｔ．Ｃｏｎｆ．Ｉｎｄｉｕｍ  Ｐｈｏｓｐｈｉｄｅ  ａｎｄ  Ｒｅｌａｔｅｄ  Ｍａｔｅｒｉａｌｓ，１９９５，ｐ．８１
従来はＦＥＴ（電界効果型トランジスタ）構造を有する半導体上にＳｉＯ２／ＳｉＮといった種類の異なる絶縁体を堆積し、エッチングの速度・等方性・異方性の違いや、異なる種類のエッチングガスを利用することで、２種の絶縁膜を連
続してエッチングしＴ型ゲート電極構造を形成してきた。
【非特許文献１】。
【０００３】
図３に、上記従来の半導体装置の製造方法の一例を示す。
工程（ａ）〔レジスト塗布・パタニング〕
基板８上結晶成長されたＦＥＴ構造９上に第１の絶縁膜であるＳｉＯ２膜１０と第２の絶縁膜であるＳｉＮ膜１１を堆積し、上記第２の絶縁膜であるＳｉＮ膜１１上にゲート開口パタン転写用レジスト１２を塗布し、フォトリソグラフィ法、もしくは電子線描画により、ゲートパタンを転写する。
工程（ｂ）〔絶縁膜をエッチング〕
ＦＥＴ構造９を有する半導体上にＳｉＯ２膜１０／ＳｉＮ膜１１といった２種類の異なる絶縁体を堆積しているので、エッチングの速度・等方性・異方性の違いや、異なる種類のエッチングガスを利用することで、上記ＳｉＯ２膜１０／ＳｉＮ膜１１の２種の絶縁膜を連続的にエッチングして、Ｔ型の開口パタンを形成する。
工程（ｃ）〔レジスト除去〕
ゲート開口パタン転写用レジスト１２を除去し、Ｔ型のゲート電極開口部を形成する。
工程（ｄ）〔ゲート電極形成〕
Ｔ型の開口部に、蒸着やスパッタによって金属を堆積することでＴ型ゲート電極１３が得られる。
【０００４】
【発明が解決しようとする課題】
上述した従来の電界効果型トランジスタ（ＦＥＴ）構造を有する半導体装置の製造方法の場合は、エッチングマスクとなるレジストの塗布・開口部のパタニングエ程は一度だけ行われ、これによって得られるレジスト開口部直下のＳｉＯ２膜／ＳｉＮ膜をエッチングすることになる。この場合、絶縁膜上に塗布するレジストの厚みは絶縁膜のエッチングに要する時間と、レジストのエッチング速度の積以上でなくてはならない。さもなければ、開口部以外の領域にあるレジストがすべてエッチングされ、本来、エッチングから保護されるべき領域もエッチングが進んでしまうことになる。
【０００５】
また、図４に示すように、ゲート近傍にはソース・ドレインといったトランジスタに不可欠の端子が形成されていることに起因する、２００ｎｍ程度の段差がある。レジスト塗布時の塗布ムラ（膜厚の不均一性）を抑制するためには、塗布されるべきレジストの厚みは少なくとも段差以上とする必要がある。以上の要請により、実際には、レジストは３００〜４００ｎｍ程度の厚みとなるよう塗布される。例えば、ゲート長（レジスト開口幅）１００ｎｍのＴ型ゲートを作製するにあたり、ＳｉＯ２膜５０ｎｍ／ＳｉＮ膜９０ｎｍという絶縁膜構成とし、レジストの厚みを３５０ｎｍとする。この場合、レジスト開ロパタンのアスペクト比と、絶縁膜エッチング後の絶縁膜開口部のアスペクト比は、それぞれ３．５と１．４となる。しかしながら、さらなるゲート長の短縮を行う場合、例えば、ゲート長１０ｎｍを実現しようとする場合は、絶縁膜とレジストの厚みを変えないと仮定すると、レジスト開ロパタンのアスペクト比と、絶縁膜エッチング後の絶縁膜開口部のアスペクト比は、それぞれ３５と１４となる。この場合、次に示す２つの点が、素子作製上、致命的な間題となる。
【０００６】
（１）レジスト開口部のアスペクト比が高いということは、それだけ、露光・現像条件が厳しくなることであり、微細なパタンを再現性良く、かつ良好な形状を実現することが困難となる。よって、所望の形状を得るには、レジストを薄くすることが必須となる。しかしながら、レジストを薄くすると、前述の通り、ゲート近傍にある３５０ｎｍ程度の段差によって、レジスト塗布時に塗布ムラが生じてしまい、場合によっては、段差上のレジストの厚みが薄くなるか、全く塗布されないことになり、絶縁膜エッチングの際に、段差上の絶縁膜もエッチングされてしまうことになる。
【０００７】
（２）開口部のアスペクト比が高いということは、反応性イオンエッチングの性質からエッチングに要する時間が長くなる（微細パタンの方がレートが落ちるという、いわゆるローディング効果が顕著となる）。最悪の場合は、開口部以外の領域にあるレジストがすべてエッチングされ、本来、エッチングから保護されるべき領域もエッチングが進んでしまうことになる。よって、アスペクト比の高い開口形状を得るには、レジストを厚くすることで、エッチングマスクとしての機能を維持するか、絶縁膜を薄くすることでエッチング時間の短縮をはかるか、どちらかの方法をとらねばならない。しかしながら、絶縁膜を薄くすると、ゲートの寄生容量の増大を招くことから、ゲート微細化の本来の趣旨である素子の性能向上の妨げとなるため、この方法は採用できない。
以上のように、微細なゲートを有するトランジスタの作製は、現在の作製技術の延長上では困難であることが分かる。
【０００８】
本発明の目的は、上述した従来技術における課題を解決するために、２種の絶縁膜に対し、それぞれ独立した工程でエッチングを行うことで、各工程におけるエッチング対象となる絶縁膜の厚みが事実上薄くなるので、工程は増加するものの、エッチング時間の短縮やアスペクト比を実効的に緩和して、レジスト膜厚に対する要求条件を緩和し、良好なレジスト開ロパタンの形状を得るためのレジスト膜厚・露光・現像条件の最適化をはかり、微細構造のゲート電極を実現することができる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は特許請求の範囲に記載のような構成とするものである。すなわち、
請求項１に記載のように、基板上に電界効果型トランジスタ構造を有する半導体結晶上に、断面形状がＴ型のゲート電極を形成する半導体装置の製造方法であって、
上記半導体結晶上に第１の絶縁膜を堆積し、その上にレジストを塗布した後、フォトリソグラフィ法もしくは電子線描画法を用いて、レジスト部に開口パタンを形成し、反応性イオンエッチング法によって、レジスト開口部直下の第１の絶縁膜を除去し、所定の大きさの開口部を有する第１の絶縁膜を形成する工程と、続いて、上記所定の大きさの開口部を有する第１の絶縁膜上に、該第１の絶縁膜とは材質もしくはエッチング特性が異なる第２の絶縁膜を堆積し、その上にレジストを塗布した後、フォトリソグラフィ法もしくは電子線描画法を用いて、上記レジスト部に上記第１の絶縁膜の場合よりも大きい開口部を有する開口パタンを形成し、上記第２の絶縁膜をエッチングする条件が上記第１の絶縁膜のエッチング選択比よりも大きくなる条件で、反応性イオンエッチング法よって、レジスト開口部直下の第２の絶縁膜を除去して、上記第１の絶縁膜の開口部よりも大きい開口部を有する第２の絶縁膜を形成した後、上記レジストを除去して、第１および第２の絶縁膜の開口部により形成されるＴ型の開口部を形成する工程と、
上記Ｔ型の開口部に電極材料を堆積させてゲート電極を形成する工程とを、少なくとも含む半導体装置の製造方法とするものである。
【００１０】
また、請求項２に記載のように、請求項１において、上記第２の絶縁膜をエッチングする際に、上記レジスト開口部直下のみならず、エッチングの等方性を利用して、エッチング時に、第２の絶縁膜の開口部側面方向にもエッチングを進行させてＴ型の開口部を形成し、該Ｔ型の開口部に電極材料を堆積させてゲート電極を形成する半導体装置の製造方法とするものである。
【００１１】
また、請求項３に記載のように、請求項１または請求項２において、第１の絶縁膜としてＳｉＯ２膜を用い、第２の絶縁膜としてＳｉＮ膜を用いる半導体装置の製造方法とするものである。
【００１２】
また、請求項４に記載のように、請求項１または請求項２において、第１の絶縁膜としてＳｉＯ２膜を用い、第２の絶縁膜として、ベンゾシクロブテン（ＢＣＢ）膜を用いる半導体装置の製造方法とするものである。
【００１３】
本発明は、２種の絶縁膜に対し、それぞれ独立した工程でエッチングを行うことで、各工程におけるエッチング対象となる絶縁膜の厚みが事実上薄くなること（エッチング時間の短縮）や、そのアスペクト比が実効的に緩和されるというメリットがある。これによってレジスト膜厚に対する要求条件が緩和され、良好なレジスト開ロパタンの形状を得るためのレジスト膜厚・露光・現像条件の最適化を行い易くなる。また、同時にエッチング時のローディング効果の抑制も期待できる。このようにして、微細構造のゲート形状（ゲート電極）を実現することができる。
【００１４】
加えて、従来の方法では、Ｔ型ゲート構造を得るためには、ＳｉＯ２膜に対しては垂直性よく（異方性を強く）、ＳｉＮ膜に対しては等方的にエッチングが進むようにエッチング条件を選ぶ必要がある。異方性の強いエッチング条件は、圧力を下げたり、エッチング時の基板へのバイアスパワーを上げたりすることで得られるが、等方性の強いエッチング条件を得るのは、これと比較して一般に困難であり、絶縁膜の種類によっては等方的なエッチング条件を得ることが事実上不可能で、これによって使用できる絶縁膜の種類が限定されるという弊害もあった。本発明では、２段階に分けて絶縁膜をエッチングすることになるので、レジストの開口寸法を調整し、条件出しの容易な異方性の強いエッチングを行うだけで所望のＴ型形状が得られる、という利点がある。
【００１５】
【発明の実施の形態】
本発明は、ＦＥＴのゲート形成工程として、２種の絶縁膜を、独立した工程でエッチングを行うことで、各工程におけるエッチング対象となる絶縁膜の厚みが事実上薄くなるので、工程は増加するものの、エッチング時間の短縮やアスペクト比を実効的に緩和することができる。そして、エッチングを行う場合、第２の絶縁膜をエッチングする際に第１の絶縁膜とのエツチング選択比が大きくなるような、膜種の選定・エッチング条件の選択を行うことでＴ型ゲート電極構造を形成するものである。すなわち、本発明は第１の絶縁膜の開口部よりも第２の絶縁膜の開口部を大きくして、第１および第２の絶縁膜の開口部で形成されるＴ型の開口部に電極材料を堆積してＴ型電極を形成する方法であって、第２の絶縁膜の開口部のアスペクト比（穴の深さ／穴径）は、第１の絶縁膜の開口部のアスペクト比（穴の深さ／穴径）よりも大幅に緩和されるので、第２の絶縁膜をエッチングする際に第１の絶縁膜とのエツチング選択比が大きくなるような、膜種の選定、エッチング条件等のの選択を行うことで、第２の絶縁膜の開口を形成することによって、第１の絶縁膜の開口形状を残して断面形状がＴ型の開口を形成する点に特徴があり、従来技術よりも微細構造のゲート電極を形成できるという効果がある。
【００１６】
〈実施の形態１〉
本実施の形態の１例を図１〜図２に示す。図１〜図２は本発明の半導体装置の製造方法の一例を示す工程図である。
〔工程ａ（図１）：第１の絶縁膜を堆積〕
基板１上に結晶成長されたＦＥＴ構造２上に第１の絶縁膜であるＳｉＯ２膜３を堆積する。
〔工程ｂ（図１）：ゲート開口パタン転写用レジストの塗布・パタンニング〕第１の絶縁膜であるＳｉＯ２膜３上にゲート開口パタン転写用レジスト４を塗布し、フォトリソグラフィ法、もしくは電子線描画により、ゲートパタンを転写する。このときのパタン寸法は最終的に得たいゲート長、例えば１０ｎｍとする。  またレジストの厚みを２００ｎｍ、ＳｉＯ２膜厚を５０ｎｍとしておく。なお、現像して得られるレジストの開口部にはＳｉＯ２膜３が露出している。
〔工程ｃ（図１）：第１の絶縁膜をエッチングする〕
反応性イオンエッチングによリ第１の絶縁膜であるＳｉＯ２膜３の除去を行う。このとき、エッチングは主に垂直方向にエッチングが進むような条件下で行う。
〔工程ｄ（図１）：ゲート開口パタン転写用レジスト４の除去を行う〕
〔工程ｅ（図１）：第２の絶縁膜を堆積〕
工程ｄのレジスト除去後、得られた構造に対して、第２の絶縁膜であるＳｉＮ膜５を堆積する。
〔工程ｆ（図２）：レジストの塗布・パタニング〕
第２の絶縁膜５上にレジスト６を塗布し、フォトリソグラフィ法、もしくは電子線描画により、ゲートパタンを転写する。このときのパタン寸法は、第１の絶縁膜３に対して開口した寸法よりも大きく、例えば１００ｎｍとしておく。またレジスト６の厚みを２００ｎｍ、ＳｉＮ膜５の膜厚を９０ｎｍとしておく。現像して得られるレジストの開口部にはＳｉＮ膜５が露出している。
〔工程ｇ（図２）：第２の絶縁膜をエッチングする〕
反応性イオンエッチングによりＳｉＮ膜の除去を行う。このとき、エッチングは主に垂直方向にエッチングが進むような条件で行ってもよいが、異方性を持たせたエッチング条件により、ＳｉＮ膜の側壁方向にもエッチングが進むような条件としてもよい。その場合、ゲート抵抗を低減することが可能となる。
〔工程ｈ（図２）：レジスト除去を行う〕
レジストを除去すると、Ｔ型の開ロパタンが得られる。
〔工程ｉ（図２）：ゲート電極形成〕
上記Ｔ型の開ロパタンに、蒸着やスパッタによって金属を堆積することで微細で高性能のＴ型ゲート電極構造が得られた。
【００１７】
〈実施の形態２〉
実施の形態１で述べた、図１に示す工程ａ〜工程ｄによって、第１の絶縁膜であるＳｉＯ２膜３を形成した後、工程（ｅ）において、第２絶縁膜として、ＳｉＮ膜５の代わりに、Ｐ（プラズマ）−ＣＶＤ（化学気相成長）法により、ＢＣＢ（ベンゾシクロブテン）膜５′を形成した。このＢＣＢ（ベンゾシクロブテン）膜５′は、硬化処理を受けていないのでエッチングは等方的にエッチングが進行する性質がある。
〔工程ｆ（図２）：レジストの塗布・パタニング〕
第２の絶縁膜であるＢＣＢ（ベンゾシクロブテン）膜５′上にレジスト６を塗布し、フォトリソグラフィ法、もしくは電子線描画により、ゲートパタンを転写する。このときのパタン寸法は、第１の絶縁膜３に対して開口した寸法よりも大きく、例えば１００ｎｍとしておく。またレジスト６の厚みを２００ｎｍ、ＢＣＢ（ベンゾシクロブテン）膜５′の膜厚を９０ｎｍとしておく。現像して得られるレジストの開口部にはＢＣＢ膜５′が露出している。
〔工程ｇ（図２）：第２の絶縁膜をエッチングする〕
反応性イオンエッチングによりＢＣＢ膜５′の除去を行う。このとき、エッチングは主に等方的にエッチングは進行するが、異方性を持たせたエッチング条件とすることにより、ＢＣＢ膜５′の側壁方向にもエッチングが進行する条件としてもよい。その場合、ゲート抵抗を低減することが可能となる。
〔工程ｈ（図２）：レジスト除去を行う〕
レジストを除去すると、Ｔ型の開ロパタンが得られる。
〔工程ｉ（図２）：ゲート電極形成〕
上記Ｔ型の開ロパタンに、蒸着やスパッタによって金属を堆積することで微細で高性能のＴ型ゲート電極構造が得られた。
得られたＴ型ゲート電極構造は上述の実施の形態１で例示したＳｉＯ２膜／ＳｉＮ膜の場合とほぼ同等の性能が得られた。
【００１８】
【発明の効果】
第１の絶縁膜開口部のアスペクト比は約５となるため、従来の手法よりもアスペクト比が大幅に緩和（１５→５）され、ローディング効果も抑制されることが分かる。また、ローディング効果が抑制されることで、実効的なエッチング時間が短くなり、微細パタン形成のためにレジスト厚を薄くしても、レジストのマスク機能は維持され、レジスト開口部以外の領域では絶縁膜はエッチングされない。  また、第２の絶縁膜開口部のアスペクト比はほぼ１程度となるため、アスペクト比に関する問題は全く生じない。以上のように、本発明の手法をとることで、ゲート微細化に伴う素子性能の向上を目的としたゲートの微細化を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態で例示したＴ型のゲート電極を有する半導体装置の製造工程を示す図。
【図２】本発明の実施の形態で例示したＴ型のゲート電極を有する半導体装置の製造工程を示す図。
【図３】従来のＴ型のゲート電極を有する半導体装置の製造工程を示す図。
【図４】電極の段差に対するレジストの被覆状況を示す説明図。
【符号の説明】
１…基板
２…ＦＥＴ構造
３…第１の絶縁膜（ＳｉＯ２）
４…ゲート開口パタン転写用レジスト
５…第２の絶縁膜（ＳｉＮ）
５′…第２の絶縁膜（ベンゾシクロブテン：ＢＣＢ）
６…レジスト
７…ゲート電極
８…基板
９…ＦＥＴ構造
１０…ＳｉＯ２膜
１１…ＳｉＮ膜
１２…ゲート開口パタン転写用レジスト
１３…ゲート電極
１５…ドレイン電極
１６…ソース電極
１７…レジスト
１８…ＦＥＴ構造
１９…段差
２０…開口幅
２１…レジスト厚さ
【図１】
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【図２】
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【図３】
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【図４】
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