(57)【要約】【課題】　チップの製造試験において、ビットレベルの応答を適時にチェックするのに十分正確なデバイス出力信号の到来タイミングがつかめなくても試験を可能にする。【解決手段】　信号（１２）を既知の第１ビットレートの受信ビットストリームとして受信するステップと、前記受信信号（１２）を第２ビットレートでオーバーサンプリングするステップステップと、前記オーバーサンプリングビットストリーム内の信号の遷移（Ｔ）を検出するステップと、それぞれのビットセグメントフレーム（２４、２６、２８）から前記第１ビットセグメントのいずれかを個別に選択するステップと、前記選択した第１ビットセグメントからビット値を抽出するステップと、前記抽出したビット値を回復ビットストリーム（７２）として配列するステップとを有することを特徴とする方法。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
　信号のビットストリームを回復する方法であって、
　前記信号を既知の第１ビットレートの受信ビットストリームとして受信するステップと、
　前記受信信号を第２ビットレートでオーバーサンプリングするステップであって、前記第２ビットレートは前記第１ビットレートよりもｎ倍大きく、ｎは少なくとも３であり、前記オーバーサンプリングの結果、連続するｎビットセグメントが、ビットセグメントフレームを形成するとともに、そのそれぞれが前記受信ビットストリームの１ビットを表わすオーバーサンプリングビットストリームを生成するものである、ステップと、
　前記オーバーサンプリングビットストリーム内の信号の遷移を検出するステップと、
　各ビットセグメントフレームから前記第１ビットセグメントのいずれか１つをそれぞれ選択するステップと、
　前記選択した第１ビットセグメントからビット値を抽出するステップと、
　前記抽出したビット値を回復ビットストリームとして配列するステップと
　を有することを特徴とする方法。
【請求項２】
　信号の遷移が発生している隣接する第２ビットセグメントから最も離れた前記第１ビットセグメントを選択する請求項１に記載の方法。
【請求項３】
　対応するビットセグメントフレーム内の前記選択される第１ビットセグメントの数は、前記対応するビットセグメントフレームの後続のビットセグメントフレームの前記選択される第１ビットセグメントの数に維持される請求項１または２に記載の方法。
【請求項４】
　対応するビットセグメントフレーム内の前記選択される第１ビットセグメントの数は、前記対応するビットセグメントフレームの後続のビットセグメントフレームの前記選択される第１ビットセグメントの数となるよう、増分又は減分される請求項１〜３のいずれかに記載の方法。
【請求項５】
　前記電子デバイスは集積電子回路であり、前記信号は試験信号に対する前記集積電子回路のデータ応答である前項までの請求項１〜４のいずれかに記載の方法。
【請求項６】
　前記試験信号によって前記第１ビットレートが事前設定される請求項５に記載の方法。
【請求項７】
　信号の遷移が発生していない前記オーバーサンプリングビットストリームの第１ビットセグメントを識別するステップを更に有する請求項１〜６のいずれかに記載の方法。
【請求項８】
　集積電子回路を試験する方法であって、請求項１〜７のいずれかに記載の回復方法を有し、前記電子デバイスは前記集積電子回路であって、前記回復ビットストリームを予想ビットストリームと比較し、この比較結果により、前記集積電子回路が所与の仕様を満足しているかどうかを自動的に判定することを特徴とする方法。
【請求項９】
　コンピュータなどのデータ処理システム上で実行された際に、請求項１〜８のいずれかに記載の方法を実行することを特徴とするコンピュータプログラム。
【請求項１０】
　信号のビットストリームを回復するシステムであって、
　前記信号を受信ビットストリームとして受信し、前記受信信号を第２ビットレートでオーバーサンプリングするオーバーサンプリングユニットであって、前記第２ビットレートは前記第１ビットレートよりもｎ倍大きく、ｎは少なくとも３であり、前記オーバーサンプリングの結果、連続するｎビットセグメントが、ビットセグメントフレームを形成するとともに、そのそれぞれが前記受信ビットストリームの１ビットを表わすオーバーサンプリングビットストリームを生成するものである、オーバーサンプリングユニットと、
　信号の遷移が発生していない前記オーバーサンプリングビットストリームの第１ビットセグメントを識別する識別ユニットと、
　各ビットセグメントフレームから前記第１ビットセグメントのいずれか１つをそれぞれ選択する選択ユニットと、
　前記選択した第１ビットセグメントからビット値を抽出する抽出ユニットと、
　前記抽出したビット値を回復ビットストリームとして配列するデータ配列ユニットと
　を有することを特徴とするシステム。
【請求項１１】
　前記オーバーサンプリングされたビットストリームを一時的に保存するシフトレジスタを有する請求項１０に記載のシステム。
【請求項１２】
　シフトレジスタと、前記オーバーサンプリングされたビットストリーム内の信号の遷移を検出する検出ユニットとを更に有する請求項１０または１１に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、ビットストリームの回復に関する。
【背景技術】
【０００２】
　電子デバイス（特に、デジタル電子出力信号を供給する集積電子回路）の試験においては、試験（即ち、刺激）信号を被検デバイス（device under test； 以下、ＤＵＴと省略する）の入力に供給し、例えば、期待されるデータと比較するなどして、ＤＵＴの応答信号を自動試験装置（automatic test equipment；以下、ＡＴＥと省略する）によって評価する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　最近の高速電子デバイス（特に、集積電子回路）は、出力タイミングの中央デバイスクロックとの結合が益々弱くなっている。これらのチップの製造試験においては、試験装置は、ビットレベルの応答を適時にチェックするのに十分正確なデバイス出力信号の到来タイミングがつかめないという問題点を抱えている。デバイス出力の到来時間が正確にわからなかったり、或いは試験の際に不安定であったりすると、ＡＴＥは、予想データと比較するためのストローブのタイミングをどこに置けばよいのかわからない。
【０００４】
　この未知で非決定論的な出力タイミングの理由は、未知ではあるが静的なタイミング変動を引き起こすその他のプロセス変動の域を超えたものであり、クロック挿入遅延の温度変動によって、未知で時間と共に変化するタイミングドリフトが発生し、ジッタにより、未知であって非決定論的なタイミングの変動が発生する。
【課題を解決するための手段】
【０００５】
　ビットストリームの回復を改善することが本発明の目的である。この目的は、独立請求項において規定するところによって達成され、好適な実施例は、従属請求項によって規定される。
【０００６】
　本発明の好適な実施例によれば、被検電子デバイス（ＤＵＴ）からの出力信号のビットストリームの回復が改善され、より信頼性の高いＤＵＴの性能の評価が可能になる。
【０００７】
　本発明の好適な実施例によれば、出力の到来時間がわからない場合にも、ＡＴＥは、信号到来時間の不確実性を許容し、尚且つ信頼するに足るビットレベル試験を実行することができる。
【０００８】
　本発明の好適な実施例によれば、未知であり、且つ／或いは非決定論的なＤＵＴ出力タイミングが存在する状況でＤＵＴ出力信号の安定したビットレベル試験が可能となる。
【０００９】
　従来技術による製造ＡＴＥでは、予想されるデータ応答との比較用に事前に算出した固定のストローブタイミングを使用している。本発明の好適な実施例によれば、指定のパラメータではないにも拘わらず正確な出力タイミングが未知であったということだけで、良品が試験に不合格になったり、リジェクトされたりすることを回避できる。正しいストローブタイミングを検出するために、従来技術によるエッジストローブ検索が行われている。本発明の好適な実施例よれば、この時間のかかる検索を回避することが可能であって、これは特に多数のデバイス出力ピンについて検索を実行しなければならない場合に有益である。本発明の好適な実施例によれば、試験の際のタイミングドリフトも許容される。
【００１０】
　本発明の好適な実施例によれば、ビット抽出及び位相追跡方式を使用することが可能であり、これはＤＵＴ出力信号のオーバーサンプリングに基づくものである。オーバーサンプリングした情報を履歴シフトレジスタに移し、ＤＵＴ出力信号内の遷移の位置を大まかに判定した後に、これを使用して抽出点を選択するが、この抽出点は遷移の間に安全に配置される。この結果、固定クロック周波数で稼動する、安全に抽出（即ち、回復）されたビットストリームが生成される。これはタイミング変動から解放されたビットストリームである。
【００１１】
　本発明の好適な実施例によるビットストリームの回復においては、予想データとの比較によって回復ビットストリームの信頼性の高い評価を可能にする既知のクロックとの所与の位相関係に受信ビットストリームを配置しており、この点を理解する必要がある。
【００１２】
　このビット抽出及び位相追跡方式は、製造試験においては、すべてのクロック入力がＡＴＥによって生成されることから、平均的なＤＵＴ出力周波数（即ち、ビットレート）が判明しており、従って、クロックデータ回復（clock data recovery;ＣＤＲ）によって周波数と位相の両方を抽出する必要はないという事実を活用したものである。
【００１３】
　当業界において広く使用されているＣＤＲ方式には周波数と位相の両方を回復するというタスクが付与されているが、製造試験の環境においては、これが不要なのである。即ち、製造試験環境においては、すべての刺激がＡＴＥから供給されるため、ＡＴＥにとっては既知であり、ＤＵＴが生成できるのはそれらの周波数の倍数又は約数のみであり、あらゆるＤＵＴ出力信号の平均周波数が正確に判明しているのである。本発明の好適な実施例では、この知識を使用し、重要なアナログ部品である可変周波数源の必要性を排除している。実行を要するのは位相の回復のみであるため、本発明のアーキテクチャは完全に異なったものになっている。
【００１４】
　通常のＣＤＲ回路には、少なくとも位相検出器、ループフィルタ、及び可変周波数源が含まれている。本発明の好適な実施例によれば、これらはいずれも不要であり、本発明の好適な実施例は、次のような様々な利点を備えている。即ち、本発明は、あらゆる信号に適用することができる（クロックが組み込まれておらず、あらゆるクロック方式から独立した信号に対しても適用可能である）。信号の遷移が見つかっていない場合に、本発明では、ロックが、完全に維持されて即時に実行される。一定のタイミング基準を使用することができる。ＡＴＥのオーバーサンプリングクロックをＤＵＴの出力信号に整合させる必要がない。ＡＴＥ用の正確なオーバーサンプリングクロックさえ不要である。最低周波数に関する制約は存在しない。信号の処理が完全にデジタルであり、統合が容易である。必要に応じて追加機能を付加することができる。実装に伴う作業量は中程度のものに過ぎず、主に必要とされるのはオーバーサンプリングである。
【００１５】
　試験装置からのクロック信号により、ＤＵＴ出力信号をビット当たり３回以上オーバーサンプリングする。このサンプリングは単一の高速クロックによって実行され、この単一の高速クロックは出力信号よりも正確に３倍以上高速のクロックである（即ち、周波数がＤＵＴ出力信号と同一の単一クロックを位相シフトした複数（３以上）のバージョンを有している）。或いは、この代わりに半分の周波数のクロックの両エッジを使用することも可能である。このサンプルクロックの位相は任意であるが、固定されている。
【００１６】
　オーバーサンプリングした情報は、少なくとも一時的に複数ビットを維持する履歴シフトレジスタに移される。遷移検出により、オーバーサンプリングしたビットストリームのどのビットセグメントにおいて実際に信号の遷移が発生しているかを判定する。位相訂正及び位相カウンタにより、有効なビット情報を抽出するべく信号の遷移間にマルチプレクサ（ＭＵＸ）のタップポイントが安全に維持される。
【００１７】
　好適な実施例によれば、本発明は、部分的或いは全体的にハードウェアで実装される。この代わりに、或いはこれに加えて、本発明は、部分的又は全体的に１つ又は複数の適切なソフトウェアプログラムによって実施又はサポートすることが可能であり、これらのソフトウェアは、あらゆる種類のデータ格納媒体に保存したり又はそれらによって提供可能であって、あらゆるデータ処理装置において／又はそれらによって実行可能である。ソフトウェアプログラム又はルーチンは、ハードウェア及び／又はソフトウェア単独で、或いはハードウェアとソフトウェアの組み合わせによって実現可能なＡＴＥ内に適用すること好ましい。
　本発明のその他の目的と付随する利点の多くは、以下の添付の図面との関連において本明細書の詳細な説明を参照することにより、容易に理解可能であり、且つその理解度を深めることができるであろう。尚、実質的に或いは機能的に等価又は類似の機能は、同一の参照符号によって示されている。
【発明を実施するための最良の形態】
【００１８】
　図１は、被検電子デバイス（ＤＵＴ）１４の出力信号１２からビットストリームを回復するシステム１０を示している。出力信号１２は、被検デバイス１４に供給した刺激（即ち、試験信号）１６に応答する第１ビットレートを有する第１ビットストリームである。ビット周波数の４位相クロック１８がオーバーサンプリングユニット２０に供給されている。このオーバーサンプリングユニットから供給されるオーバーサンプリングビットストリーム２２では、連続する４つのビットセグメントＡ、Ｂ、Ｃ、Ｄによってビットセグメントフレーム２４、２６、２８が形成され、それぞれが出力信号１２の受信ビットストリームの１ビットを表している。
【００１９】
　このオーバーサンプリングビットストリーム２２は、一時的にシフトレジスタ３０に保存される。オーバーサンプリングビットストリーム２２内の信号の遷移を検出するべく、第３ビットセグメントフレーム２８のオーバーサンプリングビットセグメントＨＤ［２］、ＨＣ［２］、ＨＢ［２］、ＨＡ［２］と第２ビットセグメントフレーム２６のオーバーサンプリングビットセグメントＨＤ［１］、ＨＣ［１］、ＨＢ［１］、ＨＡ［１］が検出ユニット４０内に読み出される。信号の遷移が発生していないオーバーサンプリングビットストリーム２２の第１セグメントが識別ユニットによって識別されるが、この識別ユニットは、図示の実施例においては検出ユニット４０に統合されている。又、信号の遷移が発生しているオーバーサンプリングビットストリームの第２ビットセグメントもこの識別ユニットによって識別される。
【００２０】
　識別されたビットセグメント情報は、以下に詳述する位相訂正ユニット５０及び位相追跡カウンタ６０を介し、それぞれのセグメントフレーム２４、２６、２８の第１ビットセグメントの１つを個別に選択するべく選択ユニット７０に送信される。図示の実施例の選択ユニット７０には、選択した第１ビットセグメントからビット値を抽出する抽出ユニットと、この抽出されたビット値を回復ビットストリーム７２として配列させる（stringing）、データ配列ユニットも統合されている。
【００２１】
　位相追跡カウンタユニット６０は、信号線６２を介して遷移間においてタップポイントを安全に移動させ、信号線６４を介して位相訂正ユニット５０にフィードバックを供給している。位相追跡カウンタユニット６０は、位相選択ユニット７０に対して、その第１［０］ビットセグメントフレーム２４、第２［１］ビットフレームセグメント２６、及び第３［２］ビットフレームセグメント２８の第１ビットセグメントＰの値を抽出しなければならないかの値を、情報として供給している。更に、図１に示す状態において、位相追跡カウンタユニット６０は、信号線６４を介して、この第１［０］ビットセグメントフレーム２４と第２［１］ビットセグメントフレーム２６のビットセグメントＰを抽出しなければならないかの情報を位相訂正ユニット５０に供給している。
【００２２】
　位相追跡カウンタユニット６０は、位相訂正ユニット５０から増分信号５２又は減分信号５４を受信するが、この位相訂正ユニット５０は、連続するビットセグメントフレーム内で信号の遷移が発生している第２ビットセグメントの数を監視することにより、出力信号１２のビットストリームの位相シフトを検出している。これらの位相訂正ユニット５０及び位相追跡カウンタユニット６０は、いずれも制御ユニット又はＡＴＥの外部に対して、例えば、位相追跡カウンタユニット６０のオーバーフローエラーなどのエラー状態を示すエラー出力５６及び６６をそれぞれ有している。
【００２３】
　図２は、ＤＵＴ１４からの出力信号１２を示しており、下段には、対応するオーバーサンプリング信号が示されている。このパルス図の最上段には、オーバーサンプリングクロックエッジＣＡ、ＣＢ、ＣＣ、ＣＤが示されており、４重にオーバーサンプリングされたビットセグメントにはＡ、Ｂ、Ｃ、Ｄと繰り返し表記されている。図２の左半分によって表されている第１サイクルでは、シフトレジスタ３０の内容は、ＨＡ［１］、ＨＢ［１］、ＨＣ［１］、ＨＤ［１］とＨＡ［２］、ＨＢ［２］、ＨＣ［２］ＨＤ［２］になっている。一方、図２の右半部によって表されている後続の第２サイクルにおけるシフトレジスタ３０の内容は、図２の下段の行に示されている。
【００２４】
　図示の第１サイクルの前のサイクルにおいては、有効なビット値を抽出するタップポイントはビットセグメントＤ内にあったものと仮定している。第１サイクルにおいて、信号遷移Ｔは、図２の最下段の行にマーキングされているように、第２ビットセグメントＢ及びＡにおいて発生している。又、第１サイクルの第１ビットセグメントＣ及びＤにおいては、図３に纏められているように、信号の遷移は起こっていない。従って、タップポイントは、図２の上段の行にマーキングされているように、第１ビットセグメントＤに維持され、ビット値「１」及び「０」が選択ユニット７０によってシフトレジスタ３０から抽出される。そして、このため、増分又は減分信号５２、５４が位相訂正ユニット５０から位相追跡カウンタ６０に送信されることはない。この動作は、信号の遷移Ｔが発生している隣接する第２ビットセグメントＢから最も離れている第１ビットセグメントＤを選択するという方式に従うものである。タップポイントを第１ビットセグメントＣや、或いは、まだ遷移が発生していないため、セグメントＡに移動させることもできることは明白であるが、この例においては、その他の可能なビットセグメントに鑑み、セグメントＡは最適な選択肢ではない。
【００２５】
　第２サイクルにおいては、信号の遷移Ｔは、第２ビットセグメントＡ、Ａ、及びＤにおいて発生している。従って、位相訂正ユニット５０から位相追跡カウンタユニット６０への対応する減分信号５４によってタップポイントを第１ビットセグメントＣに移動させる必要がある。この結果、第２サイクルにおいては、選択ユニット７０により、ビット値「１」及び「０」がシフトレジスタ３０から抽出される。
【００２６】
　シフトレジスタ３０に保存するビットセグメントの数は、本発明によるシステムが、どの程度の出力信号１２の位相シフトを許容するものであるかという要件に応じて選択することができる。シフトレジスタ３０に保存するビットセグメント数を大きくすれば、許容可能な位相シフトが大きくなる。
【００２７】
　遷移を検出する対象のビット数は、アプリケーションや状況に応じて選択可能である。このビット数は、最低が１であって、最大数はシフトレジスタ３０の深さ（depth）と等しくなる。オーバーサンプリングレートを４と仮定し、ビット数をＮとすれば、可能な追跡速度は、Ｎビットごとにビット周期の１／４となる。ビット数を大きくすれば頻繁に位相訂正を行う必要はなくなるが、可能な最大追跡速度が低下する。アプリケーションの中には、小さなビット数Ｎで遷移を観察しＮ未満の数のビットごとに位相を訂正することにより、いくつかの遷移を見逃すというリスクを甘受しても実装作業を簡単にするほうが有利な場合もある。
【００２８】
　どのビットセグメントが有効であるのかに関する判定は、ハードウェア又はソフトウェア、或いはハードウェア及びソフトウェアの組み合わせに基づいて下すことができる。
【００２９】
　オーバーサンプリングレートは、システムが許容する位相シフトに応じて選択される。一般的には、オーバーサンプリングレートが高いほど、レベルの大きなジッタ及びドリフトを許容することができる。明確な中間点とバランスのとれた判定を行うのには、奇数のオーバーサンプリングレートが有利である。一方、実装に伴う制約の観点では、偶数のオーバーサンプリングレートが有利である。
【００３０】
　選択ユニット７０（即ち、ＭＵＸ）は、一度に１つの出力を選択したり、頻繁に変化しない場合には、複数の出力を一度に選択することができる。但し、これは本発明の方式の能力には影響を与えない実装上の選択肢に過ぎない。
【００３１】
　本発明のシステムによれば、位相追跡カウンタユニット６０によって入力信号１２のドリフトを分析することができる。位相訂正ユニット５０と位相追跡カウンタユニット６０によって構築された制御ループは、クロックデータ回復の周波数応答を理想的にエミュレートするプログラム可能なデジタルフィルタとして実現可能である。
　以下本発明の実施例を記載する。
【実施例１】
【００３２】
　信号１２のビットストリームを回復する方法であって、前記信号１２を既知の第１ビットレートの受信ビットストリームとして受信するステップと、前記受信信号１２を第２ビットレートでオーバーサンプリングするステップであって、前記第２ビットレートは前記第１ビットレートよりもｎ倍大きく、ｎは少なくとも３であり、前記オーバーサンプリングの結果、連続するｎビットセグメント（Ａ、Ｂ、Ｃ、Ｄ）が、ビットセグメントフレーム（２４、２６、２８）を形成するとともに、そのそれぞれが前記受信ビットストリームの１ビットを表わすオーバーサンプリングビットストリームを生成するものである、ステップと、前記オーバーサンプリングビットストリーム内の信号の遷移Ｔを検出するステップと、各ビットセグメントフレーム（２４、２６、２８）から前記第１ビットセグメントのいずれか一つをそれぞれ選択するステップと、前記選択した第１ビットセグメントからビット値を抽出するステップと、前記抽出したビット値を回復ビットストリーム７２として配列するステップとを有することを特徴とする方法が提供される。
【実施例２】
【００３３】
　信号の遷移Ｔが発生している隣接する第２ビットセグメントから最も離れた前記第１ビットセグメントを選択する実施例１に記載の方法が提供される。
【実施例３】
【００３４】
　対応するビットセグメントフレーム（２４、２６、２８）内の前記選択される第１ビットセグメントの数は、前記対応するビットセグメントフレーム（２４、２６、２８）の後続のビットセグメントフレーム（２４、２６、２８）の前記選択される第１ビットセグメントの数に維持される実施例１または２に記載の方法が提供される。
【実施例４】
【００３５】
　対応するビットセグメントフレーム（２４、２６、２８）内の前記選択される第１ビットセグメントの数は、前記対応するビットセグメントフレーム（２４、２６、２８）の後続のビットセグメントフレーム（２４、２６、２８）の前記選択される第１ビットセグメントの数となるよう、増分５２又は減分５４される実施例１〜３のいずれかに記載の方法が提供される。
【実施例５】
【００３６】
　前記電子デバイス１４は集積電子回路であり、前記信号１２は試験信号１６に対する前記集積電子回路のデータ応答である前項までの実施例１〜４のいずれかに記載の方法が提供される。
【実施例６】
【００３７】
　前記試験信号１６によって前記第１ビットレートが事前設定される実施例５に記載の方法が提供される。
【実施例７】
【００３８】
　信号の遷移Ｔが発生していない前記オーバーサンプリングビットストリームの第１ビットセグメントを識別するステップを更に有する実施例１〜６のいずれかに記載の方法が提供される。
【実施例８】
【００３９】
　集積電子回路を試験する方法であって、実施例１〜７のいずれかに記載の回復方法を有し、前記電子デバイス１４は前記集積電子回路であって、前記回復ビットストリーム７２を予想ビットストリームと比較し、この比較結果により、前記集積電子回路が所与の仕様を満足しているかどうかを自動的に判定することを特徴とする方法が提供される。
【実施例９】
【００４０】
　好ましくはデータ格納媒体に保存されており、コンピュータなどのデータ処理システム上で実行された際に、実施例１〜８のいずれかに記載の方法を実行することを特徴とするソフトウエアプログラムまたはプロダクトが提供される。
【実施例１０】
【００４１】
　信号１２のビットストリームを回復するシステムであって、前記信号１２を受信ビットストリームとして受信し、前記受信信号１２を第２ビットレートでオーバーサンプリングするオーバーサンプリングユニット２０であって、前記第２ビットレートは前記第１ビットレートよりもｎ倍大きく、ｎは少なくとも３であり、前記オーバーサンプリングの結果、連続するｎビットセグメント（Ａ、Ｂ、Ｃ、Ｄ）が、ビットセグメントフレーム（２４、２６、２８）を形成するとともに、そのそれぞれが前記受信ビットストリームの１ビットを表わすオーバーサンプリングビットストリームを生成するものである、オーバーサンプリングユニットと、信号の遷移Ｔが発生していない前記オーバーサンプリングビットストリームの第１ビットセグメントを識別する識別ユニット４０と、各ビットセグメントフレームから前記第１ビットセグメントのいずれか一つをそれぞれ選択する選択ユニット７０と、前記選択した第１ビットセグメントからビット値を抽出する抽出ユニット７０と、前記抽出したビット値を回復ビットストリームとして配列するデータ配列ユニット７０とを有することを特徴とするシステムが提供される。
【実施例１１】
【００４２】
　前記オーバーサンプリングされたビットストリームを一時的に保存するシフトレジスタ３０を有する実施例１０に記載のシステムが提供される。
【実施例１２】
【００４３】
　シフトレジスタ３０と、前記オーバーサンプリングされたビットストリーム内の信号の遷移Ｔを検出する検出ユニット４０とを更に有する実施例１０または１１に記載のシステムが提供される。
【図面の簡単な説明】
【００４４】
【図１】本発明による被検電子デバイス（ＤＵＴ）の出力信号からビットストリームを回復するシステムを示している。
【図２】ＤＵＴの出力信号を示している。
【図３】ビットセグメントにおいて信号の遷移が発生する概要を示している。
【符号の説明】
【００４５】
１２　信号
１４　電子デバイス
１６　試験信号
２０　オーバーサンプリングユニット
２４、２６、２８　ビットセグメントフレーム
３０　シフトレジスタ
４０　識別ユニット、検出ユニット
５２　増分信号
５４　減分信号
７０　選択ユニット、抽出ユニット、データ配列ユニット
７２　回復ビットストリーム
Ａ、Ｂ、Ｃ、Ｄ　ビットセグメント
Ｔ　遷移
【図１】
2004072768.tif 000003
【図２】
2004072768.tif 000004
【図３】
2004072768.tif 000005