(57)【要約】【課題】電源オフ時に、チップ内の昇圧回路４０に電荷が残存していると、残像が表示されてしまうので、その残存電荷を放電する放電抵抗４１を設け、かつ制御や回路の簡略化のために前記放電抵抗４１が非制御となっている液晶駆動装置３１において、正確な試験を行う。【解決手段】先ず、前記昇圧回路４０と放電抵抗４１とを電気的に分離してチップを作成し、前記正確な試験を行えるようにする。そして、前記昇圧回路４０用の外部電源端子５１とは別に、前記放電抵抗４１用に外部端子５２を設け、試験後のパッケージング時に、ＴＣＰ上の配線によって両端子５１，５２を接続したり、ワイヤボンディングによって接続することで、通常動作を実現することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源オフ時に、チップ内の電源回路に残存する電荷を放電するための放電手段を有し、試験時には、前記電源回路を停止させ、外部電源端子からの給電によって試験を行うようにした集積回路の試験方法において、
チップ作成時には、前記電源回路と放電手段とを電気的に分離して形成しておき、
試験後に、前記電源回路に放電手段を有効に接続することを特徴とする集積回路の試験方法。
【請求項２】
前記試験後における電源回路への放電手段の有効な接続を、前記放電手段に接続され、前記電源回路と電気的に分離された端子を設け、該端子と前記外部電源端子とを、パッケージングによって接続することで実現することを特徴とする請求項１記載の集積回路の試験方法。
【請求項３】
前記試験後における電源回路への放電手段の有効な接続を、チップ内の素子の不可逆変化によって実現することを特徴とする請求項１記載の集積回路の試験方法。
【請求項４】
前記試験後における電源回路への放電手段の有効な接続を、追加加工によって実現することを特徴とする請求項１記載の集積回路の試験方法。
【請求項５】
電源オフ時に、チップ内の電源回路に残存する電荷を放電するための放電手段を有し、試験時には、前記電源回路が停止され、外部電源端子からの給電によって試験が行われるようにした集積回路において、
前記放電手段のために設けられ、前記電源回路と電気的に分離されている前記放電手段用の端子を含むことを特徴とする集積回路。
【請求項６】
電源オフ時に、チップ内の電源回路に残存する電荷を放電するための放電手段を有し、試験時には、前記電源回路が停止され、外部電源端子からの給電によって試験が行われるようにした集積回路において、
前記放電手段のために設けられ、前記電源回路と電気的に分離されている前記放電手段用の端子と、
試験後のパッケージング時に、前記外部電源端子と前記放電手段用の端子とを短絡することで、前記電源回路に前記放電手段を電気的に接続する短絡手段とを含むことを特徴とする集積回路。
【請求項７】
前記短絡手段は、ＴＣＰ上の配線であることを特徴とする請求項６記載の集積回路。
【請求項８】
電源オフ時に、チップ内の電源回路に残存する電荷を放電するための放電手段を有し、試験時には、前記電源回路が停止され、外部電源端子からの給電によって試験が行われるようにした集積回路において、
試験時には、前記放電手段と電源回路との間の接続を無効にしており、試験後の前記外部電源端子への予め定める印加電圧によって不可逆変化を生じ、前記電源回路への前記放電手段の接続を有効にする短絡手段を含むことを特徴とする集積回路。
【請求項９】
前記短絡手段は、前記放電手段と直列に接続され、該直列回路が前記電源回路から接地の間に挿入されており、前記短絡手段は前記外部電源端子への予め定める印加電圧によって、恒久的に導通することを特徴とする請求項８記載の集積回路。
【請求項１０】
前記短絡手段は、
前記放電抵抗と接地との間に直列に接続されるＮ型のトランジスタと、
前記トランジスタのベースを前記電源回路に接続するプルアップ抵抗と、
前記トランジスタのベースを接地するヒューズとを備えて構成され、
前記外部電源端子に高電圧を印加することで前記ヒューズを溶断し、プルアップを有効にして前記トランジスタをオンさせることを特徴とする請求項９記載の集積回路。
【請求項１１】
前記短絡手段は、前記高電圧を印加することで導通するアンチヒューズであることを特徴とする請求項９記載の集積回路。
【請求項１２】
前記請求項５〜１１の何れか１項に記載の集積回路を搭載することを特徴とする液晶駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶駆動用の集積回路などで好適に実施される集積回路の試験方法に関し、またその試験に適応した集積回路および液晶駆動装置に関する。
【０００２】
【従来の技術】
図７は、従来の一般的な液晶駆動装置１を含む液晶表示装置２の電気的構成を示すブロック図である。マイクロコンピュータやデジタル信号処理回路などで実現されるＭＰＵ３は、画像処理等を行い、バスライン４を介して、前記液晶駆動装置１に、各種制御信号や表示データ等を出力する。前記液晶駆動装置１は、それに応答して、ＬＣＤパネル５を表示駆動する。具体的には、前記表示データは表示データＲＡＭ６へ蓄積され、そのデータに応じて、液晶駆動電圧選択信号が作成される。液晶駆動出力部７は、その液晶駆動電圧選択信号に応じて、液晶駆動電圧発生回路８からの液晶駆動電圧、たとえばＶ０〜Ｖ４を選択して駆動信号を作成し、前記ＬＣＤパネル５へ与えることで、前記表示駆動を行う。
【０００３】
この液晶駆動装置１内の各回路は、コントロールロッジック９によって動作制御されており、これらのコントロールロッジック９や前記表示データＲＡＭ６などは、外部から給電される比較的低い該液晶駆動装置１の電源電圧ＶＤＤ（例えば、５Ｖ）によって動作する。しかしながら、実際に前記ＬＣＤパネル５を駆動する駆動信号のレベルは高く、前記液晶駆動電圧Ｖ０〜Ｖ４を発生する液晶駆動電圧発生回路８や液晶駆動出力部７へは、チャージポンプなどで実現される昇圧回路１０において、前記電源電圧ＶＤＤが最大液晶駆動電圧ＶＥＥに昇圧された後、与えられる。
【０００４】
このような液晶表示装置２において、液晶表示オフ（電源オフ）時に、チップ内の昇圧回路１０に電荷が残存していると、オフされた後もしばらくの間液晶の一部が完全に消灯せず、残像が表示されてしまうという問題がある。これは、ＭＰＵ３からの表示制御信号がすぐにオフしても、該液晶駆動装置１およびＬＣＤパネル５の画素容量や電極容量によって、最大液晶駆動電圧ＶＥＥがすぐにＧＮＤレベルにならず、自然放電によってＧＮＤレベルに低下するまでに数秒間経過するからである。
【０００５】
そこで、このような問題を解決することができる従来技術として、特開平４−３５２１８８号公報や、特開平７−４４１３４号公報が提案された。これらの従来技術では、図８の液晶駆動装置１１で示すように、前記昇圧回路１０に関連して、制御トランジスタや放電抵抗などから成り、放電手段である電荷放電回路１３を設け、コントロールロッジック１９からの制御信号によって、前記液晶表示オフ（電源オフ）時にのみ該電荷放電回路１３が有効になり、前記昇圧回路１０の最大液晶駆動電圧ＶＥＥを降圧することで、対策している。図８において、図７の構成に対応する部分には、同一の参照符号を付して、その説明を省略する。
【０００６】
また、図９は、もう１つの対策手法を示すものであり、この液晶駆動装置２１では、前記昇圧回路１０の出力側に非制御の放電抵抗２３のみを設け、放電手段を非常に簡略な構成で実現している。このような構成は、放電抵抗２３が常時接続されていても、昇圧に問題がない場合、制御や回路の簡略化のために、広く採用される。
【０００７】
すなわち、前記液晶駆動装置１１のように、コントロールロッジック１９などの制御系を設け、それからの制御信号によって、電源のオフ時にスイッチ等をオンし、放電抵抗２３を接続するのは、技術的には容易に実現することができる。しかしながら、このような部品のコストはできるだけ削減することが望ましく、制御系を設ければそれだけコストがかかることになる。また、テスト時にスイッチ制御を行うのにも時間が必要である。前記テスト時間としては、数μｓｅｃとわずかであるが、テストコスト削減のためには、その数μｓｅｃの時短も必要である。
【０００８】
また、電源オフのタイミングを、どう検知するか等も問題になる。さらにまた、前記コントロールロッジック１９などのコントローラを内蔵した液晶ドライバの場合、表示のオン／オフコマンドが存在するので、オフコマンド実行時にスイッチ制御を行えば問題ないのに対して、コントローラを内蔵しない液晶ドライバの場合、電源オフの際にスイッチを制御するように指定する必要があり、液晶ドライバ単体での販売時に不利になる。
【０００９】
一方、ＩＣやＬＳＩ等の半導体の故障率は、一般に図１０に示すようなバスタブカーブ（Ｂａｔｈ  Ｔｕｂ  Ｃｕｒｖｅ）になる。すなわち、動作開始初期は製造時の欠陥などの為、故障率が高く、その後、弱い部品がなくなって故障率は減少し、やがて偶発的な故障だけが一定の割合で残るような期間を経て、最後には寿命がきて故障率が再び増加する。
【００１０】
そこで、動作開始初期の故障（初期不良）が起こるデバイスをスクリーニングして出荷しないようにすれば、市場での不良率は低下し、品質が向上する。その初期不良のスクリーニングを目的として、高温での動作を行うバーンイン試験や、電圧や温度によるストレスを加えるストレス試験等で加速試験を行ない、微小欠陥を加速し、スクリーニングが行なわれている。
【００１１】
前記スクリーニングは、ウエハ状態や、アセンブリ後にも行うことができるが、より前工程にて行う方がコスト的に有利であり、また実装パッケージによっては高温でのバーンインができない場合があり、さらにまたダイシング後のチップ状態で出荷される場合もあることから、前記アセンブリ後よりも、ウエハ状態で電圧によるストレスを加えることで行われることが多い。そして、前記電圧のストレスは、印加電圧で時間を加速するので、印加する電圧値、印加時間は厳密に管理する必要がある。
【００１２】
【特許文献１】
特開平４−３５２１８８号公報（公開日：平成４年１２月７日）
【００１３】
【特許文献２】
特開平７−４４１３４号公報（公開日：平成７年２月１４日）
【００１４】
【発明が解決しようとする課題】
ところが、ストレス電圧の印加にあたって、前記図８で示す液晶駆動装置１１では、前記コントロールロッジック１９からの制御信号によって、前記電荷放電回路１３を前記昇圧回路１０から切離すことができるが、前記図９で示す液晶駆動装置２１では、図１１で示すように、放電抵抗２３が常時接続されたままであるので、印加電圧値の前記厳密な管理は困難である。
【００１５】
なぜならば、ストレス電圧の印加時には、外部電源端子（ＰＡＤ）から電圧を与える状態に設定を行う（昇圧回路１０の昇圧動作は停止されるとともに、その出力はハイインピーダンスとなる）。この状態にて、前記外部電源端子（ＰＡＤ）から、通常電圧より高電圧である前記ストレス電圧が、規定の時間、前記液晶駆動電圧発生回路８から液晶駆動出力部７へ与えられるが、常時接続されている前記放電抵抗２３によって、降圧されてしまうからである。
【００１６】
さらに、前記放電抵抗２３の影響は、デバイス毎に常に同じとは限らず、生産バラツキ等によって変化する。したがって、デバイス毎に前記ストレス電圧が異なる可能性が出てくる。これに対して、前述のようにストレス電圧は、電圧値を厳密に管理する必要があり、このように所望の電圧が正確に回路へ印加されない状態で、尚且つ測定デバイス毎に印加電圧が変化する状態では、十分なスクリーニングを行うことができず、市場での故障発生率を十分に低減できないという問題がある。
【００１７】
なお、外部電源端子（ＰＡＤ）は、液晶駆動装置１，１１，２１の電源である。したがって、通常、昇圧回路１０によってロジック駆動電圧ＶＤＤから作成された電圧を外部へ出力して他のデバイスへ供給したり、また前記チャージポンプ動作の平滑用に使用する外付けコンデンサを接続したり、昇圧回路１０に代わって、外部から電源電圧を入力するためなどに設けられている。また、外部へ出力する必要がない場合でも、上述のようにテスト時に電圧の供給が必要な為、テスト用のＰＡＤとして設けられている。
【００１８】
本発明の目的は、制御や回路の簡略化のために前記放電手段が非制御となっていても、放電手段が試験の障害とならないようにして、正確な試験を行うことができる集積回路の試験方法ならびに集積回路および液晶駆動装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明の集積回路の試験方法は、電源オフ時に、チップ内の電源回路に残存する電荷を放電するための放電手段を有し、試験時には、前記電源回路を停止させ、外部電源端子からの給電によって試験を行うようにした集積回路の試験方法において、チップ作成時には、前記電源回路と放電手段とを電気的に分離して形成しておき、試験後に、前記電源回路に放電手段を有効に接続することを特徴とする。
【００２０】
上記の構成によれば、液晶駆動用の集積回路などのように、電源オフ時に、チップ内の電源回路に電荷が残存していると不具合（たとえば、前記液晶駆動装置の場合、残像が表示されてしまう）を生じるので、その残存電荷を放電する放電手段を設けるようにした集積回路の試験を行うにあたって、制御や回路の簡略化のために前記放電手段が非制御となっているものでは、該放電手段が前記電源回路に常時接続されてしまい、試験時に前記電源回路を停止させ、外部電源端子からの給電によって高電圧を印加するなどの試験を行おうとしても、印加電圧にバラツキが生じるなど、試験の障害となる。
【００２１】
そこで本発明では、前記電源回路と放電手段とを電気的に分離してチップを作成することで、前記障害が発生しないようにし、試験後に、両者を有効に接続する。
【００２２】
したがって、制御や回路の簡略化のために前記放電手段が非制御となっていても、該放電手段が試験の障害とならないようにして、正確な試験を行うことができる。
【００２３】
また、本発明の集積回路の試験方法は、前記試験後における電源回路への放電手段の有効な接続を、前記放電手段に接続され、前記電源回路と電気的に分離された端子を設け、該端子と前記外部電源端子とを、パッケージングによって接続することで実現することを特徴とする。
【００２４】
上記の構成によれば、前記放電手段に接続された端子（ＰＡＤ）を設け、外付けコンデンサを接続したり、チップ外部へ給電したり、試験のための前記高電圧を給電するなどのために設けられている外部電源端子（ＰＡＤ）と、前記放電手段に接続された端子（ＰＡＤ）とをパッケージングによって接続する。その接続は、２つのＰＡＤを相互に隣接して形成しておき、ＴＣＰ上の配線によって接続したり、ワイヤボンディングによって接続したりすることで、実現することができる。こうして、前記接続を、具体的に行うことができる。
【００２５】
さらにまた、本発明の集積回路の試験方法は、前記試験後における電源回路への放電手段の有効な接続を、チップ内の素子の不可逆変化によって実現することを特徴とする。
【００２６】
上記の構成によれば、たとえば放電抵抗に直列に接続したＮ型のトランジスタのベースをプルアップ抵抗を介して電源に接続するとともに、前記ベースをヒューズを介して接地（プルダウン）しておき、外部電源端子に高電圧を印加することで前記ヒューズを溶断し、プルアップを有効にして前記トランジスタをオンさせることで前記接続を実現することができ、また高電圧を印加することで導通するアンチヒューズを前記放電抵抗に直列に接続し、前記高電圧の印加で、このアンチヒューズを導通させることで前記接続を実現することができる。こうして、前記接続を、具体的に行うことができる。
【００２７】
また、本発明の集積回路の試験方法は、前記試験後における電源回路への放電手段の有効な接続を、追加加工によって実現することを特徴とする。
【００２８】
上記の構成によれば、たとえば放電抵抗に直列に接続したＮ型のトランジスタのベースをプルアップ抵抗を介して電源に接続するとともに、前記ベースをヒューズを介して接地（プルダウン）しておき、レーザ照射によって前記ヒューズを溶断することでプルアップを有効にし、前記トランジスタをオンさせることで前記接続を実現することができる。こうして、前記接続を、具体的に行うことができる。
【００２９】
さらにまた、本発明の集積回路は、電源オフ時に、チップ内の電源回路に残存する電荷を放電するための放電手段を有し、試験時には、前記電源回路が停止され、外部電源端子からの給電によって試験が行われるようにした集積回路において、前記放電手段のために設けられ、前記電源回路と電気的に分離されている前記放電手段用の端子を含むことを特徴とする。
【００３０】
上記の構成によれば、液晶駆動用の集積回路などのように、電源オフ時に、チップ内の電源回路に電荷が残存していると不具合（たとえば、前記液晶駆動装置の場合、残像が表示されてしまう）を生じるので、その残存電荷を放電する放電手段を設けるようにした集積回路において、試験を行うにあたって、制御や回路の簡略化のために前記放電手段が非制御となっているものでは、該放電手段が前記電源回路に常時接続されてしまい、試験時に前記電源回路を停止させ、外部電源端子からの給電によって高電圧を印加するなどの試験を行おうとしても、印加電圧にバラツキが生じるなど、試験の障害となる。
【００３１】
そこで本発明では、前記放電手段のためには、前記電源回路と電気的に分離されている放電手段用の端子を設け、試験時には前記電源回路と放電手段とを電気的に分離して前記障害が発生しないようにする。そして、試験後のパッケージングや実装によって、前記外部電源端子と前記放電手段用の端子とが基板などの配線パターンを介して、前記電源回路に前記放電手段を電気的に接続できる。
【００３２】
具体的には、外付けコンデンサを接続したり、チップ外部へ給電したり、試験のための前記高電圧を給電するなどのために設けられている外部電源端子（ＰＡＤ）と、前記放電手段に接続された端子（ＰＡＤ）とを相互に隣接して形成しておき、ＴＣＰや基板上の配線によって接続したり、ワイヤボンディングによって接続したりする。
【００３３】
したがって、制御や回路の簡略化のために前記放電手段が非制御となっていても、該放電手段が試験の障害とならないようにして、正確な試験を行うことができる。
【００３４】
また、本発明の集積回路は、電源オフ時に、チップ内の電源回路に残存する電荷を放電するための放電手段を有し、試験時には、前記電源回路が停止され、外部電源端子からの給電によって試験が行われるようにした集積回路において、前記放電手段のために設けられ、前記電源回路と電気的に分離されている前記放電手段用の端子と、試験後のパッケージング時に、前記外部電源端子と前記放電手段用の端子とを短絡することで、前記電源回路に前記放電手段を電気的に接続する短絡手段とを含むことを特徴とする。
【００３５】
上記の構成によれば、液晶駆動用の集積回路などのように、電源オフ時に、チップ内の電源回路に電荷が残存していると不具合（たとえば、前記液晶駆動装置の場合、残像が表示されてしまう）を生じるので、その残存電荷を放電する放電手段を設けるようにした集積回路において、試験を行うにあたって、制御や回路の簡略化のために前記放電手段が非制御となっているものでは、該放電手段が前記電源回路に常時接続されてしまい、試験時に前記電源回路を停止させ、外部電源端子からの給電によって高電圧を印加するなどの試験を行おうとしても、印加電圧にバラツキが生じるなど、試験の障害となる。
【００３６】
そこで本発明では、前記放電手段のためには、前記電源回路と電気的に分離されている放電手段用の端子を設け、試験時には前記電源回路と放電手段とを電気的に分離して前記障害が発生しないようにし、試験後のパッケージング時に、短絡手段によって、前記外部電源端子と前記放電手段用の端子とを短絡することで、前記電源回路に前記放電手段を電気的に接続する。
【００３７】
具体的には、外付けコンデンサを接続したり、チップ外部へ給電したり、試験のための前記高電圧を給電するなどのために設けられている外部電源端子（ＰＡＤ）と、前記放電手段に接続された端子（ＰＡＤ）とを相互に隣接して形成しておき、ＴＣＰ上の配線によって接続したり、ワイヤボンディングによって接続したりする。
【００３８】
したがって、制御や回路の簡略化のために前記放電手段が非制御となっていても、該放電手段が試験の障害とならないようにして、正確な試験を行うことができる。
【００３９】
さらにまた、本発明の集積回路では、前記短絡手段は、ＴＣＰ上の配線であることを特徴とする。
【００４０】
上記の構成によれば、前記短絡手段を具体的に構成することができる。
【００４１】
また、本発明の集積回路は、電源オフ時に、チップ内の電源回路に残存する電荷を放電するための放電手段を有し、試験時には、前記電源回路が停止され、外部電源端子からの給電によって試験が行われるようにした集積回路において、試験時には、前記放電手段と電源回路との間の接続を無効にしており、試験後の前記外部電源端子への予め定める印加電圧によって不可逆変化を生じ、前記電源回路への前記放電手段の接続を有効にする短絡手段を含むことを特徴とする。
【００４２】
上記の構成によれば、液晶駆動用の集積回路などのように、電源オフ時に、チップ内の電源回路に電荷が残存していると不具合（たとえば、前記液晶駆動装置の場合、残像が表示されてしまう）を生じるので、その残存電荷を放電する放電手段を設けるようにした集積回路において、試験を行うにあたって、制御や回路の簡略化のために前記放電手段が非制御となっているものでは、該放電手段が前記電源回路に常時接続されてしまい、試験時に前記電源回路を停止させ、外部電源端子からの給電によって高電圧を印加するなどの試験を行おうとしても、印加電圧にバラツキが生じるなど、試験の障害となる。
【００４３】
そこで本発明では、前記放電手段に関連して短絡手段を設け、その短絡手段が、試験時には、前記放電手段と電源回路との間の接続を無効にしており、試験後の前記外部電源端子への予め定める印加電圧によって不可逆変化を生じ、前記電源回路への前記放電手段の接続を有効にする。
【００４４】
したがって、制御や回路の簡略化のために前記放電手段が非制御となっていても、該放電手段が試験の障害とならないようにして、正確な試験を行うことができる。
【００４５】
さらにまた、本発明の集積回路では、前記短絡手段は、前記放電手段と直列に接続され、該直列回路が前記電源回路から接地の間に挿入されており、前記短絡手段は前記外部電源端子への予め定める印加電圧によって、恒久的に導通することを特徴とする。
【００４６】
上記の構成によれば、前記短絡手段を具体的に構成することができる。
【００４７】
また、本発明の集積回路では、前記短絡手段は、前記放電抵抗と接地との間に直列に接続されるＮ型のトランジスタと、前記トランジスタのベースを前記電源回路に接続するプルアップ抵抗と、前記トランジスタのベースを接地するヒューズとを備えて構成され、前記外部電源端子に高電圧を印加することで前記ヒューズを溶断し、プルアップを有効にして前記トランジスタをオンさせることを特徴とする。
【００４８】
上記の構成によれば、前記短絡手段をより一層具体的に構成することができる。
【００４９】
さらにまた、本発明の集積回路では、前記短絡手段は、前記高電圧を印加することで導通するアンチヒューズであることを特徴とする。
【００５０】
上記の構成によれば、前記短絡手段をより一層具体的に構成することができる。
【００５１】
また、本発明の液晶駆動装置は、前記の集積回路を搭載することを特徴とする。
【００５２】
上記の構成によれば、放電手段を用いてチップ内の電源回路の残存電荷を解消し、残像表示を抑えることができるとともに、その放電手段による試験時の不具合の発生も防止することができる液晶駆動装置を実現することができる。
【００５３】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００５４】
図１は、本発明の実施の一形態の液晶駆動装置３１を含む液晶表示装置３２の電気的構成を示すブロック図である。マイクロコンピュータやデジタル信号処理回路などで実現されるＭＰＵ３３は、画像処理等を行い、バスライン３４を介して、前記液晶駆動装置３１に、各種制御信号や表示データ等を出力する。前記液晶駆動装置３１は、それに応答して、ＬＣＤパネル３５を表示駆動する。具体的には、前記表示データは表示データＲＡＭ３６へ蓄積され、そのデータに応じて、液晶駆動電圧選択信号が作成される。液晶駆動出力部３７は、その液晶駆動電圧選択信号に応じて、液晶駆動電圧発生回路３８からの液晶駆動電圧、たとえばＶ０〜Ｖ４を選択して駆動信号を作成し、前記ＬＣＤパネル３５へ与えることで、前記表示駆動を行う。
【００５５】
この液晶駆動装置１内の各回路は、コントロールロッジック３９によって動作制御されており、これらのコントロールロッジック３９や前記表示データＲＡＭ３６などは、外部から給電される比較的低い該液晶駆動装置３１の電源電圧ＶＤＤ（例えば、５Ｖ）によって動作する。しかしながら、実際に前記ＬＣＤパネル３５を駆動する駆動信号のレベルは高く、前記液晶駆動電圧Ｖ０〜Ｖ４を発生する液晶駆動電圧発生回路３８や液晶駆動出力部３７へは、チャージポンプなどで実現される昇圧回路４０において、前記電源電圧ＶＤＤが最大液晶駆動電圧ＶＥＥに昇圧された後、与えられる。
【００５６】
このような液晶表示装置３２において、液晶表示オフ（電源オフ）時に、チップ内の昇圧回路４０に電荷が残存していると、オフされた後もしばらくの間液晶の一部が完全に消灯せず、残像が表示されてしまうという問題があるので、前記昇圧回路４０の出力側に、非制御の放電抵抗４１が設けられている。こうして、昇圧に問題がない場合、制御や回路の簡略化のために放電抵抗４１を用いる構成は、前記図９および図１１で示す従来の液晶駆動装置２１と同様である。
【００５７】
注目すべきは、この液晶駆動装置３１では、前記昇圧回路４０のための外部電源端子（ＰＡＤ（Ａ））５１と電気的に分離して、前記放電抵抗４１のための外部端子（ＰＡＤ（Ｂ））５２を設け、これらの端子５１，５２が図１で示すように分離した状態で、前記外部電源端子（ＰＡＤ（Ａ））５１から高電圧を与えてテストを行い、その後のパッケージングによって、図２で示すように短絡手段５３によって、電気的に接続することである。
【００５８】
図３は、テスト時の外部端子５１〜５５付近の様子を示す図である。各外部端子５１〜５５（ＰＡＤ（Ａ）〜ＰＡＤ（Ｅ））は、チップ６０の表面に形成され、該液晶駆動装置３１が外部と信号をやり取りする接続端子である。液晶ドライバの場合、制御信号が入力される端子、液晶パネルを駆動する信号を出力する端子、電源の供給を受ける端子等ある。前記外部電源端子（ＰＡＤ（Ａ））５１は、前記最大液晶駆動電圧ＶＥＥの端子で、前記昇圧回路４０から他のチップへの給電端であるとともに、前記昇圧回路４０のチャージポンプ動作や、出力電圧（ＶＥＥ）平滑用等の外付けコンデンサを接続したり、テスト用の高電圧を給電するなどのために設けられている。前記外部端子（ＰＡＤ（Ｂ））５２は、前記放電抵抗４１のための外部端子であり、また残余の端子５３〜５５（ＰＡＤ（Ｃ）〜ＰＡＤ（Ｅ））は、この図３で示すように、ウエハでの良品テストを行う場合やストレステスト時、これらのＰＡＤへ、プローブカードと呼ばれる針６１，６３〜６５を立て、信号をやり取りするための外部端子である。
【００５９】
前述のように、ストレステスト時には、前記外部端子（ＰＡＤ（Ｂ））は針を立てずにオープン端子として扱うので、外部電源端子（ＰＡＤ（Ａ））５１と外部端子（ＰＡＤ（Ｂ））５２とは接続がなく、外部電源端子（ＰＡＤ（Ａ））５１に加えられたストレス電圧は、放電抵抗４１で降圧されることなく、前記最大液晶駆動電圧ＶＥＥのみとして使用される。なお、このストレステスト時には、昇圧回路４０はオフとなり、その出力段はハイインピーダンス化している。端子５３〜５５（ＰＡＤ（Ｃ）〜ＰＡＤ（Ｅ））へは、前述の各種制御信号であり、ＬＣＤパネル３５を駆動する他の信号１〜ｎが、それぞれ与えられる。
【００６０】
このようにして、制御や回路の簡略化のために前記放電抵抗４１が非制御となっていても、該放電抵抗４１がストレステストの障害とならないようにして、正確なテストを行うことができる。
【００６１】
一方、図４は、前記液晶駆動装置３１をパッケージへ実装した後の状態を示している。この図４の例では、テープ状のフィルムを使ったＩＣパッケージの１つであるＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）７０へ実装した場合を示している。前記端子５３〜５５（ＰＡＤ（Ｃ）〜ＰＡＤ（Ｅ））は、ＴＣＰ７０上の個別に対応した配線７３〜７５とそれぞれ接続され、信号１〜信号ｎが供給される。これに対して、前記外部電源端子（ＰＡＤ（Ａ））５１と外部端子（ＰＡＤ（Ｂ））５２とは、ＴＣＰ７０上の同一配線７１へ接続されるので、短絡状態となり、前記図９の従来回路と同等になる。しかしながら、ウエハ状態にてストレステストは終了しているので、実装状態でストレステストを行うことはなく、このように外部電源端子（ＰＡＤ（Ａ））５１と外部端子（ＰＡＤ（Ｂ））５２とが短絡し、電源に放電抵抗４１が接続されても問題はない。前記外付けコンデンサの接続がなかったり、前記他のチップへの給電がない場合は、この配線７１は、ダミー配線となる。
【００６２】
なお、図４では、前記外部電源端子（ＰＡＤ（Ａ））５１と外部端子（ＰＡＤ（Ｂ））５２との短絡手段５３として、ＴＣＰを使用した実装形態を示したが、その他の実装形態でも同様に、パッケージングによる接続を行うことができる。たとえば、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）では、液晶表示を行うガラス上へ形成する信号線によって前述の外部電源端子（ＰＡＤ（Ａ））５１と外部端子（ＰＡＤ（Ｂ））５２とを短絡することができる。また、液晶ドライバ単体でのパッケージングでは、ワイヤボンディングなどによる接続も行うことができる。
【００６３】
本発明の実施の他の形態について、図５に基づいて説明すれば、以下のとおりである。
【００６４】
図５は、本発明の実施の他の形態の液晶駆動装置８１を含む液晶表示装置８２の電気的構成を示すブロック図である。この液晶駆動装置８１は、前述の液晶駆動装置３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、前述の液晶駆動装置３１がストレステスト後のパッケージングによって前記外部電源端子（ＰＡＤ（Ａ））５１に放電抵抗４１が接続されたのに対して、この液晶駆動装置８１では、前記外部端子（ＰＡＤ（Ｂ））５２を設けず、チップ内の素子の不可逆変化を利用して、または追加加工によって、接続することである。
【００６５】
このため、前記放電抵抗４１の一端は前記外部電源端子（ＰＡＤ（Ａ））５１、すなわち昇圧回路４０に接続され、他端はＮ型トランジスタ８３を介して接地される。前記トランジスタ８３のベースは、プルアップ抵抗８４を介して前記外部電源端子（ＰＡＤ（Ａ））５１、すなわち昇圧回路４０に接続されるとともに、ヒューズ８５を介して接地される。
【００６６】
したがって、ウエハテストおよびストレステスト時は、ヒューズ８５がつながっており、トランジスタ８３のゲートがＧＮＤレベルとなって該トランジスタ８３はオフし、放電抵抗４１は動作しない。これに対して、ウエハテスト後に、前記外部電源端子（ＰＡＤ（Ａ））５１から、予め定める通常よりも高い電圧を印加して、ヒューズ８５を溶断することで、トランジスタ８３のゲートはプルアップ抵抗８４の働きによってＶＥＥレベルとなり、これによって該トランジスタ８３がオンし、放電抵抗４１が動作するようになる。ストレステスト後は、放電抵抗４１のオン／オフ制御は必要としないので、このようにヒューズ８５の不可逆変化を利用して、放電抵抗４１を接続することができる。
【００６７】
こうして、外部からトリガを受けるまでは導通状態であり、外部からのトリガによって永久的に非導通状態になる素子であるヒューズ８５を用いて、放電抵抗４１を活性化することができる。
【００６８】
前記予め定める電圧の印加によるヒューズ８５の溶断は、テスト工程の最後に行われるけれども、その電圧の印加を行わず、通常通りテスト工程を終了した後に、前記ヒューズ８５へレーザ照射する追加加工を行って、ヒューズ８５を溶断するようにしてもよい。なお、レーザ照射の場合は、ヒューズ８５に限らず、前記プルアップ抵抗８４よりも充分抵抗値が小さいプルダウン抵抗や、短絡配線などに置替えられてもよい。
【００６９】
本発明の実施のさらに他の形態について、図６に基づいて説明すれば、以下のとおりである。
【００７０】
図６は、本発明の実施のさらに他の形態の液晶駆動装置９１を含む液晶表示装置９２の電気的構成を示すブロック図である。この液晶駆動装置９１は、前述の液晶駆動装置８１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、この液晶駆動装置９１では、前記放電抵抗４１の一端を、アンチヒューズ（Ａｎｔｉ−Ｆｕｓｅ）９３を介して、前記外部電源端子（ＰＡＤ（Ａ））５１、すなわち昇圧回路４０に接続することである。このアンチヒューズ９３は、通常は絶縁状態にあり、高電圧を加えることで、短絡状態になるヒューズである。前記放電抵抗４１の他端は、直接接地される。
【００７１】
したがって、第１回目の高電圧すなわち、ストレステストの電圧を加えるときには、放電抵抗４１と前記外部電源端子（ＰＡＤ（Ａ））５１とは、アンチヒューズ９３が絶縁状態であるから、相互に電気的に分離した状態となっている。ストレステストとしてさらに高電圧を印加することによって、アンチヒューズ９３は低抵抗の短絡状態になり、放電抵抗４１は前記外部電源端子（ＰＡＤ（Ａ））５１に物理的に接続された状態となる。このアンチヒューズ９３の不可逆変化によって放電抵抗４１が物理的に接続されるので、ストレステスト後は該放電抵抗４１のオン／オフ制御は必要としない。
【００７２】
こうして、外部からトリガを受けるまでは非導通状態であり、外部からのトリガによって永久的に導通状態になる素子であるアンチヒューズ９３を用いて、放電抵抗４１を活性化することができる。また、ストレステスト電圧をトリガにしているので、追加加工もなく、簡単である。
【００７３】
本発明は、ＳＴＮ液晶用駆動回路、ＴＦＴ液晶用駆動回路に限らず、内部にオン／オフを制御しない放電手段を持った液晶駆動用集積回路に対して有効である。
【００７４】
本発明の集積回路は、内部電源回路に残存する電荷を放電するための非制御の放電手段と、前記内部電源回路からの給電に代えて外部から給電するための外部電源端子とを備えた集積回路において、前記放電手段と前記外部電源端子とを、電気的に非接続に構成したことを特徴とする。
【００７５】
また、本発明の集積回路は、前記外部電源端子とは電気的に分離され、前記放電手段と電気的に接続されてなる放電手段用端子を備えていることを特徴とする。
【００７６】
さらにまた、本発明の集積回路は、前記放電手段用端子と前記外部電源端子とを隣接配置したことを特徴とする。
【００７７】
また、本発明の集積回路は、内部電源回路に残存する電荷を放電するための非制御の放電手段と、前記内部電源回路からの給電に代えて外部から給電するための外部電源端子とを備えた集積回路において、外部からトリガを受けるまでは、前記内部電源回路と前記放電手段の電荷放出部との間の少なくとも一箇所を非導通状態として前記放電手段を不活性とする一方、外部からトリガを受けることによって前記非導通箇所を永久導通状態として前記放電手段を活性化する放電活性化手段を備えていることを特徴とする。
【００７８】
さらにまた、本発明の集積回路では、前記放電活性化手段は、前記内部電源回路と前記電荷放出部との間の少なくとも一箇所に設けられ、その制御端子がプルアップされているスイッチング素子と、前記制御端子と接地部との間に設けられ、トリガを受けるまでは導通状態であり、トリガとして所定値以上の電圧印加またはレーザ光を受けることで恒久的に非導通状態になる不可逆変化素子（ヒューズ）とを有することを特徴とする。
【００７９】
また、本発明の集積回路では、前記放電活性化手段は、前記内部電源回路と前記電荷放出部との間の少なくとも一箇所に設けられ、トリガを受けるまでは非導通状態であり、トリガとして所定値以上の電圧を印加することで恒久的に導通状態になる不可逆変化素子（アンチヒューズ）であることを特徴とする。
載の集積回路。
【００８０】
さらにまた、本発明の集積回路は、短絡手段によって前記放電手段用端子と前記外部電源端子とが電気的に接続されていることを特徴とする。
は３に）記載の集積回路。
【００８１】
また、本発明の集積回路は、前記放電活性化手段によって前記放電手段が活性化されていることを特徴とする。
【００８２】
さらにまた、本発明の液晶駆動装置は、前記の集積回路を用いたことを特徴とする。
【００８３】
さらにまた、本発明の集積回路の製造方法は、内部電源回路に残存する電荷を放電するための非制御の放電手段と、前記内部電源回路からの給電に代えて外部から給電するための外部電源端子とを備えた集積回路の製造方法であって、前記内部電源回路と前記放電手段とを電気的に分離した状態で、外部電源端子からの給電によって試験を実施し、その後に前記内部電源回路と前記放電手段とを電気的に接続することを特徴する。
【００８４】
また、本発明の集積回路の製造方法は、内部電源回路に残存する電荷を放電するための非制御の放電手段と、前記内部電源回路からの給電に代えて外部から給電するための外部電源端子とを備えた集積回路の製造方法であって、前記内部電源回路と前記放電手段の電荷放出部（接地部）との間の少なくとも一箇所を非導通状態として前記放電手段を不活性とした状態で、外部電源端子からの給電によって試験を実施し、その後に前記非導通箇所を永久導通状態として前記放電手段を活性化することを特徴する。
【００８５】
【発明の効果】
本発明の集積回路の試験方法は、以上のように、液晶駆動用の集積回路などのように、電源オフ時に、チップ内の電源回路に電荷が残存していると不具合（たとえば、前記液晶駆動装置の場合、残像が表示されてしまう）を生じるので、その残存電荷を放電する放電手段を設けるようにした集積回路の試験を行うにあたって、制御や回路の簡略化のために前記放電手段が非制御となっているものでは、該放電手段が前記電源回路に常時接続されてしまい、試験時に前記電源回路を停止させ、外部電源端子からの給電によって高電圧を印加するなどの試験を行おうとしても、印加電圧にバラツキが生じるなど、試験の障害となるので、前記電源回路と放電手段とを電気的に分離してチップを作成し、試験後に、両者を有効に接続する。
【００８６】
それゆえ、正確な試験を行うことができる。
【００８７】
また、本発明の集積回路の試験方法は、以上のように、前記試験後における電源回路への放電手段の有効な接続を、前記放電手段に接続され、前記電源回路と電気的に分離された端子を設け、該端子と前記外部電源端子とを、パッケージングによって接続することで実現する。
【００８８】
それゆえ、前記接続を、具体的に行うことができる。
【００８９】
さらにまた、本発明の集積回路の試験方法は、以上のように、前記試験後における電源回路への放電手段の有効な接続を、たとえば放電抵抗に直列に接続したＮ型のトランジスタのベースをプルアップ抵抗を介して電源に接続するとともに、前記ベースをヒューズを介して接地（プルダウン）しておき、外部電源端子に高電圧を印加することで前記ヒューズを溶断し、プルアップを有効にして前記トランジスタをオンさせるというような、チップ内の素子の不可逆変化によって実現する。
【００９０】
それゆえ、前記接続を、具体的に行うことができる。
【００９１】
また、本発明の集積回路の試験方法は、以上のように、前記試験後における電源回路への放電手段の有効な接続を、たとえば放電抵抗に直列に接続したＮ型のトランジスタのベースをプルアップ抵抗を介して電源に接続するとともに、前記ベースをヒューズを介して接地（プルダウン）しておき、レーザ照射によって前記ヒューズを溶断することでプルアップを有効にし、前記トランジスタをオンさせるというような、追加加工によって実現する。
【００９２】
それゆえ、前記接続を、具体的に行うことができる。
【００９３】
さらにまた、本発明の集積回路は、以上のように、液晶駆動用の集積回路などのように、電源オフ時に、チップ内の電源回路に電荷が残存していると不具合（たとえば、前記液晶駆動装置の場合、残像が表示されてしまう）を生じるので、その残存電荷を放電する放電手段を設けるようにした集積回路において、試験を行うにあたって、制御や回路の簡略化のために前記放電手段が非制御となっているものでは、該放電手段が前記電源回路に常時接続されてしまい、試験時に前記電源回路を停止させ、外部電源端子からの給電によって高電圧を印加するなどの試験を行おうとしても、印加電圧にバラツキが生じるなど、試験の障害となるので、前記放電手段のために、前記電源回路と電気的に分離されている放電手段用の端子を設け、試験時には前記電源回路と放電手段とを電気的に分離して前記障害が発生しないようにし、試験後のパッケージングや実装によって、前記外部電源端子と前記放電手段用の端子とが基板などの配線パターンを介して、前記電源回路に前記放電手段を電気的に接続できるようにする。
【００９４】
それゆえ、正確な試験を行うことができる。
【００９５】
また、本発明の集積回路は、以上のように、液晶駆動用の集積回路などのように、電源オフ時に、チップ内の電源回路に電荷が残存していると不具合（たとえば、前記液晶駆動装置の場合、残像が表示されてしまう）を生じるので、その残存電荷を放電する放電手段を設けるようにした集積回路において、試験を行うにあたって、制御や回路の簡略化のために前記放電手段が非制御となっているものでは、該放電手段が前記電源回路に常時接続されてしまい、試験時に前記電源回路を停止させ、外部電源端子からの給電によって高電圧を印加するなどの試験を行おうとしても、印加電圧にバラツキが生じるなど、試験の障害となるので、前記放電手段のために、前記電源回路と電気的に分離されている放電手段用の端子を設け、試験時には前記電源回路と放電手段とを電気的に分離して前記障害が発生しないようにし、試験後のパッケージング時に、短絡手段によって、前記外部電源端子と前記放電手段用の端子とを短絡することで、前記電源回路に前記放電手段を電気的に接続する。
【００９６】
それゆえ、正確な試験を行うことができる。
【００９７】
さらにまた、本発明の集積回路は、以上のように、前記短絡手段を、ＴＣＰ上の配線とする。
【００９８】
それゆえ、前記短絡手段を具体的に構成することができる。
【００９９】
また、本発明の集積回路は、以上のように、液晶駆動用の集積回路などのように、電源オフ時に、チップ内の電源回路に電荷が残存していると不具合（たとえば、前記液晶駆動装置の場合、残像が表示されてしまう）を生じるので、その残存電荷を放電する放電手段を設けるようにした集積回路において、試験を行うにあたって、制御や回路の簡略化のために前記放電手段が非制御となっているものでは、該放電手段が前記電源回路に常時接続されてしまい、試験時に前記電源回路を停止させ、外部電源端子からの給電によって高電圧を印加するなどの試験を行おうとしても、印加電圧にバラツキが生じるなど、試験の障害となるので、前記放電手段に関連して短絡手段を設け、その短絡手段が、試験時には、前記放電手段と電源回路との間の接続を無効にしており、試験後の前記外部電源端子への予め定める印加電圧によって不可逆変化を生じ、前記電源回路への前記放電手段の接続を有効にする。
【０１００】
それゆえ、正確な試験を行うことができる。
【０１０１】
さらにまた、本発明の集積回路は、以上のように、前記短絡手段を、前記放電手段と直列に接続され、前記直列回路が前記電源回路から接地の間に挿入されており、前記外部電源端子への予め定める印加電圧によって、恒久的に導通する手段で実現する。
【０１０２】
それゆえ、前記短絡手段を具体的に構成することができる。
【０１０３】
また、本発明の集積回路は、以上のように、前記短絡手段を、前記放電抵抗と接地との間に直列に接続されるＮ型のトランジスタと、前記トランジスタのベースを前記電源回路に接続するプルアップ抵抗と、前記トランジスタのベースを接地するヒューズとを備え、前記外部電源端子に高電圧を印加することで前記ヒューズを溶断し、プルアップを有効にして前記トランジスタをオンさせることで実現する。
【０１０４】
それゆえ、前記短絡手段をより一層具体的に構成することができる。
【０１０５】
さらにまた、本発明の集積回路は、以上のように、前記短絡手段を、前記高電圧を印加することで導通するアンチヒューズとする。
【０１０６】
それゆえ、前記短絡手段をより一層具体的に構成することができる。
【０１０７】
また、本発明の液晶駆動装置は、以上のように、前記の集積回路を搭載する。
【０１０８】
それゆえ、放電手段を用いてチップ内の電源回路の残存電荷を解消し、残像表示を抑えることができるとともに、その放電手段による試験時の不具合の発生も防止することができる液晶駆動装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の液晶駆動装置を含む液晶表示装置の電気的構成を示すブロック図である。
【図２】図１で示す液晶駆動装置のテスト後の状態を示すブロック図である。
【図３】図１で示す液晶駆動装置のテスト時の外部端子付近の様子を示す図である。
【図４】図１で示す液晶駆動装置のパッケージ後の外部端子付近の様子を示す図である。
【図５】本発明の実施の他の形態の液晶駆動装置を含む液晶表示装置の電気的構成を示すブロック図である。
【図６】本発明の実施のさらに他の形態の液晶駆動装置を含む液晶表示装置の電気的構成を示すブロック図である。
【図７】従来の一般的な液晶駆動装置を含む液晶表示装置の電気的構成を示すブロック図である。
【図８】他の従来技術の液晶駆動装置を含む液晶表示装置の電気的構成を示すブロック図である。
【図９】さらに他の従来技術の液晶駆動装置を含む液晶表示装置の電気的構成を示すブロック図である。
【図１０】ストレステストの必要性を説明する故障率のグラフである。
【図１１】図９で示す液晶駆動装置のテスト時のブロック図である。
【符号の説明】
３１，８１，９１    液晶駆動装置
３２，８２，９２    液晶表示装置
３３    ＭＰＵ
３４    バスライン
３５    ＬＣＤパネル
３６    表示データＲＡＭ
３７    液晶駆動出力部
３８    液晶駆動電圧発生回路
３９    コントロールロッジック
４０    昇圧回路（電源回路）
４１    放電抵抗（放電手段）
５１    外部電源端子（ＰＡＤ（Ａ））
５２    外部端子（ＰＡＤ（Ｂ））
５３    短絡手段
５３〜５５    外部端子（ＰＡＤ（Ｃ）〜ＰＡＤ（Ｅ））
６０    チップ
６１，６３〜６５    針
７０    ＴＣＰ
７１    配線（短絡手段）
７３〜７５    配線
８３    Ｎ型トランジスタ（短絡手段）
８４    プルアップ抵抗（短絡手段）
８５    ヒューズ（短絡手段）
９３    アンチヒューズ（短絡手段）
【図１】
2004335871.tif 000003
【図２】
2004335871.tif 000004
【図３】
2004335871.tif 000005
【図４】
2004335871.tif 000006
【図５】
2004335871.tif 000007
【図６】
2004335871.tif 000008
【図７】
2004335871.tif 000009
【図８】
2004335871.tif 000010
【図９】
2004335871.tif 000011
【図１０】
2004335871.tif 000012
【図１１】
2004335871.tif 000013