(57)【要約】【目的】複数のＤＳＰを制御するディジタルシグナルプロセッサ制御装置において、ＨＰＩブートを利用すると、起動時間が長くなる。【構成】信号処理を行う複数個のＤＳＰと、ＤＳＰ用プログラムを記憶したＲＯＭと、ＤＳＰとＲＯＭとの間のＤＳＰ用プログラムの読み出し書き込みを制御するシステムコントローラとを備えたディジタルシグナルプロセッサ制御装置において、システムコントローラの制御に基づいて複数個のＤＳＰに対して一斉アクセスを行うＤＳＰコントローラを備え、システムコントローラは、ＲＯＭからＤＳＰ用プログラムを読み出すと共に読み出したＤＳＰ用プログラムをＤＳＰコントローラにより複数個のＤＳＰに一斉書き込みを行いＤＳＰ用プログラムのロード終了後に複数個のＤＳＰを一斉に起動する制御を行う。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
信号処理を行う複数のディジタルシグナルプロセッサと、ディジタルシグナルプロセッサ用プログラムを記憶したＲＯＭと、前記ＤＳＰと前記ＲＯＭとの間のディジタルシグナルプロセッサ用プログラムの読み出し及び書き込みを制御するシステムコントローラとを備えたディジタルシグナルプロセッサ制御装置において、前記システムコントローラの制御に基づいて前記複数のＤＳＰに対して一斉アクセスを行うディジタルシグナルプロセッサコントローラを備え、前記システムコントローラは、前記ＲＯＭからディジタルシグナルプロセッサ用プログラムを読み出すと共に読み出したディジタルシグナルプロセッサ用プログラムを前記ディジタルシグナルプロセッサコントローラにより前記複数のＤＳＰに一斉書き込みを行いディジタルシグナルプロセッサ用プログラムのロード終了後に前記複数のＤＳＰを一斉に起動する制御を行うことを特徴とするディジタルシグナルプロセッサ制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、複数のディジタルシグナルプロセッサ（以下、「ＤＳＰ」という。）を備えるディジタルシグナルプロセッサ制御装置に関する。
【０００２】
【従来の技術】
複数の通信回線の通信信号を大容量記録装置に記録し、記録した通信信号を再生する装置として、特開平１１−２８９３８６号公報及び特開２０００−２４４６５２号公報に開示されている記録再生装置がある。これらの記録再生装置は、通信回線毎に、通信の開始又は終了を検出し、通信中に通信信号を通信データに変換して大容量記録装置に出力する処理等を行う録音ブロックを備えている。これらの録音ブロックの制御及び録音ブロックから出力された通信データを大容量記録装置に記録する制御は、システムコントローラが行っている。一般的に、システムコントローラには、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）が用いられる。
【０００３】
このような記録再生装置は、回路基板を小さくし回路構成を簡素化するため、例えば４回線や８回線分の通信回線の通信の開始又は終了の検出や通信信号を通信データに変換して大容量記録装置に出力する処理等を１つのＤＳＰを用いて行っている。前述した記録再生装置は、例えば６４回線や１２８回線分の通信回線の記録を行うため、一台の記録再生装置に８個や１６個等の数多くのＤＳＰを使用し、ＣＰＵは、それらの数多くのＤＳＰの制御を行っている。
【０００４】
図９は、従来の記録再生装置において複数のＤＳＰを使用した回路構成の一部の概略構成図である。図１０は、図９に示すアドレスデコーダの入出力信号の論理値を示す図である。図１１は、ＤＳＰのホストポートインターフェースにおける制御レジスタの入出力信号の論理値を説明する図である。図１２は、ＤＳＰのホストポートインターフェースにおけるコントロールレジスタを説明する図である。
【０００５】
図９において、１０１は記録再生装置全体を制御するＣＰＵ、１０２はＣＰＵ１０１により実行されるプログラム及び複数のＤＳＰにより実行されるプログラム（以下、「ＤＳＰプログラム」という。）が記憶されているメモリ（以下、「ＲＯＭ」という。）、１０３はＣＰＵ１０１がプログラムを実行するためのワークエリアやデータの一時記憶として使用されるメモリ（以下、「ＲＡＭ」という。）、１０５〜１０８は、データに信号処理（例えば、アナログ信号をデジタルデータに変換する処理、データを圧縮する処理等）を行うＤＳＰ０〜ＤＳＰ３である。
【０００６】
１１０は、ＣＰＵ１０１がＤＳＰ０〜ＤＳＰ３（１０５〜１０８）とアクセスするためのチップセレクト信号（／ＨＣＳ）を生成するアドレスデコーダであり、一般的には、７４ＬＳ１３９等の標準ロジックＩＣが用いられる。ここで、ＣＰＵ１０１やＤＳＰ０〜ＤＳＰ３（１０５〜１０８）等において、端子名の前に記載の「／」は、負論理を示し、「／」が記載された端子は、信号がＬＯＷの場合にアクティブになる。
【０００７】
アドレスデコーダ１１０は、図１０に示すように、ＣＰＵ１０１のチップセレクト信号（／ＣＳ２）がＬＯＷの場合、バス１０９上のＡ２信号及びＡ３信号をデコードし、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）のうちの１つのＤＳＰを選択するように動作する。
【０００８】
ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、シリアルクロック（ＳＣＫ）、シリアル入力（ＳＩ）及びシリアル出力（ＳＯ）のインタフェースを備え、ＡＤコンバータ（図示せず）又はＤＡコンバータ（図示せず）に接続される。
【０００９】
また、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、アドレスデコーダ１１０を介してＣＰＵ１０１とデータのやり取りを行うために、次のようなホストポートインターフェースを持つ。
【００１０】
／ＨＣＳ・・・チップセレクト入力
ＨＣＬ０・・・コントロール０入力
ＨＣＬ１・・・コントロール０入力
／ＨＲＤ・・・データリードストローブ
／ＨＷＲ・・・データライトストローブ
ＨＤＡＴＡ・・・データバス
【００１１】
また、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、図１１に示すように、上記信号によってリード及びライトが可能な次の４つのレジスタを持つ。
【００１２】
コントロールレジスタ
データレジスタ
上位アドレスレジスタ
下位アドレスレジスタ
【００１３】
このうち、コントロールレジスタは、上位及び下位アドレスレジスタで示されるＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０〜ＤＳＰ−ＲＡＭ３）に、データレジスタにセットされたデータを書き込む処理（ライト処理）、または、上位及び下位アドレスレジスタで示されるＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０〜ＤＳＰ−ＲＡＭ３）からデータレジスタにデータを読み出す処理（リード処理）の制御を行う。
【００１４】
コントロールレジスタは、例えば図１２に示すように、ビット機能を持ち、ライトビット（ＷＲＢ）に１を書き込むことでライト処理が実行される。実行が完了するとライトビット（ＷＲＢ）は自動的に０にクリアされる。従って、ＣＰＵ１０１は、コントロールレジスタのＷＲＢが０にクリアされたか否かを確認することで、ＤＳＰがライト処理を完了したか否かを確認することができる。
【００１５】
また、ライト処理と同様に、リードビット（ＲＤＢ）に１を書き込むことでリード処理が実行され、実行が完了するとリードビット（ＲＤＢ）は自動的に０にクリアされる。ＣＰＵ１０１は、コントロールレジスタのＲＤＢが０にクリアされたか否かを確認することで、ＤＳＰがリード処理を完了したか否か確認することができる。
【００１６】
図１３は、ホストポートインタフェースにおけるライト処理を示すフローチャートである。
ＤＳＰ内部メモリのアクセスするアドレスの上位アドレスを上位アドレスレジスタに書き込み（ＳＴＥＰ１３０１）、ＤＳＰ内部メモリのアクセスするアドレスの下位アドレスを下位アドレスレジスタに書き込み（ＳＴＥＰ１３０２）、ＤＳＰ内部メモリに書き込むデータをデータレジスタに書き込む（ＳＴＥＰ１３０３）。ここまでの処理では、ＤＳＰ内のアドレスレジスタ及びデータレジスタにアドレス及びデータがセットされただけで、実際にアクセスしたいＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ）へのアクセスは実行されていない。
【００１７】
コントロールレジスタのライトビット（ＷＲＢ）に１をセットする（ＳＴＥＰ１３０４）。これにより、実際にＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ）へのアクセスが行われる。このとき、コントロールレジスタを読み出し、ライトビット（ＷＲＢ）が０にクリアされたかを判定し（ＳＴＥＰ１３０５）、ライトビット（ＷＲＢ）が０にクリアされるとライト処理が完了する。
【００１８】
図１４は、ホストポートインタフェースにおけるリード処理を示すフローチャートである。
前述したライト処理の動作と同様に、ＤＳＰ内部メモリのアクセスするアドレスの上位アドレスを上位アドレスレジスタに書き込み（ＳＴＥＰ１４０１）、ＤＳＰ内部メモリのアクセスするアドレスの下位アドレスを下位アドレスレジスタに書き込み（ＳＴＥＰ１４０２）、コントロールレジスタのリードビット（ＲＤＢ）に１をセットする（ＳＴＥＰ１４０３）。これにより、上位及び下位アドレスレジスタで指示されるＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ）へのアクセスが開始される。
【００１９】
リードビット（ＲＤＢ）が０にクリアされたか否かを判定し（ＳＴＥＰ１４０４）、ＲＤＢ＝０になったら、データレジスタから読み出したいデータを読み出し（ＳＴＥＰ１４０５）、リード処理が完了する。
【００２０】
図１２において、コントロールレジスタのインクリメントビット（ＩＢ）に１をセットし、ＷＲＢ又はＲＤＢに１をセットすることで、上位及び下位アドレスレジスタの値を自動的にインクリメントすることができる。したがって、ホストポートインターフェース間で複数バイトのデータ転送が容易に行える。
【００２１】
例えば、図１３に示すライト処理では、上位及び下位アドレスレジスタの設定後（ＳＴＥＰ１３０１及び１３０２）、ＳＴＥＰ１３０３〜ＳＴＥＰ１３０５を、転送したいバイト回数分ループすることで、初めのアドレス指定だけで、連続して複数バイトのライト処理が行える。また、図１４に示すリード処理においても、同等の処理を行うことで、連続して複数バイトのリード処理が行える。
【００２２】
従来、ＣＰＵ１０１からＤＳＰ０〜ＤＳＰ３（１０５〜１０８）にデータを転送する場合、ホストポートインターフェースが利用される。また、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）の起動プログラムは、予めＤＳＰ内部のＲＯＭ（図示せず）に書き込んでおく場合と、システム起動時にＣＰＵバス上のＲＯＭ１０２からプログラムを読み出すと共にホストポートインターフェースを経由してＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ）に読み込み、その後ＤＳＰを起動する場合とがある。この後者をホストポートインタフェースブート（以下、「ＨＰＩブート」という。）といい、前述した記録再生装置では、このＨＰＩブートが用いられる。
【００２３】
このＨＰＩブートを用いると、各ＤＳＰ毎にプログラム（前述した記録再生装置においては、オーディオ信号の記録のためのプログラム）格納用メモリ（ＲＯＭ）を必要とせず、バス１０９上のＲＯＭ１０２の一部をＤＳＰプログラム格納用とすることができる。また、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）に処理させるプログラムを変更する場合などは、バス１０９上のＲＯＭ１０２を書き換え可能なフラッシュメモリとし、このフラッシュメモリに格納しているＤＳＰプログラムを変更することにより、各ＤＳＰ毎にＤＳＰプログラム格納用ＲＯＭを変更する必要がなくなるという利点がある。したがって、前述した記録再生装置等において、複数個のＤＳＰを使用し、且つ、各ＤＳＰで実行するＤＳＰプログラムが同じプログラムの場合、ＨＰＩブートが利用される。
【００２４】
【発明が解決しようとする課題】
前述した特開平１１−２８９３８６号公報及び特開２０００−２４４６５２号公報に開示されている記録再生装置では、複数回線の通信内容を漏れなく記録するため、長時間連続して稼働する。連続稼働によりメモリリーク等が発生し、それが原因による記録漏れを防止するため、記録再生装置は、予め定めた時間毎に再起動を行う。
【００２５】
しかし、記録再生装置が、前述したＨＰＩブートを利用していると、ＤＳＰの個数に比例して全ＤＳＰの起動に要する時間が増加し、起動時間が長くなる。そうすると、再起動時に通信内容の記録漏れが生じる場合がある。
【００２６】
本発明は、ＨＰＩブートを利用していても、複数のＤＳＰを利用した装置の起動時間を短縮することができるディジタルシグナルプロセッサ制御装置を提供することを目的とする。
【００２７】
【課題を解決するため手段】
本願発明は、信号処理を行う複数のディジタルシグナルプロセッサと、ディジタルシグナルプロセッサ用プログラムを記憶したＲＯＭと、前記ＤＳＰと前記ＲＯＭとの間のディジタルシグナルプロセッサ用プログラムの読み出し及び書き込みを制御するシステムコントローラとを備えたディジタルシグナルプロセッサ制御装置において、前記システムコントローラの制御に基づいて前記複数のＤＳＰに対して一斉アクセスを行うディジタルシグナルプロセッサコントローラを備え、前記システムコントローラは、前記ＲＯＭからディジタルシグナルプロセッサ用プログラムを読み出すと共に読み出したディジタルシグナルプロセッサ用プログラムを前記ディジタルシグナルプロセッサコントローラにより前記複数のＤＳＰに一斉書き込みを行いディジタルシグナルプロセッサ用プログラムのロード終了後に前記複数のＤＳＰを一斉に起動する制御を行うことを特徴とする。
【００２８】
【発明の実施の形態】
図１は、本発明のディジタルシグナルプロセッサ制御装置の一実施例の概略構成図である。
図１において、１０１は装置全体を制御するＣＰＵ、１０２はＣＰＵ１０１が実行するプログラム及びＤＳＰ０〜ＤＳＰ３（１０５〜１０８）が実行するプログラム（ＤＳＰプログラム）が記憶されているＲＯＭ、１０３はＣＰＵ１０１が実行するプログラムのワークエリアやデータの一時記憶として使用されるＲＡＭ、１０４はＣＰＵ１０１からの信号に基づいてＤＳＰ０〜ＤＳＰ３（１０５〜１０８）を制御するＤＳＰコントローラ、１０５〜１０８は、データに信号処理（例えば、アナログ信号をデジタルデータに変換する処理、データを圧縮する処理等）を行うＤＳＰ０〜ＤＳＰ３である。ＲＯＭ１０２及びＲＡＭ１０３、並びに、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、前記従来の技術で述べたものと同様の動作を行うので、詳細な説明は省略する。
【００２９】
図２は、本実施例におけるＤＳＰコントローラ１０４の一実施例の概略構成図である。図３は、本実施例におけるＤＳＰコントローラ１０４の入出力信号の論理関係を示す図である。
図２において、左側の入力信号端子群は、ＣＰＵ１０１とインタフェースの間で信号のやり取りをするための端子であり、右側の出力信号端子群は、各ＤＳＰ１０５〜１０８間で信号のやり取りをするための端子である。なお、図２は、ＤＳＰが４個の場合であり、Ａ４の入力信号端子は使用しない。
【００３０】
／ＣＳ２端子に入力する信号（以下、「／ＣＳ２信号」という。）は、ＣＰＵ１０１が特定のアドレス空間にアクセスした場合にＬＯＷとなる信号であり、本実施例では、Ｈ’３００００番台のアドレスでＬＯＷになり、このアドレス空間にＤＳＰが割り当てられているとする。
【００３１】
Ａ２〜Ａ５に入力する信号（以下、「Ａ２信号」〜「Ａ５信号」という。）は、ＣＰＵ１０１のアドレス信号である。／ＨＲＤ端子に入力する信号（以下、「／ＨＲＤ信号」という。）は、ＣＰＵ１０１のリード信号でデータリード時にＬＯＷになる。／ＨＷＲに入力する信号（以下、「／ＨＷＲ信号」という。）は、ＣＰＵ１０１のライト信号でデータライト時にＬＯＷになる。／ＤＣＳ０〜／ＤＣＳ３端子から出力する信号（以下、「／ＤＣＳ０信号」〜「／ＤＣＳ３信号」という。）は、ＤＳＰ０〜ＤＳＰ３に対応するチップセレクト信号で、アクセスの対象となるＤＳＰのチップセレクト信号がＬＯＷになる。
【００３２】
／ＤＲＤ端子及び／ＤＷＲ端子から出力する信号（以下、「／ＤＲＤ信号」、「／ＤＷＲ信号」という。）は、それぞれＤＳＰ用リード信号及びライト信号であり、ＬＯＷのときにリード及びライトが行われる。ただし、前記チップセレクト信号（／ＤＳＰｘ）がＬＯＷで選択されているＤＳＰのみが有効なリード及びライトが行われる。
【００３３】
次に、本実施例のＤＳＰコントローラ１０４の動作について説明する。
／ＣＳ２信号がＬＯＷの時、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）を制御する出力信号端子群が有効になり、かつ、Ａ５信号がＬＯＷの場合、Ａ２信号及びＡ３信号の論理にしたがい、／ＤＣＳ０〜／ＤＣＳ３信号のいずれか１つの信号が有効（ＬＯＷ）になる。また、Ａ５信号がＨＩＧＨの場合、Ａ２信号及びＡ３信号の論理に関係なく、／ＤＣＳ０〜／ＤＣＳ３信号のすべてが有効（ＬＯＷ）になる。
【００３４】
ＣＰＵ１０１は、図３に示すように、ホストポートインターフェースの各レジスタに対し、Ｈ’３００００〜Ｈ’３０００３でＤＳＰ０を、Ｈ’３０００４〜Ｈ’３０００７でＤＳＰ１を、Ｈ’３０００８〜Ｈ’３０００ｂでＤＳＰ２を、Ｈ’３０００ｃ〜Ｈ’３０００ｆでＤＳＰ３を、それぞれ制御することができるとともに、Ｈ’３００２０〜Ｈ’３００２３をアクセスすることで、ＤＳＰ０〜ＤＳＰ３のすべてに一斉同時制御が可能となる。
【００３５】
図４は、本実施例におけるＤＳＰコントローラ１０４の他の実施例を示す概略構成図である。図５は、図４に示す構成における入出力信号の論理関係を示す。
図４は、本実施例におけるＤＳＰコントローラ１０４を示し、ＤＳＰコントローラ１０４の制御対象のＤＳＰを８個とした場合の例である。この場合、図５に示すように、Ａ５信号がＬＯＷであれば、Ａ２信号、Ａ３信号及びＡ４信号の論理にしたがって、／ＤＣＳ０〜／ＤＣＳ７信号のいずれか１つが有効（ＬＯＷ）になり、Ａ５信号がＨＩＧＨであれば、Ａ２信号、Ａ３信号及びＡ４信号の論理に関係なく、／ＤＣＳ０〜／ＤＣＳ７信号のすべてが有効（ＬＯＷ）になる。
【００３６】
図６は、本実施例のＤＳＰコントローラ１０４によるＤＳＰ制御（ＨＰＩブート）のフローチャートである。
ここで、図１において、ＣＰＵ１０１に対し、ＲＯＭ１０２はＨ’０００００〜、ＲＡＭ１０３はＨ’１００００〜、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）はＨ’３００００〜のアドレス空間にそれぞれ割り当てられているとする。また、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、リセット後ＨＰＩブートモードになるように設定されているとする。
【００３７】
本実施例におけるＨＰＩブートについて説明する。
始めに、コントロールレジスタ（Ｈ’３００２０）のＲＥＳビットに１をセットする（ＳＴＥＰ６０１）。これにより、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）はリセット状態になる。ＳＴＥＰ１でセットしたＲＥＳビットを０にクリアすることで、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）をリセット状態から復帰させる（ＳＴＥＰ６０２）。
【００３８】
コントロールレジスタ（Ｈ’３００２０）のＩＢビットに１をセットする（ＳＴＥＰ６０３）。これにより、ライト処理又はリード処理を行う毎に、アドレスレジスタにセットされているアドレス値が自動的にインクリメントされる。
【００３９】
ＲＯＭ１０２からＤＳＰ０〜ＤＳＰ３（１０５〜１０８）にロードするＤＳＰプログラムを格納するＤＳＰ内蔵メモリの先頭アドレスの上位バイトを、上位アドレスレジスタ（Ｈ’３００２２）にセットする（ＳＴＥＰ６０４）。また、その下位バイトを下位アドレスレジスタにセットする（ＳＴＥＰ６０５）。
【００４０】
ＣＰＵ１０１は、ＲＯＭ１０２からＤＳＰ０〜ＤＳＰ３（１０５〜１０８）にロードするＤＳＰプログラムの最初の１バイトを読み出す（ＳＴＥＰ６０６）。読み出されたデータは、データレジスタ（Ｈ’３００２１）に書き込まれる（ＳＴＥＰ６０７）。
【００４１】
コントロールレジスタ（Ｈ’３００２０）のＷＲＢビットに１をセットする（ＳＴＥＰ６０８）。これにより、アドレスレジスタのアドレス値で示される各ＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０〜ＤＳＰ−ＲＡＭ３）に、データレジスタにセットされている値が書き込まれる。また、書き込み終了と同時にアドレスレジスタにセットされているアドレス値が自動的にインクリメントされる。
【００４２】
ＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０〜ＤＳＰ−ＲＡＭ３）へのＤＳＰプログラムのロードが完了したか否かの判定が行われ（ＳＴＥＰ６０９）、ＤＳＰプログラムのロードが完了してない場合はＳＴＥＰ６０６に戻り、ＳＴＥＰ６０６に続くＳＴＥＰ６０７及びＳＴＥＰ６０８の処理が繰り返し行われる。ＤＳＰプログラムのロードが完了した場合（ＳＴＥＰ６０９）、次のＳＴＥＰ６１０に進む。
【００４３】
ここで、ＤＳＰプログラムのロード完了とは、ＲＯＭ１０２内のＤＳＰプログラムの最後の１バイトを読み出し、その１バイトをＤＳＰ０〜ＤＳＰ３（１０５〜１０８）のＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０〜ＤＳＰ−ＲＡＭ３）に書き込みが完了したことをいう。
【００４４】
ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）の起動処理が行われ、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）の起動が完了（ＳＴＥＰ６１０）して、処理が終了する。
【００４５】
図７は、本実施例のディジタルシグナルプロセッサ制御装置において複数のＤＳＰを同時に起動させる場合のフローチャートである。
ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）は、ＤＳＰ内部メモリ（ＤＳＰ−ＲＡＭ０〜ＤＳＰ−ＲＡＭ３）の特定アドレス（例えば、Ｈ’ＦＦＦ４）に特定値（例えば、Ｈ’５５）が書き込まれることにより、図７に示すフローチャートにしたがいロードしたＤＳＰプログラムを起動する。
【００４６】
図７において、上位アドレスレジスタ（Ｈ’３００２２）にアドレス値Ｈ’ＦＦをセットし（ＳＴＥＰ７０１）、下位アドレスレジスタ（Ｈ’３００２３）にアドレス値Ｈ’Ｆ４をセットする（ＳＴＥＰ７０２）。データレジスタ（Ｈ’３００２１）に特定値Ｈ’５５を書き込み（ＳＴＥＰ７０３）、コントロールレジスタ（Ｈ’３００２０）のＷＲＢビットに１をセットする（ＳＴＥＰ７０４）。これによりＤＳＰ０〜ＤＳＰ３（１０５〜１０８）が一斉に起動する。
【００４７】
図８は、本実施例のディジタルシグナルプロセッサ制御装置において複数のＤＳＰをそれぞれ異なるタイミングで起動させる場合のフローチャートである。
図８において、上位アドレスレジスタ（Ｈ’３００２２）にアドレス値Ｈ’ＦＦをセットし（ＳＴＥＰ８０１）、下位アドレスレジスタ（Ｈ’３００２３）にアドレス値Ｈ’Ｆ４をセットし（ＳＴＥＰ８０２）、データレジスタ（Ｈ’３００２１）にＨ’５５を書き込み（ＳＴＥＰ８０３）、ＤＳＰ０用コントロールレジスタ（Ｈ’３００００）のＷＲＢビットに１をセットする（ＳＴＥＰ８０４）。これによりＤＳＰ０（１０５）だけが起動する。
【００４８】
次に、タイミングオフセット分のウエイト処理（ＳＴＥＰ８０５）を行ったのち、ＤＳＰ１（１０６）用コントロールレジスタ（Ｈ’３０００４）のＷＲＢビットに１をセットする（ＳＴＥＰ８０６）。これによりＤＳＰ１（１０６）が起動する。以降、ＳＴＥＰ８０５及びＳＴＥＰ８０６と同等の処理をＳＴＥＰ８０７及びＳＴＥＰ８０８で行い、ＤＳＰ２（１０７）を起動させ、ＳＴＥＰ８０９及びＳＴＥＰ８１０でＤＳＰ３（１０８）を起動させる。
【００４９】
この起動方法によると、ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）を異なるタイミングで順次起動させることができる。例えば、４個のＤＳＰを使用して、起動後の各ＤＳＰが１００ｍｓ毎にエンコード処理した信号を出力する場合、図８に示す起動処理のウエイト処理時間（ＳＴＥＰ８０５、８０７、８０９）を２５ｍｓにすることにより、ＣＰＵ１０１は、２５ｍｓ毎に順次ＤＳＰ０〜ＤＳＰ３（１０５〜１０８）を起動すればよく、ＣＰＵ１０１の各ＤＳＰに対する処理時間を分散し、ＣＰＵ１０１の処理の負担を軽減することができる。
【００５０】
以上のように、複数個のＤＳＰに対し同時アクセスによって、起動するＤＳＰプログラムをロードし、一斉に起動又は順次起動することにより、単数ＤＳＰ使用に比べて、複数個のＤＳＰを使用してもシステム起動時間が長くなることがない。
【００５１】
また、システム拡張により、搭載するＤＳＰ個数が増えてもＤＳＰプログラムのロードにかかる時間が長くなることがないため、システム全体の起動時間をほぼ一定に保つことができ、起動時間が延びることによって発生する問題（バグ）を回避することが出来る。
【００５２】
【発明の効果】
ディジタルシグナルプロセッサ制御装置において、ＨＰＩブートを利用していても、複数のＤＳＰを用いる装置の起動時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明のディジタルシグナルプロセッサ制御装置の一実施例の概略構成図。
【図２】本実施例におけるＤＳＰコントローラ１０４の一実施例の概略構成図。
【図３】本実施例におけるＤＳＰコントローラ１０４の入出力信号の論理関係を示す図。
【図４】本実施例におけるＤＳＰコントローラ１０４の他の実施例を示す概略構成図。
【図５】図４に示す構成における入出力信号の論理関係を示す図。
【図６】本実施例のＤＳＰコントローラ１０４によるＤＳＰ制御（ＨＰＩブート）のフローチャート。
【図７】本実施例のディジタルシグナルプロセッサ制御装置において複数のＤＳＰを同時に起動させる場合のフローチャート。
【図８】本実施例のディジタルシグナルプロセッサ制御装置において複数のＤＳＰをそれぞれ異なるタイミングで起動させる場合のフローチャート。
【図９】従来の記録再生装置における複数のＤＳＰを使用した回路構成の一部の概略構成図。
【図１０】図９に示すアドレスデコーダの入出力信号の論理値を示す図。
【図１１】ＤＳＰのホストポートインターフェースにおける制御レジスタを説明する図。
【図１２】ＤＳＰのホストポートインターフェースにおけるコントロール・レジスタを説明する図。
【図１３】ホストポートインタフェースにおけるライト処理を示すフローチャート。
【図１４】ホストポートインタフェースにおけるリード処理動作を示すフローチャート。
【符号の説明】
１０１・・・ＣＰＵ、１０２・・・ＲＯＭ、１０３・・・ＲＡＭ、１０４・・・ＤＳＰコントローラ、１０５・・・ＤＳＰ０、１０６・・・ＤＳＰ１、１０７・・・ＤＳＰ２、１０８・・・ＤＳＰ３、１０９・・・バス、１１０・・・アドレスデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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