(57)【要約】【課題】トランジスタのコンタクト部のジャンクションリークを抑制する。【解決手段】ＦＢＣまたはトレンチＤＲＡＭのロジック混載の半導体装置において、複数のトランジスタが並べられたセルアレイを有するセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備え、前記セルアレイ部における前記各トランジスタは、半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたワードラインとしてのゲート電極と、前記各ソース・ドレイン拡散層とコンタクトする第１コンタクトと、この第１コンタクトの上面と同じレベルに形成されたエッチングストッパー膜と、このエッチングストッパー膜を貫通して一方の前記第１コンタクトとコンタクトする第２コンタクトと、を備えたものとして構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のトランジスタが並べられたセルアレイを有するセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備え、
前記セルアレイ部における前記各トランジスタは、半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたワードラインとしてのゲート電極と、前記各ソース・ドレイン拡散層とコンタクトする第１コンタクトと、この第１コンタクトの上面と同じレベルに形成されたエッチングストッパー膜と、
このエッチングストッパー膜を貫通して一方の前記第１コンタクトとコンタクトする第２コンタクトと、を備えたことを特徴とする半導体装置。
【請求項２】
前記トランジスタは、データを格納可能なメモリトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスタは、トランスファートランジスタであり、この各トランジスタにはデータ格納用のキャパシタがそれぞれ接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記エッチングストッパ膜は、前記ゲート電極の上面と同じ高さに形成されて、このゲート電極を被っている、請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１コンタクト上に形成される前記第２コンタクトはメタルプラグとして構成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記エッチングストッパ膜は、前記メモリセルアレイ部においては、前記第１コンタクトの上面の高さに形成してこの高さでエッチングストップを行うものとして機能させ、前記周辺回路部においては、前記各周辺トランジスタのゲートの両側の一対のソース・ドレイン拡散層についてはこれを被う高さのものとして形成してこの高さでエッチングストップを行うものとして機能させることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記エッチングストッパは、前記周辺トランジスタ部においては、前記各周辺トランジスタのゲート電極の上面とゲート側壁の表面を被うと共にこれらの両側においてはゲート電極の上面より低い面に形成された一対のソース・ドレイン拡散層上を被うものとして形成されていることを特徴とする、請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記メモリセルアレイ部において、前記第２コンタクトが、前記エッチングストッパ膜を貫通して、前記第１コンタクトの上部に形成されたサリサイド膜にコンタクトし、前記周辺トランジスタ部において、前記各周辺トランジスタの一対のソース・ドレイン領域のうちの一方に対して前記エッチングストッパ膜を貫通してその一方のソース・ドレイン領域の表面に形成されたサリサイド膜にコンタクトすることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
複数のトランジスタのセルアレイを有するセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備える半導体装置の製造方法であって、
前記トランジスタのゲート電極の両側における一対のソース・ドレイン領域上にそれぞれ第１コンタクトを形成し、前記第１コンタクトの上面にエッチングストッパ膜を形成し、このエッチングストッパ膜上の層間絶縁膜を前記エッチングストッパ膜をストッパとしてエッチングして一方の第１ストッパに対応させてコンタクトホールを形成し、この後このエッチングストッパ膜をエッチングして前記第１コンタクトの上面を露出させて前記コンタクトホールを前記第１コンタクトに開口するものとなし、このコンタクトホールに前記第１コンタクトにコンタクトする第２コンタクトを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置に係り、特に、ＤＲＡＭ混載素子やＦＢＣ（Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌ）メモリ素子のセル構造およびこのセル構造を実現するための製造方法に関する。
【０００２】
【従来技術】
近年、半導体メモリの分野においては高集積化を実現するために、セル内に電荷蓄積領域を配置した構造のものが研究されている。
【０００３】
かかる半導体装置としては、ＦＢＣメモリが知られている。このＦＢＣとは、Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｅｌｌの略であり、例えば、ＩＳＳＣＣ２００２（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ―Ｓｔａｔｅ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ  ２００２年：２００２年２月３日から７日にわたりサンフランシスコで開催）における講演で紹介された。その詳細は、講演番号９．１の「ＦＢＣ  Ｃｅｌｌ」によって明らかにされている（非特許文献１参照）。
【０００４】
このＦＢＣメモリはＳＯＩ（シリコンオンインシュレータ）に形成されたＭＯＳトランジスタからなるセル構造を有し、トランジスタの下に電荷を蓄える電荷蓄積領域を設けている。
【０００５】
このようなＦＢＣメモリで、特に電荷蓄積領域境界にＰＮジャンクションが形成される構造のものにおいては、ジャンクションリークを低減するために、ＰＮジャンクション上のプラグ及び配線としては、ポリシリコンプラグ等を用いることが多く、最終的にはその上に金属プラグが形成される。しかし、微細化を図るものにあっては、面積的な余裕が少なく、コンタクトの合わせずれ余裕を十分に取ることができない。このため、合わせずれを生じた場合にオーバーエッチングに起因して異形状を生じてしまうこともある。
【０００６】
図４は、本発明者の知得する半導体装置として例示するＦＢＣメモリの構成を示すものであり、同図（Ａ）は平面図、同図（Ｂ）は、同図（Ａ）のＡ−Ａ線断面図である。
【０００７】
各図４（Ａ），（Ｂ）において、ＵＣはＭＯＳトランジスタを構成するユニットセルを示す。図４（Ｂ）に示すように、支持基板（基板）１の上に、埋め込み酸化膜（絶縁層）２を配置し、その上にシリコン層３を形成することでＳＯＩ構造としている。この基板１は、ここでは、Ｐ型シリコンの支持基板本体１ｂ上にｎ型のウェル（１Ａ）を配置したものとして構成される。シリコン層３には、ソース・ドレイン領域（拡散層領域）４，４とそれらに挟まれたチャネル領域５が形成されている。拡散層領域４の上方には、ソース線ＳＬとビット線ＢＬのいずれかが形成されている。チャネル領域５の上には、ゲート絶縁膜７を介してゲート電極６（ワード線ＷＬ）が形成されている。拡散層４（Ｄ）（ドレイン）とビット線ＢＬはコンタクトプラグＣＰで相互に接続される。コンタクトプラグＣＰとソース線ＳＬはポリシリコンで作られている。ソース線ＳＬはグランドに接続される。図中８は層間絶縁膜（ＢＰＳＧ）である。
【０００８】
ＦＢＣメモリの斜視図は図５（Ｃ）に示される（例えば、非特許文献２参照）。
【０００９】
例えば、図５において示すように、ＦＢＣメモリは、セル内に電荷蓄積用の容量を持たず、フローティングボディ部と呼ばれる電荷蓄積領域に電荷を蓄積することによりメモリ機能を果たすように構成される。
【００１０】
このメモリからデータを呼び出す場合、ワード線ＷＬによってこれにつながる複数のセルを選択する。各セル中に蓄積された電荷は、対応するビット線ＢＬからそれにつながるセンス増幅器３１を通じてＶｏｕｔとして読み出す。なお、各センス増幅器３１の入力側には負荷容量３２が存在する。このため、読み出しに先立ち、リードリセット信号ｒｅａｄ  ｒｅｓｅｔにより動作するリセットトランジスタ３３により、この負荷容量３２の電荷を放電する。
【００１１】
また、データ書き込み時には、基板のＶｇ２端子を通じて書き込みリセット信号ｗｒｉｔｅ  ｒｅｓｅｔを与えて、フローティングボディ部の電荷をリセットし、その後、ビット線ＢＬを通じてデータの書き込みを行う。
【００１２】
以上のような構造を持つＦＢＣメモリおいては、例えば、図４（Ｂ）を参照して、拡散層領域４（ドレインＤ）からチャネル領域５を介して拡散層領域（ソースＳ）へ電流が流れると、チャネル領域５内にホットホールが発生する。このホットホールはこのチャネル領域５内に蓄積される。つまり、チャネル領域５を、データ（ホール）を蓄積するための容量、つまり電荷蓄積領域とすることでメモリ動作を行わせている。つまり電荷蓄積領域はＭＯＳ型トランジスタであるユニットセルＵＣにおけるゲート（ワード線ＷＬ）の下に配置されることとなる。ＦＢＣメモリには、回路面積を大幅に低減でき、高集積化を図ることができるという利点がある。
【００１３】
しかしＦＢＣには、データの蓄積時間が従来のＤＲＡＭにおけるキャパシタと比較して短い。この蓄積時間を延ばすためには、拡散層領域４部分のジャンクションリークを低減することが考えられる。同時に、電荷蓄積領域においてはホットホールを発生させる必要があるために、グランドに接続されるソース線ＳＬや、ビット線ＢＬを低抵抗にすることも考えられる。
【００１４】
このため、それぞれポリシリコンからなる、ソース線ＳＬと、ビット線ＢＬコンタクトプラグＣＰとを、それぞれサリサイドを介して支持基板に接続することにより、低配線抵抗としたものの、本発明者の知得する一例が図６（Ａ）、（Ｂ）に示される。これらの２つの図は１つの半導体装置のそれぞれ異なる部分の断面図である。特に、図６（Ａ）はＦＢＣセル部分、（Ｂ）はＦＢＣ周辺回路部分を示す。これらの図において示すように、ポリシリコンで構成される電極に対してサリサイドプロセスを適用し、サリサイド部１１を形成し、配線の低抵抗化を実現している。図中、１２，１３，１４はゲート側壁である。１６はＳｉＮ膜によるエッチングストッパである。即ち、ＦＢＣ−Ｃｅｌｌ部分（Ａ）とＦＢＣ−周辺回路部分（Ｂ）の両方としての装置全体における層間絶縁膜８に、コンタクトプラグＣＰ，ＣＰを埋め込むコンタクトホールを形成するエッチングに際しては、このエッチングをエッチングストッパ１６で一旦止め、その後に、このエッチングストッパ１６をエッチングして、サリサイド１１（Ｄ），１１（Ｄ）上にコンタクトするコンタクトプラグＣＰを形成するのである。
【００１５】
しかし、いずれにしても、このような構成によれば、図２０（Ａ）からも明らかなように、シリコン層３の表面が直接的にサリサイド化されてしまう。このため、接合部分に界面反応や結晶欠陥部分が発生してしまい、結局ジャンクションリークの多い構造となってしまう。その結果、メモリ動作に重要な電荷の蓄積能力に問題を生じてしまう。
【００１６】
また、バルクシリコンを用いた半導体装置について考えてみる。例えば、特開平３−１７１７６８号公報にはバルクシリコンを用いたメモリセルが開示されている。この場合も、ジャンクションリークの低減に関連して、同様の問題点を内包しているのがわかる。
【００１７】
【非特許文献１】
ＩＳＳＣＣ  ２００２  ／  ＳＥＳＳＩＯＮ  ９  ／  ＤＲＡＭ  ＡＮＤ  ＦＥＲＲＯＥＬＥＣＴＲＩＣ  ＭＥＭＯＲＩＥＳ  ／  ９．１  Ｍｅｍｏｒｙ  Ｄｅｓｉｇｎ  Ｕｓｉｎｇ  Ｏｎｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｇａｉｎ  Ｃｅｌｌ  ｏｎ  ＳＯＩ  ／  ＴＡＫＡＳＨＩ  Ｏｈｓａｗａ  ｅｔ  ａｌ．
【非特許文献２】
ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ、ＶＯＬ．３７、ＭＡＹ、１９９０、ｐ１３７３−１３８２
【特許文献１】
特開平３−１７１７６８号公報
【００１８】
【発明が解決しようとする課題】
以上述べたように、従来は、ＦＢＣ等のように電荷蓄積領域にＰＮジャンクションを用いたメモリ構成において、適切な構造のものが無かった。
【００１９】
従って、本発明は、上記に鑑みてなされたもので、その目的は、例えば、混載ＤＲＡＭやＦＢＣセルにおいて、トランジスタのコンタクト部のジャンクションリークについての対策した半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の実施形態は、複数のメモリトランジスタが並べられたセルアレイを有するメモリセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備え、前記メモリセルアレイ部における前記各メモリトランジスタは、半導体基板中に形成された一対のソース・ドレイン拡散層と、前記半導体基板上にゲート絶縁膜を介して形成されたワードラインとしてのゲート電極と、前記各ソース・ドレイン拡散層とコンタクトする第１コンタクトと、この第１コンタクトの上面と同じレベルに形成されたエッチングストッパー膜と、このエッチングストッパー膜を貫通して一方の前記第１コンタクトとコンタクトする第２コンタクトと、を備えたことを特徴とする半導体装置を提供するものである。
【００２１】
上記目的を達成するために、本発明の実施形態は、複数のトランジスタのセルアレイを有するメモリセルアレイ部と、複数の周辺トランジスタを有する周辺トランジスタ部と、を備える半導体装置の製造方法であって、前記トランジスタのゲート電極の両側における一対のソース・ドレイン領域上にそれぞれ第１コンタクトを形成し、前記第１コンタクトの上面にエッチングストッパ膜を形成し、このエッチングストッパ膜上の層間絶縁膜を前記エッチングストッパ膜をストッパとしてエッチングして一方の第１ストッパに対応させてコンタクトホールを形成し、この後このエッチングストッパ膜をエッチングして前記第１コンタクトの上面を露出させて前記コンタクトホールを前記第１コンタクトに開口するものとなし、このコンタクトホールに前記第１コンタクトにコンタクトする第２コンタクトを形成することを特徴とする半導体装置の製造方法を提供するものである。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２３】
実施形態１．
図１は、本発明の実施形態１の半導体装置として例示するＦＢＣメモリの構成を示すものであり、同図（Ａ）はメモリ部分（メモリセルアレイ部）、同図（Ｂ）は周辺回路部分（周辺トランジスタ部）をそれぞれ示すものである。図１（Ａ），（Ｂ）において示すものの、図６（Ａ），（Ｂ）に示したものと同等の要素には同一の符号を付して詳しい説明は省略する。これは、以下の他の図においても同様である。
【００２４】
メモリ部においては、図１（Ａ）に示すように、シリコン基板上は、ゲート側壁１２，１３が被っており、サリサイド化されていない。一方、ソース・ドレイン領域４（Ｓ），４（Ｄ）とポリシリコンプラグ２１とがコンタクトしている。これらのポリシリコンプラグの上部をサリサイド化している。しかし、ここは、多結晶部分（ポリシリコンプラグ２１）をサリサイドとしたものであるため、シリコン基板に直接影響してジャンクションリークを増加させることは無い。
【００２５】
従って、図１（Ａ），（Ｂ）の構成によれば、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。
【００２６】
図１（Ａ），（Ｂ）の装置の製造方法の要点について述べれば以下の通りである。図１（Ａ）のセル部分において、ポリシリコンプラグ２１（Ｓ），２１（Ｄ）上と、ゲート電極６上とに、サリサイド１１（Ｓ），１１（Ｄ），１１（Ｇ）を形成する。図１（Ｂ）の周辺回路部分においては、ソース・ドレイン領域４（Ｓ），４（Ｄ）上と、ゲート電極６上とに、サリサイド１１を形成する。この後に、セル部分の図１（Ａ）においては全体的に層間絶縁膜８（１）を介してエッチングストッパ１６を形成するが、周辺回路部分の図１（Ｂ）においては、図６（Ｂ）と同様に、このエッチングストッパ１６をゲート電極６、サリサイド１１（Ｇ）、ゲート側壁１２，１３，１４、サリサイド１１（Ｓ），１１（Ｄ）上にそれらに沿った形状に埋積する。セル部分の図１（Ａ）においては、図６（Ｂ）とは異なり、サリサイド（Ｓ），１１（Ｇ），１１（Ｄ）の表面と同じ高さとなるように、エッチングストッパ１６を形成する。このエッチングストッパ１６の表面にさらに全体的に層間絶縁膜８（２）を埋積する。この層間絶縁膜８に、コンタクトホールプラグＣＰ，ＣＰを埋め込むには次のようにする。セル部図１（Ａ）と周辺回路部図１（Ｂ）に同時に、コンタクトホールをあける。これらの図からわかるように、周辺回路部（Ｂ）のものがセル部（Ａ）のものより深いホールとなる。いずれにしても、これらのコンタクトホールは、エッチングストッパ１６のところで止まる。この後、セル部（Ａ）と周辺回路部（Ｂ）のいずれにあっても、このエッチングストッパ１６をエッチングして、コンタクトプラグＣＰ，ＣＰを埋め込む。本発明のこの実施形態においては、上述のように、エッチングストッパ１６を、特にセル部（Ａ）において、シリサイド１１（Ｄ）上に重なるようにしたので、この上に埋め込まれるコンタクトプラグＣＰのためのコンタクトホールも、たとえマスクずれがあってもこのエッチングストッパ１６で止まる。よって、エッチングストッパ１６がない場合のように、例えば、図７に示されるように、コンタクトプラグＣＰの異形は防止される。上述の図１の装置においては、その（Ａ）に示すように、コンタクトプラグＣＰはサリサイド１１（Ｄ）にコンタクトしており、これによってもコンタクト部分の低抵抗化が図られている。
【００２７】
実施形態２．
図２は、本発明の実施形態２の半導体装置として例示するバルクシリコンを用いたメモリの構成を示すものであり、同図（Ａ）はメモリ部分、同図（Ｂ）は周辺回路部分をそれぞれ示すものである。
【００２８】
図２が図１と異なる点は、図１の構成が、基板として支持基板１、埋め込み酸化膜層２、シリコン単結晶層３の３層のＳＯＩ構造を持つのに対して、図２の構成は、バルクのシリコン層３による１層構造となっている事であり、その他の構造は同様である。
【００２９】
本実施形態２の場合も、実施形態１と同様、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。
【００３０】
さらに、本実施形態２の場合も、図２（Ａ）からわかるように、実施形態１と同様、ポリシリコンプラグ２１（Ｄ）の上にサリサイド１１（Ｄ）を介してメタルプラグ（コンタクトプラグ）ＣＰを形成する場合の合わせずれが低減できるので、容易にポリシリコンプラグ２１（Ｄ）とメタルプラグＣＰの２段構造のプラグを形成できる。
【００３１】
実施形態３．
図３は、本発明の実施形態３の半導体装置として例示するトレンチＤＲＡＭの構成を示すものであり、いわゆるトレンチＤＲＡＭのロジック混載の例を示す。図３（Ａ）はメモリ部分、同図（Ｂ）は周辺回路部分をそれぞれ示すものである。図３（Ａ）におけるトランジスタは、トレンチＤＲＡＭにおけるいわゆるＸ‘ｆｅｒ（トランスファー）トランジスタと呼ばれるものである。
【００３２】
図３が図１と異なる点は、ソース線ＳＬは、Ｘ‘ｆｅｒコンタクト２５及びトレンチキャパシタ２６に接続されている点にあり、その他の構成は同じである。
【００３３】
つまり、図３（Ａ）の構成においても、周辺回路部のロジックトランジスタの構造と、メモリ部のセル内リーク対策と、ゲート上のサリサイド化を同時に実現することが可能となる。これと共に、ポリシリコンプラグ２１（Ｄ）上に、サリサイド１１（Ｄ）を介して、コンタクトプラグＣＰを異形を生じさせることなく形成することができる。
【００３４】
【発明の効果】
以上述べたように、本発明によれば、例えば混載ＤＲＡＭやＦＢＣセルにおいて、メモリセル内ではジャンクションリークを低減して電荷蓄積性能を向上させながら、メモリセルのワード線の低抵抗化を同時に実現でき、他方、混載される論理回路には通常のサリサイド構造のトランジスタを配置できるので、高機能な半導体装置を実現でき、さらに、メモリセルアレイ部におけるソース・ドレイン拡散層と配線との間の２段構成のコンタクトを、異形状を生じさせることなく形成できる。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置のメモリセル部分（メモリセルアレイ部）（Ａ）と周辺回路部分（周辺トランジスタ部）（Ｂ）の断面図。
【図２】本発明の実施形態２の半導体装置のメモリセル部分（Ａ）と周辺回路部分（Ｂ）の断面図。
【図３】本発明の実施形態３の半導体装置のメモリセル部分（Ａ）と周辺回路部分（Ｂ）の断面図。
【図４】従来の半導体装置の平面図（Ａ）、断面図（Ｂ）。
【図５】従来の半導体装置の斜視図。
【図６】従来の半導体装置のメモリセル部分（Ａ）と周辺回路部分（Ｂ）の断面図。
【図７】配線（ビット線）とソース・ドレイン拡散層との間に形成された、異形状の２段コンタクトの説明図。
【符号の説明】
１  支持基板
２  埋め込み酸化膜
３  シリコン層
４  ソース・ドレイン拡散層
６  ゲート電極
１１  サリサイド
２１  ポリシリコンプラグ
１３，１４  ゲート側壁
１６  エッチングストッパ
２５  Ｘ‘ｆｅｒコンタクト
２６  トレンチキャパシタ
ＵＣ  ユニットセル
ＷＬ  ワード線
ＳＬ  ソース線
ＢＬ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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