(57)【要約】【課題】不揮発性メモリ部の構成を単純化すること。【解決手段】不揮発性メモリ部と揮発性メモリ部とを備え、不揮発性メモリ部は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とを備える不揮発性メモリ素子を有する半導体記憶装置。【選択図】  図２０
2004342767.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ部と揮発性メモリ部とを備え、不揮発性メモリ部は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とを備える不揮発性メモリ素子を有する半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、揮発性メモリ部はＳＲＡＭを備える半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、不揮発性メモリ素子とＳＲＡＭは１つのチップ上に形成されたことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、揮発性メモリ部はＤＲＡＭを備える半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、揮発性メモリ部は、ＤＲＡＭをリフレッシュするリフレッシュ動作手段を備えることを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、不揮発性メモリ部を形成する第１チップと、揮発性メモリ部を形成する第２チップと、第１および第２チップを収容する１つのパッケージをさらに備えることを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、メモリ機能体は、少なくともその一部が拡散領域の一部にオーバーラップするように形成されてなることを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、メモリ機能体は、電荷を保持する機能を有する膜を備え、電荷を保持する機能を有する膜の表面が、ゲート絶縁膜の表面と略平行に配置してなることを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置してなることを特徴とする半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置において、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚を有することを特徴とする半導体記憶装置。
【請求項１１】
請求項１に記載の半導体記憶装置において、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚を有することを特徴とする半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置と、半導体記憶装置に格納された情報に基づいて演算処理を行う論理演算部とを備えたことを特徴とする半導体装置。
【請求項１３】
請求項１乃至１１のいずれか１つに記載の半導体記憶装置を備えた携帯電子機器。
【請求項１４】
請求項１２記載の半導体装置を備えた携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びこの半導体記憶装置を備えた半導体装置、並びにこの半導体記憶装置又は半導体装置を備えた携帯電子機器に関する。より具体的には、電荷を保持する機能を有するメモリ機能体を備えた電界効果トランジスタよりなる不揮発性メモリ素子を備えた半導体記憶装置、及びこの半導体記憶装置を備えた半導体装置、並びにこの半導体記憶装置又は半導体装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
一般的に、マイクロコンピューターはＣＰＵと不揮発性メモリと揮発性メモリとを備え、不揮発性メモリにはプログラムコードなどが格納され、揮発性メモリはワークメモリとして使用されている。従来、不揮発性メモリとしてはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などが用いられていた。
【０００３】
ＥＥＰＲＯＭの一形態であるフラッシュメモリを例として以下に説明する。図２７は、フラッシュメモリセルの一例の、概略の断面図である。図２７中、９０１は半導体基板、９０２はフローティングゲート、９０３はワード線（コントロールゲート）、９０４は拡散層ソース線、９０５は拡散層ビット線、９０６は素子分離領域、９０７は絶縁膜を、それぞれ示している。
【０００４】
フラッシュメモリセルはフローティングゲートを備え、フローティングゲート中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイにおいては、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
図２８は、フラッシュメモリのフローティングゲート中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。フローティングゲート中の負電荷の量が増加すると閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する（特許文献１参照）。
【０００５】
【特許文献１】特開平５−３０４２７７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、ＥＥＰＲＯＭはフローティングゲートを備えるため、フローティングゲートとコントロールゲートとを形成するため２層のポリシリコンをパターニングする必要があり、工程が複雑であった。そのため、ＥＥＰＲＯＭ自体は無論のこと、不揮発性メモリと揮発性メモリを備えた半導体記憶装置のコスト削減を妨げていた。本発明は、前記課題に鑑みなされたものであり、不揮発性メモリと揮発性メモリとを備えた半導体記憶装置を低コストで提供するものである。
【０００７】
【課題を解決するための手段】
この発明は、不揮発性メモリ部と揮発性メモリ部とを備え、不揮発性メモリ部は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とを備える不揮発性メモリ素子を有する半導体記憶装置を提供するものである。
【０００８】
この構成によれば、不揮発性メモリ部は、微細化が容易で製造プロセスが簡易なメモリ素子を有しているから、不揮発性メモリ部と揮発性メモリ部とを備えた半導体記憶装置が低コストで提供される。また、前記メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、不揮発性メモリ部に記憶された情報の読出し速度が向上し、又は不揮発性メモリ部の読出し回路の構成を単純にすることができる。
【０００９】
この発明の一実施の形態では、揮発性メモリ部はＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）からなることを特徴としている。
この実施の形態によれば、半導体記憶装置の消費電力を抑制することができる。
また、他の実施の形態では、前記不揮発性メモリ素子とＳＲＡＭは１つのチップ上に形成されることを特徴としている。
【００１０】
この実施の形態によれば、前記不揮発性メモリ素子は通常構造のトランジスタと親和性の高いプロセスにより形成することが可能であり、前記ＳＲＡＭは通常構造のトランジスタで構成することができるので、非常に簡易なプロセスで不揮発性メモリ部と揮発性メモリ部を１つのチップ上に混載することができる。したがって、半導体記憶装置を小型化するとともに、半導体記憶装置のコストを著しく削減することが可能となる。
また、他の実施の形態では、前記揮発性メモリ部はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を備えることを特徴としている。
【００１１】
前記実施の形態によれば、前記揮発性メモリ部のビット当たりの占有面積を著しく小さくすることができる。したがって、半導体記憶装置のコストを削減し、又は記憶容量を大きくすることができる。
また、他の実施の形態では、前記揮発性メモリ部は、ＤＲＡＭをリフレッシュするリフレッシュ動作手段を備えることを特徴としている。
【００１２】
この実施の形態によれば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの外部制御装置と半導体記憶装置とを組み合わせた場合に、外部制御装置は揮発性メモリ部のリフレッシュ動作を行なうことが不要となり、若しくは揮発性メモリ部に対してリフレッシュ動作を行なう命令を出す必要がなくなる。したがって、外部制御装置の設計が容易となる。特に外部制御装置の汎用化が容易となる。
また、他の実施の形態では、前記不揮発性メモリ部が形成されたチップと、前記揮発性メモリ部が形成されたチップとが１つのパッケージ内に実装されたことを特徴としている。
【００１３】
この実施の形態によれば、半導体記憶装置を小型化することができる。
また、この発明の半導体装置は、上記半導体記憶装置と、論理演算部とを備えることを特徴としている。
【００１４】
この構成によれば、微細化が容易で製造プロセスが簡易なメモリ素子を有する半導体記憶装置と、論理演算部とを備えているから、種々の演算が可能な半導体装置が低コストで提供される。
また、他の実施の形態では、メモリ機能体は、少なくともその一部が拡散領域の一部にオーバーラップするように形成されてなることを特徴としている。
【００１５】
この実施の形態によれば、不揮発性メモリ素子の読出し速度を十分に高速にすることができる。したがって、半導体記憶装置の高速動作化が可能となる。
また、他の実施の形態では、前記メモリ機能体が、電荷を保持する機能を有する膜を備え、該電荷を保持する機能を有する膜の表面が、ゲート絶縁膜の表面と略平行に配置してなることを特徴としている。
【００１６】
この実施の形態によれば、不揮発性メモリ素子のメモリ効果のばらつきを小さくすることができるので、不揮発性メモリ素子の読出し電流ばらつきを抑えることができる。さらに、記憶保持中の不揮発性メモリ素子の特性変化を小さくすることができるので、不揮発性メモリ素子の記憶保持特性が向上する。したがって、半導体記憶装置の信頼性が向上する。
また、他の実施の形態では、さらに、電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置してなることを特徴としている。
【００１７】
この実施の形態によれば、不揮発性メモリ素子の書換え速度が増大するので、不揮発性メモリ素子の書換え動作を高速にすることができる。したがって、半導体記憶装置の高速動作化が可能となる。
また、他の実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、該絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚を有することを特徴としている。
【００１８】
この実施の形態によれば、不揮発性メモリ素子の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、不揮発性メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、半導体記憶装置の低消費電力化及び高速動作化が可能となる。
また、他の実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、該絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚を有することを特徴としている。
【００１９】
この実施の形態によれば、不揮発性メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、不揮発性メモリ素子を高集積化しても十分な記憶保持性能を得ることができる。したがって、半導体記憶装置の記憶容量を大きくし、若しくは半導体記憶装置の製造コストを低減することができる。
また、この発明の携帯電子機器は、上記半導体記憶装置又は半導体装置を備えることを特徴とする。
【００２０】
この発明によれば、低コストな半導体記憶装置又は半導体装置を備えているので、携帯電子機器の製造コストを低減することができる。
【００２１】
【発明の実施の形態】
この発明の半導体記憶装置は、主として、不揮発性メモリ部と揮発性メモリ部とから構成される。
不揮発性メモリ部を構成するメモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００２２】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００２３】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００２４】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００２５】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００２６】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２７】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２８】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２９】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３０】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００３１】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００３２】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３３】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００３４】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００３５】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００３６】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３７】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３８】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３９】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００４０】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。このように、本発明のメモリ素子は、フローティングゲートを持つＥＥＰＲＯＭなどに比べて、格段に簡易なプロセスで形成することができる。また、本発明のメモリ素子を形成するプロセスは通常のＭＯＳＦＥＴ形成プロセスと親和性が高いので、メモリ素子とＭＯＳＦＥＴとの混載が容易である。
【００４１】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）前記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００４２】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
【００４３】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４４】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４５】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。
【００４６】
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４７】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００４８】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４９】
本発明の半導体記憶装置においては、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００５０】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００５１】
本発明の半導体記憶装置は、他のメモリ素子、論理素子又は論理回路等と組み合わせることにより、様々な集積回路及び電子機器に広く適用することができる。電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
以下に、本発明の半導体記憶装置、半導体装置又は携帯電子機器の実施の形態を、図面に基づいてさらに詳細に説明する。
【００５２】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００５３】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５４】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５５】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５６】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５７】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００５８】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５９】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、前記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００６０】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００６１】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００６２】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６３】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００６４】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００６５】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００６６】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６７】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６８】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６９】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００７０】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００７１】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００７２】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７３】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００７４】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７５】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００７６】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７７】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００７８】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７９】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００８０】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００８１】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００８２】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００８３】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８４】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８５】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８６】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８７】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８８】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００８９】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００９０】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００９１】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【００９２】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００９３】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９４】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００９５】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９６】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９７】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９８】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【００９９】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１００】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１０１】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１０２】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１０３】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１０４】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０５】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１０６】
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１０７】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１０８】
ところで、メモリ機能体中での電気力線は、図２３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１０９】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１１０】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１１１】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１１２】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１３】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１１４】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１１５】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１６】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、前記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１１７】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１１８】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１１９】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１２０】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２８）と大きく異なる。
【０１２１】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１２２】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２３】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
以上、本発明の半導体記憶装置の不揮発性メモリ部を構成するメモリ素子について説明した。
以下に、前記メモリ素子を有する不揮発性メモリ部と揮発性メモリ部とを備えた半導体記憶装置について説明する。
【０１２４】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子を複数配列した不揮発性メモリ部と、揮発性メモリ部とを備えた半導体記憶装置に関する。
【０１２５】
図２０は、この実施の形態の半導体記憶装置を説明するブロック図である。図２０に示す半導体装置は、半導体記憶装置１１（図２０の点線で囲まれた領域で示す）と論理演算回路からなるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３０１とからなる。半導体記憶装置１１は、不揮発性メモリ部３０２及び揮発性メモリ部３０３からなる。
【０１２６】
不揮発性メモリ部３０２は、実施の形態１〜８に記載のメモリ素子が複数配列してなるメモリセルアレイを備えている。不揮発性メモリ部３０２はまた、メモリセルアレイを駆動するための周辺回路部を備えている（図示せず）。
【０１２７】
図２１に、前記メモリセルアレイの一例の回路図を示す。簡単のため、メモリ素子は通常の電界効果トランジスタをあらわす記号で表現している。メモリセルＭｉｊ（ｉ＝１、２、３、４、ｊ＝１、２、３、４、５）は、ゲート電極がワード線ＷＬｉ（ｉ＝１、２、３、４）に、拡散層領域の一方がビット線ＢＬｊ（ｊ＝１、２、３、４、５）に、拡散層領域の他方がビット線ＢＬｊ（ｊ＝２、３、４、５、６）に、それぞれ接続されている。
【０１２８】
次にこのメモリセルアレイの動作方法についての説明を行なう。
まず、読み出し方法について説明する。ここで、メモリセルＭ２３のビット線ＢＬ３側のメモリ記憶部（Ｍ１）の記憶情報を読み出すものとする。まず、ビット線ＢＬ３を論理レベルＬに、ＢＬ４を論理レベルＨに、それぞれプリチャージを行なう。ここで更に、ビット線ＢＬ３の、ビット線４とは反対側に隣接したビット線（ＢＬ２）を論理レベルＬにプリチャージし、ビット線ＢＬ４の、ビット線３とは反対側に隣接したビット線（ＢＬ５）を論理レベルＨにプリチャージしておくのが好ましい。プリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにする。ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２３はオン状態になる。このとき、メモリセルＭ２３のソース・ドレイン間に高い電圧（論理レベルＨ−論理レベルＬ）がかかり電流が流れるのであるが、メモリ記憶部Ｍ１の状態によって電流量は変化する。したがって、ビット線ＢＬ３又はＢＬ４に流れる電流量を検知するか、若しくはビット線ＢＬ３又はＢＬ４の電位変化をモニターすることにより、メモリ記憶部Ｍ１の状態を知ることができるのである。
【０１２９】
前記動作において、ビット線ＢＬ２を論理レベルＬにプリチャージしていなかった場合、ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２２がオン状態になって、ビット線ＢＬ２からビット線ＢＬ３へ電流が流れてしまう。このような電流は、選択されたメモリセルＭ２３に流れる電流の検知を阻害する。したがって、ビット線ＢＬ２は、ビット線ＢＬ３と同じ論理レベルＬにプリチャージするのが好ましいのである。同様に、ビット線ＢＬ５は、ビット線ＢＬ４と同じ論理レベルＨにプリチャージするのが好ましい。
【０１３０】
実施の形態９で述べたように、前記メモリ素子は、書込み時と消去時のドレイン電流比（読出し電流比）を特に大きくすることができるから、書込み状態と消去状態との判別が容易となる。したがって、本発明の半導体記憶装置の不揮発性メモリ部に前記メモリ素子を用いた場合、不揮発性メモリ部に記憶された情報の読出し速度が向上し、又は不揮発性メモリ部の読出し回路の構成を単純にすることができる。
【０１３１】
次に、書換え方法について説明する。ここで、書換えとは、メモリセルに書込み又は消去を行なうことを指している。書込み又は消去を行なうためには、書込み又は消去を行なうべきメモリセルの各端子に実施の形態１で説明した電圧が印加されるように、各ワード線及びビット線に適切な電圧を印加すればよい。例としてメモリセルＭ２３のメモリ記憶部Ｍ１に書込みを行なう場合は、例えば、ビット線ＢＬ３に＋５Ｖ、ＢＬ４に０Ｖ、ワード線ＷＬ２に＋５Ｖ、その他のワード線（ＷＬ１、ＷＬ３〜ＷＬ５）に０Ｖを印加して、その他のビット線（ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６）を開放すればよい。
【０１３２】
揮発性メモリ部３０３は、例えばＳＲＡＭにより構成されている。ＳＲＡＭは、一般的な６トランジスタ型のものであってもよいし、より占有面積の小さな４トランジスタ型のものであってもよい。ＳＲＡＭは、リフレッシュ動作が不要であり、非動作時（待機時）の消費電流が小さいという特徴をもつ。
【０１３３】
ＣＰＵ３０１は、半導体記憶装置１１を構成する不揮発性メモリ部３０２及び揮発性メモリ部３０３とそれぞれ接続されており、各メモリ部に命令を与え、各メモリ部とデータのやり取りを行なう。不揮発性メモリ部３０２には、ＣＰＵの動作に必要なプログラムコードや文字キャラクタなどの、頻繁に書換えの必要がないデータが記憶される。一方、揮発性メモリ部３０３は、キャッシュなどのワークメモリとして使用される。なお、必要であれば、不揮発性メモリ部３０２の一部をワークメモリとして使用しても良い。
【０１３４】
不揮発性メモリ部３０２は実施の形態１〜８に記載のメモリ素子を備えている。実施の形態１〜８に記載のメモリ素子は、既に述べたように微細化が容易であり、フローティングゲートを持つＥＥＰＲＯＭに比べて製造プロセスが簡易であるから、製造コストが低い。したがって、不揮発性メモリ部と揮発性メモリ部とを備えた半導体記憶装置が低コストで提供される。また、前記メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、本発明の半導体記憶装置の不揮発性メモリ部に前記メモリ素子を用いた場合、不揮発性メモリ部に記憶された情報の読出し速度が向上し、又は不揮発性メモリ部の読出し回路の構成を単純にすることができる。
【０１３５】
本発明の半導体記憶装置と論理演算部とを備えた半導体装置もまた、製造コストを低減することができる。
本実施の形態の不揮発性メモリ部に用いるメモリ素子は、実施の形態７のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、半導体記憶装置の低消費電力化及び高速動作化が可能となる。
【０１３６】
本実施の形態の不揮発性メモリ部に用いるメモリ素子は、実施の形態８のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、不揮発性メモリ部を高集積化しても十分な記憶保持性能を得ることができる。したがって、半導体記憶装置の記憶容量を大きくし、若しくは半導体記憶装置の製造コストを低減することができる。
【０１３７】
本実施の形態の不揮発性メモリ部に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップするのが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、不揮発性メモリ部の読出し速度を十分に高速にすることができる。したがって、半導体記憶装置の高速動作化が可能となる。
【０１３８】
本実施の形態の不揮発性メモリ部に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子のメモリ効果のばらつきを小さくすることができるので、不揮発性メモリ部の読出し電流ばらつきを抑えることができる。さらに、記憶保持中のメモリ素子の特性変化を小さくすることができるので、不揮発性メモリ部の記憶保持特性が向上する。したがって、半導体記憶装置の信頼性が向上する。
【０１３９】
本実施の形態の不揮発性メモリ部に用いるメモリ素子は、実施の形態３に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含み、かつ、ゲート電極側面と略並行に延びた部分を含むことが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子の書換え速度が増大するので、不揮発性メモリ部の書換え動作を高速にすることができる。したがって、半導体記憶装置の高速動作化が可能となる。
【０１４０】
本実施の形態の不揮発性メモリ部に用いるメモリ素子は、既に述べた最良の形態のメモリ素子を用いるのが、最も好ましい。それにより、半導体記憶装置の不揮発性メモリ部の性能を最良のものにすることができる。
【０１４１】
（実施の形態１１）
本実施の形態の半導体装置は、実施の形態１０の半導体装置とは、論理演算回路からなるＣＰＵを複数有し、それぞれのＣＰＵが半導体記憶装置を有しているという点で異なる。
【０１４２】
本実施の形態の半導体装置は、図２２に示すように、メインＣＰＵ３０４及びサブＣＰＵ３０７を備え、それぞれのＣＰＵは半導体記憶装置１２及び１３を備えている。前記半導体記憶装置１２及び１３は、それぞれ不揮発性メモリ部３０５及び３０８と揮発性メモリ部３０６及び３０９とを備えている。
【０１４３】
本実施の形態の半導体装置を、例えば、携帯電話に組み込む場合、メインＣＰＵ３０４をベースバンド部ＣＰＵとしてデータ通信プロトコルや基本的な電話機能に纏わる処理をさせて、サブＣＰＵ３０９をアプリケーション用ＣＰＵとしてＪａｖａ（登録商標）などのアプリケーションに纏わる処理をさせることができる。本実施の形態の半導体装置は、２組のＣＰＵと半導体記憶装置からなるが、無論３組以上であってもよい。
論理演算回路からなるＣＰＵを複数有し、それぞれのＣＰＵが不揮発性メモリと揮発性メモリとからなる半導体記憶装置を備えることにより、より高機能な動作を行なうことが可能となる。
【０１４４】
（実施の形態１２）
本実施の形態は、実施の形態１０又は１１を構成する半導体記憶装置を１つのパッケージに実装したものである。
実施の形態１０及び１１の半導体記憶装置１１、１２、１３は、それぞれ不揮発性メモリ部と揮発性メモリ部とを有している。図２３に示すように、不揮発性メモリ部が形成されたチップ３２２と揮発性メモリ部が形成されたチップ３２３が１つのパッケージ１４に実装されている。図２３中、３２１はＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）、３２４及び３２５は絶縁体、３２６及び３２７は金ワイヤー、３２８はソルダーボールである。
【０１４５】
不揮発性メモリ部が形成されたチップと揮発性メモリ部が形成されたチップを１つのパッケージ内に実装することにより、半導体記憶装置を小型化することができる。例えば、携帯電話の場合は特に部品の小型化への要求が強いので、本実施の形態の半導体記憶装置を用いるのが好ましい。なお、１つのパッケージ内に、半導体記憶装置に加えて論理演算部からなるＣＰＵも混載してもよい。その場合、ＣＰＵも含めた半導体装置を小型化することができる。
【０１４６】
（実施の形態１３）
本実施の形態は、実施の形態１０又は１１を構成する半導体記憶装置を１つのチップ上に形成したものである。
不揮発性メモリ部を構成するメモリ素子は、実施の形態１〜８に記載のメモリ素子である。実施の形態１〜８に記載のメモリ素子を形成するプロセスは、通常のトランジスタを形成するプロセスとの親和性が高い。一方、揮発性メモリ部は、例えば、ＳＲＡＭよりなる。ＳＲＡＭは通常のトランジスタを組み合わせて構成されている。したがって、本実施の形態の半導体記憶装置は、通常のトランジスタを形成するプロセスと親和性の高いプロセスで容易に形成することができる。
【０１４７】
図２４は、不揮発性メモリ部を構成する素子と揮発性メモリ部を構成する素子が１つのチップ上に形成されることを模式的に示した断面図である。不揮発性メモリ部を構成するメモリ素子は、例として、実施の形態２の図８に示した構造を有するとしている。なお、図８で既に示された符号については、説明を省略する。また、揮発性メモリ部のＳＲＡＭは、相補型ＭＯＳにより構成されていてもよいが、図２４では簡単のため、ＮＭＯＳの断面のみを示している。
【０１４８】
１つの半導体基板２１１上に、不揮発性メモリ部のメモリ素子２１と揮発性メモリ部のＳＲＡＭを構成するトランジスタ２２が形成されている。トランジスタ２２は、通常構造のＭＯＳＦＥＴである。ただし、トランジスタ２２のゲート側壁絶縁膜は、シリコン窒化膜２４２がシリコン酸化膜メモリ素子２４１、２４３で挟まれた構造を有しており、メモリ素子２１のゲート側壁絶縁膜と同様な構造を有している。図２４において、メモリ素子２１とトランジスタ２２との構造上の違いは、トランジスタ２２はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域若しくはエクステンション領域３５１を有しており、メモリ素子２１はＬＤＤ領域若しくはエクステンション領域を有しないことである。なお、３５２は素子分離領域である。
【０１４９】
本実施の形態の半導体記憶装置は以下の手順で形成することができる。
まず、公知の手順で半導体基板上にゲート絶縁膜２１４及びゲート電極２１７を形成する。
【０１５０】
次に、フォトレジストを塗布してから不揮発性メモリ部のメモリ素子２１部分にフォトレジストが残るようにパターニングを行なう。続いて、フォトレジスト及びゲート電極をマスクとしてＮ型の不純物注入を行い、ＬＤＤ領域若しくはエクステンション領域３５１を形成する。前記説明により明らかなように、メモリ素子２１にはＬＤＤ領域若しくはエクステンション領域は形成されない。
【０１５１】
次に、基板上全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜なる多層膜を形成し、等方性エッチングによりエッチングバックを行なってゲート側壁絶縁膜を形成する。
次に、ゲート絶縁膜及びゲート側壁絶縁膜をマスクとしてＮ型の不純物注入を行い、拡散領域２１２、２１３を形成する。
次に、公知の方法で上部配線を形成して半導体記憶装置が完成する。
【０１５２】
なお、メモリ素子２１の性能を最適化するため、半導体基板２１１内にウェル領域を形成し、又はメモリ素子２１のウェル領域の不純物濃度をトランジスタ２２のウェル領域の不純物濃度と異なるようにしてもよい。また、メモリ素子２１の拡散領域の不純物濃度を、トランジスタ２２と異なるようにしてもよい。
【０１５３】
前記手順から明らかなように、１つのチップ上に不揮発性メモリ部と揮発性メモリ部を非常に簡易なプロセスで形成することができる。特に、不揮発性メモリ部がフローティングゲートを有するＥＥＰＲＯＭからなる場合と比較すると、工程数が著しく減少する。したがって、半導体記憶装置を小型化するとともに、半導体記憶装置のコストを著しく削減することが可能となる。
【０１５４】
なお、論理演算回路からなるＣＰＵも通常構造のトランジスタよりなるので、前記半導体記憶装置に加えて、ＣＰＵも１つのチップ上に容易に混載することが可能である。この場合、ＣＰＵも含めた半導体装置を小型化することができる。
【０１５５】
（実施の形態１４）
本実施の形態は、実施の形態１０又は１１とは、揮発性メモリ部にＤＲＡＭを備えたことにおいて相違する。
【０１５６】
図２５に示すように、メインＣＰＵ３１１及びサブＣＰＵ３１５は、それぞれ半導体記憶装置１５及び１６を備えている。半導体記憶装置１５は、不揮発性メモリ部３１２とＤＲＡＭからなる揮発性メモリ部３１４、及びインターフェイス回路部３１３とからなる。インターフェイス回路部３１３は、ＤＲＡＭからなる揮発性メモリ部３１４のリフレッシュ動作を自動的に行なう機能を有することが好ましい。このようにすれば、半導体記憶装置１５から見て外部にあるメインＣＰＵ３１１は、揮発性メモリ部３１４のリフレッシュ動作を行なうことが不要となり、若しくは揮発性メモリ部３１４に対してリフレッシュ動作を行なう命令を出す必要がなくなる。これにより、メインＣＰＵの設計が容易となる。特にメインＣＰＵが汎用機種である場合は、設計変更に要するコストを削減できる効果が大きい。
【０１５７】
更には、メインＣＰＵ３１１が、ＳＲＡＭの場合と同様にＤＲＡＭからなる揮発性メモリ部３１４を制御できるようなるのが好ましく、そのための機能をインターフェイス回路部３１３が有することが好ましい。すなわち、揮発性メモリ部３１４とインターフェイス回路部３１３とが一体となって擬似ＳＲＡＭとして機能することが、より好ましい。
【０１５８】
半導体記憶装置１６は、不揮発性メモリ部３１６とＳＲＡＭからなる揮発性メモリ部３１７とからなるが、無論半導体記憶装置１５と同じ構成であってもよい。
揮発性メモリ部にＤＲＡＭを用いることにより、ビット当たりの占有面積を著しく小さくすることができる。したがって、半導体記憶装置のコストを削減し、又は記憶容量を大きくすることができる。
【０１５９】
（実施の形態１５）
上述した半導体記憶装置又は半導体装置が組み込まれた携帯電子機器である携帯電話を、図２６に示す。
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示装置８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されている。制御回路８１１は上述した半導体記憶装置又は半導体装置が組み込まれているので、安価な携帯電子機器を得ることができる。
【０１６０】
【発明の効果】
以上より明らかなように、第１の発明の半導体記憶装置によれば、前記不揮発性メモリ部は、微細化が容易で製造プロセスが簡易なメモリ素子を有しているから、不揮発性メモリ部と揮発性メモリ部とを備えた半導体記憶装置が低コストで提供される。また、前記メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、不揮発性メモリ部に記憶された情報の読出し速度が向上し、又は不揮発性メモリ部の読出し回路の構成を単純にすることができる。
【０１６１】
一実施の形態では、前記揮発性メモリ部はＳＲＡＭを備えているので、半導体記憶装置の消費電力を抑制することができる。
また、一実施の形態では、前記不揮発性メモリ素子とＳＲＡＭは１つのチップ上に形成されているので、前記不揮発性メモリ素子は通常構造のトランジスタと親和性の高いプロセスにより形成することが可能であり、前記ＳＲＡＭは通常構造のトランジスタで構成することができる。そのため、非常に簡易なプロセスで不揮発性メモリ部と揮発性メモリ部を１つのチップ上に混載することができる。したがって、半導体記憶装置を小型化するとともに、半導体記憶装置のコストを著しく削減することが可能となる。
【０１６２】
また、一実施の形態では、前記揮発性メモリ部はＤＲＡＭを備えているので、前記揮発性メモリ部のビット当たりの占有面積を著しく小さくすることができる。したがって、半導体記憶装置のコストを削減し、又は記憶容量を大きくすることができる。
また、一実施の形態では、前記揮発性メモリ部は、ＤＲＡＭをリフレッシュするリフレッシュ動作手段を更に備えるので、ＣＰＵなどの外部制御装置と半導体記憶装置とを組み合わせた場合に、外部制御装置は揮発性メモリ部のリフレッシュ動作を行なうことが不要となり、若しくは揮発性メモリ部に対してリフレッシュ動作を行なう命令を出す必要がなくなる。したがって、外部制御装置の設計が容易となる。特に外部制御装置の汎用化が容易となる。
【０１６３】
また、一実施の形態では、前記不揮発性メモリ部が形成されたチップと、前記揮発性メモリ部が形成されたチップとが１つのパッケージ内に実装されているので、半導体記憶装置を小型化することができる。
また、第２の発明の半導体装置によれば、微細化が容易で製造プロセスが簡易なメモリ素子を有する半導体記憶装置と、論理演算部とを備えているから、種々の演算が可能な半導体装置が低コストで提供される。
【０１６４】
また、一実施の形態では、メモリ機能体が、少なくとも一部を拡散領域の一部にオーバーラップするように形成されてなるから、不揮発性メモリ素子の読出し速度を十分に高速にすることができる。したがって、半導体記憶装置の高速動作化が可能となる。
【０１６５】
また、一実施の形態では、前記メモリ機能体が、電荷を保持する機能を有する膜を備え、該電荷を保持する機能を有する膜の表面が、ゲート絶縁膜の表面と略平行に配置してなるから、不揮発性メモリ素子のメモリ効果のばらつきを小さくすることができる。そのため、不揮発性メモリ素子の読出し電流ばらつきを抑えることができる。さらに、記憶保持中の不揮発性メモリ素子の特性変化を小さくすることができるので、不揮発性メモリ素子の記憶保持特性が向上する。したがって、半導体記憶装置の信頼性が向上する。
【０１６６】
また、一実施の形態では、さらに、電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置してなるから、不揮発性メモリ素子の書換え速度が増大する。そのため、不揮発性メモリ素子の書換え動作を高速にすることができる。したがって、半導体記憶装置の高速動作化が可能となる。
また、一実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、
【０１６７】
該絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚を有するから、不揮発性メモリ素子の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、不揮発性メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、半導体記憶装置の低消費電力化及び高速動作化が可能となる。
また、一実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、
【０１６８】
該絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚を有するから、不揮発性メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができる。そのため、不揮発性メモリ素子を高集積化しても十分な記憶保持性能を得ることができる。したがって、半導体記憶装置の記憶容量を大きくし、若しくは半導体記憶装置の製造コストを低減することができる。
また、第３の発明である携帯電子機器によれば、低コストな第１の発明の半導体記憶装置又は第２の発明の半導体装置を備えているので、携帯電子機器の製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体装置（実施の形態１０）のブロック図である。
【図２１】本発明の半導体装置（実施の形態１０）の不揮発性メモリ部のメモリセルアレイの回路図である。
【図２２】本発明の半導体装置（実施の形態１１）のブロック図である。
【図２３】本発明の半導体記憶装置（実施の形態１２）の概略の断面図である。
【図２４】本発明の半導体記憶装置（実施の形態１３）を模式的に説明する断面図である。
【図２５】本発明の半導体装置（実施の形態１４）のブロック図である。
【図２６】本発明の携帯電子機器（実施の形態１５）の概略のブロック図である。
【図２７】従来のフラッシュメモリの要部の概略断面図である。
【図２８】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１１  半導体記憶装置
１２  半導体記憶装置
１３  半導体記憶装置
１４  パッケージ
１５  半導体記憶装置
１６  半導体記憶装置
２１  メモリ素子
２２  トランジスタ
１０１  、２１１、２８６、７１１  半導体基板
１０２  Ｐ型ウェル領域
１０３、２１４、７１２  ゲート絶縁膜
１０４、２１７、７１３  ゲート電極
１０５ａ、１０５ｂ  メモリ機能部
１０７ａ、１０７ｂ、２１２，２１３  拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ  シリコン窒化膜
１２０、２７１  オフセット領域
１２１  ゲート電極下の領域
１１１  微粒子
１１２  絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ  メモリ機能体
２２６  反転層
２４１、２４３、２４４  シリコン酸化膜
２８１、２８２、２９５、４２１  領域
２８３、２８４  電気力線
２８７  ボディ領域
２８８  埋め込み酸化膜
２９１  高濃度領域
３０１  ＣＰＵ
３０２  不揮発性メモリ部
３０３  揮発性メモリ部
３０４  メインＣＰＵ
３０５  不揮発性メモリ部
３０６  揮発性メモリ部
３０７  サブＣＰＵ
３０８  不揮発性メモリ部
３０９  揮発性メモリ部
３１１  メインＣＰＵ
３１２  不揮発性メモリ部
３１３  インターフェイス回路部
３１４  揮発性メモリ部
３１５  サブＣＰＵ
３１６  不揮発性メモリ部
３１７  揮発性メモリ部
３２１  ＰＣＢ
３２２  チップ
３２３  チップ
３２４  絶縁体
３２５  絶縁体
３２６  金ワイヤー
３２７  金ワイヤー
３２８  ソルダーボール
８１１  制御回路
８１２  電池
８１３  ＲＦ回路
８１４  表示装置
８１５  アンテナ
８１６  信号線
８１７  電源線
【図１】
2004342767.tif 000003
【図２】
2004342767.tif 000004
【図３】
2004342767.tif 000005
【図４】
2004342767.tif 000006
【図５】
2004342767.tif 000007
【図６】
2004342767.tif 000008
【図７】
2004342767.tif 000009
【図８】
2004342767.tif 000010
【図９】
2004342767.tif 000011
【図１０】
2004342767.tif 000012
【図１１】
2004342767.tif 000013
【図１２】
2004342767.tif 000014
【図１３】
2004342767.tif 000015
【図１４】
2004342767.tif 000016
【図１５】
2004342767.tif 000017
【図１６】
2004342767.tif 000018
【図１７】
2004342767.tif 000019
【図１８】
2004342767.tif 000020
【図１９】
2004342767.tif 000021
【図２０】
2004342767.tif 000022
【図２１】
2004342767.tif 000023
【図２２】
2004342767.tif 000024
【図２３】
2004342767.tif 000025
【図２４】
2004342767.tif 000026
【図２５】
2004342767.tif 000027
【図２６】
2004342767.tif 000028
【図２７】
2004342767.tif 000029
【図２８】
2004342767.tif 000030
【手続補正書】
【提出日】平成16年4月6日(2004.4.6)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2004342767.tif 000031