(57)【要約】      （修正有）【課題】メモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離し、メモリ機能を損なわず、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制し、微細化を図り、メモリ状態を読み出すための基準素子を、短時間で正確にプログラムする。【解決手段】各サイドウォールメモリ素子５２２のゲート端子はワード線５２３に、ソース端子はグランドに、ドレイン端子はビット線５２４にそれぞれ接続されている。特定の列を選択するために、トランジスタ５２５が、各列に配置されている。トランジスタ５２５のドレイン端子には、カスケード接続されたＮ型電界効果トランジスタ５２６が配置され、サイドウォールメモリ素子５２２に対してドレインバイアスを供給する。そして、Ｎ型電界効果トランジスタ５２６のソース端子は、Ｖｃｃに接続されている第１負荷素子５２７に接続されている。第１負荷素子としては、Ｎ型電界効果トランジスタや抵抗素子などを使用する。【選択図】  図２４
2004342274.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ素子のゲートに接続された電圧スイッチと、電圧スイッチに接続され前記電圧スイッチを制御して不揮発性メモリ素子に目標電荷量に近い電荷が蓄積されるまで不揮発性メモリ素子のゲートに電圧パルスを印加するコントローラとを含む不揮発性メモリ素子のプログラム回路を備え、
前記コントローラは、不揮発性メモリ素子に目標電荷量よりも少ない第１電荷量の電荷が蓄積されるように、第１電圧で第１時間幅の第１パルスを印加するように電圧スイッチを制御し、さらに、不揮発性メモリ素子に、目標電荷量よりも少なく第１電荷量より多い第２電荷量の電荷が蓄積されるように、各パルス幅が第１時間幅よりも短い第２時間幅を有する第２のパルス列を、不揮発性メモリ素子に印加するように電圧スイッチを制御し、また、第２パルス列の各パルスの電圧が、直前の電圧よりも増加していくように電圧スイッチを制御し、さらに、不揮発性メモリ素子に、目標電荷量に対して許容誤差範囲内である第３電荷量が蓄積されるように、各パルスの時間幅が第２時間幅よりもさらに短い第３時間幅のパルス列を不揮発性メモリ素子に印加するように電圧スイッチを制御し、前記不揮発性メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる半導体記憶装置。
【請求項２】
プログラム回路が、不揮発性メモリ素子のドレインに接続された第１端子と、第２端子の二つの入力端子を備えるセンス増幅器と、センス増幅器の第２端子に基準電圧を供給する回路と、不揮発性メモリ素子に第１段階の目標である第２電荷量が蓄積された状態に対応する第１基準電圧を基準電圧として選択するコントローラをさらに備え、
第１パルスの印加後、コントローラは電圧スイッチを閉じ、センス増幅器は電圧スイッチが閉じられたことに反応して不揮発性メモリ素子に蓄積された第１電荷量が、第２電荷量を超えたかどうかを判定するために、不揮発性メモリ素子を試験し、第１電荷量が第２電荷量を超えている場合は、第２パルス列を印加する工程を実施しないようにし、第２電荷量に達していない場合はさらに、第２パルスを印加した後、コントローラは電圧スイッチを閉じ、センス増幅器は不揮発性メモリ素子に第２電荷量が蓄積されたかどうかを判断するために、不揮発性メモリ素子を試験し、第２電荷量が蓄積されたと判断するまで第２パルス列を印加し続け、さらに、コントローラは不揮発性メモリ素子に第２電荷量が蓄積されたと判断した後に、不揮発性メモリ素子に目標電荷量が蓄積された状態に対応する第２基準電圧を基準電圧として選択し、さらに、第３パルスの印加後、コントローラは電圧スイッチを閉じ、センス増幅器は不揮発性メモリ素子に目標電荷量が蓄積されたかどうかを判断するために、不揮発性メモリ素子を試験し、目標電荷量が蓄積されたと判断するまで第３パルス列を印加し続け、さらに、コントローラは試験工程の後に電圧スイッチを開くように制御する、請求項１記載の半導体記憶装置。
【請求項３】
第１電圧と時間幅が、不揮発性メモリ素子を飽和動作領域に至らせるように設定される請求項１記載の半導体記憶装置。
【請求項４】
第２パルス列の各パルス電圧が、直前のパルス電圧よりも１００ミリボルト以上大きい請求項１記載の半導体記憶装置。
【請求項５】
不揮発性メモリ素子が、ゲート電極とオフセットされて配置された拡散領域を備える請求項１記載の半導体記憶装置。
【請求項６】
不揮発性メモリ素子が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む請求項１記載の半導体記憶装置。
【請求項７】
不揮発性メモリ素子のメモリ機能体が、電荷保持膜を有し、電荷保持膜が絶縁膜である請求項１記載の半導体記憶装置。
【請求項８】
不揮発性メモリ素子が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、チャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜の膜圧が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下である請求項１記載の半導体記憶装置。
【請求項９】
請求項１乃至８の何れか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、表示装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置並びにそのような半導体記憶装置を備えた表示装置及び携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリは、図２２に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリ素子を構成する。メモリ素子の周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００４】
メモリ素子は、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリ素子を配列して構成したメモリアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリ素子の書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図２３に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。実線は書き込み状態、点線は消去状態の特性である。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリ素子の微細化を阻害していた。
【０００８】
この発明は、このような事情を考慮してなされたもので、微細化が容易な不揮発性メモリ素子を備えた半導体記憶装置を提供するものである。
【０００９】
【課題を解決するための手段】
この発明の半導体記憶装置は、不揮発性メモリ素子のゲートに接続された電圧スイッチと、電圧スイッチに接続され前記電圧スイッチを制御して不揮発性メモリ素子に目標電荷量に近い電荷が蓄積されるまで不揮発性メモリ素子のゲートに電圧パルスを印加するコントローラとを含む不揮発性メモリ素子のプログラム回路を備え、
前記コントローラは、不揮発性メモリ素子に目標電荷量よりも少ない第１電荷量の電荷が蓄積されるように、第１電圧で第１時間幅の第１パルスを印加するように電圧スイッチを制御し、さらに、不揮発性メモリ素子に、目標電荷量よりも少なく第１電荷量より多い第２電荷量の電荷が蓄積されるように、各パルス幅が第１時間幅よりも短い第２時間幅を有する第２のパルス列を、不揮発性メモリ素子に印加するように電圧スイッチを制御し、また、第２パルス列の各パルスの電圧が、直前の電圧よりも増加していくように電圧スイッチを制御し、さらに、不揮発性メモリ素子に、目標電荷量に対して許容誤差範囲内である第３電荷量が蓄積されるように、各パルスの時間幅が第２時間幅よりもさらに短い第３時間幅のパルス列を不揮発性メモリ素子に印加するように電圧スイッチを制御し、前記不揮発性メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【００１０】
この発明によれば、半導体記憶装置内の基準素子をプログラムするときに、目標電荷量よりも少ない第１電荷量で高速に電荷を蓄積した後、目標電荷量よりも少なく第１電荷量より多い第２電荷量までパルス列を印加し、さらに、目標電荷量に対して許容誤差範囲内である第３電荷量まで短いパルス列を印加するので、メモリ状態を読み出すために比較すべき基準を格納する基準素子を、基準状態を格納した状態になるまで、短時間で正確にプログラムすることができる。
【００１１】
この発明の半導体記憶装置に係る不揮発性メモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間に流れる電流値が大きく変化する。したがって、半導体記憶装置の書き込み状態と消去状態との判別が容易となる。
【００１２】
更に、この発明の半導体記憶装置に係る不揮発性メモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路と混載する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このメモリ素子と周辺回路とを混載したチップの歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【００１３】
また、この発明の半導体記憶装置は、プログラム回路が、不揮発性メモリ素子のドレインに接続された第１端子と、第２端子の二つの入力端子を備えるセンス増幅器と、センス増幅器の第２端子に基準電圧を供給する回路と、不揮発性メモリ素子に第１段階の目標である第２電荷量が蓄積された状態に対応する第１基準電圧を基準電圧として選択するコントローラをさらに備え、
第１パルスの印加後、コントローラは電圧スイッチを閉じ、センス増幅器は電圧スイッチが閉じられたことに反応して不揮発性メモリ素子に蓄積された第１電荷量が、第２電荷量を超えたかどうかを判断するために、不揮発性メモリ素子を試験し、第１電荷量が第２電荷量を超えている場合は、第２パルス列を印加する工程を実施しないようにし、第２電荷量に達していない場合はさらに、第２パルスを印加した後、コントローラは電圧スイッチを閉じ、センス増幅器は不揮発性メモリ素子に第２電荷量が蓄積されたかどうかを判断するために、不揮発性メモリ素子を試験し、第２電荷量が蓄積されたと判断するまで第２パルス列を印加し続け、さらに、コントローラは不揮発性メモリ素子に第２電荷量が蓄積されたと判断した後に、不揮発性メモリ素子に目標電荷量が蓄積された状態に対応する第２基準電圧を基準電圧として選択し、さらに、第３パルスの印加後、コントローラは電圧スイッチを閉じ、センス増幅器は不揮発性メモリ素子に目標電荷量が蓄積されたかどうかを判断するために、不揮発性メモリ素子を試験し、目標電荷量が蓄積されたと判断するまで第３パルス列を印加し続け、さらに、コントローラは試験工程の後に電圧スイッチを開くように制御するようにしてもよい。
【００１４】
さらに、この発明の半導体記憶装置は、第２パルス列内の各パルス電圧が、直前のパルスよりも大きくてもよい。
【００１５】
また、この発明の半導体記憶装置は、第１電圧と時間幅が、不揮発性メモリ素子を飽和動作領域に至らせるように設定されていてもよい。
【００１６】
また、この発明の半導体記憶装置は、パルスの第２時間幅が第１時間幅よりも小さく、第３時間幅が第２時間幅よりも小さくてもよい。
【００１７】
また、この発明の半導体記憶装置は、第２パルス列の各パルス電圧が、直前のパルス電圧よりも１００ミリボルト以上大きくてもよい。
【００１８】
さらに、この発明の半導体記憶装置は、不揮発性メモリ素子が、ゲート電極とオフセットされて配置された拡散領域を備えていてもよい。
【００１９】
また、この発明の半導体記憶装置は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む不揮発性メモリ素子を備えていてもよい。
【００２０】
これによって、メモリ効果のばらつきを抑制することができる。さらに、不揮発性メモリ素子のばらつきに対する設計マージンを大きく設定でき、設計が容易になる。
【００２１】
また、この発明の半導体記憶装置は、メモリ機能体が電荷保持膜を有し、電荷保持膜が絶縁膜である不揮発性メモリ素子を備えていてもよい。
【００２２】
これによって、電荷リークに強く、良好な保持特性が得られる。このように電荷保持特性が優れている不揮発性メモリ素子を使用し、さらにこの不揮発性メモリ素子と同じ素子を備える基準素子の電流が正確に設定されるので、より長期にわたって読み出しを行なうことが可能となる。
【００２３】
また、この発明の半導体記憶装置は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と、チャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜膜圧が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下である不揮発性メモリ素子を備えていてもよい。
【００２４】
これによって、良好な保持特性が得られる。このように電荷保持特性が優れた不揮発性メモリ素子を使用し、さらにこの不揮発性メモリ素子と同じ素子を備える基準素子の電流が正確に設定されるので、より長期にわたって読み出しを行なうことが可能となる。
【００２５】
また、この発明の半導体記憶装置は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含む不揮発性メモリ素子を備えていてもよい。
【００２６】
これによって、保持中の特性変化が抑制される。このように電荷保持特性が優れている不揮発性メモリ素子を使用し、さらにこの不揮発性メモリ素子と同じ素子を備える基準素子の電流が正確に設定されるので、より長期にわたって読み出しを行なうことが可能となる。
【００２７】
【発明の実施の形態】
この発明の半導体記憶装置は、主として、不揮発性メモリ素子と、基準素子と、基準素子を基準状態にプログラムするプログラム回路とからなる。ここで、プログラムとは不揮発性メモリ素子および基準素子が所望の電荷量を蓄積した状態にすることである。また、プログラム回路は不揮発性メモリ素子と基準素子に所望の電荷量を蓄積するために設けられた回路である。なお、この発明の半導体記憶装置は、基本的にＭＯＳ回路を採用し、ＭＯＳ回路を含むすべての回路が、１つの半導体基板上に搭載されていることが好ましい。
【００２８】
この発明の半導体記憶装置における不揮発性メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００２９】
具体的には、この発明の不揮発性メモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。以下、この発明に係る不揮発性メモリ素子をサイドウォールメモリ素子という。
【００３０】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００３１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部に流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３２】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３３】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００３４】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００３５】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するサイドウォールメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００３６】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３７】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のサイドウォールメモリ素子を配列する場合、サイドウォールメモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００３８】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００３９】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００４０】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００４１】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００４２】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００４３】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００４４】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００４５】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４６】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するサイドウォールメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００４７】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００４８】
サイドウォールメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００４９】
本発明によるサイドウォールメモリ素子の形成方法の一例を説明する。まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００５０】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００５１】
その後、ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００５２】
サイドウォールメモリ素子を配列してメモリアレイを構成した場合、サイドウォールメモリ素子の最良の形態は、例えば、（１）複数のサイドウォールメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のサイドウォールメモリ素子の書き込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００５３】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００５４】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はサイドウォールメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりサイドウォールメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００５５】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、サイドウォールメモリ素子毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のサイドウォールメモリ素子で共有される１本のワード線の両側に形成されたメモリ機能体は、サイドウォールメモリ素子毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のサイドウォールメモリ素子で共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、サイドウォールメモリ素子間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、サイドウォールメモリ素子占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をサイドウォールメモリ素子毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００５６】
さらに、メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００５７】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書き込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はサイドウォールメモリ素子よりも、サイドウォールメモリ素子を駆動する周辺回路の占有面積が支配的となるため、サイドウォールメモリ素子用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００５８】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書き込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書き込み補助を行なうからである。
【００５９】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書き込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書き込み動作を行なうことができる。
【００６０】
本発明の半導体記憶装置においては、サイドウォールメモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にサイドウォールメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、サイドウォールメモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００６１】
本発明の半導体記憶装置は、サイドウォールメモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、サイドウォールメモリ素子は、２値の情報を記憶させるのみでもよい。また、サイドウォールメモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリ素子としても機能させることができる。
【００６２】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００６３】
【実施例】
以下に、この発明の半導体記憶装置及び携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００６４】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、サイドウォールメモリ素子１を備える。
【００６５】
サイドウォールメモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００６６】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００６７】
サイドウォールメモリ素子の書き込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書き込みとは、サイドウォールメモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、サイドウォールメモリ素子はＮチャネル型であるとして説明する。
【００６８】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書き込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００６９】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書き込みを行なうことができる。
【００７０】
次に、サイドウォールメモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００７１】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００７２】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００７３】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００７４】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００７５】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるサイドウォールメモリ素子の劣化を抑制することができる。
【００７６】
また、いずれの消去方法によっても、サイドウォールメモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にサイドウォールメモリ素子の選択が不可能になるという致命的な動作不良を生じる。一方、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００７７】
さらに、サイドウォールメモリ素子の読み出し動作原理を、図７を用いて説明する。
【００７８】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特にピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ａにおける電荷蓄積の状態について、１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【００７９】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００８０】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００８１】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００８２】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書き込み及び消去が可能となる。また、サイドウォールメモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、サイドウォールメモリ素子を配列することにより、サイドウォールメモリアレイを構成することができる。
【００８３】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書き込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００８４】
以上の説明から明らかなように、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００８５】
（実施の形態２）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のサイドウォールメモリ素子１と実質的に同様の構成である。
【００８６】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このサイドウォールメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００８７】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００８８】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００８９】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００９０】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００９１】
図１１は、図９のサイドウォールメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、素子シミュレーションにより求めた。
【００９２】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００９３】
上述した素子シミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、サイドウォールメモリアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのサイドウォールメモリアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００９４】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００９５】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００９６】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００９７】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００９８】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００９９】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いサイドウォールメモリ素子を得ることができる。
【０１００】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、サイドウォールメモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１０１】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【０１０２】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１０３】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１０４】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１０５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１０６】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１０７】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、サイドウォールメモリ素子の信頼性を向上させることができる。
【０１０８】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１０９】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるサイドウォールメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１１０】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１１１】
このようなサイドウォールメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１１２】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１１３】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０１１４】
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１１５】
（実施の形態５）
この実施の形態における半導体記憶装置のサイドウォールメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１１６】
このサイドウォールメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１１７】
このサイドウォールメモリ素子によっても、実施の形態２のサイドウォールメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１１８】
（実施の形態６）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のサイドウォールメモリ素子と実質的に同様の構成を有する。
【０１１９】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１２０】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書き込み及び消去動作時にホットキャリアが発生し易くなり、書き込み動作及び消去動作の電圧を低下させ、あるいは書き込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なサイドウォールメモリ素子を得ることができる。
【０１２１】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書き込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書き込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書き込み時の閾値のみが非常に大きく変動し、メモリ効果（書き込み時と消去時での閾値の差）を著しく増大させることができる。
【０１２２】
（実施の形態７）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１２３】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１２４】
このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１２５】
つまり、このサイドウォールメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１２６】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１２７】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書き込み動作及び消去動作が高速になる。
【０１２８】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、サイドウォールメモリ素子の機能の最適化が阻害される。
【０１２９】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０１３０】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１３１】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用としてこの発明の不揮発性メモリを混載する場合、サイドウォールメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのサイドウォールメモリ素子に対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書き込み効率の良いサイドウォールメモリ素子を実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１３２】
（実施の形態８）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１３３】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１３４】
このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１３５】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１３６】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１３７】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１３８】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書き込み消去ゲート電極を構成し、上記書き込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このサイドウォールメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１３９】
例えば、ゲート電極長（ワード線幅）４５ｎｍのサイドウォールメモリ素子に対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないサイドウォールメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１４０】
また、このサイドウォールメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１４１】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するサイドウォールメモリ素子を実現することができる。
【０１４２】
（実施の形態９）
この実施の形態は、半導体記憶装置のサイドウォールメモリ素子の書換えを行ったときの電気特性の変化について説明する。
【０１４３】
Ｎチャネル型サイドウォールメモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１４４】
図１９から明らかなように、消去状態（実線）から書き込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書き込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２２）と大きく異なる。
【０１４５】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。サイドウォールメモリ素子が書き込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書き込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１４６】
一方、サイドウォールメモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１４７】
以上のことから明らかなように、この発明の半導体メモリ素子を構成するサイドウォールメモリ素子は、書き込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１４８】
（実施の形態１０）
この実施の形態は、実施の形態１〜９に記載のサイドウォールメモリ素子を複数配列した半導体記憶装置、更にはこの半導体記憶装置の読み出しおよびベリファイを行なうために必要な基準素子の設定方法に関する。
【０１４９】
図２４は典型的なサイドウォールメモリを備えた半導体記装置の一部を示す。図２４に示すように、メモリアレイ２０は行と列に配列された複数のサイドウォールメモリ素子５２２を備える。詳細には図示していないが、特定の行と列を選択することによって特定のサイドウォールメモリ素子５２２を選択するための回路が設けられている。
【０１５０】
本発明によるサイドウォールメモリ素子はメモリ機能体を有し、このメモリ機能体に保持される電荷量を変えることでメモリ状態が書き込み状態または消去状態にプログラムされる。記憶されたメモリ状態は、読み出し動作によってサイドウォールメモリ素子に流れるドレイン電流が、前記サイドウォールメモリ素子と直列に接続された負荷素子に流れるために生ずる電圧（以下、読み出し電圧という）を調べることによって検出できる。
図２５にサイドウォールメモリ素子５２２の、書き込み状態及び消去状態における閾値電圧の分布を示す。サイドウォールメモリ素子５２２に流れるドレイン電流は、メモリ機能体に電荷を保持した状態（書き込み状態）では小さく、メモリ機能体に電荷がない状態（消去状態）では大きい。サイドウォールメモリ素子のメモリ状態を読み出すために、基準素子５２９が用いられる。この基準素子５２９は本発明による不揮発性メモリトランジスタで構成され、サイドウォールメモリ素子５２２として使われているものと同じ素子である。基準素子５２９内のメモリ機能体に、基準状態に対応する正確な電荷量が蓄積されるようにプログラムする。基準素子に記憶されたメモリ状態は、読み出し動作によって基準素子に流れるドレイン電流が、基準素子と直列に接続されたトランジスタ、即ち第２負荷素子５３２に流れるために生ずる電圧（以下、基準電圧という）を調べることによって検出される。サイドウォールメモリ素子５２２に記憶されたメモリ状態は、読み出し動作によって選択されているサイドウォールメモリ素子に流れるドレイン電流が、選択されているサイドウォールメモリ素子５２２と直列に接続されたトランジスタ、即ち第１負荷素子５２７に流れるために生ずる電圧を調べることによって検出される。即ち、選択されたサイドウォールメモリ素子５２２の前記読み出し電圧と、基準素子５２９による基準電圧と比較することによって選択されたサイドウォールメモリ素子５２２の状態を読み出すことができる。サイドウォールメモリ素子５２２は、書き込み状態と消去状態の二つのメモリ状態を保持する素子として利用することができる。サイドウォールメモリ素子５２２を配列してなるメモリアレイでは、基準素子５２９を、サイドウォールメモリ素子５２２の書き込み状態と消去状態の中間の状態にプログラムする。そして、サイドウォールメモリ素子５２２をアクセスした場合、基準素子５２９が特定の値の電流を発生するように構成する。素子の微細化に伴い、読み出し電圧は低くなる傾向にあるが、その場合、メモリの２種類の状態が接近し、マージンが低下する。従って、基準素子５２９のプログラムは正確に行なう必要があり、通常は基準素子５２９のゲート端子に電圧をかけ、これらの基準素子５２９に流れるドレイン電流に基づいて所望の基準電圧が得られるようになるまで、基準素子５２９のゲート電圧を順次上げていく。このようにしてそれぞれの基準素子５２９がプログラムされる。
【０１５１】
図２４に、メモリ状態を読み取るためのサイドウォールメモリ素子５２２の典型的な配置を示す。図２４から分かるように、各サイドウォールメモリ素子５２２のゲート端子はワード線５２３に、ソース端子はグランドに、ドレイン端子はビット線５２４にそれぞれ接続されている。特定の列を選択するために、トランジスタ５２５が、各列に配置されている。（以下、列選択トランジスタという）。列選択トランジスタ５２５のドレイン端子には、カスケード接続されたＮ型電界効果トランジスタ５２６が配置され、サイドウォールメモリ素子５２２に対してドレインバイアスを供給する。そして、Ｎ型電界効果トランジスタ５２６のソース端子は、Ｖｃｃに接続されている第１負荷素子５２７に接続されている。第１負荷素子としては、Ｎ型電界効果トランジスタや抵抗素子などを使用する。
選択された列のサイドウォールメモリ素子５２２のゲートに電圧が印加された場合、サイドウォールメモリ素子５２２の書き込みまたは消去状態に応じて、流れる電流が異なる。Ｖｔが高い書き込み状態のサイドウォールメモリ素子５２２の電流は、Ｖｔが低い消去状態のサイドウォールメモリ素子５２２よりも電流が小さい。一方、基準素子５２９は、書き込み状態の読み取り電流と消去状態の読み取り電流の中間の電流が流れるようにＶｔが設定される。
【０１５２】
サイドウォールメモリ素子５２２に電流が流れると、第１負荷素子５２７の端子間に電圧降下が生じる。第１負荷素子５２７とＮ型電界効果トランジスタ５２６の接続点の電圧は、センス増幅器５２８の一方の入力ＳＩＮに加えられる。センス増幅器５２８の他方の入力端子ＲＩＮは、列選択トランジスタ５２５，Ｎ型電界効果トランジスタ５２６及び第１負荷素子５２７と同様の素子５３０，５３１及び５３２をおよび基準素子５２９が配置された類似の電流経路に接続されている。以下、素子５３２を第２負荷素子という。基準素子５２９に流れるドレイン電流によって、第２負荷素子５３２の端子間に電圧降下が生じる。第２負荷素子５３２とＮ型電界効果トランジスタ５３１の接続点の電圧は、センス増幅器のもう入力ＲＩＮに加えられる。読み取り動作によってサイドウォールメモリ素子５２２に流れる電流が、基準素子５２９に流れる電流より大きい場合（すなわち、消去状態の場合）、センス増幅器５２８は第１の出力信号を生成する。読み取り動作によってサイドウォールメモリ素子５２２に流れる電流が、基準素子５２９に流れる電流より小さい場合（すなわち、書き込み状態の場合）、センス増幅器５２８は、上記第１出力信号と異なる第２の出力信号を生成する。上記のように、基準素子５２９に流れる電流は、消去状態と書き込み状態の間であればよいが、書き込み状態のサイドウォールメモリ素子５２２に流れる電流と、消去状態のサイドウォールメモリ素子５２２に流れる電流のちょうど中間になることが望ましい。なぜならば、基準素子５２９のＶｔが高めに設定されると、Ｖｔが低い消去状態のサイドウォールメモリ素子５２２に流れる電流との電流差は大きいが、Ｖｔが高い書き込み状態のサイドウォールメモリ素子５２２に流れる電流との電流差が小さくなってしまい、逆に基準素子５２９のＶｔが低めに設定されると、書き込み状態のサイドウォールメモリ素子５２２に流れる電流との電流差は大きいが、消去状態のサイドウォールメモリ素子５２２に流れる電流との電流差が小さくなってしまうからである。これらはいずれも設計マージンが小さいことを意味する。このため、基準素子５２９は正確な値の電荷を保持するようにプログラムする必要がある。一方、サイドウォールメモリ素子５２２は、基準素子５２９とは全く異なる方式でプログラムされる。サイドウォールメモリ素子５２２は、読み出し中にサイドウォールメモリ素子５２２の読み取り電圧、すなわちセンス増幅器５２８の入力ＳＩＮの電圧が十分小さく、センス増幅器５２８が第２の出力信号を生成するのに十分なように、サイドウォールメモリ素子５２２の各端子に電圧を印加することによってプログラムされる。
【０１５３】
サイドウォールメモリ素子５２２と、基準素子５２９のメモリ状態を試験する方法は全く異なる。サイドウォールメモリ素子５２２のメモリ状態の試験は、通常の読み出し動作で行なわれ、半導体記憶装置内部の基準素子５２９とセンス増幅器５２８を用いて行なわれる。一方、基準素子５２９のプログラムは半導体記憶装置の製造工程などにおいて、外部の試験回路も用いることによってなされる。
【０１５４】
基準素子５２９をプログラムする方法を工夫しなければ、プロセス、温度変化などの影響によって、センス増幅器５２８の出力がメモリ状態を正しく反映しないことが起こりえる。センス増幅器５２８による測定の精度は、これら第１負荷素子５２７及び第２負荷素子５３２及び関連する回路のプロセス、温度などの要因によって影響を受ける。基準素子５２９のプログラムが、これらの要素を考慮せずに行なわれると、サイドウォールメモリ素子５２２の読み出しを十分正確に行なうことができない。従って、基準素子５２９をプログラムする場合には、センス増幅器５２８を用いて判定を行ない、これによってセンス増幅器５２８の出力に影響する内部回路要素、すなわちＲＩＮ端子の電圧に影響する回路の内部要素が考慮されるようにすることが望ましい。
【０１５５】
以下に本発明による基準素子５２９を基準値にプログラムする方法を説明する。
【０１５６】
センス増幅器５２８を用いて基準素子５２９を非常に正確にプログラムするためには、基準電圧が加えられる入力ＲＩＮと比較するための、もう一方の入力端子ＳＩＮに正確な電圧が加えられるようにする。このため、図２４に示すように、パッド５３５などに外部試験回路系を直接接続し、電圧を加えるようにしてもよい。本発明による回路系の実施態様によれば、デジタル／アナログ変換回路（図示せず）が、メモリアレイを含む集積回路内の回路の一部に備えられていてもよく、ＳＩＮ端子に加える電圧を正確に発生するためにそれを利用してもよい。
【０１５７】
さらに、スイッチ５３６（好ましくはトランジスタスイッチ）などの手段が、基準素子５２９のプログラム中にメモリアレイをセンス増幅器５２８から切り離すために設けられている。これによって、メモリアレイは、基準素子５２９のプログラムに対して全く影響を与えないようにできる。あるいは、上記以外のいくつか方法によっても、基準素子プログラム中にメモリアレイを作動不能にするか、またはメモリアレイをセンス増幅器５２８から切り離すことができる。
【０１５８】
それぞれの基準素子５２９に対する正しい基準状態を保証するため、すなわち、基準素子５２９のプログラム時にＳＩＮ端子に印加するべき正しい電圧を得るために、サイドウォールメモリ素子５２２の読み取り動作領域における、第１負荷素子５２７の電流−電圧特性を慎重に測定する。図２８に示すように、動作領域の特定の電流に対して、対応する電圧が決まる。図２８は、第１負荷素子５２７が抵抗素子で構成されている場合の電流−電圧特性である。サイドウォールメモリ素子５２２のプログラム中に印加される、一般的な電圧と異なり、これらの電圧は非常に正確に測定することができる。従って、ＳＩＮ端子に印加すべき電圧は正確に求められ、その電圧をパッド５３５又はデジタル／アナログ変換器（図示せず）から、あるいは類似の制御された電圧源から、センス増幅器５２８のＳＩＮ端子に加えることができる。このようにして、正確な電荷量が蓄積されるように、それぞれの基準素子５２９をプログラムすることができる。
【０１５９】
従って、いくつかの基準素子５２９が所望の電流値Ｉ１を供給するようにプログラムしたい場合は、図２８の電流−電圧特性から決まる、Ｉ１に対応する電圧Ｖ１を、スイッチ５３７を介してＳＩＮ端子に加える。そして、センス増幅器５２８の出力が切り換わるまで、基準素子５２９の端子に電荷を加えていく。この方法によって、特に回路要素５３０、５３１及び５３２を含む、回路４０の全てを考慮して、基準素子５２９に正確に電荷量を蓄積する方法が実現される。従って、サイドウォールメモリ素子５２２に流れる電流の特定の値が分かれば、第１負荷素子５２７で起こる電圧降下を正確に測定し、ＳＩＮ端子に印加して、基準素子５２９に流れる電流によって生じるＲＩＮ端子の電圧の値と比較して測定することができる。
【０１６０】
これによって、読み出し動作に関連する素子の特性が考慮された基準素子５２９のプログラム方法が提供される。以上のように、メモリアレイ中の基準素子５２９を基準状態にプログラムする方法は、サイドウォールメモリ素子５２２の読み出し電圧が発生する第１負荷素子５２７を、センス増幅器５２８への入力から切り離し、サイドウォールメモリ素子５２２の選択状態における第１負荷素子５２７の電圧に一致する、正確な電圧レベルを、切り離した入力の代わりに、センス増幅器５２８に加える。そして、基準素子５２９からの電圧が、丁度前記負荷素子電圧に一致する電圧を超え、センス増幅器５２８の出力が切り替わるまで、基準素子５２９のゲート端子に印加するパルス電圧を大きくする。
【０１６１】
前記のように、基準素子５２９に正確な電荷量が蓄積されるように、基準素子のプログラムが実行されなければならない。しかし、その一方で、半導体記憶装置の製造コストを低減するためには、基準素子のプログラムは、短時間で行なわれなければならない。半導体記憶装置の基準素子を、以下に説明する工程に従って短時間でプログラムし、試験するための方法を以下に説明する。この基準素子のプログラム方法では、半導体記憶装置の一部に備えられたマイクロプロセッサ等のコントローラを、半導体装置内の電圧スイッチ等を作動させるために使用してもよい。
【０１６２】
基準素子を短時間でプログラムするため、二つの段階に分けて基準素子をプログラムする。第１の段階では、基準素子を比較的早い速度で目標電荷量より低い第２電荷量以上に電荷を蓄積するように調整する。まず、高電圧で長時間のパルスを基準素子のゲートに印加する。続いて、蓄積電荷を第１段階の目標の第２電荷量まで、徐々に近づけるために、次第に電圧が大きくなる短時間のパルス列をゲートに印加する。続く第２の段階では、一定の電圧で時間幅の短いパルス列を印加し、次第に基準素子を目標に移行させ、最終的に目標とする基準状態を超えるまでプログラムする。この方法には次の利点がある。
【０１６３】
第１に、最初にゲートに印加するパルスによって、基準素子を、線形動作領域を超えた飽和動作領域まで一気に移行させる。飽和動作領域においてゲート電圧の変化が基準素子の電荷蓄積に及ぼす影響は、線形動作領域に比べるとかなり小さい。従って、蓄積電荷を安定して正確に制御することができる。さらに、この動作領域においては、ゲート電圧の変化と閾値電圧の変化は１対１に対応するので、パルス電圧の変化による蓄積電荷量の増加量を、かなり正確に予測することができる。
【０１６４】
第２に、蓄積電荷量の少ない状態から、繰り返し蓄積していくことによって、蓄積される電荷を各工程でテストすることができる。プログラミングの後半の工程は、基準状態に要求される精度よりも細かく電荷を蓄積していくようにするので、試験工程でセンス増幅器の出力が反転した点は、基準状態に非常に近い電荷量が蓄積されており、非常に短時間で正確なプログラムが可能になる。
【０１６５】
基準素子に印加するパルスの電圧や時間幅が、半導体記憶装置内部のコントローラで制御できる場合は、特に効果的である。
【０１６６】
図２９は、この実施例による、基準素子のプログラミング方法を示すフローチャートである。全ての工程において一定のドレイン電圧Ｖｄが印加されているものとする。実施の一態様では、この電圧は５．０Ｖである。
【０１６７】
最初の工程で、基準素子を飽和動作領域にまで移行させ、基準素子に第２電荷量に近い電荷を蓄積するための第１パルスを電圧（Ｖｐ）がＶｇ、時間幅（ｔｗ）がｔｐ１でゲートに印加する（ステップ  Ｓ０１）。
実施の一態様では、２次電荷量に対応する閾値電圧の値は、目標電荷量に対応する最終電圧Ｖｔ２よりも低い１５０ｍＶである。この基準電圧は、目標とする蓄積電荷量（あるいはそれに対応する閾値電圧）によって変わる。例えば、実施の一態様として、１．５Ｖの閾値電圧に対応する電荷蓄積を行ないたい場合は、ゲートに、５．０Ｖの電圧を印加すればよい。一般に、第１パルスは基準素子のゲートに印加するパルスの中で、最も時間幅の広いパルスである。前記の実施態様において、このパルスの長さはたとえば４０マイクロ秒程度であればよい。
【０１６８】
第１パルスの後、工程は、蓄積電荷が第２電荷量よりも小さいかどうかを判定するための、試験に移行する。工程はまず、スイッチ５３７を介してセンス増幅器のＳＩＮ端子に、第１基準電圧Ｖｔ１（実施の一態様では１５０ｍＶ）を印加する（ステップ  Ｓ０２）。
【０１６９】
そして、センス増幅器の出力が基準素子の蓄積電荷が目標電荷量よりも少ないことを示す前記第２の出力状態から反転するかどうかを判定する（ステップ  Ｓ０３）。
【０１７０】
第１パルス印加後、蓄積電荷量が第２電荷量にまで達していない場合は、センス増幅器の出力は反転しない。この場合、続けてゲートに第２パルスを印加する（ステップ  Ｓ０４）。
第２パルス列の各パルスの時間幅ｔｐ２は、最初のパルスの時間幅ｔｐ１よりも短い（実施の一態様では、ｔｐ２は約１／４または約１０マイクロ秒である）。また、これらのパルス列は、所望のレベルに向かって電荷が蓄積されように、Ｖｐが約１００ｍＶずつ増大するようパルスごとに電圧をＶｓｔｐだけ大きくしている（実施の一態様ではＶｓｔｐは約１００ｍＶ）。この結果、不揮発性メモリ素子の蓄積電荷量が第２電荷量に等しいか、それより大きくなっても、ＲＩＮ端子の電圧は、目標電荷量に対応する電圧Ｖｔ２に対して、少なくとも５０ｍＶは小さい電圧である。
【０１７１】
各パルスの印加後に、蓄積電荷量が第２電荷量に達したかどうかをセンス増幅器の出力反転によって判断する工程（ステップ  Ｓ０３）を繰り返す。
【０１７２】
センス増幅器の出力が反転、即ち、蓄積電荷量が第２電荷量まで到達したら、ルーチンは、目標電荷量に到達したかどうかをテストする工程に移行する。この工程もまた、目標電荷量に対応する電圧をＳＩＮ端子に印加し、センス増幅器の出力が反転するかどうかを判定することによってなされる。
工程はまず、センス増幅器のＳＩＮ端子に、第２基準電圧Ｖｔ２を、スイッチ５３７を介して印加する（ステップ  Ｓ０５）。
【０１７３】
そして、センス増幅器の出力が、第２の出力状態から反転するかどうかを判定する（ステップ  Ｓ０６）。
蓄積電荷量が目標電荷量にまで達していない場合、センス増幅器の出力は、第２の出力状態から反転しない。この場合は、続けて、ゲートに第３パルス列を印加する（ステップ  Ｓ０７）。
第３パルス列の各パルスの時間幅ｔｐ３は、第２パルス列の約１／１０の時間幅（前記の一実施態様では１マイクロ秒）であり、パルス電圧は最後に印加された第２パルス列のパルスの電圧に等しい。一般に、第３パルス列は、ＲＩＮ端子の電圧を、目標電荷量に対応する電圧Ｖｔ２に対して、約１０ｍＶまたはそれより小さいステップで移行させるように選択される。第３パルスを繰り返し印加することによって、基準素子の蓄積電荷は目標電荷量に近づく。従って、センス増幅器の出力が反転し、目標電荷量に等しいか大きいことを示したとき、ＲＩＮ端子電圧は最終値に対して１０ｍＶ以内の範囲にある。このときの蓄積電荷量である第３電荷量は、目標電荷量に非常に近い。
【０１７４】
目標に到達したら、プログラムは終了する。このようにして、基準素子の基準電荷量まで、非常に速やかに到達することができ、到達した値は非常に正確である。実施の一態様では、各基準素子は、約１ｍｓで最終値に達する。ここで、実施の一態様として示した数値は一例に過ぎず、これに限られるものではない。
【０１７５】
なお、この実施例においては、メモリ機能体に電荷を蓄積する状態としない状態、すなわち、書き込み状態と、消去状態の２値を記憶する場合について説明したが、メモリ機能体に蓄積する電荷量を制御すれば、４値以上の情報を記憶することも可能である。たとえば、サイドウォールメモリ素子５２２の４値の各メモリ状態における閾値電圧の分布が、図２７に示す状態になるようにすれば、４値を記憶することができる。この場合、基準電圧は状態０と状態１の間、状態１と状態２の間、状態２と状態３の間の３種類が必要になる。サイドウォールメモリ素子に４値の情報を記憶させたときの読み出し用の回路ブロックを図２６に示す。基準素子５２９および基準素子の選択トランジスタ５３０を必要な基準の数、すなわち４値の場合は３つ並列に配置すればよい。基準素子５２９は、３つの基準素子トランジスタのしきい値が、それぞれ状態０と状態１の間、状態１と状態２の間、状態２と状態３の間のＶｔとなるように、それぞれ２値と同じ方法で設定できる。
【０１７６】
（実施の形態１１）
上述した半導体記憶装置の応用例として、例えば、図２０に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１７７】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、サイドウォールメモリ素子、より好ましくは実施の形態１０に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１７８】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１７９】
液晶ドライバ１００２は、図２０に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０１８０】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとしてサイドウォールメモリ素子を用いるのが好ましく、特に、サイドウォールメモリ素子を集積した実施の形態１０に記載の半導体記憶装置を用いるのが好ましい。
（実施の形態１２）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２１に示す。
【０１８１】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述したこの発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１８２】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１８３】
【発明の効果】
この発明によれば、半導体記憶装置内の基準素子をプログラムするときに、目標電荷量よりも少ない第１電荷量で高速に電荷を蓄積した後、目標電荷量よりも少なく第１電荷量より多い第２電荷量までパルス列を印加し、さらに、目標電荷量に対して許容誤差範囲内である第３電荷量まで短いパルス列を印加するので、メモリ状態を読み出すために比較すべき基準を格納する基準素子を、基準状態を格納した状態になるまで、短時間で正確にプログラムすることができる。
【０１８４】
また、プログラム回路が、不揮発性メモリ素子のドレインに接続された第１端子と、第２端子の二つの入力端子を備えるセンス増幅器と、センス増幅器の第２端子に基準電圧を供給する回路と、不揮発性メモリ素子に第１段階の目標である第２電荷量が蓄積された状態に対応する第１基準電圧を基準電圧として選択するコントローラをさらに備え、
第１パルスの印加後、コントローラは電圧スイッチを閉じ、センス増幅器は電圧スイッチが閉じられたことに反応して不揮発性メモリ素子に蓄積された第１電荷量が、第２電荷量を超えたかどうかを判定するために、不揮発性メモリ素子を試験し、第１電荷量が第２電荷量を超えている場合は、第２パルス列を印加する工程を実施しないようにし、第２電荷量に達していない場合はさらに、第２パルスを印加した後、コントローラは電圧スイッチを閉じ、センス増幅器は不揮発性メモリ素子に第２電荷量が蓄積されたかどうかを判断するために、不揮発性メモリ素子を試験し、第２電荷量が蓄積されたと判断するまで第２パルス列を印加し続け、さらに、コントローラは不揮発性メモリ素子に第２電荷量が蓄積されたと判断した後に、不揮発性メモリ素子に目標電荷量が蓄積された状態に対応する第２基準電圧を基準電圧として選択し、さらに、第３パルスの印加後、コントローラは電圧スイッチを閉じ、センス増幅器は不揮発性メモリ素子に目標電荷量が蓄積されたかどうかを判断するために、不揮発性メモリ素子を試験し、目標電荷量が蓄積されたと判断するまで第３パルス列を印加し続け、さらに、コントローラは試験工程の後に電圧スイッチを開くように制御すれば、蓄積電荷量の少ない状態から、電荷を蓄積するためのパルス印加後、メモリ素子に蓄積された電荷量が目標を超えたかどうかを試験するので、試験工程終了後は基準状態に非常に近い電荷量が蓄積され、非常に短時間で正確なプログラムが可能になる。
【０１８５】
また、第１パルスの第１電圧と時間幅が、不揮発性メモリ素子を飽和動作領域に至らせるように設定すれば、第１パルスによって、基準素子を、線形動作領域を超えた飽和動作領域まで、一気に移行させるので、蓄積電荷を安定して正確に制御することができる。さらに、この動作領域においては、ゲート電圧の変化と閾値電圧の変化は１対１に対応するので、パルス電圧の変化による蓄積電荷量の増加量を、かなり正確に予測することができる。
【０１８６】
また、不揮発性メモリ素子が、ゲート電極とオフセットされて配置された拡散領域を備えるようにすれば、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化するので、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１８７】
また、半導体記憶装置を構成するサイドウォールメモリ素子では、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間に流れる電流値が大きく変化する。したがって、半導体記憶装置の書き込み状態と消去状態との判別が容易となる。
【０１８８】
更に、サイドウォールメモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路と混載する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このサイドウォールメモリ素子と周辺回路とを混載したチップの歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【０１８９】
また、この発明の半導体記憶装置が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むサイドウォールメモリ素子を備えるようにすれば、メモリ効果のばらつきを抑制することができ、さらに、サイドウォールメモリ素子のばらつきに対する設計マージンを大きく設定でき、設計が容易になる。
【０１９０】
また、この発明の半導体記憶装置が、メモリ機能体が電荷保持膜を有し、電荷保持膜が絶縁膜であるサイドウォールメモリ素子を備えるようにすれば、電荷リークに強く、良好な保持特性が得られる
また、この発明の半導体記憶装置が、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域または半導体層とを隔てる絶縁膜を有し、絶縁膜膜圧が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であるサイドウォールメモリ素子を備えるようにすれば、良好な保持特性が得られる。
【０１９１】
また、この発明の半導体記憶装置のプログラム方法が基準電流に対して第１負荷素子の電流−電圧特性から得られる電圧と実質的に等しい比較電圧を発生する工程と、基準素子をプログラムするときに第２負荷素子の基準電圧が前記比較電圧に等しくなるように基準素子をプログラムすることによって第１負荷素子のばらつきを補償する工程を備えるようにすれば、基準素子が基準状態を格納した状態になるまで、正確にプログラムすることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１１）の概略構成図である。
【図２１】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１２）の概略構成図である。
【図２２】従来のフラッシュメモリの要部の概略断面図である。
【図２３】従来のフラッシュメモリの電気特性を示すグラフである。
【図２４】本発明の半導体記憶装置（実施の形態１０）の回路図である。
【図２５】本発明の半導体記憶装置（実施の形態１０）におけるメモリ素子の書き込み状態および消去状態における閾値電圧の分布を示す図である。
【図２６】本発明の半導体記憶装置（実施の形態１０）において、メモリ素子に４値の情報を記憶させるときの読み出し用の回路ブロック図である。
【図２７】本発明の半導体記憶装置（実施の形態１０）において、メモリ素子に４値の情報を記憶させるときの各メモリ状態における閾値電圧の分布を示す図である。
【図２８】本発明の半導体記憶装置（実施の形態１０）における第１負荷トランジスタの電流―電圧特性を示すグラフである。
【図２９】本発明の半導体記憶装置（実施の形態１０）における基準素子をプログラムする処理を示すフローチャートである。
【符号の説明】
１  メモリ素子
１０１、２１１、２８６  半導体基板
１０２  Ｐ型ウェル領域
１０３、２１４  ゲート絶縁膜
１０４、２１７  ゲート電極
１０５ａ、１０５ｂ  メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３  拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ  シリコン窒化膜
１２０、２７１  オフセット領域
１２１  ゲート電極下の領域
１１１  微粒子
１１２  絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ  メモリ機能体
２２６  反転層
２４１、２４３、２４４  シリコン酸化膜
２８１、２８２、２９２  領域
２８３、２８４  電気力線
２８７  ボディ領域
２８８  埋め込み酸化膜
２９１  高濃度領域
５２２  サイドウォールメモリ素子
５２３  ワード線
５２４  ビット線
５２５  列選択トランジスタ
５２６  トランジスタ
５２７  第１負荷素子
５２８  センス増幅器
５２９  基準素子
５３０  トランジスタ
５３１  トランジスタ
５３２  第２負荷素子
５３５  パッド
５３６  スイッチ
５３７  スイッチ
８１１  制御回路
８１２  電池
８１３  ＲＦ回路
８１４  表示部
８１５  アンテナ
８１６  信号線
８１７  電源線
１００１  液晶パネル
１００２  液晶ドライバ
１００３  不揮発性メモリ部
１００４  ＳＲＡＭ部
１００５  液晶ドライバ回路
【図１】
2004342274.tif 000003
【図２】
2004342274.tif 000004
【図３】
2004342274.tif 000005
【図４】
2004342274.tif 000006
【図５】
2004342274.tif 000007
【図６】
2004342274.tif 000008
【図７】
2004342274.tif 000009
【図８】
2004342274.tif 000010
【図９】
2004342274.tif 000011
【図１０】
2004342274.tif 000012
【図１１】
2004342274.tif 000013
【図１２】
2004342274.tif 000014
【図１３】
2004342274.tif 000015
【図１４】
2004342274.tif 000016
【図１５】
2004342274.tif 000017
【図１６】
2004342274.tif 000018
【図１７】
2004342274.tif 000019
【図１８】
2004342274.tif 000020
【図１９】
2004342274.tif 000021
【図２０】
2004342274.tif 000022
【図２１】
2004342274.tif 000023
【図２２】
2004342274.tif 000024
【図２３】
2004342274.tif 000025
【図２４】
2004342274.tif 000026
【図２５】
2004342274.tif 000027
【図２６】
2004342274.tif 000028
【図２７】
2004342274.tif 000029
【図２８】
2004342274.tif 000030
【図２９】
2004342274.tif 000031