(57)【要約】      （修正有）【課題】周辺回路上のコンタクトが金属材料で形成され、メモリセルを構成するＭＯＳトランジスタのソース及びドレイン上のコンタクトが多結晶シリコンで形成された半導体記憶装置を、より少ない製造工程で製造する技術を提供する。【解決手段】本発明による半導体記憶装置製造方法は、半導体基板１のメモリセル部１００に第１ＭＩＳトランジスタ４を形成し、周辺回路部２００に第２ＭＩＳトランジスタ７を形成する工程と、第１層間絶縁膜１４を形成する工程と、ビット線コンタクト孔１５を形成する工程と、第１多結晶シリコン膜１６を形成する工程と、周辺回路コンタクト孔１７、１８を形成する工程と、導電膜１９、２０を形成する工程と、ビット線コンタクト１５、周辺回路コンタクト孔１７、１８の外にある第１多結晶シリコン膜１６と、導電膜１９、２０とを除去して、第１多結晶シリコンプラグと導電プラグとを形成する工程とを備えている。【選択図】  図６
2004335522.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板のメモリセルアレイ部に第１ＭＩＳトランジスタを形成し、周辺回路部に第２ＭＩＳトランジスタを形成する工程と、
（ｂ）前記第１ＭＩＳトランジスタと前記第２ＭＩＳトランジスタとを被覆する第１層間絶縁膜を形成する工程と、
（ｃ）前記第１層間絶縁膜を貫通し、前記第１ＭＩＳトランジスタの一のソース／ドレインに到達するビット線コンタクト孔を形成する工程と、
（ｄ）前記第１層間絶縁膜を被覆し、且つ、前記ビット線コンタクトを埋め込むように、第１多結晶シリコン膜を形成する工程と、
（ｅ）前記第１層間絶縁膜と前記第１多結晶シリコン膜とを貫通し、前記第２ＭＩＳトランジスタに到達する周辺回路コンタクト孔を形成する工程と、
（ｆ）前記第１多結晶シリコン膜を被覆し、金属膜を含み、且つ、前記周辺回路コンタクト孔を埋め込む導電膜を形成する工程と、
（ｇ）前記第１多結晶シリコン膜の前記ビット線コンタクト孔の外にある部分と、前記導電膜の前記周辺回路コンタクト孔の外にある部分とを除去して、前記ビット線コンタクトを埋め込む第１多結晶シリコンプラグと前記周辺回路コンタクト孔を埋め込む導電プラグとを形成する工程と、
（ｈ）前記第１多結晶シリコンプラグに接続するビット線を形成する工程と、
（ｉ）前記導電プラグに接続する配線を形成する工程
とを備えた
半導体記憶装置製造方法。
【請求項２】
請求項１に記載の半導体記憶装置製造方法において、
前記導電膜は、前記金属膜と前記第１多結晶シリコン膜との間に介設され、前記金属膜と前記第１多結晶シリコン膜との反応を防ぐバリアメタル膜を更に含む
半導体記憶装置製造方法。
【請求項３】
請求項１に記載の半導体記憶装置製造方法において、
更に、
（ｊ）前記第１層間絶縁膜と前記ビット線と前記配線とを被覆する第２層間絶縁膜を形成する工程と、
（ｋ）前記第１層間絶縁膜と前記第２層間絶縁膜とを貫通し、且つ、前記第１ＭＩＳトランジスタの他のソース／ドレインに到達する第２多結晶シリコンプラグを形成する工程と、
（ｌ）前記第２多結晶シリコンプラグに接続され、データを保持するための容量素子を形成する工程
とを備えた
半導体記憶装置製造方法。
【請求項４】
請求項３に記載の半導体記憶装置製造方法において、
前記第２多結晶シリコンプラグは、その上部に凹部を有するように形成され、
前記容量素子の一の電極は、前記凹部で前記第２多結晶シリコンプラグに接合された
半導体記憶装置製造方法。
【請求項５】
半導体基板と、
前記半導体基板のメモリセルアレイ部に形成された第１ＭＩＳトランジスタと、
前記半導体基板の周辺回路部に形成された第２ＭＩＳトランジスタと、
前記第１ＭＩＳトランジスタ及び前記第１ＭＩＳトランジスタを被覆する第１層間絶縁膜と、
前記第１層間絶縁膜を貫通し、前記第１ＭＩＳトランジスタの一のソース／ドレインに到達する第１多結晶シリコンプラグと、
前記第１多結晶シリコンプラグに接続されたビット線と、
前記第１層間絶縁膜を貫通し、前記第２ＭＩＳトランジスタに到達する導電プラグと、前記導電プラグは、金属で形成された金属部を含み、
前記導電プラグに接続する配線と、
前記第１層間絶縁膜と前記ビット線と前記配線とを被覆する第２層間絶縁膜と、
前記第１層間絶縁膜と前記第２層間絶縁膜とを貫通し、且つ、前記第１ＭＩＳトランジスタの他のソース／ドレインに到達する第２多結晶シリコンプラグと、
前記第２多結晶シリコンプラグに接続され、データを保持するための容量素子とを備えた
半導体記憶装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２多結晶シリコンプラグは、その上部に凹部を有し、
前記容量素子の一の電極は、前記凹部で前記第２多結晶シリコンプラグに接合された
半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、特に、そのメモリセルに容量素子とＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを含む半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：強誘電体メモリ）は、メモリセルに容量素子とＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを含む典型的な半導体記憶装置である。かかる半導体記憶装置は、メモリセルが行列に配置されたメモリセル部と、そのメモリセルからデータを読み書きするための周辺回路が配置された周辺回路部とを含んでいる。
【０００３】
周辺回路は高速に動作することが要求されるため、周辺回路を構成するＭＯＳトランジスタに到達するコンタクトは、金属材料で形成されることがある。導電率が高い金属材料でコンタクトを形成することは、コンタクトの抵抗を減少させ、周辺回路の動作速度を有効に向上する。
【０００４】
その一方で、メモリセルの動作の信頼性を向上するためには、メモリセルトランジスタのソース及びドレインに到達するコンタクトは、多結晶シリコンで形成されることが好適である。メモリセルトランジスタのソース及びドレインに到達するコンタクトを金属材料で形成することは、そのソース及びドレインの接合リークを増加させる。接合リークの増加は、メモリセルの動作の信頼性を低下させ好ましくない。接合リークを減少させるために、メモリセルトランジスタのソース及びドレインに到達するコンタクトは、多結晶シリコンで形成されることが好適である。
【０００５】
特許文献１は、周辺回路を構成するＭＯＳトランジスタに到達するコンタクトが金属材料で形成され、メモリセルトランジスタのソース及びドレインに到達するコンタクトが多結晶シリコンで形成された半導体記憶装置の製造方法を開示している。
【０００６】
このような半導体記憶装置の製造方法は、製造工程の数が減少されることが望まれる。製造工程の数の減少は、半導体記憶装置の製造コストを減少させ、該半導体記憶装置の競争力を有効に向上させる。
【０００７】
更に、このような半導体記憶装置の製造方法は、メモリセルトランジスタのソース及びドレインに到達する２つのコンタクトが、ショートすることなく確実に形成可能であることが望まれる。近年の半導体記憶装置の高集積化は、これらの２つのコンタクトの間隔の縮小を要求している。コンタクトの間隔の縮小は、それらのコンタクトの間のショートを発生させやすくする。例えば、フォトリソグラフィーの不具合は、コンタクトの間のショートを発生させる。メモリセルトランジスタののソース及びドレインに到達する２つのコンタクトのショートは、回避されることが望まれる。
【０００８】
更に、このような半導体記憶装置の製造方法は、メモリセルキャパシタとメモリセルトランジスタのソース／ドレインとを接続するコンタクト（ストレージコンタクト）の抵抗が小さいことが望まれる。ストレージコンタクトの抵抗が大きいことは、半導体記憶装置のアクセス速度を低下させ好ましくない。
【０００９】
【特許文献１】
特開平１１−６８０６２号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、周辺回路に到達するコンタクトが金属材料で形成され、メモリセルを構成するＭＯＳトランジスタのソース及びドレインに到達するコンタクトが多結晶シリコンで形成された半導体記憶装置を、より少ない製造工程で製造する技術を提供することにある。
本発明の他の目的は、周辺回路に到達するコンタクトが金属材料で形成され、メモリセルを構成するＭＯＳトランジスタのソース及びドレインに到達するコンタクトが多結晶シリコンで形成された半導体記憶装置の、メモリセルを構成するＭＯＳトランジスタのソース及びドレインに到達する２つのコンタクトを形成するためのフォトレジスト工程を容易化する技術を提供することにある。
本発明の更に他の目的は、周辺回路に到達するコンタクトが金属材料で形成され、メモリセルを構成するＭＯＳトランジスタのソース及びドレインに到達するコンタクトが多結晶シリコンで形成された半導体記憶装置の、メモリセルキャパシタとＭＯＳトランジスタのソース／ドレインとを接続するストレージコンタクトの抵抗を小さくする技術を提供することにある。
【００１１】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
一の側面において、本発明による半導体記憶装置製造方法は、
（ａ）半導体基板（１）のメモリセルアレイ部（１００）に第１ＭＩＳトランジスタ（３、４、１１、１２）を形成し、周辺回路部（２００）に第２ＭＩＳトランジスタ（６、７、１３）を形成する工程と、
（ｂ）前記第１ＭＩＳトランジスタ（３、４、１１、１２）と前記第２ＭＩＳトランジスタ（６、７、１３）とを被覆する第１層間絶縁膜（１４）を形成する工程と、
（ｃ）前記第１層間絶縁膜（１４）を貫通し、前記第１ＭＩＳトランジスタ（３、４、１１、１２）の一のソース／ドレイン（１１）に到達するビット線コンタクト孔（１５）を形成する工程と、
（ｄ）前記第１層間絶縁膜（１４）を被覆し、且つ、前記ビット線コンタクト（１５）を埋め込むように、第１多結晶シリコン膜（１６）を形成する工程と、
（ｅ）前記第１層間絶縁膜（１４）と前記第１多結晶シリコン膜（１６）とを貫通し、前記第２ＭＩＳトランジスタ（６、７、１３）に到達する周辺回路コンタクト孔（１７、１８）を形成する工程と、
（ｆ）前記第１多結晶シリコン膜（１６）を被覆し、金属膜（２０）を含み、且つ、前記周辺回路コンタクト孔（１７、１８）を埋め込む導電膜（１９、２０）を形成する工程と、
（ｇ）前記第１多結晶シリコン膜（１６）の前記ビット線コンタクト（１５）の外にある部分と、前記導電膜（１９、２０）の前記周辺回路コンタクト孔（１８）の外にある部分とを除去して、前記ビット線コンタクト孔（１５）を埋め込む第１多結晶シリコンプラグ（２１）と前記周辺回路コンタクト孔（１７、１８）を埋め込む導電プラグ（２２、２３）とを形成する工程と、
（ｈ）前記第１多結晶シリコンプラグ（２１）に接続するビット線（２４）を形成する工程と、
（ｉ）前記導電プラグ（２２、２３）に接続する配線（２５）を形成する工程とを備えている。第１多結晶シリコンプラグ（２１）と導電プラグ（２２、２３）との形成を同時的に行う当該半導体記憶装置製造方法は、製造工程の数を有効に削減する。
【００１３】
当該半導体記憶装置製造方法において、前記第１多結晶シリコン膜（１６）の前記ビット線コンタクト（１５）の外にある部分と、前記導電膜（１９、２０）の前記周辺回路コンタクト孔（１７、１８）の外にある部分との除去、（即ち、第１多結晶シリコンプラグ（２１）と導電プラグ（２３）との形成）は、典型的には、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を使用して行われる。
【００１４】
前記導電膜（１９、２０）は、前記金属膜（２０）と前記第１多結晶シリコン膜（１６）との間に介設され、前記金属膜（２０）と前記第１多結晶シリコン膜（１６）との反応を防ぐバリアメタル膜（１９）を更に含むことが好適である。金属膜（２０）がタングステンで形成される場合、バリアメタル膜（１９）は、好適には、チタン膜と窒化チタン膜とを含む積層膜が使用される。
【００１５】
当該半導体記憶装置製造方法は、更に、
（ｊ）前記第１層間絶縁膜（１４）と前記ビット線（２４）と前記配線（２５）とを被覆する第２層間絶縁膜（３０）を形成する工程と、
（ｋ）前記第１層間絶縁膜（１４）と前記第２層間絶縁膜（３０）とを貫通し、且つ、前記ＭＩＳトランジスタ（３、４、１１、１２）の他のソース／ドレイン（１２）に到達する第２多結晶シリコンプラグ（３２）を形成する工程と、
（ｌ）前記第２多結晶シリコンプラグ（３２）に接続され、データを保持するための容量素子（３３、並びに図示されないキャパシタ絶縁膜及びキャパシタ上部電極）を形成する工程
とを備えていることが好適である。かかる半導体記憶装置製造方法は、一の多結晶シリコンプラグ（３２）によってストレージコンタクトを構成することを可能にする。更に、当該半導体記憶装置製造方法では、第１多結晶シリコンプラグ（２１）で埋められるビット線コンタクト孔（１５）と、第２多結晶シリコンプラグ（３２）で埋められるコンタクト孔（３１）とが別々に形成される。これは、これらのコンタクト孔（１５、３１）を形成するためのフォトリソグラフィーのマージンの確保を容易化する。ストレージコンタクトの抵抗を有効に減少する。
【００１６】
前記第２多結晶シリコンプラグ（３２）は、その上部に凹部を有するように形成され、前記容量素子の一の電極（３３）は、前記凹部で前記第２多結晶シリコンプラグに接合されることが好適である。このような構造は、第２多結晶シリコンプラグ（３２）と該一の電極（３３）との接触面積を増大し、ストレージコンタクトの抵抗を有効に減少する。
【００１７】
他の観点において、本発明による半導体記憶装置は、半導体基板（１）と、前記半導体基板（１）のメモリセルアレイ部（１００）に形成された第１ＭＩＳトランジスタ（３、４、１１、１２）と、前記半導体基板（１）の周辺回路部（２００）に形成された第２ＭＩＳトランジスタ（６、７、１３）と、前記第１ＭＩＳトランジスタ（３、４、１１、１２）及び前記第２ＭＩＳトランジスタ（６、７、１３）を被覆する第１層間絶縁膜（１４）と、前記第１層間絶縁膜（１４）を貫通し、前記第１ＭＩＳトランジスタ（３、４、１１、１２）の一のソース／ドレイン（１１）に到達する第１多結晶シリコンプラグ（２１）と、前記第１多結晶シリコンプラグ（２１）に接続されたビット線（２４）と、前記第１層間絶縁膜（１４）を貫通し、前記第２ＭＩＳトランジスタ（６、７、１３）に到達する導電プラグ（２２、２３）と、前記導電プラグ（２２、２３）は、金属で形成された金属部（２２ｂ、２３ｂ）を含み、前記導電プラグ（２２、２３）に接続する配線（２５）と、前記第１層間絶縁膜（１４）と前記ビット線（２４）と前記配線（２５）とを被覆する第２層間絶縁膜（３０）と、前記第１層間絶縁膜（１４）と前記第２層間絶縁膜（３０）とを貫通し、且つ、前記第１ＭＩＳトランジスタ（３、４、１１、１２）の他のソース／ドレイン（１２）に到達する第２多結晶シリコンプラグ（３２）と、前記第２多結晶シリコンプラグ（３２）に接続され、データを保持するための容量素子（３３他）とを備えている。
【００１８】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による半導体記憶装置製造方法の実施の形態を説明する。
【００１９】
（実施の第１形態）
図１は、本発明による半導体記憶装置製造方法の実施の第１形態を示す平面図であり、図２乃至図１１は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。図２乃至図１１には、図１のＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面におけるメモリセル部１００の構造と、周辺回路部２００の構造とが示されている。
【００２０】
図２に示されているように、当該製造方法は、半導体基板１の表面部に、ＭＯＳトランジスタを形成する工程で開始される。より詳細には、半導体基板１の表面部にＳＴＩ技術によって素子分離２が形成される。続いて、厚さ１０ｎｍの熱酸化膜と、厚さ１０ｎｍの多結晶シリコン膜と、厚さ１０ｎｍのタングステンシリサイド膜と、厚さ１５０ｎｍのシリコン窒化膜とが順次に形成された後、その多結晶シリコン膜とタングステンシリサイド膜とシリコン窒化膜とがパターニングされる。このパターニングにより、メモリセル部１００にはゲート絶縁膜３とゲート電極４と窒化シリコン層５とが形成され、周辺回路部２００には、ゲート絶縁膜６、ゲート電極７、窒化シリコン層８が形成される。メモリセル部１００に設けられたゲート電極４は、ワード線として機能するため、以下において、ワード線４と記載されることがある。ゲート電極４は、多結晶シリコン層４ａとタングステンシリサイド層４ｂからなり、ゲート電極７は、多結晶シリコン層７ａとタングステンシリサイド層７ｂからなる。周辺回路部２００に配置されるゲート電極７は、素子分離２の上では配線として機能し、活性領域の上では、ＭＯＳトランジスタのゲートとして機能する。続いて、シリコン窒化膜が全面に形成された後、そのシリコン窒化膜がエッチバックされる。このエッチバックにより、ゲート電極４及び窒化シリコン層５の側面にサイドウオール９が形成され、ゲート電極７及び窒化シリコン層８の側面に、サイドウオール１０が形成される。更に、イオン注入技術により、メモリセル部１００には拡散層１１、１２が半導体基板１の表面部に形成され、周辺回路部２００には拡散層１３が形成される。拡散層１１、１２は、メモリセルトランジスタのソース／ドレインとして機能する。後述されるように、拡散層１１はビット線に接続され、拡散層１２はメモリセルキャパシタに接続される。周辺回路部２００の拡散層１３は、周辺回路のＭＯＳトランジスタのソース／ドレインその他周辺回路の素子として使用され得る。
【００２１】
続いて、厚さ８００ｎｍのＢＰＳＧ膜が形成された後、そのＢＰＳＧ膜の表面部が約３００ｎｍだけＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術によって除去され、平坦な層間絶縁膜１４が形成される。
【００２２】
続いて、図３に示されているように、層間絶縁膜１４を貫通して拡散層１１に到達するコンタクト孔１５が、フォトリソグラフィー技術とエッチング技術とによって形成される。コンタクト孔１５のエッチングは、窒化シリコンに対する酸化シリコンの選択比が充分に高い条件で行われる。例えば、ＣＨＦ３ガスとＣＯガスを含むエッチングガスが使用される。選択比が充分に高い条件でエッチングされることにより、コンタクト孔１５は、ゲート電極４の間を通過するように自己整合される（ｓｅｌｆ−ａｌｉｇｎｅｄ）。
【００２３】
コンタクト孔１０の形成の後、図４に示されているように、層間絶縁膜１４を被覆し、且つ、コンタクト孔１５を埋め込むように、厚さ２００ｎｍの多結晶シリコン膜１１が成長される。
【００２４】
続いて、図５に示されているように、フォトリソグラフィー技術とエッチング技術とにより、多結晶シリコン膜１６、層間絶縁膜１４及び窒化シリコン層８を貫通してゲート電極７に到達するコンタクト孔１７と、多結晶シリコン膜１１及び層間絶縁膜１４を貫通して拡散層１３に到達するコンタクト孔１８とが、周辺回路部２００に形成される。コンタクト孔１７、１８の形成は、例えば、Ｃ４Ｆ８ガスとＣＯガスとを含むエッチングガスを用いたエッチングによって行われる。
【００２５】
図６に示されているように、多結晶シリコン膜１６の上面とコンタクト孔１７、１８の側面及び底面とを被覆するように厚さ４０ｎｍのバリアメタル膜１９が形成される。バリアメタル膜１９の形成の後、バリアメタル膜１９を被覆し、且つ、コンタクト孔１７、１８を埋め込むように、厚さ２００ｎｍのタングステン膜２０が形成される。バリアメタル膜１９は、形成されたタングステン膜２０と多結晶シリコン膜１６との反応を防止する。バリアメタル膜１９としては、例えば、多結晶シリコン膜１６及びコンタクト孔１７、１８を被覆するＴｉ膜（図示されない）と、該Ｔｉ膜を被覆するＴｉＮ膜（図示されない）とが使用され得る。この場合、タングステン膜２０は、ＴｉＮ膜の上に形成される。
【００２６】
続いて、図７に示されているように、多結晶シリコン膜１６、バリアメタル膜１９、及びタングステン膜２０の不要な部分（即ち、コンタクト孔１５、１７、及び１８の外にある部分）がＣＭＰによって除去される。このＣＭＰ工程により、メモリセル部１００には、コンタクト孔１５を埋め込む多結晶シリコンプラグ２１が形成され、周辺回路部２００には、コンタクト孔１７、１８をそれぞれ埋め込むタングステンプラグ２２、２３が形成される。タングステンプラグ２２は、コンタクト孔１７の内面を被覆するバリアメタル部分２２ａと、その上に形成されたタングステン部分２２ｂとから構成され、タングステンプラグ２３は、コンタクト孔１８の内面を被覆するバリアメタル部分２３ａと、その上に形成されたタングステン部分２３ｂとから構成される。
【００２７】
このように、多結晶シリコンプラグ２１とタングステンプラグ２２、２３との形成は、一のＣＭＰ工程によって行われる。これは、製造工程の数を少なくする点で好適である。
【００２８】
続いて、図８に示されているように、メモリセル部１００にビット線２４が形成され、周辺回路部２００に、周辺回路配線２５が形成される。ビット線２４は、多結晶シリコンプラグ２１の上に形成され、周辺回路配線２５は、タングステンプラグ２２、２３の上に形成される。
【００２９】
ビット線２４と周辺回路配線２５との形成は、下記の工程で行われる。バリアメタル膜、タングステン膜、及び窒化シリコン膜が順次に形成された後、これらの膜がパターニングされる。このパターニングにより、ビット線２４と、ビット線２４を被覆する窒化シリコン層２６とがメモリセル部１００に形成され、周辺回路配線２５と、周辺回路配線２５を被覆する窒化シリコン層２７とが周辺回路部２００に形成される。ビット線２４と周辺回路配線２５とは、いずれも、プラグバリアメタル層と、バリアメタル層を被覆するタングステン層（いずれも図示されない）とから構成される。
【００３０】
続いて、シリコン窒化膜が全面に形成された後、そのシリコン窒化膜がエッチバックされる。このエッチバックにより、ビット線２４と窒化シリコン層２６との側面を被覆するサイドウオール２８と、周辺回路配線２５と窒化シリコン層２７の側面を被覆するサイドウオール２９が形成される。
【００３１】
続いて、図９に示されているように、層間絶縁膜１４を被覆する層間絶縁膜３０が形成された後、層間絶縁膜３０と層間絶縁膜１４とを貫通して拡散層１２に到達するコンタクト孔３１が形成される。層間絶縁膜３０とコンタクト孔３１との形成は、下記の工程で行われる。層間絶縁膜１４とビット線２４と周辺回路配線２５とを被覆する厚さ６００ｎｍのＢＰＳＧ膜が成長された後、そのＢＰＳＧ膜がＣＭＰ技術によって３００ｎｍだけ研磨されて、平坦化された層間絶縁膜３０が形成される。層間絶縁膜３０の形成の後、層間絶縁膜３０と層間絶縁膜１４とを貫通して拡散層１２に到達するコンタクト孔３１が、フォトリソグラフィー技術とエッチング技術とによって形成される。コンタクト孔３１のエッチングは、窒化シリコンに対する酸化シリコンの選択比が充分に高い条件で行われる。例えば、エッチングＣＨＦ３ガスとＣＯガスを含むエッチングガスが使用される。選択比が充分に高い条件でエッチングが行われることにより、コンタクト孔３１は、ビット線２５の間を通過するように、且つ、ゲート電極４（ワード線４）の間を通過するように、自己整合される（ｓｅｌｆ−ａｌｉｇｎｅｄ）。
【００３２】
続いて、図１０に示されているように、コンタクト孔３１を埋め込むように多結晶シリコン膜が形成された後、エッチバック又はＣＭＰによって、その多結晶シリコン膜のコンタクト孔３１の外にある部分が除去されて、多結晶シリコンプラグ３２が形成される。
【００３３】
本実施の形態の製造方法では、ビット線２５に接続されるプラグ２１の形成と、メモリセルキャパシタに接続されるプラグ３２の形成とが別々に行われることに留意されたい。プラグ２１の形成とプラグ３２の形成とを別々に行うことは、コンタクト孔１５とコンタクト孔３１とを形成するためのフォトリソグラフィー工程を好適に容易化する。ビット線に接続されるコンタクトと、メモリセルキャパシタに接続されるコンタクトとを同時に形成するためには、それらのコンタクトの位置を規定する開口をフォトレジストに形成する必要がある。半導体記憶装置の高集積化は、これらの開口の間隔の縮小を要求し、開口の位置のマージンを減少させる。しかし、これらの開口の間隔が狭くなると、開口の位置のマージンが小さくなり、これらの開口を正しく形成することが困難になる。ビット線２５に接続されるプラグ２１の形成と、メモリセルキャパシタに接続されるプラグ３２の形成とを別々に行う本実施の形態の製造方法は、このような問題を回避することができる。
【００３４】
更に、本実施の形態の製造方法は、キャパシタ下部電極３３を拡散層１２に接続するストレージコンタクトを、一の多結晶シリコンプラグ３２で形成可能であることに留意されたい。多くのＤＲＡＭの製造方法は、メモリセルキャパシタとメモリセルトランジスタとを接続するコンタクトを、複数のプラグで形成することを必要とする。これは、プラグの間に界面抵抗を発生させ、コンタクトの抵抗を増加させる。しかし、本実施の形態の製造方法は、キャパシタ下部電極３３を拡散層１２に接続するコンタクトを、一の多結晶シリコンプラグ３２で形成可能であり、キャパシタ下部電極３３を拡散層１２に接続するコンタクト抵抗を有効に抑制可能である。
【００３５】
多結晶シリコンプラグ３２の形成の後、図１１に示されているように、キャパシタ下部電極３３が、プラグ３２に接続されるように形成される。キャパシタ下部電極３３の形成は、下記のように行われる。層間絶縁膜３０を被覆する厚さ２μｍの層間絶縁膜３４が形成された後、層間絶縁膜３４を貫通して多結晶シリコンプラグ３２に到達するスルーホール３５が形成される。続いて、層間絶縁膜３４の上面及びスルーホール３５の側面及び底面をコンフォーマルに被覆する多結晶シリコン膜が形成された後、その多結晶シリコン膜のスルーホール３５の外にある部分がフォトリソグラフィー技術とエッチバック技術によって除去され、スルーホール３５の側面及び底面を被覆するキャパシタ下部電極３３が形成される。
【００３６】
キャパシタ下部電極３３の形成の後、周知の工程によりキャパシタ絶縁膜及びキャパシタ上部電極（いずれも図示されない）が形成され、メモリセルキャパシタの形成が完了する。
【００３７】
以上に説明されているように、実施の第１形態では、多結晶シリコンプラグ２１と導電プラグ２３とが同時的に形成され、これにより、製造工程の数が有効に削減される。
【００３８】
更に、本実施の形態では、キャパシタ下部電極３３を拡散層１２に接続するストレージコンタクトが、一の多結晶シリコンプラグ３２で形成され、ストレージコンタクトの抵抗が有効に減少される。
【００３９】
更に、本実施の形態では、ビット線２５に接続されるプラグ２１の形成と、メモリセルキャパシタに接続されるプラグ３２の形成とが別々に行われ、コンタクト孔１５とコンタクト孔３１とを形成するためのフォトリソグラフィー工程が容易化される。
【００４０】
（実施の第２形態）
実施の第２形態では、メモリセルキャパシタとメモリセルトランジスタとを接続するコンタクトの形成の方法が変更される。実施の第１形態と同一の工程によって、コンタクト孔３１が形成された後（図９参照）、図１２に示されているように、層間絶縁膜３０の上面とコンタクト孔３１の内面とを被覆する厚さ３０ｎｍの多結晶シリコン膜４１が形成される。多結晶シリコン膜４１は、コンタクト孔３１のうち、ゲート電極４の間の空間を完全に埋め込む一方、コンタクト孔３１の全体は埋め込まない。多結晶シリコン膜４１は、コンタクト孔３１の上部に、空間４１ａが設けられるように形成される。
【００４１】
多結晶シリコン膜４１の形成の後、図１３に示されているように、多結晶シリコン膜４１を被覆する、厚さ５０ｎｍの絶縁膜４２が酸化シリコンで形成される。
【００４２】
続いて図１４に示されているように、ＣＭＰにより、多結晶シリコン膜４１及び絶縁膜４２のうち、コンタクト孔３１の外にある部分が除去されて、多結晶シリコンプラグ４３が形成される。このような工程により、多結晶シリコンプラグ４３は、その上部に凹部を有するように形成される。その凹部の内部は、絶縁膜４２の残存部４２ａによって埋められている。
【００４３】
多結晶シリコンプラグ４３の形成の後、図１５に示されているように、キャパシタ下部電極４４が多結晶シリコンプラグ４３に接続するように形成される。キャパシタ下部電極４４の形成は、下記の工程で行われる。まず、層間絶縁膜３０及び多結晶シリコンプラグ４３が、酸化シリコンで形成された厚さ２μｍの層間絶縁膜４５で被覆される。層間絶縁膜４５の形成の後、層間絶縁膜４５を貫通して多結晶シリコンプラグ４３に到達するスルーホール４６が形成される。スルーホール４６の形成のとき、多結晶シリコンプラグ４３の凹部に残存する絶縁膜４２の残存部４２ａは除去される。スルーホール４６は、窒化シリコンがエッチングされにくく、且つ、酸化シリコンがエッチングされやすい条件で層間絶縁膜４５のエッチングを行うことによって形成される。このような条件でのエッチングは、スルーホール４６が多結晶シリコンプラグ４３に完全に位置整合している必要性を無くす。スルーホール４６の位置が多結晶シリコンプラグ４３の位置とずれていても、スルーホール４６を形成するためのエッチングは、ビット線２４の上面を被覆する窒化シリコン層２６と、ビット線２４の側面を被覆するサイドウオール２８で止まり、又は、ゲート電極４の上面を被覆する窒化シリコン層９によって止まる。スルーホール４６が形成された後、層間絶縁膜４５の上面、並びにスルーホール４６の底面及び側面を、コンフォーマルに被覆する多結晶シリコン膜が形成される。その多結晶シリコン膜のスルーホール４６の外にある部分がフォトリソグラフィー技術とエッチバック技術によって除去され、スルーホール４６の内面を被覆するキャパシタ下部電極４４が形成される。
【００４４】
多結晶シリコンプラグ４３の上部に設けられた凹部は、プラグ４３とキャパシタ下部電極４４との間の接触面積を増大させる。接触面積の増大は、プラグ４３とキャパシタ下部電極４４との間の接触抵抗を減少させ、もってメモリセルキャパシタとメモリセルトランジスタとを接続するコンタクトの抵抗を有効に減少する。接触面積をなるべく大きくするために、キャパシタ下部電極４４は、その凹部を埋め込むように形成されることが好ましい。
【００４５】
キャパシタ下部電極４４の形成の後、周知の工程によりキャパシタ絶縁膜及びキャパシタ上部電極（いずれも図示されない）が形成され、メモリセルキャパシタの形成が完了する。
【００４６】
本実施の形態では、多結晶シリコンプラグ４３の上部に凹部が設けられ、キャパシタ下部電極４４と多結晶シリコンプラグ４３とは、その凹部において接合される。これにより、メモリセルキャパシタとメモリセルトランジスタとを接続するコンタクトの抵抗が減少される。
【００４７】
【発明の効果】
本発明により、周辺回路に到達するコンタクトが金属材料で形成され、メモリセルを構成するＭＯＳトランジスタのソース及びドレインに到達するコンタクトが多結晶シリコンで形成された半導体記憶装置を、より少ない製造工程で製造する技術が提供される。
また、本発明により、周辺回路に到達するコンタクトが金属材料で形成され、メモリセルを構成するＭＯＳトランジスタのソース及びドレインに到達するコンタクトが多結晶シリコンで形成された半導体記憶装置の、メモリセルを構成するＭＯＳトランジスタのソース及びドレインに到達する２つのコンタクトを形成するためのフォトレジスト工程を容易化する技術が提供される。
また、本発明により、周辺回路に到達するコンタクトが金属材料で形成され、メモリセルを構成するＭＯＳトランジスタのソース及びドレインに到達するコンタクトが多結晶シリコンで形成された半導体記憶装置の、メモリセルキャパシタとＭＯＳトランジスタのソース／ドレインとを接続するストレージコンタクトの抵抗を小さくする技術が提供される。
【図面の簡単な説明】
【図１】図１は、本発明による半導体記憶装置製造方法の実施の第１形態を示す平面図である。
【図２】図２は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図３】図３は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図４】図４は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図５】図５は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図６】図６は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図７】図７は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図８】図８は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図９】図９は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図１０】図１０は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図１１】図１１は、本発明による半導体記憶装置製造方法の実施の第１形態を示す断面図である。
【図１２】図１２は、本発明による半導体記憶装置製造方法の実施の第２形態を示す断面図である。
【図１３】図１３は、本発明による半導体記憶装置製造方法の実施の第２形態を示す断面図である。
【図１４】図１４は、本発明による半導体記憶装置製造方法の実施の第２形態を示す断面図である。
【図１５】図１５は、本発明による半導体記憶装置製造方法の実施の第２形態を示す断面図である。
【符号の説明】
１：半導体基板
２：素子分離
３、６：ゲート絶縁膜
４、７：ゲート電極
５、８：窒化シリコン層
９、１０：サイドウオール
１１、１２、１３：拡散層
１４：層間絶縁膜
１５：コンタクト孔
１６：多結晶シリコン膜
１７、１８：コンタクト孔
１９：バリアメタル膜
２０：タングステン膜
２１：多結晶シリコンプラグ
２２、２３：タングステンプラグ
２２ａ、２３ａ：バリアメタル部分
２２ｂ、２３ｂ：タングステン部分
２４：ビット線
２５：周辺回路配線
２６、２７：窒化シリコン層
２８、２９：サイドウオール
３０：層間絶縁膜
３１：コンタクト孔
３２：多結晶シリコンプラグ
３３：キャパシタ下部電極
３４：層間絶縁膜
３５：スルーホール
４１：多結晶シリコン膜
４２：絶縁膜
４２ａ：残存部
４３：多結晶シリコンプラグ
４４：キャパシタ下部電極
４５：層間絶縁膜
４６：スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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