(57)【要約】【課題】全メモリセルの初期データを短時間で書き込み、電源供給後の任意の時点での初期化を可能にし、動作マージンを悪化させる事なく初期化すること。【解決手段】メモリセル回路Ｂ２−１の各セルに複数のワード線１ａ〜４ａを接続し、それぞれにイニシャライズ信号Ｉｎｉｔより作成したワード信号を供給するワード信号制御用回路Ｂ１−１を設ける。このイニシャライズ信号Ｉｎｉｔを複数個用い、ワード信号制御用回路Ｂ１−１を分割しても良く、メモリセル回路Ｂ２−１を一括してあるいはメモリセルブロック毎に書き込んでも良い。この結果、イニシャライズ信号Ｉｎｉｔにより各セルのデータを１〜２サイクルの短時間内に初期化する。【選択図】      図１
2004335009.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル回路と、複数のワード線により前記メモリセル回路の各セルにそれぞれ接続され且つイニシャライズ信号に基づいて前記複数のワード線のそれぞれにワード信号を供給するワード信号制御用回路と、前記メモリセル回路に対する一括書き込みのための書き込み回路とを有し、前記イニシャライズ信号により前記メモリセル回路の各セルのデータを１〜２サイクルの短時間内に初期化することを特徴とする半導体メモリ装置。
【請求項２】
前記ワード信号制御用回路は、アドレス信号および前記イニシャライズ信号の反転信号をデコードする複数のアンドゲート回路と、前記複数のアンドゲート回路の出力および前記イニシャライズ信号の論理和をとる複数のオアゲート回路とを備え、前記複数のアンドゲート回路および前記複数のオアゲート回路の出力を前記複数のワード線のそれぞれに前記ワード信号として供給することを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記ワード信号制御用回路は、異なったタイミングの複数のイニシャライズ信号を前記複数のオアゲート回路に供給し、前記メモリセル回路を分割して初期化することを特徴とする請求項１および請求項２のいずれかに記載の半導体メモリ装置。
【請求項４】
前記ワード信号制御用回路および前記書き込み回路は、前記複数のイニシャライズ信号のオア論理出力によって共に制御されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体メモリ装置。
【請求項５】
前記ワード信号制御用回路は、異なったタイミングの複数のイニシャライズ信号を用いるとともに、前記メモリセル回路のセルブロックに対応して分割したことを特徴とする請求項１乃至４のいずれかに記載の半導体メモリ装置。
【請求項６】
メモリセル回路と、複数のワード線により前記メモリセル回路の各セルにそれぞれ接続され且つイニシャライズ信号に基づいて前記複数のワード線のそれぞれにワード信号を供給するワード信号制御用回路と、前記メモリセル回路のディジット線を選択するＹセレクタ回路と、前記Ｙセレクタ回路を制御するＹスイッチ回路とを有し、前記ワード信号制御用回路は異なったタイミングの複数のイニシャライズ信号により駆動するとともに、前記Ｙスイッチ回路は前記複数のイニシャライズ信号のオア論理をとって駆動することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特にＳＲＡＭなどの初期化を容易にする半導体メモリ装置の改良に関する。
【０００２】
【従来の技術】
従来、システムＬＳＩにＳＲＡＭなどのメモリを搭載する場合、ＲＡＭの使い方によってはシステムの初期データを書き込む必要がある。また、メモリのテストを行う場合にも、チェッカーなどの決まったデータを頻繁にＳＲＡＭに書き込む必要がある。
【０００３】
図１０はかかる従来の一例を示すＳＲＡＭ装置の主要部の回路図である。図１０に示すように、従来のＳＲＡＭ装置は、アドレスデコーダとして機能し、アンドゲート回路ＡＮ１，ＡＮ２で形成したワード信号制御回路Ｂ１と、各セルをフリップフロップ（Ｆ／Ｆ）Ｆ１〜Ｆ４およびスイッチトランジスタＭ１１，Ｍ１２；Ｍ２１，Ｍ２２；Ｍ３１，Ｍ３２；Ｍ４１，Ｍ４２で形成したＳＲＡＭ回路Ｂ２−２と、アドレスデコーダとしてのアンドゲート回路ＡＮ３，ＡＮ４で形成したＹスイッチ回路Ｃ１と、ワード線１ａ，３ａに交差するディジット線１ｂ，２ｂ；３ｂ，４ｂを選択するためにのＮチャンネルトランジスタＭ６１〜Ｍ６４を備えたＹセレクタ回路Ｃ２とを有している。
【０００４】
かかる従来のＳＲＡＭを初期化するにあたっては、電源供給直後にのみ初期化している（例えば、特許文献１参照）。
【０００５】
また、この特許文献１記載の技術によれば、初期化時にトランジスタのゲート寸法や、静電容量を異ならせたメモリセルを備える事により実現することができる。
【０００６】
しかも、近年のＬＳＩ技術は、システムＬＳＩの高機能化によりシステムのブート領域をシステムＬＳＩ中に確保する必要が生じている。
【０００７】
また、ＳＲＡＭ装置の初期化については、上述した特許文献１の他にも、短時間で初期化したり（例えば、特許文献２参照）、チップ面積を増大させることなく高速にメモリセルを初期化したりする技術（例えば、特許文献３参照）も知られている。
【０００８】
しかしながら、これらの特許文献２および特許文献３に記載の技術は、一括して“０”または“１”の書き込みしかできない。
【０００９】
【特許文献１】
特開平０１−１１３９９５号公報（第２〜３頁、第１図）
【特許文献２】
特開平０８−２０３２７２号公報（第２〜３頁、第１図）
【特許文献３】
特開２００１−３４４９７７号公報（第３頁、第１図）
【００１０】
【発明が解決しようとする課題】
上述した特許文献１記載のＳＲＡＭなどのメモリ装置おいては、全てのセルに初期データを書き込むのに時間がかり、しかも電源供給直後にしか初期化できないという問題がある。
【００１１】
また、この特許文献１記載の技術によれば、初期化時にトランジスタのゲート寸法や、静電容量を異ならせたメモリセルを備える事により実現しているが、これは、通常の書き込みや読み出し動作を行う場合に、動作マージンの悪化を招くという問題がある。
【００１２】
しかも、近年のＬＳＩ技術は、システムＬＳＩの高機能化によりシステムのブート領域をシステムＬＳＩ中に確保する必要が生じているが、従来はこのようなＬＳＩ中のメモリ占有面積を削減する事が困難であるという欠点がある。
【００１３】
本発明の主たる目的は、全てのメモリセルに初期データを書き込むのに１〜２サイクルの短時間で書き込むとともに、電源供給後の任意のときでも初期化することのできる半導体メモリ装置を提供することにある。
【００１４】
また、本発明の他の目的は、動作マージンを悪化させる事なく初期化することのできる半導体メモリ装置を提供することにある。
【００１５】
さらに、本発明の他の目的は、ＬＳＩに搭載する事でＬＳＩ中のメモリ占有面積を削減する事のできる半導体メモリ装置を提供することにある。
【００１６】
また、本発明の別の目的は、一括で任意のパタン（チェッカーやストライプ等）の書き込みができるようにした半導体メモリ装置を提供することにある。
【００１７】
【課題を解決するための手段】
本発明の半導体メモリ装置は、メモリセル回路と、複数のワード線により前記メモリセル回路の各セルにそれぞれ接続され且つイニシャライズ信号に基づいて前記複数のワード線のそれぞれにワード信号を供給するワード信号制御用回路と、前記メモリセル回路に対する一括書き込みのための書き込み回路とを有し、前記イニシャライズ信号により前記メモリセル回路の各セルのデータを１〜２サイクルの短時間内に初期化することを特徴としている。
【００１８】
このワード信号制御用回路は、アドレス信号および前記イニシャライズ信号の反転信号をデコードする複数のアンドゲート回路と、前記複数のアンドゲート回路の出力および前記イニシャライズ信号の論理和をとる複数のオアゲート回路とを備え、前記複数のアンドゲート回路および前記複数のオアゲート回路の出力を前記複数のワード線のそれぞれに前記ワード信号として供給するように形成することができる。
【００１９】
また、このワード信号制御用回路は、異なったタイミングの複数のイニシャライズ信号を前記複数のオアゲート回路に供給し、前記メモリセル回路を分割して初期化するように形成することができる。
【００２０】
また、このワード信号制御用回路および前記書き込み回路は、前記複数のイニシャライズ信号のオア論理出力によって共に制御するように形成することができる。
【００２１】
さらに、このワード信号制御用回路は、異なったタイミングの複数のイニシャライズ信号を用いるとともに、前記メモリセル回路のセルブロックに対応して分割して形成することができる。
【００２２】
また、本発明は、メモリセル回路と、複数のワード線により前記メモリセル回路の各セルにそれぞれ接続され且つイニシャライズ信号に基づいて前記複数のワード線のそれぞれにワード信号を供給するワード信号制御用回路と、前記メモリセル回路のディジット線を選択するＹセレクタ回路と、前記Ｙセレクタ回路を制御するＹスイッチ回路とを有し、前記ワード信号制御用回路は異なったタイミングの複数のイニシャライズ信号により駆動するとともに、前記Ｙスイッチ回路は前記複数のイニシャライズ信号のオア論理をとって駆動することを特徴としている。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２４】
図１は本発明の第１の実施の形態を示す半導体メモリ装置の主要部の回路図である。図１に示すように、本実施の形態は、複数のワード線を有するＳＲＡＭセルを使用し、イニシャライズ信号で、全セルに対して同時に任意のデータを書き込むめるようにしたものである。
【００２５】
まず、本実施の形態は、図１に示すとおり、イニシャライズ信号Ｉｎｉｔによって制御される半導体メモリ装置のワード信号制御用回路Ｂ１−１と、２本のワード線１ａ，２ａ；３ａ，４ａを有するＳＲＡＭ回路Ｂ２−１と、イニシャライズ信号Ｉｎｉｔによって制御され且つ一括書き込み時に有効となる一括書き込み時の書き込み回路Ｂ３とを有している。このイニシャライズ信号ＩｎｉｔをＨレベルにする事で、全てのディジット線１ｂ，２ｂ，３ｂ，４ｂはＬレベルに設定し、ＳＲＡＭ回路Ｂ２−１の全メモリセルの２本のワード線１ａ，２ａ；３ａ，４ａの内、１本のワード線をＨレベルに、もう一方のワード線をＬレベルに設定する。例えば、ＳＲＡＭ回路Ｂ２−１のスイッチトランジスタＭ１１をＨレベルのワード線１ａに接続した場合には、セルを形成するフリップフロップ回路（Ｆ／Ｆ）Ｆ１に“０”データを書き込み、またスイッチトランジスタＭ１２をＨレベルのワード線２ａに接続した場合には、“１”データを書き込むことができる。このように、ワード線１ａ，２ａ；３ａ，４ａの接続変更のみで、ＳＲＡＭ回路Ｂ２−１の各メモリセルに任意のデータを一括して書き込むことが出来る。
【００２６】
上述したワード信号制御用回路Ｂ１−１は、基本的には、複数のアドレス信号よりメモリセルに対するアドレスをデコードするためのアンドゲートＡＮ１，ＡＮ２と、イニシャライズ信号Ｉｎｉｔおよびこれらのアンドゲート回路ＡＮ１，ＡＮ２の出力のオア論理をとるオアゲート回路ＯＲ１，ＯＲ２とで構成する。このワード信号制御用回路Ｂ１−１において、イニシャライズ信号ＩｎｉｔがＨレベル、つまりインバータＩＮ１の出力がＬレベルの時には、アドレスデコーダとして機能するアンドゲート回路ＡＮ１，ＡＮ２の出力はＬレベルとなるが、オアゲート回路ＯＲ１，ＯＲ２の出力は、イニシャライズ信号ＩｎｉｔによってＨレベルとなる。すなわち、ワード線１ａ，３ａはＨレベルとなり、ワード線２ａ，４ａはＬレベルとなる。なお、インバータＩＮ１は、ワード信号制御用回路Ｂ１−１に含めて構成しても良い。
【００２７】
また、イニシャライズ信号ＩｎｉｔがＬレベル、つまりインバータＩＮ１の出力がＨレベルの時には、アンドゲート回路ＡＮ１，ＡＮ２は入力したアドレス信号をデコードし、それぞれワード線２ａ，４ａのレベルを決定する。この時、オアゲート回路ＯＲ１，ＯＲ２の出力は、アンドゲート回路ＡＮ１，ＡＮ２の出力レベルと同じになるので、ワード線１ａ，３ａは、それぞれワード線２ａ，４ａのレベルと同じになる。
【００２８】
また、ＳＲＡＭ回路Ｂ２−１は、ここでは４個のセルのみを示しており、それぞれ同様の構成であるため、以下では第１のセルのみを説明する。この第１のセルはフリップフロップ回路Ｆ１と、それぞれのワード線およびディジット線への接続が異ったスイッチトランジスタＭ１１，Ｍ１２とから構成される。このフリップフロップ回路Ｆ１の接点１ｃ，２ｃは電圧レベルが反転の関係となり、１ｃがＬレベル（２ｃがＨレベル）の場合にデータ“０”を保持する。
【００２９】
かかるＳＲＡＭ回路Ｂ２−１に対する読み出し時は、スイッチトランジスタＭ１１，Ｍ１２が共にＯＮし、ディジット線１ｂがＬレベル、２ｂがＨレベルに変化し、ディジット線１ｂと２ｂの電位の差を読み出し回路（図示省略）が検知し、“０”を出力する。
【００３０】
一方、書き込み時も、スイッチトランジスタＭ１１，Ｍ１２が共にＯＮし、通常時の書き込み回路（図示省略）によりディジット線１ｂをＬレベル、２ｂをＨレベルに設定する。この結果、第１のＳＲＡＭセルの接点１ｃがＬレベル、接点２ｃがＨレベルに設定され、ＳＲＡＭセルに“０”データを書き込むことが出来る。
【００３１】
尚、図１では、上述したように、読み出し回路及び通常時の書き込み回路は、省略している。
【００３２】
さらに、書き込み回路Ｂ３は、イニシャライズ信号ＩｎｉｔがＨレベル、つまり一括書き込みの時に有効となる書き込み回路で、ＮチャネルトランジスタＭ５１，Ｍ５２，Ｍ５３，Ｍ５４で構成する。要するに、書き込み回路Ｂ３はイニシャライズ信号ＩｎｉｔがＨレベルの場合に有効となり、ＳＲＡＭ回路Ｂ２−１への書き込みを行う。
【００３３】
また、イニシャライズ信号ＩｎｉｔがＬレベル、つまり通常書き込みの場合は、書き込み回路Ｂ３が無効となり、通常のＳＲＡＭ回路Ｂ２−１の書き込み動作で使用する書き込み回路が有効となる。
【００３４】
図２は図１における初期値設定時の動作タイミング図である。図２に示すように、ＳＲＡＭ回路Ｂ２−１に初期値を設定するにあたっては、イニシャライズ信号ＩｎｉｔがＨレベルに変化すると、ワード線１ａ，３ａはＨレベル、ワード線２ａ，４ａはＬレベルとなる為、スイッチトランジスタＭ１１，Ｍ２２，Ｍ３２，Ｍ４１がＯＮする。また、ＮチャネルトランジスタＭ５１，Ｍ５２，Ｍ５３，Ｍ５４は全てＯＮする為、ディジット線１ｂ，２ｂ，３ｂ，４ｂは全てＬレベルに変化する。
【００３５】
この結果、第１のＳＲＡＭセル接点１ｃはＬレベルに変化し、フリップフロップ回路Ｆ１により接点２ｃはＨレベルに変化するので、第１のＳＲＡＭセルに“０”データの書き込みを行うことが出来る。同様に、第２のＳＲＡＭセル接点４ｃはＬレベル（接点３ｃはＨレベル）に変化する為、“１”データを、第３のＳＲＡＭセル接点６ｃはＬレベル（接点５ｃはＨレベル）に変化する為、“１”データを、第４のＳＲＡＭセル接点７ｃはＬレベル（接点８ｃはＨレベル）に変化する為、“０”データをそれぞれ書き込むことが出来る。ここで、スイッチトランジスタＭ１１のゲートをワード線１ａに接続する場合には、Ｍ１２のゲートにはもう一方のワード線２ａに接続する必要がある。
【００３６】
このようにして、ＳＲＡＭ回路Ｂ２−１の４つのセルには、“０”，“１”，“１”，“０”の初期値が設定される。
【００３７】
図３は図１における通常書き込み時の動作タイミング図である。図３に示すように、通常書き込み時の動作は、イニシャライズ信号ＩｎｉｔがＬレベルである。この場合、ワード線１ａと２ａ（Ｈレベル）、ワード線３ａと４ａ（Ｌレベル）はそれぞれアドレスデコーダを形成するアンドゲート回路ＡＮ１，ＡＮ２により全く同じ制御を受けるので、あたかもワード線は一本であるかのように動作し、通常のＳＲＡＭの書き込み動作が可能となる。なお、図３ではワード線１ａ，２ａを選択し、第３のセルに“０”データを書き込む場合を示している。
【００３８】
上述した第１の実施の形態によれば、スイッチトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ３２，Ｍ３３，Ｍ４１，Ｍ４２のゲートを２本のワード線のどちらかに接続するかで、“０”データか、もしくは“１”データのいずれかを書き込むことが可能なＳＲＡＭ回路Ｂ２−１と、イニシャライズ信号Ｉｎｉｔによって全ディジット線をＬレベルにする一括書き込み回路Ｂ３と、さらにはイニシャライズ信号Ｉｎｉｔによって全メモリセルの２本のワード線の一本をＨレベルにするワード信号制御用回路Ｂ１−１とを有することにより、全セルに対して同時に任意のデータを書き込む事が可能となる。
【００３９】
かかる第１の実施の形態においては、全セルに対して同時に任意のデータを書き込むため、ＳＲＡＭ回路Ｂ２−１を形成するセルの容量が比較的少ないときに有効になる。従って、ＳＲＡＭ回路Ｂ２−１を形成するセルの容量が比較的大きいときには、以下の第２の実施の形態に示すような工夫が必要になる。
【００４０】
図４は本発明の第２の実施の形態を示す半導体メモリ装置の主要部の回路図である。図４に示すように、本実施の形態は、ＳＲＡＭ回路Ｂ２−１を複数個に分割して書き込みを行うものであり、ここでは上下の２回に分けて書き込みを行う場合を示している。そのために、本実施の形態では、２種類のイニシャライズ信号Ｉｎｉｔ１とＩｎｉｔ２を用い、それに伴ってワード信号制御用回路Ｂ１−２にＳＲＡＭ回路Ｂ２−１の上下を分けるアドレスデコーダを対応して設ける。
【００４１】
かかるワード信号制御用回路Ｂ１−２は、ワード信号を制御するためのオアゲート回路ＯＲ１に第１のイニシャライズ信号Ｉｎｉｔ１を、ＯＲ２に第２のＩｎｉｔ２を入力するようにするとともに、これらのオアゲート回路ＯＲ１，ＯＲ２の他方に入力するアドレスを制御するためのデコード信号をアドゲート回路ＡＮＤ１，ＡＮＤ２によって作成している。また、このワード信号制御用回路Ｂ１−２の他に、第１，第２のイニシャライズ信号Ｉｎｉｔ１，Ｉｎｉｔ２のオア論理をとるイニシャライズ信号制御回路としてのオアゲート回路ＯＲ３を設け、そのオアゲート回路ＯＲ３の出力をインバータＩＮ１に供給するとともに、一括書き込み回路Ｂ３の制御信号線１ｄに供給するようにしている。その他の回路構成については、前述した第１の実施の形態と同様である。なお、このオアゲート回路ＯＲ３やインバータＩＮ１については、ワード信号制御用回路Ｂ１−２に合わせて設けることもできる。
【００４２】
図５は図４における初期値設定時の動作タイミング図である。図５に示すように、ＳＲＡＭ回路Ｂ２−１に初期値を設定するにあたり、まずイニシャライズ信号Ｉｎｉｔ１がＨレベルに変化すると、ワード線１ａがＨレベルに変化する為、スイッチトランジスタＭ１１，Ｍ３２がＯＮする。また、オアゲート回路ＯＲ３の出力１ｄはイニシャライズ信号Ｉｎｉｔ１，Ｉｎｉｔ２のどちらかがＨレベルの時はＨレベルを出力するので、ＮチャンネルトランジスタＭ５１，Ｍ５２，Ｍ５３，Ｍ５４は全てＯＮする。そのため、ディジット線１ｂ，２ｂ，３ｂ，４ｂは全てＬレベルとなる。
【００４３】
この結果、第１のＳＲＡＭセル接点１ｃはＬレベルに変化し、フリップフロップ回路Ｆ１により接点２ｃはＨレベルに変化し、“０”データの書き込みを行うことが出来る。同様に、第３のＳＲＡＭセル接点６ｃはＬレベルに変化する為、“１”データを書き込むことが出来る。
【００４４】
次に、イニシャライズ信号Ｉｎｉｔ２がＨレベルになった時、ワード信号制御用回路Ｂ１−２のオアゲート回路ＯＲ２の出力ワード線３ａはＨレベルになる。それを受けて、第２のＳＲＡＭセルの接点４ｃはＬレベルに変化し、フリップフロップ回路Ｆ２により接点３ｃはＨレベルに変化し、“１”データを書き込。また、第４のＳＲＡＭセルの接点７ｃはＬレベルに変化する為、“０”データを書き込むことが出来る。
【００４５】
以上のように第１と第３のＳＲＡＭセル（上側）と、第２と第４のＳＲＡＭセル（下側）とを２回に分けて書き込みを行う事ができる。
【００４６】
一方、通常のＳＲＡＭ回路Ｂ２−１の書き込み動作に関しては、イニシャライズ信号Ｉｎｉｔ１，Ｉｎｉｔ２が共にＬレベルとなり、前述した第１の実施の形態と同様の動作を行う。
【００４７】
この第２の実施の形態においては、初期化のために、ＳＲＡＭ回路Ｂ２−１を分割して書き込むことができるので、メモリの容量が大きくなった場合に有効になる。
【００４８】
すなわち、前述した第１の実施の形態では、メモリ容量が大きくなればなるほど、デジット線に接続されるＳＲＡＭセルの数が増える為、ＮチャンネルトランジスタＭ５１，Ｍ５２，Ｍ５３，Ｍ５４ではディジット線を十分にＬレベルにする事ができず、正常に書き込みを行う事ができなくなる。本実施の形態では、これを解決するために、書き込みを２回に分けた事にある。そのために、一括書き込み時にディジット線に加わるセルの負荷を半分にする事ができるので、正常に書き込みを行う事ができる。
【００４９】
図６は本発明の第３の実施の形態を示す半導体メモリ装置の主要部の回路図である。図６に示すように、本実施の形態は、前述した従来例（図１０）で説明したＹセレクタ回路およびＹスイッチ回路を活用した例である。
【００５０】
本実施の形態におけるワード信号制御用回路Ｂ１−３は、アドレスデコーダとしてのアンドゲート回路ＡＮ１，ＡＮ２と、ワード信号を制御するためのオアゲートＯ１〜Ｏ４とを備え、イニシャライズ信号Ｉｎｉｔ１がＨレベルになった時にワード線１ａ，３ａをＨレベルに、イニシャライズ信号Ｉｎｉｔ２がＨレベルになった時にワード線２ａ，４ａをＨレベルにする制御回路である。
【００５１】
また、ＳＲＡＭ回路Ｂ２−２は、１つのＳＲＡＭセル中の２つのスイッチトランジスタのゲートに同じワード線を接続したセル回路である。図では、第１のＳＲＡＭセルのスイッチトランジスタＭ１１，Ｍ１２をワード線１ａに、同様に第２のＳＲＡＭセルのスイッチトランジスタＭ２１，Ｍ２２をワード線４ａに、第３のＳＲＡＭセルのスイッチトランジスタＭ３１，Ｍ３２をワード線２ａに、第４のＳＲＡＭセルのスイッチトランジスタＭ４１，Ｍ４２をワード線３ａにそれぞれ接続した例を示している。
【００５２】
さらに、Ｙスイッチ回路Ｃ１は、アドレスデコーダとしてのアンドゲート回路ＡＮ３，ＡＮ４と、Ｙスイッチ信号制御用回路としてのオアゲート回路ＯＲ４，ＯＲ５とで構成するが、Ｙスイッチ回路Ｃ１，Ｙセレクタ回路Ｃ２に限れば、これらのオアゲート回路ＯＲ４，ＯＲ５を用いる点が前述した従来例とは異なっている。
【００５３】
イニシャライズ信号Ｉｎｉｔ１，Ｉｎｉｔ２のどちらかがＨレベルの時には、オアゲート回路ＯＲ４，ＯＲ５の出力１ｅ，２ｅは同時にＨレベルとなり、ＹセレクタＣ２のＮチャンネルトランジスタＭ６１，Ｍ６２，Ｍ６３，Ｍ６４は全て同時にＯＮ状態になる。
【００５４】
また、Ｙセレクタ回路Ｃ２は、一括書き込みをしたい場合は、イニシャライズ信号Ｉｎｉｔ１もしくはＩｎｉｔ２をＨレベルにする事で、Ｙセレクタ回路Ｃ２のＮチャンネルトランジスタＭ６１，Ｍ６２，Ｍ６３，Ｍ６４をＯＮのままとする。
【００５５】
一方、通常動作においては、イニシャライズ信号Ｉｎｉｔ１とＩｎｉｔ２をＬレベルにする事で、Ｙスイッチ回路Ｃ１によってアドレスがデコードされ、選択されたＹセレクタ回路Ｃ２のＮチャンネルトランジスタのみをＯＮする。
【００５６】
図７は図６における一括書き込み時の動作タイミング図である。図７に示すように、まず、イニシャライズ信号Ｉｎｉｔ１をＨレベルにすることによってワード線１ａと３ａがＨレベルになる。さらに、スイッチトランジスタＭ１１，Ｍ１２，Ｍ４１，Ｍ４２が共にＯＮし、ディジット線１ｂ，３ｂをＬレベル、２ｂ，４ｂをＨレベルに設定することにより、第１のＳＲＡＭセルの接点１ｃがＬレベル、接点２ｃがＨレベルに、第４のＳＲＡＭセルの接点７ｃがＬレベル、接点８ｃがＨレベルに設定され、第１，第４のＳＲＡＭセルには“０”データを書き込むことが出来る。
【００５７】
次に、イニシャライズ信号Ｉｎｉｔ２をＨレベルにすることによってワード線２ａ，４ａがＨレベルとなる。さらに、スイッチトランジスタＭ２１，Ｍ２２，Ｍ３１，Ｍ３２が共にＯＮし、ディジット線１ｂ，３ｂをＨレベル、２ｂ，４ｂをＬレベルに設定することにより、第２のＳＲＡＭセルの接点３ｃがＨレベル、接点４ｃがＬレベルに、第３のＳＲＡＭセルの接点５ｃがＨレベル、接点６ｃがＬレベルに設定され、第２，第３のＳＲＡＭセルには“１”データを書き込むことが出来る。
【００５８】
以上のように、“０”データを書き込むＳＲＡＭセルは、イニシャライズ信号Ｉｎｉｔ１をＨレベルにする事で、“１”データを書き込むＳＲＡＭセルはイニシャライズ信号Ｉｎｉｔ２をＨレベルにする事で一括書き込みを行う事ができる。ここで、Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２のゲートをどちらかに接続するかによって“０”データか“１”データのどちらかのデータを書き込むことが可能になる。ただし、Ｍ１１とＭ１２のゲート（Ｍ２１，Ｍ２２：Ｍ３１，Ｍ３２：Ｍ４１，Ｍ４２も同様）は同じワード線に接続する必要がある。
【００５９】
上述したように、この第３の実施の形態においては、通常のＳＲＡＭの書き込み動作で使用する回路を用いて、１回目にデータ“０”を、２回目にデータ“１”を書き込む事により、前述した第１および第２の実施の形態で説明した一括書き込み時に使用する書き込み回路Ｂ３を不要にできるという利点がある。
【００６０】
図８は本発明の第４の実施の形態を示す半導体メモリ装置の主要部の回路図である。図８に示すように、本実施の形態は、イニシャライズ信号をＩｎｉｔ１１，Ｉｎｉｔ１２，Ｉｎｉｔ１３，Ｉｎｉｔ１４の４本にするとともに、４本のワード線を有するＳＲＡＭ回路Ｂ２−３を使用したものである。
【００６１】
この実施の形態では、ワード信号制御用回路Ｂ１−４を、アドレスデーコーダとしてのアンドゲート回路Ａ１と、ワード信号制御用回路としてのオアゲート回路Ｒ１，Ｒ２，Ｒ３，Ｒ４とで構成する一方、ＳＲＡＭ回路Ｂ２−３は４個の横一列に並んだ４本のワード線で構成する回路である。
【００６２】
図９は図８におけるワード線増加時の動作タイミング図である。図９に示すように、まず、第１のパターンとして、イニシャライズ信号Ｉｎｉｔ１１がＨレベルになると、ワード線１ａ，２ａはＨレベル、３ａ，４ａはＬレベルとなる。一括書き込み回路Ｂ３は、前述した第１，第２の実施の形態と同様の働きをするので、ディジット線１ｂ，２ｂ，３ｂ，４ｂ，５ｂ，６ｂ，７ｂ，８ｂはＬレベルとなる。この結果、第１のＳＲＡＭセルの接点９ｃはＬレベルに変化し、フリップフロップ回路Ｆ５により接点１０ｃはＨレベルに変化し、“０”データの書き込みを行うことが出来る。第２のＳＲＡＭセルの接点１２ｃはＬレベルで“１”データを、第３のＳＲＡＭセルの接点１３ｃはＬレベルで“０”データを、第４のＳＲＡＭの接点１６ｃはＬレベルで“１”を書き込む。このようにして、ＳＲＡＭ回路Ｂ２−３の４つのセルＦ５〜Ｆ８には、“０”，“１”，“０”，“１”の初期値が設定される。
【００６３】
第２のパターンとして、イニシャライズ信号Ｉｎｉｔ１２がＨレベルになると、ワード線１ａ，３ａはＨレベル、２ａ，４ａはＬレベルとなる。この結果、第１のＳＲＡＭセル接点９ｃはＬレベルに変化し、フリップフロップ回路Ｆ５により接点１０ｃはＨレベルに変化し、“０”データの書き込みを行うことが出来る。第２のＳＲＡＭセル接点１１ｃがＬレベルで“０”データを、第３のＳＲＡＭセル接点１４ｃがＬレベルで“１”データを、第４のＳＲＡＭ接点１６ｃがＬレベルで“１”を書き込む。したがって、ＳＲＡＭ回路Ｂ２−３の４つのセルＦ５〜Ｆ８には、“０”，“０”，“１”，“１”の初期値が設定される。
【００６４】
第３のパターンとして、イニシャライズ信号Ｉｎｉｔ１３がＨレベルになると、ワード線２ａ，４ａはＨレベル、１ａ，３ａはＬレベルとなる。この結果、第１のＳＲＡＭセル接点１０ｃはＬレベルに変化し、フリップフロップ回路Ｆ５により接点９ｃはＨレベルに変化し、“１”データの書き込みを行うことが出来る。第２のＳＲＡＭセル接点１２ｃがＬレベルで“１”データを、第３のＳＲＡＭセル接点１３ｃがＬレベルで“０”データを、第４のＳＲＡＭ接点１５ｃがＬレベルで“０”を書き込む。このようにして、ＳＲＡＭ回路Ｂ２−３の４つのセルＦ５〜Ｆ８には、“１”，“１”，“０”，“０”の初期値が設定される。
【００６５】
第４のパターンとして、イニシャライズ信号Ｉｎｉｔ１４がＨレベルになると、ワード線３ａ，４ａはＨレベル、１ａ，２ａはＬレベルとなる。この結果、第１のＳＲＡＭセル接点１０ｃはＬレベルに変化し、フリップフロップ回路Ｆ５により接点９ｃはＨレベルに変化し、“１”データの書き込みを行うことが出来る。第２のＳＲＡＭセル接点１１ｃがＬレベルで“０”データを、第３のＳＲＡＭセル接点１４ｃがＬレベルで“１”データを、第４のＳＲＡＭ接点１５ｃがＬレベルで“０”を書き込む。このようにして、ＳＲＡＭ回路Ｂ２−３の４つのセルＦ５〜Ｆ８には、“１”，“０”，“１”，“０”の初期値が設定される。
【００６６】
かかる本実施の形態によれば、イニシャライズ信号Ｉｎｉｔ１１，Ｉｎｉｔ１２，Ｉｎｉｔ１３，Ｉｎｉｔ１４のどれをＨレベルに設定するかにより、ＳＲＡＭセルの書き込みデータを変える事ができる。すなわち、イニシャライズ信号およびワード線を４つに増やした事により、初期化データを４種類設定する事ができ、その初期化データをイニシャライズ信号によって選択する事ができるので、制御範囲を広げることができるという利点がある。
【００６７】
【発明の効果】
以上説明したように、本発明の半導体メモリ装置は、メモリセルに対して複数本のワード線を設けることにより、一括書き込みを行う際、初期データ時間を１〜２サイクルの短かい時間に短縮するとともに、電源供給後の任意の時にイニシャライズ信号で初期化を実現できるという効果がある。
【００６８】
また、本発明は、動作マージンを悪化させる事なく、初期化する事が可能であるという効果がる。
【００６９】
さらに、本発明は、ＬＳＩに搭載し、システムリセット時にイニシャライズ信号を発生することにより、初期データをブートＲＯＭとして使用する事ができ、通常動作時にはＲＡＭとして使用できるので、ＬＳＩ中のメモリ占有面積を削減する事ができるという効果がある。
【００７０】
また、本発明は、メモリセルに対して複数本のワード線を設けることにより、一括して任意パターンの書き込みを実現できるという効果がある。特に、本発明は、設計時などにおいて、メモリをテストする場合などに有効である。
【図面の簡単な説明】
【図１】
本発明の第１の実施の形態を示す半導体メモリ装置の主要部の回路図である。
【図２】
図１における初期値設定時の動作タイミング図である。
【図３】
図１における通常書き込み時の動作タイミング図である。
【図４】
本発明の第２の実施の形態を示す半導体メモリ装置の主要部の回路図である。
【図５】
図４における初期値設定時の動作タイミング図である。
【図６】
本発明の第３の実施の形態を示す半導体メモリ装置の主要部の回路図である。
【図７】
図６における一括書き込み時の動作タイミング図である。
【図８】
本発明の第４の実施の形態を示す半導体メモリ装置の主要部の回路図である。
【図９】
図８におけるワード線増加時の動作タイミング図である。
【図１０】
従来の一例を示す半導体メモリ装置の主要部の回路図である。
【符号の説明】
Ｉｎｉｔ，Ｉｎｉｔ１，Ｉｎｉｔ２，Ｉｎｉｔ１１〜Ｉｎｉｔ１４    イニシャライズ信号
Ｂ１−１，Ｂ１−２，Ｂ１−３，Ｂ１−４    ワード信号制御用回路
Ｂ２−１，Ｂ２−２，Ｂ２−３    ＳＲＡＭ回路
Ｂ３    一括書き込み時の書き込み回路
Ｃ１    Ｙスイッチ回路
Ｃ２    Ｙセレクタ回路
ＡＮ１〜ＡＮ４，Ａ１    アンドゲート
ＯＲ１〜ＯＲ５，Ｒ１〜Ｒ４    オアゲート
ＩＮ１    インバータ
Ｆ１〜Ｆ８    フリップフロップ回路（Ｆ／Ｆ）
Ｍ１１，Ｍ１２〜Ｍ４１，Ｍ４２、Ｍ７１〜Ｍ７８    スイッチトランジスタ
Ｍ５１〜Ｍ５４、Ｍ６１〜Ｍ６４    Ｎチャネルトランジスタ
１ａ〜４ａ    ワード線
１ｂ〜８ｂ    ディジット線
１ｃ〜１６ｃ    セル内部接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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