(57)【要約】【課題】センサ付きパワーＭＩＳＦＥＴの動作安定性を向上する。【解決手段】メインＭＩＳＦＥＴＱＭＡＩＮとサブＭＩＳＦＥＴＱＳＵＢとの間にてメインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのドレイン耐圧と同様の耐圧が設定されるように、メインＭＩＳＦＥＴＱＭＡＩＮのウエル３ＡとサブＭＩＳＦＥＴＱＳＵＢのウエル３Ｂとを所定の間隔だけ離間させて配置することによって、サブＭＩＳＦＥＴＱＳＵＢがメインＭＩＳＦＥＴＱＭＡＩＮとほぼ同時にオンとなるような誤動作を防ぎつつ、サブＭＩＳＦＥＴＱＳＵＢのドレイン耐圧をメインＭＩＳＦＥＴＱＭＡＩＮのドレイン耐圧と一致させる。【選択図】    図３
2004319861.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成された半導体装置であって、
前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
前記第１および第２のＭＩＳＦＥＴは、前記半導体基板の主面に形成された素子分離部によって離間されて配置され、
前記素子分離部の下部において、前記第１ＭＩＳＦＥＴの前記ゲート電極の終端部にゲート絶縁膜を介して隣接する第２導電型の第１ウエルと、前記第２ＭＩＳＦＥＴの前記ゲート電極の終端部に前記ゲート絶縁膜を介して隣接する第２導電型の第２ウエルとが形成され、
前記第１ウエルと前記第２ウエルとは、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴが第１ドレイン耐圧で動作するような第１の距離だけ離間して配置されていることを特徴とする半導体装置。
【請求項２】
半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成された半導体装置であって、
前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
前記半導体基板上において、前記第１ＭＩＳＦＥＴの前記ゲート電極にゲート電圧を供給する第１配線と、前記第２ＭＩＳＦＥＴの前記ゲート電極に前記ゲート電圧を供給する第２配線とが形成され、
前記第１配線および前記第２配線は、前記ゲート電圧が前記第１配線、前記第１ＭＩＳＦＥＴの前記ゲート電極、前記第２配線および前記第２ＭＩＳＦＥＴの前記ゲート電極の順で伝達するように配置されていることを特徴とする半導体装置。
【請求項３】
半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成された半導体装置であって、
前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
前記半導体基板上において、前記第１ＭＩＳＦＥＴの前記ゲート電極にゲート電圧を供給する第１配線と、前記第２ＭＩＳＦＥＴの前記ゲート電極に前記ゲート電圧を供給する第２配線とが形成され、
前記第１配線および前記第２配線は、前記ゲート電圧が前記第１配線、前記第１ＭＩＳＦＥＴの前記ゲート電極、前記第２配線および前記第２ＭＩＳＦＥＴの前記ゲート電極の順で伝達するように配置され、
前記第１配線および前記第２配線はアルミニウムを主成分とし、前記ゲート電極はシリコンを主成分とすることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、パワーＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
数Ｗ以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、電気機器の駆動部分と電子回路とのインターフェイスを形成する部品として用いられる。
【０００３】
中でもパワーＭＩＳＦＥＴは、大きな電力を得るために小容量ＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構造となっている。
【０００４】
このようなパワーＭＩＳＦＥＴの中には、素子自身にセンサ機能を持たせたセンサ付きパワーＭＩＳＦＥＴがあり、その一種として、たとえば電流検出機能付きＭＩＳＦＥＴがある。この電流検出機能付きＭＩＳＦＥＴは、パワーＭＩＳＦＥＴを形成する多数個の小容量ＭＩＳＦＥＴのうちごく一部を電流検出用ＭＩＳＦＥＴとして用いたものである。これらの小容量ＭＩＳＦＥＴは、並列接続されている。すべての小容量ＭＩＳＦＥＴに流れる電流（主電流（パワーＭＩＳＦＥＴを流れる電流の数千分の１〜数万分の１）程度）が等しいと仮定すると、電流検出用ＭＩＳＦＥＴに小容量ＭＩＳＦＥＴのオン抵抗に比べて無視できる程度の小さな検出抵抗を接続しても、小容量ＭＩＳＦＥＴに流れる電流は等しいままと見なせるので、その検出抵抗の電圧降下から主電流の値を見積もるものである（たとえば、非特許文献１参照）。
【０００５】
【非特許文献１】
「トランジスタ技術ＳＰＥＣＩＡＬ  Ｎｏ．５４  特集  実践パワー・エレクトロニクス入門」，ＣＱ出版株式会社，１９９６年４月１日，Ｐ．８６−８７
【０００６】
【発明が解決しようとする課題】
本発明者らは、センサ付きパワーＭＩＳＦＥＴの研究および開発に従事している。その中で、本発明者らは、以下のような課題を見出した。
【０００７】
すなわち、センサ付きパワーＭＩＳＦＥＴを有する半導体チップ（以下、単にチップと記す）においては、パワーＭＩＳＦＥＴおよび電流検出用ＭＩＳＦＥＴの２つの素子が存在することから、パワーＭＩＳＦＥＴの特性と電流検出用ＭＩＳＦＥＴの特性とが互いに影響し合い、それぞれがドレイン耐圧で発振動作を起こし、それぞれの特性が不安定になってしまう課題が存在する。
【０００８】
また、ＭＩＳＦＥＴのゲート電極のレイアウトに起因して、電流検出用ＭＩＳＦＥＴのスイッチング動作が早くなり、センサ付きパワーＭＩＳＦＥＴを有するチップが搭載されたシステム（たとえば、電気自動車におけるモータージェネレータ）の誤作動を引き起こしてしまう課題が存在する。
【０００９】
本発明の目的は、センサ付きパワーＭＩＳＦＥＴの動作安定性を向上できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成され、
（ａ）前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
（ｂ）前記第１および第２のＭＩＳＦＥＴは、前記半導体基板の主面に形成された素子分離部によって離間されて配置され、
（ｃ）前記素子分離部の下部において、前記第１ＭＩＳＦＥＴの前記ゲート電極の終端部にゲート絶縁膜を介して隣接する第２導電型の第１ウエルと、前記第２ＭＩＳＦＥＴの前記ゲート電極の終端部に前記ゲート絶縁膜を介して隣接する第２導電型の第２ウエルとが形成され、
（ｄ）前記第１ウエルと前記第２ウエルとは、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴが第１ドレイン耐圧で動作するような第１の距離だけ離間して配置されている。
【００１３】
また、本発明は、半導体基板の主面上に電力増幅用の第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴが形成され、
（ａ）前記第１および第２のＭＩＳＦＥＴは、前記半導体基板に形成された溝内に第１導電性膜を埋め込むことで形成されたゲート電極と、前記半導体基板の主面に形成された第１導電型の半導体領域からなるソースと、前記半導体基板の裏面に形成された前記第１導電型の半導体領域からなるドレインとを有し、
（ｂ）前記半導体基板上において、前記第１ＭＩＳＦＥＴの前記ゲート電極にゲート電圧を供給する第１配線と、前記第２ＭＩＳＦＥＴの前記ゲート電極に前記ゲート電圧を供給する第２配線とが形成され、
（ｃ）前記第１配線および前記第２配線は、前記ゲート電圧が前記第１配線、前記第１ＭＩＳＦＥＴの前記ゲート電極、前記第２配線および前記第２ＭＩＳＦＥＴの前記ゲート電極の順で伝達するように配置されている。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
図１は本実施の形態１の電流・温度検知機能付パワーＭＩＳＦＥＴの等価回路図であり、図２はその電流・温度検知機能付パワーＭＩＳＦＥＴが形成された半導体チップ（以下、単にチップと記す）の平面図である。
【００１６】
図１に示すように、電流・温度検知機能付パワーＭＩＳＦＥＴは、大きな電力を得るためのメインＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）ＱＭＡＩＮと電流検出用のサブＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）ＱＳＵＢとが並列接続された構成となっている。さらに、メインＭＩＳＦＥＴＱＭＡＩＮは、小容量のＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構成となっている。メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのゲートとソースとの間には、保護ダイオードＰＤが電気的に接続されている。この保護ダイオードは、ソースからゲートへのサージに対してメインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのゲート絶縁膜を保護する機能を有している。
【００１７】
メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのドレインは、チップＣＨＩＰ裏面に形成された端子Ｔ１に電気的に接続されている。メインＭＩＳＦＥＴＱＭＡＩＮのソースはチップＣＨＩＰの上面に形成された端子Ｔ２、Ｔ３に電気的に接続され、サブＭＩＳＦＥＴＱＳＵＢのソースは、チップＣＨＩＰの上面に形成された端子Ｔ４に電気的に接続されている。メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのゲートは、チップＣＨＩＰの上面に形成された端子Ｔ５に電気的に接続されている。
【００１８】
メインＭＩＳＦＥＴＱＭＡＩＮを形成する多数個の小容量のＭＩＳＦＥＴおよびサブＭＩＳＦＥＴＱＳＵＢのすべてに流れる主電流が等しい場合には、端子Ｔ２と端子Ｔ４との間にそれらＭＩＳＦＥＴのオン抵抗に比べて無視しうるほど小さな検出抵抗（分流抵抗）を接続しても、その主電流は等しいと見なすことができる。そこで、その検出抵抗の電圧降下から主電流の値を見積もるものである。
【００１９】
チップＣＨＩＰには、チップＣＨＩＰ内では上記メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢとは電気的に接続しない温度検知ダイオードＴＤが、パワーＭＩＳＦＥＴの回路とは独立して形成されている。この温度検知ダイオードＴＤは、チップＣＨＩＰの上面に形成された端子Ｔ６、Ｔ７に電気的に接続されている。
【００２０】
ダイオードは、順方向に電流を流すと所定の順方向電圧を発生する。この順方向電圧は温度特性を有し、この温度特性は直線性を有している。そこで、チップＣＨＩＰ内に温度検知ダイオードＴＤを配置し、温度検知ダイオードＴＤに一定値の電流を流し、温度検知ダイオードが接続された端子Ｔ６、Ｔ７間の電圧を測定することにより、メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢに過電流が流れた場合には、その過電流によるチップＣＨＩＰの温度上昇を温度検知ダイオードＴＤにより検出し、メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢをオフにする。メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢをオフにするには、ゲート・ソース間（端子Ｔ５と端子Ｔ２、Ｔ４の間）を短絡すればよく、これによりメインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢの熱破壊（過電流破壊）を防ぐことができる。
【００２１】
図３は、図２に示したチップＣＨＩＰの要部断面図である。
【００２２】
チップＣＨＩＰは、たとえば平面四角形状に形成された半導体基板１を有している。この半導体基板１は、半導体基体（ドレイン）１Ａと、その上に形成されたエピタキシャル層（ドレイン）１Ｂとを有している。半導体基体１Ａは、たとえばＡｓ（ヒ素）がドープされたｎ＋型の単結晶シリコンからなり、エピタキシャル層１Ｂは、たとえばエピタキシャル成長法によって形成されたｎ−型の単結晶シリコンからなる。
【００２３】
エピタキシャル層１Ｂには、ｐ−型の半導体領域２Ａ、２Ｂが形成されている。半導体領域２Ａは上記メインＭＩＳＦＥＴＱＭＡＩＮのチャネルが形成される領域であり、半導体領域２Ｂは上記サブＭＩＳＦＥＴＱＳＵＢのチャネルが形成される領域である。半導体領域２Ａ、２Ｂは、たとえばＢ（ホウ素）がエピタキシャル層１Ｂの厚さ方向の途中位置まで分布することで形成されている。また、エピタキシャル層１Ｂにおいて、半導体領域２Ａ、２Ｂの外周部には、それぞれｐ型（第２導電型）ウエル（第１ウエル）３Ａおよびウエル（第２ウエル）３Ｂが形成されている。このｐ型ウエル３Ａ、３Ｂには、たとえばホウ素が含有されている。
【００２４】
エピタキシャル層１Ｂの主面の分離領域には、たとえば酸化シリコンからなる分離部（素子分離部）４がＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法等によって形成されている。分離部４は溝型のもの（トレンチアイソレーション）であってもよい。
【００２５】
分離部４に囲まれた活性領域は、上記メインＭＩＳＦＥＴＱＭＡＩＮまたはサブＭＩＳＦＥＴＱＳＵＢの形成領域となっている。この活性領域には、複数の溝５が形成されている。各溝５はセル毎に設けられており、断面で見るとエピタキシャル層１Ｂの主面からエピタキシャル層の深さ方向の途中位置にまで延び、平面で見た場合には所定の方向に沿って延びている。
【００２６】
溝５の内壁面および溝５の開口周辺のエピタキシャル層１Ｂ上面には、たとえば酸化シリコン膜からなるゲート絶縁膜６が形成されている。また、溝５内には、ゲート絶縁膜６上にＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのそれぞれのトレンチ型のゲート電極７Ａ、７Ｂが形成されている。ゲート電極７Ａ、７Ｂは、たとえば低抵抗な多結晶シリコン膜（第１導電性膜）からなり、その一部は分離部４上まで延在している。
【００２７】
ゲート電極７Ａの隣接間のエピタキシャル層１Ｂには、ソース用のｎ型（第１導電型）の半導体領域８Ａが形成され、ゲート電極７Ｂの隣接間のエピタキシャル層１Ｂには、ソース用のｎ型の半導体領域８Ｂが形成されている。半導体領域８Ａ、８Ｂは、たとえばＡｓ（ヒ素）がエピタキシャル層１Ｂの主面からエピタキシャル層１Ｂの深さ方向の途中位置まで分布することで形成されている。
【００２８】
ゲート電極６（溝５）間のエピタキシャル層１Ｂには、溝９が形成されている。各溝９は、断面で見るとエピタキシャル層１Ｂの主面から深さ方向の途中位置にまで延び、平面で見ると所定の方向に沿って延びている。溝９の底部には、たとえばＢＦ２（二フッ化ホウ素）が導入されたｐ＋型の半導体領域１０が形成されている。
【００２９】
分離部４上には、前述の保護ダイオードＰＤ、ゲート抵抗ＧＲおよび温度検知ダイオードＴＤが形成されている。保護ダイオードＰＤは、たとえば多結晶シリコン膜にｎ＋型の半導体領域１１とｐ型の半導体領域１２とを交互に平面同心環状に配置されることで形成されている。ゲート抵抗ＧＲは、たとえば多結晶シリコン膜にｐ型の半導体領域１２とｐ＋型の半導体領域１３とを交互に配置することで形成されている。温度検知ダイオードＴＤは、たとえば多結晶シリコン膜にｎ＋型の半導体領域１１とｐ型の半導体領域１２とを交互に配置されることで形成されている。
【００３０】
上記のような半導体基板１上には、酸化シリコン膜からなる層間絶縁膜１４が堆積されており、これによりゲート電極６、保護ダイオードＰＤ、ゲート抵抗ＧＲおよび温度検知ダイオードＴＤが覆われている。このような層間絶縁膜１４上には、配線１５Ａ〜１５Ｆが配置されている。配線１５Ａは、層間絶縁膜１４に穿孔されたコンタクトホール１６Ａを通じてサブＭＩＳＦＥＴＱＳＵＢのソース領域（半導体領域８Ｂ）と電気的に接続されている。配線１５Ｆは、層間絶縁膜１４に穿孔されたコンタクトホール１６Ａを通じてメインＭＩＳＦＥＴＱＭＡＩＮのソース領域（半導体領域８Ａ）と電気的に接続されている。また、配線１５Ａ、１５Ｆは、溝９を通じて前述のｐ＋型の半導体領域１０と電気的に接続されている。さらに、配線１５Ａ、１５Ｆは、図３では図示されない領域で層間絶縁膜１４に穿孔されたコンタクトホールを通じて保護ダイオードＰＤのｎ＋型の半導体領域１１と電気的に接続されている。
【００３１】
配線１５Ｅは、層間絶縁膜１４に穿孔されたコンタクトホール１６Ｃ、１６Ｄを通じて、分離部４上に延在しているメインＭＩＳＦＥＴＱＭＡＩＮのゲート電極６と保護ダイオードＰＤのｎ＋型の半導体領域１１とを電気的に接続している。なお、図３では図示されない領域においては、サブＭＩＳＦＥＴＱＳＵＢのゲート電極６も配線１５Ｅと同様の配線によって保護ダイオードＰＤのｎ＋型の半導体領域１１と電気的に接続されている。
【００３２】
配線１５Ｄは、層間絶縁膜１４に穿孔されたコンタクトホール１６Ｅ、１６Ｆを通じて保護ダイオードＰＤのｎ＋型の半導体領域１１およびゲート抵抗ＧＲのｐ＋型の半導体領域１３と電気的に接続されている。
【００３３】
配線１５Ｂ、１５Ｃは、それぞれ層間絶縁膜１４に穿孔されたコンタクトホール１６Ｇ、１６Ｈを通じて、それぞれ温度検知ダイオードＴＤのｎ＋型の半導体領域１１およびｐ型の半導体領域１２と電気的に接続されている。
【００３４】
なお、上記配線１５Ａ〜１５Ｆは、たとえばＡｌ（アルミニウム）、Ａｌ−Ｓｉ（シリコン）合金またはＡｌ−Ｓｉ−Ｃｕ（銅）合金のようにＡｌを主成分とする材質から形成されている。
【００３５】
上記のような半導体基板１上には、表面保護膜１７が堆積されており、この表面保護膜１７は、上記配線１５Ａ〜１５Ｆを覆っている。表面保護膜１７は、たとえば酸化シリコン膜とその上に堆積されたポリイミド膜とから構成されている。このような表面保護膜１７には、配線１５Ａ〜１５Ｆのそれぞれの一部が露出されるような開口部が設けられ、ゲート用のボンディングパッド（端子Ｔ５）およびソース用のボンディングパッド（端子Ｔ２、Ｔ４）が形成されている。これらボンディングパッドには、たとえばボンディングワイヤが接続され、このボンディングワイヤを通じてボンディングパッドとパッケージのリード（たとえばリードフレームのインナーリード）等とが電気的に接続されるようになっている。
【００３６】
また、半導体基板１の裏面には、ドレイン電極１８（端子Ｔ１）が形成されている。このドレイン電極１８は、たとえばＮｉ（ニッケル）、Ｔｉ（チタン）、ＮｉおよびＡｕ（金）が順に積層されることで形成されている。ドレイン電極１８は、導電性の接着剤によってパッケージのチップ実装領域（たとえばリードフレームのダイパッド）に実装され、かつ、電気的に接続される。
【００３７】
上記メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢのドレイン耐圧は、エピタキシャル層１Ｂの厚さおよびエピタキシャル層１Ｂ中に含まれる不純物の濃度によって決定される。また、サブＭＩＳＦＥＴＱＳＵＢを電流検知用として用いる場合には、メインＭＩＳＦＥＴＱＭＡＩＮとサブＭＩＳＦＥＴＱＳＵＢとの間でもドレイン耐圧と同様の耐圧（以下、周辺耐圧という）が設定される必要がある。
【００３８】
ところで、サブＭＩＳＦＥＴＱＳＵＢは、ウエル３Ａとウエル３Ｂとの間に反転層が形成され、ウエル３Ａとウエル３Ｂとは電気的に別々の耐圧となる。ここで、上記ウエル３Ａとウエル３Ｂとの間の距離Ｌが大き過ぎる場合には、ウエル３Ａとウエル３Ｂとの間に空乏層が存在してしまうことから、メインＭＩＳＦＥＴＱＭＡＩＮのドレイン耐圧がサブＭＩＳＦＥＴＱＳＵＢに届かなくなってしまうことになる。すなわち、メインＭＩＳＦＥＴＱＭＡＩＮおよびサブＭＩＳＦＥＴＱＳＵＢは個別の耐圧となり発振してしまうことになるので、サブＭＩＳＦＥＴＱＳＵＢのドレイン耐圧が不安定になり、サブＭＩＳＦＥＴＱＳＵＢは規定のドレイン耐圧より低い電圧で動作してしまうおそれがある。
【００３９】
また、ウエル３Ａとウエル３Ｂとを離間させずに一体に形成した場合には、サブＭＩＳＦＥＴＱＳＵＢの動作にメインＭＩＳＦＥＴＱＭＡＩＮの動作が反映されてしまい、メインＭＩＳＦＥＴＱＭＡＩＮがオンとなるのとほぼ同時にサブＭＩＳＦＥＴＱＳＵＢもオンとなってしまうことになる。すなわち、サブＭＩＳＦＥＴＱＳＵＢが誤動作を起こし、電流検知動作を行えなくなってしまうおそれがある。
【００４０】
そこで、本実施の形態１では、上記ウエル３Ａとウエル３Ｂとの間の距離Ｌの規定を行う。ここで、ｑを電気素量、ｋをボルツマン定数、ε０を真空の誘電率、εｓｉをＳｉ（シリコン）の比誘電率、ＮＡをウエル３Ａ、３Ｂ中の不純物濃度、ＮＤをエピタキシャル層１Ｂ中の不純物濃度、Ｅｍを最大電界強度、Ｗｍを最大空乏層幅およびＶＢをアバランシェ耐圧（周辺耐圧）とすると、Ｅｍ＝（４×１０５）／（１−（１／３）×ｌｏｇ（ＮＤ／（１×１０１６）））、Ｗｍ＝（ε０×εｓｉ／（ｑ×ＮＤ））×Ｅｍ、ＶＢ＝（１／２）×Ｅｍ×Ｗｍと表される。また、ドレインに印加する電圧をＶとすると、形成される空乏層の幅Ｗは、Ｗ＝（２×ε０×εｓｉ／ｑ）１／２×（１／ＮＤ＋１／ＮＡ）１／２と表される。本実施の形態１では、これらの式をもとに、そのＶとしてドレイン耐圧値を印加した際にウエル３Ａとウエル３Ｂとを電気的につなげる反転層が形成されるように前述の距離Ｌ（第１の距離）を設定する。たとえば、ドレイン耐圧を約１００Ｖとする場合には、ウエル３Ａ、３Ｂ中の不純物濃度ＮＡを３．６×１０１９個／ｃｍ３程度とし、エピタキシャル層１Ｂ中の不純物濃度を１×１０１９個／ｃｍ３程度とした場合には、ウエル３Ａとウエル３Ｂとの間の距離Ｌを８μｍ〜２０μｍ程度とするものである。また、ドレイン耐圧を約８０Ｖとする場合には、ウエル３Ａ、３Ｂ中の不純物濃度ＮＡを５×１０１５個／ｃｍ３程度とし、エピタキシャル層１Ｂ中の不純物濃度を１×１０１９個／ｃｍ３程度とした場合には、ウエル３Ａとウエル３Ｂとの間の距離Ｌを５μｍ〜１５μｍ程度とするものである。それにより、サブＭＩＳＦＥＴＱＳＵＢがメインＭＩＳＦＥＴＱＭＡＩＮとほぼ同時にオンとなるような誤動作を防ぎつつ、サブＭＩＳＦＥＴＱＳＵＢのドレイン耐圧をメインＭＩＳＦＥＴＱＭＡＩＮのドレイン耐圧と一致する安定した値とすることができる。すなわち、サブＭＩＳＦＥＴＱＳＵＢによる電流検知動作の確実性を向上できるので、本実施の形態１の電流・温度検知機能付パワーＭＩＳＦＥＴの動作安定性を向上することが可能となる。また、サブＭＩＳＦＥＴＱＳＵＢがメインＭＩＳＦＥＴＱＭＡＩＮとほぼ同時にオンとなるような誤動作を防ぐことができるので、本実施の形態１のチップＣＨＩＰ（図２参照）を有する機器の安全性を向上することができる。
【００４１】
（実施の形態２）
本実施の形態２の半導体装置は、前記実施の形態１と同様に電流・温度検知機能付パワーＭＩＳＦＥＴである。
【００４２】
図４は本実施の形態２の電流・温度検知機能付パワーＭＩＳＦＥＴの要部平面図であり、図５は図４中の領域ＧＬＡを拡大して図示したものである。
【００４３】
本実施の形態２の電流・温度検知機能付パワーＭＩＳＦＥＴの断面構成は、前記実施の形態１の電流・温度検知機能付パワーＭＩＳＦＥＴと同様である（図３参照）。配線１５（第２配線）Ｇは、配線（第１配線）１５Ｅが端子Ｔ５（図１〜図３参照）に印加されたゲート電圧をメインＭＩＳＦＥＴＱＭＡＩＮのゲート電極７Ａへ伝えるのと同様に、端子Ｔ５に印加されたゲート電圧をサブＭＩＳＦＥＴＱＳＵＢのゲート電極７Ｂ（図３参照）へ伝えるものである。
【００４４】
本実施の形態２では、配線１５Ｅと配線１５Ｇとは一体に形成されずに、配線１５Ｅと配線１５ＧとがメインＭＩＳＦＥＴＱＭＡＩＮのゲート電極７Ａを介して電気的に接続されるように配線１５Ｅおよび配線１５Ｇがパターニングされている。すなわち、端子Ｔ５に印加されたゲート電圧が配線１５Ｅからゲート電極７Ａへ伝わり、ゲート電極７Ａから配線１５Ｇへ伝わり、配線１５Ｇからゲート電極７Ｂへ伝わるように配線１５Ｅおよび配線１５Ｇがパターニングされているものである。
【００４５】
配線１５Ｅ、１５Ｇを形成している材質はＡｌを主成分としていることから、ゲート電極７Ａ、７Ｂを形成している多結晶シリコンに比べて低抵抗である。また、配線１５Ｅ、１５Ｇは、ゲート電極７Ａ、７Ｂに比べて延在方向に垂直な方向での断面積が大きく形成されていることからも低抵抗となる。そのため、配線１５Ｅと配線１５Ｇとを一体に形成した場合には、端子Ｔ５に印加されたゲート信号（ゲート電圧）が間にゲート電極７Ａを介さずに配線１５Ｅおよび配線１５Ｇを通じてサブＭＩＳＦＥＴＱＳＵＢのゲート電極７Ｂに伝えられる。そのため、サブＭＩＳＦＥＴＱＳＵＢのスイッチングが早くなり過ぎ、メインＭＩＳＦＥＴＱＭＡＩＮがオンとなるのとほぼ同時にサブＭＩＳＦＥＴＱＳＵＢもオンとなってしまうおそれがある。すなわち、サブＭＩＳＦＥＴＱＳＵＢが誤動作を起こし、電流検知動作を行えなくなってしまうおそれがある。
【００４６】
そこで、前述のように、本実施の形態２では、配線１５Ｅと配線１５Ｇとを一体に形成せずに、端子Ｔ５に印加されたゲート電圧が配線１５Ｅからゲート電極７Ａへ伝わり、ゲート電極７Ａから配線１５Ｇへ伝わり、配線１５Ｇからゲート電極７Ｂへ伝わるように配線１５Ｅおよび配線１５Ｇをパターニングするものである。また、本実施の形態２では、たとえばメインＭＩＳＦＥＴＱＭＡＩＮの動作時間の全体を１とした時に、メインＭＩＳＦＥＴＱＭＡＩＮの動作時間中の０．２５〜０．７５程度の間にサブＭＩＳＦＥＴＱＳＵＢが動作するように配線１５Ｅおよび配線１５Ｇをパターニングするものである。サブＭＩＳＦＥＴＱＳＵＢの動作時間は、配線１５Ｅと配線１５Ｇとの間に配置されたゲート電極７Ａの抵抗値をもとに求めることができる。それにより、サブＭＩＳＦＥＴＱＳＵＢの誤動作を防くことができるので、本実施の形態２の電流・温度検知機能付パワーＭＩＳＦＥＴの動作安定性を向上することが可能となる。
【００４７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４８】
前記実施の形態では、半導体基板の裏面にＮｉ、Ｔｉ、ＮｉおよびＡｕが順に積層されることでドレイン電極が形成されている場合について例示したが、Ｎｉ、Ｔｉ、ＮｉおよびＡｇ（銀）が順に積層される構成としてもよい。
【００４９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）電力を得るための第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴを有する半導体装置において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとの間にて第１ＭＩＳＦＥＴおよび第２ＭＩＳＦＥＴのドレイン耐圧と同様の耐圧が設定されるように、第１ＭＩＳＦＥＴの第１ウエルと第２ＭＩＳＦＥＴの第２ウエルとを所定の間隔だけ離間させて配置するので、第２ＭＩＳＦＥＴの誤動作を防ぎつつ、第２ＭＩＳＦＥＴのドレイン耐圧を第１ＭＩＳＦＥＴのドレイン耐圧と一致させることができる。
（２）電力を得るための第１ＭＩＳＦＥＴおよびセンサ用の第２ＭＩＳＦＥＴを有する半導体装置において、第１ＭＩＳＦＥＴのゲートへゲート電圧を供給する第１配線と第２ＭＩＳＦＥＴのゲートへゲート電圧を供給する第２配線とが一体に形成されずに、ゲート電圧が第１配線から第１ＭＩＳＦＥＴの第１ゲート電極へ伝わり、第１ゲート電極から第２配線へ伝わり、第２配線から第２ＭＩＳＦＥＴの第２ゲート電極へ伝わるように第１配線および第２配線がパターニングされているので、第１ＭＩＳＦＥＴがオンとなるのとほぼ同時に第２ＭＩＳＦＥＴもオンとなってしまう誤動作を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置が有するパワーＭＩＳＦＥＴの等価回路図である。
【図２】本発明の一実施の形態である半導体装置を形成する半導体チップの平面図である。
【図３】図２に示した半導体チップの要部断面図である。
【図４】本発明の他の実施の形態の半導体装置である電流・温度検知機能付パワーＭＩＳＦＥＴの要部平面図である。
【図５】本発明の他の実施の形態の半導体装置である電流・温度検知機能付パワーＭＩＳＦＥＴの要部拡大平面図である。
【符号の説明】
１  半導体基板
１Ａ  半導体基体（ドレイン）
１Ｂ  エピタキシャル層（ドレイン）
２Ａ、２Ｂ  半導体領域
３Ａ  ウエル（第１ウエル）
３Ｂ  ウエル（第２ウエル）
４  分離部（素子分離部）
５  溝
６  ゲート絶縁膜
７Ａ、７Ｂ  ゲート電極
８Ａ、８Ｂ  半導体領域（ソース）
９  溝
１０  半導体領域
１１〜１３  半導体領域
１４  層間絶縁膜
１５Ａ〜１５Ｄ  配線
１５Ｅ  配線（第１配線）
１５Ｆ  配線
１５Ｇ  配線（第２配線）
１６Ａ〜１６Ｈ  コンタクトホール
１７  表面保護膜
１８  ドレイン電極
ＣＨＩＰ  チップ
ＧＬＡ  領域
ＧＲ  ゲート抵抗
ＰＤ  保護ダイオード
ＱＭＡＩＮ  メインＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）
ＱＳＵＢ  サブＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）
Ｔ１〜Ｔ７  端子
ＴＤ  温度検知ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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