(57)【要約】【課題】放電能力を向上させたＥＳＤ保護回路を提供する。【解決手段】Ｓｉ基板中、ゲート電極の第１の側にｎ型の第１の拡散領域を形成し、第２の側にｎ型の第２の拡散領域を形成し、さらに前記Ｓｉ基板中、前記第２の拡散領域の下に、これに接するように、ｐ型の第３の拡散領域を形成する。その際、第３の拡散領域中の不純物元素濃度を、前記Ｓｉ基板中、ゲート電極下の同じ深さの領域における不純物濃度よりも大きくなるように設定する。【選択図】　　　　　図９
2004015003.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記基板中、前記ゲート電極の第１の側に形成された、第１の導電型を有する第１の拡散領域と、
前記基板中、前記ゲート電極の第２の側に形成された、前記第１の導電型を有する第２の拡散領域と、
前記基板中、前記第２の拡散領域の下に、前記拡散領域に接して形成された、第２の導電型を有する第３の拡散領域とを備え、
前記第３の拡散領域は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも大きな濃度で、前記第２導電型不純物を含むことを特徴とする半導体装置。
【請求項２】
前記第２の拡散領域の表面には、前記ゲート電極の前記第２の側の側壁面に設けられた側壁絶縁膜から離間して、シリサイド層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基板上には、前記側壁絶縁膜から連続して、前記シリサイド層の形成部分までの間の領域を覆うように、絶縁膜パターンが延在することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記基板中には、前記シリサイド層の形成部分に対応して、前記第１の導電型のドレイン領域が形成されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
基板と、
前記基板上に形成された第１のゲート電極と、
前記基板中、前記第１のゲート電極の第１の側に形成された、第１の導電型を有する第１の拡散領域と、
前記基板中、前記第１のゲート電極の第２の側に形成された、前記第１の導電型を有する第２の拡散領域と、
前記基板中、前記第２の拡散領域の下に、前記拡散領域に接して形成された、第２の導電型を有する第３の拡散領域と、
前記基板上、前記第１のゲート電極の前記第１の側に、前記第１の拡散領域を隔てて形成された第２のゲート電極と、
前記基板中、前記第２のゲート電極の前記第１の側に形成された、前記第１の導電型を有する第４の拡散領域とを備え、
前記第３の拡散領域は、前記基板中、第１のゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも大きな濃度で、前記第２導電型不純物を含むことを特徴とする半導体装置。
【請求項６】
前記基板表面には、前記第１のゲート電極の前記第２の側に、前記ゲート電極の前記第２の側の側壁面を覆う側壁絶縁膜に連続して絶縁膜が延在し、前記基板中、前記絶縁膜の先端部に対応して前記第１の導電型のドレイン領域が形成され、前記基板表面には、前記ドレイン領域に対応してシリサイド層が形成されることを特徴とする請求項５記載の半導体装置。
【請求項７】
基板中に、ゲート電極パターンをマスクにしたイオン注入工程により、第１の導電型の第１の不純物元素を導入し、前記ゲート電極パターンの第１および第２の側に、前記第１の導電型の第１および第２の拡散領域を形成する工程と、
前記基板中に、前記ゲート電極および前記ゲート電極の両側壁面に形成された側壁絶縁膜をマスクに、前記第１の導電型の第２の不純物元素および第２の導電型の第３の不純物元素を導入し、前記第１および第２の拡散領域の下方に、前記第２の導電型の第３および第４の拡散領域をそれぞれ形成する工程と、
前記基板上、前記ゲート電極の前記第２の側に、前記基板表面に沿って前記第２の側に延在する絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクに、前記基板表面の前記絶縁膜パターン先端部に、シリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
【請求項８】
基板と、
前記基板上に形成されたゲート電極と、前記基板中、前記ゲート電極の第１の側に形成された、第１の導電型を有する第１の拡散領域と、前記基板中、前記ゲート電極の第２の側に形成された、前記第１の導電型を有する第２の拡散領域と、前記基板中、前記第２の拡散領域の下に、前記拡散領域に接して形成された、第２の導電型を有する第３の拡散領域とを備え、前記第３の拡散領域は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも大きな濃度で、前記第２導電型不純物を含むことを特徴とする半導体装置と、
前記基板上に、前記第２の拡散領域に接続して設けられた電極パッドとを備え、
前記ゲート電極パターンと前記第１の拡散領域とは、電源ラインに接続されていることを特徴とするＥＳＤ保護装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に静電放電（ＥＳＤ）耐性を向上した半導体装置およびその製造方法に関する。
【０００２】
半導体装置は一般に、外部からの静電放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ　ｄｉｓｃｈａｒｇｅ）等に起因する電圧サージに対して微細な半導体素子を保護するために、保護回路を有している。このような保護回路は、半導体装置内部の半導体素子と同様なプロセス工程で形成されるのが好ましく、従って半導体装置内部の半導体素子と類似した構成を有することが多い。このような保護回路を構成する半導体素子は、同時に入出力回路としても使えるのが望ましい。
【０００３】
【従来の技術】
ＥＳＤ保護装置にはダイオードやトランジスタなど、種々の形式のものがあるが、図１には、入出力回路を兼用するＭＯＳトランジスタを使った従来のＥＳＤ保護装置１０の例を示す。また図２に、図１の保護装置１０を含む等価回路図を示す。
【０００４】
図１を参照するに、ＥＳＤ保護装置１０はｐ−型Ｓｉ基板１１上にゲート絶縁膜１２を介して設けられたゲート電極１３と、前記Ｓｉ基板１１中において前記ゲート電極１３の両側に形成されたｎ−型ＬＤＤ領域１１Ａ，１１Ｂと、さらに前記Ｓｉ基板１１中、前記ＬＤＤ領域１１Ａ，１１Ｂのそれぞれ外側に形成されたｎ＋型拡散領域１１Ｃ，１１ＤとよりなるｎチャネルＭＯＳトランジスタ１０Ａにより構成されており、前記ゲート電極１３の側壁面には側壁絶縁膜１３Ａ，１３Ｂが形成されている。さらに前記拡散領域１１Ｃ，１１Ｄの表面には、前記側壁絶縁膜１３Ａ，１３Ｂの外側にシリサイド領域１４Ａ，１４Ｂがそれぞれ形成されている。
【０００５】
図２を参照するに、前記ｎチャネルＭＯＳトランジスタ１０Ａは同様な構成を有するｐチャネルＭＯＳトランジスタ１０Ｂと共に電源ラインＶｄｄと電源ラインＶｓｓとの間に設けられたＣＭＯＳ回路を構成し、前記トランジスタ１０Ａのシリサイド領域１４Ｂが入出力パッド１０Ｐに接続されている。
【０００６】
このような構成のＥＳＤ保護装置１０では、前記トランジスタ１０Ａ，１０Ｂは通常の入出力回路を形成するが、前記ソース拡散領域１１Ｃおよび前記ゲート電極１３の電位を０Ｖに維持した状態で前記入出力パッド１０ＰにＥＳＤなどによる電圧サージが生じた場合、前記拡散領域１１Ｄの電位が上昇し、その結果前記ｎ＋型ドレイン拡散領域１１Ｄと基板１１のｐ−型領域との間に生じる大きな電位勾配の結果、電子−正孔対が形成される。このようにして形成された正孔は、前記Ｓｉ基板１１中へと流れ、放電電流Ｉｂｈ１を形成する。Ｓｉ基板１１は有限な抵抗を有しているため、このような放電電流Ｉｂｈ１が基板１１中を流れる結果、基板１１内部の電位が上昇し、その結果、前記Ｓｉ基板１１中においてｐ型領域１１とｎ＋型拡散領域１１Ｃおよびｎ＋型拡散領域１１Ｄよりなる寄生ラテラルバイポーラトランジスタが導通する。これにより、図１中に矢印で示したように大きな電流が基板１１中において拡散領域１１Ｃと１１Ｄの間を流れ、電圧サージを電源ラインへ逃がす。
【０００７】
図３は、実際に半導体集積回路装置で使われている、前記図１，２の回路を基本としたＥＳＤ保護／入出力回路の構成を示す平面図である。図３中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０００８】
図３を参照するに、Ｓｉ基板１１上には、多数のフィンガ１３１〜１３５を有するポリシリコンゲート電極１３が延在し、前記フィンガ１３１〜１３５は、前記Ｓｉ基板１１上に素子分離膜１１Ｓで画成された活性領域１１Ａｃ上を互いに並行に延在し、各々のフィンガ１３１〜１３５に対応して、図１のｎチャネルＭＯＳトランジスタ１０が形成される。図３の構成では、各々のＭＯＳトランジスタ１０のドレイン拡散領域１１Ｄが配線パターン１５を経由して前記パッド電極１０Ｐに接続されている。また前記ソース拡散領域１１Ｃは、前記電源ラインＶｓｓに配線パターン１６を経由して接続されている。
【０００９】
このようにゲート電極パターンを分岐した多数のフィンガの形に形成することで、図４に示すように多数のトランジスタが並列に接続され、ＥＳＤ保護装置は多量の放電電流を処理することが可能になる。
【００１０】
図４を参照するに、各々のフィンガにおいて図１のＥＳＤ保護ＭＯＳトランジスタ１０Ａにはバラスト抵抗Ｒ１〜Ｒ３のいずれかが直列接続されている。これにより、いずれかのフィンガが導通した場合でも共通ノードＡの電位はそれほど下がらず、最初に導通したフィンガに電流が集中するのが回避される。その結果、このようなバラスト抵抗を設けた構成では、サージが生じた場合に全てのフィンガでトランジスタ１０Ａが導通し、効率的な放電が可能となる。
【００１１】
今日の超微細化された半導体装置では、図１に示すように拡散領域１１Ｃ，１１Ｄの表面に非常に薄い低抵抗シリサイド層１４Ａ，１４Ｂが形成されており、これにより動作速度の向上を図っているが、このようなシリサイド層１４Ａ，１４Ｂの形成をチャネル領域近傍において制限することにより、換言すると、シリサイド層が形成されないシリサイドブロック領域を形成することにより、図４のバラスト抵抗Ｒ１〜Ｒ３を形成することが可能である。
【００１２】
図５は、図４に示すバラスト抵抗Ｒ１〜Ｒ３を、このようなシリサイドブロック領域ＳＢＬにより実現した例を示す。ただし図５中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００１３】
図５を参照するに、前記シリサイドブロック領域ＳＢＬは各々のゲート電極フィンガ１３１〜１３５に対応して形成されており、先にも説明したように、このようなシリサイドブロック領域ＳＢＬにおいては図１に示すシリサイド層１４Ａ，１４Ｂの形成が抑制されている。
【００１４】
このような構成のＥＳＤ保護装置では、前記シリサイドブロック領域ＳＢＬがシリサイド領域１４Ａ，１４Ｂに対して抵抗として作用し、その結果、図４に示すバラスト抵抗Ｒ１〜Ｒ３を、前記シリサイドブロック領域ＳＢＬにより実現することが可能になる。その結果、図５のＥＳＤ保護装置は、サージ電圧が入来した場合に、各々のフィンガ１３１〜１３５のＭＯＳトランジスタが均等に導通し、特定のトランジスタへの放電電流の集中を回避することができる。
【００１５】
ところで今日の半導体装置では、微細化に伴って電源電圧が従来の５Ｖから３．３Ｖに低減されているものが多い。しかし、５Ｖの電源電圧を使う半導体装置もまだ数多く存在しており、従って、３．３Ｖの電源電圧に対応して設計された半導体集積回路装置においても５Ｖの入出力信号に対応できることが要求される場合がある。
【００１６】
このような要求を特にＥＳＤ保護／入出力回路において満足するために、図６に示すように３．３Ｖの電源電圧で動作するＭＯＳトランジスタ１０Ａに同様な構成の別のＭＯＳトランジスタ１０Ａ’をカスケード接続する構成が使われている。
【００１７】
図７は図６のＥＳＤ保護／入出力回路の構成を示す断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００１８】
図７を参照するに、図６の回路では、素子分離構造１１Ｓで画成された活性領域１１Ａｃ中に前記ＭＯＳトランジスタ１０Ａの他にゲート電極１３’を有するＭＯＳトランジスタ１０Ａ’が前記拡散領域１１Ｄを共有するように、すなわちカスケード接続の形に形成されており、前記ＭＯＳトランジスタ１０Ａ’はさらに前記拡散領域１１Ｄに対向する側に、ｎ型拡散領域１１Ｇが形成されている。また前記拡散領域１１Ｄおよび１１Ｇの内側には、ｎ−型のＬＤＤ領域１１Ｅおよび１１Ｆがそれぞれ形成されている。
【００１９】
図７の構成のＥＳＤ保護／入出力回路では、ｐ型基板１１とｎ型拡散領域１１Ｃおよび１１Ｇの間に横型ＮＰＮトランジスタが形成されており、パッド電極１０Ｐに接続された拡散領域１１Ｄにサージ電圧が入来すると前記横型ＮＰＮトランジスタが導通し、過剰な電荷が放電されるＥＳＤ保護動作が生じる。
【００２０】
【発明が解決しようとする課題】
ところで最近の超微細化半導体装置では、高集積化やパッド数の増加に伴い、ＥＳＤ保護装置に十分な面積を割り当てることが困難になっている。このような場合は、図５のようなシリサイドブロックにより図４のようなバラスト抵抗を形成する構成においても動作時に厳しい局所的発熱が生じ、トランジスタが破壊されやすくなっている。その結果、電流駆動能力が減少し、ＥＳＤに対する十分な保護が得られない状況が生じている。
【００２１】
また図７に示すようなカスケード接続構成の回路では、拡散領域１１Ｇと拡散領域１１Ｃとの間の放電電流路において二つのトランジスタ１０Ａおよび１０Ａ’が直列接続されているため抵抗が増大し、横型バイポーラトランジスタの電流駆動能力が低下してしまう。またこれに伴い発熱が増大する。
【００２２】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置を提供することを概括的課題とする。
【００２３】
本発明のより具体的な課題は、放電能力を向上させたＥＳＤ保護装置、およびかかるＥＳＤ保護装置を構成する半導体装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明は上記の課題を、基板と、前記基板上に形成されたゲート電極と、
前記基板中、前記ゲート電極の第１の側に形成された、第１の導電型を有する第１の拡散領域と、前記基板中、前記ゲート電極の第２の側に形成された、前記第１の導電型を有する第２の拡散領域と、前記基板中、前記第２の拡散領域の下に、前記拡散領域に接して形成された、第２の導電型を有する第３の拡散領域とを備え、前記第３の拡散領域は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも大きな濃度で、前記第２導電型不純物を含むことを特徴とする半導体装置により解決する。
【００２５】
その際、前記第３の拡散領域中における前記第２導電型不純物の不純物濃度は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも、５倍以上大きいのが好ましい。あるいは前記第３の拡散領域中における前記第２導電型不純物の不純物濃度は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも、８倍以上大きいのが好ましい。前記第２の拡散領域の表面には、前記ゲート電極の前記第２の側の側壁面に設けられた側壁絶縁膜から離間して、シリサイド層が形成されるのが好ましい。前記基板上には、前記側壁絶縁膜から連続して、前記シリサイド層の形成部分までの間の領域を覆うように、絶縁膜パターンが延在するのが好ましい。さらに前記基板中には、前記シリサイド層の形成部分に対応して、前記第１の導電型のドレイン領域が形成されているのが好ましい。
【００２６】
本発明はまた上記の課題を、基板と、前記基板上に形成された第１のゲート電極と、前記基板中、前記第１のゲート電極の第１の側に形成された、第１の導電型を有する第１の拡散領域と、前記基板中、前記第１のゲート電極の第２の側に形成された、前記第１の導電型を有する第２の拡散領域と、前記基板中、前記第２の拡散領域の下に、前記拡散領域に接して形成された、第２の導電型を有する第３の拡散領域と、前記基板上、前記第１のゲート電極の前記第１の側に、前記第１の拡散領域を隔てて形成された第２のゲート電極と、前記基板中、前記第２のゲート電極の前記第１の側に形成された、前記第１の導電型を有する第４の拡散領域とを備え、前記第３の拡散領域は、前記基板中、第１のゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも大きな濃度で、前記第２導電型不純物を含むことを特徴とする半導体装置により解決する。
【００２７】
その際、前記基板表面には、前記第１のゲート電極の前記第２の側に、前記ゲート電極の前記第２の側の側壁面を覆う側壁絶縁膜に連続して絶縁膜が延在し、前記基板中、前記絶縁膜の先端部に対応して前記第１の導電型のドレイン領域が形成され、前記基板表面には、前記ドレイン領域に対応してシリサイド層が形成されるのが好ましい。
【００２８】
本発明はまた、基板中に、ゲート電極パターンをマスクにしたイオン注入工程により、第１の導電型の第１の不純物元素を導入し、前記ゲート電極パターンの第１および第２の側に、前記第１の導電型の第１および第２の拡散領域を形成する工程と、前記基板中に、前記ゲート電極および前記ゲート電極の両側壁面に形成された側壁絶縁膜をマスクに、前記第１の導電型の第２の不純物元素および第２の導電型の第３の不純物元素を導入し、前記第１および第２の拡散領域の下方に、前記第２の導電型の第３および第４の拡散領域をそれぞれ形成する工程と、前記基板上、前記ゲート電極の前記第２の側に、前記基板表面に沿って前記第２の側に延在する絶縁膜パターンを形成する工程と、前記絶縁膜パターンをマスクに、前記基板表面の前記絶縁膜パターン先端部に、シリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法を提供する。
【００２９】
さらに本発明は、かかる半導体装置を使ったＥＳＤ保護装置を提供する。
【００３０】
本発明によれば、サージ電圧が入来するドレイン領域あるいはドレインエクステンション領域の下に逆導電型の拡散領域を形成することにより、ドレイン領域下に面積の広い急峻なｐｎ接合が形成され、サージ電圧の入来に伴って、容易にアバランシェ降伏が生じ、より低圧で効率よく寄生バイポーラトランジスタが導通する。前記ｐｎ接合は、寄生バイポーラトランジスタ導通に伴う大電流が通過する接合部から離間している。その結果、発熱の集中が緩和され、大きな放電能力を有するＥＳＤ保護装置が得られる。また本発明によれば、カスケード接続構成の、大きな放電能力を有するＥＳＤ保護装置を実現することができる。本発明の半導体装置は、半導体集積回路を構成する他の低電圧動作ＭＯＳトランジスタと同時に形成することが可能である。
【００３１】
【発明の実施の形態】
［第１実施例］
図８，９は、本発明の第１実施例によるＥＳＤ保護装置２０の構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００３２】
図８を参照するに、本実施例によるＥＳＤ保護装置２０では前記シリコン基板１１中、前記ｎ＋型拡散領域１１Ｄの直下にｐ型拡散領域１１Ｐが、前記拡散領域１１Ｄに部分的に重複するように形成されており、その結果、図９に示すように前記拡散領域１１Ｄと拡散領域１１Ｐとの間のｐｎ接合面ｐ／ｎが、拡散領域１１Ｐを形成する前の状態よりも浅い位置に形成される。拡散領域１１Ｄ中におけるｎ型ドーパント濃度は変わらないため、このような浅い位置にｐｎ接合面ｐ／ｎが形成されると、かかるｐｎ接合面においてキャリア密度が急変し、急峻なキャリア分布が形成される。またこれに伴って、前記ｐｎ接合面ｐ／ｎにおいて非常に狭い空乏領域が形成される。
【００３３】
そこで前記拡散領域１１Ｄにサージ電圧が印加されると先に図１で説明した動作の他に、前記ｐｎ接合面において容易にアバランシェ降伏が生じ、正孔電流Ｉｂｈ２が基板１１中へと流れる。
【００３４】
その際、前記ｐｎ接合面ｐ／ｎは前記拡散領域１１Ｄと拡散領域１１Ｐに沿って広い面積を有するため、より低い電圧で正孔電流を供給できる。更に前記ｐｎ接合は寄生バイポーラトランジスタの導通によって生じる大電流が通過する接合部から離間しているので、半導体装置２０中において局所的な発熱による破壊の発生が効果的に抑制される。
【００３５】
図１０は図８，９の半導体装置２０のドレイン電流−ドレイン電圧特性を示す図である。
【００３６】
図１０を参照するに、前記半導体装置２０では横型バイポーラトランジスタが導通するＬＮＰＮ動作点が低電圧側にシフトしており、しかも熱破壊が生じる熱破壊点における電流・電圧の値が、共に図１の従来構造の場合よりも増大していることがわかる。
【００３７】
このように、本実施例による半導体装置２０はＥＳＤ動作を行った場合にも破壊されにくく、さらにＥＳＤ保護動作が低いサージ電圧において生じるため、図３のようなフィンガ構成に形成した場合でも特定のフィンガに放電電流が集中する一方で他のフィンガが動作しない問題も軽減され、バラスト抵抗と組み合わせることにより、全てのフィンガにわたって非常に均一な放電動作を実現することができる。
【００３８】
図１１（Ａ）〜（Ｃ）は、図８，９の半導体装置の製造工程を示す。
【００３９】
図１１（Ａ）を参照するに、ｐ型Ｓｉ基板１１上には活性領域が深さが例えば０．４μｍのＳＴＩ構造により画成されており、前記活性領域上にはゲート絶縁膜１２を介してゲート電極パターン１３が形成されている。さらに前記ゲート電極パターン１３をマスクに前記活性領域中にＡｓを例えば１０ｋｅＶの加速電圧、１×１０１５ｃｍ−２のドーズ量でイオン注入し、前記ゲート電極パターン１３の両側に、ソースおよびドレインエクステンション領域を構成するｎ−型拡散領域１１Ａおよび１１Ｂを形成する。
【００４０】
次に図１１（Ｂ）の工程において前記ゲート絶縁膜１３の側壁に側壁絶縁膜１３Ａおよび１３Ｂを、絶縁膜の堆積および異方性エッチング工程により形成し、さらに前記ゲート電極パターン１３および前記側壁絶縁膜１３Ａ，１３Ｂをマスクに、Ｐを１５ｋｅＶの加速電圧下、２×１０１５ｃｍ−２のドーズ量でイオン注入し、前記Ｓｉ基板１１中、ゲート電極パターン１３の両側にｎ＋型拡散領域１１Ｃおよび１１Ｄをそれぞれ形成する。さらにこれに引き続いてＢを４０ｋｅＶの加速電圧下、１×１０１４ｃｍ−２のドーズ量でイオン注入し、前記ｎ＋型拡散領域１１Ｃの下にｐ型拡散領域１１Ｐ’を、また前記ｎ＋型拡散領域１１Ｄの下にｐ型拡散領域１１Ｐを形成する。その際、前記ｐ型拡散領域１１Ｐおよび１１Ｐ’は、その上のｎ型拡散領域１１Ｄおよび１１Ｃと、それぞれ部分的に重複するように形成される。
【００４１】
なお、図１１（Ｂ）の工程において前記Ｂのイオン注入工程は、半導体装置内部のトランジスタの接合容量増大を回避するため、半導体装置の内部領域を覆うレジストパターン（図示せず）を形成した状態で行うのが好ましい。また前記Ｂのイオン注入工程の際、前記拡散領域１１Ｐ’の形成を抑制するレジストパターンを形成してもよい。注入された不純物元素は、１０００℃、１０秒程度の熱処理により活性化される。
【００４２】
なお図１１（Ｂ）の工程では、前記ｐ型拡散領域１１Ｐおよび１１Ｐ’の形成は、側壁絶縁膜１３Ａ，１３Ｂの形成前、あるいは側壁絶縁膜１３Ａ，１３Ｂの形成後、拡散領域１１Ｃ，１１Ｄの形成前に実行してもよい。
【００４３】
さらに図１１（Ｃ）の工程において前記拡散領域１１Ｃおよび１１Ｄの表面、および前記ゲート電極１３の表面に、シリサイド層１４Ａ，１４Ｂおよび１３Ｓが、それぞれ形成される。また図示は省略するが、前記シリサイド層１４Ｂは配線パターンを介して図２に示すパッド電極１０Ｐに接続されている。
【００４４】
なお、本実施例の半導体装置２０では図４で説明したバラスト抵抗Ｒ１〜Ｒ３は示していないが、このようなバラスト抵抗は、ポリシリコンパターンを形成することにより、あるいはＳｉ基板１１中にｎ型ウェルを形成することにより、あるいはヴィアコンタクトを形成することにより、形成することができる。ｎ型ウェルによるバラスト抵抗の形成については、例えばＳａｎｊａｙ　Ｄａｂｒａｌ，　ｅｔ　ａｌ．，　ＢａｓｉｃＥＳＤ　ａｎｄ　Ｉ／Ｏ　Ｄｅｓｉｇｎ，　ｐ．１８９，　Ｊｏｈｎ　Ｗｉｌｅｙ　ａｎｄ　Ｓｏｎｓ，　１９９８を参照。
［第２実施例］
図１２（Ａ）〜（Ｄ）は、本発明の第２実施例によるＥＳＤ保護／入出力回路３０を構成する半導体装置の製造工程を示す。
【００４５】
図１２（Ａ）を参照するに、深さが約０．４μｍのＳＴＩ構造の素子分離領域を形成されたｐ型Ｓｉ基板上に、前記素子分離領域により画成された素子領域に対応してゲート絶縁膜３２が形成され、前記ゲート絶縁膜３２上にポリシリコンゲート電極パターン３３が形成される。
【００４６】
さらに図１２（Ａ）の工程では前記素子領域中に前記ゲート電極パターン３３をマスクにＡｓを典型的には１０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２のドーズ量でイオン注入することにより、前記ゲート電極パターン３３の第１の側にｎ型ソース領域３１Ａを、第２の側にｎ型拡散領域３１Ｂを、ドレインエクステンション領域Ｄｅｘに対応して形成する。
【００４７】
次に図１２（Ｂ）の工程において前記ゲート電極パターン３３の側壁面に側壁絶縁膜３３Ａおよび３３Ｂを形成し、さらに前記ゲート電極パターン３３および側壁絶縁膜３３Ａ，３３ＢをマスクにＰを１５ｋｅＶの加速電圧下、２×１０１５ｃｍ−２のドーズ量でイオン注入する。さらにこれに引き続いて前記ゲート電極パターン３３および側壁絶縁膜３３Ａ，３３ＢをマスクにＢを４０ｋｅＶの加速電圧下、１×１０１４ｃｍ−２のドーズ量でイオン注入する。さらに、１０００℃の温度で１０秒間熱処理することにより、前記素子領域中、前記側壁絶縁膜３３Ａの第１の側にｎ＋型拡散領域３１Ｃが、また第２の側にｎ＋型拡散領域３１Ｄが形成される。また同時に、前記ｎ＋型拡散領域３１Ｃの下にｐ型拡散領域３１Ｅが、前記ｎ＋型拡散領域３１Ｄの下にｐ型拡散領域３１Ｆが形成される。なお、前記ｐ型拡散領域３１Ｅの形成は必須ではないが、工程数を削減するため、本実施例ではｐ型拡散領域３１Ｆと同時に形成している。
【００４８】
前記ｐ型拡散領域３１Ｆの形成の結果、図１２（Ａ）の状態におけるｎ＋型拡散領域３１Ｄの下端よりもやや上の位置にｐｎ接合ｐ／ｎが形成され、かかるｐ／ｎ接合において急峻なキャリア密度分布で特徴付けられる狭い空乏領域が生じる。
【００４９】
次に図１２（Ｃ）の工程において図１２（Ｂ）の構造上にシリコン酸化膜などの絶縁膜３４がＣＶＤ法により一様に形成され、さらにこれをレジストパターン３５によりパターニングして絶縁膜パターン３４Ａを形成する。その結果、図１２（Ｄ）に示すように、前記ゲート電極３３の第１の側にソース領域を構成するｎ＋型拡散領域３１Ｃがソース領域として露出され、また前記ゲート電極３３の第２の側に、前記ゲート電極３３から離間して前記ｎ＋型拡散領域３１Ｄがドレイン領域として露出される。
【００５０】
さらに前記ソース領域およびドレイン領域上にそれぞれシリサイド層３５Ａおよび３５Ｂが自己整合的に形成される。その際、前記絶縁膜パターン３４Ａはシリサイド形成を抑制するシリサイドブロックパターンとして作用する。
【００５１】
本実施例では、図１２（Ｄ）よりわかるように、前記ｎ＋型拡散領域３１Ｄの直下において容易にアバランシェ降伏が生じ、先の実施例の場合と同様に半導体装置中において局所的な発熱による破壊の発生が効果的に抑制される。また、シリサイド層３５Ｂを形成さされたドレインコンタクト領域が前記ゲート電極３３から大きく離間して形成されているため、前記ゲート電極とドレインコンタクト領域との間のｎ型拡散領域３１Ｄをバラスト抵抗として使うことができ、容易に図４，５に示したフィンガ形状のレイアウトを有するＥＳＤ保護／入出力回路を構成することが可能である。
【００５２】
すなわち、図示は省略するが前記シリサイド層３５Ａおよびポリシリコンゲート電極３３、さらにＳｉ基板３１はそれぞれの配線層によりＶｓｓ電位の電源線に接続され、前記シリサイド層３５Ｂが図２に示すパッド電極１０Ｐに接続されている。
【００５３】
先にも説明したように、本実施例では、ｎ＋型拡散領域３１Ｄよりなるドレインエクステンション領域の直下において容易にアバランシェ降伏が生じる。その結果、素子内における局所的な発熱が緩和され、大きなサージ電圧が入来した場合にもＥＳＤ保護／入出力回路が破壊されることがない。また、シリサイド層３５Ｂを形成されたドレイン領域が前記ゲート電極３３から大きく離間して形成されているため、前記ゲート電極とドレイン領域との間のドレインエクステンション領域を構成するｎ型拡散領域３１Ｄをバラスト抵抗として使うことができ、容易に図４，５に示したフィンガ形状のレイアウトを有するＥＳＤ保護／入出力回路を構成することが可能である。
［第３実施例］
図１３（Ａ）〜（Ｄ）は、本発明の第３実施例によるＥＳＤ保護／入出力回路を構成する半導体装置４０の製造工程を示す。
【００５４】
図１３（Ａ）を参照するに、ｐ型Ｓｉ基板４１上にはゲート絶縁膜４２を介してポリシリコンゲート電極パターン４３が形成されており、さらに前記ポリシリコンゲート電極パターン４３をマスクにＰを３０ｋｅＶの加速電圧下、３×１０１３ｃｍのドーズ量でイオン注入を行うことにより、前記Ｓｉ基板４１中、前記ゲート電極パターン４３のそれぞれソース側およびドレイン側に、ｎ型拡散領域４１Ａ，４１Ｂを形成する。
【００５５】
さらに図１３（Ａ）の工程では前記Ｓｉ基板４１上に前記ゲート電極パターン４３を覆うように、かつＳｉ基板表面４１のうち、形成しようとしているドレインエクステンション領域４１Ｄｅｘに対応する部分を露出するようにレジストパターン４３Ｒを形成し、さらに前記レジストパターン４３Ｒをマスクに、Ｂを１０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２のドーズ量でイオン注入する。さらに同じレジストパターン４３Ｒをマスクに、Ａｓを５ｋｅＶの加速電圧下、２×１０１４ｃｍ−２のドーズ量でイオン注入する。さらにこのようにして導入されたＢおよびＡｓをＲＴＰ処理により活性化することにより、前記Ｓｉ基板４１の表面に非常に浅いｎ＋型拡散領域４１Ｃが形成され、その下にｐ型拡散領域４１Ｐが形成される。また前記拡散領域４１Ｃと４１Ｐとにより、キャリア濃度分布が急峻に変化するｐｎ接合が、前記拡散領域４１Ｂ内の破線で示した部分に大よそ対応して形成される。
【００５６】
図１３（Ａ）の工程では、前記レジストパターン４３Ｒは、前記拡散領域４１Ｃおよび４１Ｐの形成がトランジスタ動作に影響しないように、前記ゲート電極４３からドレイン方向に０．２μｍの距離の部分までを覆うように形成されている。また前記レジストパターン４３Ｒをゲート電極４３の近傍のみに形成し、ＢおよびＡｓのイオン注入工程が前記拡散領域４１Ａに重畳して生じるようにしてもよい。ただし、この場合には拡散領域４１Ａの直下にｐ型拡散領域が形成されるため、ソース抵抗が多少増大する。また前記ｎ型高濃度層４１Ｃは、ＥＳＤ保護装置の放電能力に余裕がある場合には、省略することも可能である。
【００５７】
次に図１３（Ｂ）の工程において前記レジストパターン４３Ｒは除去され、さらにＳｉＯ２膜などの絶縁膜４４がＣＶＤ法により、前記Ｓｉ基板４１上に前記ゲート電極パターン４３を覆うように一様に形成される。
【００５８】
図１３（Ｂ）の工程ではさらに前記絶縁膜４４上にレジストパターン４４Ｒが形成され、図１５（Ｃ）の工程において前記絶縁膜４４を前記レジストパターン４４Ｒをマスクにパターニングすることにより、前記ゲート電極４３のソース側に、側壁絶縁膜分の距離を隔てて、ソース領域を露出する。また前記ゲート電極４３のドレイン側に、前記ゲート電極４３からドレインエクステンション領域の分だけ離間して、ドレイン領域を露出する。
【００５９】
さらに図１３（Ｃ）の工程では、このようにして露出されたソース領域およびドレイン領域に、前記図１３（Ｃ）の工程でパターニングされた絶縁膜パターン４４Ａをマスクに、Ｐを１５ｋｅＶの加速電圧下、２×１０１５ｃｍ−２のドーズ量でイオン注入し、１０００℃、１０秒間の急速熱処理により、ｎ＋型拡散領域４１Ｄおよび４１Ｅを形成する。
【００６０】
さらに図１３（Ｄ）の工程において、前記ソース領域およびドレイン領域の表面にシリサイド層４１Ｆおよび４１Ｇが形成される。すなわち、図１３（Ｄ）の工程では前記絶縁パターン４４Ａがシリサイドブロックパターンとして使われている。
【００６１】
本実施例においても、前記ｎ＋型拡散領域４１Ｅが前記ゲート電極４３から離間して、拡散領域４１Ｂ，４１Ｃよりなるドレインエクステンション領域の先端部に形成されており、このためシリサイド領域４１Ｇをパッド電極１０Ｐに、また前記ゲート電極４３およびシリサイド領域４１Ｆを電源ラインＶｓｓに接続することにより、先に図４，５で説明したバラスト抵抗Ｒ１〜Ｒ３を有するＥＳＤ保護装置を構成することが可能になる。
【００６２】
本実施例のＥＳＤ保護／入出力回路４０では、シリサイドブロックパターン４４Ａがゲート側壁絶縁膜を兼用し、従って別に側壁絶縁膜をゲート電極パターン４３上に形成する工程が省略できる。本実施例では、前記シリサイドブロックパターン４４Ａの下にはシリサイド形成領域と同じ深さの拡散領域は形成されないが、図１３（Ａ）の工程において基板４１の表面の非常に浅い部分にｎ＋型の拡散領域４１Ｃを形成することにより、前記パッド電極１０Ｐにサージ電圧が入来した場合に、前記拡散領域４１Ｃとその下のｐ型拡散領域４１Ｐとの接合面において効果的にアバランシェ降伏を生じさせることが可能になる。
［第４実施例］
図１４（Ａ）〜（Ｄ）は、本発明の第４実施例によるＥＳＤ保護／入出力回路を構成する半導体装置５０の製造工程を説明する図である。
【００６３】
図１４（Ａ）を参照するに、ｐ型Ｓｉ基板５１上にはゲート絶縁膜５２を介してポリシリコンゲート電極パターン５３が形成されており、さらに前記ポリシリコンゲート電極パターン５３をマスクにＰを３０ｋｅＶの加速電圧下、３×１０１３ｃｍ−２のドーズ量でイオン注入を行うことにより、前記Ｓｉ基板５１中、前記ゲート電極パターン５３のそれぞれソース側およびドレイン側に、ｎ型拡散領域５１Ａ，５１Ｂを形成する。
【００６４】
さらに図１４（Ａ）の工程では前記Ｓｉ基板５１上に前記ゲート電極パターン５３を覆うように、かつＳｉ基板表面５１のうち、形成しようとしているドレインエクステンション領域５１Ｄｅｘに対応する部分を露出するようにレジストパターン５３Ｒを形成し、さらに前記レジストパターン５３Ｒをマスクに、Ｂを３０ｋｅＶの加速電圧下、５×１０１３ｃｍ−２のドーズ量でイオン注入する。さらに同じレジストパターン４３Ｒをマスクに、Ａｓを５ｋｅＶの加速電圧下、１×１０１５ｃｍ−２のドーズ量でイオン注入する。さらにこのようにして導入されたＢおよびＡｓをＲＴＰ処理により活性化することにより、前記Ｓｉ基板５１の表面に非常に浅いｎ＋型拡散領域５１Ｃが形成され、その下にｐ型拡散領域５１Ｐが形成される。また前記拡散領域５１Ｃと５１Ｐとにより、キャリア濃度分布が急峻に変化するｐｎ接合が、前記拡散領域５１Ｂ内の破線で示した部分に大よそ対応して形成される。
【００６５】
図１４（Ａ）の工程では、前記レジストパターン５３Ｒは、前記拡散領域５１Ｃおよび５１Ｐの形成がトランジスタ動作に影響しないように、前記ゲート電極５３からドレイン方向に０．２μｍの距離の部分までを覆うように形成されている。また前記レジストパターン５３Ｒをゲート電極５３の近傍のみに形成し、ＢおよびＡｓのイオン注入工程が前記拡散領域５１Ａに重畳して生じるようにしてもよい。ただし、この場合には拡散領域５１Ａの直下にｐ型拡散領域が形成されるため、ソース抵抗が多少増大する。また前記ｎ型高濃度層５１Ｃは、ＥＳＤ保護装置の放電能力に余裕がある場合には、省略することも可能である。
【００６６】
次に図１４（Ｂ）の工程において前記レジストパターン５３Ｒは除去され、さらにＳｉＯ２膜などの絶縁膜５４がＣＶＤ法により、前記Ｓｉ基板５１上に前記ゲート電極パターン５３を覆うように一様に形成される。
【００６７】
図１４（Ｂ）の工程ではさらに前記絶縁膜５４上にレジストパターン５４Ｒが前記絶縁膜５４のうち、Ｓｉ基板５１に沿ってドレイン方向に延在する部分を覆うように形成され、図１４（Ｃ）の工程において前記絶縁膜５４を前記レジストパターン５４Ｒをマスクにパターニングすることにより、前記ゲート電極５３のソース側に、側壁絶縁膜分の距離を隔てて、ソース領域を露出する。また前記ゲート電極５３のドレイン側に、前記ゲート電極５３からドレインエクステンション領域の分だけ離間して、ドレイン領域を露出する。
【００６８】
図１４（Ｃ）のパターニング工程では、前記絶縁膜５４は前記ゲート電極５３の上からも除去され、ゲート電極５３の表面が露出される。
【００６９】
さらに図１４（Ｃ）の工程では、このようにして露出されたソース領域およびドレイン領域に、前記図１４（Ｃ）の工程でパターニングされた絶縁膜パターン５４Ａをマスクに、Ｐを２０ｋｅＶの加速電圧下、５×１０１５ｃｍ−２のドーズ量でイオン注入し、１０００℃、１０秒間の急速熱処理により、ｎ＋型拡散領域５１Ｄおよび５１Ｅを形成する。
【００７０】
さらに図１４（Ｄ）の工程において、前記ソース領域およびドレイン領域にシリサイド層５１Ｆおよび５１Ｇが形成される。すなわち、図１４（Ｄ）の工程では前記絶縁パターン４４Ａがシリサイドブロックパターンとして使われている。
【００７１】
図１４（Ｄ）の工程では、また前記ゲート電極５３上に同時にシリサイド層５１Ｈが形成される。
【００７２】
本実施例によれば、ゲート電極５３の表面にシリサイド層５１Ｈが形成されることにより、ゲート抵抗が著しく低減される。
【００７３】
また本実施例においても、前記ｎ＋型拡散領域５１Ｅが前記ゲート電極５３から離間して、拡散領域５１Ｂ，５１Ｃよりなるドレインエクステンション領域の先端部に形成されており、このためシリサイド領域５１Ｇをパッド電極１０Ｐに、また前記ゲート電極表面のシリサイド層５１Ｈおよびシリサイド領域５１Ｆを電源ラインＶｓｓに接続することにより、先に図４，５で説明したバラスト抵抗Ｒ１〜Ｒ３を有するＥＳＤ保護装置を構成することが可能になる。
【００７４】
本実施例のＥＳＤ保護／入出力回路では、シリサイドブロックパターン５４Ａがゲート側壁絶縁膜を兼用し、従って別に側壁絶縁膜をゲート電極パターン５３上に形成する工程が省略できる。本実施例では、前記シリサイドブロックパターン５４Ａの下にはシリサイド形成領域と同じ深さの拡散領域は形成されないが、図１４（Ａ）の工程において基板５１の表面の非常に浅い部分にｎ＋型の拡散領域５１Ｃを形成することにより、前記パッド電極１０Ｐにサージ電圧が入来した場合に、前記拡散領域５１Ｃとその下のｐ型拡散領域５１Ｐとの接合面において効果的にアバランシェ降伏を生じさせることが可能になる。
【００７５】
図１４（Ａ）〜（Ｄ）の例は、図１４（Ｂ）の工程で形成されるレジストパターン５４Ｒが前記絶縁膜５４のうち、ゲート電極パターン５３の側壁面を覆う部分に密着して、ただしゲート電極パターン５３の上面を覆う部分は覆わないように形成された理想的な場合を示している。しかし実際には、本実施例のＥＳＤ保護／入出力回路５０を形成するに当たり、図１５（Ａ）〜（Ｄ）に示すようにレジストパターン５４Ｒが図１４（Ｂ）の状態から図１５（Ｂ）に示すようにドレイン側に多少ずれる場合がある。
【００７６】
このような場合には、前記図１４（Ｃ）の工程に対応する図１５（Ｃ）の工程において前記レジストパターン５４Ｒをマスクに前記絶縁膜５４をパターニングした場合、形成されるシリサイドブロックパターン５４Ａは孤立したパターンを形成し、前記ゲート電極パターン５３の側壁には、前記シリサイドブロックパターン５４Ａから分離した側壁絶縁膜５４Ｂが形成される。またドレイン側の側壁絶縁膜５４Ｂとシリサイドブロックパターン５４Ａとの間には隙間が形成されるため、図１５（Ｃ）の工程においてｎ＋型拡散領域５１Ｅを形成すべくＰのイオン注入を行った場合、前記隙間に対応して、ｎ＋型の拡散領域５１Ｅ１が形成される。
【００７７】
そこで図１５（Ｄ）の工程においてシリサイド層を形成した場合、シリサイド層５１Ｆ，５１Ｇおよび５１Ｈの他に、前記拡散領域５１Ｅ１に対応してシリサイド層５１Ｉが形成される。
【００７８】
このような構造のＥＳＤ保護／入出力回路においても、先に説明した本実施例の特徴および利点が得られる。
［第５実施例］
以上の実施例では、ＥＳＤ保護／入出力装置の製造についてのみ説明をしたが、本発明のＥＳＤ保護／入出力装置は半導体集積回路装置の一部として、他の半導体素子と同時に形成される。
【００７９】
本発明の第５実施例では、図１５（Ｄ）の構造を有する本発明のＥＳＤ保護／入出力回路５０を例に、本発明のＥＳＤ保護／入出力回路５０を半導体集積回路装置中の他の半導体素子と共に形成する製造工程について、図１６（Ａ）〜図２１（Ｋ）を参照しながら説明する。
【００８０】
図示の例では、半導体集積回路装置は１．２Ｖ動作するｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタ、３．３Ｖ動作するｎチャネルＭＯＳトランジスタ、および３．３Ｖ動作するＥＳＤ保護／入出力回路とより構成されており、前記１．２Ｖ動作するｎチャネルおよびｐチャネルＭＯＳトランジスタは０．１１μｍのゲート長と１．８ｎｍのゲート絶縁膜膜厚を有するものである。これに対し、３．３Ｖ動作するｎチャネルＭＯＳトランジスタおよびＥＳＤ保護／入出力回路を構成するｎチャネルＭＯＳトランジスタは、０．３４μｍのゲート長と７．５ｎｍのゲート絶縁膜膜厚を有するものである。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８１】
図１６（Ａ）を参照するに、ｐ型Ｓｉ基板５１上には厚さが１０ｎｍの酸化膜５１１が形成されており、さらに１．２Ｖ動作ｐチャネルＭＯＳトランジスタの素子領域と３．３Ｖ動作ｎチャネルＭＯＳトランジスタの素子領域、および前記ＥＳＤ保護／入出力回路５０の素子領域をレジスト５１２膜で覆った後、Ｂを前記酸化膜５１１を介して基板５１中にイオン注入し、前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタの素子領域５０１に、ｐ型ウェルおよびチャネル領域を形成する。
【００８２】
次に図１６（Ｂ）の工程において前記レジスト膜５１２を除去し、さらに前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタの素子領域および１．２Ｖ動作ｐチャネルＭＯＳトランジスタの素子領域を別のレジスト膜５１３で覆った後、Ｂを前記酸化膜５１１を介して基板５１中にイオン注入し、前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタの素子領域５０３およびＥＳＤ保護／入出力回路形成領域５０４に、ｐ型ウェルおよびチャネル領域を形成する。
【００８３】
さらに図１７（Ｃ）の工程において前記レジスト膜５１３を除去し、さらに前記１．２Ｖ動作ｐチャネルＭＯＳトランジスタの素子領域５０２を露出するレジスト膜５１４を形成し、前記Ｓｉ基板５１中にＰおよびＡｓを前記酸化膜５１１を介してイオン注入することにより、前記Ｓｉ基板５１中に前記素子領域５０２に対応してｐ型ウェルおよびチャネル領域を形成する。
【００８４】
次に図１７（Ｄ）の工程において前記レジスト膜５１４および酸化膜５１１を除去し、さらに前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタ領域５０１およびｐチャネルＭＯＳトランジスタ領域５０２に膜厚が１．８ｎｍの熱酸化膜を、また３．３Ｖ動作ｎチャネルＭＯＳトランジスタ領域５０３およびＥＳＤ保護／入出力保護回路形成領域５０４に膜厚が７．５ｎｍの熱酸化膜を、それぞれゲート絶縁膜として形成する。
【００８５】
さらに図１７（Ｄ）の工程では、前記ゲート絶縁膜５２１および５２２上にポリシリコンゲート電極パターン５３１および５３２が前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタに対応してそれぞれ形成され、またポリシリコンゲート電極５３３が前記３．３Ｖ動作ｎチャネルＭＯＳトランジスタに対応して形成される。その際、前記ポリシリコンゲート電極パターン５３１〜５３３は、前記ＥＳＤ保護／入出力回路５０のポリシリコンゲート電極パターン５３Ｇと同時に、共通のポリシリコン膜の形成およびパターニングにより形成される。
【００８６】
次に図１８（Ｅ）の工程において図１７（Ｄ）の構造上に、前記素子領域５０２および５０３を覆うように、また前記素子領域５０４のうち前記ドレインエクステンション領域５１Ｄｅｘを除いた部分を覆うように前記レジスト膜５３Ｒを形成し、さらにＢおよびＡｓのイオン注入を、それぞれ１０ｋｅＶの加速電圧および１×１０１３ｃｍ−２のドーズ量、および５ｋｅＶの加速電圧および２×１０１４ｃｍ−２のドーズ量で行うことにより、前記Ｓｉ基板５１中に前記ドレインエクステンション領域５１Ｄｅｘに対応して、前記ｐ型拡散領域５１Ｐおよびｎ＋型拡散領域５１Ｃを、先にも説明したように前記ｎ＋型拡散領域５１Ｃが前記ｐ型拡散領域５１Ｐの上に位置するように形成する。また同時に前記素子領域５０１においてポリシリコンゲート電極パターン５３１の両側に、ｐ型拡散領域５０１Ｐおよびｎ＋型拡散領域５０１ＬＳ，５０１ＬＤを形成する。このようにして形成されたｎ＋型拡散領域５０１ＬＳ，５０１ＬＤは、前記１．２Ｖ動作ｎチャネルＭＯＳトランジスタのソース・ドレインエクステンション領域を構成する。
【００８７】
次に図１８（Ｆ）の工程において前記レジスト膜５３Ｒを除去し、さらに前記素子領域５０２を露出する一方、他の素子領域を覆うように別のレジスト膜５３Ｓを形成し、前記レジスト膜５３ＳをマスクにＢを０．５ｋｅＶの加速電圧下、１．９×１０１４ｃｍ−２のドーズ量で、またＡｓを８０ｋｅＶの加速電圧下、８×１０１２ｃｍ−２のドーズ量でイオン注入し、前記素子領域５０２中、ポリシリコンゲート電極パターン５３２の両側に、ｎ型拡散領域５０２Ｐおよびｐ＋型拡散領域５０２ＬＳ，５０２ＬＤを形成する。このようにして形成されたｐ＋型拡散領域５０２ＬＳ，５０２ＬＤは、前記１．２Ｖ動作ｐチャネルＭＯＳトランジスタのソース・ドレインエクステンション領域を構成する。
【００８８】
次に図１９（Ｇ）の工程において前記レジスト膜５３Ｓが除去され、さらに前記素子領域５０１，５０２を覆い素子領域５０３，５０４を露出するレジスト膜５３Ｔが形成される。
【００８９】
図１９（Ｇ）の工程ではさらに前記レジスト膜５３Ｔをマスクに、前記素子領域５０３，５０４においてＳｉ基板５１中にＰをイオン注入し、前記素子領域５０３においてゲート電極パターン５３３の両側にｎ型拡散領域５０３ＬＳおよび５０３ＬＤを、それぞれ３．３Ｖ動作ｎチャネルＭＯＳトランジスタのＬＤＤ領域として形成する。
【００９０】
同時に、図１９（Ｇ）の工程では前記素子領域５０４において、前記Ｓｉ基板５１中、ゲート電極パターン５３Ｇの両側にｎ型拡散領域５１Ａおよび５１Ｂが形成される。前記ｎ型拡散領域５１ＡはＥＳＤ保護／入出力回路５０のソース領域を、また前記ｎ型拡散領域５１Ｂは先に形成されているｎ型拡散領域５１Ｃと共に、ドレインエクステンション領域を形成する。
【００９１】
次に図２０（Ｈ）の工程において前記Ｓｉ基板５１上の領域５０１〜５０４の全てにおいて、それぞれのゲート電極パターンを覆うようにＳｉＯ２膜などの絶縁膜５４を一様に堆積し、さらに前記素子領域５０４において先に図１５（Ｂ）で説明したように、ドレインエクステンション領域に対応してレジストパターン５４Ｒを形成する。
【００９２】
さらに図２０（Ｈ）の工程においては前記レジストパターン５４Ｒをマスクに前記絶縁膜５４を基板５１に垂直な方向に、基板表面が露出するまでドライエッチングし、図２０（Ｉ）に示すようにゲート絶縁膜５３１〜５３３および５３Ｇの各々に側壁絶縁膜を形成すると同時に、ドレインエクステンション領域を覆う絶縁膜パターン５４Ａを形成する。
【００９３】
さらに図２０（Ｉ）の工程では前記素子領域５０２をレジストパターン５３Ｕにより覆い、Ｐのイオン注入を１５ｋｅＶの加速電圧下、１．７５×１０１５ｃｍ−２のドーズ量で行うことにより、前記素子領域５０１においてＳｉ基板５１中、それぞれの側壁絶縁膜の外側にｎ型拡散領域５０１Ｓおよび５０１Ｄを、１．２Ｖ動作ｎチャネルＭＯＳトランジスタのソース領域およびドレイン領域として形成する。またこのイオン注入工程では、同時に前記素子領域５０３においてＳｉ基板５１中、それぞれの側壁絶縁膜の外側にｎ型拡散領域５０３Ｓおよび５０３Ｄが、３．３Ｖ動作ｎチャネルＭＯＳトランジスタのそれぞれソース領域およびドレイン領域として形成される。
【００９４】
さらにこのイオン注入工程では、同時に先に説明した図１５（Ｃ）のイオン注入工程がなされ、ｎ型拡散領域５１Ｄ，５１Ｅおよび５１Ｅ１が形成される。
【００９５】
さらに図２１（Ｊ）の工程で前記素子領域５０２のみが露出されるように素子領域５０１，５０３および５０４がレジスト膜５３Ｖで覆われ、前記Ｓｉ基板５１中にＢを５ｋｅＶの加速電圧下、２×１０１５ｃｍ−２のドーズ量でイオン注入することにより、前記素子領域５０２において側壁絶縁膜の外側にｐ型拡散領域５０２Ｓおよび５０２Ｄが、それぞれ１．２Ｖ動作ｐチャネルＭＯＳトランジスタのソース領域およびドレイン領域として形成される。
【００９６】
さらに図２１（Ｋ）の工程において前記レジスト膜５３Ｖは除去され、さらにＣｏなどの金属膜を堆積した後、短時間熱処理することにより、露出したシリコン表面に先に説明したシリサイド層５１Ｆ，５１Ｇ，５１Ｈおよび５１Ｉを含む低抵抗シリサイド層Ｓｉｌが形成される。図２１（Ｋ）の工程では、前記絶縁膜パターン５４Ａは前記ドレインエクステンション領域におけるシリサイド形成を抑制するシリサイドブロックとして作用する。
【００９７】
図１６（Ａ）〜図２１（Ｋ）よりわかるように、本実施例ではＥＳＤ保護／入出力回路５０を形成する際に、同時に半導体集積回路内部の１．２Ｖ動作ＭＯＳトランジスタあるいは３．３Ｖ動作ＭＯＳトランジスタを形成することができ、その際図２０（Ｈ）の工程におけるシリサイドブロックパターン５４Ａ形成のためのレジストパターン５４Ｒの形成工程を除けば、通常の半導体集積回路装置の製造に使われるレジストプロセスに追加されるレジストプロセスはない。従って、このようなＥＳＤ保護／入出力回路の形成にあたり、半導体集積回路装置の製造工程が大きく増大することはない。
【００９８】
図２２は、このようにして形成されたＥＳＤ保護／入出力回路５０において、図１８（Ｅ）の工程におけるＢイオン注入の際のドーズ量を変化させ、ＥＳＤ耐性のシミュレーションを行った結果を示す。
【００９９】
図２２のシミュレーションでは、前記ＥＳＤ保護／入出力回路５０に実際のＥＳＤ試験の際と同様なサージ電圧を印加し、Ｓｉ基板５１の温度がＳｉの融点に達した時点をもって素子が熱破壊したと定義し、耐圧を求めた。ただし図２２中、縦軸はＨＢＭ（ｈｕｍａｎ　ｂｏｄｙ　ｍｏｄｅｌ）試験におけるＥＳＤ耐圧を、横軸は図１７中に破線で概略的に示したドレイン接合底面における基板濃度比、すなわち前記ドレイン接合底面におけるＢ濃度の値をＳｉ基板５１中、同じ深さのＢ濃度、すなわち側壁絶縁膜あるいはゲート電極の下で、前記ドレイン接合底面とほぼ同じ深さの領域におけるＢ濃度の値で割ったものである。前記ｐ型拡散領域５１Ｐが形成されない場合、前記基板濃度比は１となる。また図中、▲はＥＳＤ保護／入出力回路５０を０．１８μｍルールのプロセスで形成した場合を、■は０．１３μｍルールのプロセスで形成した場合を示す。
【０１００】
図２２を参照するに、基板濃度比が１〜１０の間では０．１３μｍプロセスの素子と０．１８μｍ素子で多少耐圧特性に差が生じているが、これは基板濃度比以外の条件が異なっているからである。０．１３μｍプロセスの素子では基板濃度比が８を超えると、また０．１８μｍプロセスの素子では基板濃度比が５を超えると、図２２中に一点鎖線で示したようにＥＳＤ耐圧は急激に向上し、しかもいずれのプロセスの素子でもＥＳＤ耐圧の向上が、図中に一点鎖線で示したほぼ同一のライン上に沿って生じることがわかる。これは明らかに、図中に破線で示したｐｎ接合面におけるアバランシェ降伏による効果であると考えられる。
【０１０１】
この一点鎖線を外挿すると、基板濃度比が１を超えれば、すなわちｐ型拡散領域５１Ｐが、ｐ型Ｓｉ基板の濃度より高い不純物濃度で形成されていれば、ＥＳＤ耐圧の向上が得られることがわかる。
［第６実施例］
図２３（Ａ）〜（Ｄ）は、図７で説明したカスケード接続構造を有するＥＳＤ保護／入出力回路において、本発明を適用した例を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１０２】
図２３（Ａ）を参照するに、本実施例は先の図１３（Ａ）〜（Ｄ）の実施例の一変形例となっており、前記ｐ型Ｓｉ基板４１上には前記ｎ型拡散領域４１Ａを隔ててゲート電極パターン４３に対向する側に、同じゲート絶縁膜４２を介して別のポリシリコンゲート電極パターン４３’が形成されている。前記ポリシリコンゲート電極４３および４３’をマスクにＰを２０ｋｅＶのＫ速電圧下、４×１０１３ｃｍ−２のドーズ量でイオン注入することにより、前記ゲート電極４３の両側にｎ型拡散領域４１Ａ，４１Ｂが、前記ゲート電極４３’のソース側にｎ型拡散領域４１Ａ’が、ソース領域として形成されている。
【０１０３】
さらに図２３（Ａ）の工程では、前記ドレインエクステンション領域４１Ｂに対応する部分を露出するようにレジストパターン４３Ｒを形成し、さらに前記レジストパターン４３Ｒをマスクに、Ｂを６０ｋｅＶの加速電圧下、３．５×１０１３ｃｍ−２のドーズ量でイオン注入し、前記ｎ型拡散領域４１Ｂの下にｐ型拡散領域４１Ｐが形成される。ここでは省略したが、図１３（Ａ）と同様にＡｓを１０ｋｅＶの加速電圧下、６×１０１３ｃｍ−２のドーズ量で、またＰを１０ｋｅＶの加速電圧下、１×１０１３ｃｍ−２のドーズ量でイオン注入することにより、前記ドレインエクステンション領域４１Ｂの表面に非常に浅いｎ＋型拡散領域を形成してもよい。
【０１０４】
次に図２３（Ｂ）の工程において前記レジストパターン４３Ｒは除去され、さらにＳｉＯ２膜などの絶縁膜４４がＣＶＤ法により、前記Ｓｉ基板４１上に前記ゲート電極パターン４３，４３’を覆うように一様に形成される。図２３（Ｂ）の工程ではさらに前記絶縁膜４４上のレジストパターン４４Ｒが形成され、図２３（Ｃ）の工程において前記絶縁膜４４を前記レジストパターン４４Ｒをマスクにパターニングすることにより、前記ゲート電極パターン４３’のソース側に、側壁絶縁膜の距離を隔ててソース領域を露出する。また前記ゲート電極４３のドレイン側に側壁絶縁膜およびドレインエクステンション領域の分だけ離間してドレイン領域を露出する。
【０１０５】
さらに図２３（Ｃ）の工程では、このように露出されたソース領域およびドレイン領域に、前記図２３（Ｃ）の工程でパターニングされた絶縁膜パターン４４Ａをマスクに、Ａｓを４０ｋｅＶの加速電圧下、２×１０１５ｃｍ−２のドーズ量でイオン注入し、１０００℃、２０秒間の急速熱処理により、ｎ＋型拡散領域４１Ｄおよび４１Ｅを形成する。
【０１０６】
さらに図２３（Ｄ）の工程において、図２３（Ｃ）の工程で前記ソース領域４１Ｄおよびドレイン領域４１Ｅにシリサイド膜４１Ｆおよび４１Ｇが形成される。図２３（Ｄ）の工程では、前記絶縁膜パターン４４Ａはシリサイドブロックパターンとして作用する。
【０１０７】
勿論、このようなカスケード構成のＥＳＤ保護／入出力回路は、図１３（Ａ）〜（Ｄ）の素子４０のみならず、その他の素子、例えば素子３０あるいは５０を使って構成することもできる。
【０１０８】
図２４は、図２３（Ｄ）のＥＳＤ保護／入出力回路３０の電圧電流特性の例を示す。
【０１０９】
図２４を参照するに前記ドレイン領域３５Ｂに入来するサージ電圧が６Ｖを超えたあたりで放電が始まり、サージ電圧の上昇率が減少する。さらにサージ電圧が７Ｖを超えたあたりで横型バイポーラトランジスタが導通し、大きな放電電流がソース領域３１Ｃとドレイン領域３１Ｄとの間を流れる。これによりサージ電圧の上昇率はさらに抑制されるが、サージ電圧の値をさらに増大させると約１５Ｖ前後の値で再び放電電圧が低下し始め、素子が破壊したことがわかる。
【０１１０】
これに対し、図２５（Ａ）は全く同一構成のＥＳＤ保護／入出力回路３０において、前記シリサイドブロックパターン３４Ａを設けなかった場合の放電特性を示す。この場合には、前記シリサイドブロックパターン３４Ａが存在しないため、前記Ｓｉ基板３１の表面のうち、ゲート側壁絶縁膜３３Ｂの位置までシリサイド層３５Ｂが形成されている。
【０１１１】
図２５（Ａ）よりわかるように、この場合には素子が破壊する際の放電電流が大きく低減しており、ＥＳＤ保護素子としての能力が低下していることがわかる。
【０１１２】
さらに図２５（Ｂ）は、図２３（Ｄ）の構成において前記シリサイドブロックパターン３４Ａのみならず、ｐ型拡散領域３１Ｆをも省略した場合を示す。
【０１１３】
図２５（Ｂ）よりわかるように、この場合には放電電流が殆ど流れることなく、素子が破壊しており、しかも１０Ｖ程度の低いサージ電圧で破壊が生じているのがわかる。
［第７実施例］
ところで、このようなＥＳＤ保護／入出力回路は、先に図２４および図２５（Ａ），（Ｂ）でも説明したように、形成されるシリサイドブロックパターンの有無や種類により、またｐ型拡散領域４１Ｐの不純物濃度によりＥＳＤ耐圧が変化する。
【０１１４】
そこで本実施例では、図２３（Ｄ）に示すカスケード接続構成のＥＳＤ保護／入出力回路装置について、図２６（Ｈ）のシリサイドブロックパターン４４Ａを図２６（Ａ）〜（Ｇ）に示すように変化させ、さらに以下の表１に示すように図２３（Ａ）のＢイオン注入工程の際の加速電圧（エネルギ量）およびドーズ量を変化させ、ＥＳＤ耐圧を実デバイスにより評価した。ただし図２６（Ａ）〜（Ｇ）の構造では、素子分離構造により画成された素子領域内に、ゲート電極４３および４３’を備えた図２３（Ｄ）の構造が、ドレイン領域４１Ｅで対称に折り返されて形成されている。このうち、図２６（Ａ）は図２６（Ｈ）のシリサイドブロックパターン４４Ａを形成せず、ゲート電極パターン４３，４３’の側壁絶縁膜の位置までシリサイド層が形成される場合を、その他の場合はシリサイド層形成領域の位置および大きさを様々に変化させている。図中、梨地で示した部分がシリサイド形成が抑制される部分である。勿論、Ｓｉ基板４１のうちゲート電極４３，４３’直近の領域は側壁絶縁膜で覆われており、シリサイド形成はなされない。
【０１１５】
例えば、図２６（Ｂ）の例は、ドレイン領域４１Ｅから最初のポリシリコンゲート電極パターン４３までの間に、シリサイドブロック４４Ａが形成されない部分がある場合を示し、図２６（Ｃ）の例は、ドレイン領域４１Ｅからゲート電極パターン４３までの間が完全にシリサイドブロックされるが、ゲート電極パターン４３とゲート電極パターン４３’との間の領域はシリサイドブロックされない場合を示し、図２６（Ｄ）の例は、ドレイン領域４１Ｅからゲート電極パターン４３までの間は完全にシリサイドブロックされるが、ゲート電極パターン４３とゲート電極パターン４３’との間の領域は部分的にシリサイドブロックされない場合を示す。また図２６（Ｅ）の例は、ドレイン領域４１Ｅからゲート電極パターン４３までの間は完全にシリサイドブロックされ、ゲート電極パターン４３とゲート電極パターン４３’との間の領域も完全にシリサイドブロックされるが、ゲート電極パターン４３’はシリサイドブロックされない場合を示し、図２６（Ｆ）の例は、ドレイン領域４１Ｅからゲート電極パターン４３までの間は完全にシリサイドブロックされ、ゲート電極パターン４３とゲート電極パターン４３’との間の領域も完全にシリサイドブロックされ、ゲート電極パターン４３’もシリサイドブロックされるが、ゲート電極パターン４３’のソース側領域はシリサイドブロックされない場合を示し、図２６（Ｇ）の例はゲート電極パターン４３’のソース側領域も、ソースコンタクト領域を除いてシリサイドブロックが形成される場合を示す。
【０１１６】
また表１では、各Ｂイオン注入条件に対応した、横型バイポーラトランジスタ（ＬＮＰＮ）の動作点電圧（Ｖｔ１）も表示してある。動作点電圧は、図２６に示すシリサイドブロックパターンには依存しない。
【０１１７】
【表１】
2004015003.tif 000003
表１よりわかるように、条件１〜３では加速電圧は６０ｋｅＶに設定され、ドーズ量が２×１０１３ｃｍ−２から順次４．５×１０１３ｃｍ−２まで増大されている。一方条件４〜６では加速電圧は８０ｋｅＶに設定され、ドーズ量が１×１０１３から順次５×１０１３ｃｍ−２まで増大されている。
【０１１８】
表２および３は、図２６（Ａ）〜２６（Ｇ）の各々の構成、および前記表１の各イオン注入条件の組合せに対して求めたＥＳＤ保護／入出力回路の耐圧特性を、それぞれＭＭ（マシンモデル）試験およびＨＢＭ（人体モデル）試験での耐圧値として示している。
【０１１９】
【表２】
2004015003.tif 000004
【０１２０】
【表３】
2004015003.tif 000005
表２を参照するに、シリサイドブロックパターン４４Ａを形成しない場合にはＭＭ試験で２０Ｖ程度の耐圧値、ＨＢＭ試験で４００Ｖ以下の耐圧値しか得られないことがわかる。また図２５（Ａ）の工程でＢのイオン注入を行わなかった場合にも、ＭＭ試験で１４０Ｖ以下、ＨＢＭ試験で１４００Ｖ以下の、不満足な耐圧値しか得られない。さらに図２６（Ｂ）〜（Ｇ）のシリサイドブロック構造は使ったものの、Ｂのイオン注入量が表２の条件４に示すように少ない場合にも、不満足な耐圧値しか得られないことがわかる。
【０１２１】
これに対し、図２６（Ｂ）の構成のＥＳＤ保護／入出力回路では、ＭＭ試験ではＢのイオン注入量が少ない条件１の場合を除き、所望の３００Ｖ以上の耐圧値が確保できることがわかる。一方、ＨＢＭ試験では、図２６（Ｂ）の構成のＥＳＤ保護／入出力回路では、イオン注入濃度が高い条件３の場合に所望の３０００Ｖ以上の耐圧値が得られることがわかる。
【０１２２】
それ以外の構成においては、イオン注入条件１および４を除き、いずれもＭＭ試験で３００Ｖ以上、ＨＢＭ試験で３０００Ｖ以上の所望の耐圧値が実現されている。
【０１２３】
このように、カスケード接続構成のＥＳＤ保護／入出力回路においても、本発明によれば、ドレインエクステンション領域下にｐ型拡散領域４１Ｐを形成し、さらに前記ドレインエクステンション領域にシリサイドブロックパターンを形成することによりシリサイド形成を抑制することにより、所望のＥＳＤ耐圧特性を実現することが可能になる。
【０１２４】
以上、本発明を好ましい実施例について説明したが、本発明は上記特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【０１２５】
（付記１）　基板と、
前記基板上に形成されたゲート電極と、
前記基板中、前記ゲート電極の第１の側に形成された、第１の導電型を有する第１の拡散領域と、
前記基板中、前記ゲート電極の第２の側に形成された、前記第１の導電型を有する第２の拡散領域と、
前記基板中、前記第２の拡散領域の下に、前記拡散領域に接して形成された、第２の導電型を有する第３の拡散領域とを備え、
前記第３の拡散領域は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも大きな濃度で、前記第２導電型不純物を含むことを特徴とする半導体装置。
【０１２６】
（付記２）　前記第３の拡散領域中における前記第２導電型不純物の不純物濃度は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも、５倍以上大きいことを特徴とする付記１記載の半導体装置。
【０１２７】
（付記３）　前記ゲート電極は、０．１３μｍのゲート長を有することを特徴とする付記２記載の半導体装置。
【０１２８】
（付記４）　前記第３の拡散領域中における前記第２導電型不純物の不純物濃度は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも、８倍以上大きいことを特徴とする付記１記載の半導体装置。
【０１２９】
（付記５）　前記ゲート電極は、０．１８μｍのゲート長を有することを特徴とする付記４記載の半導体装置。
【０１３０】
（付記６）　前記第２の拡散領域の表面には、前記ゲート電極の前記第２の側の側壁面に設けられた側壁絶縁膜から離間して、シリサイド層が形成されていることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
【０１３１】
（付記７）　前記基板上には、前記側壁絶縁膜から連続して、前記シリサイド層の形成部分までの間の領域を覆うように、絶縁膜パターンが延在することを特徴とする付記６記載の半導体装置。
【０１３２】
（付記８）　前記基板中には、前記シリサイド層の形成部分に対応して、前記第１の導電型のドレイン領域が形成されていることを特徴とする付記７記載の半導体装置。
【０１３３】
（付記９）　前記基板上には、前記ゲート電極の前記第２の側に、前記側壁絶縁膜から離間して絶縁膜パターンが形成され、前記基板表面には前記絶縁膜パターンの前記第２の側に先端部に対応して第１のシリサイド領域が、また前記側壁絶縁膜と前記絶縁膜パターンとの間に第２のシリサイド領域が形成され、前記基板中には、前記第１のシリサイド領域の下に前記第１の導電型のドレイン領域が、前記第２のシリサイド領域の下には前記第１の導電型の別の拡散領域が形成されていることを特徴とする付記６記載の半導体装置。
【０１３４】
（付記１０）　前記ゲート電極上には、シリサイド層が形成されていることを特徴とする付記１〜９のうち、いずれか一項記載の半導体装置。
【０１３５】
（付記１１）　基板と、
前記基板上に形成された第１のゲート電極と、
前記基板中、前記第１のゲート電極の第１の側に形成された、第１の導電型を有する第１の拡散領域と、
前記基板中、前記第１のゲート電極の第２の側に形成された、前記第１の導電型を有する第２の拡散領域と、
前記基板中、前記第２の拡散領域の下に、前記拡散領域に接して形成された、第２の導電型を有する第３の拡散領域と、
前記基板上、前記第１のゲート電極の前記第１の側に、前記第１の拡散領域を隔てて形成された第２のゲート電極と、
前記基板中、前記第２のゲート電極の前記第１の側に形成された、前記第１の導電型を有する第４の拡散領域とを備え、
前記第３の拡散領域は、前記基板中、第１のゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも大きな濃度で、前記第２導電型不純物を含むことを特徴とする半導体装置。
【０１３６】
（付記１２）　前記基板表面には、前記第１のゲート電極の前記第２の側に、前記ゲート絶縁膜の前記第２の側の側壁面を覆う側壁絶縁膜に連続して絶縁膜が延在し、前記基板中、前記絶縁膜の先端部に対応して前記第１の導電型のドレイン領域が形成され、前記基板表面には、前記ドレイン領域に対応してシリサイド層が形成されることを特徴とする付記１１記載の半導体装置。
【０１３７】
（付記１３）　基板中に、ゲート電極パターンをマスクにしたイオン注入工程により、第１の導電型の第１の不純物元素を導入し、前記ゲート電極パターンの第１および第２の側に、前記第１の導電型の第１の拡散領域および第２の拡散領域を形成する工程と、
前記基板中に、前記ゲート電極および前記ゲート電極の両側壁面に形成された側壁絶縁膜をマスクに、前記第１の導電型の第２の不純物元素および第２の導電型の第３の不純物元素を導入し、前記第１および第２の拡散領域の下方に、前記第２の導電型の第３および第４の拡散領域をそれぞれ形成する工程と、
前記第３および第４の拡散領域の上方に、前記第１の導電型の第５および第６の拡散領域をそれぞれ形成する工程と、
前記第１および第２の拡散領域表面にシリサイド層を形成する工程とを含むことを特徴とする半導体装置。
【０１３８】
（付記１４）　基板中に、ゲート電極パターンをマスクにしたイオン注入工程により、第１の導電型の第１の不純物元素を導入し、前記ゲート電極パターンの第１および第２の側に、前記第１の導電型の第１および第２の拡散領域を形成する工程と、
前記基板中に、前記ゲート電極および前記ゲート電極の両側壁面に形成された側壁絶縁膜をマスクに、前記第１の導電型の第２の不純物元素および第２の導電型の第３の不純物元素を導入し、前記第１および第２の拡散領域の下方に、前記第２の導電型の第３および第４の拡散領域をそれぞれ形成する工程と、
前記基板上、前記ゲート電極の前記第２の側に、前記基板表面に沿って前記第２の側に延在する絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクに、前記基板表面の前記絶縁膜パターン先端部に、シリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
【０１３９】
（付記１５）　基板中に、ゲート電極パターンをマスクにしたイオン注入工程により、第１の導電型の第１の不純物元素を導入し、前記ゲート電極パターンの第１および第２の側に、前記第１の導電型の第１および第２の拡散領域を形成する工程と、
前記基板中、前記第２の拡散領域が形成された領域に対応して、ただし前記第２の拡散領域よりも深い位置に、第２の導電型の不純物元素を導入し、第２の導電型の第３の拡散領域を形成する工程と、
前記基板中、前記第２の拡散領域が形成された領域に対応して、ただし前記第２の拡散領域よりも浅い位置に、第１の導電型の不純物元素を導入し、第１の導電型の第４の拡散領域を形成する工程と、
前記基板上、前記ゲート電極の前記第２の側に、前記基板表面に沿って前記第２の側に延在する絶縁膜パターンを形成する工程と、
前記絶縁膜パターンをマスクに、前記基板表面の前記絶縁膜パターン先端部に、シリサイド層を形成する工程とよりなることを特徴とする半導体装置の製造方法。
【０１４０】
（付記１６）　前記絶縁膜パターンを形成する工程の後、前記シリサイド層を形成する工程より前に、前記基板中に第１の導電型の不純物元素を導入し、前記絶縁膜パターン先端部に、ドレイン領域となる第１の導電型の拡散領域を形成することを特徴とする付記１４または１５記載の半導体装置の製造方法。
【０１４１】
（付記１７）　基板と、
前記基板上に形成されたゲート電極と、前記基板中、前記ゲート電極の第１の側に形成された、第１の導電型を有する第１の拡散領域と、前記基板中、前記ゲート電極の第２の側に形成された、前記第１の導電型を有する第２の拡散領域と、前記基板中、前記第２の拡散領域の下に、前記拡散領域に接して形成された、第２の導電型を有する第３の拡散領域とを備え、前記第３の拡散領域は、前記基板中、ゲート電極下の同じ深さの領域における第２導電型不純物の不純物濃度よりも大きな濃度で、前記第２導電型不純物を含むことを特徴とする半導体装置と、
前記基板上に、前記第２の拡散領域に接続して設けられた電極パッドとを備え、
前記ゲート電極パターンと前記第１の拡散領域とは、電源ラインに接続されていることを特徴とするＥＳＤ保護装置。
【０１４２】
【発明の効果】
本発明によれば、サージ電圧が入来するドレイン領域あるいはドレインエクステンション領域の下に逆導電型の拡散領域を形成することにより、ドレイン領域下に面積の広い急峻なｐｎ接合が形成され、サージ電圧の入来に伴って、容易にアバランシェ降伏が生じ、より低圧で効率よく寄生バイポーラトランジスタが導通する。前記ｐｎ接合は、寄生バイポーラトランジスタ導通に伴う大電流が通過する接合部から離間している。その結果、発熱の集中が緩和され、大きな放電能力を有するＥＳＤ保護装置が得られる。また本発明によれば、カスケード接続構成の、大きな放電能力を有するＥＳＤ保護装置を実現することができる。本発明の半導体装置は、半導体集積回路を構成する他の低電圧動作ＭＯＳトランジスタと同時に形成することが可能である。また本発明によれば、カスケード接続構成の、大きな放電能力を有するＥＳＤ保護装置を実現することができる。本発明の半導体装置は、半導体集積回路を構成する他の低電圧動作ＭＯＳトランジスタと同時に形成することが可能である。
【図面の簡単な説明】
【図１】従来のＥＳＤ保護装置を構成する半導体装置の構成を示す図である。
【図２】図１の半導体装置を使ったＥＳＤ保護装置の構成を示す回路図である。
【図３】図１の半導体装置を使った、フィンガ構成を有する従来のＥＳＤ保護装置の構成例を示す平面図である。
【図４】図３のＥＳＤ保護装置の動作を説明する等価回路図である。
【図５】フィンガ構成を有する従来のＥＳＤ保護装置において、シリサイドブロック領域を設けた構成例を示す図である。
【図６】カスケード接続構成を有する従来のＥＳＤ保護装置の構成例を示す回路図である。
【図７】カスケード接続構成を有する従来のＥＳＤ保護装置の構成例を示す断面図である。
【図８】本発明の第１実施例によるＥＳＤ保護装置の構成を示す断面図である。
【図９】図８のＥＳＤ保護装置の動作を説明する図である。
【図１０】図８，９のＥＳＤ保護装置の放電特性を、従来のものと比較して示す図である。
【図１１】図８，９のＥＳＤ保護装置を構成する半導体装置の製造工程を示す図である。
【図１２】（Ａ）〜（Ｄ）は、本発明の第２実施例によるＥＳＤ保護装置を構成する半導体装置の製造工程を示す図である。
【図１３】（Ａ）〜（Ｄ）は、本発明の第３実施例によるＥＳＤ保護装置を構成する半導体装置の製造工程を示す図である。
【図１４】（Ａ）〜（Ｄ）は、本発明の第４実施例によるＥＳＤ保護装置を構成する半導体装置の製造工程を示す図である。
【図１５】（Ａ）〜（Ｄ）は、本発明の第５実施例によるＥＳＤ保護装置を構成する半導体装置の製造工程を示す図である。
【図１６】（Ａ），（Ｂ）は、本発明第５実施例のＥＳＤ保護装置を、集積回路を構成する他の半導体装置と共に形成する工程を示す図（その１）である。
【図１７】（Ｃ），（Ｄ）は、本発明第５実施例のＥＳＤ保護装置を、集積回路を構成する他の半導体装置と共に形成する工程を示す図（その２）である。
【図１８】（Ｅ），（Ｆ）は、本発明第５実施例のＥＳＤ保護装置を、集積回路を構成する他の半導体装置と共に形成する工程を示す図（その３）である。
【図１９】（Ｇ）は、本発明第５実施例のＥＳＤ保護装置を、集積回路を構成する他の半導体装置と共に形成する工程を示す図（その４）である。
【図２０】（Ｈ），（Ｉ）は、本発明第５実施例のＥＳＤ保護装置を、集積回路を構成する他の半導体装置と共に形成する工程を示す図（その５）である。
【図２１】（Ｊ），（Ｋ）は、本発明第５実施例のＥＳＤ保護装置を、集積回路を構成する他の半導体装置と共に形成する工程を示す図（その６）である。
【図２２】本発明第５実施例によるＥＳＤ保護装置の耐圧特性を示す図である。
【図２３】（Ａ）〜（Ｄ）は、本発明の第６実施例によるＥＳＤ保護装置を構成する半導体装置の製造工程を説明する図である。
【図２４】本発明の第２実施例によるＥＳＤ保護装置の放電特性を示す図である。
【図２５】（Ａ），（Ｂ）は、本発明の第２実施例において、シリサイドブロックを行わなかった場合、およびｐ型拡散領域を形成しなかった場合の放電特性を示す図である。
【図２６】（Ａ）〜（Ｈ）は、本発明第６実施例によるカスケード接続を有するＥＳＤ保護装置において、シリサイドブロックパターンを様々に変化させた例を示す図である。
【符号の説明】
１０，２０，３０，４０，５０　ＥＳＤ保護／入出力回路
１０Ａ，１０Ａ’，１０Ｂ　ＭＯＳトランジスタ
１０Ｐ　パッド電極
１１，３１，４１，５１　基板
１１Ａｃ，１０Ａ，５０１，５０２，５０３，５０４　素子領域
１１Ａ，１１Ｂ，３１Ａ，３１Ｂ，４１Ａ，４１Ｂ，５１Ａ，５１Ｂ，５０１ＬＳ，５０１ＬＤ，５０２ＬＳ，５０２ＬＤ，５０３ＬＳ，５０３ＬＤ　ＬＤＤ領域
１１Ｃ，１１Ｄ，１１Ｅ，１１Ｆ，１１Ｇ，３１Ｃ，３１Ｄ，４１Ｃ，５１Ｃ，４Ｅ，５１Ｅ，５１Ｅ１　ｎ型拡散領域
１１Ｐ，３１Ｅ，３１Ｆ，４１Ｐ，５１Ｐ，５０１Ｐ，５０２Ｐ　ｐ型拡散領域
１１Ｓ　素子分離膜
１２，３２，４２，５２，　ゲート絶縁膜
１３，１３’，１３１〜１３５，３３，４３，４３’，５３Ｇ，５３１，５３２，５３３　ゲート電極
１３Ａ，１３Ｂ，３３Ａ，３３Ｂ　ゲート側壁絶縁膜
１４Ａ，１４Ｂ，３５Ａ，３５Ｂ，４１Ｆ，４１Ｇ，５１Ｆ，５１Ｇ，５１Ｈ，５１Ｉ　シリサイド層
１５　配線パターン
ＳＢＬ　シリサイドブロック領域
３４，４４，５４，５１１　絶縁膜
３４Ａ，４４Ａ，５４Ａ　シリサイドブロックパターン
３５，４３Ｒ，４４Ｒ，５３Ｒ，５３Ｓ，５３Ｔ，５３Ｕ，５４Ｒ，５１２，５１４　レジストパターン
３２Ｄｅｘ，４１Ｄｅｘ，５１Ｄｅｘ　ドレインエクステンション領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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