(57)【要約】【課題】保護制御演算ＣＰＵとネットワーク処理ＣＰＵとの間で非同期にアクセスする双方向メモリＤＰＲＡＭのデータの誤書込みを防止するディジタル保護制御装置のメモリ制御方法を提供する。【解決手段】全体のシステムを制御するバスマスタとなる演算基板内に、所定電気角ごとの演算を全て実行するリアルタイム演算用ＣＰＵと装置外部への通信手段を備えたネットワーク通信用ＣＰＵとを独立して実装し、双方向のアクセスポートを有するＤＰＲＡＭを備える。リアルタイム演算用ＣＰＵが動作起動のマスタとなって、所定電気角周期でネットワーク通信用ＣＰＵに起動信号を印加する。後着側にアクセス待機信号を送出するまでの遅れ時間ｔｄ以上に、共有メモリに対して書込み信号をｔｃだけ遅延させ、相互からアクセスする共有メモリのデータ破壊を防止するようにしたので、アクセス競合時においても、書込みタイミングの制御により、誤書込みに起因するデータ破壊が発生しない。【選択図】　　　　図７
2004072816.tif 000002
【特許請求の範囲】
【請求項１】
電力系統の状態信号を取込み前記電力系統に保護信号または制御信号を出力する各種入力出力ユニットと、取り込まれた前記状態信号をディジタル演算処理しその演算結果に基づいて電力系統の前記保護信号または前記制御信号を生成するとともにシステムバスを制御するシステムコントロールユニットとを有し、前記システムコントロールユニット内に保護制御演算プロセッサと通信処理プロセッサとを実装し、前記プロセッサが先着優先でアクセスするデュアルポートメモリを備えるディジタル保護制御装置のメモリ制御方法において、
後着側にアクセス待機信号を送出するまでの遅れ時間ｔｄ以上に、前記デュアルポートメモリに対して書込み信号をｔｃだけ遅延させ、相互からアクセスするデュアルポートメモリのデータ破壊を防止する
ことを特徴とするディジタル保護制御装置のメモリ制御方法。
【請求項２】
請求項１に記載のディジタル保護制御装置のメモリ制御方法において、
前記通信処理プロセッサが、前記保護制御演算プロセッサからの所定周期の起動信号により処理する処理プログラムとタイムスケジューリングした優先度を有するタスク処理とを併せて持つ
ことを特徴とするディジタル保護制御装置のメモリ制御方法。
【請求項３】
請求項１または２に記載のディジタル保護制御装置のメモリ制御方法において、
前記保護制御演算プロセッサが、演算周期ごとに演算結果情報を前記通信処理プロセッサに対し転送し、前記通信処理プロセッサが、バッテリバックアップされたメモリに前記演算結果情報を格納する
ことを特徴とするディジタル保護制御装置のメモリ制御方法。
【請求項４】
請求項１ないし３に記載のディジタル保護制御装置において、
前記通信処理プロセッサは、装置外部からのアクセス要求に応じて、必要なデータを通信するサーバプログラム手段を内蔵する
ことを特徴とするディジタル保護制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル保護制御装置のメモリ制御方法に係り、特に、保護制御演算に影響を与えることなく、遠隔からの整定変更，設定変更，装置内部のデータ転送を高速に実行するに好適なディジタル保護制御装置のメモリ制御方法に関する。
【０００２】
【従来の技術】
従来のディジタル保護制御装置としては、例えば、『電気協同研究』第５０巻第１号に記載されているディジタル保護リレー（第二世代ディジタルリレー）が知られている。この種の装置は、アナログ入力部，ディジタル演算処理部，整定部，出力部を備えている。
【０００３】
アナログ入力部には、例えば、折返し誤差防止用のアナログフィルタ，サンプルホールド回路，マルチプレクサ，Ａ／Ｄ変換器，バッファを備えたディジタル信号処理装置が設けられている。
【０００４】
ディジタル信号処理装置は、高速サンプリングデータを用いるディジタルフィルタ処理用の入力基板と、保護制御演算用の演算基板とに分けられている。
入力基板は、例えば電気角３．７５°でサンプリングしてディジタルフィルタ演算を実行し、電気角３０°に１回データを保護演算部に渡している。
保護演算基板は、そのデータを取込み、保護演算アルゴリズムに基づき、演算処理を実行している。
【０００５】
この種の装置では、遠隔からの整定変更，設定変更，セーブデータの転送などの処理に専用のヒューマンインタフェース基板を備えていた。
【０００６】
【発明が解決しようとする課題】
上記『電気協同研究』第５０巻第１号の従来技術には、以下のような問題があった。
【０００７】
専用のヒューマンインタフェース基板が必要であり、装置全体の小形化，消費電力の低減，コスト削減が困難であった。遠隔運用する場合、専用のヒューマンインタフェース基板のほかに、高速通信機能を有する専用の基板を別に設ける必要があった。
【０００８】
保護制御演算を実行する基板とヒューマンインタフェース基板とがバス接続されているため、バス転送プロトコルによる転送速度の限界があり、バスインタフェースを個々に備える必要があったため、低消費電力化にも限界があった。
【０００９】
特開平９−１４９５３６号公報は、アナログ入力基板と主制御基板との間のデータのやりとりにデュアルポートメモリを用いる構成を示しているが、システムバスとバスインタフェースとを介在させているために、バス転送プロトコルによる転送速度の限界を越えることができなかった。
【００１０】
また、保護制御演算ＣＰＵとヒューマンインタフェース（ネットワーク処理）ＣＰＵ間の双方向メモリに非同期にアクセスする場合、データの誤書き込みが生ずるおそれがあった。
【００１１】
本発明の目的は、保護制御演算ＣＰＵとネットワーク処理ＣＰＵとの間で非同期にアクセスする双方向メモリのデータの誤書込みを防止するディジタル保護制御装置のメモリ制御方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明は、上記目的を達成するために、電力系統の状態信号を取込み電力系統に保護信号または制御信号を出力する各種入力出力ユニットと、取り込まれた状態信号をディジタル演算処理しその演算結果に基づいて電力系統の保護信号または制御信号を生成するとともにシステムバスを制御するシステムコントロールユニットとを有し、システムコントロールユニット内に保護制御演算プロセッサと通信処理プロセッサとを実装し、プロセッサが先着優先でアクセスするデュアルポートメモリを備えるディジタル保護制御装置のメモリ制御方法において、後着側にアクセス待機信号を送出するまでの遅れ時間ｔｄ以上に、デュアルポートメモリに対して書込み信号をｔｃだけ遅延させ、相互からアクセスするデュアルポートメモリのデータ破壊を防止するディジタル保護制御装置のメモリ制御方法を提案する。
【００１３】
通信処理プロセッサは、保護制御演算プロセッサからの所定周期の起動信号により処理する処理プログラムとタイムスケジューリングした優先度を有するタスク処理とを併せて持つことができる。
【００１４】
保護制御演算プロセッサが、演算周期ごとに演算結果情報を通信処理プロセッサに対し転送し、通信処理プロセッサが、バッテリバックアップされたメモリに演算結果情報を格納するようにしてもよい
通信処理プロセッサは、装置外部からのアクセス要求に応じて、必要なデータを通信するサーバプログラム手段を内蔵することも可能である。
【００１５】
本発明においては、全体のシステムを制御するバスマスタとなる演算基板内に例えば電気角３０°ごとの演算を全て実行するリアルタイム演算用ＣＰＵと装置外部への通信手段を備えたネットワーク通信用ＣＰＵとを独立して実装し、リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間に双方向のアクセスポートを有するデュアルポートメモリを備える。
【００１６】
リアルタイム演算用ＣＰＵが動作起動のマスタとなり、電気角３０°周期の所定周期でネットワーク通信用ＣＰＵに起動信号を印加する。
【００１７】
ネットワーク通信用ＣＰＵは、リアルタイム演算用ＣＰＵからの動作起動に応じて動作するリアルタイムプログラムとタイムスケジューリングされ優先度を持たせた通信タスクプログラムとを併せて備える。
【００１８】
リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとはデュアルポートメモリを介してコマンド形式でデータ送受信する。この際に、先着側を優先し、後着側は待ち状態とさせ、さらに、後着側に対するアドレス競合状態を示す信号の遅れ時間をカバーし、ＤＰＲＡＭに対して書込む。
【００１９】
リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間は、それぞれ自ＣＰＵのメモリ空間としてデュアルポートメモリをマッピングするので、独自のタイミングでアクセスが可能であるため、特別なデータ転送プロトコルが不要である。
【００２０】
したがって、不要なオーバーヘッド処理、または、ハードウエアのオーバーヘッド動作がなくなるため、リアルタイム演算用ＣＰＵとネットワーク通信用ＣＰＵとの間のアクセスが高速になる。
【００２１】
デュアルポートメモリのみで結合されているので、基板間のデータ転送に必要な駆動電流が大きいドライバＩＣを備えなくてもよく、小形化と低消費電力化が可能となる。データ転送プロトコルのために必要なハードウエアも不必要なため、その意味でも、小形化，低消費電力化できる。
【００２２】
ネットワーク通信用ＣＰＵは、リアルタイムに動作するプログラムとタイムスケジューリングされた優先度を持つタスク処理を混在できるので、各種タイマを有する通信プログラムを同時動作でき、高度な通信プロトコルに対応できる。
【００２３】
特に、非同期にＤＰＲＡＭをアクセスしても、ＢＵＳＹ信号が出力されるまで書込みタイミングを遅らせると、ほぼ同時に同一アドレスをアクセスする最悪ケースにおいても、ＤＰＲＡＭのデータが破壊されることはない。
【００２４】
【発明の実施の形態】
次に、図１〜図７を参照して、本発明によるディジタル保護制御装置のメモリ制御方法の実施形態を説明する。
図１は、本発明によるメモリ制御方法を適用すべきディジタル保護制御装置の実施形態の構成を示すブロック図である。
【００２５】
図１の保護制御装置１０００には、通信線路１０３を介して、装置外の通信線集合装置（ＨＵＢ）１ｏが接続されている。装置外の通信線集合装置（ＨＵＢ）１ｏは、保護制御装置１０００と上位システムとの情報伝送経路を形成する。
【００２６】
保護制御装置１０００には、また、伝送線路１０４を介して、ＧＰＳ　ＩＦユニット１ｐが接続されている。ＧＰＳ　ＩＦユニット１ｐは、通信衛星からの時刻情報を受信し、受信データから時刻データを生成し配信する。
【００２７】
伝送線路１０４は、ＧＰＳ　ＩＦユニット１ｐから保護制御装置１０００に時刻データを伝送する。
【００２８】
なお、通信回線網（イントラネット）１ｑは、電力会社が保有し、遠隔制御用計算機１ｒが接続されている。これらの情報通信網により、保護制御装置の整定操作や各種設定および状態表示が、遠隔地からできるようになっている。
【００２９】
図１に示す保護制御装置１０００は、入力電気量から系統事故を検出する主検出基板１００と、事故検出（ＦＤ）基板１０１と、外部制御電源（ＤＣ１１０Ｖ）から保護・制御装置内の制御電源（ＤＣ５Ｖ，ＤＣ２４Ｖ）を生成する電源ユニット１ｎとからなる。
【００３０】
事故検出基板１０１と主検出基板１００は、制御電源と保護演算に直接影響を及ぼさないパネル（１ｅ）については、共通であるが、その他のハードウエアは、完全に分離して構成されている。すなわち、装置の信頼性が確保され、一方の部品の不良で誤動作が生じないような構成となっている。ただし、入力変換器１ｆおよび１ｍは、故障率が低いので、共用する場合もある。
【００３１】
さらに、事故検出基板１０１と主検出基板１００との間を光ケーブル１０２で接続し、整定値の授受やデータ伝送などを実行する場合に、お互いの基板が不良時に影響を及ぼさないようにしてある。
【００３２】
主検出基板１００において、主検出ＣＰＵ（Ｍ＿ＣＰＵ）１ａは、システム制御および保護制御演算シーケンス処理を実行する。操作パネル１ｅは、装置の基本的な操作を実行する。入力変換器１ｆは、電力系統から取込んだ電圧，電流信号を電子回路レベル（ピーク電圧±１０Ｖ）に変換する。アナログ入力基板（ＡＩ基板）１ｂは、入力変換器１ｆから入力したアナログ信号をディジタル信号に変換するとともに、信号に含まれる高調波成分を除去する入力フィルタ処理を実行する。
【００３３】
ＰＣＭ（ＰＵＬＳＥ　ＣＯＤＥ　ＭＯＤＵＬＡＴＩＯＮ）通信基板１ｃは、電流差動リレーを構成する際に、対向端とのサンプリング同期タイミングやデータ伝送を実行する。電気−光変換（Ｅ／Ｏ）および光−電気変換（Ｏ／Ｅ）基板１ｇは、ＰＣＭ通信基板１ｃと１対１に接続する電気信号を光信号に変換する。ＤＩ／ＤＯ基板１ｄは、Ｍ＿ＣＰＵ１ａに接続され、装置外部からの接点情報などのディジタル信号を取込み、装置外部の遮断器に対する遮断指令などのディジタル信号を出力する。
【００３４】
システムバス１ｈは、Ｍ＿ＣＰＵ１ａとアナログ入力基板（ＡＩ基板）１ｂとＰＣＭ伝送基板１ｃとの間でデータを転送する。Ｉ／Ｏバス１ｉは、Ｍ＿ＣＰＵ１ａとＤＩ／ＤＯ基板１ｄとの基板間でデータを転送する。
【００３５】
事故検出基板１０１において、入力変換器１ｍは、電力系統から取込んだ電圧，電流信号を電子回路レベル（ピーク電圧±１０Ｖ）に変換する。事故検出＿ＣＰＵ（ＦＤ＿ＣＰＵ）１ｊは、入力変換器１ｍから入力したアナログ信号をディジタル信号に変換するとともに、信号に含まれる高調波成分を除去する入力フィルタ処理および事故検出のシステム制御および保護制御演算シーケンス処理を実行する。Ｉ／Ｏバス１ｌは、ＤＩ／ＤＯ基板１ｄと事故検出＿ＣＰＵ基板１ｊとＤＩ／ＤＯ基板との基板間でデータを転送する。
【００３６】
図２は、本発明によるリアルタイム系のＣＰＵとネットワーク系のＣＰＵとを内蔵した演算基板の構成を示すブロック図である。
【００３７】
図２において、リアルタイム処理演算ブロック２００は、例えば電気角３０°以内（５０Ｈｚでは１．６６ｍｓ，６０Ｈｚでは１．３８ｍｓ）に、動作起動から各種演算および演算結果の出力までを実行する。
【００３８】
ネットワーク処理ブロック２０１は、割込み起動後、例えば電気角３０°でリアルタイム処理演算ブロック２００からのデータをセーブする処理を実行し、主に、スケジューリングされた各種処理をタスクレベルに分割し、例えば電気角３０°を超えて各種の通信制御処理を実行する。
【００３９】
リアルタイム処理演算ブロック２００とネットワーク処理ブロック２０１との間は、双方向のポートを有するデュアルポートメモリ（ＤＰＲＡＭ）２ｇにより密結合する。
【００４０】
リアルタイム処理演算ブロック２００は、リアルタイム処理演算用の演算ＣＰＵ（ＣＰＵ１）２ａと、ＣＰＵバス２ｉとを含んでいる。ＣＰＵバス２ｉには、ＣＰＵ１の周辺デバイスがバス接続される。
【００４１】
ＣＰＵ１の周辺デバイスとしては、ＣＰＵ１用のワーク用メモリ（ＲＡＭ）２ｂと、保護制御演算のための整定値を格納する不揮発性メモリＥＥＰＲＯＭ２ｄと、システムバスコントロールデバイス２ｅと、Ｉ／Ｏバスコントロールデバイス２ｆと、双方向のポートを有するデュアルポートメモリ（ＤＰＲＡＭ）２ｇと、ＤＰＲＡＭ２ｇの書込み制御を実行するＤＰＲＡＭ制御回路２ｃとを備える。ＤＰＲＡＭ制御回路２ｃは、ＤＰＲＡＭ制御信号であるセレクト信号，読出し信号，書込み信号Ｌ＿ＷＲ＊を出力する。
【００４２】
ＤＰＲＡＭ２ｇは、メモリアクセス競合時、後着側にＢＵＳＹ信号を出力する。ＤＰＲＡＭ制御回路２ｃは、このＢＵＳＹ信号を受けて、ＣＰＵ１に対してウエイト信号（ＷＡＩＴ１＊）を出力し、タイミング協調をとる。
【００４３】
各種演算のプログラムは、ＣＰＵ１に内蔵した不揮発性ＲＯＭ（主にフラッシュメモリ）に格納する。
【００４４】
ＣＰＵ１には、ＧＰＳ　ＩＦ２ｈからの差動信号を受信する絶縁形のＲＳ４８５回路２ｈが接続され、時刻情報をＣＰＵに取込む。ＣＰＵ１外部には、ＣＰＵ２ａ暴走時のシステムとしてロックさせるためのウオッチドッグタイマ（ＷＤＴ１）２３と装置外部に故障接点を出力するためのリレー接点（ＲＹ１）２２とが接続されており、リアルタイム演算側が万一故障した時に、装置外部に故障情報を発する。
【００４５】
ネットワーク処理ブロック２０１は、ネットワーク処理用のネットワークＣＰＵ（ＣＰＵ２）２ｊと、ＣＰＵ２のＣＰＵバス２ｖとを含んでいる。ＣＰＵバス２ｖには、ＣＰＵ２周辺デバイスがバス接続されている。
【００４６】
ＣＰＵ２の周辺デバイスとしては、ＣＰＵ２用のワーク用メモリ（ＲＡＭ）２ｋと、時計用のＲＴＣ２ｌとがある。ＲＡＭ２ｋとＲＴＣ２１とは、バックアップ回路２ｎによりバックアップされており、装置電源が喪失しても、記憶したデータは保持される。
【００４７】
バス２ｖに接続された大容量不揮発性メモリＦＲＯＭ２ｒは、上位システムに対する各種のデータや装置固有の情報などを格納している。バス２ｖには、上位システムとの通信を実行するＬＡＮコントローラ（ＬＡＮＣＥ）２ｏと、事故検出基板とのデータ送受信のための通信制御コントローラ（ＳＥＲＩＡＬ　ＣＯＮＴＲＯＬ）との２種の通信制御デバイスが接続されている。
【００４８】
ＬＡＮＣＥ２ｏは、主にＩＥＥＥ８０３．２に規定されている汎用のＴＣＰ／ＩＰプロトコルによる通信を実行する。ＬＡＮＣＥ２ｏと外部とを電気的に絶縁するために、パルストランス（ＰＵＬＳＥ　ＴＲＡＮＳ）２ｑを実装してある。
ＬＡＮＣＥ２ｏには、通信時のデータ記憶のためのバッファメモリ（ＢＵＦＦＥＲ　ＲＡＭ）２ｐをバス接続する。
【００４９】
ネットワークＣＰＵ２と事故検出基板との間の通信でも、電気的に絶縁するために、電気／光変換（Ｅ／Ｏ）および光／電気変換（Ｏ／Ｅ）モジュール２ｔを実装してある。
【００５０】
ＤＰＲＡＭ２ｇのＣＰＵ２２ｊ側からのアクセスを制御するＤＰＲＡＭ制御回路２ｍを備える。ＤＰＲＡＭ制御回路２ｍは、ＤＰＲＡＭ制御回路２ｃと同様に、ＤＰＲＡＭ制御信号であるセレクト信号，読出し信号，書込み信号Ｒ＿ＷＲ＊を出力する。
【００５１】
ＤＰＲＡＭ２ｇは、メモリアクセス競合時、後着側にＢＵＳＹ信号を出力する。ＤＰＲＡＭ制御回路２ｍは、このＢＵＳＹ信号を受けて、ＣＰＵ２に対してウエイト信号（ＷＡＩＴ２＊）を出力し、タイミング協調をとり、ＤＰＲＡＭ２ｇ内データの相互破壊を防止している。
【００５２】
ＣＰＵ１側と同様に、外部には、ＣＰＵ２２ｊが暴走した時のシステムとしてロックさせるためのウオッチドッグタイマ（ＷＤＴ２）２１と、装置外部に故障接点を出力するためのリレー接点（ＲＹ２）２０とが接続されており、ＣＰＵ１側と
同様に、万一の故障時に装置外部に故障情報を発する。
ネットワーク通信側では、ネットワーク部位の不良で保護制御装置としての機能を損なわないように、この故障情報を軽故障扱いとすることも可能である。
【００５３】
ＣＰＵ１がＤＰＲＡＭ２ｇの特定アドレスにデータを書込み、ＤＰＲＡＭからＣＰＵ２に対して割込み信号を発行し、リアルタイム演算側とネットワーク通信側とのタイミング同期をとる。
【００５４】
本発明においては、リアルタイム演算側ＣＰＵ２ａとネットワーク通信側ＣＰＵ２ｊが同一基板内にそれぞれ独立した形で実装され、データ転送に、共有メモリ（ＤＰＲＡＭ）２ｇで密結合され、ＣＰＵ１２ａとＣＰＵ２２ｊとの間でバスインタフェースを持たないので、バスインタフェースのハードウエアが不要となり、回路の大幅な小形化が実現できる。
【００５５】
バスインタフェース用の駆動電流の大きいドライバＩＣを使用しなくてもよく、基板内では、ＣＭＯＳレベルの非常に低消費電流動作が可能なため、大幅な低消費電力化を達成できる。
【００５６】
バスインタフェースに必須な転送プロトコルが不要であり、データ転送の大幅な高速化が可能である。
【００５７】
特に、セーブデータの上位系への転送やヒューマンインタフェース画面データなどデータ転送が多いシステムには、この高速化が非常に有効である。
【００５８】
当然ながら、操作側のパソコンも画面表示などの応答速度も高速にできるため、各種遠隔作業の時間を短縮できるので、運用面で効率化できる。部品点数が少ないため、故障率を低く抑制できる。
【００５９】
万一の不良時には、それぞれ別々の故障接点を備えているので、ＣＰＵ１側およびＣＰＵ２側の不良部位の特定が可能である。
【００６０】
ＣＰＵ２側の不良時には、ＣＰＵ１側には、影響を与えないで保護制御機能を損なうことなく、演算を継続させることができる。
【００６１】
ネットワークＣＰＵには、装置外部との高度な通信手段を実装でき、運用効率を高めることができる。
【００６２】
図３は、主検出の演算タイミングおよび事故検出の演算タイミングを説明するタイミングチャートである。図３において、（ａ）〜（ｈ）までが主検出側のタイミングを示し、（ｉ）〜（ｌ）までがＦＤ側のそれぞれのタイミングを示す。以下説明する。
【００６３】
（ａ）電気角７．５°ごとに複数チャネルのアナログ入力信号をＡ／Ｄ変換する。
【００６４】
（ｂ）Ａ／Ｄ変換後のディジタルデータを毎サンプルＤＰＲＡＭに書込む。
【００６５】
（ｃ）４サンプルに１回の割合で、ＡＩ基板内のＣＰＵに割込信号を印加する。割込周期は３０°ごとである。
【００６６】
（ｄ）割込信号印加後、ＤＰＲＡＭに格納した４サンプル分の入力データを読出し、ディジタルフィルタ演算処理を実行する。その後、常時監視処理および演算データを出力するとともに、Ｍ＿ＣＰＵ基板に割込み信号を印加する。
【００６７】
（ｅ）ＡＩ基板からの割込みは、電気角３０°毎出力される。
【００６８】
（ｆ）ＭＣＰＵ基板内のＣＰＵ１は、ＡＩ基板内のＤＰＲＡＭからデータを読出し、保護制御演算（ＲＹ演算）およびＳＥＱ演算を実行する。また、常時監視処理，出力処理（Ｉ／Ｏ）を実行し、ＤＰＲＡＭにセーブデータを書込む。
【００６９】
（ｇ）その後、ネットワークＣＰＵ（ＣＰＵ２）に対し割込信号を印加する。
【００７０】
（ｈ）ネットワークＣＰＵ（ＣＰＵ２）は、割込み後、ＤＰＲＡＭのデータをバッテリバックアップされたメモリにデータを格納する。その後、上位システムおよびＦＤ間の通信タスク処理を実行し、常時監視処理を実行する。これら一連の処理を電気角３０°ごとに実行する。
【００７１】
次に、事故検出処理について説明する。
【００７２】
（ｉ）電気角７．５°ごとに複数チャネルのアナログ入力信号をＡ／Ｄ変換する。
【００７３】
（ｊ）Ａ／Ｄ変換後のディジタルデータを毎サンプルＤＰＲＡＭに書込む。
【００７４】
（ｋ）４サンプルに１回の割合で、ＡＩ基板内のＣＰＵに割込信号を印加する。割込周期は３０°ごとである。
【００７５】
（ｌ）割込信号印加後、ＤＰＲＡＭに格納した４サンプル分の入力データを読出し、ディジタルフィルタ演算処理，保護制御演算，主検出側（ＣＰＵ２）との通信処理，常時監視処理，出力処理（Ｉ／Ｏ）を実行する。事故検出処理についても、これら一連の処理を電気角３０°ごとに実行する。
【００７６】
このように、電気角３０°毎実行する処理とタスクに分割して実行する処理とをそれぞれ併せ持つと、保護制御演算と通信処理とを併せて実現できる。
【００７７】
図４は、遠隔パソコンからの整定変更操作の処理手順を示す図である。図４は、ＡＩ基板、Ｍ＿ＣＰＵ基板のＣＰＵ１およびＣＰＵ２の動作を示す。ＰＣは遠隔制御用の計算機を示す。
【００７８】
ＡＩ基板は、３０°ごとにＣＰＵ１に対しデータ書込み信号と割込信号とを印加する。ＣＰＵ１は、入力データおよび出力データをＣＰＵ２間のＤＰＲＡＭに書込むとともに、割込信号をＣＰＵ２に印加する。これらの処理は電気角３０°毎に実行する。
【００７９】
次に、遠隔からの整定変更時の動作を示す。
【００８０】
（１）遠隔のパソコン（ＰＣ）から保護制御装置にネットワーク接続要求を送信する。送信先は、ネットワーク処理を実行するＣＰＵ２である。
【００８１】
（２）ＣＰＵ２は接続確認応答信号を返送する。
その後、メインメニューの画面データをＨＴＭＬ（Ｈｙｐｅｒ　Ｔｅｘｔ　Ｍａｒｋｕｐ　Ｌａｎｇａｇｅ）形式のデータとして送信する。
送信はＴＣＰ／ＩＰプロトコルの上のＨＴＴＰプロトコルで実行する。
【００８２】
パソコンでは、取込んだメインメニューデータをＨＴＭＬフォーマットのデータが表示可能なブラウザソフトで表示する。
【００８３】
（３）特定のパソコンから制御するために、保護制御するためにＣＰＵ２に対して制御権を要求する。
【００８４】
（４）ＣＰＵ２は制御権を認めるデータを遠隔パソコンに対し送信する。
【００８５】
（５）遠隔パソコンからメインメニュー内の整定値変更を選択し、整定値変更データ送信する。
【００８６】
（６）ＣＰＵ２は整定変更画面データを送信する。
遠隔パソコンは整定変更画面を表示する。
【００８７】
（７）遠隔パソコンは整定変更するリレー要素を選択し、選択データ送信する。
【００８８】
（８）ＣＰＵ２は選択された整定変更画面データを送信する。
【００８９】
（９）遠隔パソコンから変更する整定値データを送信し、整定変更終了コマンドを送信する。
【００９０】
（１０）ＣＰＵ２では該当リレー要素の整定値を規定範囲内かどうかをチェックしすると共に、整定データを送信する。
【００９１】
（１１）遠隔パソコンから運用開始コマンドデータを送信する。
【００９２】
（１２）ＣＰＵ２は整定データ転送および整定変更コマンドをＣＰＵ１−ＣＰＵ２間のＤＰＲＡＭに書込む。
【００９３】
（１３）ＣＰＵ１は整定変更コマンドを認識し、ＥＥＰＲＯＭに格納してある旧整定データを新整定データに書換える。
その後、整定変更に伴う積算データのクリアなどの演算初期化をする。
【００９４】
（１４）ＣＰＵ１は新整定データをリードバックし、ＣＰＵ１−ＣＰＵ２間のＤＰＲＡＭに書込む。
【００９５】
（１５）ＣＰＵ２は上記のリードバックした新整定値とＣＰＵ２側で保持している新整定値とを照合する。
【００９６】
万一、不一致の場合は再度、上記手順の処理を予め設定した回数まで繰り返す。
【００９７】
ここまでは、保護制御演算は旧整定値で実行し、次のＡＩ基板からの割込みタイミングからは新整定値で演算する。
【００９８】
このようにすると、遠隔で一連の整定変更が可能である。また、パソコンは、遠隔からのみならず、装置に直接接続しても、同様な手順で整定を変更できる。すなわち、リモートとローカルで切替えて運用できる。
【００９９】
このように、汎用パソコンを用いた遠隔整定や遠隔保守が容易にでき、操作時のデータを高速に転送できるため、保守効率の大幅向上が可能である。
【０１００】
ＣＰＵ１とＣＰＵ２とが共有メモリであるＤＰＲＡＭを経由してデータを授受できる。ＤＰＲＡＭは、それぞれのＣＰＵが独立にアクセスすることが可能であるメリットがあるが、ＣＰＵ１およびＣＰＵ２がほぼ同時にアクセスされることもある。
【０１０１】
（ａ）ＤＰＲＡＭは同じアドレスを双方向からアクセスされた場合、先着優先のアビトレーションを実行する。すなわち、先着側にメモリアクセス権を与え、後着側にアクセス待ちさせる。（ｂ）後着側に対しては、ＤＰＲＡＭからＢＵＳＹ信号を出力して後着側をウエイトさせる。
【０１０２】
上記排他動作において、ＣＰＵ１およびＣＰＵ２からほぼ同時にアクセスされた場合に、以下の課題が発生する。後着側をウエイトさせる場合、ＢＵＳＹ信号を出力するが、デバイスの動作上、ＢＵＳＹ信号が数十ｎｓ遅れる。このため、ほぼ同時にアクセスされた場合、後着側の排他制御が間に合わず、不正なアクセスが競合する恐れがある。
【０１０３】
本実施例で、このような課題を解決する内容について説明する。
【０１０４】
図５は、アクセス競合時のＤＰＲＡＭ内のデータ相互破壊防止回路の一例を示すブロック図である。
【０１０５】
データ相互破壊防止回路は、保護制御演算を実行するリアルタイム処理系のＣＰＵ５ａと、デュアルポートメモリ（ＤＰＭ）５ｂと、ネットワーク通信処理系のＣＰＵ５ｃと、リアルタイム処理系のＣＰＵおよびＤＰＲＡＭを制御する制御回路５ｄと、ネットワーク通信処理系のＣＰＵおよびＤＰＲＡＭを制御する制御回路５ｅと、ＣＰＵ１のアドレスデータバス５ｆと、ＣＰＵ２のアドレスデータバス５ｇとからなる。
【０１０６】
信号としては、ＣＰＵ１の書込信号（ＷＲＩＴＥ）５ｈと、ＣＰＵ１の読出信号（ＲＥＡＤ）５ｉと、ＤＰＲＡＭのアクセス競合状態を示すＢＵＳＹ信号（ＣＰＵ１側）５ｊと、ＣＰＵ１側のＤＰＲＡＭに対する書込信号（ＷＲＩＴＥ１）５ｋと、ＣＰＵ１側のＤＰＲＡＭに対する読出信号（ＲＥＡＤ１）５ｌと、ＣＰＵ１に対するアクセス確認信号（ＡＣＫ１）５ｍと、ＣＰＵ１の書込信号（ＷＲＩＴＥ）５ｎと、ＣＰＵ１の読出信号（ＲＥＡＤ）５ｏと、ＤＰＲＡＭのアクセス競合状態を示すＢＵＳＹ信号（ＣＰＵ１側）５ｐと、ＣＰＵ１側のＤＰＲＡＭに対する書込信号（ＷＲＩＴＥ１）５ｑと、ＣＰＵ１側のＤＰＲＡＭに対する読出信号（ＲＥＡＤ１）５ｒと、ＣＰＵ１に対するアクセス確認信号（ＡＣＫ１）５ｓとを用いる。
【０１０７】
図６は、図５のデータ相互破壊防止回路の制御回路５ｄまたは５ｅの構成を示すブロック図である。
【０１０８】
制御回路５ｄ，５ｅは、ＢＵＳＹ信号とＤＰＲＡＭのセレクト信号のＡＮＤ条件をとる回路ブロック５ｔと、クロックＣＬＫで前記ＡＮＤ条件をとった結果の信号を遅らせＣＰＵに対するアクセス確認信号（ＡＣＫ）を出力する回路（シフトレジスタ）５ｕと、ＷＲＩＴＥ信号とＤＰＲＡＭのセレクト信号のＡＮＤ条件をとる回路ブロック５ｖと、クロックＣＬＫで前記ＡＮＤ条件をとった結果の信号を遅らせ、ＤＰＲＡＭに対する書込信号（ＭＥＭＯＲＹ　ＷＲＩＴＥ）を出力する回路（シフトレジスタ）５ｗとを含んでいる。
【０１０９】
図７は、アクセス競合時のタイミング波形の一例を示す図である。次に、図５，図６および図７を用いて、本発明の動作例を説明する。
【０１１０】
まず、図５のＣＰＵ１５ａがアドレスバス５ｆを通してＤＰＲＡＭ５ｂにアクセス開始する。次に、ＣＰＵ２５ｃがアドレスバス５ｇを通して同じくＤＰＲＡＭ５ｃにアクセスを開始する。先着はＣＰＵ１であり、後着はＣＰＵ２である。ＣＰＵ１は、ＤＰＲＡＭに読出動作をし、ＣＰＵ２は書込動作をする。この時のアドレス信号は図７（ａ）（ｂ）のようなタイミング関係となる。
【０１１１】
ＤＰＲＡＭ５ｂは先着のＣＰＵ１側にはＢＵＳＹ信号はドライブせず、“Ｈ”のままとし、後着のＣＰＵ２側には一定時間の送れ後（ｔｄ後）、ＣＰＵ２に対し、ＢＵＳＹ信号をドライブする。このときの波形は図７（ｃ）（ｄ）のようになる。
【０１１２】
ＣＰＵ１側は、ＤＰＲＡＭからＢＵＳＹ信号が出力されないため、図５読出信号５ｉを図７（ｅ）のように出力し、読出しサイクルに入る。
【０１１３】
ＣＰＵ２側では、書込信号５ｎを図７（ｇ）のようにドライブしてアクセスする。ただし、図７（ｄ）に示すＣＰＵ２に対するＢＵＳＹ信号が“Ｌ”から“Ｈ”に戻るまでは、ＤＰＲＡＭに対して書込信号がドライブされないように、図６の制御回路５ｘで制御する。
【０１１４】
このときのＤＰＲＡＭ　ＷＲＩＴＥ波形を図７（ｈ）に示す。ＣＰＵ１アクセスタイミング期間内においては、図７（ｈ）の点線で示す誤った書込信号が瞬時でもドライブされるようなことは、発生しない。
【０１１５】
このことは、図７（ｇ）で示したＤＰＲＡＭ　ＷＲＩＴＥ信号においてＤＰＲＡＭのＢＵＳＹ信号が出力されるまでの時間遅れ分ｔｄを確保するために、図６に示す制御回路でＤＰＲＡＭ　ＷＲＩＴＥ信号を時間ｔｃだけ遅らせて出力すればよい。
【０１１６】
【発明の効果】
本発明によれば、所定電気角毎実行するＣＰＵ１のリアルタイム処理とタスクに分割して実行するＣＰＵ２をそれぞれ併せ持ち、保護制御演算と通信処理を同一基板内に密結合させてシステム構築する際に、ＣＰＵ１およびＣＰＵ２間のＤＰＲＡＭアクセス競合時においても、的確にタイミング制御できるので、誤書込みによるデータ破壊が発生しない。
【０１１７】
したがって、保護制御演算と通信処理とを非同期に実行する遠隔制御に対応したシステムにおいて、保護制御演算部と通信処理部とで、高速かつ高信頼度なデータ転送を実行できる。
【図面の簡単な説明】
【図１】本発明によるメモリ制御方法を適用すべきディジタル保護制御装置の実施形態の構成を示すブロック図である。
【図２】本発明によるリアルタイム系のＣＰＵとネットワーク系のＣＰＵとを内蔵した演算基板の構成を示すブロック図である。
【図３】主検出の演算タイミングおよび事故検出の演算タイミングを説明するタイミングチャートである。
【図４】遠隔パソコンからの整定変更操作の処理手順を示す図である。
【図５】アクセス競合時のＤＰＲＡＭ内のデータ相互破壊防止回路の一例を示すブロック図である。
【図６】図５のデータ相互破壊防止回路の制御回路の構成を示すブロック図である。
【図７】アクセス競合時のタイミング波形の一例を示す図である。
【符号の説明】
１００　主検出基板ブロック
１０１　事故検出基板（ＦＤ）
１０２　光ケーブル
１０３　通信線路
１０４　伝送線路
１０００　保護制御装置
１ａ　演算基板（Ｍ＿ＣＰＵ）
１ｂ　アナログ入力基板
１ｃ　ＰＣＭ通信モジュール
１ｄ　ＤＩ／ＤＯ基板
１ｅ　操作パネル
１ｆ　入力変換器
１ｇ　光−電気変換（Ｏ／Ｅ）基板
１ｊ　演算基板（ＦＤ＿ＣＰＵ）
１ｍ　入力変換器
１ｎ　電源ユニット
１ｏ　通信線集合装置（ＨＵＢ）
１ｑ　通信回線網（イントラネット）
１ｒ　遠隔制御用計算機
２０　リレー接点（ＲＹ２）
２１　ウオッチドッグタイマ２
２２　リレー接点（ＲＹ１）
２３　ウオッチドッグタイマ１
２００　リアルタイム処理演算ブロック
２０１　ネットワーク処理ブロック
２ａ　ＣＰＵ
２ｂ　光／電気変換（Ｏ／Ｅ）モジュール
２ｃ　ＤＰＲＡＭ制御回路
２ｄ　不揮発性メモリＥＥＰＲＯＭ
２ｅ　システムバスコントロールデバイス
２ｆ　Ｉ／Ｏバスコントロールデバイス
２ｇ　デュアルポートメモリ（ＤＰＲＡＭ）
２ｈ　ＧＰＳ　ＩＦ
２ｉ　ＣＰＵバス
２ｊ　ネットワークＣＰＵ（ＣＰＵ２）
２ｋ　ワーク用メモリ（ＲＡＭ）
２ｌ　ＲＴＣ
２ｍ　ＤＰＲＡＭ制御回路
２ｎ　バックアップ回路
２ｏ　ＬＡＮコントローラ（ＬＡＮＣＥ）
２ｐ　バッファメモリ（ＢＵＦＦＥＲ　ＲＡＭ）
２ｑ　パルストランス（ＰＵＬＳＥ　ＴＲＡＮＳＥ）
２ｒ　ＦＲＯＭ
２ｓ　シリアルポート制御回路
２ｔ　光／電気変換（Ｏ／Ｅ）モジュール
２ｖ　ＣＰＵバス
３ａ　監視信号発生回路
３ｂ　アナログフィルタ（ＦＩＬ１〜ＦＩＬ　Ｎ）
３ｃ　高調波監視信号発生回路
３ｄ　マルチプレクサ（ＭＰＸ）
３ｅ　バッファアンプ
３ｆ　Ａ／Ｄ変換器
３ｇ　デュアルポートメモリ（ＤＰＲＡＭ）
３ｈ　タイミング制御回路
３ｉ　ワークメモリ
３ｊ　ＥＥＰＲＯＭ
３ｋ　高速演算ＣＰＵ
３ｌ　デュアルポートメモリ
３ｍ　割込み信号発生回路（ＩＮＴＥＲＲＵＰＴＥＲ）
５ａ　リアルタイム処理系ＣＰＵ
５ｂ　ＤＰＲＡＭ
５ｃ　ネットワーク通信処理系ＣＰＵ
５ｄ　リアルタイム処理系制御回路
５ｅ　ネットワーク通信処理系制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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