(57)【要約】【課題】本発明は不揮発性強誘電体メモリ及びその制御装置に関し、特にページアドレスのアクセス時にメモリセルのアクセス動作を行わず、ページアドレスバッファに格納されたデータが直ちに出力されるようにする技術を開示する。【解決手段】このため、本発明はブロックページアドレス領域及びカラムページアドレス領域を最下位ビットに配置し、ローアドレス領域を最上位ビットに配置し、ページアドレスバッファのアクセス時にセル動作が行われないようにすることにより、セルの信頼性を向上させて電力の消費を低減させることができるようにする。【選択図】図３
2004335072.tif 000002
【特許請求の範囲】
【請求項１】
ブロックページアドレス領域とカラムページアドレス領域に区分されたページアドレスを、チップイネーブル信号に応答しラッチしてディコーディングするページアドレスバッファ、
前記チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、
前記ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、及び
前記アドレス遷移検出信号に応答し、チップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部を備えることを特徴とする不揮発性強誘電体メモリ制御装置。
【請求項２】
前記ページアドレスバッファは、前記チップイネーブル信号に応答して前記ページアドレスをラッチし、ラッチされたページアドレスを出力するページアドレスラッチ部、
前記ラッチされたページアドレスをディコーディングするページディコーダを備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリ制御装置。
【請求項３】
前記ローアドレスは最上位ビット領域に配置され、前記ページアドレスのうちカラムページアドレスは最下位ビット領域に配置され、前記ページアドレスのうちブロックページアドレスは前記ローアドレス及び前記カラムページアドレスの間の領域に配置されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ制御装置。
【請求項４】
ブロックページアドレス領域とカラムページアドレス領域に区分されたページアドレスを、チップイネーブル信号に応答しラッチしてディコーディングするページアドレスバッファ、
前記チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、
前記ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、
前記チップイネーブル信号に応答し、リセット信号の遷移の可否を検出してリセット遷移検出信号を出力するリセット信号遷移検出部、
前記チップイネーブル信号に応答し、ライトイネーブル信号の遷移の可否を検出してライトイネーブル遷移検出信号を出力するライトイネーブル信号遷移検出部、
前記アドレス遷移検出信号、前記リセット遷移検出信号及び前記ライトイネーブル遷移検出信号に応答して遷移合成信号を出力する合成部、及び
前記遷移合成信号に応答し、チップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部を備えることを特徴とする不揮発性強誘電体メモリ制御装置。
【請求項５】
前記ローアドレスは最上位ビット領域に配置され、前記ページアドレスのうちカラムページアドレスは最下位ビット領域に配置され、前記ページアドレスのうちブロックページアドレスは前記ローアドレス及び前記カラムページアドレスの間の領域に配置されることを特徴とする請求項４に記載の不揮発性強誘電体メモリ制御装置。
【請求項６】
前記ページアドレスバッファは、前記チップイネーブル信号に応答してページアドレスをラッチし、ラッチされたページアドレスを出力するページアドレスラッチ部、
前記ラッチされたページアドレスをディコーディングするページディコーダを備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリ制御装置。
【請求項７】
前記ページアドレスラッチ部は、前記チップイネーブル信号の状態に従い前記ページアドレスをラッチして選択的に出力するページアドレス制御部、及び
前記ページアドレス制御部の出力を遅延して前記ラッチされたページアドレスを出力する第１の出力手段を備えることを特徴とする請求項６に記載の不揮発性強誘電体メモリ制御装置。
【請求項８】
前記ローアドレスラッチ部は、前記チップイネーブル信号の状態に従い前記ローアドレスをラッチして選択的に出力するローアドレス制御部、
ラッチ制御信号の状態に従い前記ローアドレス制御部の出力をラッチして選択的に出力するラッチ制御部、及び
前記ラッチ制御部の出力を遅延して前記ラッチされたローアドレスを出力する第２の出力手段を備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリ制御装置。
【請求項９】
前記リセット信号遷移検出部は、メモリセルの動作初期に前記チップイネーブル信号がディスエーブルされた状態で前記リセット信号がローに遷移する前までハイ電圧レベルをラッチするリセット信号感知部、及び
前記ハイ電圧レベルに従い一定の遅延時間ほどのパルス幅を有する前記リセット遷移検出信号を発生するパルス発生部を備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリ制御装置。
【請求項１０】
前記リセット信号感知部は、前記リセット信号及び前記チップイネーブル信号の遷移を感知する入力制御部、
前記入力制御部の出力に伴い駆動されて電源電圧又は接地電圧を選択的に出力する駆動部、及び
前記駆動部の出力を一定時間のあいだラッチするラッチ部を備えることを特徴とする請求項９に記載の不揮発性強誘電体メモリ制御装置。
【請求項１１】
前記パルス発生部は、前記リセット信号感知部の出力を一定時間のあいだ遅延する遅延部、及び
前記リセット信号感知部の出力と前記遅延部の出力の論理演算を行い、前記リセット遷移検出信号を発生する論理部を備えることを特徴とする請求項９に記載の不揮発性強誘電体メモリ制御装置。
【請求項１２】
複数の単位ブロックを備え、前記複数の単位ブロックのそれぞれは複数のセルアレイ、複数のローディコーダ及び複数のカラムページを備えるが、１つの単位ブロック内に備えられた前記複数のカラムページは１つの単位ブロックページを構成して同時に活性化されることを特徴とする不揮発性強誘電体メモリ。
【請求項１３】
前記複数のカラムページのそれぞれは、センスアンプイネーブル信号により活性化の可否が制御され、複数のビットラインと一対一に対応して連結される複数のセンスアンプを備えるセンスアンプバッファ部、
前記複数のセンスアンプと一対一に対応して連結される複数のカラム選択スイッチを備えるカラム選択部、及び
前記複数のカラム選択スイッチと連結されてカラム選択信号の入／出力を制御するデータバス部を備えることを特徴とする請求項１２に記載の不揮発性強誘電体メモリ。
【請求項１４】
前記複数のセンスアンプのそれぞれは、前記センスアンプイネーブル信号の活性化時にセンスアンプを駆動するための電源を供給する活性化調整スイッチ、
前記活性化調整スイッチの活性化時に前記センスアンプの両端ノードを増幅するラッチ増幅部、及び
イコライジング信号の活性化時に前記センスアンプの両端ノードを初期化させるイコライジング部を備えることを特徴とする請求項１３に記載の不揮発性強誘電体メモリ。
【請求項１５】
前記複数のセンスアンプのそれぞれは、メインビットラインプルアップ信号の活性化時にメインビットラインをプルアップさせるプルアップ駆動部、
前記センスアンプの第１のノードと前記メインビットラインを選択的に連結するためのビットライン選択信号を制御するビットラインスイッチング部、
前記センスアンプの第２のノードに基準電圧を選択的に供給するための基準電圧選択信号を制御する基準電圧制御部、
前記センスアンプの両端ノードと前記データバス部を選択的に連結するためのカラム選択信号を制御するカラム選択スイッチ、
前記データバス部から印加されるライトデータを駆動して前記カラム選択スイッチに出力するライト駆動スイッチング部、
前記カラム選択スイッチから印加されるリードデータを駆動して前記メインビットラインに出力するリード駆動スイッチング部、及び
前記センスアンプの非活性化データを格納し、前記センスアンプの活性化時に以前のデータを復旧する強誘電体キャパシタ部を備えることを特徴とする請求項１４に記載の不揮発性強誘電体メモリ。
【請求項１６】
前記複数のカラムページのデータアクセス時にローアドレス及びリセット信号の遷移検出が発生しない場合、センスアンプが活性化状態を維持して前記センスアンプに格納されたデータが直ちにアクセスされることを特徴とする請求項１２に記載の不揮発性強誘電体メモリ。
【請求項１７】
前記１つの単位ブロックページは、前記複数のカラムページから出力されるデータをバッファリングする複数のデータバスバッファを備えるデータバスバッファ部、及び
前記データバスバッファ部の出力データ又は入力データをバッファリングするデータ入／出力バッファ部をさらに備えることを特徴とする請求項１２に記載の不揮発性強誘電体メモリ。
【請求項１８】
複数のセルアレイを備える複数の単位ブロック、
前記複数の単位ブロックと互いに入／出力データを交換するための共通データバス部、
複数のカラムページを備える１つの単位ブロックページ、及び
前記１つの単位ブロックページと互いに入／出力データを交換するためのデータバス部を備え、
前記１つの単位ブロックページ内に備えられた前記複数のカラムページは同時に活性化されることを特徴とする不揮発性強誘電体メモリ。
【請求項１９】
前記複数の単位ブロックのそれぞれは前記複数のセルアレイ、１つのメインローディコーダ、複数のサブローディコーダ及び複数のチップ選択部を備えるが、前記複数のサブローディコーダは前記１つのメインローディコーダにより制御されることを特徴とする請求項１８に記載の不揮発性強誘電体メモリ。
【請求項２０】
前記複数のカラムページのそれぞれは、センスアンプイネーブル信号により活性化の可否が制御され、複数の共通データバスと一対一に対応して連結される複数のセンスアンプを備えるセンスアンプバッファ部、及び
前記複数のセンスアンプと一対一に対応して連結され、前記データバス部にカラム選択信号を出力する複数のカラム選択スイッチを備えるカラム選択部を備えることを特徴とする請求項１９に記載の不揮発性強誘電体メモリ。
【請求項２１】
前記複数のセンスアンプのそれぞれは、前記センスアンプイネーブル信号の活性化時にセンスアンプを駆動するための電源を供給する活性化調整スイッチ、
前記活性化調整スイッチの活性化時に前記センスアンプの両端ノードを増幅するラッチ増幅部、及び
イコライジング信号の活性化時に前記センスアンプの両端ノードを初期化させるイコライジング部を備えることを特徴とする請求項２０に記載の不揮発性強誘電体メモリ。
【請求項２２】
前記複数のセンスアンプのそれぞれは、共通データバスプルアップ信号の活性化時に共通データバスをプルアップさせるプルアップ駆動部、
前記センスアンプの第１のノードと前記共通データバスを選択的に連結するための共通データバス選択信号を制御する共通データバススイッチング部、
前記センスアンプの第２のノードに基準電圧を選択的に供給するための基準電圧選択信号を制御する基準電圧制御部、
前記センスアンプの両端ノードと前記データバス部を選択的に連結するためのカラム選択信号を制御するカラム選択スイッチ、
前記データバス部から印加されるライトデータを駆動して前記カラム選択スイッチに出力するライト駆動スイッチング部、
前記カラム選択スイッチから印加されるリードデータを駆動して前記共通データバスに出力するリード駆動スイッチング部、及び
前記センスアンプの非活性化データを格納し、前記センスアンプの活性化時に以前のデータを復旧する強誘電体キャパシタ部を備えることを特徴とする請求項２１に記載の不揮発性強誘電体メモリ。
【請求項２３】
前記複数のカラムページのデータアクセス時にローアドレス及びリセット信号の遷移検出が発生しない場合、センスアンプが活性化状態を維持して前記１つの上位ブロックページに格納されたデータが直ちにアクセスされることを特徴とする請求項１８に記載の不揮発性強誘電体メモリ。
【請求項２４】
前記データバス部と連結されて前記複数のカラムページから出力されるデータをバッファリングする複数のデータバスバッファを備えるデータバスバッファ部、及び
前記データバスバッファ部の出力データ及び入力データをバッファリングするデータ入／出力バッファ部をさらに備えることを特徴とする請求項１８に記載の不揮発性強誘電体メモリ。
【請求項２５】
チップイネーブル信号に応答してページアドレスをラッチするページアドレスラッチ部、
前記チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、
前記ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、
前記アドレス遷移検出信号に応答してチップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部、及び
複数の単位ブロックを備え、前記複数の単位ブロックのそれぞれは複数のセルアレイ、複数のローディコーダ及び複数のカラムページを備えるが、１つの単位ブロック内に備えられた前記複数のカラムページは１つの単位ブロックページを構成して同時に活性化されることを特徴とする不揮発性強誘電体メモリ。
【請求項２６】
前記ページアドレスは、ブロックページアドレス領域とカラムページアドレス領域に区分されることを特徴とする請求項２５に記載の不揮発性強誘電体メモリ。
【請求項２７】
チップイネーブル信号に応答してページアドレスをラッチするページアドレスラッチ部、
前記チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、
前記ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、
前記アドレス遷移検出信号に応答してチップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部、
複数のセルアレイを備える複数の単位ブロック、
前記複数の単位ブロックと互いに入／出力データを交換するための共通データバス部、
複数のカラムページを備える１つの単位ブロックページ、及び
前記１つの単位ブロックページと互いに入／出力データを交換するためのデータバス部を備え、
前記１つの単位ブロックページ内に備えられた前記複数のカラムページは同時に活性化されることを特徴とする不揮発性強誘電体メモリ。
【請求項２８】
前記ページアドレスは、ブロックページアドレス領域とカラムページアドレス領域に区分されることを特徴とする請求項２７に記載の不揮発性強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性強誘電体メモリ及びその制御装置に関し、特にページアドレスのアクセス時にメモリセルのアクセス動作を行わず、ページアドレスバッファに格納されたデータが直ちに出力されるようにする技術である。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
このようなＦｅＲＡＭは、ディラムと殆ど類似する構造を有する記憶素子であり、キャパシタの材料に高い残留分極特性を有する強誘電体を用いる。ＦｅＲＡＭは、このような残留分極特性により電界を除去してもデータが消失されない。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された出願番号第2002-85533号に開示されたことがある。したがって、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略する。
【０００５】
このような従来の不揮発性強誘電体メモリのアクセス動作は、一般に図１の構成に基づき制御される。
【０００６】
従来の不揮発性強誘電体メモリ制御装置は、チップイネーブル信号バッファ１、アドレスバッファ２、ディコーダ３、チップイネーブル信号遷移検出部４、アドレス遷移検出部５、合成部６及びチップ制御信号発生部７を備える。
【０００７】
先ず、チップイネーブル信号バッファ１はパッドから入力されるチップイネーブル信号ＣＥＢ＿ＰＡＤをバッファリングしてチップイネーブル信号ＣＥＢを出力する。アドレスバッファ２は、パッドから入力されるアドレスＡＤＤ＿ＰＡＤ＜ｍ：０＞をチップイネーブル信号ＣＥＢによりバッファリングして出力する。ディコーダ３は、アドレスバッファ２でバッファリングされたアドレスをディコーディングする。
【０００８】
チップイネーブル信号遷移検出部４は、チップイネーブル信号ＣＥＢの遷移の可否を検出してチップイネーブル遷移検出信号ＣＴＤを出力する。アドレス遷移検出部５は、アドレスバッファ２でバッファリングされたアドレスの遷移の可否を検出してアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を出力する。
【０００９】
合成部６は、チップイネーブル遷移検出信号ＣＴＤとアドレス遷移検出信号ＡＴＤを合成して遷移合成信号ＡＴＤ＿Ｓを出力する。チップ制御信号発生部７は、チップイネーブル信号ＣＥＢと合成部６から印加される遷移合成信号ＡＴＤ＿Ｓとしてメモリチップを駆動するためのチップ制御信号等を選択的に発生させる。
【００１０】
しかし、前述のように発生した制御信号等により動作が制御される不揮発性強誘電体メモリ装置は、システムオンチップＳＯＣ構造又はスタンドアロン構造に用いられる場合、信頼性を向上させなければならない必要性が大きくなっている。
【００１１】
特に、ＦｅＲＡＭセルに電圧がしばしば印加されてセルオペレーションが頻繁に発生すれば、それだけ電力消耗が増加することになり信頼性の側面で不利である。
【００１２】
すなわち、従来の不揮発性強誘電体メモリ制御装置は、アドレスアサインの場合ローアドレス及びカラムアドレスをランダムに配置することにより、ＦｅＲＡＭのセル駆動時に不要な電力が消耗するという問題点がある。したがって、メモリセルの不要な動作によりセルに過度なストレスを印加することになるので、セルの寿命が短縮されるという問題点がある。
【特許文献１】USP 6,314,016
【特許文献２】USP 6,301,145
【特許文献３】USP 6,067,244
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、前述のような問題点を解決するためなされたもので、ページバッファのアクセス時にセルアクセス動作を行わず、ページバッファに格納されたデータを直ちに出力することによりセルの信頼性を向上させることができるようにすることに目的がある。
【課題を解決するための手段】
【００１４】
本発明に係る不揮発性強誘電体メモリ制御装置は、ブロックページアドレス領域とカラムページアドレス領域に区分されたページアドレスをチップイネーブル信号に応答しラッチしてディコーディングするページアドレスバッファ、チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、及びアドレス遷移検出信号に応答してチップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部を備えることを特徴とする。
【００１５】
なお、本発明はブロックページアドレス領域とカラムページアドレス領域に区分されたページアドレスをチップイネーブル信号に応答しラッチしてディコーディングするページアドレスバッファ、チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、チップイネーブル信号に応答し、リセット信号の遷移の可否を検出してリセット遷移検出信号を出力するリセット信号遷移検出部、チップイネーブル信号に応答し、ライトイネーブル信号の遷移の可否を検出してライトイネーブル遷移検出信号を出力するライトイネーブル信号遷移検出部、アドレス遷移検出信号、リセット遷移検出信号及びライトイネーブル遷移検出信号に応答して遷移合成信号を出力する合成部、及び遷移合成信号に応答し、チップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部を備えることを特徴とする。
さらに、本発明に係る不揮発性強誘電体メモリは複数の単位ブロックを備え、複数の単位ブロックのそれぞれは複数のセルアレイ、複数のローディコーダ及び複数のカラムページを備えるが、１つの単位ブロック内に備えられた複数のカラムページは１つの単位ブロックページを構成して同時に活性化されることを特徴とする。
【００１６】
さらに、本発明は複数のセルアレイを備える複数の単位ブロック、複数の単位ブロックと互いに入／出力データを交換するための共通データバス部、複数のカラムページを備える１つの単位ブロックページ、１つの単位ブロックページと互いに入／出力データを交換するためのデータバス部を備え、１つの単位ブロックページ内に備えられた複数のカラムページは同時に活性化されることを特徴とする。
【００１７】
さらに、本発明はチップイネーブル信号に応答してページアドレスをラッチするページアドレスラッチ部、チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、アドレス遷移検出信号に応答してチップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部、及び複数の単位ブロックを備え、複数の単位ブロックのそれぞれは複数のセルアレイ、複数のローディコーダ及び複数のカラムページを備えるが、１つの単位ブロック内に備えられた複数のカラムページは１つの単位ブロックページを構成して同時に活性化されることを特徴とする。
【００１８】
さらに、本発明はチップイネーブル信号に応答してページアドレスをラッチするページアドレスラッチ部、チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、アドレス遷移検出信号に応答してチップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部、複数のセルアレイを備える複数の単位ブロック、複数の単位ブロックと互いに入／出力データを交換するための共通データバス部、複数のカラムページを備える１つの単位ブロックページ、及び１つの単位ブロックページと互いに入／出力データを交換するためのデータバス部を備え、１つの単位ブロックページ内に備えられた複数のカラムページは同時に活性化されることを特徴とする。
【発明の効果】
【００１９】
本発明は次のような効果を提供する。
【００２０】
第一、ページバッファのアクセス時にセルアクセス動作を行わず、ページバッファに格納されたデータを直ちに出力することにより、チップ動作による電力の消耗を最少化してセルの信頼性を向上させることができるようにする。
【００２１】
第二、アドレスアサイン構造をローアドレス領域とページアドレス領域に再配置してセル動作の回数を減少させることにより、チップ駆動と関連した電力の消耗を最少化できるようにする。これにより、本発明がモバイル製品に適用される場合、バッテリ寿命を延長させることができるという効果を提供する。
【発明を実施するための最良の形態】
【００２２】
図２は、本発明に係る実施形態の具現のためのアドレス領域の割当てを示す図である。
【００２３】
メモリを駆動するプロセスにおいて、最下位ビットに近い方でアドレスのアクセスが発生する確率が高い。このような特性を考慮し、本発明ではページアドレス領域を最下位ビット（ＬＳＢ：Least Significant Bit）領域に位置するように割り当て、ページアドレス領域ではアドレス遷移検出信号ＡＴＤ（Address Transition Detection）が発生しないようにする（Ｎｏ ＡＴＤ領域）。したがって、ローアドレスが一定の場合ページアドレスがアクセスされると、ＦｅＲＡＭセルを駆動させずページアドレスバッファのセンスアンプに格納されたデータを直ちに出力することになる。
【００２４】
一方、アクセスされる確率の低いローアドレス領域は最上位ビット（ＭＳＢ：Most Significant Bit）領域に位置するように割り当てる。そして、ローアドレスが変化する度にアドレス遷移検出信号ＡＴＤが発生するようにし、ＦｅＲＡＭセルを正常に駆動させるようにする。
【００２５】
ここで、ページアドレス領域は大きくカラムページアドレス領域とブロックページアドレス領域に区分する。このとき、カラムページアドレス領域が最下位ビット領域に最も近いように割り当て、ブロックページアドレス領域はローアドレス領域とカラムページアドレス領域の中間に位置するように割り当てる。
【００２６】
図３は、本発明に係る不揮発性強誘電体メモリ制御装置の構成を示す図である。
【００２７】
本発明はチップイネーブル信号バッファ１０、ページアドレスラッチ部２０、ページディコーダ３０、ローアドレスラッチ部４０、ローディコーダ５０、リセット信号遷移検出部６０、アドレス遷移検出部７０、ライトイネーブル信号遷移検出部８０、合成部９０及びチップ制御信号発生部１００を備える。
【００２８】
先ず、チップイネーブル信号バッファ１０はパッドから入力されるチップイネーブル信号ＣＥＢ＿ＰＡＤをバッファリングしてチップイネーブル信号ＣＥＢを出力する。
【００２９】
ページアドレスラッチ部２０は、パッドから入力されるページアドレスＰＡＤＤ＿ＰＡＤ＜ｎ：０＞をチップイネーブル信号ＣＥＢに応答してラッチし、ラッチされたページアドレスＰＡＤＤ＿ＬＡＴ、ＰＡＤＤＢ＿ＬＡＴを出力する。ページディコーダ３０は、ラッチされたページアドレスＰＡＤＤ＿ＬＡＴ、ＰＡＤＤＢ＿ＬＡＴをディコーディングする。ここで、ページアドレスラッチ部２０とページディコーダ３０はページアドレスバッファとして動作する。
【００３０】
ローアドレスラッチ部４０は、パッドから入力されるローアドレスＲＡＤＤ＿ＰＡＤ＜ｍ：０＞をチップイネーブル信号ＣＥＢとラッチ制御信号ＬＡＴ＿ＣＯＮに応答してラッチし、ラッチされたローアドレスＡＤＤ＿ＬＡＴ、ＡＤＤＢ＿ＬＡＴとローアドレスＲＡＤＤ＿Ｌを出力する。ローディコーダ５０は、ラッチされたローアドレスＡＤＤ＿ＬＡＴ、ＡＤＤＢ＿ＬＡＴをディコーディングする。
【００３１】
リセット信号遷移検出部６０は、チップアクセスの初期動作時にリセット信号ＲＥＳＥＴの遷移の可否をチップイネーブル信号ＣＥＢに応答して検出し、リセット遷移検出信号ＲＴＤを出力する。アドレス遷移検出部７０は、ローアドレスラッチ部４０でラッチされて出力されるローアドレスＲＡＤＤ＿Ｌの遷移の可否を検出し、検出結果としてアドレス遷移検出信号ＡＴＤ＜ｍ：０＞を出力する。ライトイネーブル信号遷移検出部８０は、ライトモード時にチップイネーブル信号ＣＥＢに応答してライトイネーブル信号ＷＥＢの遷移の可否を検出し、ライトイネーブル遷移検出信号ＷＴＤを出力する。
【００３２】
合成部９０はリセット遷移検出信号ＲＴＤと、アドレス遷移検出信号ＡＴＤ及びライトイネーブル遷移検出信号ＷＴＤを合成して遷移合成信号ＡＴＤ＿Ｓを出力する。チップ制御信号発生部１００は、チップイネーブル信号ＣＥＢと遷移合成信号ＡＴＤ＿Ｓとしてメモリチップを駆動するためのチップ制御信号等を選択的に発生させる。
【００３３】
図４は、図３に示すページアドレスラッチ部２０に関する詳細な構成を示す図である。
【００３４】
ページアドレスラッチ部２０は、ページアドレス制御部２１とインバータＩＶ１〜ＩＶ４を備える。ここで、ページアドレス制御部２１はチップイネーブル信号ＣＥＢの状態に従いパッドから入力されるページアドレスＰＡＤＤ＿ＰＡＤをラッチして選択的に出力する。
【００３５】
インバータＩＶ１、ＩＶ２は、ノード（Ａ）から印加される信号を非反転・遅延してラッチされたページアドレスＰＡＤＤ＿ＬＡＴを出力する。そして、インバータＩＶ３、ＩＶ４はインバータＩＶ１の出力信号を非反転・遅延してラッチされたページアドレスＰＡＤＤＢ＿ＬＡＬを出力する。
【００３６】
図５は、図４に示すページアドレス制御部２１に関する詳細な回路図である。
【００３７】
ページアドレス制御部２１は伝送ゲートＴ１、Ｔ２及びインバータＩＶ５〜ＩＶ７を備える。インバータＩＶ５は、チップイネーブル信号ＣＥＢを反転させる。伝送ゲートＴ１、Ｔ２はターンオンとターンオフが互いに逆になされる。したがって、伝送ゲートＴ２がターンオン状態であれば、インバータＩＶ６、ＩＶ７により予め伝送されたページアドレスＰＡＤＤ＿ＰＡＤがラッチされてノード（Ａ）に出力される。
【００３８】
なお、伝送ゲートＴ２がターンオフ状態であれば、ターンオンされた伝送ゲートＴ１を介しインバータＩＶ６に新たなページアドレスＰＡＤＤ＿ＰＡＤが伝達される。その後、伝送ゲートＴ１がターンオフされてページアドレスＰＡＤＤ＿ＰＡＤの伝送経路が遮断されると、ターンオンされた伝送ゲートＴ２によりインバータＩＶ６、ＩＶ７はラッチ動作を行う。そして、ラッチされたページアドレスＰＡＤＤ＿ＰＡＤがノード（Ａ）に出力される。
【００３９】
すなわち、ページアドレス制御部２１はチップイネーブル信号ＣＥＢがローのとき、ページアドレスＰＡＤＤ＿ＰＡＤを反転してノード（Ａ）に出力する。そして、チップイネーブル信号ＣＥＢがハイのとき、以前のページアドレスＰＡＤＤ＿ＰＡＤをラッチする。
【００４０】
図６は、図３に示すローアドレスラッチ部４０に関する詳細な構成を示す図である。
【００４１】
ローアドレスラッチ部４０はローアドレス制御部４１、ラッチ制御部４２及びインバータＩＶ８〜ＩＶ１１を備える。ここで、ローアドレス制御部４１はパッドから入力されるローアドレスＲＡＤＤ＿ＰＡＤをチップイネーブル信号ＣＥＢの状態に従いラッチしてノード（Ｂ）に出力する。そして、ラッチ制御部４２はノード（Ｂ）から印加される信号をラッチ制御信号ＬＡＴ＿ＣＯＮの状態に従いラッチしてノード（Ｃ）に出力する。
【００４２】
ここで、ラッチ制御信号ＬＡＴ＿ＣＯＮはメモリセル動作の活性化の可否によりその状態が決められる。すなわち、ラッチ制御信号ＬＡＴ＿ＣＯＮはメモリセルの駆動が始まる時点でハイに遷移し、メモリセルの駆動が終る時点でローに遷移する。
【００４３】
一方、インバータＩＶ８はノード（Ｃ）から印加される信号を反転してローアドレスＲＡＤＤ＿Ｌをアドレス遷移検出部７０に出力する。そして、ＩＶ９はインバータＩＶ８の出力信号を反転してラッチされたローアドレスＡＤＤ＿ＬＡＴを出力する。さらに、インバータＩＶ１０、ＩＶ１１はインバータＩＶ８の出力信号を非反転・遅延してラッチされたローアドレスＡＤＤＢ＿ＬＡＴを出力する。結局、インバータＩＶ８〜ＩＶ１１はローアドレスラッチ部４０の出力部の役割を果たす。
【００４４】
図７は、図６に示すローアドレス制御部４１及びラッチ制御部４２に関する詳細な回路図である。
【００４５】
ローアドレス制御部４１は伝送ゲートＴ３、Ｔ４及びインバータＩＶ１２〜ＩＶ１４を備える。インバータＩＶ１２は、チップイネーブル信号ＣＥＢを反転させる。伝送ゲートＴ３、Ｔ４はターンオンとターンオフが互いに逆になされる。したがって、伝送ゲートＴ４がターンオン状態であれば、インバータＩＶ１３、ＩＶ１４により予め伝送されたローアドレスＲＡＤＤ＿ＰＡＤがラッチされてノード（Ｂ）に出力される。
【００４６】
なお、伝送ゲートＴ４がターンオフ状態であれば、ターンオンされた伝送ゲートＴ３を介しインバータＩＶ１３に新たなローアドレスＲＡＤＤ＿ＰＡＤが伝達される。その後、伝送ゲートＴ３がターンオフされてローアドレスＲＡＤＤ＿ＰＡＤの伝送経路が遮断されると、ターンオンされた伝送ゲートＴ４によりインバータＩＶ１３、ＩＶ１４はラッチ動作を行う。そして、ラッチされたローアドレスＲＡＤＤ＿ＰＡＤがノード（Ｂ）に出力される。
【００４７】
すなわち、ローアドレス制御部４１はチップイネーブル信号ＣＥＢがローのとき、ローアドレスＲＡＤＤ＿ＰＡＤを反転してノード（Ｂ）に出力する。一方、チップイネーブル信号ＣＥＢがハイのとき、以前のローアドレスＲＡＤＤ＿ＰＡＤをラッチする。
【００４８】
なお、ラッチ制御部４２は伝送ゲートＴ５、Ｔ６及びインバータＩＶ１５〜ＩＶ１７を備える。インバータＩＶ１５は、ラッチ制御信号ＬＡＴ＿ＣＯＮを反転して出力する。伝送ゲートＴ５は、ラッチ制御信号ＬＡＴ＿ＣＯＮの状態に従いノード（Ｂ）の出力信号を選択的に出力する。
【００４９】
伝送ゲートＴ５の出力信号は、ラッチ構造のインバータＩＶ１５、ＩＶ１６で一定時間のあいだラッチされる。伝送ゲートＴ６は、ラッチ制御信号ＬＡＴ＿ＣＯＮの状態に従いインバータＩＶ１７の出力信号を選択的に出力する。
【００５０】
ここで、ラッチ制御信号ＬＡＴ＿ＣＯＮはメモリセル動作の活性化の可否によりその状態が決められる。すなわち、ラッチ制御信号ＬＡＴ＿ＣＯＮはメモリセルの駆動が始まる時点でハイに遷移し、メモリセルの駆動が終る時点でローに遷移する。
【００５１】
したがって、ラッチ制御部４２はメモリセルが駆動されない区間ではラッチ制御信号ＬＡＴ＿ＣＯＮがローとなり、ノード（Ｂ）の出力信号を反転してノード（Ｃ）に出力する。一方、ラッチ制御部４２はメモリセルが駆動される区間ではラッチ制御信号がＬＡＴ＿ＣＯＮがハイとなり、ノード（Ｂ）の出力信号をラッチすることにより次の動作を待機する状態となる。
【００５２】
さらに、ラッチ制御部４２はチップイネーブル信号ＣＥＢがハイの区間でラッチ制御信号ＬＡＴ＿ＣＯＮがハイとなり、新たに入力されるアドレスがラッチ制御部４２を通れないようにする。そして、チップイネーブル信号ＣＥＢが再びローにディスエーブルされるとラッチ制御信号ＬＡＴ＿ＣＯＮもローにディスエーブルされ、ノード（Ｂ）から印加されるローアドレスをノード（Ｃ）に出力する。
【００５３】
図８は、図３に示すリセット信号遷移検出部６０の詳細な回路図である。
【００５４】
リセット信号遷移検出部６０は、リセット信号感知部６１及びパルス発生部６５を備える。
【００５５】
先ず、リセット信号感知部６１は入力制御部６２、駆動部６３及びラッチ部６４を備え、初期のリセット信号ＲＥＳＥＴの発生、及びチップイネーブル信号ＣＥＢの活性化を感知する。ここで、入力制御部６２はインバータＩＶ１８及びＮＯＲゲートＮＯＲ１を備える。インバータＩＶ１８はリセット信号ＲＥＳＥＴを反転する。ＮＯＲゲートＮＯＲ１は、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢのＮＯＲ演算を行ってノード（Ｄ）に出力する。
【００５６】
駆動部６３は、電源電圧ＶＣＣ印加端と接地電圧ＶＳＳ印加端との間に直列連結されたＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を備える。ここで、ＰＭＯＳトランジスタＰ１のゲート端子にはインバータＩＶ１８の出力が印加され、ＮＭＯＳトランジスタＮ１のゲート端子にはＮＯＲゲートＮＯＲ１の出力が印加される。ラッチ部６４はラッチ構造のインバータＩＶ１９、ＩＶ２０を備え、ノード（Ｅ）から印加される信号をラッチしてノード（Ｆ）に出力する。
【００５７】
さらに、パルス発生部６５は遅延部６６、ＮＡＮＤゲートＮＤ１及びインバータＩＶ２４を備える。ここで、遅延部６６は直列連結されてノード（Ｆ）の出力信号を反転・遅延するインバータＩＶ２１〜ＩＶ２３を備える。ＮＡＮＤゲートＮＤ１は、遅延部６６の出力信号及びノード（Ｆ）から印加される信号のＮＡＮＤ演算を行う。インバータＩＶ２４は、ＮＡＮＤゲートＮＤ１の出力を反転してリセット遷移検出信号ＲＴＤを出力する。
【００５８】
このような構成を有するリセット信号遷移検出部６０の動作過程を、図９及び図１０のタイミング図を参照しながら説明する。
【００５９】
先ず、チップイネーブル信号ＣＥＢがローにディスエーブルされた状態で電源電圧が供給される場合、リセット信号ＲＥＳＥＴの電圧レベルが電源電圧に従って徐々に上昇する。
【００６０】
リセット信号ＲＥＳＥＴが一定レベル以上にイネーブルされると、インバータＩＶ１８の出力によりＰＭＯＳトランジスタＰ１がターンオンされ、ノード（Ｅ）の電圧レベルがリセット信号ＲＥＳＥＴに従って徐々に上昇する。このとき、ＮＭＯＳトランジスタＮ１はターンオフ状態を維持する。そして、前述のリセット信号ＲＥＳＥＴとノード（Ｅ）の電圧発生時点には多少の差が発生するが、これはＣＭＯＳ動作領域において無視できる程度であり、図９にはその差を示していない。
【００６１】
その後、電源電圧が徐々に上昇して或る臨界電圧ＶＣＣ以上になる場合、リセット信号ＲＥＳＥＴはハイからローに遷移する。これに伴い、ＮＭＯＳトランジスタＮ１がターンオンされてノード（Ｅ）に接地電圧ＶＳＳを出力する。ノード（Ｅ）の出力信号は、ラッチ部６４で一定時間のあいだラッチされる。
【００６２】
ここで、ＰＭＯＳトランジスタＰ１はリセット信号ＲＥＳＥＴがローの場合、チップイネーブル信号ＣＥＢの電圧レベルと係わりなく引続きターンオフ状態を維持する。これに伴い、ノード（Ｅ）の電圧レベルが引続きロー状態を維持する。
【００６３】
次に、ノード（Ｆ）の電圧レベルがハイに遷移する場合、パルス発生部６５は遅延部６６の遅延時間ほど（Ｔ２）のパルス幅を有するリセット遷移検出信号ＲＴＤを発生する。
【００６４】
図１０は、チップイネーブル信号ＣＥＢがリセット信号ＲＥＳＥＴよりＴ２の時間ほど遅くローにディスエーブルされる場合の動作タイミング図である。
【００６５】
もし、リセット信号ＲＥＳＥＴがチップイネーブル信号ＣＥＢより先にローにディスエーブルされる場合、チップイネーブル信号ＣＥＢによりＮＭＯＳトランジスタＮ１がターンオフ状態を維持することになり、ノード（Ｅ）の電圧レベルが引続きハイ状態を維持する。
【００６６】
以後、Ｔ３区間進入の際にチップイネーブル信号ＣＥＢがローに遷移すると、ＮＭＯＳトランジスタＮ１がターンオンされてノード（Ｅ）の電圧がプルダウンされる。ノード（Ｅ）の出力信号は、ラッチ部６４で一定時間のあいだラッチされる。
【００６７】
ここで、ＰＭＯＳトランジスタＰ１はリセット信号ＲＥＳＥＴがローの場合、チップイネーブル信号ＣＥＢの電圧レベルと係わりなく引続きターンオフ状態を維持する。これに伴い、ノード（Ｅ）の電圧レベルが引続きロー状態を維持する。
【００６８】
したがって、ノード（Ｆ）の電圧レベルがハイに遷移する場合、パルス発生部６５は遅延部６６の遅延時間ほど（Ｔ３）のパルス幅を有するリセット遷移検出信号ＲＴＤを発生する。
【００６９】
図１１は、チップイネーブル信号ＣＥＢがトグルされる場合の、本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
【００７０】
先ず、パワーオン以後にリセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢがローにディスエーブルされ、１番目のローアドレスの入力時にリセット遷移検出信号ＲＴＤが発生する。このとき、パワーオンリセット以後１番目に入力されるローアドレスＲＡＤＤ＿ＰＡＤ（０００...００）が変わらないため、アドレス遷移検出信号ＡＴＤは発生しない。
【００７１】
以後、合成部９０はリセット遷移検出信号ＲＴＤのイネーブル時に遷移合成信号ＡＴＤ＿Ｓ、プリチャージ信号及びセンスアンプイネーブル信号ＳＥＮを発生する。そして、チップ制御信号発生部１００はメモリセル動作信号ＯＵＴを発生する。
【００７２】
次に、２番目に入力されるローアドレスＲＡＤＤ＿ＰＡＤ（１００...００）が変わる場合も、チップイネーブル信号ＣＥＢがローにディスエーブルされる場合にのみラッチされたローアドレスＲＡＤＤ＿Ｌが出力される。これに伴い、アドレス遷移検出部７０はアドレス遷移検出信号ＡＴＤを発生し、チップ制御信号発生部１００はアドレス遷移検出信号ＡＴＤに応答してメモリセル動作信号ＯＵＴを発生する。
【００７３】
結局、本発明はアドレス遷移検出信号ＡＴＤ又はリセット遷移検出信号ＲＴＤが活性化される場合、センスアンプがイコライジングされて初期化状態を維持する。その他の残りの区間ではチップイネーブル信号ＣＥＢがハイにイネーブルされた場合にも、センスアンプが引続き活性化状態を維持する。したがって、センスアンプはチップイネーブル信号ＣＥＢ及び出力イネーブル信号ＯＥＢにより以前のデータを直ちにアクセスして出力することができる。
【００７４】
図１２は、チップイネーブル信号ＣＥＢがロー状態を維持する場合、本発明に係る不揮発性強誘電体メモリ制御装置の動作タイミング図である。
【００７５】
先ず、パワーオン以後にリセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢがローにディスエーブルされ、１番目のローアドレスの入力時にリセット遷移検出信号ＲＴＤが発生する。ここで、チップイネーブル信号ＣＥＢがローの状態でリセット信号ＲＥＳＥＴがハイからローにディスエーブルされると、リセット信号ＲＥＳＥＴのディスエーブル時点に同期してリセット遷移検出信号ＲＴＤが発生する。
【００７６】
次に、チップイネーブル信号ＣＥＢがローにディスエーブルされた状態で、２番目に入力されるローアドレスＲＡＤＤ＿ＰＡＤ（１００...００）が変わる場合、アドレス遷移検出部７０はアドレス遷移検出信号ＡＴＤを発生する。チップ制御信号発生部１００は、アドレス遷移検出信号ＡＴＤに応答してメモリセル動作信号ＯＵＴを発生する。
【００７７】
図１３は、１番目のローアドレスによるチップ動作の際にチップイネーブル信号ＣＥＢによりリセット遷移検出信号ＲＴＤが発生することを示すタイミング図である。
【００７８】
先ず、パワーオン以後にリセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢがローにディスエーブルされ、１番目のローアドレスの入力時にリセット遷移検出信号ＲＴＤが発生する。ここで、リセット信号ＲＥＳＥＴよりチップイネーブル信号ＣＥＢがより遅くローにディスエーブルされると、チップイネーブル信号ＣＥＢのディスエーブル時点に同期してリセット遷移検出信号ＲＴＤが発生する。したがって、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢが全てローになる時点でリセット遷移検出信号ＲＴＤが発生する。
【００７９】
このとき、チップイネーブル信号ＣＥＢがハイの区間ではラッチ制御信号ＬＡＴ＿ＣＯＮがハイとなり、リセット遷移検出信号ＲＴＤがハイの区間ではラッチ制御信号ＬＡＴ＿ＣＯＮがローとなる。
【００８０】
したがって、ラッチ制御信号ＬＡＴ＿ＣＯＮがローに遷移すると、ローアドレスＲＡＤＤ＿Ｌがアドレス遷移検出部７０に出力される。そして、合成部９０は遷移合成信号ＡＴＤ＿Ｓを出力する。これに伴い、センスアンプイネーブル信号ＳＥＮがローにディスエーブルされ、ワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬがハイにイネーブルされる。そして、センスアンプイネーブル信号ＳＥＮがハイに遷移すると、メモリセルに格納された出力データＤＯＵＴが出力される。
【００８１】
以後、プリチャージ区間でチップイネーブル信号ＣＥＢがハイにイネーブルされると、出力データＤＯＵＴがこれ以上出力されない。
【００８２】
図１４は、１番目のローアドレスによるチップ動作の際にリセット信号ＲＥＳＴによりリセット遷移検出信号ＲＴＤが発生することを示すタイミング図である。
【００８３】
先ず、パワーオン以後にリセット信号ＲＥＳＥＴがディスエーブルされ、１番目のローアドレスの入力時にリセット遷移検出信号ＲＴＤが発生する。ここで、チップイネーブル信号ＣＥＢのディスエーブル状態でリセット信号ＲＥＳＥＴがローにディスエーブルされると、リセット信号ＲＥＳＥＴのディスエーブル時点に同期してリセット遷移検出信号ＲＴＤが発生する。
【００８４】
したがって、リセット信号ＲＥＳＥＴ及びチップイネーブル信号ＣＥＢが全てローになる時点でリセット遷移検出信号ＲＴＤが発生する。このとき、ローアドレスＲＡＤＤ＿Ｌが変わらない場合、リセット遷移検出信号ＲＴＤに応答して遷移合成信号ＡＴＤ＿Ｓが発生することになる。
【００８５】
ここで、チップイネーブル信号ＣＥＢがローの状態でラッチ制御信号ＬＡＴ＿ＣＯＮはセルの駆動時にのみハイであり、残りの区間ではローにディスエーブルされる。しかし、リセット遷移検出信号ＲＴＤにより遷移合成信号ＡＴＤ＿Ｓが発生してセンスアンプイネーブル信号ＳＥＮがディスエーブルされる。
【００８６】
したがって、ラッチ制御信号ＬＡＴ＿ＣＯＮがハイに遷移すると、ワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬがハイにイネーブルされる。そして、センスアンプイネーブル信号ＳＥＮがハイに遷移すると、メモリセルに格納された出力データＤＯＵＴが正常に出力される。以後、チップイネーブル信号ＣＥＢがハイにイネーブルされると、出力データＤＯＵＴがこれ以上出力されない。
【００８７】
もし、図１５に示されているように、チップイネーブル信号ＣＥＢがディスエーブル状態を維持する場合、出力データＤＯＵＴは引続き出力される。すなわち、センスアンプは以前のサイクルアドレスに該当するデータを引続き格納するため、ローアドレスが変わって新たなセル動作が始まる前までセンスアンプを活性化状態に維持する。
【００８８】
なお、ローアドレスが変わってアドレス遷移検出信号ＡＴＤが発生した場合にのみセンスアンプを初期化させる。このとき、センスアンプの活性化を制御する信号がセンスアンプイネーブル信号ＳＥＮである。したがって、センスアンプイネーブル信号ＳＥＮがハイに活性化されている間に、出力イネーブル信号ＯＥＢ又はチップイネーブル信号ＣＥＢを利用して外部にデータを出力できるようになる。
【００８９】
結局、リード動作時にはメモリセルが動作しないにも拘らず、センスアンプは引続き活性化状態を維持する。したがって、以前のサイクルで入力されたローアドレスＲＡＤＤ＿ＰＡＤが変わらない場合、センスアンプに格納された該当ページアドレスが直ちに出力される。
【００９０】
さらに、ライト動作時にライトイネーブル信号ＷＥＢがローにディスエーブルされてライト命令が入力されると、合成部９０はライトイネーブル遷移検出信号ＷＴＤに応答して遷移合成信号ＡＴＤ＿Ｓを発生する。これに伴い、チップ制御信号発生部１００が動作することにより、該当するメモリセルにデータを正常にライトすることができるようになる。
【００９１】
図１６は、チップイネーブル信号ＣＥＢ及び出力イネーブル信号ＯＥＢがローに固定された場合、ローアドレスＲＡＤＤ＿ＰＡＤの変化時の動作タイミング図である。
【００９２】
先ず、チップイネーブル信号ＣＥＢ及び出力イネーブル信号ＯＥＢがローの状態で、ローアドレスＲＡＤＤ＿ＰＡＤが変化する場合アドレス遷移検出信号ＡＴＤが発生する。これに伴い、遷移合成信号ＡＴＤ＿Ｓが発生してセンスアンプイネーブル信号ＳＥＮがローにディスエーブルされる。
【００９３】
以後、遷移合成信号ＡＴＤ＿Ｓがローにディスエーブルされラッチ制御信号ＬＡＴ＿ＣＯＮがハイにイネーブルされると、ワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬがハイにイネーブルされる。次に、センスアンプイネーブル信号ＳＥＮがハイにイネーブルされると、出力データＤＯＵＴが引続き出力される。
【００９４】
すなわち、チップイネーブル信号ＣＥＢがロー状態を維持する場合、ラッチ制御部４２は入力されるローアドレスＲＡＤＤ＿ＰＡＤを引続き出力する。これに伴い、アドレス遷移検出部７０はアドレス遷移検出信号ＡＴＤを発生して正常のチップ動作が行われるようにする。
【００９５】
もし、図１７に示されているように、出力イネーブル信号ＯＥＢがハイにイネーブルされると、出力データＤＯＵＴはこれ以上出力されなくなる。
【００９６】
図１８は、ライトイネーブル信号ＷＥＢの活性化に伴うライトイネーブル遷移検出信号ＷＴＤの動作タイミング図である。
【００９７】
先ず、リードサイクル区間ではライトイネーブル信号ＷＥＢ及びセンスアンプイネーブル信号ＳＥＮがハイ状態を維持して出力データＤＯＵＴが出力される。
【００９８】
以後、ライトサイクル区間ではライトイネーブル信号ＷＥＢがローに遷移し、これに伴いライトイネーブル遷移検出信号ＷＴＤが発生する。そして、ライトイネーブル遷移検出信号ＷＴＤにより遷移合成信号ＡＴＤ＿Ｓがイネーブルされる。
【００９９】
以後、ラッチ制御信号ＬＡＴ＿ＣＯＮがハイにイネーブルされると、ワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬがハイにイネーブルされ、センスアンプイネーブル信号ＳＥＮがハイにイネーブルされる。したがって、チップ制御信号発生部１００により該当セルに入力データＤＩＮがライトされて正常のライト動作を行うことができるようになる。
【０１００】
ここで、センスアンプは以前のアドレスサイクルで入力されたデータを引続き格納するため、ライトイネーブル遷移検出信号ＷＴＤが発生する以前まで引き続き活性化状態を維持する。
【０１０１】
一方、図１９は本発明に係る不揮発性強誘電体メモリの構成を示す図である。
【０１０２】
本発明は、複数の単位ブロックＢＬＫ（０）〜ＢＬＫ（ｍ）を備える。１つの単位ブロックＢＬＫは複数のセルアレイ、複数のローディコーダ及び複数のカラムページＣＰを備える。ここで、１つの単位ブロックＢＬＫ内に備えられた複数のカラムページＣＰは１つの単位ブロックページＢＰを構成する。ブロックページＢＰ内部の複数のカラムページＣＰは同時に活性化又は非活性化される。さらに、同一の単位ブロックＢＬＫ内で同一の位置に位置するロー領域は同時に活性化又は非活性化される。
【０１０３】
図２０は、本発明に係る不揮発性強誘電体メモリの他の実施の形態を示す図である。
【０１０４】
図２０に示す実施の形態は、複数の単位ブロックＢＬＫ（０）〜ＢＬＫ（ｍ）、共通データバス部３５０、ブロックページＢＰ及びデータバス部４００を備える。１つの単位ブロックＢＬＫは１つのメインローディコーダ、複数のサブローディコーダ、複数のセルアレイ及び複数のチップ選択部を備える。ここで、同一の単位ブロックＢＬＫ内で同一の位置に位置するロー領域は同時に活性化又は非活性化される。そして、複数のサブローディコーダは１つのメインローディコーダにより制御される。
【０１０５】
複数のチップ選択部は、共通データバス部３５０の共通データバスＣＤＢと連結される。複数のカラムページＣＰは、１つの単位ブロックページＢＰを構成して共通データバスＣＤＢと連結される。ブロックページＢＰ内部の複数のカラムページＣＰは同時に活性化又は非活性化され、データバス部４００と連結される。
【０１０６】
図２１は、図２０に示したブロックページＢＰの詳細な構成を示す図である。
【０１０７】
１つのブロックページＢＰは、複数のカラムページＣＰを備える。１つのカラムページＣＰは、センスアンプバッファ部２００及びカラム選択部３００を備える。ここで、センスアンプバッファ部２００は複数のセンスアンプＳ／Ａを備え、複数のセンスアンプＳ／Ａは複数の共通データバスＣＤＢと一対一に対応して連結される。センスアンプイネーブル信号ＳＥＮは全てのセンスアンプＳ／Ａに共通に印加され、センスアンプＳ／Ａの活性化の可否を決める。
【０１０８】
さらい、カラム選択部３００は複数のカラム選択スイッチ３１１を備え、複数のカラム選択スイッチ３１１は複数のセンスアンプＳ／Ａと一対一に対応して連結される。そして、データバス部４００の複数のデータバスは複数のカラム選択スイッチ３１１と連結されてカラム選択信号ＣＳ＿ＳＷの入／出力を制御する。
【０１０９】
図２２は、図２１に示すセンスアンプＳ／Ａ及びその周辺回路に関する詳細な回路図である。
【０１１０】
センスアンプＳ／ＡはプルアップスイッチＰ３、ＰＭＯＳラッチ増幅部２１０、イコライジング部２２０、ＮＭＯＳラッチ増幅部２３０及びプルダウンスイッチＮ４を備える。
【０１１１】
プルアップスイッチＰ３及びプルダウンスイッチＮ４は活性化調整スイッチであり、プルアップスイッチＰ３はセンスアンプイネーブル信号ＳＥＰに応答してＰＭＯＳラッチ増幅部２１０に電源電圧ＶＣＣを供給する。そして、プルダウンスイッチＮ４はセンスアンプイネーブル信号ＳＥＮに応答してＮＭＯＳラッチ増幅部２３０に接地電圧ＶＳＳを供給する。ここで、センスアンプイネーブル信号ＳＥＰ及びセンスアンプイネーブル信号ＳＥＮは互いに逆の位相を有する。
【０１１２】
ＰＭＯＳラッチ増幅部２１０は、プルアップスイッチＰ３及びＮＭＯＳラッチ増幅部２３０との間に位置し、ラッチ構造で連結されたＰＭＯＳトランジスタＰ４、Ｐ５を備える。ＮＭＯＳラッチ増幅部２３０は、ＰＭＯＳラッチ増幅部２１０及びプルダウンスイッチＮ４の間に位置し、ラッチ構造で連結されたＮＭＯＳトランジスタＮ２、Ｎ３を備える。
【０１１３】
イコライジング部２２０は、ＰＭＯＳトランジスタＰ６を備える。ＰＭＯＳトランジスタＰ６はＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ２の共通ゲート端子とＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ３の共通ゲート端子の間に連結され、ゲート端子にセンスアンプイコライジング信号ＳＥＱが印加される。
【０１１４】
このような構成を有するセンスアンプＳ／Ａは、イコライジング部２２０の非活性化時にＰＭＯＳラッチ増幅部２１０及びＮＭＯＳラッチ増幅部２３０が活性化されて正常の動作を行う。すなわち、センスアンプイネーブル信号ＳＥＰ、ＳＥＮの活性化時にＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ４がターンオンされ、ＰＭＯＳラッチ増幅部２１０及びＮＭＯＳラッチ増幅部２３０が動作する。このとき、イコライジング信号ＳＥＱはハイとなり、ＰＭＯＳトランジスタＰ６はターンオフ状態を維持する。
【０１１５】
一方、イコライジング部２２０の活性化時にセンスアンプＳ／Ａが非活性化される。すなわち、イコライジング信号ＳＥＱがローに遷移すればＰＭＯＳトランジスタＰ６がターンオンされ、センスアンプＳ／Ａの増幅ノードをプルダウン及びイコライジングさせる。
【０１１６】
一方、共通データバスプルアップ駆動部２４０はＰＭＯＳトランジスタＰ２を備える。ＰＭＯＳトランジスタＰ２は、電源電圧ＶＣＣ印加端と共通データバスＣＤＢとの間に連結され、ゲート端子に共通データバスプルアップ信号ＣＤＢＰＵが印加される。共通データバスプルアップ駆動部２４０は、プリチャージ時にターンオンされて共通データバスＣＤＢを電源電圧レベルにプリチャージさせる。
【０１１７】
共通データバススイッチング部２５０は、ノード／Ｓのセンシング電圧を制御する共通データバス選択信号ＣＤＢ＿ＳＷを共通データバスＣＤＢに選択的に供給する。ここで、共通データバススイッチング部２５０は再格納時にその連結が遮断される。基準電圧制御部２６０は、基準電圧ＲＥＦをノードＳに選択的に供給するための基準電圧選択信号ＲＥＦ＿ＳＷを制御する。ここで、基準電圧制御部２６０はセンスアンプＳ／Ａのセンシング時にターンオンされて基準電圧ＲＥＦをノードＳに供給する。
【０１１８】
ライト駆動スイッチング部２７０は、ノード（Ｇ）とデータバス部４００との間に連結され、データバス部４００から印加されるライトデータを駆動してノード／Ｓに出力する。リード駆動スイッチング部２８０は、共通データバスＣＤＢとノード（Ｇ）との間に連結され、ノード（Ｇ）から印加されるリードデータを駆動して共通データバスＣＤＢに出力する。リード駆動スイッチング部２８０は、再格納時にカラム選択スイッチ３１０を介しセンスアンプＳ／Ａから印加されるデータを再格納する。
【０１１９】
カラム選択スイッチ３１０は、ノード／Ｓ及びノード（Ｇ）との間の選択的な連結を制御する。そして、カラム選択スイッチ３１１はノードＳ及びデータバス部４００との間の選択的な連結を制御する。ライト動作時にデータバス部４００を介し印加されるライトデータがカラム選択スイッチ３１１を介しセンスアンプＳ／Ａに格納され、リード動作時にセンスアンプＳ／Ａに格納されたリードデータがカラム選択スイッチ３１１を介しデータバス部４００に出力される。
【０１２０】
図２３は、図２２に示すセンスアンプＳ／Ａに関する他の実施の形態である。
【０１２１】
図２３に示す実施の形態に係るセンスアンプＳ／Ａは、以前のデータを格納及び復旧するための強誘電体キャパシタ部２９０を備える。ここで、強誘電体キャパシタ部２９０は複数の強誘電体キャパシタＦＣ１〜ＦＣ４を備える。
【０１２２】
強誘電体キャパシタＦＣ１、ＦＣ２はその一端がＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ２の共通ゲート端子と連結される。強誘電体キャパシタＦＣ１の他の一端はセルプレートラインＣＰＬと連結され、強誘電体キャパシタＦＣ３の他の一端は接地電圧端と連結される。
【０１２３】
なお、強誘電体キャパシタＦＣ２、ＦＣ４はその一端がＰＭＯＳトランジスタＰ５、ＮＭＯＳトランジスタＮ３の共通ゲート端子と連結される。強誘電体キャパシタＦＣ２の他の一端はセルプレートラインＣＰＬと連結され、強誘電体キャパシタＦＣ４の他の一端は接地電圧端と連結される。
【０１２４】
このような構成を有する強誘電体キャパシタ部２９０はセンスアンプＳ／Ａの非活性化時にデータを格納し、電源が投入されてセンスアンプＳ／Ａが活性化されると以前の状態のデータを復旧する。その他の構成は図２２と同様であるので、その詳細な説明は省略する。
【０１２５】
図２４は、図２２及び図２３に示すライト駆動スイッチング部２７０及びリード駆動スイッチング部２８０に関する詳細な回路図である。
【０１２６】
先ず、ライト駆動スイッチング部２７０は電源電圧端と接地電圧端との間に直列連結されたＰＭＯＳトランジスタＰ７、Ｐ８、ＮＭＯＳトランジスタＮ５、Ｎ６を備える。ＰＭＯＳトランジスタＰ７はゲート端子にライト駆動信号ＷＤＰが印加される。ＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ５は、共通ゲート端子がデータバス部４００に連結される。ＮＭＯＳトランジスタＮ６は、ゲート端子にライト駆動信号ＷＤＮが印加される。ここで、ライト駆動信号ＷＤＰ及びライト駆動信号ＷＤＮは互いに逆の位相を有する。
【０１２７】
さらに、リード駆動スイッチング部２８０は電源電圧端と接地電圧端との間に直列連結されたＰＭＯＳトランジスタＰ９、Ｐ１０、ＮＭＯＳトランジスタＮ７、Ｎ８を備える。ＰＭＯＳトランジスタＰ９はゲート端子にリード駆動信号ＲＤＰが印加される。ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ７は、共通ゲート端子がノード（Ｇ）に連結され、共通ドレイン端子が共通データバスＣＤＢに連結される。ＮＭＯＳトランジスタＮ８は、ゲート端子にリード駆動信号ＲＤＮが印加される。ここで、リード駆動信号ＲＤＰ及びリード駆動信号ＲＤＮは互いに逆の位相を有する。
【０１２８】
図２５は、図２２及び図２３に示すセンスアンプＳ／Ａに関連する動作タイミング図である。
【０１２９】
先ず、新たなローアドレスが入力されるとアドレス遷移検出信号ＡＴＤがイネーブルされる。これに伴い、プレートラインＰＬ及びワードラインＷＬがイネーブルされてセル駆動が活性化される。そして、ライトイネーブル信号ＷＥＢの非活性化に伴いＴ２区間でデータ「１」をセンシングする。
【０１３０】
以後、ページアドレスＹ＜ｎ：０＞によりカラム選択信号ＣＳ＿ＳＷ＜ｎ：０＞が順次活性化される。そして、ライトイネーブル信号ＷＥＢのイネーブル時にプレートラインＰＬ及びワードラインＷＬが活性化されてｔ３区間でデータ「０」をライトする。
【０１３１】
図２６は、図１９に示す実施の形態に適用されるセンスアンプＳ／Ａの動作タイミング図である。
【０１３２】
先ず、新たなローアドレスが入力されるとアドレス遷移検出信号ＡＴＤがイネーブルされ、ライトイネーブル信号ＷＥＢがディスエーブルされる。これに伴い、プレートラインＰＬ及びワードラインＷＬがイネーブルされてセル駆動が活性化される。このとき、プレートラインＰＬはＴ１の区間の間にハイ状態を維持する。そして、アドレス遷移検出信号ＡＴＤに応答してラッチ制御信号ＬＡＴ＿ＣＯＮがハイにイネーブルされると、ラッチ制御部４２で以前に入力されたローアドレスをラッチする。
【０１３３】
次に、ライトイネーブル信号ＷＥＢのトグルに従いライトイネーブル遷移検出信号ＷＴＤ＿Ｈ（ハイの場合活性化される信号）がイネーブルされる。そして、ライトイネーブル遷移検出信号ＷＴＤ＿Ｈに応答してライト制御信号ＷＣＯＮが活性化される。ライトイネーブル遷移検出信号ＷＴＤ＿Ｈが活性化される場合、ページアドレスＹ＜ｎ：０＞によりカラム選択信号ＣＳ＿ＳＷ＜ｎ：０＞が順次活性化される。
【０１３４】
以後、ｔｎ区間でライトイネーブル信号ＷＥＢがイネーブルされ、ライトイネーブル遷移検出信号ＷＴＤ＿Ｈのディスエーブル時にライト制御信号ＷＣＯＮ及びプレートラインＰＬがディスエーブルされる。ここで、ライト制御信号ＷＣＯＮはラッチ制御信号ＬＡＴ＿ＣＯＮのディスエーブル状態を制御するための信号であり、ライト制御信号ＷＣＯＮのディスエーブルに従いラッチ制御信号ＬＡＴ＿ＣＯＮがディスエーブルされる。プレートラインＰＬがディスエーブルされたあと一定時間が経過すれば、ワードラインＷＬがディスエーブルされる。
【０１３５】
図２７は、図２０に示す実施の形態に適用されるセンスアンプＳ／Ａの動作タイミング図である。
【０１３６】
先ず、新たなローアドレスが入力されるとアドレス遷移検出信号ＡＴＤがイネーブルされ、ライトイネーブル信号ＷＥＢがディスエーブルされる。これに伴い、プレートラインＰＬ及びワードラインＷＬがイネーブルされてセル駆動が活性化される。このとき、プレートラインＰＬは一定時間イネーブルされた後、ライト制御信号ＷＣＯＮが活性化される前までディスエーブル状態を維持する。そして、アドレス遷移検出信号ＡＴＤに応答してラッチ制御信号ＬＡＴ＿ＣＯＮがハイにイネーブルされてプレートラインＰＬがハイにイネーブルされると、ラッチ制御部４２で以前に入力されたローアドレスをラッチする。
【０１３７】
次に、ライトイネーブル信号ＷＥＢのトグルに従いライトイネーブル遷移検出信号ＷＴＤ＿Ｈ（ハイの場合活性化される信号）がイネーブルされる。そして、ライトイネーブル遷移検出信号ＷＴＤ＿Ｈに応答してライト制御信号ＷＣＯＮが活性化される。ライトイネーブル遷移検出信号ＷＴＤ＿Ｈが活性化される場合、ページアドレスＹ＜ｎ：０＞によりカラム選択信号ＣＳ＿ＳＷ＜ｎ：０＞が順次活性化される。
【０１３８】
以後、ｔｎ区間でライトイネーブル信号ＷＥＢがイネーブルされ、ライトイネーブル遷移検出信号ＷＴＤ＿Ｈのディスエーブル時にライト制御信号ＷＣＯＮ、プレートラインＰＬ及びワードラインＷＬがディスエーブルされる。ここで、ライト制御信号ＷＣＯＮはラッチ制御信号ＬＡＴ＿ＣＯＮのディスエーブル状態を制御するための信号であり、ライト制御信号ＷＣＯＮのディスエーブルに従いラッチ制御信号ＬＡＴ＿ＣＯＮがディスエーブルされる。
【０１３９】
図２８は、ライトイネーブル信号ＷＥＢの活性化に伴うライトイネーブル遷移検出信号ＷＴＤの動作タイミング図である。
【０１４０】
先ず、リードサイクル区間では入力されるローアドレスＲＡＤＤ＿ＰＡＤが一定であり、ライトイネーブル信号ＷＥＢ及びセンスアンプイネーブル信号ＳＥＮがハイ状態を維持して出力データＤＯＵＴが出力される。
【０１４１】
以後、ライトサイクル区間では入力されるローアドレスＲＡＤＤ＿ＰＡＤが一定であり、ライトイネーブル信号ＷＥＢがローに遷移する。これに伴い、ライトイネーブル遷移検出信号ＷＴＤが発生する。そして、ライトイネーブル遷移検出信号ＷＴＤにより遷移合成信号ＡＴＤ＿Ｓがイネーブルされる。さらに、センスアンプイネーブル信号ＳＥＮがローにディスエーブルされて出力データＤＯＵＴがこれ以上出力されない。
【０１４２】
以後、遷移合成信号ＡＴＤ＿Ｓがディスエーブルされると、ラッチ制御信号ＬＡＴ＿ＣＯＮがハイにイネーブルされ、ワードラインＷＬ、プレートラインＰＬ及びビットラインＢＬがハイにイネーブルされる。
【０１４３】
次に、ライトイネーブル信号ＷＥＢがトグルされると、ライトイネーブル信号ＷＥＢに同期してカラム選択信号ＣＳ＿ＳＷ＜０＞、ＣＳ＿ＳＷ＜１＞、ＣＳ＿ＳＷ＜２＞が順次イネーブルされる。以後、センスアンプイネーブル信号ＳＥＮが活性化された状態で、チップ制御信号発生部１００により該当セルに複数の入力データＤＩＮが順次ライトされ、正常のライト動作を行うことができるようになる。
【０１４４】
ここで、センスアンプは以前のアドレスサイクルで入力されたデータを引続き格納するため、ライトイネーブル遷移検出信号ＷＴＤが発生する前まで引続き活性化状態を維持する。
【０１４５】
図２９は、図２０に示すブロックページＢＰと連結されたデータバスバッファ部５００の構成を示す図である。
【０１４６】
データバスバッファ部５００は複数のデータバスバッファ＜０：ｎ＞を備え、複数のデータバスバッファ＜０：ｎ＞はこれと対応するデータバス部４００と連結される。したがって、複数のカラムページＣＰから出力されたデータ等はデータバスバッファ部５００を介しバッファリングされてデータ入／出力バッファ部６００に出力される。さらに、データ入／出力バッファ部６００から入力されたデータ等はデータバスバッファ部５００を介しバッファリングされてブロックページＢＰに出力される。
【０１４７】
図３０は、図２０に示すセルアレイに関する詳細な回路図である。
【０１４８】
セルアレイは、サブセルアレイ７００及びメインビットラインロード制御部７１０を備える。
【０１４９】
ここで、サブセルアレイ７００のそれぞれのメインビットラインＭＢＬは複数のサブビットラインＳＢＬのうち１つのサブビットラインＳＢＬと選択的に連結される。そして、メインビットラインＭＢＬはチップ選択部と連結される。すなわち、サブビットライン選択信号ＳＢＳＷ１の活性化時にＮＭＯＳトランジスタＮ１３がターンオンされて１つのサブビットラインＳＢＬを活性化させる。さらに、１つのサブビットラインＳＢＬには複数のセルＣが連結される。
【０１５０】
サブビットラインＳＢＬは、サブビットラインプルダウン信号ＳＢＰＤの活性化時にＮＭＯＳトランジスタＮ１１のターンオンに従いグラウンドレベルにプルダウンされる。そして、サブビットラインプルアップ信号ＳＢＰＵはサブビットラインＳＢＬに供給される電源を制御するための信号である。すなわち、低電圧では電源電圧ＶＣＣより高い電圧を生成してサブビットラインＳＢＬに供給する。
【０１５１】
なお、サブビットライン選択信号ＳＢＳＷ２はＮＭＯＳトランジスタＮ１２のスイッチングに従い、サブビットラインプルアップ信号ＳＢＰＵ印加端とサブビットラインＳＢＬとの間の連結を制御する。
【０１５２】
さらに、ＮＭＯＳトランジスタＮ１０はＮＭＯＳトランジスタＮ９とメインビットラインＭＢＬとの間に連結され、ゲート端子がサブビットラインＳＢＬと連結される。ＮＭＯＳトランジスタＮ９は接地電圧端とＮＭＯＳトランジスタＮ１０との間に連結され、ゲートを介しメインビットラインプルダウン信号ＭＢＰＤが印加されてメインビットラインＭＢＬのセンシング電圧を調整する。
【０１５３】
なお、メインビットラインロード制御部７１０はＰＭＯＳトランジスタＰ１１を備える。ＰＭＯＳトランジスタＰ１１は、ポンピング電圧ＶＰＰ（又は電源電圧ＶＣＣ）印加端とメインビットラインＭＢＬとの間に連結され、ゲート端子にメインビットライン制御信号ＭＢＬＣが印加される。ここで、ＰＭＯＳトランジスタＰ１１はメインビットライン制御信号ＭＢＬＣの状態に従い、センシング時にメインビットラインＭＢＬのロード役割を果たす。
【０１５４】
一方、図３１は本発明に係る不揮発性強誘電体メモリのライトモード時の動作タイミング図である。
【０１５５】
先ず、ｔ１区間進入の際にチップ選択信号ＣＳＢ及びライトイネーブル信号ＷＥＢがローにディスエーブルされると、ライトモードアクティブ状態となる。これに伴い、ライト駆動スイッチング部２７０がイネーブルされ、センスアンプイネーブル信号ＳＥＮ及びイコライジング信号ＳＥＱがディスエーブルされる。
【０１５６】
以後、ｔ２区間進入の際にワードラインＷＬがイネーブルされ、サブビットラインプルダウン信号ＳＢＰＤがローにディスエーブルされてセルの格納ノードがグラウンドレベルに初期化される。そして、共通データバスプルアップ信号ＣＤＢＰＵ及びセンスアンプイネーブル信号ＳＥＰがイネーブルされる。このとき、ｔ２区間でワードラインＷＬはプレートラインＰＬより先に活性化される。したがって、初期動作時にセルの格納ノードの状態を安定させることにより、センシングマージンを向上させることができるようにする。
【０１５７】
次に、データセンシング区間であるｔ３区間進入の際にプレートラインＰＬがポンピング電圧ＶＰＰレベルにイネーブルされ、メインビットラインＭＢＬにセルデータが印加される。そして、サブビットラインプルダウン信号ＳＢＰＤがディスエーブルされ、基準電圧選択信号ＲＥＦ＿ＳＷ及び共通データバス選択信号ＣＤＢ＿ＳＷがイネーブルされる。このとき、イコライジング信号ＳＥＱがハイにイネーブルされてイコライジング部２２０を非活性化させることにより、センスアンプＳ／Ａを活性化させる。
【０１５８】
ｔ４区間進入の際にセンスアンプイネーブル信号ＳＥＰ、基準電圧選択信号ＲＥＦ＿ＳＷ及び共通データバス選択信号ＣＤＢ＿ＳＷがディスエーブルされる。そして、センスアンプイネーブル信号ＳＥＮがイネーブルされてセンスアンプＳ／Ａが活性化される。
【０１５９】
以後、ｔ５区間進入の際にプレートラインＰＬがディスエーブルされ、サブビットライン選択信号ＳＢＳＷ２がポンピング電圧ＶＰＰレベルにイネーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤがハイにイネーブルされてサブビットラインＳＢＬの電圧レベルがグラウンドレベルとなる。さらに、メインビットラインＭＢＬ及びカラム選択信号ＣＳ＿ＳＷがイネーブルされ、共通データバスプルアップ信号ＣＤＢＰＵがディスエーブルされる。
【０１６０】
次に、ｔ６区間進入の際にワードラインＷＬの電圧レベルが上昇し、セルデータ「ハイ」をライトすることになる。そして、サブビットラインプルアップ信号ＳＢＰＵがハイにイネーブルされ、サブビットライン選択信号ＳＢＳＷ２の電圧レベルが上昇してサブビットラインＳＢＬの電圧レベルがポンピング電圧ＶＰＰレベルに上昇する。さらに、サブビットラインプルダウン信号ＳＢＰＤがローにディスエーブルされる。
【０１６１】
以後、ｔ７区間進入の際にライトイネーブル信号ＷＥＢ及びプレートラインＰＬがイネーブルされると、データ有効区間の間にセルデータ「０」を再格納する。このとき、メインビットラインＭＢＬの電圧レベルがローにディスエーブルされる。そして、サブビットライン選択信号ＳＢＳＷ１の電圧レベルがポンピング電圧ＶＰＰレベルに上昇し、サブビットライン選択信号ＳＢＳＷ２がローにディスエーブルされてメインビットラインＭＢＬのデータがサブビットラインＳＢＬに出力される。このとき、リード駆動スイッチング部２８０及び共通データバスプルアップ信号ＣＤＢＰＵはイネーブルされ、ライト駆動スイッチング部２７０はディスエーブルされる。
【０１６２】
ここで、セルのデータが「ハイ」の場合、センシング時にサブビットラインＳＢＬの電圧が高いレベルとなる。したがって、セルＣのスイッチングトランジスタの電流が大きくなり、セルデータ「ロー」から誘起されたメインビットラインＭＢＬの電圧レベルが低くなる。
【０１６３】
逆に、セルのデータが「ロー」の場合、リード時にサブビットラインＳＢＬの電圧が低いレベルとなる。したがって、セルＣのスイッチングトランジスタの電流が小さくなり、セルデータ「ハイ」から誘起されたメインビットラインＭＢＬの電圧レベルが高くなる。
【０１６４】
次に、ｔ８区間進入の際にワードラインＷＬがプレートラインＰＬより先にディスエーブルされる。
【０１６５】
次に、ｔ９区間進入の際にプレートラインＰＬ、サブビットライン選択信号ＳＢＳＷ１、サブビットラインプルアップ信号ＳＢＰＵ及びリード駆動スイッチング部２８０がローにディスエーブルされる。そして、サブビットラインプルダウン信号ＳＢＰＤ及びメインビットラインＭＢＬがハイにイネーブルされる。
【０１６６】
図３２は、本発明に係る不揮発性強誘電体メモリのリードモード時の動作タイミング図である。
【０１６７】
先ず、リードモード時にはライトイネーブル信号ＷＥＢが電源電圧レベルを維持する。そして、ライト駆動スイッチング部２８０がロー状態を維持する。ｔ２区間進入の際に共通データバスプルアップ信号ＣＤＢＰＵが引続きハイ状態を維持する。以後、ｔ５区間進入の際にリード駆動スイッチング部２８０が活性化され、ｔ９区間に進入する前まで活性化状態を維持する。そして、ｔ６区間以後にデータ出力有効区間を引続き維持する。
【０１６８】
一方、図３３は本発明に係る反復書込みの回数を示す図である。
【０１６９】
図３０に示されているように、従来の技術の場合サイクル進行の度にセルアクセス動作を行うことになる。したがって、メモリセルの破壊動作によりリード／ライト動作を行うための反復書込みのストレスが加えられることになる。
【０１７０】
通常の強誘電体キャパシタは、反復書込みの回数が重なると貯蔵電荷能力が減少することになる。したがって、一定回数（１０Ｅ１２）以上の反復書込み動作が重なる場合、貯蔵電荷容量が引続き減少して劣化現象が発生することになる。
【０１７１】
その反面、本発明は別途のページバッファ領域が存在し、ページバッファアクセス時にはセルアクセス動作を行わずページバッファで直ちにデータアクセスが可能であるようにする。したがって、ページ内のアクセス時にはセルが駆動しないため、セルアクセス時の累積反復書込みの回数が減少することになる。
【０１７２】
結局、図３３に示されているように、ページバッファのサイズが１０００個のページアドレスで構成される場合、チップの再書込みサイクルの回数は１０００倍減少することにより従来の技術に比べて反復書込みの回数（１０Ｅ１５）を拡張することができるようになる。
【０１７３】
図３４は、本発明に係る電力消費を示す図である。
【０１７４】
図３４に示されているように、従来の技術のセルアクセス時にはアドレス遷移検出信号ＡＴＤに応答し、ワードラインＷＬ及びプレートラインＰＬ等のチップ駆動と関連した全ての回路が動作を行うため多い電力が消耗される。
【０１７５】
その反面、本発明に係るページバッファのアクセス時には一部のページアドレスと関連したディコーダ及びデータ入／出力バッファのみ動作することになり、電力の消耗が従来の技術に比べ減少する。
【図面の簡単な説明】
【０１７６】
【図１】従来の不揮発性強誘電体メモリ制御装置に関する構成を示す図である。
【図２】本発明に係る不揮発性強誘電体メモリ制御装置のアドレス領域割当ての設定を示す図である。
【図３】本発明に係る不揮発性強誘電体メモリ制御装置の構成を示す図である。
【図４】図３に示すページアドレスラッチ部に関する詳細な構成を示す図である。
【図５】図４に示すページアドレス制御部に関する詳細な回路図である。
【図６】図３に示すローアドレスラッチ部に関する詳細な構成を示す図である。
【図７】図６に示すローアドレスラッチ部に関する詳細な回路図である。
【図８】図３に示すリセット信号遷移検出部に関する詳細な回路図である。
【図９】図３に示すリセット信号遷移検出部に関する動作タイミング図である。
【図１０】図３に示すリセット信号遷移検出部に関する動作タイミング図である。
【図１１】本発明に係る不揮発性強誘電体メモリ制御装置に関する動作タイミング図である。
【図１２】本発明に係る不揮発性強誘電体メモリ制御装置に関する動作タイミング図である。
【図１３】本発明に係る不揮発性強誘電体メモリ制御装置に関する動作タイミング図である。
【図１４】本発明に係る不揮発性強誘電体メモリ制御装置に関する動作タイミング図である。
【図１５】本発明に係る不揮発性強誘電体メモリ制御装置に関する動作タイミング図である。
【図１６】本発明に係る不揮発性強誘電体メモリ制御装置に関する動作タイミング図である。
【図１７】本発明に係る不揮発性強誘電体メモリ制御装置に関する動作タイミング図である。
【図１８】本発明に係る不揮発性強誘電体メモリ制御装置に関する動作タイミング図である。
【図１９】本発明に係る不揮発性強誘電体メモリの構成を示す図である。
【図２０】本発明に係る不揮発性強誘電体メモリの他の実施の形態を示す図である。
【図２１】図２０に示すブロックページに関する詳細な構成を示す図である。
【図２２】図２１に示すセンスアンプに関する詳細な回路図である。
【図２３】図２１に示すセンスアンプに関する詳細な回路図である。
【図２４】図２２及び図２３に示すリード駆動スイッチング部及びライト駆動スイッチング部に関する詳細な回路図である。
【図２５】図２２及び図２３に示すセンスアンプに関する動作を説明するための図である。
【図２６】図２２及び図２３に示すセンスアンプに関する動作を説明するための図である。
【図２７】図２２及び図２３に示すセンスアンプに関する動作を説明するための図である。
【図２８】本発明に係る不揮発性強誘電体メモリの動作タイミング図である。
【図２９】本発明に係る不揮発性強誘電体メモリのデータバスバッファ部に関する詳細な構成を示す図である。
【図３０】本発明に係る不揮発性強誘電体メモリのセルアレイに関する詳細な回路図である。
【図３１】本発明に係る不揮発性強誘電体メモリの動作タイミング図である。
【図３２】本発明に係る不揮発性強誘電体メモリの動作タイミング図である。
【図３３】本発明に係る再書込み回数と消費電力を説明するためのグラフである。
【図３４】本発明に係る再書込み回数と消費電力を説明するためのグラフである。
【符号の説明】
【０１７７】
１０   チップイネーブル信号バッファ
２０   ページアドレスラッチ部
２１   ページアドレス制御部
３０   ページディコーダ
４０   ローアドレスラッチ部
４１   ローアドレス制御部
４２   ラッチ制御部
５０   ローディコーダ
６０   リセット信号遷移検出部
６１   リセット信号感知部
６２   入力制御部
６３   駆動部
６４   ラッチ部
６５   パルス発生部
６６   遅延部
７０   アドレス遷移検出部
８０   ライトイネーブル信号遷移検出部
９０   合成部
１００   チップ制御信号発生部
２００   センスアンプバッファ部
２１０   ＰＭＯＳラッチ増幅部
２２０   イコライジング部
２３０   ＮＭＯＳラッチ増幅部
２４０   共通データバスプルアップ駆動部
２５０   共通データバススイッチング部
２６０   基準電圧制御部
２７０   ライト駆動スイッチング部
２８０   リード駆動スイッチング部
２９０   強誘電体キャパシタ部
３００   カラム選択部
３１０、３１１   カラム選択スイッチ
３５０   共通データバス部
４００   データバス部
５００   データバスバッファ部
６００   データ入／出力バッファ部
７００   サブセルアレイ
７１０   メインビットラインロード制御部
【図１】
2004335072.tif 000003
【図２】
2004335072.tif 000004
【図３】
2004335072.tif 000005
【図４】
2004335072.tif 000006
【図５】
2004335072.tif 000007
【図６】
2004335072.tif 000008
【図７】
2004335072.tif 000009
【図８】
2004335072.tif 000010
【図９】
2004335072.tif 000011
【図１０】
2004335072.tif 000012
【図１１】
2004335072.tif 000013
【図１２】
2004335072.tif 000014
【図１３】
2004335072.tif 000015
【図１４】
2004335072.tif 000016
【図１５】
2004335072.tif 000017
【図１６】
2004335072.tif 000018
【図１７】
2004335072.tif 000019
【図１８】
2004335072.tif 000020
【図１９】
2004335072.tif 000021
【図２０】
2004335072.tif 000022
【図２１】
2004335072.tif 000023
【図２２】
2004335072.tif 000024
【図２３】
2004335072.tif 000025
【図２４】
2004335072.tif 000026
【図２５】
2004335072.tif 000027
【図２６】
2004335072.tif 000028
【図２７】
2004335072.tif 000029
【図２８】
2004335072.tif 000030
【図２９】
2004335072.tif 000031
【図３０】
2004335072.tif 000032
【図３１】
2004335072.tif 000033
【図３２】
2004335072.tif 000034
【図３３】
2004335072.tif 000035
【図３４】
2004335072.tif 000036