(57)【要約】      （修正有）【課題】本発明は４マスク工程を通じて形成される液晶表示装置において、薄膜トランジスタのチャネル部に適用される回折パターンをオン・コモン方式のストレージ部に適用することによって、ストレージ部の複雑なパターンを単純化してマスク数を減少する液晶表示装置及びその製造方法を提案する。【解決手段】本発明は課題を解決するために、オン・コモン方式のストレージキャパシタが形成された液晶表示装置用アレイ基板において、データライン１１０，１２０に交差し、ゲートライン１０９，１１９が形成される層にゲートライン１０９，１１９に平行に形成されるストレージ下部電極１１６と、ストレージ下部電極１１６と画素電極１１５間に介在し、回折パターンを適用して形成された半導体層１１３を有するストレージキャパシタを含む。【選択図】図４
2004157543.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配列された複数のゲートラインと、前記ゲートラインと交差して複数の画素領域を定義する複数のデータラインと、前記ゲートラインとデータラインの交差部に位置した薄膜トランジスタと、前記画素領域に各々配置された画素電極で構成された液晶表示装置用アレイ基板において、
前記データラインと交差し、前記ゲートラインが形成される層に前記ゲートラインに平行に形成されるストレージ下部電極と、前記ストレージ下部電極と前記画素電極の間に回折パターンを適用して形成された半導体層が介在して形成されるストレージキャパシタとが含まれることを特徴とする液晶表示装置用アレイ基板。
【請求項２】
前記半導体層上部領域に形成されたスルーホールにより前記画素電極が前記半導体層と接触することを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項３】
前記半導体層は、前記画素領域内で前記ストレージ下部電極と少なくとも同程度の幅で形成されることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項４】
前記ストレージ下部電極と画素電極間には半導体層及びゲート絶縁膜だけが介在していることを特徴とする請求項１に記載の液晶表示装置用アレイ基板。
【請求項５】
第１マスクにより基板上にゲートライン、ゲート電極及びストレージ下部電極を形成する段階と、
前記ゲートライン、ゲート電極及びストレージ下部電極上に絶縁層、半導体層、不純物半導体層、金属層が逐次形成される段階と、
データライン、ソース／ドレイン電極を形成するために第２マスクにより前記金属層及び不純物半導体層をエッチングして、前記ストレージ下部電極上に半導体層を露出させる段階と、
前記データライン、ソース／ドレイン電極及び露出した半導体層上に保護層を形成する段階と、
前記ドレイン電極の一部及び前記露出した半導体層上部に各々コンタクトホール及びスルーホールを形成するために第３マスクにより前記保護層をエッチングし、その上に透明電極を蒸着させる段階と、
前記コンタクトホールを通じて前記ドレイン電極と電気的に結合するように第４マスクにより前記透明電極をパターニングして、前記ストレージ下部電極に対応するストレージ上部電極を形成して画素電極を形成する段階とが含まれることを特徴とする液晶表示装置用アレイ基板製造方法。
【請求項６】
前記ストレージ下部電極上部半導体層の露出は、回折パターンのマスクを通じて現像及びエッチング工程を経て得られることを特徴とする請求項５に記載の液晶表示装置用アレイ基板製造方法。
【請求項７】
前記露出した半導体層上部領域に形成されたスルーホールにより前記画素電極が前記半導体層と接触されることを特徴とする請求項５に記載の液晶表示装置用アレイ基板製造方法。
【請求項８】
前記ストレージ下部電極上部半導体層の露出は、
回折パターンのマスクからの入射光で前記半導体層上部領域に塗布されたフォトレジスタの一部を除去する段階と、
前記一部除去されたフォトレジスタを灰化工程で除去する段階と、
前記除去されたフォトレジスト領域に対して乾式エッチング工程で前記半導体層上部の金属層を除去する段階と、
前記除去された金属層の領域下部に形成された不純物半導体層を乾式エッチング工程で除去する段階と、
を有することを特徴とする請求項５に記載の液晶表示装置用アレイ基板製造方法。
【請求項９】
基板上に形成されるゲートライン、ゲート電極及びストレージ下部電極と、
前記ゲートライン、ゲート電極及びストレージ下部電極上に形成される絶縁層、半導体層、不純物半導体層、金属層に対して、前記金属層及び不純物半導体層がエッチングされて形成されるデータライン、ソース／ドレイン電極及び前記ストレージ下部電極上に露出する半導体層と、
前記データライン、ソース／ドレイン電極及び露出した半導体層上に形成される保護層と、
前記ドレイン電極の一部及び前記露出した半導体層上部に各々形成されるコンタクトホール及びスルーホールと、
前記保護層上に形成される透明電極とを有し、
前記透明電極は、前記コンタクトホールを通じて前記ドレイン電極と電気的に結合して、前記ストレージ下部電極と対応してストレージ上部電極として動作し、前記ゲートラインとデータラインは相互に交差して画素領域を定義することを特徴とする液晶表示装置用アレイ基板。
【請求項１０】
前記半導体層上部領域に形成されたスルーホールにより前記画素電極が前記露出した半導体層と接触されることを特徴とする請求項９に記載の液晶表示装置用アレイ基板。
【請求項１１】
前記半導体層は、前記ストレージ下部電極と少なくとも同程度の幅で前記画素領域内に形成されることを特徴とする請求項９に記載の液晶表示装置用アレイ基板。
【請求項１２】
前記ストレージ下部電極と画素電極間には半導体層及びゲート絶縁膜だけが介在していることを特徴とする請求項９に記載の液晶表示装置用アレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に４マスク工程でオン・コモン（ｏｎ  ｃｏｍｍｏｎ）方式のストレージキャパシタを形成する液晶表示装置用アレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
一般的に液晶表示装置は、一定の間隔（ｇａｐ）で離隔された２枚の透明基板と、前記２枚の透明基板間に注入される光学的異方性を有する液晶と、前記液晶に電圧を印加する駆動素子で構成される。
【０００３】
現在このような液晶表示装置は、携帯型コンピュータ装置の表示手段として利用され、ますますその表示面積が大面積化されている。このような大面積化された液晶表示装置の駆動は、数万個の画素と、このような各画素の周辺をデータラインとゲートラインが走って各データラインとゲートラインが交差する部分に位置する駆動素子である薄膜トランジスタとで構成されるアクティブマトリックス型アレイ（ａｃｔｉｖｅ  ｍａｔｒｉｘｔｙｐｅ  ａｒｒａｙ）構造を採用することによって実現可能になった。
【０００４】
一方、このようなアクティブマトリックス型液晶表示装置は、表示されるイメージの均一性（ｕｎｉｆｏｒｍｉｔｙ）を確保するためにデータラインを通じて入力された信号電圧を次の入力時まで一定時間維持させる必要があり、これのために液晶セルと平行するようにストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）が形成される。
【０００５】
ここで、液晶表示装置に形成される前記ストレージキャパシタは、充電のための電極を用いる方式によってオン・コモン方式とオン・ゲート（ｏｎ  ｇａｔｅ）方式に区別することができる。
【０００６】
これら方式を比較すると、オン・ゲート方式は、ｎ−１番目のゲートライン一部をｎ番目画素のストレージ電極として用いる方式であって開口率の減少程度が少なくて、ノーマリホワイト方式（ＮＷ方式（Ｎｏｒｍａｌｌｙ  Ｗｈｉｔｅ  Ｍｏｄｅ））において点欠陥の発生率が低く、収率が良い反面、走査信号時間が長くなる短所がある。
【０００７】
そして、オン・コモン方式は、ストレージ電極を別途に配線して用いる方式であって、走査信号時間が短い反面、開口率の減少程度が大きくて、ＮＷ方式において点欠陥の発生率が高く、収率が低いという短所がある。
【０００８】
次に、図１を参照してオン・コモン方式のストレージキャパシタについて簡略に説明する。
【０００９】
図１は、オン・コモン方式のストレージキャパシタが形成された液晶表示装置の従来型アレイ基板の概略図である。
【００１０】
図１を参照して説明すると、オン・コモン方式のストレージキャパシタが形成された液晶表示装置用アレイ基板は、下側の絶縁基板上に複数個のゲートライン１０９、１１９と複数個のデータライン１１０、１２０が交差して形成されている。任意のデータライン（例えば１１０）と任意のゲートライン（例えば１１９）の交差部には、前記データライン１１０と同一配線であるソース電極１１１及びドレイン電極１１２と、前記ゲートライン１１９と同一配線であるゲート電極１１４と、半導体層１１３とからなる薄膜トランジスタＴＦＴが形成されている。
【００１１】
また、画素電極１１５がゲートライン１１９及びデータライン１１０と一定間隔をおいてドレイン電極１１２に結合して形成されており、ストレージ下部電極１１６がゲートライン１１９と平行に位置付けられ、前記画素電極１１５を横断して形成されている。
【００１２】
このような構成を有するオン・コモン方式のストレージキャパシタは、ストレージ上部電極である前記画素電極１１５と、前記ゲート電極１１４と同一物質で形成される前記ストレージ下部電極１１６との間に電荷を蓄電させる。この時、前記ストレージキャパシタに蓄電される静電容量は、公知のように、
Ｃ＝εＡ／ｄ
によって蓄電される静電容量の大きさが決定される。ここで、Ｃは静電容量、εは誘電率、Ａは電極の面積を示し、ｄは電極間の距離を示す。
【００１３】
一方、液晶表示装置に表示されるイメージの均一性（ｕｎｉｆｏｒｍｉｔｙ）を確保するためには、前記ストレージキャパシタにより蓄電される静電容量は大きいことが要求される。
【００１４】
これを満足させるための一つの方案として、図２及び図３に示したように、前記画素電極の下に別途のストレージ上部電極を形成して、電極間の距離ｄを縮小することにより静電容量を大きくすることを利用する。
【００１５】
図２は、オン・コモン方式のストレージキャパシタが形成された液晶表示装置の従来型を改善したアレイ基板の概略図であって、図３は図２のＩ部分に対する詳細断面図である。
【００１６】
図２及び図３を参照すれば、改善されたオン・コモン方式のストレージキャパシタが形成されたアレイ基板の基本的な構造は、図１に示した従来型アレイ基板の構造と同様であり、ただしストレージ上部電極２１７が変更された構造である。
【００１７】
これにより図１と同一の構成要素に対しては共通の符号を用いて、以下、図１と異なる構成要素を中心に説明する。
【００１８】
図２及び図３に示したように改善されたオン・コモン方式のアレイ基板において画素電極１１５の下でデータライン１１０が形成される層に、前記データライン１１０と同一の物質を利用してストレージ上部電極２１７が所定の大きさで形成されている。
【００１９】
そして、前記ストレージ上部電極２１７を覆っている保護膜３０３の一部にはスルーホールを有するスルーホール領域３０５が存在し、前記スルーホール領域３０５を通じて前記画素電極１１５と前記ストレージ上部電極２１７が電気的に結合される。
【００２０】
このような構成を有する改善されたオン・コモン方式のストレージキャパシタは、前記データライン１１０と同一物質で形成されるストレージ上部電極２１７と、前記ゲート電極１１４と同一物質で形成される前記ストレージ下部電極１１６との間に電荷が蓄電されるものである。
【００２１】
これを図１に示したオン・コモン方式のストレージキャパシタと比較して見れば、ストレージキャパシタを構成する両電極間の距離が縮小するので、相対的に高い静電容量を確保できるようになる。
【００２２】
前記のように構成されるオン・コモン方式のストレージキャパシタ及び薄膜トランジスタ、画素電極などは従来の場合５回のフォト工程、すなわち５マスクを利用した製造工程を経て構成された。
【００２３】
しかし、前記５回それぞれのフォト工程は、複雑な工程の段階を経るために、それぞれの段階で不良が発生する確率が高まり、したがって一回のフォト工程が増加すればそれだけ不良発生率は高まるので基板の製造収率が低下する問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、４マスク工程を通じて形成される液晶表示装置において、薄膜トランジスタのチャネル部に適用される回折パターンをオン・コモン方式のストレージ部に適用することによって、前記ストレージ部の複雑なパターンを単純化してマスク数を減少させる液晶表示装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２５】
前記目的を達成するために、本発明による液晶表示装置用アレイ基板は、基板上に配列された複数のゲートラインと、前記ゲートラインと交差して複数の画素領域を定義する複数のデータラインと、前記ゲートラインとデータラインの交差部に位置した薄膜トランジスタと、前記画素領域に各々配置された画素電極とを具備し、該アレイ基板には、さらに、前記データラインに交差し、前記ゲートラインが形成される層に前記ゲートラインに平行に形成されるストレージ下部電極と、前記ストレージ下部電極と前記画素電極間に回折パターンを適用して形成された半導体層が介在して形成されるストレージキャパシタとが含まれる。
【００２６】
前記目的を達成するために、本発明による液晶表示装置用アレイ基板の製造方法は、第１マスクにより基板上にゲートライン、ゲート電極及びストレージ下部電極を形成する段階と；前記ゲートライン、ゲート電極及びストレージ下部電極上に絶縁層、半導体層、不純物半導体層、金属層が逐次形成される段階と；データライン、ソース／ドレイン電極を形成するために第２マスクにより前記金属層及び不純物半導体層をエッチングして、前記ストレージ下部電極上に半導体層を露出させる段階と；前記データライン、ソース／ドレイン電極及び露出した半導体層上に保護層を形成する段階と；前記ドレイン電極の一部及び前記露出した半導体層上部に各々コンタクトホール及びスルーホールを形成するために第３マスクにより前記保護層をエッチングし、その上に透明電極を蒸着させる段階と；前記コンタクトホールを通じて前記ドレイン電極と電気的に結合するように第４マスクにより前記透明電極をパターニングして、前記ストレージ下部電極に対応するストレージ上部電極を形成して画素電極を形成する段階とが含まれる。
【発明の効果】
【００２７】
本発明による液晶表示装置用アレイ基板及びその製造方法によれば、マスクを減少してストレージキャパシタを形成することによってストレージ部の複雑なパターン不良による収率減少を防止して生産性を向上させる長所がある。
【発明を実施するための最良の形態】
【００２８】
以下、添付された図面を参照しながら本発明による実施例を詳細に説明する。
【００２９】
図４は、本発明によるオン・コモン方式のストレージキャパシタが形成された液晶表示装置用アレイ基板の概略図である。
【００３０】
図４を参照すれば、ストレージキャパシタの上部電極にデータラインと同一の金属を用いずに画素電極１１５を直接前記上部電極として用いて、前記上部電極とストレージ下部電極１１６との間隔を縮小するために半導体層１１３’上部にスルーホール３１０を形成して前記画素電極１１５を前記半導体層１１３’に接触させる。
【００３１】
このような本発明による液晶表示装置用アレイ基板のそれぞれの画素領域は、概略的にゲートライン、データライン、薄膜トランジスタ、ストレージキャパシタ、及び画素電極で構成される。
【００３２】
ここで、前記薄膜トランジスタは、前記画素領域の画素電極１１５に電界を印加するスイッチング素子であって、前記薄膜トランジスタのゲート電極１１４は前記ゲートライン１１９から、ソース電極１１１は前記データライン１１０から延在形成されている。
【００３３】
また、ドレイン電極１１２は、コンタクトホール３１２を通じて前記画素領域の画素電極１１５と結合しており、前記ソース電極１１１とドレイン電極１１２間には半導体層１１３が一部を露出してチャネル１１３ａを形成する。
【００３４】
すなわち、前記本発明による液晶表示装置用アレイ基板は、基板上に配列された複数のゲートライン１０９、１１９と、前記ゲートライン１０９、１１９と垂直に交差して複数の画素領域を定義する複数のデータライン１１０、１２０と、前記ゲートラインとデータラインの交差部に位置したスイッチング素子としての薄膜トランジスタと、前記画素領域に各々配置された画素電極１１５とを具備し、さらに、該液晶表示装置用アレイには、前記データラインに交差して、前記ゲートラインが形成される層に前記ゲートラインに平行に形成されるストレージ下部電極１１６と、前記ストレージ下部電極１１６及び前記画素電極１１５間に回折パターンを適用して形成された半導体層１１３’が介在して形成されるストレージキャパシタとが含まれる。また、本発明による液晶表示装置用アレイ基板は、４マスク工程により形成されるので、前記薄膜トランジスタのソース電極１１１及びドレイン電極１１２と、前記ソース／ドレイン電極１１１、１１２間のチャネル１１３ａとは同一のマスク工程で形成される。
【００３５】
また、前記マスク工程で前記ストレージ下部電極１１６と前記画素電極１１５間には、半導体層１１３’も形成され、このような前記マスク工程には回折パターンが形成されたマスクを利用する。
【００３６】
ここで前記半導体層１１３’は、前記ストレージ下部電極１１６と少なくとも同程度の幅で前記画素領域内に形成される。
【００３７】
このような本発明によれば、４マスク工程によりアレイ基板を形成する場合にも前記ストレージキャパシタの両電極間の距離ｄを縮小することによって、その静電容量を大きくすることができる。
【００３８】
図５Ａないし図５Ｆは、図４のＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’に沿って切断した断面図であって、本発明による液晶表示装置用アレイ基板の製造工程を逐次示した図面である。
【００３９】
ここで、前記ＩＩ−ＩＩ’は、薄膜トランジスタ領域であり、ＩＩＩ−ＩＩＩ’はストレージキャパシタ領域である。
【００４０】
以下、図４を参照しながら図５Ａないし図５Ｆによる本発明の製造工程を説明する。
【００４１】
まず透明な基板上にアルミニウムまたはアルミニウム合金などの抵抗が低い金属を蒸着して第１金属層を形成する。
【００４２】
前記第１金属層は、ゲートラインなどを形成するためのものであり、アルミニウムのように抵抗が低い金属をゲートラインとして用いる理由は、ゲートラインをストレージキャパシタの電極として用いる場合に前記ゲートラインの時定数（ｔｉｍｅ  ｃｏｎｓｔａｎｔ）が増加するためである。したがって、抵抗が高いタンタル（Ｔａ）やクロム（Ｃｒ）よりは抵抗が低いアルミニウムなどを用いることによって時定数を減少させる。
【００４３】
次に前記第１金属層を第１マスクでエッチングしてゲートパッド（図示せず）、ゲートライン（図４の１０９、１１９）、ゲート電極１１４、ストレージ下部電極１１６を形成する。
【００４４】
前記ゲート電極１１４は、前記ゲートラインから分岐形成されて画素領域の隅に画成される。前記ストレージ下部電極１１６は、前記ゲートライン間の画素領域内部に形成され、これが図５Ａに図示されている。
【００４５】
次に、図５Ｂに示したように前記ゲートラインなどが形成された基板上に窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯ２）のような無機絶縁物質またはＢＣＢ（ＢｅｎｚｏＣｙｃｌｏｂｕｔｅｎｅ）、アクリル（Ａｃｒｙｌｅ）系樹脂のような有機絶縁物質の絶縁層５１０と、純粋アモーファスシリコンのような真性半導体物質の半導体層５１１と、ｎ+またはｐ+型不純物が添加された半導体物質の不純物半導体層５１２と、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗｏ）あるいはアンチモン（Ｓｂ）のような高融点を有する金属の第２金属層５１４が逐次積層される。
【００４６】
次に、図５Ｃに示したように第２マスクを利用して薄膜トランジスタ領域すなわち、ＩＩ−ＩＩ’では前記第２金属層５１４と不純物半導体層５１２がパターニングされてデータライン（図４の１１０、１２０）及びソース／ドレイン電極１１１、１１２を形成し、また、ストレージキャパシタ領域すなわち、ＩＩＩ−ＩＩＩ’では前記ストレージ下部電極１１６上に形成された半導体層１１３’が露出する。
【００４７】
この時、前記ソース電極１１１及びドレイン電極１１２は、チャネル１１３ａを形成するために所定間隔で離隔形成されて、前記ソース電極１１１とドレイン電極１１２をマスクにして前記チャネル１１３ａの不純物半導体物質は除去され、これにより前記ソース電極１１１とドレイン電極１１２の下部に残っている不純物半導体層５１２はオーミックコンタクト層になる。
【００４８】
このように、第２マスクには特定領域に回折パターンが形成されており、前記回折パターンが形成された領域を通過する光はその強さが多少弱くなるので前記基板上のソース／ドレイン電極などのパターンを形成するために基板上で塗布されたフォトレジストの厚さは全領域において異なる。
【００４９】
図６Ａないし図６Ｂは、図５Ｃの工程をさらに詳細に示した図である。
【００５０】
図６Ａは、前記チャネル領域及びストレージ下部電極上の領域に回折パターンが形成されたマスクが形成された状態及びこのマスクから露光された光に応じてフォトレジストの厚さが異なることを図示している。
【００５１】
すなわち、本発明においては前記チャネル領域とストレージ下部電極上の領域に回折パターンが形成されたマスク６１２を通過した光により露光される。このように、前記チャネル領域及びストレージ下部電極上の領域には、前記マスクの暗い部分６１４に遮光されて最初のフォトレジストの厚さで存在する領域に比べて厚さの薄いフォトレジストが残る。このようにフォトレジストの厚さが相対的に小さい部分をハーフトーン（Ｈａｌｆ  Ｔｏｎｅ）部６１８（以下Ｈ／Ｔ）と称する。
【００５２】
この時、前記薄膜トランジスタ領域すなわち、ＩＩ−ＩＩ’においてソース／ドレイン電極（図５Ｃの１１１、１１２）が形成される領域は、光が透過できずフォトレジスト６１６がそのまま存在し、前記ストレージ下部電極１１６において下部電極１１６上の領域外には光がそのまま透過されてフォトレジストがすべて除去された状態である。
【００５３】
図６Ｂは前記チャネル１１３ａ及びストレージ下部電極１１６上の領域に半導体層１１３’が露出した状態を図示している。
【００５４】
これは前記Ｈ／Ｔ領域が形成された後、前記Ｈ／Ｔ領域のフォトレジスト６１８を灰化（ａｓｈｉｎｇ）工程によって除去し、次に除去されたＨ／Ｔ領域のフォトレジスト領域に対して乾式エッチング（Ｄｒｙ  ｅｔｃｈｉｎｇ）工程を経ることによって前記領域の第２金属層（図６Ａの５１４）を除去し、前記第２金属層（図６Ａの５１４）が除去された状態で再度乾式エッチング工程を経て前記領域の不純物半導体層５１２を除去する。
【００５５】
これでＩＩ−ＩＩ’領域から除去されずに残った第２金属層がソース電極１１１及びドレイン電極１１２を形成し、前記ソース電極１１１及びドレイン電極１１２間にチャネル１１３ａが形成される。
【００５６】
また、上記工程を通じてＩＩＩ−ＩＩＩ’では、前記ストレージ下部電極１１６上に形成された半導体層１１３’が露出し、最後にＩＩ−ＩＩ’で残ったフォトレジスト６１６を除去することによって図５Ｃに示したように形成される。
【００５７】
次に、図５Ｄに示したようにソース／ドレイン電極１１１、１１２、チャネル層１１３ａ、及び露出した半導体層１１３’上に保護層５１９が形成され、図５Ｅに示したように、第３マスクにより前記保護層５１９がエッチングされて前記ドレイン電極１１２の一部及び前記露出した半導体層１１３’上部にコンタクトホール３１２及びスルーホール３１０が形成され、さらにその上部に透明電極が蒸着される。
【００５８】
最後に図５Ｆに示したように前記コンタクトホール３１２を通じて前記ドレイン電極１１２と電気的に結合するように第４マスクにより前記透明電極をパターニングし、それにより前記ストレージ下部電極１１６と対応してストレージ上部電極を形成する画素電極１１５が形成される。
【００５９】
このように、前記工程を通じて、すなわち、４マスク工程の回折パターンを利用してストレージキャパシタが具現される液晶表示装置用アレイ基板が形成される。
【００６０】
前記本発明による液晶表示装置用アレイ基板及びその製造方法によれば、マスク数を減少してストレージキャパシタを形成することによってマスク工程における不良発生率を低減し収率減少を防止して生産性を向上させる長所がある。
【産業上の利用可能性】
【００６１】
本発明は４マスク工程を通じて形成される液晶表示装置において、薄膜トランジスタのチャネル部に適用される回折パターンをオン・コモン方式のストレージ部に適用することによって、ストレージ部の複雑なパターン不良による収率減少を防止して生産性を向上させることにより産業上利用可能性がある。  
【図面の簡単な説明】
【００６２】
【図１】オン・コモン方式のストレージキャパシタが形成された液晶表示装置用の従来型アレイ基板の概略図。
【図２】オン・コモン方式のストレージキャパシタが形成された液晶表示装置用の従来型を改善したアレイ基板の概略図。
【図３】図２のＩ部分に対する詳細断面図。
【図４】本発明によるオン・コモン方式のストレージキャパシタが形成された液晶表示装置用アレイ基板の概略図。
【図５】図５Ａないし図５Ｆは、図４のＩＩ−ＩＩ’及びＩＩＩ−ＩＩＩ’に沿って切断した断面図であって、本発明による液晶表示装置用アレイ基板の製造工程を逐次示した図。
【図６】図６Ａ及びＢは、図５Ｃの製造工程のさらなる詳細図。
【符号の説明】
【００６３】
１０９、１１９：ゲートライン
１１０、１２０：データライン
１１１：ソース電極
１１２：ドレイン電極
１１３、１１３’：半導体層
１１３ａ：チャネル
１１４：ゲート電極
１１５：画素電極
１１６：ストレージ下部電極
３１０：スルーホール
３１２：コンタクトホール
５１０：絶縁層
５１１：半導体層
５１２：不純物半導体層
５１４：第２金属層
５１９：保護膜層
６１２：マスクの回折パターン形成領域
６１４：マスクの暗い部分
６１６：フォトレジスト
６１８：ハーフ・トーン部
【図１】
2004157543.tif 000003
【図２】
2004157543.tif 000004
【図３】
2004157543.tif 000005
【図４】
2004157543.tif 000006
【図５】
2004157543.tif 000007
【図６】
2004157543.tif 000008