(57)【要約】【課題】高性能化及び低コスト化を実現できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、トランジスタが形成されているシリコン基板１００上に順次形成された下部電極１０６、強誘電体膜又は高誘電体膜よりなる容量絶縁膜１０８及び上部電極１０９から構成されるデータ記憶用容量素子１１０と、容量絶縁膜１０８への水素の拡散を防止する絶縁性バリア膜１１１と、絶縁性バリア膜１１１の上に形成されたビット線１１３と、上部電極１０９よりなる負荷容量下部電極、絶縁性バリア膜１１１よりなる負荷容量絶縁膜及びビット線１１３よりなる負荷容量上部電極から構成されるビット線負荷容量１１４とを備えている。【選択図】  図３
2004342974.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタが形成されている半導体基板上に順次形成された下部電極、強誘電体膜又は高誘電体膜よりなる容量絶縁膜及び上部電極から構成されるデータ記憶用容量素子と、
前記容量絶縁膜への水素の拡散を防止する絶縁性バリア膜と、
前記絶縁性バリア膜の上に形成されたビット線と、
前記下部電極又は前記上部電極よりなる負荷容量下部電極、前記絶縁性バリア膜よりなる負荷容量絶縁膜及び前記ビット線よりなる負荷容量上部電極から構成されるビット線負荷容量とを備えていることを特徴とする半導体記憶装置。
【請求項２】
前記絶縁性バリア膜は、前記データ記憶用容量素子を覆うように形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記負荷容量下部電極は、前記上部電極よりなることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記負荷容量下部電極は、前記下部電極よりなることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記負荷容量下部電極と、前記ビット線とは互いに交差する方向に延びていることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記負荷容量下部電極と、前記ビット線とは互いに平行に延びていることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記ビット線は、前記絶縁性バリア膜の上における前記負荷容量下部電極との距離が最も小さくなる領域に形成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項８】
前記絶縁性バリア膜は、酸化アルミニウムを含有する膜よりなることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項９】
前記酸化アルミニウムを含有する膜は、Ａｌ２  Ｏ３  膜、ＴｉＡｌＯ膜又はＴａＡｌＯ膜であることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記絶縁性バリア膜と前記ビット線との間に、層間絶縁膜が介在していることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項１１】
前記層間絶縁膜は、ＳｉＯ２  膜又はＳｉＮ膜よりなることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記容量絶縁膜は、ＳｒＢｉ２（Ｔａｘ  Ｎｂ１−ｘ  ）２Ｏ９  （０≦ｘ≦１）膜、Ｐｂ（Ｚｒｘ  Ｔｉ１−ｘ  ）Ｏ３  （０≦ｘ≦１）膜、（Ｂａｘ  Ｓｒ１−ｘ  ）ＴｉＯ３  （０≦ｘ≦１）膜、（ＢｉｘＬａ１−ｘ  ）４  Ｔｉ３  Ｏ１２  （０≦ｘ≦１）膜又はＴａ２  Ｏ５  膜よりなることを特徴とする請求項１又は２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜又は高誘電体膜よりなる容量絶縁膜を用いるデータ記憶用容量素子を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、デジタル技術の進展に伴って、大容量のデータを処理及び保存する傾向が進展される中、電子機器が一段と高度化すると共に、使用される半導体装置における半導体素子の微細化が急速に進んできている。そこで、ダイナミックＲＡＭの高集積化を実現するために、珪素酸化物又は珪素窒化物よりなる従来の容量絶縁膜に代えて高誘電体膜よりなる容量絶縁膜を用いる技術が広く研究開発されている。また、従来にない低動作電圧であって且つ高速で書き込み及び読み出し可能な不揮発性ＲＡＭを実用化するために、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行なわれている。
【０００３】
以下、従来の半導体記憶装置について、図面を参照しながら説明する。
【０００４】
図１３は、強誘電体膜又は高誘電体膜よりなる容量絶縁膜を用いたデータ記憶用容量素子を有する半導体記憶装置の一般的な回路構成例を示す平面図を示している。
【０００５】
以下に、半導体記憶装置のデータ読み出し方法について説明する。
【０００６】
まず、一対のビット線ＢＬ、／ＢＬの電位を予めグランド電位にしておく。次に、ワード線ＷＬに電圧を印加してＮＭＯＳトランジスタＱｎ及びＱｎＢをＯＮにする。次に、セルプレート線ＣＰに電圧を印加すると、データ記憶用容量素子Ｃｓ及びＣｓＢからビット線負荷容量Ｃｂ及びＣｂＢに電荷が転送されることにより、一対のビット線ＢＬ、／ＢＬに電位が発生する。次に、センスアンプＳＡを作動させることにより、一対のビット線ＢＬ、／ＢＬに発生した電位差を検知し、検知した電位差に基づき一対のビット線ＢＬ、／ＢＬの電位をグランド電位又は電源電位へ増幅させる。例えば、ビット線ＢＬの電位がビット線／ＢＬの電位よりも高い場合は、データ「１」に対応し、逆の場合はデータ「０」に対応する。
【０００７】
以上の回路動作において、データを正確に「１」又は「０」と判定するためには、センスアンプＳＡを作動させる直前のビット線ＢＬとビット線／ＢＬとの電位差をできるだけ大きく確保することが最も重要である。各ビット線の電位は、ビット線ＢＬを例にして説明すると、直列に接続されているデータ記憶用容量素子Ｃｓの容量値とビット線負荷容量Ｃｂの容量値との比により決定される。従って、図１３に示す半導体記憶装置を設計する際には、ビット線ＢＬとビット線／ＢＬとの電位差が最も大きくなるように、データ記憶用容量素子Ｃｓの容量値とビット線負荷容量Ｃｂの容量値との比又はデータ記憶用容量素子ＣｓＢの容量値とビット線負荷容量ＣｂＢの容量値との比を最適化する必要がある。
【０００８】
データ記憶用容量素子Ｃｓ又はＣｓＢの容量値は、半導体記憶装置の記憶ビット数又はデータ記憶用容量素子Ｃｓ若しくはＣｓＢを構成する容量絶縁膜に用いられる材料等に応じて様々な値を有する。このため、データ記憶用容量素子Ｃｓの容量値とビット線負荷容量Ｃｂの容量値との比は、一般に、ビット線負荷容量Ｃｂの容量値によって調整されると共に、データ記憶用容量素子ＣｓＢの容量値とビット線負荷容量ＣｂＢの容量値との比は、同様に、ビット線負荷容量ＣｂＢの容量値によって調整される（例えば、特許文献１及び２参照）。ビット線負荷容量Ｃｂ又はＣｂＢの容量値を調整する従来の方法としては、強誘電体膜よりなる容量絶縁膜を用いる容量をビット線に接続する方法（例えば、特許文献１参照）又はＭＯＳ容量をビット線に接続する方法（例えば、特許文献２参照）が開示されている。
【０００９】
【特許文献１】
特許第２８７６９７５号公報（第１−２頁、第８頁及び第７図）
【特許文献２】
特開２００１−１１８３８９号公報（第２頁、第４図及び第１０図）
【００１０】
【発明が解決しようとする課題】
しかしながら、まず、特許文献１に示すように、強誘電体膜よりなる容量絶縁膜を用いる容量をビット線に接続する方法を用いると、以下に示す理由の通り、半導体記憶装置の高性能化を実現することができない。
【００１１】
例えば、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２  Ｏ９  膜よりなる強誘電体膜を容量絶縁膜として用いる場合、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２  Ｏ９  膜の比誘電率が約３００であるように、強誘電体膜の比誘電率は一般的に大きいので、小さな面積の強誘電体膜を用いて大きな容量値を有する容量を得ることができる。しかし、強誘電体膜は多結晶体であるため、リーク電流又は絶縁破壊を引き起こす結晶粒界が多数存在するので、要求される絶縁耐圧特性を実現できない場合がある。また、ビット線に接続された多数のデータ記憶用容量素子へのデータの書き込み及びビット線に接続された多数のデータ記憶用容量素子からのデータの読み出しを行なう毎にビット線に電圧が印加されるので、ビット線負荷容量に電圧が印加される時間は、データ記憶用容量素子に電圧が印加される時間よりも非常に長くなる（一般に約１０倍の時間がかかる）。
【００１２】
従って、ビット線負荷容量の容量絶縁膜を構成する材料として、強誘電体膜のような薄膜の多結晶材料を用いると、半導体記憶装置が絶縁耐圧特性として製品保証期間以上の特性を確保することが非常に困難である。
【００１３】
次に、特許文献２に示すように、ＭＯＳ容量をビット線に接続する方法を用いると、以下に示す理由の通り、半導体記憶装置の低コスト化を実現することができない。
【００１４】
ＭＯＳ容量の容量絶縁膜は、結晶粒界が存在しないＳｉＯ２  膜又は非晶質材料よりなるＳｉＮ膜及びＳｉＯ２  膜との積層膜等を用いるので、非常に優れた絶縁耐圧特性を有している。
【００１５】
しかし、例えば、ＭＯＳ容量の容量絶縁膜がＳｉＯ２  膜よりなる場合、容量絶縁膜の比誘電率は約４であり、また、ＭＯＳ容量の容量絶縁膜がＳｉＮ膜よりなる場合、容量絶縁膜の比誘電率が約７であるように、ＭＯＳ容量の容量絶縁膜の比誘電率は一般に小さいので、大きな容量値を確保するためには、ＭＯＳ容量の容量絶縁膜の面積を大きくすることが必須になる。これにより、半導体記憶装置のチップサイズが大きくなるので、半導体記憶装置の低コスト化を実現することができない。
【００１６】
このように、ビット線負荷容量の容量値を調整する従来の方法を用いた場合、半導体記憶装置の高性能化又は低コスト化を実現することができなかった。
【００１７】
本発明は、前記に鑑み、高性能化及び低コスト化を実現できる半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
前記の目的を達成するために、本発明は、ビット線負荷容量の容量絶縁膜として、データ記憶用容量素子を構成する強誘電体膜又は高誘電体膜よりなる容量絶縁膜への水素の拡散を防止する絶縁性バリア膜を用いることにより、優れた絶縁耐圧特性を有すると共に製造コストの低コスト化を実現する半導体記憶装置を提供するものである。具体的には、本発明の半導体記憶装置は、トランジスタが形成されている半導体基板上に順次形成された下部電極、強誘電体膜又は高誘電体膜よりなる容量絶縁膜及び上部電極から構成されるデータ記憶用容量素子と、容量絶縁膜への水素の拡散を防止する絶縁性バリア膜と、絶縁性バリア膜の上に形成されたビット線と、下部電極又は上部電極よりなる負荷容量下部電極、絶縁性バリア膜よりなる負荷容量絶縁膜及びビット線よりなる負荷容量上部電極から構成されるビット線負荷容量とを備えていることを特徴とする。
【００１９】
本発明の半導体記憶装置によると、ビット線負荷容量の容量絶縁膜として結晶性が非晶質であると共に高い比誘電率を有する絶縁性バリア膜を用いているため、絶縁耐圧特性に優れると共に小面積で大容量値を得ることができるので、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００２０】
本発明の半導体記憶装置において、絶縁性バリア膜は、データ記憶用容量素子を覆うように形成されていることが好ましい。
【００２１】
このようにすると、絶縁性バリア膜によってデータ記憶用容量素子を構成する容量絶縁膜が水素還元により特性が劣化されることを防ぐと共に、絶縁性バリア膜によって絶縁耐圧特性に優れ且つ小面積で大容量値を有するビット線負荷容量を得ることができるので、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００２２】
本発明の半導体記憶装置において、負荷容量下部電極が上部電極よりなる場合、上部電極、絶縁性バリア膜及びビット線によりビット線負荷容量が構成されるので、データ記憶用容量素子を構成する容量絶縁膜の特性が水素還元により劣化されることを防ぐと共に、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００２３】
本発明の半導体記憶装置において、負荷容量下部電極が下部電極よりなる場合、下部電極、絶縁性バリア膜及びビット線によりビット線負荷容量が構成されるので、データ記憶用容量素子を構成する容量絶縁膜の特性が水素還元により劣化されることを防ぐと共に、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００２４】
本発明の半導体記憶装置において、負荷容量下部電極と、ビット線とは互いに交差する方向に延びていることが好ましい。
【００２５】
このようにすると、簡易な構成でビット線負荷容量を形成できる。
【００２６】
本発明の半導体記憶装置において、負荷容量下部電極と、ビット線とは互いに平行に延びていることが好ましい。
【００２７】
このようにすると、簡易な構成でビット線負荷容量を形成できる。
【００２８】
本発明の半導体記憶装置において、ビット線は、絶縁性バリア膜の上における負荷容量下部電極との距離が最も小さくなる領域に形成されていることが好ましい。
【００２９】
このようにすると、半導体記憶装置の小体積化が可能になる。
【００３０】
本発明の半導体記憶装置において、前記絶縁性バリア膜は、酸化アルミニウムを含有する膜よりなることが好ましい。
【００３１】
このようにすると、酸化アルミニウムを含有する膜は、結晶性が非晶質であると共に高い比誘電率を有するため、絶縁耐圧特性に優れると共に小面積で大容量値を有するビット線負荷容量を得ることができるので、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００３２】
本発明の半導体記憶装置において、酸化アルミニウムを含有する膜は、Ａｌ２  Ｏ３  膜、ＴｉＡｌＯ膜又はＴａＡｌＯ膜であれば、結晶性が非晶質であると共に高い比誘電率を有するため、絶縁耐圧特性に優れると共に小面積で大容量値を有するビット線負荷容量を得ることができるので、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００３３】
本発明の半導体記憶装置において、絶縁性バリア膜とビット線との間に、層間絶縁膜が介在していることが好ましい。
【００３４】
このようにすると、ビット線を形成する前に半導体基板からの表面高さを均一にする必要がある場合又はビット線を形成する際に絶縁性バリア膜がオーバーエッチングされることを防止する場合等に有効である。
【００３５】
本発明の半導体記憶装置において、層間絶縁膜が、ＳｉＯ２  膜又はＳｉＮ膜よりなる場合に、ビット線を形成する前に半導体基板からの表面高さを均一にする必要がある場合又はビット線を形成する際に絶縁性バリア膜がオーバーエッチングされることを防止する場合等に有効である。
【００３６】
本発明の半導体記憶装置において、容量絶縁膜が、ＳｒＢｉ２（Ｔａｘ  Ｎｂ１−ｘ  ）２Ｏ９  膜、Ｐｂ（Ｚｒｘ  Ｔｉ１−ｘ  ）Ｏ３  膜、（Ｂａｘ  Ｓｒ１−ｘ  ）ＴｉＯ３  膜、（ＢｉｘＬａ１−ｘ  ）４  Ｔｉ３  Ｏ１２  （以上０≦ｘ≦１）膜又はＴａ２  Ｏ５  膜よりなる場合に生じる水素還元による特性劣化は、絶縁性バリア膜によって防止できる。
【００３７】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置について図面を参照しながら説明する。図１は本発明の第１の実施形態に係る半導体記憶装置の平面図であり、図２は図１に示すＩＩ−ＩＩ線の断面図であり、図３（ａ）は図１に示すＩＩＩａ−ＩＩＩａ線の断面図である。
【００３８】
図１〜図３（ａ）に示すように、シリコン基板１００における素子分離領域１０１で囲まれた領域には、トランジスタを構成するゲート電極１０２及びソース又はドレインとなる不純物活性領域１０３ａ、１０３ｂが形成されている。シリコン基板１００、素子分離領域１０１、不純物活性領域１０３ａ、１０３ｂの上に、ＳｉＯ２  膜又はＳｉＮ膜よりなる第１の層間絶縁膜１０４が形成されている。第１の層間絶縁膜１０４には、ポリシリコン膜又はタングステン膜等の導電性の材料膜よりなるコンタクトプラグ１０５が形成されており、該コンタクトプラグ１０５の下端は不純物活性領域１０３ａに接続されている。
【００３９】
第１の層間絶縁膜１０４及びコンタクトプラグ１０５の上に、下部電極１０６が形成されており、下部電極１０６の下面はコンタクトプラグ１０５の上端に接続されている。また、下部電極１０６は、ＴｉＡｌＮ膜、Ｉｒ膜又はＩｒＯ２  膜等の導電性の酸素バリア膜とＰｔ膜等の電極用の材料膜とが下から順に積層された積層膜よりなる。第１の層間絶縁膜１０４の上であって隣接する下部電極１０６同士の間には、上面が下部電極１０６の上面とほぼ面一になるように、ＳｉＯ２  を含む膜よりなるスペーサ絶縁膜１０７が形成されている。
【００４０】
下部電極１０６及びスペーサ絶縁膜１０７の上に、絶縁性金属酸化物であって強誘電体膜であるＳｒＢｉ２（Ｔａｘ，Ｎｂ１−ｘ）２  Ｏ９（０≦ｘ≦１）膜よりなる容量絶縁膜１０８が形成されている。容量絶縁膜１０８の下面は下部電極１０６の上面と接続されている。尚、容量絶縁膜１０８は、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３  （０≦ｘ≦１）膜、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（０≦ｘ≦１）膜、（ＢｉｘＬａ１−ｘ）４Ｔｉ３  Ｏ１２（０≦ｘ≦１）膜又はＴａ２  Ｏ５  膜よりなる場合であっても構わない。容量絶縁膜１０８は、前記いずれの膜よりなる場合であっても、多結晶薄膜であると共に３０ｎｍ〜２５０ｎｍの範囲の膜厚を有している。容量絶縁膜１０８の上に、Ｐｔを主成分とする膜よりなる上部電極１０９が形成されている。
【００４１】
このように、下部電極１０６、容量絶縁膜１０８及び上部電極１０９によりデータ記憶用容量素子１１０が構成されている。
【００４２】
第１の層間絶縁膜１０７の上に、データ記憶用容量素子１１０を覆うように、容量絶縁膜１０８への水素の拡散を防止する絶縁性バリア膜１１１が形成されている。絶縁性バリア膜１１１は、酸化アルミニウムを含む膜よりなり、例えば、Ａｌ２  Ｏ３  膜、ＴｉＡｌＯ膜若しくはＴａＡｌＯ膜等よりなる単層膜、又はＡｌ２  Ｏ３  膜、ＴｉＡｌＯ膜若しくはＴａＡｌＯ膜等を組み合わせて積層された積層膜よりなる。ここで、絶縁性バリア膜１１１がＴｉＡｌＯ膜よりなる場合、ＴｉＡｌＯ膜の比誘電率は約２０であり、ＳｉＯ２  膜の比誘電率の約５倍の値を有する。また、ＴｉＡｌＯ膜の結晶性は非晶質であるので、ＴｉＡｌＯ膜の膜厚が５ｎｍ以上であれば、１０年以上の絶縁耐圧寿命を実現することができる。尚、製造工程において制約される表面の段差値を考慮すると、絶縁性バリア膜１１１の膜厚は１００ｎｍ以下であればよい。
【００４３】
絶縁性バリア膜１１１、スペーサ絶縁膜１０７及び第１の層間絶縁膜１０４には、ビット線コンタクト１１２が形成されている。ビット線コンタクト１１２は、タングステン膜、アルミニウム膜又は銅膜等の導電性の材料膜よりなり、該ビット線コンタクト１１２の下端は不純物活性領域１０３ｂに接続されている。絶縁性バリア膜１１１及びビット線コンタクト１１２の上に、ビット線１１３が形成されており、該ビット線１１３の下面はビット線コンタクト１１２の上端に接続されている。
【００４４】
このように、負荷容量下部電極としての上部電極１０９、負荷容量絶縁膜としての絶縁性バリア膜１１１及び負荷容量上部電極としてのビット線１１３により、図３（ｂ）に示すように、ビット線負荷容量１１４が形成されている。ビット線負荷容量１１４の容量値は、絶縁性バリア膜１１１の膜厚、ビット線１１３から上部電極１０９までの距離、ビット線１１３若しくは上部電極１０９の面積、又はビット線１１３と交差する上部電極１０９の数等によって容易に変更することができる。また、図１に示すように、ビット線１１３と、複数の上部電極１０９及び絶縁性バリア膜１１１とは互いに交差する方向に延びている。このように、ビット線負荷容量１１４は簡易な構成で形成されている。
【００４５】
次に、図４（ａ）は本発明の第１の実施形態に係る半導体記憶装置の他の例を示している。
【００４６】
図４（ａ）に示す半導体記憶装置においては、絶縁性バリア膜１１１とビット線１１３との間に第２の層間絶縁膜１１５がさらに形成されている。図４に示すように、絶縁性バリア膜１１１とビット線１１３との間に第２の層間絶縁膜１１５を介在させることにより、ビット線１１３を形成する前にシリコン基板１００からの表面高さを均一にする必要がある場合又はビット線１１３を形成する際に絶縁性バリア膜１１１がオーバーエッチングされることを防止する場合等に有効である。
【００４７】
このように、図４（ａ）に示す半導体記憶装置の場合には、負荷容量下部電極としての上部電極１０９、負荷容量絶縁膜としての絶縁性バリア膜１１１及び第２の層間絶縁膜１１５並びに負荷容量上部電極としてのビット線１１３により、図４（ｂ）に示すように、ビット線負荷容量１１６が形成されている。ビット線負荷容量１１６の容量値は、絶縁性バリア膜１１１の膜厚、ビット線１１３から上部電極１０９までの距離、ビット線１１３若しくは上部電極１０９の面積、又はビット線１１３と交差する上部電極１０９の数に加えて、第２の層間絶縁膜１１５の膜厚等によって容易に変更することができる。
【００４８】
以上のように、本発明の第１の実施形態によると、ビット線負荷容量を構成する容量絶縁膜として、結晶性が非晶質であると共に比誘電率がＳｉＯ２  膜の数倍の値を有する絶縁性バリア膜を用いているので、絶縁耐圧特性に優れると共に小面積で大容量値を得ることができるビット線負荷容量を簡単な構成で実現することができる。このように、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００４９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置について図面を参照しながら説明する。図５は本発明の第２の実施形態に係る半導体記憶装置の平面図であり、図６は図５に示すＶＩ−ＶＩ線の断面図であり、図７（ａ）は図５に示すＶＩＩａ−ＶＩＩａ線の断面図である。
【００５０】
図５〜図７（ａ）に示すように、シリコン基板２００における素子分離領域２０１で囲まれた領域には、トランジスタを構成するゲート電極２０２及びソース又はドレインとなる不純物活性領域２０３ａ、２０３ｂが形成されている。シリコン基板２００、素子分離領域２０１及び不純物活性領域２０３ａ、２０３ｂの上に、ＳｉＯ２  膜又はＳｉＮ膜よりなる第１の層間絶縁膜２０４が形成されている。
【００５１】
第１の層間絶縁膜２０４の上に下部電極２０５が形成されており、該下部電極２０５は、Ｔｉ膜又はＴｉＯ膜等の密着層とＰｔ膜等の電極用の材料膜とが下から順に積層された積層膜から構成されている。第１の層間絶縁膜２０４の上であって隣接する下部電極２０５同士の間には、上面が下部電極２０５の上面とほぼ面一になるように、ＳｉＯ２  を含む膜よりなるスペーサ絶縁膜２０６が形成されている。
【００５２】
下部電極２０５の上に、絶縁性金属酸化物であって強誘電体材膜であるＳｒＢｉ２（Ｔａｘ，Ｎｂ１−ｘ）２  Ｏ９（０≦ｘ≦１）膜よりなる容量絶縁膜２０７が形成されている。容量絶縁膜２０７の下面は下部電極２０５の上面と接続されている。尚、容量絶縁膜２０７は、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３  （０≦ｘ≦１）膜、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（０≦ｘ≦１）膜、（ＢｉｘＬａ１−ｘ）４Ｔｉ３  Ｏ１２（０≦ｘ≦１）膜又はＴａ２  Ｏ５  膜よりなる場合であっても構わない。容量絶縁膜２０７は、前記いずれの膜よりなる場合であっても、多結晶薄膜であると共に３０ｎｍ〜２５０ｎｍの範囲の膜厚を有している。容量絶縁膜２０７の上に、Ｐｔを主成分とする膜よりなる上部電極２０８が形成されている。
【００５３】
このように、下部電極２０５、容量絶縁膜２０７及び上部電極２０８によりデータ記憶用容量素子２０９が構成されている。
【００５４】
第１の層間絶縁膜２０６の上に、データ記憶用容量素子２０９を覆うように、容量絶縁膜２０７への水素の拡散を防止する絶縁性バリア膜２１０が形成されている。絶縁性バリア膜２１０は、酸化アルミニウムを含む膜よりなり、例えば、Ａｌ２  Ｏ３  膜、ＴｉＡｌＯ膜若しくはＴａＡｌＯ膜等よりなる単層膜、又はＡｌ２  Ｏ３  膜、ＴｉＡｌＯ膜若しくはＴａＡｌＯ膜等を組み合わせて積層された積層膜よりなる。尚、絶縁性バリア膜２１０がこのような膜よりなる場合、絶縁性バリア膜２１０は結晶性が非晶質の膜であると共に高い比誘電率を有する。
【００５５】
絶縁性バリア膜２１０には、タングステン膜、アルミニウム膜又は銅膜等の導電性の材料膜よりなる電極コンタクト２１１が形成されており、該電極コンタクト２１１の下面は上部電極２０８の上面に接続されている。また、絶縁性バリア膜２１０、スペーサ絶縁膜２０６及び第１の層間絶縁膜２０４には、ビット線コンタクト２１２及び蓄積ノードコンタクト２１３が形成されている。ビット線コンタクト２１２及び蓄積ノードコンタクト２１３はそれぞれタングステン膜、アルミニウム膜又は銅膜等の導電性の材料膜よりなる。また、ビット線コンタクト２１２の下端は不純物活性領域２０３ｂに接続されており、蓄積ノードコンタクト２１３の下端は不純物活性領域２０３ａに接続されている。
【００５６】
絶縁性バリア膜２１０、電極コンタクト２１１及び蓄積ノードコンタクト２１３の上に蓄積ノード線２１４が形成されており、該蓄積ノード線２１４は、電極コンタクト２１１と蓄積ノードコンタクト２１３とが接続されるように形成されている。また、絶縁性バリア膜２１０及びビット線コンタクト２１２の上にはビット線２１５が形成されており、ビット線コンタクト２１２の上端はビット線２１５の下面に接続されている。
【００５７】
このように、負荷容量下部電極としての下部電極２０５、負荷容量絶縁膜としての絶縁性バリア膜２０７及び負荷容量上部電極としてのビット線２１５により、図７（ｂ）に示すように、ビット線負荷容量２１６が形成されている。また、ビット線２１５は、絶縁性バリア膜２１０の上における下部電極２０５との距離が最も小さくなる領域に形成されているので、半導体記憶装置の小体積化に資することができる。ビット線負荷容量２１６の容量値は、絶縁性バリア膜２１０の膜厚、ビット線２１５から下部電極２０５までの距離、ビット線２１５若しくは下部電極２０５の面積、又はビット線２１５と交差する下部電極２０５の数等によって容易に変更することができる。また、図５に示すように、ビット線２１５と、複数の下部電極２０５及び絶縁性バリア膜２１０とは互いに交差する方向に延びている。このように、ビット線負荷容量２１６は簡易な構成で形成されている。
【００５８】
次に、図８（ａ）は本発明の第２の実施形態に係る半導体記憶装置の他の例を示している。
【００５９】
図８（ａ）に示す半導体記憶装置においては、絶縁性バリア膜２１０とビット線２１５との間に第２の層間絶縁膜２１７がさらに形成されている。図８（ａ）に示すように、絶縁性バリア膜２１０とビット線２１５との間に第２の層間絶縁膜２１７を介在させることにより、ビット線２１５を形成する前にシリコン基板２００からの表面高さを均一にする必要がある場合又はビット線２１５を形成する際に絶縁性バリア膜２１０がオーバーエッチングされることを防止する場合等に有効である。
【００６０】
このように、図８（ａ）に示す半導体記憶装置の場合には、負荷容量下部電極としての下部電極２０５、負荷容量絶縁膜としての絶縁性バリア膜２１０及び第２の層間絶縁膜２１７並びに負荷容量上部電極としてのビット線２１５により、図８（ｂ）に示すように、ビット線負荷容量２１８が形成されている。ビット線負荷容量２１８の容量値は、絶縁性バリア膜２１０の膜厚、ビット線２１５から下部電極２０５までの距離、ビット線２１５若しくは下部電極２０５の面積、又はビット線２１５と交差する下部電極２０５の数に加えて、第２の層間絶縁膜２１７の膜厚等によって容易に変更することができる。
【００６１】
以上のように、本発明の第２の実施形態によると、ビット線負荷容量を構成する容量絶縁膜として、結晶性が非晶質であると共に比誘電率がＳｉＯ２  膜の数倍の値を有する絶縁性バリア膜を用いているので、絶縁耐圧特性に優れると共に小面積で大容量値を得ることができるビット線負荷容量を簡単な構成で実現することができる。これにより、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００６２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置について図面を参照しながら説明する。図９は本発明の第３の実施形態に係る半導体記憶装置の平面図であり、図１０は図９に示すＸ−Ｘ線の断面図であり、図１１（ａ）は図９に示すＸＩａ−ＸＩａ線の断面図である。
【００６３】
図９〜図１１（ａ）に示すように、シリコン基板３００における素子分離領域３０１で囲まれた領域には、トランジスタを構成するゲート電極３０２及びソース又はドレインとなる不純物活性領域３０３ａ、３０３ｂが形成されている。シリコン基板３００、素子分離領域３０１、不純物活性領域３０３ａ、３０３ｂの上に、ＳｉＯ２  膜又はＳｉＮ膜よりなる第１の層間絶縁膜３０４が形成されている。第１の層間絶縁膜３０４には、ポリシリコン膜又はタングステン膜等の導電性の材料膜よりなるコンタクトプラグ３０５が形成されており、該コンタクトプラグ３０５の下端は不純物活性領域３０３ａに接続されている。
【００６４】
第１の層間絶縁膜３０４及びコンタクトプラグ３０５の上に、下部電極３０６が形成されており、該下部電極３０６の下面はコンタクトプラグ３０５の上端に接続されている。また、下部電極３０６は、ＴｉＡｌＮ膜、Ｉｒ膜又はＩｒＯ２  膜等の導電性の酸素バリア膜とＰｔ膜等の電極用の材料膜とが下から順に積層された積層膜よりなる。第１の層間絶縁膜３０４の上であって隣接する下部電極３０６同士の間には、上面が下部電極３０６の上面とほぼ面一になるように、ＳｉＯ２  を含む膜よりなるスペーサ絶縁膜３０７が形成されている。
【００６５】
下部電極３０６及びスペーサ絶縁膜３０７の上に、絶縁性金属酸化物であって強誘電体膜であるＳｒＢｉ２（Ｔａｘ，Ｎｂ１−ｘ）２  Ｏ９（０≦ｘ≦１）膜よりなる容量絶縁膜３０８が形成されている。容量絶縁膜３０８の下面は下部電極３０６の上面と接続されている。尚、容量絶縁膜３０８は、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３  （０≦ｘ≦１）膜、（ＢａｘＳｒ１−ｘ）ＴｉＯ３（０≦ｘ≦１）膜、（ＢｉｘＬａ１−ｘ）４Ｔｉ３  Ｏ１２（０≦ｘ≦１）膜又はＴａ２  Ｏ５  膜よりなる場合であっても構わない。容量絶縁膜３０８の上に、Ｐｔを主成分とする膜よりなる上部電極３０９が形成されている。
【００６６】
このように、下部電極３０６、容量絶縁膜３０８及び上部電極３０９によりデータ記憶用容量素子３１０が構成されている。
【００６７】
第１の層間絶縁膜３０７の上に、データ記憶用容量素子３１０を覆うように、容量絶縁膜３０８への水素の拡散を防止する絶縁性バリア膜３１１が形成されている。絶縁性バリア膜３１１は、酸化アルミニウムを含む材料膜よりなり、例えば、Ａｌ２  Ｏ３  膜、ＴｉＡｌＯ膜若しくはＴａＡｌＯ膜等よりなる単層膜、又はＡｌ２  Ｏ３  膜、ＴｉＡｌＯ膜若しくはＴａＡｌＯ膜等を組み合わせて積層された積層膜よりなる。
【００６８】
絶縁性バリア膜３１１、スペーサ絶縁膜３０７及び第１の層間絶縁膜３０４には、ビット線コンタクト３１２が形成されている。ビット線コンタクト３１２はタングステン膜、アルミニウム膜又は銅膜等の導電性の材料膜よりなり、該ビット線コンタクト３１２の下端は不純物活性領域３０３ｂと接続されている。絶縁性バリア膜３１１及びビット線コンタクト３１２の上に、ビット線３１３が形成されており、該ビット線３１３の下面はビット線コンタクト３１２の上端に接続されている。
【００６９】
このように、負荷容量下部電極としての上部電極３０９、負荷容量絶縁膜としての絶縁性バリア膜３１１及び負荷容量上部電極としてのビット線３１３により、図１１（ｂ）に示すように、ビット線負荷容量３１４が形成されている。ビット線負荷容量３１４の容量値は、絶縁性バリア膜３１１の膜厚、ビット線３１３から上部電極３０９までの距離、ビット線３１３若しくは上部電極３０９の面積等によって容易に変更することができる。
【００７０】
また、第３の実施形態では、前記第１の実施形態と異なり、図９に示すように、ビット線３１３と、複数の上部電極３０９及び絶縁性バリア膜３１１とは互いに平行に延びている。このように、ビット線負荷容量３１４は簡易な構成で形成されている。
【００７１】
次に、図１２（ａ）は本発明の第３の実施形態に係る半導体記憶装置の他の例を示している。
【００７２】
図１２（ａ）に示す半導体記憶装置は、絶縁性バリア膜３１１とビット線３１３との間に第２の層間絶縁膜３１５がさらに形成されている。図１２（ａ）に示すように、絶縁性バリア膜３１１とビット線３１３との間に第２の層間絶縁膜３１５を介在させることにより、ビット線３１３を形成する前にシリコン基板３００からの表面高さを均一にする必要がある場合又はビット線３１３を形成する際に絶縁性バリア膜３１１がオーバーエッチングされることを防止する場合等に有効である。
【００７３】
このように、図１２（ａ）に示す半導体記憶装置においては、負荷容量下部電極としての上部電極３０９、負荷容量絶縁膜としての絶縁性バリア膜３１１及び第２の層間絶縁膜３１５並びに負荷容量上部電極としてのビット線３１３により、図１２（ｂ）に示すように、ビット線負荷容量３１６が形成されている。ビット線負荷容量３１６の容量値は、絶縁性バリア膜３１１の膜厚、ビット線３１３から上部電極３０９までの距離、ビット線３１３若しくは上部電極３０９の面積に加えて、第２の層間絶縁膜３１５の膜厚等によって容易に変更することができる。
【００７４】
以上のように、本発明の第３の実施形態によると、ビット線負荷容量を構成する容量絶縁膜として、結晶性が非晶質であると共に比誘電率がＳｉＯ２  膜の数倍の値を有する絶縁性バリア膜を用いているので、絶縁耐圧特性に優れると共に小面積で大容量値を得ることができるビット線負荷容量を簡単な構成で実現することができる。これにより、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【００７５】
【発明の効果】
以上のように、本発明によれば、ビット線負荷容量を構成する容量絶縁膜として、結晶性が非晶質の材料膜であると共に高い比誘電率を有する絶縁性バリア膜を用いているので、絶縁耐圧特性に優れると共に小面積で大容量値を得ることができるビット線負荷容量を簡単な構成で実現することができる。これにより、半導体記憶装置の高性能化及び製造コストの低コスト化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の平面図である。
【図２】本発明の第１の実施形態における図１に示したＩＩ−ＩＩ線の断面図である。
【図３】（ａ）は本発明の第１の実施形態における図１に示したＩＩＩａ−ＩＩＩａ線の断面図であり、（ｂ）は本発明の第１の実施形態に係るビット線負荷容量を示す図である。
【図４】（ａ）は本発明の第１の実施形態に係る半導体記憶装置の他の例を示す断面図であり、（ｂ）は本発明の第１の実施形態に係るビット線負荷容量の他の例を示す図である。
【図５】本発明の第２の実施形態に係る半導体記憶装置の平面図である。
【図６】本発明の第２の実施形態における図５に示したＶＩ−ＶＩ線の断面図である。
【図７】（ａ）は本発明の第２の実施形態における図５に示したＶＩＩａ−ＶＩＩａ線の断面図であり、（ｂ）は本発明の第２の実施形態に係るビット線負荷容量を示す図である。
【図８】（ａ）は本発明の第２の実施形態に係る半導体記憶装置の他の例を示す断面図であり、（ｂ）は本発明の第２の実施形態に係るビット線負荷容量の他の例を示す図である。
【図９】本発明の第３の実施形態に係る半導体記憶装置の平面図である。
【図１０】本発明の第３の実施形態に係る図５に示したＸ−Ｘ線の断面図である。
【図１１】（ａ）は本発明の第３の実施形態における図９に示したＸＩａ−ＸＩａ線の断面図であり、（ｂ）は本発明の第３の実施形態に係るビット線負荷容量を示す図である。
【図１２】（ａ）は本発明の第３の実施形態に係る半導体記憶装置の他の例を示す断面図であり、（ｂ）は本発明の第３の実施形態に係るビット線負荷容量の他の例を示す図である。
【図１３】従来の半導体記憶装置の回路図である。
【符号の説明】
１００、２００、３００    シリコン基板
１０１、２０１、３０１    素子分離領域
１０２、２０２、３０２    ゲート電極
１０３ａ、１０３ｂ、２０３ａ、２０３ｂ、３０３ａ、３０３ｂ    不純物活性領域
１０４、２０４、３０４    第１の層間絶縁膜
１０５、３０５    コンタクプラグ
１０６、２０５、３０６    下部電極
１０７、２０６、３０７    スペーサ絶縁膜
１０８、２０７、３０８    容量絶縁膜
１０９、１０８、３０９    上部電極
１１０、２０９、３１０    データ記憶用容量素子
１１１、２１０、３１１    絶縁性バリア膜
１１２、２１２、３１２    ビット線コンタクト
１１３、２１５、３１３    ビット線
１１４、２１６、３１４    ビット線負荷容量
１１５、２１７、３１５    第２の層間絶縁膜
１１６、２１８、３１６    ビット線負荷容量
２１１    電極コンタクト
２１３    蓄積ノードコンタクト
２１４    蓄積ノード線
【図１】
2004342974.tif 000003
【図２】
2004342974.tif 000004
【図３】
2004342974.tif 000005
【図４】
2004342974.tif 000006
【図５】
2004342974.tif 000007
【図６】
2004342974.tif 000008
【図７】
2004342974.tif 000009
【図８】
2004342974.tif 000010
【図９】
2004342974.tif 000011
【図１０】
2004342974.tif 000012
【図１１】
2004342974.tif 000013
【図１２】
2004342974.tif 000014
【図１３】
2004342974.tif 000015