(57)【要約】【課題】ダイナミックメモリセルを有する半導体メモリにおいて、消費電力を増加させることなくアクセス時間を短縮する。【解決手段】動作制御回路は、読み出し要求、書き込み要求およびリフレッシュ要求に応じて活性化されたセンスアンプの非活性化タイミングを、リフレッシュ要求に応答して動作するセンスアンプから出力可能な最大信号量がメモリセルに伝達されるタイミングに合わせて設定する。センスアンプの活性化期間をリフレッシュ動作に合わせることでアクセス時間を短縮できる。リフレッシュ制御回路は、リフレッシュ要求が所定数連続して発生し、全メモリセルのリフレッシュ後にリフレッシュ要求信号の発生周期を長くする。リフレッシュ要求が連続して発生するときにリフレッシュ頻度を下げ、消費電力を削減できる。この結果、スタンバイモード時の消費電力を増加させることなくアクセス時間を短縮できる。【選択図】　　　図１
2004062925.tif 000002
【特許請求の範囲】
【請求項１】
データを保持するためにリフレッシュが必要な複数のメモリセルと、
前記メモリセルに書き込まれるデータの信号量を増幅するセンスアンプと、
前記メモリセルに対する読み出し要求、書き込み要求およびリフレッシュ要求に応じて、前記センスアンプを活性化するとともに、前記センスアンプの非活性化タイミングを、前記リフレッシュ要求に応答して動作する前記センスアンプから出力可能な最大信号量が前記メモリセルに伝達されるタイミングに合わせて設定する動作制御回路と、
前記メモリセルをリフレッシュさせるためのリフレッシュ要求信号を周期的に出力するとともに、前記読み出し要求または前記書き込み要求が途中に入ることなくリフレッシュ要求が所定数連続して発生し全ての前記メモリセルがリフレッシュされた後に、前記リフレッシュ要求信号の発生周期を長くするリフレッシュ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタを備え、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求が途中に入ることなく、前記リフレッシュアドレスカウンタが１周したときに周期変更信号を活性化する連続リフレッシュ判定回路と、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記リフレッシュ回数カウンタが出力する前記周期変更信号を外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求に応じてリセットされ、リフレッシュ要求に応じてカウント動作し、カウンタ値が前記所定数に達したときに周期変更信号を活性化するリフレッシュ回数カウンタと、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、前記読み出し要求に対する読み出し動作、前記書き込み要求に対する書き込み動作および前記メモリセルのリフレッシュ動作における前記ワード線の選択期間を全て同じに設定することを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
前記リフレッシュ要求は、前記リフレッシュ制御回路が出力する前記リフレッシュ要求信号のみにより認識され、
前記メモリセルのリフレッシュ動作は、外部端子からのコマンド信号を受けることなく、前記リフレッシュ要求信号のみに応答して実行されることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記ワード線の選択期間を、前記メモリセルのリフレッシュ動作における前記ワード線の選択期間より短く設定することを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し動作および前記書き込み動作の少なくともいずれかにおける前記ワード線の非選択タイミングを、前記リフレッシュ動作における前記ワード線の非選択タイミングより早く設定することを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記センスアンプの活性化期間を、前記メモリセルのリフレッシュ動作における前記センスアンプの活性化期間より短く設定することを特徴とする半導体メモリ。
【請求項１０】
請求項１記載の半導体メモリにおいて、
前記動作制御回路は、前記リフレッシュ制御回路からのリフレッシュ要求信号の出力または外部端子を介して供給されるリフレッシュコマンドに応じて前記リフレッシュ要求を認識することを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに書き込まれたデータを保持するためにリフレッシュ動作が必要な半導体メモリに関する。
【０００２】
【従来の技術】
ダイナミックメモリセルを有するＤＲＡＭ等の半導体メモリは、メモリセルのデータを保持するために所定の周期でリフレッシュ動作を実行する必要がある。リフレッシュ動作の頻度は、メモリセルに書き込まれた信号量（電荷量）が大きいほど少なくできる。このため、メモリセルに書き込む信号量が大きいほど、データ保持時間は長くなり、消費電力は小さくなる。一方、読み出し動作におけるデータの再書き込みおよび書き込み動作では、メモリセルに書き込む信号量を大きくするほど、その動作時間（サイクル時間）は長くなる。
【０００３】
【発明が解決しようとする課題】
上述したように、データ保持時間の確保とサイクル時間の短縮とは、相反する関係にある。このため、ＤＲＡＭ等の半導体メモリにおいて、データ保持時間の確保とサイクル時間の短縮とを両方実現することは困難であった。
従来、低消費電力を重視する半導体メモリでは、メモリセルに書き込まれる信号量を増加させることで、サイクル時間を遅くする代わりにリフレッシュ頻度を下げている。高速アクセスを重視する半導体メモリでは、メモリセルに書き込まれる信号量を増加させずに、リフレッシュ頻度を上げる代わりにサイクル時間を短縮している。
【０００４】
本発明の目的は、ダイナミックメモリセルを有する半導体メモリにおいて、消費電力を増加させることなくサイクル時間を短縮することにある。
【０００５】
【課題を解決するための手段】
請求項１の半導体メモリでは、動作制御回路は、メモリセルに対する読み出し要求、書き込み要求およびリフレッシュ要求に応じて、センスアンプを活性化する。センスアンプは、メモリセルに書き込まれるデータの信号量を増幅する。メモリセルは、データを保持するためにリフレッシュが必要である。また、動作制御回路は、センスアンプの非活性化タイミングを、リフレッシュ要求に応答して動作するセンスアンプから出力可能な最大信号量がメモリセルに伝達されるタイミングに合わせて設定する。このため、リフレッシュ要求に応答するリフレッシュ動作では、メモリセルから読み出されたデータは、再びメモリセルにフル書き込みされる。読み出し要求に応答する読み出し動作および書き込み要求に応答する書き込み動作では、データはメモリセルにフル書き込みされない。しかし、センスアンプの活性化期間をリフレッシュ動作時間に合わせることで、読み出し動作時間および書き込み動作時間を短縮できる。
【０００６】
リフレッシュ制御回路は、メモリセルをリフレッシュさせるためのリフレッシュ要求信号を周期的に出力する。リフレッシュ制御回路は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求が所定数連続して発生し、全てのメモリセルがリフレッシュされた後に、リフレッシュ要求信号の発生周期を長くする。このため、リフレッシュ要求が連続して発生するとき（スタンバイモード）に、リフレッシュ頻度を下げ、消費電力を削減できる。この結果、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００７】
請求項２の半導体メモリでは、リフレッシュ制御回路は、連続リフレッシュ判定回路およびリフレッシュタイマを有している。連続リフレッシュ判定回路は、メモリセルに対する読み出し要求または書き込み要求が途中に入ることなく、リフレッシュするメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタが１周したときに周期変更信号を活性化する。リフレッシュタイマは、リフレッシュ要求信号の発生周期を、周期変更信号の活性化中に、周期変更信号の非活性化中より長くする。このため、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００８】
請求項３の半導体メモリでは、連続リフレッシュ判定回路が出力する周期変更信号は、外部端子を介して外部に出力される。周期変更信号に応じて外部リフレッシュ要求の供給周期を長くすることで、リフレッシュ要求を外部からも供給可能な半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０００９】
請求項４の半導体メモリでは、リフレッシュ制御回路は、リフレッシュ回数カウンタおよびリフレッシュタイマを有している。リフレッシュ回数カウンタは、メモリセルに対する読み出し要求または書き込み要求に応じてリセットされ、リフレッシュ要求に応じてカウント動作する。リフレッシュ回数カウンタは、カウンタ値が所定数に達したときに周期変更信号を活性化する。リフレッシュタイマは、リフレッシュ要求信号の発生周期を、周期変更信号の活性化中に、周期変更信号の非活性化中より長くする。このため、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１０】
請求項５の半導体メモリでは、複数のワード線は、メモリセルにそれぞれ接続されている。ワード線のいずれかは、アドレス信号に応じて選択される。動作制御回路は、読み出し要求に対する読み出し動作、書き込み要求に対する書き込み動作およびメモリセルのリフレッシュ動作におけるワード線の選択期間を全て同じに設定する。ワード線の選択期間を動作の種類に応じて変更しなくてよいため、動作制御回路を簡易に構成できる。
【００１１】
請求項６の半導体メモリでは、リフレッシュ要求は、リフレッシュ制御回路が出力するリフレッシュ要求信号のみにより認識される。メモリセルのリフレッシュ動作は、外部端子からのコマンド信号を受けることなく、リフレッシュ要求信号のみに応答して実行される。すなわち、リフレッシュ動作を内部で自動的に実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１２】
請求項７の半導体メモリでは、複数のワード線は、メモリセルにそれぞれ接続されている。ワード線のいずれかは、アドレス信号に応じて選択される。動作制御回路は、読み出し要求に対する読み出し動作および書き込み要求に対する書き込み動作の少なくともいずれかにおけるワード線の選択期間を、メモリセルのリフレッシュ動作におけるワード線の選択期間より短く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１３】
請求項８の半導体メモリでは、動作制御回路は、読み出し動作および書き込み動作の少なくともいずれかにおけるワード線の非選択タイミングを、リフレッシュ動作におけるワード線の非選択タイミングより早く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１４】
請求項９の半導体メモリでは、動作制御回路は、読み出し要求に対する読み出し動作および書き込み要求に対する書き込み動作の少なくともいずれかにおけるセンスアンプの活性化期間を、メモリセルのリフレッシュ動作におけるセンスアンプの活性化期間より短く設定する。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【００１５】
請求項１０の半導体メモリでは、動作制御回路は、リフレッシュ制御回路からのリフレッシュ要求信号の出力または外部端子を介して供給されるリフレッシュコマンドに応じてリフレッシュ要求を認識する。すなわち、リフレッシュ動作を内部で自動的に実行するとともに、外部からのリフレッシュ要求に応じて実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されていることを示している。末尾に”Ｚ”が付く信号は、正論理を示している。頭に”／”が付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重丸は、外部端子を示している。以降の説明では、”チップセレクト信号”を”／ＣＳ信号”というように、信号名を略して表す場合がある。
図１は、本発明の半導体メモリの第１の実施形態を示している。この実施形態は、請求項１、請求項２、請求項５および請求項６に対応している。この半導体メモリは、ＣＭＯＳ技術を使用して、ＤＲＡＭのメモリセルを有しＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、外部からリフレッシュコマンドを受けることなく、チップ内部で定期的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する。この擬似ＳＲＡＭは、例えば、携帯電話に搭載されるワークメモリに使用される。
【００１７】
擬似ＳＲＡＭは、コマンドバッファ１０、コマンドデコーダ１２、連続リフレッシュ判定回路１４、リフレッシュタイマ１６、アドレスバッファ１８、データ入出力バッファ２０、制御信号生成回路２２、タイミング信号生成回路２４、リフレッシュアドレスカウンタ２６、アドレスラッチ回路２８、アドレスプリデコーダ３０、３２およびメモリコア３４を有している。
【００１８】
コマンドバッファ１０は、外部からコマンド信号（チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ）を受信する。コマンドデコーダ１２は、コマンドバッファ１０から供給されるコマンド信号を解読し、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを出力する。
連続リフレッシュ判定回路１４は、例えば、縦続接続された２つのラッチを有している。連続リフレッシュ判定回路１４は、読み出し制御信号ＲＤＺ（読み出し要求）または書き込み制御信号ＷＲＺ（書き込み要求）が途中に入ることなく、リフレッシュアドレスカウンタ２６が１周したときに周期変更信号ＬＯＮＧを活性化（高レベルに変化）する。より具体的には、リフレッシュアドレスカウンタ２６の１周は、読み出し制御信号ＲＤＺ（読み出し要求）または書き込み制御信号ＷＲＺ（書き込み要求）が途中に入ることなく、リフレッシュアドレスＩＡＤ＝”０”を２回受信したときに検出される。そして、連続リフレッシュ判定回路１４は、周期変更信号ＬＯＮＧの活性化後、新たな読み出しコマンド（読み出し要求）または書き込みコマンド（書き込み要求）が供給されるまでの期間に周期変更信号ＬＯＮＧを高レベルに維持する。
【００１９】
読み出しコマンドは、低レベルの／ＣＳ信号、／ＯＥ信号および高レベルの／ＷＥ信号が供給されたときに認識される。書き込みコマンドは、低レベルの／ＣＳ信号、／ＷＥ信号および高レベルの／ＯＥ信号が供給されたときに認識される。この実施形態の半導体メモリは、擬似ＳＲＡＭであるため、リフレッシュコマンドは、外部から供給されない。
【００２０】
リフレッシュタイマ１６は、リフレッシュ要求信号ＳＲＥＦ（内部リフレッシュコマンド）を所定の周期で出力する。リフレッシュタイマ１６は、桁上げ信号ＣＡＲＲＹが低レベルのときに、後述する図７に示す周期ＣＹＣ１でリフレッシュ要求信号ＳＲＥＦを出力し、桁上げ信号ＣＡＲＲＹが高レベルときに、周期ＣＹＣ１より遅い周期ＣＹＣ２でリフレッシュ要求信号ＳＲＥＦを出力する。
【００２１】
リフレッシュ回数カウンタ１５およびリフレッシュタイマ１６は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求信号ＳＲＥＦが所定数連続して発生したときに、リフレッシュ要求信号ＳＲＥＦの発生周期を長くするリフレッシュ制御回路として動作する。
アドレスバッファ１８は、アドレス端子を介してアドレス信号ＡＤを受信し、受信した信号をロウアドレス信号ＲＡＤ（上位アドレス）およびコラムアドレス信号ＣＡＤ（下位アドレス）として出力する。すなわち、この擬似ＳＲＡＭは、上位アドレスと下位アドレスを同時に受信するアドレス非多重式のメモリである。
【００２２】
データ入出力バッファ２０は、読み出しデータを共通データバスＣＤＢを介して受信し、受信したデータをデータ端子ＤＱに出力し、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータを共通データバスＣＤＢに出力する。データ端子ＤＱのビット数は、例えば１６ビットである。
制御信号生成回路２２は、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよびリフレッシュ要求信号ＳＲＥＦを受け、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかを受けた順に従い実行するために、ロウ動作制御信号ＲＡＳＺを活性化する。制御信号生成回路２２は、タイミング信号生成回路２４からのリセット信号ＳＰＲＸに応答して、ロウ動作制御信号ＲＡＳＺを非活性化する。制御信号生成回路２２は、読み出しコマンドに応答する読み出し動作または書き込みコマンドに応答する書き込み動作を実行するときに、外部アドレスラッチ信号ＥＡＬＺを出力し、リフレッシュ要求信号ＳＲＥＦに応答するリフレッシュ動作を実行するときに、内部アドレスラッチ信号ＩＡＬＺを出力する。
【００２３】
制御信号生成回路２２は、リフレッシュ要求信号ＳＲＥＦを、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺより早く受けたときに、ＲＥＦＺ信号に対応するロウ動作制御信号ＲＡＳＺおよび内部アドレスラッチ信号ＩＡＬＺを出力した後に、ＲＤＺ信号またはＷＲＺ信号に対応するロウ動作制御信号ＲＡＳＺおよび外部アドレスラッチ信号ＥＡＬＺを出力する。リフレッシュ要求信号ＳＲＥＦに応答するロウ動作制御信号ＲＡＳＺおよび内部アドレスラッチ信号ＩＡＬＺは、リフレッシュ動作を制御するリフレッシュ制御信号として機能する。
【００２４】
制御信号生成回路２２は、リフレッシュ要求信号ＳＲＥＦを、ＲＤＺ信号またはＷＲＺ信号より遅く受けたときに、ＲＤＺ信号またはＷＲＺ信号に対応するロウ動作制御信号ＲＡＳＺおよび外部アドレスラッチ信号ＥＡＬＺの出力後に、ＳＲＥＦ信号に対応するロウ動作制御信号ＲＡＳＺおよび内部アドレスラッチ信号ＩＡＬＺを出力する。すなわち、制御信号生成回路２２は、読み出し動作、書き込み動作とリフレッシュ動作との優先順を決める裁定回路として動作する。
【００２５】
タイミング信号生成回路２４は、ロウ動作制御信号ＲＡＳＺ（読み出し要求、書き込み要求およびリフレッシュ要求）に応答して、センスアンプＳＡを動作させるセンスアンプ活性化信号ＰＳＡ、ＮＳＡ、ビット線ＢＬ、／ＢＬのプリチャージ動作を制御するビット線リセット信号ＢＲＳおよびワードデコーダＷＤＥＣを動作させるワード線制御信号ＷＬＺを出力する。制御信号生成回路２２およびタイミング信号生成回路２４は、読み出し動作、書き込み動作およびリフレッシュ動作を実行する動作制御回路として動作する。
【００２６】
リフレッシュアドレスカウンタ２６は、内部アドレスラッチ信号ＩＡＬＺの立ち上がりエッジに同期してカウント動作し、内部アドレスＩＡＤを”１”増加させる。リフレッシュアドレスカウンタ２６のビット数は、アドレス端子ＡＤに供給されるロウアドレス信号ＲＡＤのビット数に等しい。
アドレスラッチ回路２８は、外部アドレスラッチ信号ＥＡＬＺに同期してロウアドレス信号ＲＡＤをラッチし、または内部アドレスラッチ信号ＩＡＬＺに同期して内部アドレス信号ＩＡＤをラッチする。アドレスラッチ回路２８は、ラッチしたアドレスを内部ロウアドレス信号ＩＲＡＤとして出力する。
【００２７】
アドレスプリデコーダ３２は、内部ロウアドレス信号ＩＲＡＤをプリデコードし、デコードした信号をロウアドレス信号ＲＡＤ２として出力する。アドレスプリデコーダ３４は、コラムアドレス信号ＣＡＤをプリデコードし、デコードした信号をコラムアドレス信号ＣＡＤ２として出力する。
メモリコア３４は、メモリセルアレイＡＬＹ、ワードデコーダＷＤＥＣ、センスアンプＳＡ、プリチャージ回路ＰＲＥ、コラムデコーダＣＤＥＣ、センスバッファＳＢおよびライトアンプＷＡを有している。メモリセルアレイＡＬＹは、複数の揮発性のメモリセルＭＣ（ダイナミックメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬおよび複数のビット線ＢＬ、／ＢＬ（相補のビット線）とを有している。
【００２８】
メモリセルＭＣは、一般のＤＲＡＭのメモリセルと同じであり、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬとの間に配置された転送トランジスタとを有している。メモリセルＭＣは、データを保持するために定期的にリフレッシュ動作（または読み出し動作）が必要である。
転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかが実行される。メモリセルアレイＡＬＹは、読み出し動作、書き込み動作およびリフレッシュ動作のいずれかを実行した後、ビット線リセット信号ＢＲＳの高レベルへの変化に応答してビット線ＢＬを所定の電圧にリセットするプリチャージ動作を実行する。
【００２９】
センスアンプＳＡは、ビット線ＢＬ上のデータの信号量を増幅する。読み出し動作時に、メモリセルＭＣから読み出されセンスアンプＳＡで増幅されたデータは、コラムスイッチＣＳＷを介してデータバスＤＢ、／ＤＢに伝達され、同時にメモリセルＭＣに再書き込みされる。書き込み動作時に、外部から供給されセンスアンプＳＡで増幅されたデータは、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。リフレッシュ動作時に、メモリセルＭＣから読み出されセンスアンプＳＡで増幅されたデータは、外部に出力されることなくメモリセルＭＣに再書き込みされる。プリチャージ回路ＰＲＥは、ビット線リセット信号ＢＲＳの高レベルへの変化に応答してビット線ＢＬを所定の電圧にリセットするプリチャージ動作を実行する。
【００３０】
ワードデコーダＷＤＥＣは、高レベルのワード線制御信号ＷＬＺを受けたとき、ロウアドレス信号ＲＡＤ２に応じてワード線ＷＬのいずれかを選択し、選択したワード線ＷＬを電源電圧より高い昇圧電圧まで上昇させる。ワード線ＷＬを昇圧する技術は、一般的であるので、昇圧電圧を生成する昇圧回路は、特に図示していない。
コラムデコーダＣＤＥＣはコラムアドレス信号ＣＡＤ２に応じて、ビット線ＢＬ、／ＢＬとデータバスＤＢ、／ＤＢとをそれぞれ接続するコラムスイッチ（後述する図３のＣＳＷ）をオンさせるコラム線信号（後述する図３のＣＬＺ）を出力する。
【００３１】
センスバッファＳＢは、データバスＤＢ、／ＤＢ上の読み出しデータの信号量を増幅し、共通データバスＣＤＢに出力する。ライトアンプＷＡは、共通データバスＣＤＢ上の書き込みデータの信号量を増幅し、データバスＤＢ、／ＤＢに出力する。
図２は、図１に示したリフレッシュタイマ１６の詳細を示している。
リフレッシュタイマ１６は、発振器ＯＳＣ１で構成された発振回路１６ａ、発振器ＯＳＣ１より発振周期の長い発振器ＯＳＣ２で構成された発振回路１６ｂ、および周期変更信号ＬＯＮＧに応じて発振回路１６ａ、１６ｂの出力を選択し、リフレッシュ要求信号ＳＲＥＦとして出力するセレクタ１６ｃとを有している。３リフレッシュタイマ１６は、桁周期変更信号ＬＯＮＧが低レベルの期間、発振器ＯＳＣ１の発振周期を有するリフレッシュ要求信号ＳＲＥＦを出力し、周期変更信号ＬＯＮＧが高レベルの期間、発振器ＯＳＣ２の発振周期を有するリフレッシュ要求信号ＳＲＥＦを出力する。特に図示していないが、リフレッシュタイマ１６は、周期変更信号ＬＯＮＧの変化時にリフレッシュ要求信号ＳＲＥＦにハザードが発生することを防止する回路を内蔵している。
【００３２】
図３は、図１に示したメモリコア３４の詳細を示している。
メモリセルアレイＡＬＹは、マトリックス状に配置されたメモリセルＭＣ、メモリセルＭＣに接続された複数のワード線ＷＬ（ＷＬ０、ＷＬ１、．．．、ＷＬｎ）およびメモリセルＭＣに接続された複数のビット線ＢＬ、／ＢＬ（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、．．．、ＢＬｍ、／ＢＬｍ）を有している。１本のワード線ＷＬに接続されているメモリセルＭＣにより１回のリフレッシュ単位であるリフレッシュ領域ＲＥＦＡが形成されている。すなわち、ワード線ＷＬの本数とリフレッシュ領域ＲＥＦＡの数は等しい。ワード線ＷＬの本数およびリフレッシュ領域ＲＥＦＡの数は、ともにｎ個である。
【００３３】
各センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡの信号線および相補のビット線ＢＬ、／ＢＬに接続されている。各プリチャージ回路ＰＲＥは、ビット線制御信号ＢＲＳの信号線および相補のビット線ＢＬ、／ＢＬに接続されている。各コラムスイッチＣＳＷは、相補のビット線ＢＬ、／ＢＬに接続されている。高レベルのコラム線信号ＣＬＺを受けたコラムスイッチＣＳＷは、オンし、ビット線ＢＬ、／ＢＬとデータバスＤＢ、／ＤＢとをそれぞれ接続する。
【００３４】
図４は、図３に示したセンスアンプＳＡおよびプリチャージ回路ＰＲＥの詳細を示している。
センスアンプＳＡは、入力と出力とを互いに接続した２つのＣＭＯＳインバータと、ＣＭＯＳインバータのｐＭＯＳトランジスタのソースを電源線ＶＤＤ（高レベル側電源線）に接続するｐＭＯＳトランジスタ（ｐＭＯＳスイッチ）と、ＣＭＯＳインバータのｎＭＯＳトランジスタのソースを接地線ＶＳＳ（低レベル側電源線）に接続するｎＭＯＳトランジスタ（ｎＭＯＳスイッチ）とを有している。ＣＭＯＳインバータの入力（または出力）は、ビット線ＢＬ、／ＢＬにそれぞれ接続されている。
【００３５】
ｐＭＯＳスイッチは、センスアンプ活性化信号ＰＳＡが低レベルのときにオンし、ＣＭＯＳインバータを電源線ＶＤＤに接続する。ｎＭＯＳスイッチは、センスアンプ活性化信号ＮＳＡが高レベルのときにオンし、ＣＭＯＳインバータを接地線ＶＳＳに接続する。ｐＭＯＳスイッチおよびｎＭＯＳスイッチがオンしている期間にＣＭＯＳインバータは活性化され、ビット線ＢＬ、／ＢＬの電圧差が差動増幅される。すなわち、センスアンプＳＡは、センスアンプ活性化信号ＰＳＡ、ＮＳＡに応答して電源線ＶＤＤ、ＶＳＳに接続され、ビット線ＢＬ、／ＢＬの電圧を電源電圧ＶＤＤまたは接地電圧ＶＳＳまで増幅可能である。すなわち、センスアンプＳＡが増幅可能な最大の信号量は、電源電圧ＶＤＤおよび接地電圧ＶＳＳに対応している。
【００３６】
プリチャージ回路ＰＲＥは、ビット線ＢＬ、／ＢＬを互いに接続するｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するｎＭＯＳトランジスタとを有している。ｎＭＯＳトランジスタは、プリチャージ信号ＰＲＥＺが高レベルのときにオンし、ビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。
図５は、第１の実施形態の半導体メモリにおけるメモリコアの動作を示している。
【００３７】
この実施形態では、図１に示したタイミング信号生成回路２４は、リフレッシュ動作、書き込み動作および読み出し動作時に、センスアンプ活性化信号ＰＳＡ、ＮＳＡ、ビット線制御信号ＢＲＳおよびワード線制御信号ＷＬＺを、それぞれ同じタイミングで出力する。このため、センスアンプＳＡの動作期間およびワード線ＷＬの選択期間は、リフレッシュ動作、書き込み動作および読み出し動作において、全て同じである。
【００３８】
センスアンプ活性化信号ＰＳＡ、ＮＳＡの活性化期間ＡＣＴ１およびワード線制御信号ＷＬＺの活性化期間は、リフレッシュ動作時に、メモリセルＭＣのセル電圧ＣＥＬＬ（図中の太線）が、電源電圧ＶＤＤまたは接地電圧ＶＳＳまで変化する期間に合わせて設定されている。換言すれば、センスアンプＳＡの非活性化タイミングは、リフレッシュ要求に応答して動作するセンスアンプＳＡから出力可能な最大信号量（電源電圧ＶＤＤまたは接地電圧ＶＳＳ）がメモリセルＭＣに伝達されるタイミングに合わせて設定されている。ここで、セル電圧ＣＥＬＬは、メモリセルＭＣにおける転送トランジスタとキャパシタとを接続するノードの電圧である。
【００３９】
リフレッシュ動作では、データの再書き込み動作により、セル電圧ＣＥＬＬは、電源電圧ＶＤＤまたは接地電圧ＶＳＳまで変化する（図５（ａ））。すなわち、メモリセルＭＣからビット線ＢＬ（または／ＢＬ）に読み出されたデータは、メモリセルＭＣにフル書き込みされる。
書き込み動作では、メモリセルＭＣに保持されているデータと逆論理のデータが書き込まれる場合がワーストタイミングになる。この場合、センスアンプＳＡで増幅し始めた元のデータを反転する必要がある（図５（ｂ））。逆論理のデータは、コラム線信号ＣＬＺの高レベル期間にデータバスＤＢ、／ＤＢを介して供給される。書き込み動作では、データの反転動作が必要な場合があるため、メモリセルＭＣへのデータの書き込みに寄与できる期間は短くなる。このため、活性化期間ＡＣＴ１内では、セル電圧ＣＥＬＬを電源電圧ＶＤＤまたは接地電圧ＶＳＳまで変化させることができない（図５（ｃ））。しかし、データを保持するためには十分な電圧である。
【００４０】
読み出し動作では、センスアンプＳＡで増幅されたデータは、コラムスイッチＣＳＷを介してデータバスＤＢ、／ＤＢに出力される。ビット線ＢＬ、／ＢＬは、コラム線信号ＣＬＺの高レベル期間にデータバスＤＢ、／ＤＢに接続される。このとき、ビット線ＢＬ、／ＢＬの電圧は、データバスＤＢ、／ＤＢの影響を受けて変動する。したがって、ビット線ＢＬ、／ＢＬの電圧が電源電圧ＶＤＤまたは接地電圧ＶＳＳに変化するまでの時間は、リフレッシュ動作に比べて長くなる。換言すれば、メモリセルＭＣへの再書き込みは、ビット線ＢＬ、／ＢＬがデータバスＤＢ、／ＤＢに接続されないリフレッシュ動作に比べ、十分に行われない。この結果、活性化期間ＡＣＴ１内では、セル電圧ＣＥＬＬを電源電圧ＶＤＤまたは接地電圧ＶＳＳまで変化させることができない（図５（ｄ））。しかし、データを保持するためには十分な電圧である。
【００４１】
図５に示したように、この実施形態の特徴の一つは、リフレッシュ動作時のみメモリセルＭＣへのデータのフル書き込みを実行することである。また、センスアンプＳＡの活性化期間、ワード線ＷＬの選択期間およびプリチャージ動作タイミングをリフレッシュ動作、書き込み動作および読み出し動作とも同一にしている。メモリコア３４の動作期間をリフレッシュ動作に合わせることで、書き込み動作時間および読み出し動作時間（アクセス時間）は、短縮される。書き込み動作後および読み出し動作後のセル電圧ＣＥＬＬは、電源電圧ＶＤＤまたは接地電圧ＶＳＳに到達していない。このため、後述する図７に示すように、所定数のリフレッシュ動作の周期は、セル電圧ＣＥＬＬに合わせて短くする必要がある。
【００４２】
図６は、従来の一般的なＤＲＡＭのメモリコアの動作（比較例）を示している。
このメモリコアでは、センスアンプ活性化信号ＰＳＡ、ＮＳＡの活性化期間ＡＣＴ２は、書き込み動作に合わせて設定されている（ＡＣＴ２＞ＡＣＴ１）。ワード線制御信号ＷＬＺおよびビット線制御信号ＢＲＳのタイミングは、センスアンプ活性化信号ＰＳＡ、ＮＳＡに合わせて設定されている。このため、書き込み動作、読み出し動作、およびリフレッシュ動作のいずれにおいても、セル電圧ＣＥＬＬは、電源電圧ＶＤＤまたは接地電圧ＶＳＳまで変化する。図中、ワード線ＷＬの波形に付加した破線は、上述した図５のワード線ＷＬの非活性化タイミングを示している。
【００４３】
図７は、第１の実施形態の半導体メモリの動作を示している。
この例では、読み出しコマンドＲＤが２回供給された後、書き込みコマンドＷＲが１回供給される。書き込みコマンドＷＲの供給前にリフレッシュ要求信号ＳＲＥＦが出力される（リフレッシュコマンドＲＥＦ）。書き込みコマンドＷＲの供給後、読み出しコマンドＲＤおよび書き込みコマンドＷＲは供給されず、リフレッシュコマンドＲＥＦに応答するリフレッシュ動作のみが実行される。
【００４４】
この実施形態の擬似ＳＲＡＭは、アクセス要求（読み出し要求または書き込み要求）の最小入力間隔であるサイクル時間ｔＲＣ１の間に１回のアクセス動作（読み出し動作または書き込み動作）と１回のリフレッシュ動作が実行可能である。このため、擬似ＳＲＡＭのリフレッシュ動作は、擬似ＳＲＡＭを搭載するシステムに認識されることなく実行できる。すなわち、リフレッシュ動作を外部に対して隠すことができる。
【００４５】
まず、１回目の読み出しコマンドＲＤに応答して、読み出し制御信号ＲＤＺが出力され（図７（ａ））、読み出しコマンドＲＤとともに供給されたアドレス信号ＲＡＤに対応するワード線ＷＬが選択される。そして、読み出し動作が実行される。図１に示した連続リフレッシュ判定回路１４は、読み出し制御信号ＲＤＺの立ち上がりエッジに同期して内部のラッチをリセット（ＲＥＳＥＴ）する（図７（ｂ））。
【００４６】
次に、２回目の読み出しコマンドＲＤに応答して読み出し動作が実行される。連続リフレッシュ判定回路１４内のラッチは、読み出し制御信号ＲＤＺの立ち上がりエッジに同期して再びリセットされる（図７（ｃ））。
読み出し動作後または読み出し動作中に、リフレッシュ要求信号ＳＲＥＦが出力され（図７（ｄ））、読み出し動作後にリフレッシュ動作が実行される。図１に示したリフレッシュアドレスカウンタ２６が、リフレッシュアドレスＩＡＤ＝”０”を出力したとき、連続リフレッシュ判定回路１４は、内部のラッチをセット（ＳＥＴ）する（図７（ｅ））。
【００４７】
次に、書き込みコマンドＷＲに応答して書き込み動作が実行される（図７（ｆ））。連続リフレッシュ判定回路１４内のラッチは、書き込み制御信号ＷＲＺの立ち上がりエッジに同期して再びリセットされる（図７（ｇ））。このように、連続リフレッシュ判定回路１４内のラッチは、読み出し動作または書き込み動作に同期してリセットされる。
【００４８】
この後、図２に示した発振器ＯＳＣ１の周期ＣＹＣ１でリフレッシュ要求信号ＳＲＥＦが出力される（図７（ｈ））。発振器ＯＳＣ１の周期ＣＹＣ１は、書き込み動作および読み出し動作において、セル電圧ＣＥＬＬが電源電圧ＶＤＤまたは接地電圧ＶＳＳに到達していない場合にも、メモリセルＭＣに保持されているデータが消失する前にリフレッシュ動作が実行されるように設定されている。
【００４９】
リフレッシュアドレスカウンタ２６は、内部アドレスラッチ信号ＩＡＬＺの立ち上がりエッジに同期してカウント動作し、リフレッシュアドレスＩＡＤを１ずつ増加する（図７（ｉ））。なお、サイクル時間ｔＲＣ１とリフレッシュ周期ＣＹＣ１を示す矢印の長さは、ほぼ同じであるが、実際には、リフレッシュ周期ＣＹＣ１は、サイクル時間ｔＲＣ１の数十倍以上に設定されている。
【００５０】
連続リフレッシュ判定回路１４は、リフレッシュアドレスＩＡＤが”０”に変化したとき、内部のラッチをセット（ＳＥＴ）する。そして、メモリセルＭＣに対する読み出し要求または書き込み要求が途中に入ることなく、リフレッシュアドレスＩＡＤが２回”０”になったとき、すなわち、リフレッシュアドレスカウンタ２６が１周したときに、連続リフレッシュ判定回路１４は、周期変更信号ＬＯＮＧを活性化する（図７（ｊ））。
【００５１】
このとき、読み出し動作および書き込み動作が実行されることなく、メモリコア３４の全てのリフレッシュ領域ＲＥＦＡ（ｎ個）に対して、リフレッシュ動作が連続して実行されている。すなわち、メモリコア３４の全てのメモリセルＭＣにフル書き込みが実行されている。このため、これ以降のリフレッシュ動作は、リフレッシュ周期を周期ＣＹＣ１より長い周期ＣＹＣ２で実行できる。
【００５２】
図２に示したリフレッシュタイマ１６は、高レベルの周期変更信号ＬＯＮＧを受けて、発振器ＯＳＣ２の周期ＣＹＣ２でリフレッシュ要求信号ＳＲＥＦを出力する（図７（ｋ））。周期ＣＹＣ２は、周期ＣＹＣ１より長いため、周期変更信号ＬＯＮＧが高レベルの期間、リフレッシュ周期は長くなる。
このように、リフレッシュアドレスカウンタ２６が１周するまでの期間だけリフレッシュ周期を短くすることで、サイクル時間ｔＲＣ１を短縮できる。リフレッシュ周期が短い期間は、リフレッシュアドレスカウンタ２６が１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００５３】
周期変更信号ＬＯＮＧは、新たな読み出しコマンドまたは書き込みコマンドが供給され、連続リフレッシュ判定回路１４内のラッチがリセットされたときに、低レベル（非活性化状態）に変化する。
図８は、半導体メモリの動作の比較例を示している。この半導体メモリは、上述した図６に示したタイミングで動作するメモリコアを有している。
【００５４】
リフレッシュ要求信号ＳＲＥＦの出力間隔（リフレッシュ周期）は、常に一定であり、その間隔は、発振器ＯＳＣ２の周期ＣＹＣ２にほぼ等しい。この例では、図６で説明したように、センスアンプ活性化信号ＰＳＡ、ＮＳＡ、ビット線制御信号ＢＲＳおよびワード線制御信号ＷＬＺの生成タイミングは、書き込み動作および読み出し動作においてもメモリセルＭＣにデータをフル書き込みできるように設定されているため、リフレッシュ周期は比較的長くできる。しかし、読み出し動作および書き込み動作のサイクル時間ｔＲＣ２は、サイクル時間ｔＲＣ１より長くなる。このため、データ転送レート（Ｉ／Ｏのバス占有率）は向上できない。
【００５５】
以上、本実施形態では、リフレッシュコマンドＲＥＦに応答するリフレッシュ動作では、メモリセルＭＣから読み出されたデータをフル書き込みし、読み出しコマンドＲＤに応答する読み出し動作および書き込みコマンドＷＲに応答する書き込み動作では、データをフル書き込みせずにサイクル時間ｔＲＣを短縮した。また、読み出しコマンドＲＤまたは書き込みコマンドＷＲが途中に入ることなくリフレッシュコマンドＲＥＦが所定数連続し発生し、全てのメモリセルＭＣがリフレッシュされた後に、リフレッシュ要求信号ＴＲＥＦの発生周期を長くした。この結果、スタンバイ電流を増加させることなく、サイクル時間ｔＲＣを短縮でき、データ転送レートを向上できる。特に、リフレッシュ動作を内部で自動的に実行する擬似ＳＲＡＭにおいて、スタンバイ電流を増加させることなく、サイクル時間ｔＲＣを短縮できる。
【００５６】
簡易な連続リフレッシュ判定回路１４およびリフレッシュタイマ１６により、スタンバイモード時の消費電力を増加させることなく、サイクル時間ｔＲＣを短縮できる。
タイミング信号生成回路２４は、読み出し動作、書き込み動作およびリフレッシュ動作におけるワード線ＷＬの選択期間を全て同じに設定した。動作によってワード線ＷＬの選択期間を変更しなくてよいため、タイミング信号生成回路２４を簡易に構成できる。
【００５７】
読み出し動作、書き込み動作およびリフレッシュ動作時に、センスアンプＳＡおよびビット線ＢＬ（または／ＢＬ）を介してメモリセルＭＣを電源線ＶＤＤ、ＶＳＳに接続した。このため、センスアンプＳＡの動作開始後、メモリセルＭＣにデータを高速に書き込むことができる。この結果、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
【００５８】
連続リフレッシュ判定回路１４をラッチ回路で構成した。カウンタ等の規模の大きい回路を使用することなくリフレッシュアドレスＩＡＤが”０”に変化したことを検出できるため、連続リフレッシュ判定回路１４を簡易に構成できる。
図９は、本発明の半導体メモリの第２の実施形態を示している。この実施形態は、請求項１、請求項４および請求項６〜請求項９に対応している。第１の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５９】
この実施形態では、第１の実施形態の連続リフレッシュ判定回路１４の代わりにリフレッシュ回数カウンタ１５が形成されている。その他の構成は、第１の実施形態と同一である。すなわち、半導体メモリは、ＣＭＯＳ技術を使用して、ＤＲＡＭのメモリセルを有しＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。
【００６０】
リフレッシュ回数カウンタ１５は、ワード線ＷＬ（後述）の本数と同じビット数を有する２ビットカウンタで構成されている。リフレッシュ回数カウンタ１５は、読み出し制御信号ＲＤＺ（読み出し要求）または書き込み制御信号ＷＲＺ（書き込み要求）に同期してリセットされ、内部アドレスラッチ信号ＩＡＬＺに同期してカウント動作する。リフレッシュ回数カウンタ１５は、カウンタ値が最大値から最小値に変化したとき、すなわち、桁上げが生じたとき、桁上げ信号ＣＡＲＲＹ（周期変更信号）を高レベルに変化する。そして、リフレッシュ回数カウンタ１５は、桁上げが生じた後、新たな読み出しコマンド（読み出し要求）または書き込みコマンド（書き込み要求）が供給されるまでの期間に桁上げ信号ＣＡＲＲＹを高レベルに維持する。
【００６１】
リフレッシュタイマ１６は、リフレッシュ要求信号ＳＲＥＦ（内部リフレッシュコマンド）を所定の周期で出力する。リフレッシュタイマ１６は、桁上げ信号ＣＡＲＲＹが低レベルのときに、後述する図７に示す周期ＣＹＣ１でリフレッシュ要求信号ＳＲＥＦを出力し、桁上げ信号ＣＡＲＲＹが高レベルときに、周期ＣＹＣ１より遅い周期ＣＹＣ２でリフレッシュ要求信号ＳＲＥＦを出力する。
【００６２】
リフレッシュ回数カウンタ１５およびリフレッシュタイマ１６は、読み出し要求または書き込み要求が途中に入ることなくリフレッシュ要求信号ＳＲＥＦが所定数連続して発生したときに、リフレッシュ要求信号ＳＲＥＦの発生周期を長くするリフレッシュ制御回路として動作する。
図１０は、第２の実施形態の半導体メモリの動作を示している。
【００６３】
この例では、読み出しコマンドＲＤが２回供給された後、書き込みコマンドＷＲが１回供給される。書き込みコマンドＷＲの供給前にリフレッシュ要求信号ＳＲＥＦが出力される（リフレッシュコマンドＲＥＦ）。書き込みコマンドＷＲの供給後、読み出しコマンドＲＤおよび書き込みコマンドＷＲは供給されず、リフレッシュコマンドＲＥＦに応答するリフレッシュ動作のみが実行される。
【００６４】
この実施形態の擬似ＳＲＡＭは、アクセス要求（読み出し要求または書き込み要求）の最小入力間隔であるサイクル時間ｔＲＣ１の間に１回のアクセス動作（読み出し動作または書き込み動作）と１回のリフレッシュ動作が実行可能である。このため、擬似ＳＲＡＭのリフレッシュ動作は、擬似ＳＲＡＭを搭載するシステムに認識されることなく実行できる。すなわち、リフレッシュ動作を外部に対して隠すことができる。
【００６５】
まず、１回目の読み出しコマンドＲＤに応答して、読み出し制御信号ＲＤＺが出力され（図１０（ａ））、読み出しコマンドＲＤとともに供給されたアドレス信号ＲＡＤに対応するワード線ＷＬが選択される。そして、読み出し動作が実行される。図９に示したリフレッシュ回数カウンタ１５は、読み出し制御信号ＲＤＺの立ち上がりエッジに同期してカウンタ値ＣＯＵＮＴを”０”にリセットする（図１０（ｂ））。
【００６６】
次に、２回目の読み出しコマンドＲＤに応答して読み出し動作が実行される。カウンタ値ＣＯＵＮＴは、読み出し制御信号ＲＤＺの立ち上がりエッジに同期して再び”０”にリセットされる（図１０（ｃ））。
読み出し動作後または読み出し動作中に、リフレッシュ要求信号ＳＲＥＦが出力され（図１０（ｄ））、読み出し動作後にリフレッシュ動作が実行される。リフレッシュ回数カウンタ１５は、リフレッシュアドレスＩＡＤをラッチする内部アドレスラッチ信号ＩＡＬＺ（図示せず）の立ち上がりエッジに同期してカウンタ値ＣＯＵＮＴを”０”から”１”にする（図１０（ｅ））。
【００６７】
次に、書き込みコマンドＷＲに応答して書き込み動作が実行される（図１０（ｆ））。カウンタ値ＣＯＵＮＴは、書き込み制御信号ＷＲＺの立ち上がりエッジに同期して再び”０”にリセットされる（図１０（ｇ））。このように、リフレッシュ回数カウンタ１５は、読み出し動作または書き込み動作に同期してリセットされる。
この後、第１の実施形態（図２）と同様に、発振器ＯＳＣ１の周期ＣＹＣ１でリフレッシュ要求信号ＳＲＥＦが出力される（図１０（ｈ））。発振器ＯＳＣ１の周期ＣＹＣ１は、書き込み動作および読み出し動作において、セル電圧ＣＥＬＬが電源電圧ＶＤＤまたは接地電圧ＶＳＳに到達していない場合にも、メモリセルＭＣに保持されているデータが消失する前にリフレッシュ動作が実行されるように設定されている。
【００６８】
リフレッシュ回数カウンタ１５は、内部アドレスラッチ信号ＩＡＬＺの立ち上がりエッジに同期してカウント動作し、カウンタ値ＣＯＵＮＴを１ずつ増加する（図１０（ｉ））。なお、サイクル時間ｔＲＣ１とリフレッシュ周期ＣＹＣ１を示す矢印の長さは、ほぼ同じであるが、実際には、リフレッシュ周期ＣＹＣ１は、サイクル時間ｔＲＣ１の数十倍以上に設定されている。
【００６９】
カウンタ値ＣＯＵＮＴは、リフレッシュ要求信号ＳＲＥＦの出力に応じて増加し、最大値ｎ−１に達する。そして、ｎ−１回目のリフレッシュ動作が実行される。次のリフレッシュ要求信号ＳＲＥＦによりカウンタ値ＣＯＵＮＴは、”１”増加して”０”に戻る。リフレッシュ回数カウンタ１５は、カウンタ値ＣＯＵＮＴの”０”への変化に同期して、桁上げ信号ＣＡＲＲＹを高レベル（非活性化状態）に変化する（図１０（ｊ））。
【００７０】
このとき、読み出し動作および書き込み動作が実行されることなく、メモリコア３４の全てのリフレッシュ領域ＲＥＦＡ（ｎ個）に対して、リフレッシュ動作が連続して実行されている。すなわち、メモリコア３４の全てのメモリセルＭＣにフル書き込みが実行されている。このため、これ以降のリフレッシュ動作は、リフレッシュ周期を周期ＣＹＣ１より長い周期ＣＹＣ２で実行できる。
【００７１】
図２に示したリフレッシュタイマ１６は、高レベルの桁上げ信号ＣＡＲＲＹを受けて、発振器ＯＳＣ２の周期ＣＹＣ２でリフレッシュ要求信号ＳＲＥＦを出力する（図１０（ｋ））。周期ＣＹＣ２は、周期ＣＹＣ１より長いため、桁上げ信号ＣＡＲＲＹが高レベルの期間、リフレッシュ周期は長くなる。換言すれば、リフレッシュ周期は、リフレッシュ回数カウンタ１５のカウンタ値ＣＯＵＮＴがリセットされることなく１周した後に長くできる。
【００７２】
このように、リフレッシュ回数カウンタ１５のカウンタ値ＣＯＵＮＴが１周するまでの期間だけリフレッシュ周期を短くすることで、サイクル時間ｔＲＣ１を短縮できる。リフレッシュ周期が短い期間は、リカウンタ値ＣＯＵＮＴが１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００７３】
桁上げ信号ＣＡＲＲＹは、新たな読み出しコマンドまたは書き込みコマンドが供給され、リフレッシュ回数カウンタ１５がリセットされたときに、低レベル（非活性化状態）に変化する。
以上、本実施形態においても第１の実施形態と同様の効果を得ることができる。
図１１は、本発明の半導体メモリの第３の実施形態を示している。この実施形態は、請求項１、請求項４および請求項６〜請求項９に対応している。第１および第２の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００７４】
この実施形態では、第２の実施形態のタイミング信号生成回路２４の代わりにタイミング信号生成回路２４Ａが形成されている。その他の構成は、第２の実施形態と同一である。すなわち、半導体メモリは、ＣＭＯＳ技術を使用して、ＤＲＡＭのメモリセルを有しＳＲＡＭのインタフェースを有する擬似ＳＲＡＭとして形成されている。
タイミング信号生成回路２４Ａは、ロウ動作制御信号ＲＡＳＺに応答して、センスアンプ活性化を出力する。また、タイミング信号生成回路２４Ａは、読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺを受信したときと受信しないときとで、ＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号の出力タイミングを変更する。
【００７５】
より詳細には、タイミング信号生成回路２４Ａは、ＲＤＺ信号またはＷＲＺ信号を受信したときに（読み出し動作または書き込み動作）、ＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号の出力期間を短くする。換言すれば、読み出し動作または書き込み動作時のＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号の出力期間は、ＲＤＺ信号またはＷＲＺ信号が出力されずかつＲＡＳＺ信号が出力されるリフレッシュ動作時のＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号の出力期間に比べ短くなる。
【００７６】
図１２は、第３の実施形態の半導体メモリにおけるメモリコアの動作を示している。第１の実施形態（図５）と同じ動作については、説明を省略する。
リフレッシュ動作、書き込み動作および読み出し動作において、ＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号の出力開始タイミングは、同じである。リフレッシュ動作において、センスアンプＳＡの活性化期間ＡＣＴ１、ワード線ＷＬの選択期間およびプリチャージ動作のリセット期間は、第１の実施形態と同じである。
【００７７】
書き込み動作および読み出し動作において、センスアンプＳＡの活性化期間は、活性化期間ＡＣＴ１より短い期間ＡＣＴ３に設定されている。ワード線ＷＬの選択期間およびプリチャージ動作のリセット期間も、活性化期間ＡＣＴ３に合わせてリフレッシュ動作時より短く設定されている。このため、書き込み動作および読み出し動作時は、リフレッシュ動作時に比べ、センスアンプＳＡの非活性化タイミング、ワード線ＷＬの非選択タイミングおよびプリチャージ動作の開始タイミングは、いずれも早くなる。
【００７８】
書き込み動作および読み出し動作におけるセンスアンプＳＡの動作期間が短くなるため、メモリセルＭＣのセル電圧ＣＥＬＬと電源電圧ＶＤＤおよび接地電圧ＶＳＳとの差は、第１の実施形態より大きくなる。すなわち、書き込み動作および読み出し動作時のメモリセルＭＣへの書き込み電圧は小さくなる。
したがって、書き込み動作および読み出し動作後のリフレッシュ周期は、第１の実施形態より短縮する必要がある。一方、センスアンプＳＡの動作期間を短縮することで、書き込み動作時間および読み出し動作時間（アクセス時間）を短縮できる。
【００７９】
図１３は、第３の実施形態の半導体メモリの動作を示している。第２の実施形態（図１０）と同じ動作については、説明を省略する。
この実施形態では、読み出し動作および書き込み動作時のサイクル時間ｔＲＣ２は、第１の実施形態のサイクル時間ｔＲＣ１より短縮される。同時に、リフレッシュ回数カウンタ１５が桁上げ信号ＣＡＲＲＹを出力するまでのリフレッシュ周期ＣＹＣ３は、第１の実施形態のリフレッシュ周期ＣＹＣ１より短くなる。リフレッシュ周期が”ｔＲＣ３”の期間は、リカウンタ値ＣＯＵＮＴが１周する間だけなので、スタンバイ状態での消費電力（スタンバイ電流、データ保持電流）は、ほとんど増加しない。
【００８０】
リフレッシュ回数カウンタ１５が１周し、桁上げ信号ＣＡＲＲＹが出力された後、リフレッシュ周期は、第１の実施形態と同じ周期ＣＹＣ２になる。このため、スタンバイ状態での消費電力をほとんど増加させることなく、サイクル時間をさらに短縮できる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、タイミング信号生成回路２４Ａは、読み出し動作および書き込み動作におけるワード線ＷＬの選択期間およびセンスアンプＳＡの活性化期間ＡＣＴ３を、リフレッシュ動作におけるワード線ＷＬの選択期間およびセンスアンプＳＡの活性化期間ＡＣＴ１よりそれぞれ短く設定した。より詳細には、タイミング信号生成回路２４Ａは、読み出し動作および書き込み動作におけるワード線ＷＬの非選択タイミングおよびセンスアンプＳＡの非活性化タイミングを、リフレッシュ動作におけるワード線ＷＬの非選択タイミングおよびセンスアンプＳＡの非活性化タイミングより早く設定した。このため、スタンバイモード時の消費電力を増加させることなく、サイクル時間ｔＲＣをさらに短縮できる。
【００８１】
図１４は、本発明の半導体メモリの第４の実施形態を示している。この実施形態は、請求項１、請求項４、請求項５および請求項１０に対応している。第１および第２の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この半導体メモリは、ＣＭＯＳ技術を使用して、セルフリフレッシュ機能を有するＤＲＡＭとして形成されている。セルフリフレッシュ機能は、スタンバイ状態において、ＤＲＡＭ内部で自動的にリフレッシュ動作を実行し、メモリセルに書き込まれたデータを保持する機能である。
【００８２】
この実施形態では、第２の実施形態の擬似ＳＲＡＭのコマンドバッファ１０、コマンドデコーダ１２、アドレスバッファ１８、制御信号生成回路２２およびメモリコア３４の代わりにコマンドバッファ１０Ｂ、コマンドデコーダ１２Ｂ、アドレスバッファ１８Ｂ、制御信号生成回路２２Ｂおよびメモリコア３４Ｂが形成されている。また、リフレッシュタイマ１６は、チップセレクト信号／ＣＳが高レベルのときのみ動作する。その他の構成は、第２の実施形態とほぼ同一である。
【００８３】
コマンドバッファ１０Ｂは、外部からコマンド信号（チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥ、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳ）を受信する。／ＲＡＳ信号および／ＣＡＳ信号は、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを受信するための同期信号である。コマンドデコーダ１２Ｂは、コマンドバッファ１０Ｂから供給されるコマンド信号を解読し、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよびリフレッシュ制御信号ＲＥＦＺのいずれかを出力する。
【００８４】
アドレスバッファ１８Ｂは、アドレス端子ＡＤを介してロウアドレス信号ＲＡＤまたはコラムアドレス信号ＣＡＤを受信する。この実施形態のＤＲＡＭは、アドレス端子ＡＤの数を減らすために、アドレス信号を時分割で受信するアドレスマルチプレクス方式を採用している。
読み出しコマンドは、低レベルの／ＣＳ信号および高レベルの／ＷＥ信号が供給され、／ＲＡＳ信号、／ＣＡＳ信号に同期してそれぞれロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤが供給されたときに認識される。書き込みコマンドは、低レベルの／ＣＳ信号／ＷＥ信号が供給され、／ＲＡＳ信号、／ＣＡＳ信号に同期してそれぞれロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤが供給されたときに認識される。
【００８５】
リフレッシュコマンドは、低レベルの／ＣＳ信号、／ＲＡＳ信号、／ＣＡＳ信号および高レベルの／ＷＥ信号が供給されたときに認識される。このＤＲＡＭでは、リフレッシュするメモリセルを指定するアドレス信号（リフレッシュアドレス）は、リフレッシュコマンドに応答して供給する必要はない。リフレッシュアドレスは、リフレッシュアドレスカウンタ２８が生成する。すなわち、このＤＲＡＭは、オートリフレッシュモード機能を有している。
【００８６】
制御信号生成回路２２Ｂは、リフレッシュ制御信号ＲＥＦＺを受けたときに、ロウ動作制御信号ＲＡＳＺおよび内部アドレスラッチ信号ＩＡＬＺを出力する。その他の機能は、第１の実施形態の制御信号生成回路２２とほぼ同じである。
図１５は、図１４に示したメモリコア３４Ｂの要部の詳細を示してる。
メモリコア３４Ｂは、ビット線ＢＬ、／ＢＬを読み出しデータバス／ＲＤＢ、ＲＤＢおよび書き込みデータバスＷＤＢ、／ＷＤＢにそれぞれ接続するための直列に接続された２つのｎＭＯＳからなるコラムスイッチ３６ａ、３６ｂ、３６ｃ、３６ｄを有している。
【００８７】
コラムスイッチ３６ａは、一端を読み出し制御信号ＲＣＬＸの信号線に接続し、他端を読み出しデータバス／ＲＤＢに接続している。コラムスイッチ３６ａにおける一端側のｎＭＯＳのゲートは、コラム線信号ＣＬＺを受けている。コラムスイッチ３６ａにおける他端側のｎＭＯＳのゲートは、ビット線ＢＬに接続されている。
コラムスイッチ３６ｂは、一端を読み出し制御信号ＲＣＬＸの信号線に接続し、他端を読み出しデータバスＲＤＢに接続している。コラムスイッチ３６ｂにおける一端側のｎＭＯＳのゲートは、コラム線信号ＣＬＺを受けている。コラムスイッチ３６ｂにおける他端側のｎＭＯＳのゲートは、ビット線／ＢＬに接続されている。
【００８８】
このように、ビット線ＢＬ、／ＢＬの電圧でコラムスイッチ３６ａ、３６ｂのオン・オフを制御する方式をダイレクトセンス方式と称している。ダイレクトセンス方式は、ビット線ＢＬ、／ＢＬと読み出しデータバス／ＲＤＢ、ＲＤＢとを直接接続せず、かつコラムスイッチ３６ａ、３６ｂが増幅能力を有している。このため、センスアンプＳＡの動作時に、ビット線ＢＬ、／ＢＬの電圧が、読み出しデータバス／ＲＤＢ、ＲＤＢの影響で変動することを防止できる。
【００８９】
コラムスイッチ３６ｃは、一端をビット線ＢＬに接続し、他端を書き込みデータバスＷＤＢに接続している。コラムスイッチ３６ｃにおける一端側のｎＭＯＳのゲートは、コラム線信号ＣＬＺを受けている。コラムスイッチ３６ｃにおける他端側のｎＭＯＳのゲートは、書き込み動作時にコラムアドレス信号ＣＡＤに応じて活性化される書き込み制御信号ＷＣＬＺを受けている。
【００９０】
コラムスイッチ３６ｄは、一端をビット線／ＢＬに接続し、他端を書き込みデータバス／ＷＤＢに接続している。コラムスイッチ３６ｄにおける一端側のｎＭＯＳのゲートは、コラム線信号ＣＬＺを受けている。コラムスイッチ３６ｄにおける他端側のｎＭＯＳのゲートは、書き込み制御信号ＷＣＬＺを受けている。
図１６は、第４の実施形態の半導体メモリにおけるメモリコアの動作を示している。第１の実施形態（図５）と同じ動作については、説明を省略する。
【００９１】
リフレッシュ動作、書き込み動作および読み出し動作において、ＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号のタイミングは、第１の実施形態と全て同じである。本実施形態のＤＲＡＭは、ダイレクトセンス方式を採用しており、ビット線ＢＬ、／ＢＬは、読み出し動作時にデータバスＲＤＢ、／ＲＤＢの影響を受けない。このため、読み出し動作時にセル電位ＣＥＬＬは、電源電圧ＶＤＤまたは接地電圧ＶＳＳまで変化する。すなわち、読み出し動作における再書き込みにおいて、データはメモリセルＭＣにフル書き込みされる。その他の動作は、第１の実施形態と同じである。この例においても、センスアンプＳＡの動作期間が短縮されるため、書き込み動作時間および読み出し動作時間（アクセス時間）を短縮できる。
【００９２】
図１７は、第４の実施形態の半導体メモリの動作を示している。第２の実施形態（図１０）と同じ動作については、説明を省略する。
この例では、読み出しコマンドＲＤ、書き込みコマンドＷＲ、外部リフレッシュコマンドＲＥＦおよび書き込みコマンドＷＲが順次供給される。その後、チップセレクト信号／ＣＳが高レベルに変化され、ＤＲＡＭは通常動作モードからセルフリフレッシュモード（低消費電力モード）に移行する。セルフリフレッシュモードでは、内部で発生するリフレッシュコマンドＲＥＦ（リフレッシュ要求信号ＳＲＥＦ）に応答してリフレッシュ動作（セルフリフレッシュ）が実行される。
【００９３】
読み出しコマンドＲＤ、書き込みコマンドＷＲ、および外部リフレッシュコマンドＲＥＦは、第１の実施形態と同様に、サイクル時間ｔＲＣ１毎に供給される（図１７（ａ））リフレッシュ回数カウンタ１５は、外部リフレッシュコマンドＲＥＦに応答する内部アドレスラッチ信号ＩＡＬＺ（図示せず）の立ち上がりエッジに同期してカウンタ値ＣＯＵＮＴを”０”から”１”にする（図１７（ｂ））。次の書き込みコマンドＷＲに応答して、カウンタ値ＣＯＵＮＴは、再び”０”にリセットされる（図１７（ｃ））。なお、通常動作モードでは、リフレッシュタイマ１６は動作していないため、カウンタ値ＣＯＵＮＴの変化は、動作に影響しない。
【００９４】
／ＣＳ信号が高レベルに変化し、ＤＲＡＭは、セルフリフレッシュモードに移行する（図１７（ｄ））。セルフリフレッシュモードへの移行により、リフレッシュタイマ１６は動作を開始する。リフレッシュタイマ１６は、リフレッシュ周期ＣＹＣ１毎にリフレッシュ要求信号ＳＲＥＦを出力する（図１７（ｅ））。リフレッシュ要求信号ＳＲＥＦに応答して内部アドレスラッチ信号ＩＡＬＺが出力され、リフレッシュ動作が実行される。
【００９５】
リフレッシュ回数カウンタ１５は、内部アドレスラッチ信号ＩＡＬＺの立ち上がりエッジに同期してカウント動作し、カウンタ値ＣＯＵＮＴを１ずつ増加する（図１７（ｆ））。カウンタ値ＣＯＵＮＴは、最大値ｎ−１に達した後のリフレッシュ要求信号ＳＲＥＦに応答して”０”にリセットされる（図１７（ｇ））。リフレッシュ回数カウンタ１５は、カウンタ値ＣＯＵＮＴの”０”への変化に同期して、桁上げ信号ＣＡＲＲＹを高レベル（非活性化状態）に変化する（図１７（ｈ））。そして、これ以降のリフレッシュ動作は、リフレッシュ周期を周期ＣＹＣ１より長い周期ＣＹＣ２で実行される。
【００９６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ動作を内部で自動的に実行するとともに、外部からのリフレッシュ要求に応じて実行するＤＲＡＭにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
図１８は、本発明の半導体メモリの第５の実施形態を示している。この実施形態は、請求項１、請求項４、請求項６〜請求項１０に対応している。第１〜第４の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００９７】
この実施形態では、第４の実施形態のタイミング信号生成回路２４の代わりに、第３の実施形態のタイミング信号生成回路２４Ａが形成されている。その他の構成は、第４の実施形態と同一である。すなわち、半導体メモリは、ＣＭＯＳ技術を使用して、セルフリフレッシュ機能を有するＤＲＡＭとして形成されている。
タイミング信号生成回路２４Ａは、ＲＤＺ信号またはＷＲＺ信号を受信したときに（読み出し動作または書き込み動作）、ＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号の出力期間を短くする。換言すれば、読み出し動作または書き込み動作時のＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号の出力期間は、リフレッシュ動作時のＰＳＡ、ＮＳＡ信号、ＢＲＳ信号およびＷＬＺ信号の出力期間に比べ短く設定されている。
【００９８】
この実施形態では、上述した第３の実施形態（図１２）と同様に、書き込み動作および読み出し動作において、センスアンプＳＡの活性化期間は、活性化期間ＡＣＴ１より短い期間ＡＣＴ３に設定されている。ワード線ＷＬの選択期間およびプリチャージ動作のリセット期間も、活性化期間ＡＣＴ３に合わせてリフレッシュ動作時より短く設定されている。このため、書き込み動作時間および読み出し動作時間は、第３の実施形態より短縮される。すなわち、アクセス時間を短くできる。
【００９９】
図１９は、第５の実施形態の半導体メモリの動作を示している。第３および第４の実施形態（図１３、図１７）と同じ動作については、説明を省略する。
この例では、読み出しコマンドＲＤ、書き込みコマンドＷＲ、外部リフレッシュコマンドＲＥＦおよび書き込みコマンドＷＲが順次供給される。その後、チップセレクト信号／ＣＳが高レベルに変化され、ＤＲＡＭは通常動作モードからセルフリフレッシュモード（低消費電力モード）に移行する。
【０１００】
通常動作モードにおいて、読み出しコマンドＲＤ、書き込みコマンドＷＲ、および外部リフレッシュコマンドＲＥＦは、第２の実施形態と同様に、サイクル時間ｔＲＣ３毎に供給される（図１９（ａ））。／ＣＳ信号が高レベルに変化し、セルフリフレッシュモードに移行した後、リフレッシュ回数カウンタ１５が桁上げ信号ＣＡＲＲＹを出力するまでのリフレッシュ周期ＣＹＣ３は、第１の実施形態のリフレッシュ周期ＣＹＣ１より短くなる（図１９（ｂ））。
【０１０１】
セルフリフレッシュモードにおいて、カウンタ値ＣＯＵＮＴが最大値ｎ−１から”０”変化した後、リフレッシュ動作は、リフレッシュ周期を周期ＣＹＣ１より長い周期ＣＹＣ２で実行される（図１９（ｃ））。
この実施形態においても、上述した第１〜第３の実施形態と同様の効果を得ることができる。
【０１０２】
図２０は、本発明の半導体メモリの第６の実施形態を示している。この実施形態は、請求項１〜請求項３に対応している。第１〜第５の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第５の実施形態のリフレッシュ回数カウンタ１５を連続リフレッシュ判定回路１４に置き換え、さらに出力バッファ３８を追加して形成されている。その他の構成は、第５の実施形態と同一である。すなわち、半導体メモリは、ＣＭＯＳ技術を使用して、セルフリフレッシュ機能を有するＤＲＡＭとして形成されている。
【０１０３】
出力バッファ３８は、連続リフレッシュ判定回路１４が出力する周期変更信号ＬＯＮＧを受け、受けた信号を外部端子ＬＮＧに出力する。即ち、この実施形態では、リフレッシュアドレスカウンタ２６が１周したことが、外部に通知される。
図２１は、第６の実施形態の半導体メモリの動作を示している。第１の実施形態（図７）と同じ動作については、説明を省略する。
【０１０４】
この例では、読み出しコマンドＲＤ、書き込みコマンドＷＲ、外部リフレッシュコマンドＲＥＦおよび書き込みコマンドＷＲが順次供給される。その後、外部リフレッシュコマンドＲＥＦが順次供給され、リフレッシュアドレスカウンタ２８を使用してオートリフレッシュが実行される。すなわち、ＤＲＡＭは通常動作モードで動作している。
【０１０５】
読み出しコマンドＲＤ、書き込みコマンドＷＲ、外部リフレッシュコマンドＲＥＦの供給間隔は、”ｔＲＣ”に設定され、外部リフレッシュコマンドＲＥＦの供給間隔は、”ＣＹＣ３”に設定されている。
読み出しコマンドＲＤ、書き込みコマンドＷＲが供給されることなく、リフレッシュコマンドＲＥＦが連続して供給され、リフレッシュアドレスカウンタ２６が１周した場合、連続リフレッシュ判定回路１４は、周期変更信号ＬＯＮＧを出力する（図２０（ａ））。周期変更信号ＬＯＮＧは、外部端子ＬＮＧを介してＤＲＡＭの外部に出力される（図２０（ｂ））。
【０１０６】
ＤＲＡＭを制御するシステムは、周期変更信号ＬＯＮＧに応答して、リフレッシュコマンドＲＥＦの供給間隔（リフレッシュ周期）をＣＹＣ３からＣＹＣ２に変更する（図２０（ｃ））。すなわち、リフレッシュアドレスカウンタ２６が１周した後、ＤＲＡＭを制御するシステムによりリフレッシュ周期が長くされる。リフレッシュ周期が長くなることで、通常動作時におけるスタンバイ時の消費電力は小さくなる。
【０１０７】
なお、ＤＲＡＭは、セルフリフレッシュモードを有している。このため、システムが／ＣＳ信号を高レベルに変化する前後において、ＤＲＡＭは、第５の実施形態（図１９）と同じタイミングで動作する。
この実施形態においても、上述した第１〜第５の実施形態と同様の効果を得ることができる。さらに、この実施形態では、連続リフレッシュ判定回路１４が出力する周期変更信号ＬＯＮＧを、外部端子ＬＮＧを介して外部に出力した。このため、リフレッシュ要求が外部からも供給可能なＤＲＡＭを制御するシステムが発生するリフレッシュ要求間隔を、周期変更信号ＬＯＮＧに応じて変更できる。この結果、リフレッシュ要求（リフレッシュコマンドＲＥＦ）が外部から供給され続ける場合にも、スタンバイモード時の消費電力を増加させることなく、サイクル時間ｔＲＣを短縮できる。
【０１０８】
図２２は、本発明の半導体メモリの第７の実施形態を示している。この実施形態は、請求項１および請求項５に対応している。第１〜第６の実施形態で説明した要素と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第５の実施形態に出力バッファ３８を追加して形成されている。その他の構成は、第５の実施形態と同一である。すなわち、半導体メモリは、ＣＭＯＳ技術を使用して、セルフリフレッシュ機能を有するＤＲＡＭとして形成されている。
【０１０９】
出力バッファ３８は、リフレッシュ回数カウンタ１５が出力する桁上げ信号ＣＡＲＲＹを受け、受けた信号を外部端子ＣＲＹに出力する。即ち、この実施形態では、リフレッシュ回数カウンタ１５が１周したことが、外部に通知される。
図２３は、第７の実施形態の半導体メモリの動作を示している。第５の実施形態（図１９）と同じ動作については、説明を省略する。
【０１１０】
この例では、読み出しコマンドＲＤ、書き込みコマンドＷＲ、外部リフレッシュコマンドＲＥＦおよび書き込みコマンドＷＲが順次供給される。その後、外部リフレッシュコマンドＲＥＦが順次供給され、リフレッシュアドレスカウンタ２８を使用してオートリフレッシュが実行される。すなわち、ＤＲＡＭは通常動作モードで動作している。
【０１１１】
読み出しコマンドＲＤ、書き込みコマンドＷＲ、外部リフレッシュコマンドＲＥＦの供給間隔は、”ｔＲＣ”に設定され、外部リフレッシュコマンドＲＥＦの供給間隔は、”ＣＹＣ３”に設定されている。
読み出しコマンドＲＤ、書き込みコマンドＷＲが供給されることなく、リフレッシュコマンドＲＥＦが連続して供給された場合、リフレッシュ回数カウンタ１５は、カウンタ値ＣＯＵＮＴを順次増加させる（図２３（ａ））。カウンタ値ＣＯＵＮＴが最大値ｎ−１から”０”変化し、桁上げ信号ＣＡＲＲＹが出力される。桁上げ信号ＣＡＲＲＹは、外部端子ＣＲＹを介してＤＲＡＭの外部に出力される（図２３（ｂ））。
【０１１２】
ＤＲＡＭを制御するシステムは、桁上げ信号ＣＡＲＲＹに応答して、リフレッシュコマンドＲＥＦの供給間隔（リフレッシュ周期）をＣＹＣ３からＣＹＣ２に変更する（図２３（ｃ））。すなわち、リフレッシュ回数カウンタ１５が１周した後、ＤＲＡＭを制御するシステムによりリフレッシュ周期が長くされる。リフレッシュ周期が長くなることで、通常動作時におけるスタンバイ時の消費電力は小さくなる。
【０１１３】
なお、ＤＲＡＭは、セルフリフレッシュモードを有している。このため、システムが／ＣＳ信号を高レベルに変化する前後において、ＤＲＡＭは、第５の実施形態（図１９）と同じタイミングで動作する。
この実施形態においても、上述した第１〜第６の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ回数カウンタ１５が出力する桁上げ信号ＣＡＲＲＹを、外部端子ＣＲＹを介して外部に出力した。このため、リフレッシュ要求が外部からも供給可能なＤＲＡＭを制御するシステムが発生するリフレッシュ要求間隔を、桁上げ信号ＣＡＲＲＹに応じて変更できる。この結果、リフレッシュ要求（リフレッシュコマンドＲＥＦ）が外部から供給され続ける場合にも、スタンバイモード時の消費電力を増加させることなく、サイクル時間ｔＲＣを短縮できる。
【０１１４】
なお、上述した実施形態では、リフレッシュタイマ１６を図２に示した回路で構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図２４に示すように、リフレッシュタイマ４０を、発振器ＯＳＣ１、カウンタＣＮＴ１、ＣＮＴ２を直列に接続して構成してもよい。この場合、カウンタＣＮＴ１を、短いリフレッシュ周期に対応するカウンタとして使用するとともに、長いリフレッシュ周期に対応するカウンタの下位ビットとして使用できる。この結果、リフレッシュタイマ４０のレイアウト面積を小さくできる。また、セレクタ４０ａの出力にパルスジェネレータ４０ｂを接続することで、パルス状のリフレッシュ要求信号ＳＲＥＦを容易に生成できる。
【０１１５】
上述した実施形態では、リフレッシュ回数カウンタ１５を、読み出し制御信号ＲＤＺおよび書き込み動作信号ＷＲＺに同期してリセットし、内部アドレスラッチ信号ＩＡＬＺに同期してカウント動作した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ回数カウンタ１５を、外部アドレスラッチ信号ＥＡＬＺに同期してリセットし、内部アドレスラッチ信号ＩＡＬＺに同期してカウント動作してもよい。あるいは、カウント動作をリフレッシュ要求信号ＳＲＥＦに同期して行ってもよい。
【０１１６】
上述した第３の実施形態では、センスアンプＳＡの活性化期間をリフレッシュ動作時に期間ＡＣＴ１に設定し、書き込み動作および読み出し動作時に期間ＡＣＴ３に設定した例について述べた。発明はかかる実施形態に限定されるものではない。例えば、センスアンプＳＡの活性化期間を、リフレッシュ動作、書き込み動作および読み出し動作の順に短くしてもよい。この場合、読み出し動作時間をさらに短縮でき、データ転送レートを向上できる。特に、読み出し動作の頻度が書き込み動作の頻度に比べて高い半導体メモリに適用すると効果的である。
【０１１７】
上述した第４の実施形態では、本発明をダイレクトセンスアンプ方式のＤＲＡＭに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をダイレクトセンスアンプ方式の擬似ＳＲＡＭに適用しても同様の効果を得ることができる。
以上の実施形態において説明した発明を整理して、付記として開示する。
【０１１８】
（付記１）　データを保持するためにリフレッシュが必要な複数のメモリセルと、
前記メモリセルに書き込まれるデータの信号量を増幅するセンスアンプと、
前記メモリセルに対する読み出し要求、書き込み要求およびリフレッシュ要求に応じて、前記センスアンプを活性化するとともに、前記センスアンプの非活性化タイミングを、前記リフレッシュ要求に応答して動作する前記センスアンプから出力可能な最大信号量が前記メモリセルに伝達されるタイミングに合わせて設定する動作制御回路と、
前記メモリセルをリフレッシュさせるためのリフレッシュ要求信号を周期的に出力するとともに、前記読み出し要求または前記書き込み要求が途中に入ることなくリフレッシュ要求が所定数連続して発生し全ての前記メモリセルがリフレッシュされた後に、前記リフレッシュ要求信号の発生周期を長くするリフレッシュ制御回路とを備えていることを特徴とする半導体メモリ。
【０１１９】
（付記２）　付記１記載の半導体メモリにおいて、
前記メモリセルのうちリフレッシュするメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレスカウンタを備え、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求が途中に入ることなく、前記リフレッシュアドレスカウンタが１周したときに周期変更信号を活性化する連続リフレッシュ判定回路と、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。
【０１２０】
（付記３）　付記２記載の半導体メモリにおいて、
前記リフレッシュ回数カウンタが出力する前記周期変更信号を外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
（付記４）　付記２記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記リフレッシュ要求信号の発生周期を長くしている期間に、前記読み出し要求または前記書き込み要求が発生したときに、前記周期変更信号を非活性化することを特徴とする半導体メモリ。
【０１２１】
（付記５）　付記１記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、
前記メモリセルに対する読み出し要求または書き込み要求に応じてリセットされ、リフレッシュ要求に応じてカウント動作し、カウンタ値が前記所定数に達したときに周期変更信号を活性化するリフレッシュ回数カウンタと、
前記リフレッシュ要求信号の発生周期を、前記周期変更信号の活性化中に、前記周期変更信号の非活性化中より長くするリフレッシュタイマとを備えていることを特徴とする半導体メモリ。
【０１２２】
（付記６）　付記５記載の半導体メモリにおいて、
前記リフレッシュ回数カウンタが出力する前記周期変更信号を外部に出力する外部端子を備えていることを特徴とする半導体メモリ。
（付記７）　付記５記載の半導体メモリにおいて、
前記リフレッシュ制御回路は、前記リフレッシュ要求信号の発生周期を長くしている期間に、前記読み出し要求または前記書き込み要求が発生したときに、前記周期変更信号を非活性化することを特徴とする半導体メモリ。
【０１２３】
（付記８）　付記５記載の半導体メモリにおいて、
前記動作制御回路は、前記リフレッシュ要求を認識したときに、リフレッシュ動作を制御するリフレッシュ制御信号を出力し、
前記リフレッシュ回数カウンタは、前記リフレッシュ制御信号を前記リフレッシュ要求としてカウントすることを特徴とする半導体メモリ。
【０１２４】
（付記９）　付記１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、前記読み出し要求に対する読み出し動作、前記書き込み要求に対する書き込み動作および前記メモリセルのリフレッシュ動作における前記ワード線の選択期間を全て同じに設定することを特徴とする半導体メモリ。
【０１２５】
（付記１０）　付記１記載の半導体メモリにおいて、
前記リフレッシュ要求は、前記リフレッシュ制御回路が出力する前記リフレッシュ要求信号のみにより認識され、
前記メモリセルのリフレッシュ動作は、外部端子からのコマンド信号を受けることなく、前記リフレッシュ要求信号のみに応答して実行されることを特徴とする半導体メモリ。
【０１２６】
（付記１１）　付記１記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記ワード線の選択期間を、前記メモリセルのリフレッシュ動作における前記ワード線の選択期間より短く設定することを特徴とする半導体メモリ。
【０１２７】
（付記１２）　付記１１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し動作および前記書き込み動作の少なくともいずれかにおける前記ワード線の非選択タイミングを、前記リフレッシュ動作における前記ワード線の非選択タイミングより早く設定することを特徴とする半導体メモリ。
【０１２８】
（付記１３）　付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求に対する読み出し動作および前記書き込み要求に対する書き込み動作の少なくともいずれかにおける前記センスアンプの活性化期間を、前記メモリセルのリフレッシュ動作における前記センスアンプの活性化期間より短く設定することを特徴とする半導体メモリ。
【０１２９】
（付記１４）　付記１３記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し動作および前記書き込み動作の少なくともいずれかにおける前記センスアンプの非活性化タイミングを、前記リフレッシュ動作における前記センスアンプの非活性化タイミングより早く設定することを特徴とする半導体メモリ。
【０１３０】
（付記１５）　付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記リフレッシュ制御回路からのリフレッシュ要求信号の出力または外部端子を介して供給されるリフレッシュコマンドに応じて前記リフレッシュ要求を認識することを特徴とする半導体メモリ。
（付記１６）　付記１記載の半導体メモリにおいて、
前記動作制御回路は、前記読み出し要求、前記書き込み要求および前記リフレッシュ要求に応じて、前記センスアンプを活性化するセンスアンプ活性化信号を出力し、
前記センスアンプは、前記センスアンプ活性化信号に応答して電源線に接続され、
前記センスアンプが出力可能な前記最大信号量は、前記電源線の電源電圧に対応する量であることを特徴とする半導体メモリ。
【０１３１】
（付記１７）　付記１記載の半導体メモリにおいて、
複数の前記メモリセルは、１回のリフレッシュ単位である複数のリフレッシュ領域に区画され、
前記所定数は、前記リフレッシュ領域の数に等しいことを特徴とする半導体メモリ。
【０１３２】
（付記１８）　付記１７記載の半導体メモリにおいて、
前記メモリセルにそれぞれ接続され、アドレス信号に応じて選択される複数のワード線を備え、
前記リフレッシュ領域は、前記ワード線に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【０１３３】
（付記１９）　付記１記載の半導体メモリにおいて、
前記メモリセルを前記センスアンプにそれぞれ接続するビット線を備え、
前記センスアンプは、前記ビット線上に伝達されたデータの信号量を増幅することを特徴とする半導体メモリ。
付記１６の半導体メモリでは、動作制御回路は、読み出し要求、書き込み要求およびリフレッシュ要求に応じて、センスアンプを活性化するセンスアンプ活性化信号を出力する。センスアンプは、センスアンプ活性化信号に応答して電源線に接続される。センスアンプが出力可能な最大信号量は、電源線の電源電圧に対応する量である。センスアンプによってメモリセルに書き込む信号量を電源電圧に対応させることで、センスアンプの動作開始後、メモリセルにデータを高速に書き込むことができる。この結果、リフレッシュ動作、読み出し動作および書き込み動作を高速に実行できる。
【０１３４】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１３５】
【発明の効果】
請求項１の半導体メモリでは、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
請求項２および請求項４の半導体メモリでは、簡易な論理回路でスタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
請求項３の半導体メモリでは、リフレッシュ要求を外部からも供給可能な半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０１３６】
請求項５の半導体メモリでは、ワード線の選択期間を動作の種類に応じて変更しなくてよいため、動作制御回路を簡易に構成できる。
請求項６の半導体メモリでは、リフレッシュ動作を内部で自動的に実行する半導体メモリにおいて、スタンバイモード時の消費電力を増加させることなく、サイクル時間を短縮できる。
【０１３７】
請求項７〜１０の半導体メモリでは、スタンバイモード時の消費電力を増加させることなく、サイクル時間をさらに短縮できる。
【図面の簡単な説明】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したリフレッシュタイマの詳細を示すブロック図である。
【図３】図１に示したメモリコアの詳細を示すブロック図である。
【図４】図３に示したセンスアンプおよびプリチャージ回路の詳細を示す回路図である。
【図５】第１の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図６】メモリコアの動作の比較例を示すタイミング図である。
【図７】第１の実施形態の半導体メモリの動作を示すタイミング図である。
【図８】半導体メモリの動作の比較例を示すタイミング図である。
【図９】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図１０】第２の実施形態の半導体メモリの動作を示すタイミング図である。
【図１１】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図１２】第３の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図１３】第３の実施形態の半導体メモリの動作を示すタイミング図である。
【図１４】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【図１５】図１４に示したメモリコアの要部の詳細を示す回路図である。
【図１６】第４の実施形態の半導体メモリにおけるメモリコアの動作を示すタイミング図である。
【図１７】第４の実施形態の半導体メモリの動作を示すタイミング図である。
【図１８】本発明の半導体メモリの第５の実施形態を示すブロック図である。
【図１９】第５の実施形態の半導体メモリの動作を示すタイミング図である。
【図２０】本発明の半導体メモリの第６の実施形態を示すブロック図である。
【図２１】第６の実施形態の半導体メモリの動作を示すタイミング図である。
【図２２】本発明の半導体メモリの第７の実施形態を示すブロック図である。
【図２３】第７の実施形態の半導体メモリの動作を示すタイミング図である。
【図２４】リフレッシュタイマの別の例を示すブロック図である。
【符号の説明】
１０、１０Ｂ　コマンドバッファ
１２、１２Ｂ　コマンドデコーダ
１４　連続リフレッシュ判定回路
１５　リフレッシュ回数カウンタ
１６　リフレッシュタイマ
１８、１８Ｂ　アドレスバッファ
２０　データ入出力バッファ
２２、２２Ｂ　制御信号生成回路
２４、２４Ａ、２４Ｃ　タイミング信号生成回路
２６　リフレッシュアドレスカウンタ
２８　アドレスラッチ回路
３０、３２　アドレスプリデコーダ
３４、３４Ｂ　メモリコア
３８　出力バッファ
４０　リフレッシュタイマ
ＡＬＹ　　メモリセルアレイ
ＢＬ、／ＢＬ　　ビット線
ＢＲＳ　　ビット線リセット信号
ＣＡＲＲＹ　　桁上げ信号
ＣＤＥＣ　コラムデコーダ
ＣＬＺ　　コラム線信号
／ＣＳ　　チップセレクト信号
ＣＳＷ　　コラムスイッチ
ＥＡＬＺ　外部アドレスラッチ信号
ＩＡＬＺ　内部アドレスラッチ信号
ＬＯＮＧ　周期変更信号
ＮＳＡ　　センスアンプ活性化信号
／ＯＥ　　出力イネーブル信号
ＰＲＥ　　プリチャージ回路
ＰＳＡ　　センスアンプ活性化信号
ＲＡＳＺ　ロウ動作制御信号
ＲＤＺ　　読み出し制御信号
ＳＡ　センスアンプ
ＳＢ　センスバッファ
ＳＲＥＦ　リフレッシュ要求信号
ＷＡ　ライトアンプ
ＷＤＥＣ　ワードデコーダ
／ＷＥ　　書き込みイネーブル信号
ＷＬ　ワード線
ＷＬＺ　　ワード線制御信号
ＷＲＺ　　書き込み制御信号
【図１】
2004062925.tif 000003
【図２】
2004062925.tif 000004
【図３】
2004062925.tif 000005
【図４】
2004062925.tif 000006
【図５】
2004062925.tif 000007
【図６】
2004062925.tif 000008
【図７】
2004062925.tif 000009
【図８】
2004062925.tif 000010
【図９】
2004062925.tif 000011
【図１０】
2004062925.tif 000012
【図１１】
2004062925.tif 000013
【図１２】
2004062925.tif 000014
【図１３】
2004062925.tif 000015
【図１４】
2004062925.tif 000016
【図１５】
2004062925.tif 000017
【図１６】
2004062925.tif 000018
【図１７】
2004062925.tif 000019
【図１８】
2004062925.tif 000020
【図１９】
2004062925.tif 000021
【図２０】
2004062925.tif 000022
【図２１】
2004062925.tif 000023
【図２２】
2004062925.tif 000024
【図２３】
2004062925.tif 000025
【図２４】
2004062925.tif 000026