(57)【要約】【課題】内部電極層の有無による凹凸を抑制し、優れた電気特性を有する積層セラミック電子部品を提供することを目的とするものである。【解決手段】台座２０上にセラミック層１３と段差抑制用セラミック層１１とを積層し下無効層部１４を形成する第１の工程と、次に下無効層部１４の上にセラミック層１３と内部電極層１２とを交互に積層した有効層部１５を形成する第２の工程と、次いで有効層部１５の上にセラミック層１３を積層した上無効層部１７を形成し積層体ブロックを得る第３の工程と、その後、積層体ブロックを切断し焼成する第４の工程とを備え、段差抑制用セラミック層１１は、積層体ブロックの厚み方向において内部電極層１２の非形成部あるいは他の部分よりも内部電極層１２の積層数の少ない部分に設けるものである。【選択図】　図１
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【特許請求の範囲】
【請求項１】
支持体上にセラミック層と段差抑制用セラミック層とを積層し下無効層部を形成する第１の工程と、次に前記下無効層部の上にセラミック層と内部電極層とを交互に積層した有効層部を形成する第２の工程と、次いで前記有効層部の上にセラミック層を積層した上無効層部を形成し積層体を得る第３の工程と、その後前記積層体を焼成する第４の工程とを備え、前記段差抑制用セラミック層は、前記積層体厚み方向において前記内部電極層非形成部あるいは他の部分よりも前記内部電極層の積層数の少ない部分に設ける積層セラミック電子部品の製造方法。
【請求項２】
下無効層部は、段差抑制用セラミック層の上にセラミック層を積層したものである請求項１に記載の積層セラミック電子部品の製造方法。
【請求項３】
下無効層部は、セラミック層間に段差抑制用セラミック層を設けたものである請求項１に記載の積層セラミック電子部品の製造方法。
【請求項４】
下無効層部の最上層は段差抑制用セラミック層である請求項１に記載の積層セラミック電子部品の製造方法。
【請求項５】
下無効層部の最下層、内部、最上層の少なくとも二ヵ所に段差抑制用セラミック層を設ける請求項１に記載の積層セラミック電子部品の製造方法。
【請求項６】
有効層部内部に、前記有効層部を形成する第１のセラミック層よりも大きな厚みの第２のセラミック層を設け、前記第２のセラミック層の内部あるいは表面の少なくとも一ヵ所に段差抑制用セラミック層を設ける請求項１に記載の積層セラミック電子部品の製造方法。
【請求項７】
上無効層の最上層、内部、最下層の少なくとも一ヵ所に段差抑制用セラミック層を設ける請求項１に記載の積層セラミック電子部品の製造方法。
【請求項８】
段差抑制用セラミック層の厚みの総和は、内部電極層厚みの総和の１０〜２００％である請求項１に記載の積層セラミック電子部品の製造方法。
【請求項９】
段差抑制用セラミック層の幅は、隣接する内部電極層間の間隔の１０〜２００％とする請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１０】
段差抑制用セラミック層の幅を配置する位置により変える請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１１】
段差抑制用セラミック層の幅は、下部が上部よりも広い請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１２】
段差抑制用セラミック層を積層体の厚み方向において複数枚積層する場合、前記厚み方向における前記段差抑制用セラミック層の厚みの総和が前記積層位置により異なるようにする請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１３】
厚み及び幅の少なくとも一方が異なる複数種類の段差抑制用セラミック層を少なくとも２枚以上積層して、積層体の厚みを緩やかに変化させる請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１４】
同一層の段差抑制用セラミック層の厚みは、不均一である請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１５】
段差抑制用セラミック層はストライプ状である請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１６】
段差抑制用セラミック層はセラミック層と同一組成である請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１７】
段差抑制用セラミック層の積層数は、内部電極層１層当たりに生じる段差をＡ、前記段差抑制用セラミック層１層の厚みをＢ、前記内部電極層の積層数をＣとした時、「Ａ×Ｃ／Ｂ」に最も近い整数とする請求項１に記載の積層セラミック電子部品の製造方法。
【請求項１８】
下無効層部と支持体との間に弾性体を有する請求項１に記載の積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層セラミックコンデンサなどの積層セラミック電子部品の製造方法に関するものである。
【０００２】
【従来の技術】
積層セラミック電子部品の一例である積層セラミックコンデンサの製造方法について説明する。
【０００３】
図２１は従来の積層セラミックコンデンサの製造方法を説明するための断面図である。
【０００４】
図において１は段差抑制用セラミック層、２は内部電極層、３はセラミック層、４は下無効層部、５は有効層部、７は上無効層部、８は有効層シート、９は弾性体、１０は剛体からなる台座である。
【０００５】
ここで、有効層部５を構成するセラミック層３の薄層化を行ったり、内部電極層２の積層数を増加したりすると、内部電極層２が積層されている部分とその両端側のセラミック層３のみが積層されている部分の段差（以降、内部電極段差と称する）が大きくなり、セラミック層３の接着不良に伴う層間剥離等の構造欠陥が発生しやすくなる。
【０００６】
そこで、以下に示すような製造方法を用いることにより内部電極段差を抑制していた。
【０００７】
まず、誘電体セラミック粉末及び有機バインダーを用いて、セラミック層３を作製する。
【０００８】
次に、パラジウムやニッケル等の金属粉末を主成分とする内部電極ペーストをセラミック層３上に印刷、乾燥して有効層部５を形成するシート（以下、有効層シート８と称する）を複数枚作製する。
【０００９】
次いで、台座１０上に形成された樹脂フィルムや接着剤層を含む弾性体９上に、セラミック層３を所定枚数、加圧圧着を繰り返して下無効層部４を作製する。
【００１０】
その上に有効層シート８を所定の枚数だけ積層、加圧圧着を繰り返して、有効層部５を作製する。この時、図２１に示すように内部電極層２の非形成部に内部電極層２の厚みとほぼ同じ厚みで、内部電極層２のパターンとはネガとポジの関係にある逆のパターンを有する段差抑制用セラミック層１を配置する。
【００１１】
その後、有効層部５の上にセラミック層３を所定の枚数だけ積層、加圧圧着を繰り返して上無効層部７を形成して積層体ブロックを作製する。
【００１２】
次に、積層体ブロックを所定の寸法に切断して複数の個片とし、積層体を得る。
【００１３】
そして、得られた積層体を焼成後、内部電極層２が露出した両端面に外部電極を形成して積層セラミックコンデンサを得る。
【００１４】
【発明が解決しようとする課題】
しかしながら上記方法では、段差抑制用セラミック層１は電気特性を発現させる有効層部５内に配置される。従って、段差抑制用セラミック層１の位置がずれると、内部電極層２と隣接して配置された段差抑制用セラミック層１との間に隙間が生じたり、段差抑制用セラミック層１が内部電極層２に乗り上げたりする。
【００１５】
前者の場合、内部電極層２の近傍に空洞が存在し、層間剥離等の構造欠陥の発生原因となり、後者の場合は内部構造欠陥の問題と同時に、内部電極層２の間のセラミック層３の厚みが変化してしまうため、所望の電気特性を有する積層セラミック電子部品を得ることができないという問題点を有していた。
【００１６】
そこで本発明は、内部電極段差を抑制し、優れた電気特性を有する積層セラミック電子部品を提供することを目的とするものである。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、以下の構成を有するものである。
【００１８】
本発明の請求項１に記載の発明は、特に、支持体上に、内部電極層の非形成部分あるいは内部電極層の積層数が他の部分よりも少ない部分に段差抑制用セラミック層が配置されるように、セラミック層と段差抑制用セラミック層とを所定の枚数だけ積層した下無効層部を形成し、この上に内部電極層とセラミック層とを交互に積層した有効層部と、セラミック層を積層した上無効層部を順に積層して積層体を作製し、次いでこの積層体を焼成するものであり、段差抑制用セラミック層１の位置ずれが発生したとしても構造欠陥や電気特性不良の発生が低く、優れた電気特性を有する積層セラミックコンデンサを得ることができる。
【００１９】
本発明の請求項２に記載の発明は、特に、下無効層部は、段差抑制用セラミック層の上にセラミック層を積層したものであり、比較的厚い段差抑制用セラミック層を用いたとしても、段差抑制用セラミック層がセラミック層間に挟まれることがないので、段差抑制用セラミック層近傍に空洞などの構造欠陥が発生するのを防止できる。
【００２０】
本発明の請求項３に記載の発明は、特に、下無効層部は、セラミック層間に段差抑制用セラミック層を設けたものであり、比較的薄い段差抑制用セラミック層を用いる場合、下無効層部に分散させることができるために、セラミック層と段差抑制用セラミック層との間に発生する構造欠陥の発生を抑制できる。
【００２１】
本発明の請求項４に記載の発明は、特に、下無効層部の最上層に段差抑制用セラミック層を設けるものであり、段差抑制用セラミック層の厚みの総和と、内部電極段差の総和の差が大きく、段差抑制用セラミック層とその下のセラミック層との間に段差が生じたとしても、下無効層部の裏面には急峻な段差が生じずに、なだらかな状態を保持できる。
【００２２】
本発明の請求項５に記載の発明は、特に、下無効層部の最下層、内部、最上層の少なくとも二ヵ所に段差抑制用セラミック層を設けるものであり、比較的厚い段差抑制用セラミック層は最下層あるいは最上層に、比較的薄い段差抑制用セラミック層は内部に配置することにより、段差抑制用セラミック層近傍に空洞などの構造欠陥が発生するのを抑制することができる。
【００２３】
本発明の請求項６に記載の発明は、特に、有効層部内部に、前記有効層部を形成する第１のセラミック層よりも大きな厚みの第２のセラミック層を設け、前記第２のセラミック層の内部あるいは表面の少なくとも一ヵ所に段差抑制用セラミック層を設けるものであり、有効層数の増加に伴う内部電極段差が大きくなるとセラミック層間の接着性の低下を抑制することができる。
【００２４】
本発明の請求項７に記載の発明は、特に、上無効層の最上層、内部、最下層の少なくとも一ヵ所に段差抑制用セラミック層を設けるものであり、有効層部の積層後、下無効層部に配置した段差抑制用セラミック層だけでは抑制しきれなかった内部電極段差を最終的に減少させることができ、積層体上面の形状を平坦化することができる。
【００２５】
本発明の請求項８に記載の発明は、特に、段差抑制用セラミック層の厚みの総和は、内部電極層厚みの総和の１０〜２００％とするものであり、内部電極段差を効果的に減少させることができる。
【００２６】
本発明の請求項９に記載の発明は、特に、段差抑制用セラミック層の幅は、隣接する内部電極層間の間隔の１０〜２００％とするものであり、内部電極段差を効果的に減少させることができる。
【００２７】
本発明の請求項１０に記載の発明は、特に、段差抑制用セラミック層の幅を配置する位置により変えるものであり、積層体の厚み変化を抑制し、構造欠陥の発生を抑制することができる。
【００２８】
本発明の請求項１１に記載の発明は、特に、段差抑制用セラミック層の幅は、下部が上部よりも広いものであり、積層体の内部電極層が配置される部分とされない部分の段差を効果的に抑制することができる。
【００２９】
本発明の請求項１２に記載の発明は、特に、段差抑制用セラミック層を積層体の厚み方向において複数枚積層する場合、前記厚み方向における前記段差抑制用セラミック層の厚みの総和が前記積層位置により異なるようにするものであり、内部電極層が配置された部分とされない部分の段差を効果的に抑制することができる。
【００３０】
本発明の請求項１３に記載の発明は、特に、厚み及び幅の少なくとも一方が異なる複数種類の段差抑制用セラミック層を少なくとも２枚以上積層して、積層体の厚みを緩やかに変化させるものであり、内部電極層が配置された部分とされない部分の段差を効果的に抑制することができる。
【００３１】
本発明の請求項１４に記載の発明は、特に、同一層の段差抑制用セラミック層の厚みは、不均一にするものであり、積層体内部に発生した気泡の除去を効果的に行うことができ、構造欠陥の発生を抑制することができる。
【００３２】
本発明の請求項１５に記載の発明は、特に、段差抑制用セラミック層はストライプ状とするものであり、段差抑制用セラミック層とその上に積層されるセラミック層との間に発生した気泡を、効率よく除去し、構造欠陥の発生を抑制することができる。
【００３３】
本発明の請求項１６に記載の発明は、特に、段差抑制用セラミック層はセラミック層と同一組成とするものであり、段差抑制用セラミック層とセラミック層との焼結収縮挙動が同一となり、層間剥離等の構造欠陥を抑制できる。
【００３４】
本発明の請求項１７に記載の発明は、特に、段差抑制用セラミック層の積層数は、内部電極層１層当たりに生じる段差をＡ、前記段差抑制用セラミック層１層の厚みをＢ、前記内部電極層の積層数をＣとした時、「Ａ×Ｃ／Ｂ」に最も近い整数となるようにするものであり、生じる内部電極段差及び段差抑制用セラミック層の厚みの最適値を事前に予測することができるため、内部電極段差を効率よく抑制できる。
【００３５】
本発明の請求項１８に記載の発明は、特に、下無効層部と支持体との間に弾性体を有するものであり、有効層部の積層初期における内部電極段差が段差抑制用セラミック層よりも小さい場合でも、段差抑制用セラミック層の厚み分を弾性体で吸収し、見かけ上、表面は平坦となり、内部電極層およびセラミック層の積層を精度良く行うことができる。
【００３６】
【発明の実施の形態】
以下、積層セラミック電子部品の一つである積層セラミックコンデンサを例に説明する。
【００３７】
（実施の形態１）
以下、実施の形態１を用いて、本発明の特に請求項１、１７、１８について説明する。
【００３８】
図１、図２は本実施の形態１における積層体ブロックの製造工程を説明するための断面図、図３（ａ），（ｂ）は本実施の形態１における段差抑制用セラミック層の効果を示すための積層セラミックコンデンサの縦及び横断面図、図３（ｃ）は同上面透視図である。
【００３９】
図において、１１は段差抑制用セラミック層、１２は内部電極層、１３はセラミック層、１４は下無効層部、１５は有効層部、１７は上無効層部、１８はセラミック層１３の上に内部電極１２を有する有効層シート、１９は、表面に接着層を有する樹脂フィルムなどの弾性体、２０は剛体からなる台座、２１は外部電極である。
【００４０】
下無効層部１４はセラミック層１３を段差抑制用セラミック層１１を所定の枚数用いて、積層したものである。
【００４１】
上無効層部１７はセラミック層１３のみを積層したもの、あるいはセラミック層１３と段差抑制用セラミック層１１を所定の層数積層したものである。
【００４２】
また、焼成後である図３において、セラミック層１３と段差抑制用セラミック層１１との区別はできないが、本発明の効果をよりわかりやすく説明するために模式的にセラミック層１３と段差抑制用セラミック層１１とを分けて示した。
【００４３】
以下、本実施の形態における積層セラミックコンデンサの製造方法について説明する。
【００４４】
まず、チタン酸バリウム等の誘電体セラミック粉末を主成分とする原料粉末と、有機バインダ、可塑剤及び有機溶剤をそれぞれ所定量混合してセラミックスラリーを作製する。
【００４５】
次に、ドクターブレード法によりキャリアフィルム上にセラミックスラリーを塗布後、乾燥して、厚み１０μｍのセラミック層１３を作製した。
【００４６】
次に、キャリアフィルム上に成形されたセラミック層１３の上にＮｉ金属粉末を主成分とする内部電極ペーストを所定のパターンでスクリーン印刷、乾燥して厚み２μｍの内部電極層１２を形成し、有効層シート１８を複数枚作製した。
【００４７】
ここで内部電極層１２は、焼成後、幅１５０μｍ、長さ５００μｍとなり、隣接する内部電極層１２とは１５０μｍの間隔を有するようにした。
【００４８】
次に、セラミック層１１に対して内部電極層１２のパターンとは、ネガとポジの関係のある逆のパターンを有するように、スクリーン印刷法によりセラミックスラリーをキャリアフィルム上に塗布後、乾燥して、内部電極層１２の厚みと同じ２μｍの厚みを有する段差抑制用セラミック層１１を複数枚作製した。ここで、段差抑制用セラミック層１１の焼成後の幅は１５０μｍとなるように作製した。
【００４９】
セラミック層１３、段差抑制用セラミック層１１、有効層シート１８は、乾燥後の厚みと焼成収縮後の厚みが大きく異なる。また後に積層体ブロックを作製する際の、各種条件（加圧力、温度、時間等）の違いにより、焼成後の厚みは変化する。即ち作製時の粒子の密度により、焼成後の厚みは変化することになる。本発明が解決しようとする内部電極段差による構造欠陥は、焼成後の積層体に発生するものである。従って、焼成後の内部電極層１２及び段差抑制用セラミック層１１の１層当たり厚みを予測することにより、焼成後の積層体における内部電極段差を効果的に抑制することが可能となる。
【００５０】
そこでまず段差抑制用セラミック層１１、有効層シート１８を積層時に加熱及び加圧する条件で加圧及び加熱し、焼成する。次に、段差抑制用セラミック層１層の厚みＢ（μｍ）、有効層シート１枚当たりに生じる内部電極段差Ａ（μｍ）を測定する。そして内部電極層１２の積層数をＣとした時、「Ａ×Ｃ／Ｂ」に最も近い整数を用いる段差抑制用セラミック層１１の層数とする。この方法によると本実施の形態では段差抑制用セラミック層１１は１０層用いることとなる。
【００５１】
次に、図１に示すように金属板等の剛体からなる台座２０の上に、樹脂フィルムと接着剤層からなる厚みが２００μｍ程度の弾性体１９の上に、セラミック層１３と段差抑制用セラミック層１１をそれぞれ１０層ずつ交互に加熱及び加圧しながら積層して下無効層部１４を作製する。この時、段差抑制用セラミック層１１は、後程、積層する内部電極層１２間に位置するようになる。
【００５２】
次いで、下無効層部１４の上に内部電極層１２が焼成後の積層体の両端面から交互に露出するように有効層シート１８を内部電極層１２を全く形成しない部分には１０層、内部電極層１２の積層数が他の部分よりも少ない部分には、他の部分より内部電極層１２の積層数の少ない分だけ加圧及び加熱しながら積層して有効層部１５を作製する。
【００５３】
その後、有効層部１５の上に、セラミック層１３を１０層、加熱及び加圧しながら積層して上無効層部１７を作製し、図２に示すような積層体ブロックを得る。
【００５４】
この積層体ブロックを作製する際の、加圧及び加熱は、段差抑制用セラミック層１１の使用枚数を決定するための方法の時と同条件で行う。
【００５５】
また積層体ブロックの厚み方向において、段差抑制用セラミック層１１を内部電極層１２の非形成部に配置することにより、従来と比較すると内部電極段差を抑制することができる。
【００５６】
なお、必要に応じて、積層体ブロックを作製した後に、加熱及び加圧を行っても良い。
【００５７】
次に、積層体ブロックを幅０．３ｍｍ、長さ０．６ｍｍとなるように切断後、弾性体１９から分離して、積層体を作製する。
【００５８】
次いで、積層体を脱脂、焼成した後、内部電極層１２が露出した両端面に外部電極２１を形成して、図３（ａ）〜（ｃ）に示す積層セラミックコンデンサを得る。
【００５９】
この積層セラミックコンデンサは、図３に示すように内部電極層１２と同じ厚みの段差抑制用セラミック層１１を内部電極層１２の非形成部及び内部電極層１２の積層数の少ない部分に配置することにより、電気特性を阻害することなく、内部電極層１２の有無による段差を低減し、構造欠陥の発生を抑制することができる。
【００６０】
また、下無効層部１４に段差抑制用セラミック層１１を配置することにより、有効層シート１８を加熱及び加圧して有効層部１５を形成する際、初期に積層された内部電極層１２にかかる圧力を分散することができ、さらに、段差抑制用セラミック層１１が内部電極層１２の周囲を枠として取り囲むことで積層ずれや伸びを抑制する効果も得られる。
【００６１】
なお、段差抑制用セラミック層１１はキャリアフィルム上に形成したが、セラミック層１３上に直接印刷してもよい。
【００６２】
また、弾性体１９は、台座２０に固定する面に粘着層を表面に発泡剤含有接着層を有する樹脂シートからなるものである。この弾性体１９を用いて、積層体ブロックを台座２０上に固定することにより、有効層部１５の初期形成時における内部電極段差が段差抑制用セラミック層１１よりも小さい場合でも、段差抑制用セラミック層１１の厚み分を弾性体１９で吸収し、積層面が平坦となり、セラミック層１３及び内部電極層１２の積層を精度良く行うことができる。また積層体ブロックを切断する際の切断ずれの発生を抑制すると共に、切断後の台座２０からの分離を容易に行うことができる。
【００６３】
しかしながら、弾性体１９を用いて従来の方法で積層体ブロックを作製すると、有効層シート１８の積層時、加圧されることにより、内部電極層１２部分が下方に押され、積層体ブロックの下面が凸型になり、その後の工程における搬送が困難となるだけでなく、積層セラミックコンデンサを回路基板などに実装する際の、画像認識においてもピントずれが生じ、効率よく実装することができないなどの問題点が発生する恐れがある。
【００６４】
そこで、段差抑制用セラミック層１１を下無効層部１４に設けることにより、内部電極層１２が下方に押されたとしても積層体ブロックの下面が凸型になるのを抑制することができる。
【００６５】
さらに、本実施の形態においては、台座２０上に順次、下無効層部１４、有効層部１５、上無効層部１７を形成していったが、それぞれの形成工程を独立させることにより、積層体ブロックを作製する生産性の効率化を図ることができる。
【００６６】
（実施の形態２）
以下、実施の形態２を用いて、本発明の特に請求項２について説明する。
【００６７】
図４は、本実施の形態２における積層体ブロックの製造工程を説明するための断面図である。
【００６８】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【００６９】
本実施の形態においても、実施の形態１と同数のセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を用いる。
【００７０】
次に、１０層の段差抑制用セラミック層１１を、図４に示すように、弾性体１９の上に配置し、この上に１０層のセラミック層１３を積層し、下無効層部１４を作製する。
【００７１】
その後、実施の形態１と同様にして積層セラミックコンデンサを作製する。
【００７２】
（実施の形態３）
以下、実施の形態３を用いて本発明の特に請求項３について説明する。
【００７３】
図５は本実施の形態３における積層体ブロックの製造工程を説明するための断面図である。
【００７４】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【００７５】
本実施の形態においても、実施の形態１と同数のセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を用いる。
【００７６】
次に、図５に示すように、弾性体１９の上に、段差抑制用セラミック層１１がセラミック層１３に挟まれるように下無効層部１４を形成する。
【００７７】
次いで実施の形態１と同様にして積層セラミックコンデンサを得る。
【００７８】
（実施の形態４）
以下、実施の形態４を用いて本発明の特に請求項４について説明する。
【００７９】
図６は、本実施の形態４における積層体ブロックの製造工程を説明するための断面図である。
【００８０】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【００８１】
本実施の形態においても、実施の形態１と同数のセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を用いる。
【００８２】
次に、図６に示すように、弾性体１９の上にセラミック層１３を１０層積層した後に段差抑制用セラミック層１１を１０層積層し、下無効層部１４を形成する。
【００８３】
次いで、段差抑制用セラミック層１１に接するように有効層シート１８を１０層積層し、その後、実施の形態１と同様にして積層セラミックコンデンサを作製する。
【００８４】
（実施の形態５）
以下、実施の形態５を用いて本発明の特に請求項５について説明する。
【００８５】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【００８６】
本実施の形態においても、実施の形態１と同数のセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を用いる。
【００８７】
次に、弾性体１９の上に下無効層部１４を形成するのであるが、この時、段差抑制用セラミック層１１が下無効層部１４の最下層、内部及び最上層になるようにセラミック層１３と積層する。
【００８８】
次いで、実施の形態１と同様にして積層セラミックコンデンサを作製する。
【００８９】
（実施の形態６）
以下、実施の形態６を用いて本発明の特に請求項６について説明する。
【００９０】
図７、図８は、本実施の形態６における積層体ブロックの製造工程を説明するための断面図、図９（ａ），（ｂ）は本実施の形態における段差抑制用セラミック層の効果を示すための積層セラミックコンデンサの縦及び横断面図、図９（ｃ）は同上面透視図である。また、焼成後である図９において、セラミック層１３と段差抑制用セラミック層１１との区別はできないが、本発明の効果をよりわかりやすく説明するために模式的にセラミック層１３と段差抑制用セラミック層１１とを分けて示した。
【００９１】
図において１６は有効層部１５の内部に設けた中間無効層部であり、セラミック層１３と段差抑制用セラミック層１１とを積層したものである。
【００９２】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【００９３】
本実施の形態においては、内部電極層１２を１１層用いるのであるが、実施の形態１に示す方法と同様の方法で段差抑制用セラミック層１１の積層数を求めたところ１１層となった。
【００９４】
次に、図７に示すように、弾性体１９の上にセラミック層１３を７層と段差抑制用セラミック層１１を６層とを交互に積層して下無効層部１４を作製する。
【００９５】
次いで、有効層シート１８を下無効層部１４の上に６枚積層する。
【００９６】
その後、この上にセラミック層１３を６層と段差抑制用セラミック層１１を５層とを交互に積層し、中間無効層部１６を形成する。
【００９７】
次に、中間無効層部１６の上に有効層シート１８を５枚、セラミック層１３を７層積層して有効層部１５及び上無効層部１７を形成し、図８に示すような積層体ブロックを得る。
【００９８】
その後、実施の形態１と同様の工程により、図９（ａ）〜（ｃ）に示すような積層セラミックコンデンサを作製する。
【００９９】
このように有効層部１５内に内部電極層１２と非接触の状態で段差抑制用セラミック層１１を設けることにより、さらに積層体を焼成する際、内部電極層１２が存在する部分と存在しない部分との焼結収縮挙動の違いによる内部応力を分散させて構造欠陥の発生を抑制することができる。
【０１００】
なお、上記実施の形態は有効層部１５を中間無効層部１６により２つに分割したが、中間無効層部１６を複数設けて、３つ以上に分割しても同様の効果が得られる。
【０１０１】
また、段差抑制用セラミック層１１を下無効層部１４と有効層部１５の内部とに分散させることによって、積層体を焼成する時の上、下無効層部１７，１４と有効層部１５の焼結収縮挙動の違いによる内部応力も分散させて構造欠陥の発生を抑制することができる。
【０１０２】
（実施の形態７）
以下、実施の形態７を用いて本発明の特に請求項７について説明する。
【０１０３】
図１０は本実施の形態７における積層体ブロックの製造工程を説明するための断面図、図１１は同積層体ブロックの断面図、図１２（ａ），（ｂ）は本実施の形態７における段差抑制用セラミック層の効果を示すための積層セラミックコンデンサの縦及び横断面図、図１２（ｃ）は同上面透視図である。焼成後である図１２において、セラミック層１３と段差抑制用セラミック層１１との区別はできないが、本発明の効果をよりわかりやすく説明するために模式的にセラミック層１３と段差抑制用セラミック層１１とを分けて示した。
【０１０４】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【０１０５】
本実施の形態においても、実施の形態１と同数のセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を用いる。
【０１０６】
次に、図１０に示すように、弾性体１９の上に１０層のセラミック層１３と５層の段差抑制用セラミック層１１を所定の位置に積層して下無効層部１４を作製する。
【０１０７】
次いで、有効層シート１８を１０層積層し、有効層部１５を作製する。
【０１０８】
その後、有効層部１５の上に１０層のセラミック層１３と５層の段差抑制用セラミック層１１を所定の位置に積層して上無効層部１７を形成し、図１１に示すような積層体ブロックを得る。
【０１０９】
その後、実施の形態１と同様にして図１２（ａ）〜（ｃ）に示すような積層セラミックコンデンサを得る。
【０１１０】
本実施の形態においても、実施の形態６と同様に焼成時の収縮挙動の違いによる内部応力を分散させて構造欠陥の発生を抑制することができる。
【０１１１】
なお、実施の形態６では下無効層部１４と有効層部１５に、本実施の形態においては下無効層部１４と上無効層部１７にそれぞれ段差抑制用セラミック層１１を設けたが、もちろん下無効層部１４、有効層部１５、上無効層部１７の全てに段差抑制用セラミック層１１を設けても構わない。このようにすることにより、例えば、セラミック層１３の薄層化及び高積層化を図り、下無効層部１４に設けた段差抑制用セラミック層１１の総厚みよりも内部電極段差の方が大きくなった場合、中間無効層部１６や上無効層部１７に段差抑制用セラミック層１１を設けて内部電極段差をさらに抑制することが可能となる。
【０１１２】
（実施の形態８）
以下、実施の形態８を用いて本発明の特に請求項６、７に記載の発明について説明する。
【０１１３】
図１３は本実施の形態８における積層体ブロックの製造工程を説明するための断面図、図１４は同積層体ブロックの断面図、図１５（ａ），（ｂ）は本実施の形態８における段差抑制用セラミック層の効果を示すための積層セラミックコンデンサの縦及び横断面図、図１５（ｃ）は同上面透視図である。また、焼成後である図１５において、セラミック層１３と段差抑制用セラミック層１１との区別はできないが、本発明の効果をよりわかりやすく説明するために模式的にセラミック層１３と段差抑制用セラミック層１１とを分けて示した。
【０１１４】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【０１１５】
本実施の形態においては、内部電極層１２を１１層用いるのであるが、実施の形態１に示す方法と同様の方法で段差抑制用セラミック層１１の積層数を求めたところ１１層となった。
【０１１６】
次に、図１３に示すように、弾性体１９の上に、７層のセラミック層１３と４層の段差抑制用セラミック層１１を所定の位置に積層して下無効層部１４を作製する。
【０１１７】
次いで、この上に有効層シート１８を６枚積層し有効層部１５を作製する。
【０１１８】
その後、この上に６層のセラミック層１３と３層の段差抑制用セラミック層１１を所定の順序で積層し、中間無効層部１６を作製する。
【０１１９】
次に、中間無効層部１６の上に有効層シート１８を５枚積層し、続いて７層のセラミック層１３と４層の段差抑制用セラミック層１１を適切に積層し、上無効層部１７を作製し、図１４に示すような積層体ブロックを得る。
【０１２０】
その後、実施の形態１と同様にして図１５（ａ）〜（ｃ）に示すような積層セラミックコンデンサを得る。
【０１２１】
（実施の形態９）
以下、実施の形態９を用いて本発明の特に請求項８について説明する。
【０１２２】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【０１２３】
次に、弾性体１９の上に、セラミック層１３を５層積層し、この上に段差抑制用セラミック層１１を１層設け、この上にセラミック層１３を５層積層して下無効層部１４を作製する。
【０１２４】
次いで、この上に有効層シート１８を１０枚積層し有効層部１５を作製する。
【０１２５】
その後、この上に１０層のセラミック層１３を積層し、上無効層部１７を作製し、積層体ブロックを得る。
【０１２６】
その後、実施の形態１と同様にして積層セラミックコンデンサ（試料Ｎｏ．１）を得る。
【０１２７】
また、下無効層部１４をセラミック層１３を１０層、段差抑制用セラミック層１１を５層用いて形成したものも作製した（試料Ｎｏ．２）。この時、段差抑制用セラミック層１１は、セラミック層１３の１層目と２層目の間、３層目と４層目の間、５層目と６層目の間、７層目と８層目の間及び９層目と１０層目の間に１層ずつ配置した。
【０１２８】
さらに、下無効層部１４とセラミック層１３を１０層、段差抑制用セラミック層１１を１０層用いて形成したものも作製した（試料Ｎｏ．３）。この時、段差抑制用セラミック層１１は、セラミック層１３の１層目と２層目の間、３層目と４層目の間、５層目と６層目の間、７層目と８層目の間及び９層目と１０層目の間にそれぞれ２層ずつ設けた。
【０１２９】
さらにまた、下無効層部１４をセラミック層１３を１０層、段差抑制用セラミック層１１を２０層用いて形成したものも作製した（試料Ｎｏ．４）。この時、段差抑制用セラミック層１１は、セラミック層１３の１層目と２層目の間及び９層目と１０層目の間にそれぞれ３層積層し、２層目から９層目の各層間においては２層ずつ積層した。
【０１３０】
試料Ｎｏ．１〜試料Ｎｏ．４において、用いた段差抑制用セラミック層１１の１層当たりの厚みは２μｍである。従って、その総和は２μｍ、１０μｍ、２０μｍ及び４０μｍとなる。
【０１３１】
また、本実施の形態において、内部電極層１２は、１層当たりの厚みが２μｍのものを１０層用いるのであるが、この場合、内部電極段差はおおよそ２０μｍとなる。従って、試料Ｎｏ．１〜試料Ｎｏ．４においては、段差抑制用セラミック層厚みの総和が内部電極段差の１０〜２００％となる。
【０１３２】
段差抑制用セラミック層１１の厚みの総和が内部電極段差の総和の１０％未満の場合、段差抑制用セラミック層１１の効果が見られない。そこで１０％以上１００％以下の場合、段差抑制用セラミック層１１の総厚みが内部電極段差の総和に等しくなればなるほど効果的に段差を抑制することが可能となる。また、１００％より大きく２００％以下の場合、段差抑制用セラミック層１１は電気特性を発現させる内部電極層１２間には配置されないため、特性に悪影響を及ぼさず、内部電極段差を抑制することができる。しかしながら、２００％を超えると逆に段差抑制用セラミック層１１の部分が盛り上り、搬送時あるいは実装時、吸着ノズルとコンデンサの間に隙間ができ、吸着不良が発生するなどの不具合が発生することになる。
【０１３３】
（実施の形態１０）
以下、実施の形態１０を用いて本発明の特に請求項１０に記載の発明について説明する。
【０１３４】
まず、実施の形態１と同様にしてセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製する。ただし、この時、段差抑制用セラミック層１１は厚みは２μｍと同じものの、幅が１５μｍ、７５μｍ、１５０μｍ、３００μｍと異なる４種類のものを作製する。
【０１３５】
また、段差抑制用セラミック層１１の積層数は、実施の形態１と同様にして決定した。
【０１３６】
次に、弾性体１９の上に、セラミック層１３と幅が１５μｍの段差抑制用セラミック層１１とを交互にそれぞれ１０層ずつ積層して下無効層部１４を作製する。
【０１３７】
次いで、この上に有効層シート１８を１０枚積層し有効層部１５を作製する。
【０１３８】
その後、この上に１０層のセラミック層１３を積層し、上無効層部１７を作製し、積層体ブロックを得る。
【０１３９】
この積層体ブロックにおいて、内部電極層１２の幅は１６０μｍ、隣接する内部電極層１２の間隔は１５０μｍである。その後、実施の形態１と同様にして積層セラミックコンデンサ（試料Ｎｏ．１）を得る。
【０１４０】
また、同様にして幅が、７５μｍ、１５０μｍ、３００μｍのものを用いて積層セラミックコンデンサ（試料Ｎｏ．２〜試料Ｎｏ．４）を作製した。
【０１４１】
段差抑制用セラミック層１１の幅が隣接する内部電極層１２間の距離の１０％以上１００％未満の場合、段差抑制用セラミック層１１は下無効層部１４など内部電極層１２と段差抑制用セラミック層１１との間に隙間が生じるような位置に配置されないため、構造欠陥を発生することなく、段差を抑制することが可能である。また、段差抑制用セラミック層１１の幅が隣接する内部電極層１２間の距離の１００％以上２００％以下の場合、上述した位置に配置されるため、たとえ段差抑制用セラミック層１１が内部電極層１２上に乗り上げたとしても、構造欠陥や静電容量の低下等の不具合が発生すること無く内部電極段差を効果的に抑制することができる。
【０１４２】
このように段差抑制用セラミック層１１の幅を隣接する内部電極層１２間の距離の１０％以上２００％以下と広い範囲で設定できる理由は、段差抑制用セラミック層１１が特性を発現させる内部電極層１２間に存在しないためである。
【０１４３】
なお、段差抑制用セラミック層１１の幅が２２０〜２７０μｍと、隣接する内部電極層１２間の距離の約１３５〜１７０％とした時、最も積層体ブロックの表面が平面に近いものとなることが分かった。このことは、おそらく、実際に印刷、乾燥された内部電極層１２や段差抑制用セラミック層１１の厚みが均一ではなく、幅方向においては端の部分は中央部に比較して厚みが小さくなっているため、内部電極層１２と段差抑制用セラミック層１１がある程度重なるようにした方がより平坦となるのではと思われる。
【０１４４】
（実施の形態１１）
以下、実施の形態１１を用いて本発明の特に請求項１０について説明する。
【０１４５】
段差抑制用セラミック層１１として、幅方向端部を波型形状にしたものを用いて、実施の形態１０と同様にして積層セラミックコンデンサを得る。
【０１４６】
このように幅が一定でない段差抑制用セラミック層１１を用いることにより、セラミック層１３との境界に生じる段差を抑制することができる。
【０１４７】
なお、更に効果的に前述した段差を抑制するために、段差抑制用セラミック層１１の幅の広い部分と狭い部分とが交互に重ね合せられるようにすることが好ましい。
【０１４８】
（実施の形態１２）
本実施の形態１２を用いて、本発明の特に請求項１１について説明する。
【０１４９】
まず、実施の形態１と同様にセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製し、段差抑制用セラミック層１１の使用数を決定する。
【０１５０】
しかしながら本実施の形態の段差抑制用セラミック層１１は、厚み２０μｍ、下部の幅が１５０μｍ、上部の幅が５０μｍと、上部よりも下部の幅が広くなるように、上部から下部にかけてその幅を緩やかに変化させたものである。
【０１５１】
用いる内部電極層１２の厚みは２μｍでその層数が１２であるので実施の形態１と同様にして段差抑制用セラミック層１１の使用数を決定したところ、１層となる。
【０１５２】
次に、セラミック層１３を１０層と段差抑制用セラミック層１１とを積層して下無効層部１４を作製するのであるが、段差抑制用セラミック層１１は、５層目と６層目のセラミック層１３間に配置する。
【０１５３】
その後、実施の形態１と同様にして積層セラミックコンデンサを作製した。
【０１５４】
このように下部の方が上部より幅が広く、その幅が厚み方向に緩やかに変化する段差抑制用セラミック層１１を用いることにより、内部電極段差を効果的に抑制できる。つまり、積層体ブロックは、内部電極層１２の端部から隣接する内部電極層１２間の中央を中心として曲線的に凹部を形成する。従って、段差抑制用セラミック層１１をこの凹部に沿うよう上述した形状にすることが望ましい。ここで段差抑制用セラミック層１１は単層に限るものではなく、複数の段差抑制用セラミック層１１を重ね合せて良く、また、分散して配置された総和が上述の形状になっていても同様の効果が得られる。
【０１５５】
（実施の形態１３）
以下、実施の形態１３を用いて本発明の特に請求項１２に記載の発明について説明する。
【０１５６】
図１６は、本実施の形態１３における積層体ブロックの製造工程を説明するための断面図である。
【０１５７】
まず、実施の形態１と同様にしてセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製する。但し、段差抑制用セラミック層１１の幅は１００μｍのものを用い、実施の形態１と同様にしてその使用数を決定する。
【０１５８】
本実施の形態においても、実施の形態１と同数のセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を用いる。
【０１５９】
次に、図１６に示すように、弾性体１９の上に１０層のセラミック層１３と１０層の段差抑制用セラミック層１１とを交互に積層して下無効層部１４を作製する。この時、段差抑制用セラミック層１１は、後程、積層する内部電極層１２間に位置するようにするのであるが、まず、１層目と２層目の段差抑制用セラミック層１１がセラミック層１３を介して幅方向に５０μｍ重なるように、２層目と３層目は５５μｍ、３層目と４層目は６０μｍというように、積層数が１層増える毎に幅方向の重なり部分が５μｍずつ増えるようにした。そして９層目と１０層目の段差抑制用セラミック層１１は９０μｍ重なるようにする。つまり、上層に行くほどセラミック層１３を介して重なり合う段差抑制用セラミック層１１の面積を大きくする。
【０１６０】
以降、実施の形態１と同様にして積層セラミックコンデンサを作製する。
【０１６１】
このように、同じ形状の段差抑制用セラミック層１１を幅方向にずらして積層し、少なくとも２枚の段差抑制用セラミック層１１が厚み方向において異なる部分で相重なる部分を生じさせ、段差抑制用セラミック層１１の厚み変化を緩やかにすることにより、積層体ブロックの内部電極層１２の有無により発生した曲線的な凹部を効果的に抑制することができる。
【０１６２】
（実施の形態１４）
以下、実施の形態１４を用いて本発明の特に請求項１３について説明する。
【０１６３】
図１７は本実施の形態１４における積層体ブロックの製造工程を説明するための断面図である。
【０１６４】
まず、実施の形態１と同様にしてセラミック層１３、有効層シート１８、段差抑制用セラミック層１１を作製する。但し、段差抑制用セラミック層１１は厚み、幅の異なるものを用いる。
【０１６５】
次に、図１７に示すように弾性体１９の上に、セラミック層１３と段差抑制用セラミック層１１とを交互にそれぞれ１０層ずつ積層して下無効層部１４を作製する。この段差抑制用セラミック層１１は、１層目は幅１５０μｍ、厚み１．０μｍとし、２層目以降、厚みは０．２μｍずつ増加させ、幅は１０μｍずつ減少させて、１０層目は幅が６０μｍ、厚み３．０μｍとなるようにした。
【０１６６】
以降、実施の形態１と同様にして積層セラミックコンデンサを得る。
【０１６７】
このように、厚み及び幅の少なくとも一方が異なる複数種類の段差抑制用セラミック層１１を少なくとも２枚積層して、段差抑制用セラミック層１１の厚みを緩やかに変化させることにより、積層体ブロックの内部電極層１２の有無により発生した曲線的な凹部を効果的に抑制することができる。
【０１６８】
（実施の形態１５）
以下、実施の形態１５を用いて、本発明の請求項１４に記載の発明について説明する。
【０１６９】
図１８は、本実施の形態１５における有効層シート１８の斜視図である。また、図１９は本実施の形態１５における１層の段差抑制用セラミック層１１の斜視図であり、積層体ブロックを作製した時に、図１８に示す有効層シート１８の内部電極層１２の角部に対応する部分には段差抑制用セラミック層１１が存在しないような不連続なものである。
【０１７０】
これは、段差抑制用セラミック層１１の厚みの薄い部分あるいは非形成部分から積層体ブロック内部の気泡を除去しやすくするためである。
【０１７１】
以下、セラミック層１３、有効層シート１８、段差抑制用セラミック層１１を用いて実施の形態１と同様にして積層セラミックコンデンサを得る。
【０１７２】
このように、上に積層されるセラミック層１３あるいは有効層部１５との間に気泡が溜まらないように同一平面方向に不均一な部分或いは不連続な部分を有する段差抑制用セラミック層１１を用いることにより、隙間や層間剥離等の構造欠陥の発生を抑制することができる。
【０１７３】
なお、本実施の形態においては、図１８に示すような段差抑制用セラミック層１１を用いたが、厚みが同一平面方向に不均一なものであれば同様の効果が得られる。
【０１７４】
（実施の形態１６）
以下、実施の形態１６を用いて本発明の特に請求項１５に記載の発明について説明する。
【０１７５】
図２０は、本実施の形態１６における１層の段差抑制用セラミック層１１の斜視図であり、端部を接続してストライプ状としたものである。
【０１７６】
本実施の形態においては、積層体ブロックを作製した時に、図１８に示す有効層シートにおいて、隣接する内部電極層１２の長手方向（積層セラミックコンデンサにおいては側面部）の間には、段差抑制用セラミック層１１が存在するが、隣接する内部電極層１２の短手方向の間（積層セラミックコンデンサにおいては内部電極層１２の露出する端面方向）には段差抑制用セラミック層を設けないものである。
【０１７７】
積層セラミックコンデンサにおいては、側面部分が最も内部電極段差の影響を大きく受けることになる。また、段差抑制用セラミック層１１はスラリーを印刷して形成する際、その印刷方向に平行形成する方が容易である。
【０１７８】
従って、上記ストライプ状の段差抑制用セラミック層１１を用いることとした。
【０１７９】
また、ストライプ状の段差抑制用セラミック層１１を用いることにより、実施の形態１５と同様に段差抑制用セラミック層１１とその上に積層されるセラミック層１３との間に発生した気泡を、効率よく除去し、構造欠陥の発生を抑制することができる。
【０１８０】
以下、セラミック層１３、有効層シート１８、段差抑制用セラミック層１１を用いて実施の形態１と同様にして積層セラミックコンデンサを得る。
【０１８１】
このように、ストライプ状にパターンニングされた段差抑制用セラミック層１１を用いることにより、この上に積層されるセラミック層１３あるいは有効層部１５との間に溜まりやすい気泡を、段差抑制用セラミック層１１に平行な方向に効率よく除去し、隙間や層間剥離等の構造欠陥の発生を抑制することができる。
【０１８２】
なお、さらに効果的に気泡を除去するために、ストライプ状の段差抑制用セラミック層１１の厚みや幅の不均一あるいは不連続にして、段差抑制用セラミック層１１に垂直な方向にも気泡を排除できるようにすることが望ましい。
【０１８３】
また、内部電極段差は積層セラミックコンデンサの端面となる部分より側面に発生しやすいので、実施の形態１５より本実施の形態の段差抑制用セラミック層１１の方が内部電極段差を抑制する効果は大きい。
【０１８４】
（実施の形態１７）
以下、実施の形態１７を用いて本発明の特に請求項１６に記載の発明について説明する。
【０１８５】
本実施の形態においては、段差抑制用セラミック層１１をセラミック層１３とを同じ組成のスラリーを用いて作製したものである。
【０１８６】
つまり、チタン酸バリウムを主成分とする誘電体セラミック粉末を５５重量部、有機バインダーとしてポリビニルブチラールを６重量部、可塑剤としてジブチルフタレートを４重量部、有機溶剤として酢酸ブチルを３５重量部からなるスラリーを用いるものである。
【０１８７】
以下、実施の形態１と同様にして積層セラミックコンデンサを作製した。
【０１８８】
このように、段差抑制用セラミック層１１とセラミック層１３を同一成分で構成することにより、段差抑制用セラミック層１１とセラミック層１３の焼結収縮挙動が同一となり、下無効層部１４における層間剥離等の構造欠陥を抑制することができる。
【０１８９】
さて、実施の形態１から実施の形態１７において得られた積層セラミックコンデンサの構造欠陥の発生数、静電容量の不良数、搬送における不良数を（表１）に示す。
【０１９０】
【表１】
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【０１９１】
構造欠陥の発生数、静電容量の不良数はそれぞれ１００個、搬送における不良数は１０００個の積層セラミックコンデンサを用いて調査した。
【０１９２】
構造欠陥は、積層体ブロックの伸びによる切断不良率、焼結体後の積層体における空洞や層間剥離等である。また、静電容量は設計値から±５％以上ずれたものを不良とする。さらに、搬送不良は吸着ノズルでスムーズに搬送できないものとする。
【０１９３】
なお、比較のために図２１に示すような段差抑制用セラミック層１を有効層部５に配置した従来の製造方法により得られたもの（従来品１）、及び段差抑制用セラミック層を用いずセラミック層と内部電極層のみを用いて作製したもの（従来品２）においても同様の評価を行った。
【０１９４】
（表１）から明らかなように、構造欠陥の発生、静電容量不良及び搬送不良の全ての点において従来よりも改善されている。
【０１９５】
なお、上記実施の形態のほとんどにおいて、セラミック層１３及び内部電極層１２の厚みと層数、段差抑制用セラミック層１１の厚みを一定の値としたが、それらの厚みを更に薄くまた、積層数を多くしたとしても同様の効果が得られる。
【０１９６】
また、内部電極層１２及び段差抑制用セラミック層１１の形成をスクリーン印刷法により行ったが、凹版印刷法など他の方法で形成したものにおいても構わない。
【０１９７】
さらに、段差抑制用セラミック層１１はその層数の合計厚みが発生する内部電極段差となることが最適であると思われる。
【０１９８】
例えば、発生する内部電極段差が数十μｍの場合、１層の段差抑制用セラミック層１１の厚みが数十μｍのものを作製することは非常に困難である。またこのように厚い段差抑制用セラミック層１１を用いて下無効層部１４を形成した場合、下無効層部１４の内部にデラミネーションなどの構造欠陥が発生するおそれが有る。
【０１９９】
そこで、作製容易な段差抑制用セラミック層１１を複数層用いることとなるが、これらを一度に積層し、上下をセラミック層１３で挟んでしまうと、下無効層部１４の内部にデラミネーションなどの構造欠陥が発生するおそれが有る。
【０２００】
従って、生産性に悪影響を及ぼさない程度に、下無効層部１４において段差抑制用セラミック層１１を分散させることが望ましい。
【０２０１】
なお、上記各実施の形態においては積層セラミックコンデンサを例に説明したが、セラミック層１３と内部電極層１２とを積層した積層セラミック電子部品においては同様の効果が得られる。
【０２０２】
【発明の効果】
以上、本発明によると、予め内部電極層が形成されない部分あるいは積層数が少ない部分に段差抑制用セラミック層を配置することにより、内部電極段差に起因する構造欠陥の発生を抑制し、優れた電気特性を有する積層セラミック電子部品を得ることができる。
【０２０３】
またこの積層セラミック電子部品は、従来と比較すると表面が平坦であるので、搬送する際、支障をきたさずに、設備稼働率及び生産効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における積層体ブロックの製造工程を説明するための断面図
【図２】本発明の実施の形態１における積層体ブロックの断面図
【図３】（ａ）本発明の実施の形態１における積層セラミックコンデンサの縦断面図
（ｂ）本発明の実施の形態１における積層セラミックコンデンサの横断面図
（ｃ）本発明の実施の形態１における積層セラミックコンデンサの上面透視図
【図４】本発明の実施の形態２における積層体ブロックの製造工程を説明するための断面図
【図５】本発明の実施の形態３における積層体ブロックの製造工程を説明するための断面図
【図６】本発明の実施の形態４における積層体ブロックの製造工程を説明するための断面図
【図７】本発明の実施の形態６における積層体ブロックの製造工程を説明するための断面図
【図８】本発明の実施の形態６における積層体ブロックの断面図
【図９】（ａ）本発明の実施の形態６における積層セラミックコンデンサの縦断面図
（ｂ）本発明の実施の形態６における積層セラミックコンデンサの横断面図
（ｃ）本発明の実施の形態６における積層セラミックコンデンサの上面透視図
【図１０】本発明の実施の形態７における積層体ブロックの製造工程を説明するための断面図
【図１１】本発明の実施の形態７における積層体ブロックの断面図
【図１２】（ａ）本発明の実施の形態７における積層セラミックコンデンサの縦断面図
（ｂ）本発明の実施の形態７における積層セラミックコンデンサの横断面図
（ｃ）本発明の実施の形態７における積層セラミックコンデンサの上面透視図
【図１３】本発明の実施の形態８における積層体ブロックの製造工程を説明するための断面図
【図１４】本発明の実施の形態８における積層体ブロックの断面図
【図１５】（ａ）本発明の実施の形態８における積層セラミックコンデンサの縦断面図
（ｂ）本発明の実施の形態８における積層セラミックコンデンサの横断面図
（ｃ）本発明の実施の形態８における積層セラミックコンデンサの上面透視図
【図１６】本発明の実施の形態１３における積層体ブロックの製造工程を説明するための断面図
【図１７】本発明の実施の形態１４における積層体ブロックの製造工程を説明するための断面図
【図１８】本発明の実施の形態１５における有効層シートの斜視図
【図１９】本発明の実施の形態１５における段差抑制用セラミック層の斜視図
【図２０】本発明の実施の形態１６における段差抑制用セラミック層の斜視図
【図２１】従来の積層体ブロックの製造工程を説明するための断面図
【符号の説明】
１１　段差抑制用セラミック層
１２　内部電極層
１３　セラミック層
１４　下無効層部
１５　有効層部
１６　中間無効層部
１７　上無効層部
１８　有効層シート
１９　弾性体
２０　台座
２１　外部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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