(57)【要約】【課題】高周波帯域でのＱ値を向上させることができる表面実装型インダクタを提供する。【解決手段】平面視で、ソレノイド状コイル２５が巻装されている巻線部２２ｃは、端子電極２６ａ，２６ｂがそれぞれ形成された二つの鍔部２２ａ，２２ｂに対して傾斜している。傾斜角度θは４５゜〜８５゜の範囲内で設定されている。従って、ソレノイド状コイル２５に電流が流れることによって生ずる磁束φは、端子電極２６ａ，２６ｂに対して傾斜角度θで交差し、端子電極２６ａ，２６ｂの一部分を偏って貫通する。ソレノイド状コイル２５のコイル軸は、表面実装型インダクタ２１の実装面２１ａに対して平行で、かつ、平面視で端子電極２６ａ，２６ｂに対して傾斜している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
本体と、該本体に設けた導電材からなるソレノイド状コイルと、該本体の両端部にそれぞれ設けかつ前記ソレノイド状コイルの両端にそれぞれ接続した端子電極とを備えた表面実装型インダクタにおいて、
前記ソレノイド状コイルのコイル軸が、前記表面実装型インダクタの実装面に対して平行で、かつ、平面視で前記端子電極に対して所定の傾斜角度で傾斜していることを特徴とする表面実装型インダクタ。
【請求項２】
本体と、該本体に設けた導電材からなるソレノイド状コイルと、該本体の両端部にそれぞれ設けかつ前記ソレノイド状コイルの両端にそれぞれ接続した端子電極とを備えた表面実装型インダクタにおいて、
前記ソレノイド状コイルのコイル軸が、平面視で前記端子電極に対して垂直で、かつ、前記表面実装型インダクタの実装面に対して所定の傾斜角度で傾斜していることを特徴とする表面実装型インダクタ。
【請求項３】
本体と、該本体に設けた導電材からなるソレノイド状コイルと、該本体の両端部にそれぞれ設けかつ前記ソレノイド状コイルの両端にそれぞれ接続した端子電極とを備えた表面実装型インダクタにおいて、
前記ソレノイド状コイルのコイル軸が、平面視で前記端子電極に対して所定の傾斜角度で傾斜し、かつ、前記表面実装型インダクタの実装面に対して所定の傾斜角度で傾斜していることを特徴とする表面実装型インダクタ。
【請求項４】
前記所定の傾斜角度が４５゜〜８５゜の範囲内の角度であることを特徴とする請求項１〜請求項３のいずれかに記載の表面実装型コイル。
【請求項５】
前記本体は巻線部と該巻線部の両端部に設けられた二つの鍔部とで構成されたコアであり、
前記ソレノイド状コイルは前記コアの巻線部に巻回された巻線であり、前記端子電極は前記コアの鍔部に設けられていることを特徴とする請求項１〜請求項４のいずれかに記載の表面実装型インダクタ。
【請求項６】
前記本体は複数の絶縁層を積み重ねて構成された直方体形状の積層体であり、前記ソレノイド状コイルは前記絶縁層の表面に設けたコイル導体を電気的に直列に接続して構成したコイルであり、前記端子電極は前記積層体の端部に設けられていることを特徴とする請求項１〜請求項４のいずれかに記載の表面実装型インダクタ。
【請求項７】
前記本体は巻装部と該巻装部の両端部に設けられた二つの鍔部とで構成されたコアであり、前記ソレノイド状コイルは前記コアの巻装部の外周をスパイラル状に周回する薄膜コイルであり、前記端子電極は前記コアの鍔部に設けられていることを特徴とする請求項１〜請求項４のいずれかに記載の表面実装型インダクタ。
【請求項８】
前記端子電極が、平面視で前記ソレノイド状コイルの延長線領域外に設けられていることを特徴とする請求項５〜請求項７のいずれかに記載の表面実装型インダクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表面実装型インダクタ、特に高周波回路に使用される表面実装型インダクタに関する。
【０００２】
【従来の技術】
この種の表面実装型インダクタとして、特許文献１や特許文献２に記載のものが知られている。図１５は特許文献１に記載された表面実装型インダクタ１の平面図である。インダクタ１は、巻線部２ｃとこの巻線部２ｃの両端部に設けられた二つの鍔部２ａ，２ｂとからなる、いわゆる横置きタイプのコア（本体）２を備えたものでる。巻線部２ｃには巻線が巻回され、ソレノイド状コイル５を構成している。ソレノイド状コイル５の両終端部は、コア２の鍔部２ａ，２ｂの底面に形成された端子電極４ａ，４ｂ（図１５において点線の斜線で表示している領域）に熱圧着され、電気的に接続されている。
【０００３】
平面視で、ソレノイド状コイル５が巻装されている巻線部２ｃは、端子電極４ａ，４ｂがそれぞれ形成された二つの鍔部２ａ，２ｂに対して垂直な関係を有している。従って、ソレノイド状コイル５に電流が流れることによって生ずる磁束φの方向は、端子電極４ａ，４ｂに対して直交する方向である。ソレノイド状コイル５のコイル軸は、表面実装型インダクタ１の実装面（言い換えると、端子電極４ａ，４ｂの面）に対して平行で、かつ、平面視で端子電極４ａ，４ｂに対して直交している。
【０００４】
また、図１６は特許文献２に記載された表面実装型インダクタ１１の水平断面図である。インダクタ１１は、巻線部１２ｃとこの巻線部１２ｃの両端部に設けられた二つの鍔部１２ａ，１２ｂとからなる、いわゆる横置きタイプのコア（本体）１２を備えたものである。巻線部１２ｃは長手方向に対して傾斜した外周面を有している。巻線部１２ｃには巻線が巻回され、ソレノイド状コイル１５を構成している。ソレノイド状コイル１５の両終端部は、コア１２の鍔部１２ａ，１２ｂの表面にそれぞれ形成された端子電極１４ａ，１４ｂに熱圧着され、電気的に接続されている。
【０００５】
平面視で、ソレノイド状コイル１５が巻装されている巻線部１２ｃは、端子電極１４ａ，１４ｂがそれぞれ形成された二つの鍔部１２ａ，１２ｂに対して垂直な関係を有している。従って、ソレノイド状コイル１５に電流が流れることによって生ずる磁束φの方向は、端子電極１４ａ，１４ｂに対して直交する方向である。ソレノイド状コイル１５のコイル軸は、表面実装型インダクタ１１の実装面に対して平行で、かつ、平面視で端子電極１４ａ，１４ｂに対して直交している。
【０００６】
【特許文献１】
特開平１０−３２１４３８号公報
【特許文献２】
特開平１０−１７２８３２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、従来の表面実装型インダクタ１，１１は、ソレノイド状コイル５，１５に電流が流れることによって生ずる磁束φの方向が、平面視で端子電極４ａ，４ｂ，１４ａ，１４ｂに対して直交する方向である。従って、磁束φが端子電極４ａ，４ｂ，１４ａ，１４ｂを貫通する有効面積が広くなり、端子電極４ａ，４ｂ，１４ａ，１４ｂでの渦電流損が大きかった。
【０００８】
また、ソレノイド状コイル５，１５の隣接する巻線部分間の有効面積が大きいため、線間静電容量（浮遊容量）が大きいという問題もあった。そして、それらの問題により、従来の表面実装型インダクタ１，１１は、高周波帯域でのＱ値を向上させることができなかった。
【０００９】
そこで、本発明の目的は、高周波帯域でのＱ値を向上させることができる表面実装型インダクタを提供することにある。
【００１０】
【課題を解決するための手段および作用】
以上の目的を達成するため、本発明に係る表面実装型インダクタは、本体と、該本体に設けた導電材からなるソレノイド状コイルと、該本体の両端部にそれぞれ設けかつソレノイド状コイルの両端にそれぞれ接続した端子電極とを備え、ソレノイド状コイルのコイル軸が、表面実装型インダクタの実装面に対して平行で、かつ、平面視で端子電極に対して所定の傾斜角度で傾斜していることを特徴とする。
【００１１】
また、ソレノイド状コイルのコイル軸が、平面視で端子電極に対して垂直で、かつ、表面実装型インダクタの実装面に対して所定の傾斜角度で傾斜していることを特徴とする。
【００１２】
また、ソレノイド状コイルのコイル軸が、平面視で端子電極に対して所定の傾斜角度で傾斜し、かつ、表面実装型インダクタの実装面に対して所定の傾斜角度で傾斜していることを特徴とする。
【００１３】
より具体的には、本体は巻線部と該巻線部の両端部に設けられた二つの鍔部とで構成されたコアであり、ソレノイド状コイルは、コアの巻線部に巻回された巻線であり、端子電極はコアの鍔部に設けられている。これにより、巻線タイプのインダクタが得られる。
【００１４】
また、本体は複数の絶縁層を積み重ねて構成された直方体形状の積層体であり、ソレノイド状コイルは絶縁層の表面に設けたコイル導体を電気的に直列に接続して構成したコイルであり、端子電極は積層体の端部に設けられている。これにより、積層タイプのインダクタが得られる。
【００１５】
さらに、本体は巻装部と該巻装部の両端部に設けられた二つの鍔部とで構成されたコアであり、ソレノイド状コイルはコアの巻装部の外周をスパイラル状に周回する薄膜コイルであり、端子電極はコアの鍔部に設けられている。これにより、薄膜コイルタイプのインダクタが得られる。ここに、前記所定の傾斜角度は４５゜〜８５゜の範囲内に設定することが好ましい。
【００１６】
以上の構成により、ソレノイド状コイルによって生じる磁束φが端子電極を貫通する有効面積が狭くなり、従来の表面実装型インダクタと比較して、端子電極での渦電流損が低減する。また、ソレノイド状コイルの隣接する巻線部分間の有効面積が小さくなり、線間静電容量（浮遊容量）が少なくなる。
【００１７】
さらに、端子電極を、平面視でソレノイド状コイルの延長線領域外に設けることにより、ソレノイド状コイルによって生じる磁束φが端子電極を貫通しにくくなり、端子電極での渦電流損がより一層低減する。
【００１８】
【発明の実施の形態】
以下、本発明に係る表面実装型インダクタの実施の形態について添付図面を参照して説明する。
【００１９】
［第１実施形態、図１〜図４］
図１および図２に示すように、表面実装型インダクタ２１は、概略、コア（本体）２２とソレノイド状コイル２５とで構成されている。コア２２は、巻線部２２ｃとこの巻線部２２ｃの両端部に設けられた二つの鍔部２２ａ，２２ｂとからなる、いわゆる横置きタイプのものである。コア２２の材料としては、非磁性体のセラミック材料やフェライトなどの磁性体材料が用いられる。鍔部２２ｂ，２２ｃの底面には、Ａｇ，Ｃｕ，Ａｇ−Ｐｄ，Ｓｎなどからなる端子電極２６ａ，２６ｂがそれぞれ設けられている。
【００２０】
巻線部２２ｃには巻線が巻回され、ソレノイド状コイル２５が形成されている。ソレノイド状コイル２５の両終端部２５ａ，２５ｂは、コア２２に設けられた端子電極２６ａ，２６ｂに、例えば熱圧着などの手段によって固定され、電気的に接続されている。巻線としては、例えば高耐熱樹脂（ポリエステルイミド）にて被覆された銅線などが用いられる。両終端部２５ａ，２５ｂにおいて、ウレタン樹脂は熱圧着などの際にかかる熱によって飛散し、銅線が露出することになる。
【００２１】
さらに、図２に点線で示すように、コア２２の上部に樹脂からなるコーティング材２８を設け、巻線部２２ｃに巻回されたソレノイド状コイル２５の上部をコーティング材２８にて被覆してもよい。コーティング材２８の上面を平面にする理由は、インダクタ２１をプリント基板に実装する際等に、吸引ノズルによる吸着を確実に行えるようにするとともに、吸引ノズルによる吸着時にソレノイド状コイル２５が損傷するのを防ぐためである。
【００２２】
図３に示すように、平面視で、ソレノイド状コイル２５が巻装されている巻線部２２ｃは、端子電極２６ａ，２６ｂがそれぞれ形成された二つの鍔部２２ａ，２２ｂに対して傾斜している。傾斜角度θは４５゜〜８５゜の範囲内で設定されている。従って、ソレノイド状コイル２５に電流が流れることによって生ずる磁束φは、端子電極２６ａ，２６ｂに対して傾斜角度θで交差し、端子電極２６ａ，２６ｂの一部分を偏って貫通する。ソレノイド状コイル２５のコイル軸は、表面実装型インダクタ２１の実装面２１ａに対して平行で、かつ、平面視で端子電極２６ａ，２６ｂに対して傾斜している。
【００２３】
以上の構成からなる表面実装型インダクタ２１は、ソレノイド状コイル２５によって生じる磁束φが端子電極２６ａ，２６ｂを貫通する有効面積が狭くなる。従って、従来の表面実装型インダクタ１と比較して、端子電極２６ａ，２６ｂでの渦電流損を低減させることができる。この結果、高周波帯域でのＱ値が高い急峻なＱ特性を有するインダクタ２１を得ることができる。
【００２４】
また、ソレノイド状コイル２５の隣接する巻線部分間の有効面積が小さくなり、線間静電容量（浮遊容量）を少なくできる。この結果、自己共振周波数を高くすることができる。図４は表面実装型インダクタ２１のＱ特性を示すグラフである（実線３１参照）。図４には比較のために、図１５に示されている従来のインダクタ１のＱ特性も併せて記載している（点線３２参照）。
【００２５】
［第２実施形態、図５〜図７］
図５に示すように、横置きタイプの積層型インダクタ４１は、コイル導体４３〜５０をそれぞれ表面に設けた絶縁性シート４２と、引出し用ビアホール５３を設けた絶縁性シート４２などで構成されている。絶縁性シート４２は、誘電体セラミック粉末や磁性体セラミック粉末を結合剤などと一緒に混練したものをシート状にしたものである。コイル導体４３〜５０はＡｇ，Ｐｄ，Ｃｕ，Ｎｉ，Ａｕ，Ａｇ−Ｐｄなどからなり、印刷、スパッタリング、蒸着、フォトリソグラフィなどの方法により形成される。
【００２６】
コイル導体４３〜５０は、絶縁性シート４２にそれぞれ設けた中継用ビアホール５２を介して電気的に直列に接続され、ソレノイド状コイル５１とされる。コイル５１の両端部は、引出し用ビアホール５３に電気的に接続され、最外層の絶縁性シート４２の表面に引き出されている。各絶縁性シート４２は積み重ねられた後、一体的に焼成される。これにより、図６に示す積層体５５とされる。積層体５５の両端部には、それぞれ端子電極５６ａ，５６ｂが設けられている。コイル５１の両端部はそれぞれ引出し用ビアホール５３を介して端子電極５６ａ，５６ｂに電気的に接続されている。
【００２７】
図７に示すように、平面視で、ソレノイド状コイル５１のコイル軸は、端子電極５６ａ，５６ｂに対して傾斜している。傾斜角度θは、４５゜〜８５゜の範囲内で設定されている。従って、ソレノイド状コイル５１に電流が流れることによって生ずる磁束φは、端子電極５６ａ，５６ｂに対して傾斜角度θで交差する。なお、ソレノイド状コイル５１のコイル軸は、表面実装型インダクタ４１の実装面４１ａに対して平行である。
【００２８】
以上の構成からなる表面実装型インダクタ４１は、前記第１実施形態のインダクタ２１と同様の作用効果を奏する。
【００２９】
［第３実施形態、図８および図９］
第３実施形態は、薄膜コイルタイプの表面実装型インダクタについて説明する。図８に示すように、コア（本体）６２は、巻装部６２ｃとこの巻装部６２ｃの両端部に設けられた二つの鍔部６２ａ，６２ｂとからなる。平面視で、巻装部６２ｃは、二つの鍔部６２ａ，６２ｂに対して傾斜している。傾斜角度θは４５゜〜８５゜の範囲内で設定されている。
【００３０】
コア６２の材料としては、フェライトなどの磁性体材料、非磁性のアルミナなどのセラミック材料や樹脂材料などが用いられる。このコア６２の表面に必要に応じて絶縁被覆膜を形成した後、めっきやスパッタリングなどの方法によって、コア６２の全面に薄膜導体６３を形成する。薄膜導体６３は、Ｃｕ，Ｎｉ，Ａｇ，Ａｇ−Ｐｄなどからなる。
【００３１】
次に、図９に示すように、コア６２をレーザ加工機のスピンドル（図示せず）にチャッキングする。スピンドルを駆動させてコア６２を矢印Ｋの方向に回転させながら、レーザビームをコア６２の巻装部６２ｃに照射し、コア６２の長手方向に走査する。レーザビームが照射された部分の薄膜導体６３が除去され、スパイラル状のコイル構成溝６４が形成される。こうして、巻装部６２ｃの外周面をスパイラル状に周回する薄膜のコイル６５が形成される。この後、必要に応じて鍔部６２ａ，６２ｂを残して、絶縁性の外装部６７を設け、薄膜コイル６５を保護する。さらに、鍔部６２ａ，６２ｂの表面にＳｎめっきあるいはＮｉ−Ｃｕ−Ｓｎめっきなどを行い、半田付け性が良好な端子電極６８ａ，６８ｂを形成する。図９において、符号６１ａは実装面である。
【００３２】
以上の構成からなる表面実装型インダクタ６１は、薄膜コイル６５に電流が流れることによって生じる磁束φは、端子電極６８ａ，６８ｂに対して傾斜角度θで交差する。従って、表面実装型インダクタ６１は、前記第１実施形態のインダクタ２１と同様の作用効果を奏する。
【００３３】
［第４実施形態、図１０〜図１４］
第４実施形態は、第１実施形態の表面実装型インダクタ２１において、端子電極２６ａ，２６ｂを、平面視でソレノイド状コイル２５の延長線領域外にそれぞれ設けたものについて説明する。なお、本第４実施形態は、巻線タイプのインダクタを例にして説明するが、第２実施形態のような積層タイプのインダクタや第３実施形態のような薄膜コイルタイプのインダクタであってもよいことは言うまでもない。
【００３４】
図１０は表面実装型インダクタ２１Ａの外観斜視図であり、図１１はその底面図である。表面実装型インダクタ２１Ａは、端子電極２６ａ，２６ｂを、コア２２の鍔部２２ａ，２２ｂの底面で、かつ、平面視でソレノイド状コイル２５の延長線領域Ｅの外にそれぞれ設けている。これにより、ソレノイド状コイル２５によって生じる磁束φが端子電極２６ａ，２６ｂをより一層貫通しにくくなる。従って、第１実施形態の表面実装型インダクタ２１と比較して、端子電極２６ａ，２６ｂでの渦電流損を低減させることができる。この結果、高周波帯域でのＱ値が高い急峻なＱ特性を有するインダクタ２１Ａを得ることができる。
【００３５】
また、図１２は表面実装型インダクタ２１Ｂの外観斜視図であり、図１３はその底面図である。表面実装型インダクタ２１Ｂは、端子電極２６ａ，２６ｂを、コア２２の鍔部２２ｂ，２２ｃの側面で、かつ、平面視でソレノイド状コイル２５の延長線領域Ｅの外にそれぞれ設けている。なお、図１３において、端子電極２６ａ，２６ｂは、その電極厚みが誇張して表示されている。この表面実装型インダクタ２１Ｂも、前記表面実装型インダクタ２１Ａと同様の作用効果を奏する。
【００３６】
図１４は表面実装型インダクタ２１ＡのＱ特性を示すグラフである（実線３３参照）。図１４には比較のために、第１実施形態のインダクタ２１と同様の構造を有するインダクタのＱ特性も併せて記載している（実線３４参照）。グラフより、１ＧＨｚ以上の高周波領域でＱ値が８〜１０％向上していることがわかる。
【００３７】
［他の実施形態］
なお、本発明は前記実施形態に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００３８】
たとえば、ソレノイド状コイルのコイル軸が、平面視で、端子電極に対して垂直で、かつ、表面実装型インダクタの実装面に対して傾斜角度θ＝４５゜〜８５゜で傾斜しているものであってもよい。つまり、前記第１〜第４実施形態のソレノイド状コイルのコイル軸が平面視で端子電極に対して傾斜しているのに対して、本実施形態はソレノイド状コイルのコイル軸が正面視で端子電極に対して傾斜している。
【００３９】
この場合であっても、ソレノイド状コイルに電流が流れることによって生ずる磁束φは、端子電極に対して傾斜角度θで交差し、端子電極の一部分を偏って貫通するので、高周波帯域でのＱ値を向上させることができる。
【００４０】
さらに、ソレノイド状コイルのコイル軸が、平面視で端子電極に対して傾斜角度θで傾斜し、かつ、表面実装型インダクタの実装面に対して傾斜角度θで傾斜しているものであってもよい。つまり、ソレノイド状コイルのコイル軸が、平面視でも正面視でも端子電極に対して傾斜しているものであっても、同様の効果が得られる。
【００４１】
【発明の効果】
以上の説明から明らかなように、本発明によれば、ソレノイド状コイルによって生ずる磁束φが端子電極を貫通する有効面積が狭くなり、従来の表面実装型インダクタと比較して、端子電極での渦電流損を低減させることができる。また、ソレノイド状コイルの隣接する巻線部分間の有効面積が小さくなり、線間静電容量（浮遊容量）を少なくできる。この結果、高周波帯域でのＱ値が高く、かつ、自己共振周波数が高い表面実装型インダクタを得ることができる。
【図面の簡単な説明】
【図１】本発明に係る表面実装型インダクタの第１実施形態を示す外観斜視図。
【図２】図１に示した表面実装型インダクタの正面図。
【図３】図１に示した表面実装型インダクタの平面図。
【図４】図１に示した表面実装型インダクタのＱ特性を示すグラフ。
【図５】本発明に係る表面実装型インダクタの第２実施形態を示す分解斜視図。
【図６】図５に示した表面実装型インダクタの外観斜視図。
【図７】図６に示した表面実装型インダクタの水平断面図。
【図８】本発明に係る表面実装型インダクタの第３実施形態の製造手順を示す斜視図。
【図９】図８に続く表面実装型インダクタの製造手順を示す斜視図。
【図１０】本発明に係る表面実装型インダクタの第４実施形態を示す外観斜視図。
【図１１】図１０に示した表面実装型インダクタの底面図。
【図１２】第４実施形態の変形例を示す外観斜視図。
【図１３】図１２に示した表面実装型インダクタの底面図。
【図１４】図１０に示した表面実装型インダクタのＱ特性を示すグラフ。
【図１５】従来の表面実装型インダクタを示す平面図。
【図１６】従来の表面実装型インダクタを示す水平断面図。
【符号の説明】
２１，２１Ａ，２１Ｂ，４１，６１…表面実装型インダクタ
２１ａ，４１ａ，６１ａ…実装面
２２，６２…コア（本体）
２２ａ，２２ｂ，６２ａ，６２ｂ…鍔部
２２ｃ…巻線部
２５，５１…ソレノイド状コイル
２６ａ，２６ｂ，５６ａ，５６ｂ…端子電極
４２…絶縁性シート
４３〜５０…コイル導体
５５…積層体（本体）
６２ｃ…巻装部
６５…薄膜コイル
Ｅ…ソレノイド状コイルの延長線領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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