(57)【要約】【課題】本発明は、演算増幅器に接続される負荷の数にかかわらず、適切な駆動を行うことができるとともに、低消費電力の動作をする信号出力装置及びこれを用いた液晶表示装置を提供することを目的とする。【解決手段】１個の負荷に対しては１個の演算増幅器が選択され、１個の演算増幅器に対しては複数の負荷の接続を可能にする選択回路を設け、複数の負荷の夫々に複数の演算増幅器のどの出力端子を接続するかを決定する信号を発生して、この信号で選択回路を制御する選択回路制御手段を設け、演算増幅器の夫々にいくつの負荷が接続されているかを計数し、この計数に基づいて制御信号を作り、演算増幅器の駆動能力を制御する。【選択図】　　　　　図１
2004138820.tif 000002
【特許請求の範囲】
【請求項１】
夫々異なるレベルの信号を入力とし、複数の負荷のすべてを駆動することができる負荷駆動能力を有する複数の演算増幅器と、１個の負荷に対しては０又は１個の演算増幅器が選択され、１個の演算増幅器に対しては複数の負荷を選択可能とする選択回路と、前記複数の演算増幅器に加えられる入力信号を所定時間遅延させる遅延手段と、この遅延手段で遅延する前の入力信号のレベルに基づいて、複数の負荷の夫々に前記複数の演算増幅器のどの出力端子を接続するかを決定する信号を発生し、この信号によって前記選択回路を制御する選択回路制御手段と、前記夫々の演算増幅器の出力端子に何個の負荷が接続状態にあるかを計数し、この計数に応じて夫々の演算増幅器用の制御信号を発生する負荷計数回路とを備え、前記複数の演算増幅器に前記入力信号が加えられるタイミングに合わせて、前記負荷計数回路の前記制御信号によって前記夫々の演算増幅器の負荷駆動能力を制御することを特徴とする信号出力装置。
【請求項２】
前記負荷計数回路の出力信号により、前記複数個の演算増幅器のバイアス電流を制御することを特徴とする請求項１記載の信号出力装置。
【請求項３】
前記複数の演算増幅器の帰還ループに設けた位相補償用素子の値を制御することを特徴とする請求項２記載の信号出力装置。
【請求項４】
前記負荷計数回路は、演算増幅器一個に対し一個の一致カウント回路を有し、この一致カウント回路は、演算増幅器の入力信号レベルと前記選択回路制御手段に加えられる前記入力信号の情報の信号レベルとの一致を取り、一致する毎にカウント数を増加させ、所定時間のカウント数を保持して、次の所定時間前記演算増幅器を制御する制御信号とすることを特徴とする請求項１記載の信号出力装置。
【請求項５】
夫々異なるレベルの信号を入力とし、複数の負荷のすべてを駆動することができる負荷駆動能力を有する複数の演算増幅器と、これらの演算増幅器によって駆動される複数の負荷である液晶素子を有する液晶表示パネルと、１個の前記液晶素子である負荷に対しては１個の演算増幅器が選択され、１個の演算増幅器に対しては複数の前記液晶素子である負荷を選択可能とする選択回路と、前記複数の演算増幅器に加えられる入力信号を所定時間遅延させる遅延手段と、この遅延手段で遅延する前の入力信号のレベルに基づいて、複数の負荷の夫々に前記複数の演算増幅器のどの出力端子を接続するかを決定する信号を発生し、この信号によって前記選択回路を制御する選択回路制御手段と、前記夫々の演算増幅器の出力端子に何個の負荷が接続状態にあるかを計数し、この計数に応じて夫々の演算増幅器用の制御信号を発生する負荷計数回路とを備え、前記複数の演算増幅器に前記入力信号が加えられるタイミングに合わせて、前記負荷計数回路の前記制御信号によって、前記夫々の演算増幅器の負荷駆動能力を制御することを特徴とする液晶表示装置。
【請求項６】
複数の負荷を複数の群に分割し、各群に１つの異なる値の制御信号を設定し、前記負荷計数回路における計数に応じて前記制御信号を選択することをもって、夫々の演算増幅器用の制御信号とすることを特徴とする請求項５記載の液晶表示装置。
【請求項７】
複数の負荷を複数の群に分割するに際し、演算増幅器に接続される負荷の平均個数付近を密にして分割することを特徴とする請求項６記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶ディスプレイなどの容量性負荷の駆動装置用として好適な信号出力装置と、これを用いた液晶表示装置に関するものである。
【０００２】
【従来の技術】
携帯電話やモバイル端末等に用いられる液晶表示装置は、近年、高精細表示と低消費電力化が強く要求されている。即ち、液晶駆動装置の信号出力装置に関して、画素数（負荷）の増大に適応可能であるとともに、低消費電力化をも実現可能とする要求がなされている。
【０００３】
従来の液晶駆動装置の信号出力装置では、負荷の駆動を実質的に担う演算増幅器を液晶ディスプレイの画素ごとに対応させる方式が主流であった（例えば、特許文献１参照）。
図１４は、従来の液晶駆動装置の信号出力装置として、主流となっている信号出力装置の一例を示す図である。
【０００４】
図において、ＬＶ０〜ＬＶ２はラダ−抵抗等を用いて生成されたインピーダンスの高い信号であり、３段階の階調に対応した電圧レベルを有している。
ＳＦ０〜ＳＦ７は、出力信号選択情報ＳＩをシフト用クロックＣＬＫごとに順次転送するシフトレジスタ回路ＳＦＲ、ＬＦ０〜ＬＦ７は、ロード信号ＨＳによりデータ更新されるレジスタ回路ＲＥＧである。
【０００５】
レジスタ回路ＲＥＧに保持されたデータは、次のロード信号ＨＳが来るまでの出力信号選択情報を表し、この出力信号選択情報で選択回路ＳＷ０〜ＳＷ７が制御されて信号ＬＶ０〜ＬＶ２のうちのいずれか１つの電圧レベルが演算増幅器ＯＰ０〜ＯＰ７に入力される。
演算増幅器ＯＰ０〜ＯＰ７によりインピーダンス変換された信号は、演算増幅器ＯＰ０〜ＯＰ７の出力端子のそれぞれに接続された負荷回路ＬＤ０〜ＬＤ７に印加される。
【０００６】
この従来の信号出力装置では、レジスタ回路ＲＥＧの各段に保持されている出力信号選択情報に対応して、信号ＬＶ０〜ＬＶ２のうちのいずれか１つの電圧レベルの信号が負荷回路に出力されことになる。
図１４では、８個の演算増幅器を用いたＩＣを例に挙げているが、実際に携帯電話に使用される液晶駆動用のＩＣは寸法的な制約から幅が２センチ程度である。高精細の液晶の場合には、この２センチの幅に７２０本の電極を設ける。すると、３０ミクロンの幅に図１４の一つの演算増幅器（ＯＰ０〜ＯＰ７）を収納しなければならず、スペースの点から設計が困難となる。なお、選択回路ＳＷ０〜ＳＷ７、記憶回路ＬＦ０〜ＬＦ７及び記憶回路ＳＦ０〜ＳＦ７については、複雑な回路を必要としないのでスペース的な問題は無い。
【０００７】
そこで、このようなスペース的な問題のない装置として、図１３に示す信号出力装置が知られている。
この信号出力装置では、階調レベルに対応した３つの信号ＬＶ０〜ＬＶ２が入力端子に入力される演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２が配置され、信号ＬＶ０〜ＬＶ２が選択回路ＳＷ０〜ＳＷ７に入力される前段で演算増幅器によりインピーダンス変換される構成となっている。
【０００８】
なお、負荷回路ＬＤ０〜ＬＤ７の駆動は、図１４で示した電圧出力装置と同じように、レジスタ回路ＲＥＧの各段に保持されている出力信号選択情報に対応して、演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２の出力信号のいずれか一つが選択され、選択回路ＳＷ０〜ＳＷ７を介して負荷回路ＬＤ０〜ＬＤ７に印加され、負荷回路を駆動することになる。
【０００９】
【特許文献１】
特開２０００−３０５５３４号公報（第３頁、図１）
【００１０】
【発明が解決しようとする課題】
図１３の構成の信号出力装置では、演算増幅器の数が階調数と同じであればよく、図１４の構成の電圧出力装置よりも演算増幅器の数を大幅に削減することができる。
因みに、図示する例では、演算増幅器の数は３である。一般的な表示装置では階調数と１水平ラインの画素数の間には、階調数＜１水平ラインの画素数の関係が成り立つ。従って、図１３の信号出力装置は、図１４の信号出力装置に比べて演算増幅器の数を大幅に減らすことができる。
【００１１】
しかしながら、個々の演算増幅器に要求される性能面から両者を比較した場合、図１４と図１３の信号出力装置を構成する演算増幅器には大きな性能面での差異が存在する。
すなわち、図１４の演算増幅器は、常に１つの負荷回路を駆動すればよいため、単一負荷回路の駆動に適する所定の性能を具備していればよかったが、図１３の演算増幅器には、出力信号の選択状態によって、最大負荷（図１３では８個の負荷回路）から無負荷までの広範にわたる負荷が接続されることとなる。
【００１２】
従って、無負荷から最大負荷までの全範囲にわたって所定の仕様を満足するように負荷回路を駆動できる性能を具備していることが要求される。
図１３で示す３個の演算増幅器ＯＰ１２、ＯＰ１３、ＯＰ１４はそれぞれ０個〜８個の負荷を駆動する可能性があるため、それぞれの演算増幅器に最大負荷を駆動できるだけの能力を持たせておく必要がある。したがって、負荷が少ない場合であっても大きな能力をもった演算駆動回路が動作するので、その消費電力は大きなものとなるという課題がある。
【００１３】
本発明は、上記の課題を解決するためになされたもので、接続される負荷の大きさに依らず良好な出力特性を持ち合わせながらも低消費電力化および半導体集積回路化に好適な信号出力装置を実現し、延いては、液晶表示装置の安定な高品質表示ならびに低消費電力化の実現を目的としたものである。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、夫々異なるレベルの信号を入力とし、複数の負荷のすべてを駆動することができる負荷駆動能力を有する複数の演算増幅器と、１個の負荷に対しては０又は１個の演算増幅器が選択され、１個の演算増幅器に対しては複数の負荷を選択可能とする選択回路と、前記複数の演算増幅器に加えられる入力信号を所定時間遅延させる遅延手段と、この遅延手段で遅延する前の入力信号のレベルに基づいて、複数の負荷の夫々に前記複数の演算増幅器のどの出力端子を接続するかを決定する信号を発生し、この信号によって前記選択回路を制御する選択回路制御手段と、前記夫々の演算増幅器の出力端子に何個の負荷が接続状態にあるかを計数し、この計数に応じて夫々の演算増幅器用の制御信号を発生する負荷計数回路とを備え、前記複数の演算増幅器に前記入力信号が加えられるタイミングに合わせて、前記負荷計数回路の前記制御信号によって前記夫々の演算増幅器の負荷駆動能力を制御することを特徴とする。
【００１５】
また、負荷計数回路の出力信号により、複数個の演算増幅器のバイアス電流を制御し、さらに、複数の演算増幅器の帰還ループに設けた位相補償用素子の値を制御することを特徴とする。
また、本発明は、夫々異なるレベルの信号を入力とし、複数の負荷のすべてを駆動することができる負荷駆動能力を有する複数の演算増幅器と、これらの演算増幅器によって駆動される複数の負荷である液晶素子を有する液晶表示パネルと、１個の前記液晶素子である負荷に対しては１個の演算増幅器が選択され、１個の演算増幅器に対しては複数の前記液晶素子である負荷を選択可能とする選択回路と、前記複数の演算増幅器に加えられる入力信号を所定時間遅延させる遅延手段回路と、この遅延手段で遅延する前の入力信号のレベルに基づいて、複数の負荷の夫々に前記複数の演算増幅器のどの出力端子を接続するかを決定する信号を発生し、この信号によって前記選択回路を制御する選択回路制御手段と、前記夫々の演算増幅器の出力端子に何個の負荷が接続状態にあるかを計数し、この計数に応じて夫々の演算増幅器用の制御信号を発生する負荷計数回路とを備え、前記複数の演算増幅器に前記入力信号が加えられるタイミングに合わせて、前記負荷計数回路の前記制御信号によって、前記夫々の演算増幅器の負荷駆動能力を制御することを特徴とする。
【００１６】
また、複数の負荷を複数の群に分割し、各群に１つの異なる値の制御信号を設定し、前記負荷計数回路における計数に応じて前記制御信号を選択することをもって、夫々の演算増幅器用の制御信号とすることを特徴とする。
さらに、複数の負荷を複数の群に分割するに際し、演算増幅器に接続される負荷の平均個数付近を密にして分割することを特徴とする。
【００１７】
【作用】
本発明によれば、動作時に複数の演算増幅器の夫々に接続される負荷の数、即ち、負荷の大きさが変化しても、この変化に応じて演算増幅器の能力を抑える制御動作が実行されることとなり、特に負荷計数回路の出力信号により、複数個の演算増幅器のバイアス電流を制御することにより、消費電力を無駄に使用しなくても済み、また、複数の演算増幅器の帰還ループに設けた位相補償用素子の値を制御することにより、負荷が軽くなった演算増幅器が発振を起こすのを防止することができるなど、安定な出力特性を保ちながらも消費電力が小さく、半導体集積回路化に好適な電圧出力装置が実現できる。
【００１８】
また、この信号出力装置を用いることにより、消費電力の少ない液晶表示装置が実現できる。また、負荷を複数の群に分割して、少ない数の制御信号で制御出来るようにし、また、演算増幅器に接続される負荷の平均値付近を密にして分割するよにしたので、能率の良い液晶表示装置を提供することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明の信号出力装置の一実施例を示すブロック図である。
本実施例の信号出力装置の主たる構成は、記憶回路ＳＦ０〜ＳＦ７により構成され、シフト用クロックＣＬＫの立ち上りで出力信号選択情報ＳＩを転送するシフトレジスタ回路ＳＦＲと、記憶回路ＬＦ０〜ＬＦ７により構成され、ロード信号ＨＳの立ち上りでデータ更新されるレジスタ回路ＲＥＧと、レジスタ回路ＲＥＧの出力電圧選択情報で制御される選択回路ＳＷ０〜ＳＷ７と、階調ごとの電圧を出力する演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２とを備えており、この限りでは、図１３に示す信号出力装置と同じである。演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２の負荷駆動能力を制御するための制御信号ＣＳ０、ＣＳ１およびＣＳ２を発生する負荷計数回路ＣＴ０を備えている点が本実施例の特徴である。なお、演算増幅ＯＰ１０、ＯＰ１１、ＯＰ１２はそれぞれ８個の負荷回路ＬＤ０〜ＬＤ７がすべて接続された時にもこれらを駆動できる負荷駆動能力を有している。なお、実用上はすべての負荷でなくても少し少ない負荷でも良い。液晶表示装置の場合には、各演算増幅器には少なくとも１個の負荷が接続されるが、特別な用途の場合、複数の演算増幅器のどれかに負荷が接続されないこともある。
【００２０】
本実施例の信号出力装置には、シフト用クロックＣＬＫ、出力信号選択情報ＳＩおよびロード信号ＨＳの３つの信号が与えられており、シフトレジスタＳＦＲに入力された出力信号選択情報ＳＩは、シフト用クロックＣＬＫによってシフトレジスタ回路ＳＦＲ内を順に転送される。Ｎ＃ＳＦ０〜Ｎ＃ＳＦ７は、シフトレジスタ回路の各段の出力信号のタイミングを示している。
【００２１】
なお、出力信号選択情報ＳＩは映像情報の階調が元になっており、演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２の入力である階調信号ＬＶ０、ＬＶ１、ＬＶ２のどれを選択するかを命令する信号でありる。ロード信号ＨＳは出力電圧データ更新用の信号であり、シフト用クロックＣＬＫの周期８毎（液晶表示装置の場合１水平期間に１回）入力される。
【００２２】
シフトレジスタ回路ＳＦＲの転送段ＳＦ７までデータ転送が完了すると同時にロード信号ＨＳが発生し、データ保持用のレジスタ回路ＳＦＲに転送データをロードする回路動作が実行される。選択制御信号Ｎ＃ＬＦ０〜Ｎ＃ＬＦ７は、以上の回路動作によってレジスタ回路ＳＦＲの各段に図示するタイミングで出力される。
負荷計数回路ＣＴ０には、シフト用クロックＣＬＫ、出力信号選択情報ＳＩおよびロード信号ＨＳが印加され、ロード信号間に入力される出力信号選択情報ＳＩの内容に対応する制御信号ＣＳ０、ＣＳ１およびＣＳ２を演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２に出力し、同演算増幅器の負荷駆動能力を、レジスタ回路ＲＥＧからの選択制御信号Ｎ＃ＬＦ０〜Ｎ＃ＬＦ７で制御される選択回路ＳＷ０〜ＳＷ７を介して出力信号Ｎ＃ＯＰ０〜Ｎ＃ＯＰ２が印加される負荷回路ＬＤ０〜ＬＤ７の数、即ち、負荷の大きさに適した能力とする制御が行われる。
【００２３】
演算増幅器ＯＰ１０に負荷が４個接続されているとすると、演算増幅器ＯＰ１０のバイアス電流を適正な値に絞り、演算増幅器ＯＰ１１に３個の負荷が接続されているとすると、バイアス電流を、もう少し絞るようにし、演算増幅器ＯＰ１２に１個の負荷が接続されているとすると、バイアス電流を十分に絞るように制御して、演算増幅器ＯＰ１０，ＯＰ１１，ＯＰ１２の消費電力の無駄をなくす。
【００２４】
液晶表示装置の場合には、演算増幅器の場合、例えば演算増幅器が６４個（６４階調）で負荷の数が７２０個を想定すると、各演算増幅器毎に第１図のように、各演算増幅器専用の制御信号を発生しても良いが、７２０個の負荷に対し、そんなに決めの細かい制御は不必要であるので、粗い例えば４段階の制御即ち予め４個の制御信号を設定し、これを選択して使用するようにしても良い。具体的には後述する。
【００２５】
なお、演算増幅器ＯＰ１０，ＯＰ１１，ＯＰ１２の入力端子には入力信号を所定時間遅延手段で遅延させたものが加えられる。これは、演算増幅器ＯＰ１０，ＯＰ１１，ＯＰ１２の入力端子に信号が加えられるタイミングと制御信号ＣＳ０、ＣＳ１、ＣＳ２で演算増幅器ＯＰ１０，ＯＰ１１，ＯＰ１２を制御するタイミングを一致させる為である。液晶表示装置の場合、遅延手段の遅延時間は１水平期間であれば良く、遅延手段は通常の遅延ライン、またはメモリによるものを用いることができる。
【００２６】
図２は、図１で示した信号出力装置の動作時における各信号のタイミングを例示するタイミング図である。
図２において、出力信号選択情報ＳＩはシフトレジスタ回路ＳＦＲ及び負荷計数回路ＣＴＯに加えられるものであるが、演算増幅器ＯＰ１０，ＯＰ１１、ＯＰ１２の入力信号ＬＶ０、ＬＶ１、ＬＶ２のどれを負荷回路ＬＤ０〜ＬＤ７に与えるかを指示する信号であり、図２のＳＩの数字０，１，２はＬＶ０，ＬＶ１，ＬＶ２に対応しており、負荷回路ＬＤ０〜ＬＤ７与える信号が何であるかを示している。
【００２７】
この出力信号選択情報ＳＩの指示により、ロード信号ＨＳ２の立ち上りに同期して、選択回路ＳＷ０〜ＳＷ７からは、ＳＷ０から順に信号ＬＶ２、ＬＶ１、ＬＶ　１、ＬＶ２、ＬＶ０、ＬＶ２、ＬＶ２、ＬＶ１が一度に出力され、また、ロード信号ＨＳ３の立ち上りに同期して、選択回路ＳＷ０〜ＳＷ７からは、ＳＷ０から順に信号ＬＶ２、ＬＶ０、ＬＶ２、ＬＶ１、ＬＶ１、ＬＶ０、ＬＶ０、ＬＶ１が一度に出力される。
【００２８】
ロード信号ＨＳ２の立ち上り時にシフトレジスタＳＦＲの出力情報をレジスタＲＥＧに書き込み、これをｔ２の間保持する。図２にロード信号ＨＳ２の立ち上り時の信号Ｎ＃ＳＦ０〜Ｎ＃ＳＦ７（２１１２０２２１）を信号Ｎ＃ＬＦ０〜Ｎ＃ＬＦ７（２１１２０２２１）として書き込んでｔ２期間保持している状態を示している。
ロード信号ＨＳのパルス区間ごとに波形を見ると、ロード信号ＨＳ１の立ち上りからロード信号ＨＳ２の立ち上りまでの期間ｔ１にシフトレジスタＳＦＲに入力された８個の出力信号選択情報ＳＩが、ＬＶ０が１つ、ＬＶ１が３つ、ＬＶ２が４つであることを意味していることがわかる。これに対応して、負荷計測回路ＣＴＯでは出力信号選択情報ＳＩの内容即ちＬＶ０、ＬＶ１、ＬＶ２の個数をカウントしてこれを制御信号として出力するようにしている。これによると、ロード信号ＨＳ２に同期して負荷計数回路ＣＴＯから出力される制御信号ＣＳ０、ＣＳ１およびＣＳ２はそれぞれ１、３、４（図２のＣＳ０、ＣＳ１、ＣＳ２に示される）となる。
【００２９】
この制御信号ＣＳ０、ＣＳ１およびＣＳ２は、ロード信号ＨＳ２から次のロード信号ＨＳ３が到来するまでの期間ｔ２は、信号ＬＶ０を出力する負荷回路が１つ、信号ＬＶ１を出力する負荷回路が３つ、信号ＬＶ２を出力する負荷回路が４つであることを意味している。
演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２はこれらの制御信号ＣＳ０，ＣＳ１ＣＳ２によって負荷駆動能力が制御される。上記の例では演算増幅器ＯＰ１０には負荷回路が１つ、ＯＰ１１には３つ、ＯＰ１２には４つ接続されることになる。接続される負荷の個数によって、負荷駆動能力が制御される。なお、演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２の夫々の入力端子には、映像信号を１水平期間遅延させたものを階調信号発生回路に加え、映像信号に応じた、複数の階調電圧を作って加えられる。
【００３０】
図２からも分かるように、負荷計数回路ＣＴＯの出力信号ＣＳ０、ＣＳ２、ＣＳ３はｔ２期間保持され、この信号は、その１水平期間前のｔ２期間の出力信号選択信号ＳＩを元にして作られている。したがって、演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２の入力信号のタイミングと、演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２を信号ＣＳ１、ＣＳ２、ＣＳ３で制御するタイミングは一致することになる。即ち、演算増幅器ＯＰ１０、ＯＰ１１、ＯＰ１２の入力信号より１水平期間先に同入力信号の情報を取得して、制御信号ＣＳ１、ＣＳ２、ＣＳ３を作っている。
【００３１】
次に、演算増幅器の負荷駆動能力を制御する具体手段について説明する。図３は、可変バイアス電流源ＶＲＩと可変抵抗ＶＲＲと可変容量ＶＲＣと可変実効サイズ（Ｗ／Ｌ）トランジスタＶＲＴとが内蔵された演算増幅器を表した概念図であり、制御信号ＣＮＴにより４つのパラメータを最適制御することができる演算増幅器を示している。制御信号ＣＮＴが上記制御信号ＣＳ０，ＣＳ１，ＣＳ２に相当する。ＶＰ，ＶＮは一対の信号入力端子、ＶＢはバイアス電圧印加端子、ＯＵＴは出力端子である。
【００３２】
図４は、演算増幅器の構成例を具体的に表したブロック図であり、可変バイアス電流源ＶＲＩと位相補償用の可変抵抗ＶＲＲと位相補償用の可変容量ＶＲＣと可変実効サイズ（Ｗ／Ｌ）トランジスタＶＲＴとの回路的な配置を示しており、差動増幅回路部ＤＡＣと出力回路部ＯＰＣのバイアス電流源が可変バイアス電流源ＶＲＩとして構成されているとともに、差動増幅回路部ＤＡＣの差動出力発生点と出力回路部ＯＰＣの出力端子ＯＵＴとの間、即ち帰還ループに位相補償用の素子、即ち可変容量ＶＲＣと可変抵抗ＶＲＲが直列に接続され、さらに、出力回路部ＯＰＣを構成する出力ＭＯＳトランジスタが可変実効サイズ（Ｗ／Ｌ）トランジスタＶＲＴとされた回路構成となっている。これらの可変部分は少なくとも可変バイアス電流源ＶＲＩを消費電力低減のために必要とする。なお、位相補償用の可変抵抗ＶＲＲ、可変容量ＶＲＣは回路発振防止の為のものであり、トランジスタＶＲＴはリンギング防止の為のものであり、必要に応じ設けられる。
【００３３】
図５は、図３および図４で示した可変容量ＶＲＣとして、４通りの容量値の選択を可能にする具体的な回路構成例を示す図であり、端子Ｘ−Ｘ’間に容量Ｃを接続するとともに、この容量と並列に、制御信号ＣＮＴにより開閉が制御されるスイッチＳ１とＳ２を介して同じ大きさの容量Ｃと２倍の大きさの容量２Ｃを並列に接続した回路構成となっている。
【００３４】
この構成によれば、端子Ｘ−Ｘ’間の容量値は、スイッチＳ１とＳ２の双方を開放することによりＣ、スイッチＳ１のみを閉成することにより２Ｃ、スイッチＳ２のみを閉成することにより３Ｃ、そしてスイッチＳ１とＳ２の双方を閉成することにより４Ｃとなり、４通りの容量値が選択可能となる。
図６は、図３および図４で示した可変抵抗ＶＲＲとして、４通りの抵抗値の選択を可能にする具体的な回路構成例を示す図であり、端子Ｚ−Ｚ’間に２個の同じ大きさの抵抗Ｒと２倍の大きさの抵抗２Ｒを直列に接続するとともに、抵抗２Ｒならびに１個の抵抗Ｒと並列に、制御信号ＣＮＴにより開閉が制御されるスイッチＳ１とＳ２を接続した回路構成となっている。
【００３５】
この構成によれば、端子Ｚ−Ｚ’間の抵抗値は、スイッチＳ１とＳ２の双方を開放することにより４Ｒ、スイッチＳ１のみを閉成することにより３Ｒ、スイッチＳ２のみを閉成することにより２Ｒ、そしてスイッチＳ１とＳ２の双方を閉成することによりＲとなり、４通りの抵抗値が選択可能となる。
図７は、図３および図４で示した可変バイアス電流源ＶＲＩとして、４通りの電流値の選択を可能にする具体的な回路構成例を示す図であり、端子Ｙ−Ｙ’間にトランジスタサイズがＷ／ＬのＭＯＳトランジスタＭＯＳＴ１を接続するとともに、制御信号ＣＮＴにより開閉が制御されるスイッチＳ１とＳ２を介して、トランジスタサイズが同じＷ／Ｌに選定されたＭＯＳトランジスタＭＯＳＴ２と、２倍のトランジスタサイズ２Ｗ／Ｌを有するＭＯＳトランジスタＭＯＳＴ３をＭＯＳトランジスタＭＯＳＴ１と並列に接続した回路構成となっている。
【００３６】
この構成によれば、ＭＯＳトランジスタのゲートバイアスＶＧとトランジスタサイズＷ／Ｌで決定されるバイアス電流値をＩとすると、端子Ｙ−Ｙ’間に流れるバイアス電流は、スイッチＳ１とＳ２の双方を開放することによりＩ、スイッチＳ１のみを閉成することにより２Ｉ、スイッチＳ２のみを閉成することにより３Ｉ、そしてスイッチＳ１とＳ２の双方を閉成することにより４Ｉとなり、４通りのバイアス電流値が選択可能となる。
【００３７】
図８は、図３および図４で示した可変実効サイズ（Ｗ／Ｌ）トランジスタＶＲＴとして、４通りの実効サイズの選択を可能にする具体的な回路構成例を示す図であり、端子Ｕ−Ｕ’間にトランジスタサイズがＷ／ＬのＭＯＳトランジスタＭＯＳＴ１を接続するとともに、制御信号ＣＮＴにより開閉が制御されるスイッチＳ１とＳ２を介してトランジスタサイズが同じＷ／Ｌに選定されたＭＯＳトランジスタＭＯＳＴ２と２倍のトランジスタサイズ２Ｗ／Ｌを有するＭＯＳトランジスタＭＯＳＴ３をＭＯＳトランジスタＭＯＳＴ１と並列に接続した回路構成となっている。
【００３８】
この構成によれば、並列接続された３個のＭＯＳトランジスタを１個のＭＯＳトランジスタとして見たときの実効サイズ（Ｗ／Ｌ）は、スイッチＳ１とＳ２の双方を開放することによりＷ／Ｌ、スイッチＳ１のみを閉成することにより２Ｗ／Ｌ、スイッチＳ２のみを閉成することにより３Ｗ／Ｌ、そしてスイッチＳ１とＳ２の双方を閉成することにより４Ｗ／Ｌとなり、４通りの実効サイズが選択可能となる。
【００３９】
次に、図９〜図１０を用いて負荷計数回路ＣＴＯについて説明する。
図９は、図１に示した階調数３の場合に対応する負荷計数回路の構成を示すブロック図であり、それぞれ“０”、“１”、“２”との一致検出を行う３つの一致カウント回路ＣＯＣ０、ＣＯＣ１およびＣＯＣ２が並列に接続された構成となっている。
図示した構成の負荷計数回路には、シフト用クロックＣＬＫと出力信号選択情報ＳＩとデータ更新のタイミングを決定するロード信号ＨＳとが印加され、３つの一致カウント回路ＣＯＣ０、ＣＯＣ１およびＣＯＣ２からは、それぞれ制御信号ＣＳ０、ＣＳ１、ＣＳ２が出力されている。
【００４０】
図１０は、図９に示した３つの一致カウント回路のうち制御信号ＣＳ２を出力している一致カウント回路ＣＯＣ２の内部構成を示したブロック図であり、一致検出回路ＣＯＤ２には、出力信号選択情報ＳＩと比較用固定値“２”（出力信号選択情報ＳＩの２に対応）が入力されている。一致検出回路ＣＯＤ２の出力Ｃ＃Ｃ２は、図１１に示されるように出力信号選択情報ＳＩが“２”の場合にのみハイレベル“Ｈ”となる。この信号は、ＡＮＤゲートＡＧによりシフト用クロックＣＬＫと論理積がとられ図１１に示される出力Ｌ＃Ｃ２となる。この出力Ｌ＃Ｃ２はクロック入力としてカウンタ回路ＣＣに入力される。このカウンタ回路ＣＣはクロック入力の立ち上り毎に計数値を“１”増加させるように動作する。カウンタ回路ＣＣの出力Ｐ＃Ｃ２（図１１に示す）は、レジスタ回路ＲＣに入力されており、ロード信号ＨＳはカウンタ回路ＣＣのリセット反転入力に接続されると共にレジスタ回路ＲＣのクロック入力となっているため、レジスタ回路ＲＣの出力ＣＳ２は、ロード信号ＨＳのレベルが“０”の期間にカウンタ回路ＣＣが計数した数を次に到来するロード信号ＨＳの立ち上りで取り込んだ数値情報（図１１に示すとおり実施例では４）を示すこととなる。即ち、カウンタ出力Ｐ＃Ｃ２は、ロード信号ＨＳのレベルが“０”の期間で、アンドゲート出力Ｌ＃Ｃ２の立ち上りごとに計数値を１つ増加、ロード信号ＨＳの立ち上りで“０”にリセットされる。レジスタ回路出力ＣＳ２は、ロード信号ＨＳの立ち上りでカウンタ出力Ｐ＃Ｃ２の値を更新し、この場合では“４”となる。
【００４１】
なお、図１０では、図９の負荷計数回路を構成する回路要素の一つである一致カウント回路ＣＯＣ２の具体的な構成を示したが、一致カウント回路ＣＯＣ０では、一致検出回路に印加される比較用固定値が“０”であり、また、一致カウント回路ＣＯＣ１では、一致検出回路に印加される比較用固定値が“１”と設定されている以外は同じ構成である。従って、この場合には、それぞれのレジスタ回路ＲＣから出力される制御用出力ＣＳ０とＣＳ１は、出力信号選択情報ＳＩが“０”に一致している時にアンドゲートＡＧを通過したシフト用クロックＣＬＫの数を示す値“１”と出力信号選択情報ＳＩが“１”に一致している時にアンドゲートＡＧを通過したシフト用クロックＣＬＫの数を示す値“２”となる。
【００４２】
以上説明したように、負荷計数回路ＣＴＯを構成する一致カウント回路では、ロード信号ＨＳのレベルが“０”の期間にカウンタ回路において一致する出力信号選択情報を計数し、次に到来するロード信号ＨＳ立ち上りでその計数値をレジスタ回路ＲＣに転送するとともに、カウンタ回路ＣＣが初期化されて計数値が“０”にリセットされると動作が繰り返される。
【００４３】
第１２図に液晶表示パネルを負荷として用いた場合のブロック図を示す。図１２に於いて、ＬＣＤＰは液晶表示パネルであり、ゲートドライバＧＤから来る複数のゲート線Ｇ１、Ｇ２、Ｇ３・・・とソースドライバＳＤの選択回路ＳＷから来る複数のデータ線Ｓ１、Ｓ２、Ｓ３・・・と、複数のＴＦＴと、これらに接続された液晶素子が示されている。ソースドライバＳＤの中身は、図１のものと同じ内容のものは同一番号、名称がつけられている。演算増幅回路ＯＰの入力端子側には、階調信号発生回路ＧＳＧが設けられ、ここで映像信号に応じた、例えば６４階調の電圧信号が作られる。階調信号発生回路ＧＳＧの入力端子には１Ｈ遅延回路ＤＬを介して、映像信号端子Ｔから映像信号を１水平期間遅延した信号が加えられている。映像信号入力端子Ｔの信号は制御信号発生回路ＣＳＧに加えられ、上述のロード信号ＨＳ、出力信号選択情報ＳＩ及びクロック信号ＣＬＫが発生する。
【００４４】
今、ゲート線Ｇ２に電圧が印加された時、データ線Ｓ１に演算増幅器ＯＰからの映像信号に応じた電圧が存在すると、この電圧がＴＦＴ１を介して液晶素子Ｌ１に加えられる。この液晶素子が図１の負荷の例であり、実際には７２０個存在するる。
１Ｈ遅延回路ＤＬ存在で演算増幅器ＯＰに加えられる入力信号の情報を予め制御信号発生回路ＣＳＧで取出していることになる。この情報取得手段に得られる入力信号の情報に基づいて、複数の負荷の夫々に前記複数の演算増幅器のどの出力端子を接続するか決定する信号を発生し、この信号によって選択回路ＳＷを選択回路制御手段（シフトレジスタ回路ＲＥＧとレジスタ回路）により制御する。
【００４５】
負荷計数回路ＣＴＯでは夫々の演算増幅器ＯＰの出力端子に何個の負荷が接続状態にあるかを計数し、この計数に応じて夫々の演算増幅器用の制御信号を発生する。この負荷計数回路ＣＴＯの制御信号によって、複数の演算増幅器ＯＰに入力信号が加えられるタイミングに合わせて、夫々の演算増幅器ＯＰの負荷駆動能力を制御する。
【００４６】
６４個の演算増幅器ＯＰの夫々に対して専用の制御信号を負荷計数回路ＣＴＯで作り、これによって、演算増幅器ＯＰの夫々を細かく制御することも可能であるが、上記したように、粗い制御をした方が能率的である。
具体的に、６４個の演算増幅器ＯＰと７２０個の負荷の場合を想定して説明する。負荷を複数の群、具体的には４つの群に分ける。１〜１９個の負荷に対しＶ１という値の制御信号を、２０〜９９個の負荷に対しＶ２、１００〜２９９個の負荷に対しＶ３、３００〜７２０個の負荷に対してＶ４の制御信号を予め設定しておく。これらの制御信号は演算増幅器ＯＰに接続される負荷の数に対応して適した負荷駆動能力が与えられるように設定されている。例えば、１〜１９個の負荷が接続される演算増幅器ＯＰの場合、１０個の負荷の時最適な負荷駆動能力であったとしても、１個や１９個の負荷の場合最適ではないかも知れないが、十分に満足できる負荷駆動能力が与えられるように設定することはできる。
【００４７】
負荷計数回路ＣＴＯには６４個の一致カウント回路が存在し、各一致カウント回路には異なる階調電圧（演算増幅器ＯＰの入力信号レベル）が設定されている。この階調電圧とレジスト回路ＳＦＲに加えられる信号の一致をとる。一致する毎に１を加えてゆき所定時間（１水平期間）に何個の負荷が個々の演算増幅器ＯＰに接続されるのかを計数する。この計数に基づき負荷が１〜１９の場合Ｖ１、２０〜９９の場合Ｖ２、１００〜２９９の場合Ｖ３、３００〜７２０の場合Ｖ４の制御信号を選択する。４段階の制御であるから、図５、６、７、８の切替回路を用いることができる。
【００４８】
１個の演算増幅器ＯＰには７２０÷６４＝１１．２５　即ち平均１１、１２個の負荷が接続されることになる。多くの負荷が接続される機会は少ない。従って、負荷が少ないところを中心に制御するようにしている。つまり、負荷を群に分割するとき、夫々の演算増幅器ＯＰに接続される平均負荷の数付近を密にして分割している。
【００４９】
この実施例の場合には、負荷計数回路ＣＴＯでの計数に応じて、予め設定された４個の制御信号を選択することをもって、夫々の演算増幅器用の制御信号の発生とみなす。
【００５０】
【発明の効果】
以上説明したように本発明によれば、複数の演算増幅器により構成された信号出力装置において、負荷計数回路によって各演算増幅器に接続される負荷回路の数が計数され、各演算増幅器の負荷駆動能力を、接続される負荷の大きさに合わせて制御された無駄の少ない駆動能力に維持することができるため、要求仕様に応じた良好な出力特性を確保しながらも、適切なバイアス電流を選択することが可能となる。また、複数の演算増幅器の帰還ループに設けた位相補償用素子の値を制御することにより、負荷が軽くなった演算増幅器が発振を起こすのを防止することができるなど、安定な出力特性を保ちながら低消費電力の信号出力装置を得ることができる。
【００５１】
また、本発明によれば、液晶パネルの高精細化あるいはサイズの大型化の要望に沿って表示画素数を増大させた場合であっても、安定な高品質表示を持ち、消費電力の少ない液晶表示装置を実現できる。また、負荷を複数の群に分割して、少ない数の制御信号で制御出来るようにし、また、演算増幅器に接続される負荷の数の平均値付近を密にして分割するよにしたので、能率の良い液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の信号出力装置の一実施例を示すブロック図である。
【図２】図１で示した信号出力装置の動作時における各信号のタイミングを例示するタイミング図である。
【図３】本発明の信号出力装置に使用される可変バイアス電流源、可変抵抗および可変容量が内蔵された演算増幅器の概念図である。
【図４】同演算増幅器の構成を具体的に示したブロック図である。
【図５】図３および図４で示した可変容量の具体的な回路構成例を示す図である。
【図６】図３および図４で示した可変抵抗の具体的な回路構成例を示す図である。
【図７】図３および図４で示した可変バイアス電流源の具体的な回路構成例を示す図である。
【図８】図３および図４で示した可変実効サイズ（Ｗ／Ｌ）トランジスタを実現する具体的な回路構成例を示す図である。
【図９】図１に示した階調数３の場合に対応する負荷計数回路の構成を示すブロック図である。
【図１０】図９のブロックの一部分の内部構成を示すブロック図である。
【図１１】図１０に示したブロックの各部の信号のタイミング関係を示すタイミング図である。
【図１２】本発明の液晶表示装置の実施例を示すブロック図である。
【図１３】従来の信号出力装置のブロック図である。
【図１４】従来の他の信号出力装置のブロック図である。
【符号の説明】
ＯＰ１０〜ＯＰ１２、ＯＰ　演算増幅器
ＳＦＲ　　　　　　　　　　　　　シフトレジスタ回路
ＳＦ０〜ＳＦ７　　　　　　　　記憶回路
ＲＥＧ　　　　　　　　　　　　　レジスタ回路
ＬＦ０〜ＬＦ７　　　　　　記憶回路
ＳＷ０〜ＳＷ７、ＳＷ　　選択回路
ＬＤ０〜ＬＤ７　　　　　　　負荷回路
ＣＴ０　　　　　　　　　　　　　　負荷計数回路
ＶＲＩ　　　　　　　　　　　　　　可変バイアス電流源
ＶＲＲ　　　　　　　　　　　　　　可変抵抗
ＶＲＣ　　　　　　　　　　　　　　可変容量
ＶＲＴ　　　　　　　　　　　　　　可変実効サイズ（Ｗ／Ｌ）トランジスタ
ＤＡＣ　　　　　　　　　　　　　　差動増幅回路部
ＯＰＣ　　　　　　　　　　　　　　出力回路部
Ｃ、２Ｃ　　　　　　　　　　　容量
Ｒ、２Ｒ　　　　　　　　　抵抗
Ｓ１、Ｓ２　　　　　　　　スイッチ
ＭＯＳＴ１〜ＭＯＳＴ３　　ＭＯＳトランジスタ
ＣＯＣ０〜ＣＯＣ２　　　　一致カウント回路
ＣＯＤ２　　　　　　　一致検出回路
ＡＧ　　　　　　　　ＡＮＤゲート
ＣＣ　　　　　　　　カウンタ回路
ＲＣ　　　　　　　　レジスタ回路
ＤＬ　　　　　　　　１Ｈ遅延回路
ＧＳＧ　　　　　　　　　　　　　　階調信号発生回路
ＣＳＧ　　　　　　　　　　　　　　制御信号発生回路
ＳＤ　　　　　　　　ソースドライバ
ＬＣＤＰ　　　　　　　液晶表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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