(57)【要約】【課題】第１の層間絶縁膜の全面に窒化膜を設けることなく、第１のコンタクトプラグと第２のコンタクトプラグの重ね合わせのズレによるエッチングの突き抜けを防ぐ。【解決手段】半導体基板１と、この半導体基板上に形成され、第１のコンタクトホールを有する第１の層間絶縁膜２と、この第１の層間絶縁膜２に形成され、第１のコンタクトホールに埋め込まれた部分と第１の層間絶縁膜２の表面から突出した部分とを有する第１のコンタクトプラグ１２，１３と、この第１のコンタクトプラグ１２，１３の突出した部分の側面に形成されたサイドウォール１５と、第１の層間絶縁膜２、第１のコンタクトプラグ１２，１３及びサイドウォール１５の上に形成され、第２のコンタクトホールを有する第２の層間絶縁膜１６と、この第２のコンタクトホールに形成され、第１のコンタクトプラグ１２，１３と接続された第２のコンタクトプラグ１９，２０とを有する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成され、第１のコンタクトホールを有する第１の層間絶縁膜と、
前記第１のコンタクトホールに埋め込まれた部分と前記第１の層間絶縁膜の表面から突出した部分とを有する第１のコンタクトプラグと、
この第１のコンタクトプラグの突出した部分の側面に形成されたサイドウォールと、
前記第１の層間絶縁膜、前記第１のコンタクトプラグ及び前記サイドウォールの上に形成され、第２のコンタクトホールを有する第２の層間絶縁膜と、
前記第２のコンタクトホールに形成され、前記第１のコンタクトプラグと接続された第２のコンタクトプラグとを有することを特徴とする半導体装置。
【請求項２】
前記半導体基板上に形成されたゲート電極と、
このゲート電極の近傍の前記半導体基板の表面に形成された活性領域とを有し、
前記第１のコンタクトプラグは前記活性領域と接続され、
前記サイドウォールの横幅は、前記第１のコンタクトプラグと前記ゲート電極との間隔より大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のコンタクトプラグは、フラッシュメモリのメモリセルのソース線もしくはドレイン線であり、
前記ゲート電極は前記メモリセルのコントロールゲート及びフローティングゲートを含むことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体基板と、
この半導体基板上に形成されされ、第１のコンタクトホールを有する第１の層間絶縁膜と、
前記第１のコンタクトホールに形成され、下に凸の漏斗型を有する第１のコンタクトプラグと、
前記第１の層間絶縁膜及び前記第１のコンタクトプラグ上に形成され、第２のコンタクトホールを有する第２の層間絶縁膜と、
前記第２のコンタクトホールに形成され、前記第１のコンタクトプラグと接続された第２のコンタクトプラグを有する半導体装置。
【請求項５】
前記第１のコンタクトプラグは、前記第１のコンタクトプラグに埋め込まれた部分と前記第１の層間絶縁膜の表面から突出した部分とを有し、
この第１のコンタクトプラグの突出した部分の側面に形成されたサイドウォールを有することを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、第１の層間絶縁膜に形成された第１のコンタクトプラグと、第２の層間絶縁膜に形成され、第１のコンタクトプラグと接続された第２のコンタクトプラグを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の微細化に伴い、多層配線技術が不可欠となっている。この多層配線技術において、トランジスタ等と層間絶縁膜上の配線とを接続するために、層間絶縁膜にコンタクトプラグが形成されている。
【０００３】
そして、このコンタクトプラグの形成を２段階に分けて、エッチングマージンを減らし、半導体装置を微細化することが行われている。この場合、第１の層間絶縁膜にＬＩＣ  （Ｌｏｃａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）として第１のコンタクトプラグを形成し、第１の層間絶縁膜の上に第２の層間絶縁膜を形成し、この第２の層間絶縁膜に第１のコンタクトプラグと接続するように第２のコンタクトプラグを形成する。
【０００４】
しかし、第２のコンタクトプラグを形成するために第２の層間絶縁膜をエッチングする際に、重ね合わせのズレにより、第１のコンタクトプラグ上でエッチングが止まらず、第１の層間絶縁膜下のゲート電極３等まで突き抜けてエッチングされてしまうという問題があった。これが原因でショートなどが懸念される。これに対して、従来は、第１の層間絶縁膜上の全面に窒化膜を設けて、エッチングの突き抜けを防いでいた（例えば、特許文献１）。
【０００５】
【特許文献１】
特開平１１−２０４６３４号公報（第２−３頁、第１２図）
【０００６】
【発明が解決しようとする課題】
しかし、従来の半導体装置では、フラッシュメモリに適用した場合に、全面に設けた窒化膜により、ＵＶ照射時に、フローティングゲート内の電子が引き抜かれないという問題があった。
【０００７】
この発明は、上述のような問題を解決するためになされたもので、その目的は、第１の層間絶縁膜の全面に窒化膜を設けることなく、第１のコンタクトプラグと第２のコンタクトプラグの重ね合わせのズレによるエッチングの突き抜けを防ぐことができる半導体装置を得るものである。
【０００８】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、この半導体基板上に形成され、第１のコンタクトホールを有する第１の層間絶縁膜と、第１のコンタクトホールに埋め込まれた部分と第１の層間絶縁膜の表面から突出した部分とを有する第１のコンタクトプラグと、この第１のコンタクトプラグの突出した部分の側面に形成されたサイドウォールと、第１の層間絶縁膜、第１のコンタクトプラグ及びサイドウォールの上に形成され、第２のコンタクトホールを有する第２の層間絶縁膜と、第２のコンタクトホールに形成され、第１のコンタクトプラグと接続された第２のコンタクトプラグとを有する。この発明のその他の特徴は以下に明らかにする。
【０００９】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１における発明をフラッシュメモリのメモリセルに適用した場合を例にとって説明する。図１はこの発明の実施の形態１における半導体装置の製造方法を示す概略断面図である。まず、図１（ａ）に示すように、フラッシュメモリのメモリセルが形成された半導体基板１上に、酸化膜からなる第１の層間絶縁膜２を形成する。ここで、半導体基板１上には、ゲート電極３として、下からトンネル酸化膜４、フローティングゲート５、ＯＮＯ膜６、コントロールゲート７が形成されている。そして、半導体基板１の表面に、ゲート電極３を挟んで、活性領域であるドレイン領域８及びソース領域９を形成する。すなわち、ゲート電極３の近傍の半導体基板１の表面に、活性領域を形成する。
【００１０】
次に、図１（ｂ）に示すように、第１の層間絶縁膜２を選択的にエッチングして、ドレイン領域８及びソース領域９上に、それぞれ、ストレートな形状の第１のコンタクトホール１０，１１を形成する。そして、図１（ｃ）に示すように、Ｗ，Ｃｕ，Ｔｉなどの配線材料を堆積して、第１のコンタクトホール１０，１１を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、第１のコンタクトホール１０，１１内のみに配線材料が残るようにする。これにより、第１のコンタクトホール１０，１１に、それぞれ、第１のコンタクトプラグ１２，１３が形成される。この第１のコンタクトプラグ１２，１３は、それぞれフラッシュメモリのメモリセルのソース線及びドレイン線であり、それぞれドレイン領域８及びソース領域に接続されている。
【００１１】
そして、図１（ｄ）に示すように、第１のコンタクトプラグ１２，１３のエッチング速度が小さいエッチング条件で、第１の層間絶縁膜２を５００〜１０００Åエッチングし（第１の層間絶縁膜２表面とゲート電極３との間隔は４０００Åとなる）、第１の層間絶縁膜２の表面から第１のコンタクトプラグ１２，１３の一部を突出させる。これにより、第１のコンタクトプラグ１２，１３は、第１のコンタクトホール１０，１１に埋め込まれた部分と第１の層間絶縁膜２の表面から突出した部分とを有するようになる。
【００１２】
次に、図１（ｅ）に示すように、第１の層間絶縁膜２及び第１のコンタクトプラグ１２，１３を覆うように、ＳｉＮ膜１４を１０００〜２０００Å堆積する。そして、図１（ｆ）に示すように、このＳｉＮ膜１４を異方性エッチングして、第１のコンタクトプラグ１２，１３の突出した部分の側面にサイドウォール１５を形成する。
【００１３】
このサイドウォール１５は、下面が全面的に第１の層間絶縁膜２と接し、第１のコンタクトプラグ１２，１３と接する部分が最も厚く、第１のコンタクトプラグ１２，１３から遠くなるにしたがって薄くなるテーパ形状を有する。また、サイドウォール１５の横幅は、第１のコンタクトプラグ１２，１３とゲート電極３との間隔より大きい。すなわち、上方から見ると、サイドウォール１５とゲート電極３とは一部が重なっている。ただし、ゲート電極３の中央部分は、サイドウォール１５とは重なっていない。
【００１４】
次に、図１（ｇ）に示すように、第１の層間絶縁膜２、第１のコンタクトプラグ１２，１３及びサイドウォール１５の上に第２の層間絶縁膜１６を３０００Å形成し、ＣＭＰで平坦化後、サイドウォール１５をエッチングストッパとして第２の層間絶縁膜１６を選択的にエッチングして、ストレートな形状の第２のコンタクトホール１７，１８を形成する。そして、図１（ｈ）に示すように、第２のコンタクトホール１７，１８に、Ｗ，Ｃｕ，Ｔｉなどの配線材料を埋め込み、ＣＭＰで平坦化して、第１のコンタクトプラグ１２，１３とそれぞれ接続された第２のコンタクトプラグ１９，２０を形成する。
【００１５】
以上のように、サイドウォール１５をエッチングストッパとすることにより、第２のコンタクトホール１７，１８をエッチング形成する際に、第１のコンタクトプラグ１２，１３との重ね合わせのズレによるエッチングの突き抜けを防ぐことができる。これにより、エッチングマージンを確保するために配線間隔を広くする必要がなくなり、メモリセルアレイを微細化できる。
【００１６】
また、上記のように、重ね合わせのズレによるエッチングの突き抜けを防ぐことができるため、第２の層間絶縁膜１６を厚くすることができる。これにより、第１の層間絶縁膜２及び第２の層間絶縁膜１６の合計の膜厚を１５５００Åで一定とすると、第１の層間絶縁膜２を薄くすることができ、第１のコンタクトホール１０，１１のエッチングを容易にすることができる。
【００１７】
そして、サイドウォール１５を設けたことにより、第２のコンタクトホール１７，１８のエッチングと同時に、メモリセル以外の周辺部分のコンタクトホールであって、第１の層間絶縁膜２及び第２の層間絶縁膜１６の双方を貫通するものをエッチングすることができるので、工程数を削減できる。ここで、フラッシュメモリの場合、メモリセルのゲートが２段あって第１の層間絶縁膜２が厚くなる傾向にあるため、本発明は特に有効である。
【００１８】
さらに、本発明において、サイドウォール１５は、第１のコンタクトプラグ１２，１３の側壁だけに設けられ、全面を覆っているわけではない。すなわち、ゲート電極３の中央部分は、サイドウォール１５と重なっていない。このため、ＵＶ照射してフローティングゲート５内の電子を引き抜く際に、サイドウォール１５が妨げにならない。よって、本発明はフラッシュメモリに適している。
【００１９】
なお、本発明は、上記のようにドレイン領域８に接続されるコンタクトプラグとソース領域９に接続されるコンタクトプラグの両方に用いるのが最適であるが、片方だけに用いてもよい。その際、通常はドレイン領域８よりもソース領域９の方が幅が狭いため、ソース領域９に接続されるコンタクトプラグに用いるとよい。また、上記では、フラッシュメモリを例にとって説明したが、本発明は、他の半導体装置においても適用できる。
【００２０】
実施の形態２．
図２はこの発明の実施の形態２における半導体装置を示す概略断面図である。図１（ｈ）と同様の構成要素には同じ番号を付し、詳しい説明は省略する。この半導体装置は、図２に示すように、半導体基板１と、半導体基板１上に形成され、下に凸の漏斗型を有する第１のコンタクトホール２１を有する第１の層間絶縁膜２と、この第１のコンタクトホール２１に形成され、下に凸の漏斗型を有する第１のコンタクトプラグ２２と、第１の層間絶縁膜２及び第１のコンタクトプラグ２２上に形成され、第２のコンタクトホール１８を有する第２の層間絶縁膜１６と、この第２のコンタクトホール１８に形成され、第１のコンタクトプラグ２２と接続された第２のコンタクトプラグ２０を有する。
【００２１】
ここで、第１のコンタクトプラグ２２は、二つのゲート電極３の間にある部分では細くなっており、それぞれのゲート電極３に対して所定の間隔を有している。そして、第１のコンタクトプラグ２２は、ゲート電極３よりも上の部分において太くなっており、上から見ると、ゲート電極３と一部重なっている。ただし、ゲート電極３の中央部分は、第１のコンタクトプラグ２２とは重なっていない。
【００２２】
これにより、実施の形態１と同様に、第１の層間絶縁膜の全面に窒化膜を設けることなく、第１のコンタクトプラグと第２のコンタクトプラグの重ね合わせのズレによるエッチングの突き抜けを防ぐことができる等の効果を有する。
【００２３】
実施の形態３．
図３はこの発明の実施の形態３における半導体装置を示す概略断面図である。図１（ｈ）と同様の構成要素には同じ番号を付し、詳しい説明は省略する。図３に示すように、下に凸の漏斗型を有する第１のコンタクトプラグ２２は、第１のコンタクトホール２１に埋め込まれた部分と第１の層間絶縁膜２の表面から突出した部分とを有する。そして、この突出した部分の側面に、サイドウォール２３が形成されている。
【００２４】
ここで、このサイドウォール２３は、上方から見ると、ゲート電極３と一部重なっている。ただし、ゲート電極３の中央部分は、サイドウォール２３とは重なっていない。
【００２５】
これにより、実施の形態１及び実施の形態２と同様に、第１の層間絶縁膜の全面に窒化膜を設けることなく、第１のコンタクトプラグと第２のコンタクトプラグの重ね合わせのズレによるエッチングの突き抜けを防ぐことができる等の効果を有する。
【００２６】
【発明の効果】
この発明は以上説明したように、第１の層間絶縁膜の全面に窒化膜を設けることなく、第２のコンタクトホールをエッチング形成する際に、第１のコンタクトプラグとの重ね合わせのズレによるエッチングの突き抜けを防ぐことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置の製造方法を示す断面図である。
【図２】この発明の実施の形態２における半導体装置を示す断面図である。
【図３】この発明の実施の形態３における半導体装置を示す断面図である。
【符号の説明】
１  基板
２  第１の層間絶縁膜
３  ゲート電極
１０  第１のコンタクトホール
１１  第１のコンタクトホール
１２  第１のコンタクトプラグ
１３  第１のコンタクトプラグ
１５  サイドウォール
１６  第２の層間絶縁膜
１７  第２のコンタクトホール
１８  第２のコンタクトホール
１９  第２のコンタクトプラグ
２０  第２のコンタクトプラグ
２１  第１のコンタクトホール
２２  第１のコンタクトプラグ
２３  サイドウォール
【図１】
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【図２】
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【図３】
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