(57)【要約】【課題】バスの信号変化によって発生する消費電力を低減することができるバス信号処理装置とその方法ならびにデータ処理装置を提供する。【解決手段】アドレス処理部１４では、アドレス・バスＡＢを介して伝送されるアドレスの中から命令メモリ１２に宛てたアドレスが検出される。検出されたアドレスはアドレス処理部１４において保持され、保持されたアドレスが命令メモリ１２に供給される。命令メモリ１２から命令コードを読み出す際のアドレス値は一定のアドレス幅で増加するが、データ・メモリ１３にアクセスする際のアドレス値は不規則な値を有しているので、これらのメモリが交互にアクセスされると、命令メモリ１２へアドレスを供給する配線の信号変化が大きくなる。アドレス処理部１４によって命令メモリ１２へのアドレスが保持されることにより、この配線の信号変化が抑えられるので、消費電力が低減される。【選択図】　　　図１
2004080710.tif 000002
【特許請求の範囲】
【請求項１】
バスを介して装置に伝送されるバス信号を処理するバス信号処理装置であって、
上記バスを介して伝送されるバス信号の中から、上記装置に宛てたバス信号を検出するバス信号検出手段と、
上記バス信号検出手段において検出されたバス信号を保持し、当該保持したバス信号を上記装置に供給するバス信号供給手段と
を有するバス信号処理装置。
【請求項２】
上記バス信号供給手段は、
入力される信号を保持し、当該保持した信号を上記バス信号として上記装置に供給する信号保持手段と、
上記バス信号検出手段において、上記装置に宛てたバス信号が検出された場合には当該検出されたバス信号を選択して上記信号保持手段に入力し、上記装置に宛てたバス信号が検出されない場合には上記信号保持手段に保持された信号を選択して上記信号保持手段に入力する選択手段とを含む、
請求項１に記載のバス信号処理装置。
【請求項３】
上記バス信号検出手段は、上記装置に宛てたバス信号が検出された場合、当該検出されたバス信号が上記バスを介して伝送中であることを示すタイミング信号を出力し、
上記バス信号供給手段は、上記バス信号検出手段から上記タイミング信号が出力された場合に上記バスを介して伝送されるバス信号を保持し、当該保持したバス信号を上記装置に供給する、
請求項１に記載のバス信号処理装置。
【請求項４】
バスを介して装置に伝送されるバス信号を処理するバス信号処理方法であって、
上記バスを介して伝送されるバス信号の中から、上記装置に宛てたバス信号を検出し、
上記検出したバス信号を保持し、当該保持したバス信号を上記装置に供給する、
バス信号処理方法。
【請求項５】
共通のバスを介して接続された第１の記憶手段および第２の記憶手段と、
上記バスを介して伝送されるバス信号の中から、上記第１の記憶手段に宛てたバス信号を検出するバス信号検出手段と、
上記バス信号検出手段において検出されたバス信号を保持し、当該保持したバス信号を上記第１の記憶手段に供給するバス信号供給手段と、
上記第１の記憶手段に宛てたバス信号を上記バスに出力して、上記第１の記憶手段に記憶された命令コードを順次読み出す処理、ならびに、当該命令コードの読み出し処理において読み出された命令コードに応じて、上記第２の記憶手段に宛てたバス信号を上記バスに出力し、上記第２の記憶手段に記憶されたデータを読み出す処理、または上記第２の記憶手段へデータを書き込む処理を実行する処理手段と
を有するデータ処理装置。
【請求項６】
上記バス信号供給手段は、
入力される信号を保持し、当該保持した信号を上記バス信号として上記第１の記憶手段に供給する信号保持手段と、
上記バス信号検出手段において、上記第１の記憶手段に宛てたバス信号が検出された場合には当該検出されたバス信号を選択して上記信号保持手段に入力し、上記第１の記憶手段に宛てたバス信号が検出されない場合には上記信号保持手段に保持された信号を選択して上記信号保持手段に入力する選択手段とを含む、
請求項５に記載のデータ処理装置。
【請求項７】
上記バス信号検出手段は、上記第１の記憶手段に宛てたバス信号が検出された場合、当該検出されたバス信号が上記バスを介して伝送中であることを示すタイミング信号を出力し、
上記バス信号供給手段は、上記バス信号検出手段から上記タイミング信号が出力された場合に上記バスを介して伝送されるバス信号を保持し、当該保持したバス信号を上記第１の記憶手段に供給する、
請求項５に記載のデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バスを介して装置に伝送されるバス信号を処理するバス信号処理装置とその方法、ならびに、共通のバスを介して接続された複数の装置を有したデータ処理装置に係り、たとえば、共通のアドレス・バスを介して伝送されるＣＰＵの命令用アドレスとデータ用アドレスとを処理するバス信号処理装置とその方法、ならびに、ＣＰＵの命令用アドレスとデータ用アドレスとが共通のアドレス・バスを介して伝送されるデータ処理装置に関するものである。
【０００２】
【従来の技術】
近年の集積回路（以降、単にＩＣと呼ぶ）の高集積化に伴って、従来複数のＩＣで構成されていたシステムが単一のＩＣで実現されるようになってきた。たとえば、大容量メモリとＣＰＵ（ｃｅｎｔｒａｌ　ｐｒｏｃｅｓｓｉｎｇ　ｕｎｉｔ）とからなるシステムでは、従来メモリとＣＰＵとがそれぞれ別のＩＣ上に搭載されていたが、近年ではこれらが同一のＩＣ上に搭載される場合が増えている。
【０００３】
【発明が解決しようとする課題】
大容量メモリとＣＰＵとを接続するアドレス・バスやデータ・バスなどのバス・ラインは、他の信号線に比べて非常にビット数が多く、またその配線長は長くなる傾向があるため、バス・ラインの信号変化により消費される電力は他の信号線に比べて一般に大きくなる。一方、近年における携帯型電子機器の普及に伴ってＩＣの低消費電力化への要求はますます厳しくなっているので、こうしたバス・ラインで生じる消費電力は無視できなくなりつつあり、その削減が求められている。
【０００４】
たとえば、ＣＰＵに対する命令コードとデータとが共通のバス上で伝送されるユニファイド・アーキテクチャ（ｕｎｉｆｉｅｄ　ａｒｃｈｉｔｅｃｔｕｒｅ）と呼ばれるシステムでは、命令コードを命令用メモリから読み出すためのアドレスと、データをデータ用メモリから読み出すためのアドレスとが、共通のアドレス・バス上で伝送される。命令コードのアドレスは、ジャンプ命令などによってアドレス値が変更される場合を除いて、命令の実行とともに一定のアドレス値で増加する傾向があるのに対し、データのアドレスは、命令の実行状況に応じて様々な値をとるので、命令の実行中にデータ用メモリへのアクセスが頻繁に発生すると、命令コード用メモリへのアドレス供給線には無駄な信号変化が発生し、この信号変化によって消費電力が大きくなってしまう問題がある。
【０００５】
本発明はかかる事情に鑑みてなされたものであり、その目的は、バスの信号変化によって発生する消費電力を低減することができるバス信号処理装置とその方法ならびにデータ処理装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の第１の観点に係るバス信号処理装置は、バスを介して装置に伝送されるバス信号を処理するバス信号処理装置であって、上記バスを介して伝送されるバス信号の中から、上記装置に宛てたバス信号を検出するバス信号検出手段と、バス信号検出手段において検出されたバス信号を保持し、保持したバス信号を上記装置に供給するバス信号供給手段とを有する。
【０００７】
本発明の第１の観点に係るバス信号処理装置によれば、バス信号検出装置において、バスを介して伝送されるバス信号の中から上記装置に宛てたバス信号が検出される。検出されたバス信号はバス信号供給手段に保持され、保持されたバス信号が上記装置に供給される。
【０００８】
このバス信号供給手段は、信号保持手段と選択手段とを含んでも良い。信号保持手段では、入力される信号が保持され、保持された信号がバス信号として上記装置に供給される。選択手段では、バス信号検出手段において上記装置に宛てたバス信号が検出された場合に、この検出されたバス信号が選択されて信号保持手段に入力され、上記装置に宛てたバス信号が検出されない場合には、信号保持手段に保持された信号が選択されて信号保持手段に入力される。
【０００９】
バス信号検出手段において、上記装置に宛てたバス信号が検出された場合、当該検出されたバス信号が上記バスを介して伝送中であることを示すタイミング信号が出力され、バス信号供給手段において、バス信号検出手段からこのタイミング信号が出力された場合に、バスを介して伝送されるバス信号が保持され、保持されたバス信号が上記装置に供給されても良い。
【００１０】
本発明の第２の観点に係るバス信号処理方法は、バスを介して装置に伝送されるバス信号を処理するバス信号処理方法であって、上記バスを介して伝送されるバス信号の中から、上記装置に宛てたバス信号を検出し、検出したバス信号を保持し、保持したバス信号を上記装置に供給する。
【００１１】
本発明の第３の観点に係るデータ処理装置は、共通のバスを介して接続された第１の記憶手段および第２の記憶手段と、上記バスを介して伝送されるバス信号の中から、第１の記憶手段に宛てたバス信号を検出するバス信号検出手段と、バス信号検出手段において検出されたバス信号を保持し、保持したバス信号を第１の記憶手段に供給するバス信号供給手段と、第１の記憶手段に宛てたバス信号を上記バスに出力して、第１の記憶手段に記憶された命令コードを順次読み出す処理、ならびに、この命令コードの読み出し処理において読み出された命令コードに応じて、第２の記憶手段に宛てたバス信号を上記バスに出力し、第２の記憶手段に記憶されたデータを読み出す処理、または第２の記憶手段へデータを書き込む処理を実行する処理手段とを有する。
【００１２】
【発明の実施の形態】
本発明の２つの実施形態について、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るデータ処理装置の構成の一例を示すブロック図である。
図１に示すデータ処理装置は、集積回路１と、ＳＲＡＭ（ｓｔａｔｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）などの記憶回路が搭載された集積回路２と、フラッシュ・メモリ（ｆｌａｓｈ　ｍｅｍｏｒｙ）などの記憶回路が搭載された集積回路３とを有する。
【００１３】
集積回路２は、たとえば集積回路１において処理される種々の一時的なデータを記憶する。
集積回路３は、たとえば集積回路１内部のＣＰＵ１１に対する命令コードを記憶する。
【００１４】
集積回路２および集積回路３は、共通の外部アドレス・バスＥＡＢおよび共通の外部データ・バスＥＤＢを介して集積回路１に接続されており、これらのバスを介して集積回路１からのアクセスを受ける。
【００１５】
集積回路１は、図１の例において、ＣＰＵ１１と、命令メモリ１２と、データ・メモリ１３と、アドレス処理部１４と、周辺回路１５および周辺回路１６と、ＤＭＡコントローラ１７と、入出力回路１８とを有する。
ＣＰＵ１１は、本発明の処理手段の一実施形態である。
命令メモリ１２は、本発明の第１の記憶手段の一実施形態である。
データ・メモリ１３は、本発明の第２の記憶手段の一実施形態である。
【００１６】
ＣＰＵ１１は、命令メモリ１２に宛てた命令コードのアドレスをアドレス・バスＡＢに出力し、データ・バスＤＢを介して命令メモリ１２に記憶された命令コードを順次読み出す。そして、この読み出した命令コードに応じた所定の処理を実行する。
命令コードに応じた処理として、たとえば、データ・メモリ１３に宛てた読み出しアドレスをアドレス・バスＡＢに出力し、データ・バスＤＢを介してデータ・メモリ１３に記憶されたデータを読み出す処理や、データ・メモリ１３に宛てた書き込みアドレスをアドレス・バスＡＢに出力し、データ・バスＤＢを介してデータ・メモリ１３にデータを書き込む処理などを実行する。
【００１７】
また、命令コードに応じた他の処理として、周辺回路（１５、１６）にアクセスする処理や、ＤＭＡコントローラ１７を制御する処理、内部バス（ＡＢ、ＤＢ）から入出力回路１８を通じて外部バス（ＥＡＢ、ＥＤＢ）の集積回路（１、２）にアクセスする処理なども実行する。
【００１８】
命令メモリ１２は、ＣＰＵ１１に対する命令コードを記憶しており、その命令コードを読み出すためのアドレスがアドレス処理部１４から供給された場合、この供給されたアドレスに対応する記憶領域から命令コードを読み出して、データ・バスＤＢに出力する。また、命令メモリ１２へ命令コードを書き込むためのアドレスがアドレス処理部１４から供給された場合には、この供給されたアドレスに対応する記憶領域にデータ・バスＤＢのデータを書き込む。
【００１９】
データ・メモリ１３は、ＣＰＵ１１などで処理される一時的なデータを記憶しており、そのデータを読み出すためのアドレスがアドレス・バスＡＢに出力された場合、このアドレスに対応する記憶領域からデータを読み出して、データ・バスＤＢに出力する。また、データ・バスＤＢへデータを書き込むためのアドレスがアドレス・バスＡＢに出力された場合には、このアドレスに対応する記憶領域にデータ・バスＤＢのデータを書き込む。
【００２０】
アドレス処理部１４は、アドレス・バスＡＢを介して伝送されるアドレスの中から、命令メモリ１２に宛てたアドレスを検出し、この検出したアドレスを保持する。そして、保持したアドレスを命令メモリ１２に供給する。
【００２１】
図２は、本発明の第１の実施形態に係る、アドレス処理部１４の構成の一例を示すブロック図である。
図２に示すアドレス処理部１４は、アドレス・デコーダ１４１と、セレクタ１４２と、ラッチ回路１４３とを有する。
アドレス・デコーダ１４１は、本発明のバス信号検出手段の一実施形態である。
セレクタ１４２は、本発明の選択手段の一実施形態である。
ラッチ回路１４３は、本発明の信号保持手段の一実施形態である。
【００２２】
アドレス・デコーダ１４１は、アドレス・バスＡＢの特定のビットＡＢ＿ｕ、たとえばアドレス・バスＡＢの所定の上位ビットに応じて、アドレス・バスＡＢに出力されているアドレスが命令メモリ１２へ宛てたアドレスであるか否かを示す信号Ｓ１４１を出力する。
【００２３】
図３は、図１のデータ処理装置における各装置へのアドレス割り当ての一例を図解した図である。
図３の例では、全体のアドレスが１６進数で値‘０’〜値‘ＦＦＦＦ’の範囲を有しており、そのうち、値‘０’〜値‘ＦＦＦ’のアドレス範囲Ａ１が集積回路１内部の命令メモリ１２に、値‘１０００’〜値‘１ＦＦＦ’のアドレス範囲Ａ２が集積回路２内部のデータ・メモリ１３に、値‘７０００’〜値‘７ＦＦＦ’のアドレス範囲Ａ３がフラッシュ・メモリの集積回路３に、値‘８０００’〜値‘８ＦＦＦ’のアドレス範囲Ａ４がＳＲＡＭの集積回路４にそれぞれ割り当てられている。
【００２４】
全体のアドレスが値‘０’〜値‘ＦＦＦＦ’の範囲を有しているので、アドレス・バスＡＢは１６ビットのビット幅を有している。この１６ビットのアドレスのうち、上位の４ビットはアドレス範囲Ａ１〜アドレス範囲Ａ４に対応した固有の値を有しており、この上位４ビットを調べれば、アドレス・バスＡＢに出力されたアドレスがどのアドレス範囲に属するアドレスであるかを検出することができる。
【００２５】
したがって、たとえば図３に示したアドレスの割り当てが行われている場合、アドレス・デコーダ１４１では、アドレス・バスＡＢの上位４ビットのビット値が全て値‘０’であるか否かを示す信号Ｓ１４１を出力する。
上位４ビットのビット値が全て値‘０’の場合、アドレス・バスＡＢに出力されたアドレスはアドレス範囲Ａ１に含まれており、命令メモリ１２へ宛てたアドレスである。上位４ビットがこれ以外の値を有する場合、アドレス・バスＡＢに出力されたアドレスはアドレス範囲Ａ１を除く他のアドレス範囲に含まれたアドレスである。
【００２６】
セレクタ１４２は、アドレス・デコーダ１４１から出力される信号Ｓ１４１に応じて、アドレス・バスＡＢに出力されたアドレス、またはラッチ回路１４３に保持された信号の何れかを選択し、ラッチ回路１４３に入力する。命令メモリ１２へ宛てたアドレスがアドレス・バスＡＢに出力されていることを示す信号Ｓ１４１がアドレス・デコーダ１４１から出力された場合は、アドレス・バスＡＢのアドレスを選択してラッチ回路１４３に入力する。アドレス・バスＡＢのアドレスが命令メモリ１２に宛てたアドレスでないこと示す信号Ｓ１４１がアドレス・デコーダ１４１から出力された場合には、ラッチ回路１４３に保持された信号を選択してラッチ回路１４３に再び入力する。
【００２７】
ラッチ回路１４３は、クロック信号ｃｋのローレベルの期間において、セレクタ１４２から入力された信号を命令メモリ１２への供給アドレスＡ＿Ｌとして出力する。また、クロック信号ｃｋの立ち上がりに同期して、セレクタ１４２から入力された信号を保持し、クロック信号ｃｋのハイレベルの期間において、この保持した信号を命令メモリ１２への供給アドレスＡ＿Ｌとして出力する。
【００２８】
周辺回路１５および周辺回路１６は、アドレス・バスＡＢおよびデータ・バスＤＢを介してＣＰＵ１１からのアクセスを受ける回路を示している。
ＤＭＡコントローラ１７は、ＣＰＵ１１からのＤＭＡ（ｄｉｒｅｃｔ　ｍｅｍｏｒｙ　ａｃｃｅｓｓ）転送命令に応じて、メモリ間におけるデータのＤＭＡ転送を制御する。
【００２９】
入出力回路１８は、集積回路１の内部バス（アドレス・バスＡＢおよびデータ・バスＤＢ）において伝送される信号を外部バス（外部アドレス・バスＥＡＢおよび外部データ・バスＥＤＢ）へ出力するとともに、外部バスにおいて伝送される信号を内部バスへ入力するための回路である。
【００３０】
上述した構成を有するデータ処理装置１の動作のうち、特にＣＰＵ１１から命令メモリ１２およびデータ・メモリ１３に対してアクセスが発生する場合の動作について、図４を参照しながら説明する。
図４は、アドレス・バスＡＢおよびアドレス処理部１４の保持アドレスＡ＿Ｌがクロック信号ｃｋに同期して変化する例を示すタイミングチャートである。
【００３１】
図４において、期間Ｔ１は、アドレス・バスＡＢに命令メモリ１２へのアドレスが出力される期間を示しており、クロック信号ｃｋの４回の立ち上がりに同期して、命令メモリ１２の４つのアドレス（ｉ０〜ｉ３）がアドレス・バスＡＢに出力される。期間Ｔ２は、期間Ｔ１の後に続けて、アドレス・バスＡＢにデータ・メモリ１３へのアドレスが出力される期間を示しており、クロック信号ｃｋの３回の立ち上がりに同期して、データ・メモリ１３の３つのアドレス（ｄ０〜ｄ２）がアドレス・バスＡＢに出力される。
また図４において、期間Ｔ＿ｈ０〜期間Ｔ＿ｈ３は、期間Ｔ１においてクロック信号ｃｋがハイレベルになる期間を示しており、期間Ｔ＿ｈ４〜期間Ｔ＿ｈ６は、期間Ｔ２においてクロック信号ｃｋがハイレベルになる期間を示している。
【００３２】
クロック信号（図４Ａ）の立ち上がりに同期して、アドレス・バスＡＢ（図４Ｂ）にアドレスｉ０が出力されると、アドレス・デコーダ１４１からは、命令メモリ１２へのアドレスがアドレス・バスＡＢに出力されていることを示す信号Ｓ１４１が出力される。この信号Ｓ１４１に応じて、セレクタ１４２ではアドレス・バスＡＢのアドレスｉ０が選択され、選択されたアドレスｉ０がラッチ回路１４３に入力される。セレクタ１４２におけるこの選択動作は、クロック信号ｃｋがハイレベルの期間Ｔ＿ｈ０において完了し、クロック信号ｃｋがハイレベルからローレベルへ立ち下がると、セレクタ１４２からラッチ回路１４３に入力されたアドレスｉ０が命令メモリ１２への供給アドレスＡ＿Ｌ（図４Ｃ）としてラッチ回路１４３から出力される。次いで、クロック信号ｃｋがローレベルからハイレベルへ立ち上がると、この立ち上がり同期して、アドレス・バスＡＢにはアドレスｉ１が出力されるが、立ち上がりの時点においてはまだアドレスｉ０がアドレス・バスＡＢに出力されているので、ラッチ回路１４３にはアドレスｉ０が保持される。この保持されたアドレスｉ０は、期間Ｔ＿ｈ１において、命令メモリ１２への供給アドレスＡ＿Ｌとしてラッチ回路１４３から出力される。
【００３３】
以降同様に、クロック信号ｃｋの立ち上がりに同期して、アドレス・バスＡＢに命令メモリ１２へのアドレスｉ１、アドレスｉ２、アドレスｉ３が出力されると、セレクタ１４２ではアドレスｉ１、アドレスｉ２、アドレスｉ３が選択され、ラッチ回路１４３に入力される。セレクタ１４２におけるこの選択動作は、クロック信号ｃｋのハイレベル期間Ｔ＿ｈ１、期間Ｔ＿ｈ２、期間Ｔ＿ｈ３において完了し、クロック信号ｃｋがローレベルに立ち下がると、セレクタ１４２から入力されたアドレスｉ１、アドレスｉ２、アドレスｉ３がそのまま命令メモリ１２への供給アドレスＡ＿Ｌとしてラッチ回路１４３から出力される。
【００３４】
アドレスｉ３に続けて、データ・メモリ１３のアドレスｄ０がアドレス・バスＡＢに出力されると、命令メモリ１２へのアドレスがアドレス・バスＡＢに出力されていないことを示す信号Ｓ１４１がアドレス・デコーダ１４１から出力される。この信号Ｓ１４１に応じて、セレクタ１４２ではラッチ回路１４３に保持されたアドレス、すなわちアドレスｉ３が選択されてラッチ回路１４３に入力される。セレクタ１４２におけるこの選択動作は、クロック信号ｃｋがハイレベルの期間Ｔ＿ｈ４において完了し、クロック信号ｃｋがハイレベルからローレベルへ立ち下がると、セレクタ１４２からラッチ回路１４３に入力されたアドレスｉ３が、命令メモリ１２への供給アドレスＡ＿Ｌとしてラッチ回路１４３から出力される。次いで、クロック信号ｃｋがローレベルからハイレベルへ立ち上がると、アドレス・バスＡＢにはアドレスｄ１が出力され、ラッチ回路１４３にはその出力データであるアドレスｉ３がそのまま保持される。この保持されたアドレスｉ３は、期間Ｔ＿ｈ５において、命令メモリ１２への供給アドレスＡ＿Ｌとしてラッチ回路１４３から出力される。
【００３５】
以降同様に、クロック信号ｃｋの立ち上がりに同期して、アドレス・バスＡＢにデータ・メモリ１３へのアドレスｄ１、アドレスｄ２が出力されると、セレクタ１４２ではラッチ回路１４３に保持されたアドレスｉ３が引き続き選択されてラッチ回路１４３に入力される。セレクタ１４２におけるこの選択動作は、クロック信号ｃｋのハイレベル期間Ｔ＿ｈ５、期間Ｔ＿ｈ６において完了し、クロック信号ｃｋがローレベルに立ち下がると、セレクタ１４２から入力されたアドレスｉ３がそのまま命令メモリ１２への供給アドレスＡ＿Ｌとしてラッチ回路１４３から出力される。
【００３６】
以上説明したように、図１のデータ処理装置によれば、アドレス・バスＡＢを介して伝送されるアドレスの中から命令メモリ１２に宛てたアドレスが検出され、検出されたアドレスがアドレス処理部１４に保持され、保持されたアドレスが命令メモリ１２への供給アドレスＡ＿Ｌとしてアドレス処理部１４から出力される。このため、アドレス・バスに新しいアドレスが出力される度に命令メモリへ供給されるアドレスが変化してしまう場合に比べて、命令メモリのアドレス供給線に生じる信号変化を少なくすることができるので、このアドレス供給線で消費される電力を削減することができる。
【００３７】
図５は、アドレス・バスに新しいアドレスが出力される度に命令メモリへの供給アドレスが変化してしまう例を説明するためのタイミングチャートである。
図５の例では、クロック信号ｃｋ（図５Ａ）の立ち上がりでアドレス・バスＡＢ（図５Ｂ）に新しいアドレスが出力され、クロック信号ｃｋの立ち下りでこのアドレス・バスＡＢに出力されたアドレスが保持されて、保持されたアドレスがそのまま命令メモリへの供給アドレスＡＢ’（図５Ｃ）として出力される。図５に示すように、クロック信号ｃｋの立ち上がりに同期して、アドレス・バスＡＢに出力されるアドレスがアドレスｉ０、アドレスｄ０、アドレスｉ１、アドレスｄ１の順で変化した場合、命令メモリ１２へのアドレス供給線には、クロック信号ｃｋの立ち下がり後の時刻ｔａ、時刻ｔｂ、時刻ｔｃにおいて、アドレスｉ０からアドレスｄ０、アドレスｄ０からアドレスｉ１、アドレスｉ１からアドレスｄ１への信号変化が生じる。
【００３８】
一方、図６は、図５と同一のアドレス変化がアドレス・バスＡＢに生じる場合における、図１のデータ処理装置のタイミングチャートである。
アドレスｉ０およびアドレスｉ１が命令メモリ１２のアドレス、アドレスｄ０およびアドレスｄ１がデータ・メモリ１３のアドレスであるとすると、クロック信号ｃｋ（図６Ａ）の立ち上がりに同期してアドレス・バスＡＢに出力されるアドレス（図６Ｂ）がアドレスｉ０、アドレスｄ０、アドレスｉ１、アドレスｄ１の順で変化した場合、命令メモリ１２に供給されるアドレスＡ＿Ｌには、時刻ｔｂにおけるアドレスｉ０からアドレスｉ１への信号変化だけが生じ、時刻ｔａおよび時刻ｔｃにおける信号変化は生じない。このため、図５の場合と比較して、時刻ｔａおよび時刻ｔｃの信号変化が生じなくなるので、その分の消費電力を削減することができる。
【００３９】
さらに、ＣＰＵ１１から命令メモリ１２へ出力される命令コードのアドレスは、ジャンプ命令などによって命令コードのアドレスが変更される場合を除いて、通常は一定の値ごとに増加する傾向があるので、時刻ｔｂにおけるアドレスｉ０からアドレスｉ１への信号変化は、たとえば下位１ビットなどの僅かなビットに変化が生ずるだけである。したがって、図５の場合の時刻ｔｂにおけるアドレスｄ０からアドレスｉ１への信号変化と比較して、信号変化を生ずるビットの数が少なくなるので、その分の消費電力を削減することができる。
【００４０】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
第２の実施形態では、第１の実施形態におけるアドレス処理部の構成が変更される。たとえば、図１のアドレス処理部１４が、次に述べるアドレス処理部１４Ａに置き換えられる。
【００４１】
図７は、本発明の第２の実施形態に係る、アドレス処理部１４Ａの構成の一例を示すブロック図である。
図７に示すアドレス処理部１４Ａは、アドレス・デコーダ１４４およびフリップフロップ１４５を有する。
アドレス・デコーダ１４４は、本発明のバス信号検出手段の一実施形態である。
フリップフロップ１４５は、本発明のバス信号供給手段の一実施形態である。
【００４２】
アドレス・デコーダ１４４は、図２において示したアドレス・デコーダ１４１と同等な機能を有したブロックであり、アドレス・バスＡＢの特定のビットＡＢ＿ｕ、たとえばアドレス・バスＡＢの所定の上位ビットに応じて、アドレス・バスＡＢに出力されているアドレスが命令メモリ１２へ宛てたアドレスであるか否かを示す信号Ｓ１４４を出力する。
【００４３】
フリップフロップ１４５は、アドレス・バスＡＢに出力されているアドレスが命令メモリ１２へ宛てたアドレスであることを示す信号Ｓ１４４がアドレス・デコーダ１４４から出力されている場合に、クロック信号ｃｋの立ち下りに同期して、アドレス・バスＡＢに出力されているこのアドレスを保持し、保持したアドレスを命令メモリ１２への供給アドレスＡ＿Ｌとして出力する。アドレス・バスＡＢに出力されているアドレスが命令メモリ１２へ宛てたアドレスでないことを示す信号Ｓ１４４が出力されている場合は、クロック信号ｃｋの立ち下りに同期したアドレス保持動作が停止され、最後に保持したアドレスを継続して保持する。
【００４４】
図８は、アドレス・デコーダ１４４の出力信号Ｓ１４４、アドレス・バスＡＢ、およびアドレス処理部１４Ａの保持アドレスＡ＿Ｌがクロック信号ｃｋに同期して変化する例を示すタイミングチャートである。
図４と同様に、期間Ｔ１では、クロック信号ｃｋの４回の立ち上がりに同期して命令メモリ１２の４つのアドレス（ｉ０〜ｉ３）がアドレス・バスＡＢに出力され、期間Ｔ１に続く期間Ｔ２では、クロック信号ｃｋの３回の立ち上がりに同期してデータ・メモリ１３の３つのアドレス（ｄ０〜ｄ２）がアドレス・バスＡＢに出力される。
【００４５】
クロック信号（図８Ａ）の立ち上がりに同期して、アドレス・バスＡＢ（図８Ｃ）にアドレスｉ０が出力されると、アドレス・デコーダ１４４からは、命令メモリ１２へのアドレスがアドレス・バスＡＢに出力されていることを示す信号Ｓ１４４（図８Ｂ）が出力される。図４Ｂの例では、アドレス・バスＡＢにアドレスｉ０が出力されるタイミングにおいて信号Ｓ１４４はハイレベルになる。この信号Ｓ１４４に応じて、フリップフロップ１４５におけるアドレス保持動作が有効化されるため、クロック信号ｃｋの立ち下りに同期して、アドレスｉ０はフリップフロップ１４５に保持される。保持されたアドレスｉ０は、命令メモリ１２への供給アドレスＡ＿Ｌ（図８Ｄ）としてフリップフロップ１４５から出力され、次のクロック信号ｃｋの立ち下りまでこの出力が保持される。
【００４６】
以降同様に、クロック信号ｃｋの立ち上がりに同期して、命令メモリ１２へのアドレスｉ１、アドレスｉ２、アドレスｉ３がアドレス・バスＡＢに出力されると、アドレス・デコーダ１４４の出力信号Ｓ１４４はハイレベルになるので、クロック信号ｃｋの立ち下りに同期してこのアドレスｉ１、アドレスｉ２、アドレスｉ３がフリップフロップ１４５に保持され、保持されたアドレスが命令メモリ１２への供給アドレスＡ＿Ｌとしてフリップフロップ１４５から出力される。
【００４７】
アドレスｉ３に続けて、データ・メモリ１３のアドレスｄ０がアドレス・バスＡＢに出力されると、命令メモリ１２へのアドレスがアドレス・バスＡＢに出力されていないことを示すローレベルの信号Ｓ１４４がアドレス・デコーダ１４４から出力される。この信号Ｓ１４４に応じて、フリップフロップ１４５におけるアドレス保持動作が無効化されるため、クロック信号ｃｋの立ち下りに同期したアドレスｄ０の保持は行われない。フリップフロップ１４５からは、アドレスｉ３が命令メモリ１２への供給アドレスＡ＿Ｌとして引き続き出力される。
【００４８】
以降同様に、クロック信号ｃｋの立ち上がりに同期して、アドレス・バスＡＢにデータ・メモリ１３へのアドレスｄ１、アドレスｄ２が出力されると、アドレス・デコーダ１４４の出力信号Ｓ１４４はローレベルになるので、クロック信号の立ち下りに同期したフリップフロップ１４５のアドレス保持動作は行われず、フリップフロップ１４５からはアドレスｉ３が命令メモリ１２への供給アドレスＡ＿Ｌとして引き続き出力される。
【００４９】
以上説明したように、図７のアドレス処理部１４Ａを有したデータ処理装置においても、図１のデータ処理装置と同様に、アドレス・バスＡＢを介して伝送されるアドレスの中から命令メモリ１２に宛てたアドレスが検出され、検出されたアドレスがアドレス処理部１４Ａに保持され、保持されたアドレスが命令メモリ１２への供給アドレスＡ＿Ｌとしてアドレス処理部１４Ａから出力される。したがって、図１のデータ処理装置と同様に、命令メモリ１２のアドレス供給線で消費される電力を削減することができる。
また、図２のアドレス処理部１４と比較して、図７のアドレス処理部１４Ａではセレクタ回路１４２が省略されているので、ラッチ回路１４３とフリップフロップ１４５との違いを考慮しても、回路構成を更に簡易化することができる。
【００５０】
なお、本発明は上述した実施形態に限定されない。
図１の例に示したデータ処理装置では、ＣＰＵ１１、命令メモリ１２、データ・メモリ１３、およびアドレス処理部１４が同一の集積回路１に搭載されているが、本発明はこれに限定されず、これらのうちの幾つかが別の集積回路に搭載されている場合にも本発明は適用可能である。
【００５１】
図１の例では、アドレス・バスＡＢから命令メモリ１２へのアドレス供給線上にアドレス処理部１４が挿入されているが、本発明はこれに限定されない。たとえば、アドレス・バスから任意の装置へのアドレス供給線上に、アドレス処理部１４と同様な機能を有する回路を挿入することによっても、本発明は実現可能である。
【００５２】
また、上述した実施形態では、バス信号としてアドレス・バスの信号が処理される例が示されているが、本発明はこれに限定されない。バスに関係する任意の信号、たとえば各種の制御信号などがアドレスとともに処理されても良い。
【００５３】
【発明の効果】
本発明によれば、バスの信号変化によって発生する消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るデータ処理装置の構成の一例を示すブロック図である。
【図２】本発明の第１の実施形態に係るアドレス処理部の構成の一例を示すブロック図である。
【図３】図１のデータ処理装置における各装置へのアドレス割り当ての一例を図解した図である。
【図４】図１のデータ処理装置における各信号のクロック信号に同期した信号変化の例を示すタイミングチャートである。
【図５】アドレス・バスに新しいアドレスが出力される度に命令メモリへの供給アドレスが変化してしまう例を説明するためのタイミングチャートである。
【図６】図５と同一のアドレス変化がアドレス・バスに生じる場合における、図１のデータ処理装置のタイミングチャートである。
【図７】本発明の第２の実施形態に係るアドレス処理部の構成の一例を示すブロック図である。
【図８】本発明の第２の実施形態に係るデータ処理装置における、各信号のクロック信号に同期した信号変化の例を示すタイミングチャートである。
【符号の説明】
１，２，３…集積回路、１１…ＣＰＵ、１２…命令メモリ、１３…データ・メモリ、１４…アドレス処理部、１５，１６…周辺回路、１７…ＤＭＡコントローラ、１８…入出力回路、１４１，１４４…アドレス・デコーダ、１４２…セレクタ、１４３…ラッチ回路、１４５…フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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