(57)【要約】【課題】ｐ型またはｎ型のいずれかのトランジスタのみを含むシフトレジスタユニットを提供することで、トランジスタ数を減らして製造工程簡略化・回路レイアウトの単純化を図り、さらに、回路動作をより精確とする。【解決手段】リセット信号を受けてシフトレジスタユニットにパルス出力を停止させる第１トランジスタと、設定信号を受けてシフトレジスタユニットを起動させる第２トランジスタと、クロック信号を受けてシフトレジスタユニットにパルスを出力させる第３トランジスタと、リフレッシュ信号を受けてシフトレジスタユニットの電圧を設定する第４トランジスタとから構成される。【選択図】      図３Ａ
2004326999.tif 000002
【特許請求の範囲】
【請求項１】
シフトレジスタユニットであって、
第１ノードに接続される第１ソース／ドレインと、第２ソース／ドレインと、リセット信号を受けて前記シフトレジスタユニットにパルス信号の出力を停止させるゲートとを有する第１トランジスタ、
前記第１トランジスタの第２ソース／ドレインに接続される第１ソース／ドレインと、第２ノードに接続される第２ソース／ドレインと、設定信号を受けて前記シフトレジスタユニットを起動させるゲートとを有する第２トランジスタ、
前記第１トランジスタの第２ソース／ドレインに接続されるゲートと、クロック信号を受けて前記シフトレジスタユニットにパルス信号を出力させる第１ソース／ドレインと、出力端子に接続される第２ソース／ドレインとを有する第３トランジスタ、および
第１ノードに接続される第１ソース／ドレインと、前記出力端子に接続される第２ソース／ドレインと、リフレッシュ信号を受けて前記シフトレジスタユニットのスタンバイモードにおける電圧レベルを設定するゲートとを有する第４トランジスタから構成され、
前記第１乃至第４トランジスタはいずれもｐ型又はｎ型のトランジスタよりなることを特徴とするシフトレジスタユニット。
【請求項２】
最前段のシフトレジスタユニットと、最後段のシフトレジスタユニットと、これら最前段と最後段のシフトレジスタユニットとの間の中間の複数段のシフトレジスタユニットとが直列接続されてなり、最前段のシフトレジスタユニットに初期設定信号が入力されると、各段のシフトレジスタユニットがパルス信号を順次出力するシフトレジスタ回路であって、
各段の前記シフトレジスタユニットが、
クロック信号を受けるクロック端子と、
設定信号を受け、前記シフトレジスタユニットにトリガをかけて前記クロック信号を前記パルス信号として出力させる設定端子と、
リセット信号を受け、前記シフトレジスタユニットをリセットして前記パルス信号の出力を停止させるリセット端子とをそれぞれ備えており、
最前段の前記シフトレジスタユニットおよび中間の複数段の前記シフトレジスタユニットの各リセット端子はその次段のシフトレジスタユニットからの出力信号をそれぞれ受け、最後段の前記シフトレジスタユニットのリセット端子は最前段の前記シフトレジスタユニットからの出力信号を受け、中間の複数段の前記シフトレジスタユニットおよび最後段の前記シフトレジスタユニットの各設定端子はその前段のシフトレジスタユニットからの出力信号をそれぞれ受け、最前段の前記シフトレジスタユニットの設定端子は前記初期設定信号を受け、
奇数段の前記シフトレジスタユニットの各クロック端子は第１クロック信号をそれぞれ受けて前記クロック信号とし、偶数段の前記シフトレジスタユニットの各クロック端子は第２クロック信号をそれぞれ受けて前記クロック信号とする、シフトレジスタ回路。
【請求項３】
各段の前記シフトレジスタユニットが、
第１ノードに接続される第１ソース／ドレインと、第２ソース／ドレインと、前記リセット端子であるゲートとを有する第１トランジスタと、
前記第１トランジスタの第２ソース／ドレインに接続される第１ソース／ドレインと、第２ノードに接続される第２ソース／ドレインと、前記設定端子であるゲートとを有する第２トランジスタと、
前記第１トランジスタの第２ソース／ドレインに接続されるゲートと、前記クロック端子である第２ソース／ドレインと、出力端子に接続される第２ソース／ドレインとを有する第３トランジスタと
第１ノードに接続される第１ソース／ドレインと、前記出力端子に接続される第２ソース／ドレインと、リフレッシュ端子としてリフレッシュ信号を受け前記シフトレジスタユニットのスタンバイモードにおける電圧レベルを設定するゲートとを有する第４トランジスタと、
第１ノードに接続される第１ソース／ドレインと、前記第１トランジスタの第２ソース／ドレインに接続される第２ソース／ドレインと、プリセット端子としてプリセット信号を受け前記第３トランジスタの電圧レベルを設定するゲートとを有する第５トランジスタとを備えており、
偶数段の前記シフトレジスタユニットの各リフレッシュ端子は前記第１クロック信号をそれぞれ受けて前記リフレッシュ信号とし、奇数段の前記シフトレジスタユニットのリフレッシュ端子は前記第２クロック信号をそれぞれ受けて前記リフレッシュ信号とする、請求項２記載のシフトレジスタ回路。
【請求項４】
１段目のシフトレジスタユニットと、２段目のシフトレジスタユニットと、３段目のシフトレジスタユニットと、４段目のシフトレジスタユニットとが直列接続されてなり、１段目のシフトレジスタユニットに初期設定信号が入力されると、各段のシフトレジスタユニットがパルス信号を順次出力するシフトレジスタ回路であって、
各段の前記シフトレジスタユニットが、
クロック信号を受けるクロック端子と、
設定信号を受け、前記シフトレジスタユニットにトリガをかけて前記クロック信号を前記パルス信号として出力させる設定端子と、
リセット信号を受け、前記シフトレジスタユニットをリセットして前記パルス信号の出力を停止させるリセット端子とを備えており、
１段目、２段目および３段目の前記シフトレジスタユニットの各リセット端子はその次段のシフトレジスタユニットの出力信号をそれぞれ受けて前記リセット信号とし、２段目、３段目および４段目の前記シフトレジスタユニットの各設定端子はその前段のシフトレジスタユニットの出力信号をそれぞれ受けて前記設定信号とし、１段目の前記シフトレジスタの設定端子は前記初期設定信号を受け、
１段目および４段目の前記シフトレジスタユニットの各クロック端子は第１クロック信号をそれぞれ受けて前記クロック信号とし、前記２段目のシフトレジスタユニットのクロック端子は第２クロック信号を受けて前記第２クロック信号とし、前記３段目のシフトレジスタユニットのクロック端子は第３クロック信号を受けて前記クロック信号とする、シフトレジスタ回路。
【請求項５】
各段の前記シフトレジスタユニットが、
第１ノードに接続される第１ソース／ドレインと、第２ソース／ドレインと、前記リセット端子であるゲートとを有する第１トランジスタと、
前記第１トランジスタの第２ソース／ドレインに接続される第１ソース／ドレインと、第２ノードに接続される第２ソース／ドレインと、前記設定端子であるゲートとを有する第２トランジスタと、
前記第１トランジスタの第２ソース／ドレインに接続されるゲートと、クロック端子である第１ソース／ドレインと、出力端子に接続される第２ソース／ドレインとを有する第３トランジスタと、
第１ノードに接続される第１ソース／ドレインと、前記出力端子に接続される第２ソース／ドレインと、リフレッシュ端子としてリフレッシュ信号を受け前記シフトレジスタユニットのスタンバイモードにおける電圧レベルを設定するゲートとを有する第４トランジスタと、
第１ノードに接続される第１ソース／ドレインと、前記第１トランジスタの第２ソース／ドレインに接続される第２ソース／ドレインと、プリセット端子としてプリセット信号を受け前記第３トランジスタの電圧レベルを設定するゲートとを有する第５トランジスタとを備えており、
１段目の前記シフトレジスタユニットのリフレッシュ端子は前記第１クロック信号を受けて前記クロック信号とし、２段目の前記シフトレジスタユニットのリフレッシュ端子は前記第２クロック信号を受けて前記クロック信号とし、３段目の前記シフトレジスタユニットのリフレッシュ端子は第３クロック信号を受けて前記クロック信号とする、請求項４記載のシフトレジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタユニットおよびこれにより構成されるシフトレジスタ回路に関し、特に、ｐ型トランジスタまたはｎ型トランジスタのうちいずれかの構造のトランジスタだけを用いて構成されるシフトレジスタユニットに関するものである。
【０００２】
【従来の技術】
液晶ディスプレイ（ＬＣＤ）パネルは、マトリクス状に配置された複数個の画素から構成されている。このため、ゲートドライバとデータドライバに順次供給されるパルスは、ＬＣＤを駆動するための基本信号となる。ＬＣＤの駆動回路にはシフトレジスタ回路を用いるのが通常であり、上記パルスはこのシフトレジスタ回路によって生成される。
【０００３】
図１Ａおよび図１Ｂに示すのは、公知のシフトレジスタの回路図であり、Ｃに示すのは、入力信号Ｓｉｎ，ｃｌｋ１，ｃｌｋ２およびｃｌｋ３が図１ＡおよびＢに示される公知のシフトレジスタ回路に入力された時の出力信号ｏｕｔ１，ｏｕｔ２，ｏｕｔ３およびｏｕｔ４の波形図である。
【０００４】
図１Ａにおいて、１段目のシフトレジスタユニット１００のトランジスタ１０１および１０３は、信号ｃｌｋ３の電位がＬレベルに下がることによりオンし、トランジスタ１０２は、信号Ｓｉｎの電位がＬレベルに下がることによりオンする。よって、出力端子ｏｕｔ１から出力される信号の波形は、クロック信号ｃｌｋ１の波形と同じとなる。これ以降の段のシフトレジスタユニットの動作も１段目のシフトレジスタユニット１００と同様であるので、その説明は省略する。
【０００５】
１段目のシフトレジスタユニット１００が出力端子ｏｕｔ１を介してパルス信号を出力した後、出力端子ｏｕｔ１の電位はＨレベルに保持されるため、信号Ｓｉｎの電位をＨレベルのままに保持される。トランジスタ１０３は、クロック信号ｃｌｋ３の電位がＬレベルに下がるとオンするため、出力端子ｏｕｔ１の電位はＨレベルとなり、一方、クロック信号ｃｌｋ３の電位がＨレベルに上昇するとオフするため、出力端子ｏｕｔ１は浮動状態になる。
【０００６】
出力端子ｏｕｔ１は、浮動状態となるとその電位をＨレベルに保持しておくことができなくなるが、その信号がトランジスタ１１１を通過してしまうと、シフトレジスタ回路が誤動作し易くなる。図１Ｃ中のｏｕｔ１，ｏｕｔ２，ｏｕｔ３およびｏｕｔ４の点線部分は、かかる誤動作を表している。
【０００７】
図２に示すのは、別の公知のシフトレジスタの回路図である。図からわかるように、このシフトレジスタ回路は、上述した浮動状態の問題を解決することはできるものの、使用するトランジスタの数を増やす必要があるために回路面積が増大してしまう。回路が占めるスペースが大きくなれば、ＬＣＤ全体の構造も大きくなり、軽・薄をセールスポイントとするＬＣＤの要求を満たすことができなくなる。
【０００８】
つまり、公知のシフトレジスタ回路は、浮動を起因とする不安定な信号のレベルにより誤動作が生じること、およびトランジスタの数が多いことから回路レイアウトが複雑化すると共に製造工程も煩雑化し、コストが増加する、といった欠点を有している。
【０００９】
【発明が解決しようとする課題】
上述の問題に鑑みて、本発明は、ｐ型またはｎ型トランジスタのうちいずれかの構造のトランジスタのみを含んでなるシフトレジスタ回路を提供することで、トランジスタの数を減らして、製造工程の簡略化および回路レイアウトの単純化を図ることを目的とする。
【００１０】
さらに、本発明のもう一つの目的は、フルスイングの信号を伝送することができると共に、回路動作をより精確にできる、薄膜トランジスタを含むシフトレジスタ回路を提供することにある。
【００１１】
【課題を解決するための手段】
すなわち、本発明は、シフトレジスタユニットであって、第１ノードに接続される第１ソース／ドレインと、第２ソース／ドレインと、リセット信号を受けて前記シフトレジスタユニットにパルス信号の出力を停止させるゲートとを有する第１トランジスタ、前記第１トランジスタの第２ソース／ドレインに接続される第１ソース／ドレインと、第２ノードに接続される第２ソース／ドレインと、設定信号を受けて前記シフトレジスタユニットを起動させるゲートとを有する第２トランジスタ、前記第１トランジスタの第２ソース／ドレインに接続されるゲートと、クロック信号を受けて前記シフトレジスタユニットにパルス信号を出力させる第１ソース／ドレインと、出力端子に接続される第２ソース／ドレインとを有する第３トランジスタ、および第１ノードに接続される第１ソース／ドレインと、前記出力端子に接続される第２ソース／ドレインと、リフレッシュ信号を受けて前記シフトレジスタユニットのスタンバイモードにおける電圧レベルを設定するゲートとを有する第４トランジスタから構成され、前記第１乃至第４トランジスタはいずれもｐ型又はｎ型のトランジスタよりなるシフトレジスタユニットに関する。
【００１２】
さらに、第１ノードに接続される第１ソース／ドレインと、前記第１トランジスタの第２ソース／ドレインに接続される第２ソース／ドレインと、プリセット信号を受けて前記第３トランジスタのゲートの電圧レベルを設定するゲートとを有する第５トランジスタを備えることが好ましい。
【００１３】
前記したトランジスタがいずれもｐ型トランジスタであり、前記第１ノードは電源に接続され、前記第２ノードは前記設定信号に接続されることが好ましい。また、前記したトランジスタがいずれもｐ型トランジスタであり、前記第１ノードの電圧レベルが前記第２ノードの電圧レベルよりも大きくて、トランジスタがいずれもｎ型トランジスタであり、前記第１ノードは接地され、前記第２ノードは前記設定信号に接続されることが好ましい。
【００１４】
前記したトランジスタがいずれもｎ型トランジスタであり、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルよりも大きく、トランジスタがいずれも薄膜トランジスタであることが好ましい。また、前記したトランジスタがいずれもＭＯＳトランジスタであることが好ましい。
【００１５】
本発明はまた、最前段のシフトレジスタユニットと、最後段のシフトレジスタユニットと、これら最前段と最後段のシフトレジスタユニットとの間の中間の複数段のシフトレジスタユニットとが直列接続されてなり、最前段のシフトレジスタユニットに初期設定信号が入力されると、各段のシフトレジスタユニットがパルス信号を順次出力するシフトレジスタ回路であって、各段の前記シフトレジスタユニットが、クロック信号を受けるクロック端子と、設定信号を受け、前記シフトレジスタユニットにトリガをかけて前記クロック信号を前記パルス信号として出力させる設定端子と、リセット信号を受け、前記シフトレジスタユニットをリセットして前記パルス信号の出力を停止させるリセット端子とをそれぞれ備えており、最前段の前記シフトレジスタユニットおよび中間の複数段の前記シフトレジスタユニットの各リセット端子はその次段のシフトレジスタユニットからの出力信号をそれぞれ受け、最後段の前記シフトレジスタユニットのリセット端子は最前段の前記シフトレジスタユニットからの出力信号を受け、中間の複数段の前記シフトレジスタユニットおよび最後段の前記シフトレジスタユニットの各設定端子はその前段のシフトレジスタユニットからの出力信号をそれぞれ受け、最前段の前記シフトレジスタユニットの設定端子は前記初期設定信号を受け、奇数段の前記シフトレジスタユニットの各クロック端子は第１クロック信号をそれぞれ受けて前記クロック信号とし、偶数段の前記シフトレジスタユニットの各クロック端子は第２クロック信号をそれぞれ受けて前記クロック信号とするシフトレジスタ回路に関する。
【００１６】
各段の前記シフトレジスタユニットが、第１ノードに接続される第１ソース／ドレインと、第２ソース／ドレインと、前記リセット端子であるゲートとを有する第１トランジスタ、前記第１トランジスタの第２ソース／ドレインに接続される第１ソース／ドレインと、第２ノードに接続される第２ソース／ドレインと、前記設定端子であるゲートとを有する第２トランジスタ、および前記第１トランジスタの第２ソース／ドレインに接続されるゲートと、前記クロック端子である第２ソース／ドレインと、出力端子に接続される第２ソース／ドレインとを有する第３トランジスタをそれぞれ備えることが好ましい。
【００１７】
各段の前記シフトレジスタユニットが、さらに、第１ノードに接続される第１ソース／ドレインと、前記出力端子に接続される第２ソース／ドレインと、リフレッシュ端子としてリフレッシュ信号を受け前記シフトレジスタユニットのスタンバイモードにおける電圧レベルを設定するゲートとを有する第４トランジスタ、および
第１ノードに接続される第１ソース／ドレインと、前記第１トランジスタの第２ソース／ドレインに接続される第２ソース／ドレインと、プリセット端子としてプリセット信号を受け前記第３トランジスタの電圧レベルを設定するゲートとを有する第５トランジスタを備えており、偶数段の前記シフトレジスタユニットの各リフレッシュ端子は前記第１クロック信号をそれぞれ受けて前記リフレッシュ信号とし、奇数段の前記シフトレジスタユニットのリフレッシュ端子は前記第２クロック信号をそれぞれ受けて前記リフレッシュ信号とすることが好ましい。
【００１８】
前記第１および第２クロック信号は、いずれも同一の周波数を有し、且つそれぞれ異なるデューティサイクルを有することが好ましい。また、前記したトランジスタがいずれもｐ型トランジスタであり、前記第１ノードは電源に接続され、前記第２ノードは前記設定信号に接続されることが好ましい。
【００１９】
前記したトランジスタがいずれもｐ型トランジスタであり、前記第１ノードの電圧レベルが前記第２ノードの電圧レベルよりも大きいことが好ましい。また、前記したトランジスタがいずれもｎ型トランジスタであり、前記第１ノードが接地され、前記第２ノードが前記設定信号に接続されることが好ましい。
【００２０】
前記したトランジスタがいずれもｎ型トランジスタであり、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルよりも大きくて、トランジスタがいずれも薄膜トランジスタであることが好ましい。また、前記したトランジスタがいずれもＭＯＳトランジスタであることが好ましい。
【００２１】
本発明はさらにまた、１段目のシフトレジスタユニットと、２段目のシフトレジスタユニットと、３段目のシフトレジスタユニットと、４段目のシフトレジスタユニットとが直列接続されてなり、１段目のシフトレジスタユニットに初期設定信号が入力されると、各段のシフトレジスタユニットがパルス信号を順次出力するシフトレジスタ回路であって、各段の前記シフトレジスタユニットが、クロック信号を受けるクロック端子と、設定信号を受け、前記シフトレジスタユニットにトリガをかけて前記クロック信号を前記パルス信号として出力させる設定端子と、リセット信号を受け、前記シフトレジスタユニットをリセットして前記パルス信号の出力を停止させるリセット端子とを備えており、１段目、２段目および３段目の前記シフトレジスタユニットの各リセット端子はその次段のシフトレジスタユニットの出力信号をそれぞれ受けて前記リセット信号とし、２段目、３段目および４段目の前記シフトレジスタユニットの各設定端子はその前段のシフトレジスタユニットの出力信号をそれぞれ受けて前記設定信号とし、１段目の前記シフトレジスタの設定端子は前記初期設定信号を受け、１段目および４段目の前記シフトレジスタユニットの各クロック端子は第１クロック信号をそれぞれ受けて前記クロック信号とし、前記２段目のシフトレジスタユニットのクロック端子は第２クロック信号を受けて前記第２クロック信号とし、前記３段目のシフトレジスタユニットのクロック端子は第３クロック信号を受けて前記クロック信号とするシフトレジスタ回路に関する。
【００２２】
各段の前記シフトレジスタユニットが、第１ノードに接続される第１ソース／ドレインと、第２ソース／ドレインと、前記リセット端子であるゲートとを有する第１トランジスタ、前記第１トランジスタの第２ソース／ドレインに接続される第１ソース／ドレインと、第２ノードに接続される第２ソース／ドレインと、前記設定端子であるゲートとを有する第２トランジスタ、および前記第１トランジスタの第２ソース／ドレインに接続されるゲートと、クロック端子である第１ソース／ドレインと、出力端子に接続される第２ソース／ドレインとをそれぞれ備えてなることが好ましい。
【００２３】
各段の前記シフトレジスタユニットが、さらに、第１ノードに接続される第１ソース／ドレインと、前記出力端子に接続される第２ソース／ドレインと、リフレッシュ端子としてリフレッシュ信号を受け前記シフトレジスタユニットのスタンバイモードにおける電圧レベルを設定するゲートとを有する第４トランジスタ、および
第１ノードに接続される第１ソース／ドレインと、前記第１トランジスタの第２ソース／ドレインに接続される第２ソース／ドレインと、プリセット端子としてプリセット信号を受け前記第３トランジスタの電圧レベルを設定するゲートとを有する第５トランジスタを備えており、１段目の前記シフトレジスタユニットのリフレッシュ端子は前記第１クロック信号を受けて前記クロック信号とし、２段目の前記シフトレジスタユニットのリフレッシュ端子は前記第２クロック信号を受けて前記クロック信号とし、３段目の前記シフトレジスタユニットのリフレッシュ端子は第３クロック信号を受けて前記クロック信号とすることが好ましい。
【００２４】
前記第１、第２および第３クロック信号は、いずれも同一の周波数を有し、且つそれぞれ異なるデューティサイクルを有することが好ましい。また、前記したトランジスタがいずれもｐ型トランジスタであり、前記第１ノードは電源に接続され、前記第２ノードは前記設定信号に接続されることが好ましい。
【００２５】
前記したトランジスタがいずれもｐ型トランジスタであり、前記第１ノードの電圧レベルが前記第２ノードの電圧レベルよりも大きくて、トランジスタがいずれもｎ型トランジスタであり、前記第１ノードが接地され、前記第２ノードが前記設定信号に接続されることが好ましい。
【００２６】
前記したトランジスタがいずれもｎ型トランジスタであり、前記第２ノードの電圧レベルが前記第１ノードの電圧レベルよりも大きくて、トランジスタがいずれも薄膜トランジスタであることが好ましい。また、前記したトランジスタがいずれもＭＯＳトランジスタであることが好ましい。
【００２７】
【発明の実施の形態】
本発明をより詳細に説明すべく、以下に、図面と対応させながら好適な実施例を挙げるが、本発明はこれによって限定はされない。
【００２８】
（シフトレジスタユニットの構成例１）
図３Ａに示すのは、本発明の構成例１によるｐ型トランジスタを含んでなるシフトレジスタユニットの回路図である。トランジスタＰ１００は、第１ノードＶ１に接続される第１ソース／ドレインと、第２ソース／ドレインと、リセット信号Ｒｅｓｅｔを受けてシフトレジスタユニットのパルス出力を停止させるゲートとを備えてなる。トランジスタＰ１０１は、トランジスタＰ１００の第２ソース／ドレインに接続される第１ソース／ドレインと、第２ノードＶ２に接続される第２ソース／ドレインと、設定信号Ｓｅｔを受けてシフトレジスタユニットを起動させるゲートとを備えてなる。
【００２９】
トランジスタＰ１０３は、トランジスタＰ１００の第２ソース／ドレインに接続されるゲートと、クロック信号Ｃｌｏｃｋを受けてシフトレジスタユニットをイネーブルにしパルスを出力させる第１ソース／ドレインと、出力端子ＯＵＴに接続される第２ソース／ドレインとを備えてなる。トランジスタＰ１０４は、第１ノードＶ１に接続される第１ソース／ドレインと、出力端子ＯＵＴに接続される第２ソース／ドレインと、リフレッシュ信号Ｒｅｆｒｅｓｈを受けてスタンバイモードにあるシフトレジスタユニットの電圧レベルを設定するゲートとを備えてなる。
【００３０】
トランジスタＰ１０２は、第１ノードＶ１に接続される第１ソース／ドレインと、トランジスタＰ１００の第２ソース／ドレインに接続される第２ソース／ドレインと、プリセット信号Ｐ＿ｒｅｓｅｔを受けてトランジスタＰ１０３の電圧レベルを設定するゲートとを備えてなる。
【００３１】
トランジスタＰ１００，Ｐ１０１，Ｐ１０２，Ｐ１０３およびＰ１０４は、いずれもｐ型トランジスタであることから、第１ノードＶ１の電位は第２ノードＶ２の電位よりも大きい。またこれらは、薄膜トランジスタ（ＴＦＴ）またはＭＯＳトランジスタのいずれかとすることができる。
【００３２】
図３Ｂに示すのは、本発明の構成例１によるｐ型トランジスタを含んでなるシフトレジスタユニットのタイミングチャートである。図中、信号Ｓｉｎは設定信号Ｓｅｔ、第１クロック信号ＣＬＫ１はクロック信号Ｃｌｏｃｋ、そして、第２クロック信号２はリフレッシュ信号Ｒｅｆｒｅｓｈを示すものである。
【００３３】
第２クロック信号ＣＬＫ２がＬレベルとなると、出力端子ＯＵＴの電位はＨレベルに保持され、信号ＳｉｎはＬレベルとなり、トランジスタＰ１０１がオンするため、Ａ点の電位がＬレベルに引き下げられて、トランジスタＰ１０３がオンする。第１クロック信号ＣＬＫ１がＬレベルとなると、出力端子ＯＵＴの電位もＬレベルに引き下げられるため、Ａ点の電位が負値まで落ち込む。したがって、低電圧の伝送が可能となり、シフトレジスタ回路は薄膜トランジスタを通じて、入力信号の最高から最低までの電圧レベルを全て含むフルスイングの信号が伝送できるようになる。
【００３４】
第１クロック信号ＣＬＫの電位がＨレベルとなると、Ａ点の電位は負値からＬレベルに上昇し、出力端子ＯＵＴの電位もＨレベルに引き上げられる。第２信号ＣＬＫの電位がＬレベルに落ち込むと、トランジスタＰ１０４がオンするため、出力端子ＯＵＴの電位はＨレベルに保持される。
【００３５】
（シフトレジスタユニットの構成例２）
図３Ｃに示すのは、本発明の構成例２によるｐ型トランジスタを含んでなるシフトレジスタユニットの回路図である。簡単のため、図３Ａにおける構成要素と同じものには同一の符号を付してある。この構成例２のシフトレジスタユニットは、トランジスタＰ１０１の第２ソース／ドレインを設定信号Ｓｅｔに接続させることにより、トランジスタＰ１０５の第１および第２ソース／ドレインが長時間異なる電圧レベルとなることで漏電し、誤動作が発生するのを防止できる点において、構成例１の（図３Ａに示す）ものと相違している。
【００３６】
（シフトレジスタユニットの構成例３）
図４Ａに示すのは、本発明の構成例３によるｎ型トランジスタを含んでなるシフトレジスタユニットの回路図である。トランジスタＮ２００，Ｎ２０１，Ｎ２０２，Ｎ２０３およびＮ２０４はいずれもｎ型トランジスタである。第１ノードＶ１の電位は第２ノードＶ２の電位よりも低い。
【００３７】
図４Ｂに示すのは、本発明のｎ型トランジスタを含んでなるシフトレジスタユニットのタイミングチャートである。図を見るとわかるように、信号のタイミングおよび電位は、図３Ｂに示すｐ型トランジスタのそれと反転したものとなっている。
【００３８】
（シフトレジスタユニットの構成例４）
図４Ｃに示すのは、本発明の構成例４によるｎ型トランジスタを含んでなるシフトレジスタユニットである。ここでも簡単のため、図４Ａにおける構成要素と同じものには同一の符号を付してある。この構成例４のシフトレジスタユニットは、トランジスタＮ２０５の第２ソース／ドレインが設定信号Ｓｅｔに接続されるため、トランジスタＮ２０５の第１および第２ソース／ドレインが長時間異なる電圧レベルになることで漏電し、誤動作が発生してしまうのを防止できる点において、構成例３の（図４Ａに示す）ものとは相違する。
【００３９】
本発明のｐ型またはｎ型トランジスタにより構成されるシフトレジスタユニットを用いれば、複数段のシフトレジスタ回路を構成することができる。ここでは、４段シフトレジスタ回路を例にとって説明する。
【００４０】
（シフトレジスタ回路の実施例１）
図５Ａに示すのは、本発明実施例１による４段シフトレジスタ回路のブロック図である。図中、ＳＲ１〜ＳＲ４は、１段目〜４段目のシフトレジスタユニットを表す。シフトレジスタユニットＳＲ１〜ＳＲ４はこの順にしたがって直列接続されており、１段目のシフトレジスタユニットＳＲ１に初期設定信号Ｓｉｎが入力されると、シフトレジスタユニットＳＲ１〜ＳＲ４はパルスを順次出力するようになる。
【００４１】
各段のシフトレジスタユニットＳＲ１〜ＳＲ４は少なくとも、クロック信号を受けるクロック端子Ｃｌｏｃｋ、設定信号を受けて、シフトレジスタユニットを駆動しクロック信号をパルス信号として出力させる設定端子Ｓｅｔ、およびリセット信号を受けて、シフトレジスタユニットをリセットしパルス信号の出力を停止させるリセット端子Ｒｅｓｅｔをそれぞれ備えてなる。さらに、リフレッシュ信号を受けるリフレッシュ端子Ｒｅｆｒｅｓｈ、および、プリセット信号を受けて、スタンバイモード時におけるシフトレジスタユニットの出力電圧を設定するプリセット端子Ｐ＿ｒｅｓｅｔを備えていてもよい。
【００４２】
各段のシフトレジスタユニットＳＲ１〜ＳＲ４のリセット端子Ｒｅｓｅｔは、その次段のシフトレジスタユニットから出力信号をそれぞれ受けてリセット信号とする。最後段、つまり４段目のシフトレジスタユニットＳＲ４のリセット端子Ｒｅｓｅｔは、最前段、つまり１段目のシフトレジスタユニットＳＲ１の出力信号を受けてリセット信号とする。
【００４３】
各段のシフトレジスタユニットＳＲ１〜ＳＲ４の設定端子Ｓｅｔは、その前段のシフトレジスタユニットの出力信号をそれぞれ受けて設定信号とする。また、最前段、つまり１段目のシフトレジスタユニットＳＲ１の設定端子Ｓｅｔは、初期設定信号Ｓｉｎを受け取る。
【００４４】
奇数段のシフトレジスタユニットＳＲ１，ＳＲ３のクロック端子Ｃｌｏｃｋは、第１クロック信号ＣＬＫ１をそれぞれ受けてクロック信号とし、一方、偶数段のシフトレジスタユニットＳＲ２，ＳＲ４のクロック端子Ｃｌｏｃｋは、第２クロック信号ＣＬＫ２をそれぞれ受けてクロック信号とする。また、奇数段のシフトレジスタユニットＳＲ１，ＳＲ３のリフレッシュ端子Ｒｅｆｒｅｓｈは、第２クロック信号ＣＬＫ２をそれぞれ受けてリフレッシュ信号とし、一方、偶数段のシフトレジスタユニットＳＲ２，ＳＲ４のリフレッシュ端子Ｒｅｆｒｅｓｈは、第１クロック信号ＣＬＫ１をそれぞれ受けてリフレッシュ信号とする。各段のシフトレジスタユニットＳＲ１〜ＳＲ４のプリセット端子Ｐ＿ｒｅｓｅｔは接続されており、同一のプリセット信号を受けて、各段のシフトレジスタユニットＳＲ１〜ＳＲ４にクロック信号のパルスを出力させるか否かを決定する。
【００４５】
図５Ｂに示すのは、本発明のシフトレジスタ回路の実施例１による４段シフトレジスタ回路のタイミングチャートである。初期設定信号Ｓｉｎがこの４段シフトレジスタ回路に入力されると、各段のシフトレジスタユニット（構成例１のｐ型トランジスタを含んでなるもの）からクロックパルスが順次出力される。各段のシフトレジスタユニットＳＲ１〜ＳＲ４は、１クロック周期間隔でクロックパルスを順次出力する。
【００４６】
ところが、最後段である４段目のシフトレジスタユニットＳＲ４のリセット端子Ｒｅｓｅｔは、最前段である１段目のシフトレジスタユニットＳＲ１の出力端子ＯＵＴ１に接続されているため、１段目のシフトレジスタユニットＳＲ１が初期設定信号Ｓｉｎによって未だトリガされていない時に、１段目のシフトレジスタユニットＳＲ１の出力端子ＯＵＴ１は４段目のシフトレジスタユニットＳＲ４をリセットすることはできない。よって、４段目のシフトレジスタユニットＳＲ４の出力端子ＯＵＴ４は、第２クロック信号ＣＬＫ２によってトリガがかけられてしまい、４段目のシフトレジスタユニットＳＲ４から誤ったパルスが出力されてしまうことになる。
【００４７】
図６に示すのは、本発明による複数段シフトレジスタ回路のブロック図である。各段のシフトレジスタユニットは、図３Ａ、図３Ｃ、図４Ａないし図４Ｃに示した構成例のシフトレジスタユニットであり得る。このシフトレジスタ回路の例では、上述したような、初期設定信号Ｓｉｎが１段目のシフトレジスタユニットＳＲ１にトリガをかけるタイミングが遅すぎるという問題を解消するため、シフトレジスタユニットをもう１段追加して、最後段のシフトレジスタユニットの出力パルス信号をリセットするようにする。例えば、４段のシフトレジスタ回路を５段のシフトレジスタ回路の構成に変更する。かかる複数段からなるシフトレジスタ回路は、図示するように、１段〜ｎ＋１段までのシフトレジスタユニットＳＲ１〜ＳＲ（ｎ＋１）が順次に直列接続されてなる。よって、初期設定信号Ｓｉｎが１段目のシフトレジスタユニットＳＲ１に入力されると、１段〜ｎ＋１段までのシフトレジスタユニットＳＲ１〜ＳＲ（ｎ＋１）は、クロックパルスを順次出力することとなる。
【００４８】
上記複数段シフトレジスタ回路がｎ＋１段のシフトレジスタユニットから構成されるものである場合、ｋ段目のシフトレジスタユニットＳＲｋ（１≦ｋ＜ｎ＋１）のリセット端子Ｒｅｓｅｔは、ｋ＋１段目のシフトレジスタユニットＳＲ（ｋ＋１）の出力信号をそれぞれ受け取ってリセット信号とする。
【００４９】
ｊ段目のシフトレジスタユニットＳＲｊ（１＜ｊ≦ｎ＋１）の設定端子は、ｊ−１段目のシフトレジスタユニットＳＲ（ｊ−１）の出力信号をそれぞれ受けて設定信号とし、１段目のシフトレジスタユニットＳＲ１の設定端子は、初期設定信号Ｓｉｎを受ける。
【００５０】
３ａ−２段目のシフトレジスタユニットＳＲ（３ａ−２）のクロック端子Ｃｌｏｃｋは、第１クロック信号ＣＬＫ１を受けてクロック信号とし、３ａ−１段目のシフトレジスタユニットＳＲ（３ａ−１）のクロック端子Ｃｌｏｃｋは、第２クロック信号ＣＬＫ２を受けてクロック信号とし、３ａ段目のシフトレジスタユニットＳＲ（３ａ）のクロック端子Ｃｌｏｃｋは、第３クロック信号ＣＬＫ３を受けてクロック信号とする。
【００５１】
また、３ａ−２段目のシフトレジスタユニットＳＲ（３ａ−２）のリフレッシュ端子Ｒｅｆｒｅｓｈは、第２クロック信号ＣＬＫ２を受けてリフレッシュ信号とし、３ａ−１段目のシフトレジスタユニットＳＲ（３ａ−１）のリフレッシュ端子Ｒｅｆｒｅｓｈは、第３クロック信号ＣＬＫ３を受けてリフレッシュ信号とし、３ａ段目のシフトレジスタユニットＳＲ（３ａ）のリフレッシュ端子Ｒｅｆｒｅｓｈは、第１クロック信号ＣＬＫ１を受けてリフレッシュ信号とする。
【００５２】
ｎ＋１段目のシフトレジスタユニットＳＲ（ｎ＋１）は、そのクロック端子Ｃｌｏｃｋがクロック信号ＣＬＫｘを受け、そのリフレッシュ端子Ｒｅｆｒｅｓｈがクロック信号ＣＬＫｙを受ける。ＣＬＫｘとＣＬＫｙは、ＣＬＫ１、ＣＬＫ２またはＣＬＫ３のいずれかである。（ｎ＋１）ｍｏｄ（３ａ）が０の時にｘ＝３，ｙ＝１であり、（ｎ＋１）ｍｏｄ（３ａ）の時にｘ＝１，ｙ＝２であり、（ｎ＋１）ｍｏｄ（３ａ）が２の時にｘ＝２，ｙ＝３である。
【００５３】
各段のシフトレジスタユニットＳＲ１〜ＳＲ（ｎ＋１）のプリセット端子Ｐ＿ｒｅｓｅｔは、同一のプリセット信号を受けて、クロック信号のパルスを出力するか否かをそれぞれ決定する。
【００５４】
（シフトレジスタ回路の実施例２）
図７Ａに示すのは、本発明の実施例２による複数段シフトレジスタ回路のブロック図である。この実施例２では、上述したような、初期設定信号Ｓｉｎが１段目のシフトレジスタユニットＳＲ１にトリガをかけるタイミングが遅すぎるという問題を解消するために、４段構成のシフトレジスタユニットに５段目のシフトレジスタユニットＳＲ５をさらに加え、４段目のシフトレジスタユニットＳＲ４のリセット端子Ｒｅｓｅｔをその出力端子ＯＵＴ５に接続させたため、４段目のシフトレジスタユニットＳＲ４から誤ったパルスが出力されるのを回避できるようになる。
【００５５】
各段のシフトレジスタユニットＳＲ１〜ＳＲ５のリセット端子Ｒｅｓｅｔは、それぞれ次段のシフトレジスタユニットの出力信号を受けてリセット信号とする。また、各段のシフトレジスタユニットＳＲ１〜ＳＲ５のプリセット端子Ｐ＿ｒｅｓｅｔは、同一のプリセット信号を受けて、クロック信号のパルスを出力するか否かを決定する。
【００５６】
シフトレジスタユニットＳＲ２〜ＳＲ５の設定端子Ｓｅｔは、それぞれ前段のシフトレジスタユニットの出力信号を受け取って設定信号とし、１段目のシフトレジスタユニットＳＲ１の設定端子Ｓｅｔは、初期設定信号Ｓｉｎを受ける。
【００５７】
ａ＝１であるとき、ＳＲ（３ａ−２）＝ＳＲ１，ＳＲ（３ａ−１）＝ＳＲ２，ＳＲ（３ａ）＝ＳＲ３である。よって、１段目のシフトレジスタユニットＳＲ１のクロック端子Ｃｌｏｃｋは第１クロック信号ＣＬＫ１を受け、リフレッシュ端子Ｒｅｆｒｅｓｈは第２クロック信号ＣＬＫ２を受けることとなり、２段目のシフトレジスタユニットＳＲ２のクロック端子Ｃｌｏｃｋは第２クロック信号ＣＬＫ２を受け、リフレッシュ端子Ｒｅｆｒｅｓｈは第３クロック信号ＣＬＫ３を受けることとなり、３段目のシフトレジスタユニットＳＲ３のクロック端子Ｃｌｏｃｋは第３クロック信号ＣＬＫ３を受け、リフレッシュ端子Ｒｅｆｒｅｓｈは第１クロック信号ＣＬＫ１を受けることとなる。
【００５８】
ａ＝２であるとき、ＳＲ（３ａ−２）＝ＳＲ４である。よって、４段目のシフトレジスタユニットＳＲ４のクロック端子Ｃｌｏｃｋおよびリフレッシュ端子Ｒｅｆｒｅｓｈが受ける信号は、１段目のシフトレジスタユニットＳＲ１と同じである。さらに、ＳＲ（３ａ−１）＝ＳＲ５となるため、５段目のシフトレジスタユニットＳＲ５のクロック端子Ｃｌｏｃｋおよびリフレッシュ端子Ｒｅｆｒｅｓｈが受ける信号は、２段目のシフトレジスタユニットＳＲ２と同じである。これ以降の段のシフトレジスタユニットについては、上記に基づいて類推することができる。
【００５９】
図７Ｂに示すのは、本発明のシフトレジスタ回路の実施例２による４段シフトレジスタ回路のタイミングチャートである。図示するように、初期設定信号Ｓｉｎが４段シフトレジスタ回路に入力されると、各段のシフトレジスタユニットがクロックパルスを順次出力する。各段のシフトレジスタユニットＳＲ１〜ＳＲ５は、１クロック周期間隔でクロックパルスを順次出力する。
【００６０】
ここで、４段目のシフトレジスタユニットＳＲ４のリセット端子Ｒｅｓｅｔと５段目のシフトレジスタユニットＳＲ５の出力端子ＯＵＴ５とは互いに接続されているため、４段目のシフトレジスタユニットＳＲ４は、リセット信号を受け取ってからその設定端子Ｓｅｔがトリガ信号を受けるまでの間はパルス信号を出力しなくなる。したがって、１〜４段目のシフトレジスタユニットＳＲ１〜ＳＲ４がパルス信号を順次出力するという動作が確実に行われるようになる。
【００６１】
なお、本発明において、第１，第２および第３クロック信号は、いずれも同じ周波数を有し、それぞれ異なるデユーティサイクルを有する。さらに、本発明に係る複数段シフトレジスタ回路は、ｎ型トランジスタを含む（図４ＡおよびＣに示した構成の）シフトレジスタユニットを用いても実現可能である。
【００６２】
本発明を説明するために好適な実施例を例示したが、以上に開示した発明に基づいての変更や修飾は可能である。上に掲げた実施形態は、本発明の原理を説明するための最良の態様を提示すべく選択し記載したものである。これによって、当該分野の知識を有する者は、多様な実施の形式において、また、所定の用途に応じた多種の変形を施すことによって、本発明を利用することができるようになる。なお、これら変更および修飾はいずれも、特許請求の範囲が適法に認められた場合に、それにより決定される本発明の範囲内において行なわれるものとする。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、単一の構造（ｐ型またはｎ型）のトランジスタのみを用いたシフトレジスタユニットによりシフトレジスタ回路を構成したため、リセット動作がより精確に行われ、回路の信頼性が大幅に改善され得る。さらに、本発明によれば、回路の正常な動作に影響を及ぼすことなく、シフトレジスタ回路に要されるトランジスタの数を公知技術より少なくできるため、回路構成をシンプルにでき、コスト低下が図られる。また、薄膜トランジスタを用いれば、フルスイングの信号の伝送が達成できる。
【図面の簡単な説明】
【図１Ａ】公知のシフトレジスタ回路の回路図である。
【図１Ｂ】公知のシフトレジスタ回路の回路図である。
【図１Ｃ】公知のシフトレジスタ回路のタイミングチャートである。
【図２】別の公知のシフトレジスタ回路の回路図である。
【図３Ａ】本発明に係るｐ型トランジスタを含んでなる構成例１のシフトレジスタユニットの回路図である。
【図３Ｂ】本発明に係るｐ型トランジスタを含んでなるシフトレジスタユニットのタイミングチャートである。
【図３Ｃ】本発明に係るｐ型トランジスタを含んでなる構成例２のシフトレジスタユニットの回路図である。
【図４Ａ】本発明に係るｎ型トランジスタを含んでなる構成例１のシフトレジスタユニットの回路図である。
【図４Ｂ】本発明に係るｎ型トランジスタを含んでなるシフトレジスタユニットのタイミングチャートである。
【図４Ｃ】本発明に係るｎ型トランジスタを含んでなる構成例２のシフトレジスタユニットの回路図である。
【図５Ａ】本発明に係るシフトレジスタ回路の実施例１による４段シフトレジスタ回路のブロック図である。
【図５Ｂ】図５Ａに示されたシフトレジスタ回路のタイミングチャートである。
【図６】本発明に係る複数段シフトレジスタ回路のブロック図である。
【図７Ａ】本発明に係るシフトレジスタ回路の実施例２による複数段シフトレジスタ回路のブロック図である。
【図７Ｂ】図７Ａに示されたシフトレジスタ回路のタイミングチャートである。
【符号の説明】
Ｐ１００〜Ｐ１０５  ｐ型トランジスタ
Ｐ２００〜Ｐ２０５  ｎ型トランジスタ
ＳＲ１  １段目のシフトレジスタユニット
ＳＲ２  ２段目のシフトレジスタユニット
ＳＲ３  ３段目のシフトレジスタユニット
ＳＲ４  ４段目のシフトレジスタユニット
ＳＲ５  ５段目のシフトレジスタユニット
【図１Ａ】
2004326999.tif 000003
【図１Ｂ】
2004326999.tif 000004
【図１Ｃ】
2004326999.tif 000005
【図２】
2004326999.tif 000006
【図３Ａ】
2004326999.tif 000007
【図３Ｂ】
2004326999.tif 000008
【図３Ｃ】
2004326999.tif 000009
【図４Ａ】
2004326999.tif 000010
【図４Ｂ】
2004326999.tif 000011
【図４Ｃ】
2004326999.tif 000012
【図５Ａ】
2004326999.tif 000013
【図５Ｂ】
2004326999.tif 000014
【図６】
2004326999.tif 000015
【図７Ａ】
2004326999.tif 000016
【図７Ｂ】
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