(57)【要約】【課題】膜厚の異なる２つのゲート酸化膜に対して夫々十分な窒素を導入することができる方法を提供する。【解決手段】基板１１の表面に第１のゲート酸化膜１２を形成した後、第１の酸窒化処理を行い窒化層１３を形成する。薄膜部領域のゲート酸化膜を選択的に除去した後、第２のゲート酸化膜形成工程を行って、薄膜部領域に第２のゲート酸化膜１５Ａを形成し、厚膜部領域にゲート酸化膜１５Ｂを形成する。その後、第２の酸窒化処理を行い、薄膜部領域に窒化層１６Ａを、厚膜部領域に窒化層１６Ｂを形成する。【選択図】      図１
2004342656.tif 000002
【特許請求の範囲】
【請求項１】
厚みの異なる複数の酸化膜を形成するために酸化膜形成工程を複数回行うマルチオキサイドプロセスを含む半導体装置の製造方法において、
前記酸化膜形成工程を行う毎に酸窒化処理工程を行うようにしたことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記酸化膜形成工程は、縦形拡散装置を用いたウェット酸化、ドライ酸化またはハロゲン酸化、または枚葉装置を用いたＲＴＯ、ＩＳＳＧまたはＷＶＧ、あるいはプラズマ処理装置を用いたプラズマ酸化であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記酸窒化処理工程は、縦形拡散装置を用いたＮＯ処理、Ｎ２Ｏ処理またはＮＨ３処理、または枚葉装置を用いたＮＯ処理、Ｎ２Ｏ処理またはＮＨ３処理、あるいはプラズマ処理装置を用いたプラズマ窒化であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記酸窒化処理工程は、前記複数の酸化膜の各々に導入しようとする窒素量に応じて、処理時間、ガス圧力及び処理温度を調整するようにしたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１または２に記載の半導体装置の製造方法において、
２回目以降の前記酸化膜形成工程は、それ以前の前記酸窒化処理によって形成された窒素プロファイルを実質上変更しないように、枚葉装置を用いたＩＳＳＧ又はプラズマ処理装置を用いたプラズマ酸化により行われることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体装置の製造方法において、
前記酸化膜形成工程として第１及び第２の酸化膜形成工程を、前記酸窒化処理工程として前記第１及び第２の酸化膜形成工程にそれぞれ続く第１及び第２の酸窒化処理工程を有し、
前記第１の酸窒化処理工程と前記第２の酸化膜形成工程との間に、前記第１の酸化膜形成工程により基板表面に形成された酸化膜のうち前記基板表面の所定領域上に形成された部分を除去する酸化膜除去工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置の製造方法を用いて製造された半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、同一基板上に形成されたゲート絶縁膜の厚みが異なる複数のトランジスタを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体メモリとその周辺回路のように、同一の半導体基板上に、ゲート絶縁膜の厚みが互いに異なる複数種のトランジスタを形成した半導体装置が知られている。
【０００３】
従来、この種の半導体装置は、図６に示すような工程により製造されている（例えば、特許文献１参照。）。
【０００４】
詳述すると、まず、図６（ａ）に示すように、シリコン基板６０１にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜６０２を形成して素子間分離を行う。
【０００５】
次に、図６（ｂ）に示すように、酸化種６０３雰囲気中で熱処理を行い、シリコン酸化膜６０４を形成する。
【０００６】
それから、図６（ｃ）に示すように、高圧系トランジスタ形成領域Ａをレジスト６０５で覆い、ウエットエッチングにより低圧系トランジスタ形成領域Ｂのシリコン酸化膜６０４を除去してシリコン基板６０１を露出させる。
【０００７】
続いて、図６（ｄ）に示すように、レジスト６０５を剥離した後、イオン注入機を用いて窒素イオン６０６を注入し、高圧系トランジスタ形成領域Ａには窒化したシリコン酸化膜６０７を、低圧系トランジスタ形成領域Ｂにはシリコン窒化膜６０８を形成する。
【０００８】
次に、図６（ｅ）に示すように、酸化種６０９雰囲気中で熱処理を行い厚膜ゲート絶縁膜６１０及び薄膜ゲート絶縁膜６１１を形成する。
【０００９】
最後に、図６（ｆ）に示すように、全面にポリシリコン膜６１２を形成する。
【００１０】
この後、ポリシリコン膜６１２をパターニングし、ゲート電極、ソース・ドレイン領域などの形成を行い、ゲート絶縁膜の厚みが異なる複数種（ここでは２種）のトランジスタを含む半導体装置が完成する。
【００１１】
また、従来の半導体装置の製造方法として、図７に示すようなものもある（例えば、特許文献２参照）。
【００１２】
即ち、まず、図７（ａ）に示すように、シリコン基板７０１にトレンチアイソレーション法により素子分離層７０２を形成して素子領域を画定し、イオン注入などの前工程を行う。
【００１３】
次に、図７（ｂ）に示すように、シリコン基板７０１上に酸素を供給し、熱酸化法により、酸化膜７０２を形成する。
【００１４】
そして、図７（ｃ）に示すように、素子領域Ｃのみをレジスト７０３で被覆し、エッチングによって素子領域Ａ及びＢに形成された酸化膜７０２を除去する。
【００１５】
次に、素子領域Ｃに形成されたレジストを除去してから、第１の酸窒化工程を行い、図７（ｄ）に示すように素子領域Ａ及びＢに酸窒化膜７０４を、素子領域Ｃには酸化膜と酸窒化膜とから成る二層膜７０５を、それぞれ形成する。
【００１６】
続いて、図７（ｅ）に示すように、素子領域Ａ及びＣをレジスト７０６で被覆し、エッチングにより素子領域Ｂの酸窒化膜７０４を除去する。
【００１７】
この後、レジスト７０６を除去し、第２の酸窒化工程を行う。この工程は、第１の酸窒化工程で用いたガスより窒素濃度の低いガスを用いる。その結果、図７（ｆ）に示すように、素子領域Ａには酸窒化膜７０７が、素子領域Ｂには酸窒化膜７０７よりも窒素密度の低い酸窒化膜７０８が、素子領域には二層膜７０９が、それぞれ形成される。
【００１８】
【特許文献１】
特開２０００−２１６２５７号公報（特に、図５及びその説明。）
【００１９】
【特許文献２】
特開２００１−５３２４２号公報（特に、図３、図４及びその説明。）
【００２０】
【発明が解決しようとする課題】
従前のように、ゲート酸化膜の厚みが７ｎｍ以上ある場合には、リーク電流やＢ（ホウ素）モレ等の問題はないので、酸窒化処理を行う必要性はない。また、ゲート酸化膜の厚みが５ｎｍ以上ある場合には、酸窒化処理を行うとゲート酸化膜の信頼性を低下させてしまうので、酸窒化処理が好ましくない。ところが近年の半導体装置に対する小型化・薄型化、及び低電力・省電力化の要請に伴い、トランジスタのゲート酸化膜は、ますます薄膜化し、リーク電流の防止や特性改善のため、酸窒化処理が必要とするようになってきた。そして、ゲート絶縁膜の厚みが互いに異なる複数種のトランジスタを含む半導体装置の場合には、薄膜部のみならず厚膜部においても酸窒化処理を行う必要性が高まってきた。
【００２１】
しかしながら、従来の半導体製造方法は、第１のゲート酸化膜を形成した後にのみ酸窒化処理（イオン注入）を行い、あるいは、第２（及び第３）のゲート絶縁膜を形成する際にのみ酸窒化処理（酸窒化膜の形成）を行うものであって、主に薄膜部に対して窒素を導入することを目的としており、厚膜部への窒素導入を十分に行うことができないという問題点がある。
【００２２】
また、酸窒化膜を形成する従来の半導体製造方法では、基板との界面付近に窒化層を形成することができず、所望の特性を得難いという問題点もある。
【００２３】
そこで、本発明は、薄膜部のみならず厚膜部に対しても十分な窒素を導入することができる半導体装置の製造方法と提供することを目的とする。
【００２４】
また、本発明は、マルチオキサイドプロセスと呼ばれる複数回の酸化工程を行う半導体製造方法において、薄膜部及び厚膜部の各々について、基板との界面付近に所望の窒化層を形成することができる半導体装置の製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明によれば、厚みの異なる複数の酸化膜を形成するために酸化膜形成工程を複数回行うマルチオキサイドプロセスを含む半導体装置の製造方法において、前記酸化膜形成工程を行う毎に酸窒化処理工程を行うようにしたことを特徴とする半導体装置の製造方法が得られる。
【００２６】
前記酸化膜形成工程としては、縦形拡散装置を用いたウェット酸化、ドライ酸化またはハロゲン酸化、または枚葉装置を用いたＲＴＯ、ＩＳＳＧまたはＷＶＧ、あるいはプラズマ処理装置を用いたプラズマ酸化が利用できる。
【００２７】
また、前記酸窒化処理工程としては、縦形拡散装置を用いたＮＯ処理、Ｎ２Ｏ処理またはＮＨ３処理、または枚葉装置を用いたＮＯ処理、Ｎ２Ｏ処理またはＮＨ３処理、あるいはプラズマ処理装置を用いたプラズマ窒化が利用できる。
【００２８】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００２９】
図１（ａ）乃至（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための図である。同図において、左側は薄膜部領域（定電圧用トランジスタ形成領域）、右側は厚膜部領域（高電圧用トランジスタ形成領域）である。なお、薄膜部領域と厚膜部領域とは、素子分離領域により分離されるべきものであるが、本発明には直接関係が無いので省略してある。また、本発明に直接関係がない部分、例えば、ゲート、ソース及びドレイン領域等、についても、省略してある。
【００３０】
以下、図１（ａ）乃至（ｆ）に従い、本実施の形態に係る半導体装置の製造方法について説明する。ここでは、本発明に直接関係するゲート酸化膜の形成とその酸窒化処理についてのみ説明する。それ以外の工程は、公知の工程が利用できる。
【００３１】
まず、図１（ａ）に示すように、半導体基板（例えばＳｉ基板）１１の表面に第１の酸化膜形成工程によって第１のゲート酸化膜１２を形成する。第１の酸化膜形成工程は、例えば、縦形拡散装置を用いたウェット酸化、ドライ酸化またはハロゲン酸化、または枚葉装置を用いたＲＴＯ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）、ＩＳＳＧまたはＷＶＧ（Ｗａｔｅｒ  Ｖａｐｏｒ  Ｇｅｎｅｒａｔｉｏｎ）、あるいはプラズマ処理装置を用いたプラズマ酸化により行うことができる。
【００３２】
次に、第１のゲート酸化膜１２が形成された半導体基板１１に対し、第１の酸窒化処理を行って、図１（ｂ）に示すように窒化層１３を形成する。この酸窒化処理には、縦形拡散装置を用いたＮＯ処理、Ｎ２Ｏ処理またはＮＨ３処理、または枚葉装置を用いたＮＯ処理、Ｎ２Ｏ処理またはＮＨ３処理、あるいはプラズマ処理装置を用いたプラズマ窒化を利用することができる。なお、ＮＯ処理及びＮ２Ｏ処理による酸窒化処理では、酸化膜１２と基板１１の界面近傍に、ＮＨ３処理による酸窒化処理では、酸化膜１２の表面近傍及び酸化膜１２と基板１１の界面近傍に、プラズマ窒化では酸化膜表面近傍に、それぞれ窒化層１３が形成される傾向がある。
【００３３】
次に、酸窒化処理された第１のゲート酸化膜１２の表面に、エッチングマスク用レジストを塗布し、エッチングにより薄膜部領域のレジストのみを除去して、図１（ｃ）に示すように厚膜部領域にエッチングマスク１４を形成する。
【００３４】
それから、希フッ酸またはバッファードフッ酸液を用いたウエットエッチング法、あるいはドライエッチング法を用いて、薄膜部領域に形成された第１のゲート酸化膜１２を除去する。このとき、薄膜部領域の窒化層１３の一部も除去されるため、窒化層１３は、薄膜部領域の窒化層１３Ａと厚膜部領域の窒化層１３Ｂとに区分される。その後、マスク１４を剥離し、厚膜部領域の第１のゲート酸化膜１２を露出させて、図１（ｄ）に示す状態とする。
【００３５】
次に、第１の酸化膜形成工程と同じ方法または異なる方法を用いる第２の酸化膜形成工程により、図１（ｅ）に示すように、第２のゲート酸化膜１５Ａを形成する。この工程により、厚膜部領域には、ゲート酸化膜１５Ｂが形成される。
【００３６】
ここで、第２の酸化膜形成工程に、上述した酸化膜形成方法のうちのＩＳＳＧ及びプラズマ酸化以外の方法を用いると、酸化膜の膜厚増加に伴い（酸化膜／基板界面に偏析している）窒化層１３Ｂは、その酸化膜中に入っていく。これに対し、ＩＳＳＧ又はプラズマ酸化を第２の酸化膜形成工程に用いると、図２に示すように、酸化膜１２又は１５Ｂの膜厚が増加しても、窒化層１３Ｂは、酸化膜／基板界面に偏析したままとなる。これは、ＩＳＳＧやプラズマ酸化が窒化膜上でも酸化反応を進行させる強力な酸化手法であるため、酸化膜／基板界面側より先に窒化層表面側で酸化反応が進むためである。従って、これを利用すると、酸化膜／基板界面に窒化層が偏析しているサンプルに窒素プロファイルを崩すことなく追加酸化が行なえる。これは、酸化膜／基板界面の特性が重要となる半導体装置の製造プロセスに特に有効である。
【００３７】
続いて、第２のゲート酸化膜１５Ａ及び１５Ｂが形成された半導体基板１１に対し、第１の酸窒化処理と同じ方法または異なる方法で第２の酸窒化処理を行う。この結果、図１（ｆ）に示すように、薄膜部領域には窒化層１６Ａが、厚膜部領域には１６Ｂがそれぞれ形成される。窒化層１６Ａ及び１６Ｂにおける窒素元素の量や分布プロファイルは、第１のゲート酸化膜１２を部分的に除去する際のエッチングの影響や、第１のゲート酸化膜１２及び第２のゲート酸化膜１５Ａ及び１５Ｂの厚み、さらに第２の酸窒化処理の処理条件等により異なる。
【００３８】
図３にＮＯ処理の前後におけるプロファイルの変化の一例を示す。これは、窒化層の位置を殆ど変えることなく、窒化層の窒素量を増加させることができることを示している。即ち、第１の酸窒処理により導入された窒素が、第２の酸化膜形成工程により抜けてしまっても、第２の酸窒化処理により補充することができる。
【００３９】
以上のようにして、本実施の形態によれば、薄膜部領域及び厚膜部領域に互いに厚みの異なる酸化膜を形成することができ、また、薄膜部領域及び厚膜部領域のそれぞれに十分な窒素を含む窒化層１６Ａ及び１６Ｂを形成することができる。
【００４０】
具体例としては、例えば第１ゲート酸化膜として厚み５．０ｎｍの酸化膜を形成した後に、枚葉装置を用いて、１００％ＮＯ（２Ｌ）によるＮＯ処理を１０５０℃で３０秒程度行ない、つぎに、第２ゲート酸化膜として厚み３．０ｎｍの酸化膜を形成した後に、同じく枚葉装置を用いて、１００％ＮＯ（２Ｌ）によるＮＯ処理を１０５０℃で３０秒程度行なえば、薄膜部領域及び厚膜部領域のいずれに関しても、３〜５％の窒素元素を酸化膜／基板界面付近に導入できる。なお、一般に、酸化膜の膜厚が５ｎｍ以下であれば、窒素の導入による酸化膜の信頼性低下は問題とならない。また、上述の酸化膜形成方法は、信頼性の高い酸化膜の形成が可能であるので、窒素の導入による信頼性低下は殆ど無い。
【００４１】
また、本実施の形態によれば、薄膜部領域及び厚膜部領域に導入される窒素元素の量を独立制御することが可能である。例えば、主に厚膜部領域に窒素を導入したい場合は、第２の酸窒化処理による窒素の導入量を減少させればよい。逆に、主として薄膜部領域に窒素を導入したい場合には、第１の酸窒化処理による窒素の導入量を減らせばよい。なお、窒素の導入量は、酸窒化処理の処理時間、ガス圧力、処理温度を変更することにより調整できる。
【００４２】
このように、本実施の形態に係る半導体装置の製造方法では、薄膜部領域と厚膜部領域とに形成される窒化層の窒素元素の量を調整できるので、薄膜部領域でのＢ（ホウ素）モレの防止及びリーク電流低減と、厚膜部領域での酸化膜／基板界面の特性改善をともに実現できる。
【００４３】
次に、図４（ａ）乃至（ｅ）を参照して、本発明の第２の実施の形態について説明する。なお、同図において、左側から順番に第１の素子領域、第２の素子領域及び第３の素子領域が並んでいるものとする。
【００４４】
まず、第１の実施の形態と同様に、第１の酸化膜形成工程及び第１の酸窒化処理を行い、図４（ａ）に示すように、半導体基板４１上に第１のゲート酸化膜４２を形成するとともに窒化層４３を形成する。
【００４５】
次に、第３の素子領域にレジストマスク４４を形成し、それを用いてエッチングを行い、図４（ｂ）に示すように、第１の素子領域及び第２の素子領域に形成された第１のゲート酸化膜４２を除去する。このとき、窒化層４３は、第１及び第２の素子領域の窒化層４３Ａと第３の素子領域の窒化層４３Ｂとに区分される。
【００４６】
続いて、レジストマスク４４を除去した後、第２の酸化膜形成工程及び第２の酸窒化処理を行うと、図４（ｃ）に示されるように、第１及び第２の素子領域には第２のゲート酸化膜４５Ａ及び窒化層４６Ａが形成され、第３の素子領域にはゲート酸化膜４５Ｂと窒化層４６Ｂとが形成される。
【００４７】
次に、第１及び第３の素子領域にレジストマスク４７を形成し、それを用いてエッチングを行い、図４（ｄ）に示すように、第２の素子領域に形成された第２のゲート酸化膜４５Ａを除去する。このとき、第２の素子領域の窒化層４６Ｂは、窒化層４６Ｃとなる。
【００４８】
それから、レジストマスク４７を除去し、第３の酸化膜形成工程及び第３の酸窒化処理を行う。これにより、図４（ｅ）に示すように、第２の素子領域には、第３のゲート酸化膜４８Ｃと窒化層４９Ｃが形成され、第１の素子領域にはゲート酸化膜４８Ａ及び窒化層４９Ａが、第２の素子領域にはゲート酸化膜４８Ｂ及び窒化層４９Ｂが、それぞれ形成される。
【００４９】
以上のようにして、本実施の形態によれば、３つの互いに異なる厚みを持つゲート酸化膜を形成することができ、また、各酸化膜と基板の界面付近にそれぞれ異なる窒素元素量が導入された窒化層を形成することができる。換言すると、本実施の形態によれば、第１の素子領域、第２の素子領域及び第３の素子領域に、それぞれ異なる厚みの酸化層と、異なる窒素元素量の窒化層を持つ素子を作り分けることができる。
【００５０】
なお、本実施の形態のおける酸化膜形成工程、酸窒化処理、及びエッチングは、第１の実施の形態において説明した各方法が利用できる。
【００５１】
また、本実施の形態では、ゲート酸化膜の厚み異なる３つの素子を作り分ける場合について説明したが、本発明は、４以上のゲート酸化膜の厚みの異なる素子の作り分けにも利用可能である。
【００５２】
次に、図５（ａ）乃至（ｆ）を参照して本発明の第３の実施の形態について説明する。同図において、右側が薄膜部領域、左側が厚膜部領域であって、図１（ａ）乃至（ｆ）とは異なっている。
【００５３】
まず、第１の酸化膜形成工程により、図５（ａ）に示すように、半導体基板５１の表面に第１のゲート酸化膜５２を形成する。
【００５４】
次に、第１のゲート酸化膜５２が形成された半導体基板５１に対し、第１の酸窒化処理を行い、図５（ｂ）に示すように、半導体基板５１と第１のゲート酸化膜５２の界面付近に窒化層５３を形成する。この窒化層５３の形成は、第１の実施の形態の場合に比べて多く窒素元素が導入されるように行う。
【００５５】
次に、図５（ｃ）に示すように、薄膜部領域にエッチング用レジストマスク５４を形成し、図５（ｄ）に示すように厚膜部領域の第１の酸化膜５２を選択的に除去する。このとき、窒化層５３は、厚膜部領域の窒化層５３Ａと薄膜部領域の窒化層５３Ｂとに区分される。その後、レジストマスク５４を剥離する。
【００５６】
次に、第２の酸化膜形成工程により、図５（ｅ）に示すように、第２のゲート酸化膜５５Ａを形成する。このとき、窒素元素を多く導入した影響により、薄膜部領域では酸化膜厚の増加があまり見られない。その結果、厚膜部領域に形成された第２のゲート酸化膜５５Ａの厚みに比べ、薄膜領域に形成されるゲート酸化膜５５Ｂの厚みは、薄くなる。これは、窒素元素が導入されたことにより半導体基板の酸化レートが低下しているからである。
【００５７】
この後、第２の酸窒化処理を行うことにより、図５（ｆ）に示すように、厚膜部領域には窒化層５６Ａが、薄膜部領域には窒化層５６Ｂがそれぞれ形成される。
【００５８】
以上のようにして、本実施の形態によれば、薄膜部領域及び厚膜部領域に厚みの異なる酸化膜を形成することができ、また、薄膜部領域及び厚膜部領域のそれぞれに十分な窒素を含む窒化層３６Ａ及び３６Ｂを形成することができる。しかも、本実施の形態によれば、酸化膜として高信頼性が要求される厚膜部側に、第２のゲート酸化膜形成工程とその後の酸窒化処理で形成された単層膜を割り当て、酸化膜としての信頼性よりもＢモレの防止やリーク電流の低減が要求される薄膜部側に２回酸化膜形成工程を行なた二層膜を割り当てることができる。
【００５９】
なお、本実施の形態に係る半導体装置の製造方法も、３以上のゲート酸化膜の厚みの異なる素子形成にも利用可能である。
【００６０】
【発明の効果】
本発明によれば、マルチオキサイドプロセスを含む半導体装置の製造方法において、酸化膜形成工程を行う毎に酸窒化処理を行うようにしたことで、厚みの異なる酸化膜のそれぞれと基板との界面に十分な量の窒素を導入することができる。
【００６１】
また、本発明によれば、薄膜部領域と厚膜部領域とに導入される窒素の量を独立制御できるので、薄膜部領域でのＢ（ホウ素）モレの防止やリーク電流低減と、厚膜部領域での酸化膜／基板界面の特性改善をともに実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【図２】ＩＳＳＧを用いた第２の酸化膜形成工程によるプロファイルの変動を示すグラフである。
【図３】第２の酸窒化処理によるプロファイルの変動を示すグラフである。
【図４】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【図５】本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【図６】従来の半導体装置の製造方法を説明するための工程図である。
【図７】従来の他の半導体装置の製造方法を説明するための工程図である。
【符号の説明】
１１      半導体基板
１２      第１のゲート酸化膜
１３，１３Ａ，１３Ｂ      窒化層
１４      エッチングマスク
１５Ａ      第２のゲート酸化膜
１５Ｂ      ゲート酸化膜
１６Ａ，１６Ｂ      窒化層
４１      半導体基板
４２      第１のゲート酸化膜
４３，４３Ａ，４３Ｂ      窒化層
４４      レジストマスク
４５Ａ      第２のゲート酸化膜
４５Ｂ      ゲート酸化膜
４６Ａ，４６Ｂ，４６Ｃ      窒化層
４７      レジストマスク
４８Ａ，４８Ｂ      ゲート酸化膜
４８Ｃ      第３のゲート酸化膜
４９Ａ，４９Ｂ，４９Ｃ      窒化層
５１      半導体基板
５２      第１のゲート酸化膜
５３，５３Ａ，５３Ｂ      窒化層
５４      レジストマスク
５５Ａ      第２のゲート酸化膜
５５Ｂ      ゲート酸化膜
５６Ａ，５６Ｂ      窒化層
【図１】
2004342656.tif 000003
【図２】
2004342656.tif 000004
【図３】
2004342656.tif 000005
【図４】
2004342656.tif 000006
【図５】
2004342656.tif 000007
【図６】
2004342656.tif 000008
【図７】
2004342656.tif 000009