(57)【要約】【課題】微細化およびコンタクトのアスペクト比を低下可能な半導体記憶装置を提供する。【解決手段】第１側壁を有する第１溝６が半導体基板１の表面に形成される。第１不純物拡散領域１１ａは、第１溝の底部の半導体基板内に形成される。第２不純物拡散領域１１ｂは、半導体基板の表面に形成され、一端が第１側壁に接し、第１不純物拡散領域と同じ導電型を有する。第１ゲート電極１３は、第１不純物拡散領域と第２不純物拡散領域との間の第１側壁上にゲート絶縁膜１２を介して配設される。第１下部電極２１は第２不純物拡散領域上に配設される。第１強誘電体膜２２は第１下部電極上に配設される。第１上部電極２３は第１強誘電体膜上に配設される。第１配線層３２は第１上部電極の上方に配設される。第１コンタクトプラグ４１は第１配線層と第１拡散領域とを電気的に接続する。【選択図】    図２
2004335918.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成され、且つ第１側壁を有する、第１溝と、
前記第１溝の底部の前記半導体基板内に形成された第１不純物拡散領域と、
前記半導体基板の表面に形成され、且つ一端が前記第１側壁に接し、且つ前記第１不純物拡散領域と同じ導電型を有する、第２不純物拡散領域と、
前記第１不純物拡散領域と前記第２不純物拡散領域との間の前記第１側壁上にゲート絶縁膜を介して配設された第１ゲート電極と、
前記第２不純物拡散領域上に配設された第１下部電極と、
前記第１下部電極上に配設された第１強誘電体膜と、
前記第１強誘電体膜上に配設された第１上部電極と
前記第１上部電極の上方に配設された第１配線層と、
前記第１配線層と前記第１不純物拡散領域とを電気的に接続する第１コンタクトプラグと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１上部電極と前記第１配線層とは電気的に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１コンタクトプラグの一部が、前記第１溝内に配設されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１、第２不純物拡散領域および前記第１ゲート電極から構成されるトランジスタと、前記第１下部電極と前記第１強誘電体膜と前記第１上部電極とから構成されるキャパシタと、を具備するメモリセルが複数個電気的に直列接続された構造を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記第１溝と離間し、前記半導体基板を介して前記第１側壁と対向する第２側壁を有し、前記第２不純物拡散領域の他端が前記第２側壁に接するように前記半導体基板の表面に形成された第２溝と、
前記第２溝の底部の前記半導体基板内にされ、且つ前記第１不純物拡散領域と同じ導電型を有する、第３不純物拡散領域と、
前記第２不純物拡散領域と第３不純物拡散領域との間の前記第２側壁上にゲート絶縁膜を介して配設された第２ゲート電極と、
前記第１下部電極上に前記第１強誘電体膜と離間して配設された第２強誘電体膜と、
前記第２強誘電体膜上に配設された第２上部電極と、
前記第２上部電極の上方に配設された第２配線層と、
前記第２配線層と前記第３不純物拡散領域とを電気的に接続する第２コンタクトプラグと、
をさらに具備することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第２上部電極と前記第２配線層とは電気的に接続されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第２コンタクトプラグの一部が、前記第２溝内に配設されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記半導体基板の表面に形成され、且つ一端が前記第１側壁と対向する第３側壁に接し、且つ第１不純物拡散領域と同じ導電型を有する、第４不純物拡散領域と、
前記第１不純物拡散領域と前記第４不純物拡散領域との間の前記第３側壁上にゲート絶縁膜を介して配設された第３ゲート電極と、
前記第４不純物拡散領域上に配設された第２下部電極と、
前記第２下部電極上に配設された第３強誘電体膜と、
前記第３強誘電体膜上に配設された第３上部電極と、
をさらに具備することを特徴とする請求項１乃至３、５乃至７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記第１、第３上部電極と前記第１配線層とは、電気的に接続されていることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１ゲート電極を覆う第１絶縁膜と、
前記第１溝を埋め込むように配設され、且つ前記第１絶縁膜と異なる第２絶縁膜と、
をさらに具備することを特徴とする請求項１乃至７のいずれか１項に記載の半導体記憶装置。
【請求項１１】
トランジスタと、両端が前記トランジスタの両端とそれぞれ電気的に接続されたキャパシタとから構成されるメモリセルが複数個電気的に直列接続された構成を有する半導体記憶装置であって、
前記トランジスタは、それぞれが、
半導体基板の表面に形成された溝の底部の前記半導体基板内に形成された第１不純物拡散領域と、
前記溝の相互間の前記半導体基板の表面に形成され、且つ両端が前記溝の側壁に接し、且つ前記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域と、
前記第１不純物拡散領域と前記第２不純物拡散領域との間の前記溝の前記側壁上にゲート絶縁膜を介して配設されたゲート電極と、
を有し、
前記キャパシタは、それぞれが、
前記第２不純物拡散領域上に延在する下部電極と、
前記下部電極上に配設された強誘電体膜と、
前記強誘電体膜上に配設された上部電極と、
を有することを特徴とする半導体記憶装置。
【請求項１２】
前記コンタクトプラグの一部が、前記溝内に配設されることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記トランジスタは、前記溝の第１側壁に沿って配設された第１トランジスタと、前記第１側壁と反対側の第２側壁に沿って配設された第２トランジスタとを有することを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１４】
前記キャパシタは、前記第１トランジスタと電気的に接続された第１キャパシタと、前記第２トランジスタと電気的に接続された第２キャパシタとを有し、
前記半導体記憶装置は、前記第１キャパシタの前記上部電極と前記第２キャパシタの前記上部電極とを電気的に接続する配線層と、前記配線層と前記第１不純物拡散領域とを電気的に接続するコンタクトプラグと、をさらに具備する
ことを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記第１トランジスタと、この第１トランジスタが配設される前記溝の隣の溝内に配設された前記第２トランジスタとは、前記下部電極を共有していることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１６】
前記ゲート電極を覆う第１絶縁膜と、
前記溝を埋め込むように配設され、且つ前記第１絶縁膜と異なる第２絶縁膜と、
をさらに具備することを特徴とする請求項１１乃至１５のいずれか１項に記載の半導体記憶装置。
【請求項１７】
前記第１絶縁膜と前記第２絶縁膜とはエッチングレートが異なることを特徴とする請求項１０または１６に記載の半導体記憶装置。
【請求項１８】
半導体基板の表面に溝を形成する工程と、
前記溝の底部の前記半導体基板内に第１不純物拡散領域を形成する工程と、
前記溝の側壁および底部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板の表面に、一端が前記ゲート絶縁膜を介して前記ゲート電極と対向する位置の前記溝の前記側壁に接し、且つ前記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域を形成する工程と、
前記第２不純物拡散領域上に下部電極を形成する工程と、
前記下部電極上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記第１不純物拡散領域と電気的に接続されたコンタクトプラグを形成する工程と、
前記コンタクトプラグと電気的に接続された配線層を前記上部電極の上方に形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項１９】
トランジスタと、両端が前記トランジスタの両端とそれぞれ電気的に接続されたキャパシタとから構成されるメモリセルが複数個電気的に直列接続された構成を有する半導体記憶装置の製造方法であって、
前記半導体基板の表面に相互に離間する複数の溝を形成する工程と、
前記溝の底部の前記半導体基板内に第１不純物拡散領域を形成する工程と、
前記溝の側壁および底部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
隣り合う前記溝の間の前記半導体基板の表面に、両端が前記ゲート絶縁膜を介して前記ゲート電極と対向する位置のこれら溝の前記側壁に接し、且つ前記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域を形成する工程と、
前記第２不純物拡散領域上に下部電極を形成する工程と、
前記下部電極上に相互に離間する強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極を形成する工程と、
前記第１不純物拡散領域と電気的に接続されたコンタクトプラグを形成する工程と、
前記コンタクトプラグと電気的に接続された配線層を前記上部電極の上方に形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項２０】
前記ゲート電極を形成する工程は、
前記溝内を前記ゲート電極の材料膜により埋め込む工程と、
前記材料膜が、前記溝の前記側壁に沿った部分が残存するようにパターニングする工程と、
を具備することを特徴とする請求項１８または１９に記載の半導体記憶装置の製造方法。
【請求項２１】
前記ゲート電極を形成するする工程は、
前記溝の前記側壁および底部に、前記ゲート電極より厚い膜厚を有する前記ゲート電極の材料膜を堆積する工程と、
前記溝の底部の前記材料膜を除去する工程と、
を具備することを特徴とする請求項１８または１９に記載の半導体記憶装置の製造方法。
【請求項２２】
前記ゲート電極上に、前記ゲート電極と異なる材料の第１絶縁膜を形成する工程と、
前記溝を前記第１絶縁膜と異なる第２絶縁膜で埋め込む工程と、
をさらに具備することを特徴とする請求項１８乃至２１のいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、例えばメモリセルに強誘電体材料を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
メモリセルキャパシタに強誘電体材料を用いた強誘電体メモリが知られている。強誘電体メモリの１つに、ＴＣ並列ユニット直列接続型強誘電体メモリがある。このメモリは、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端がそれぞれ接続された単位セルが複数個、電気的に直列に接続された構造を有する。
【０００３】
図２１は、ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、特に明示しない限り、単に半導体記憶装置）を概略的に示す断面図である。図２１に示すように、半導体基板１０１の表面にゲート電極１０２、ソース／ドレイン拡散領域１０３ａ、１０３ｂから構成されるメモリセルトランジスタ１０４が形成される。トランジスタ１０４の上方には、下部電極１１１、強誘電膜１１２、上部電極１１３から構成されるメモリセルキャパシタ１１４が形成される。
【０００４】
下部電極１１１は、コンタクト１２１によりソース／ドレイン拡散領域１０３ａと接続される。上部電極１１３は、接続層１２２、プレート電極１２３、コンタクト１２４を介してソース／ドレイン拡散領域１０３ｂと接続される。メモリセルトランジスタ１０４の１つは、セレクトトランジスタ１３１と接続される。セレクトトランジスタ１３１のソース／ドレイン拡散領域１０３ａは、コンタクト１３２を介してビット線１３３と接続される。
【０００５】
また、ＴＣ並列ユニット直列接続型以外の構造を有する強誘電体メモリとして、図２２に示す構造が知られている。この構造の強誘電体メモリは、２つのトラジスタ１０４に共通のソース／ドレイン拡散領域１０３ｂがコンタクト１３２を介してビット線１３３と接続される。上部電極１１３とプレート電極１２３は共通とされており、紙面に垂直の方向に延在している。
【０００６】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【０００７】
【特許文献１】
特開２００２−３２９７９５号公報
【０００８】
【特許文献２】
特開平１０−２５５４８３号公報
【０００９】
【発明が解決しようとする課題】
半導体記憶装置の微細化、高集積化を進めるため、１単位セル当たりの面積を小さくすることが要求される。図２１、図２２に示す半導体記憶装置においても、デザインルールを小さくすることにより、１単位セル当たりの面積を小さくしている。
【００１０】
このように、１単位セル当たりの面積が小さくなることにより、トランジスタのゲート長も小さくなっていく。しかしながら、ゲート長が小さくなり過ぎると、ショートチャネル効果が発生する。ショートチャネル効果により、メモリセルトランジスタが誤動作を起こす恐れがある。このため、図２１、図２２に示す構造では、１単位セル当たりの面積を小さくするには限界がある。
【００１１】
また、１単位セル当たりの面積が小さくなるに連れ、コンタクト１２１、１２４、１３２のアスペクト比が高くなる。アスペクト比が高くなると、これらコンタクト１２１、１２４、１３２を形成する際、コンタクトホールが導電材で十分埋め込まれない恐れが生じる。この結果、接触不良が生じる。また、コンタクトホールを形成すること自体も困難になる。
【００１２】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、微細化およびコンタクトのアスペクト比を低下することが可能な半導体記憶装置を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明の第１の視点による半導体記憶は、半導体基板と、前記半導体基板の表面に形成され、且つ第１側壁を有する、第１溝と、前記第１溝の底部の前記半導体基板内に形成された第１不純物拡散領域と、前記半導体基板の表面に形成され、且つ一端が前記第１側壁に接し、且つ前記第１不純物拡散領域と同じ導電型を有する、第２不純物拡散領域と、前記第１不純物拡散領域と前記第２不純物拡散領域との間の前記第１側壁上にゲート絶縁膜を介して配設された第１ゲート電極と、前記第２不純物拡散領域上に配設された第１下部電極と、前記第１下部電極上に配設された第１強誘電体膜と、前記第１強誘電体膜上に配設された第１上部電極と前記第１上部電極の上方に配設された第１配線層と、前記第１配線層と前記第１不純物拡散領域とを電気的に接続する第１コンタクトプラグと、を具備する。
【００１４】
本発明の第２の視点による半導体記憶装置は、トランジスタと、両端が前記トランジスタの両端とそれぞれ接続されたキャパシタとから構成されるメモリセルが複数個直列接続された構成を有する半導体記憶装置であって、前記トランジスタは、それぞれが、半導体基板の表面に形成された溝の底部の前記半導体基板内に形成された第１不純物拡散領域と、前記溝の相互間の前記半導体基板の表面に形成され、且つ両端が前記溝の側壁に接し、且つ前記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域と、前記第１不純物拡散領域と前記第２不純物拡散領域との間の前記溝の前記側壁上にゲート絶縁膜を介して配設されたゲート電極と、を有し、前記キャパシタは、それぞれが、前記第２不純物拡散領域上に延在する下部電極と、前記下部電極上に配設された強誘電体膜と、前記強誘電体膜上に配設された上部電極と、を有する。
【００１５】
本発明の第３の視点による半導体記憶装置の製造方法は、半導体基板の表面に溝を形成し、前記溝の底部の前記半導体基板内に第１不純物拡散領域を形成し、前記溝の側壁および底部にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記半導体基板の表面に、一端が前記ゲート絶縁膜を介して前記ゲート電極と対向する位置の前記溝の前記側壁に接し、且つ前記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域を形成し、前記第２不純物拡散領域上に下部電極を形成し、前記下部電極上に強誘電体膜を形成し、前記強誘電体膜上に上部電極を形成し、前記第１不純物拡散領域と電気的に接続されたコンタクトプラグを形成し、前記コンタクトプラグと電気的に接続された配線層を前記上部電極の上方に形成する、ことを具備する。
【００１６】
本発明の第４の視点による半導体記憶装置の製造方法は、トランジスタと、両端が前記トランジスタの両端とそれぞれ接続されたキャパシタとから構成されるメモリセルが複数個直列接続された構成を有する半導体記憶装置の製造方法であって、前記半導体基板の表面に相互に離間する複数の溝を形成し、前記溝の底部の前記半導体基板内に第１不純物拡散領域を形成し、前記溝の側壁および底部にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、隣り合う前記溝の間の前記半導体基板の表面に、両端が前記ゲート絶縁膜を介して前記ゲート電極と対向する位置のこれら溝の前記側壁に接し、且つ前記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域を形成し、前記第２不純物拡散領域上に下部電極を形成し、前記下部電極上に相互に離間する強誘電体膜を形成し、前記強誘電体膜上に上部電極を形成し、前記第１不純物拡散領域と電気的に接続されたコンタクトプラグを形成し、前記コンタクトプラグと電気的に接続された配線層を前記上部電極の上方に形成する、ことを具備する。
【００１７】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００１８】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１９】
（第１実施形態）
第１実施形態は、セルトランジスタ（Ｔ）・キャパシタ（Ｃ）並列ユニット直列接続型構造を有する強誘電体メモリに関する。図１は、本発明の第１実施形態に係る半導体記憶装置の一部を概略的に示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿った断面図である。
【００２０】
図１、図２に示すように、例えば単結晶シリコンからなる半導体基板１の表面に、素子分離絶縁膜２が形成される。素子分離絶縁膜２により素子領域が相互に分離される。半導体記憶装置は、メモリセルトランジスタ（以下、明示しない限り、単にトランジスタ）３（３ａ、３ｂ、３ｃ）、メモリセルキャパシタ（以下、明示しない限り、単にキャパシタ）４（４ａ、４ｂ、４ｃ）、選択トランジスタ５を有する。トランジスタ３とキャパシタ４とは、メモリセルを構成する。
【００２１】
素子領域内の半導体基板１の表面に、複数の溝６が形成される。トランジスタ３は、半導体基板１および溝６を利用して形成される。トランジスタ３（３ａ、３ｂ、３ｃ）は、ソース／ドレイン拡散領域１１ａ、１１ｂ、ゲート絶縁膜１２、ゲート電極１３から構成される。
【００２２】
溝６の底部の半導体基板１内にソース／ドレイン拡散領域１１ａ（不純物拡散領域）が形成される。ソース／ドレイン拡散領域１１ｂ（不純物拡散領域）は、溝６相互間の半導体基板１の表面に形成される。ソース／ドレイン拡散領域１１ｂは、溝６の側壁に達する。ソース／ドレイン拡散領域１１ｂは、溝６相互間の２つのトランジスタ３ａ、３ｂに対して共通とされている。ゲート絶縁膜１２は、例えばシリコン酸化膜からなり、溝６の側壁および底部に沿って設けられる。
【００２３】
例えばポリシリコンからなるゲート電極１３は、溝６の側壁上のゲート絶縁膜１２上に設けられ、各溝６の両側の側壁上に設けられる。ゲート電極１３は、少なくとも、ソース／ドレイン拡散領域１１ａと１１ｂとの間の、溝６の側壁上に設けられる。こうすることにより、ゲート電極１３に、トランジスタ３のターンオン電圧が印加された際に、チャネルによってソース／ドレイン拡散領域１１ａ、１１ｂ間が導通する。溝６内は、例えばシリコン酸化膜等の絶縁膜１４（第２絶縁膜）により埋め込まれている。
【００２４】
キャパシタ４は、下部電極２１、強誘電体膜２２、上部電極２３から構成される。下部電極２１は、例えばプラチナ（Ｐｔ）、ＳＲＯ（ＳｒＲｕＯ３）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）等の材料、およびこれらの積層膜により構成される。下部電極２１は、ソース／ドレイン拡散領域１１ｂ上に対応する位置の半導体基板１の表面上に設けられる。下部電極２１は、隣接する溝６相互間の２つのキャパシタ４ａ、４ｂに対して共通とされている。
【００２５】
強誘電体膜２２は、キャパシタ４ごとに設けられ、また、溝６の相互間で隣接する２つのキャパシタ４ａ、４ｂに属するもの同士は離間している。強誘電体膜２２は、例えばジルコン酸チタン酸鉛（ＰＺＴ）から構成される。下部電極２１と同様の材料により構成される上部電極２３は、強誘電体膜２２上に設けられる。
【００２６】
上部電極２３上には、導電材料からなる接続層３１を介してプレート電極（配線層）３２が設けられる。接続層３１は、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）等の材料から構成される。プレート電極３２は、溝６上を通って、溝６を挟んで隣り合うキャパシタ４ｃの接続層３１と接続される。
【００２７】
プレート電極３２の下端のほぼ中央から、溝６内の両側の側壁に設けられたゲート電極１３の間の絶縁膜１４を貫通するコンタクト４１が設けられる。溝６の底部のゲート絶縁膜１２は一部が除去されており、コンタクト４１は、この除去された部分を通ってソース／ドレイン拡散領域１１ａに達する。コンタクト４１は、プレート電極３２とソース／ドレイン拡散領域１１ａと電気的に接続する機能を有する。
【００２８】
選択トランジスタ５は、直列接続されたうちの端部のメモリセルと接続するように設けられる。選択トランジスタ５も、メモリセルトランジスタ３と同様の構成を有する。選択トランジスタ５のソース／ドレイン拡散領域１１ｂは、コンタクト４２を介してビット線４３と接続されている。４４は層間絶縁膜である。
【００２９】
次に、図３〜図１６を参照して、上記構成の半導体記憶装置の製造方法について説明する。
【００３０】
図３は、図１、図２の半導体記憶装置の製造工程の一部を概略的に示す平面図である。図４は、図３のＩＶ−ＩＶ線に沿った構造を概略的に示す断面図である。図３、図４に示すように、半導体基板１の表面に、例えばシリコン窒化膜からなる保護膜７が形成される。次に、リソグラフィー工程、およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等のエッチング技術を用いて、保護膜７を貫通して半導体基板１に達する溝が形成される。次に、この溝内に例えばシリコン酸化膜が埋め込まれることにより、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離絶縁膜２が形成される。次に、素子領域ＡＡ内の半導体基板１の表面に、リソグラフィー工程、およびエッチング技術を用いて溝６が形成される。
【００３１】
次に、図５に示すように、溝６の内壁上および半導体基板１の表面にゲート絶縁膜１２となる絶縁膜１２ａが、例えば熱酸化により形成される。次に、半導体基板１上の全面にゲート電極１３となる導電膜１３ａが、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて堆積される。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を用いて、保護膜７をストッパーとして導電膜１３ａが平坦化される。次に、ＲＩＥ等のエッチングにより導電膜１３ａが、半導体基板１の表面と同じ高さを有するまでエッチバックされる。次に、保護膜７がエッチングにより除去される。
【００３２】
次に、図６に示すように、半導体基板１上の導電膜１３ａ、および絶縁膜１２ａが例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により除去される。この結果、溝６の側壁上にゲート絶縁膜１２が形成されるとともに、溝６の内部が導電膜１３ａにより埋め込まれる。
【００３３】
次に、図７、および図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面を示す図８に示すように、半導体基板１上に、ゲート電極１３のパターンを有するマスク材（図示せぬ）が堆積される。次に、このマスク材を用いて、例えばＲＩＥ法により、導電膜１３ａがパターニングされる。この結果、ゲート電極１３が形成される。この後、マスク材が除去される。
【００３４】
次に、図９、および図９のＸ−Ｘ線に沿った断面を示す図１０に示すように、ゲート電極１３相互間のゲート絶縁膜が、リソグラフィー工程およびエッチング技術を用いて除去される。この結果、溝６の底部で半導体基板１が露出する。次に、図示せぬマスク材により、この露出部分以外の半導体基板１を覆った後、露出部分からイオンを注入することにより、ソース／ドレイン拡散領域１１ａが形成される。この後、マスク材が除去される。
【００３５】
次に、図１１、および図１１のＸＩＩ−ＸＩＩ線に沿った断面を示す図１２に示すように、半導体基板１上の全面に、ＣＶＤ法等を用いて、絶縁膜１４の材料膜が堆積される。次に、この材料膜のうち、半導体基板１の表面上の部分がＣＭＰ法等により除去される。この結果、絶縁膜１４が溝６内に埋め込まれる。
【００３６】
次に、ソース／ドレイン拡散領域１１ｂの形成予定領域に開口を有するマスク材（図示せぬ）が半導体基板１の表面に形成される。次に、このマスク材をマスクとして、イオンが注入されることにより、ソース／ドレイン拡散領域１１ｂが形成される。この結果、トランジスタ３（３ａ〜３ｃ）および選択トランジスタ５が形成される。この後、マスク材が除去される。
【００３７】
次に、図１３、および図１３のＸＩＶ−ＸＩＶ線に沿った断面を示す図１４に示すように、スパッタリング、リソグラフィー工程、エッチング技術等を用いて、キャパシタ４（４ａ〜４ｃ）が形成される。
【００３８】
次に、図１５、および図１５のＸＶＩ−ＸＶＩ線に沿った断面を示す図１６に示すように、ＣＶＤ法等により、半導体基板１上の全面に例えば層間絶縁膜４４ａが堆積される。次に、リソグラフィー工程およびエッチング技術等を用いて、コンタクトホールおよび配線溝が形成される。次に、コンタクトホールおよび配線溝が導電材料で埋め込まれ、層間絶縁膜４４ａ上の余分な導電材料がＣＭＰ法等により除去される。この結果、接続層３１、コンタクト４１、プレート電極３２が形成される。
【００３９】
次に、図１、図２に示すように、半導体基板１上の全面にさらなる層間絶縁膜４４が形成される。次に、リソグラフィー工程およびエッチング技術等を用いて、層間絶縁膜４４を貫通して選択トランジスタ５のソース／ドレイン拡散領域１１ｂに達するコンタクトホール、および層間絶縁膜４４内に配線溝が形成される。次に、これらコンタクトホールおよび配線溝が導電材料で埋め込まれ、層間絶縁膜４４上の余分な導電材料が除去される。この結果、コンタクト４２およびビット線４３が形成される。
【００４０】
本発明の第１実施形態に係る半導体記憶装置によれば、トランジスタ３は半導体基板１の表面に形成された溝６を利用して形成され、ゲート電極１３は溝６の側壁に沿って設けられる。このため、トランジスタ３の平面面積によらずにゲート長を設定することができる。したがって、半導体記憶装置の微細化によってトランジスタ３の平面面積が小さくなったとしても、トランジスタ３のショートチャネル効果が発生することを回避可能な半導体記憶装置を提供できる。
【００４１】
また、下部電極２１がソース／ドレイン拡散領域１１ｂと、コンタクト（図２１のコンタクト１２１に該当）を介さずに接続されている。このため、半導体基板１の表面からビット線４３までの距離が減少し、この結果、コンタクト４２のアスペクト比を低下させることができる。したがって、コンタクト４２の形成不良が発生する確率を減少することができる。
【００４２】
また、図２１において、ゲート電極１０２と下部電極１１１との間の層間絶縁膜の厚さは、信頼性等の理由により大幅に薄くすることはできない。このため、この部分の膜厚を確保する必要がある分、コンタクト１２４の高さを減ずることはできない。これに対し、第１実施形態に係る半導体記憶装置によれば、図２１の構造で必要な層間絶縁膜の膜厚を確保する必要は無くなる。したがって、コンタクト４１のアスペクト比を低下させることができる。溝６を浅く形成すれば、コンタクト４１のアスペクト比をさらに低下させることができる。しかしながら、溝６が浅いとゲート長が低下してしまうため、余り溝６を浅くすることはできない。そこで、溝６の深さを、例えば図２１におけるゲート長と同程度のゲート長を得られる程度とすれば、コンタクト４１のアスペクト比を図２１のコンタクト１２４よりある程度小さくすることができる。
【００４３】
第１実施形態の変形例として、ゲート電極１３を、上記した方法と異なる方法により形成することも可能である。以下、その方法について、図１７を用いて説明する。
【００４４】
図１７は、図４に続く工程を概略的に示している。図１７に示すように、絶縁膜１２ａの形成後、ＣＶＤ法、スパッタリング等により、溝６の内壁上、および半導体基板１の表面上に導電膜１３ａが堆積される。この際、導電膜１３ａの膜厚は、ゲート電極１３の厚さ以上の厚さを有する。この後、リソグラフィー工程およびエッチング技術により、溝６の底部および半導体基板１の表面上の導電膜１３ａが除去される。この結果、図８に示すように、ゲート電極１３が形成される。このような工程によっても、図１、図２に示す構造と同じ構造を得ることができる。また、このようなゲート電極１３の形成方法を、以下の第２〜第４実施形態に適用することも可能である。
【００４５】
（第２実施形態）
第２実施形態は、第１実施形態の構造に加え、ゲート電極１３が絶縁膜により覆われた構造を有する。
【００４６】
図１８は、本発明の第２実施形態に係る半導体記憶装置を概略的に示す断面図である。図１８に示すように、ゲート電極１３は、被覆絶縁膜５１により覆われる。被覆絶縁膜５１は、溝６を埋め込む絶縁膜１４と異なる材料から実質的に構成される。より詳しくは、絶縁膜１４の異なるエッチングレートを有する材料が用いられ、具体的には、絶縁膜１４がシリコン酸化膜である場合、シリコン窒化膜が用いられる。
【００４７】
図１８に示す構造は、例えば第１実施形態の図８の工程の後、半導体基板１上の全面に被覆絶縁膜５１の材料膜が堆積され、この材料膜が公知の方法によりパターニングされることにより形成される。
【００４８】
本発明の第２実施形態に係る半導体記憶装置によれば、半導体記憶装置は第１実施形態と同様の構造を有し、第１実施形態と同様の効果を得られる。さらに、第２実施形態では、ゲート電極１３が被覆絶縁膜５１により覆われれている。このため、コンタクト４１用のコンタクトホール形成の際、マスク材の位置ずれが発生した場合でも、コンタクト４１がゲート電極１３と接触することを回避できる。また、コンタクト４１を、被覆絶縁膜５１に対して自己整合的に形成することも可能である。コンタクト４１が自己整合的に形成されることにより、マスクの位置ずれに対するマージンを考慮する必要がない分、溝６の面積を小さくすることができる。この結果、半導体記憶装置をさらに微細化することが可能となる。
【００４９】
（第３実施形態）
第３実施形態は、ＴＣ並列ユニット直列接続型構造ではない、一般的な強誘電体メモリに関する。すなわち、ワード線とビット線との交点に、強誘電体材料を用いたキャパシタとトランジスタからなるメモリセルが配置され、同じワード線と接続されたメモリセルのキャパシタ同士が、プレート線を介して接続されている。
【００５０】
図１９は、本発明の第３実施形態に係る半導体記憶装置を概略的に示す断面図である。図１９に示すように、ソース／ドレイン拡散領域１１ｂは、一端のみが溝６の側壁に達している。強誘電体膜２２および上部電極２３は、下部電極２１の両端に亘る。上部電極２３は、プレート電極３２と兼用とされている。
【００５１】
コンタクト４２は、ビット線４３と接続され、層間絶縁膜４４、絶縁膜１４を貫通してソース／ドレイン拡散領域１１ａに達する。
【００５２】
本発明の第３実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、トランジスタ３は溝６を利用して形成され、ゲート電極１３は溝６の側壁に沿って形成されている。このため、トランジスタ３の平面面積によらずにゲート長を設定することができる。したがって、半導体記憶装置の微細化によってトランジスタ３の平面面積が小さくなったとしても、トランジスタ３のショートチャネル効果が発生することを回避可能な半導体記憶装置を提供できる。
【００５３】
（第４実施形態）
第４実施形態は、第３実施形態と第２実施形態とを組み合わせた構造を有する。図２０は、本発明の第４実施形態に係る半導体記憶装置を概略的に示す断面図である。図２０に示すように、ゲート電極１３は、被覆絶縁膜５１により覆われる。その他の構造は、第３実施形態と同様である。
【００５４】
本発明の第４実施形態に係る半導体記憶装置によれば、第３実施形態と第２実施形態とを併せた効果を有する。
【００５５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００５６】
【発明の効果】
以上、詳述したように本発明によれば、トランジスタの平面面積が小さくなった場合でも、トランジスタのショートチャネル効果を回避でき、またコンタクトのアスペクト比が小さい半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体記憶装置の一部を概略的に示す平面図。
【図２】図１の断面図。
【図３】図１の半導体記憶装置の製造工程を概略的に示す平面図。
【図４】図３の断面図。
【図５】図４に続く工程を概略的に示す断面図。
【図６】図５に続く工程を概略的に示す断面図。
【図７】図６に続く工程を概略的に示す平面図。
【図８】図７の断面図。
【図９】図７に続く工程を概略的に示す平面図。
【図１０】図９の断面図。
【図１１】図９に続く工程を概略的に示す平面図。
【図１２】図１１の断面図。
【図１３】図１１に続く工程を概略的に示す平面図。
【図１４】図１３の断面図。
【図１５】図１３に続く工程を概略的に示す平面図。
【図１６】図１５の断面図。
【図１７】第１実施形態の変形例を概略的に示す断面図。
【図１８】本発明の第２実施形態に係る半導体記憶装置を概略的に示す断面図。
【図１９】本発明の第３実施形態に係る半導体記憶装置を概略的に示す断面図。
【図２０】本発明の第４実施形態に係る半導体記憶装置を概略的に示す断面図。
【図２１】半導体記憶装置の従来の構造を概略的に示す断面図。
【図２２】半導体記憶装置の従来の構造を概略的に示す断面図。
【符号の説明】
１…半導体基板、２…素子分離絶縁膜、３、３ａ、３ｂ、３ｃ…メモリセルトランジスタ、４、４ａ、４ｂ、４ｃ…メモリセルキャパシタ、５…選択トランジスタ、６…溝、７…保護膜、１１ａ、１１ｂ…ソース／ドレイン拡散領域、１２…ゲート絶縁膜、１３…ゲート電極、１２ａ、１４…絶縁膜、１３ａ…導電膜、２１…下部電極、２２…強誘電体膜、２３…上部電極、３１…接続層、３２…プレート電極、４１、４２…コンタクト、４３…ビット線、４４、４４ａ…層間絶縁膜、５１…被覆絶縁膜。
【図１】
2004335918.tif 000003
【図２】
2004335918.tif 000004
【図３】
2004335918.tif 000005
【図４】
2004335918.tif 000006
【図５】
2004335918.tif 000007
【図６】
2004335918.tif 000008
【図７】
2004335918.tif 000009
【図８】
2004335918.tif 000010
【図９】
2004335918.tif 000011
【図１０】
2004335918.tif 000012
【図１１】
2004335918.tif 000013
【図１２】
2004335918.tif 000014
【図１３】
2004335918.tif 000015
【図１４】
2004335918.tif 000016
【図１５】
2004335918.tif 000017
【図１６】
2004335918.tif 000018
【図１７】
2004335918.tif 000019
【図１８】
2004335918.tif 000020
【図１９】
2004335918.tif 000021
【図２０】
2004335918.tif 000022
【図２１】
2004335918.tif 000023
【図２２】
2004335918.tif 000024