(57)【要約】【課題】ゲート長０．１ミクロン以下の微細な電界効果型トランジスタの製造方法で、深いソース／ドレイン領域形成後に厚いゲート側壁を取り除く工程を用いることなく、点欠陥を抑制し、チャンネル領域の不純物分布を急峻化する。【解決手段】ゲート電極の形成後、第一導電型の不純物を高濃度にイオン注入し、続いて熱処理、第二導電型の不純物のイオン注入、ゲート側面への側壁形成、第一導電型の不純物のイオン注入を行ったのち、熱処理を行って電界効果型トランジスタを製造する。【選択図】　　　図１
2004014835.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極の形成後、第一導電型の不純物を高濃度にイオン注入し、続いて熱処理を行い、浅い高濃度領域であるソース／ドレイン・エクステンション領域を形成し、続いて、低濃度の第二導電型の不純物のイオン注入、ゲート側面への側壁形成、高濃度の第一導電型の不純物のイオン注入を行ったのち、熱処理を行うことを特徴とする電界効果型トランジスタの製造方法。
【請求項２】
ゲート電極の形成後、ゲート電極の側面に第一の側壁を形成し、第一導電型の不純物を高濃度にイオン注入し、続いて第一の熱処理を行って浅い高濃度領域であるソース／ドレイン・エクステンション領域を形成し、第一の側壁の少なくとも一部を除去し、低濃度の第二導電型の不純物のイオン注入、ゲート側面への第二の側壁形成、高濃度の第一導電型の不純物のイオン注入を行い、熱処理を行うことを特徴とする請求項１記載の電界効果型トランジスタの製造方法。
【請求項３】
ゲート電極の形成後、ゲート電極の側面に第一の側壁を形成し、第一導電型の不純物を高濃度にイオン注入し、第一の側壁の少なくとも一部を除去したのち、第一の熱処理を行って浅い高濃度領域であるソース／ドレイン・エクステンション領域を形成し、続いて低濃度の第二導電型の不純物のイオン注入、ゲート側面への第二の側壁形成、高濃度の第一導電型の不純物のイオン注入を行い、熱処理を行うことを特徴とする請求項１記載の電界効果型トランジスタの製造方法。
【請求項４】
前記第一の側壁がＳｉ３Ｎ４膜であることを特徴とする請求項２または３に記載の電界効果型トランジスタの製造方法。
【請求項５】
前記第一の側壁が有機膜であることを特徴とする請求項２または３に記載の電界効果型トランジスタの製造方法。
【請求項６】
前記第一の側壁がＳｉ３Ｎ４膜とＳｉＯ２膜の積層膜であることを特徴とする請求項２または３に記載の電界効果型トランジスタの製造方法。
【請求項７】
ｎチャネルトランジスタを製造する際、低濃度の第二導電型の不純物のイオン注入後よりも後に実施される、高濃度第一導電型の不純物のイオン注入において、リンを注入することを特徴とする請求項１ないし６のいずれかの項記載の電界効果型トランジスタの製造方法。
【請求項８】
絶縁体上の半導体基板上において実施される、請求項１から７のいずれかの項記載の電界効果型トランジスタの製造方法。
【請求項９】
絶縁体上のシリコン層上において実施される、請求項１から７のいずれかの項記載の電界効果型トランジスタの製造方法。
【請求項１０】
絶縁体上のシリコンまたはシリコンーゲルマニウム混晶層上において実施される、請求項１から７のいずれかの項記載の電界効果型トランジスタの製造方法。
【請求項１１】
ゲート電極の形成後、ゲート側面への第一の側壁の形成、ｎチャネルトランジスタを形成する領域に対する高濃度のｎ型不純物のイオン注入、熱処理、ｐチャネルトランジスタを形成するための高濃度のｐ型不純物のイオン注入をこの順序で行い、第一の側壁を除去したのち、ｎチャネルトランジスタを形成する領域にｐ型低濃度不純物のイオン注入、ｎチャネルトランジスタを形成する領域にｎ型低濃度不純物のイオン注入を行うことを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩに用いる電界効果型トランジスタ（ＭＯＳＦＥＴ）の製造方法に関し、特にゲート長０．１ミクロン以下の微細な電界効果型トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来の電界効果型トランジスタを製造する工程を図１２を参照して説明する。
【０００３】
通常、電界効果型トランジスタを製造する工程においては、ゲート電極５の形成後、第二導電型低濃度領域（ハロー領域と呼ばれる）８を形成するための斜めイオン注入２２を行い（図１２（ａ））、続いて浅い第一導電高濃度領域（ソース／ドレイン・エクステンション領域、浅いソース／ドレインともいう）７を形成するためのイオン注入２１を実施する（図１２（ｂ））。次に、絶縁膜側壁９をゲート電極５の側面に設けたのち、深い第一導電高濃度領域（単にソース／ドレイン領域、あるいは深いソース／ドレインと呼ばれる）１０を形成するためのイオン注入を行い、その後不純物を活性化するための熱処理を行い、電界効果型トランジスタが形成される（図１２（ｃ））。
【０００４】
次に図１３図を参照すると、ソース／ドレイン領域の活性化に必要な高温の熱処理が、チャネル領域（ゲート電極下部の半導体領域をいう）付近の不純物分布に影響を与えることを防ぐために、ゲート電極の側壁に絶縁膜側壁３１を設け、一旦ソース／ドレイン領域を形成するためのイオン注入２３と熱処理を行い（図１３（ａ））、その後、絶縁膜側壁を除去したのち（図１３（ｂ））、ソース／ドレイン・エクステンション７を設ける方法（図１３（ｃ））が、特開平８−１８６２５７号公報に記載されている。図１３の（ａ）から（ｃ）の図は、当該公開特許公報の、図２、図４、図１２に拠る。実施例の記載は、当該公開特許公報の第１の実施例及び第２９段落の記載に従う。
【０００５】
また図１４を参照すると、同様に、ゲート側壁への絶縁膜側壁３８の形成、ソース／ドレイン領域の形成の後に、前記絶縁膜側壁３８を除去し、ゲート電極近傍の浅い領域に、ソース／ドレイン・エクステンションよりも低濃度である低濃度第一導電型領域（ＬＤＤ：ライトリードープトドレイン領域）４０と低濃度第二導電型のハロー８を形成する方法が、特開平５−２８３６８８号公報に記載されている。
【０００６】
また、ゲート側壁への絶縁膜側壁形成、ソース／ドレイン領域の形成の後に、前記絶縁膜側壁を除去し、ゲート電極近傍の浅い領域に、高濃度第一導電型のソース／ドレイン・エクステンション領域と低濃度第二導電型のハローを形成する方法が、２０００年アイ・イー・ディー・エム・テクニカル・ダイジェスト（ＩＥＥＥ　２０００ＩＥＤＭ、Ｔｅｃｈ．Ｄｉｇ．）、４９頁に記載されている。
【０００７】
さらに上述した方法とは一部の順序が異なる例として、ゲート電極の形成後、低濃度第一導電型領域（ＬＤＤ：ライトリードープトドレイン領域）の形成するためのイオン注入、ゲート側面への絶縁膜側壁の形成、ソース／ドレイン領域の形成を経たのち、前記第一の側壁を除去し、ゲート近傍の低濃度第一導電型よりも深い領域に、第二導電型の不純物を導入する方法が、特開平５−１５２３２１号公報に記載されている。
【０００８】
また図１５を参照すると、低温熱処理が必要となるアンチモンイオン注入により、エクステンションを作る目的から、ゲート電極５の形成後、ゲート電極側面に薄い絶縁膜側壁３１を設け、ソース／ドレイン・エクステンション領域７を設けるための第一導電型で高濃度のイオン注入２１、及び低温の熱処理を実施し（図１５（ａ））、厚い絶縁膜側壁３２を設けてソース／ドレイン領域形成のための第一導電型、高濃度のイオン注入２３を実施（図１５（ｂ））した後、薄い絶縁膜側壁３１、及び厚い絶縁膜側壁３２を除去し、ハロー領域８を形成するための第二導電型低濃度のイオン注入２２（図１５（ｃ））を実施し、高温熱処理を行う例が、２００１年シンポジウム・オン・ブイ・エル・エス・アイ・テクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ（２００１Ｓｙｍｐ．　ｏｎ　ＶＬＳＩ　Ｔｅｃｈ）、３４頁に記載されている。なお、この文献にはソース／ドレイン領域形成後のイオン注入直後の熱処理の有無については言及していない。
【０００９】
【発明が解決しようとする課題】
まず、本発明の第一の課題を説明する。
【００１０】
上述した従来の方法に共通する特徴は、ゲート側面に厚い側壁を設けたのち、ソース／ドレインイオン注入及び熱処理を行い、その後厚い側壁を除去してから、続く工程を実施することである。しかしながら、厚い側壁を除去する工程は、実用上好ましくないという問題がある。従って、厚い側壁を除去する工程を用いず、急峻な不純物分布が得られる製造方法が必要である。
【００１１】
以下、詳細に述べる。従来例では、これら問題を解決するために様々な提案を行っているが、いずれも充分な効果が得られるとは考えられない。例えば、厚い側壁をもし酸化膜で形成すれば、厚い側壁を除去する際にゲート酸化膜の端部も同時に除去されてしまう。図１４に示した従来例では、側壁にエッチングレートの速いプラズマＣＶＤを用いることでこの問題を解決するとしているが、あくまでエッチングレートにおける有限な差に頼っているに過ぎないので、完全な制御は容易ではない。
【００１２】
また、特開平５−１５２３２１号公報記載の方法では、ゲート電極上を絶縁膜で覆った上、側壁材料としてポリシリコンを使う方法が提案されているが、ゲート上に絶縁膜があると、ゲート上をシリサイド化することができないので、実用化が困難である。
【００１３】
また、特開平５−２８３６８８号公報記載の方法は、図１４のように、ポリシリコン下部にひいたＳｉ３Ｎ４膜ごしにイオン注入することも、窒素のノックオンを考えると好ましくない。また、これら以外の材料を用いて側壁を設ける際にも、側壁を除去するためのエッチングが、シリコン層、あるいはゲート電極などの他の領域をエッチングし、ダメージを与えるという問題がある。
【００１４】
また、厚い側壁を設ける工程自体においても、エッチバックにより形成する際に、シリコン基板がエッチンングされるという問題がある。一般に微細な電界効果型トランジスタにおいては、ソース／ドレイン領域上にシリサイド領域を設けるが、シリサイドを形成する前に、ゲート側面に厚い側壁を設ける必要が生じ、この工程においても、シリコン基板がエッチンングされる。
【００１５】
従って、従来の技術においては、ソース／ドレイン領域形成時と、シリサイド形成時の２回、厚い側壁を形成する必要があるので、シリコン基板のエッチング量は大きくなる。特に薄い半導体層上に作成するＳＯＩ−ＭＯＳＦＥＴ（シリコン・オン・インシュレータ・ＭＯＳＦＥＴ）では、この問題は深刻である。
【００１６】
このように、ゲート側面に一旦厚い側壁を設けてこれを除去するという方法は、実用上好ましくなく、厚い側壁を除去する工程を用いず、不純物分布の拡散を抑制し、急峻な不純物分布が得られる電界効果型トランジスタの製造方法が求められる。
【００１７】
次に本発明の第二の課題を説明する。
【００１８】
微細なトランジスタでは、ゲート電極端付近のチャネル領域に、第一導電型のソース／ドレイン・エクステンション領域（浅いソース／ドレインともいう）と、第二導電型のハロー領域が形成されるが、ソース／ドレイン・エクステンション領域を形成する際に発生した点欠陥が、ハロー領域の不純物分布に悪影響を与える問題（例えば、点欠陥である格子間シリコンが、ハロー領域形成のためにイオン注入されたホウ素の拡散を加速する問題）、についての対策が、従来法では充分ではない。
【００１９】
この問題を対する対策が必要となる背景について、以下詳述する。
【００２０】
不純物を活性化する際の熱処理時間は短縮化される傾向にある。このためソース／ドレイン領域を活性化するための熱処理が、チャネル近傍の不純物分布に与える影響が小さくなりつつある。一方、その代わりに、ソース／ドレイン・エクステンション注入の際に発生する点欠陥の影響が無視できなくなる。特に、微細なトランジスタでは、性能向上のためにソース／ドレイン・エクステンション部の不純物濃度が上がり、点欠陥密度も高くなるので、この問題の重要性が増す。
【００２１】
また、ＳＯＩーＭＯＳＦＥＴにおいては、ソース／ドレイン領域のイオン注入により発生した点欠陥は、ゲート電極下部まで拡散してくる途中で、埋め込み酸化膜と半導体層の界面で捕捉されやすい。従って、深いソース／ドレイン領域のイオン注入による点欠陥がゲート電極下部（すなわちチャネル領域）の不純物分布に与える影響は少ない。一方、ソース／ドレイン・エクステンションはチャネル領域に接して形成されるので、この工程において発生した点欠陥は、埋め込み酸化膜と半導体層の界面で捕捉されず、チャネル領域の不純物分布に影響を与えやすい。
【００２２】
従って、ソース／ドレイン・エクステンション形成時に発生した点欠陥を解消するという立場に立って、不純物拡散を抑制し、不純物分布を急峻化するプロセスが望まれる。
【００２３】
【課題を解決するための手段】
本発明の電界効果型トランジスタの製造方法は、ゲート電極の形成後、第一導電型の不純物を高濃度にイオン注入し、続いて熱処理を行い、浅い高濃度領域であるソース／ドレイン・エクステンション領域を形成し、続いて、低濃度の第二導電型の不純物のイオン注入、ゲート側面への側壁形成、高濃度の第一導電型の不純物のイオン注入を行ったのち、熱処理を行うことを特徴とする。
【００２４】
また、本発明の電界効果型トランジスタの製造方法は、ゲート電極の形成後、ゲート電極の側面に第一の側壁を形成し、第一導電型の不純物を高濃度にイオン注入し、続いて第一の熱処理を行って浅い高濃度領域であるソース／ドレイン・エクステンション領域を形成し、第一の側壁の少なくとも一部を除去し、低濃度の第二導電型の不純物のイオン注入、ゲート側面への第二の側壁形成、高濃度の第一導電型の不純物のイオン注入を行い、熱処理を行うことを特徴とする。
【００２５】
また、本発明の電界効果型トランジスタの製造方法は、ゲート電極の形成後、ゲート電極の側面に第一の側壁を形成し、第一導電型の不純物を高濃度にイオン注入し、第一の側壁の少なくとも一部を除去したのち、第一の熱処理を行って浅い高濃度領域であるソース／ドレイン・エクステンション領域を形成し、続いて低濃度の第二導電型の不純物のイオン注入、ゲート側面への第二の側壁形成、高濃度の第一導電型の不純物のイオン注入を行い、熱処理を行うことを特徴とする。
【００２６】
また、本発明の電界効果型トランジスタの製造方法は、前記第一の側壁がＳｉ３Ｎ４膜であることを特徴とする。
【００２７】
また、本発明の電界効果型トランジスタの製造方法は、前記第一の側壁が有機膜であることを特徴とする。
【００２８】
また、本発明の電界効果型トランジスタの製造方法は、前記第一の側壁がＳｉ３Ｎ４膜とＳｉＯ２膜の積層膜であることを特徴とする。
【００２９】
また、本発明の電界効果型トランジスタの製造方法は、ｎチャネルトランジスタを製造する際、低濃度の第二導電型の不純物のイオン注入後よりも後に実施される、高濃度第一導電型の不純物のイオン注入において、リンを注入することを特徴とする。
【００３０】
また、これらの手段は、絶縁体上の半導体層に形成される電界効果型トランジスタの製造において用いることを特徴とする。
【００３１】
また、これらの手段は、絶縁体上のシリコン層に形成される電界効果型トランジスタの製造において用いることを特徴とする。
【００３２】
また、これらの手段は、絶縁体上のシリコンまたはシリコンーゲルマニウム混晶層に形成される電界効果型トランジスタの製造において用いることを特徴とする。
【００３３】
また、本発明の電界効果型トランジスタの製造方法においては、ゲート電極の形成後、ゲート側面への第一の側壁の形成、ｎチャネルトランジスタを形成する領域に対する高濃度のｎ型不純物のイオン注入、熱処理、ｐチャネルトランジスタを形成するための高濃度のｐ型不純物のイオン注入をこの順序で行い、第一の側壁を除去したのち、ｎチャネルトランジスタを形成する領域にｐ型低濃度不純物のイオン注入、ｎチャネルトランジスタを形成する領域にｎ型低濃度不純物のイオン注入を行うことを特徴とする。
［作用］
以上の手段により得られる作用は、以下の通りである。
【００３４】
本発明においては、ソース／ドレイン・エクステンションを形成するための第一導電型不純物をイオン注入した後、一旦熱処理を行い、該イオン注入により発生した点欠陥を解消する。その後、ハロー領域を形成するための第二導電型不純物をイオン注入するので、ハロー領域を形成するために導入した第二導電型の不純物が、ソース／ドレイン・エクステンションを形成するためのイオン注入において発生した点欠陥と共存せず、第二導電型の不純物が点欠陥の影響を受けて速く拡散することがなくなるので、急峻な不純物を得られる。
【００３５】
また、その結果、従来例のように厚いゲート側壁を一旦除去するプロセスを用いなくとも、微細トランジスタに必要な急峻な不純物分布が得られるので、素子の製造工程が簡略化されるとともに、厚いゲート側壁を一旦除去するプロセスを用いる際のプロセス上の制約、及びリスクを回避できる。
【００３６】
また、ソース／ドレイン領域を、一般に用いられるヒ素に代えて、点欠陥の発生量が少ないリンのイオン注入により形成することにより、前述した効果（ソース／ドレイン・エクステンションを形成するためのイオン注入において発生した点欠陥を解消する）を、より有効にする。
【００３７】
また、ＳＯＩ−ＭＯＳＦＥＴにおいて本発明を適用すると、ソース／ドレイン領域を形成する際に発生した点欠陥が、チャネル領域まで拡散する途中に半導体と埋め込み酸化膜の界面で捕捉される上、ソース／ドレイン・エクステンション形成時に発生した点欠陥も解消されるので、チャネル領域の不純物分布の急峻化に極めて有効である。
【００３８】
また、ソース／ドレイン・エクステンション領域を形成するためのイオン注入よりも前に、一旦ゲート側面に薄い側壁を設けると、ソース／ドレイン・エクステンション領域のゲート下部への侵入を抑制できるので、微細なトランジスタの形成に有効である。また、ハロー領域については、ソース／ドレイン・エクステンション領域とは逆に、ゲート下部へ侵入させる必要がある。特に微細なトランジスタでは、急峻な不純物分布が得られるため低エネルギー、低角度の斜めイオン注入で、ハロー領域を形成するが、本発明においては、ハロー領域を形成するためのイオン注入よりも前に、その側壁を除去することにより、不純物を有効にチャネル領域に導入することができる。また、本工程で形成及び除去される側壁は、従来例に記述される前記厚い側壁よりも、著しく薄いので、製造工程上の問題が解消される。
【００３９】
また、ソース／ドレイン・エクステンション領域を形成するためのイオン注入よりも前に設ける薄い側壁を、ＳｉＯ２膜とＳｉ３Ｎ４膜の積層構造にすることにより、Ｓｉ３Ｎ４膜よりなる側壁をエッチングして除去する際に、ゲート電極の側面がエッチングされることを完全に防ぐことができる。
【００４０】
また、ソース／ドレイン・エクステンション領域を形成するためのイオン注入よりも前に設ける薄い側壁を、有機膜で形成することにより、Ｏ２プラズマアッシング、酸による溶解、誘起溶媒による溶解等の有機膜除去工程により、半導体基板やゲートにダメージを与えることなく、容易に側壁を除去することができる。
【００４１】
また、ゲート側面への薄い側壁の形成、ｎチャネルトランジスタのソース／ドレイン・エクステンション領域を形成するためのイオン注入、点欠陥を解消するための熱処理、ｐチャネルトランジスタのソース／ドレイン・エクステンション領域を形成するためのイオン注入、薄い側壁の除去という順で工程を進めることにより、点欠陥の発生が問題になるｎチャネルトランジスタでは点欠陥を抑制する一方、点欠陥の発生は問題でないが、ソース／ドレイン・エクステンション領域の不純物の拡散自体が大きいｐチャネルトランジスタに対しては、ソース／ドレイン・エクステンション領域の不純物がゲート領域下部に侵入すること防ぎ、トランジスタの微細化に有利な不純物分布を得ることができる。
【００４２】
【発明の実施の形態】
［実施例１］
本発明の実施例１を図１及び図２を参照して説明する。
【００４３】
シリコンなどからなる支持基板１上にＳｉＯ２などの埋め込み絶縁膜２を介してシリコンなどの半導体層３が設けられた基板において、その表面にゲート絶縁膜４を形成する。そののち、ポリシリコン等のゲート電極材料を堆積し、ゲート絶縁膜とゲート電極材料をパターニングすることによりゲート電極５を形成し、図１（ａ）の形態を得る。
【００４４】
続いて、後に選択除去可能が材料、例えばＳｉ３Ｎ４を全面に堆積し、エッチバックすることにより、第一のゲート側壁６を形成する。続いて、ゲート電極５とゲート側壁６をマスクに、第一導電型の不純物を高濃度にイオン注入２１し、続いて、熱処理を行う。この結果、浅いソース／ドレイン領域とも呼ばれる第一導電型のソース／ドレイン・エクステンション領域７が形成され、図１（ｂ）の形態を得る。
【００４５】
続いて、図１（ｃ）に示すように第一のゲート側壁６を選択的に除去したのち、斜めイオン注入２２により、第二導電型不純物をイオン注入する。なお、第一のゲート側壁６の選択的除去は、熱処理前に行っても良い。
【００４６】
続いて、図２（ｄ）に示すようにＳｉＯ２などからなる、厚い絶縁膜を堆積し、これをエッチバックすることにより、ゲート電極５の側面に、厚い絶縁膜よりなる第二の側壁９を形成する。続いて、第二の側壁９と、ゲート電極５をマスクに、第一導電型の不純物を高濃度にイオン注入２３し、続いて熱処理により活性化することにより、ソース／ドレイン・エクステンション領域７の外側に、深いソース／ドレイン領域とも呼ばれるソース／ドレイン領域１０が形成される。熱処理の際、前工程においてイオン注入された第二導電型不純物も活性化し、第二導電型のハロー領域８が形成される。その後ゲート電極上部と、ソース／ドレイン領域の上部にシリサイド１１を形成して、電界効果型トランジスタが完成する（図２（ｅ））。
【００４７】
なお、同一の工程をＳＯＩ基板上ではなく、図３および図４のようにバルク基板１上で実施しても良い。
［実施例２］
実施の形態について、より具体的な一例について、同じく図１および図２を参照して説明する。
【００４８】
シリコンなどからなる埋め込み支持基板１上に厚さ１０ｎｍ〜１μｍ、典型的には５０ｎｍ〜２００ｎｍのＳｉＯ２よりなる絶縁膜２を介して厚さ１０ｎｍから２００ｎｍ、典型的には厚さ２５ｎｍから１００ｎｍのシリコンよりなる半導体層３が設けられた基板において、その表面にＳｉＯ２、Ｓｉの窒化物、ＳｉＯ２の窒化物、アルミなどシリコン以外の元素の酸化物、あるいはこれらの複合膜よりなるゲート絶縁膜（４）を形成したのち、厚さ５０〜２００ｎｍ、典型的には１００〜２００ｎｍポリシリコンよりなるゲート電極材料を堆積し、パターニングすることによりゲート電極５を形成し、図１（ａ）の形態を得る。
【００４９】
続いて、全面に後に選択除去可能が材料、例えばＳｉ３Ｎ４を５〜２０ｎｍ、典型的には５〜１０ｎｍ堆積し、エッチバックすることにより、Ｓｉ３Ｎ４よりなる第一のゲート側壁６を形成する。続いて、ゲート電極とゲート側壁をマスクに、第一導電型の不純物を高濃度にイオン注入し、続いて、熱処理を行う。不純物はｎチャネルトランジスタの場合はＡｓ、Ｐ、Ｓｂ等Ｎ型不純物、ｐチャネルトランジスタの場合は、Ｂ、ＢＦ２、Ｉｎ、ＡｌなどのＰ型不純物を用いる。ドーズ量は、典型的には５ラ１０１４ｃｍ−２〜５ラ１０１５ｃｍ−２である。注入エネルギーは、典型的には、Ａｓ、ＢＦ２の場合は５００ｅＶから２ｋｅＶ、Ｂの場合は３００ｅＶから１ｋｅＶである。熱処理は、ランプアニールにより短時間（高温での保持時間１０秒以下）、高温（ピーク温度は９００度以上）で行う。この結果、第一導電型のソース／ドレイン・エクステンション領域７（浅いソース／ドレイン領域とも呼ばれる）が形成され、図１（ｂ）の形態を得る。
【００５０】
続いて、第一のゲート側壁６をリン酸を用いたウエットエッチングにより除去したのち、斜めイオン注入により、第二導電型不純物をイオン注入する。これを図１（ｃ）に示す。不純物はｎチャネルトランジスタの場合はＢ、ＢＦ２、Ｉｎ、Ａｌなどのｐ型不純物、ｐチャネルトランジスタの場合は、Ａｓ、Ｐ、Ｓｂ等ｎ型不純物を用いる。ドーズ量は、典型的には２ラ１０１２ｃｍ−２〜２ラ１０１４ｃｍ−２である。注入エネルギーは、Ａｓ、ＢＦ２の場合、典型的には、５ｋｅＶから４０ｋｅＶである。また、この時、１０度から５０度程度の角度を付けてイオン注入しても良い。なお、第一のゲート側壁６の選択的除去を、熱処理前に行っても良い。
【００５１】
続いて、ＳｉＯ２などからなる、厚い絶縁膜を堆積し、これをエッチバックすることにより、ゲート電極の側面に、厚い絶縁膜よりなる第二の側壁９を形成する。なお、第二の側壁の厚さは典型的には３０ｎｍ〜１００ｎｍであり、ＳｉＯ２、Ｓｉ３Ｎ４、またはこれらを組み合わせた積層膜により形成される。
【００５２】
続いて、第二の側壁９と、ゲート電極５をマスクに、第一導電型の不純物を高濃度にイオン注入し、続いて熱処理により活性化することにより、ソース／ドレイン・エクステンション領域の外側に、ソース／ドレイン領域（深いソース／ドレイン領域とも呼ばれる）が形成される。熱処理の際、前工程においてイオン注入された第二導電型不純物も活性化し、第二導電型のハロー領域８が形成される。これを図２（ｄ）に示す。不純物はｎチャネルトランジスタの場合はＡｓ、Ｐ等ｎ型不純物、ｐチャネルトランジスタの場合は、Ｂ、ＢＦ２などのｐ型不純物を用いる。ドーズ量は、典型的には５ラ１０１４ｃｍ−２〜５ラ１０１５ｃｍ−２である。注入エネルギーは、典型的には、Ａｓ、ＢＦ２の場合は５ｋｅＶから７０ｋｅＶ、Ｂの場合は２ｋｅＶから３０ｋｅＶである。熱処理は、ランプアニールにより短時間（高温での保持時間１０秒以下）、高温（ピーク温度は９００度以上）で行う。ｎチャネルトランジスタの場合、格子シリコンの発生を抑制する観点から、ＡｓよりもＰがより好ましい。
【００５３】
その後ゲート電極上部と、ソース／ドレイン領域の上部にシリサイド１１を形成して、電界効果型トランジスタが完成する。これを図２（ｅ）に示す。
［実施例３］
実施例１、２をバルクシリコン基板１上のトランジスタに適用した場合を図３および図４に示す。
［実施例４］
実施例１、２において、第一のゲート側壁の材料として、有機膜１２を用いた場合を図５に示す。また、実施例１（末尾のバルク基板に対する記載）、実施例３において、第一のゲート側壁の材料として、有機膜１２を用いた場合を図６に示す。
【００５４】
有機膜１２は、例えばＢＣＢ等の有機膜材料をＣＶＤにより堆積することにより形成する。有機膜１２は、実施例１、２、３のＳｉ３Ｎ４膜と同様に、ソース／ドレイン・エクステンションイオン注入に対するマスクの役割をする。
【００５５】
有機膜は、Ｏ２プラズマアッシングなどのプラズマ中の処理により除去できるので、リン酸によるウエットエッチングが必要なＳｉ３Ｎ４よりも優れる。
【００５６】
なお、図５は図１（ｂ）に相当する工程であり以降の工程は実施例１または実施例２の記載と同じである。図６は図３（ｂ）に相当する工程であり以降の工程は実施例１（末尾のバルク基板に対する記載）、または実施例３の記載と同じである。
［実施例５］
実施例１、２において、第一の側壁が、ＣＶＤＳｉＯ２膜１４と、Ｓｉ３Ｎ４膜１３の積層膜からなる場合を図７に、同じく実施例１（末尾のバルク基板に対する記載）、実施例３において、第一の側壁が、ＣＶＤＳｉＯ２膜１４と、Ｓｉ３Ｎ４膜１３の積層膜からなる場合を図８に示す。Ｓｉ３Ｎ４膜１３のゲート側側面、及び下部にＣＶＤＳｉＯ２膜１４が設けられているので、Ｓｉ３Ｎ４膜をリン酸により除去する際、ゲート電極５の側面がリン酸によりエッチングされたり、あるいは荒らされたりすることを防ぐことができる。
【００５７】
なお、図７（ａ）は図１（ｂ）に相当する工程であり以降の工程は実施例１または実施例２の記載と同じである。図８（ａ）は図３（ｂ）に相当する工程であり以降の工程は実施例１（末尾のバルク基板に対する記載）、または実施例３の記載と同じである。
【００５８】
積層膜のうち、ＣＶＤＳｉＯ２膜１４の部分を除去せずに工程を進めても良い。図７の（ｂ）及び図８の（ｂ）は、積層膜のうち、ＣＶＤＳｉＯ２膜１４の部分を除去せずに工程を進めた場合に形成されるトランジスタの構造を示す。
［実施例６］
実施例１、２、３において、第一のゲート側壁６は省略されても良い。
【００５９】
第一のゲート側壁６は、ソース／ドレイン・エクステンション領域の、ゲート下部への侵入を防ぐものであるので、ソース／ドレイン・エクステンションを低エネルギーのイオン注入で形成した場合、熱処理温度が低い場合など、不純物の横方向の広がりが小さい場合は、省略しても良い。これを図９及び図１０に示す。
【００６０】
なお、図９（ａ）は図１（ｂ）に相当する工程であり以降の工程は実施例１または実施例２の記載と同じである。図１０（ａ）は図３（ｂ）に相当する工程であり以降の工程は実施例１（末尾のバルク基板に対する記載）、または実施例３の記載と同じである。
［実施例７］
また、ＣＭＯＳ（相補型ＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを組み合わせた構成。）構成をとる場合、ｎチャネルトランジスタに対して実施例１〜５の工程を使用し、ｐチャネルトランジスタに対しては、点欠陥を解消する熱処理を実施後、ゲート側面の薄い側壁を除去する前に、ｐチャネルトランジスタのソース／ドレイン・エクステンションを形成るためのイオン注入を行っても良い。
【００６１】
すなわち、　ゲート電極の形成後、ゲート側面への第一の側壁の形成、ｎチャネルトランジスタを形成する領域に対する高濃度のｎ型不純物のイオン注入、熱処理、ｐチャネルトランジスタを形成するための高濃度のｐ型不純物のイオン注入をこの順序で行い、第一の側壁を除去したのち、ｎチャネルトランジスタを形成する領域にｐ型低濃度不純物のイオン注入、ｎチャネルトランジスタを形成する領域にｎ型低濃度不純物のイオン注入を行っても良い。これは、点欠陥を解消する熱処理がｐチャネルトランジスタのソース／ドレイン・エクステンション不純物を拡散させることを防ぐためである。
【００６２】
ｎチャネルトランジスタに対して実施例６の工程を使用し、ｐチャネルトランジスタに対しては、点欠陥を解消する熱処理を実施後、ゲート側面に第二の側壁を設ける前に、ｐチャネルトランジスタのソース／ドレイン・エクステンションを形成るためのイオン注入を行っても良い。点欠陥を解消する熱処理がｐチャネルトランジスタのソース／ドレイン・エクステンション不純物を拡散させることを防ぐためである。
【００６３】
【発明の他の実施の形態】
以上の実施例において、以下の構成をとることができる。
【００６４】
半導体層３中、あるいはシリコン基板１へのウェルイオン注入、チャネルイオン注入は、上記工程と適宜組み合わせる。一般にＳＯＩ構造（図１）のｎ型トランジスタの場合、ハロー、ソース／ドレイン・エクステンション、ソース／ドレイン領域を除く半導体層３は真性半導体または低濃度のｐ型半導体、ＳＯＩ構造（図１）のｐ型トランジスタの場合、ハロー、ソース／ドレイン・エクステンション、ソース／ドレイン領域を除く半導体層３は真性半導体または低濃度のｎ型半導体である。また、一般にバルク構造（図３）のｎ型トランジスタの場合、ハロー、ソース／ドレイン・エクステンション、ソース／ドレイン領域を除く半導体層３は真性半導体または低濃度のｐ型半導体、バルク構造（図３）のｐ型トランジスタの場合、ハロー、ソース／ドレイン・エクステンション、ソース／ドレイン領域を除く半導体層３は真性半導体または低濃度のｎ型半導体である。
【００６５】
但し、トランジスタの仕様によっては、バルク構造、ＳＯＩ構造のいずれの場合においてもカウンタードーピング領域など、上記導電型とは異なる領域が、チャネル領域の一部に存在しても良い。
【００６６】
ＳＯＩ構造（絶縁体上に半導体層が設けられる構造）を持つ場合、半導体層は一般的にはシリコンであるがシリコン以外の半導体であっても良い。また、半導体層がゲルマニウム、シリコン−ゲルマニウム混晶、シリコン−ゲルマニウム−炭素混晶でも良い。また、半導体層が、シリコン、ゲルマニウム、シリコン−ゲルマニウム混晶、シリコン−ゲルマニウム−炭素混晶のうち、二つ以上の材料が選択され、選択された材料を組み合わせて形成されるものであっても良い。
【００６７】
ＳＯＩ構造、バルク構造いずれの場合においても、ゲート絶縁膜は、一般にはＳｉＯ２のみ、ＳｉＯ２と窒化処理を行ったＳｉＯ２積層構造、Ｓｉ３Ｎ４とＳｉＯ２との積層構造であるが、これら以外の絶縁体であってもよい。金属酸化物、金属シリケート等の高誘電率材料であっても良い。
【００６８】
なお、ソース／ドレイン・エクステンション領域７、ハロー領域８、ソース／ドレイン領域１０は、それぞれ熱処理を得ないとそれぞれ第一導電型、第二導電型、第一導電型とならないので、ソース／ドレイン・エクステンション領域、ハロー領域、ソース／ドレイン領域としての機能を持たないが、本明細書の実施例において、それぞれを形成するため不純物導入が完了した時点で、熱処理を得ていなくても、それぞれソース／ドレイン・エクステンション領域７、ハロー領域８、ソース／ドレイン領域１０という名称を用いた。
【００６９】
【発明の効果】
本発明は、厚いゲート側壁を取り除くことなく、不純物の拡散を抑制し、急峻な不純物分布を得られることを可能にするので、前記第一の課題が解決されトランジスタの微細化に対して有効である。
【００７０】
また、本発明においては、ハローイオン注入（ハロー領域を形成するための第二導電型のイオン注入）よりも先に、ソース／ドレイン・エクステンションイオン注入（ソース／ドレイン・エクステンション領域を形成するための第一導電型のイオン注入）と熱処理が行われる。したがってソース／ドレイン・エクステンションイオン注入により発生した格子間シリコン、あるいは原子空孔などの点欠陥は、つづく熱処理により解消され、ハローイオン注入時には残存しないか、少なくとも大幅に減少する。その結果、ハロー領域を形成するために注入された第二導電型の不純物の拡散に、点欠陥が影響を与えることがなくなる（例えば、格子間シリコンはホウ素の拡散を増強してしまうが、これを抑制できる）ので、前記第二の課題が解決され、急峻なハロー領域の形成が可能となり、短チャネル効果が抑制されるので、微細なＭＯＳＦＥＴの性能が向上する。
【００７１】
特に、ＳＯＩ構造を持つトランジスタでは、深いソース／ドレイン領域を形成する際に発生する点欠陥が、埋め込み酸化膜と半導体層界面でトラップされやすく、チャネル領域に到達しにくくなるので、エクステンションイオン注入の際に発生した点欠陥の影響が支配的になるという作用がある。従って、エクステンションイオン注入の際に発生した点欠陥の抑制効果を持つ本発明は特に有効である。
【００７２】
図１１に本発明の効果についてシミュレーションした結果を示す。実線は本発明の工程を用いた場合で、ソース／ドレイン・エクステンション領域を形成するためのイオン注入後、点欠陥を解消するための熱処理を９５０度で１０秒実施し、その後薄い側壁を除去し、ハローイオン注入を行う、という手順を用いた場合である。破線は、点欠陥を解消するための熱処理を実施しない場合である。図の横軸はゲートのソース側端部の位置からの横方向位置、縦軸はハロー領域形成のためにイオン注入したホウ素の濃度である。図１１より、本発明においてはホウ素の横方向の拡散が抑制されていることがわかる。
【００７３】
また、ソース／ドレイン・エクステンション領域を形成するためのイオン注入よりも前に、一旦ゲート側面に薄い側壁を設けると、ソース／ドレイン・エクステンション領域のゲート下部への侵入を抑制できるので、微細なトランジスタの形成に有効である。そして、ハロー領域を形成するためのイオン注入よりも前に、その側壁を除去することにより、急峻な不純物分布が得られる低エネルギー、低角度の斜めイオン注入によっても、ハロー不純物を有効にチャネル領域に導入することができる。本工程で形成及び除去される側壁は、従来例に記述される前記厚い側壁よりも、著しく薄いので、製造工程上の問題が解消される。
【００７４】
また本発明では、ソース／ドレイン・エクステンション領域を形成するためのイオン注入よりも前に設ける薄い側壁を、ＳｉＯ２膜とＳｉ３Ｎ４膜の積層構造にすることにより、Ｓｉ３Ｎ４膜よりなる側壁をエッチングして除去する際に、ゲート電極の側面がエッチングされることを完全に防ぐことができる。
【００７５】
また本発明では、ソース／ドレイン・エクステンション領域を形成するためのイオン注入よりも前に設ける薄い側壁を、有機膜で形成することにより、Ｏ２プラズマアッシング、酸による溶解。誘起溶媒による溶解により、容易に側壁を除去することができる。
【００７６】
また本発明では、ゲート側面への薄い側壁の形成、ｎチャネルトランジスタのソース／ドレイン・エクステンション領域を形成するためのイオン注入、点欠陥を解消するための熱処理、ｐチャネルトランジスタのソース／ドレイン・エクステンション領域を形成するためのイオン注入、薄い側壁の除去という順で工程を進めることにより、点欠陥の発生が問題になるｎチャネルトランジスタでは点欠陥を抑制する一方、点欠陥の発生は問題でないが、ソース／ドレイン・エクステンション領域の不純物の拡散自体が大きいｐチャネルトランジスタに対しては、ソース／ドレイン・エクステンション領域の不純物がゲート領域下部に侵入すること防ぎ、トランジスタの微細化に有利な不純物分布を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態の工程（ａ）から（ｃ）を示す断面図である。
【図２】本発明の実施形態の工程（ｄ）および（ｅ）を示す断面図である。
【図３】本発明の実施形態の工程（ａ）から（ｃ）を示す断面図である。
【図４】本発明の実施形態の工程（ｄ）および（ｅ）を示す断面図である。
【図５】本発明の実施形態を示す断面図である。
【図６】本発明の実施形態を示す断面図である。
【図７】本発明の実施形態を示す断面図である。
【図８】本発明の実施形態を示す断面図である。
【図９】本発明の実施形態を示す断面図である。
【図１０】本発明の実施形態を示す断面図である。
【図１１】本発明の効果を説明する図である。
【図１２】従来の技術を説明する断面図である。
【図１３】従来の技術を説明する断面図である。
【図１４】従来の技術を説明する断面図である。
【図１５】従来の技術を説明する断面図である。
【符号の説明】
１　シリコンなどからなる支持基板
２　埋め込み絶縁膜
３　半導体層
４　ゲート絶縁膜
５　ゲート電極
６　第一のゲート側壁
７　ソース／ドレイン・エクステンション領域
８　ハロー領域
９　第二の側壁
１０　ソース／ドレイン領域
１１　シリサイド
１２　有機膜
１３　Ｓｉ３Ｎ４膜
１４　ＳｉＯ２膜
２１　ソース／ドレイン・エクステンションイオン注入
２２　ハローイオン注入（斜めイオン注入）
２３　ソース／ドレインイオン注入
３１　ＣＶＤ酸化膜
３３　ポリシリコン
３４　ＣＶＤ酸化膜
３５　ＨＴＯ酸化膜
３６　ＣＶＤ酸化膜
３７　Ｓｉ３Ｎ４膜
３８　多結晶シリコンサイドウォール
３９　ＢＰＳＧ膜
４０　ｎ−型不純物拡散領域（ＬＤＤ領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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