(57)【要約】【課題】読み出しクロックと書き込みクロックの周波数の仕様変更、もしくは広いクロック周波数の範囲でデータの上書きによるデータの消失や同一データの２度読みを防止し、容易な回路流用を可能とし、ソースクロックの異なる画像処理システム間のデータ転送を良好に行なうＦＩＦＯメモリ制御回路を提供する。【解決手段】書き込み動作と読み出し動作を独立かつ非同期に実行可能なメモリと、主走査同期信号にもとづき第１の同期信号を発生する第１同期信号発生手段と、前記メモリに入力する書き込みクロックと読み出しクロックの周波数に応じて前記第１の同期信号から第２の同期信号を発生する第２同期信号発生手段と、前記第２同期信号発生手段に基づき前記メモリの制御信号を発生する信号発生手段を有することを特徴とする画像処理システム。【選択図】　　　　図３
2004080497.tif 000002
【特許請求の範囲】
【請求項１】
書き込み動作と読み出し動作を独立かつ非同期に実行可能なメモリと、主走査同期信号にもとづき第１の同期信号を発生する第１同期信号発生手段と、前記メモリに入力する書き込みクロックと読み出しクロックの周波数に応じて前記第１の同期信号から第２の同期信号を発生する第２同期信号発生手段と、前記第２同期信号発生手段に基づき前記メモリの制御信号を発生する信号発生手段を有することを特徴とする画像処理システム。
【請求項２】
前記信号発生手段は、前記第２同期信号発生手段に基づき書き込み許可信号を発生する書き込み許可信号発生手段と、前記第２同期信号発生手段に基づき読み出し許可信号を発生する読み出し許可信号発生手段を有することを特徴とする請求項１記載の画像処理システム。
【請求項３】
前記メモリはＦＩＦＯの動作をするメモリであり、書き込みアドレスカウンタと、読み出しアドレスカウンタと、前記書き込みアドレスカウンタをリセットする書き込みアドレスリセット信号を前記第２同期信号に基づいて発生する書き込みアドレスリセット信号発生手段と、前記読み出しアドレスカウンタをリセットする読み出しアドレスリセット信号を前記第２同期信号に基づいて発生する読み出しアドレスリセット信号発生手段とを備えたこと特徴とする請求項２記載の画像処理システム。
【請求項４】
前記画像処理システムは、前記書き込みアドレスカウンタをリセットする書き込みアドレスリセット入力と、前記読み出しアドレスカウンタをリセットする読み出しアドレスリセット入力と、前記書き込みアドレスリセット信号発生手段は前記書き込みアドレスリセット信号を前記書き込みアドレスリセット入力に入力し、前記読み出しアドレスリセット信号発生手段は前記読み出しアドレスリセット信号を前記読み出しアドレスリセット入力に入力すること特徴とする請求項３記載の画像処理システム。
【請求項５】
前記第１同期信号発生手段は、主走査同期信号にもとづき第１の擬似主走査同期信号を発生する第１の擬似主走査同期信号発生手段であり、前記第２同期信号発生手段は、前記メモリに入力する書き込みクロックと読み出しクロックの周波数に応じて前記第１の擬似主走査同期信号から第２の擬似主走査同期信号を発生する第２の擬似主走査同期信号発生手段であることを特徴とする請求項３または４記載の画像処理システム。
【請求項６】
前記第２の擬似主走査同期信号発生手段は、基準クロックに基づいてカウントする第１のカウンタを有し、第１のカウンタ値に到達したことに応じて前記第２の擬似主走査同期信号を発生する擬似主走査同期信号調整手段を備えたことを特徴とする請求項５記載の画像処理システム。
【請求項７】
前記書き込み許可信号発生手段は、前記第２同期信号をトリガ信号とし、前記書き込みクロックでカウントアップする書き込み許可調整カウンタを有し、前記書き込み許可調整カウンタが任意で設定した書き込み許可カウンタ値に到達した到達したことに応じて書き込み許可信号を発生することを特徴とする請求項２記載の画像処理システム。
【請求項８】
前記読み出し許可信号発生手段は、前記第２同期信号をトリガ信号とし、前記読み出しクロックでカウントアップする読み出し許可調整カウンタを有し、前記読み出し許可調整カウンタが読み出し許可カウンタ値に到達したことに応じて読み出し許可信号を発生することを特徴とする請求項２記載の画像処理システム。
【請求項９】
前記書き込み許可カウンタ値は第１のレジスタにより、前記画像処理システム内のバスを介して設定することが可能な請求項７記載の画像処理システム。
【請求項１０】
前記読み出し許可カウンタ値は第２のレジスタより、前記画像処理システム内のバスを介して設定することが可能な請求項８記載の画像処理システム。
【請求項１１】
複数のメモリと、主走査同期信号にもとづき第１の同期信号を発生する第１同期信号発生手段と、前記複数のメモリに入力する書き込みクロックと読み出しクロックの周波数に応じて前記第１の同期信号から第２の同期信号を発生する第２同期信号発生手段と、前記第２同期信号発生手段に基づき前記複数のメモリの制御信号を発生する信号発生手段を有することを特徴とする画像処理システム。
【請求項１２】
前記信号発生手段は、前記第２同期信号発生手段に基づき書き込み許可信号を発生する書き込み許可信号発生手段と、前記第２同期信号発生手段に基づき読み出し許可信号を発生する読み出し許可信号発生手段を有することを特徴とする請求項１１記載の画像処理システム。
【請求項１３】
前記複数のメモリはＦＩＦＯの動作をするメモリであり、前記複数のＦＩＦＯメモリの各々は、書き込みアドレスカウンタと、読み出しアドレスカウンタと、前記書き込みアドレスカウンタをリセットする書き込みアドレスリセット信号を前記第２同期信号に基づいて発生する書き込みアドレスリセット信号発生手段と、前記読み出しアドレスカウンタをリセットする読み出しアドレスリセット信号を前記第２同期信号に基づいて発生する読み出しアドレスリセット信号発生手段とを備えたこと特徴とする請求項１２記載の画像処理システム。
【請求項１４】
前記画像処理システムは、前記複数のＦＩＦＯメモリの各々が、前記書き込みアドレスカウンタをリセットする書き込みアドレスリセット入力と、前記読み出しアドレスカウンタをリセットする読み出しアドレスリセット入力と、前記書き込みアドレスリセット信号発生手段は前記書き込みアドレスリセット信号を前記書き込みアドレスリセット入力に入力し、前記読み出しアドレスリセット信号発生手段は前記読み出しアドレスリセット信号を前記読み出しアドレスリセット入力に入力すること特徴とする請求項１３記載の画像処理システム。
【請求項１５】
前記第２の擬似主走査同期信号発生手段は、基準クロックに基づいてカウントする第１のカウンタを有し、第１のカウンタ値に到達したことに応じて前記第２の擬似主走査同期信号を発生する擬似主走査同期信号調整手段を備えたことを特徴とする請求項１４記載の画像処理システム。
【請求項１６】
前記書き込み許可信号発生手段は、前記第２同期信号をトリガ信号とし、前記書き込みクロックでカウントアップする書き込み許可調整カウンタを有し、前記書き込み許可調整カウンタが任意で設定した書き込み許可カウンタ値に到達した到達したことに応じて書き込み許可信号を発生することを特徴とする請求項１２記載の画像処理システム。
【請求項１７】
前記読み出し許可信号発生手段は、前記第２同期信号をトリガ信号とし、前記読み出しクロックでカウントアップする読み出し許可調整カウンタを有し、前記読み出し許可調整カウンタが読み出し許可カウンタ値に到達したことに応じて読み出し許可信号を発生することを特徴とする請求項１２記載の画像処理システム。
【請求項１８】
前記書き込み許可カウンタ値は第１のレジスタにより、前記画像処理システム内のバスを介して設定することが可能な請求項１７記載の画像処理システム。
【請求項１９】
前記読み出し許可カウンタ値は第２のレジスタより、前記画像処理システム内のバスを介して設定することが可能な請求項１８記載の画像処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像処理システムを持つ各種の電子機器（特に複写機、プリンタ、ファクシミリ）に係り、詳しくは、走査系システムとＦＩＦＯ（Ｆｉｒｓｔ　ＩｎＦｉｒｓｔ　Ｏｕｔ）メモリ制御回路を有する画像処理システムに関しており、特に、書き込みクロックと読み出しクロックの周波数が異なり、互いのクロック周波数が既知である場合に非同期読み書き制御回路が可能なＦＩＦＯメモリ制御回路に関するものである。
【０００２】
【従来の技術】
図１に、従来のＦＩＦＯメモリ制御回路の構成を示す。このＦＩＦＯメモリ制御回路は、メモリ１０１、書き込み制御部１０２、読み出し制御部１０３、書き込みアドレス回路１０４、読み出しアドレス回路１０５を備えている。（最近では以上のような構成が１チップになっているものもある。）
メモリ１０１は、同時に読み書き可能なデュアルポートＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）からなり、ａワードの記憶容量を有する。このメモリ１０１は、書き込み許可信号（ＷＥ）がアクティブになっているときに、書き込みデータ（ＷＤＡＴＡ）が１ワードずつ、書き込みクロック（ＷＣＬＫ）のタイミングで、書き込みアドレス（ＷＡＤＲ）の指定した番地に書き込まれる。また、読み出し許可信号（ＲＥ）がアクティブになっているときに、読み出しデータ（ＲＤＡＴＡ）が１ワードずつ、読み出しクロック（ＲＣＬＫ）のタイミングで、読み出しアドレス（ＲＡＤＲ）の指定した番地から読み出される。ここで、書き込み許可信号（ＷＥ）は後述する書き込み制御部１０２から出力される信号であり、読み出し許可信号（ＲＥ）は後述する読み出し制御部１０３から出力される信号である。
【０００３】
書き込みアドレス回路１０４には、書き込みクロック（ＷＣＬＫ）、書き込み許可信号（ＷＥ）、書き込みアドレスリセット信号が接続されている。そして、書き込み許可信号（ＷＥ）がアクティブになっているときに、書き込みクロック（ＷＣＬＫ）のタイミングで、書き込みアドレス（ＷＡＤＲ）を１つずつインクリメントする。また、書き込みアドレスリセット信号がアクティブ状態になると書き込みアドレスはイニシャライズされる（初期値に戻る）。
【０００４】
読み出しアドレス回路１０５には、読み出しクロック（ＲＣＬＫ）、読み出し許可信号（ＲＥ）、読み出しリセット信号が接続されている。そして、読み出し許可信号（ＲＥ）がアクティブになっているときに、読み出しクロック（ＲＣＬＫ）のタイミングで、読み出しアドレス（ＲＡＤＲ）を１づつインクリメントする。また、読み出しアドレスリセット信号がアクティブ状態になると読み出しアドレスはイニシャライズされる（初期値に戻る）。
【０００５】
以上のような図１に示した従来のＦＩＦＯメモリ制御回路が画像処理システムに組み込まれており、書き込みクロック（ＷＣＬＫ）と読み出しクロック（ＲＣＬＫ）が異なる場合、つまり画像処理システム間のソースクロックが異なる場合においても、ＦＩＦＯメモリを通じてデータ送信における周波数変換を行なうことができる。
【０００６】
【発明が解決しようとする課題】
したがって、これら従来のＦＩＦＯメモリ制御回路と、走査系システムを有する画像処理システムにおいては、データの書き込みは図１のように主走査同期信号をトリガとして書き込み許可信号を発生し、書き込みクロック（ＷＣＬＫ）同期でデータ送信され、ＦＩＦＯメモリに順次書き込まれていく。さらに書き込み時と同様の主走査同期信号をトリガとし、同様に読み出し許可信号を発生し、読み出しクロック（ＲＣＬＫ）同期でデータが次のブロックに送信される。ここで、次の書き込み動作は読み出し動作が完全に終了する以前に行なってもよい。つまり上記のＦＩＦＯメモリ制御回路において、前データの読み出しアドレスの値が後データの書き込みアドレスに常に先行していればよいのである。したがって従来のＦＩＦＯメモリ制御回路における書き込み許可信号と読み出し許可信号のタイミングは、既知である書き込みクロックと読み出しクロックよりタイミングを計算し、前述したように前データの読み出しアドレスの値が後データの書き込みアドレスに常に先行するようにハード回路を設計し、主走査同期信号をトリガとした書き込み許可信号と読み出し許可信号を夫々発生していた。しかしながら、上述のように主走査同期信号をトリガとした書き込み許可信号と読み出し許可信号のタイミングを夫々ハード回路により固定してしまうと、仕様変更等により書き込みクロックと読み出しクロックの周波数を変更する場合に、当初前述のハード回路により設定していたタイミングでは対応しきれないケースがある。
【０００７】
例えば、図２は書き込みクロックの周波数が高い仕様に変更になった場合のタイミング図であるが、（ａ）図のように、当初設計時のタイミングにおいて、書き込み許可信号から所定のデータ数を書き込むまでの書き込み時間Ｗ１が、（ｂ）図のように書き込みクロック周波数が高くなったために、所定のデータ数を書き込むまでの書き込み時間Ｗ１がＷ１’のように短くなってしまい、その結果、前データを読み出しクロックで読み出している読み出し時間Ｒ０内の破線Ｔ１で、前データの読み出しアドレスに後データの書き込みデータが追いついてしまい、前データを出力し終える前にＦＩＦＯメモリ内で、後データの上書きを引き起こしてしまう。
【０００８】
また、逆に読み出しクロックの周波数が低くなった場合（（ｃ）図参照）も上記の場合と同様に、所定のデータを読み出すまでの読み出し時間Ｒ０が読み出しクロックが低くなったために、所定データを読み出すまでの読み出し時間Ｒ０がＲ０’のように長くなってしまい、その結果、最初の例と同様に前データを読み出しクロックで読み出している時間Ｒ０’内の破線Ｔ２で、前データの読み出しアドレスに後データの書き込みデータが追いついてしまい、前データを出力し終える前にＦＩＦＯメモリ内で、後データの上書きを引き起こしてしまう。
【０００９】
以上２つの例のように、書き込みクロックもしくは読み出しクロックのどちらか、または、両方に仕様変更があった場合、従来のように夫々の周波数に応じた固定の書き込み許可信号と読み出し許可信号のタイミングを生成するハード回路では対応ができず、その都度、設計し直さなければならない。
【００１０】
また最近では、このような従来のＦＩＦＯメモリ制御回路などは、現在の基板の高密度化、ＩＣの高集積化に伴い、カスタムＩＣの一部に組み込まれることが多く、容易にハード回路を変更することはできず、日数もかかってしまう。つまりそのようなＦＩＦＯメモリ制御回路を含むカスタムＩＣは、様々な画像処理システムにおけるソースクロックに対応するものではなく、汎用性をもたないのである。
【００１１】
しかし、上述のような背景を元に、書き込みクロックもしくは読み出しクロックを広いクロック周波数の範囲で対応するために、上記書き込み許可信号と読み出し許可信号を生成する主走査同期信号に基づく信号等は意図的にその位相、タイミングをずらすことは容易ではない。特に画像処理システムにおいては主走査同期信号に基づく基準信号は画像処理システム内のいたる箇所で使用されており、書き込みクロックもしくは読み出しクロックの設計変更等により、この主走査同期信号に基づく基準信号等の位相、タイミングをずらすことは、設計変更に基づく回路流用において、システムの誤動作等を引き起こす原因となる。
【００１２】
よって、さらに上述のような設計変更においても、広い汎用性、容易な回路流用ができるように主走査同期信号の段階的な切り分けが必要となってくる。
【００１３】
したがって本発明は、このような従来技術の課題を解決すべくなされたものであり、読み出しクロックと書き込みクロックの周波数の仕様変更、もしくは広いクロック周波数の範囲でデータの上書きによるデータの消失や同一データの２度読みを防止し、さらには容易な回路流用を可能とし、ソースクロックの異なる画像処理システム間のデータ転送を良好に行なうＦＩＦＯメモリ制御回路、およびそれを含む画像処理システムを提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明は、書き込み動作と読み出し動作を独立かつ非同期に実行可能なメモリと、主走査同期信号にもとづき第１の同期信号を発生する第１同期信号発生手段と、前記メモリに入力する書き込みクロックと読み出しクロックの周波数に応じて前記第１の同期信号から第２の同期信号を発生する第２同期信号発生手段と、前記第２同期信号発生手段に基づき前記メモリの制御信号を発生する信号発生手段、とを備えたことを特徴とするものである。
【００１５】
特に、請求項２の発明は、請求項１の画像処理システムにおいて、前記信号発生手段は、前記第２同期信号発生手段に基づき書き込み許可信号を発生する書き込み許可信号発生手段と、前記第２同期信号発生手段に基づき読み出し許可信号を発生する読み出し許可信号発生手段、とを備えたことを特徴とするものである。
【００１６】
特に、請求項３の発明は、請求項２の画像処理システムにおいて、前記メモリはＦＩＦＯの動作をするメモリであり、書き込みアドレスカウンタと、読み出しアドレスカウンタと、前記書き込みアドレスカウンタをリセットする書き込みアドレスリセット信号を前記第２同期信号に基づいて発生する書き込みアドレスリセット信号発生手段と、前記読み出しアドレスカウンタをリセットする読み出しアドレスリセット信号を前記第２同期信号に基づいて発生する読み出しアドレスリセット信号発生手段、とを備えたことを特徴とするものである。
特に、請求項４の発明は、請求項３の画像処理システムにおいて、前記画像処理システムは、前記書き込みアドレスカウンタをリセットする書き込みアドレスリセット入力と、前記読み出しアドレスカウンタをリセットする読み出しアドレスリセット入力と、前記書き込みアドレスリセット信号発生手段は前記書き込みアドレスリセット信号を前記書き込みアドレスリセット入力に入力し、前記読み出しアドレスリセット信号発生手段は前記読み出しアドレスリセット信号を前記読み出しアドレスリセット入力に入力することを特徴とするものである。
【００１７】
特に、請求項５の発明は、請求項３または４の画像処理システムにおいて、前記第１同期信号発生手段は、主走査同期信号にもとづき第１の擬似主走査同期信号を発生する第１の擬似主走査同期信号発生手段であり、前記第２同期信号発生手段は、前記メモリに入力する書き込みクロックと読み出しクロックの周波数に応じて前記第１の擬似主走査同期信号から第２の擬似主走査同期信号を発生する第２の擬似主走査同期信号発生手段、とを備えたことを特徴とするものである。
【００１８】
特に、請求項６の発明は、請求項５の画像処理システムにおいて、前記第２の擬似主走査同期信号発生手段は、基準クロックに基づいてカウントする第１のカウンタを有し、第１のカウンタ値に到達したことに応じて前記第２の擬似主走査同期信号を発生する擬似主走査同期信号調整手段、とを備えたことを特徴とするものである。
【００１９】
特に、請求項７の発明は、請求項２の画像処理システムにおいて、前記書き込み許可信号発生手段は、前記第２同期信号をトリガ信号とし、前記書き込みクロックでカウントアップする書き込み許可調整カウンタを有し、前記書き込み許可調整カウンタが任意で設定した書き込み許可カウンタ値に到達した到達したことに応じて書き込み許可信号を発生することを特徴とするものである。
特に、請求項８の発明は、請求項２の画像処理システムにおいて、前記読み出し許可信号発生手段は、前記第２同期信号をトリガ信号とし、前記読み出しクロックでカウントアップする読み出し許可調整カウンタを有し、前記読み出し許可調整カウンタが読み出し許可カウンタ値に到達したことに応じて読み出し許可信号を発生することを特徴とするものである。
【００２０】
特に、請求項９の発明は、請求項７の画像処理システムにおいて、前記書き込み許可カウンタ値は第１のレジスタにより、前記画像処理システム内のバスを介して設定することが可能なことを特徴とするものである。
【００２１】
特に、請求項１０の発明は、請求項８の画像処理システムにおいて、前記読み出し許可カウンタ値は第２のレジスタより、前記画像処理システム内のバスを介して設定することが可能なことを特徴とするものである。
【００２２】
特に、請求項１１の発明は、複数のメモリと、主走査同期信号にもとづき第１の同期信号を発生する第１同期信号発生手段と、前記複数のメモリに入力する書き込みクロックと読み出しクロックの周波数に応じて前記第１の同期信号から第２の同期信号を発生する第２同期信号発生手段と、前記第２同期信号発生手段に基づき前記複数のメモリの制御信号を発生する信号発生手段を有することを特徴とするものである。
【００２３】
特に、請求項１２の発明は、請求項１１の画像処理システムにおいて、前記信号発生手段は、前記第２同期信号発生手段に基づき書き込み許可信号を発生する書き込み許可信号発生手段と、前記第２同期信号発生手段に基づき読み出し許可信号を発生する読み出し許可信号発生手段、とを備えたことを特徴とするものである。
【００２４】
特に、請求項１３の発明は、請求項１２の画像処理システムにおいて、前記複数のメモリはＦＩＦＯの動作をするメモリであり、前記複数のＦＩＦＯメモリの各々は、書き込みアドレスカウンタと、読み出しアドレスカウンタと、前記書き込みアドレスカウンタをリセットする書き込みアドレスリセット信号を前記第２同期信号に基づいて発生する書き込みアドレスリセット信号発生手段と、前記読み出しアドレスカウンタをリセットする読み出しアドレスリセット信号を前記第２同期信号に基づいて発生する読み出しアドレスリセット信号発生手段、とを備えたことを特徴とするものである。
【００２５】
特に、請求項１４の発明は、請求項１３の画像処理システムにおいて、前記画像処理システムは、前記複数のＦＩＦＯメモリの各々が、前記書き込みアドレスカウンタをリセットする書き込みアドレスリセット入力と、前記読み出しアドレスカウンタをリセットする読み出しアドレスリセット入力と、前記書き込みアドレスリセット信号発生手段は前記書き込みアドレスリセット信号を前記書き込みアドレスリセット入力に入力し、前記読み出しアドレスリセット信号発生手段は前記読み出しアドレスリセット信号を前記読み出しアドレスリセット入力に入力すること特徴とするものである。
【００２６】
特に、請求項１５の発明は、請求項１４の画像処理システムにおいて、前記第２の擬似主走査同期信号発生手段は、基準クロックに基づいてカウントする第１のカウンタを有し、第１のカウンタ値に到達したことに応じて前記第２の擬似主走査同期信号を発生する擬似主走査同期信号調整手段、とを備えたことを特徴とするものである。
【００２７】
特に、請求項１６の発明は、請求項１２の画像処理システムにおいて、前記書き込み許可信号発生手段は、前記第２同期信号をトリガ信号とし、前記書き込みクロックでカウントアップする書き込み許可調整カウンタを有し、前記書き込み許可調整カウンタが任意で設定した書き込み許可カウンタ値に到達した到達したことに応じて書き込み許可信号を発生することを特徴とするものである。
【００２８】
特に、請求項１７の発明は、請求項１２の画像処理システムにおいて、前記読み出し許可信号発生手段は、前記第２同期信号をトリガ信号とし、前記読み出しクロックでカウントアップする読み出し許可調整カウンタを有し、前記読み出し許可調整カウンタが読み出し許可カウンタ値に到達したことに応じて読み出し許可信号を発生することを特徴とするものである。
【００２９】
特に、請求項１８の発明は、請求項１７の画像処理システムにおいて、前記書き込み許可カウンタ値は第１のレジスタにより、前記画像処理システム内のバスを介して設定することが可能なことを特徴とするものである。
【００３０】
特に、請求項１９の発明は、請求項１８の画像処理システムにおいて、前記読み出し許可カウンタ値は第２のレジスタより、前記画像処理システム内のバスを介して設定することが可能ななことを特徴とするものである。
【００３１】
【発明の実施の形態】
（実施形態１）
以下に、本発明の実施の形態について、図面を参照しながら説明する。図３は本実施形態１の画像処理システム内のＦＩＦＯメモリ制御回路の構成を示すブロック図である。このメモリ制御回路は、メモリ３０、書き込みアドレスカウンタ３１、読み出しアドレスカウンタ３２、書き込み許可調整部３３、読み出し許可調整部３４、ＨＳＹＮＣ１発生部３５、ＨＳＹＮＣ２発生部３６を備えている。
【００３２】
以上のような構成で主走査同期信号ＨＳＹＮＣが、ＨＳＹＮＣ１発生部３５に入力されると、ＨＳＹＮＣ１発生部３５内のレジスタに設定した値に基づいてＨＳＹＮＣ１を生成する。さらに生成されたＨＳＹＮＣ１はＨＳＹＮＣ２発生部３６に入力され、同じくＨＳＹＮＣ２発生部３６内のレジスタに設定した値に基づいてＨＳＹＮＣ２を生成する。本実施の形態において、ＨＳＹＮＣより生成するＨＳＹＮＣ１はＨＳＹＮＣと同等とし、ＨＳＹＮＣ１発生部３５では加工しないものとする。また、このＨＳＹＮＣ１は外部システム等の主走査同期の基準信号として使用される。
【００３３】
メモリ３０は、同時に読み書き可能なデュアルポートＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）からなり、ａワードの記憶容量を有する。このメモリ３０は、書き込み許可信号（ＷＥ）がアクティブになっているときに、書き込みデータ（ＷＤＡＴＡ）が１ワードずつ、書き込みクロック（ＷＣＬＫ）のタイミングで、書き込みアドレス（ＷＡＤＲ）の指定した番地に書き込まれる。また、読み出し許可信号（ＲＥ）がアクティブになっているときに、読み出しデータ（ＲＤＡＴＡ）が１ワードずつ、読み出しクロック（ＲＣＬＫ）のタイミングで、読み出しアドレス（ＲＡＤＲ）の指定した番地から読み出される。ここで、書き込み許可信号（ＷＥ）は書き込み許可調整部３３から出力される信号であり、読み出し許可信号（ＲＥ）は読み出し許可調整部３４から出力される信号である。
【００３４】
さらに、書き込み許可調整部３３には、書き込みクロック（ＷＣＬＫ）、書き込みリセット信号（ＷＲＳＴ）、書き込み許可信号（ＷＥ）、第２擬似主走査同期信号（ＨＳＹＮＣ２）を書き込み許可信号（ＷＥ）のトリガ信号とするトリガ端子（ＷＴＲＧ）、データバス（ＤＢＵＳ）を介して書き込み許可調整部３３内のレジスタにトリガ信号からの書き込み許可遅延値を入力する端子（ＷＥ＿ＤＥＬＡＹ）が接続されている。そして、第２擬似主走査同期信号（ＨＳＹＮＣ２）がトリガ端子（ＷＴＲＧ）に入力されると書き込み許可調整部３３内のカウンタがスタートし、書き込みクロック（ＷＣＬＫ）に同期してカウンタ値がカウントアップされる。上記ＷＥ＿ＤＥＬＡＹ端子よりレジスタに書き込まれた書き込み許可遅延値と上記カウント値が一致すると書き込み許可信号（ＷＥ）をアクティブにし、書き込みアドレスカウンタ３１において、書き込みクロック（ＷＣＬＫ）のタイミングで、書き込みアドレス（ＷＡＤＲ）を１つずつインクリメントする。また、書き込みアドレスリセット信号がアクティブ状態になると書き込みアドレスカウンタ３１の書き込みアドレスはイニシャライズされ（初期値に戻る）、書き込み調整部３３内のカウンタ値もクリアされる。
また、一方の読み出し許可調整部３４には、読み出しクロック（ＲＣＬＫ）、読み出しリセット信号（ＲＲＳＴ）、読み出し許可信号（ＲＥ）、第２擬似主走査同期信号（ＨＳＹＮＣ２）を読み出し許可信号（ＲＥ）のトリガ信号とするトリガ端子（ＲＴＲＧ）、データバス（ＤＢＵＳ）を介して書き込み許可調整部３３内のレジスタにトリガ信号からの読み出し許可遅延値を入力する端子（ＲＥ＿ＤＥＬＡＹ）が接続されている。そして、第２擬似主走査同期信号（ＨＳＹＮＣ２）がトリガ端子（ＲＴＲＧ）に入力されると読み出し許可調整部３４内のカウンタがスタートし、書き込みクロック（ＲＣＬＫ）に同期してカウンタ値がカウントアップされる。上記ＲＥ＿ＤＥＬＡＹ端子よりレジスタに書き込まれた書き込み許可遅延値と上記カウント値が一致すると読み出し許可信号（ＲＥ）をアクティブにし、読み出しアドレスカウンタ３２において、読み出しクロック（ＲＣＬＫ）のタイミングで、読み出しアドレス（ＲＡＤＲ）を１つずつインクリメントする。また、読み出しアドレスリセット信号がアクティブ状態になると読み出しアドレスカウンタ３２の読み出しアドレスはイニシャライズされ（初期値に戻る）、読み出し調整部３４内のカウンタ値もクリアされる。
【００３５】
以上のような構成で、本実施形態の作用に係る画像処理システムをタイミング図を用いて説明する。
【００３６】
図４は第２擬似主走査同期信号（ＨＳＹＮＣ２＊）とそれをトリガとして生成された書き込み許可信号（ＷＥ＊）と読み出し許可信号（ＲＥ＊）信号のタイミング図である。ここで走査系の画像処理システムにおいて、主走査同期信号はプリンタ、複写機、ファクシミリ等の電子機器では、レーザ、ポリゴンミラー等を用いた走査システムであり、レーザによるビームディテクト信号を基準にすることが多い。また、本実施形態において第２擬似主走査同期信号（ＨＳＹＮＣ２＊）、書き込み許可信号（ＷＥ＊）、読み出し許可信号（ＲＥ＊）をそれぞれローアクティブとした。
【００３７】
図４のタイミング図において、書き込み側では、第２擬似主走査同期信号（ＨＳＹＮＣ２＊）が図３のＦＩＦＯメモリ制御回路に入力された時、書き込み許可調整部３３内のカウントがスタートされる。そして書き込み許可調整部３３内のレジスタに設定した書き込み許可ディレイ値に一致するまでの時間（ＷＤ１）に到達すると、書き込み許可信号（ＷＥ）をアクティブにし、書き込み許可区間（Ｗ１）になる。この区間で書き込みアドレスカウンタ３１において、書き込みクロック（ＷＣＬＫ）のタイミングで、書き込みアドレス（ＷＡＤＲ）を１つずつインクリメントし、メモリ３０に順次書き込みクロック（ＷＣＬＫ）同期で書き込みデータ（ＷＤＡＴＡ）を書き込んでいく。
【００３８】
一方、読み出し側も同様に、第２擬似主走査同期信号（ＨＳＹＮＣ２＊）が図３のＦＩＦＯメモリ制御回路に入力された時、読み出し許可調整部３４内のカウントがスタートされる。そして読み出し許可調整部３４内のレジスタに設定した書き込み許可ディレイ値に一致するまでの時間（ＲＤ１）に到達すると、読み出し許可信号（ＲＥ＊）をアクティブにし、読み出し許可区間（Ｒ１）になる。この区間で読み出しアドレスカウンタ３２において、読み出しクロック（ＲＣＬＫ）のタイミングで、読み出しアドレス（ＲＡＤＲ）を１つずつインクリメントし、メモリ３０に順次読み出しクロック（ＲＣＬＫ）同期で読み出しデータ（ＲＤＡＴＡ）を読み出す。
【００３９】
以上のような動作タイミングで、例えば画像処理システムの設計変更等により読み出しクロック（ＲＣＬＫ）の周波数が変更前より低い設定になった場合のタイミング図を（ｂ）図に示す。このとき、図のようにＲ０’区間において、読み出しデータ（ＲＤＡＴＡ０）を読み出しアドレス（ＲＡＤＲ）で指定されたアドレスより順次読み出している。しかし、読み出しクロック（ＲＣＬＫ）の周波数が低くなったために、１アドレス毎の読み出し時間が長くなる。つまりあるデータ分を読み出すＲ０’区間が、設計変更前より図のようにΔｔ長くなるのである。したがって、図のように時間Ｔ３において、前データの読み出し区間（Ｒ０’）の読み出しアドレス（ＲＡＤＲ０）より後データの書き込み区間の書き込みアドレス（ＷＡＤＲ１）が先行してしまい、メモリ３０において、前データ（ＲＤＡＴＡ０）の読み出しが終了する前に後データ（ＷＤＡＴＡ１）の上書きを引き起こしてしまう。
【００４０】
そこで、あらかじめ読み出し許可調整部３４に上述のようなメモリ３０に上書きを防止するようなタイミングで読み出し許可信号（ＲＥ＊）が出力されるように、読み出し許可遅延値をデータバス（ＤＢＵＳ）を介し、読み出し許可調整部３４に設定する。なお、本実施形態では読み出し許可遅延値を小さくした。このような読み出し許可遅延値を変更することにより、読み出し許可信号（ＲＥ＊）のタイミング図を（ｃ）図に示す。図のように、読み出し許可遅延値を小さくすることにより、第２擬似主走査同期信号（ＨＳＹＮＣ２＊）をトリガとして生成される読み出し許可信号（ＲＥ＊）のタイミングが早くなり、結果として読み出し許可区間（Ｒ１’）が読み出し許可遅延値を変更する前と比較して、相対的な書き込み許可区間（Ｗ１）との位相が図のようにφずれる。したがって、前データの読み出し区間（Ｒ０’）の読み出しアドレス（ＲＡＤＲ０）は、後データの書き込み区間の書き込みアドレス（ＷＡＤＲ１）を常に先行する状態になり、メモリ１０において、前データ（ＲＤＡＴＡ０）の読み出しが終了する前に後データ（ＷＤＡＴＡ１）の上書きを引き起こすことなく良好なデータ転送が行なえるのである。
【００４１】
なお、本実施形態では読み出し許可遅延値を調整することにより、データの上書き防止を行なったが、主走査同期信号と書き込み許可区間、および読み出し許可区間の位相関係によっては、書き込み許可遅延値を調整し、データの上書き防止を行なってもよい。
【００４２】
（実施形態２）
以下に、本発明の実施の形態について、図面を参照しながら説明する。図５は本実施形態２の画像処理システム内のＦＩＦＯメモリ制御構成を示すブロック図である。このメモリ制御回路は、メモリ２０Ａ、２０Ｂ、書き込みアドレスカウンタ２１Ａ、２１Ｂ、書き込み許可調整部２３Ａ、２３Ｂ、読み出しアドレスカウンタ２２、読み出し許可調整部２４、ＨＳＹＮＣ１発生部２５、ＨＳＹＮＣ２発生部２６を備えており、２データ系の画像データを一括読み出しすることが可能なシステムである。
【００４３】
メモリ２０Ａ、２０Ｂは、夫々同時に読み書き可能なデュアルポートＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓ　Ｍｅｍｏｒｙ）であり、ａワードの記憶容量を有する。このメモリ２０Ａ、２０Ｂは、書き込み許可信号（ＷＥ＿Ａ、ＷＥ＿Ｂ）がアクティブになっているときに、書き込みデータ（ＷＤＡＴＡ＿Ａ、ＷＤＡＴＡ＿Ｂ）が１ワードずつ、書き込みクロック（ＷＣＬＫ＿Ａ、ＷＣＬＫ＿Ｂ）のタイミングで、書き込みアドレス（ＷＡＤＲ＿Ａ、ＷＡＤＲ＿Ｂ）の指定した番地に夫々書き込まれる。また、読み出し許可信号（ＲＥ）がアクティブになっているときに、読み出しデータ（ＲＤＡＴＡ）が１ワードずつ、読み出しクロック（ＲＣＬＫ）のタイミングで、読み出しアドレス（ＲＡＤＲ）の指定した番地から読み出される。ここで、書き込み許可信号（ＷＥ＿Ａ、ＷＥ＿Ｂ）は書き込み許可調整部２３Ａ、２３Ｂから夫々出力される信号であり、メモリ２０Ａ、２０Ｂに共通な読み出し許可信号（ＲＥ）は読み出し許可調整部２４から出力される信号である。
【００４４】
さらに、書き込み許可調整部２３Ａ、２３Ｂには、書き込みクロック（ＷＣＬＫ＿Ａ、ＷＣＬＫ＿Ｂ）、書き込みリセット信号（ＷＲＳＴ＿Ａ、ＷＲＳＴ＿Ｂ）、書き込み許可信号（ＷＥ＿Ａ、ＷＥ＿Ｂ）、後述する第２擬似主走査同期信号（ＡＳＹＮＣ、ＢＳＹＮＣ）をトリガ信号とするトリガ端子（ＷＴＲＧ＿Ａ、ＷＴＲＧ＿Ｂ）、データバス（ＤＢＵＳ）を介して書き込み許可調整部２３Ａ、２３Ｂ内のレジスタにトリガ信号からの書き込み許可遅延値を入力する端子（ＷＥ＿ＤＥＬＡＹ＿Ａ、ＷＥ＿ＤＥＬＡＹ＿Ｂ）が夫々接続されている。ここで前述の第２擬似主走査同期信号は、まず、主走査同期信号（ＨＳＹＮＣ）をＨＳＹＮＣ１発生部２５に入力し、任意のタイミングで第１擬似主走査同期信号（ＨＳＹＮＣ１）を生成する。この第１擬似主走査同期信号（ＨＳＹＮＣ１）が次段のＨＳＹＮＣ２発生部２６に入力され、第２擬似主走査同期信号を発生する。本実施例において上述の第２擬似主走査同期信号は、メモリ２０Ａの書き込み系とメモリ２０Ｂの書き込み系の２つの信号（ＡＳＹＮＣ、ＢＳＹＮＣ）を各々生成し、所定タイミングで出力する。なお、このタイミングはＤＢＵＳを介して、ＨＳＹＮＣ２発生部２６内に設定したレジスタ値に応じて可変することができる。したがって本実施例ではこの２つの第２擬似主走査同期信号（ＡＳＹＮＣ、ＢＳＹＮＣ）を書き込み許可調整部２３Ａ、２３Ｂのトリガ信号とする。そして、主走査同期信号（ＨＳＹＮＣ）に同期した夫々のトリガ信号（ＡＳＹＮＣ、ＢＳＹＮＣ）がトリガ端子（ＷＴＲＧ＿Ａ、ＷＴＲＧ＿Ｂ）に入力されると書き込み許可調整部２３Ａ、２３Ｂ内のカウンタがスタートし、夫々の書き込みクロック（ＷＣＬＫ＿Ａ、ＷＣＬＫ＿Ｂ）に同期してカウンタ値がカウントアップされる。上記ＷＥ＿ＤＥＬＡＹ＿Ａ、ＷＥ＿ＤＥＬＡＹ＿Ｂの両端子よりレジスタに書き込まれた書き込み許可遅延値と上記カウント値が一致すると書き込み許可信号（ＷＥ＿Ａ、ＷＥ＿Ｂ）をアクティブにし、書き込みアドレスカウンタ（２１Ａ、２１Ｂ）において、夫々の書き込みクロック（ＷＣＬＫ＿Ａ、ＷＣＬＫ＿Ｂ）のタイミングで、書き込みアドレス（ＷＡＤＲ＿Ａ、ＷＡＤＲ＿Ｂ）を１つずつインクリメントする。また、書き込みアドレスリセット信号がアクティブ状態になり、夫々のリセット端子（ＷＲＳＴ＿Ａ、ＷＲＳＴ＿Ｂ）に入力されると、書き込みアドレスカウンタ２１Ａ、２１Ｂの書き込みアドレスはイニシャライズされ（初期値に戻る）、書き込み許可調整部２３Ａ、２３Ｂ内のカウンタ値もクリアされる。
【００４５】
また、一方の読み出し側ではメモリ２０Ａ、２０Ｂで共通の読み出し部を持ち、読み出し許可調整部２４には、読み出しクロック（ＲＣＬＫ）、読み出しリセット信号（ＲＲＳＴ）、読み出し許可信号（ＲＥ）、主走査同期信号（ＨＳＹＮＣ）を読み出し許可信号（ＲＥ）のトリガ信号とするトリガ端子（ＲＴＲＧ）、データバス（ＤＢＵＳ）を介して書き込み許可調整部２４内のレジスタにトリガ信号からの読み出し許可遅延値を入力する端子（ＲＥ＿ＤＥＬＡＹ）が接続されている。そして、主走査同期信号（ＨＳＹＮＣ）がトリガ端子（ＲＴＲＧ）に入力されると読み出し許可調整部２４内のカウンタがスタートし、書き込みクロック（ＲＣＬＫ）に同期してカウンタ値がカウントアップされる。上記ＲＥ＿ＤＥＬＡＹ端子よりレジスタに書き込まれた書き込み許可遅延値と上記カウント値が一致すると読み出し許可信号（ＲＥ）をアクティブにし、夫々のメモリ２０Ａ、２０Ｂに入力され、読み出しアドレスカウンタ２２において、読み出しクロック（ＲＣＬＫ）のタイミングで、読み出しアドレス（ＲＡＤＲ）を１つずつインクリメントする。また、読み出しアドレスリセット信号がアクティブ状態になると読み出しアドレスカウンタ２２の読み出しアドレスはイニシャライズされ（初期値に戻る）、読み出し調整部２４内のカウンタ値もクリアされる。
【００４６】
以上のような構成で、本実施形態の作用に係る画像処理システムをタイミング図を用いて説明する。図６は主走査同期信号（ＨＳＹＮＣ＊）から第２擬似主走査同期信号発生部２６より生成した２つの主走査同期信号（ＡＳＹＮＣ＊、ＢＳＹＮＣ＊）とそれをトリガとして生成された書き込み許可信号（ＷＥ＿Ａ＊、ＷＥ＿Ｂ＊）と読み出し許可信号（ＲＥ＊）信号のタイミング図である。ここで走査系の画像処理システムにおいて、主走査同期信号はプリンタ、複写機、ファクシミリ等の電子機器では、レーザ、ポリゴンミラー等を用いた走査システムであり、レーザによるビームディテクト信号を基準にすることが多い。また、本実施例において２つの第２擬似主走査同期信号（ＡＳＹＮＣ＊、ＢＳＹＮＣ＊）、書き込み許可信号（ＷＥ＿Ａ＊、ＷＥ＿Ｂ＊）、読み出し許可信号（ＲＥ＊）はそれぞれローアクティブとした。
【００４７】
図６のタイミング図において、一方の書き込み側（ＷＤＡＴＡ＿Ａ側）では、第２擬似主走査同期信号（ＡＳＹＮＣ＊）が図５のＦＩＦＯメモリ制御回路に入力された時、書き込み許可調整部２３Ａ内のカウントがスタートされる。そして書き込み許可調整部２３Ａ内のレジスタに設定した書き込み許可ディレイ値に一致するまでの時間（ＷＤ＿Ａ１）に到達すると、書き込み許可信号（ＷＥ＿Ａ＊）をアクティブにし、書き込み許可区間（ＷＡ１）になる。この区間で書き込みアドレスカウンタ２１Ａにおいて、書き込みクロック（ＷＣＬＫ＿Ａ）のタイミングで、書き込みアドレス（ＷＡＤＲ＿Ａ）を１つずつインクリメントし、メモリ２０Ａに順次書き込みクロック（ＷＣＬＫ＿Ａ）同期で書き込みデータ（ＷＤＡＴＡ＿Ａ）を書き込んでいく。
【００４８】
また、もう一方の書き込み側（ＷＤＡＴＡ＿Ｂ側）でも同様に、第２擬似主走査同期信号（ＢＳＹＮＣ＊）が図５のＦＩＦＯメモリ制御回路に入力された時、書き込み許可調整部２３Ｂ内のカウントがスタートされる。そして書き込み許可調整部２３Ｂ内のレジスタに設定した書き込み許可ディレイ値に一致するまでの時間（ＷＤ＿Ｂ１）に到達すると、書き込み許可信号（ＷＥ＿Ｂ）をアクティブにし、書き込み許可区間（ＷＢ１）になる。この区間で書き込みアドレスカウンタ２１Ｂにおいて、書き込みクロック（ＷＣＬＫ＿Ｂ）のタイミングで、書き込みアドレス（ＷＡＤＲ＿Ｂ）を１つずつインクリメントし、メモリ２０Ｂに順次書き込みクロック（ＷＣＬＫ＿Ｂ）同期で書き込みデータ（ＷＤＡＴＡ＿Ｂ）を書き込んでいく。
【００４９】
一方、読み出し側は、主走査同期信号（ＨＳＹＮＣ＊）が図５のＦＩＦＯメモリ制御回路に入力された時、読み出し許可調整部２４内のカウントがスタートされる。そして読み出し許可調整部２４内のレジスタに設定した読み出し許可ディレイ値に一致するまでの時間（ＲＤ１）に到達すると、読み出し許可信号（ＲＥ＊）をアクティブにし、読み出し許可区間（Ｒ１）になる。なお、読み出し許可区間（Ｒ１）はメモリ２０Ａ、２０Ｂに対して共通であり、この区間で読み出しアドレスカウンタ２２において、読み出しクロック（ＲＣＬＫ）のタイミングで、読み出しアドレス（ＲＡＤＲ）を１つずつインクリメントし、メモリ２０Ａ、２０Ｂの両方に対し、順次読み出しクロック（ＲＣＬＫ）同期で読み出しデータＲＤＡＴＡ＿Ａ、ＲＤＡＴＡ＿Ｂを一括して読み出す。
【００５０】
以上のような動作タイミングで、例えば画像処理システムの設計変更等により両書き込みクロック（ＷＣＬＫ＿Ａ、ＷＣＬＫ＿Ｂ）の周波数が変更前より高い設定になった場合のタイミング図を（ｂ）図に示す。このとき、図のようにＷＡ１’、ＷＢ１’区間において、夫々の書き込みデータ（ＷＤＡＴＡ＿Ａ、ＷＤＡＴＡ＿Ｂ）を読み出しアドレス（ＷＡＤＲ＿Ａ、ＷＡＤＲ＿Ｂ）で指定されたアドレスより順次読み出している。しかし、各々の書き込みクロック（ＷＣＬＫ＿Ａ、ＷＣＬＫ＿Ｂ）の周波数が高くなったために、１アドレス毎の読み出し時間が短くなる。つまりあるデータ分を読み出すＷＡ１’、ＷＢ１’区間が、設計変更前より図のようにΔｔ短くなるのである。したがって、図のようにＡ側の書き込み時間Ｔ４において、前データの読み出し区間（Ｒ０）の読み出しアドレス（ＲＡＤＲ＿Ａ０）より後データの書き込み区間の書き込みアドレス（ＷＡＤＲ＿Ａ１）が先行してしまい、メモリ２０Ａにおいて、前データ（ＲＤＡＴＡ＿Ａ０）の読み出しが終了する前に後データ（ＷＤＡＴＡ＿Ａ１）の上書きを引き起こしてしまう。
【００５１】
そこで、あらかじめ書き込み許可調整部２３Ａに上述のようなメモリ２０Ａに上書きを防止するようなタイミングで書き込み許可信号（ＷＥ＿Ａ＊）が出力されるように、ＨＳＹＮＣ２発生部２６内のレジスタに第２擬似主走査同期信号（ＡＳＹＮＣ＊）の生成タイミングをデータバス（ＤＢＵＳ）を介し、ＨＳＹＮＣ２発生部２６に設定する。なお、本実施例では第２擬似主走査同期信号（ＡＳＹＮＣ）の発生タイミングを遅くした。このように第２擬似主走査同期信号（ＡＳＹＮＣ）を変更することにより、書き込み許可信号（ＷＥ＿Ａ）のタイミング図を（ｃ）図に示す。
【００５２】
図の矢印のように、第２擬似主走査同期信号（ＡＳＹＮＣ＊）を遅延させることにより、第２擬似主走査同期信号（ＡＳＹＮＣ＊）をトリガとして生成される書き込み許可信号（ＷＥ＿Ａ＊）のタイミングが遅くなり、結果として書き込み許可区間（ＷＡ１）が読み出し許可遅延値を変更する前と比較して、前データの読み出し許可区間（Ｒ０）との位相が図のようにφずれる。したがって、前データの読み出し区間（Ｒ０）の読み出しアドレス（ＲＡＤＲ＿Ａ０）は、後データの書き込み区間の書き込みアドレス（ＷＡＤＲ＿Ａ１）を常に先行する状態になり、メモリ２０Ａにおいて、前データ（ＲＤＡＴＡ＿Ａ０）の読み出しが終了する前に後データ（ＷＤＡＴＡ＿Ａ１）の上書きを引き起こすことなく良好なデータ転送が行なえるのである。
【００５３】
また、第２擬似主走査同期信号はＦＩＦＯメモリ制御回路におけるデータの書き込み、読み出し制御のみに使用する信号であるので、関係のない外部システムでは第１擬似主走査同期信号を使用することで、第２擬似主走査同期信号のタイミングを変更しても外部システムに影響を与えない。
【００５４】
なお、本実施例ではＡＳＹＮＣ＊を調整することにより、データの上書き防止を行なったが、主走査同期信号と書き込み許可区間、および読み出し許可区間の位相関係によっては、ＢＳＹＮＣ＊を調整し、データの上書き防止を行なってもよい。
【００５５】
【発明の効果】
以上、説明したように本発明によると、ＦＩＦＯメモリにおける読み出しクロックと書き込みクロックの周波数の仕様変更、もしくは広いクロック周波数の範囲でデータの上書きによるデータの消失や同一データの２度読みを防止し、さらには容易な回路流用を可能とし、ソースクロックの異なる画像処理システム間のデータ転送を良好に行なうＦＩＦＯメモリ制御回路、およびそれを含む画像処理システムを提供することが可能である。
【図面の簡単な説明】
【図１】従来のＦＩＦＯメモリ制御回路の構成を示すブロック図である。
【図２】従来のＦＩＦＯメモリ制御回路の課題を示すタイミング図である。
【図３】実施形態１のＦＩＦＯメモリ制御回路の構成を示すブロック図である。
【図４】実施形態１におけるＦＩＦＯメモリ制御回路の動作を示すタイミング図である。
【図５】実施形態２のＦＩＦＯメモリ制御回路の構成を示すブロック図である。
【図６】実施形態２におけるＦＩＦＯメモリ制御回路の動作を示すタイミング図である。
【符号の説明】
１０１、２０Ａ、２０Ｂ、３０　メモリ
１０２、２１Ａ、２１Ｂ、３１　書き込みアドレスカウンタ
１０３、２２、３２　読み出しアドレスカウンタ
２３Ａ、２３Ｂ、３３　書き込み許可調整部
２４、３４　読み出し許可調整部
１０４　書き込みアドレス回路
１０５　読み出しアドレス回路
２５、３５　ＨＳＹＮＣ１発生部
２６、３６　ＨＳＹＮＣ２発生部
【図１】
2004080497.tif 000003
【図２】
2004080497.tif 000004
【図３】
2004080497.tif 000005
【図４】
2004080497.tif 000006
【図５】
2004080497.tif 000007
【図６】
2004080497.tif 000008