(57)【要約】　　　（修正有）【課題】複数信号のフィルタリングを１つのディジタルフィルタで行うディジタルフィルタ装置に関し、チャネル（データ列）数変更や複数チャネルのフィルタリング順序の変更、フィルタリング連続性の保持、各チャネルに対応したフィルタリング特性等を変更可能にする。【解決手段】演算処理部（１０）が生成した複数の入力データ列を入力データメモリ（２０）、ディジタルフィルタ（３０）のフィルタリング、出力データメモリ（４０）以後、データ処理部（５０）が該データ列を所定順序で読み出し処理する。又、入力データメモリ（２０）と出力データメモリ（４０）のアドレスとを対応付けたスイッチテーブルでスイッチング制御部が読み出しと、フィルタ経由後の書き込むタイミングを与える。さらに、フィルタメモリと係数メモリはディジタルフィルタ（３０）の中の遅延回路での途中データ及びフィルタ係数を記憶する。【選択図】　　　図１
2004080699.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力データ列を生成する１つ又は複数の演算処理部と、
該複数の入力データ列を記憶する入力データメモリと、
該入力データメモリから該入力データ列を所定の順序で読み出しフィルタリングして出力データ列を生成するディジタルフィルタと、
を備えたことを特徴としたディジタルフィルタ装置。
【請求項２】
請求項１において、
該ディジタルフィルタが生成した該出力データ列を記憶する出力データメモリと、
該出力データメモリに記憶された該出力データ列を所定の順序で読み出して処理するデータ処理部をさらに備えたことを特徴とするディジタルフィルタ装置。
【請求項３】
請求項２において、
該入力データ列が記憶された該入力データメモリのアドレスと、該出力データ列が記憶された出力データメモリのアドレスとを対応付けたスイッチテーブルと、
該スイッチテーブルに基づき該入力データ列を該入力データメモリから読み出し該ディジタルフィルタを経由して該出力データ列として出力データメモリに書き込むタイミングを与えるスイッチング制御部と、
をさらに備えたことを特徴とするディジタルフィルタ装置。
【請求項４】
請求項１において、
該ディジタルフィルタに含まれる遅延回路における、第１の入力データ列のフィルタリングから次の第２の入力データ列のフィルタリングに移る前の該第１の入力データ列フィルタリングの計算途中データを記憶し、該第１の入力データ列の次のフィルタリング開始時に該計算途中データを該遅延回路に戻すフィルタメモリをさらに備えたことを特徴とするディジタルフィルタ装置。
【請求項５】
請求項１において、
該ディジタルフィルタの各入力データ列に対応したフィルタ係数を記憶する１つ又は複数の係数メモリを、さらに備え、
フィルタリングする入力データ列に対応したフィルタ係数が該ディジタルフィルタに設定されることを特徴としたディジタルフィルタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタルフィルタ装置に関し、特に、複数の信号のフィルタリングを１つのディジタルフィルタで行うディジタルフィルタ装置に関するものである。
【０００２】
近年、ディジタル信号処理技術の高度化に伴い、ディジタルフィルタは、通信、制御等の工学分野全般に渡る必須の技術となっている。このディジタルフィルタにおいて、複数の信号（データ列）のフィルタリングを１つのディジタルフィルタで共通化して行うことも可能である。この場合、処理対象である信号の特性に対応したフィルタリングを行うことが必要となる。
【０００３】
【従来の技術】
図７は、従来例（１）として、特開平１１−２２０３５５号で開示された信号処理回路（ディジタルフィルタ）９０を示している。この信号処理回路９０は、複数のディジタル信号（入力信号８０３，再入力信号８０５）を時分割多重化する信号時分割多重部９１と、上記時分割多重されたサンプリング期間内で複数の種類のフィルタリングを共通化して行う多重化フィルタ部９２とを備えている。
【０００４】
さらに、信号処理回路９０は、多重化フィルタ部９２の出力信号８０７から所望の再入力信号８０５を、上記時分割多重化のタイミングで検出して一時的に保持し、次のフィルタリングに使用するために上記信号時分割多重部９１に帰還する信号検出部９３を備えている。この信号検出部９３は、所望の最終的な出力信号８０８を出力する。
【０００５】
さらに、信号処理回路９０は、タイミング発生部９４を備え、このタイミング発生部９４はクロック８０４を入力して多重化フィルタ部９２及び信号検出部９３にタイミングパルス８０６を与えている。
すなわち、信号検出部９３が入力信号８０３をフィルタリングした再入力信号８０５を信号時分割多重部９１に戻すことにより、多重化フィルタ部９２は、１サンプリング期間内で入力信号８０３に対する複数種類のフィルタリングを共通化して行うことが可能である。
【０００６】
図８は、従来例（２）として、特開昭６３−１４１４０６号で開示されたディジタルフィルタ８０を示している。このディジタルフィルタ８０は、複数の入力データ列（同図では、２つの入力信号８００＿１，８００＿２）を時分割して入力し、データ巾を分割数分の１に縮小して出力するラッチ回路８１＿１，８１＿２と、このラッチ回路８１＿１，８１＿２からのラッチ出力（同図では、３ステート出力）を前記縮小されたデータ巾に対応するサンプルクロックの時間巾だけ遅延させる遅延回路８３＿１〜８３＿４とにより時分割多重化のフィルタ処理を行っている。
【０００７】
すなわち、ラッチ回路８１＿１，８１＿２にそれぞれラッチされた入力信号８００＿１，８００＿２は、ワイヤードＯＲ回路８２を経由した入力信号８０１として交互に遅延回路８３＿１に入力され、以後、サンプルクロックの時間巾だけ順次遅延して、遅延回路８３＿２〜８３＿４にシフトされて行く。
【０００８】
従って、或るサンプルクロックのタイミングにおいて、ワイヤードＯＲ回路８２、遅延回路８３＿２，８３＿４の出力信号は、それぞれ、例えば、入力信号８００＿１、入力信号８００＿１を２サンプルクロックだけ遅延した信号、及び入力信号８００＿１を４サンプルクロックだけ遅延した信号である。これらの信号を用いて演算器８４＿１，８４＿２は、フィルタリング演算を行う。ラッチ回路８５＿１は、演算器８４＿２の演算結果８０２を記憶する。
【０００９】
同様に、次のサンプルクロックのタイミングにおいて、入力信号８００＿２のフィルタリング演算が行われ、この演算結果をラッチ回路８５＿２が記憶する。
図８に示したディジタルフィルタ８０を、マイクロマシン技術（ＭＥＭＳ：Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍ）光スイッチの制御に適用した従来例（３）を図９〜図１１を用いて以下に説明する。
【００１０】
図９は、一般的な６４ｃｈ×６４ｃｈＭＥＭＳ光スイッチの構成例を示している。このＭＥＭＳＵ光スイッチは、コリメータ１４１＿１〜１４１＿６４から成る入力側コリメータアレイ１４０と、ミラー１３１＿１〜１３１＿６４（以下、符号１３１で総称することがある。）から成る入力側ミラーアレイ１３０と、ミラー１５１＿１〜１５１＿６４（以下、符号１５１で総称することがある。）から成る出力側ミラーアレイ１５０と、コリメータ１６１＿１〜１６１＿６４から成る出力側コリメータアレイ１６０とで構成されている。
【００１１】
コリメータ１４１＿１〜１４１＿６４及びミラー１３１＿１〜１３１＿６４は、それぞれ入力チャンネルｃｈ１〜ｃｈ６４に対応しており、ミラー１５１＿１〜１５１＿６４及びコリメータ１６１＿１〜１６１＿６４は、それぞれ出力チャンネルｃｈ１〜ｃｈ６４に対応している。
図１０は、一般的なＭＥＭＳ光スイッチにおけるミラー制御電極の配置例を示しており、この例では、特に、入力側ミラー１３１＿１及び出力側ミラー１５１＿８の電極を示している。入力側ミラー１３１＿１の電極は電極ｘ１（−），ｘ１（＋）、及び電極ｙ１（−），ｙ１（＋）で構成され、出力側ミラー１５１＿８の電極は電極ｘ２（−），ｘ２（＋）、及び電極ｙ２（−），ｙ２（＋）で構成されている。
【００１２】
入力チャネルｃｈ１の光信号を出力チャネルｃｈ８にスイッチングする場合を以下に説明する。
入力チャネルｃｈ１のコリメータ１４１＿１からの光信号７００ａは、入力側ミラー１３１＿１を照射している。入力ミラー１３１＿１の電極ｘ１（＋）に電圧を印加し、静電効果によりミラー１３１＿１を傾けて、ミラー１３１＿１で反射した光信号７００ｂを出力チャネルｃｈ８のミラー１５１＿８に照射する。
【００１３】
さらに、ミラー１５１＿８の電極ｘ２（＋）に電圧を印加して、ミラー１５１＿８で反射した光信号７００ｃを出力チャネルｃｈ８のコリメータ１６１＿８に照射する。このときコリメータ１６１＿８に垂直に光信号７００ｃを照射しなければ光損失が増大する。
入力チャネルｃｈ１の光信号を出力チャネルｃｈ６４にスイッチングする場合、図９において、入力ミラー１３１＿１の電極ｘ１（＋）及び電極ｙ１（−）に電圧を印加し、ミラー１３１＿１で反射した光信号７００ｄを出力チャネルｃｈ６４のミラー１５１＿６４に照射する。
【００１４】
さらに、ミラー１５１＿６４の電極ｘ３（＋），電極ｙ３（−）（図示せず）に電圧を印加して、ミラー１５１＿６４で反射した光信号７００ｅを出力チャネルｃｈ６４のコリメータ１６１＿６４に照射する。
このように、ＭＥＭＳ光スイッチは、ミラー角度を制御して光経路を切り替えるため、光信号を電気信号に変換する必要はなく、また、波長依存性、及び偏波依存性が無く、且つ小型である。このため、ＭＥＭＳ光スイッチは、波長分割多重（ＷＤＭ：Ｗａｖｅｌｅｎｇｔｈ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｉｐｌｅｘ　）ネットワークへの適用に優位なスイッチとして注目されている。
【００１５】
しかしながら、ミラー１３１，１５１は、機械的特性に起因する共振等の過渡特性を有し、この過渡特性がＭＥＭＳ光スイッチの切替時間の増大の要因になっている。
図１１は、従来例（３）として、上記の切替時間を最小にするためにディジタルフィルタを用いたＭＥＭＳ光スイッチ制御回路を示している。
【００１６】
この制御回路は、ミラー１３１，１５１の角度を指定するオープン制御部と、この制御結果をフィードバックしてオープン制御部に戻すフィードバック制御部とで構成されている。
オープン制御部は、ミラー１３１，１５１をそれぞれ制御するディジタルデータ（各チャネルｃｈ１〜ｃｈ６４に対応する４つのデータ、計２５６（＝６４×４）のデータ）を生成する演算処理部１０ｚ＿１〜１０ｚ＿６４（以下、符号１０ｚで総称することがある。）と、このデータをラッチするラッチ回路８１ｚ＿１〜８１ｚ＿６４（以下、符号８１ｚで総称することがある。）と、このラッチ回路８１ｚ＿１〜８１ｚ＿６４にラッチされたデータを時分割で順次選択したディジタルフィルタ入力信号８０１ｚを出力するセレクタ８７ｚと、この入力信号８０１ｚを時分割でフィルタリングした出力信号８０２ｚを生成するディジタルフィルタ８０ｚと、出力信号８０２ｚを時分割で順次ラッチするラッチ回路８５ｚ＿１〜８５ｚ＿６４を備えている。
【００１７】
ディジタルフィルタ８０ｚは、図８に示したディジタルフィルタ８０と構成は異なるが、ラッチ回路８１ｚにラッチされた２５６のデータ（チャネル数“６４”×制御数“４”）に対応する遅延回路８８＿１〜８８＿２５６、遅延回路８９＿１〜８９＿２５６を備えており、基本的な動作は同じである。
【００１８】
すなわち、例えば、ラッチ回路８１ｚ＿１にラッチされた４つのデータの内の１つは、加算器３１＿１で加算された後、クロックで順次遅延回路８８＿１〜８８＿２５６，８９＿１〜８９＿２５６にシフトされ、遅延回路８８＿２５６，８９＿２５６にシフトされたタイミングで、ラッチ回路８１ｚ＿１のデータに対応するフィルタリングされたフィルタ出力信号８０２ｚが加算器３１＿３から出力され、ラッチ回路８５ｚ＿１にラッチされる。
【００１９】
同様に、ラッチ回路８１ｚ＿２〜８１ｚ＿６４のデータをフィルタリングしたデータは、それぞれ、ラッチ回路８５ｚ＿２〜８５ｚ＿６４にラッチされる。
制御回路は、さらに、ラッチ回路８５ｚ＿１〜８５ｚ＿６４にラッチされたデータを、それぞれディジタル／アナログ変換するＤＡ変換器５０＿１〜５０＿６４（以下、符号５０で総称することがある。）と、変換されたアナログ出力信号７０８に基づきミラー１３１，１５１を駆動するドライバ１１０＿１，…，１１０＿６４，１１１＿１，…，１１１＿６４（以下、符号１１０，１１１で総称することがある。）を備えている。
【００２０】
動作において、演算処理部１０ｚは、ミラー１３１，１５１を駆動するデータを演算する。このデータは、ディジタルフィルタ８０ｚで時分割でフィルタリングされる。このディジタルフィルタ８０ｚは、ミラー１３１，１５１の動作時間、すなわち、光スイッチの切替時間が最小になるように設定されている。フィルタリングされたデータは、ＤＡ変換器５０でＤＡ変換された後ドライバ１１０，１１１に与えられる。ドライバ１１０，１１１は、ミラー１３１，１５１を駆動する。
【００２１】
フィードバック制御部は、それぞれ、出力側のチャネルｃｈ１〜ｃｈ６４の光信号７００＿１（ｃｈ１）〜７００＿６４（ｃｈ６４）のレベルを検出する光レベル検出器１７０＿１〜１７０＿６４（以下、符号１７０で総称することがある。）と、検出された光レベルをアナログ／ディジタル変換して演算処理部１０ｚ＿１〜１０ｚ＿６４に与えるＡＤ変換器１８０＿１〜１８０＿６４とで構成されている。
【００２２】
動作において、光レベル検出器１７０でそれぞれ検出された出力チャネルｃｈ１〜ｃｈ６４の光レベル信号７０１は、アナログ／ディジタル変換されたディジタル信号７０２（７００２＿１〜７０２＿６４）として演算処理部１０ｚに与えられる。
すなわち、ミラー１３１，１５１の動作結果が、演算処理部１０ｚにフィードバックされる。演算処理部１０ｚは、ミラーの機械的及び電気的な誤差に起因する光信号７００＿１〜７００＿６４のずれを補正するように入力信号（ミラー制御データ）８００＿１〜８００＿６４を修正する。
【００２３】
【発明が解決しようとする課題】
上述した種々のディジタルフィルタに関しては、数百チャネルの入力データに対して、それぞれ、ディジタルフィルタを設けた場合、必要なハードウエアは、非常に大きなものとなり、コスト、消費電力、及び実装面積的に不利である。
【００２４】
これは、入力データのビット幅が大きくなるに従って、フィルタに必要な乗算器、加算器、及び遅延回路の回路規模は増大するため、ますます不利になる。
さらに、１０００チャネル以上の入力データに対してそれぞれディジタルフィルタを設けることは、不可能といえる。そこで、上述したディジタルフィルタを時分割多重により共通化することが必要になる。
【００２５】
しかしながら、図７に示した従来の信号処理回路（ディジタルフィルタ）は、１サンプリング周期内で処理を完結する場合のフィルタリングに適しているが、１サンプリング周期内で処理が完結しないフィルタリングに適していない。
すなわち、信号処理回路の多重化フィルタ部９２に含まれている遅延回路（図示せず。）には、１サンプリング周期内で処理が完結しない場合、次のフィルタリングに必要なデータが残っていないため、フィルタリングした出力データ列の連続性が保てない。
【００２６】
また、図８に示したディジタルフィルタ、及び図１１で用いたディジタルフィルタは、内部の各遅延回路及び入力側のラッチ回路が、それぞれ入力チャネル数だけ必要である。従って、この方式のディジタルフィルタは、例えば、１０００チャネルのフィルタ処理を行うためには、回路が大規模に成り適さない。
【００２７】
また、この方式のディジタルフィルタは、遅延回路による単位時間遅延を時分割処理と同じタイミングで行う必要がある。従って、この方式のディジタルフィルタは、例えば、ＩＰネットワークから収集したデータの様に周期性が変動する時分割されたデータや、時分割された複数チャネルの順序が入れ替わるようなデータのフィルタリングはできない。
【００２８】
さらに、この方式のディジタルフィルタは、各ミラーの特性が異なる場合、フィルタ係数を各ミラー毎に設定して、各ミラー毎に最適な応答特性にすることが出来ない。
従って本発明は、複数の信号のフィルタリングを１つのディジタルフィルタで行うディジタルフィルタ装置において、フィルタリングを行うチャネル（データ列）数の変更が設計上容易であること、複数のチャネルのフィルタリング順序が変更可能であること、フィルタリングの連続性を保つこと、又は各チャネルに対応したフィルタリング特性を変更可能にすることを課題とする。
【００２９】
【課題を解決するための手段】
上記の課題を解決するため、本発明のディジタルフィルタ装置は、複数の入力データ列を生成する１つ又は複数の演算処理部と、該複数の入力データ列を記憶する入力データメモリと、該入力データメモリから該入力データ列を所定の順序で読み出しフィルタリングして出力データ列を生成するディジタルフィルタとを備えたことを特徴としている（請求項１、付記１）。
【００３０】
すなわち、演算処理部は、複数の入力データ列を生成する。この複数の入力データ列は、１つの演算処理部のみで生成してもよいし、各演算処理部が、１つ又は複数の入力データ列を生成してもよい。
入力データメモリは、演算処理部が生成した複数の入力データ列を記憶する。ディジタルフィルタは、入力データメモリに記憶された複数の入力データ列を所定の順序で読み出しフィルタリングした出力データ列を生成する。
【００３１】
これにより、演算処理部が入力データ列を生成する動作タイミングと、ディジタルフィルタが入力データ列をフィルタリングする動作タイミングとを、異ならせることが可能になる。
従って、各演算処理部の入力データ列生成時間と比較して、ディジタルフィルタのフィルタリング時間が高速である場合、ディジタルフィルタの１サンプリング周期内で多数の入力データ列のフィルタリングが可能になる。
【００３２】
例えば、ディジタルフィルタの１サンプリング周期内で複数の入力データ列を順次フィルタリングすること、入力データ列のフィルタリングの順序を変更すること、ディジタルフィルタの或る１サンプリング周期内での或る入力データ列のフィルタリングをスキップすることや複数回行うことも可能である。
【００３３】
また、演算処理部とディジタルフィルタとの間の動作タイミングを厳格に合わせる必要がなくなり、ディジタルフィルタ装置の設計（タイミング設計、回路設計等）が容易になると共に、演算処理部の追加及び入力データ列（チャネル）数の増減が容易になる。
【００３４】
また、本発明は、該ディジタルフィルタが生成した該出力データ列を記憶する出力データメモリと、該出力データメモリに記憶された該出力データ列を所定の順序で読み出して処理するデータ処理部をさらに備えたことが可能である（請求項２、付記２）。
【００３５】
すなわち、出力データメモリは、ディジタルフィルタが生成した出力データ列を記憶する。データ処理部例えばＤＡ変換器は、出力データメモリから出力データ列を、所定の順序で読み出して、データ処理する。
これにより、ディジタルフィルタが入力データ列をフィルタリングするタイミングと、データ処理部が出力データ列を処理するタイミングとを、異ならせることが可能になる。
【００３６】
従って、データ処理部は、複数の出力データ列を順次処理すること、出力データ列を処理する順序を変更すること、或る１周期内において或る出力データ列のデータ処理をスキップすることや複数回行うことも可能である。
また、ディジタルフィルタとデータ処理部との間のタイミングを厳格に合わせる必要がなくなり、ディジタルフィルタ装置の設計（タイミング設計、回路設計等）が容易になると共に、データ処理部の出力データ列（チャネル）数の増減が容易になる。
【００３７】
また、本発明は、該入力データ列が記憶された該入力データメモリのアドレスと、該出力データ列が記憶された出力データメモリのアドレスとを対応付けたスイッチテーブルと、該スイッチテーブルに基づき該入力データ列を該入力データメモリから読み出し該ディジタルフィルタを経由して該出力データ列として出力データメモリに書き込むタイミングを与えるスイッチング制御部と、をさらに備えたことができる（請求項３、付記３）。
【００３８】
すなわち、スイッチテーブルは、入力データ列が記憶された入力データメモリのアドレスと出力データ列が記憶された出力データメモリのアドレスとを対応付けている。
スイッチング制御部は、このスイッチテーブルに基づき入力データ列を入力データメモリから読み出しディジタルフィルタを経由して出力データ列として出力データメモリに与えるスイッチング（タイミング）制御を行う。
【００３９】
これにより、入力データ列をフィルタリングする順序をスイッチテーブルに基づき指定・変更することが可能になる。
また、入力データ列に対応する所定のデータ処理部に出力データ列をスイッチングすることが可能になる。
【００４０】
また、本発明は、該ディジタルフィルタに含まれる遅延回路における、第１の入力データ列のフィルタリングから次の第２の入力データ列のフィルタリングに移る前の該第１の入力データ列フィルタリングの計算途中データを記憶し、該第１の入力データ列の次のフィルタリング開始時に該計算途中データを該遅延回路に戻すフィルタメモリをさらに備えたことができる（請求項４、付記４）。
【００４１】
ディジタルフィルタは、遅延回路を含んでいる。フィルタメモリは、第１の入力データ列のフィルタリングから次の第２の入力データ列の処理に移る前の該第１の入力データ列フィルタリング中の遅延回路における計算途中データを記憶する。
【００４２】
そして、フィルタメモリは、第１の入力データ列の次のフィルタリング開始時に記憶した計算途中データを遅延回路に戻す。
これにより、例えば、ディジタルフィルタが、第１の入力データ列のフィルタリング状態から、第２の入力データ列のフィルタリング状態に移って、第１の入力データ列のフィルタリング停止状態になった後、第１の入力データ列の次のフィルタリング状態に戻ったとき、フィルタメモリに記憶されていた遅延回路のデータを遅延回路に戻すことにより、フィルタリングした出力データ列の連続性を保つことが可能になる。
【００４３】
また、本発明は、該ディジタルフィルタの各入力データ列に対応したフィルタ係数を記憶する１つ又は複数の係数メモリを、さらに備え、フィルタリングする入力データ列に対応したフィルタ係数を該ディジタルフィルタに設定することができる（請求項５、付記５）。
【００４４】
すなわち、係数メモリは、入力データ列（チャネル）に対応したフィルタ係数（１つ又は複数）を記憶している。ディジタルフィルタに設定されるフィルタ係数は、入力データ列が変わる毎にフィルタリングする入力データ列に対応したフィルタ係数に変更する。
【００４５】
これにより、各入力データ列に対応したフィルタリングが可能になる。
上記の課題を解決するため、本発明のディジタルフィルタ装置は、複数の入力データ列を記憶する入力データメモリと、該入力データメモリから入力した該入力データ列をフィルタリングした出力データ列を生成するディジタルフィルタと、該出力データ列を記憶する出力データメモリとを備えることを特徴としている（付記６）。
【００４６】
すなわち、入力データメモリは、複数の入力データ列を記憶している。
ディジタルフィルタは、入力データ列を所定の順序でフィルタリングした出力データ列を生成する。この出力データ列を出力データメモリは記憶する。
これにより、入力データ列が入力データメモリに書き込まれるタイミングと、ディジタルフィルタが入力データ列をフィルタリングする動作タイミングとを、異ならせることが可能になる。
【００４７】
また、出力データ列がディジタルフィルタから出力データメモリに書き込まれるタイミングと、出力データ列が出力データメモリから読み出されるタイミングとを、異ならせることが可能になる。
従って、ディジタルフィルタのフィルタリングタイミングと入力データメモリへの書き込みタイミング及び出力データメモリからの読み出しタイミングとを厳格に合わせる必要がなくなり、ディジタルフィルタ装置の設計（タイミング設計、回路設計等）が容易になると共に、データ処理部の出力データ列（チャネル）数の増減が容易になる。
【００４８】
また、本発明は、各入力データ列が記憶された該入力データメモリのアドレスと、各出力データ列が記憶された出力データメモリのアドレスとを対応付けたスイッチテーブルと、該スイッチテーブルに基づき該入力データ列を該入力データメモリから読み出し該ディジタルフィルタを経由して該出力データ列として出力データメモリに書き込むタイミングを与えるスイッチング制御部と、さらに備えたことが可能である（付記７）。
【００４９】
すなわち、スイッチテーブルは、各入力データ列が記憶された入力データメモリのアドレスと、各出力データ列が記憶された出力データメモリのアドレスとを対応付けている。
スイッチング制御部は、スイッチテーブルに基づき、入力データメモリから入力データ列を読み出しディジタルフィルタに与えると共に、出力データ列を記憶するアドレスを出力データメモリに与える。
【００５０】
これにより、ディジタルフィルタ装置は、入力データ列をフィルタリングする順序をスイッチテーブルに基づき指定・変更することが可能になる。
また、スイッチテーブルに基づき入力データ列をフィルタリングした出力データ列を出力データメモリの所定のアドレスに記憶すること、すなわちスイッチングすることが可能になる。
【００５１】
【発明の実施の形態】
実施例（１）
図１は、本発明に係るディジタルフィルタ装置１００ａの実施例（１）を示している。この実施例（１）では、図１１で示した従来のディジタルフィルタと同様に、本発明のディジタルフィルタ装置１００ａをＭＥＭＳ光スイッチ制御回路に適用した場合を示している。なお、本発明はＭＥＭＳ光スイッチ制御回路に何ら限定されるものではない。
【００５２】
図１のＭＥＭＳ光スイッチ制御回路と図１１に示した制御回路の基本的な構成は、同じであるが、図１１のディジタルフィルタ８０ｚの代わりに本発明に係るディジタルフィルタ装置１００ａを用いていることが異なっている。
ディジタルフィルタ装置１００ａは、入力データ列を生成する演算処理部１０＿１〜１０＿６４（以下、符号１０で総称することがある。）と、生成された入力データ列７０３（７０３＿１〜７０３＿６４）を記憶する入力データメモリ２０と、記憶された入力データ列７０３を入力信号７０５としてフィルタリングするディジタルフィルタ３０と、フィルタリングされた出力信号７０６を出力データ列として記憶する出力データメモリ４０で構成されている。
【００５３】
ディジタルフィルタ３０は、入力データメモリ加算器３１＿１〜３１＿４、乗算器３３＿１〜３３＿５、及び１チャネル分の遅延メモリ３２＿１，３２＿２で構成された通常のＩＩＲ型ディジタルフィルタであり、図５のディジタルフィルタ３０として後述するが、図１１で示した複数チャネル分の遅延回路８８＿１〜８８＿２５６，８９＿１〜８９＿２５６を備えているディジタルフィルタ８０ｚとは異なっている。
【００５４】
なお、本発明においては、ディジタルフィルタは、何らＩＩＲ型ディジタルフィルタに限定されるものではない。
動作において、演算処理部１０は、各ミラー１３１，１５１を制御する入力データ列７０３を生成して、入力データメモリ２０に与える。入力データメモリ２０は、入力データ列７０３を所定のアドレスに順次記憶すると共に、記憶した入力データ列７０３を所定の順序で入力信号７０５としてディジタルフィルタ３０に与える。
【００５５】
ディジタルフィルタ３０は、入力データ列７０３をフィルタリングした出力データ列を出力信号７０６として生成する。
この出力データ列を出力データメモリ４０は、所定のアドレスに記憶すると共に、記憶した出力データ列を所定のタイミングでＤＡ変換器５０＿１〜５０＿６４に与える。
【００５６】
以後のドライバ１１０，１１１及びミラー１３１，１５１の動作、並びに光レベル検出器１７０及びＡＤ変換器１８０を経由するフィードバック制御動作は、図１１に示した従来例（３）の動作と同様である。
このように、本発明のディジタルフィルタ装置１００ａによれば、演算処理部１０とディジタルフィルタ３０との間に入力データメモリ２０を配置したことにより、演算処理部１０が入力データ列を生成するタイミングと、ディジタルフィルタ３０が入力データ列をフィルタリングするタイミングとを、異ならせることが可能になる。
【００５７】
また、ディジタルフィルタ３０における入力データ列のフィルタリング順序を容易に変更することが可能になる。
また、ディジタルフィルタ３０が入力データ列をフィルタリングするタイミングと、ＤＡ変換器（データ処理部）５０が出力データ列７０７を処理するタイミングとを、異なるタイミングにすることが可能になる。
【００５８】
実施例（２）
図２は本発明のディジタルフィルタ装置１００ｂを適用した実施例（２）を示している。この実施例（２）が、図１の実施例（１）と異なる点は、スイッチング制御部６０及びスイッチテーブル６１を備えていることである。
【００５９】
なお、図２では、図１で示されているミラー１３１，１５１、及び光レベル検出器１７０は、簡略化のため図示されていない。
図３は、スイッチング制御部６０によるスイッチング処理例を示しており、特に、図２に示した演算処理部１０、入力データメモリ２０、ディジタルフィルタ３０、出力データメモリ４０、及びスイッチテーブル６１におけるアドレスとデータの送受信関係を示している。
【００６０】
スイッチテーブル６１には、演算処理部１０で演算した入力データ列（演算結果）７０３に対応するミラー番号（１３１＿１，１５１＿６４，…等）が、ミラー番号に対応する出力データメモリ４０への書込アドレス７１２として設定されている。
図４（１）〜（３）は、図３におけるスイッチング動作タイミングを示している。
【００６１】
図３及び図４（１）〜（３）を参照して実施例（２）におけるディジタルフィルタ装置１００ｂの動作を以下に説明する。
演算処理部１０は、ミラーを制御するための入力データ列７０３を演算して、入力データメモリ２０に与える。入力データメモリ２０は、入力データ列７０３をアドレス０，１，２，３，…に順次記憶する。
【００６２】
スイッチング制御部６０は、入力データメモリ２０及びスイッチテーブル６１にそれぞれ処理サイクルアドレス（読出アドレス）７１０＝“０”及びスイッチテーブル読出アドレス７１１＝“０”を与える（図４（１）、（２）参照）。
なお、この実施例（２）では、読出アドレス７１０と読出アドレス７１１とが同一のアドレスになるように入力データメモリ２０及びスイッチテーブル６１に、各データを記憶するアドレスを設定しておくが、別々のアドレスで構わない。
【００６３】
入力データメモリ２０のアドレス“０”から読み出された入力信号（演算結果）７０５は、ディジタルフィルタ３０においてフィルタリングされ、出力データ列７０６として出力される。
この出力データ列７０６は、スイッチテーブル６１から読み出されたミラー１３１＿１に対応する出力データメモリ４０の書込アドレス７１２に書き込まれる（図４（３）参照）。同様に、入力データメモリ２０のアドレス“１”，“２”，“３”，…に記憶された入力データ列（演算結果）は、順次ディジタルフィルタ３０でフィルタリングされ、ミラー１５１＿６４，１３１＿２，１５１＿８に対応する出力データメモリ４０のアドレスに書き込まれる。
【００６４】
従って、各入力データ列（演算結果）のフィルタリング結果（＝出力データ列）を記憶する出力データメモリ４０のアドレスは、スイッチテーブル６１を変更することで可能になる。また、入力データ列を選択する順序もスイッチテーブル６１を変更することで可能になる。
【００６５】
すなわち、フィルタリングとスイッチング動作を同時に行うことが可能になる。
実施例（３）
図５は、本発明のディジタルフィルタ装置１００ｃの実施例（３）を示している。
【００６６】
この実施例（３）が、図２に示した実施例（２）と異なる点は、ディジタルフィルタ装置１００ｃには、ディジタルフィルタ３０内の遅延メモリ３２＿１，３２＿２に記憶される計算途中データを入力データ列毎に記憶するフィルタメモリ６２＿１〜６２＿６４（以下、符号６２で総称することがある。）をさらに備え、スイッチング制御部６０及びスイッチテーブル６１の代わりにスイッチング制御部６０ａ及びスイッチテーブル６１ａを備えていることである。なお、同図に示した各フィルタメモリ６２は、４つの入力データ列を記憶する。
【００６７】
スイッチング制御部６０ａの基本的な動作はスイッチング制御部６０の動作と同様である。
スイッチテーブル６１ａは、出力データ列７０６を記憶する出力データメモリのアドレスの他に、計算途中データを記憶する書込アドレス７１３も設定されていることが、図３に示したスイッチテーブル６１と異なっている。
【００６８】
図４（４）〜（６）は、実施例（３）におけるフィルタメモリ６２の書込及び読出タイミング例を示している。フィルタリング中における動作を図４（４）〜（６）、及び図５を参照して以下に説明する。
スイッチテーブル６１ａは、フィルタリング中の入力データ列（例えば、ミラー１３１＿１に対応するデータ列）７０５のディジタルフィルタ３０における遅延メモリ（遅延回路）３２＿１，３２＿２の計算途中のデータを、次の入力データ列７０５のフィルタリングに移る前に記憶する（図４（４）、（５）及び図５の書込データ（計算途中データ）７１５＿１，７１５＿２参照）。この時の書込アドレス７１３は、スイッチテーブル６１に設定されている。
【００６９】
そして、スイッチテーブル６１は、例えば、ミラー１３１＿１に対応する次の入力データ列のフィルタリングを開始するとき、ミラー１３１＿１に対応する前のフィルタリング時における遅延メモリ３２＿１，３２＿２の計算途中のデータを、フィルタメモリ６２＿１から遅延メモリ３２＿１，３２＿２に戻す（図４（４）、（６）及び図５の信号７１６＿１，７１６＿２参照）。このときの読出アドレス７１４は、スイッチテーブル６１に設定された書込アドレス７１３と同じである。
【００７０】
これにより、例えば、ミラー１３１＿１のフィルタリング状態が「フィルタリング中」から「停止」に移り、別のミラー１５１＿６４等の「フィルタリング中」の状態に順次遷移した後、ミラー１３１＿１のフィルタリングを「開始」する状態に戻ったとき、前のミラー１３１＿１の計算途中データを遅延メモリ３２＿１，３２＿２に戻すことにより、ミラー１３１＿１にフィルタリングの連続性を保つことが可能になる。
【００７１】
実施例（４）
図６は、本発明のディジタルフィルタ装置１００ｄの実施例（４）を示している。
この実施例（４）が図５に示した実施例（３）と異なる点は、入力データ列７０５毎に対応したディジタルフィルタの係数を記憶する係数メモリ６３＿１〜６３＿６４（以下、符号６３で総称することがある。）をさらに備え、スイッチング制御部６０ａ及びスイッチテーブル６１ａに代わりにスイッチング制御部６０ｂ及びスイッチテーブル６１ｂを備えていることである。
【００７２】
スイッチング制御部６０ｂの基本的な動作は、スイッチング制御部６０ａの動作と同様である。スイッチテーブル６１ｂは、各入力データ列７０５に対応する出力データメモリ４０、フィルタメモリ６２のアドレスの他に各入力データ列７０５に対応するフィルタ係数を記憶するアドレスが設定されていることが、スイッチテーブル６１ａと異なっている。
【００７３】
動作において、スイッチテーブル６１ｂは、例えば、ミラー１３１＿１に対応する入力データ列７０５のフィルタリングを開始する前に、フィルタ係数読出アドレス７１７を係数メモリ６３に与え、ミラー１３１＿１のフィルタリングに対応するフィルタ係数（−Ａ１，−Ａ２，Ｂ０，Ｂ１，Ｂ２）７１８＿１〜７１８＿５をそれぞれ乗算器３３＿１〜３３＿５に設定する。
【００７４】
これにより、ミラー１３１，１５１毎に異なる動作特性に対応したミラー制御を行うことが可能になる。
（付記１）
複数の入力データ列を生成する１つ又は複数の演算処理部と、
該複数の入力データ列を記憶する入力データメモリと、
該入力データメモリから該入力データ列を所定の順序で読み出しフィルタリングして出力データ列を生成するディジタルフィルタと、
を備えたことを特徴としたディジタルフィルタ装置。
【００７５】
（付記２）上記の付記１において、
該ディジタルフィルタが生成した該出力データ列を記憶する出力データメモリと、
該出力データメモリに記憶された該出力データ列を所定の順序で読み出して処理するデータ処理部をさらに備えたことを特徴とするディジタルフィルタ装置。
【００７６】
（付記３）上記の付記２において、
該入力データ列が記憶された該入力データメモリのアドレスと、該出力データ列が記憶された出力データメモリのアドレスとを対応付けたスイッチテーブルと、
該スイッチテーブルに基づき該入力データ列を該入力データメモリから読み出し該ディジタルフィルタを経由して該出力データ列として出力データメモリに書き込むタイミングを与えるスイッチング制御部と、
をさらに備えたことを特徴とするディジタルフィルタ装置。
【００７７】
（付記４）上記の付記１において、
該ディジタルフィルタに含まれる遅延回路における、第１の入力データ列のフィルタリングから次の第２の入力データ列のフィルタリングに移る前の該第１の入力データ列フィルタリングの計算途中データを記憶し、該第１の入力データ列の次のフィルタリング開始時に該計算途中データを該遅延回路に戻すフィルタメモリをさらに備えたことを特徴とするディジタルフィルタ装置。
【００７８】
（付記５）上記の付記１において、
該ディジタルフィルタの各入力データ列に対応したフィルタ係数を記憶する１つ又は複数の係数メモリを、さらに備え、
フィルタリングする入力データ列に対応したフィルタ係数が該ディジタルフィルタに設定されることを特徴としたディジタルフィルタ装置。
【００７９】
（付記６）
複数の入力データ列を記憶する入力データメモリと、
該入力データメモリから入力した該入力データ列をフィルタリングした出力データ列を生成するディジタルフィルタと、
該出力データ列を記憶する出力データメモリと、
を備えたことを特徴とするディジタルフィルタ装置。
【００８０】
（付記７）上記の付記６において、
各入力データ列が記憶された該入力データメモリのアドレスと、各出力データ列が記憶された出力データメモリのアドレスとを対応付けたスイッチテーブルと、
該スイッチテーブルに基づき該入力データ列を該入力データメモリから読み出し該ディジタルフィルタを経由して該出力データ列として出力データメモリに書き込むタイミングを与えるスイッチング制御部と、
さらに備えたことを特徴とするディジタルフィルタ装置。
【００８１】
【発明の効果】
以上説明したように、本発明に係るディジタルフィルタ装置によれば、演算処理部が生成した複数の入力データ列を入力データメモリが記憶し、この入力データ列を、ディジタルフィルタが所定の順序で読み出しフィルタリングして出力データ列を生成するようにしたので、演算処理部が入力データ列を生成する動作タイミングと、ディジタルフィルタが入力データ列をフィルタリングする動作タイミングとを、異なるタイミングにすることが可能になり、ディジタルフィルタ装置の設計（タイミング設計、回路設計等）が容易になると共に、演算処理部の追加及び入力データ列（チャネル）数の増減が容易になる。
【００８２】
また、出力データメモリが出力データ列を記憶し、データ処理部が出力データ列を所定の順序で読み出して処理するように構成したので、ディジタルフィルタ装置の設計が容易になると共に、データ処理部の出力データ列（チャネル）数の増減が容易になる。
【００８３】
また、入力データ列が記憶された入力データメモリのアドレスと、出力データ列が記憶された出力データメモリのアドレスとを対応付けたスイッチテーブル備え、このスイッチテーブルに基づきスイッチング制御部が、該入力データ列を該入力データメモリから読み出し該ディジタルフィルタを経由して該出力データ列として出力データメモリに書き込むタイミングを与えるようにしたので、入力データ列をフィルタリングする順序をスイッチテーブルに基づき指定することが可能になると共に、入力データ列に対応する所定のデータ処理部に出力データ列をスイッチングすることが可能になる。
【００８４】
また、フィルタメモリが、ディジタルフィルタに含まれる遅延回路における計算途中データを記憶するように構成したので、連続したフィルタリングを行うことが可能になる。
また、係数メモリが、ディジタルフィルタの各入力データ列に対応したフィルタ係数を記憶するように構成したので、各入力データ列に対応したフィルタリングが可能になる。
【００８５】
すなわち、本発明のディジタルフィルタ装置を用いることにより、サンプリング周期を利用したフィルタリング及びスイッチングを行い、また、フィルタリングの計算途中のデータ及びフィルタ係数を記憶することで、フィルタ回路の共通化が可能になる。
【００８６】
また、チャネル数の追加・変更時の設計工数の削減や、回路規模、コスト、及び消費電力の削減が可能になる。
さらに、本発明のディジタルフィルタ装置は、ＭＥＭＳ光スイッチ等の大規模なフィルタリング回路や、フィルタリングデータの周期性や時分割されたチャネルの順序が入れ替わるシステム、例えばＩＰネットワーク、モバイルネットワークにおいても柔軟に対応することが可能である。
【図面の簡単な説明】
【図１】本発明に係るディジタルフィルタ装置の実施例（１）を示したブロック図である。
【図２】本発明に係るディジタルフィルタ装置の実施例（２）を示したブロック図である。
【図３】本発明に係るディジタルフィルタ装置におけるスイッチング動作例を示したブロック図である。
【図４】本発明に係るディジタルフィルタ装置の実施例（２）、（３）における動作タイミング例を示したタイムチャート図である。
【図５】本発明に係るディジタルフィルタ装置の実施例（３）を示したブロック図である。
【図６】本発明に係るディジタルフィルタ装置の実施例（４）を示したブロック図である。
【図７】従来のディジタルフィルタの構成例（１）を示したブロック図である。
【図８】従来のディジタルフィルタの構成例（２）を示したブロック図である。
【図９】一般的な６４ｃｈ×６４ｃｈＭＥＭＳ光スイッチの構成例を示した図である。
【図１０】一般的なＭＥＭＳ光スイッチにおけるミラー制御電極の配置を示した図である。
【図１１】従来のディジタルフィルタを用いたＭＥＭＳ光スイッチ制御回路を示したブロック図である。
【符号の説明】
１００ａ〜１００ｄ　ディジタルフィルタ装置
１１０，１１０＿１〜１１０＿６４，１１０＿１＿１，１１０＿１＿２　　ドライバ
１１１，１１１＿１〜１１１＿６４，１１１＿８＿１，１１０＿８＿２　　ドライバ
１３０　　入力側ミラーアレイ　　　　　　　　　　　　　　　１３１，１３１＿１〜１３１＿６４　ミラー
１４０　　入力側コリメータアレイ　　　　　　　　　　　１４１＿１〜１４１＿６４　コリメータ
１５０　　出力側ミラーアレイ　　　　　　　　　　　　　　　１５１，１５１＿１〜１５１＿６４　ミラー
１６０　　出力側コリメータアレイ　　　　　　　　　　　１６１＿１〜１６１＿６４　コリメータ
１７０，１７０＿１〜１７０＿６４　光レベル検出器　　　　１８０，１８０＿１〜１８０＿６４　ＡＤ変換器
１０，１０＿１〜１０＿６４，１０ｚ，１０ｚ＿１〜１０ｚ＿６４　演算処理部
２０，２０＿１〜２０＿６４　　入力データメモリ　　　　　３０　　ディジタルフィルタ
３１，３１＿１〜３１＿４　加算器　　　　　　　　　　　　　　　　３２＿１，３２＿２　遅延メモリ
３３＿１〜３３＿５　乗算器
４０，４０＿１〜４０＿６４　　出力データメモリ
５０，５０＿１〜５０＿６４　　ＤＡ変換器、データ処理部
６０，６０ａ，６０ｂ　　スイッチング制御部　　　　　　６１，６１ａ，６１ｂ　　スイッチテーブル
６２，６２＿１〜６２＿６４　　フィルタメモリ　　　　　　　６３，６３＿１〜６３＿６４　　係数メモリ
８０，８０ｚ　　ディジタルフィルタ
８１，８１＿１，８１＿２，８１ｚ，８１ｚ＿１〜８１ｚ＿６４　ラッチ回路
８２　ワイヤードＯＲ回路　　　　　　　　　　　　　　　　　　８３＿１〜８３＿４　遅延回路
８４＿１，８４＿２　演算器
８５＿１，８５＿２，８５ｚ，８５ｚ＿１〜８５ｚ＿６４　ラッチ回路
８６　ワイヤードＯＲ回路　　　　　　　　　　　　　　　　　　８７ｚ　　セレクタ
８８＿１〜８８＿２５６，８９＿１〜８９＿２５６　遅延回路
９０　ディジタルフィルタ、信号処理回路
９１　信号時分割多重部　　　　　　　　　　　　　　　　　　９２　多重化フィルタ部
９３　信号検出部　　　　　　　　　　　　　　　　　　　　　　　　９４　タイミング発生部
７００ａ〜７００ｅ，７００＿１〜７００＿６４　光信号
７０１　　光レベル信号
７０２，７０２＿１〜７０２＿６４　ディジタル信号
７０３，７０３＿１〜７０３＿６４　入力データ列
７０５　　ディジタルフィルタ入力信号、入力データ列
７０６　　ディジタルフィルタ出力信号、出力データ列
７０７　　出力データ列　　　　　　　　　　　　　　　　　　　　　７０８　アナログ出力信号
７１０　　処理サイクルアドレス、入力データメモリ読出アドレス
７１１　　スイッチテーブル読出アドレス
７１２　　出力データメモリ書込アドレス　　　　　７１３　書込アドレス
７１４　　読出アドレス
７１５＿１〜７１５＿４　　書込データ、計算途中データ
７１６＿１〜７１６＿４　　読出データ、計算途中データ
７１７　　フィルタ係数読出アドレス　　　　　　　　　７１８＿１〜７１８＿５　　フィルタ係数
８００＿１〜８００＿６４　入力信号（ミラー制御データ）
８０１，８０１ｚ　ディジタルフィルタ入力信号
８０２，８０２ｚ　ディジタルフィルタ出力信号、演算結果
８０３　　入力信号　　　　　　　　　　　　　　　　　　　　　　　　　８０４　クロック
８０５　　再入力信号　　　　　　　　　　　　　　　　　　　　　　　８０６　タイミングパルス
８０７，８０８　　出力信号
ｘ１（−）〜ｘ３（−），ｘ１（＋）〜ｘ３（＋），ｙ１（−）〜ｙ３（−），ｙ１（＋）〜ｙ３（＋）　　電極
図中、同一符号は同一又は相当部分を示す。
【図１】
2004080699.tif 000003
【図２】
2004080699.tif 000004
【図３】
2004080699.tif 000005
【図４】
2004080699.tif 000006
【図５】
2004080699.tif 000007
【図６】
2004080699.tif 000008
【図７】
2004080699.tif 000009
【図８】
2004080699.tif 000010
【図９】
2004080699.tif 000011
【図１０】
2004080699.tif 000012
【図１１】
2004080699.tif 000013