(57)【要約】【課題】  強誘電体メモリの過剰駆動アクセス方法及び装置を提供すること。【解決手段】  強誘電体メモリに記憶されているデータにアクセスする場合、本発明がさらに提供するのは、過剰駆動電流である。この電流は、ビット線ＢＬ及びＢＬ′の電圧をわずかに低下／上昇させ、両ビット線間の電位差をさらに拡大する。この拡大は、プレート線／ビット線駆動方法を用いて、プレート線／ビット線電圧を上昇した後に行われる。【選択図】      図６
2004319057.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体メモリへのプレート線過剰駆動アクセス方法であって、
前記強誘電体メモリのプレート線の電圧を上昇し、前記強誘電体メモリの正のビット線と負のビット線との間に電位差を発生させる段階と、
第１リーク電流及び第２リーク電流を前記正のビット線と前記負のビット線とにそれぞれ供給し、前記電位差を拡大する段階と、
前記強誘電体メモリのセンス増幅器を有効にして、前記電位差をさらに拡大する段階と、
前記正のビット線と前記負のビット線との間の電位差を検知するとともに、それに応じて前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とする方法。
【請求項２】
請求項１に記載のプレート線過剰駆動アクセス方法において、
前記センス増幅器はラッチセンス増幅器であって、
前記ラッチセンス増幅器が有効の場合、前記正のビット線の電圧と前記負のビット線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることを特徴とする方法。
【請求項３】
強誘電体メモリへのビット線過剰駆動アクセス方法であって、
前記強誘電体メモリの正のビット線と負のビット線とを予め充電し、前記正のビット線と前記負のビット線の電圧をハイレベルに上昇させる段階と、
前記強誘電体メモリのワード線を有効にし、前記正のビット線と前記負のビット線との間に電位差を発生させる段階と、
前記正のビット線と前記負のビット線とにそれぞれ第１リーク電流と第２リーク電流とを供給し、前記電位差をさらに拡大させる段階と、
前記強誘電体メモリのセンス増幅器を有効にする段階と、
前記正のビット線と前記負のビット線との間の前記電位差を検知し、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とする方法。
【請求項４】
請求項３に記載のビット線過剰駆動アクセス方法において、
前記センス増幅器がラッチセンス増幅器であって、
前記ラッチセンス増幅器が有効の場合、前記正のビット線の電圧と前記負のビット線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることを特徴とする方法。
【請求項５】
センス増幅器と、前記センス増幅器に連結される記憶装置とを備え、
互いに平行で且つ前記センス増幅器に結合された正のビット線及び負のビット線と、
前記正のビット線及び負のビット線にほぼ直交するワード線と、
前記ワード線に結合され、前記ワード線が有効の場合に前記正のビット線に接続される正のメモリセルと、
前記ワード線に結合され、前記ワード線が有効の場合に前記負のビット線に接続される負のメモリセルと、
前記正の記憶装置と負の記憶装置とに連結されるプレート線と、
前記正のビット線に接続される第１電流源と、
前記負のビット線に接続される第２電流源と、
を備えることを特徴とする強誘電体メモリ。
【請求項６】
請求項５に記載の強誘電体メモリにおいて、
前記強誘電体メモリがプレート線駆動アクセス方法に適用され、
前記第１電流源が前記正のビット線から接地へと流れ、前記第２電流源が前記負のビット線から接地へと流れることを特徴とする強誘電体メモリ。
【請求項７】
請求項６に記載の強誘電体メモリにおいて、
前記第１電流源及び前記第２電流源はそれぞれＮ型トランジスタを備え、過剰駆動信号に従って導通させられることを特徴とする強誘電体メモリ。
【請求項８】
請求項５に記載の強誘電体メモリにおいて、
前記強誘電体メモリにビット線駆動アクセス方法が適用され、
前記第１電流源は前記正のビット線へと流れ、前記第２電流源は前記負のビット線へと流れることを特徴とする強誘電体メモリ。
【請求項９】
請求項８に記載の強誘電体メモリにおいて、
前記第１電流源及び前記第２電流源はそれぞれＰ型トランジスタを備え、過剰駆動信号に従って導通させられることを特徴とする強誘電体メモリ。
【請求項１０】
請求項５に記載の強誘電体メモリにおいて、
前記センス増幅器がラッチセンス増幅器であることを特徴とする強誘電体メモリ。
【請求項１１】
記憶装置を備えた強誘電体メモリであって、
互いに平行で且つ前記センス増幅器に結合された正のビット線及び負のビット線と、
正のビット線及び負のビット線にほぼ直行するワード線と、
前記ワード線及び前記正のビット線に結合され、且つ前記ワード線が有効の場合に前記正のビット線に接続される正のメモリセルと、
前記ワード線及び前記負のビット線に結合され、且つ前記ワード線が有効の場合に前記負のビット線に接続される負のメモリセルと、
前記正の記憶装置及び前記負の記憶装置に結合されるプレート線と、
センス増幅器と、
を備え、
出力端子と入力端子とが前記正のビット線及び前記負のビット線にそれぞれ結合され、
前記負のビット線の電圧の位相を反転させた後に、前記負のビット線の電圧を出力する第１Ｐ型トランジスタ及び第１Ｎ型トランジスタからなる第１位相インバータを含み、
前記第１Ｐ型トランジスタ及び前記第１Ｎ型トランジスタのゲート電極が、前記負のビット線に結合され、
前記第１Ｐ型トランジスタのドレイン電極と前記第１Ｎ型トランジスタのソース電極とが、前記第１位相インバータの前記出力端子に結合され、
入力端子と出力端子とが前記正のビット線及び前記負のビット線にそれぞれ結合され、
前記正のビット線の電圧の位相を反転させた後に、前記正のビット線の電圧を出力する第２Ｐ型トランジスタ及び第２Ｎ型トランジスタからなる第２位相インバータを含み、
前記第２Ｐ型トランジスタ及び前記第２Ｎ型トランジスタのゲート電極が、前記正のビット線に結合され、
前記第２Ｐ型トランジスタのドレイン電極と前記第２Ｎ型トランジスタのソース電極とが、前記第２位相インバータの前記出力端子に結合され、
一端が前記第１及び前記第２Ｐ型トランジスタの前記ソース電極に結合され、他端が電源に結合されたＰスイッチを含み、
一端が前記第１及び前記第２Ｎ型トランジスタの前記ドレイン電極に結合され、他端が接地されたＮスイッチを含むことを特徴とする強誘電体メモリ。
【請求項１２】
請求項１１に記載の強誘電体メモリにおいて、
前記強誘電体メモリにプレート線駆動アクセス方法が適用され、
前記アクセス方法が、
前記ワード線を有効にする段階と、
前記プレート線を有効にして、前記正のビット線と前記負のビット線との間に電位差を発生させる段階と、
前記Ｎスイッチを有効にして前記電位差を拡大する段階と、
前記Ｐスイッチを有効にして前記センス増幅器をしてさらに前記電位差を拡大せしめ、その際、前記拡大が、前記正のビット線の電圧と前記負のビット線の電圧のうち、高い方の電圧をハイレベルに上昇させ、低い方の電圧をローレベルに下降させることによって行われる段階と、
前記正のビット線と前記負のビット線との間の前記電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とする強誘電体メモリ。
【請求項１３】
前記請求項１１に記載の強誘電体メモリにおいて、
前記強誘電体メモリにビット線駆動アクセス方法が適用され、
前記アクセス方法が、
前記正のビット線と負のビット線とを予め充電する段階と、
前記ワード線を有効にして前記正のビット線と負のビット線との間に電位差を発生させる段階と、
前記Ｐスイッチを有効にして前記電位差を拡大する段階と、
前記Ｎスイッチを有効にし、前記センス増幅器をして前記電位差をさらに拡大せしめる段階と、
前記正のビット線と負のビット線との間の電位差を検知するとともに、それに従って前記強誘電体メモリに記憶されているコンテンツを出力する段階と、
を含むことを特徴とする強誘電体メモリ。
【請求項１４】
前記請求項１１に記載の強誘電体メモリにおいて、
前記ＰスイッチがＰ型トランジスタであることを特徴とする強誘電体メモリ。
【請求項１５】
前記請求項１１に記載の強誘電体メモリにおいて、
前記ＮスイッチがＮ型トランジスタであることを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は総じてメモリアクセス方法及び装置に係り、より詳細には、強誘電体メモリへの過剰駆動アクセス方法及び強誘電体記憶装置に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体蓄電器を記憶媒体として使用する。強誘電体蓄電器は異なる極性を与えられた状態に分極することが可能であり、記憶されているデータを、分極された状態によって示すことができる。図１は、強誘電体蓄電器の分極された状態の遷移を示す図である。強誘電体蓄電器の分極された状態の遷移は、ヒステリシスを有する。つまり、強誘電体蓄電器の分極を負の状態から正の状態へ遷移させるためには、０より大きい電圧を印加しなければならず、また、強誘電体蓄電器の分極を正の状態から負の状態に遷移させるためには、０より小さい電圧を印加しなければならない。強誘電体蓄電器の分極された状態は電源供給がなくても維持され得ることから、強誘電体蓄電器が、現在使用されているフラッシュメモリに取って代わる可能性があることがうかがえる。さらに、強誘電体蓄電器の分極された状態は、強誘電体蓄電器にかかる電圧が変化すれば、変更され得る。従って、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に取って代わる可能性も同様に秘めていることになる。
【０００３】
ヒステリシスの特徴を有するのとは別に、強誘電体蓄電器は他の特徴も備えている。それは、強誘電体蓄電器の電気容量を変えることができるという点である。電気容量Ｃを表す公式は、Ｃ＝ΔＱ／ΔＶで、Ｑは電荷量を、Ｖは蓄電器の電圧降下を示す。強誘電体蓄電器の分極Ｐは電荷量Ｑに比例し、したがって電気容量Ｃは、図１に示される分極の遷移曲線の傾きに比例する。傾きが大きければ大きいほど、電気容量も大きくなる。図１から、極性遷移中の電気容量は、安定状態における電気容量よりも大きいということが推察できる。
【０００４】
図２（Ａ）は、強誘電体メモリの記憶装置を説明する回路図である。この記憶装置は１Ｔ１Ｃの形状をしており、１つのトランジスタＴと１つの強誘電体蓄電器Ｃｆとから構成される。強誘電体蓄電器Ｃｆの一端は、プレート線ＰＬに連結されている。ワード線ＷＬが有効の場合、強誘電体蓄電器Ｃｆにおける電圧降下はちょうどプレート線ＰＬとビット線ＢＬとの間の電位差である。図２（Ｂ）は、強誘電体メモリの別の記憶装置を説明する回路図である。この記憶装置は２Ｔ２Ｃの形状をしており、２つのトランジスタＴ及びＴ′と、２つの強誘電体蓄電器Ｃｆ及びＣｆ′とから構成される。各記憶装置はさらにセンス増幅器ＳＡを備えており、ビット線ＢＬとビット線ＢＬ′との間の電位差を増幅して、強誘電体メモリに記憶されているデータへのアクセスを円滑にする。図２（Ｂ）に示されるセンス増幅器ＳＡはラッチセンス増幅器であり、さらに２つの位相インバータを具備する。この位相インバータは、高電圧のビット線の電圧をさらに高くし、低電圧のビット線の電圧をさらに低くする。センス増幅器ＳＡは、センス増幅器有効化信号ＳＡＥが受信されると動作を開始する。
【０００５】
一般的に、強誘電体メモリへのアクセス方法は２つある。すなわち、プレート線駆動方法と、ビット線駆動方法である。図３は、プレート線駆動方法が強誘電体メモリにアクセスするために用いられる場合のタイミング図である。ここでは例として図２の強誘電体メモリを用いる。初期段階においては、Ｐ及びＰ′すなわち強誘電体蓄電器Ｃｆ及びＣｆ′の分極された状態は、各々正極性と負極性となっている。まず、期間Ｔ１中にワード線ＷＬを有効にし、トランジスタＴ及びＴ′を導通させる。次に、期間Ｔ２中にプレート線ＰＬを有効にし、プレート線ＰＬにおける電圧を高レベルに上げる。強誘電体蓄電器Ｃｆ及びＣｆ′の電圧降下が正に変化するため、図示されるように、分極された状態Ｐ及びＰ′も正になる。負から正への極性の変化に伴って、強誘電体蓄電器Ｃｆ′の電気容量は増加する。蓄電器Ｃｆ′はもっと電気量を蓄え、その結果ビット線ＢＬ′は高い電圧となる。続いて、センス増幅器ＳＡを有効にして、ビット線ＢＬとビット線ＢＬ′との間の電位差を拡大し、記憶装置に記憶されているデータの識別を容易にする。即ち、高電圧ビット線ＢＬ′の電圧がハイレベルに上昇し、低電圧側のビット線の電圧がローレベルに下降する。ビット線ＢＬ′の電圧とプレート線ＰＬの電圧とが両方ともハイレベルであるため、強誘電体蓄電器Ｃｆ′における電圧降下は０に近づく。分極された状態Ｐは正のままで、その遷移は図示されている。前述の期間Ｔ１及びＴ２は駆動段階であり、この期間中にビット線電圧が差動増幅される。期間Ｔ３はセンス段階である。
【０００６】
期間Ｔ３において、Ｐ′すなわち強誘電体蓄電器Ｃｆ′の極性は、アクセス段階の前には負だったものが、正になる。強誘電体蓄電器Ｃｆ′の元来の分極された状態を復旧するためには、復旧手順を踏む必要がある。まず、期間Ｔ４中にプレート線ＰＬを無効にし、Ｐ′すなわち強誘電体蓄電器Ｃｆ′の分極された状態が負になるようにする。このとき、強誘電体蓄電器Ｃｆ′における電圧降下は既に負に変わっている。次に、期間Ｔ５中にセンス増幅器ＳＡを無効にする。すると、ビット線ＢＬの電圧が即座に降下し、強誘電体蓄電器Ｃｆ′の電圧降下は０となる。そして、元の分極された状態に復旧する。
【０００７】
プレート線駆動方法は、まずプレート線ＰＬとワード線ＷＬを有効にし、ビット線ＢＬ及びＢＬ′が、強誘電体蓄電器Ｃｆ及びＣｆ′の分極された状態に従って、異なる電圧を発生させるようにする。ビット線駆動方法は、ワード線ＷＬを有効にする前にビット線ＢＬ及びＢＬ′を有効にする。すると、ビット線ＢＬ及びＢＬ′は、強誘電体蓄電器Ｃｆ及びＣｆ′の分極された状態に従って、異なる電圧を発生させることができる。これは、当業者には周知であり、ここでは繰り返さない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
アクセス品質をさらに向上させるために、「A76 mm2 8Mb鎖強誘電体メモリ（ＩＳＳＣＣ、２００１年）」において過剰駆動アクセス方法が提案されている。図４は従来の過剰駆動アクセス方法による強誘電体メモリ４００の回路図である。強誘電体メモリ４００は、ビット線ＢＬ及びＢＬ′がトランジスタＱ及びＱ′と蓄電器Ｃｏｖ及びＣｏｖ′とにそれぞれ接続されるという点で、前述の強誘電体メモリとは異なっている。図５は、従来の過剰駆動方法によるタイミング図である。セルＣＬ及びＣＬ′の分極された状態が、初期段階においてそれぞれ負及び正であるとする。ここで、過剰駆動アクセス方法は、前述のプレート線駆動方法又はビット線駆動方法を補助するために用いられる。この例においては、過剰駆動アクセス方法は、プレート線駆動方法を補助するために用いられる。まず、時刻ｔ１においてプレート線ＰＬの電圧を上昇させる。セルＣＬの極性は既に負から正へ変化しているので、セルＣＬはより大きな電気容量を有するとともに、ビット線ＢＬに連結されるべき電気量をより多く有している。その結果、ビット線ＢＬの電圧はＢＬ′の電圧よりも高くなり、その電位差はΔｖ１となる。次に、時刻ｔ３において過剰駆動電圧ＯＤＶを下降させる。それに従って、ビット線ＢＬ及びＢＬ′の電圧も降下する。セルＣＬはより大きな電気容量を有しているので、ビット線ＢＬの電圧はビット線ＢＬ′の電圧よりもゆっくりと下降する。過剰駆動電圧ＯＶＤの導入によって、ビット線ＢＬとビット線ＢＬ′との間の電位差はΔｖ２拡大し、Δｖ１よりも大きくなる。最後に、時刻ｔ５においてセンス増幅器ＳＡを作動させ、ビット線ＢＬの電圧をハイレベルに上げ、ビット線ＢＬ′の電圧をローレベルに下げる。現在の記憶装置に記憶されているコンテンツはアクセス可能になる。しかし、この方法ではより多くの蓄電器とトランジスタとが必要とされ、結果としてチップ面積と製作費用も大きくなってしまうことになる。
【課題を解決するための手段】
【０００９】
従って、本発明の目的は、チップを大きくする必要のない過剰駆動アクセス方法と装置とを提供し、アクセスの効率性を向上させることである。強誘電体メモリに記憶されているデータにアクセスする場合、本発明はさらに、ビット線ＢＬとビット線ＢＬ′との間の電位差をより拡大する過剰駆動電流を提供する。この拡大は、プレート線駆動方法が適用される場合にはプレート線電圧を上げた後、あるいはビット線駆動方法が適用される場合にはビット線電圧を上げた後で行われる。
【００１０】
本発明の他の目的は、第１電流源及び第２電流源を過剰駆動電流供給として使用するという特徴を持つ強誘電体メモリを提供することである。
【００１１】
本発明のさらなる目的は、プレート線過剰駆動アクセス方法を提供することである。まず、プレート線電圧が上昇され、正のビット線と負のビット線との間に電位差を発生させる。次に、この電位差を、第１リーク電流及び第２リーク電流によって正のビット線及び負のビット線にそれぞれ供給することによって拡大し、正のビット線及び負のビット線の電圧を下げられるようにする。その後、強誘電体メモリのセンス増幅器を有効にして、電位差をさらに拡大する。最後に、正のビット線と負のビット線との間の電圧を察知し、それに従って強誘電体メモリに記憶されているコンテンツを出力する。
【００１２】
本発明のさらに別の目的は、ビット線過剰駆動アクセス方法を提供することである。まず、正のビット線と負のビット線とをプリチャージし、これらの電圧をハイレベルに上昇させる。次に、ワード線を有効にし、正のビット線と負のビット線との間に電位差を生じさせる。その後、第１リーク電流及び第２リーク電流を正のビット線及び負のビット線にそれぞれ供給することによって、電位差を拡大する。それから、強誘電体メモリのセンス増幅器を有効にし、電位差をさらに拡大する。最後に、正のビット線と負のビット線との間の電位差を検知し、それに従って強誘電体メモリに記憶されているコンテンツを出力する。
【００１３】
本発明のさらに別の目的は、プレート線駆動アクセス方法又はビット線駆動アクセス方法を用いる強誘電体メモリを提供することである。スイッチＰとスイッチＮで制御されるセンス増幅器は、２つのスイッチのうち１つしか有効でない場合には電流源として使用され、２つのスイッチＰとＮとが両方とも有効である場合には通常のセンス動作及び増幅動作を行う。
【００１４】
本発明の他の目的、特徴及び利点は、以下の好適な、しかし限定されない実施例についての詳述から明らかになるであろう。以下本発明を、添付図面を参照して詳述する。
【発明を実施するための最良の形態】
【００１５】
本発明の要旨は、強誘電体メモリに記憶されているデータにアクセスする際に、過剰駆動電流を提供し、ビット線ＢＬとビット線ＢＬ′との間の電位差を拡大させるところにある。この拡大は、プレート線駆動方法が適用される場合にはプレート線電圧を上げた後で、あるいはビット線駆動方法が適用される場合にはビット線電圧を上げた後で行われる。プレート線駆動方法を補助するプレート線過剰駆動方法と、ビット線駆動方法を補助するビット線過剰駆動方法とは、以下にそれぞれ開示される。
【実施例１】
【００１６】
図６（Ａ）は、本発明の実施例１によるプレート線過剰駆動方法を用いた強誘電体メモリ６００の回路図である。強誘電体メモリ６００が従来の記憶装置と異なっているのは、ビット線ＢＬ及びＢＬ′がそれぞれ電流源ｌ１及びｌ１′を有しているという点である。これらの電流源は、Ｐ型トランジスタによって構成される。図６（Ｂ）は、図６（Ａ）の強誘電体メモリ６５０の回路図である。図６（Ｂ）においては、電流源ｌ１及びｌ１′はＮ型トランジスタＱ１及びＱ１′によって構成される。トランジスタＱ１及びＱ１′の伝導は、過剰駆動電圧ＯＤＶのレベルに従って決定される。
【００１７】
図７は、プレート線過剰駆動方法が強誘電体メモリ６５０に適用される場合のタイミング図である。強誘電体蓄電器Ｃｆ及びＣｆ′が、最初はそれぞれ負極性と正極性を持っているとする。まず、時刻ｔ１においてプレート線ＰＬの電圧を上昇する。その際、強誘電体蓄電器Ｃｆの電気容量は大きい。なぜなら、分極された状態が負極性から正極性に遷移され、ビット線ＢＬにはより大きな電化が結合されるからである。その結果、ビット線ＢＬはビット線ＢＬ′よりも高い電圧となり、その電位差はΔｖ１となる。次に、時刻ｔ３において過剰駆動電圧ＯＤＶを低下させる。それに従ってビット線ＢＬ及びＢＬ′の電圧は降下する。強誘電体蓄電器Ｃｆの変遷は、強誘電体蓄電器Ｃｆ′の電気容量よりも大きいので、ビット線ＢＬの電圧はビット線ＢＬ′の電圧よりもゆっくりと下降する。過剰駆動電圧ＯＶＤの導入によって、ビット線ＢＬとビット線ＢＬ′との間の電位差はΔｖ２拡大され、Δｖ１よりも大きくなる。最後に、時刻ｔ５においてセンス増幅器ＳＡを作動させ、ビット線ＢＬの電圧をハイレベルまで上昇させ、ビット線ＢＬ′の電圧をローレベルまで下げる。現在のメモリに記憶されているコンテンツは、アクセス可能になる。
【００１８】
図２に示される従来型の強誘電体メモリと同様、上述した強誘電体メモリは、図６（Ａ）及び図６（Ｂ）に示される過剰駆動アクセス方法を用い、追加的な素子を必要とする。しかし、図６（Ａ）及び図６（Ｂ）の強誘電体メモリは、図４の過剰駆動アクセス方法を用いる強誘電体メモリにおける場合よりも、チップ面積の増加が少ない。従って、本発明による強誘電体メモリは、チップに必要とされる面積を減らすことができる。全く素子の追加を必要としない別の方法について、以下、説明する。
【００１９】
図８は、本発明の実施例１による過剰駆動アクセス方法を用いる強誘電体メモリの回路図である。強誘電体メモリ８００は既存のセンス増幅器を電流源として使用するので、追加の阻止を必要としない。センス増幅器ＳＡはラッチセンス増幅器として、Ｎ型トランジスタＱｎ、Ｑｎ′及びＱｓｎと、Ｐ型トランジスタＱｐ、Ｑｐ′及びＱｓｐとで構成される。トランジスタＱｓｎは制御信号ＳＡＮによって制御され、トランジスタＱｓｐは制御信号ＳＡＰによって制御される。トランジスタＱｎ及びＱｐは位相インバータを形成し、トランジスタＱｎ′及びＱｐ′は別の位相インバータを形成する。
【００２０】
図９は、図８に示される強誘電体メモリにプレート線過剰駆動方法が適用される場合のタイミング図である。強誘電体蓄電器Ｃｆ及びＣｆ′の分極された状態Ｐ及びＰ′が、最初はそれぞれ正極性と負極性とになっているとする。ワード線ＷＬを有効にして、期間Ｔ１においてトランジスタＴ及びＴ′を導通させる。また、プレート線ＰＬを有効にして、期間Ｔ２中にプレート線ＰＬの電圧をハイレベルに上昇させる。強誘電体蓄電器Ｃｆ及びＣｆ′における電圧降下が正になっているので、図示のように、これらの分極された状態Ｐ及びＰ′も正となる。強誘電体蓄電器Ｃｆ′の容量は大きく、電荷量も大きい。したがって、強誘電体蓄電器Ｃｆ′の分極された状態が負から正へと変化するとき、ビット線ＢＬ′の電圧を上昇させる。
【００２１】
過剰駆動電流は期間Ｔ３−１中に供給される。その間、制御信号ＳＡＮを有効にして、トランジスタＱｓｎを導通させる。ビット線ＢＬ及びＢＬ′の電圧は０よりも大きいので、ビット線ＢＬ及びＢＬ′の電荷はトランジスタＱｎ、Ｑｎ′及びＱｓｐを通って流れ、ビット線ＢＬ及びＢＬ′の電圧を降下させる。ビット線ＢＬの電圧はほとんど下降しない。なぜなら、ビット線ＢＬに連結されている蓄電器Ｃｆは、蓄電器Ｃｆ′よりも大きな容量を有しているが、ビット線ＢＬ′の電圧の方が大幅に下降するためである。結果として、ビット線ＢＬとビット線ＢＬ′との間の電位差は拡大され、本発明の目的が達成される。次に、期間３−２中に制御信号ＳＡＰを有効にする。その間、センス増幅器ＳＡが有効化し、それによってビット線ＢＬ′の電圧はハイレベルに上げられ、他方ビット線ＢＬの電圧はローレベルに下降する。このようにして、記憶装置に記憶されているコンテンツは、ビット線ＢＬとビット線ＢＬ′との間の電位差によって識別することが可能となる。
【実施例２】
【００２２】
図１０（Ａ）は強誘電体メモリ１０００の回路図である。強誘電体メモリ１０００は、本発明の実施例２によるビット線過剰駆動アクセス方法を用いた強誘電体メモリである。強誘電体メモリ１０００は、ビット線ＢＬ及びＢＬ′に電流源ｌ２及びｌ２′をそれぞれ設けた点で、従来の記憶装置と異なっている。電流源は、図１０（Ｂ）に示されるように、Ｐ型トランジスタによって構成することができる。図１０（Ｂ）は、図１０（Ａ）の強誘電体メモリ１０５０の回路図である。電流源ｌ２及びｌ２′の機能は、Ｐ型トランジスタＱ２及びＱ２′を使用して実現される。トランジスタＱ２及びＱ２′の伝導は、過剰駆動電圧ＯＤＶのレベルによって決定される。
【００２３】
図１１は、ビット線過剰駆動アクセス方法を、図１０（Ｂ）に示す強誘電体メモリ１０５０に適用した場合の回路図である。強誘電体蓄電器Ｃｆ及びＣｆ′が、最初はそれぞれ正極性と負極性であるとする。まず、時刻ｔ１において、ビット線ＢＬ及びＢＬ′を充電し、ハイレベルに上昇させる。次に、時刻ｔ２においてワード線ＷＬを有効にする。するとトランジスタＴ及びＴ′が導通するので、ビット線の電荷は強誘電体蓄電器Ｃｆ及びＣｆ′へと流れる。ビット線ＢＬの電圧はビット線ＢＬ′の電圧よりも速く降下する。というのは、強誘電体蓄電器Ｃｆの容量は、強誘電体蓄電器Ｃｆ′の容量よりも大きいからである。その結果、ビット線ＢＬとビット線ＢＬ′との間の電位差はΔｖ１となる。その後、過剰駆動電圧ＯＤＶをハイレベルに上昇し、時刻ｔ３においてトランジスタＱ２及びＱ２′を導通させる。
【００２４】
ビット線ＢＬ及びＢＬ′の電圧は、電流源からの電荷の流入によって増加する。ビット線ＢＬにおける電圧増加はわずかである。なぜなら、強誘電体蓄電器Ｃｆの容量が強誘電体Ｃｆ′の容量よりも大きいからである。しかし、ビット線ＢＬ′における電圧増加は、ビット線ＢＬにおける電圧増加よりも大幅である。というのは、強誘電体蓄電器Ｃｆ′の容量は強誘電体蓄電器Ｃｆの容量よりも小さいからである。こうしてビット線ＢＬとビット線ＢＬ′との間の電位差はΔｖ２と大きくなる。こうして本発明の目的は達成される。時刻ｔ４においてセンス増幅器ＳＡを作動させ、ビット線ＢＬの電圧をローレベルに下降させ、ビット線ＢＬ′の電圧をハイレベルに上昇させる。これにより、記憶装置に記憶されているデータがアクセス可能になる。
【００２５】
図２（Ｂ）に示される従来の強誘電体メモリと同様に、図１０（Ａ）及び図１０（Ｂ）に示される、ビット線過剰駆動アクセス方法を用いる強誘電体メモリでも、追加素子を必要とする。しかし、チップ面積の増加率は、図４に示される強誘電体メモリでの増加率よりも小さい。したがって、本発明の強誘電体メモリでは、必要とされるチップ面積を削減することが可能である。
【００２６】
さらに、図８に示される強誘電体メモリ８００も、記憶されているコンテンツにアクセスするために、ビット線過剰駆動方法を用いることができる。図１２は、ビット線過剰駆動アクセス方法を、図８に示される強誘電体メモリ８００に適用した場合のタイミング図である。強誘電体蓄電器Ｃｆ及びＣｆ′が、最初は正極性及び負極性をそれぞれ有しているとする。まず、期間Ｔ１中にビット線ＢＬ及びＢＬ′を充電する。次に、期間Ｔ２中にワード線ＷＬを有効にし、トランジスタＴ及びＴ′を導通させる。これによって、ビット線の電荷は強誘電体蓄電器Ｃｆ及びＣｆ′へと流れ込む。ビット線ＢＬの電圧は、ビット線ＢＬ′の電圧よりも速く下降する。これは、強誘電体蓄電器Ｃｆの容量が強誘電体蓄電器Ｃｆ′の容量よりも大きいためであり、結果として、ビット線ＢＬとビット線ＢＬ′との間の電位差はΔｖ１となる。その後、期間Ｔ３−１において、制御信号ＳＡＰを減少させ、Ｑｓｐを導通させて、電荷を電流源からビット線ＢＬ及びＢＬ′へと流し込む。
【００２７】
ビット線ＢＬにおける電圧増加はわずかである。これは、強誘電体蓄電器Ｃｆの容量が大きいからである。しかし、ビット線ＢＬ′における電圧増加は大幅である。これは、強誘電体蓄電器Ｃｆ′の容量が小さいためである。その結果、ビット線ＢＬとビット線ＢＬ′との間の電位差はΔｖ２となる。こうして本発明の目的は達成される。その後、期間Ｔ３−２中に制御信号を上昇させる。生じる。センス増幅器ＳＡは完全に有効になり、ビット線ＢＬの電圧をローレベルに下降し、ビット線ＢＬ′の電圧はハイレベルに上昇する。こうして記憶装置に記憶されているコンテンツがアクセス可能となる。期間Ｔ４及びＴ５において、強誘電体蓄電器Ｃｆ及びＣｆ′の分極された状態は復旧し、繰り返されることはない。
【００２８】
上述した実施例において記載した、過剰駆動アクセス方法を用いた強誘電体メモリ及び装置では、チップ面積を小さくすることができ、アクセス効率を増加させることができる。
【００２９】
本発明を一例として好適な実施例に関して説明したが、本発明はこれに限定されないということは理解されなければならない。本発明はさまざまな修正や類似の配列及び手順を補うことを意図しており、したがって、こうした修正や、類似の配列及び手順が包含されるよう、特許請求の範囲は最も広義での解釈を認められるべきである。
【図面の簡単な説明】
【００３０】
【図１】強誘電体蓄電器の分極された状態の遷移を示す遷移図。
【図２】（Ａ）は強誘電体メモリの記憶装置を説明する回路図、（Ｂ）は強誘電体メモリの別の記憶装置を説明する回路図。
【図３】強誘電体メモリにプレート線方法が適用される場合のタイミング図。
【図４】強誘電体メモリに過剰駆動アクセス方法が適用される場合の従来の回路図。
【図５】強誘電体メモリに過剰駆動方法が適用される場合の従来のタイミング図。
【図６】（Ａ）は本発明の実施例１によるプレート線過剰駆動アクセス方法を用いた強誘電体メモリの回路図、（Ｂ）は（Ａ）に示される強誘電体メモリの回路図。
【図７】強誘電体メモリにプレート線過剰駆動方法が適用される場合のタイミング図。
【図８】本発明の実施例１による過剰駆動アクセス方法を用いた強誘電体メモリの回路図。
【図９】図８に示される強誘電体メモリにプレート線過剰駆動方法が適用される場合のタイミング図。
【図１０】（Ａ）は本発明の実施例２によるビット線過剰駆動アクセス方法を用いた誘電性メモリの回路図、（Ｂ）は（Ａ）に示される強誘電体メモリの回路図。
【図１１】図１０（Ｂ）に示される強誘電体メモリにビット線過剰駆動アクセス方法が適用される場合のタイミング図。
【図１２】図８に示される強誘電体メモリにビット線過剰駆動アクセス方法が適用される場合のタイミング図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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