(57)【要約】【課題】異常電流の発生時に確実な保護を行うことができ、これによって素子破壊を未然に防止することのできる電力変換器制御装置を提供する。【解決手段】電力変換器の異常信号を受信して半導体素子をオフ状態に制御するゲート駆動制御部１０が、ベースにゲート信号が印加され、相互接続点から半導体素子に対する増幅されたゲート信号を出力する相互対称接続トランジスタ、その両端に印加される電源電圧を分圧する直列接続コンデンサを有するゲート駆動部１３と、異常信号を受信して所定時間だけ半導体素子をオン状態に保持するためのオン信号を、ゲート駆動部のゲート信号入力経路に印加するゲートオン手段１２と、相互対称接続トランジスタと直列に接続された第１の抵抗、少なくともゲートオン手段がオン信号を出力している期間に、相互対称接続トランジスタの相互接続点と直列接続コンデンサの相互接続点との間に直列に接続される第２の抵抗及び複数のダイオードを有するゲート絞り手段１１Ａとを備える。【選択図】　図２
2004015869.tif 000002
【特許請求の範囲】
【請求項１】
電力変換器を構成する半導体素子のゲート信号を生成し、異常信号の受信に応じてゲート信号の生成を停止する制御部と、前記半導体素子に流れる電流が所定値を超えたことを検出して異常信号を出力し、少なくとも前記制御部に送信する異常検出部と、前記制御部のゲート信号に従って前記半導体素子のゲートを駆動すると共に、前記異常検出部が出力した異常信号を受信して前記半導体素子をオフ状態に制御するゲート駆動制御部とを備えた電力変換器制御装置において、
前記ゲート駆動制御部は、
相互対称接続されたベースにゲート信号が印加され、その相互接続点から前記半導体素子に対する増幅されたゲート信号を出力する相互対称接続トランジスタ、前記相互対称接続トランジスタの両端に印加される電源電圧を分圧する直列接続コンデンサを備え、前記相互対称接続トランジスタの相互接続点と前記直列接続コンデンサの相互接続点との間に発生する電圧を増幅して前記半導体素子のゲートを駆動するゲート駆動部と、
前記異常検出部が出力した異常信号を受信して所定時間だけ前記半導体素子をオン状態に保持するためのオン信号を、前記ゲート駆動部のゲート信号入力経路に印加するゲートオン手段と、
前記相互対称接続トランジスタと直列に接続された第１の抵抗、少なくとも前記ゲートオン手段がオン信号を出力している期間に、前記相互対称接続トランジスタの相互接続点と前記直列接続コンデンサの相互接続点との間に直列に接続される第２の抵抗及び複数のダイオードを備え、前記ゲートオン手段がオン信号を出力している期間に前記半導体素子のゲート電圧を所定の絞りレベルに保持するゲート絞り手段と、
を備えたことを特徴とする電力変換器制御装置。
【請求項２】
前記ゲート絞り手段は、前記第２の抵抗及び複数のダイオードに、さらに、前記所定の絞り電圧に対応するツェナー電圧を有するツェナーダイオードを直列接続したこと特徴とする請求項１に記載の電力変換器制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力変換器の半導体素子を過電流による破壊から保護するための電力変換器制御装置に関する。
【０００２】
【従来の技術】
交流を直流に変換したり、さらに、直流を交流に変換したりして所望の電力を負荷に供給するには、複数の半導体素子でなる電力変換器及びこれを制御する電力変換器制御装置が設けられる。このような電力変換器はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング半導体素子で構成されることが多い。周知の如く、半導体素子は短絡耐量が低いため、直流短絡が生じると破壊に至ることがある。
【０００３】
特に、ＩＧＢＴは静電誘導型自己消弧素子であり、ゲート電圧ＶＧＥの低い範囲ではトランジスタに近い低電流特性を有する一方、ゲート電圧ＶＧＥが高くなるとサイリスタに近い電圧降下特性を有している。このようなＩＧＢＴはコレクタ電流を制限すれば、安全動作領域で運転できるが、例えば、負荷短絡が生じたような場合には、安全動作領域を超えるコレクタ電流が流れて破損に至ることがある。
【０００４】
そこで、特開２００１−１６１０７８号公報には、半導体素子に異常な電流が流れても、破損することなく保護できる電力変換器制御装置が開示されている。以下、この公報に開示された電力変換器制御装置について図５及び図６を参照して説明する。図５に示した電力変換器６は３相交流電源１から交流を入力し、電圧及び周波数が制御された交流を電動機５に供給する主回路を構成しており、この電力変換器６を制御するために電力変換器制御装置７を備えている。
【０００５】
この場合、電力変換器６は、コンバータ装置２、平滑コンデンサ３及びインバータ装置４によって構成されている。このうち、コンバータ装置２はそれぞれ還流用のダイオードが逆並列接続されたＩＧＢＴ（以下、ＩＧＢＴを半導体素子と称する）２Ｕ及び２Ｘの直列接続回路と、半導体素子２Ｖ及び２Ｙの直列接続回路と、半導体素子２Ｗ及び２Ｚの直列接続回路とが並列接続されており、このうち、半導体素子２Ｕ及び２Ｘの相互接続点、半導体素子２Ｖ及び２Ｙの相互接続点、半導体素子２Ｗ及び２Ｚの相互接続点にそれぞれ３相交流電源１のＲ，Ｓ，Ｔの各相電源が接続され、これら半導体素子の直列接続回路が並列接続された一端がＰ母線（プラス側母線）となり、他端がＮ母線（マイナス側母線）となっている。また、Ｐ母線とＮ母線との間に平滑コンデンサ３が接続されている。
【０００６】
一方、インバータ装置４はそれぞれ還流用のダイオードが逆並列接続された半導体素子４Ｕ及び４Ｘの直列接続回路と、半導体素子４Ｖ及び４Ｙの直列接続回路と、半導体素子４Ｗ及び４Ｚの直列接続回路とが並列接続され、これらの並列接続回路の一端がＰ母線に接続され、その他端がＮ母線に接続され、さらに、半導体素子４Ｕ及び４Ｘの相互接続点、半導体素子４Ｖ及び４Ｙの相互接続点、半導体素子４Ｗ及び４Ｚの相互接続点に、それぞれ電動機５のＵ相、Ｖ相、Ｗ相の各巻線が接続されている。
【０００７】
上述した電力変換器６を制御する電力変換器制御装置７は、主に、制御部８、異常検出部９及びゲート駆動制御部１０を備えている。このうち、ゲート駆動制御部１０はゲート絞り手段１１、ゲートオン手段１２及びゲート駆動部１３で構成されている。なお、前述した平滑コンデンサ３と直列にホールＣＴ１４が接続され、その出力信号に従って異常検出部９が異常を検出し、制御部８及びゲート駆動制御部１０に送信する構成になっている。
【０００８】
次に、上記のように構成された電力変換器６及び電力変換器制御装置７の概略動作について説明する。３相交流電源１の３相交流はコンバータ装置２によって直流に変換され、Ｐ母線及びＮ母線間に脈流が出力される。この脈流はリップルを含むため、平滑コンデンサ３で平滑してインバータ装置４に供給される。インバータ装置４はこれに供給された直流を可変電圧可変周波数の交流に変換して電動機５に供給する。
【０００９】
一方、電力変換器制御装置７においては、制御部８が電力変換器６を構成する半導体素子の各ゲート信号を生成してゲート駆動部１３に加える。ゲート駆動部１３はゲート信号を増幅して電力変換器６の対応する半導体素子を駆動する。これによって、コンバータ装置２の交流−直流変換、及び、インバータ装置４の直流−交流変換が行われる。
【００１０】
ここで、電力変換器６に異常電流が流れた場合、ホールＣＴ１４の出力信号に基づいて異常検出部９が異常を判断し、制御部８、ゲート絞り手段１１及びゲートオン手段１２に異常検出信号を送信する。制御部８が異常信号を受信すると約２０μｓ後にゲート信号をオフ状態にする。一方、ゲート駆動制御部１０においては、ゲート絞り手段１１及びゲートオン手段１２により、図６に示すように、異常が発生した時刻ｔ１にてゲートオン電圧Ｖｏｎからゲート絞り電圧Ｖｉ（＜Ｖｏｎ）に絞り、異常が発生した時刻ｔ１から合計２５μｓを経過する時刻ｔ２までＶｉに保持し、この時刻ｔ２にて、ゲートオン手段１２がオン信号の出力を停止すると同時に、ゲート電圧ＶＧＥをＶｏｆｆ（＜０）にして半導体素子をオフ状態にする。
【００１１】
このように、異常が発生した時刻にゲートオン電圧Ｖｏｎからゲート絞り電圧Ｖｉに絞りこみ、ゲートオン期間の経過後にゲートオフ電圧Ｖｏｆｆを供給することにより、異常電流は所定値以下に降下してから遮断されるため、大きなサージ電圧を発生することなく、電力変換器６の動作を停止させることができる。
【００１２】
【発明が解決しようとする課題】
一般に、電力変換装置の容量が大きくなるに従って、電力変換器６を構成する半導体素子を複数個並列接続することとなる。このような電力変換装置において、ゲート絞り手段１２及びゲートオン手段１３による保護動作が働いた場合、並列接続された半導体素子内部のインダクタンス成分とキャパシタンス成分とによって共振が発生し、半導体素子のエミッタが振動する。このとき、ゲート絞り手段１１及びゲートオン手段１２が正常に機能せず、絞り電圧及びその出力時間を適切に制御することができなくなり、これによって半導体素子を安全に停止させることができないことがあった。
【００１３】
本発明は上記の問題点を解決するためになされたもので、半導体素子を複数個並列に接続する電力変換器においても、異常電流の発生時に確実な保護を行うことができ、これによって素子破壊を未然に防止することのできる電力変換器制御装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
請求項１に係る発明は、
電力変換器を構成する半導体素子のゲート信号を生成し、異常信号の受信に応じてゲート信号の生成を停止する制御部と、半導体素子に流れる電流が所定値を超えたことを検出して異常信号を出力し、少なくとも制御部に送信する異常検出部と、制御部のゲート信号に従って半導体素子のゲートを駆動すると共に、異常検出部が出力した異常信号を受信して半導体素子をオフ状態に制御するゲート駆動制御部とを備えた電力変換器制御装置において、
ゲート駆動制御部は、
相互対称接続されたベースにゲート信号が印加され、その相互接続点から半導体素子に対する増幅されたゲート信号を出力する相互対称接続トランジスタ、相互対称接続トランジスタの両端に印加される電源電圧を分圧する直列接続コンデンサを備え、相互対称接続トランジスタの相互接続点と直列接続コンデンサの相互接続点との間に発生する電圧を増幅して半導体素子のゲートを駆動するゲート駆動部と、
異常検出部が出力した異常信号を受信して所定時間だけ半導体素子をオン状態に保持するためのオン信号を、ゲート駆動部のゲート信号入力経路に印加するゲートオン手段と、
相互対称接続トランジスタと直列に接続された第１の抵抗、少なくともゲートオン手段がオン信号を出力している期間に、相互対称接続トランジスタの相互接続点と直列接続コンデンサの相互接続点との間に直列に接続される第２の抵抗及び複数のダイオードを備え、ゲートオン手段がオン信号を出力している期間に半導体素子のゲート電圧を所定の絞りレベルに保持するゲート絞り手段と、
を備えたことを特徴とする。
【００１５】
請求項２に係る発明は、請求項１に記載の電力変換器制御装置において、ゲート絞り手段は、第２の抵抗及び複数のダイオードに、さらに、所定の絞り電圧に対応するツェナー電圧を有するツェナーダイオードを直列接続したこと特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明を図面に示す好適な実施形態に基づいて詳細に説明する。図１は本発明に係る電力変換器制御装置の第１の実施形態の概略構成を、適用対象である電力変換器と併せて示したブロック図である。図中、従来装置を示す図５と同一の符号を付したものはそれぞれ同一の要素を示している。この第１の実施形態はコンバータ装置２の直流出力端子間にスナバコンデンサ１５Ａを設けると共に、インバータ装置４の直流電圧入力端子間にスナバコンデンサ１５Ｂを設け、さらに、ゲート駆動制御部１０を構成するゲート絞り手段１１Ａが半導体素子のゲート信号を、所定の絞りレベルまで連続的に、漸次、減少するようにした点が従来装置と構成を異にしている。
【００１７】
図２は図１に示した異常検出部９、半導体素子４Ｕを制御対象とするゲート駆動制御部１０を構成するゲート絞り手段１１Ａ、ゲートオン手段１２及びゲート駆動部１３の詳細な構成を示す回路図であり、制御部１０については種々に提案されて公知であるので図示を省略している。図２において、異常検出部９は、可変抵抗器ＶＲと抵抗Ｒ１との直列接続回路が制御電源間に接続され、可変抵抗器ＶＲの可動端子から異常電流を検出するための基準電圧を出力する基準電圧回路を有している。また、反転入力端子（−）にホールＣＴ１４の出力電圧を印加し、非反転入力端子（＋）に基準電圧を印加する比較器３１を有している。この比較器３１の出力経路に、電圧レベルが「Ｈ」になったときにその値を保持するラッチ回路３２が設けられ、さらに、外部からのエラーリセット信号に従って、ラッチ回路３２のラッチ状態を解除するラッチクリア回路３３が設けられている。ラッチ回路３２の後段には、その出力信号をベースに加えてオン状態となるトランジスタＴｒ１と、このトランジスタＴｒ１のオン動作に応じて発光素子に電流が流れ、これによって、受光素子がオン状態となるホトカプラＰＨ１とを備えている。ホトカプラＰＨ１は「Ｌ」レベルの異常信号をゲート絞り手段１１Ａに加え、トランジスタＴｒ１は「Ｌ」レベルの異常信号をゲートオン手段１２に加える構成になっている。
【００１８】
ゲート絞り手段１１Ａは、後述する抵抗Ｒ３と、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の直列接続回路とで構成され、このうち、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の直列接続回路の一端が前述のホトカプラＰＨ１の受光素子の一端に接続されている。
【００１９】
ゲートオン手段１２は、異常検出部９が「Ｌ」レベルの異常信号を出力したとき、一定の期間だけ「Ｈ」レベルのパルス信号を出力する単安定マルチバイブレータ等でなるワンショット回路３４と、このワンショット回路３４のパルス信号をベースに加え、一定の期間だけオン状態に保持するトランジスタＴｒ３と、このトランジスタＴｒ３に直列接続されたダイオードＤ２とで構成されている。
【００２０】
ゲート駆動部１３は、ゲート信号の入力端子間に、発光素子が接続されたホトカプラＰＣ２を有し、発光素子のカソード側にゲートオン手段１２を構成するダイオードＤ４のアノードが接続されている。このホトカプラＰＣ２の受光素子の一端にトランジスタＴｒ３のベースが接続され、受光素子の他端にトランジスタＴｒ３のエミッタが接続されている。トランジスタＴｒ３のコレクタが制御電源の正極に接続され、このトランジスタＴｒ３のエミッタが制御電源の負極に接続されている。このトランジスタＴｒ３のコレクタ・ベース間に、プルアップ用の抵抗Ｒ４が接続されている。また、トランジスタＴｒ３のコレクタ・エミッタ間に、分圧用の抵抗Ｒ３を介して、ＰＮＰ形のトランジスタＴｒ４及びＮＰＮ形トランジスタＴｒ５が相互対称接続（コンプリメンタリ接続）され、これらのトランジスタのベースがそれぞれトランジスタＴｒ３のコレクタに共通接続されて増幅回路を形成している。また、トランジスタＴｒ３のコレクタ・エミッタ間に、相互対称接続されたもう一組のＰＮＰ形のトランジスタＴｒ６及びＮＰＮ形トランジスタＴｒ７が接続され、トランジスタＴｒ６，Ｔｒ７のベースどうしが接続されると共に、前述したトランジスタＴｒ４，Ｔｒ５のエミッタどうしの接続点に接続されている。さらに、トランジスタＴｒ３のコレクタ・エミッタ間に、制御電圧供給用のコンデンサＣａ及びＣｂが直列に接続され、これらのコンデンサＣａ及びＣｂの相互接続点が前述のホトカプラＰＣ１の受光素子の他端に接続されている。また、トランジスタＴｒ６，Ｔｒ７のエミッタどうしの接続点が、抵抗Ｒ７を介して、電力変換器６のインバータ装置４を構成する半導体素子４Ｕのゲートに接続されている。
【００２１】
上記のように構成された本実施形態の動作について、適用対象の電力変換器６の動作と合わせて説明する。先ず、電力変換器６を構成する半導体素子２Ｕ，２Ｖ，２Ｗ，２Ｘ，２Ｙ，２Ｚ，４Ｕ，４Ｖ，４Ｗ，４Ｘ，４Ｙ，４Ｚにそれぞれ対応して，図２に例示したようなゲート駆動制御部１０が設けられ、それぞれ制御部８で生成されたゲート信号に従って各半導体素子がオン、オフ制御される。これにより、３相交流電源１の交流はコンバータ装置２で脈流に変換され、Ｐ母線とＮ母線との間に出力される。平滑コンデンサ３はこの脈流を平滑して直流電圧をインバータ装置４に加える。インバータ装置４は直流を所定の電圧及び周波数の交流に変換して電動機５に供給する。このとき、平滑コンデンサ３に直列に接続されたホールＣＴ１４の出力電圧が異常検出部９に加えられる。
【００２２】
このとき、ゲート駆動部１３は次のように動作する。ゲート駆動部１３のゲート信号入力端子にＰＷＭ信号が加えられると、この信号がホトカプラＰＣ２を介して、トランジスタＴｒ３のベース・エミッタ間に加えられる。このとき、ゲート信号のレベルが「Ｈ」であればトランジスタＴｒ３はオフ状態にされ、「Ｈ」レベルの駆動電圧が相互対称接続されたトランジスタＴｒ４及びＴｒ５の各ベースに印加されて、トランジスタＴｒ４はオン状態に、トランジスタＴｒ５はオフ状態にされる。そして、「Ｈ」レベルの駆動電圧が相互対称接続されたトランジスタＴｒ６及びＴｒ７の各ベースに印加されて、トランジスタＴｒ６はオン状態に、トランジスタＴｒ７はオフ状態にされる。この結果、制御電圧が分圧されたコンデンサＣａの両端電圧が、抵抗Ｒ５を介して、半導体素子４Ｕのゲート・エミッタ間に印加され、この半導体素子４Ｕをオン状態にする。
【００２３】
これとは反対に、ゲート信号のレベルが「Ｌ」であればトランジスタＴｒ３はオン状態にあり、「Ｌ」レベルの駆動電圧が相互対称接続されたトランジスタＴｒ４及びＴｒ５の各ベースに印加されて、トランジスタＴｒ４はオフ状態に、トランジスタＴｒ５はオン状態にされる。そして、「Ｌ」レベルの駆動電圧が相互対称接続されたトランジスタＴｒ６及びＴｒ７の各ベースに印加されて、トランジスタＴｒ６はオフ状態に、トランジスタＴｒ７はオン状態にされる。この結果、制御電圧が分圧されたコンデンサＣｂの両端電圧が、抵抗Ｒ５を介して、半導体素子４Ｕのエミッタ・ゲート間に印加され、この半導体素子４Ｕをオフ状態にする。
【００２４】
上述した電力変換制御時に、異常検出部９はホールＣＴ１４から出力される電圧信号と、可変抵抗器ＶＲと抵抗Ｒ１との直列接続回路で構成される基準電圧回路の基準電圧を比較器３１で比較し、比較器３１は半導体素子の電流値に応じて増大するホールＣＴ１４の出力電圧が基準電圧を超えると「Ｈ」の信号を出力する。ラッチ回路３２は外部からエラーリセット信号が加えられるまで「Ｈ」の信号出力状態を保持すると共に、トランジスタＴｒ１をオン状態に保持する。これによって、「Ｌ」レベルの異常信号がゲート絞り手段１１Ａ及びゲートオン手段１２とに加えられる。
【００２５】
次に、異常信号の発生に応じて、ゲートオン手段１２のワンショット回路３４に設定された期間を経過するまで、トランジスタＴｒ３はオン状態を保持する。この期間、トランジスタＴｒ３はオフ状態にされる。
【００２６】
また、異常信号の発生に応じて、ゲート絞り手段１１Ａはゲート信号を絞り込むが、半導体ゲート駆動部１３のゲート信号入力端子に「Ｈ」レベルの信号が加えられて半導体素子４Ｕがオン状態にあるときに異常信号が発生するか、あるいは、ゲート駆動部１３のゲート信号入力端子に「Ｌ」レベルの信号が加えられて半導体素子４Ｕがオフ状態にあるときに異常信号が発生するかにより、互いに異なった電圧波形でそれぞれ絞り動作が行われる。
【００２７】
すなわち、ゲート駆動部１３のゲート信号入力端子に「Ｈ」レベルの信号が加えられているときに異常信号が発生すると、相互対称接続されたトランジスタＴｒ４及びＴｒ５のうちのトランジスタＴｒ４がオン状態で、このトランジスタＴｒ４のエミッタとコンデンサＣａ及びＣｂの相互接続点との間に、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の直列接続回路が、インピーダンスが略ゼロの受光素子を介して、接続されることとなる。このため、図３（ａ）に示すように、異常信号が発生する時刻ｔ１までコンデンサＣａの両端電圧がゲートオン電圧Ｖｏｎとして相互対称接続されたトランジスタＴｒ６及びＴｒ７のベースに加えられていたものが、異常信号が発生する時刻ｔ１以降は抵抗Ｒ３と、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の直列接続回路とで分圧された電圧がゲート絞り電圧Ｖｉとして相互対称接続されたトランジスタＴｒ６及びＴｒ７のベースに加えられ、時刻ｔ１からワンショット回路３４の設定期間を経過した時刻ｔ２にてトランジスタＴｒ３がオン状態になると同時に、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の直列接続回路が高インピーダンスの受光素子を介して接続されることとなり、さらに、トランジスタＴｒ７がオン状態になるため、コンデンサＣｂの両端に発生する電圧が負の極性にてゲートオフ電圧Ｖｏｆｆとして相互対称接続されたトランジスタＴｒ６及びＴｒ７のベースに加えられる。
【００２８】
周知の如く、ダイオードＤ１，Ｄ２，Ｄ３はオフ状態からオン状態に変化するとき時間的に遅れる特性を有している。このため、図３（ａ）に示すように、時刻ｔ１にてゲートオン電圧Ｖｏｎからゲート絞り電圧Ｖｉの近傍まで、この遅れ時間特性に従った傾斜で降下する。ゲート絞り電圧ｖｉは主に抵抗Ｒ３及びＲ２の抵抗値の比によって決まるが、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の温度変化が影響してゲート絞り電圧Ｖｉの近傍からゲート絞り電圧Ｖｉまで穏やかに変化する。
【００２９】
本実施形態中、コンバータ装置２の直流出力端子間に設けられたスナバコンデンサ１５Ａ、インバータ装置４の直流電圧入力端子間に設けられたスナバコンデンサ１５Ｂは、それ半導体素子をオフ状態にしたことに起因するサージ電流を抑制する機能を有しているが、故障が発生した時刻ｔ１からゲート電圧ＶＧＥを連続的に漸次減少させることによって、スナバコンデンサ１５Ａ，１５Ｂとして容量の小さいもので済むという効果がある。
【００３０】
一方、ゲート駆動部１３のゲート信号入力端子に「Ｌ」レベルの信号が加えられているときに異常信号が発生すると、相互対称接続されたトランジスタＴｒ４及びＴｒ５のうちのトランジスタＴｒ５がオン状態で、このトランジスタＴｒ５のエミッタとコンデンサＣａ及びＣｂの相互接続点との間に、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の直列接続回路が、インピーダンスが略ゼロの受光素子を介して、接続されることとなる。このため、図３（ｂ）に示すように、異常信号が発生する時刻ｔ１までコンデンサＣｂの両端電圧がゲートオフ電圧Ｖｏｆｆとして相互対称接続されたトランジスタＴｒ６及びＴｒ７のベースに逆極性で加えられていたものが、異常信号が発生する時刻ｔ１以降は抵抗Ｒ３と、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の直列接続回路とで分圧された電圧がゲート絞り電圧Ｖｉとして相互対称接続されたトランジスタＴｒ６及びＴｒ７のベースに加えられ、時刻ｔ１からワンショット回路３４の設定期間を経過した時刻ｔ２にてトランジスタＴｒ３がオン状態になると同時に、ダイオードＤ１，Ｄ２，Ｄ３及び抵抗Ｒ２の直列接続回路が高インピーダンスの受光素子を介して接続されることとなり、さらに、トランジスタＴｒ７がオン状態になるため、コンデンサＣｂの両端に発生する電圧が負の極性にて、再び、ゲートオフ電圧Ｖｏｆｆとして相互対称接続されたトランジスタＴｒ６及びＴｒ７のベースに加えられる。
【００３１】
なお、ゲートオン手段１２により、全ての半導体素子２Ｕ，２Ｖ，２Ｗ，２Ｘ，２Ｙ，２Ｚ，４Ｕ，４Ｖ，４Ｗ，４Ｘ，４Ｙ，４Ｚのゲート電圧ＶＧＥがゲート絞り電圧となるが、ゲートオン電圧Ｖｏｎからゲート絞り電圧Ｖｉに変化する場合と、ゲートオフ電圧Ｖｏｆｆからゲート絞り電圧Ｖｉに変化する場合とでは、図３（ａ）及び（ｂ）に示した如く、後者が前者より低くなる。これは、半導体素子（ＩＧＢＴ）のゲートに流れ込む電流が少なくなるため、オン状態になるまでに時間がかかるためである。ゲート絞り電圧Ｖｉを半導体素子のスレッショルド電圧の近傍に設定した場合には、全ての半導体素子がオン状態になるとは限らないため、異常電流を低く抑制することができる。
【００３２】
かくして、図１、図２及び図３を用いて説明した第１の実施形態によれば、半導体素子を複数個並列に接続する電力変換器においても、異常電流の発生時に確実な保護を行うことができ、これによって素子破壊を未然に防止することができる。
【００３３】
なお、第１の実施形態ではゲート絞り手段１１Ａの抵抗Ｒ２に３個のダイオードを直列に接続したが、図３（ａ）に示した時刻ｔ１にてゲートオン電圧Ｖｏｎからゲート絞り電圧Ｖｉの近傍まで降下する電圧の傾斜を大きくするために、４個以上のダイオードを抵抗Ｒ２に直列接続して、スナバコンデンサ１５Ａ，１５Ｂとして容量のより小さいものを使用することもできる。
【００３４】
図４は本発明に係る電力変換器制御装置の第２の実施形態の主要部の構成を示す回路図である。図中、第１の実施形態を示す図２と同一の要素には同一の符号を付してその説明を省略する。この実施形態はゲート絞り手段１１Ｂが図２に示したゲート絞り手段１１Ａと異なるだけで、これ以外は全て図１と同一に構成されているため、一部を省略して示している。ここで、ゲート絞り手段１１Ｂは、ダイオードＤ１，Ｄ２，Ｄ３と抵抗Ｒ２との直列接続回路に、さらに、ツェナーダイオードＺＤを直列接続したものである。
【００３５】
ここで、ツェナーダイオードＺＤとして、ツェナー電圧がゲート絞り電圧Ｖｉに相当するものを選定することにより、制御電圧を分圧する抵抗Ｒ２及びＲ３の個体差、温度によるばらつき等によって発生するゲート電圧ＶＧＥの誤差を少なくすることができる。このため、ゲート絞り電圧Ｖｉを半導体素子のスレッショルド電圧に近づけても異常電流を低く抑えて、さらに、安定した保護動作をさせることができる。
【００３６】
【発明の効果】
以上の説明によって明らかなように、本発明によれば、半導体素子を複数個並列に接続する電力変換器においても、異常電流の発生時に確実な保護を行うことができ、これによって素子破壊を未然に防止することができる。
【図面の簡単な説明】
【図１】本発明に係る電力変換器制御装置の第１の実施形態の概略構成を、適用対象である電力変換器と併せて示したブロック図。
【図２】図１に示した第１の実施形態の主要部の詳細な構成を示す回路図。
【図３】図１に示した第１の実施形態の動作を説明するために、ゲート電圧と時間との関係を、互いに異なる故障発生状態に対応させて示した線図。
【図４】本発明に係る電力変換器制御装置の第２の実施形態の主要部の詳細な構成を示す回路図。
【図５】従来の電力変換器制御装置の概略構成を、適用対象である電力変換器と併せて示したブロック図。
【図６】図５に示した従来の電力変換器制御装置の動作を説明するために、ゲート電圧と時間との関係を示した線図。
【符号の説明】
１　３相交流電源
２　コンバータ装置
３　平滑コンデンサ
４　インバータ装置
５　電動機
６　電力変換器
７　電力変換器制御装置
８　制御部
９　異常検出部
１０　ゲート駆動制御部
１１Ａ，１１Ｂ　ゲート絞り手段
１２　ゲートオン手段
１３　ゲート駆動部
１４　ホールＣＴ
【図１】
2004015869.tif 000003
【図２】
2004015869.tif 000004
【図３】
2004015869.tif 000005
【図４】
2004015869.tif 000006
【図５】
2004015869.tif 000007
【図６】
2004015869.tif 000008