(57)【要約】【課題】電源回路の出力電圧の特性にかかわらず、主として２つの異なる電圧での電圧供給が必要なＣＰＵなどのＩＣに適正なシーケンス電圧を供給することができるＩＣ用電源制御装置を提供することを目的とする。【解決手段】電源回路１から供給される電源電圧を制御してＣＰＵ７などのＩＣに印加するＩＣ用電源制御装置であって、電源回路からの電源電圧を微分して微分電圧を生成する微分回路２と、生成した微分電圧に比例する周波数ｆのクロック信号ＣＬＫを発振する電圧制御発振回路３と、クロック信号ＣＬＫをカウントして得られた周波数の積分値が所定積分値を越えたときに制御信号ｃｔ１、ｃｔ２を出力するカウンタ回路４と、制御信号を入力したときに所定電圧Ｖ１、Ｖ２をＣＰＵへ出力するオンオフ電源回路５、６とを有する。【選択図】　図１
2004062727.tif 000002
【特許請求の範囲】
【請求項１】
電源回路から供給される電源電圧を制御してＩＣに印加するＩＣ用電源制御装置であって、
前記電源回路からの電源電圧を微分して微分電圧を生成する微分回路と、前記生成した微分電圧に比例する周波数のクロック信号を発振する電圧制御発振回路と、前記クロック信号をカウントして得られた前記周波数の積分値が所定積分値を越えたときに制御信号を出力するカウンタ回路と、前記制御信号を入力したときに所定電圧をＩＣへ出力するオンオフ電源回路とを有することを特徴とするＩＣ用電源制御装置。
【請求項２】
前記カウンタ回路は、前記周波数の積分値が第１の所定積分値を越えたときに第１の制御信号を出力し、前記周波数の積分値が前記第１の所定積分値よりも大きい第２の所定積分値を越えたときに第２の制御信号を出力し、前記オンオフ電源回路は、前記第１の制御信号を入力したときに第１の所定電圧をＩＣの第１の電源用端子へ出力し、前記第２の制御信号を入力したときに前記第１の所定電圧よりも高い第２の所定電圧をＩＣの第２の電源用端子へ出力することを特徴とする請求項１に記載のＩＣ用電源制御装置。
【請求項３】
前記カウンタ回路は、前記第１の所定電圧よりも高い第２の所定電圧がＩＣに入力されたときにＩＣから出力されるカウンタ動作停止信号に基づいてカウント動作を停止することを特徴とする請求項２に記載のＩＣ用電源制御装置。
【請求項４】
前記電源回路からの電源電圧が所定の電源電圧値を越えたときにカウント動作停止信号を出力するコンパレータを備え、前記カウンタ回路は、前記コンパレータからのカウント動作停止信号を入力したときにカウント動作を停止することを特徴とする請求項１または２に記載のＩＣ用電源制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源回路から供給される電源電圧を制御してＣＰＵなどのＩＣ（半導体集積回路、ＬＳＩを含む）に印加するＩＣ用電源制御装置に関するものである。
【０００２】
【従来の技術】
図９は、従来のＩＣ用電源制御装置としてのＣＰＵ電源制御装置を示すブロック図である。
【０００３】
図９において、１は出力電圧Ｖの電源回路、５、６は後述のタイマ９、１０からの制御信号ｔｍ１、ｔｍ２を入力したときにオフからオンとなって電源電圧Ｖ１、Ｖ２を出力するオンオフ電源回路、７はＣＰＵコア７１（ＣＰＵのコア部分としての動作を司る部分）とＩ／Ｏ回路７２（ＣＰＵの周辺回路としてＣＰＵ素子に内蔵されている入出力用のインターフェイス回路）とタイマ停止回路７４とを有するＣＰＵ、９は計測時間ｔが設定値Ｔ１を越えたときに制御信号ｔｍ１を出力するタイマ、１０は計測時間ｔが設定値Ｔ２を越えたときに制御信号ｔｍ２を出力するタイマである。ここで、オンオフ電源回路５、６とタイマ９、１０とは従来のＣＰＵ電源制御装置を構成する。また、タイマ停止回路７４は、計測時間ｔが設定値Ｔ２を越えたときにタイマ停止信号ｂを出力し、タイマ９、１０の動作を停止させる。これは、ノイズ等によるタイマ９、１０の誤動作を防止することにより、ＣＰＵ７の誤動作や破壊を防止するためである。
【０００４】
このように構成されたＣＰＵ電源制御装置について、その動作を説明する。
【０００５】
図９において、ＣＰＵコア７１に供給される電圧Ｖ１は消費電力を低減するために低電圧（たとえば１．５Ｖ）となっており、一方Ｉ／Ｏ回路７２に供給される電圧Ｖ２は既存のデバイスとの接続性を保つために高めの電圧（たとえば３．３Ｖ）となっている。このような２つの異なる電圧での電圧供給が必要とされるＣＰＵにおいては、ラッチアップなどの誤動作等の問題が生じることを防止するために電源回路１の出力電圧Ｖの立上がりにおいて、出力電圧ＶがＶ１に達するとＣＰＵコア７１に電圧Ｖ１を印加し、出力電圧ＶがＶ２に達するとＩ／Ｏ回路７２に電圧Ｖ２を印加するという電圧供給シーケンスでの電圧供給が要求される。
【０００６】
この電圧供給シーケンスはタイマ９、１０により与えられる。これを図１０、図１１を用いて説明する。図１０は出力電圧Ｖが１次式的に立ち上がる場合（すなわち急速に立ち上がる場合）を示すタイミングチャートであり、図１１は出力電圧Ｖが２次式的に立ち上がる場合（すなわち徐々に立ち上がる場合）を示すタイミングチャートである。
【０００７】
図１０において、時間ｔｓにおいて出力電圧ＶはＶｓとなり、タイマ９、１０が時間計測を開始する。タイマ９は、計測時間ｔが設定値Ｔ１を越えた時間ｔｖ１において、制御信号ｔｍ１を出力し、オンオフ電源回路５をオン状態とする。このとき、オンオフ電源回路５は、電圧Ｖ１となっている出力電圧ＶをＣＰＵコア７１に出力する。一方、タイマ１０は、計測時間ｔが設定値Ｔ２を越えた時間ｔｖ２において、制御信号ｔｍ２を出力し、オンオフ電源回路６をオン状態とする。このとき、オンオフ電源回路５は、電圧Ｖ２となっている出力電圧ＶをＩ／Ｏ回路７２に出力する。このようにして、まず電圧Ｖ１がＣＰＵコア７１に与えられ、電圧Ｖ２がＩ／Ｏ回路７２に与えられる。
【０００８】
しかし、この電圧供給シーケンスは、１次式的的な出力電圧Ｖの特性に適合するようなシーケンスであり、図１１に示すような２次式的な出力電圧Ｖの特性に対しては適合しない。これについて説明する。
【０００９】
図１１に示す２次応答的な出力電圧Ｖは徐々に立ち上がるという特性を有している。したがって、まずタイマ９、１０の時間計測のスタート時間ｔｓが遅れるが、ｔｓからｔｖ１までの時間は図１０と同様にＴ１、ｔｓからｔｖ２までの時間も図１０と同様にＴ２である。このとき、出力電圧Ｖは徐々に立ち上がっており、時間ｔｖ１における出力電圧ＶはＶ１よりも低いＶ１′であり、時間ｔｖ２における出力電圧ＶもＶ２よりも低いＶ２′である。このため、ＣＰＵ７において誤動作（たとえばラッチアップ現象）を起こしたり、ＣＰＵ７自体が破壊される可能性がある。
【００１０】
【発明が解決しようとする課題】
このように、従来のＣＰＵ電源制御装置では、電源回路１の１次式で表されるような出力電圧に対応する場合には２次式で表されるような出力電圧には対応できず、ＣＰＵ７が誤動作したり、破壊される場合があるという問題点を有していた。
【００１１】
この半導体集積回路（ＩＣ）用電源制御装置では、電源回路の出力電圧の特性にかかわらず、２つの異なる電圧での電圧供給が必要なＣＰＵなどのＩＣに適正なシーケンス電圧を供給することが要求されている。
【００１２】
本発明は、この要求を満たすため、電源回路の出力電圧の特性にかかわらず、主として２つの異なる電圧での電圧供給が必要なＣＰＵなどのＩＣに適正なシーケンス電圧を供給することができるＩＣ用電源制御装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために本発明のＩＣ用電源制御装置は、電源回路から供給される電源電圧を制御してＣＰＵなどのＩＣに印加するＩＣ用電源制御装置であって、電源回路からの電源電圧を微分して微分電圧を生成する微分回路と、生成した微分電圧に比例する周波数のクロック信号を発振する電圧制御発振回路と、クロック信号をカウントして得られた周波数の積分値が所定積分値を越えたときに制御信号を出力するカウンタ回路と、制御信号を入力したときに所定電圧をＣＰＵへ出力するオンオフ電源回路とを有する構成を備えている。
【００１４】
これにより、電源回路の出力電圧の特性にかかわらず、ＣＰＵなどのＩＣに適正なシーケンス電圧を供給することができるＩＣ用電源制御装置が得られる。
【００１５】
【発明の実施の形態】
本発明の請求項１に記載のＩＣ用電源制御装置は、電源回路から供給される電源電圧を制御してＣＰＵなどのＩＣに印加するＩＣ用電源制御装置であって、電源回路からの電源電圧を微分して微分電圧を生成する微分回路と、生成した微分電圧に比例する周波数のクロック信号を発振する電圧制御発振回路と、クロック信号をカウントして得られた周波数の積分値が所定積分値を越えたときに制御信号を出力するカウンタ回路と、制御信号を入力したときに所定電圧をＩＣへ出力するオンオフ電源回路とを有することとしたものである。
【００１６】
この構成により、クロック信号をカウントして得られた周波数の積分値は電源回路からの電源電圧値となり、この電源電圧値が所定積分値を越えた場合に制御信号が出力されるので、オンオフ電源回路からＩＣへの電源供給においては所定積分値に対応する電源電圧すなわち設定された一定の電源電圧が供給されるので、電源回路の出力電圧の特性にかかわらず、ＩＣに適正なシーケンス電圧を供給することができるという作用を有する。
【００１７】
請求項２に記載のＩＣ用電源制御装置は、請求項１に記載のＩＣ用電源制御装置において、カウンタ回路は、周波数の積分値が第１の所定積分値を越えたときに第１の制御信号を出力し、周波数の積分値が第１の所定積分値よりも大きい第２の所定積分値を越えたときに第２の制御信号を出力し、オンオフ電源回路は、第１の制御信号を入力したときに第１の所定電圧をＩＣの第１の電源端子へ出力し、第２の制御信号を入力したときに第１の所定電圧よりも高い第２の所定電圧をＩＣの第２の電源端子へ出力することとしたものである。
【００１８】
この構成により、例えば、まず第１の所定電圧が第１の電源端子を介してＣＰＵコアに供給され、次に、第１の所定電圧よりも高い第２の所定電圧が第２の電源端子を介してＩ／Ｏ回路に供給されるので、電源回路の出力電圧の特性にかかわらず、ＣＰＵなどのＩＣに適正なシーケンス電圧が供給され、ＩＣが誤動作したり、破壊されることがないという作用を有する。
【００１９】
請求項３に記載のＩＣ用電源制御装置は、請求項２に記載のＩＣ用電源制御装置において、カウンタ回路は、第１の所定電圧よりも高い第２の所定電圧がＣＰＵなどのＩＣに入力されたときにＩＣから出力されるカウンタ動作停止信号に基づいてカウント動作を停止することとしたものである。
【００２０】
この構成により、ノイズ等により誤動作を起こす可能性のあるカウンタ回路の動作が停止されるので、誤動作による異常な電圧がオンオフ電源回路からＣＰＵなどのＩＣへ供給されることを防止することができ、ＩＣにおける誤動作や破壊を防止することができるという作用を有する。
【００２１】
請求項４に記載のＩＣ用電源制御装置は、請求項１または２に記載のＩＣ用電源制御装置において、電源回路からの電源電圧が所定の電源電圧値を越えたときにカウント動作停止信号を出力するコンパレータを備え、カウンタ回路は、コンパレータからのカウント動作停止信号を入力したときにカウント動作を停止することとしたものである。
【００２２】
この構成により、ノイズ等により誤動作を起こす可能性のあるカウンタ回路の動作が停止されるので、誤動作による異常な電圧がオンオフ電源回路からＣＰＵなどのＩＣへ供給されることを防止することができ、ＩＣにおける誤動作や破壊を防止することができるという作用を有する。
【００２３】
以下、本発明の実施の形態について、図１〜図８を用いて説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１によるＣＰＵ電源制御装置を示すブロック図である。
【００２５】
図１において、電源回路１、オンオフ電源回路５、６、ＣＰＵ７、ＣＰＵコア７１、Ｉ／Ｏ回路７２は図９と同様のものなので、同一符号を付し、説明は省略する。２は電源回路１の出力電圧Ｖを微分して微分電圧Ｖｃとして出力する微分回路、３は微分電圧Ｖｃに比例した周波数ｆのクロックＣＬＫを出力する電圧制御発振回路、４はクロックＣＬＫをカウントしてカウント値（つまり周波数ｆの積分値）Ｓを生成し、Ｓが所定積分値Ｓ１（第１の所定積分値）を越えたときに制御信号ｃｔ１を出力し、Ｓが所定積分値Ｓ２（第２の所定積分値）を越えたときに制御信号ｃｔ２を出力するカウンタ回路、７３はカウンタ回路４を停止させるカウント動作停止信号ａを出力するカウンタ停止回路である。ここで、微分回路２と電圧制御発振回路３とカウンタ回路４とオンオフ電源回路５、６とはＣＰＵ電源制御装置を構成する。
【００２６】
このように構成されたＣＰＵ電源制御装置について、その動作を説明する。
【００２７】
図１においては、従来と同様に、ＣＰＵコア７１に所定のＣＰＵコア用電源接続用端子（図示せず）を介して供給される電圧Ｖ１は消費電力を低減するために低電圧（たとえば１．５Ｖ）となっており、一方Ｉ／Ｏ回路７２に所定のＩ／Ｏ回路用電源接続用端子（図示せず）を介して供給される電圧Ｖ２は既存のデバイスとの接続性を保つために高めの電圧（たとえば３．３Ｖ）となっており、それぞれ外部より異なる電圧を与えて動作させることが一般的である。このため、電源回路１の出力電圧Ｖの立上がりにおいて、出力電圧ＶがＶ１に達するとＣＰＵコア７１に電圧Ｖ１を印加し、出力電圧ＶがＶ２に達するとＩ／Ｏ回路７２に電圧Ｖ２を印加するという電圧供給シーケンスが必要となる。
【００２８】
この電圧供給シーケンスは微分回路２と電圧制御発振回路３とカウンタ回路４とにより与えられる。これを図２〜図５を用いて説明する。図２は出力電圧Ｖが１次応答的に立ち上がる場合（すなわち急速に立ち上がる場合）の周波数ｆとｆの積分値Ｓを示すタイミングチャートであり、図３は出力電圧Ｖが２次応答的に立ち上がる場合（すなわち徐々に立ち上がる場合）の周波数ｆとｆの積分値Ｓを示すタイミングチャート、図４は出力電圧Ｖが１次式的に立ち上がる場合の周波数ｆの積分値Ｓとオンオフ電源回路５、６からの出力電圧Ｖ１、Ｖ２を示すタイミングチャート、図５は出力電圧Ｖが２次式的に立ち上がる場合の周波数ｆの積分値Ｓとオンオフ電源回路５、６からの出力電圧Ｖ１、Ｖ２を示すタイミングチャートである。
【００２９】
まず、電源回路の出力電圧の例として、１次式的に表されるものと２次式的に表されるものとの２つのケースにつき説明する。１次式的に表される出力電圧Ｖの式を（数１）に示し、２次式的に表される出力電圧Ｖの式を（数２）に示す。
【００３０】
【数１】
2004062727.tif 000003
【００３１】
【数２】
2004062727.tif 000004
【００３２】
微分電圧Ｖｃは出力電圧Ｖを微分したものであり、周波数ｆは微分電圧Ｖｃに比例するので、周波数ｆの積分値Ｓは、１次式的に表される出力電圧と２次式的に表される出力電圧とのそれぞれに対して（数３）、（数４）のように与えられる。
【００３３】
【数３】
2004062727.tif 000005
【００３４】
【数４】
2004062727.tif 000006
【００３５】
すなわち、周波数ｆの積分値Ｓは出力電圧Ｖと全く同じとなる。したがって、所定積分値Ｓ１、Ｓ２に対して各々Ｖ１、Ｖ２を設定、すなわちＳ１（第１の所定積分値）＝Ｖ１（第１の所定電圧）、Ｓ２（第２の所定積分値）＝Ｖ２（第２の所定電圧）と設定すれば、カウンタ回路４は、周波数ｆの積分値Ｓが第１の所定積分値Ｓ１を越えたときに（すなわち出力電圧Ｖが電圧Ｖ１を越えたときに）制御信号ｃｔ１を出力し、周波数ｆの積分値Ｓが第２の所定積分値Ｓ２を越えたときに（すなわち出力電圧Ｖが電圧Ｖ２を越えたときに）制御信号ｃｔ２を出力する。これを図４、図５を用いて説明する。
【００３６】
図４において、時間ｔｓにおいて電源回路１からの出力電圧ＶはＶｓとなり、電圧制御発振回路３は周波数ｆのクロックＣＬＫを生成し、カウンタ回路４はクロックＣＬＫのカウントを開始する。出力電圧Ｖは上昇し、時間ｔｖ１においてＶ１、ｔｖ２においてＶ２となる。カウンタ回路４は、上述したことから、出力電圧ＶがＶ１に到達した時間ｔｖ１においてカウント値Ｓが第１の所定積分値Ｓ１を越えたと判定して制御信号ｃｔ１を出力し、出力電圧ＶがＶ２に到達した時間ｔｖ２においてカウント値Ｓが第２の所定積分値Ｓ２を越えたと判定して制御信号ｃｔ２を出力する。この制御信号ｃｔ１、ｃｔ２によりオンオフ電源回路５、６はオン状態となり、それぞれ電圧Ｖ１、Ｖ２をＣＰＵコア７１、Ｉ／Ｏ回路７２へ出力する。
【００３７】
図５においても同様に、時間ｔｓよりも相当に遅い時間ｔｓ′において電源回路１からの出力電圧ＶはＶｓとなり、電圧制御発振回路３は周波数ｆのクロックＣＬＫを生成し、カウンタ回路４はクロックＣＬＫのカウントを開始する。出力電圧Ｖは上昇し、時間ｔｖ１よりも相当に遅い時間ｔｖ１′においてＶ１、時間ｔｖ２よりもやや遅い時間ｔｖ２′においてＶ２となる。カウンタ回路４は、上述したことから、出力電圧ＶがＶ１に到達した時間ｔｖ１′においてカウント値Ｓが第１の所定積分値Ｓ１を越えたと判定して制御信号ｃｔ１を出力し、出力電圧ＶがＶ２に到達した時間ｔｖ２′においてカウント値Ｓが第２の所定積分値Ｓ２を越えたと判定して制御信号ｃｔ２を出力する。この制御信号ｃｔ１、ｃｔ２によりオンオフ電源回路５、６はオン状態となり、それぞれ電圧Ｖ１、Ｖ２をＣＰＵコア７１、Ｉ／Ｏ回路７２へ出力する。
【００３８】
このように時間的な差はあるものの、１次応答的出力電圧であっても２次応答的出力電圧であっても、同じ出力電圧値Ｖ１、Ｖ２においてＣＰＵコア７１、Ｉ／Ｏ回路７２に対して電圧印加を開始する。
【００３９】
なお、カウンタ停止回路７３は、カウント値Ｓが第２の所定積分値Ｓ２を越えたとき（すなわちオンオフ電源回路６が第２の所定電圧Ｖ２を出力したとき）にカウント動作停止信号ａを出力し、カウンタ回路４の動作を停止させる。これは、ノイズ等によるカウンタ回路４の誤動作を防止することにより、ＣＰＵ７の誤動作や破壊を防止するためである。
【００４０】
図６は、図１のＣＰＵ電源制御装置を具体的に示す具体的回路図である。
【００４１】
図６において、電源回路１、微分回路２、電圧制御発振回路３、カウンタ回路４、オンオフ電源回路５、６、ＣＰＵ７、ＣＰＵコア７１、Ｉ／Ｏ回路７２、カウンタ停止回路７３は図１と同様のものである。４１はカウンタ回路４を構成するバイナリカウンタ、４２、４３はカウンタ回路４を構成するＤタイプフリップフロップ、４４はカウンタ回路４を構成するインバータである。
【００４２】
微分回路２の主たる構成要素であるコンパレータ（比較器）は例えば新日本無線（株）製のＮＪＭ２９０４であり、又電圧制御発振回路３については例えば新日本無線（株）製のＮＪＭ５５５、バイナリカウンタ４１については例えば（株）東芝製のＴＣ７４ＨＣ４０２０（以下単に７４ＨＣ４０２０と記述する）、Ｄタイプフリップフロップ４２、４３については例えば（株）東芝製のＴＣ７４ＨＣ７４（以下単に７４ＨＣ７４と記述する）である。
【００４３】
このように構成されたＣＰＵ電源制御装置について、その動作を説明する。
【００４４】
微分回路２は、電源電圧Ｖの変化率に応じた微分電圧Ｖｃを出力する。ＮＪＭ５５５はタイミング生成用ＩＣであり、ここでは微分電圧Ｖｃによって３ピンから出力される信号（クロック）の周波数が変化する無安定マルチバイブレータをＶＣＯとして使用している。ＶｃとクロックＣＬＫの周波数ｆ（周期）の関係は外付け部品ＲＡ、ＲＢ、Ｃによって細かく設定することができる。ＮＪＭ５５５の出力クロックＣＬＫはバイナリカウンタ７４ＨＣ４０２０のクロック入力に印加される。クロックＣＬＫを入力することで、バイナリカウンタ７４ＨＣ４０２０は、カウントアップし、クロック数に応じてオーバーフロー出力が出る。図６においては、オンオフ電源回路５の制御用としてクロック数７でオーバーフローする出力Ｑ７を使用し、オンオフ電源回路６の制御用としてクロック数１４でオーバーフローする出力Ｑ１４を使用している。なお、このクロック数の選定はあくまで一例であり、必要に応じてバイナリカウンタ７４ＨＣ４０２０を複数使用することで、更に多くのクロック数で制御するにように設計することができる。また、カウンタの代わりにシフトレジスタ、リングカウンタ等を使用しても同様の機能を実現することができる。さて、出力Ｑ７、出力Ｑ１４はオーバーフローするクロック数＋１のクロックが入力された時点でインアクティブになるため、そのまま制御信号としては使いにくい。そのため、Ｄタイプフリップフロップ７４ＨＣ７４により出力をラッチしてオンオフ電源回路５、６に渡す。電源電圧ＶがＶ１、Ｖ２に到達してＣＰＵ７が正常に動作を開始した後、ＣＰＵ電源制御装置の誤動作により突然電源が切れることがないように、ＣＰＵ７は、Ｄタイプフリップフロップ４２、４３のＣＬＲバーに「Ｈ」を印加し、ＰＲバーに「Ｌ」を印加することにより、ラッチの出力が常に「Ｈ」となるように動作を固定して、誤動作を防ぐ。
【００４５】
以上のように本実施の形態によれば、電源回路１からの電源電圧を微分して微分電圧を生成する微分回路２と、生成した微分電圧に比例する周波数のクロック信号を発振する電圧制御発振回路３と、クロック信号をカウントして得られた周波数の積分値が所定積分値を越えたときに制御信号を出力するカウンタ回路４と、制御信号を入力したときに所定電圧をＣＰＵ７へ出力するオンオフ電源回路５、６とを有することにより、クロック信号をカウントして得られた周波数の積分値は電源回路からの電源電圧値となり、この電源電圧値が所定積分値を越えた場合に制御信号が出力されるので、オンオフ電源回路５、６からＣＰＵ７への電源供給においては所定積分値に対応する電源電圧すなわち設定された一定の電源電圧が供給されるので、電源回路１の出力電圧の特性にかかわらず、ＣＰＵ７に適正なシーケンス電圧を供給することができる。
【００４６】
また、カウンタ回路４は、周波数の積分値が第１の所定積分値を越えたときに第１の制御信号を出力し、周波数の積分値が第１の所定積分値よりも大きい第２の所定積分値を越えたときに第２の制御信号を出力し、オンオフ電源回路５、６は、第１の制御信号を入力したときに第１の所定電圧をＣＰＵ７のＣＰＵコア７１へ出力し、第２の制御信号を入力したときに第１の所定電圧よりも高い第２の所定電圧をＣＰＵ７のＩ／Ｏ回路７２へ出力することにより、まず第１の所定電圧がＣＰＵコア７１に供給され、次に、第１の所定電圧よりも高い第２の所定電圧がＩ／Ｏ回路７２に供給されるので、電源回路１の出力電圧Ｖの特性にかかわらず、ＣＰＵ７に適正なシーケンス電圧が供給され、ＣＰＵ７が誤動作したり、破壊されることがない。
【００４７】
さらに、カウンタ回路４は、第１の所定電圧よりも高い第２の所定電圧がＣＰＵ７に入力されたときにＣＰＵ７から出力されるカウンタ動作停止信号ａに基づいてカウント動作を停止することにより、ノイズ等により誤動作を起こす可能性のあるカウンタ回路４の動作が停止されるので、誤動作による異常な電圧がオンオフ電源回路５、６からＣＰＵ７へ供給されることを防止することができ、ＣＰＵ７における誤動作や破壊を防止することができる。
【００４８】
なお、実施の形態１では、一例としてＣＰＵについて説明したが、それに限定されるものではなく、２つの異なる電圧での電圧電源供給が必要な半導体集積回路（ＩＣ）についても当然に適用可能である。また、３つ以上の異なる電圧での電源供給が必要な半導体集積回路（ＩＣ）についても本実施の形態の動作を拡張することにより容易に対応することができる。また、電源電圧の変化を周波数の変化に変換する為にＶＣＯを使用したが、電圧＝周波数変換回路、一般的にはＶ−Ｆ変換回路として知られる回路を使用しても同様な動作を行わせることができる。
【００４９】
（実施の形態２）
図７は、本発明の実施の形態２によるＣＰＵ電源制御装置を示すブロック図である。
【００５０】
図７において、電源回路１、微分回路２、電圧制御発振回路３、カウンタ回路４、オンオフ電源回路５、６、ＣＰＵ７、ＣＰＵコア７１、Ｉ／Ｏ回路７２は図１と同様のものなので、同一符号を付し、説明は省略する。８はカウンタ回路４を停止させるカウント動作停止信号ａを出力するコンパレータである。ここで、微分回路２と電圧制御発振回路３とカウンタ回路４とオンオフ電源回路５、６とコンパレータ８とはＣＰＵ電源制御装置を構成する。
【００５１】
このように本実施の形態によるＣＰＵ電源制御装置は実施の形態１とは、コンパレータ８のみが異なるので、コンパレータ８についてのみ説明する。
【００５２】
コンパレータ８は、電源回路１の出力電圧Ｖを所定の電源電圧とを比較し、出力電圧Ｖの値が所定の電源電圧値を越えたときにカウント動作停止信号ａを出力し、カウンタ回路４の動作を停止させる。これは、ノイズ等によるカウンタ回路４の誤動作を防止することにより、ＣＰＵ７の誤動作や破壊を防止するためである。この動作は実施の形態１におけるカウンタ停止回路７３における動作と同様であるが、コンパレータ８を設けたことにより、ＣＰＵ７にカウンタ停止回路７３を設ける必要がなくなる。
【００５３】
図８は、図７のＣＰＵ電源制御装置を具体的に示す具体的回路図である。
【００５４】
図８において、電源回路１、微分回路２、電圧制御発振回路３、カウンタ回路４、オンオフ電源回路５、６、ＣＰＵ７、ＣＰＵコア７１、Ｉ／Ｏ回路７２、バイナリカウンタ４１、Ｄタイプフリップフロップ４２、４３は図６と同様のものであり、コンパレータ８は図７と同様のものである。４５、４６はカウンタ回路４を構成するインバータである。コンパレータ８は例えば新日本無線（株）製のＮＪＭ２９０３である。
【００５５】
このように構成されたＣＰＵ電源制御装置について、コンパレータ８の動作を説明する。
【００５６】
電源電圧ＶがＶ１、Ｖ２に到達してＣＰＵ７が正常に動作を開始した後、ＣＰＵ電源制御装置の誤動作により突然電源が切れることがないように、電源電圧Ｖをコンパレータ８で判定し、電源電圧ＶがＶ２を越えたとき、Ｄタイプフリップフロップ４２、４３のＣＬＲバーに「Ｈ」を印加し、ＰＲバーに「Ｌ」を印加することにより、ラッチの出力が常に「Ｈ」となるように動作を固定して、誤動作を防ぐ。
【００５７】
以上のように本実施の形態によれば、電源回路１からの電源電圧が所定の電源電圧値を越えたときにカウント動作停止信号を出力するコンパレータ８を備え、カウンタ回路４は、コンパレータ８からのカウント動作停止信号ａを入力したときにカウント動作を停止することにより、ノイズ等により誤動作を起こす可能性のあるカウンタ回路４の動作が停止されるので、誤動作による異常な電圧がオンオフ電源回路５、６からＣＰＵ７へ供給されることを防止することができ、ＣＰＵ７における誤動作や破壊を防止することができる。
【００５８】
なお、実施の形態２では、一例としてＣＰＵについて説明したが、それに限定されるものではなく、２つの異なる電圧での電圧供給が必要な半導体集積回路（ＩＣ）についても当然に適用可能である。また、３つ以上の異なる電圧での電源供給が必要な半導体集積回路（ＩＣ）についても本実施の形態の動作を拡張することにより容易に対応することができる。また、電源電圧の変化を周波数の変化に変換する為にＶＣＯを使用したが、電圧＝周波数変換回路、一般的にはＶ−Ｆ変換回路として知られる回路を使用しても同様な動作を行わせることができる。
【００５９】
【発明の効果】
以上説明したように本発明の請求項１に記載のＩＣ用電源制御装置によれば、電源回路から供給される電源電圧を制御してＣＰＵなどのＩＣに印加するＩＣ用電源制御装置であって、電源回路からの電源電圧を微分して微分電圧を生成する微分回路と、生成した微分電圧に比例する周波数のクロック信号を発振する電圧制御発振回路と、クロック信号をカウントして得られた周波数の積分値が所定積分値を越えたときに制御信号を出力するカウンタ回路と、制御信号を入力したときに所定電圧をＩＣへ出力するオンオフ電源回路とを有することにより、クロック信号をカウントして得られた周波数の積分値は電源回路からの電源電圧値となり、この電源電圧値が所定積分値を越えた場合に制御信号が出力されるので、オンオフ電源回路からＩＣへの電源供給においては所定積分値に対応する電源電圧すなわち設定された一定の電源電圧が供給されるので、電源回路の出力電圧の特性にかかわらず、ＩＣに適正なシーケンス電圧を供給することができるという有利な効果が得られる。
【００６０】
請求項２に記載のＩＣ用電源制御装置によれば、請求項１に記載のＩＣ用電源制御装置において、カウンタ回路は、周波数の積分値が第１の所定積分値を越えたときに第１の制御信号を出力し、周波数の積分値が第１の所定積分値よりも大きい第２の所定積分値を越えたときに第２の制御信号を出力し、オンオフ電源回路は、第１の制御信号を入力したときに第１の所定電圧をＩＣの第１の電源端子へ出力し、第２の制御信号を入力したときに第１の所定電圧よりも高い第２の所定電圧をＩＣの第２の電源端子へ出力することにより、例えば、まず第１の所定電圧が第１の電源端子を介してＣＰＵコアに供給され、次に、第１の所定電圧よりも高い第２の所定電圧が第２の電源端子を介してＩ／Ｏ回路に供給されるので、電源回路の出力電圧の特性にかかわらず、ＣＰＵなどのＩＣに適正なシーケンス電圧が供給され、ＩＣが誤動作したり、破壊されることがないという有利な効果が得られる。
【００６１】
請求項３に記載のＩＣ用電源制御装置によれば、請求項２に記載のＩＣ用電源制御装置において、カウンタ回路は、第１の所定電圧よりも高い第２の所定電圧がＣＰＵなどのＩＣに入力されたときにＩＣから出力されるカウンタ動作停止信号に基づいてカウント動作を停止することにより、ノイズ等により誤動作を起こす可能性のあるカウンタ回路の動作が停止されるので、誤動作による異常な電圧がオンオフ電源回路からＣＰＵなどのＩＣへ供給されることを防止することができ、ＩＣにおける誤動作や破壊を防止することができるという有利な効果が得られる。
【００６２】
請求項４に記載のＩＣ用電源制御装置によれば、請求項１または２に記載のＩＣ用電源制御装置において、電源回路からの電源電圧が所定の電源電圧値を越えたときにカウント動作停止信号を出力するコンパレータを備え、カウンタ回路は、コンパレータからのカウント動作停止信号を入力したときにカウント動作を停止することにより、ノイズ等により誤動作を起こす可能性のあるカウンタ回路の動作が停止されるので、誤動作による異常な電圧がオンオフ電源回路からＣＰＵなどのＩＣへ供給されることを防止することができ、ＩＣにおける誤動作や破壊を防止することができるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＣＰＵ電源制御装置を示すブロック図
【図２】出力電圧が１次応答的に立ち上がる場合（すなわち急速に立ち上がる場合）の周波数とその積分値を示すタイミングチャート
【図３】出力電圧が２次応答的に立ち上がる場合（すなわち徐々に立ち上がる場合）の周波数とその積分値を示すタイミングチャート
【図４】出力電圧が１次応答的に立ち上がる場合の周波数の積分値とオンオフ電源回路からの出力電圧を示すタイミングチャート
【図５】出力電圧が２次応答的に立ち上がる場合の周波数の積分値とオンオフ電源回路からの出力電圧を示すタイミングチャート
【図６】図１のＣＰＵ電源制御装置を具体的に示す具体的回路図
【図７】本発明の実施の形態２によるＣＰＵ電源制御装置を示すブロック図
【図８】図７のＣＰＵ電源制御装置を具体的に示す具体的回路図
【図９】従来のＩＣ用電源制御装置としてのＣＰＵ電源制御装置を示すブロック図
【図１０】出力電圧が１次応答的に立ち上がる場合（すなわち急速に立ち上がる場合）を示すタイミングチャート
【図１１】出力電圧が２次応答的に立ち上がる場合（すなわち徐々に立ち上がる場合）を示すタイミングチャート
【符号の説明】
１　電源回路
２　微分回路
３　電圧制御発振回路
４　カウンタ回路
５、６　オンオフ電源回路
７　ＣＰＵ
８　コンパレータ
４１　バイナリカウンタ
４２、４３　Ｄタイプフリップフロップ
４４、４５、４６　インバータ
７１　ＣＰＵコア
７２　Ｉ／Ｏ回路
７３　カウンタ停止回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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