(57)【要約】【課題】選択メモリセルとリファレンスメモリセルとのアクセス比較によってデータ読出を実行する不揮発性半導体記憶装置において、リファレンスセル特性の製造ばらつきおよび経時劣化に対応して、データ読出精度の悪化を抑制する。【解決手段】データ読出時における選択メモリセルの比較対象となるリファレンスセルＲＭＣに対して、予備となるスペアリファレンスセルＳＲＭＣを配置する。データ読出回路１００は、選択メモリセルへのアクセスと、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択された一方へのアクセスとに基づいて、選択メモリセルの記憶データを読出す。リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの間の選択は、使用開始前の動作テスト結果によって固定されることなく、諸条件に応じて切換えられる。【選択図】　　　　図２
2004062922.tif 000002
【特許請求の範囲】
【請求項１】
各々がデータを不揮発的に記憶する複数のメモリセルと、
データ読出時における選択メモリセルとの比較対象として設けられるリファレンスセルと、
前記リファレンスセルと同様の特性を有し、前記リファレンスセルの予備として設けられる予備リファレンスセルと、
前記データ読出時において、前記リファレンスセルおよび前記予備リファレンスセルの一方を選択するためのリファレンスセル選択部と、
前記リファレンスセル選択部によって選択された前記一方に対するアクセスと、前記選択メモリセルに対するアクセスとに基づいて、前記選択メモリセルの記憶データを読出すデータ読出回路とを備え、
前記リファレンスセル選択部は、前記リファレンスセルおよび前記予備リファレンスセルの選択を条件に応じて切換可能である、不揮発性半導体記憶装置。
【請求項２】
前記リファレンスセル選択部は、前記不揮発性半導体記憶装置の使用開始後に実行された前記リファレンスセルの動作試験結果に基づいて、前記リファレンスセルおよび前記予備リファレンスセルの一方を選択する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記リファレンスセルおよび前記予備リファレンスセルは、前記複数のメモリセルの所定単位に対応して配置され、
前記リファレンスセル選択部は、前記複数のメモリセルを選択するためのアドレス入力に応じて、前記リファレンスセルおよび前記予備リファレンスセルの一方を選択する、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のメモリセル、前記リファレンスセルおよび前記予備リファレンスセルは、前記アドレス入力に対応して、複数のアドレス区分に分割され、
前記リファレンスセル選択部は、前記複数のアドレス区分のうちのアクセス対象となった１つに対応への累積アクセス回数に基づいて、前記リファレンスセルおよび前記予備リファレンスセルの一方を選択する、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセル、前記リファレンスセルおよび前記予備リファレンスセルは、前記アドレス入力に対応して、複数のアドレス区分に分割され、
前記リファレンスセル選択部は、前記複数のアドレス区分のうちのアクセス対象となった１つに対応する前記リファレンスセルの動作試験結果に基づいて、前記リファレンスセルおよび前記予備リファレンスセルの一方を選択する、請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記リファレンスセルの動作試験は、前記不揮発性半導体記憶装置の電源投入時に自動的に実行される、請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記複数のメモリセルは行列状に配置され、
前記リファレンスセルは、前記複数のメモリセルとの間で行を共有して、リファレンスセル列を形成するように配置され、
前記予備リファレンスセルは、前記複数のメモリセルとの間で前記行を共有して、予備リファレンスセル列を形成するように配置される、請求項１に記載の不揮発性半導体記憶装置。
【請求項８】
前記複数のメモリセルは行列状に配置され、
前記リファレンスセルは、前記複数のメモリセルとの間で列を共有して、リファレンスセル行を形成するように配置され、
前記予備リファレンスセルは、前記複数のメモリセルとの間で前記列を共有して、予備リファレンスセル行を形成するように配置される、請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
各々がデータを不揮発的に記憶する複数のメモリセルと、
データ読出時における選択メモリセルとの比較対象として設けられる複数のリファレンスセルと、
前記データ読出時に、前記選択メモリセルと、前記複数のリファレンスセルのうちの少なくとも２個のリファレンスセルとに対するアクセスに基づいて、前記選択メモリセルの記憶データを読出すデータ読出回路とを備える、不揮発性半導体記憶装置。
【請求項１０】
前記複数のリファレンスセルの各々は、前記複数のメモリセルの各々と同様の特性を有し、前記記憶データが有する複数レベルのうちの所定の１つを記憶する、請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記データ読出回路は、前記少なくとも２個のリファレンスセルにそれぞれ対応する複数のデータ読出ユニットを含み、
前記複数のデータ読出ユニットの各々は、前記少なくとも２個のリファレンスセルのうちの対応する１つへのアクセス結果と、前記選択メモリセルへのアクセス結果を比較し、
前記データ読出回路は、前記複数のデータ読出ユニットのそれぞれでの比較結果に基づいて、前記記憶データを読出す、請求項９に記載の不揮発性半導体記憶装置。
【請求項１２】
各々がデータを不揮発的に記憶する複数のメモリセルと、
データ読出時における選択メモリセルとの比較対象として設けられるリファレンスセルと、
通常動作での前記データ読出時において、前記リファレンスセルに対するアクセスと、前記複数のメモリセルのうちの選択メモリセルに対するアクセスとに基づいて、前記選択メモリセルの記憶データを読出すデータ読出回路と、
前記通常動作とは異なる動作テスト時において、前記リファレンスセルをテストするためのリファレンスセル試験部とを備える、不揮発性半導体記憶装置。
【請求項１３】
前記リファレンスセル試験部は、前記複数のメモリセルの各々の前記記憶データの複数レベルにそれぞれ対応した複数のテストユニットを含み、
前記複数のテストユニットの各々は、前記複数レベルの対応する１つにおける前記複数のメモリセルの各々と同等の特性を有するように設計され、
前記データ読出回路は、前記動作テスト時において、前記複数のテストユニットのうちの１つへのアクセスと、前記リファレンスセルへのアクセスとに基づいて、前記１つのテストユニットの前記特性に対応するデータを読出す、請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記複数のテストユニットの各々において、前記特性は、外部からの電気的入力によって調整可能である、請求項１３に記載の不揮発性半導体記憶装置。
【請求項１５】
前記複数のメモリセルは行列状に配置され、
前記リファレンスセルは、前記複数のメモリセルとの間で行を共有して、リファレンスセル列を形成するように配置される、請求項９または１２に記載の不揮発性半導体記憶装置。
【請求項１６】
前記複数のメモリセルは行列状に配置され、
前記リファレンスセルは、前記複数のメモリセルとの間で列を共有して、リファレンスセル行を形成するように配置される、請求項９または１２に記載の不揮発性半導体記憶装置。
【請求項１７】
前記複数のメモリセルの各々は、前記記憶データに応じた方向に磁化されて、磁化方向に応じて電気抵抗が変化する磁気抵抗素子を含む、請求項１、９および１２のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、データ読出時における選択メモリセルの比較対象として設けられるリファレンスセルを備えた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　ＭａｇｎｅｔｉｃＴｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，　ＴＡ７．２，　Ｆｅｂ．　２０００．、　“Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３，　Ｆｅｂ．　２０００．　、および“Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ”，　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６，　Ｆｅｂ．　２００１．等の技術文献に開示されている。
【０００４】
図１８は、磁気トンネル接合を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１８を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース電圧線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびライトディジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース電圧線ＳＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース電圧線ＳＬおよびビット線ＢＬの間に電気的に結合される。
【０００７】
図１９は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１９を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびライトディジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図２０は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００１２】
図２０を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトディジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図２０に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１６】
図２０に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトディジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１７】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトディジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図２１は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２１を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤへプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１９】
この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、ＭＲＡＭデバイスでは、トンネル磁気抵抗素子ＴＭＲにおける、記憶データレベルの違いに対応する接続抵抗の差ΔＲｃｅｌｌ（ΔＲｃｅｌｌ＝Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。
【００２２】
一般的には、データ記憶を実行するための正規のＭＴＪメモリセルとは別に、データ読出時において、データ読出対象に選択されたメモリセル（以下、「選択メモリセル」とも称する）の比較対象とされるリファレンスセルが配置される。このような構成では、選択メモリセルおよびリファレンスセルのそれぞれへのアクセス結果を比較することによって、選択メモリセルの記憶データが判別される。
【００２３】
一例としては、リファレンスセルの通過電流がＭＴＪメモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎにそれぞれ対応する２種類のメモリセル電流Ｉｃｅｌｌの中間値となるように設計される。この場合には、リファレンスセルは、電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベルの電気抵抗を有するように作製する必要がある。しかしながら、このような電気抵抗を実現するためには、リファレンスセルについて、特別な設計および作製を行なう必要がある。これにより、リファレンスセルの構造が複雑化して、チップ面積の増大やメモリセルアレイの加工マージン低下といった問題点が生じるおそれがある。
【００２４】
また、一般的なＭＴＪメモリセルにおいては、記憶データレベルに応じて生じる抵抗差ΔＲｃｅｌｌはそれほど大きくはならない。代表的には、電気抵抗ＲｍｉｎはＲｍａｘの数十％程度に留まっている。このため、記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌの変化もそれほど大きくなく、マイクロアンペア（μＡ：１０−６Ａ）オーダに留まる。したがって、リファレンスセルによる基準電流の生成を精度高く実行する必要があるため、リファレンスセルに生じた製造時の特性変動によって、データ誤読出が発生する必要がある。
【００２５】
さらに、このようなリファレンスセルは、複数個のＭＴＪメモリセルごとに配置される構成が一般的であるため、リファレンスセルのアクセス頻度は、各ＭＴＪメモリセルへのアクセス頻度よりも高くなってしまう。したがって、リファレンスセルの特性が経時的に劣化して、データ読出精度を悪化させることも懸念される。
【００２６】
このような問題点は、ＭＲＡＭデバイスに留まらず、選択メモリセルおよびリファレンスセルのそれぞれへのアクセス結果に基づいてデータ読出を実行する不揮発性半導体記憶装置に共通する。すなわち、このような不揮発性半導体記憶装置においては、データ読出に用いられるリファレンスセル特性の製造ばらつきおよび経時劣化に対応して、データ読出精度の悪化を抑制する必要がある。
【００２７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、リファレンスセルの特性に製造ばらつきや経時劣化が生じても、安定的なデータ読出が可能な不揮発性半導体記憶装置を提供することである。
【００２８】
【課題を解決するための手段】
この発明に従う不揮発性半導体記憶装置は、各々がデータを不揮発的に記憶する複数のメモリセルと、データ読出時における選択メモリセルとの比較対象として設けられるリファレンスセルと、リファレンスセルと同様の特性を有し、リファレンスセルの予備として設けられる予備リファレンスセルと、データ読出時において、リファレンスセルおよび予備リファレンスセルの一方を選択するためのリファレンスセル選択部と、リファレンスセル選択部によって選択された一方に対するアクセスと、選択メモリセルに対するアクセスとに基づいて、選択メモリセルの記憶データを読出すデータ読出回路とを備える。リファレンスセル選択部は、リファレンスセルおよび予備リファレンスセルの選択を条件に応じて切換可能である、。
【００２９】
好ましくは、リファレンスセル選択部は、不揮発性半導体記憶装置の使用開始後に実行されたリファレンスセルの動作試験結果に基づいて、リファレンスセルおよび予備リファレンスセルの一方を選択する。
【００３０】
また好ましくは、リファレンスセルおよび予備リファレンスセルは、複数のメモリセルの所定単位に対応して配置され、リファレンスセル選択部は、複数のメモリセルを選択するためのアドレス入力に応じて、リファレンスセルおよび予備リファレンスセルの一方を選択する。
【００３１】
さらに好ましくは、複数のメモリセル、リファレンスセルおよび予備リファレンスセルは、アドレス入力に対応して、複数のアドレス区分に分割され、リファレンスセル選択部は、複数のアドレス区分のうちのアクセス対象となった１つに対応への累積アクセス回数に基づいて、リファレンスセルおよび予備リファレンスセルの一方を選択する。
【００３２】
また、さらに好ましくは、複数のメモリセル、リファレンスセルおよび予備リファレンスセルは、アドレス入力に対応して、複数のアドレス区分に分割され、リファレンスセル選択部は、複数のアドレス区分のうちのアクセス対象となった１つに対応するリファレンスセルの動作試験結果に基づいて、リファレンスセルおよび予備リファレンスセルの一方を選択する。
【００３３】
特にこのような構成においては、リファレンスセルの動作試験は、不揮発性半導体記憶装置の電源投入時に自動的に実行される。
【００３４】
好ましくは、複数のメモリセルは行列状に配置され、リファレンスセルは、複数のメモリセルとの間で行を共有して、リファレンスセル列を形成するように配置され、予備リファレンスセルは、複数のメモリセルとの間で行を共有して、予備リファレンスセル列を形成するように配置される。
【００３５】
また好ましくは、複数のメモリセルは行列状に配置され、リファレンスセルは、複数のメモリセルとの間で列を共有して、リファレンスセル行を形成するように配置され、予備リファレンスセルは、複数のメモリセルとの間で列を共有して、予備リファレンスセル行を形成するように配置される。
【００３６】
この発明の他の構成に従う不揮発性半導体記憶装置は、各々がデータを不揮発的に記憶する複数のメモリセルと、データ読出時における選択メモリセルとの比較対象として設けられる複数のリファレンスセルと、データ読出時に、選択メモリセルと、複数のリファレンスセルのうちの少なくとも２個のリファレンスセルとに対するアクセスに基づいて、選択メモリセルの記憶データを読出すデータ読出回路とを備える。
【００３７】
好ましくは、複数のリファレンスセルの各々は、複数のメモリセルの各々と同様の特性を有し、記憶データが有する複数レベルのうちの所定の１つを記憶する。
【００３８】
あるいは好ましくは、データ読出回路は、少なくとも２個のリファレンスセルにそれぞれ対応する複数のデータ読出ユニットを含み、複数のデータ読出ユニットの各々は、少なくとも２個のリファレンスセルのうちの対応する１つへのアクセス結果と、選択メモリセルへのアクセス結果を比較し、データ読出回路は、複数のデータ読出ユニットのそれぞれでの比較結果に基づいて、記憶データを読出す。
【００３９】
この発明のさらに他の構成に従う不揮発性半導体記憶装置は、各々がデータを不揮発的に記憶する複数のメモリセルと、データ読出時における選択メモリセルとの比較対象として設けられるリファレンスセルと、通常動作でのデータ読出時において、リファレンスセルに対するアクセスと、複数のメモリセルのうちの選択メモリセルに対するアクセスとに基づいて、選択メモリセルの記憶データを読出すデータ読出回路と、通常動作とは異なる動作テスト時において、リファレンスセルをテストするためのリファレンスセル試験部とを備える。
【００４０】
好ましくは、リファレンスセル試験部は、複数のメモリセルの各々の記憶データの複数レベルにそれぞれ対応した複数のテストユニットを含み、複数のテストユニットの各々は、複数レベルの対応する１つにおける複数のメモリセルの各々と同等の特性を有するように設計され、データ読出回路は、動作テスト時において、複数のテストユニットのうちの１つへのアクセスと、リファレンスセルへのアクセスとに基づいて、１つのテストユニットの特性に対応するデータを読出す。
【００４１】
さらに好ましくは、複数のテストユニットの各々において、特性は、外部からの電気的入力によって調整可能である。
【００４２】
また好ましくは、複数のメモリセルは行列状に配置され、リファレンスセルは、複数のメモリセルとの間で行を共有して、リファレンスセル列を形成するように配置される。
【００４３】
あるいは好ましくは、複数のメモリセルは行列状に配置され、リファレンスセルは、複数のメモリセルとの間で列を共有して、リファレンスセル行を形成するように配置される。
【００４４】
また好ましくは、複数のメモリセルの各々は、記憶データに応じた方向に磁化されて、磁化方向に応じて電気抵抗が変化する磁気抵抗素子を含む。
【００４５】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４６】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４７】
ＭＲＡＭデバイス１は、本願発明に従う不揮発性半導体記憶装置の代表例として示される。なお、以下の説明で明らかになるように、本願発明の適用は、ＭＲＡＭデバイスに限定されるものではなく、選択メモリセルへのアクセスとリファレンスセルへのアクセスとの比較に応じてデータ読出を実行する不揮発性半導体記憶装置に共通に適用することができる。
【００４８】
図１を参照して、本発明の実施の形態に従うＭＲＡＭデバイス１は、外部から制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、アドレス信号に対応する選択メモリセルに対して、入力データＤＩＮの書込または、出力データＤＯＵＴの読出を行なう。
【００４９】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００５０】
メモリアレイ１０においては、ＭＴＪメモリセルの行にそれぞれ対応して、ワード線ＷＬおよびライトディジット線ＷＤＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して、ビット線ＢＬが配置される。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトディジット線ＷＤＬおよびビット線ＢＬの配置が示される。
【００５１】
ＭＲＡＭデバイス１は、アドレス信号ＡＤＤによって示される行アドレスＲＡに応じた行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示される列アドレスＣＡに基づいてメモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０，３５とをさらに備える。
【００５２】
読出／書込制御回路３０，３５は、メモリアレイ１０に配置されたＭＴＪメモリセルＭＣに対して、データ読出動作およびデータ書込動作を実行するための回路群を総括的に表記したものである。
【００５３】
また、以下においては、信号、信号線およびデータ等の二値的な高電圧状態（たとえば、電源電圧Ｖｃｃ１，Ｖｃｃ２）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも称する。
【００５４】
図２は、メモリアレイ１０およびデータ読出動作およびデータ書込動作を実行するための回路群の実施の形態１に従う構成を示す回路図である。
【００５５】
図２を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが行列状に配列される。既に説明したように、メモリセル行にそれぞれ対応してワード線ＷＬおよびライトディジット線ＷＤＬが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬが配置される。さらに、メモリセル行にそれぞれ対応してソース線ＳＬが配置される。
【００５６】
ＭＴＪメモリセルＭＣの各々は、図１８で説明したのと同様の構成を有し、対応するビット線ＢＬおよびソース線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。
【００５７】
トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、Ｈレベル（“１”）およびＬレベル（“０”）のいずかのデータを記憶するために所定方向に沿って磁化されて、その電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかに設定される。
【００５８】
各ソース線ＳＬは、接地電圧ＧＮＤに結合される。これにより、各アクセストランジスタＡＴＲのソース電圧は、接地電圧ＧＮＤに固定される。これにより、対応するワード線ＷＬがＨレベルに活性化される選択行において、トンネル磁気抵抗素子ＴＭＲの各々は、接地電圧ＧＮＤにプルダウンされた状態で、ビット線ＢＬと接続される。
【００５９】
さらに、メモリアレイ１０には、リファレンスセル列５１を形成するように配置された複数のリファレンスセルＲＭＣと、予備リファレンスセル列５２を形成するように配置された複数のスペアリファレンスセルＳＲＭＣとを含む。リファレンスセルＲＭＣは、データ読出時における選択メモリセルの比較対象として設けられる。スペアリファレンスセルＳＲＭＣは、リファレンスセルＲＭＣの予備として配置される。なお、以下においては、有効ビットとして作用するＭＴＪメモリセルＭＣを、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣと区別するために、「正規メモリセルＭＣ」とも称することとする。
【００６０】
リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの各々は、ＭＴＪメモリセルＭＣと同様の構成および特性を有する。したがって、リファレンスセルＲＭＣ（リファレンスセル列５１）およびスペアリファレンスセルＳＲＭＣ（予備リファレンスセル列５２）は、正規メモリセルＭＣに加えて、２列分余分に設けたＭＴＪメモリセルによって構成できる。
【００６１】
このように、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣを、正規メモリセルＭＣと同様の構成および形状とすることによって、リファレンスセルを作製するための特別の設計や製造工程が不要となる。したがって、製造工程の複雑化によるチップ面積の増大およびメモリアレイの加工マージンの低下等といった問題を招くことなく、リファレンスセルを製造することができる。特に、メモリアレイ１０内での構造の連続性を確保できるので、また、正規メモリセルＭＣ、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの製造特性の安定化にも寄与できる。
【００６２】
各リファレンスセルＲＭＣおよび各スペアリファレンスセルＳＲＭＣは、所定レベルの記憶データを固定的に保持する必要がある。すなわち、各リファレンスセルＲＭＣおよび各スペアリファレンスセルＳＲＭＣについては、製造時に当該所定レベルに相当する方向に磁化すれば、通常動作時にデータ書込を行なう必要はない。
【００６３】
特に、当該所定レベルをＭＴＪメモリセルでの電気抵抗Ｒｍｉｎに対応付けると、各リファレンスセルＲＭＣおよび各スペアリファレンスセルＳＲＭＣにおいて、図１９等に示した固定磁化層ＦＬおよび自由磁化層ＶＬを同一方向に磁化すればよいため、製造時の磁化工程を効率化できる。したがって、以下では、各リファレンスセルＲＭＣおよび各スペアリファレンスセルＳＲＭＣは、電気抵抗Ｒｍｉｎに対応するレベルを記憶しているものとする。
【００６４】
リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣは、正規メモリセルＭＣとメモリセル行を共有するように配置される。さらに、リファレンスセル列５１に対応してリファレンスビット線ＲＢＬ１が設けられ、予備リファレンスセル列５２に対応してリファレンスビット線ＲＢＬ２が設けられる。
【００６５】
したがって、リファレンスセルＲＭＣの各々は、リファレンスビット線ＲＢＬ１と対応するソース線ＳＬとの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。スペアリファレンスセルＳＲＭＣの各々は、リファレンスビット線ＲＢＬ２と対応するソース線ＳＬとの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。各リファレンスセルＲＭＣおよび各スペアリファレンスセルＳＲＭＣにおいて、アクセストランジスタＡＴＲのゲートは、対応するワード線ＷＬと接続される。
【００６６】
次に、メモリアレイ１０における行選択を実行するための構成について説明する。
【００６７】
メモリアレイ１０の隣接領域に、各メモリセル行に対応して、ライトディジット線ＷＤＬを駆動するためのトランジスタスイッチ７２と、ワード線ＷＬを駆動するためのトランジスタスイッチ７４とが設けられる。トランジスタスイッチ７２は、ライトディジット線ＷＤＬの一端側とノードＮｄとの間に接続され、ゲートに制御信号ＷＥを受ける。トランジスタスイッチ７４は、ワード線ＷＬの一端側とノードＮｄとの間に接続され、ゲートに制御信号ＲＥを受ける。制御信号ＷＥは、データ書込動作時にＨレベルに活性化され、それ以外においてＬレベルへ非活性化される。同様に、制御信号ＲＥは、データ読出動作時にＨレベルに活性化され、それ以外においてＬレベルへ非活性化される。トランジスタスイッチ７２および７４は、たとえばＮチャネル型ＭＯＳトランジスタで構成される。
【００６８】
ノードＮｄには、行デコード回路２０によって得られたデコード信号Ｒｄが伝達される。デコード信号Ｒｄは、各メモリセル行ごとに生成され、対応するメモリセル行が選択された場合にＨレベル（電源電圧Ｖｃｃ１）に設定され、それ以外ではＬレベル（接地電圧ＧＮＤ）に設定される。このような構成によって、行デコーダ２０内のデコード信号Ｒｄを生成する構成を、ワード線ＷＬの選択およびライトディジット線の選択に共用できる。
【００６９】
データ書込時には、各メモリセル行において、トランジスタスイッチ７２がターンオンするとともにトランジスタスイッチ７４がターンオフする。したがって、各ワード線ＷＬは、電源電圧Ｖｃｃ１から切離されてＬレベルに非活性化される。一方、選択行のワード線ＷＬは活性化されて、その一端側を電源電圧Ｖｃｃ１に設定される。この結果、活性化されたライトディジット線ＷＤＬ上を、トランジスタスイッチ７２から接地電圧ＧＮＤへ向かう方向にデータ書込電流が流れる。一方、非選択行のライトディジット線ＷＤＬは、両端が接地電圧ＧＮＤに設定されるため、データ書込電流が流れることはない。
【００７０】
データ読出時には、トランジスタスイッチ７４がターンオンするとともにトランジスタスイッチ７２がターンオフする。したがって、選択行のワード線ＷＬが活性化されて、電源電圧Ｖｃｃ１（Ｈレベル）に設定される一方で、非選択行のワード線ＷＬは非活性化されて、接地電圧ＧＮＤ（Ｌレベル）に設定される。また、各ライトディジット線ＷＤＬは、電源電圧Ｖｃｃ１から切離されて非活性化される。
【００７１】
同様の構成は、各メモリセル行のワード線ＷＬおよびライトディジット線ＷＤＬに対応して同様に設けられる。
【００７２】
次に、メモリアレイ１０へのデータ書込動作を実行する構成について説明を進める。
【００７３】
読出／書込制御回路３０は、データ書込回路９０と、メモリセル列ごとに配置されたライトドライバＷＤＶｂとを含む。同様に、読出／書込制御回路３５は、メモリセル列ごとに設けられたライトドライバＷＤＶａを含む。
【００７４】
ライトドライバＷＤＶａは、ビット線ＢＬの一端側と、電源電圧Ｖｃｃ１および接地電圧ＧＮＤとの間にそれぞれ接続されたドライバトランジスタＤＴａ１およびＤＴａ０を含む。ドライバトランジスタＤＴａ１およびＤＴａ０のゲートには書込制御信号ＷＴａ１およびＷＴａ０がそれぞれ入力される。ライトドライバＷＤＶｂは、ビット線ＢＬの他端側と、電源電圧Ｖｃｃ１および接地電圧ＧＮＤとの間にそれぞれ接続されたドライバトランジスタＤＴｂ１およびＤＴｂ０を含む。ドライバトランジスタＤＴｂ１およびＤＴｂ０のゲートには書込制御信号ＷＴｂ１およびＷＴｂ０がそれぞれ入力される。ドライバトランジスタＤＴａ０，ＤＴａ１，ＤＴｂ０，ＤＴｂ１は、少ないトランジスタサイズで十分なデータ書込電流を供給するために、相対的に電流駆動能力の大きいＮチャネル型ＭＯＳトランジスタで構成される。
【００７５】
したがって、各メモリセル列において、ライトドライバＷＤＶａは、書込制御信号ＷＴａ０およびＷＴａ１に応じて、対応するビット線ＢＬの一端側を電源電圧Ｖｃｃ１および接地電圧ＧＮＤの一方で駆動する。同様に、ライトドライバＷＤＶｂは、書込制御信号ＷＴｂ０およびＷＴｂ１に応じて、対応するビット線ＢＬの一端側を電源電圧Ｖｃｃ１および接地電圧ＧＮＤの他方で駆動する。
【００７６】
データ書込回路９０は、データ入力端子４ｂへの入力データＤＩＮおよび列選択結果に応じて、各メモリセル列における書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１を制御する。
【００７７】
非選択列においては、書込制御信号ＷＴａ０およびＷＴｂ０がＨレベルに設定され、書込制御信号ＷＴａ１およびＷＴｂ１がＬレベルに設定される。したがって、非選択列においては、ビット線の両端は接地電圧ＧＮＤとそれぞれ接続される。
【００７８】
これに対して、選択列においては、書込制御信号ＷＴａ０およびＷＴａ１のうちの、入力データＤＩＮに応じた一方がＨレベルに設定され、他方がＬレベルに設定される。さらに、書込制御信号ＷＴｂ０およびＷＴｂ１は、書込制御信号ＷＴａ０およびＷＴａ１のそれぞれと相補に設定される。たとえば、入力データＤＩＮが“１”であるときには、書込制御信号ＷＴａ１およびＷＴｂ０がＨレベルに設定され、書込制御信号ＷＴａ０およびＷＴｂ１がＬレベルに設定される。この結果、選択列のビット線には、ライトドライバＷＤＶａからＷＤＶｂへ向かう方向にデータ書込電流が流される。これに対して、入力データＤＩＮが“０”であるときには、書込制御信号ＷＴａ０およびＷＴｂ１がＨレベルに設定され、書込制御信号ＷＴａ１およびＷＴｂ０がＬレベルに設定される。この結果、選択列のビット線には、ライトドライバＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流が流される。
【００７９】
ライトディジット線ＷＤＬを流れるデータ書込電流は、正規メモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。書込データに応じた方向を有する、ビット線を流れるデータ書込電流は、正規メモリセルＭＣにおいて磁化容易軸方向に沿った磁界を発生させる。対応するライトディジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたメモリセルＭＣにおいて、ビット線を流れるデータ書込電流の方向に応じた書込データが磁気的に書込まれる。同様の構成は、各メモリセル列のビット線ＢＬに対応して設けられる。なお、図２の構成において、ライトドライバＷＤＶａおよびＷＤＶｂの駆動電圧を、接地電圧ＧＮＤおよび電源電圧Ｖｃｃ１以外の独立した電圧とすることも可能である。
【００８０】
また、リファレンスビット線ＲＢＬ１およびＲＢＬ２の各々の両端に対応して、ライトドライバＷＤＶｄが設けられる。既に説明したように、リファレンスセルＲＭＣおよびその予備として用いられるスペアリファレンスセルＳＲＭＣに対しては、通常動作時にデータ書込を実行する必要がない。したがって、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣに対しては、ライトドライバＷＤＶａ，ＷＤＶｂおよびライトディジット線ＷＤＬの配置は本来必要ない。しかし、メモリアレイ１０内およびその周辺領域で形状の連続性を確保して製造プロセスを容易化するために、ライトドライバＷＤＶａ，ＷＤＶｂと同一構成のライトドライバＷＤＶｄが形状ダミーとして設けられ、ライトディジット線ＷＤＬは、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣに対応する領域も通過するように配置される。
【００８１】
次に、メモリアレイ１０からのデータ読出動作を実行する構成について説明する。
【００８２】
読出／書込制御回路３０は、さらに、データ線ＤＬと、データ線ＤＬおよび各ビット線ＢＬの間に設けられた読出選択ゲートＲＳＧと、各メモリセル列ごとに設けられたコラム選択ゲートＣＳＧとを含む。コラム選択ゲートＣＳＧは、列デコーダ２５からの列デコード信号ＣＤＳに応じて、選択列においてＨレベル信号を出力する。各読出選択ゲートＲＳＧのゲートには、対応するコラム選択ゲートＣＳＧの出力信号が入力される。
【００８３】
図２においては、第１番目および第２番目のメモリセル列に対応するコラム選択ゲートＣＳＧ１およびＣＳＧ２と、読出選択ゲートＲＳＧ１およびＲＳＧ２とが代表的に示される。コラム選択ゲートＣＳＧ１の出力信号は読出選択ゲートＲＳＧ１のゲートに入力され、コラム選択ゲートＣＳＧ２の出力信号は、読出選択ゲートＲＳＧ２のゲートに入力されている。
【００８４】
したがって、選択メモリセルは、データ読出時において、選択列のビット線ＢＬおよび対応する読出選択ゲートＲＳＧを介して、データ線ＤＬと電気的に結合される。
【００８５】
読出／書込制御回路３０は、さらに、リファレンスデータ線ＲＤＬと、リファレンスデータ線ＲＤＬとリファレンスビット線ＲＢＬ１およびＲＢＬ２との間にそれぞれ接続されるリファレンス選択ゲートＲＦＧ１およびＲＦＧ２を含む。リファレンス選択ゲートＲＦＧ１およびＲＦＧ２のゲートには、選択信号ＤＳ１およびＤＳ２がそれぞれ入力される。
【００８６】
選択信号ＤＳ１およびＤＳ２の生成については後ほど詳細に説明するが、データ読出動作時以外においては、選択信号ＤＳ１およびＤＳ２の各々はＬレベルに設定され、データ読出時においては、選択信号ＤＳ１およびＤＳ２の一方が選択的にＨレベルに設定される。したがって、データ読出時には、選択メモリセルと同一のメモリセル行に属する、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択された一方（以下、「選択リファレンスセル」とも称する）が、リファレンスデータ線ＲＤＬと電気的に結合される。
【００８７】
読出／書込制御回路３０は、さらに、データ線ＤＬおよびリファレンスデータ線ＲＤＬにそれぞれ対応して設けられる、読出電流供給トランジスタ１０２および１０６を含む。読出電流供給トランジスタ１０２は、電源電圧Ｖｃｃ２とデータ線ＤＬとの間に接続され、そのゲートは電源電圧Ｖｃｃ２と接続される。同様に、読出電流供給トランジスタ１０６は、電源電圧Ｖｃｃ２とリファレンスデータ線ＲＤＬとの間に接続され、そのゲートは電源電圧Ｖｃｃ２と接続される。
【００８８】
読出電流供給トランジスタ１０６および１０８の電流駆動力は同等であり、データ読出時に用いられるデータ線ＤＬおよびリファレンスデータ線ＲＤＬは、同等の駆動力によって、電源電圧Ｖｃｃ２へプルアップされている。したがって、データ線ＤＬ上へは、選択メモリセルへのアクセスに基づいて、選択メモリセルの電気抵抗（ＲｍｉｘまたはＲｍｉｎ）に応じた電圧および電流が生じる。これに対して、リファレンスデータ線ＲＤＬ上へは、選択リファレンスセルへのアクセスに基づいて、選択リファレンスセルの電気抵抗（Ｒｍｉｎ）に応じた電圧および電流が生じる。以下においては、データ線ＤＬ上の電圧および電流をＶ（ＤＬ）およびＩ（ＤＬ）でそれぞれ示し、リファレンスデータ線ＲＤＬ上の電圧および電流をＶ（ＲＤＬ）およびＩ（ＲＤＬ）でそれぞれ示すものとする。
【００８９】
読出／書込制御回路３０は、さらに、データ読出回路１００を含む。データ読出回路１００は、データ線ＤＬおよびリファレンスデータ線ＲＤＬ上の電圧を比較して、選択メモリセルの記憶データを示す出力データＤＯＵＴを生成する。
【００９０】
データ読出回路１００は、ノードＮ１およびＮ２の電圧差を増幅するセンスアンプ１１０と、ノードＮ１およびＮ３の電圧差を増幅するセンスアンプ１２０と、センスアンプ１１０および１２０の出力間の電圧差を増幅するセンスアンプ１３０と、所定のタイミングでセンスアンプ１３０の出力をラッチするラッチ回路１４０と、ラッチ回路１４０の出力をさらに増幅して出力データＤＯＵＴを生成するセンスアンプ１５０とを有する。出力データＤＯＵＴは、データ出力端子４ａから出力される。
【００９１】
ノードＮ１はデータ線ＤＬと接続され、ノードＮ２およびＮ３はリファレンスデータ線ＲＤＬと接続される。センスアンプ１１０および１２０は、Ｖ（ＤＬ）およびＶ（ＲＤＬ）の電圧差を互いに逆の極性で増幅する。具体的には、センスアンプ１１０が“Ｖ（ＤＬ）−Ｖ（ＲＤＬ）”を増幅した電圧を出力する一方で、センスアンプ１２０は、“Ｖ（ＲＤＬ）−Ｖ（ＤＬ）”　を増幅した電圧を出力する。したがって、センスアンプ１１０および１２０の出力電圧差をセンスアンプ１３０で増幅することによって、選択メモリセルからの記憶データレベルを判定することができる。ラッチ回路１４０は、センスアンプ１１０〜１３０の増幅動作の所要時間を考慮して、センスアンプ１３０からの出力電圧が所定レベル以上の振幅に達した後のタイミングで、センスアンプ１３０の出力電圧をラッチする。
【００９２】
図３は、初段のセンスアンプ１１０および１２０の動作を説明する第１の概念図である。
【００９３】
図３を参照して、データ線電圧Ｖ（ＤＬ）は、選択メモリセルの記憶データに応じて、Ｖ（Ｒｍａｘ）およびＶ（Ｒｍｉｎ）のいずれか一方に落ち着く。これに対して、リファレンスデータ線電圧Ｖ（ＲＤＬ）は、電圧Ｖ（Ｒｍｉｎ）と同等のレベルに落ち着く。
【００９４】
センスアンプ１１０および１２０においては、リファレンスデータ線ＲＤＬと接続された一方の入力ノードにおいて、電圧オフセットΔＶを与えるような構成を有している。入力ノードの一方に対して電圧オフセットを付与するセンスアンプ構成は一般的であるので、センスアンプ１１０および１２０の具体的な構成については省略する。ここで、電圧オフセットΔＶは、下記（１）式を満たすように定められる。
【００９５】
Ｖ（Ｒｍｉｎ）＋ΔＶ＜Ｖ（Ｒｍａｘ）　…（１）
あるいは、初段のセンスアンプ１１０および１２０を、ノードＮ１とノードＮ２，Ｎ３との間の通過電流差を比較する電流センスアンプとして配置することもできる。電流センスアンプを配置した場合には、初段のセンスアンプ１１０，１２０に対して、図４に示すようなオフセットを与える必要がある。
【００９６】
図４は、初段のセンスアンプ１１０および１２０の動作を説明する第１の概念図である。
【００９７】
図４を参照して、データ線電流Ｉ（ＤＬ）は、選択メモリセルの記憶データに応じて、Ｉ（Ｒｍａｘ）およびＩ（Ｒｍｉｎ）のいずれか一方に落ち着く。これに対して、リファレンスデータ線電圧Ｉ（ＲＤＬ）は、電流Ｉ（Ｒｍｉｎ）と同等のレベルに落ち着く。
【００９８】
センスアンプ１１０および１２０においては、リファレンスデータ線ＲＤＬと接続された一方の入力ノードにおいて電流オフセットΔＩを与えるような構成を有している。このような電流オフセットは、たとえば、入力ノード間に所定の入力インピーダンス差を設けることで実現できるが、そのセンスアンプ構成は一般的であるので、詳細な回路構成については省略する。
ここで、電流オフセットΔＩは、下記（２）式を満たすように定められる。
【００９９】
Ｉ（Ｒｍｉｎ）−ΔＩ＞Ｉ（Ｒｍａｘ）　…（２）
再び図２を参照して、これまでの説明から理解されるように、データ読出回路１００は、選択メモリセルへのアクセス結果および選択リファレンスセルへのアクセス結果の比較に基づいて、選択メモリセルの記憶データを読出す。したがって、選択リファレンスセルの特性（電気抵抗）が、製造時誤差や経時劣化によって設計値と大きく異なると、データ読出精度が悪化する。
【０１００】
したがって、本願発明のＭＲＡＭデバイスは、メモリアレイ１０の外部において、リファレンスセルＲＭＣ（またはスペアリファレンスセルＳＲＭＣ）を試験するためのリファレンスセル試験部８０をさらに備える。
【０１０１】
リファレンスセル試験部８０は、テストユニット８１および８２を有する。テストユニット８１は、データ線ＤＬおよび接地電圧ＧＮＤの間に直列に接続された、テスト選択ゲートＴＧＴ１、テスト抵抗８５およびダミーゲートＤＧＴ１を有する。テスト選択ゲートＴＧＴ１のゲートにはテスト選択信号ＴＳ１が入力され、ダミーゲートＤＧＴ１のゲートは電源電圧Ｖｃｃ１と接続される。テスト抵抗８５は、トンネル磁気抵抗素子ＴＭＲでの電気抵抗Ｒｍｉｎと同等レベルを有するように作製される。テスト抵抗８５は、外部からの制御信号ＲＴ１に応じて電気抵抗を微調整可能な可変抵抗である。
【０１０２】
テストユニット８２は、データ線ＤＬおよび接地電圧ＧＮＤの間に直列に接続された、テスト選択ゲートＴＧＴ２、テスト抵抗８６およびダミーゲートＤＧＴ２を有する。テスト選択ゲートＴＧＴ２のゲートにはテスト選択信号ＴＳ２が入力され、ダミーゲートＤＧＴ２のゲートは電源電圧Ｖｃｃ１と接続される。テスト抵抗８６は、トンネル磁気抵抗素子ＴＭＲでの電気抵抗Ｒｍａｘと同等レベルを有するように作製される。テスト抵抗８６は、外部からの制御信号ＲＴ２に応じて電気抵抗を微調整可能な可変抵抗である。
【０１０３】
ダミーゲートＤＧＴ１およびＤＧＴ２の各々は、アクセストランジスタＡＴＲと同様に設計され、そのオン抵抗は、ターンオンしたアクセストランジスタＡＴＲと同等である。テスト選択ゲートＴＧＴ１およびＴＧＴ２の各々は、読出選択ゲートＲＳＧと同様に設計され、そのオン抵抗はターンオンした読出選択ゲートＲＳＧと同等である。
【０１０４】
動作テスト時には、テスト選択信号ＴＳ１およびＴＳ２の一方をＨレベルに設定し、さらにテスト対象となるリファレンスセルＲＭＣまたはスペアリファレンスセルＳＲＭＣに対応するワード線ＷＬが活性化される。一方、正規メモリセルＭＣに対応する読出選択ゲートＲＳＧの各々は、オフされる。
【０１０５】
これにより、データ線ＤＬには、テストユニット８１または８２へのアクセスに基づいた電圧および電流が生じる。この電圧・電流は、テスト抵抗８５または８６の電気抵抗（すなわちＲｍａｘ近傍またはＲｍｉｎ近傍）に応じたレベルに落ち着く。
【０１０６】
一方、選択信号ＤＳ１およびＤＳ２の一方を選択的にＨレベルへ設定することによって、リファレンスデータ線ＲＤＬには、対応するワード線ＷＬが活性化された、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの一方へのアクセスに基づいた電圧および電流が生じる。この電圧・電流は、テスト対象となるリファレンスセルＲＭＣ（スペアリファレンスセルＳＲＭＣ）の電気抵抗に応じたレベルへ落ち着く。したがって、テスト対象となるリファレンスセルＲＭＣ（スペアリファレンスセルＳＲＭＣ）が正常な電気抵抗を有しているときには、データ読出回路１００からの出力データＤＯＵＴとして、テストユニット８１の選択時には電気抵抗Ｒｍｉｎに対応するデータレベル、テストユニット８２の選択時には電気抵抗Ｒｍａｘに対応するデータレベルがそれぞれ得られる。
【０１０７】
図５および図６は、リファレンスセルの動作テスト方式を説明する概念図である。
【０１０８】
図５には、テスト対象となったリファレンスセルＲＭＣ（スペアリファレンスセルＳＲＭＣ）の特性が正常である場合のテスト結果の一例が示され、図６には、テスト対象となったリファレンスセルＲＭＣ（スペアリファレンスセルＳＲＭＣ）の特性が異常である場合のテスト結果の一例が示される。
【０１０９】
図５および図６を参照して、電気抵抗Ｒｍｉｎに相当するテスト抵抗８５を有するテストユニット８１側を選択した場合には、テスト抵抗８５の電気抵抗を制御信号ＲＴ１に応じて徐々に上昇させて、出力データＤＯＵＴのレベルが反転する、すなわちデータ読出が不良となるテスト抵抗８５の電気抵抗Ｒ１を求める。同様に、電気抵抗Ｒｍａｘに相当するテスト抵抗８６を有するテストユニット８２の選択時には、テスト抵抗８６の電気抵抗を制御信号ＲＴ２に応じて徐々に下降させて、出力データＤＯＵＴのレベルが反転する、すなわちデータ読出が不良となるテスト抵抗８５の電気抵抗Ｒ２を求める。
【０１１０】
このようにして求められた電気抵抗Ｒ１およびＲ２の平均値（中間値）と、基準抵抗Ｒｒｅｆ（Ｒｒｅｆ＝（Ｒｍａｘ＋Ｒｍｉｎ）／２）との比較によって、テスト対象となったリファレンスセルＲＭＣ（スペアリファレンスセルＳＲＭＣ）の特性を評価することができる。
【０１１１】
すなわち、テスト対象となったリファレンスセルＲＭＣ（スペアリファレンスセルＳＲＭＣ）の特性が正常である場合には、図５に示されるように、電気抵抗Ｒ１およびＲ２の中間値（平均値）と基準抵抗Ｒｒｅｆとがほぼ一致する。これに対して、テスト対象のリファレンスセルＲＭＣ（スペアリファレンスセルＳＲＭＣ）の特性が不良である場合には、図６に示されるように、電気抵抗Ｒ１およびＲ２の中間値（平均値）と基準抵抗Ｒｒｅｆとがずれてしまい、基準抵抗Ｒｒｅｆと電気抵抗Ｒ１およびＲ２の一方とが近づいてしまう。
【０１１２】
このようにして、リファレンスセル試験部８０によって、各リファレンスセルＲＭＣ（または各スペアリファレンスセルＳＲＭＣ）の特性を評価して、故障を検出することができる。すでに説明した、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択に対して、リファレンスセルＲＭＣの試験結果を反映することができる。
【０１１３】
図７は、リファレンスセル選択部の構成の一例を示すブロック図である。
図７を参照して、リファレンスセル選択部２００は、プログラム／ラッチ回路２０５と、選択信号生成部２１０とを含む。プログラム／ラッチ回路２０５は、リファレンスセル列５１における故障の有無を示すリファレンスセル試験結果を不揮発的に記憶するプログラム素子（図示せず）を有する。
【０１１４】
プログラム／ラッチ回路２０５は、電源投入時に当該プログラム素子の記憶データを読出すことによってラッチ信号ＬＴを生成する。ラッチ信号ＬＴは、リファレンスセル列５１に故障が生じていない場合にＨレベルに設定され、リファレンスセル列５１が故障を含んでおり、予備リファレンスセル列５２を用いる必要がある場合にＬレベルに設定される。
【０１１５】
選択信号生成部２１０は、ラッチ信号ＬＴおよび制御信号ＲＥのＮＡＮＤ論理演算結果を出力する論理ゲート２２０と、ラッチ信号ＬＴを反転するインバータ２３０と、インバータ２３０によって反転されたラッチ信号および制御信号ＲＥのＮＡＮＤ論理演算結果を出力する論理ゲート２２５と、信号生成ユニット２４０および２５０とを有する。
【０１１６】
信号生成ユニット２４０は、電源電圧Ｖｃｃ１および接地電圧ＧＮＤの間に直列に接続されるＰチャネル型ＭＯＳトランジスタ２４２と、Ｎチャネル型ＭＯＳトランジスタ２４４とを含む。トランジスタ２４２および２４４の各ゲートには論理ゲート２２０の出力信号が入力される。トランジスタ２４２および２４４の接続ノードには選択信号ＤＳ１が生成され、選択信号ＤＳ１は、リファレンス選択ゲートＲＦＧ１のゲートに入力される。同様に、信号生成ユニット２５０は、電源電圧Ｖｃｃ１および接地電圧ＧＮＤの間に直列に接続されるＰチャネル型ＭＯＳトランジスタ２５２と、Ｎチャネル型ＭＯＳトランジスタ２５４とを含む。トランジスタ２５２および２５４の各ゲートには論理ゲート２２５の出力信号が入力される。トランジスタ２５２および２５４の接続ノードには選択信号ＤＳ２が生成され、選択信号ＤＳ２は、リファレンス選択ゲートＲＦＧ２のゲートに入力される。
【０１１７】
このような構成とすることにより、制御信号ＲＥがＬレベルに非活性化されるデータ読出動作時以外においては、選択信号ＤＳ１およびＤＳ２の各々はＬレベルに非活性化される。これに対して、制御信号ＲＥがＨレベルに活性化されるデータ読出動作時においては、ラッチ信号ＬＴがＨレベルに設定されると選択信号ＤＳ１がＨレベルに活性化される一方で、選択信号ＤＳ２はＬレベルに非活性化される。反対に、ラッチ信号ＬＴがＬレベルに設定されると、選択信号ＤＳ２がＨレベルに設定され、選択信号ＤＳ１がＬレベルに設定される。
【０１１８】
この結果、リファレンスセル列５１が故障を含まない場合には、リファレンス選択ゲートＲＦＧ１がオンして、リファレンスセルＲＭＣのうちの選択メモリセルと同一のメモリセル行に属する１つがリファレンスデータ線ＲＤＬと接続されてアクセス対象とされる。これに対して、リファレンスセル列５１が故障を含む場合には、リファレンス選択ゲートＲＦＧ２がオンして、当該リファレンスセルＲＭＣと同一のメモリセル行に属するスペアリファレンスセルＳＲＭＣがリファレンスデータ線ＲＤＬと接続されてアクセス対象とされる。
【０１１９】
特に、上述したプログラム素子を、余剰に配置されたＭＴＪメモリセル等によって書換え可能な記憶素子として構成すれば、ＭＲＡＭデバイスの出荷後においても、使用開始後に実行されたリファレンスセルの動作テスト結果に基づいて、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択を切換え可能な構成とすることができる。
【０１２０】
あるいは、ＭＲＡＭデバイスの動作中において、入力条件や動作条件に応じて、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択を適宜切換える構成とすることも可能である。
【０１２１】
図８は、リファレンスセル選択部の他の構成例を示すブロック図である。
図８を参照して、リファレンスセル選択部２０１は、プログラム／ラッチ回路２０５と、アドレス比較回路２６０と、選択信号生成部２１０とを有する。プログラム／ラッチ回路２０５は、不良のリファレンスセルを含む領域を示すための不良アドレスＲＦＡＤを記憶する。図２に示されるように、実施の形態１に従う構成においては、リファレンスセルＲＭＣはリファレンスセル列５１を構成するように配置するので、不良アドレスは、行アドレスＲＡに対応して定められる。
【０１２２】
不良アドレスＲＦＡＤは、リファレンスセルの動作テストが実行されると、そのテスト結果に基づいて生成される。なお、プログラム／ラッチ回路２０５の機能およびリファレンスセルの動作テストについては、図７で説明したのと同様にすればよいので、詳細な説明は繰り返さない。
【０１２３】
アドレス比較回路２６０は、不良アドレスＲＦＡＤと、アドレス信号ＡＤＤの一致比較を実行する。アドレス比較回路２６０は、不良アドレスＲＦＡＤとアドレス信号ＡＤＤ（行アドレスＲＡ）とが一致した場合にラッチ信号ＬＴをＨレベルに設定し、両者が不一致の場合にはラッチ信号ＬＴをＬレベルに設定する。選択信号生成部２１０による選択信号ＤＳ１およびＤＳ２の生成は、ラッチ信号ＬＴおよび制御信号ＲＥに基づいて、図７で説明したのと同様に実行される。
【０１２４】
以上説明したように、実施の形態１に従う構成によれば、リファレンスセルＲＭＣに対しても、予備的に設けられたスペアリファレンスセルＳＲＭＣが配置されている。さらに、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択は、ＭＲＡＭデバイスの使用開始前でのリファレンスセルの試験結果に基づいて固定されるのではなく、ＭＲＡＭデバイスの出荷後に実行されたリファレンスセルの試験結果を反映した上で、アドレス信号等の入力条件に応じて、動的に切換え可能である。
【０１２５】
したがって、リファレンスセル特性に製造ばらつきや経時劣化が生じても、故障検出してスペアリファレンスセルで置換することができるので、安定的なデータ読出が実行できる。また、リファレンスセルの経時劣化に対して、ＭＲＡＭデバイスの長寿命化を図ることができる。
【０１２６】
［実施の形態１の変形例１］
以降、実施の形態１の変形例として、リファレンスセルおよびスペアリファレンスセルを選択するリファレンスセル選択部の構成のバリエーションについて説明する。
【０１２７】
図９は、実施の形態１の変形例１に従うリファレンスセル選択部２０２の構成を示すブロック図である。
【０１２８】
図９を参照して、実施の形態１の変形例１に従うリファレンスセル選択部２０２は、図８に示したリファレンスセル選択部２０１と比較して、テスト結果格納回路３００および不良アドレス発行回路３１０をさらに含む点で異なる。テスト結果格納回路３００は、ｎ個（ｎ：自然数）のラッチ回路３０５−１〜３０５−ｎを有する。
【０１２９】
メモリアレイ１０に配置された複数の正規メモリセルＭＣは、ｎ個のアドレス区分に予め分割されているものとする。実施の形態１では、リファレンスセルＲＭＣがリファレンスセル列を構成するように配置する構成を前提とするので、これらのアドレス区分は、所定個数ずつのメモリセル行をそれぞれ有する。
【０１３０】
ラッチ回路３０５−１〜３０５−ｎは、それぞれのアドレス区分におけるリファレンスセルの動作テスト結果を格納する。このようなリファレンスセルの動作テストは、既に説明したように、ＭＲＡＭデバイス１の電源投入をトリガとして実行される。すなわち、電源投入ごとに、それぞれのアドレス区分に対応した、リファレンスセルの動作テスト結果がテスト結果格納回路３００に記憶される。
【０１３１】
不良アドレス発行回路３１０は、ラッチ回路３０５−１〜３０５−ｎにラッチされた動作テスト結果に基づいて、リファレンスセルに不良が生じたアドレス区分に対応する行アドレスを、不良アドレスＲＦＡＤとしてプログラム／ラッチ回路２０５に記憶させる。
【０１３２】
プログラム／ラッチ回路２０５は、少なくとも電源投入中において、不良アドレス発行回路３１０からの不良アドレスＲＦＡＤを記憶する。不良アドレスＲＦＡＤに応じた、選択信号ＤＳ１およびＤＳ２の生成については、図８に示したのと同様であるので詳細な説明は繰返さない。
【０１３３】
このような構成とすることにより、アクセス頻度が正規メモリセルよりも高く経時的にその特性が劣化しやすい傾向にあるリファレンスセルＲＭＣの動作テストを電源投入ごとに実行するとともに、故障が生じたリファレンスセルについては、スペアリファレンスセルによって置換することができる。
【０１３４】
また、アドレス区分ごとに、リファレンスセルおよびスペアリファレンスセルの選択を独立に実行できるので、予備的に設けられたスペアリファレンスセルを効率的に活用できる。
【０１３５】
したがって、アクセス頻度の高いリファレンスセルの経時的な特性劣化に対応してＭＲＡＭデバイスのデータ読出精度を保持し、動作信頼性の向上および装置の長寿命化を図ることができる。
【０１３６】
［実施の形態１の変形例２］
図１０は、実施の形態１の変形例２に従うリファレンスセル選択部２０３の構成を示すブロック図である。
【０１３７】
図１０を参照して、リファレンスセル選択部２０３は、図９に示したリファレンスセル選択部２０２の構成と比較して、テスト結果格納回路３００に代えて、アクセス度数記憶回路３２０を含む点で異なる。その他の部分の構成は、図９に示したリファレンスセル選択部２０２と同様であるので、詳細な説明は繰り返さない。
【０１３８】
アクセス度数記憶回路３２０は、ｎ個のアドレス区分にそれぞれ対応して設けられたカウンタ３２５−１〜３２５−ｎを有する。アクセス度数記憶回路３２０へは、ｎ個のアドレス区分のうちいずれがアクセス対象となったかを示すアクセス情報が入力される。カウンタ３２５−１〜３２５−ｎの各々は、対応するアドレス区分がアクセス対象とされた場合に、保持するカウントデータをインクリメントする。これにより、カウンタ３２５−１〜３２５−ｎの各々は、対応するアドレス区分における累積アクセス回数を不揮発的に保持する。
【０１３９】
不良アドレス発行回路３１０は、カウンタ３２５−１〜３２５−ｎのそれぞれについて、カウントデータが所定のしきい値を超えた場合に、対応するアドレス区分を示す不良アドレスＲＦＡＤをプログラム／ラッチ回路２０５に記憶させる。不良アドレスＲＦＡＤに応じた、選択信号ＤＳ１およびＤＳ２の生成については、図８に示したのと同様であるので詳細な説明は繰返さない。
【０１４０】
このような構成とすることにより、リファレンスセルへのアクセス回数を管理して、所定のしきい値回数を超えてアクセスされた、リファレンスセルの特性劣化が懸念されるアドレス区分については、リファレンスセルに代えてスペアリファレンスセルを用いてデータ読出を実行することができる。
【０１４１】
したがって、アクセス頻度が高いリファレンスセルの経時的な劣化を予測して、故障が実際に生じる前にスペアリファレンスセルで置換することによって、動作信頼性をさらに高めることができる。
【０１４２】
［実施の形態２］
図１１は、メモリアレイ１０およびデータ読出動作およびデータ書込動作を実行するための周辺回路群の実施の形態２に従う構成を示す回路図である。
【０１４３】
図１１を参照して、実施の形態２に従う構成においては、図２に示された実施の形態１に従う構成と比較して、同時に複数個のリファレンスセルＲＭＣがアクセス対象となる点で異なる。
【０１４４】
実施の形態２に従う構成においては、正規メモリセルＭＣに対して、２個のリファレンスセル列５１および５１♯が配置される。リファレンスセル列５１および５１♯に配置されたリファレンスセルＲＭＣの各々は、正規メモリセルＭＣとメモリセル行を共有している。リファレンスセル列５１に対してはリファレンスビット線ＲＢＬ１が配置され、リファレンスセル列５１♯に対してはリファレンスビット線ＲＢＬ２が配置される。
【０１４５】
また、リファレンスビット線ＲＢＬ１およびリファレンスビット線ＲＢＬ２にそれぞれ対応して、リファレンスデータ線ＲＤＬ１およびＲＤＬ２が独立に設けられる。リファレンスデータ線ＲＤＬ１およびリファレンスビット線ＲＢＬ１の間にはリファレンス選択ゲートＲＦＧ１が接続され、リファレンスデータ線ＲＤＬ２およびリファレンスビット線ＲＢＬ２の間にはリファレンス選択ゲートＲＦＧ２が接続される。リファレンス選択ゲートＲＦＧ１およびＲＦＧ２の各ゲートには、共通の選択信号ＤＳが入力される。選択信号ＤＳは、データ読出時にＨレベルに活性化されデータ書込時にＬレベルに非活性化される。
【０１４６】
また、リファレンスデータ線ＲＤＬ１およびＲＤＬ２にそれぞれ対応して、読出電流供給トランジスタ１０６および１０８が独立に設けられている。読出電流供給トランジスタ１０６は、電源電圧Ｖｃｃ２とリファレンスデータ線ＲＤＬ１との間に電気的に結合され、そのゲートは電源電圧Ｖｃｃ２と接続されている。同様に、読出電流供給トランジスタ１０８は、電源電圧Ｖｃｃ２とリファレンスデータ線ＲＤＬ２との間に電気的に結合され、そのゲートは電源電圧Ｖｃｃ２と接続されている。
【０１４７】
実施の形態２に従う構成では、データ読出回路１００において、ノードＮ１が実施の形態１に従う構成と同様にデータ線ＤＬと接続される一方で、ノードＮ２およびＮ３は、リファレンスデータ線ＲＤＬ２およびＲＤＬ１とそれぞれ接続される。
【０１４８】
データ読出時における正規メモリセルＭＣの選択については、実施の形態１に従う構成と同様である。すなわち、データ線ＤＬは、選択列のビット線および読出選択ゲートＲＳＧを介して選択メモリセルと結合される。この結果、データ線ＤＬ上には選択メモリセルの記憶データに応じた電流および電圧が生じることになる。
【０１４９】
この結果、実施の形態２に従う構成においては、データ読出動作時には、２個のリファレンスセルＲＭＣがアクセス対象とされ、それぞれが選択メモリセルと比較される。データ読出回路１００のセンスアンプ１１０および１２０以降の構成および動作については、実施の形態１で説明したのと同様であるので詳細な説明は繰返さない。また、データ書込動作を実行する回路構成およびその動作についても、実施の形態１の従う構成と同様であるので詳細な説明は繰返さない。
【０１５０】
このような構成とすることにより、アクセス対象となった複数のリファレンスセルＲＭＣのうちの１つの特性が不十分であり、センスアンプ１１０もしくは１２０の出力が振幅不足となっても、もう一方のセンスアンプの出力が十分な振幅を有すれば、センスアンプ１３０の出力は、正常に選択メモリセルの記憶データを反映したレベルとすることができる。
【０１５１】
この結果、リファレンスセルＲＭＣの電気抵抗が基準値Ｒｒｅｆからばらついても、データ誤読出の危険性を抑制することができる。すなわち、リファレンスセル特性の製造ばらつきおよび経時劣化に対して、ＭＲＡＭデバイスの動作信頼性向上を図ることができる。
【０１５２】
［実施の形態２の変形例］
図１２は、メモリアレイ１０およびデータ読出動作およびデータ書込動作を実行するための周辺回路群の実施の形態２の変形例に従う構成を示す回路図である。
【０１５３】
図１２を参照して、実施の形態２の変形例２に従う構成においては、図１１に示した実施の形態２に従う構成と比較して、センスアンプ１１０，１２０の入力ノードに相当するノードＮ２およびＮ３の直前で、リファレンスデータ線ＲＤＬ１およびＲＤＬ２が接続ノード１０９によって電気的に接続されている点が異なる。その他の部分の構成については図１１に示した構成と同様であるので詳細な説明は繰返さない。
【０１５４】
このような構成とすれば、同時にアクセス対象となった複数のリファレンスセルＲＭＣに対応してリファレンスデータ線ＲＤＬ１およびＲＤＬ２上にそれぞれ生じる電圧あるいは電流の平均値をセンス入力ノードＮ２およびＮ３の各々に与えることができる。この結果、リファレンスセルＲＭＣの特性（電気抵抗）に変動が生じても、２個のリファレンスセルＲＭＣを同時にアクセス対象とする図１２の構成においては、当該変動の影響を半分に抑えることができる。
【０１５５】
これにより、リファレンスセル特性が製造ばらつきや経時劣化によって変動しても、変動の影響を抑制してデータ読出精度を確保することができる。この結果、ＭＲＡＭデバイスの動作信頼性向上を図ることができる。
【０１５６】
なお、実施の形態２およびその変形例においては、データ読出時に同時にアクセス対象となるリファレンスセルの個数を２個としたが、本願発明の適用はこのような場合に限定されるものではない。すなわち、３個以上の任意の複数個のリファレンスセルに対する同時アクセスおよび選択メモリセルへのアクセスの比較に基づいて、データ読出を実行する構成とすることができる。
【０１５７】
さらに、同時に複数個のリファレンスセルをアクセス対象とする実施の形態２およびぞの変形例に従う構成と、リファレンスセルの予備としてスペアリファレンスセルを設けて両者の選択を動的に切換えることを特徴とする実施の形態１に従う構成とを組合せて適用することも可能である。この場合には、図１１および図１２の構成において、リファレンスセル列５１および５１♯を合せたものを１つの単位として予備的なスペアリファレンスセルを設け、さらに、正規のリファレンスセル列５１，５１♯に対する選択信号ＤＳと、図示しない予備的なスペアリファレンスセル列に対応する選択信号ＤＳとを、実施の形態１およびその変形例で示した選択信号ＤＳ１およびＤＳ２とそれぞれ同様に制御して発生させる必要がある。このような構成とすれば、実施の形態２およびその変形例に従う構成において、動的に切換可能な予備的に設けられたスペアリファレンスセル列を設けることが可能となる。
【０１５８】
［実施の形態３］
実施の形態３においては、リファレンスセルが行方向に沿ってリファレンスセル行を構成するように配置された場合の構成について説明する。
【０１５９】
図１３は、メモリアレイ１０およびデータ読出動作およびデータ書込動作を実行するための周辺回路群の実施の形態３に従う構成を示す回路図である。
【０１６０】
図１３を参照して、実施の形態３に従う構成においては、図２と同様に行列状に配置された正規メモリセルＭＣに対して、リファレンスセルＲＭＣはリファレンスセル行６１を形成するように行方向に沿って配置され、スペアリファレンスセルＳＲＭＣは予備リファレンスセル行６２を形成するように行方向に沿って配置される。
【０１６１】
リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣは、正規メモリセルＭＣとメモリセル列を共有する。共有されたメモリセル列にそれぞれ対応してビット線対ＢＬＰ１〜ＢＬＰｍが設けられる。ビット線対ＢＬＰ１〜ＢＬＰｍの各々は、相補のビット線ＢＬおよび／ＢＬを含む。たとえばビット線対ＢＬＰ１は相補のビット線ＢＬ１および／ＢＬ１を有する。
【０１６２】
ライトドライバＷＤＶａおよびＷＤＶｂは、ビット線ＢＬおよび／ＢＬの各々に対応して配置される。ライトドライバＷＤＶａおよびＷＤＶｂの各々に対する書込制御信号ＷＴａ０，ＷＴａ１，ＷＴｂ０，ＷＴｂ１の供給は、データ書込回路９０によって、実施の形態１と同様に実行される。
【０１６３】
正規メモリセルＭＣは、１行ごとに交互配置され、偶数行のビット線ＢＬで接続され、奇数行でビット線／ＢＬと接続される。図１３においては、奇数行に対応するワード線のうちの代表的な１本がワード線ＷＬｏとして示され、偶数行に対応するワード線のうちの代表的な１本がワード線ＷＬｅとして示される。
【０１６４】
これに対して、ライトディジット線ＷＤＬは、ビット線ＢＬおよび／ＢＬのそれぞれに独立にライトドライバＷＤＶａおよびＷＤＶｂが設けられていることから、２行ごとに設ければよい。したがって、トランジスタスイッチ７２は電源電圧Ｖｃｃ１とライトディジット線ＷＤＬの一端との間に設けられ、そのゲートには２行ごとに生成されるデコード信号Ｒｄ♯が入力される。
【０１６５】
これに対してトランジスタスイッチ７４は、各ワード線ＷＬおよび電源電圧Ｖｃｃ１の間に接続されて、そのゲートには対応する行の選択結果を示すデコード信号（図示せず）が入力される。
【０１６６】
次に、リファレンスセルおよびスペアリファレンスセルに対する信号線の配置について説明する。
【０１６７】
リファレンスセル行６１に対応して、リファレンスワード線ＲＷＬ１ｅおよびＲＷＬ１ｏが配置される。リファレンスセルＲＭＣは、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのそれぞれと接続されて、合計２ｍ個配置される。
【０１６８】
同様に、予備リファレンスセル行６２に対応して、リファレンスワード線ＲＷＬ２ｅおよびＲＷＬ２ｏが配置される。スペアリファレンスセルＳＲＭＣは、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのそれぞれと接続されて、合計２ｍ個配置される。
【０１６９】
リファレンスセル行６１において、ビット線ＢＬと接続されるリファレンスセルＲＭＣでは、アクセストランジスタＡＴＲのゲートは、リファレンスワード線ＲＷＬ１ｏと接続される。一方、ビット線／ＢＬと接続されたリファレンスセルＲＭＣでは、アクセストランジスタＡＴＲのゲートは、リファレンスワード線ＲＷＬ１ｅと接続される。同様に、予備リファレンスセル行６２において、ビット線ＢＬと接続されるスペアリファレンスセルＳＲＭＣでは、アクセストランジスタＡＴＲのゲートは、リファレンスワード線ＲＷＬ２ｏと接続される。一方、ビット線／ＢＬと接続されたスペアリファレンスセルＳＲＭＣでは、アクセストランジスタＡＴＲのゲートは、リファレンスワード線ＲＷＬ２ｅと接続される。
【０１７０】
これらのリファレンスワード線ＲＷＬ１ｅ，ＲＷＬ１ｏ，ＲＷＬ２ｅ，ＲＷＬ２ｏを総称して、単にリファレンスワード線ＲＷＬとも称する。リファレンスワード線ＲＷＬの選択については後ほど詳細に説明する。
【０１７１】
また、メモリアレイ周辺領域で形状の連続性を確保して製造プロセスを容易化するために、機能的には不要なトランジスタスイッチ７２ｄが形状ダミーとして設けられる。
【０１７２】
さらに実施の形態３に従う構成においては、相補のデータ線ＤＬおよび／ＤＬが配置される。データ線ＤＬとビット線ＢＬ１〜ＢＬｍのそれぞれとの間には、読出選択ゲートＲＳＧ１〜ＲＳＧｍがそれぞれ配置される。同様に、データ線／ＤＬとビット線／ＢＬ１〜／ＢＬｍのそれぞれの間には読出選択ゲート／ＲＳＧ１〜ＲＳＧｍが設けられる。以下においては、読出選択ゲートＲＳＧ１〜ＲＳＧｍを総称して読出選択ゲートＲＳＧとも称し、読出選択ゲート／ＲＳＧ１〜ＲＳＧｍを総称して読出選択ゲート／ＲＳＧとも称する。また、データ線ＤＬおよび／ＤＬにそれぞれ対応して、読出電流供給トランジスタ１０２および１０４がそれぞれ設けられる。
【０１７３】
同一のメモリセル列に対応する読出選択ゲートＲＳＧ１および／ＲＳＧ１の各ゲートには、共通のコラム選択信号が入力される。たとえば、第１番目のメモリセル列に対応する読出選択ゲートＲＳＧ１および／ＲＳＧ１の各ゲートは、コラム選択ゲートＣＳＧ１からのコラム選択信号ＣＳ１が共通に入力される。したがって、列選択結果に応じて、選択列のビット線ＢＬおよび／ＢＬは、データ線ＤＬおよび／ＤＬとそれぞれ接続される。
【０１７４】
リファレンスセル試験部８０は、図２に示したのと同様のテストユニット８１および８２を有する。テストユニット８１および８２は、ノードＮｔと接地電圧ＧＮＤとの間に並列に接続される。さらに、ノードＮｔとデータ線ＤＬおよび／ＤＬとの間に、リファレンステスト選択ゲートＲＴＳＧ１およびＲＴＳＧ２がそれぞれ接続される。リファレンステスト選択ゲートＲＴＳＧ１およびＲＴＳＧ２のゲートには、すでに説明したテスト選択信号ＴＳ１およびＴＳ２がそれぞれ入力される。
【０１７５】
リファレンスセルの動作テスト時には、正規メモリセルＭＣに対応するワード線ＷＬの各々を非活性化する一方で、テスト対象となるリファレンスセルＲＭＣまたはスペアリファレンスセルＳＲＭＣに対応するリファレンスワード線ＲＷＬを選択的に活性化する。この結果、データ線ＤＬおよび／ＤＬの一方に、テスト対象となるリファレンスセルＲＭＣ（またはスペアリファレンスセルＳＲＭＣ）が接続される。さらに、データ線ＤＬおよび／ＤＬの他方に、テストユニット８１および８２の一方を接続するために、テスト選択信号ＴＳ１およびＴＳ２に応答して、リファレンステスト選択ゲートＲＴＳＧ１およびＲＴＳＧ２の一方が選択的にオンされる。リファレンステスト選択ゲートＲＴＳＧ１およびＲＴＳＧ２はリファレンスワード線ＲＷＬの選択と関連付けて決定される。
【０１７６】
この結果、データ線ＤＬおよび／ＤＬの一方ずつに、テスト対象となるリファレンスセルＲＭＣ（またはスペアリファレンスセルＳＲＭＣ）およびテストユニット８１または８２がそれぞれ接続されるので、図６および図７に示したのと同様の手法によって、リファレンスセル特性を評価する動作テストを実行することができる。
【０１７７】
次に、データ読出時におけるリファレンスワード線の選択、すなわちリファレンスセルとスぺアリファレンスセルとの選択について説明する。
【０１７８】
図１４は、実施の形態３に従うリファレンスセル選択部の第１の構成例を示すブロック図である。
【０１７９】
図１４を参照して、第１の構成例に従うリファレンスセル選択部２００♯は、プログラム／ラッチ回路２０５と、選択信号生成部２１０とを有する。プログラム／ラッチ回路２０５には、図７で説明したのと同様に、リファレンスセルの動作テスト結果が記憶される。すなわち、プログラム／ラッチ回路２０５には、リファレンスセル行６１に故障が存在しているか否か、すなわち予備リファレンスセル行６２を使用する必要があるか否かを示す情報が記憶されている。
【０１８０】
選択信号生成部２１０は、既に説明したのと同様に、プログラム／ラッチ回路２０５から出力されるラッチ信号ＬＴに応じて、選択信号ＤＳ１およびＤＳ２の一方をデータ読出動作時（制御信号ＲＥのＨレベル期間）において、Ｈレベルに活性化し、他方をＬレベルに非活性化する。
【０１８１】
選択信号ＤＳ１は、リファレンス選択ゲートＲＦＧｅおよびＲＦＧｏをそれぞれ介してリファレンスワード線ＲＷＬ１ｅおよびＲＷＬ１ｏへ伝達される。同様に、選択信号ＤＳ２は、リファレンス選択ゲートＲＦＧｅ♯およびＲＦＧｏ♯をそれぞれ介してリファレンスワード線ＲＷＬ２ｅおよびＲＷＬ２ｏへ伝達される。
【０１８２】
リファレンス選択ゲートＲＦＧｏおよびＲＦＧｏ♯は、奇数行の選択時にＨレベルに活性化されるアドレスビットＲＡ０に応答してオンする。これに対して、リファレンス選択ゲートＲＦＧｅおよびＲＦＧｅ♯は、アドレスビットＲＡ０の反転レベルを有するアドレスビット／ＲＡ０に応答してオンする。
【０１８３】
この結果、リファレンスセル選択部２００♯によってリファレンスセル行６１が選択され、かつ偶数行が選択されている場合には、リファレンスワード線ＲＷＬ１ｅがＨレベルへ活性化される一方で、残りのリファレンスワード線は非活性化される。また、リファレンスセル行６１が選択され、かつ奇数行が選択されている場合には、リファレンスワード線ＲＷＬ１ｏがＨレベルへ活性化される一方で、残りのリファレンスワード線は非活性化される。
【０１８４】
これに対して、リファレンスセル選択部２００♯によって予備リファレンスセル行６２が選択され、かつ偶数行が選択されている場合には、リファレンスワード線ＲＷＬ２ｅがＨレベルへ活性化される一方で、残りのリファレンスワード線は非活性化される。また、予備リファレンスセル行６２が選択され、かつ奇数行が選択されている場合には、リファレンスワード線ＲＷＬ２ｏがＨレベルへ活性化される一方で、残りのリファレンスワード線は非活性化される。
【０１８５】
この結果、リファレンスセル行６１が故障を含まない場合には、リファレンス選択ゲートＲＦＧｏまたはＲＦＧｅがオンして、リファレンスセルＲＭＣのうちの選択メモリセルと同一のメモリセル列に属する１つがリファレンスデータ線ＲＤＬと接続されてアクセス対象とされる。これに対して、リファレンスセル行６１が故障を含む場合には、リファレンス選択ゲートＲＦＧｏ♯またはＲＦＧｅ♯がオンして、当該リファレンスセルＲＭＣと同一のメモリセル列に属するスペアリファレンスセルＳＲＭＣがリファレンスデータ線ＲＤＬと接続されてアクセス対象とされる。
【０１８６】
図１５は、実施の形態３に従うリファレンスセル選択部の第２の構成例を示すブロック図である。
【０１８７】
図１５を参照して、実施の形態３の第２の構成例に従うリファレンスセル選択部２０１♯は、プログラム／ラッチ回路２０５と、アドレス比較回路２６０と、選択信号生成部２１０とを有する。プログラム／ラッチ回路２０５は、不良のリファレンスセルを含む領域を示すための不良アドレスＲＦＡＤを記憶する。図１３に示されるように、実施の形態３に従う構成においては、リファレンスセルＲＭＣはリファレンスセル行６１を構成するように配置するので、不良アドレスは、列アドレスＣＡに対応して定められる。
【０１８８】
不良アドレスＲＦＡＤおよびアドレス信号ＡＤＤ（ＣＡ）に基づくアドレス比較回路２６０の動作ならびに、アドレス比較回路２６０からのラッチ信号ＬＴおよび制御信号ＲＥに基づく選択信号生成部２１０の動作は、図８に示したリファレンスセル選択部２０１と同様であるので、詳細な説明は繰り返さない。
【０１８９】
また、選択信号ＳＤ１，ＳＤ２およびアドレスビットＲＡ０，／ＲＡ０に基づく、リファレンスワード線ＲＷＬの選択的な活性化については、図１４に示したリファレンスセル選択部２００♯と同様であるので、詳細な説明は繰り返さない。
【０１９０】
したがって、リファレンスセルをリファレンスセル行を形成するように配置したメモリアレイ構成においても、実施の形態１に従うリファレンスセル選択部２００，２０１と同様に、ＭＲＡＭデバイスの出荷後においても、使用開始後に実行されたリファレンスセルの動作テスト結果に基づいて、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択を切換え可能な構成とすることができる。この結果、実施の形態１に従う構成と同様に、リファレンスセルＲＭＣおよびスペアリファレンスセルＳＲＭＣの選択を、ＭＲＡＭデバイスの使用開始前でのリファレンスセルの試験結果に基づいて固定するのではなく、ＭＲＡＭデバイスの出荷後に実行されたリファレンスセルの試験結果を反映した上で、アドレス信号等の入力条件に応じて適宜切換えることができる。
【０１９１】
したがって、リファレンスセル特性に製造ばらつきや経時劣化が生じても、故障検出してスペアリファレンスセルで置換することができるので、安定的なデータ読出が実行できる。また、リファレンスセルの経時劣化に対して、ＭＲＡＭデバイスの長寿命化を図ることができる。
【０１９２】
［実施の形態３の変形例１］
図１６は、実施の形態３の変形例１に従うリファレンスセル選択部２０２♯の構成を示すブロック図である。
【０１９３】
図１６を参照して、実施の形態３の変形例１に従うリファレンスセル選択部２０２♯と、図１５に示したリファレンスセル選択部２０１♯との相違点は、既に説明した、図８および図９にそれぞれ示したリファレンスセル選択部２０１および２０２の相違点と同様であるので、詳細な説明は繰り返さない。但し、実施の形態３では、リファレンスセルＲＭＣがリファレンスセル行を構成するように配置する構成を前提とするので、これらのアドレス区分は、所定個数ずつのメモリセル列をそれぞれ有する。また、不良アドレス不良アドレスは、列アドレスＣＡに対応して定められる。
【０１９４】
このような構成とすることにより、リファレンスセルをリファレンスセル行を形成するように配置したメモリアレイ構成においても、実施の形態１に従う構成と同様に、アクセス頻度が正規メモリセルよりも高く経時的にその特性が劣化しやすい傾向にあるリファレンスセルＲＭＣの動作テストを電源投入ごとに実行するとともに、故障が生じたリファレンスセルについては、スペアリファレンスセルによって置換することができる。したがって、アクセス頻度の高いリファレンスセルの経時的な特性劣化に対応してＭＲＡＭデバイスのデータ読出精度を保持し、動作信頼性の向上および装置の長寿命化を図ることができる。
【０１９５】
［実施の形態３の変形例２］
図１７は、実施の形態３の変形例２に従うリファレンスセル選択部２０３♯の構成を示すブロック図である。
【０１９６】
図１７を参照して、実施の形態３の変形例２に従うリファレンスセル選択部２０３♯と、図１６に示したリファレンスセル選択部２０２♯との相違点は、既に説明した、図９および図１０にそれぞれ示したリファレンスセル選択部２０２および２０３の相違点と同様であるので、詳細な説明は繰り返さない。但し、実施の形態３では、リファレンスセルＲＭＣがリファレンスセル行を構成するように配置する構成を前提とするので、これらのアドレス区分は、所定個数ずつのメモリセル列をそれぞれ有する。また、不良アドレス不良アドレスは、列アドレスＣＡに対応して定められる。
【０１９７】
このような構成とすることにより、リファレンスセルをリファレンスセル行を形成するように配置したメモリアレイ構成においても、アクセス頻度が高いリファレンスセルの経時的な劣化を予測して、故障が実際に生じる前にスペアリファレンスセルで置換することによって、動作信頼性をさらに高めることができる。
【０１９８】
このように、実施の形態３およびその変形例に従う構成によれば、リファレンスセルＲＭＣをリファレンスセル行を形成するように配置した構成においても、実施の形態１およびその変形例と同様に、アクセス頻度の高いリファレンスセルの経時的な特性劣化に対応して、ＭＲＡＭデバイスに代表される不揮発性半導体記憶装置の動作信頼性の向上および長寿命化を図ることができる。
の効果を得ることができる。
【０１９９】
なお、本願発明の実施の形態においては、リファレンスセルＲＭＣが正規メモリセルＭＣと同様の構造および特性を有し、かつ、初段センスアンプに所望のオフセットを与えることによってデータ読出を実行する構成について説明した。しかしながら、本願発明は、このようなリファレンスセルに限定されず、正規メモリセルと異なる特性を有するように設計されたリファレンスセルに対しても適用できる。
【０２００】
たとえば、ＭＴＪメモリセルに対して、正規メモリセルＭＣの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベル、好ましくはＲｒｅｆ＝（Ｒｍａｘ＋Ｒｍｉｎ）／２を有するように予め設計されるリファレンスセルＲＭＣを設ける構成においても、本願発明を同様に適用できる。
【０２０１】
このようなリファレンスセルＲＭＣは、たとえば、正規メモリセルＭＣと同様のトンネル磁気抵抗素子ＴＭＲと、正規メモリセルとトランジスタサイズの異なるアクセストランジスタとで構成することができる。また、正規メモリセルの構成において、トンネル磁気抵抗素子ＴＭＲを基準抵抗Ｒｒｅｆを有する抵抗素子で置換してもよい。
【０２０２】
また、たとえば相変化材料等を利用するメモリ構成に代表される、リファレンスセルをデータ読出の基準データとして使用する形態の記憶装置においても、リファレンスセル構成、リファレンスセルの切換えおよびリファレンスセルの試験等について、本願発明の構成を同様に適用することができる。
【０２０３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２０４】
【発明の効果】
請求項１に記載の不揮発性半導体記憶装置は、リファレンスセルおよびスペアリファレンスセルの選択を使用開始前に固定するのではなく、使用開始後の諸条件に応じて動的に切換えることができる。したがって、リファレンスセルの特性における製造ばらつきや経時劣化に対応してデータ読出精度を保持し、動作信頼性の向上を図ることができる。
【０２０５】
請求項２に従う不揮発性半導体記憶装置は、使用開始後におけるリファレンスセルの動作試験結果を反映して、リファレンスセルおよびスペアリファレンスセルの選択を実行できる。したがって、請求項１に記載の不揮発性半導体記憶装置が奏する効果に加えて、経時的に劣化したリファレンスセルをスペアリファレンスセルで置換して、装置の長寿命化を図ることができる。
【０２０６】
請求項３および５に記載の不揮発性半導体記憶装置は、所定のアドレス区分ごとに、リファレンスセルおよびスペアリファレンスセルの選択を独立に実行できる。したがって、請求項１に記載の不揮発性半導体記憶装置が奏する効果に加えて、予備的に設けられたスペアリファレンスセルを効率的に活用できる。
【０２０７】
請求項４に記載の不揮発性半導体記憶装置は、所定のアドレス区分ごとに、累積アクセス回数に基づいてリファレンスセルおよびスペアリファレンスセルの選択を独立に実行できる。したがって、請求項３に記載の不揮発性半導体記憶装置が奏する効果に加えて、リファレンスセルの経時的な劣化を予測して、故障が実際に生じる前にスペアリファレンスセルで置換して、動作信頼性の向上を図ることができる。
【０２０８】
請求項６に記載の不揮発性半導体記憶装置は、電源投入ごとにリファレンスセルの故障検出を実行できるので、請求項５に記載の不揮発性半導体記憶装置が奏する効果に加えて、アクセス頻度が高く特性が経時的にその劣化しやすいリファレンスセルの故障を確実に検知できる。
【０２０９】
請求項７および８に記載の不揮発性半導体記憶装置は、請求項１に記載の不揮発性半導体記憶装置が奏する効果に加えて、リファレンスセルおよびスペアリファレンスセルを効率的に配置することができる。
【０２１０】
請求項９、１０および１１に記載の不揮発性半導体記憶装置は、選択メモリセルからのデータ読出を複数個のリファレンスセルへのアクセスに基づいて実行するので、アクセス対象となった複数個のリファレンスセルの一部の特性が不十分であっても、その影響を軽減してデータ誤読出の危険性を抑制することができる。したがって、リファレンスセル特性の製造ばらつきおよび経時劣化に対して、動作信頼性向上を図ることができる。
【０２１１】
請求項１２、１３および１４に記載の不揮発性半導体記憶装置は、使用開始後においても、アクセス頻度が高く経時劣化が懸念されるリファレンスセルの故障を検知する動作テストを実行することができる。
【０２１２】
請求項１５および１６に記載の不揮発性半導体記憶装置は、請求項９または１２に記載の不揮発性半導体記憶装置が奏する効果に加えて、リファレンスセルおを効率的に配置することができる。
【０２１３】
請求項１７に記載の不揮発性半導体記憶装置は、請求項１、９または１２に記載の不揮発性半導体記憶装置が奏する効果を、ＭＲＡＭデバイスで享受することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うＭＲＡＭデバイスの全体構成を示す概略ブロック図である。
【図２】メモリアレイおよびデータ読出動作およびデータ書込動作を実行するための周辺回路群の実施の形態１に従う構成を示す回路図である。
【図３】図２に示された初段センスアンプの動作を説明する第１の概念図である。
【図４】図２に示された初段センスアンプの動作を説明する第２の概念図である。
【図５】リファレンスセルの動作テスト方式を説明する第１の概念図である。
【図６】リファレンスセルの動作テスト方式を説明する第２の概念図である。
【図７】実施の形態１に従うリファレンスセル選択部の第１の構成例を示すブロック図である。
【図８】実施の形態１に従うリファレンスセル選択部の第２の構成を示すブロック図である。
【図９】実施の形態１の変形例１に従うリファレンスセル選択部の構成を示すブロック図である。
【図１０】実施の形態１の変形例２に従うリファレンスセル選択部の構成を示すブロック図である。
【図１１】メモリアレイおよびデータ読出動作およびデータ書込動作を実行するための周辺回路群の実施の形態２に従う構成を示す回路図である。
【図１２】メモリアレイおよびデータ読出動作およびデータ書込動作を実行するための周辺回路群の実施の形態２の変形例に従う構成を示す回路図である。
【図１３】メモリアレイおよびデータ読出動作およびデータ書込動作を実行するための周辺回路群の実施の形態３に従う構成を示す回路図である。
【図１４】実施の形態３に従うリファレンスセル選択部の第１の構成例を示すブロック図である。
【図１５】実施の形態３に従うリファレンスセル選択部の第２の構成例を示すブロック図である。
【図１６】実施の形態３の変形例１に従うリファレンスセル選択部の構成を示すブロック図である。
【図１７】実施の形態３の変形例２に従うリファレンスセル選択部の構成を示すブロック図である。
【図１８】ＭＴＪメモリセルの構成を示す概略図である。
【図１９】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２０】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図２１】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【符号の説明】
１　ＭＲＡＭデバイス、１０　メモリアレイ、２０　行選択回路、２５　列デコーダ、５１，５１＃　リファレンスセル列、５２　予備リファレンスセル列、６１　リファレンスセル行、６２　予備リファレンスセル行、８０　リファレンスセル試験部、８１，８２　テストユニット、８５，８６　テスト抵抗、９０　データ書込回路、１００　データ読出回路、１０２，１０６，１０８　読出電流供給トランジスタ、１０９　接続ノード、１１０，１２０，１３０，１５０　センスアンプ、１４０　ラッチ回路、２００　プログラム／ラッチ回路、２００，２００♯，２０１，２０１♯，２０２，２０２♯，２０３，２０３♯　リファレンスセル選択部、２０５　　ラッチ回路、２１０　選択信号生成部、２６０　アドレス比較回路、３００　テスト結果格納回路、３１０　不良アドレス発行回路、３２０　アクセス度数記憶回路、３２５　カウンタ、ＡＤＤ　アドレス信号、ＡＴＲ　アクセストランジスタ、ＢＬ，／ＢＬ　ビット線、ＣＡ　列アドレス、ＤＩＮ　入力データ、ＤＬ，／ＤＬ　データ線、ＤＯＵＴ　出力データ、ＤＳ，ＤＳ１，ＤＳ２　選択信号、ＧＮＤ　接地電圧、ＭＣ　ＭＴＪメモリセル（正規メモリセル）、Ｎ１，Ｎ２，Ｎ３，Ｎｔ，Ｎｄ　ノード、ＲＡ　行アドレス、ＲＢＬ１，ＲＢＬ２　リファレンスビット線、ＲＤＬ，ＲＤＬ１，ＲＤＬ２　リファレンスデータ線、ＲＦＡＤ　不良アドレス、ＲＦＧ１，ＲＦＧ２，ＲＦＧｅ，ＲＦＧｅ♯，ＲＦＧｏ，ＲＦＧｏ♯　リファレンス選択ゲート、ＲＭＣ　リファレンスセル、ＲＳＧ　読出選択ゲート、ＲＷＬ，ＲＷＬ１ｅ，ＲＷＬ１ｏ，ＲＷＬ２ｅ，ＲＷＬ２ｏ　リファレンスワード線、Ｒｍａｘ，Ｒｍｉｎ　電気抵抗（ＭＴＪメモリセル）、Ｒｒｅｆ　基準抵抗値、ＳＬ　ソース線、ＳＲＭＣ　スペアリファレンスセル、ＴＧＴ１，ＴＧＴ２　テスト選択ゲート、ＴＭＲ　トンネル磁気抵抗素子、Ｖｃｃ１，Ｖｃｃ２　電源電圧、ＷＤＬ　ライトディジット線、ＷＬ，ＷＬｅ，ＷＬｏ　ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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