(57)【要約】【課題】ビット線やワード線のクロスカップリングノイズを低減する。【解決手段】メモリセルに読み出し制御信号を伝える１つ以上の読み出しワード線１５、１６、１７と、読み出しワード線にそれぞれ対応し読み出し制御信号の活性化に応じてメモリセルの情報を外部に伝送する１つ以上の読み出しビット線１８、１９、２０と、メモリセルに書き込み制御信号を伝える１つ以上の書き込みワード線１１、１２と、書き込みワード線にそれぞれ対応し書き込み制御信号の活性化に応じて外部の情報をメモリセルに伝送する１つ以上の書き込みビット線１３、１４とを備え、読み出しビット線と書き込みビット線とを可能な限り交互に配置し、前記読み出し制御信号と前記書き込み制御信号とを同時に活性化しないように制御する。【選択図】図１
2004265566.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに読み出し制御信号を伝える１つ以上の読み出し制御信号線と、前記読み出し制御信号線にそれぞれ対応し前記読み出し制御信号の活性化に応じて前記メモリセルの情報を外部に伝送する１つ以上の読み出し信号線と、前記メモリセルに書き込み制御信号を伝える１つ以上の書き込み制御信号線と、前記書き込み制御信号線にそれぞれ対応し前記書き込み制御信号の活性化に応じて外部の情報を前記メモリセルに伝送する１つ以上の書き込み信号線と、を備えるメモリ装置であって、
前記読み出し信号線と前記書き込み信号線とが交互に配置され、前記読み出し制御信号と前記書き込み制御信号とが同時に活性化されないように制御されることを特徴とするメモリ装置。
【請求項２】
前記書き込み制御信号は、前記読み出し制御信号の活性化に応じて前記メモリセルの情報が外部に伝送されたことを検知した後に活性化することを特徴とする請求項１記載のメモリ装置。
【請求項３】
前記読み出し制御信号は、前記読み出し制御信号の活性化に応じて前記メモリセルの情報が外部に伝送されたことを検知した後に不活性化することを特徴とする請求項１記載のメモリ装置。
【請求項４】
前記メモリセルを構成する半導体素子と同一形状の半導体素子を用いて構成され、かつ前記読み出し制御信号線および前記読み出し信号線とそれぞれ同一負荷特性を有するダミー読み出し制御信号線およびダミー読み出し信号線を備えて回路構成されたダミーメモリセルを備え、前記ダミーメモリセルは前記ダミー読み出し制御信号線に与えた前記読み出し制御信号の活性化に応じて固定記憶値をダミー読み出し信号線に出力し、前記メモリセルの情報が外部に伝送されたことの検知は、前記ダミー読み出し信号線における前記固定記憶値の検知によることを特徴とする請求項２または３記載のメモリ装置。
【請求項５】
前記メモリセルを構成する半導体素子と同一形状の半導体素子を用いて構成され、かつ前記書き込み制御信号線と同一負荷特性を有し前記読み出し制御信号が与えられる第１のダミー書き込み制御信号線と、前記書き込み制御信号線と同一負荷特性を有し前記書き込み制御信号が与えられる第２のダミー書き込み制御信号線と、前記書き込み信号線と同一負荷特性を有しダミー書き込み値が与えられるダミー書き込み信号線と、前記読み出し信号線と同一負荷特性を有するダミー書き込み検知信号線と、を備えて回路構成されたダミーメモリセルを備え、前記読み出し制御信号の活性化に応じて前記ダミー書き込み値を前記ダミーメモリセルに書き込み、前記ダミーメモリセルに書き込まれた前記ダミー書き込み値が前記ダミー書き込み検知信号線に出力されたことを検知すると前記ダミー書き込み値を反転させ、前記書き込み制御信号の活性化に応じて前記反転されたダミー書き込み値を前記ダミーメモリセルに書き込むことを特徴とする請求項４記載のメモリ装置。
【請求項６】
前記ダミーメモリセルに書き込まれた前記ダミー書き込み値が前記ダミー書き込み検知信号線に出力されたことを検知した後に前記書き込み制御信号を不活性化することを特徴とする請求項５記載のメモリ装置。
【請求項７】
クロック信号に同期して前記ダミー書き込み値を与えた後に前記読み出し制御信号を活性化することにより、前記ダミー書き込み値の前記ダミーメモリセルへの書き込み、前記ダミーメモリセルからの固定記憶値の読み出し、前記読み出し制御信号の不活性化、前記書き込み制御信号の活性化、前記ダミーメモリセルに書き込まれた前記ダミー書き込み値の出力の検知による前記ダミー書き込み値の反転、前記反転されたダミー書き込み値の前記ダミーメモリセルへの書き込み、前記書き込み制御信号の不活性化、からなる一連の動作を繰り返すことを特徴とする請求項６記載のメモリ装置。
【請求項８】
前記読み出し制御信号は、前記書き込み制御信号の活性化に応じて外部の情報が前記メモリセルに伝送されたことを検知した後に活性化することを特徴とする請求項１記載のメモリ装置。
【請求項９】
前記書き込み制御信号は、前記書き込み制御信号の活性化に応じて外部の情報が前記メモリセルに伝送されたことを検知した後に不活性化することを特徴とする請求項１記載のメモリ装置。
【請求項１０】
前記メモリセルを構成する半導体素子と同一形状の半導体素子を用いて構成され、かつ前記書き込み制御信号線と同一負荷特性を有し前記読み出し制御信号が与えられる第１のダミー書き込み制御信号線と、前記書き込み制御信号線と同一負荷特性を有し前記書き込み制御信号が与えられる第２のダミー書き込み制御信号線と、前記書き込み信号線と同一負荷特性を有しダミー書き込み値が与えられるダミー書き込み信号線と、前記読み出し信号線と同一負荷特性を有するダミー書き込み検知信号線と、を備えて回路構成されたダミーメモリセルを備え、前記書き込み制御信号の活性化に応じて前記ダミー書き込み値を前記ダミーメモリセルに書き込み、前記外部の情報が前記メモリセルに伝送されたことの検知は、前記ダミーメモリセルに書き込まれた前記ダミー書き込み値が前記ダミー書き込み検知信号線に出力されたことの検知によることを特徴とする請求項８または９記載のメモリ装置。
【請求項１１】
前記ダミーメモリセルに書き込まれた前記ダミー書き込み値が前記ダミー書き込み検知信号線に出力されたことの検知により、前記ダミー書き込み値を反転させ、前記読み出し制御信号の活性化に応じて前記反転されたダミー書き込み値を前記ダミーメモリセルに書き込むことを特徴とする請求項１０記載のメモリ装置。
【請求項１２】
前記メモリセルを構成する半導体素子と同一形状の半導体素子を用いて構成され、かつ前記読み出し制御信号線および前記読み出し信号線とそれぞれ同一負荷特性を有するダミー読み出し制御信号線およびダミー読み出し信号線を備えて回路構成されたダミーメモリセルを備え、前記ダミーメモリセルは前記ダミー読み出し制御信号線に与えた前記読み出し制御信号の活性化に応じて固定記憶値をダミー読み出し信号線に出力し、前記ダミー読み出し信号線における前記固定記憶値の検知により前記読み出し制御信号を不活性化することを特徴とする請求項１０記載のメモリ装置。
【請求項１３】
クロック信号に同期して前記ダミー書き込み値を与えた後に前記書き込み制御信号を活性化することにより、前記ダミー書き込み値の前記ダミーメモリセルへの書き込み、前記ダミーメモリセルの出力における前記書き込まれたダミー書き込み値の検知による前記ダミー書き込み値の反転、前記書き込み制御信号の不活性化、前記読み出し制御信号の活性化、前記反転されたダミー書き込み値の前記ダミーメモリセルへの書き込み、前記ダミーメモリセルからの固定記憶値の読み出し、前記読み出し制御信号の不活性化、からなる一連の動作を繰り返すことを特徴とする請求項１２記載のメモリ装置。
【請求項１４】
前記読み出し制御信号線と前記書き込み制御信号線とは可能な限り交互に配置されることを特徴とする請求項１記載のメモリ装置。
【請求項１５】
前記読み出し制御信号の活性化時に、前記メモリセル内の記憶素子を構成するＭＯＳＦＥＴの基板電圧の絶対値を前記記憶素子に印加される信号電圧の絶対値より高くすることを特徴とする請求項１記載のメモリ装置。
【請求項１６】
前記読み出し制御信号の活性化時に、前記メモリセル内のトランスファーゲートの基板電圧の絶対値を前記記憶素子に印加される信号電圧の絶対値より高くすることを特徴とする請求項１記載のメモリ装置。
【請求項１７】
前記トランスファーゲートのＰチャネルＭＯＳＦＥＴの基板電圧を高くすることを特徴とする請求項１６記載のメモリ装置。
【請求項１８】
前記書き込み制御信号に応じて前記メモリセルに情報の書き込みを行う書き込み制御回路は、前記書き込み制御信号により制御される反転論理回路を含むトランスファーゲートのスイッチで構成され、ゲートが前記反転論理回路の出力に接続され、ドレインが前記書き込み制御信号線に接続され、ソースが電源または接地に接続されたＭＯＳＦＥＴを備えることを特徴とする請求項１７記載のメモリ装置。
【請求項１９】
ゲートが前記読み出し制御信号線を駆動する反転論理ゲートの入力に接続され、ソースが前記書き込み制御信号が入力する正転論理ゲートの出力に接続され、ドレインが前記書き込み制御信号線に接続されたＭＯＳＦＥＴを前記書き込み制御信号線の駆動元に備えることを特徴とする請求項１記載のメモリ装置。
【請求項２０】
ゲートが前記読み出し制御信号を入力する反転論理ゲートの出力に接続され、ソースが前記書き込み制御信号が入力する正転論理ゲートの出力に接続され、ドレインが前記書き込み制御信号線に接続されたＭＯＳＦＥＴを前記書き込み制御信号線の中間または終端に備えることを特徴とする請求項１記載のメモリ装置。
【請求項２１】
メモリセル内の記憶素子が第１および第２の２つの反転論理ゲートで構成され、前記第１の反転論理ゲートの第１のソースにリセット信号線を接続し、前記メモリセルの読み出しおよび書き込み動作時は前記リセット信号線に与えるリセット信号を不活性に固定し、前記読み出しおよび書き込み動作時以外では前記リセット信号を活性化させて前記記憶素子の状態を所望の値にすることを特徴とするメモリ装置。
【請求項２２】
前記第１の反転論理ゲートの第１のソースと第２のソースに前記第２の反転論理ゲートの第１のソースと第２のソースをそれぞれ対応させるときに、前記第２の反転論理ゲートの第２のソースに前記リセット信号の反転信号を与える反転リセット信号線を接続することを特徴とする請求項２１記載のメモリ装置。
【請求項２３】
前記リセット信号は前記メモリセルへの書き込み完了を示す信号により活性化されることを特徴とする請求項２１記載のメモリ装置。
【請求項２４】
メモリセル内の記憶素子が第１および第２の２つの反転論理ゲートで構成され、前記第１の反転論理ゲートを構成するトランジスタの第１のソースには書き込み制御信号と書き込み信号の論理積の否定信号が接続され、前記第１の反転論理ゲートを構成するトランジスタの第２のソースには書き込み制御信号と反転書き込み信号の論理積信号が接続され、前記第２の反転論理ゲートを構成するトランジスタの第１のソースには書き込み制御信号と反転書き込み信号の論理積の否定信号が接続され、前記第２の反転論理ゲートを構成するトランジスタの第２のソースには書き込み制御信号と書き込み信号の論理積信号が接続されることを特徴とするメモリ装置。
【請求項２５】
複数の前記書き込み制御信号と前記書き込み信号の組み合せを備え、前記メモリセル内の記憶素子は、前記書き込み制御信号と同数でかつ前記書き込み制御信号に対応付けられた２つの反転論理ゲートの組み合せを用いて構成され、それぞれの反転論理ゲートを構成するトランジスタのゲートおよびドレインは対応点がそれぞれ並列に接続され、それぞれの反転論理ゲートを構成するトランジスタのソースはそれぞれの反転論理ゲートに対応付けられた前記書き込み制御信号および前記書き込み信号により生成される信号に接続されることを特徴と請求項２４記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多ポートを有するメモリ装置に関し、特に多ポートの信号間のクロスカップリングノイズを低減することができるメモリ装置に関する。
【背景技術】
【０００２】
従来、多ポートを有するメモリ装置として、ＣＰＵなどに用いられるレジスタファイルがある。レジスタファイルには一般に書き込みポートと読み出しポートが備えられている。特に、多用途に対応できるように、複数の読み出しポートや書き込みポートを備えたレジスタファイルが多用されている。
【０００３】
図２７は、書き込み２ポートと読み出し３ポートを有する従来のレジスタファイルのメモリセルの構成例を示す回路図である。図２７において、メモリセルは、書き込みデータを入力するトランスファーゲート１および２、データを記憶するインバータ３および４からなる記憶素子、記憶素子からデータを読み出すためのＮＭＯＳトランジスタ５〜１０から構成されている。
【０００４】
さらに、メモリセルの書き込みと読み出しを制御する信号線として、２ポートそれぞれの書き込みワード線１１および１２、それぞれのポートの書き込みビット線１３および１４、３ポートそれぞれの読み出しワード線１５〜１７、それぞれのポートの読み出しビット線１８〜２０を備えている。
【０００５】
図２８は、図２７に示すような構成のメモリセルを含むレジスタファイルの構成例を示すブロック図である。図２８において、レジスタファイルは、メモリセルを３２エントリ３２ビット構成に配列したメモリセルアレイ２００、メモリセルのアドレスを発生するアドレスデコーダ２１０、メモリセルからの読み出しデータを保持する読み出しデータ保持回路２２０、メモリセルへの書き込みデータを保持する書き込みデータ保持回路２３０、制御回路２４０を有している。
【０００６】
レジスタファイルに対して外部からは書き込み２ポートのそれぞれ４ビットのアドレスと、読み出し３ポートのそれぞれ５ビットのアドレスが与えられる。アドレスデコーダ２１０は与えられたアドレスをデコードし、メモリセルアレイ２００とは３２エントリ２ポートの書き込みワード線６４本と３２エントリ３ポートの読み出しワード線９６本で接続される。読み出しデータ保持回路２２０とメモリセルアレイ２００とは３ポート各３２ビットの読み出しビット線で接続され、書き込みデータ保持回路２３０とメモリセルアレイ２００とは２ポート各３２ビットの書き込みビット線で接続される。
【０００７】
図２９は、図２６および図２７に示したレジスタファイルの動作を説明するタイミングチャートである。レジスタファイルはクロック信号ＣＬＫに同期して動作し、クロック信号ＣＬＫのＨレベルで読み出し、Ｌレベルで書き込みが行われる。
【０００８】
図２９において、クロック信号ＣＬＫがＬレベルのときは、選択されたポートの書き込みアドレスで指定される書き込みワード線がＨレベルになり、ポート番号０のワード番号１であれば図２７においてトランスファーゲート１がオンになる。これにより、ポート番号０の書き込みビット線１３のデータがトランスファーゲート１を通ってワード番号１の記憶素子に記憶される。
【０００９】
クロック信号ＣＬＫがＨレベルのときは、選択されたポートの読み出しアドレスで指定される読みだしワード線がＨレベルになり、ポート番号０のワード番号１であれば図２７においてトランジスタ５がオンになる。これにより、トランジスタ６を介してワード番号１の記憶素子に記憶されているデータがポート番号０の読み出しビット線１８に読み出される。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
半導体集積回路は、留まることのない高集積化要求に応えて半導体技術を絶え間なく進歩させてきており、半導体加工において一段と微細化が進んでいる。半導体加工の微細化に伴い、隣合ったビット線やワード線のクロスカップリングノイズにより誤動作が生じる問題が一段と深刻になっている。
【００１１】
また、微細化に伴い、電源電圧を低くしてメモリセルへの書き込み動作を行う際のドレインリークを小さくする必要があるが、ドレインリークを小さくするとトランジスタのしきい値が高くなるため、必ずしも微細化に応じた理想的なスケーリングができず、電源電圧を低くすることが難しいという問題がある。
【００１２】
また、微細加工を行うために製造工程では露光波長が短波長化される。メモリセルが持つ機能特性を実現するためには、短波長化に応じてトランジスタのマスクデータを最適化するか、あるいは露光の際に個別に光相補正を行うことが望ましい。しかしながら、マスクデータの最適化は膨大な工数を必要とし、また露光はウェハ全体に対して行うため部分的な光相補正は困難である。したがって、ある程度妥協できるマスクデータを用いることを前提としてメモリセルを設計しなければならないという課題がある。
【００１３】
本発明は上記事情に鑑みてなされたもので、半導体の微細加工に伴って生じるビット線やワード線のクロスカップリングノイズを低減することができるメモリ装置を提供することを目的とする。
【００１４】
さらに本発明は、微細加工されたメモリ装置においても電源電圧を低くすることができるメモリ装置を提供することを目的とする。さらに本発明は、トランジスタの物理形状を共有でき、ある程度妥協できるマスクデータを用いても性能劣化を防ぐことができるメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明の請求項１に係るメモリ装置は、メモリセルに読み出し制御信号を伝える１つ以上の読み出し制御信号線（読み出しワード線）と、この読み出しワード線にそれぞれ対応し読み出し制御信号の活性化に応じてメモリセルの情報を外部に伝送する１つ以上の読み出し信号線（読み出しビット線）と、メモリセルに書き込み制御信号を伝える１つ以上の書き込み制御信号線（書き込みワード線）と、この書き込みワード線にそれぞれ対応し書き込み制御信号の活性化に応じて外部の情報をメモリセルに伝送する１つ以上の書き込み信号線（書き込みビット線）と、を備えるメモリ装置であって、前記読み出しビット線と前記書き込みビット線とが交互に配置され、前記読み出し制御信号と前記書き込み制御信号とが同時に活性化されないように制御されるものである。
【００１６】
上記構成によれば、メモリセルアレイに対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるため、読み出しビット線と書き込みビット線は同時に動作することが無く、かつメモリセルのレイアウト部において交互に物理配置されているため、どちらかのビット線がシールドの役目を果たすことになり、ビット線間の干渉が生ずることが無く、読み出しビット線の誤動作や書き込みビット線の誤動作を防止することができる。
【００１７】
本発明の請求項２に係るメモリ装置は、請求項１記載のメモリ装置において、前記書き込み制御信号は、前記読み出し制御信号の活性化に応じて前記メモリセルの情報が外部に伝送されたことを検知した後に活性化するものである。
【００１８】
上記構成によれば、読み出しビット線にメモリセルの情報が読み出されたことを検知した後に書き込み制御信号を起動するため、メモリセルアレイに対する読み出し後書き込みの動作制御を自律的にすることができ、読み出しワード線と書き込みワード線とが同時に活性化されないようにする制御を確実にすることができる。
【００１９】
本発明の請求項３に係るメモリ装置は、請求項１または２記載のメモリ装置において、前記読み出し制御信号は、前記読み出し制御信号の活性化に応じて前記メモリセルの情報が外部に伝送されたことを検知した後に不活性化するものである。
【００２０】
上記構成によれば、読み出しビット線にメモリセルの情報が読み出されたことを検知した後に読み出し制御信号を不活性化するため、メモリセルアレイに対する読み出しの動作制御を自律的にすることができ、読み出しサイクルを短縮することができる。
【００２１】
本発明の請求項４に係るメモリ装置は、請求項２または３記載のメモリ装置において、メモリセルを構成する半導体素子と同一形状の半導体素子を用いてダミーメモリセルを構成し、かつ読み出しワード線および読み出しビット線とそれぞれ同一負荷特性を有するダミー読み出しワード線およびダミー読み出しビット線を備えるようにダミーメモリセルの回路を構成し、ダミーメモリセルはダミー読み出しワード線を読み出し制御信号により活性化したときに固定記憶値をダミー読み出しビット線に出力し、ダミー読み出しビット線における固定記憶値の検知により請求項２または３記載のメモリセルの情報が外部に伝送されたことの検知を行うものである。
【００２２】
上記構成によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ読み出しを制御する各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、請求項２または３記載のメモリセルの情報が外部に伝送されたことの検知を確実にすることができる。
【００２３】
本発明の請求項５に係るメモリ装置は、請求項４記載のメモリ装置において、メモリセルを構成する半導体素子と同一形状の半導体素子を用いてダミーメモリセルを構成し、かつ書き込みワード線と同一負荷特性を有し読み出し制御信号が与えられる第１のダミー書き込みワード線と、書き込みワード線と同一負荷特性を有し書き込み制御信号が与えられる第２のダミー書き込みワード線と、書き込みビット線と同一負荷特性を有しダミー書き込み値が与えられるダミー書き込みビット線と、読み出しビット線と同一負荷特性を有するダミー書き込み検知信号線とを備えるようにダミーメモリセルの回路を構成し、読み出し制御信号の活性化に応じてダミー書き込み値をダミーメモリセルに書き込み、この書き込まれたダミー書き込み値がダミー書き込み検知信号線に出力されたことを検知するとダミー書き込み値を反転させ、書き込み制御信号の活性化に応じて反転されたダミー書き込み値をダミーメモリセルに書き込むものである。
【００２４】
上記構成によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ書き込みを制御する各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、ダミー書き込み検知信号線におけるダミー書き込み値の検知、ダミー書き込み値の反転、ダミーメモリセルへの再書き込みの一連の動作を読み出し後書き込みのサイクルに合わせて確実にすることができ、ダミーメモリセルを初期化することができる。
【００２５】
本発明の請求項６に係るメモリ装置は、請求項５記載のメモリ装置において、ダミーメモリセルに書き込まれたダミー書き込み値がダミー書き込み検知信号線に出力されたことを検知した後に書き込み制御信号を不活性化するものである。
【００２６】
上記構成によれば、ダミー書き込み検知信号線にダミーメモリセルからダミー書き込み値が出力されたことを検知した後に書き込み制御信号を不活性化するため、メモリセルアレイに対する書き込みの動作制御を自律的にすることができ、書き込みサイクルを短縮することができる。
【００２７】
本発明の請求項７に係るメモリ装置は、請求項６記載のメモリ装置において、クロック信号に同期してダミー書き込み値を与えた後に読み出し制御信号を活性化することにより、ダミー書き込み値のダミーメモリセルへの書き込み、ダミーメモリセルからの固定記憶値の読み出し、読み出し制御信号の不活性化、書き込み制御信号の活性化、ダミーメモリセルに書き込まれたダミー書き込み値の出力の検知によるダミー書き込み値の反転、反転ダミー書き込み値のダミーメモリセルへの書き込み、書き込み制御信号の不活性化、からなる一連の動作を繰り返すものである。
【００２８】
上記構成によれば、クロック信号に同期してダミー書き込み値を与えた後に読み出し制御信号を活性化することにより一連の読み出し後書き込み動作が自律的に行われるため、プロセスばらつきや温度変動あるいは電圧変動に依存せずに、クロック信号に同期した最も効率の良い読み出し後書き込みサイクルを形成することができ、また、一連の動作がクロックのデューティ比に依存しないため、クロックのデューティ保証をする必要がないという効果がある。
【００２９】
本発明の請求項８に係るメモリ装置は、請求項１記載のメモリ装置において、前記読み出し制御信号は、前記書き込み制御信号の活性化に応じて外部の情報が前記メモリセルに伝送されたことを検知した後に活性化するものである。
【００３０】
上記構成によれば、書き込みビット線の情報がメモリセルに書き込まれたことを検知した後に読み出し制御信号を起動するため、メモリセルアレイに対する書き込み後読み出しの動作制御を自律的にすることができ、読み出しワード線と書き込みワード線とが同時に活性化されないようにする制御を確実にすることができる。
【００３１】
本発明の請求項９に係るメモリ装置は、請求項１または８記載のメモリ装置において、前記書き込み制御信号は、前記書き込み制御信号の活性化に応じて外部の情報が前記メモリセルに伝送されたことを検知した後に不活性化するものである。
【００３２】
上記構成によれば、書き込みビット線の情報がメモリセルに書き込まれたことを検知した後に書き込み制御信号を不活性化するため、メモリセルアレイに対する書き込みの動作制御を自律的にすることができ、書き込みサイクルを短縮することができる。
【００３３】
本発明の請求項１０に係るメモリ装置は、請求項８または９記載のメモリ装置において、メモリセルを構成する半導体素子と同一形状の半導体素子を用いてダミーメモリセルを構成し、かつ書き込みワード線と同一負荷特性を有し読み出し制御信号が与えられる第１のダミー書き込みワード線と、書き込みワード線と同一負荷特性を有し書き込み制御信号が与えられる第２のダミー書き込みワード線と、書き込みビット線と同一負荷特性を有しダミー書き込み値が与えられるダミー書き込みビット線と、読み出しビット線と同一負荷特性を有するダミー書き込み検知信号線とを備えるようにダミーメモリセルの回路を構成し、書き込み制御信号の活性化に応じてダミー書き込み値をダミーメモリセルに書き込み、ダミー書き込み検知信号線に出力されるダミーメモリセルに書き込まれたダミー書き込み値の検知により請求項８または９記載の外部の情報が前記メモリセルに伝送されたことの検知を行うものである。
【００３４】
上記構成によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ書き込みを制御する各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、請求項８または９記載の外部の情報が前記メモリセルに伝送されたことの検知を確実にすることができる。
【００３５】
本発明の請求項１１に係るメモリ装置は、請求項１０記載のメモリ装置において、ダミーメモリセルに書き込まれたダミー書き込み値がダミー書き込み検知信号線に出力されたことの検知により、ダミー書き込み値を反転させ、読み出し制御信号の活性化に応じて反転されたダミー書き込み値をダミーメモリセルに書き込むものである。
【００３６】
上記構成によれば、ダミー書き込み検知信号線におけるダミー書き込み値の検知によりダミー書き込み値を反転させ、読み出しサイクルでダミーメモリセルへの再書き込みをすることにより、書き込み後読み出しのサイクルに合わせて一連の動作を確実にすることができ、ダミーメモリセルを初期化することができる。
【００３７】
本発明の請求項１２に係るメモリ装置は、請求項１０または１１記載のメモリ装置において、メモリセルを構成する半導体素子と同一形状の半導体素子を用いてダミーメモリセルを構成し、かつ前記読み出しワード線および前記読み出しビット線とそれぞれ同一負荷特性を有するダミー読み出しワード線およびダミー読み出しビット線を備えるようにダミーメモリセルの回路を構成し、ダミーメモリセルはダミー読み出しワード線を読み出し制御信号により活性化したときに固定記憶値をダミー読み出しビット線に出力し、ダミー読み出しビット線における固定記憶値の検知により読み出し制御信号を不活性化するものである。
【００３８】
上記構成によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ読み出しを制御する各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、ダミー読み出しビット線における固定記憶値の検知により読み出し制御信号を不活性化することにより、メモリセルアレイに対する読み出しの動作制御を自律的にすることができ、読み出しサイクルを短縮することができる。
【００３９】
本発明の請求項１３に係るメモリ装置は、請求項１２記載のメモリ装置において、クロック信号に同期してダミー書き込み値を与えた後に書き込み制御信号を活性化することにより、ダミー書き込み値のダミーメモリセルへの書き込み、ダミーメモリセルの出力における書き込まれたダミー書き込み値の検知によるダミー書き込み値の反転、書き込み制御信号の不活性化、読み出し制御信号の活性化、反転されたダミー書き込み値のダミーメモリセルへの書き込み、ダミーメモリセルからの固定記憶値の読み出し、読み出し制御信号の不活性化、からなる一連の動作を繰り返すものである。
【００４０】
上記構成によれば、クロック信号に同期してダミー書き込み値を与えた後に書き込み制御信号を活性化することにより一連の書き込み後読み出し動作が自律的に行われるため、プロセスばらつきや温度変動あるいは電圧変動に依存せずに、クロック信号に同期した最も効率の良い書き込み後読み出しサイクルを形成することができ、また、一連の動作がクロックのデューティ比に依存しないため、クロックのデューティ保証をする必要がないという効果がある。
【００４１】
本発明の請求項１４に係るメモリ装置は、請求項１から１３のいずれか１項記載のメモリ装置において、前記読み出しワード線と前記書き込みワード線とは可能な限り交互に配置されるものである。
【００４２】
上記構成によれば、請求項１から１３のいずれか１項記載のメモリ装置においてはメモリセルアレイに対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるので、読み出しワード線と書き込みワード線とを交互に物理配置することにより、どちらかのワード線がシールドの役目を果たすことになり、ワード線間のクロスカップリングノイズを防止する効果が得られる。
【００４３】
本発明の請求項１５に係るメモリ装置は、請求項１から１４のいずれか１項記載のメモリ装置において、読み出し制御信号の活性化時に、メモリセル内の記憶素子を構成するＭＯＳＦＥＴの基板電圧の絶対値を前記記憶素子に印加される信号電圧の絶対値より高くするものである。
【００４４】
上記構成によれば、記憶素子を構成するＭＯＳＦＥＴの基板電圧の絶対値を記憶素子に印加される信号電圧の絶対値より高くすることにより、しきい値の絶対値を高くすることができるので、その分だけノイズ耐性が増加し、読み出しワード線の立ち下りにより書き込みワード線にクロスカップリング効果による電圧降下が生じたときに書き込みの誤動作が起き難くなる効果が得られる。つまり、ＭＯＳＦＥＴのソース・ドレイン間電流を少なくする。
【００４５】
本発明の請求項１６に係るメモリ装置は、請求項１から１４のいずれか１項記載のメモリ装置において、前記読み出し制御信号の活性化時に、前記メモリセル内のトランスファーゲートの基板電圧の絶対値を前記記憶素子に印加される信号電圧の絶対値より高くするものである。
【００４６】
上記構成によれば、レイアウトの都合上、ＭＯＳＦＥＴの基板電圧のみを昇圧し難い場合でも、メモリセル内のトランスファーゲートの基板電圧を昇圧することで、グリッチ（書き込みワード線が非選択時、書き込みワード線が"Ｈ"なら、書き込みワード線に電圧降下が起きた場合）が乗っても書き込みの誤動作が起き難くなる効果が得られる。
【００４７】
本発明の請求項１７に係るメモリ装置は、請求項１６記載のメモリ装置において、前記トランスファーゲートのＰチャネルＭＯＳＦＥＴの基板電圧を高くするものである。
【００４８】
上記構成によれば、トランスファーゲートのＰチャネルＭＯＳＦＥＴの基板電圧を昇圧することで特に読み出し系の速度の低下を最小限に抑えることができる。
【００４９】
本発明の請求項１８に係るメモリ装置は、請求項１から１７のいずれか１項記載のメモリ装置において、メモリセルに情報の書き込みを行う書き込み制御回路に、書き込み制御信号により制御される反転論理回路を含むトランスファーゲートのスイッチで構成され、ゲートが反転論理回路の出力に接続され、ドレインが書き込みワード線に接続され、ソースが電源または接地に接続されたＭＯＳＦＥＴを備えるものである。
【００５０】
上記構成によれば、前記ＭＯＳＦＥＴにより、読み出しワード線が立ち下がるときに書き込みワード線に電流パスが生じることで書き込みワード線のインピーダンスが小さくなるため、読み出しワード線とのカップリング容量の割合が小さくなり、クロスカップリングノイズの影響を受け難くなる効果が得られる。
【００５１】
本発明の請求項１９に係るメモリ装置は、請求項１から１８のいずれか１項記載のメモリ装置において、ゲートが読み出しワード線を駆動する反転論理ゲートの入力に接続され、ソースが書き込み制御信号が入力する正転論理ゲートの出力に接続され、ドレインが書き込みワード線に接続されたＭＯＳＦＥＴを書き込みワード線の駆動元に備えるものである。
【００５２】
上記構成によれば、前記ＭＯＳＦＥＴにより、書き込みワード線のインピーダンスが電源に接続された場合よりも高くなり、読み出しワード線の立ち下がりによって生じるカップリングによる電源電圧の降下の過渡応答速度が遅くなるため、書き込みワード線の電圧値を高く維持でき、電源電圧降下分を吸収することができる。
【００５３】
本発明の請求項２０に係るメモリ装置は、請求項１から１９のいずれか１項記載のメモリ装置において、ゲートが読み出し制御信号を入力する反転論理ゲートの出力に接続され、ソースが書き込み制御信号が入力する正転論理ゲートの出力に接続され、ドレインが書き込みワード線に接続されたＭＯＳＦＥＴを書き込みワード線の中間または終端に備えるものである。
【００５４】
上記構成によれば、読み出しワード線が立ち下がっても、正転論理ゲートの遅延分の時間だけ書き込みワード線の電圧を電源電圧に維持できるため、読み出しワード線による書き込みワード線へのクロスカップリングノイズが発生し難くなり、誤書き込みを防止することができる。
【００５５】
本発明の請求項２１に係るメモリ装置は、メモリセル内の記憶素子が第１および第２の２つの反転論理ゲートで構成され、第１の反転論理ゲートの第１のソースにリセット信号線を接続し、メモリセルの読み出しおよび書き込み動作時は前記リセット信号線に与えるリセット信号を不活性に固定し、読み出しおよび書き込み動作時以外では前記リセット信号を活性化させて記憶素子の状態を所望の値にするものである。
【００５６】
本発明の請求項２２に係るメモリ装置は、請求項２１記載のメモリ装置において、前記第１の反転論理ゲートの第１のソースと第２のソースに前記第２の反転論理ゲートの第１のソースと第２のソースをそれぞれ対応させるときに、前記第２の反転論理ゲートの第２のソースに前記リセット信号の反転信号を与える反転リセット信号線を接続するものである。
【００５７】
本発明の請求項２３に係るメモリ装置は、請求項２１または２２記載のメモリ装置において、前記リセット信号はメモリセルへの書き込み完了を示す信号により活性化されるものである。
【００５８】
上記構成によれば、リセット信号をメモリセル内の記憶素子に与える回路構成をとることにより、書き込みワード線が不活性の場合にも１サイクル以内にメモリセル内の記憶素子を初期化することができる。このような構造をとることにより、他のメモリセルとトランジスタの物理形状を共有でき、ある程度妥協できるマスクデータを用いても性能劣化を防ぐことができる。
【００５９】
本発明の請求項２４に係るメモリ装置は、メモリセル内の記憶素子が第１および第２の２つの反転論理ゲートで構成され、前記第１の反転論理ゲートを構成するトランジスタの第１のソースには書き込み制御信号と書き込み信号の論理積の否定信号が接続され、前記第１の反転論理ゲートを構成するトランジスタの第２のソースには書き込み制御信号と反転書き込み信号の論理積信号が接続され、前記第２の反転論理ゲートを構成するトランジスタの第１のソースには書き込み制御信号と反転書き込み信号の論理積の否定信号が接続され、前記第２の反転論理ゲートを構成するトランジスタの第２のソースには書き込み制御信号と書き込み信号の論理積信号が接続されるものである。
【００６０】
上記構成によれば、メモリセル内の記憶素子を構成する２つの反転論理ゲートについて、それぞれの反転論理ゲートを構成するトランジスタのそれぞれのソースを、書き込み制御信号に応じて書き込み信号とその反転信号で制御することにより、メモリセル内部の帰還インバータの帰還の強さを解放することができるため、電源電圧を低くしても書き込みやすくなり、メモリ装置の低電圧化を図ることができる。
【００６１】
本発明の請求項２５に係るメモリ装置は、請求項２４記載のメモリ装置において、複数の前記書き込み制御信号と前記書き込み信号の組み合せを備え、前記メモリセル内の記憶素子は、前記書き込み制御信号と同数でかつ前記書き込み制御信号に対応付けられた２つの反転論理ゲートの組み合せを用いて構成され、それぞれの反転論理ゲートを構成するトランジスタのゲートおよびドレインは対応点がそれぞれ並列に接続され、それぞれの反転論理ゲートを構成するトランジスタのソースはそれぞれの反転論理ゲートに対応付けられた前記書き込み制御信号および前記書き込み信号により生成される信号に接続されるものである。
【００６２】
上記構成によれば、複数組の反転論理ゲートをそれぞれ然るべく並列に接続して請求項２２記載のメモリ装置と同じ効果が得られる記憶素子回路を構成することができるため、多ポートを有するメモリ装置においても、メモリ装置の低電圧化を図ることができる。
【発明の効果】
【００６３】
以上説明したように、本発明によれば、メモリセルアレイに対する読み出しワード線と書き込みワード線とが同時に活性化されないように制御することで読み出しビット線と書き込みビット線の同時動作を回避し、かつメモリセルのレイアウト部において読み出しワード線と書き込みワード線を交互に物理配置することにより、ビット線にシールドの役目を果たさせることができ、ビット線間のクロスカップリングノイズによる読み出しビット線の誤動作や書き込みビット線の誤動作を防止することができるという優れた効果が得られる。
【００６４】
さらに本発明によれば、メモリセルと同一形状のトランジスタを用いてダミーメモリセルを構成し、かつ各信号線の負荷特性も同一にするように回路構成することにより、プロセスばらつきや温度変動あるいは電圧変動に依存せずにダミーメモリセルにおける各信号線の動作特性をメモリセルの動作特性と一致させることができるため、ダミーメモリセルを用いた読み出しおよび書き込み制御系を構成することにより、メモリ装置をクロック信号に同期して自律的に効率の良く動作させることができ、読み出しワード線と書き込みワード線とが同時に活性化されないようにする制御も確実にすることができるという優れた効果が得られる。
【００６５】
さらに本発明によれば、メモリセル内の記憶素子を構成するＭＯＳＦＥＴの基板電圧を高くすることによるしきい値の制御、あるいは書き込み制御信号のインピーダンスの制御により、読み出しワード線の立ち下りによる書き込みワード線へのクロスカップリングノイズを低減することができるため、書き込みの誤動作を防止できるという優れた効果が得られる。
【００６６】
さらに本発明によれば、リセット信号をメモリセル内の記憶素子に与える回路構成をとることにより、書き込みワード線が不活性の場合にも１サイクル以内にメモリセル内の記憶素子を初期化することができ、このような構造をとることにより、他のメモリセルとトランジスタの物理形状を共有でき、ある程度妥協できるマスクデータを用いても性能劣化を防ぐことができるという優れた効果が得られる。
【００６７】
さらに本発明によれば、メモリセル内の記憶素子を構成する２つの反転論理ゲートのトランジスタのそれぞれのソースを、書き込み制御信号に応じて書き込み信号とその反転信号で制御することにより、電源電圧を低くしても書き込み易くなりメモリ装置の低電圧化を図ることができる。さらに、複数組の反転論理ゲートをそれぞれ並列に接続して同様な回路を構成することにより、多ポートを有するメモリ装置においてもメモリ装置の低電圧化を図ることができるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００６８】
以下、本発明の実施の形態について図面を参照して説明する。
【実施例１】
【００６９】
図１は本発明の実施の形態１に係るメモリ装置の構成例を示す図である。図１（ａ）は本実施の形態のメモリ装置として書き込み２ポートと読み出し３ポートを有するレジスタファイルのメモリセルの構成例を示す回路図であり、図１（ｂ）は図１（ａ）のメモリセルの書き込みビット線と読み出しビット線の物理配置を示す図である。
【００７０】
図１（ａ）において、図２０に示した従来のメモリ装置の構成例と同じ構成要素を同一符号で示している。すなわち、メモリセルは、書き込みデータを入力するトランスファーゲート１および２、データを記憶するインバータ３および４からなる記憶素子、記憶素子からデータを読み出すためのＮＭＯＳトランジスタ５〜１０から構成されている。更に、図１（ｃ）、（ｄ）のような構成でも良い。
【００７１】
さらに、メモリセルの書き込みと読み出しを制御する信号線として、２ポートそれぞれの書き込みワード線１１および１２、それぞれのポートの書き込みビット線１３および１４、３ポートそれぞれの読み出しワード線１５〜１７、それぞれのポートの読み出しビット線１８〜２０を備えている。
【００７２】
これらの信号線のうち書き込みビット線と読み出しビット線は、図１（ｂ）に示すように、メモリセルのレイアウト部２１において交互に物理配置されている。すなわち、書き込みポート０のビット線１３は読み出しポート０のビット線１８と読み出しポート１のビット線１９の間に、書き込みポート１のビット線１４は読み出しポート１のビット線１９と読み出しポート２のビット線２０の間に配置されている。
【００７３】
このように、本実施の形態のメモリ装置においては、書き込みポートと読み出しポートが同数であれば、全ビット位置において書き込みビット線と読み出しビット線が交互に配置可能であるが、書き込みポート数と読み出しポート数が異なる場合は、可能な範囲で交互に配置する。例えば、書き込み１ポートと読み出し３ポートを有するメモリセルの場合は、２つの読み出しビット線が隣り合うことは避けられない。また、２コラム構成で、クロックの奇数周期と偶数周期で読み出すポートが異なる場合は、その読み出しポートを隣接させてもよい。
【００７４】
図２は、４つの読み出しポートと２つの書き込みポートがあり、そのうち、読み出しビットｒｄ  ｄａｔａ０からｒｄ  ｄａｔａ２と読み出しビットｒｄ  ｄａｔａ３が異なる周期で読み出される条件での、各ポートのレイアウト配置図の例である。
【００７５】
図３は、図１に示すような構成のメモリセルを含むレジスタファイルの構成例を示すブロック図である。図３において、レジスタファイルは、メモリセルが３３エントリ３３ビット構成に配列されたメモリセルアレイ２０１、メモリセルのアドレスを発生するアドレスデコーダ２１１、メモリセルからの読み出しデータを保持する読み出しデータ保持回路２２１、メモリセルへの書き込みデータを保持する書き込みデータ保持回路２３１、制御回路２４１を有している。
【００７６】
ここで、メモリセルアレイ２０１は、通常の３２エントリ３２ビット構成のメモリセルアレイに１ダミーエントリと１ダミービットを付加して配列した構成になっている。そのため、メモリセルアレイ２０１は、図２８のメモリセルアレイ２００に比べて、１ダミーエントリ１ダミービット構成のダミーメモリセルＡ、１ダミーエントリ３２ビット構成のダミーメモリセルＢ、３２エントリ１ダミービット構成のダミーメモリセルＣが付加されている。
【００７７】
ここに、ダミーメモリセルＡは読み出しにおいては書き込みとは無関係に固定記憶値をダミー読み出しビット線に出力する。また、書き込みにおいてはダミー書き込み値が書き込まれたことを検出するために、書き込まれた値を外部に出力するダミー書き込み検知信号線を備えている。
【００７８】
また、ダミーメモリセルＢおよびダミーメモリセルＣは、ダミーメモリセルＡを付加したときに、ダミーメモリセルＡの各信号線の負荷特性が本来のデータを格納する３２エントリ３２ビット構成のメモリセル部分の各信号線の負荷特性と同一になるように回路構成して付加したものである。ダミーメモリセルＢは読み出しワード線と書き込みワード線の容量が通常のメモリセルと等価になるようにし、ダミーメモリセルＣは読み出しビット線と書き込みビット線の容量が通常のメモリセルと等価になるようにしている。
【００７９】
さらに、メモリセルを含むレジスタファイルの代わりの構成としては、図４に示すようなダミーメモリセルのレイアウトを用いるのが好ましい。このレイアウトでは、図３の左側に位置するダミーセルに加えて中央部に位置するダミーセルと右側に位置するダミーセルとがメモリセルアレイの中央線から対称的に配置されるためにある。このような方法でダミーメモリセルのバランスを取ることにより、その動作をより安定させることができる。これらのダミーメモリセルは図１に示したメモリセルと同一形状のトランジスタを用いて構成することにより、各信号線の負荷特性をメモリセルアレイ３０１と同一にすることができ、インバータなどを代用して遅延特性を近似した場合に比べて、プロセスばらつきや温度変動あるいは電圧変動を含めた負荷特性を近似できる。
【００８０】
レジスタファイルに対して外部からは書き込み２ポートのそれぞれ５ビットのアドレス、読み出し３ポートのそれぞれ５ビットのアドレス、クロック信号ＣＬＫ、このレジスタファイルを選択するセレクト信号が与えられ、書き込み２ポートと読み出し３ポートのそれぞれ３２ビットのデータ入出力信号で外部とのインターフェースを行う。
【００８１】
アドレスデコーダ２１１は与えられたアドレスをデコードし、メモリセルアレイ２０１とは、３２エントリ２ポートの書き込みワード線６４本と３２エントリ３ポートの読み出しワード線９６本に加えて、ダミーメモリセルＡに対する読み出しワード線および書き込みワード線が付加されて接続される。読み出しデータ保持回路２２１および書き込みデータ保持回路２３１とメモリセルアレイ２０１とは、３ポート各３２ビットの読み出しビット線および２ポート各３２ビットの書き込みビット線に加えて、ダミー読み出しビット線およびダミー書き込みビット線および前記ダミー書き込み検知信号線が付加されて接続される。
【００８２】
以上のように構成されたメモリ装置において、本発明によれば、読み出しワード線と書き込みワード線とは同時に活性化されないように制御される。図５は、上記構成のレジスタファイルの書き込みと読み出しを制御する詳細な回路構成例を示す回路図である。図５にはダミーメモリセルＡの回路構成例も示されている。また、ダミーメモリセルＢの回路構成例を図６に、ダミーメモリセルＣの回路構成例を図７に示す。
【００８３】
図５において、メモリセルアレイ２０１は、上述したように、３２エントリ３２ビット構成のメモリセルアレイ３０１、１ダミーエントリ１ダミービット構成のダミーメモリセルＡ３０２、１ダミーエントリ３２ビット構成のダミーメモリセルＢ３０３、３２エントリ１ダミービット構成のダミーメモリセルＣ３０４から構成されている。また、３０５は書き込みワード線および読み出しワード線の活性化を制御するワード線制御ブロックである。
【００８４】
また、図５において、３１１、３１２、３１３はフリップフロップ、３２１はメモリセルアレイ３０１の読み出しワード線を活性化する読み出しロウデコーダ、３２２はメモリセルアレイ３０１の書き込みワード線を活性化する書き込みロウデコーダ、３２３はダミーメモリセルＡの読み出しワード線を活性化する読み出しダミーロウデコーダ、３２４はダミーメモリセルＡの第１のダミー書き込みワード線を活性化する第１の書き込みダミーロウデコーダ、３２５はダミーメモリセルＡの第２のダミー書き込みワード線を活性化する第２の書き込みダミーロウデコーダである。
【００８５】
さらに、図５において、３３１はクロック信号、３３２はセレクト信号、３３３はダミーメモリセルＡへのダミー書き込み値を与えるダミー書き込みビット線、３３４は読み出し制御信号を与えるフリップフロップ３１２の出力、３３５はダミーメモリセルＡから固定記憶値が読み出されるダミー読み出しビット線、３３６は書き込み制御信号を与えるフリップフロップ３１３の出力、３３７はダミーメモリセルＡに書き込んだダミー書き込み値を読み出すダミー書き込み検知信号線である。
【００８６】
さらに、図８は、図５に示した制御回路の動作を説明するタイミングチャートである。以下、図４〜図７を用いて、本実施の形態のメモリ装置による多ポートのメモリセルからなるレジスタファイルの動作を説明する。なお、図７と図４において、信号のタイミングと動作回路の対応関係を○印中の数字により示す。また、以下の説明では（○数字）のように記述する。
【００８７】
まず初期状態において、セレクト信号がＬレベルからＨレベルとなるとき、フリップフロップ３１１、３１２、３１３はリセット状態にあり、Ｑ出力はＬレベルとなっている。次にクロック信号ＣＬＫが入力されると、フリップフロップ３１１はＬレベルからＨレベルとなる（○１）。これにより、フリップフロップ３１２がＬレベルからＨレベルとなり（○２）、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３および第１の書き込みダミーロウデコーダ３２４が起動する。
【００８８】
これに応じて、ダミー書き込みビット線３３３上のフリップフロップ３１１の出力から与えられるダミー書き込み値がダミーメモリセルＡに書き込まれ、ダミーメモリセルＡから固定記憶値がダミー読み出しビット線３３５に出力される（○３）。この固定記憶値によりフリップフロップ３１２はリセットされてＱ出力がＬレベルへ遷移し、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３は不活性となり（○３）、読み出しサイクルが終了する。
【００８９】
次に、ダミー読み出しビット線３３５に読み出された固定記憶値によりフリップフロップ３１３のクロック入力がＨレベルとなるので、フリップフロップ３１３のＱ出力がＨレベルとなり、書き込みロウデコーダ３２２および第２の書き込みダミーロウデコーダ３２５が起動される（○４）。
【００９０】
また、ダミー書き込み検知信号線３３７に読み出されたダミー書き込み値により（○５）、フリップフロップ３１１がリセットされ、ダミー書き込みビット線は反転してＬレベルになるため、反転したダミー書き込み値がダミーメモリセルＡに書き込まれる。また同時に、フリップフロップ３１３がリセットされ、書き込みロウデコーダ３２２および第２の書き込みダミーロウデコーダ３２５は不活性となり（○６）、書き込みサイクルが終了する。なお、０または１を書き込む際、書き込み期間が遅くなるダミー構成を書き込みワード線の活性化期間とすることが重要である。
【００９１】
以上により読み出し後書き込みの１サイクルの動作が完了する。このように、読み出しサイクルと書き込みサイクルはリセット付きフリップフロップ３１１、３１２、３１３を使用して生成しているので、クロック信号の反転エッジを使用する場合に比べて、クロックのデューティ比に依存しないため、クロックのデューティ保証をする必要がないという効果がある。さらに、読み出し動作、書き込み動作それぞれが、デューティ比依存がないため、クロック系統の要因（ジッタ、プロセス変動によるデューティ比の変化）による速度変化も防止できる効果がある。
【００９２】
ワード線の活性化期間はメモリセルからの読み出しと書き込みの最低時間を保証するものであるので、ダミーメモリセルよりも電流能力が劣るセルがあれば初期テストではじかれることになり、本実施の形態の構成は経年変化に対する品質保証の観点において非常に優れた構成となる。またダミーメモリセル自身が不良である場合は、規定の周波数で動作しなくなるため初期テストではじかれることになる。
【００９３】
上記に説明したように、メモリセルアレイ３１０に対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるので、読み出しビット線と書き込みビット線は同時に動作することが無く、かつメモリセルのレイアウト部において交互に物理配置されているので、どちらかのビット線がシールドの役目を果たすため、ビット線間の干渉が生ずることが無く、読み出しビット線の誤動作や書き込みビット線の誤動作が防止される効果がある。なお、本実施の形態ではダミーメモリセルの書き込みロウデコーダを２つ用意し、それぞれが読み出しロウデコーダの起動と書き込みロウデコーダの起動で起動するようにしたが、ダミーメモリセルＡに記憶される情報が１サイクル以内に初期化されるならば、ダミーメモリセルの書き込みロウデコーダが１つであっても良い。また、検知にダミーセルの１つのポートを用いた場合を示したが、ダミーセルを複数用いてもよいし、多ポートの情報から検知してもよい。その場合、更に高精度となる。
【００９４】
図１６はダミーメモリセル内を初期化する回路構成例を示す回路図である。図１６において、３１と３２はダミーメモリセル内の記憶素子を構成するそれぞれ第１と第２のインバータ、３３はリセット端子となる第１のインバータの第１のソース、３４は電源に接続される第１のインバータの第２のソース、３５は接地される第２のインバータの第１のソース、３６は反転リセット端子となる第２のインバータの第２のソースである。
【００９５】
ここで、リセット端子３３にフリップフロップ３１１のＱ出力を接続し、反転リセット端子３６にフリップフロップ３１１のＱ出力の反転情報を入力することにより、書き込みワード線が不活性の場合にも１サイクル以内に初期化される。また、このような構造をとることにより、特殊なトランジスタを挿入する必要がなく、かつ回路を構成するトランジスタの物理形状を変える必要もなく、ダミーメモリセルをリセットすることが可能である。このようにすることで、他のメモリセルとトランジスタの物理形状を共有でき、性能劣化を防ぐことができる。
【００９６】
また、微細加工に伴い電源電圧を低くする必要があるが、その際にもメモリセルへの書き込み動作が保証されなければならない。図１７（ａ）と１７（ｂ）は本発明に係る低電圧で書き込み動作可能なメモリセルの基本構成を示す回路図を示す。図１７（ａ）において、３７と３８はメモリセル内の記憶素子を構成するそれぞれ第１と第２のインバータであり、図１７（ｂ）において、３９〜４２は書き込みワード線と書き込みビット線を入力して第１と第２のインバータを構成するトランジスタのソースに与える信号を生成する論理回路である。
【００９７】
具体的には、書き込みワード線の信号をＷＥ、書き込みビット線の信号をＷＤとすると、第１のインバータを構成するトランジスタの第１のソースＩＮ１には論理回路３９によりＷＥとＷＤの論理積の否定信号を与え、第１のインバータを構成するトランジスタの第２のソースＩＮ２には論理回路４０によりＷＥと反転ＷＤの論理積信号を与え、第２のインバータを構成するトランジスタの第１のソースＩＮ３には論理回路４１によりＷＥと反転ＷＤの論理積の否定信号を与え、第２のインバータを構成するトランジスタの第２のソースＩＮ４には論理回路４２によりＷＥとＷＤの論理積信号を与える。このようにすることにより、メモリセル内部の帰還インバータの帰還の強さを解放することができるため、電源電圧を低くしても書き込みやすくなる。
【００９８】
さらに、図１６（ａ）、この図ではＶＤＤは電源電圧であり、ＶＳＳは接地電圧である、に示すようなＳｎ１、Ｓｎ２、Ｓｎ３、及びＳｎ４の信号レベルに関して、それらの信号レベルはＶＤＤまたはＶＳＳのどちらかの電圧値から＋／−０．４Ｖ変動する。基板電圧がこのように変動することにより、より低い書き込み電圧がよりたやすく達成されることができる。
【００９９】
図１８は、この方式の多ポートメモリセルへの応用例として、本発明に係る低電圧で書き込み動作可能な書き込み２ポートのメモリセルの基本構成を示す回路図である。図１８において、書き込みポート０に対応するメモリセルをインバータ４３と４５で構成し、書き込みポート１に対応するメモリセルをインバータ４４と４６で構成し、かつインバータ４３とインバータ４４を構成するトランジスタのゲートとドレインを並列接続し、インバータ４５とインバータ４６を構成するトランジスタのゲートとドレインを並列接続している。このようにして、インバータ４３および４４と、インバータ４５および４６が書き込み２ポートのメモリセルの記憶素子を構成するそれぞれ第１と第２のインバータとなるようにしている。
【０１００】
ここで、書き込みポート０に対応するインバータ４３と４５を構成するトランジスタのソースＷＲ０ＩＮ１、ＷＲ０ＩＮ２、ＷＲ０ＩＮ３、ＷＲ０ＩＮ４に対して、書き込みポート０に対応する書き込みワード線の信号と書き込みビット線の信号から図１７と同様の論理回路で生成された信号を与え、書き込みポート１に対応するインバータ４４と４６を構成するトランジスタのソースＷＲ１ＩＮ１、ＷＲ１ＩＮ２、ＷＲ１ＩＮ３、ＷＲ１ＩＮ４に対して、書き込みポート１に対応する書き込みワード線の信号と書き込みビット線の信号から図１７と同様の論理回路で生成された信号を与える。
【０１０１】
このようにすることにより、多ポートメモリセルにおいても図１７に示した回路方式と同じ方式が実現できるため、多ポートメモリセル内部の帰還インバータの帰還の強さを解放することができることになり、電源電圧を低くしても書き込み易くなる。
【０１０２】
また、本実施の形態のレジスタファイルの動作において書き込みビット線がクリティカルではないことが明らかな場合、つまり、書き込みワード線が活性化するよりも明らかにビット線が確定している場合は、図５に示した回路構成を簡略化することができる。図２４は、図１および図３にように構成されたレジスタファイルの書き込みと読み出しを制御する簡略化された回路構成例を示す回路図であり、図２６は図２４に示した制御回路の動作を説明するタイミングチャートである。
【０１０３】
図２４において、図５の回路構成例と同じ構成要素については同一符号で示す。また、同一符号に添え字ａを付けた構成要素は、３０２ａのダミーメモリセルＡでは同じ役割を有するが回路構成が変わることを示し、フリップフロップ３１２ａ、第１の書き込みダミーロウデコーダ３２４ａでは同じ役割を有するが接続関係が変わることを示している。この場合は書き込みビット線がクリティカルではないため、図５のフリップフロップ３１１は不要になり、ダミーメモリセルＡの書き込みビット線は、メモリセル内部で第１の書き込みデータが電源、第２の書き込みデータが接地に接続されている。さらに、読み出し回路、書き込み回路がある。読み出し回路は、読み出しアドレスイネーブル信号と同じシーケンスで遷移される制御信号でスイッチされる回路を含んでいる。これらは、図２５（ａ）であってもよいし、さらに高速にするには図２５（ｂ）であってもよい。これにより、アドレスイネーブル信号が"Ｌ"になったら、読み出しビットラインはプリチャージされても、読み出しデータの出力は変化しない。
【０１０４】
クロック信号ＣＬＫの起動と同時にフリップフロップ３１２ａが起動し、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３が活性化される（○２）。ダミーメモリセルＡから固定記憶値がダミー読み出しビット線３３５に出力される（○３）と、フリップフロップ３１２はリセットされ、フリップフロップ３１３がセットされることで、読み出しサイクルが終了し、書き込みサイクルが開始される（○４）。
【０１０５】
一方、読み出しサイクル中にフリップフロップ３１３のＱ出力の反転信号で第１の書き込みダミーロウデコーダ３２４ａを起動し、ダミーメモリセルＡ内部で電源から書き込みを行ってダミーメモリセルＡの書き込み値を初期化し、書き込みサイクルが開始されると、フリップフロップ３１３のＱ出力で第２の書き込みダミーロウデコーダ３２５を起動し、ダミーメモリセルＡ内部で接地から書き込みを行い、この変化をダミー書き込み検知信号線３３７により検知することで書き込みサイクルを終了させる（○６）。
【０１０６】
このように書き込みビット線がクリティカルではないことが明らかな場合は、これを考慮した回路構成をすることで回路を簡略化することができるため、半導体集積回路チップの面積や消費電力を低減することができるという効果がある。
【実施例２】
【０１０７】
上記実施の形態１においては、クロック信号に同期して１サイクルの動作で読み出し後書き込みを行う方式を示したが、同様にクロック信号に同期して１サイクルの動作で書き込み後読み出しを行うことができる。図９は、図１および図３にように構成されたレジスタファイルの実施の形態２に係る書き込みと読み出しを制御する詳細な回路構成例を示す回路図である。さらに、書き込み入力データが、マルチポートメモリ内の書き込みビットラインに伝達される場合、その遷移が、読み出しビットラインの遷移と重なる場合は、書き込み入力データを受けるフリップフロップと書き込みビットラインの間に、書き込みアドレスイネーブル信号と同じシーケンスで遷移する信号線で制御されるスイッチを挿入すればよい。これにより、多少、書き込みサイクル時間は増えるが、読み出し、書き込みビットラインの干渉は回避できる。図１０にその回路図を示す。
【０１０８】
図１０の回路に関して、それぞれの書き込みダミーセルにおいて接地あるいは電源に直接接続されている。しかし、このように直接接続することを接地−電源間に抵抗を配置することによって変更することも可能である。このときの抵抗値は書き込み回路の抵抗値と同じである。
【０１０９】
また、読み出しのアクセスを高速化するために、図１１（ａ）と１１（ｂ）で示したようなダイナミックデコーダをロウデコーダに使用した例を示す。このロウデコーダは、入力アドレスをフリップフロップやラッチで受ける必要がないので、その分、アドレスのセットアップおよびホールド時間が短縮される。もし、マルチポートメモリとアドレスを生成される別ブロックとのインターフェースの故障を見る場合は、その故障診断の際、シフトレジスタ動作するフリップフロップを置けばよい。さらに、このマルチポートメモリは、読み出しデータ、書き込みデータの動作時間が異なるため、図１２（ａ）と１２（ｂ）のように、アドレスを最終デコードした部分を書き込み、読み出しのワードラインで共用し、最終部で、アドレスイネーブル信号で切り替えることにより、アドレスデコーダの面積を低減することも可能である。
【０１１０】
また、図１３はメモリセルアレイをロウ方向の２分割（Ｂａｎｋ１、Ｂａｎｋ２）した階層メモリの例を示す。この場合、書き込みビットラインは階層化されておらず、読み出しビットラインは階層化されている。このような場合のダミーメモリセルの配置を図１４に示す。ダミーメモリセルＡ１は、読み出し系の遅延補償用であり、ダミーメモリセルＡは書き込み時間補償用回路である。書き込み検知の信号は、特に配線の指定はないが、書き込みビットラインおよびワードライン、読み出しローカルビットライン、読み出しグローバルライン、ワードラインは、本来のメモリセルに起因する構造と同じであることが望ましい。
【０１１１】
図９において、図５の回路構成例と同じ構成要素については同一符号で示す。また、同一符号に添え字ｂを付けた構成要素は同じ役割を有するが接続関係が変わることを示している。すなわち、図９が図５と異なる点は、フリップフロップ３１３ｂのクロック入力が直接クロック信号３３１に接続され、フリップフロップ３１２ｂはフリップフロップ３１３ｂのリセット信号によりセットされる点である。
【０１１２】
図１５は図９に示した制御回路の動作を説明するタイミングチャートである。以下、図８と図１４を用いて、本実施の形態のメモリ装置による多ポートのメモリセルからなるレジスタファイルの動作を説明する。図８と図１４において、信号のタイミングと動作回路の対応関係を○印中の数字により示し、以下の説明では（○数字）のように記述する点は実施の形態１と同様である。
【０１１３】
まず初期状態において、セレクト信号がＬレベルからＨレベルとなるとき、フリップフロップ３１１、３１２ｂ、３１３ｂはリセット状態にあり、Ｑ出力はＬレベルとなっている。次にクロック信号ＣＬＫが入力されると、フリップフロップ３１１およびフリップフロップ３１３ｂがＬレベルからＨレベルとなる（○１）。これにより、書き込みロウデコーダ３２２および第２の書き込みダミーロウデコーダ３２５が起動される（○２）。
【０１１４】
これに応じて、ダミー書き込みビット線３３３上のダミー書き込み値がダミーメモリセルＡに書き込まれる。次に、ダミー書き込み値がダミー書き込み検知信号線３３７に読み出されると（○３）、これにより、フリップフロップ３１１およびフリップフロップ３１３ｂがリセットされ、書き込みロウデコーダ３２２および第２の書き込みダミーロウデコーダ３２５は不活性になり書き込みサイクルが終了する（○４）。
【０１１５】
それと同時に、フリップフロップ３１２ｂがセットされ（○５）、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３および第１の書き込みダミーロウデコーダ３２４が起動し、読み出しサイクルが開始される。ここで、フリップフロップ３１１がリセットされているので、反転したダミー書き込み値がダミーメモリセルＡに書き込まれることで、ダミーメモリセルＡの書き込み値が初期化される。
【０１１６】
次に、ダミーメモリセルＡから固定記憶値がダミー読み出しビット線３３５に出力されると（○６）、この固定記憶値によりフリップフロップ３１２ｂはリセットされ、読み出しロウデコーダ３２１および読み出しダミーデコーダ３２３は不活性となり、読み出しサイクルが終了する。
【０１１７】
以上により書き込み後読み出しの１サイクルの動作が完了する。上記に説明したように、メモリセルアレイ３０１に対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるので、読み出しビット線と書き込みビット線は同時に動作することが無く、かつメモリセルのレイアウト部において交互に物理配置されているので、どちらかのビット線がシールドの役目を果たすことになり、ビット線間の干渉が生ずることが無く、読み出しビット線の誤動作や書き込みビット線の誤動作が防止される効果がある。
【０１１８】
なお、本実施の形態において、図１６に示したダミーメモリセル内を初期化する回路構成のメモリセル、あるいは図１７（ａ）、１７（ｂ）および１７に示した低電圧でも書き込み動作可能なメモリセルを用いても、実施の形態１における効果と同じ効果が発揮される。
【０１１９】
以上説明した実施の形態１および実施の形態２において、メモリセルのレイアウト部で読み出しワード線と書き込みワード線とを交互に物理配置し、同時に活性化されないように制御することにより、ビット線間のクロスカップリングノイズによる誤動作が防止される効果を説明したが、さらに本発明に係るメモリ装置におけるノイズ耐性を強化するための回路構成について以下に説明する。
【０１２０】
図１９（ａ）と１９（ｂ）は本発明の実施の形態に係るＭＯＳＦＥＴの基板電圧を制御するメモリ装置の構成例を示す図である。図１９（ａ）はメモリ装置として書き込み２ポートと読み出し３ポートを有するレジスタファイルのメモリセルの構成例を示す回路図であり、図１９（ｂ）は図１９（ａ）のメモリセルの書き込みワード線と読み出しワード線線の物理配置を示す図である。
【０１２１】
図１９（ａ）と１９（ｂ）において、図１（ａ）から１（ｄ）に示したメモリ装置の回路構成例と同じ構成要素については同一符号で示す。すなわち、メモリセルは、書き込みデータを入力するトランスファーゲート１および２、データを記憶するインバータ３および４からなる記憶素子、記憶素子からデータを読み出すためのＮＭＯＳトランジスタ５〜１０から構成され、２ポートそれぞれの書き込みワード線１１および１２、３ポートそれぞれの読み出しワード線１５〜１７を備え、さらに、メモリセルを構成するＰチャネルのＮＷＥＬＬ２２に信号入力線ＮＷを備えている。
【０１２２】
ここで、実施の形態１および実施の形態２においてはメモリセルアレイに対する読み出しワード線と書き込みワード線とは同時に活性化されないように制御されるので、読み出しワード線１５〜１７と書き込みワード線１１および１２とを交互に物理配置することにより、どちらかのワード線がシールドの役目を果たすため、ワード線間のクロスカップリングノイズを防止する効果が得られる。
【０１２３】
図２０は、図１９に示したメモリセルを用いたレジスタファイルの動作を説明するタイミングチャートである。図２０において、読み出しワード線が活性化されている間は、信号入力線ＮＷに与えるＭＯＳＦＥＴの基板電圧を電源電圧より高く昇圧する。その結果、ＰチャネルＭＯＳＦＥＴのしきい値は、通常の値よりも低い値（−Ｖｔｈ−δＶ）になる。通常、読み出しワード線の立ち下りにより書き込みワード線にはクロスカップリング効果による電圧降下が見られるが、図１９の実施の形態によれば、しきい値が−δＶだけ低くなっているので、何もしない場合に比べて−δＶだけノイズ耐性が増加し、グリッチが乗っても書き込み誤動作が起き難くなる効果が得られる。なお、レイアウトの都合上、トランスファーゲートだけを基板電圧より高くしてもよい。この場合、読み出しポートを構成するＮチャネルＭＯＳＦＥＴの基板電圧は昇圧しない方が速度維持には好ましい。
【０１２４】
図２１は本発明の実施の形態に係る制御信号のインピーダンスを制御するメモリ装置として書き込み２ポートと読み出し３ポートを有するメモリセルの構成例を示す回路図である。
【０１２５】
図２１において、図１に示したメモリ装置の回路構成例と同じ構成要素については同一符号で示す。すなわち、メモリセルは、書き込みデータを入力するトランスファーゲート１および２、データを記憶するインバータ３および４からなる記憶素子、記憶素子からデータを読み出すためのＮＭＯＳトランジスタ５〜１０から構成され、２ポートそれぞれの書き込みワード線１１および１２、３ポートそれぞれの読み出しワード線１５〜１７を備え、さらに、トランスファーゲートを制御する書き込みワード線とその反転論理回路出力にドレインおよびゲートがそれぞれ接続され、ソースが電源に接続されたＰチャネルＭＯＳＦＥＴ２３を備えている。
【０１２６】
このＰチャネルＭＯＳＦＥＴ２３により、読み出しワード線が立ち下がるときに書き込みロウデコーダの最終段のインバータのＰチャネルＭＯＳＦＥＴ以外での電流パスが生じることで書き込みワード線のインピーダンスが小さくなるため、読み出しワード線とのカップリング容量の割合が小さくなり、クロスカップリングノイズの影響を受け難くなる効果が得られる。
【０１２７】
図２２は本発明の実施の形態に係るメモリ装置におけるクロスカップリングノイズ除去回路の構成例を示す回路図である。図２２のクロスカップリングノイズ除去回路はワード線の駆動元に配置される。図２２において、ＰチャネルＭＯＳＦＥＴ２４のゲートには読み出しワード線ＲＷＤを駆動するバッファの入力が接続され、ソースには書き込みワード線ＷＷＤを入力する２段のインバータの出力が接続され、ドレインには書き込みワード線ＷＷＤが接続される。
【０１２８】
ＰチャネルＭＯＳＦＥＴ２４のソースに書き込みワード線ＷＷＤを入力する２段のインバータの出力が接続されることにより、電源に接続された場合よりもインピーダンスが高くなり、読み出しワード線ＲＷＤの立ち下がりによって生じるワード線対電源ラインのカップリングによる電源電圧の降下の過渡応答速度が遅くなる。そのため、ＰチャネルＭＯＳＦＥＴ２４ソースの電圧値はより高く維持でき、ＰチャネルＭＯＳＦＥＴ２４のドライブ能力の電源電圧降下分を吸収できる。また、読み出しワード線を駆動する反転論理回路と兼用できるため、半導体集積回路チップの低面積化が可能となる。
【０１２９】
図２３は本発明の実施の形態に係るメモリ装置におけるクロスカップリングノイズ除去回路の他の構成例を示す回路図である。図２３のクロスカップリングノイズ除去回路はワード線の中間または終点に配置される。図２３において、ＰチャネルＭＯＳＦＥＴ２５のゲートには読み出しワード線ＲＷＤを入力するインバータの出力が接続され、ソースには書き込みワード線ＷＷＤを入力する２段のインバータの出力が接続され、ドレインには書き込みワード線ＷＷＤが接続される。
【０１３０】
この回路をワード線の中間または終点に配置することにより、読み出しワード線が立ち下がっても、インバータの遅延分の時間だけＷＷＤをＶＤＤに維持しており、読み出しワード線ＲＷＤによる書き込みワード線へのクロスカップリングノイズが発生し難くなり、誤書き込みを防止することができる。
【産業上の利用可能性】
【０１３１】
本発明にかかるメモリ装置は、メモリセルアレイに対する読み出しワード線と書き込みワード線とが同時に活性化されないように制御することで読み出しビット線と書き込みビット線の同時動作を回避し、かつメモリセルのレイアウト部において読み出しワード線と書き込みワード線を交互に物理配置することにより、ビット線にシールドの役目を果たさせることができ、ビット線間のクロスカップリングノイズによる読み出しビット線の誤動作や書き込みビット線の誤動作を防止することができるという効果を有し、多ポートを有するメモリ装置に関して有用である。
【図面の簡単な説明】
【０１３２】
【図１】（ａ）から（ｄ）は本発明の実施の形態１に係るメモリ装置の構成例を示す図。
【図２】本発明の実施の形態１に係るメモリ装置による２コラム構成のレイアウト配置を示す図。
【図３】本発明の実施の形態１に係るメモリ装置によるレジスタファイルの構成例を示すブロック図。
【図４】本発明の実施の形態１に係るメモリ装置によるレジスタファイルの変更した構成例を示すブロック図。
【図５】本発明の実施の形態１に係るメモリ装置によるレジスタファイルを制御する詳細な回路構成例を示す回路図。
【図６】ダミーメモリセルＢの回路構成例を示す回路図。
【図７】ダミーメモリセルＣの回路構成例を示す回路図。
【図８】本発明の実施の形態１に係るメモリ装置によるレジスタファイルの動作を説明するタイミングチャート。
【図９】本発明の実施の形態２に係るメモリ装置によるレジスタファイルを制御する詳細な回路構成例を示す回路図。
【図１０】本発明の実施の形態２に係るメモリ装置によるレジスタファイルを制御する詳細な回路構成例を示す回路図。
【図１１】（ａ）および（ｂ）は本発明の実施の形態２に係るメモリ装置によるレジスタファイルにおけるロウデコーダの構成を示す回路図。
【図１２】（ａ）および（ｂ）は本発明の実施の形態２に係るメモリ装置によるレジスタファイルにおけるロウデコーダの構成を示す回路図。
【図１３】本発明の実施の形態２に係るメモリ装置によるレジスタファイルにおけるメモリセルアレイをロウ方向に２分割した階層メモリの例を示す回路図。
【図１４】本発明の実施の形態２に係るメモリ装置によるレジスタファイルにおけるダミーセルの配置を示す図。
【図１５】本発明の実施の形態２に係るメモリ装置によるレジスタファイルの動作を説明するタイミングチャート。
【図１６】ダミーメモリセル内を初期化する回路構成例を示す回路図。
【図１７】（ａ）および（ｂ）は本発明の実施の形態に係る低電圧で書き込み動作可能なメモリセルの基本構成を示す回路図。
【図１８】本発明の実施の形態に係る低電圧で書き込み動作可能な多ポートのメモリセルの基本構成を示す回路図。
【図１９】（ａ）および（ｂ）は本発明の実施の形態に係るＭＯＳＦＥＴの基板電圧を制御するメモリ装置の構成例を示す図。
【図２０】本発明の実施の形態に係るＭＯＳＦＥＴの基板電圧を制御するメモリ装置を用いたレジスタファイルの動作を説明するタイミングチャート。
【図２１】本発明の実施の形態に係る制御信号のインピーダンスを制御するメモリ装置の構成例を示す回路図。
【図２２】本発明の実施の形態に係るメモリ装置におけるクロスカップリングノイズ除去回路の構成例を示す回路図。
【図２３】本発明の実施の形態に係るメモリ装置におけるクロスカップリングノイズ除去回路の構成例を示す回路図。
【図２４】本発明の実施の形態１に係るメモリ装置によるレジスタファイルを制御する簡略化された回路構成例を示す回路図。
【図２５】（ａ）および（ｂ）は本発明の実施の形態１に係るメモリ装置によるレジスタファイルを制御する簡略化された回路構成例における読み出しデータ保持回路の構成を示す回路図。
【図２６】本発明の実施の形態１に係るメモリ装置によるレジスタファイルを制御する簡略化された回路構成例の動作を説明するタイミングチャート。
【図２７】従来のレジスタファイルのメモリセルの構成例を示す回路図。
【図２８】従来のメモリセルを用いたレジスタファイルの構成例を示すブロック図。
【図２９】従来のメモリセルを用いたレジスタファイルの動作を説明するタイミングチャート。
【符号の説明】
【０１３３】
１、２  トランスファーゲート
３、４  インバータ
５、６、７、８、９、１０  ＮＭＯＳトランジスタ
１１、１２  書き込みワード線
１３、１４  書き込みビット線
１５、１６、１７  読み出しワード線
１８、１９、２０  読み出しビット線
２１  メモリセルのレイアウト部
２２  ＰチャネルのＮＷＥＬＬ
２３、２４、２５  ＰチャネルＭＯＳＦＥＴ
３１、３２、３７、３８、４３、４４、４５、４６  インバータ
３３、３４、３５、３６  ソース
３９、４０、４１、４２  論理回路
２００、２０１  メモリセルアレイ
２１０、２１１  アドレスデコーダ
２２０、２２１  読み出しデータ保持回路
２３０、２３１  書き込みデータ保持回路
２４０、２４１  制御回路
３０１  メモリセルアレイ３０１
３０２、３０２ａ  ダミーメモリセルＡ
３０３  ダミーメモリセルＢ
３０４  ダミーメモリセルＣ
３０５  ワード線制御ブロック
３１１、３１２、３１３  フリップフロップ
３１２ａ、３１２ｂ、３１３ｂ  フリップフロップ
３２１  読み出しロウデコーダ
３２２  書き込みロウデコーダ
３２３  読み出しダミーロウデコーダ
３２４、３２４ａ  第１の書き込みダミーロウデコーダ
３２５  第２の書き込みダミーロウデコーダ
３３１  クロック信号
３３２  セレクト信号
３３３  ダミー書き込みビット線
３３４  読み出し制御信号
３３５  ダミー読み出しビット線
３３６  書き込み制御信号
３３７  ダミー書き込み検知信号線
【図１】
2004265566.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【外国語明細書】
【発明の名称】  MEMORY DEVICE
【技術分野】
【０００１】
The present invention relates to a memory device having multiple ports, and more particularly to a memory device capable of reducing a cross coupling noise between the signals of the multiple ports.
【背景技術】
【０００２】
For a memory device having multiple ports, there has conventionally been proposed a register file to be used in a CPU.  In general, the register file comprises a write port and a read port.  In particular, a register file having a plurality of read ports and a plurality of write ports is often used in order to cope with many uses.
【０００３】
Fig. 27 is a circuit diagram showing an example of the structure of a memory cell of a conventional register file having two write ports and three read ports.  In Fig. 27, a memory cell is constituted by transfer gates 1 and 2 for inputting write data, a storage element including inverters 3 and 4 for storing data, and NMOS transistors 5 to 10 for reading data from the storage element.
【０００４】
For signal lines to control the write and read of the memory cell, furthermore, there are provided write word lines 11 and 12 for the two ports, write bit lines 13 and 14 for the respective ports, read word lines 15 to 17 for the three ports, and read bit lines 18 to 20 for the respective ports.
【０００５】
Fig. 28 is a block diagram showing an example of the structure of a register file including the memory cells, each having the structure as shown in Fig. 27.  In Fig. 28, the register file comprises a memory cell array 200 having the memory cells arranged with a 32-entry and 32-bit structure, an address decoder 210 for generating the address of the memory cell, a read data holding circuit 220 for holding data read from the memory cell, a write data holding circuit 230 for holding data to be written to the memory cell, and a control circuit 240.
【０００６】
A 4-bit address for each of the two write ports and a 5-bit address for each of the three read ports are given from the outside to the register file.  The address decoder 210 decodes the given addresses and is connected to the memory cell array 200 with 64 write word lines having 32 entries and 2 ports and 96 read word lines having 32 entries and 3 ports.  The read data holding circuit 220 and the memory cell array 200 are connected to each other with 3-port read bit lines, each of which has 32 bits, and the write data holding circuit 230 and the memory cell array 200 are connected to each other with 2-port write bit lines, each of which has 32 bits.
【０００７】
Fig. 29 is a timing chart for explaining the operation of the register file illustrated in Figs. 26 and 27.  The register file is operated synchronously with a clock signal CLK, and carries out reading at the H level of the clock signal CLK and writing at the L level thereof.
【０００８】
In Fig. 29, when the clock signal CLK has the L level, a write word line specified by the write address of a selected port is set to have the H level.  With a port number of 0 and a word number of 1, the transfer gate 1 is turned ON in Fig. 27.  Consequently, the data of the write bit line 13 having the port number of 0 are stored in the storage element having the word number of 1 through the transfer gate 1.
【０００９】
When the clock signal CLK has the H level, a read word line specified by the read address of a selected port is set to have the H level.  With the port number of 0 and the word number of 1, the transistor 5 is turned ON in Fig. 27.  Consequently, data stored in the storage element having the word number of 1 are read onto the read bit line 18 having the port number of 0 through the transistor 6.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
A semiconductor integrated circuit has continually progressed a semiconductor technology to meet a requirement for an increase in integration without an end and microfabrication has further made progress in a semiconductor processing.  With the microfabrication of the semiconductor processing, a malfunction caused by a cross coupling noise between adjacent bit lines or word lines has further been serious.
【００１１】
With the microfabrication, moreover, it is necessary to reduce a drain leakage when dropping a source voltage to carry out a writing operation to a memory cell.  When the drain leakage is reduced, the threshold of the transistor is increased.  For this reason, there is a problem in that ideal scaling corresponding to the microfabrication cannot be always carried out and it is hard to drop the source voltage.
【００１２】
In order to carry out a microfabrication processing, moreover, an exposure wavelength is reduced in a manufacturing process.  In order to realize the function and characteristic of the memory cell, it is desirable that the mask data of a transistor should be optimized according to a reduction in a wavelength or an optical phase correction should be individually carried out in exposure.  However, an enormous man-hour is required for the optimization of the mask data, and furthermore, it is hard to carry out a partial optical phase correction because the exposure is performed for a whole wafer.  Accordingly, there is a problem in that the memory cell is to be designed on the assumption that the mask data which can be compromised to some extent are used.
【００１３】
In consideration of the circumstances, it is an object of the invention to provide a memory device capable of reducing the cross coupling noises of a bit line and a word line which are made with the microfabrication processing of a semiconductor.
【００１４】
It is another object of the invention to provide a microfabricated memory device capable of dropping a source voltage.  It is a further object to provide a memory device capable of sharing the physical shape of a transistor and preventing a deterioration in performance by using mask data which can be compromised to some extent.
【課題を解決するための手段】
【００１５】
In order to solve the problems, a first aspect of the invention is directed to a memory device comprising at least one read control signal line (read word line) for transmitting a read control signal to a memory cell, at least one read signal line (read bit line) for transmitting information of the memory cell to an outside according to activation of the read control signal corresponding to the read word line, at least one write control signal line (write word line) for transmitting a write control signal to the memory cell, and at least one write signal line (write bit line) for transmitting external information to the memory cell according to activation of the write control signal corresponding to the write word line, wherein the read bit line and the write bit line are alternately provided and the read control signal and the write control signal are controlled so as not to be activated at the same time.
【００１６】
According to the structure, the read word line and the write word line for a memory cell array are controlled so as not to be activated at the same time.  Therefore, the read bit line and the write bit line are not operated at the same time and they are physically arranged alternately in the layout section of the memory cell.  Consequently, either of the bit lines functions as a shield, an interference is not caused between the bit lines and the malfunction of the read bit line and that of the write bit line can be prevented.
【００１７】
A second aspect of the invention is directed to the memory device according to the first aspect of the invention, wherein the write control signal is activated after it is detected that the information of the memory cell is transmitted to the outside according to the activation of the read control signal.
【００１８】
According to the structure, it is detected that the information of the memory cell is read onto the read bit line and the write control signal is then started.  Consequently, a reading and writing operation for the memory cell array can be carried out autonomously and it is possible to ensure such control as not to activate the read word line and the write word line at the same time.
【００１９】
A third aspect of the invention is directed to the memory device according to the first or second aspect of the invention, wherein the read control signal is deactivated after it is detected that the information of the memory cell is transmitted to the outside according to the activation of the read control signal.
【００２０】
According to the structure, it is detected that the information of the memory cell is read onto the read bit line and the read control signal is then deactivated.  Consequently, it is possible to autonomously control a reading operation for the memory cell array and to shorten a read cycle.
【００２１】
A fourth aspect of the invention is directed to the memory device according to the second or third aspect of the invention, wherein a dummy memory cell is constituted by using a semiconductor element having the same shape as that of a semiconductor element forming the memory cell, and a circuit of the dummy memory cell is constituted to include a dummy read word line and a dummy read bit line having the same load characteristics as those of the read word line and the read bit line respectively, and the dummy memory cell serves to output a fixed storage value to the dummy read bit line when the dummy read word line is activated in response to a read control signal, and to detect that information of the memory cell according to the second or third aspect of the invention is transmitted to an outside by detection of the fixed storage value in the dummy read bit line.
【００２２】
According to the structure, the dummy memory cell is constituted by using a transistor having the same shape as that of the memory cell and the circuit is constituted in such a manner that the load characteristics of the signal lines for controlling the read are also caused to be identical to each other.  Consequently, it is possible to cause the operating characteristic of each signal line in the dummy memory cell to be coincident with the operating characteristic of the memory cell without depending on a variation in a process, a fluctuation in a temperature or a change in a voltage.  Thus, it is possible to reliably detect that the information of the memory cell according to the second or third aspect of the invention is transmitted to the outside.
【００２３】
A fifth aspect of the invention is directed to the memory device according to the fourth aspect of the invention, wherein a dummy memory cell is constituted by using a semiconductor element having the same shape as that of a semiconductor element forming the memory cell, and a circuit of the dummy memory cell is constituted to include a first dummy write word line having the same load characteristic as that of the write word line and serving to receive the read control signal, a second dummy write word line having the same load characteristic as that of the write word line and serving to receive the write control signal, a dummy write bit line having the same load characteristic as that of the write bit line and serving to receive a dummy write value, and a dummy write detection signal line having the same load characteristic as that of the read bit line, the dummy write value being written to the dummy memory cell corresponding to the activation of the read control signal, the dummy write value being inverted when it is detected that the written dummy write value is output to the dummy write detection signal line, and the inverted dummy write value being written to the dummy memory cell according to the activation of the write control signal.
【００２４】
According to the structure, the dummy memory cell is constituted by using a transistor having the same shape as that of the memory cell and the circuit is constituted in such a manner that the load characteristics of the signal lines for controlling the write are also caused to be identical to each other.  Consequently, it is possible to cause the operating characteristic of each signal line in the dummy memory cell to be coincident with the operating characteristic of the memory cell without depending on a variation in a process, a fluctuation in a temperature or a change in a voltage.  Thus, a serial operation for detecting a dummy write value in the dummy write detection signal line, inverting the dummy write value and carrying out rewrite to the dummy memory cell can reliably be performed in a read and write cycle so that the dummy memory cell can be initialized.
【００２５】
A sixth aspect of the invention is directed to the memory device according to the fifth aspect of the invention, wherein the write control signal is deactivated after it is detected that the dummy write value written to the dummy memory cell is output to the dummy write detection signal line.
【００２６】
According to the structure, it is detected that the dummy write value is output from the dummy memory cell to the dummy write detection signal line and the write control signal is then deactivated.  Therefore, it is possible to autonomously control a writing operation for the memory cell array and to shorten a write cycle.
【００２７】
A seventh aspect of the invention is directed to the memory device according to the sixth aspect of the invention, wherein the dummy write value is given synchronously with a clock signal and the read control signal is then activated, thereby repeating a series of operations for writing the dummy write value to the dummy memory cell, reading a fixed storage value from the dummy memory cell, deactivating the read control signal, activating the write control signal, inverting the dummy write value by the detection of the output of the dummy write value written to the dummy memory cell, writing the inverted dummy write value to the dummy memory cell, and deactivating the write control signal.
【００２８】
According to the structure, the dummy write value is given and the read control signal is then activated synchronously with the clock signal so that the serial reading and writing operation is autonomously carried out.  Consequently, it is possible to form the most efficient read and write cycle which is synchronous with the clock signal without depending on a variation in a process, a fluctuation in a temperature or a change in a voltage.  Moreover, there is an advantage that it is not necessary to guarantee the duty of a clock because the serial operation does not depend on the duty ratio of the clock.
【００２９】
An eighth aspect of the invention is directed to the memory device according to the first aspect of the invention, wherein the read control signal is activated after it is detected that the external information is transmitted to the memory cell according to the activation of the write control signal.
【００３０】
According to the structure, it is detected that information about the write bit line is written to the memory cell and the read control signal is then started.  Consequently, the writing and reading operation for the memory cell array can be controlled autonomously and it is possible to reliably carry out such control as not to activate the read word line and the write word line at the same time.
【００３１】
A ninth aspect of the invention is directed to the memory device according to the first or eighth aspect of the invention, wherein the write control signal is deactivated after it is detected that the external information is transmitted to the memory cell according to the activation of the write control signal.  
【００３２】
According to the structure, it is detected that information about the write bit line is written to the memory cell and the write control signal is then deactivated.  Consequently, it is possible to autonomously control a writing operation for the memory cell array and to shorten a write cycle.
【００３３】
A tenth aspect of the invention is directed to the memory device according to the eighth or ninth aspect of the invention, wherein a dummy memory cell is constituted by using a semiconductor element having the same shape as that of a semiconductor element forming the memory cell, and a circuit of the dummy memory cell is constituted to include a first dummy write word line having the same load characteristic as that of the write word line and serving to receive the read control signal, a second dummy write word line having the same load characteristic as that of the write word line and serving to receive the write control signal, a dummy write bit line having the same load characteristic as that of the write bit line and serving to receive a dummy write value, and a dummy write detection signal line having the same load characteristic as that of the read bit line, the dummy write value being written to the dummy memory cell according to the activation of the write control signal and the transmission of the external information according to the eighth or ninth aspect of the invention to the memory cell being detected depending on detection of the dummy write value written to the dummy memory cell which is output to the dummy write detection signal line.  
【００３４】
According to the structure, the dummy memory cell is constituted by using a transistor having the same shape as that of the memory cell and the circuit is constituted in such a manner that the load characteristics of the signal lines for controlling the write are caused to be identical to each other.  Consequently, it is possible to cause the operating characteristic of each signal line in the dummy memory cell to be coincident with the operating characteristic of the memory cell without depending on a variation in a process, a fluctuation in a temperature or a change in a voltage.  Consequently, it is possible to reliably detect that the external information according to the eighth or ninth aspect of the invention is transmitted to the memory cell.
【００３５】
An eleventh aspect of the invention is directed to the memory device according to the tenth aspect of the invention, wherein the dummy write value is inverted by the detection of the output, to the dummy write detection signal line, of the dummy write value written to the dummy memory cell, and the inverted dummy write value is written to the dummy memory cell according to the activation of the read control signal.
【００３６】
According to the structure, the dummy write value is inverted by the detection of the dummy write value in the dummy write detection signal line, and rewriting to the dummy memory cell is carried out in a read cycle.  Consequently, it is possible to reliably perform a serial operation according to a write and read cycle and to initialize the dummy memory cell.
【００３７】
A twelfth aspect of the invention is directed to the memory device according to the tenth or eleventh aspect of the invention, wherein a dummy memory cell is constituted by using a semiconductor element having the same shape as that of a semiconductor element forming the memory cell, and a circuit of the dummy memory cell is constituted to include a dummy read word line and a dummy read bit line having the same load characteristics as those of the read word line and the read bit line respectively, the dummy memory cell serving to output a fixed storage value to the dummy read bit line when activating the dummy read word line in response to the read control signal, and to deactivate the read control signal by detection of the fixed storage value in the dummy read bit line.
【００３８】
According to the structure, the dummy memory cell is constituted by using a transistor having the same shape as that of the memory cell and the circuit is constituted in such a manner that the load characteristics of the signal lines for controlling the read are caused to be identical to each other.  Consequently, it is possible to cause the operating characteristic of each signal line in the dummy memory cell to be coincident with the operating characteristic of the memory cell without depending on a variation in a process, a fluctuation in a temperature or a change in a voltage.  By deactivating the read control signal by the detection of the fixed storage value in the dummy read bit line, consequently, it is possible to autonomously control a reading operation for the memory cell array and to shorten a read cycle.
【００３９】
A thirteenth aspect of the invention is directed to the memory device according to the twelfth aspect of the invention, wherein the dummy write value is given synchronously with a clock signal and the write control signal is then activated, thereby repeating a series of operations for writing the dummy write value to the dummy memory cell, inverting the dummy write value by the detection of the written dummy write value in an output of the dummy memory cell, deactivating the write control signal, activating the read control signal, writing the inverted dummy write value to the dummy memory cell, reading the fixed storage value from the dummy memory cell, and deactivating the read control signal.
【００４０】
According to the structure, the dummy write value is given and the write control signal is then activated synchronously with the clock signal so that the serial writing and reading operation is autonomously carried out.  Consequently, it is possible to form the most efficient write and read cycle which is synchronous with the clock signal without depending on a variation in a process, a fluctuation in a temperature or a change in a voltage.  Moreover, there is an advantage that it is not necessary to guarantee the duty of a clock because the serial operation does not depend on the duty ratio of the clock.
【００４１】
A fourteenth aspect of the invention is directed to the memory device according to any of the first to thirteenth aspects of the invention, wherein the read word line and the write word line are provided as alternately as possible.
【００４２】
According to the structure, the read word line and the write word line for the memory cell array are controlled so as not to be activated at the same time in the memory device according to any of the first to thirteenth aspects of the invention.  Consequently, the read word line and the write word line are physically arranged alternately.  Thus, either of the word lines functions as a shield so that it is possible to produce an advantage that a cross coupling noise between the word lines can be prevented.
【００４３】
A fifteenth aspect of the invention is directed to the memory device according to any of the first to fourteenth aspects of the invention, wherein an absolute value of a substrate voltage of an MOSFET constituting a storage element in the memory cell is set to be greater than that of a signal voltage to be applied to the storage element at time of the activation of the read control signal.  
【００４４】
According to the structure, the absolute value of the substrate voltage of the MOSFET constituting the storage element is set to be greater than that of the signal voltage to be applied to the storage element.  Consequently, the absolute value of a threshold can be increased.  Thus, it is possible to produce an advantage that a noise resistance is correspondingly increased and a writing malfunction is caused with difficulty when a voltage drop is generated in the write word line by the cross coupling effect with the fall of the read word line.  In other words, a current between the source and the drain of the MOSFET can be reduced.
【００４５】
A sixteenth aspect of the invention is directed to the memory device according to any of the first to fourteenth aspects of the invention, wherein an absolute value of a substrate voltage of a transfer gate in the memory cell is set to be greater than that of a signal voltage to be applied to a storage element at time of the activation of the read control signal.
【００４６】
According to the structure, also in the case in which only the substrate voltage of the MOSFET is raised with difficulty for convenience of a layout, the substrate voltage of the transfer gate in the memory cell is raised so that it is possible to produce an advantage that a writing malfunction is caused with difficulty even if a glitch is generated (in the case in which a voltage drop is generated in the write word line if the write word line is "H" in the non-selection of the write word line).
【００４７】
A seventeenth aspect of the invention is directed to the memory device according to the sixteenth aspect of the invention, wherein a substrate voltage of a P-channel MOSFET of the transfer gate is raised.
【００４８】
According to the structure, the substrate voltage of the P-channel MOSFET of the transfer gate is raised.  Consequently, it is possible to particularly minimize a reduction in the speed of a reading system.
【００４９】
An eighteenth aspect of the invention is directed to the memory device according to any of the first to seventeenth aspects of the invention, wherein a write control circuit for writing information to the memory cell is provided with an MOSFET which is constituted by a switch of the transfer gate having an inverting logic circuit to be controlled in response to the write control signal, and has a gate connected to an output of the inverting logic circuit, a drain connected to the write word line, and a source connected to a power supply or a ground.
【００５０】
According to the structure, by the MOSFET, a current path is generated in the write word line when the read word line falls.  Consequently, the impedance of the write word line is reduced.  Thus, it is possible to produce an advantage that the ratio of a coupling capacity to the read word line can be decreased and the influence of a cross coupling noise can be reduced.
【００５１】
A nineteenth aspect of the invention is directed to the memory device according to any of the first to eighteenth aspects of the invention, wherein a driving source of the write word line is provided with an MOSFET having a gate connected to an input of an inverting logic gate for driving the read word line, a source connected to an output of a normal logic gate for inputting the write control signal, and a drain connected to the write word line.
【００５２】
According to the structure, the impedance of the write word line becomes higher by the MOSFET than that in case of connection to a power supply, and the transient response speed of a drop in a source voltage caused by a coupling generated due to the fall of the read word line is reduced.  Consequently, the voltage value of the write word line can be maintained to be great and the drop in the source voltage can be absorbed.
【００５３】
A twentieth aspect of the invention is directed to the memory device according to any of the first to nineteenth aspects of the invention, wherein an MOSFET having a gate connected to an output of an inverting logic gate for inputting the read control signal, a source connected to an output of a normal logic gate for inputting the write control signal and a drain connected to the write word line is provided in a middle section or an end of the write word line.
【００５４】
According to the structure, even if the read word line falls, the voltage of the write word line can be maintained to be the source voltage for a time corresponding to the delay of the normal logic gate.  Consequently, a cross coupling noise is made with difficulty on the write word line by the read word line so that erroneous writing can be prevented.
【００５５】
A twenty-first aspect of the invention is directed to a memory device, wherein a storage element in a memory cell is constituted by first and second inverting logic gates, a reset signal line is connected to a first source of the first inverting logic gate, a reset signal to be sent to the reset signal line is fixed to be inactive during a reading and writing operation of the memory cell, and the reset signal is activated to set a state of the storage element to have a desirable value for a period other than the reading and writing operation.
【００５６】
A twenty-second aspect of the invention is directed to the memory device according to the twenty-first aspect of the invention, wherein when a first source and a second source of the second inverting logic gate are to correspond to the first source and a second source of the first inverting logic gate, an inverting reset signal line for sending an inverted reset signal is connected to the second source of the second inverting logic gate.
【００５７】
A twenty-third aspect of the invention is directed to the memory device according to the twenty-first or twenty-second aspect of the invention, wherein the reset signal is activated in response to a signal indicative of completion of write to the memory cell.
【００５８】
According to the structure, there is employed a circuit structure in which the reset signal is sent to the storage element in the memory cell.  Consequently, it is possible to initialize the storage element in the memory cell within one cycle also in the case in which the write word line is inactive.  By employing such a structure, the physical shape of the transistor can be shared by another memory cell and a deterioration in performance can be prevented even if mask data which can be compromised to some extent are used.
【００５９】
A twenty-fourth aspect of the invention is directed to a memory device, wherein a storage element in a memory cell is constituted by first and second inverting logic gates, a NOT signal of AND of a write control signal and a write signal is connected to a first source of a transistor constituting the first inverting logic gate, an AND signal of a write control signal and an inverted write signal is connected to a second source of the transistor constituting the first inverting logic gate, a NOT signal of AND of the write control signal and the inverted write signal is connected to a first source of a transistor constituting the second inverting logic gate, and an AND signal of the write control signal and the write signal is connected to a second source of the transistor constituting the second inverting logic gate.
【００６０】
According to the structure, referring to the two inverting logic gates constituting the storage element in the memory cell, the sources of the transistors constituting the respective inverting logic gates are controlled by a write signal and an inverted signal thereof in response to the write control signal.  Consequently, the intensity of the feedback of a feedback inverter in the memory cell can be released.  Therefore, writing can easily be carried out even if the source voltage is dropped.  Thus, the voltage of the memory device can be reduced.
【００６１】
A twenty-fifth aspect of the invention is directed to the memory device according to the twenty-fourth aspect of the invention, wherein there is provided a combination of the write control signals and the write signals, the storage element in the memory cell is constituted by using a combination of two inverting logic gates of which number is equal to the number of the write control signals and which are caused to correspond to the write control signals, gates and drains of the transistors constituting the respective inverting logic gates have corresponding points connected in parallel with each other, and the sources of the transistors constituting the respective inverting logic gates are connected to signals generated by the write control signal and the write signal which correspond to the respective inverting logic gates.
【００６２】
According to the structure, plural sets of inverting logic gates are properly connected in parallel with each other so that a storage element circuit having the same advantages as those of the memory device according to the twenty-second aspect of the invention can be constituted.  Also in a memory device having multiple ports, therefore, the voltage of the memory device can be reduced.
【発明の効果】
【００６３】
As described above, according to the invention, it is possible to obtain an excellent advantage that the read word line and the write word line for the memory cell array are controlled so as not to be activated at the same time so that the simultaneous operations of the read bit line and the write bit line can be avoided, and the read word line and the write word line are physically arranged alternately in the layout section of the memory cell so that the bit line can be caused to function as a shield and the malfunction of the read bit line and that of the write bit line can be prevented from being caused by a cross coupling noise between the bit lines.
【００６４】
According to the invention, furthermore, the dummy memory cell is constituted by using the transistor having the same shape as that of the memory cell and the circuit is constituted in such a manner that the load characteristics of the signal lines are also identical to each other.  Consequently, the operating characteristic of each signal line in the dummy memory cell can be caused to be coincident with that of the memory cell without depending on a variation in a process, a fluctuation in a temperature or a change in a voltage.  By constituting read and write control systems using the dummy memory cell, therefore, it is possible to obtain an excellent advantage that the memory device can be efficiently operated autonomously synchronously with a clock signal and the read word line and the write word line can also be controlled reliably so as not to be activated at the same time.
【００６５】
According to the invention, moreover, the substrate voltage of the MOSFET constituting the storage element in the memory cell is raised so that the threshold is controlled or the impedance of the write control signal is controlled.  Consequently, it is possible to reduce the cross coupling noise in the write word line by the fall of the read word line.  Thus, it is possible to obtain an excellent advantage that the malfunction of write can be prevented.
【００６６】
According to the invention, furthermore, there is employed a circuit structure for sending a reset signal to the storage element in the memory cell.  Consequently, it is possible to initialize the storage element in the memory cell within one cycle also in the case in which the write word line is deactivated.  By employing such a structure, it is possible to obtain an excellent advantage that the physical shapes of another memory cell and a transistor can be shared and a deterioration in performance can be prevented by using mask data which can be compromised to some extent.
【００６７】
According to the invention, moreover, the respective sources of the transistors of two inverting logic gates constituting the storage element in the memory cell are controlled in response to a write signal and an inverted signal thereof in response to a write control signal.  Even if a source voltage is dropped, consequently, writing can easily be carried out.  Thus, it is possible to reduce the voltage of the memory device.  Furthermore, plural sets of inverting logic gates are connected in parallel with each other to constitute the same circuit.  Thus, it is possible to obtain an excellent advantage that the voltage of the memory device can also be reduced in a memory device having multiple ports.
【発明を実施するための最良の形態】
【００６８】
Embodiments of the invention will be described below with reference to the drawings.
【実施例１】
【００６９】
Fig. 1 is a diagram showing an example of the structure of a memory device according to a first embodiment of the invention.  Fig. 1(a) is a circuit diagram showing an example of the structure of the memory cell of a register file having two write ports and three read ports as the memory device according to the embodiment, and Fig. 1(b) is a diagram showing the physical arrangement of a write bit line and a read bit line in the memory cell of Fig. 1(a).
【００７０】
In Fig. 1(a), the same components as those in the example of the structure of a conventional memory device shown in Fig. 20 have the same reference numerals.  More specifically, a memory cell is constituted by transfer gates 1 and 2 for inputting write data, a storage element including inverters 3 and 4 for storing data, and NMOS transistors 5 to 10 for reading data from the storage element.  Furthermore, it is also possible to employ structures shown in Figs. 1(c) and 1(d).
【００７１】
For signal lines to control the write and read of the memory cell, furthermore, there are provided write word lines 11 and 12 for the two ports, write bit lines 13 and 14 for the respective ports, read word lines 15 to 17 for the three ports, and read bit lines 18 to 20 for the respective ports.
【００７２】
The write bit lines and the read bit lines in these signal lines are physically arranged alternately in a layout section 21 of the memory cell as shown in Fig. 1(b).  More specifically, the bit line 13 having a write port 0 is provided between the bit line 18 having a read port 0 and the bit line 19 having a read port 1, and the bit line 14 having a write port 1 is provided between the bit line 19 having the read port 1 and the bit line 20 having a read port 2.
【００７３】
In the memory device according to the embodiment, thus, if the number of the write ports is equal to that of the read ports, the write bit lines and the read bit lines can be arranged alternately in all bit positions.  In the case in which the number of the write ports is different from that of the read ports, however, the write ports and the read ports are arranged alternately as much as possible.  For example, in case of a memory cell having one write port and three read ports, two read bit lines are inevitably provided adjacently to each other.  In the case in which different read ports are used for the odd and even cycles of a clock with a two-column structure, moreover, the read ports may be adjacent to each other.
【００７４】
Fig. 2 shows an example of the layout of each port on the condition that four read ports and two write ports are provided and read bits rd data 0 to 2 and a read bit rd data 3 are read in different cycles.
【００７５】
Fig. 3 is a block diagram showing an example of the structure of a register file including the memory cells, each having the structure as shown in Fig. 1.  In Fig. 3, the register file comprises a memory cell array 201 in which the memory cells are arranged with a 33-entry and 33-bit structure, an address decoder 211 for generating the address of the memory cell, a read data holding circuit 221 for holding data read from the memory cell, a write data holding circuit 231 for holding data to be written to the memory cell, and a control circuit 241.  
【００７６】
The memory cell array 201 has such a structure that one dummy entry and one dummy bit are added to an ordinary memory cell array having a 32-entry and 32-bit structure.  For this reason, a dummy memory cell A having a 1-dummy entry and 1 ？ dummy bit structure, a dummy memory cell B having a 1-dummy entry and 32-bit structure, and a dummy memory cell C having a 32-entry and 1-dummy bit structure are added to the memory cell array 201 differently from the memory cell array 200 in Fig. 28.
【００７７】
In a reading operation, the dummy memory cell A outputs a fixed storage value to a dummy read bit line irrespective of a writing operation.  Moreover, a dummy write detection signal line for outputting a written value to the outside is provided for detecting that a dummy write value is written in the writing operation.
【００７８】
In the dummy memory cell B and the dummy memory cell C, furthermore, a circuit is constituted and added in such a manner that the load characteristic of each signal line of the dummy memory cell A is identical to that of each signal line of a memory cell section having a 32-entry and 32-bit structure for storing original data when the dummy memory cell A is added.  The dummy memory cell B causes the capacities of the read word line and the write word line to be equivalent to those of an ordinary memory cell, and the dummy memory cell C causes the capacities of the read bit line and the write bit line to be equivalent to those of the ordinary memory cell.
【００７９】
Furthermore, as an alternative structure of a register file including the memory cells, it is also preferable to have the dummy memory cells' layout as shown Fig. 4. In this layout, a center dummy cells and a right side dummy cells are provided in addition to the left side dummy cells in Fig. 3 so as to be symmetrically disposed from a centerline of the memory cell array. Striking a balance of the dummy memory cells in such a manner can stabilize the operation more firmly.   These memory cells are constituted by using a transistor having the same shape as that of the memory cell shown in Fig. 1 so that the load characteristic of each signal line can be set to be identical to that of a memory cell array 301 and the load characteristic including a variation in a process, a fluctuation in a temperature or a change in a voltage can be approximated as compared with the case in which a delay characteristic is approximated by substituting an inverter.
【００８０】
Respective 5-bit addresses of the two write ports, respective 5-bit addresses of the three read ports, a clock signal CLK, and a select signal for selecting the register file are given from the outside to the register file, and an interface with the outside is carried out in response to respective 32-bit data input/output signals of the two write ports and the three read ports.
【００８１】
The address decoder 211 decodes the given addresses, and is connected to the memory cell array 201 with the read word line and write word line for the dummy memory cell A added to 64 32-entry and 2-port write word lines and 96 32-entry and 3-port read word lines.  The read data holding circuit 221 and the write data holding circuit 231 are connected to the memory cell array 201 with the dummy read bit line, the dummy write bit line and the dummy write detection signal line added to 32-bit read bit lines of three ports and 32-bit write bit lines of two ports.
【００８２】
In the memory device having the structure described above, according to the invention, the read word line and the write word line are controlled so as not to be activated at the same time.  Fig. 5 is a circuit diagram showing an example of a detailed circuit structure for controlling the write and read of the register file having the structure described above.  Fig. 5 also shows an example of the circuit structure of the dummy memory cell A.  Moreover, Fig. 6 shows an example of the circuit structure of the dummy memory cell B and Fig. 7 shows an example of the circuit structure of the dummy memory cell C.
【００８３】
In Fig. 5, the memory cell array 201 is constituted by a memory cell array 301 having a 32-entry and 32-bit structure, a dummy memory cell A302 having a 1-dummy entry and 1-dummy bit structure, a dummy memory cell B303 having a 1-dummy entry and 32-bit structure, and a dummy memory cell C304 having a 32-entry and 1-dummy bit structure as described above.  Moreover, 305 denotes a word line control block for controlling the activation of a write word line and a read word line.
【００８４】
In Fig. 5, moreover, 311, 312 and 313 denote a flip-flop, 321 denotes a read row decoder for activating the read word line of the memory cell array 301, 322 denotes a write row decoder for activating the write word line of the memory cell array 301, 323 denotes a read dummy row decoder for activating the read word line of the dummy memory cell A, 324 denotes a first write dummy row decoder for activating the first dummy write word line of the dummy memory cell A, and 325 denotes a second write dummy row decoder for activating the second dummy write word line of the dummy memory cell A.
【００８５】
In Fig. 5, furthermore, 331 denotes a clock signal, 332 denotes a select signal, 333 denotes a dummy write bit line for giving a dummy write value to the dummy memory cell A, 334 denotes an output of the flip-flop 312 for giving a read control signal, 335 denotes a dummy read bit line through which a fixed storage value is read from the dummy memory cell A, 336 denotes an output of the flip-flop 313 for giving a write control signal, and 337 denotes a dummy write detection signal line for reading a dummy write value written to the dummy memory cell A.
【００８６】
Furthermore, Fig. 8 is a timing chart for explaining the operation of the control circuit shown in Fig. 5.  With reference to Figs. 4 to 7, description will be given to the operation of the register file comprising a memory cell having multiple ports by the memory device according to the embodiment.  In Figs. 7 and 4, the correspondence relationship between a signal timing and an operating circuit is represented by a numeral in a mark of ○.  In the following description, moreover, (○ numeral) will be given.
【００８７】
In an initial state, first of all, when a select signal is changed from an L level to an H level, the flop-flops 311, 312 and 313 are set in a reset state and a Q output has the L level.  Next, when a clock signal CLK is input, the flip-flop 311 is changed from the L level to the H level (○1).  Consequently, the flip-flop 312 is changed from the L level to the H level (○2) so that a read row decoder 321, a read dummy decoder 323 and a first write dummy row decoder 324 are started.
【００８８】
Correspondingly, a dummy write value given from the output of the flip-flop 311 provided on a dummy write bit line 333 is written to the dummy memory cell A and the fixed storage value is output from the dummy memory cell A to a dummy read bit line 335 (○3).  The flip-flop 312 is reset by the fixed storage value and the Q output is changed to have the L level so that the read row decoder 321 and the read dummy decoder 323 are deactivated (○3).  Thus, the read cycle is ended.
【００８９】
Next, the clock input of the flip-flop 313 is changed to have the H level by the fixed storage value read onto the dummy read bit line 335.  Consequently, the Q output of the flip-flop 313 is changed to have the H level so that the write row decoder 322 and the second write dummy row decoder 325 are started (○4).
【００９０】
Moreover, the flip-flop 311 is reset by the dummy write value read onto a dummy write detection signal line 337 (○5) and the dummy write bit line is inverted to have the L level.  Consequently, the inverted dummy write value is written to the dummy memory cell A.  At the same time, the flip-flop 313 is reset so that the write row decoder 322 and the second write dummy row decoder 325 are deactivated (○6) and the write cycle is thus ended.  When 0 or 1 is to be written, it is important that a dummy structure in which a write duration is delayed is set to be the activation duration of the write word line.
【００９１】
The operation of one cycle for read and write is completed as described above.  Thus, the read cycle and the write cycle are generated by using the flip-flops 311, 312 and 313 having reset.  As compared with the case in which the inverted edge of a clock signal is used, therefore, there is an advantage that the duty of the clock does not need to be guaranteed because of no dependence on the duty ratio of the clock.  Furthermore, neither the reading operation nor the writing operation depends on the duty ratio.  Consequently, there is an advantage that a change in a speed can be prevented from being caused by a clock system (a change in the duty ratio which is caused by a jitter or a fluctuation in a process).
【００９２】
The activation duration of the word line serves to guarantee minimum times for reading and writing from the memory cell.  Therefore, if there is a cell having a smaller current capability than that of the dummy memory cell, the same cell is excluded in an initial test.  Thus, the structure according to the embodiment is very excellent in respect of the guarantee of quality for aging.  In the case in which the dummy memory cell itself is defective, moreover, the same cell is not operated at a defined frequency so that it is excluded in the initial test.
【００９３】
As described above, the read word line and the write word line for the memory cell array 310 are controlled so as not to be activated at the same time.  Consequently, the read bit line and the write bit line are not operated at the same time and are physically arranged alternately in the layout section of the memory cell.  For this reason, either of the word lines functions as a shield.  Consequently, there is an advantage that an interference is not generated between the bit lines and the malfunction of the read bit line and that of the write bit line can be prevented.     In the embodiment, two write row decoders of the dummy memory cell are prepared and are started by the activation of the read row decoder and that of the write row decoder, respectively.  If information to be stored in the dummy memory cell A is initialized within one cycle, one write row decoder of the dummy memory cell may be provided.  While there has been described the case in which one port of the dummy cell is used for detection, moreover, a plurality of dummy cells may be utilized or the detection may be carried out based on information of multiple ports.  In that case, precision can further be enhanced.
【００９４】
Fig. 16 is a circuit diagram showing an example of a circuit structure for initializing the inside of the dummy memory cell.  In Fig. 16, 31 and 32 denote first and second inverters constituting a storage element in the dummy memory cell respectively, 33 denotes a first source of the first inverter to be a reset terminal, 34 denotes a second source of the first inverter to be connected to a power supply, 35 denotes a first source of the second inverter to be grounded, and 36 denotes a second source of the second inverter to be an inverting reset terminal.
【００９５】
The Q output of the flip-flop 311 is connected to the reset terminal 33 and inversion information about the Q output of the flip-flop 311 is input to the inverting reset terminal 36.  Also in the case in which the write word line is inactive, consequently, the initialization is carried out within one cycle.  By employing such a structure, moreover, it is possible to reset the dummy memory cell without requiring the insertion of a special transistor and a change in the physical shape of a transistor constituting the circuit.  Thus, the physical shapes of another memory cell and the transistor can be shared so that a deterioration in performance can be prevented.
【００９６】
Moreover, it is necessary to drop a source voltage with a microfabrication processing.  Also in that case, the writing operation for the memory cell is to be guaranteed.  Figs. 17(a) and 17(b) shows the circuit diagrams showing the basic structure of a memory cell in which a writing operation can be carried out at a low voltage according to the invention.  In Fig. 17(a) , 37 and 38 denote first and second inverters constituting a storage element in the memory cell respectively, and in Fig. 17(b), 39 to 42 denote logic circuits for inputting write word lines and write bit lines and generating signals to be sent to the sources of transistors constituting the first and second inverters.
【００９７】
More specifically, in the case in which the signal of the write word line is represented by WE and the signal of the write bit line is represented by WD, a NOT signal of AND of WE and WD is sent to a first source IN1 of the transistor constituting the first inverter by the logic circuit 39, an AND signal of WE and inverted WD is sent to a second source IN2 of the transistor constituting the first inverter by the logic circuit 40, a NOT signal of AND of WE and inverted WD is sent to a first source IN3 of the transistor constituting the second inverter by the logic circuit 41, and an AND signal of WE and WD is sent to a second source IN4 of the transistor constituting the second inverter by the logic circuit 42.  Thus, the intensity of the feedback of a feedback inverter in the memory cell can be released.  Consequently, writing can easily be carried out even if a source voltage is lowered.
【００９８】
Further, as for the signal levels of Sn1, Sn2, Sn3 and Sn4 such as shown in the table of 16(a), where VDD is the source voltage and VSS is the ground voltage, their signal levels are fluctuated +/- 0.4 V based from either VDD or VSS. Having the substrate voltages to be varied in this way, lower writing voltage can be more readily achieved.
【００９９】
Fig. 18 is a circuit diagram showing the basic structure of a memory cell having two write ports which can carry out a write operation at a low voltage according to the invention as an example of application of this method to a multiport memory cell.  In Fig. 18, a memory cell corresponding to a write port 0 is constituted by inverters 43 and 45, a memory cell corresponding to a write port 1 is constituted by inverters 44 and 46, a gate and a drain of a transistor constituting the inverter 43 and the inverter 44 are connected in parallel with each other, and a gate and a drain of a transistor constituting the inverter 45 and the inverter 46 are connected in parallel with each other.  Thus, the inverters 43 and 44 and the inverters 45 and 46 serve as the first and second inverters constituting the storage element of a memory cell having two write ports respectively.
【０１００】
A signal generated from a signal of a write word line and a signal of a write bit line corresponding to the write port 0 by means of the same logic circuit as that of Fig. 17 is sent to sources WR0IN1, WR0IN2, WR0IN3 and WR0IN4 of a transistor constituting the inverters 43 and 45 corresponding to the write port 0, and a signal generated from a signal of a write word line and a signal of a write bit line corresponding to the write port 1 by means of the same logic circuit as that of Fig. 17 is sent to sources WR1IN1, WR1IN2, WR1IN3 and WR1IN4 of a transistor constituting the inverters 44 and 46 corresponding to the write port 1.
【０１０１】
Also in the multiport memory cell, thus, the same method as the circuit method shown in Fig. 17 can be implemented.  Consequently, it is possible to release the intensity of the feedback of a feedback inverter in the multiport memory cell, and writing can easily be carried out even if a source voltage is dropped.
【０１０２】
In the case in which it is apparent that the write bit line is not critical in the operation of the register file according to the embodiment, that is, the bit line is defined more clearly than the activation of the write word line, the circuit structure shown in Fig. 5 can be simplified.  Fig. 24 is a circuit diagram showing an example of the simplified circuit structure for controlling the write and read of the register file constituted as shown in Figs. 1 and 3, and Fig. 26 is a timing chart for explaining the operation of a control circuit shown in Fig. 24.
【０１０３】
In Fig. 24, the same components as those in the example of the circuit structure shown in Fig. 5 have the same reference numerals.  Moreover, components adding a subscript of "a" to the same reference numerals have the same functions in a dummy memory cell A of 302a and indicate a change in the circuit structure, and have the same functions in a flip-flop 312a and a first write dummy row decoder 324a and indicate a change in a connecting relationship.  In this case, the write bit line is not critical.  Therefore, the flip-flop 311 shown in Fig. 5 is not required.  Referring to the write bit line of the dummy memory cell A, first write data are connected to a power supply and second write data are connected to a ground in the memory cell.  Furthermore, a reading circuit and a writing circuit are provided.  The reading circuit includes a circuit to be switched in response to a control signal changed in the same sequence as that of a read address enable signal.  These may be a circuit shown in Fig. 25(a) or a circuit shown in Fig. 25(b) to further increase a speed.  Consequently, when the address enable signal is set to have "L", the output of read data is not changed even if a read bit line is precharged.
【０１０４】
The flip-flop 312a is started simultaneously with the start of a clock signal CLK so that the read row decoder 321 and the read dummy decoder 323 are activated (○2).  When a fixed storage value is output from the dummy memory cell A to the dummy read bit line 335 (○3), the flip-flop 312 is reset and the flip-flop 313 is set.  Thus, the read cycle is ended and the write cycle is started (○4).
【０１０５】
On the other hand, when the first write dummy row decoder 324a is started in response to an inverted signal of the Q output of the flip-flop 313 in the read cycle, writing is carried out from the power supply in the dummy memory cell A to initialize the write value of the dummy memory cell A and the write cycle is started, the second write dummy row decoder 325 is started in response to the Q output of the flip-flop 313, writing is carried out from a ground in the dummy memory cell A and the change is detected by the dummy write detection signal line 337 so that the write cycle is ended (○6).
【０１０６】
In the case in which it is apparent that the write bit line is not critical, thus, the circuit can be simplified with a circuit structure taking the fact into consideration.  Consequently, it is possible to obtain an advantage that the area of a semiconductor integrated circuit chip and power consumption can be reduced.
【実施例２】
【０１０７】
While there has been described a method of carrying out read and write in a 1-cycle operation synchronously with a clock signal in the first embodiment, it is possible to perform write and read in the 1-cycle operation synchronously with the clock signal in the same manner.  Fig. 9 is a circuit diagram showing an example of a detailed circuit structure for controlling write and read according to a second embodiment in a register file constituted as shown in Figs. 1 and 3.  Furthermore, in the case in which write input data are to be transmitted to a write bit line in a multiport memory, it is preferable that a switch to be controlled by a signal line changed in the same sequence as that of a write address enable signal should be inserted between a flip-flop receiving the write input data and a write bit line if the transition overlaps with that of a read bit line.  Although a write cycle time is slightly increased, consequently, the interference of the read and write bit lines can be avoided.  Fig. 10 is a circuit diagram.
【０１０８】
As for the circuitry of Fig. 10, although in each of the write dummy cells the direct connections are made either to the ground or the power source, it is also possible to modify such a direct connection by disposing a resistor in-between whose value is substantial the same as that of the write circuit.
【０１０９】
Moreover, description will be given to an example in which a dynamic decoder shown in Figs. 11(a) and 11(b) is used for a row decoder in order to increase the speed of a reading access.  The row decoder does not need to receive an input address by means of a flip-flop or a latch.  Therefore, it is possible to correspondingly shorten times required for setting up and holding an address.  If the failure of an interface of a multiport memory and another block having an address generated is caused, it is preferable that a flip-flop for a shift register operation should be provided in the diagnosis of the failure.  Furthermore, the multiport memory has different operating times for read data and write data.  By sharing a section having an address finally decoded with write and read word lines and carrying out switching in response to an address enable signal in a final section as shown in Figs. 12(a) and 12(b), therefore, it is also possible to reduce the address of an address decoder.
【０１１０】
In addition, Fig. 13 shows an example of a hierarchical memory in which a memory cell array is divided into two parts (Bank 1 and Bank 2) in a row direction.  In this case, the write bit line is not hierarchically divided but the read bit line is hierarchically divided.  Fig. 14 shows the layout of a dummy memory cell in such a case.  A dummy memory cell A1 serves to compensate for the delay of a reading system and a dummy memory cell A is a circuit for compensating for a write time.  A write detection signal is not particularly specified for a wiring and it is desirable that a write bit line and word line, a read local bit line, a read global line and a word line should have the same structures as a structure resulting from an original memory cell.
【０１１１】
In Fig. 9, the same components as those in the example of the circuit structure shown in Fig. 5 have the same reference numerals.  Moreover, components having a subscript of "b" added to the same reference numerals have the same functions and indicate a change in a connecting relationship.  More specifically, Fig. 9 is different from Fig. 5 in that the clock input of a flip-flop 313b is directly connected to a clock signal 331 and a flip-flop 312b is rest in response to the reset signal of the flip-flop 313b.
【０１１２】
Fig. 15 is a timing chart for explaining the operation of the control circuit shown in Fig. 9.  With reference to Figs. 8 and 14, description will be given to the operation of the register file comprising a memory cell having multiple ports by the memory device according to the embodiment.  In Figs. 8 and 14, the correspondence relationship between a signal timing and an operating circuit is represented by a numeral in a mark of ○.  In the following description, (○ numeral) will be given in the same manner as that in the first embodiment.
【０１１３】
In an initial state, first of all, when a select signal is changed from an L level to an H level, the flop-flops 311, 312b and 313b are set in a reset state and a Q output has the L level.  Next, when a clock signal CLK is input, the flip-flop 311 and the flip-flop 313b are changed from the L level to the H level (○1).  Consequently, a write row decoder 322 and a second write dummy row decoder 325 are started (○2).
【０１１４】
Correspondingly, a dummy write value on a dummy write bit line 333 is written to the dummy memory cell A.  Next, when the dummy write value is read onto a dummy write detection signal line 337 (○3), the flip-flop 311 and the flip-flop 313b are reset.  Consequently, the write row decoder 322 and the second write dummy row decoder 325 are deactivated so that a write cycle is ended (○4).
【０１１５】
At the same time, the flip-flop 312b is set (○5) so that a read row decoder 321, a read dummy decoder 323 and a first write dummy row decoder 324 are activated and a read cycle is thus started.  Since the flip-flop 311 is reset, an inverted dummy write value is written to the dummy memory cell A so that the write value of the dummy memory cell A is initialized.
【０１１６】
Next, when a fixed storage value is output from the dummy memory cell A to a dummy read bit line 335 (○6), the flip-flop 312b is reset by the fixed storage value so that the read row decoder 321 and the read dummy decoder 323 are deactivated.  Consequently, the read cycle is ended.
【０１１７】
Thus, a 1-cycle operation for write and read is completed.  As described above, a read word line and a write word line for a memory cell array 301 are controlled so as not to be activated at the same time.  Therefore, a read bit line and a write bit line are not operated at the same time and they are physically arranged alternately in the layout section of a memory cell.  Consequently, either of the bit lines functions as a shield.  As a result, there is an advantage that an interference is not caused between the bit lines and the malfunction of the read bit line and that of the write bit line can be prevented.
【０１１８】
In the embodiment, the same advantages as those of the first embodiment can be obtained by using a memory cell having a circuit structure for initializing the inside of a dummy memory cell shown in Fig. 16 or a memory cell shown in Figs. 17(a), 17(b) or 17 in which a write operation can be carried out at a low voltage.
【０１１９】
While the read word line and the write word line are physically arranged alternately in the layout section of the memory cell and are controlled so as not to be activated at the same time so that it is possible to obtain an advantage that a malfunction can be prevented from being caused by a cross coupling noise between the bit lines in the first and second embodiments described above, description will further be given to a circuit structure for increasing a noise resistance in the memory device according to the invention.
【０１２０】
Figs. 19(a) and 19(b) show the diagrams showing an example of the structure of a memory device for controlling the substrate voltage of an MOSFET according to the embodiment of the invention.  Fig. 19(a) is a circuit diagram showing an example of the structure of the memory cell of a register file having two write ports and three read ports as a memory device and Fig. 19(b) is a diagram showing the physical layout of a write word line and a read word line in the memory cell of Fig. 19(a).
【０１２１】
In Figs. 19(a) and 19(b), the same components as those in the example of the circuit structure of the memory device shown in Figs. 1(a) to 1(d) have the same reference numerals.  More specifically, a memory cell is constituted by transfer gates 1 and 2 for inputting write data, a storage element including inverters 3 and 4 for storing data, and NMOS transistors 5 to 10 for reading data from the storage element, and comprises write word lines 11 and 12 for the two ports and read word lines 15 to 17 for the three ports, and furthermore, a P-channel NWELL 22 constituting the memory cell is provided with a signal input line NW.
【０１２２】
In the first and second embodiments, the read word line and the write word line for the memory cell array are controlled so as not to be activated at the same time.  Therefore, the read word lines 15 to 17 and the write word lines 11 and 12 are physically arranged alternately so that either of the word lines functions as a shield.  Consequently, it is possible to obtain an advantage that a cross coupling noise between the word lines can be prevented.
【０１２３】
Fig. 20 is a timing chart for explaining the operation of a register file using the memory cell shown in Fig. 19.  In Fig. 20, the substrate voltage of the MOSFET which is to be applied to the signal input line NW is raised to be higher than a source voltage while the read word line is activated.  As a result, the threshold of a P-channel MOSFET is set to be smaller (-Vth-δV) than a normal value.  Usually, a voltage drop is caused by a cross coupling effect over the write word line due to the fall of the read word line.  According to the embodiment shown in Fig. 19, however, the threshold is decreased by ？δV.  Therefore, the noise resistance is more increased by ？δV as compared with the case in which there is no processing, and it is possible to obtain an advantage that a write malfunction is caused with difficulty even if a glitch is generated.  For convenience of a layout, only the voltage of the transfer gate may be set to be higher than the substrate voltage.  In this case, it is preferable that the substrate voltage of an N-channel MOSFET constituting the read port should not be raised in order to maintain a speed.
【０１２４】
Fig. 21 is a circuit diagram showing an example of the structure of a memory cell having two write ports and three read ports as a memory device for controlling the impedance of a control signal according to the embodiment of the invention.
【０１２５】
In Fig. 21, the same components as those in the example of the circuit structure of the memory device shown in Fig. 1 have the same reference numerals.  More specifically, a memory cell is constituted by transfer gates 1 and 2 for inputting write data, a storage element including inverters 3 and 4 for storing data, and NMOS transistors 5 to 10 for reading data from the storage element, and comprises write word lines 11 and 12 for the two ports and read word lines 15 to 17 for the three ports, and furthermore, a P-channel MOSFET 23 having a drain and a gate connected to a write word line for controlling the transfer gate and the output of an inverting logic circuit thereof respectively and a source connected to a power supply.
【０１２６】
By the P-channel MOSFET 23, when the read word line falls, a current path is generated in a section other than the P-channel MOSFET of the inverter in a final stage of the write row decoder so that the impedance of the write word line is reduced.  Consequently, it is possible to obtain an advantage that the ratio of a coupling capacity to the read word line is decreased so that the influence of a cross coupling noise is reduced.
【０１２７】
Fig. 22 is a circuit diagram showing an example of the structure of a cross coupling noise removing circuit in the memory device according to the embodiment of the invention.  The cross coupling noise removing circuit in Fig. 22 is provided in the driving source of a word line.  In Fig. 22, a P-channel MOSFET 24 has a gate to which the input of a buffer for driving a read word line RWD is connected, a source to which the outputs of inverters in two stages for inputting a write word line WWD, and a drain to which the write word line WWD is connected.
【０１２８】
The outputs of the inverters in the two stages for inputting the write word line WWD are connected to the source of the P-channel MOSFET 24 so that an impedance becomes higher than that in the case in which the same outputs are connected to the power supply, resulting in a delay of a transition response speed of a drop in a source voltage due to the coupling of a word line to power line which is caused by the fall of the read word line RWD.  Consequently, the voltage value of the source of the P-channel MOSFET 24 can be maintained to be higher and a drop in the source voltage of the driving capability of the P-channel MOSFET 24 can be absorbed.  Moreover, the P-channel MOSFET 24 can also serve as an inverting logic circuit for driving the read word line.  Thus, the area of a semiconductor integrated circuit chip can be reduced.
【０１２９】
Fig. 23 is a circuit diagram showing an example of another structure of the cross coupling noise removing circuit in the memory device according to the embodiment of the invention.  The cross coupling noise removing circuit shown in Fig. 23 is provided in the middle or end point of the word line.  In Fig. 23, the P-channel MOSFET 25 has a gate to which the output of an inverter for inputting a read word line RWD is connected, a source to which the outputs of inverters in two stages for inputting a write word line WWD are connected, and a drain to which the write word line WWD is connected.
【０１３０】
This circuit is provided in the middle or end point of the word line.  Even if the read word line falls, consequently, WWD is maintained to be VDD by a time corresponding to the delay of the inverter and a cross coupling noise is generated in the write word line by the read word line RWD with difficulty.  Thus, erroneous writing can be prevented.
【産業上の利用可能性】
【０１３１】
The memory device of the present invention has an advantage that the read word line and the write word line for the memory cell array are controlled so as not to be activated at the same time so that the simultaneous operations of the read bit line and the write bit line can be avoided, and the read word line and the write word line are physically arranged alternately in the layout section of the memory cell so that the bit line can be caused to function as a shield and the malfunction of the read bit line and that of the write bit line can be prevented from being caused by a cross coupling noise between the bit lines, and the memory device is useful as a memory device having multiple ports and so on.
【図面の簡単な説明】
【０１３２】
【図１】(a) to (d) show the diagrams showing an example of the structures of a memory device according to a first embodiment of the invention.
【図２】A diagram showing the layout of a 2-column structure in the memory device according to the first embodiment of the invention.
【図３】A block diagram showing an example of the structure of a register file in the memory device according to the first embodiment of the invention.
【図４】A block diagram showing an example of the modified structure of a register file in the memory device according to the first embodiment of the invention.
【図５】A circuit diagram showing an example of a detailed circuit structure for controlling the register file in the memory device according to the first embodiment of the invention.
【図６】A circuit diagram showing an example of the circuit structure of a dummy memory cell B.
【図７】A circuit diagram showing an example of the circuit structure of a dummy memory cell C.
【図８】A timing chart for explaining the operation of the register file in the memory device according to the first embodiment of the invention.
【図９】A circuit diagram showing an example of a detailed circuit structure for controlling a register file in a memory device according to a second embodiment of the invention.
【図１０】A circuit diagram showing an example of a detailed circuit structure for controlling the register file in the memory device according to the second embodiment of the invention.
【図１１】(a) and (b) show the circuit diagrams showing the structures of a row decoder in the register file of the memory device according to the second embodiment of the invention.
【図１２】(a) and (b) show the circuit diagrams showing the structure of the row decoder in the register file of the memory device according to the second embodiment of the invention.
【図１３】A circuit diagram showing an example of a hierarchical memory in which a memory cell array in the register file of the memory device according to the second embodiment of the invention is divided into two parts in a row direction.
【図１４】A diagram showing the layout of a dummy cell in the register file of the memory device according to the second embodiment of the invention.
【図１５】A timing chart for explaining the operation of the register file in the memory device according to the second embodiment of the invention.
【図１６】A circuit diagram showing an example of a circuit structure for initializing the inside of a dummy memory cell.
【図１７】(a) and (b) show the circuit diagrams showing the basic structures of a memory cell capable of carrying out a writing operation at a low voltage according to the embodiment of the invention.
【図１８】A circuit diagram showing the basic structure of a memory cell having multiple ports which can carry out a writing operation at a low voltage according to the embodiment of the invention.
【図１９】(a) and (b) show the diagrams showing an example of the structure of a memory device for controlling the substrate voltage of an MOSFET according to the embodiment of the invention.
【図２０】A timing chart for explaining the operation of a register file using the memory device for controlling the substrate voltage of the MOSFET according to the embodiment of the invention.
【図２１】A circuit diagram showing an example of the structure of a memory device for controlling the impedance of a control signal according to the embodiment of the invention.
【図２２】A circuit diagram showing an example of the structure of a cross coupling noise removing circuit in the memory device according to the embodiment of the invention.
【図２３】A circuit diagram showing an example of the structure of the cross coupling noise removing circuit in the memory device according to the embodiment of the invention.
【図２４】A circuit diagram showing an example of a simplified circuit structure for controlling the register file in the memory device according to the first embodiment of the invention.
【図２５】(a) and (b) show the circuit diagrams showing the structure of a read data holding circuit in the example of the simplified circuit structure for controlling the register file in the memory device according to the first embodiment of the invention.
【図２６】A timing chart for explaining an operation in the example of the simplified circuit structure for controlling the register file in the memory device according to the first embodiment of the invention.
【図２７】A circuit diagram showing an example of the structure of a memory cell in a conventional register file.
【図２８】A block diagram showing an example of the structure of a register file using the conventional memory cell. and
【図２９】A timing chart for explaining the operation of the register file using the conventional memory cell.
【符号の説明】
【０１３３】
１、２  transfer gates
３、４  inverters
５、６、７、８、９、１０  NMOS transistors
１１、１２  write word lines
１３、１４  write bit lines
１５、１６、１７  read word lines
１８、１９、２０  read bit lines
２１  a layout section
２２  P-channel NWELL
２３、２４、２５  P-channel MOSFET 23
３１、３２、３７、３８、４３、４４、４５、４６  inverters
３３、３４、３５、３６  source
３９、４０、４１、４２  logic circuits
２００、２０１  memory cell array
２１０、２１１  address decoder
２２０、２２１  read data holding circuit
２３０、２３１  write data holding circuit
２４０、２４１  control circuit
３０１  memory cell array
３０２、３０２ａ  dummy memory cell A
３０３  dummy memory cell B
３０４  dummy memory cell C
３０５  word lines control block
３１１、３１２、３１３、  flip-flop
３１２ａ、３１２ｂ、３１３ｂ  flip-flop
３２１  read row decoder
３２２  write row decoder
３２３  read dummy decoder
３２４、３２４ａ  a first write dummy row decoder
３２５  second write dummy row decoder
３３１  clock signal
３３２  select signal
３３３  dummy write bit line
３３４  read control signal
３３５  dummy read bit line
３３６  write control signal
３３７  dummy write detection signal line
【請求項１】
A memory device comprising at least one read control signal line for transmitting a read control signal to a memory cell, at least one read signal line for transmitting information of the memory cell to an outside according to activation of the read control signal corresponding to the read control signal line, at least one write control signal line for transmitting a write control signal to the memory cell, and at least one write signal line for transmitting external information to the memory cell according to activation of the write control signal corresponding to the write control signal line,
wherein the read signal line and the write signal line are alternately provided and the read control signal and the write control signal are controlled so as not to be activated at the same time.
【請求項２】
The memory device according to claim 1, wherein the write control signal is activated after it is detected that the information of the memory cell is transmitted to the outside according to the activation of the read control signal.
【請求項３】
The memory device according to claim 1, wherein the read control signal is deactivated after it is detected that the information of the memory cell is transmitted to the outside according to the activation of the read control signal.
【請求項４】
The memory device according to claim 2 or 3, further comprising a dummy memory cell constituted by using a semiconductor element having the same shape as that of a semiconductor element forming the memory cell and having a circuit structure including a dummy read control signal line and a dummy read signal line having the same load characteristics as those of the read control signal line and the read signal line respectively, the dummy memory cell outputting, to the dummy read signal line, a fixed storage value according to the activation of the read control signal given to the dummy read control signal line and the transmission of the information of the memory cell to the outside being detected by detection of the fixed storage value in the dummy read signal line.
【請求項５】
The memory device according to claim 4, further comprising a dummy memory cell constituted by using a semiconductor element having the same shape as that of a semiconductor element forming the memory cell and having a circuit structure including a first dummy write control signal line having the same load characteristic as that of the write control signal line and serving to receive the read control signal, a second dummy write control signal line having the same load characteristic as that of the write control signal line and serving to receive the write control signal, a dummy write signal line having the same load characteristic as that of the write signal line and serving to receive a dummy write value, and a dummy write detection signal line having the same load characteristic as that of the read signal line, the dummy write value being written to the dummy memory cell corresponding to the activation of the read control signal, the dummy write value being inverted when it is detected that the dummy write value written to the dummy memory cell is output to the dummy write detection signal line, and the inverted dummy write value being written to the dummy memory cell according to the activation of the write control signal.
【請求項６】
The memory device according to claim 5, wherein the write control signal is deactivated after it is detected that the dummy write value written to the dummy memory cell is output to the dummy write detection signal line.
【請求項７】
The memory device according to claim 6, wherein the dummy write value is given synchronously with a clock signal and the read control signal is then activated, thereby repeating a series of operations for writing the dummy write value to the dummy memory cell, reading a fixed storage value from the dummy memory cell, deactivating the read control signal, activating the write control signal, inverting the dummy write value by the detection of the output of the dummy write value written to the dummy memory cell, writing the inverted dummy write value to the dummy memory cell, and deactivating the write control signal.
【請求項８】
The memory device according to claim 1, wherein the read control signal is activated after it is detected that the external information is transmitted to the memory cell according to the activation of the write control signal.
【請求項９】
The memory device according to claim 1, wherein the write control signal is deactivated after it is detected that the external information is transmitted to the memory cell according to the activation of the write control signal.
【請求項１０】
The memory device according to claim 8 or 9, further comprising a dummy memory cell constituted by using a semiconductor element having the same shape as that of a semiconductor element forming the memory cell and having a circuit structure including a first dummy write control signal line, having the same load characteristic as that of the write control signal line and serving to receive the read control signal, a second dummy write control signal line having the same load characteristic as that of the write control signal line and serving to receive the write control signal, a dummy write signal line having the same load characteristic as that of the write signal line and serving to receive a dummy write value, and a dummy write detection signal line having the same load characteristic as that of the read signal line, the dummy write value being written to the dummy memory cell according to the activation of the write control signal and the detection of the transmission of the external information to the memory cell depending on detection of output, to the dummy write detection signal line, of the dummy write value written to the dummy memory cell.
【請求項１１】
The memory device according to claim 10, wherein the dummy write value is inverted by the detection of the output, to the dummy write detection signal line, of the dummy write value written to the dummy memory cell, and the inverted dummy write value is written to the dummy memory cell according to the activation of the read control signal.
【請求項１２】
The memory device according to claim 10, further comprising a dummy memory cell constituted by using a semiconductor element having the same shape as that of a semiconductor element forming the memory cell and having a circuit structure including a dummy read control signal line and a dummy read signal line having the same load characteristics as those of the read control signal line and the read signal line respectively, the dummy memory cell outputting, to the dummy read signal line, a fixed storage value according to the activation of the read control signal given to the dummy read control signal line and the read control signal being deactivated by detection of the fixed storage value in the dummy read signal line.
【請求項１３】
The memory device according to claim 12, wherein the dummy write value is given synchronously with a clock signal and the write control signal is then activated, thereby repeating a series of operations for writing the dummy write value to the dummy memory cell, inverting the dummy write value by the detection of the written dummy write value in an output of the dummy memory cell, deactivating the write control signal, activating the read control signal, writing the inverted dummy write value to the dummy memory cell, reading the fixed storage value from the dummy memory cell, and deactivating the read control signal.
【請求項１４】
The memory device according to claim 1, wherein the read control signal line and the write control signal line are provided as alternately as possible.
【請求項１５】
The memory device according to claim 1, wherein an absolute value of a substrate voltage of an MOSFET constituting a storage element in the memory cell is set to be greater than that of a signal voltage to be applied to the storage element at time of the activation of the read control signal.
【請求項１６】
The memory device according to claim 1, wherein an absolute value of a substrate voltage of a transfer gate in the memory cell is set to be greater than that of a signal voltage to be applied to a storage element at time of the activation of the read control signal.
【請求項１７】
The memory device according to claim 16, wherein a substrate voltage of a P-channel MOSFET of the transfer gate is raised.
【請求項１８】
The memory device according to claims 17, wherein a write control circuit for writing information to the memory cell in response to the write control signal includes an MOSFET which is constituted by a switch of the transfer gate having an inverting logic circuit to be controlled in response to the write control signal, and has a gate connected to an output of the inverting logic circuit, a drain connected to the write control signal line, and a source connected to a power supply or a ground.
【請求項１９】
The memory device according to claim 1, wherein a driving source of the write control signal line is provided with an MOSFET having a gate connected to an input of an inverting logic gate for driving the read control signal line, a source connected to an output of a normal logic gate for inputting the write control signal, and a drain connected to the write control signal line.
【請求項２０】
The memory device according to claim 1, wherein an MOSFET having a gate connected to an output of an inverting logic gate for inputting the read control signal, a source connected to the output of the normal logic gate for inputting the write control signal and a drain connected to the write control signal line is provided in a middle section or an end of the write control signal line.
【請求項２１】
A memory device wherein a storage element in a memory cell is constituted by first and second inverting logic gates, a reset signal line is connected to a first source of the first inverting logic gate, a reset signal to be sent to the reset signal line is fixed to be inactive during a reading and writing operation of the memory cell, and the reset signal is activated to set a state of the storage element to have a desirable value for a period other than the reading and writing operation.
【請求項２２】
The memory device according to claim 21, wherein when a first source and a second source of the second inverting logic gate are to correspond to the first source and a second source of the first inverting logic gate, an inverting reset signal line for sending an inverted reset signal is connected to the second source of the second inverting logic gate.
【請求項２３】
The memory device according to claim 21, wherein the reset signal is activated in response to a signal indicative of completion of write to the memory cell.
【請求項２４】
A memory device wherein a storage element in a memory cell is constituted by first and second inverting logic gates, a NOT signal of AND of a write control signal and a write signal is connected to a first source of a transistor constituting the first inverting logic gate, an AND signal of a write control signal and an inverted write signal is connected to a second source of the transistor constituting the first inverting logic gate, a NOT signal of AND of the write control signal and the inverted write signal is connected to a first source of a transistor constituting the second inverting logic gate, and an AND signal of the write control signal and the write signal is connected to a second source of the transistor constituting the second inverting logic gate.
【請求項２５】
The memory device according to claim 24, wherein there is provided a combination of the write control signals and the write signals, the storage element in the memory cell is constituted by using a combination of two inverting logic gates of which number is equal to the number of the write control signals and which are caused to correspond to the write control signals, gates and drains of the transistors constituting the respective inverting logic gates have corresponding points connected in parallel with each other, and the sources of the transistors constituting the respective inverting logic gates are connected to signals generated by the write control signal and the write signal which correspond to the respective inverting logic gates.
【要約】
【課題】It is an object of the invention to reduce the cross coupling noises of a bit line and a word line.
【解決手段】There are provided at least one read word line 15, 16 and 17 for transmitting a read control signal to a memory cell, at least one read bit line 18, 19 and 20 for transmitting information of the memory cell to an outside according to activation of the read control signal corresponding to the read word line, at least one write word line 11 and 12 for transmitting a write control signal to the memory cell, and at least one write bit line 13 and 14 for transmitting external information to the memory cell according to activation of the write control signal corresponding to the write word line, wherein the read bit line and the write bit line are provided as alternately as possible and the read control signal and the write control signal are controlled so as not to be activated at the same time.
【選択図】  図１
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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