(57)【要約】【課題】動作速度の向上および周辺回路面積の縮小化が達成可能である、複数の不揮発性記憶装置を含む半導体装置を提供する。【解決手段】本発明の半導体装置は、行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置１００を含む。不揮発性記憶装置１００は、半導体層１０のチャネル領域上に設けられ、ゲート絶縁層２２と、ゲート絶縁層２２上に設けられたゲート導電層１４と、ゲート導電層１４を挟むように半導体層１０に設けられた第１導電型の第１および第２不純物領域２４，３４と、ビット導電層８０とを含む。ビット導電層８０は、ｉ行［ｊ＋１］列に配置された不揮発性記憶装置１００の第１不純物領域２４と、［ｉ＋１］行［ｊ＋１］列に配置された不揮発性記憶装置１００の第２不純物領域３４とを電気的に接続する。【選択図】      図１
2004342721.tif 000002
【特許請求の範囲】
【請求項１】
行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置を含み、
前記不揮発性記憶装置は、
半導体層のチャネル領域上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなるゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート導電層と、
前記ゲート導電層を挟むように前記半導体層に設けられた第１導電型の第１および第２不純物領域と、
ｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置の第１不純物領域と、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置の第２不純物領域とを電気的に接続するビット導電層（ｉ，ｊは１以上の整数）と、
を含む、半導体装置。
【請求項２】
請求項１において、
行方向に隣り合う２つの前記不揮発性記憶装置は、共通の前記第１不純物領域または前記第２不純物領域を有する、半導体装置。
【請求項３】
請求項２において、
さらに、前記共通の前記第１不純物領域上に設けられた第１コンタクト部と、
前記共通の前記第２不純物領域上に設けられた第２コンタクト部と、を含む、半導体装置。
【請求項４】
請求項３において、
前記第１コンタクト部は、ｉ行ｊ列に配置された前記不揮発性記憶装置とｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置との共通の第１不純物領域上に設けられ、
前記第２コンタクト部は、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置と［ｉ＋１］行［ｊ＋２］列に配置された前記不揮発性記憶装置との共通の第２不純物領域上に設けられ、
前記ビット導電層は、前記第１および第２コンタクト部を介して、前記共通の第１不純物領域と前記共通の第２不純物領域とを電気的に接続する、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記ゲート導電層は、列方向に延びている、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
列方向に隣り合う２つの前記不揮発性記憶装置は、素子分離領域によって電気的に分離されている、半導体装置。
【請求項７】
請求項６において、
前記素子分離領域は、折れ線形状を有する、半導体装置。
【請求項８】
請求項６または７において、
前記素子分離領域を複数含み、
隣り合う２つの前記素子分離領域間の距離は等しい、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記ビット導電層は、行方向および列方向と交差する方向に延びる部分を有する、半導体装置。
【請求項１０】
請求項９において、
前記ビット導電層は、折れ線状の平面形状を有する、半導体装置。
【請求項１１】
請求項１ないし１０のいずれかにおいて、
前記ビット導電層を複数含み、
隣り合う２つの前記ビット導電層間の距離は等しい、半導体装置。
【請求項１２】
請求項１ないし１１のいずれかにおいて、
前記不揮発性記憶装置の上方には埋込絶縁層が形成され、
前記ビット導電層は、前記埋込絶縁層の上方に設けられた、半導体装置。
【請求項１３】
請求項１ないし１２のいずれかにおいて、
前記第１および第２絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、半導体装置。
【請求項１４】
請求項１ないし１３のいずれかにおいて、
前記第１および第２不純物領域ならびに前記ゲート導電層の上に、シリサイド層が形成されている、半導体装置。
【請求項１５】
請求項１ないし１４のいずれかにおいて、
さらに、前記不揮発性記憶装置の制御回路を含み、
前記制御回路は、
書込み時には、前記ゲート導電層に高レベルの電圧を印加し、前記第１および第２不純物領域の一方に低レベルの電圧、他方に高レベルの電圧を印加して、前記他方の前記不純物領域近傍の前記電荷捕捉層に、第１導電型のホットキャリアを注入し、
読出し時には、書込み時とは逆方向に、第１導電型のキャリアを前記チャネル領域に流す、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子捕捉層を含むゲート絶縁層中に電荷（キャリア）を捕捉してデータを記憶する不揮発性記憶装置を含む半導体装置に関する。
【０００２】
【背景技術】
不揮発性記憶装置のひとつのタイプとして、例えば、チャネル領域とゲート導電層との間に、酸化シリコン層−窒化シリコン層−酸化シリコン層からなるゲート絶縁層が形成され、前記窒化シリコン層が電荷を捕捉するＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型もしくはＳＯＮＯＳ（Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型と呼ばれるタイプがある（例えば、特許文献１参照）。
【０００３】
このような不揮発性記憶装置メモリセルにおいては、メモリセルの制御が複雑化すると、メモリセルを制御する周辺回路が複雑化する。その結果、周辺回路の面積が増大するため、小型化が妨げられる場合がある。また、メモリセル制御の複雑化は、メモリセルの動作速度を低下させる一因となる。
【０００４】
【特許文献１】
特開２００１−１１８９４３号公報
【０００５】
【発明が解決しようとする課題】
本発明の目的は、動作速度の向上および周辺回路面積の縮小化が達成可能である、複数の不揮発性記憶装置を含む半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明の半導体装置は、
行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置を含み、
前記不揮発性記憶装置は、
半導体層のチャネル領域上に設けられ、第１絶縁層、電荷捕捉層、および第２絶縁層からなるゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート導電層と、
前記ゲート導電層を挟むように前記半導体層に設けられた第１導電型の第１および第２不純物領域と、
ｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置の第１不純物領域と、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置の第２不純物領域とを電気的に接続するビット導電層（ｉ，ｊは１以上の整数）と、、を含む。
【０００７】
上記半導体装置によれば、前記不揮発性記憶装置を制御する周辺回路をより単純化することができる。その結果、前記周辺回路の面積を縮小することができ、かつ前記不揮発性記憶装置の動作速度を向上させることができる。詳しくは、本実施の形態の欄で説明する。
【０００８】
（２）上記半導体装置において、行方向に隣り合う２つの前記不揮発性記憶装置は、共通の前記第１不純物領域または前記第２不純物領域を有することができる。
【０００９】
この場合、さらに、前記共通の前記第１不純物領域上に設けられた第１コンタクト部と、前記共通の前記第２不純物領域上に設けられた第２コンタクト部と、を含むことができる。
【００１０】
また、この場合、前記第１コンタクト部は、ｉ行ｊ列に配置された前記不揮発性記憶装置とｉ行［ｊ＋１］列に配置された前記不揮発性記憶装置との共通の第１不純物領域上に設けられ、前記第２コンタクト部は、［ｉ＋１］行［ｊ＋１］列に配置された前記不揮発性記憶装置と［ｉ＋１］行［ｊ＋２］列に配置された前記不揮発性記憶装置との共通の第２不純物領域上に設けられ、前記ビット導電層は、前記第１および第２コンタクト部を介して、前記共通の第１不純物領域と前記共通の第２不純物領域とを電気的に接続することができる。
【００１１】
（３）上記半導体装置において、前記ゲート導電層は、列方向に延びていることができる。
【００１２】
（４）上記半導体装置において、列方向に隣り合う２つの前記不揮発性記憶装置は、素子分離領域によって電気的に分離されていることができる。
【００１３】
この場合、前記素子分離領域は、折れ線形状を有することができる。また、この場合、前記素子分離領域を複数含み、隣り合う２つの前記素子分離領域間の距離を等しくすることができる。
【００１４】
前記ビット導電層は、行方向および列方向と交差する方向に延びる部分を有する、半導体装置。
【００１５】
（５）上記半導体装置において、前記ビット導電層は、折れ線状の平面形状を有することができる。
【００１６】
（６）上記半導体装置において、前記ビット導電層を複数含み、隣り合う２つの前記ビット導電層間の距離を等しくすることができる。
【００１７】
（７）上記半導体装置において、前記不揮発性記憶装置の上方には埋込絶縁層が形成され、前記ビット導電層を、前記埋込絶縁層の上方に設けることができる。
【００１８】
（８）上記半導体装置において、前記第１および第２絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【００１９】
（９）上記半導体装置において、前記第１および第２不純物領域ならびに前記ゲート導電層の上に、シリサイド層を形成することができる。
【００２０】
（１０）上記半導体装置において、さらに、前記不揮発性記憶装置の制御回路を含み、
前記制御回路は、
書込み時には、前記ゲート導電層に高レベルの電圧を印加し、前記第１および第２不純物領域の一方に低レベルの電圧、他方に高レベルの電圧を印加して、前記他方の前記不純物領域近傍の前記電荷捕捉層に、第１導電型のホットキャリアを注入し、
読出し時には、書込み時とは逆方向に、第１導電型のキャリアを前記チャネル領域に流すことができる。
【００２１】
【発明の実施の形態】
次に、本発明の一実施の形態の半導体装置について、図面を参照して説明する。図１は、本発明の一実施の形態の半導体装置を模式的に示す平面図である。図２は、図１のＡ−Ａ線に沿った断面を模式的に示す図である。
【００２２】
本実施の形態の半導体装置は、図１に示すように、複数の不揮発性記憶装置（メモリセル）１００からなるメモリセルアレイを含む。図２は、図１に示すメモリセル１００の断面を示している。
【００２３】
［平面構造］
まず、本実施の形態の半導体装置の平面構造について、主に図１および図３を参照して説明する。
【００２４】
図３は、図１に示す半導体装置の概略回路図である。図３に示すように、複数のワード線ＷＬ（ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，ＷＬｊ＋３…）と複数のビット線ＢＬ（ＢＬｉ，ＢＬｉ＋１，ＢＬｉ＋２，ＢＬｉ＋３，ＢＬｉ＋４…）とが互いに交差して半導体層１０の上方に配置されている。なお、図１に示すビット線ＢＬはビット導電層８０に該当し、ワード線ＷＬは図２に示すワード導電層１４に接続される。
【００２５】
これらのビット線ＢＬは、ビット線ドライバＢＤに接続され、選択的に駆動電圧を受ける。また、これらのワード線ＷＬは、ワード線ドライバＷＤに接続され、選択的に走査電圧を受ける。ビット線ドライバＢＤおよびワード線ドライバＷＤなど、メモリセル１００の制御回路は、図１に示すメモリセルアレイと同一の半導体層１０に形成することができる。
【００２６】
図１に示すように、各ワード線ＷＬは列方向に延びている。また、隣り合う２本のワード線ＷＬの間には、第１不純物領域２４と第２不純物領域３４とが交互に配置されている。例えば、ＷＬｊとＷＬｊ＋１との間には第１不純物領域２４が配置され、ＷＬｊ＋１とＷＬｊ＋２との間には第２不純物領域３４が配置され、ＷＬｊ＋２とＷＬｊ＋３との間には第１不純物領域２４が配置されている。
【００２７】
図３に示すように、ワード線ＷＬとビット線ＢＬとの各交差部には、メモリセル１００が接続されている。図１に示すメモリセルアレイにおいては、複数のメモリセル１００が、行方向および該行方向と交差する列方向に配列されている。本実施の形態においては、行方向と列方向とが直交している場合を示している。
【００２８】
なお、図１および図３において、ｉ行ｊ列に配置されるメモリセル１００を、「Ｔｉｊ」と示す（ｉ，ｊは１以上の整数）。ここで、「ｉ行ｊ列に配置されるメモリセル（Ｔｉｊ）」とは、ｉ番目のビット線ＢＬｉと［ｉ＋１］番目のビット線ＢＬｉ＋１との間に接続され、そのゲート導電層がｊ番目のワード線ＷＬｊに接続されたメモリセルをいう（図３参照）。
【００２９】
また、図１に示すように、行方向に隣り合う２つのメモリセル１００は、共通の第１不純物領域２４または共通の第２不純物領域３４を有する。具体的には、例えば図１に示すように、行方向に隣り合うメモリセルＴｉ，ｊおよびＴｉ，ｊ＋１は、共通の第１不純物領域２４を有する。また、行方向に隣り合うメモリセルＴｉ＋１，ｊ＋１およびＴｉ＋１，ｊ＋２は、共通の第２不純物領域３４を有する。
【００３０】
また、図１に示すように、第１および第２不純物領域２４，３４はそれぞれ、列方向に配列している。列方向に隣り合う共通の第１および第２不純物領域２４，３４は、素子分離領域１２によって電気的に分離されている。素子分離領域１２は、例えばＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）からなる。一方、行方向に隣り合う第１および第２不純物領域２４，３４は、ワード線ＷＬ（ゲート導電層１４）を挟むように配置されている（図３参照）。
【００３１】
すなわち、図１に示すように、列方向に隣り合うメモリセル１００は、素子分離領域１２によって電気的に分離されている。図１では、複数の素子分離領域１２が行方向に直線状に延びている場合について示している。また、隣り合う２つの素子分離領域１２間の距離がほぼ等しく形成されている。
【００３２】
また、共通の第１不純物領域２４の上には、第１コンタクト部Ｃ１１，Ｃ２１，Ｃ３１，Ｃ１３，Ｃ２３，Ｃ３３が設けられている。また、共通の第２不純物領域３４の上には、第２コンタクト部Ｃ０２，Ｃ１２，Ｃ２２が設けられている。
【００３３】
次に、ビット線ＢＬ（ビット導電層８０）の接続構造について、図１を参照しながら、列方向に隣り合うメモリセルＴｉ，ｊ＋１およびＴｉ＋１，ｊ＋１を例にとり説明する。
【００３４】
ビット線ＢＬｉ＋１（ビット導電層８０）は、Ｔｉ，ｊ＋１（ｉ行［ｊ＋１］列に配置されたメモリセル１００）の第１不純物領域２４と、Ｔｉ＋１，ｊ＋１（［ｉ＋１］行［ｊ＋１］列に配置されたメモリセル１００）の第２不純物領域３４とを電気的に接続する。
【００３５】
具体的には、メモリセルＴｉ，ｊ＋１の第１不純物領域２４と、メモリセルＴｉ＋１，ｊ＋１の第２不純物領域３４とは、第１コンタクト部Ｃ１１および第２コンタクト部Ｃ１２を介して、ビット線ＢＬｉ＋１（ビット導電層８０）によって電気的に接続されている。
【００３６】
第１コンタクト部Ｃ１１は、メモリセルＴｉ，ｊ＋１とメモリセルＴｉ＋１，ｊ＋１との共通の第１不純物領域２４上に設けられ、第２コンタクト部Ｃ１２は、メモリセルＴｉ＋１，ｊ＋１とメモリセルＴｉ＋１，ｊ＋２との共通の第２不純物領域３４上に設けられている。よって、ビット線ＢＬｉ＋１（ビット導電層８０）は、第１コンタクト部Ｃ１１および第２コンタクト部Ｃ１２を介して、共通の第１不純物領域２４と共通の第２不純物領域３４とを電気的に接続している。
【００３７】
さらに、ビット線ＢＬｉ＋１（ビット導電層８０）は、第２コンタクト部Ｃ１２および第１コンタクト部Ｃ１３を介して、共通の第２不純物領域３４と共通の第１不純物領域２４とを電気的に接続している。この第１コンタクト部Ｃ１３は、メモリセルＴｉ，ｊ＋２とメモリセルＴｉ，ｊ＋３との共通の第１不純物領域２４上に設けられている。
【００３８】
したがって、ビット線ＢＬ（ビット導電層８０）は、第１コンタクト部および第２コンタクト部を介して、共通の第２不純物領域３４と共通の第１不純物領域２４とを交互に電気的に接続している。
【００３９】
例えば、ビット線ＢＬｉ＋１（ビット導電層８０）は、ｉ行に配置されたメモリセル１００の第１不純物領域２４と、［ｉ＋１］行に配置されたメモリセル１００の第２不純物領域３４とを、交互に電気的に接続している。具体的には、ビット線ＢＬｉ＋１は、第１コンタクト部１１を介してメモリセルＴｉ，ｊおよびＴｉ，ｊ＋１の共通の第１不純物領域２４と、第２コンタクト部１２を介してメモリセルＴｉ＋１，ｊ＋１およびＴｉ＋１，ｊ＋２の共通の第２不純物領域３４と、第１コンタクト部１３を介してメモリセルＴｉ，ｊ＋２およびＴｉ，ｊ＋３の共通の第１不純物領域２４と、…を電気的に接続している。
【００４０】
図１に示すメモリセルアレイにおいては、具体的には、ビット導電層８０（ビット線ＢＬ）は、行方向および列方向と交差する方向に延びる部分を有する。具体的には、ビット導電層８０は、折れ線状の平面形状を有する。また、図１に示すように、隣り合う２つのビット導電層８０間の距離がほぼ等しい形成されている。
【００４１】
［断面構造］
次に、図１に示すメモリセル１００の断面構造について、図２を主に参照して説明する。
【００４２】
図２に示すように、メモリセル１００は、１つのゲート導電層１４（ワード線ＷＬｊ＋１）と、ゲート絶縁層２２と、第１および第２不純物領域２４，３４とを含む。ゲート導電層１４は、半導体層１０の上にゲート絶縁層２２を介して形成されている。ゲート導電層１４は、例えばドープトポリシリコンからなる。また、ゲート導電層１４の両側壁には、サイドウォール絶縁層１５を設けることができる（図２参照）。サイドウォール絶縁層１５は、例えば酸化シリコンや窒化シリコンからなる。
【００４３】
ゲート絶縁層２２は、第１絶縁層２２ａ、電荷捕捉層２２ｂおよび第２絶縁層２２ｃを順に堆積させることにより形成される。第１絶縁層２２ａは、チャネル領域と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ  ｂａｒｒｉｅｒ）を形成する。電荷捕捉層２２ｂは、キャリア（たとえば電子）をトラップする電荷蓄積領域を含む。第２絶縁層２２ｃは、ゲート導電層１４と電荷蓄積領域との間に電位障壁（ｐｏｔｅｎｔｉａｌ  ｂａｒｒｉｅｒ）を形成する。
【００４４】
本実施の形態のメモリセル１００では、１セル当たり２ビットを記憶することができる。具体的には、電荷捕捉層２２ｂ中に２つの電荷蓄積領域Ｈａ，Ｈｂを有する。この電荷蓄積領域Ｈａ，Ｈｂは、図２に示すように、ゲート導電層１４の両端部近傍に形成される。
【００４５】
電荷捕捉層２２ｂは例えば、窒化シリコン、酸化シリコンや窒化シリコン等の絶縁層にタングステン等の金属を分散させた層、またはポリシリコンの島が埋め込まれた酸化シリコン層からなることができる。
【００４６】
ゲート絶縁層２２は例えば、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなることができる。すなわち、第１および第２絶縁層２２ａ，２２ｃが酸化シリコンからなり、電荷捕捉層２２ｂが窒化シリコンからなる。
【００４７】
第１および第２不純物領域２４，３４はそれぞれ、図２に示すように、半導体層１０のうちゲート導電層１４の端部近傍に設けられている。すなわち、第１および第２不純物領域２４，３４は、ゲート導電層１４を挟むように配置されている。半導体層１０において第１および第２不純物領域２４，３４に挟まれた領域であってゲート導電層１４の下部には、チャネル領域が形成される。
【００４８】
第１および第２不純物領域２４，３４には、同一の導電型（第１導電型）の不純物が導入されている。本実施の形態では、第１導電型がＮ型であり、第２導電型がＰ型である場合について説明するが、これらの導電型を逆にすることもできる。
【００４９】
また、第１不純物領域２４，３４はＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を有する。具体的には、第１不純物領域２４は、低濃度不純物領域２８および高濃度不純物領域２６を有し、第２不純物領域３４は、低濃度不純物領域３８および高濃度不純物領域３６を有する。
【００５０】
さらに、図２に示すように、第１不純物領域２４，３４およびゲート導電層１４の上に、チタンやコバルト等の金属を含むシリサイド層９２を形成することができる。
【００５１】
メモリセル１００の上には埋込絶縁層７２が形成されている。また、埋込絶縁層７２の上にはビット導電層８０（図２ではビット線ＢＬｉ＋２，ＢＬｉ＋１）が設けられている。図２に示す断面では、第１不純物領域２４上に設けられた第１コンタクト部Ｃ２１と、第１コンタクト部Ｃ２１上に設けられたビット導電層８０（ビット線ＢＬｉ＋２）と、第２不純物領域３４上に設けられた第２コンタクト部Ｃ１２と、第２コンタクト部Ｃ１２上に設けられたビット導電層８０（ビット線ＢＬｉ＋１）とが示されている。
【００５２】
また、第１および第２コンタクト部は、埋込絶縁層７２に設けられた開口部８４と、開口部８４に埋め込まれた導電層８２とから構成される。
【００５３】
［動作］
前述したように、メモリセル１００は、１セル当たり２ビットを記憶させることができる。具体的には、データ書込み時の電流方向を反転させることにより、同一ゲート導電層１４下の電荷蓄積層２２ｂ中の２つの電荷捕捉領域Ｈａ，Ｈｂのいずれかに選択的に電荷を蓄積する。以下、図４を参照して、メモリセル１００の動作の一例を示す。ここでは、図１に示すメモリセルＴｉ＋１，ｊ＋１を選択して書込みを行なう場合について説明する。
【００５４】
（１）書込み
データ書込み時において、電荷捕捉領域Ｈａに電荷を蓄積する場合、第２不純物領域３４を接地し（Ｖ２＝グランド電位）、第１不純物領域２４およびゲート導電層１４を正電位にすることで（ＶＧＴ，Ｖ１＝正電位）、第１不純物領域２４近傍の電荷捕捉層２２ｂ内の電荷捕捉領域Ｈａに、ホットエレクトロン（Ｎ型ホットキャリア）を蓄積させる。
【００５５】
図１のメモリセルＴｉ＋１，ｊ＋１の電荷蓄積領域Ｈａに書込みを行なう場合、ワード線ＷＬｊ＋１を正電位（例えば６Ｖ）にし、ワード線ＷＬｊ＋１以外のワード線をグランド電位にする。そして、図１においてビット線ＢＬｉ＋２を正電位（例えば５Ｖ）にし、図１においてビット線ＢＬｉ＋２よりも下側のビット線（ＢＬｉ＋３，ＢＬｉ＋４，ＢＬｉ＋５…）をビット線ＢＬｉ＋２と同電位にし、図１においてビット線ＢＬｉ＋２よりも上側のビット線（ＢＬｉ＋１，ＢＬｉ…）をグランド電位にする。これにより、ホットエレクトロンが電荷蓄積領域Ｈａに注入される。
【００５６】
一方、電荷捕捉領域Ｈｂに電荷を蓄積する場合、第１不純物領域２４を接地し（Ｖ１＝グランド電位）、第２不純物領域３４およびゲート導電層１４を正電位にすることで（ＶＧＴ，Ｖ２＝正電位）、第２不純物領域３４近傍の電荷捕捉層２２ｂ内の電荷捕捉領域Ｈｂに、ホットエレクトロンを蓄積させる。
【００５７】
例えば、図１のメモリセルＴｉ＋１，ｊ＋１の電荷蓄積領域Ｈｂに書込みを行なう場合、ワード線ＷＬｊ＋１を正電位（例えば６Ｖ）にし、ワード線ＷＬｊ＋１以外のワード線をグランド電位にする。そして、図１においてビット線ＢＬｉ＋１を正電位（例えば５Ｖ）にし、図１においてビット線ＢＬｉ＋１よりも下側のビット線（ＢＬｉ＋２，ＢＬｉ＋３，ＢＬｉ＋４…）をグランド電位にし、図１においてビット線ＢＬｉ＋１よりも上側のビット線（ＢＬｉ…）をビット線ＢＬｉ＋１と同電位にする。これにより、ホットエレクトロンが電荷蓄積領域Ｈｂに注入される。
【００５８】
（２）読出し
データ読出し時には、書込み時と逆方向にＮ型キャリアをチャネル領域に流す。第１不純物領域２４から第２不純物領域３４に電流を流す場合、電荷捕捉領域Ｈａ内の電荷は、チャネル電流の形成に大きな影響を与えるが、電荷捕捉領域Ｈｂ内の電荷は、チャネル電流の形成に大きな影響を与えない。また、第２不純物領域３４から第１不純物領域２４に電流を流す場合、電荷捕捉領域Ｈｂ内の電荷は、チャネル電流の形成に大きな影響を与えるが、電荷捕捉領域Ｈａ内の電荷は、チャネル電流の形成に大きな影響を与えない。
【００５９】
（３）消去
データ消去時には、電荷捕捉領域内の電荷とは逆の導電型の電荷を注入する。電荷捕捉領域Ｈａおよび／または電荷捕捉領域Ｈｂに蓄積された電荷を消去する場合、ゲート導電層１４（ＶＧＴ）を低レベルまたは負電位（例えば−３Ｖ）にし、第１不純物領域２４および第２不純物領域３４（Ｖ２）に高レベルの電圧（例えば６Ｖ）を印加する。これにより、電荷捕捉領域Ｈａ，Ｈｂにホットホール（Ｐ型ホットキャリア）を注入する。
【００６０】
［特徴］
本実施の形態の半導体装置の特徴を説明する前に、公開特許公報にて開示されている公知の不揮発性記憶装置の配列の一例について説明する。
【００６１】
（１）公知の不揮発性メモリセルの構造
図６は、公開特許公報（特開２００１−１１８９４３号公報）にて開示されている不揮発性メモリセルアレイを模式的に示す平面図であり、図７は、図６のＡ−Ａ線に沿った断面を模式的に示す図である。図６に示すメモリセルアレイは、図７に示す不揮発性メモリセル９００が複数配置されてアレイを構成している。
【００６２】
メモリセル９００は、図７に示すように、シリコン基板９１０の上に形成されたＯＮＯ膜９２２と、ＯＮＯ膜９２２の上に形成されたゲート導電層９４０と、半導体基板９１０においてＯＮＯ膜９２２を挟むように形成されたソース／ドレイン領域９２０とを含む。ＯＮＯ膜９２２は、酸化シリコン層９２２ａ、窒化シリコン層９２２ｂ、および酸化シリコン層９２２ｃの積層膜からなる。また、ソース／ドレイン領域９２０に隣り合う位置に、ポケット層（Ｐ−拡散層）９１８が設けられている。
【００６３】
このメモリセル９００において、ソース／ドレイン領域９２０は、ビット線としての機能を有する。すなわち、このメモリセル９００においては、ビット線は埋込拡散層からなる。
【００６４】
ところで、一般に、メモリセルへのアクセス速度を向上するための一手法として、ソース／ドレイン領域の表面のシリサイド化が挙げられる。一方、このメモリセル９００においては、図６に示すように、シリコン基板９１０において隣り合うソース／ドレイン領域９２０の間には、チャネルカット層９２８が形成されている。このチャネルカット層９２８には例えば、ソース／ドレイン領域９２０とは異なる導電型の不純物が導入されている。
【００６５】
このチャネルカット層９２８は、隣り合うメモリセル９００を電気的に分離する素子分離としての機能を有する。したがって、図６に示すメモリセルアレイにおいて、シリコン基板９１０の表面をシリサイド化した場合、チャネルカット層９２８の表面がシリサイド化される。その結果、チャネルカット層９２８の抵抗が低下するため、チャネルカット層９２８が素子分離としての機能を発揮し得なくなる。
【００６６】
以上の理由により、図６に示すメモリセルアレイにおいては、シリコン基板９１０の表面をシリサイド化することはできない。すなわち、図６に示すメモリセルアレイにおいては、シリサイド化によって、メモリセル９００へのアクセス速度を高めることができない。
【００６７】
また、図６に示すメモリセルアレイを製造するためには、ビット線として機能するストライプ状の埋込拡散層（ソース／ドレイン領域９２０）をシリコン基板９１０に形成する工程や、ソース／ドレイン領域９２０およびゲート導電層９４０を形成した後にチャネルカット層９２８を形成する工程を要する。すなわち、これらの工程によれば、シリコン基板９１０に大量の不純物を導入することが必要である。その結果、プロセスコストが増大するという問題が生じる。
【００６８】
そのうえ、図６に示すメモリセルアレイでは、チャネルカット層９２８が素子分離領域としての機能を有する。このため、図６に示すメモリセルアレイには、ＳＴＩ素子分離領域やＬＯＣＯＳ素子分離領域等の絶縁層からなる素子分離領域が形成されていない。このように、絶縁層からなる素子分離領域が形成されない領域が広範囲にわたって存在していると、メモリセルアレイの抵抗が上昇するおそれがある。
【００６９】
また、一般に、メモリセルアレイの周辺領域には、メモリセルの駆動回路等の周辺回路が配置されている。この周辺回路には通常、前述したＳＴＩやＬＯＣＯＳなどの絶縁層からなる素子分離領域が形成されている。すなわち、図６に示すメモリセルアレイおよびその周辺回路においては、メモリセルアレイは、絶縁層からなる素子分離領域が形成されていないのに対して、メモリセルアレイの周辺回路は、絶縁層からなる素子分離領域が形成されている。
【００７０】
特に、絶縁層からなる素子分離領域がＳＴＩからなる場合、ＳＴＩを形成する工程において、素子分離領域が形成されない領域は、素子分離領域が形成される領域と比較して、エッチングによって半導体基板がより多く除去されてしまう。このため、素子分離領域が形成されない領域には凹みが生じる。したがって、この場合、図６に示すメモリセルアレイは素子分離領域を含まないため、凹みが生じてしまう。その結果、半導体基板全体に凹凸が生じてしまい、後の工程において、絶縁層や導電層等を全面に積層する際に平坦化が困難となる場合がある。
【００７１】
（２）本実施の形態のメモリセルアレイ
これに対して、本実施の形態のメモリセルアレイによれば、ビット線ＢＬ（ビット導電層８０）は、埋込絶縁層７２を介してメモリセル１００の上方に設けられている。これにより、半導体層１０（第１および第２不純物領域２４，３４）の表面をシリサイド化することができる。その結果、メモリセル１００のアクセス速度を向上させることができる。
【００７２】
また、本実施の形態のメモリセルアレイによれば、ビット導電層８０（ビット線ＢＬｉ＋１）が、メモリセルＴｉ，ｊ＋１の第１不純物領域２４と、メモリセルＴｉ＋１，ｊ＋１の第２不純物領域３４とを電気的に接続する。これにより、図１のメモリセルＴｉ＋１，ｊ＋１の電荷蓄積領域Ｈａに書込みを行なう場合、前述したように、ビット線ＢＬｉ＋２を正電位にし、図１においてビット線ＢＬｉ＋２よりも下側のビット線（ＢＬｉ＋３，ＢＬｉ＋４，ＢＬｉ＋５…）をビット線ＢＬｉ＋２と同電位にし、図１においてビット線ＢＬｉ＋２よりも上側のビット線（ＢＬｉ＋１，ＢＬｉ…）をグランド電位にすることにより、選択されたメモリセルＴｉ＋１，ｊ＋１以外のセルへの誤書き込みを効果的に防止することができる。メモリセルＴｉ＋１，ｊ＋１の電荷蓄積領域Ｈｂに書込みを行なう場合も同様である。
【００７３】
また、本実施の形態のメモリセルアレイによれば、すべてのビット線に電圧を印加する必要がない。これにより、メモリセル１００の動作制御を行なう周辺回路を単純化することができる。その結果、周辺回路面積の縮小化を達成することができ、メモリセル１００の動作速度を向上させることができる。
【００７４】
さらに、図６に示すメモリセルアレイと異なり、本実施の形態のメモリセルアレイは素子分離領域を含む。これにより、メモリセルアレイが形成される領域に凹みが生じるのを防止することができる。
【００７５】
［変形例］
図５に、本実施の形態の半導体装置（メモリセルアレイ）の一変形例を示す。本変形例のメモリセルアレイにおいても、図１のメモリセルアレイと同様の作用効果を有する。
【００７６】
図５に示すメモリセルアレイでは、素子分離領域１２の平面形状が折れ線状である点、ならびに第１および第２コンタクト部が千鳥格子状に配置されている点を除いて、図１に示すメモリセルアレイと同様の構成を有する。また、図５のＡ−Ａにおける断面は、図２に示す断面と同様の構成を有する。
【００７７】
また、図５のメモリセルの基本構成および動作は、図１のメモリセルと同様である。したがって、図５に示すメモリセルアレイにおいては、図１に示すメモリセルアレイと同様の構成を有する部分については、詳しい説明は省略する。なお、図５においては、メモリセルＴｉ＋１，ｊ＋１のみ、点線でその範囲が示されている。
【００７８】
図５に示すメモリセルアレイでは、第１コンタクト部および第２コンタクト部が千鳥格子状に配置されている。すなわち、複数の第１および第２コンタクト部がそれぞれ列方向に配列し、１つの第２コンタクト部（または第１コンタクト部）は、４つの隣り合う第１コンタクト部（または第２コンタクト部）から等しい位置に配置されている。
【００７９】
図５に示すメモリセルアレイにおいては、図１に示すメモリセルアレイよりも、列方向に隣り合うビット導電層８０間の距離を大きくすることができる。これにより、パターニングによりビット導電層８０を形成する際のマージンを大きくすることができる。
【００８０】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層１０としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態の不揮発性記憶装置を含む半導体装置を模式的に示す平面図である。
【図２】図１に示す不揮発性記憶装置を模式的に示す断面図である。
【図３】図１に示す半導体装置の等価回路を示す図である。
【図４】図１に示す不揮発性記憶装置の動作を説明する図である。
【図５】図１に示す半導体装置の一変形例を模式的に示す平面図である。
【図６】公知の不揮発性記憶装置の配列を模式的に示す平面図である。
【図７】図１のＡ−Ａ線に沿った断面を模式的に示す断面図である。
【符号の説明】
１０  半導体層、  １２  素子分離領域、  １４  ゲート導電層、  １５  サイドウォール絶縁層、  ２２  ゲート絶縁層、  ２２ａ  第１絶縁層、  ２２ｂ  電荷捕捉層、  ２２ｃ  第２絶縁層、  ２４  第１不純物領域、  ２６，３６  高濃度不純物領域、  ２８，３８  低濃度不純物領域、  ３４  第２不純物領域、７２  埋込絶縁層、  ８０  配線層、  ８２  導電層、  ８４  開口部、  ９２  シリサイド層、  １００  メモリセル（不揮発性記憶装置）、  ＢＤ  ビット線ドライバ、  ＢＬ０〜ＢＬ４  ビット線、  Ｃ０２、Ｃ１１〜Ｃ１３、Ｃ２１〜Ｃ２３、Ｃ３１〜Ｃ３３  コンタクト、  ＷＤ  ワード線ドライバ、  ＷＬ０〜ＷＬ４  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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