(57)【要約】【課題】工程の簡略化を実現すると共に複数のマスクによる目合わせを回避してアライメント精度を向上させることができる。【解決手段】フォトマスクにハーフトーン領域を有するハーフトーンマスクを用いて生成された異なる複数パターンに対応する複数の異なる膜厚領域を有するレジスト層１４ａを用いて、まず、最薄膜厚を形成する透過パターン部２を開口パターンとしてガラス基板１１の表面に形成された下地シリコン層１３をエッチング処理し、アライメントパターン４を成形する。次いで、レジスト層１４ａの表面をアッシングにより全体的に除去してメインパターン領域５で下地シリコン層１３ａを露出し、レジスト層１４ａの全面にイオン注入することにより、下地シリコン層１３ａにおけるメインパターン領域５のみがドーピングされる。エッチングに続く工程はドーピングに限定されない。【選択図】　　　図１
2004014622.tif 000002
【特許請求の範囲】
【請求項１】
基板表面上に下地シリコン層を形成する工程と、複数のそれぞれが異なるパターンに対応する複数の異なる膜厚領域をレジストパターンとして前記下地シリコン層の表面上に形成する工程と、下地を露出させる際に前記レジストパターンの最薄膜厚領域をアッシングにより除去する少なくとも一つの工程と、前記レジストパターンをマスクにして最初の開口パターンをエッチングすることにより前記下地シリコン層にアライメントパターンを形成する工程と、前記アッシングにより再生されたレジストパターンをマスクにして前記アライメントパターン以外を形成する工程とを備えることを特徴とする薄膜半導体装置の製造方法。
【請求項２】
請求項１において、前記下地シリコン層にアライメントパターンを形成する以外の工程は、前記レジストパターンをマスクとしてエッチング以外で加工する工程であることを特徴とする薄膜半導体装置の製造方法。
【請求項３】
請求項１において、前記下地シリコン層にアライメントパターンを形成する以外の工程は、前記レジストパターンをマスクとしてイオン注入加工する工程であることを特徴とする薄膜半導体装置の製造方法。
【請求項４】
請求項１において、前記下地シリコン層にアライメントパターンを形成する以外の工程は、前記レジストパターンをマスクとしてエッチング加工する工程であることを特徴とする薄膜半導体装置の製造方法。
【請求項５】
請求項１乃至４のうちの何れか一つにおいて、前記基板に絶縁性透明基板を用いることを特徴とする薄膜半導体装置の製造方法。
【請求項６】
請求項１乃至４のうちの何れか一つにおいて、前記下地シリコン層の表面上に形成する前記レジストパターンとしてアライメントパターンを開口パターンに形成することを特徴とする薄膜半導体装置の製造方法。
【請求項７】
基板表面上に形成された下地シリコン層の表面上にレジストパターンを形成する方法であって、フォトレジストを塗付してレジスト層を形成する工程と、当該レジスト層にパターン形成するためのフォトマスクに、アライメントパターン部、アライメントパターン形成に続く次工程処理用メインパターン部、及びこれら以外の部分として透過マスク領域、ハーフトーン露光領域、及び遮光マスク領域それぞれを形成する工程と、形成された前記レジスト層に前記フォトマスクを用いて露光し、かつ現像して複数層の膜厚領域を生成する工程とを有することを特徴とするレジストパターン形成方法。
【請求項８】
請求項７において、前記透過マスク領域により生成される前記膜厚領域を開口パターンに形成することを特徴とするレジストパターン形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体装置の製造方法及びそのレジストパターン形成方法に関し、特に、工程の簡略化を実現すると共にアライメント精度を向上させることができる薄膜半導体装置の製造方法及びそのレジストパターン形成方法に関する。
【０００２】
【従来の技術】
従来、この種の薄膜半導体装置の製造方法及びそのレジストパターン形成方法では、イオンドーピングのようなフォトレジスト除去後の基板にパターンが残らない工程に、次の工程をアライメントすることができない。従って、この場合、次の工程では他の工程で形成したアライメントパターンが共通に使われている。
【０００３】
例えば、図６（ａ）に示されるように、レジスト層１４の表面に、遮光領域１２１に対して光の透過領域としてアライメントパターン領域１２２とイオンドーピング領域１２３とを有する露光用マスク１２０を用いる場合を想定する。
【０００４】
この状態で露光し現像処理した結果、図６（ｂ）に示されるように、遮光領域１２１以外のアライメントパターン領域１２２とイオンドーピング領域１２３とで露光した部分では、レジスト層１４が除去され、レジスト層１４（０）が生成される。すなわち、レジスト層１４（０）には、アライメントパターン領域１２２及びイオンドーピング領域１２３それぞれに対応して下地シリコン層１３までの空間を形成するアライメントパターン部２及びイオンドーピング部３が形成される。
【０００５】
この状態のレジスト層１４（０）をマスクとしてイオンドーピングが実行される場合には、イオンドーピング部３のみならず、アライメントパターン部２の下地シリコン層１３までがドーピングされるので、露出されるアライメントパターン部分もイオンドーピング部分と同一材質となる。従って、次の工程のためにレジスト層１４を除去した場合、両者の光学的な識別ができず、アライメントマークの識別ができない。
【０００６】
従って、例えば、図６（ｃ）に示されるように、複数パターンを有するレジスト層１４（０）をマスクとせず、別に用意したアライメントパターン領域２２２のみを有するエッチング用マスク２２０を用いたエッチング処理を行う必要がある。このようにして、下地シリコン層１３には、エッチングによりアライメントパターン４が形成される。この結果、図６（ｄ）に示されるようにアライメントパターン４が他の領域と識別できるので次の工程では、レジスト層１４（０）をマスクとして、位置合わせにこのアライメントパターン４を利用することができる。
【０００７】
また、最初にイオンドーピングを行う別の工程では、アライメントマーク形成だけのためにマスクを準備し、このマスクによりフォトレジスト層を形成する工程を追加して、上記図（ｄ）と同一の状態を形成することができる。すなわち、アライメントマークを作成した後に次のイオンドーピング工程に移行するので、二つの工程それぞれでフォトレジスト層を作成するという方法が採用される。
【０００８】
【発明が解決しようとする課題】
上述した従来の薄膜半導体装置の製造方法及びそのレジストパターン形成方法では、最初にイオンドーピングのような処理工程がある場合、エッチング用マスクを用意してアライメントマークを生成する、又は次工程でアライメントマークに位置合わせするためのマスクを用意して主要処理を実行するなど、余分な工程が必要であるのみならず、次工程とのアライメントが間接的なアライメントとなるため目合わせ精度が悪くなるという問題点があった。
【０００９】
本発明の課題は、このような問題点を解決し、工程の簡略化を実現すると共にアライメント精度を向上させることができる薄膜半導体装置の製造方法及びそのレジストパターン形成方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明による薄膜半導体装置の製造方法では、その使用されるレジストパターンとして、ハーフトーン又はグレートーンの領域を有するマスクを用いて異なる複数パターンに対応する複数の異なる膜厚領域をレジスト層に生成することを特徴としている。例えば、上記マスクは透過マスク領域、ハーフトーン露光領域及び遮光マスク領域それぞれを有し、それぞれの領域がレジスト層に複数段階の層厚パターンを形成している。すなわち、このように生成されたレジストパターンのうちアライメントパターンに対応する領域に最初にエッチング処理して下地シリコン層にアライメントマークを作成することができる。
【００１１】
具体的な薄膜半導体装置の製造方法は、まず、基板表面上に下地シリコン層を形成する工程と、下地シリコン層の表面上に複数の異なる膜厚領域を有するレジストパターンを形成する工程とを備えている。次いで、ここで下地が露出していない場合には下地を露出させるようにアライメントパターン部分であるレジストの最薄膜厚領域をアッシングにより除去する工程と、これにより生成されたレジストパターンをマスクにしてエッチングし、下地シリコン層にアライメントパターンを形成する工程とを備えている。更に、次のパターン部分の下地を露出させるようにレジストの最薄膜厚領域をアッシングにより除去する工程と、ここで生成されたレジストパターンをマスクにしてアライメントパターン以外を形成する工程とを備えている。このように、複数の異なる膜厚領域を有するレジストパターンに対して、レジストの最薄膜厚部分をアッシングにより段階的に除去している。
【００１２】
下地シリコン層にアライメントパターンを形成する以外の工程は、アライメントパターン以外のレジストパターンをマスクとして、エッチング加工またはエッチング以外の加工が可能である。更に、エッチング以外の工程の一つはレジストパターンをマスクとしてイオン注入加工する工程である。
【００１３】
また、液晶ディスプレー用に、基板に絶縁性透明基板を用いることができ、また、下地シリコン層の表面上に形成するレジストパターンとしてアライメントパターンを開口パターンに形成することができる。この工程により、アライメントパターン生成のためのアッシング処理工程を不用にしている。
【００１４】
このような方法により、アライメントパターンに対応するレジストパターンを、最薄膜厚のパターン又は露光・現像により開口パターンにに形成することができる。従って、アライメントパターンは、必要であれば最初のアッシングで開口パターンに形成できるので、アライメントパターンのエッチングが可能である。この結果、次のアッシングで次に最も薄くなった膜厚のレジストパターン部分を除去して、例えばイオンドーピングが可能である。すなわち、アライメントマークの形成とイオンドーピングとの二つの工程に対して、レジストパターン形成のために一つのみのフォトマスクを使用すればよい。
【００１５】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１６】
図１は、本発明による実施の一形態として、薄膜半導体装置の断面図による製造工程図を示す図である。また、図２は、図１（ｃ）における製造工程の詳細な一形態を示す図であり、図３は本発明を適用する薄膜半導体装置の基板平面の一形態を示す図である。図３に示されるように、基板３０の上面にアライメントパターン３１がトランジスタ形成領域３２の一角を挟んで基板３０上面の位置決めのために設けられる。
【００１７】
図１に示された薄膜半導体装置の製造方法では、まず、図１（ａ）に示されるように、例えば透明絶縁性のガラス基板１１の表面に、例えば二酸化ケイ素の絶縁膜１２が下地保護膜としてほぼ３０００オングストロームに形成される。次いで、図１（ｂ）に示されるように、絶縁膜１２の表面に、ＬＰ−ＣＶＤ又はＰＥ−ＣＶＤによりほぼ６００オングストロームのアモルファスシリコン（以後、ａ−Ｓｉと呼称する）が下地シリコン層１３として形成される。ＰＥ−ＣＶＤにより形成されたａ−Ｓｉは、下地シリコン層１３として成膜後、１％以下に脱水素処理される。
【００１８】
ここで、図２を参照して、図１（ｃ）に示されるレジスト層１４ａの生成方法について説明する。
【００１９】
まず、図２（ａ）に示されるように、図１（ｂ）に示される下地シリコン層１３の上面にほぼ２μｍのレジスト層１４が塗布される。
【００２０】
次いで、図２（ｂ）に示されるように、ハーフトーンマスク２０により露光処理する。すなわち、ハーフトーンマスク２０は、レジスト層１４の厚さが保たれる遮光マスク部分２１と、レジスト層１４を残さない透過マスク部分２２と、例えば中間の厚さというような所定の厚さにレジスト層１４が残される半透過（以後、ハーフトーン）マスク部分２３とを有する。
【００２１】
図２に示される例では、透過マスク部分２２は図３におけるアライメントパターン３１の形成のためにいられる。また、ハーフトーンマスク部分２３は図３におけるトランジスタ領域３２のイオンドーピングに用いられる。
【００２２】
露光して現像した後には、図２（ｃ）に示されるように、余分な露光部分のレジスト層１４が除去されるので、３段階のレジスト層膜厚が成形されたレジスト層１４ａが生成する。すなわち、レジスト層１４の厚さを残す遮光パターン部１と、レジスト層１４を残さない透過パターン部２と、所定の厚さにレジスト層１４が残されるハーフトーンパターン部３とである。
【００２３】
ハーフトーン露光によるハーフトーンパターン部３のレジスト層１４ａの厚さは、プロセス条件により異なるが、ドライエッチングの場合には３０００オングストローム以上、またウェットエッチングの場合には１０００オングストローム以上あることが好ましい。
【００２４】
再度、図１に戻り説明する。図１（ｃ）は上述した工程により生成された図２（ｃ）と同一の形態である。
【００２５】
続いて、図１（ｄ）に示されるように、レジスト層１４ａの透過パターン部２のみで露出する下地シリコン層１３がレジスト層１４ａをマスクにしてドライエッチングされる。その結果、下地シリコン層１３はアライメントパターン４を備えた下地シリコン層１３ａに形成される。
【００２６】
次に、図１（ｅ）に示されるように、アッシングによりレジスト層１４ａの膜厚を全体的に減らしてハーフトーンパターン部３のレジスト層１４ａが除去されたメインパターン領域５で下地シリコン層１３ａの露出部分に、例えばＮｃｈトランジスタの閾値制御用ボロンのイオン注入又はイオンドーピングを行う。最後にレジスト１４ｂを除去することにより次工程のためのアライメントマーク４とボロンの選択的な導入領域となったメインパターン領域５との形成を一つのマスク工程で実行することができる。
【００２７】
上記では、ドライエッチングとＮｃｈトランジスタのチャネル領域形成とについて説明したが、ドライエッチングの代わりにウェットエッチングを適用することが可能なことはいうまでもなく、Ｎｃｈトランジスタの代わりにＰｃｈトランジスタのチャネル形成領域への選択的な不純物導入を行う場合にも適用できる。また、トランジスタに限らず不純物導入を必要とする全てのデバイスの選択的な不純物導入工程に適用可能である。更に、ハーフトーンマスク部分はハーフトーンパターン部に形成され、ドーピング工程だけでなく第２のエッチング工程にも適用可能である。また、下地シリコン層はａ−Ｓｉ（ａｍｏｒｐｈｏｕｓ　ｓｉｌｉｃｏｎ）としたが多結晶シリコン（ｐｏｌｙｃｒｙｓｔａｌ　ｓｉｌｉｃｏｎ）でも適用可能である。
【００２８】
次に、図４を参照して、パターン形成以外の、アイランド領域の同時形成について説明する。
【００２９】
上述した実施の形態では、次ぎ工程のためのアライメントパターン形成工程と選択的な不純物導入工程とに適用したが、アライメントパターン形成は単なるパターンの形成のみならず、例えばアイランド領域６の形成と同時に行うこともできる。すなわち、図示されるように、アライメントパターン４の他にアイランド領域８に対するパターンも同時形成できるので、アライメントマーク用、アイランド用、及びドーピング用それぞれの三つの形成目的に対して一つのフォトレジストで充足可能である。
【００３０】
次に、図５を参照して、図１とは別の実施の形態について説明する。
【００３１】
図示されるガラス基板１１には、図１（ｂ）に示される下地シリコン層１３の表面にほぼ１０００オングストロームの二酸化ケイ素がＬＰ−ＣＶＤあるいはＰＥ−ＣＶＤにより酸化膜１５として形成されている。この酸化膜１５を下地シリコン層１３の上に形成することにより、下地シリコン層１３がレジスト層１４から汚染されることを防ぐことが可能となる。
【００３２】
上記説明では、レジスト層を三層に形成しているが、フォトマスクのハーフトーン領域を複数段階に形成することにより、四層以上の複数層を形成することも可能である。
【００３３】
【発明の効果】
以上説明したように本発明によれば、フォトマスクにハーフトーン領域を有するハーフトーンマスクを用いて生成した最も薄厚のレジスト層部分を利用し、エッチング処理してアライメントパターンを形成する薄膜半導体装置の製造方法が得られる。この方法によって、複数のフォトレジスト生成工程を一つにできるので、工程の簡略化を実現すると共に複数のフォトレジストによる目合わせを回避してアライメント精度を向上させることができる。
【図面の簡単な説明】
【図１】本発明による実施の一形態を薄膜半導体装置の断面図により製造工程を示す図である。
【図２】図１（ｃ）における製造工程の詳細な一形態を示す図である。
【図３】本実施の形態を適用する薄膜半導体装置の基板平面の一形態を示す図である。
【図４】図１とは別で、パターン形成に代わり、アイランド領域の同時形成のための一形態を示す図である。
【図５】図１とは別で、下地シリコーン層に対する汚染防止のための一形態を示す図である。
【図６】従来の一例を薄膜半導体装置の断面図により製造工程を示す図である。
【符号の説明】
１　　遮光パターン部
２　　透過パターン部
３　　ハーフトーンパターン部
４、３１　　アライメントパターン
５　　メインパターン領域
６　　アイランド領域
１１　　ガラス基板
１２　　絶縁膜
１３　　下地シリコン層
１４　　レジスト層
２０　　ハーフトーンマスク
２１　　遮光マスク部分
２２　　透過マスク部分
２３　　半透過マスク部分（ハーフトーンマスク部分）
３０　　基板
３２　　トランジスタ形成領域
【図１】
2004014622.tif 000003
【図２】
2004014622.tif 000004
【図３】
2004014622.tif 000005
【図４】
2004014622.tif 000006
【図５】
2004014622.tif 000007
【図６】
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