(57)【要約】【課題】トレンチ分離において、溝が交差する部分に窪みが形成されることを抑制できる半導体装置を提供する。【解決手段】半導体基板上に形成されたＳｉＯ２膜２と、このＳｉＯ２膜２領域内に設けられた溝３とで素子領域１を絶縁分離する素子において、溝３が交差する部分にＳｉＯ２膜２領域を局所的に拡張した領域４を配置する。この構成により、分離溝が交差する領域に従来例で発生していた窪みがなくなり、後の工程で形成される素子電極や配線用の多結晶Ｓｉ膜の残渣発生を防ぐことができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された分離溝を有する半導体装置において、前記分離溝が交差する部分は局所的に溝幅が狭められていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜に形成された開口部から前記半導体基板に設けられた前記分離溝と、前記分離溝の側壁および底部に設けられた第２の絶縁膜と、前記分離溝に埋め込まれた誘電体膜と、前記分離溝の上部に設けられた第３の絶縁膜とを備え、
前記分離溝が交差する部分に前記第１の絶縁膜を局所的に拡張した領域が配置されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記拡張領域の拡張寸法（Ｌ１）は前記溝幅の０．１〜０．２倍であることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記拡張領域の拡張寸法は、拡張後の交差部分での対角線上の溝幅（Ｗ２）が前記溝幅（Ｗ１）とほぼ等しいことを特徴とする半導体装置。
【請求項５】
請求項３または４に記載の半導体装置において、
前記拡張領域の長さ（Ｌ２）は前記溝幅の１〜２倍であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の素子分離技術に関し、特にトレンチ分離に関するものである。
【０００２】
【従来の技術】
近年、素子の寄生容量低減や高密度・高集積化を実現するため、トレンチ分離法が広く使われている。トレンチ分離法とは、シリコン（Ｓｉ）基板に溝（トレンチ）を形成し、その内部にポリシリコン膜等を充填し、表面を平坦化して、素子間を絶縁分離する方法である。
【０００３】
図４は、従来のトレンチ分離の形成方法の説明図である（例えば、特許文献１参照）。
【０００４】
従来例のトレンチ分離は、図４（ａ）に示すように、Ｓｉ基板３１上に酸化膜３２を形成後、溝３３を形成する。次に図４（ｂ）に示すように、溝３３の側壁、底部を酸化してＳｉＯ２膜３４を形成後、底部にイオン注入によるチャネルストッパー層３５を形成する。次に図４（ｃ）に示すように、溝３３を充填する多結晶Ｓｉ膜３６を成長後、溝３３以外の不要部分の多結晶Ｓｉ膜３６を除去する。図４（ｄ）に示すように、溝３３内の多結晶Ｓｉ膜３６の表面を酸化してＳｉＯ２膜３７を形成すると、トレンチ分離が形成される。
【０００５】
【特許文献１】
特開平０４−１４８２９号公報
【０００６】
【発明が解決しようとする課題】
図５は従来例のトレンチ分離の構成を示す図であり、図５（ａ）、（ｅ）は溝が交差する領域を、図５（ｂ）は溝が交差しない領域を示している。また、図５（ｃ）、（ｄ）はそれぞれ図５（ａ）の線ａ１−ａ２、図５（ｂ）の線ｂ１−ｂ２に沿ったトレンチ分離の断面図である。
【０００７】
従来例では、図５（ｂ）、（ｄ）に示すように、溝３３が交差しない領域では溝３３内に多結晶Ｓｉ膜３６が十分に充填され、溝３３上部に窪みが生じることはない。しかしながら、図５（ａ）、（ｃ）に示すように、溝３３が交差して配置される領域では、溝３３幅が√２倍程度に広がるため、多結晶Ｓｉ膜３６の充填が不十分で溝３３上部に大きな窪みが発生してしまう。この窪みは、ＳｉＯ２膜３７形成によっても平坦化できず、溝３３内に大きな窪みが残ってしまう。
【０００８】
この窪みに、後工程の多結晶Ｓｉ膜３８からなる素子電極や配線を形成する工程で、多結晶Ｓｉ膜３８が残渣として残るという問題が発生する。
【０００９】
図５（ｅ）に示すように、この多結晶Ｓｉ膜３８の残渣が多結晶Ｓｉ膜３８の電極または配線Ａ３９と電極または配線Ｂ４０の間をブリッジ状に連結させるため、素子の動作不良、特性不良を引き起こす。
【００１０】
本発明の目的は、上記のような溝が交差する領域においても溝内に窪みの発生を抑え、多結晶Ｓｉ膜の残渣が残らないトレンチ分離を提供するものである。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る半導体装置は、半導体基板に形成された分離溝を有する半導体装置において、分離溝が交差する部分は局所的に溝幅が狭められていることを特徴とする。
【００１２】
具体的には、半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜に形成された開口部から半導体基板に設けられた分離溝と、分離溝の側壁および底部に設けられた第２の絶縁膜と、分離溝に埋め込まれた誘電体膜と、分離溝の上部に設けられた第３の絶縁膜とを備え、分離溝が交差する部分に第１の絶縁膜を局所的に拡張した領域が配置されている。
【００１３】
この構成により、分離溝が交差する領域に従来例で発生していた窪みがなくなり、後の工程で形成される素子電極や配線用の多結晶Ｓｉ膜の残渣発生を防ぐことができる。
【００１４】
上記の半導体装置において、拡張領域の拡張寸法（Ｌ１）は溝幅の０．１〜０．２倍であることが好ましい。
【００１５】
上記の半導体装置において、拡張領域の拡張寸法は、拡張後の交差部分での対角線上の溝幅（Ｗ２）が溝幅（Ｗ１）とほぼ等しいことが好ましい。
【００１６】
上記の半導体装置において、拡張領域の長さ（Ｌ２）は溝幅の１〜２倍であることが好ましい。
【００１７】
【発明の実施の形態】
以下、本発明によるトレンチ分離の一実施形態について、図面を参照しながら説明する。
【００１８】
図１（ａ）、（ｂ）は本実施形態に係るトレンチ分離の構成を示す平面図であり、図１（ａ）は溝が交差する領域を、図１（ｂ）は溝が交差しない領域を示している。また、図１（ｃ）、（ｄ）はそれぞれ図１（ａ）の線ａ１−ａ２、図２（ｂ）の線ｂ１−ｂ２に沿ったトレンチ分離の断面図である。
【００１９】
まず、図１（ａ）、（ｂ）に示すように素子領域１は、ＬＯＣＯＳ（第１の絶縁膜）領域２と溝領域３によって分離されている。さらに図１（ａ）に示すように、溝が交差する領域には局所的にＬＯＣＯＳ領域を拡張、溝領域３を狭めるＬＯＣＯＳ拡張領域４を設けている。
【００２０】
このＬＯＣＯＳ拡張領域４の溝領域３エッジから拡張寸法（Ｌ１）は、溝幅（Ｗ１）の０．１〜０．２倍の長さで、溝交差点での対角線上溝幅（Ｗ２）が溝幅（Ｗ１）と同程度になるようにしている。また、拡張する領域の長さ（Ｌ２）は、溝幅（Ｗ１）の１〜２倍である。
【００２１】
図２は、本実施形態に係るトレンチ分離の製造方法を示す工程断面図である。
【００２２】
まず図２（ａ）に示すように、Ｓｉ基板１０（半導体基板）上全面に、膜厚が約２０ｎｍの酸化膜１１を熱酸化法により形成し、次いでＣＶＤ法により膜厚が約１２０ｎｍのＳｉ３Ｎ４膜１２を堆積し、フォトリソグラフィーによるレジスト（図示せず）をマスクに素子分離領域となるＳｉ３Ｎ４膜１２をエッチングする。このＳｉ３Ｎ４膜１２をマスクとして、パイロジェニック酸化法によりＬＯＣＯＳ膜１３（第１の絶縁膜）を、約４００ｎｍの厚さに形成する。続いて、ＣＶＤ法により膜厚が約１６０ｎｍのＳｉ３Ｎ４膜１４を全面に堆積し、その上にフォトリソグラフィーによるレジスト１５をトレンチ分離の溝領域を開口して形成する。次に、このレジスト１５をマスクにＳｉ３Ｎ４膜１４と続いてＬＯＣＯＳ膜１３をエッチング、Ｓｉ基板１０を露出させる。
【００２３】
次に図２（ｂ）に示すように、レジスト１５を除去した後、Ｓｉ３Ｎ４膜１４をマスクにしてＳｉ基板１０をエッチングして溝１６を形成する。この溝１６は幅が約１μｍ、深さが約３μｍである。
【００２４】
次に図２（ｃ）に示すように、溝１６底部にボロンのイオンを、ドーズ量が７×１０１２ｃｍ−２程度、加速エネルギーが２０ｋｅＶ程度の条件で注入し、次にパイロジェニック酸化法によって溝１６の側壁と底部に約１００ｎｍの厚さのＳｉＯ２膜１７（第２の絶縁膜）を形成すると同時に、溝１６底部に導入されたボロンイオンを活性化させてチャネルストッパー層１８を形成する。
【００２５】
次に図２（ｄ）に示すように、ＣＶＤ法により約１２００ｎｍの厚さの多結晶Ｓｉ膜１９（誘電体膜）を溝１６の内壁およびＳｉ基板１０の全面に堆積する。続いて、ＲＩＥによる異方性のエッチングを用いて、溝１６内を除いて、Ｓｉ基板１０表面の多結晶Ｓｉ膜１９を全面除去する。このようにして溝１６内に多結晶Ｓｉ膜１９が埋め込まれるが、溝が交差する領域においても上記本発明のＬＯＣＯＳ拡張領域を配置することで溝１６幅が広がらないため、交差しない領域と同様に平坦化して多結晶Ｓｉ膜１９を溝１６内に埋め込むことができる。
【００２６】
次に図２（ｅ）に示すように、Ｓｉ３Ｎ４膜１４をマスクにして、パイロジェニック酸化法により溝１６に埋め込んだ多結晶Ｓｉ膜１９の表面を酸化して酸化膜２０（第３の絶縁膜）を約４００ｎｍの厚さに形成する。最後に、Ｓｉ３Ｎ４膜１４、Ｓｉ３Ｎ４膜１２および酸化膜１１を除去してトレンチ分離を形成する。溝１６が交差する領域でも図２（ｄ）で示す工程で多結晶Ｓｉ膜１９が平坦化されて埋め込まれているため、トレンチ分離の断面形状は溝１６が交差しない領域と同様に、窪みができることはない。
【００２７】
この後、図２（ｆ）に示すように、ＣＶＤ法により約２００ｎｍの厚さの多結晶Ｓｉ膜２１をＳｉ基板１０の全面に堆積し、パターニングしてＮＰＮトランジスタのベース電極、ＭＯＳトランジスタのゲート電極などの電極または配線を形成する。
【００２８】
上述のように本発明の構成によれば、溝１６が交差する領域においても窪みができないために、後の工程において多結晶Ｓｉ膜２１の残渣が発生することはない。
【００２９】
尚、本実施形態は溝が十字に交差する領域を例に説明したが、図３に示すようにＴ字に交差する領域またはＬ字に交差する領域に適用しても本発明の効果は得られる。
【００３０】
【発明の効果】
以上説明したように、本発明によれば、トレンチ分離の溝が交差する領域に、従来例で発生していた窪みがなくなり、後の工程で形成される素子電極や配線用の多結晶Ｓｉ膜の残渣発生を防ぐことができる。従って、素子を高集積、高密度に配置することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るトレンチ分離の構成を説明する図で、
（ａ）、（ｃ）は溝が十字に交差する領域を示す平面図および断面図
（ｂ）、（ｄ）は溝が交差しない領域を示す平面図および断面図
【図２】本発明の実施形態に係るトレンチ分離の製造方法の工程順を説明する断面図
【図３】本発明の実施形態に係るトレンチ分離の構成を説明する平面図で、
（ａ）、（ｂ）は溝がＴ字に交差する領域を示す図
（ｃ）は溝がＬ字に交差する領域を示す図
【図４】従来のトレンチ分離の製造方法の工程順を説明する断面図
【図５】従来のトレンチ分離の構成を説明する図で、
（ａ）、（ｃ）、（ｅ）は溝が十字に交差する領域を示す平面図および断面図
（ｂ）、（ｄ）は溝が交差しない領域を示す平面図および断面図
【符号の説明】
１  素子領域
２  ＬＯＣＯＳ領域
３  溝領域
４  ＬＯＣＯＳの拡張領域
１０  Ｓｉ基板
１１  ＳｉＯ２膜
１２  Ｓｉ３Ｎ４膜
１３  ＬＯＣＯＳ膜
１４  Ｓｉ３Ｎ４膜
１５  レジスト
１６  溝
１７  ＳｉＯ２膜
１８  チャネルストッパー層
１９  多結晶Ｓｉ膜
２０  ＳｉＯ２膜
２１  多結晶Ｓｉ膜
３１  Ｓｉ基板
３２  ＬＯＣＯＳ膜
３３  溝
３４  ＳｉＯ２膜
３５  チャネルストッパー層
３６  多結晶Ｓｉ膜
３７  ＳｉＯ２膜
３８  多結晶Ｓｉ膜の残渣
３９  多結晶Ｓｉ膜の電極または配線Ａ
４０  多結晶Ｓｉ膜の電極または配線Ｂ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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