(57)【要約】【課題】バイポーラトランジスタ構造を有する半導体装置において、コレクタ領域とベース領域との間に介設した第１絶縁層の膜厚、及びベース領域とエミッタ領域との間に介設した第２絶縁層の膜厚の設定自由度を高め、バイポーラトランジスタを高性能化するとともに、ストリンガーの生起を防止して製造歩留り及び信頼性を向上させることができるバイポーラトランジスタ構造を有する半導体装置及び同半導体装置の製造方法を提供する。【解決手段】ベース半導体層を所定形状にエッチングしてベース領域を形成する際に、ベース半導体層の上面に積層したエミッタ半導体層と第２絶縁層とをエッチングすることにより露出させたベース半導体層の上面に金属シリサイド層を積層し、同金属シリサイド層とベース半導体層とをエッチングすることにより、ベース領域の外側縁にエッチング端面を形成する。【選択図】　　図１０
2004014656.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成したコレクタ領域と、
同コレクタ領域を形成した半導体基板上面に積層した第１開口を有する第１絶縁層と、
同第１絶縁層の上面に積層したベース半導体層からなるベース領域と、
同ベース半導体層の上面に積層した第２開口を有する第２絶縁層と、
同第２絶縁層の上面に積層したエミッタ半導体層からなるエミッタ領域とから構成したバイポーラトランジスタ構造であって、
エミッタ半導体層と第２絶縁層とをエッチングすることにより露出させたベース半導体層の上面に金属シリサイド層を積層し、
同金属シリサイド層とベース半導体層とをエッチングすることにより、外側縁にエッチング端面を形成したベース領域を有するバイポーラトランジスタ構造を具備することを特徴とする半導体装置。
【請求項２】
金属シリサイド層の上面には、固定化用絶縁層を積層したことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にコレクタ領域を形成し、
同コレクタ領域を形成した半導体基板上面に第１開口を有する第１絶縁層を積層し、
同第１絶縁層の上面にベース半導体層を積層し、
同ベース半導体層の上面に第２開口を有する第２絶縁層を積層し、
同第２絶縁層の上面にエミッタ半導体層を積層し、
エミッタ半導体層と第２絶縁層とをエッチングによって所定形状にパターンニングすることによりエミッタ領域を形成し、
同エミッタ領域を形成した半導体基板上面に金属層を積層して熱処理を行なうことにより金属シリサイド層を形成し、
金属シリサイド層とベース半導体層とをエッチングによって所定形状にパターンニングすることによりベース領域を形成したバイポーラトランジスタ構造を形成してなることを特徴とする半導体装置の製造方法。
【請求項４】
金属シリサイド層の上面には、固定化用絶縁層を積層することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び同半導体装置の製造方法に関するものであり、特に、バイポーラトランジスタを具備する半導体装置及び同半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、多数のトランジスタを内蔵した半導体装置において、トランジスタとして縦型バイポーラトランジスタを用いた半導体装置が知られており、かかる縦型バイポーラトランジスタを用いることにより、高負荷駆動力、高速性、低ノイズ等の優れた特性を有するアナログ回路の設計が可能であることが知られている。
【０００３】
かかる縦型バイポーラトランジスタの一形態として、図１５に概略断面図で示す縦型バイポーラトランジスタが知られている。すなわち、まず、半導体基板１０１にコレクタ領域１０５を形成し、次いで、同コレクタ領域１０５を形成した半導体基板１０１上面に第１開口を有する第１絶縁層１０８を積層し、次いで、同第１絶縁層１０８の上面にベース半導体層１１０を積層し、同ベース半導体層１１０を所定のパターンにパターンニングしてベース領域１１２を形成し、次いで、同ベース領域１１２の上面に第２開口を有する第２絶縁層１１３を積層し、次いで、同第２絶縁層１１３の上面にエミッタ半導体層１１６を積層し、同エミッタ半導体層１１６を所定形状にエッチングすることによりエミッタ領域１１８を形成し、上下方向にコレクタ領域１０５、ベース領域１１２、エミッタ領域１１８を重合して縦型バイポーラトランジスタ構造を形成しているものである。
【０００４】
以下において、図１５に示す縦型ＮＰＮバイポーラトランジスタの形成方法を簡単に説明する。
【０００５】
図１１に示すように、以下に説明する縦型ＮＰＮバイポーラトランジスタは、半導体サブストレート１０１ａ上に、エピタキシャル成長によってＮ型シリコンからなるエピタキシャル層１０１ｂを積層した半導体基板１０１を用いて構成している。
【０００６】
半導体基板１０１の半導体サブストレート１０１ａには、Ｎ型不純物を高濃度に注入してコレクタ埋込領域１０２を形成しており、同半導体サブストレート１０１ａ上面にエピタキシャル層１０１ｂを積層して半導体基板１０１を形成し、さらに、半導体基板１０１表面には、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）構造からなる分離絶縁層１０３を形成するとともに、分離絶縁層１０３の下側にはイオン注入によってＰ型不純物を注入することにより素子分離領域１０４を形成している。分離絶縁層１０３及び素子分離領域１０４で区切られたＮ型半導体領域がコレクタ領域１０５である。
【０００７】
コレクタ埋込領域１０２には、Ｎ型不純物を高濃度に注入して形成したプラグイン領域１０６を接続しており、同プラグイン領域１０６の上端には、Ｎ型の高濃度不純物をさらに注入して形成したコレクタ電極取出領域１０７を設けている。
【０００８】
上記の構成とした半導体基板１０１上面には、ＳｉＯ２膜からなる第１絶縁層１０８を積層し、フォトリソグラフィによるパターンニングによってコレクタ埋込領域１０２上方部分の第１絶縁層１０８の一部は除去し、第１開口１０８ａを形成している。
【０００９】
そして、残存させた第１絶縁層１０８をマスクとして同第１開口１０８ａからエピタキシャル層１０１ｂにＮ型不純物を注入することにより、エピタキシャル層１０１ｂにコレクタ高濃度領域１０９を形成している。
【００１０】
コレクタ高濃度領域１０９の形成後、半導体基板１０１上面にはエピタキシャル成長によってＰ型のシリコン−ゲルマニウムからなるベース半導体層１１０を積層し、さらに、同ベース半導体層１１０上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層１１１を積層し、同フォトレジスト層１１１に所要形状のパターンニングを行って、フォトレジスト層１１１をエッチングマスクとしてベース半導体層１１０のエッチングを行なうことによりベース領域１１２を形成している。
【００１１】
特に、ベース領域１１２は、第１開口１０８ａ部分に積層した真性ベース領域１１２ａと、同真性ベース領域１１２ａの外周であって第１絶縁層１０８上面に積層したベース電極取出領域１１２ｂとから構成している。
【００１２】
ベース領域１１２の形成後、フォトレジスト層１１１は除去し、図１２に示すように、上記の構成とした半導体基板１０１上面にＳｉＯ２膜からなる第２絶縁層１１３を積層し、さらに、同第２絶縁層１１３上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層１１４を積層し、同フォトレジスト層１１４に所要形状のパターンニングを行って、フォトレジスト層１１４をエッチングマスクとして第２絶縁層１１３のエッチングを行なうことにより、真性ベース領域１１２ａ上の一部の第２絶縁層１１３を除去して第２開口１１３ａを形成している。
【００１３】
第２開口１１３ａの形成後、同第２開口１１３ａからエピタキシャル層１０１ｂにＮ型不純物を注入することにより、エピタキシャル層１０１ｂにはコレクタ動作領域１１５を形成している。
【００１４】
コレクタ動作領域１１５の形成後、フォトレジスト層１１４は除去し、図１３に示すように、半導体基板１０１上面にはエピタキシャル成長によってＮ型のポリシリコンからなるエミッタ半導体層１１６を積層し、さらに、同エミッタ半導体層１１６上面にはフォトリソグラフィによるパターンニングに用いるフォトレジスト層１１７を積層し、同フォトレジスト層１１７に所要形状のパターンニングを行なって、フォトレジスト層１１７をエッチングマスクとしてエミッタ半導体層１１６のエッチングを行なうことにより、真性ベース領域１１２ａと接合したエミッタ領域１１８を形成している。
【００１５】
なお、エミッタ領域１１８は、外側縁１１８ｂが真性ベース領域１１２ａの上面に重合すべく形成しており、エミッタ領域１１８の外側縁１１８ｂと真性ベース領域１１２ａとの間に第２絶縁層１１３を介在させるべく構成している。
【００１６】
エミッタ領域１１８の形成後、フォトレジスト層１１７をエッチングマスクとしてさらなるエッチングを行なうことにより、図１４に示すように、エミッタ領域１１８との重合部分以外のベース領域１１２上面を露出させている。
【００１７】
このとき、ベース領域１１２の上面を確実に露出させるべく、エッチングにおいては、ベース領域１１２を被覆した第２絶縁層１１３をエッチングするだけでなく、第１絶縁層１０８の一部もエッチングするオーバーエッチング条件でエッチングを行なっている。
【００１８】
なお、ベース領域１１２の外側縁は、第１絶縁層１０８の上面よりも突出した段差形状となっているので、ベース領域１１２の外側縁には第２絶縁層１１３の膜厚の厚い領域が形成されており、オーバーエッチング条件でエッチングを行なってもベース領域１１２の外側縁には第２絶縁層１１３が残存し、図１４に示すように、ベース領域１１２の外側縁には残存した第２絶縁層１１３からなるサイドウォール１１９が形成される。
【００１９】
エッチングによるベース領域１１２の露出を行なった後、フォトレジスト層１１７は除去し、半導体基板１０１上面にはチタン，コバルト等の金属層を全面的にスパッタリングして熱処理を行なうことにより、スパッタリングにより形成した金属層の金属と、ベース領域１１２及びエミッタ領域１１８のシリコンとを反応させてシリサイド化を生起し、図１５に示すように、ベース領域１１２及びエミッタ領域１１８の上面に低抵抗の金属シリサイド層１２０を形成している。なお、シリサイド化されなかった金属層は、エッチングによって除去している。
【００２０】
その後、半導体基板１０１上面にはＢＰＳＧ（ボロン・リン・シリケートガラス）等の平坦化絶縁層１２１を形成し、同平坦化絶縁層１２１上面を平坦化処理している。
【００２１】
平坦化絶縁層１２１には、ベース電極取出領域１１２ｂ上、コレクタ電極取出領域１０７上、エミッタ領域１１８上にそれぞれコンタクト孔１２２を穿設し、同コンタクト孔１２２にタングステン等の導電プラグを充填してベース電極１２３Ｂ、コレクタ電極１２３Ｃ、エミッタ電極１２３Ｅをそれぞれ形成している。
【００２２】
ベース電極１２３Ｂ、コレクタ電極１２３Ｃ、エミッタ電極１２３Ｅには、それぞれ平坦化絶縁層１２１上面に形成した通電配線１２４を介して通電可能としている。
【００２３】
このようにして、半導体装置では縦型ＮＰＮバイポーラトランジスタの形成を行なっている。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記したバイポーラトランジスタを具備する半導体装置には次のような問題があった。
【００２５】
すなわち、図１４に示すように、バイポーラトランジスタにおける第２絶縁層１１３は、上記したオーバーエッチング条件でエッチングすることによってベース領域１１２上面から完全に除去すべく構成しており、通常、オーバーエッチング条件によるオーバーエッチング量としては第２絶縁層１１３の膜厚の５０％程度としているため、第１絶縁層１０８の膜厚を大きくするか、または、第２絶縁層１１３の膜厚を小さくすることにより、第２絶縁層１１３のエッチングにともなう第１絶縁層１０８の消失を防止しなければならないものの、第１絶縁層１０８の膜厚を大きくした場合には、ベース領域１１２の真性ベース領域１１２ａとベース電極取出領域１１２ｂとの間に大きな段差が生起され、同段差部分にストレスの集中が生じやすくなるためにストレスマネージメントの観点から好ましくなかった。
【００２６】
一方、第２絶縁層１１３の膜厚を小さくした場合には、エミッタ領域１１８の外側縁１１８ｂと真性ベース領域１１２ａとの間に介在させた第２絶縁層１１３の膜厚が小さくなることにより寄生容量の増大化が生じ、バイポーラトランジスタの高速動作を阻害するおそれがあった。
【００２７】
このように、第１絶縁層１０８及び第２絶縁層１１３の膜厚設定には制約が多く、バイポーラトランジスタの性能を十分に引き出すことができる第１絶縁層１０８及び第２絶縁層１１３の膜厚設定が困難であるという問題があった。
【００２８】
また、バイポーラトランジスタにおいて金属層のシリサイド化によって金属シリサイド層１２０を形成する場合、ベース領域１１２の外側縁には第２絶縁層１１３からなるサイドウォール１１９が形成されていることにより、半導体基板１０１上面に全面的に金属層を積層して熱処理を行なった際に、金属層がベース領域１１２端部からサイドウォール１１９に跨りながらストリンガー状に残存しやすく、残存した金属層がストリンガーとなって半導体装置の製造過程において剥離し、配線間に付着することにより短絡を生起して、歩留りの低下や信頼性の低下などの不具合を生起するという問題があった。
【００２９】
さらに、熱処理を行なって形成した金属シリサイド層１２０において、金属シリサイド層１２０の形成後に金属の部分的な凝集が生じる場合があり、凝集にともなって金属シリサイド層１２０に線幅の細い領域が生起され、その結果、金属シリサイド層の抵抗値が増大する細線効果が生じるという問題があった。
【００３０】
【課題を解決するための手段】
上記の問題を解決すべく、本発明の半導体装置では、半導体基板に形成したコレクタ領域と、同コレクタ領域を形成した半導体基板上面に積層した第１開口を有する第１絶縁層と、同第１絶縁層の上面に積層したベース半導体層からなるベース領域と、同ベース半導体層の上面に積層した第２開口を有する第２絶縁層と、同第２絶縁層の上面に積層したエミッタ半導体層からなるエミッタ領域とから構成したバイポーラトランジスタ構造であって、エミッタ半導体層と第２絶縁層とをエッチングすることにより露出させたベース半導体層の上面に金属シリサイド層を積層し、同金属シリサイド層とベース半導体層とをエッチングすることにより、外側縁にエッチング端面を形成したベース領域を有するバイポーラトランジスタ構造を具備すべく構成した。
【００３１】
さらに、金属シリサイド層の上面には、固定化用絶縁層を積層したことにも特徴を有するものである。
【００３２】
また、本発明の半導体装置の製造方法では、半導体基板上にコレクタ領域を形成し、同コレクタ領域を形成した半導体基板上面に第１開口を有する第１絶縁層を積層し、同第１絶縁層の上面にベース半導体層を積層し、同ベース半導体層の上面に第２開口を有する第２絶縁層を積層し、同第２絶縁層の上面にエミッタ半導体層を積層し、エミッタ半導体層と第２絶縁層とをエッチングによって所定形状にパターンニングすることによりエミッタ領域を形成し、同エミッタ領域を形成した半導体基板上面に金属層を積層して熱処理を行なうことにより金属シリサイド層を形成し、金属シリサイド層とベース半導体層とをエッチングによって所定形状にパターンニングすることによりベース領域を形成してなるバイポーラトランジスタ構造を形成することとした。
【００３３】
さらに、金属シリサイド層の上面には、固定化用絶縁層を積層してレジスト層を積層することにも特徴を有するものである。
【００３４】
【発明の実施の形態】
本発明の半導体装置及び同半導体装置の製造方法は、半導体装置内に形成するバイポーラトランジスタ構造において、従来のように第１絶縁層の上面にベース半導体層に積層した後、すぐに同ベース半導体層を所定形状にパターンニングしてベース領域を形成するのではなく、ベース半導体層上面に第２絶縁層とエミッタ層とを積層し、同エミッタ層を用いてエミッタ領域を形成しながらベース半導体層上面の不要なエミッタ半導体層と第２絶縁層とをエッチングしてベース半導体層上面を露出させ、露出したベース半導体層上面に金属シリサイド層を積層し、金属シリサイド層とベース半導体層とを所定形状にエッチングしてベース領域を形成しているものである。
【００３５】
従って、第２絶縁層のエッチングにともなって第１絶縁層までもエッチングされることが防止きるので、第１絶縁層の膜厚と第２絶縁層の膜厚をそれぞれ個別に設定することができ、形成するバイポーラトランジスタの性能を最も引き出すことができる膜厚に第１絶縁層の膜厚と第２絶縁層の膜厚とを設定することにより、バイポーラトランジスタの性能を向上させることができる。
【００３６】
また、ベース半導体層をエッチングによってベース領域を形成する前に金属シリサイド層をベース半導体層上面に積層し、金属シリサイド層とベース半導体層とを所定形状にエッチングすることによってベース領域を形成することにより、ベース領域外周縁にストリンガーが生起されることを防止でき、ストリンガーに起因する歩留りの低下や信頼性の低下などの不具合を解消できる。
【００３７】
さらに、金属シリサイド層の上面に固定化用絶縁層を積層した場合には、金属シリサイド層の形成後に同金属シリサイド層において金属の部分的な凝集が生じることを固定化用絶縁層によって防止でき、金属シリサイド層の抵抗値が増大する細線効果の生起を防止できる。
【００３８】
以下において、図面に基づいてバイポーラトランジスタ構造の形成工程について詳細に説明する。本実施の形態では、縦型ＮＰＮバイポーラトランジスタの形成方法を説明するが、縦型ＮＰＮバイポーラトランジスタに限定するものではない。
【００３９】
図１に示すように、以下に説明する縦型ＮＰＮバイポーラトランジスタは、Ｐ型のシリコン基板からなる半導体サブストレート１ａに、エピタキシャル成長によってＮ型シリコンからなるエピタキシャル層１ｂを積層した半導体基板１を用いて構成している。
【００４０】
半導体サブストレート１ａには、Ｎ型不純物を高濃度に注入してコレクタ埋込領域２を形成しており、同コレクタ埋込領域２の形成後、半導体サブストレート１ａ上面にエピタキシャル層１ｂを積層している。
【００４１】
エピタキシャル層１ｂの積層後、同エピタキシャル層１ｂ表面にはＬＯＣＯＳ構造からなる分離絶縁層３を形成し、さらに、コレクタ埋込領域２の周囲であって分離絶縁層３の下方にはイオン注入によって素子分離領域４を形成している。分離絶縁層３と素子分離領域４とで囲まれた領域におけるＮ型半導体領域をコレクタ領域５と呼ぶことにする。
【００４２】
コレクタ埋込領域２は、外側縁部分においてエピタキシャル層１ｂを介して分離絶縁層３と積層状態となっており、分離絶縁層３及び素子分離領域４の形成後、積層部分の一部にＮ型不純物を高濃度に、かつ、コレクタ埋込領域２に至る深さまでイオン注入することによりプラグイン領域６を形成している。さらに、同プラグイン領域６の上端には、Ｎ型の高濃度不純物をイオン注入によって注入し、コレクタ電極取出領域７を形成している。
【００４３】
上記の構成とした半導体基板１上面には、図２に示すように、ＣＶＤ法（化学的気相成長法）によってＳｉＯ２膜を成膜し、第１絶縁層８としている。そして、同第１絶縁層８上には第１フォトレジスト層９を形成し、同第１フォトレジスト層９に所要形状のパターンニングを行なって第１レジスト開口部９ａを形成し、同第１レジスト開口部９ａを用いて第１絶縁層８のエッチングを行なうことにより、第１絶縁層８に第１開口８ａを形成している。
【００４４】
そして、同第１開口８ａからエピタキシャル層１ｂにＮ型不純物を注入することにより、エピタキシャル層１ｂにコレクタ高濃度領域１０を形成している。
【００４５】
コレクタ高濃度領域１０の形成後、第１フォトレジスト層９は除去し、図３に示すように、半導体基板１上面にはエピタキシャル成長によってＰ型のシリコン−ゲルマニウムからなるベース半導体層１１を形成している。このとき、第１絶縁層８上面に成膜したベース半導体層１１は多結晶半導体層となるが、第１絶縁層８の第１開口８ａによって露出状態となっているエピタキシャル層１ｂ上に成膜したベース半導体層１１は、エピタキシャル成長によって単結晶半導体層となる。ベース半導体層１１のうち、単結晶半導体層の領域を真性ベース領域１２ａと呼び、多結晶半導体層の領域をベース電極取出領域１２ｂと呼ぶ。
【００４６】
ベース半導体層１１の成膜後、同ベース半導体層１１上面にはＣＶＤ法によってＳｉＯ２膜を成膜し、第２絶縁層１３としている。
【００４７】
第２絶縁層１３の積層後、図４に示すように、第２絶縁層１３上には第２フォトレジスト層１４を積層し、同第２フォトレジスト層１４に所要形状のパターンニングを行なって第２レジスト開口部１４ａを形成し、同第２レジスト開口部１４ａを用いて第２絶縁層１３のエッチングを行なうことにより、第２絶縁層１３に第２開口１３ａを形成している。
【００４８】
第２開口１３ａの形成後、同第２開口１３ａからエピタキシャル層１ｂにＮ型不純物を注入することにより、エピタキシャル層１ｂにはコレクタ動作領域１５を形成している。
【００４９】
コレクタ動作領域１５の形成後、第２フォトレジスト層１４は除去し、図５に示すように、半導体基板１上面にはエピタキシャル成長によってＮ型のポリシリコンからなるエミッタ半導体層１６を積層している。
【００５０】
エミッタ半導体層１６の積層後、同エミッタ半導体層１６上面には第３フォトレジスト層１７を積層し、同第３フォトレジスト層１７に所要形状のパターンニングを行なっている。
【００５１】
第３フォトレジスト層１７のパターンニング後、パターンニングされた第３フォトレジスト層１７をエッチングマスクとしてエミッタ半導体層１６のエッチングを行なうことにより、真性ベース領域１２ａと重合したエミッタ領域１８を形成している。
【００５２】
エミッタ領域１８の形成後、第３フォトレジスト層１７をエッチングマスクとして、第２絶縁層１３のエッチングを行なうことにより、図６に示すように、エミッタ領域１８との重合部分以外のベース半導体層１１を露出させている。
【００５３】
このとき、エミッタ領域１８の外側縁１８ｂと真性ベース領域１２ａとの間には第２絶縁層１３を介在させるべく構成している。第２絶縁層１３のエッチングによる除去後、第３フォトレジスト層１７も除去する。
【００５４】
ベース半導体層１１の露出を行なった後、半導体基板１上面にはスパッタリングでコバルトを積層し、次いで窒化チタンを積層した後、窒素雰囲気中でアニールを行なうことによりベース半導体層１１及びエミッタ領域１８のシリコンとコバルトとを反応させてシリサイド化を生起し、その後、ウエットエッチングによって窒化チタン及び未反応なコバルトを除去し、再度、窒素雰囲気中でアニールを行なうことにより、図７に示すように、ベース半導体層１１及びエミッタ領域１８を低抵抗の金属シリサイド層１９で被覆している。
【００５５】
なお、ベース半導体層１１及びエミッタ領域１８だけでなく、コレクタ電極取出領域７上面にも金属シリサイド層１９を積層すべく構成してもよい。
【００５６】
金属シリサイド層１９の形成後、図８に示すように、同金属シリサイド層１９の上面にはシリコン窒化膜からなる固定化用絶縁層２０を積層している。同固定化用絶縁層２　０を積層することによって、金属シリサイド層１９におけるコバルトの凝縮を防止でき、細線効果の生起を防止できる。
【００５７】
固定化用絶縁層２０の形成後、固定化用絶縁層２０上面には第４フォトレジスト層２１を積層し、同第４フォトレジスト層１９に所要形状のパターンニングを行なっている。
【００５８】
第４フォトレジスト層１９のパターンニング後、パターンニングされた第４フォトレジスト層１９をエッチングマスクとして固定化用絶縁層２０及び金属シリサイド層１９のエッチングを行ない、さらに、第４フォトレジスト層１９をエッチングマスクとして、第１絶縁層８が露出するまでベース半導体層１１のエッチングを行なうことにより、図９に示すように、ベース電極取出領域１２ｂの外側縁にエッチング端面２２を形成している。
【００５９】
なお、エッチングによって所定形状となったベース電極取出領域１２ｂと真性ベース領域１２ａとを合わせてベース領域１２と呼ぶ。
【００６０】
第４フォトレジスト層２１をエッチングマスクとして金属シリサイド層１９とベース半導体層１１とをエッチングすることにより、ベース領域１２の外周縁にストリンガーが生起されることを防止できるので、ストリンガーに起因する歩留りの低下や信頼性の低下などの不具合を解消できる。
【００６１】
ベース領域１２の形成後、図１０に示すように、半導体基板１上面にはＢＰＳＧ等の平坦化絶縁層２３を積層している。
【００６２】
平坦化絶縁層２３には、ベース電極取出領域１２ｂ上、コレクタ電極取出領域７上、エミッタ領域１８上にコンタクト孔２４を穿設し、同コンタクト孔２４にタングステンからなる導電プラグを充填して、ベース電極２５Ｂ、コレクタ電極２５Ｃ、エミッタ電極２５Ｅをそれぞれ形成している。
【００６３】
ベース電極２５Ｂ、コレクタ電極２５Ｃ、エミッタ電極２５Ｅには、それぞれ平坦化絶縁層２３上面に形成した通電配線２６を介して通電可能としている。
【００６４】
【発明の効果】
請求項１記載の本発明によれば、半導体基板に形成したコレクタ領域と、同コレクタ領域を形成した半導体基板上面に積層した第１開口を有する第１絶縁層と、同第１絶縁層の上面に積層したベース半導体層からなるベース領域と、同ベース半導体層の上面に積層した第２開口を有する第２絶縁層と、同第２絶縁層の上面に積層したエミッタ半導体層からなるエミッタ領域とから構成したバイポーラトランジスタ構造であって、エミッタ半導体層と第２絶縁層とをエッチングすることにより露出させたベース半導体層の上面に金属シリサイド層を積層し、同金属シリサイド層とベース半導体層とをエッチングすることにより、外側縁にエッチング端面を形成したベース領域を有するバイポーラトランジスタ構造を具備する半導体装置としたことにより、第２絶縁層のエッチングの際に第１絶縁層までもエッチングすることを防止でき、第１絶縁層の膜厚と第２絶縁層の膜厚とをそれ個別に設定することができる。
【００６５】
従って、第１絶縁層及び第２絶縁層を有するバイポーラトランジスタにおいて、第１絶縁層の膜厚と第２絶縁層の膜厚をバイポーラトランジスタが最も性能を引き出すことができる膜厚に設定することにより、バイポーラトランジスタの性能を向上させることができ、半導体装置の性能を向上させることができる。
【００６６】
しかも、ベース領域の外側縁には、ベース半導体層の上面に積層した金属シリサイド層と、ベース半導体層とをエッチングして形成したエッチング端面を設けたことにより、ベース領域の外側縁におけるストリンガーの生起を防止でき、同ストリンガーによる半導体装置の製造歩留りの低下あるいは信頼性の低下等を解消することができる。
【００６７】
請求項２記載の本発明によれば、金属シリサイド層の上面には、固定化用絶縁層を積層したことによって、金属シリサイド層の形成後に同金属シリサイド層における金属の部分的な凝集が生じることを固定化用絶縁層によって防止でき、金属シリサイド層の抵抗値が増大する細線効果の生起を防止できる。
【００６８】
請求項３記載の本発明によれば、半導体装置におけるバーポーラトランジスタ構造を、半導体基板上にコレクタ領域を形成し、同コレクタ領域を形成した半導体基板上面に第１開口を有する第１絶縁層を積層し、同第１絶縁層の上面にベース半導体層を積層し、同ベース半導体層の上面に第２開口を有する第２絶縁層を積層し、同第２絶縁層の上面にエミッタ半導体層を積層し、エミッタ半導体層と第２絶縁層とをエッチングによって所定形状にパターンニングすることによりエミッタ領域を形成し、同エミッタ領域を形成した半導体基板上面に金属層を積層して熱処理を行なうことにより金属シリサイド層を形成し、金属シリサイド層とベース半導体層とをエッチングによって所定形状にパターンニングすることによりベース領域を形成することによって、請求項１記載の発明と同様に、第１絶縁層の膜厚と第２絶縁層の膜厚とをそれ個別に設定することができ、第１絶縁層の膜厚と第２絶縁層の膜厚をバイポーラトランジスタが最も性能を引き出すことができる膜厚に設定することにより、バイポーラトランジスタの性能を向上させることができ、半導体装置の性能を向上させることができる。
【００６９】
しかも、ベース半導体層の上面に積層した金属シリサイド層と、ベース半導体層とをエッチングしベース領域を形成することにより、ベース領域の外側縁におけるストリンガーの生起を防止でき、同ストリンガーによる半導体装置の製造歩留りの低下あるいは信頼性の低下等を解消することができる。
【００７０】
請求項４記載の本発明によれば、金属シリサイド層の上面には、固定化用絶縁層を積層してレジスト層を積層することによって、請求項２記載の発明と同様に、金属シリサイド層の形成後に同金属シリサイド層における金属の部分的な凝集が生じることを固定化用絶縁層によって防止でき、金属シリサイド層の抵抗値が増大する細線効果の生起を防止できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図２】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図３】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図４】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図５】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図６】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図７】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図８】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図９】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図１０】本発明にかかる半導体装置に形成したバイポーラトランジスタ構造を説明する概略断面図である。
【図１１】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１２】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１３】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１４】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【図１５】半導体装置に形成した従来のバイポーラトランジスタ構造を説明する概略断面図である。
【符号の説明】
１　半導体基板
１ａ　半導体サブストレート
１ｂ　エピタキシャル層
２　コレクタ埋込領域
３　分離絶縁層
４　素子分離領域
５　コレクタ領域
６　プラグイン領域
７　コレクタ電極取出領域
８　第１絶縁層
８ａ　第１開口
１０　コレクタ高濃度領域
１２　ベース領域
１２ａ真性ベース領域
１２ｂベース電極取出領域
１３　第２絶縁層
１３ａ第２開口
１５　コレクタ動作領域
１８　エミッタ領域
１９　金属シリサイド層
２０　固定化用絶縁層
２２　エッチング端面
２３　平坦化絶縁層
２４　コンタクト孔
２５Ｂベース電極
２５Ｃコレクタ電極
２５Ｅエミッタ電極
２６　通電配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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