(57)【要約】【課題】本発明による映像データ処理システムは複数の行及び列のメモリセルアレイを含み、バースト読み出し／書き込み動作を実行するメモリを含む。【解決手段】前記システムは前記映像データが前記メモリから／に読み出し／書き込まれるように制御する制御器を含む。前記制御器は、前記映像データの水平の大きさが前記メモリの列幅より大きい時に、前記映像データを複数のセグメントに分割し、Ｉ＋１(Ｉはプラスの整数)番目のセグメントはＩ番目のセグメントの最後のバーストデータを含み、各セグメントは前記メモリの複数の行に各々対応する。【選択図】図１
2004326745.tif 000002
【特許請求の範囲】
【請求項１】
映像データ処理システムにおいて、
複数の行及び列のメモリセルアレイを含み、バースト読み出し／書き込み動作を実行するメモリと、
前記映像データが前記メモリから／に読み出し／書き込まれるように制御する制御器とを含み、
前記制御器は前記映像データを複数のセグメントに分割し、Ｉ＋１（Ｉはプラスの整数）番目のセグメントはＩ番目のセグメントの最後のバーストデータを含み、前記各セグメントは前記メモリの複数の行に各々対応することを特徴とする映像データ処理システム。
【請求項２】
前記制御器は前記映像データの水平の大きさが前記メモリの列幅より大きい時に、前記映像データを複数のセグメントに分割することを特徴とする請求項１に記載の映像データシステム。
【請求項３】
前記制御器は読み出し／書き込まれるバーストのスタート位置が前記Ｉ番目のセグメントの前記最後のバーストデータに属する時に、前記映像データのＩ＋１番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込むことを特徴とする請求項２に記載の映像データ処理システム。
【請求項４】
前記セグメントの大きさは前記メモリの列幅より小さいことを特徴とする請求項２に記載の映像データ処理システム。
【請求項５】
前記メモリはＳＤＲＡＭであることを特徴とする請求項２に記載の映像データ処理システム。
【請求項６】
前記制御器はＳＤＲＡＭメモリコントローラであることを特徴とする請求項５に記載の映像データ処理システム。
【請求項７】
前記メモリは単一バンク構造であることを特徴とする請求項５に記載の映像データ処理システム。
【請求項８】
前記メモリはＫ個のバンクを含むマルチバンク構造であることを特徴とする請求項５に記載の映像データ処理システム。
【請求項９】
前記制御器は、
前記映像データの連続したＫ個のラインを前記メモリの互いに異なるバンクに各々貯蔵することを特徴とする請求項８に記載の映像データ処理システム。
【請求項１０】
映像データ処理システムにおいて、
複数の行及び列のメモリセルアレイを含み、バースト読み出し／書き込み動作を実行するメモリと、
前記映像データが前記メモリから／に読み出し／書き込まれるように制御する制御器とを含み、
前記制御器は前記映像データを複数のセグメントに分割し、Ｉ（Ｉはプラスの整数）番目のセグメントはＩ＋１番目のセグメントの一番目のバーストデータを含み、前記各セグメントは前記メモリの複数の行に各々対応することを特徴とする映像データ処理システム。
【請求項１１】
前記制御器は前記映像データの水平の大きさが前記メモリの列幅より大きい時に、前記映像データを複数のセグメントに分割することを特徴とする請求項１０に記載の映像データシステム。
【請求項１２】
前記制御器は、読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ＋１番目のセグメントの前記一番目のバーストデータに属する時に、前記メモリのＩ番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込むことを特徴とする請求項１０に記載の映像データ処理システム。
【請求項１３】
前記各セグメントの大きさは前記メモリの列幅より小さいことを特徴とする請求項１０に記載の映像データ処理システム。
【請求項１４】
前記メモリはＳＤＲＡＭであることを特徴とする請求項１１に記載の映像データ処理システム。
【請求項１５】
前記制御器はＳＤＲＡＭメモリコントローラであることを特徴とする請求項１４に記載の映像データ処理システム。
【請求項１６】
前記メモリは単一バンク構造を有することを特徴とする請求項１４に記載の映像データ処理システム。
【請求項１７】
前記メモリはＫ（Ｋ≧２）個のバンクを含むマルチバンク構造を有することを特徴とする請求項１４に記載の映像データ処理システム。
【請求項１８】
前記コントローラは前記メモリの互いに異なるバンク内に映像データの連続したＫ個のラインを貯蔵することを特徴とする請求項１７に記載の映像データ処理システム。
【請求項１９】
映像データ処理システムにおいて、
複数の行及び列のメモリセルアレイを含む複数のメモリセルアレイバンクを具備したメモリと、
前記映像データが前記メモリから／に読み出し／書き込まれるように制御する制御器とを含み、
前記映像データの隣接したラインは互いに異なるメモリセルアレイバンクに各々対応することを特徴とする映像データ処理システム。
【請求項２０】
前記制御器は、前記映像データの水平の大きさが前記メモリの列幅より大きい時に、前記映像データを複数のセグメントに分割することを特徴とする請求項１９に記載の映像データ処理システム。
【請求項２１】
前記映像データの各ラインが前記複数のセグメントに分割され、一つのラインに該当する前記複数のセグメントが前記各メモリセルアレイバンクの隣接した行に各々貯蔵されることを特徴とする請求項１９に記載の映像データ処理システム。
【請求項２２】
前記各セグメントの大きさは前記メモリセルアレイバンクの列幅より小さいことを特徴とする請求項２０に記載の映像データ処理システム。
【請求項２３】
前記メモリはＳＤＲＡＭであることを特徴とする請求項１９に記載の映像データ処理システム。
【請求項２４】
映像データ処理システムにおいて、
複数の行及び列のメモリセルアレイを含む複数のメモリセルアレイバンクを具備したメモリと、
前記映像データが前記メモリから／に読み出し／書き込まれるように制御する制御器とを含み、
前記制御器は前記映像データの水平の大きさが前記メモリの列幅より大きい時に、前記映像データを複数のセグメントに分割し、Ｉ＋１（Ｉはプラスの整数）番目のセグメントはＩ番目のセグメントの最後のバーストデータを含み、前記映像データの隣接したラインは互いに異なるメモリセルアレイバンクに各々対応し、各セグメントは対応するメモリセルアレイバンクの複数の行に各々対応することを特徴とする映像データ処理システム。
【請求項２５】
前記制御器は、前記映像データの水平の大きさが前記メモリの列幅より大きい時に、前記映像データを複数のセグメントに分割することを特徴とする請求項２４に記載の映像データ処理システム。
【請求項２６】
前記制御器は、読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ番目のセグメントの前記最後のバーストデータに属する時に、前記映像データのＩ＋１番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込むことを特徴とする請求項２４に記載の映像データ処理システム。
【請求項２７】
前記各セグメントの大きさは前記メモリセルアレイバンクの列幅より小さいことを特徴とする請求項２４に記載の映像データ処理システム。
【請求項２８】
前記メモリはＳＤＲＡＭであることを特徴とする請求項２４に記載の映像データ処理システム。
【請求項２９】
前記映像データを読み出し／書き込む方法において、
前記映像データは複数のセグメントに分割され、Ｉ＋１（Ｉはプラスの整数）番目のセグメントはＩ番目のセグメントの最後のバーストデータを含み、そして前記セグメントは前記メモリの複数の行に各々対応し、
読み出し／書き込まれるバーストデータのスタート位置を受信する段階と、
前記読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ番目のセグメントの前記最後のバーストデータに属する時に、前記映像データのＩ＋１番目のセグメントに対応する前記メモリの行から／に前記バーストデータを読み出し／書き込む段階とを含むことを特徴とする映像データ読み出し／書き込み方法。
【請求項３０】
前記映像データの水平の大きさが前記メモリの列幅より大きいことを特徴とする請求項２９に記載の映像データ読み出し／書き込み方法。
【請求項３１】
前記各セグメントの大きさは前記メモリの列幅より小さいことを特徴とする請求項２９に記載の映像データ読み出し／書き込み方法。
【請求項３２】
前記映像データを読み出し／書き込む方法において、
前記映像データは複数のセグメントに分割され、Ｉ（Ｉはプラスの整数）番目のセグメントはＩ＋１番目のセグメントの一番目のバーストデータを含み、そして前記セグメントは前記メモリの複数の行に各々対応し、
読み出し／書き込まれるバーストデータのスタート位置を受信する段階と、
前記読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ＋１番目のセグメントの前記一番目のバーストデータに属する時に、前記映像データのＩ番目のセグメントに対応する前記メモリの行から／に前記バーストデータを読み出し／書き込む段階とを含むことを特徴とする映像データ読み出し／書き込み方法。
【請求項３３】
前記映像データの水平の大きさが前記メモリの列幅より大きいことを特徴とする請求項３２に記載の映像データ読み出し／書き込み方法。
【請求項３４】
前記各セグメントの大きさは前記メモリの列幅より小さいことを特徴とする請求項３２に記載の映像データ読み出し／書き込み方法。
【請求項３５】
バースト読み出し／書き込み動作を実行するメモリから／に映像データを読み出し／書き込む方法において、
前記映像データを複数のセグメントに分割する段階と、
Ｉ＋１番目（Ｉはプラスの整数）セグメントはＩ番目のセグメントの最後のバーストデータを含み、
前記セグメントは前記メモリの複数の行に各々対応し、
読み出し／書き込まれるバーストデータのスタート位置を受信する段階と、
前記Ｉ番目のセグメントの最後のバーストデータ内に読み出し／書き込まれるバーストデータのスタート位置が含まれる時に、前記映像データのＩ＋１番目のセグメントに対応する前記メモリの行から／に前記バーストデータを書き込み／読み出す段階とを含むことを特徴とする映像データ読み出し／書き込み方法。
【請求項３６】
バースト読み出し／書き込み動作を実行するメモリから／に映像データを読み出し／書き込む方法において、
前記映像データを複数のセグメントに分割する段階と、
Ｉ＋１番目の（Ｉはプラスの整数）はＩ番目のセグメントの最後のバーストデータを含み、前記セグメントは前記メモリの複数の行に各々対応し、
読み出し／書き込まれるデータのスタート位置を受信する段階と、
前記Ｉ＋１番目のセグメントの一番目のバーストデータ内に読み出し／書き込まれるバーストデータのスタート位置が含まれる時に、前記映像データのＩ番目のセグメントに対応する前記メモリの行から／に前記バーストデータを書き込み／読み出す段階とを含むことを特徴とする映像データ読み出し／書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は映像データ処理システムに関するものであり、さらに具体的には、映像データ処理システムでメモリから／に書き込み／読み出す方法に関するものである。
【背景技術】
【０００２】
最近映像データ処理技術は驚くべき速度で発展しており、静止映像だけではなく、動画に対する研究も相当な水準に到逹している。このような映像データ処理時には、頻繁に
メモリから／に映像データをアクセス（読み出し／書き込み）する。映像データ処理に対する処理技術が発展することによって、処理される映像データの大きさが大きくなり、それによって、メモリから／に映像データの頻繁な読み出し／書き込みによる性能の低下を最小化するための努力が続いている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、メモリから／に映像データを読み出し／書き込む速度を向上させることができる映像データ処理システムを提供することにある。
【０００４】
本発明の他の目的は、メモリから／に映像データを読み出し／書き込む速度を向上させることができる方法を提供することにある。
【課題を解決するための手段】
【０００５】
上述のような目的を達成するための本発明の一特徴によると、映像データ処理システムは複数の行及び列のメモリセルアレイを含み、バースト読み出し／書き込み動作を実行するメモリを含む。また前記システムは前記映像データが前記メモリから／に読み出し／書き込まれるように制御する制御器を含む。前記制御器は、前記映像データを複数のセグメントに割する。
【０００６】
Ｉ＋１(Ｉはプラスの整数)番目のセグメントはＩ番目のセグメントの最後のバーストデータを含むか、Ｉ番目のセグメントはＩ＋１番目のセグメントの一番目のバーストデータを含む。各セグメントは前記メモリの複数の行に各々対応する。
【０００７】
望ましい実施例で、前記制御器は前記映像データの水平の大きさが前記メモリの列幅より大きい時に、前記映像データを複数のセグメントに分割する。
【０００８】
望ましい実施例で、前記制御器は、読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ番目のセグメントの前記最後のバーストデータに属する時に、前記メモリの Ｉ＋１番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込む。また、前記制御器は読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ＋１番目のセグメントの前記一番目のバーストデータに属する時に、前記メモリのＩ番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込む。
【０００９】
望ましい実施例において、前記各セグメントの大きさは前記メモリの列幅より小さい。
【００１０】
一実施例において、前記メモリはＳＤＲＡＭ(Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)であり、前記制御器はＳＤＲＡＭメモリコントローラである。
【００１１】
一実施例において、前記メモリは単一バンク構造である。
【００１２】
他の実施例において、前記メモリはＫ個のバンクを含むマルチバンク構造である。前記制御器は、前記映像データの連続したＫ個のラインに対する水平データを前記メモリの互いに異なるバンクに各々貯蔵する。
【００１３】
本発明の他の特徴によると、映像データの水平データの大きさがバーストデータをアクセスするメモリのコラム幅より大きい時に、前記映像データを読み出し／書き込むため、前記映像データは複数のセグメントに分割され、Ｉ＋１(Ｉはプラスの整数)番目のセグメントはＩ番目のセグメントの最後のバーストデータを含むか、Ｉ番目のセグメントはＩ＋１番目のセグメントの一番目のバーストデータを含む。そして前記セグメントは前記メモリの複数の行に各々対応する。
【００１４】
本発明のまた他の特徴によると、映像データ処理システムは、複数の行及び列のメモリセルアレイを含む複数個のメモリセルアレイバンクを含む。また、前記システムは、映像データが前記メモリから／に読み出し／書き込まれるように制御する制御器を含む。前記制御器は、前記映像データと連結されたラインが互いに異なるメモリセルアレイバンクに各々対応する。
【００１５】
望ましい実施例において、前記制御器は、前記映像データを複数のセグメントに分割し、Ｉ＋１（Ｉはプラスの整数）番目のセグメントがＩ番目のセグメントの最後のバーストデータを含むか、Ｉ番目のセグメントがＩ＋１番目のセグメントの一番目のバーストデータを含み、各セグメントは前記メモリの複数の行に対応する。
【００１６】
一実施例において、前記制御器は、前記映像データの水平の大きさが前記メモリの列幅（ｃｏｕｌｕｍｎ  ｗｉｄｔｈ）より大きい時に、前記映像データを複数のセグメントに分割する。
【００１７】
本発明のまた他の特徴によると、映像データ処理システムは、複数の行及び列のメモリセルアレイを含む複数のメモリセルアレイバンクを具備したメモリを含む。また、前記システムは、前記映像データが前記メモリから／に読み出し／書き込まれるように制御する制御器を含む。前記映像データは複数のセグメントに分割され、Ｉ＋１（Ｉはプラスの整数）番目のセグメントはＩ番目のセグメントの最後のバーストデータを含むか、Ｉ番目のセグメントがＩ＋１番目のセグメントの一番目のバーストデータを含む。前記映像データの隣接したラインは互いに異なるメモリセルアレイバンクに各々対応し、各セグメントは対応するメモリセルアレイバンクの複数の行に各々対応する。
【００１８】
望ましい実施例において、前記制御器は、前記映像データの水平の大きさが前記メモリの列幅より大きい時に、前記映像データを複数のセグメントに分割する。
【００１９】
一実施例において、前記制御器は、読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ番目のセグメントの前記最後のバーストデータに属する時に、前記対応するメモリセルアレイバンクのＩ＋１番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込む。また、前記制御器は読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ＋１番目のセグメントの前記一番目のバーストデータに属する時に、前記メモリのＩ番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込む。
【００２０】
前記メモリから／に映像データを読み出す方法は、読み出し／書き込まれるバーストデータのスタート位置を受信する段階と、前記読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ番目のセグメントの前記最後のバーストデータに属する時に、前記メモリのＩ＋１番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込む段階とを含む。読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ＋１番目のセグメントの前記一番目のバーストデータに属する場合には、前記メモリのＩ番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込む。
【００２１】
望ましい実施例において、映像データの水平データの大きさは、バーストデータをアクセスするメモリの列幅より大きい。
【００２２】
一実施例において、前記各セグメントの大きさは、前記メモリの列幅より小さい。
【００２３】
このような構成の映像データ処理システムは、ＳＤＲＡＭのバースト読み出し／書き込み動作の中で二つの行がアクセスされる場合が発生しない。したがって、映像データのバースト読み出し／書き込み動作速度が向上する。
【００２４】
また、映像データの連続したラインを互いに異なるバンクに貯蔵することによって、特定バンクが活性化されて、バースト読み出し／書き込み動作が実行される間、他のバンクを活性化させることができる。これによって、ＳＤＲＡＭのアクセス速度が向上する。このようなバンクアクセスはＳＤＲＡＭから／に映像データの連続したラインを読み出し／書き込む時に非常に有用である。
【発明の効果】
【００２５】
映像データの一ラインを複数のセグメントに分割し、Ｉ＋１（Ｉはプラスの整数）番目のセグメントはＩ番目のセグメントの最後のバーストデータを含むか、Ｉ番目のセグメントはＩ＋１番目のセグメントの一番目のバーストデータを含む。また、各セグメントを前記ＳＤＲＡＭの複数の行に各々対応するさせることによって、ＳＤＲＡＭのバースト読み出し／書き込み動作の中で二つの行がアクセスされる場合が発生しない。これによって、映像データのバースト読み出し／書き込み動作速度が向上する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の望ましい実施例を添付の図面を参照して詳細に説明する。
【００２７】
図１は発明の望ましい実施例による映像データ処理システムを示すブロック図である。図１を参照すると、映像データ処理システム１００はＭＰＥＧ(Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅ  Ｇｒｏｕｐ  ｓｔａｎｄａｒｄｓ)−２エンコーダ１１０、ＭＰＥＧ−２デコーダ１２０、デインタレーサ(ｄｅ−ｉｎｔｅｒｌａｃｅｒ)１３０、及びビデオ後処理器(ｖｉｄｅｏ  ｐｏｓｔ−ｐｒｏｃｅｓｓｏｒ)１４０を含む。ＭＰＥＧ−２エンコーダ１１０、ＭＰＥＧ−２デコーダ１２０及びデインタレーサ１３０は各々ＤＭＡ(Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ)コントローラ１１１、１２１、１３１を含んでシステムバス１７０と連結される。また、映像データ処理システム１００はメモリコントローラ１５０を通じてシステムバス１７０と連結されたメモリ(ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)１６０をさらに含む。
【００２８】
図２はＭＰＥＧ−２エンコーダ１１０、ＭＰＥＧ−２デコーダ１２０及びデインタレーサ１３０で処理される映像データの一例を示している。図２に示した映像データは解像度が７２０×４８０である。すなわち、一つの完成した映像(フレーム)は水平に７２０ピクセル、そして垂直に４８０ピクセルで構成される。例えば、一つのピクセルに対するデータは８ｂｉｔすなわち、１ｂｙｔｅで構成される。したがって、映像データの水平の大きさは７２０×８ｂｉｔ＝７２０×１ｂｙｔｅ＝７２０ｂｙｔｅである。
【００２９】
図１に示したＳＤＲＡＭ１６０は複数の行と列に配列されたメモリセルを含む。一般的に、ＳＤＲＡＭ１６０は列方向に５１２×８個、または１０２４×８個のメモリセルを含む。すなわち、ＳＤＲＡＭ１６０の列幅(ｃｏｌｕｍｎ  ｗｉｄｈｔ)は５１２ｂｙｔｅまたは１０２４ｂｙｔｅが大部分である。したがって、ＳＤＲＡＭ１６０の一つの行には５１２ピクセルデータが貯蔵されることができ、７２０ピクセルデータはＳＤＲＡＭ１６０の二つの行に割って貯蔵されなければならない。したがって、図２に示したように、水平の大きさが７２０ｂｙｔｅである映像データは二つのセグメントＳＥＧ１、ＳＥＧ２に分割され、一つの水平ラインに属するセグメントＳＥＧ１、ＳＥＧ２はＳＤＲＡＭ１６０の隣接した二つの行に各々貯蔵される。例えば、ｊ番目の行の０番目のピクセルデータから３５９番目のピクセルデータはＳＤＲＡＭ１６０のｍ番目の行に貯蔵され、ｊ番目の行の３６０番目のピクセルデータから７１９番目のピクセルデータはＳＤＲＡＭ１６０のｍ＋１番目の行に貯蔵される。
【００３０】
よく知られたように、ＳＤＲＡＭ１６０はバーストアクセス(ｂｕｒｓｔ  ａｃｃｅｓｓ)が可能である。すなわち、外部から行アドレス(ｒｏｗ  ａｄｄｒｅｓｓ)が与えられた後、任意の列アドレスが与えられれば、連続した列アドレスに対するデータがクロック信号に同期して高速で読み出し／書き込まれる。これをバースト読み出し(ｂｕｒｓｔ  ｒｅａｄ)またはバースト書き込み(ｂｕｒｓｔ  ｗｒｉｔｅ)と呼ぶ。この時に、出力される連続したデータの長さすなわち、バースト長さ(ｂｕｒｓｔ  ｌｅｎｇｔｈ：ＢＬ)はシステムの要求に応じてあらかじめプログラムされ得る。この実施例で、バースト読み出し／書き込み命令によって読み出し／書き込まれるバーストデータの長さは１６ｂｙｔｅであると仮定する。
【００３１】
例えば、図２に示したように、ＭＰＴＥ−２エンコーダ１１０、ＭＰＥＧ−２デコーダ１２０、またはデインタレーサ１３０のうちいずれか一つによってＳＤＲＡＭ１６０から水平方向に３５０番目、そして垂直方向にｊ番目のピクセルから１６×１６ピクセルデータを読み出しようとする場合に、読み出し動作は次の通りに実行される。前の例で、ｊ番目の行の０番目のピクセルデータから３５９番目のピクセルデータはＳＤＲＡＭ１６０のｍ番目の行に貯蔵され、ｊ番目の行の３６０番目のピクセルデータから７１９番目のピクセルデータはＳＤＲＡＭ１６０のｍ＋１番目の行に貯蔵されている時に、ＳＤＲＡＭ１６０に貯蔵された垂直方向にｊ番目であり、水平方向に３５０番目であるピクセルデータに対する読み出しが要請されれば、２段階のバースト読み出し動作が実行される。すなわち、第１読み出し段階で、ＳＤＲＡＭ１６０のｍ番目の行に貯蔵された３５０番目から３５９番目までのピクセルデータが読み出され、第２読み出し段階で、ＳＤＲＡＭ１６０のｍ＋１番目の行に貯蔵された３６０番目から３６５番目までピクセルデータが読み出される。したがって、ＳＤＲＡＭ１６０から水平方向に３５０番目、そして垂直方向にｊ番目のピクセルから１６×１６ピクセルデータを読み出しようとする場合に、総３２回のバースト読み出し動作が求められる。なぜなら、水平方向に３５０番目のピクセルデータから３６５番目のピクセルデータまでは隣接した二つの行に割って貯蔵されていることによって、一行のピクセルデータに対して２回のバースト読み出しを実行しなければならないためである。また、ＳＤＲＡＭ１６０に水平方向に３５０番目、そして垂直方向にｊ番目のピクセルから１６×１６ピクセルデータを書き込もうとする場合に、総３２回のバースト書き込み動作が求められる。
【００３２】
このように、ＳＤＲＡＭ１６０から／に読み出し／書き込まれるバーストデータのスタート位置が第１セグメントＳＥＧ１と第２セグメントに配置されている時に、読み出し／書き込み時間は、第１セグメント内のピクセルまたは第２セグメント内のピクセルのみを読み出し／書き込む場合に比べて２倍長い。このような問題を解決するために、本発明の映像データ処理システム１００は、図３に示したように、第２セグメントＳＥＧ２が第１セグメントＳＥＧ１の最後のバーストデータを重複して含むか、第１セグメントＳＥＧ１が第２セグメントＳＥＧ２の一番目のバーストデータを重複して含む。
【００３３】
図３を参照すると、映像データの水平大のきさが７２０ピクセルすなわち、７２０ｂｙｔｅであり、ＳＤＲＡＭ１６０の列幅が５１２ｂｙｔｅである時に、第１セグメントＳＥＧ１は０番目から３６７番目までの３６８ｂｙｔｅピクセルデータを含み、第２セグメントＳＥＧ２は３５２番目から７１９番目までの３６８ｂｙｔｅピクセルデータを含む。したがって、３５２番目から３６７番目までのピクセルデータは第１及び第２セグメントＳＥＧ１、ＳＥＧ２に重複して含まれる。すなわち、第１セグメントＳＥＧ１及び第２セグメントＳＥＧ２は互いに１６ｂｙｔｅだけのピクセルデータを共有している。
【００３４】
図４（Ａ）乃至図４（Ｄ）は多様な大きさの映像データがＳＤＲＡＭに貯蔵される場合を例示的に示している。
【００３５】
図４（Ａ）は図１に示したＳＤＲＡＭ１６０の列幅が５１２ｂｙｔｅであり、映像データの水平の大きさが７２０ｂｙｔｅである場合に、映像データのｊ番目のラインＬｊがＳＤＲＡＭ１６０の二つの行に割って貯蔵される場合を示している。図４（Ａ）を参照すると、第１セグメントＳＥＧ１及び第２セグメントＳＥＧ２の大きさは各々３６８ｂｙｔｅである。ＳＤＲＡＭ１６０のｍ番目の行は映像データのｊ番目のラインＬｊの第１セグメントＳＥＧ１すなわち、０番目から３６７番目までのピクセルデータを貯蔵し、ＳＤＲＡＭ１６０のｍ＋１番目の行は映像データのｊ番目のラインＬｊの第２セグメントＳＥＧ２すなわち、３５２番目から７１９番目までのピクセルデータを貯蔵する。第１セグメントＳＥＧ１の最後のバーストデータである３５２番目から３６７番目までのピクセルデータは第２セグメントＳＥＧ２の一番目のバーストデータと重複する。
【００３６】
図４（Ｂ）はＳＤＲＡＭ１６０の列幅が５１２ｂｙｔｅであり、映像データの水平の大きさが３５２ｂｙｔｅである時に、映像データの一ラインをＳＤＲＡＭ１６０の二つの行に割って貯蔵する場合を示している。第１セグメントＳＥＧ１は０番目から１９１番目までのピクセルデータを含み、ＳＤＲＡＭ１６０のｍ番目の行に対応し、第２セグメントＳＥＧ２は１７６番目から３５１番目のピクセルデータを含み、ＳＤＲＡＭ１６０のｍ＋１番目の行に対応する。図４（Ａ）のように、第１セグメントＳＥＧ１の最後のバーストデータは第２セグメントＳＥＧ２の一番のバーストデータと重複する。
【００３７】
図４（Ｂ）のように、映像データの水平の大きさがＳＤＲＡＭ１６０の列幅より小さい場合には、映像データの一ラインを複数のセグメントに分割して指定することができるだけではなく、分割しなくて貯蔵することもできることは自明である。
【００３８】
図４（Ｃ）はＳＤＲＡＭ１６０の列幅が５１２ｂｙｔｅであり、映像データの水平の大きさが１９２０ｂｙｔｅである時に、映像データの一ラインをＳＤＲＡＭ１６０の四つの行に割って貯蔵する場合を示している。ＨＤＴＶ（ｈｉｇｈ  ｄｅｆｉｎｉｔｉｏｎ  ｔｅｌｅｖｉｓｉｏｎ）の解像度は１９２０×１０８０である。図４（Ｃ）に示したように、第１セグメントＳＥＧ１は０番目から４９５番目までのピクセルデータを含み、ＳＤＲＡＭ１６０のｍ番目の行に対応し、第２セグメントＳＥＧ２は４８０番目から９７５番目のピクセルデータを含み、ＳＤＲＡＭ１６０のｍ＋１番目の行に対応し、第３セグメントＳＥＧ３は９６０番目から１４５５番目までのピクセルデータを含み、ＳＤＲＡＭ１６０のｍ＋２番目の行に対応し、そして第４セグメントＳＥＧ４は１４４０番目から１９１９番目のピクセルデータを含み、ＳＤＲＡＭ１６０のｍ＋３番目の行に対応する。図４（Ａ）及び図４（Ｂ）のように、第１セグメントＳＥＧ１の最後のバーストデータは第２セグメントＳＥＧ２の一番目のバーストデータと重複し、第２セグメントＳＥＧ２の最後のバーストデータは第３セグメントＳＥＧ３の一番目のバーストデータと重複し、そして第３セグメントＳＥＧ３の最後のバーストデータは第４セグメントＳＥＧ４の一番目のバーストデータと重複する。
【００３９】
図４（Ｄ）はＳＤＲＡＭ１６０の列幅が１０２４ｂｙｔｅであり、映像データの水平オキさが１９２０ｂｙｔｅである時に、映像データの一ラインをＳＤＲＡＭ１６０の二つの行に割って貯蔵する場合を示している。図４（Ｄ）を参照すると、第１セグメントＳＥＧ１は０番目から９７５番目までのピクセルデータを含み、ＳＤＲＡＭ１６０のｍ番目の行に対応し、第２セグメントＳＥＧ２は９６０番目から１０２３番目のピクセルデータを含み、ＳＤＲＡＭ１６０のｍ＋１番目の行に対応する。図４（Ａ）及び図４（Ｃ）のように、第１セグメントＳＥＧ１の最後のバーストデータは第２セグメントＳＥＧ２の一番目のバーストデータと重複する。
【００４０】
図５は図１に示したメモリコントローラ１５０がＳＤＲＡＭ１６０から／にデータを読み出し／書き込むための本発明の望ましい実施例による制御手順を示すフローチャートである。図６（Ａ）及び図６（Ｂ）は図５のフローチャートでの段階２２０及び２３０に該当する読み出し／書き込み動作の状態を示す。ここで、ＳＤＲＡＭ１６０の列幅は５１２ｂｙｔｅであり、映像データの水平の大きさは７２０ｂｙｔｅであると仮定する。したがって、図４（Ａ）に示したように、映像データのｊ番目のラインＬｊは二つのセグメントＳＥＧ１、ＳＥＧ２に割ってＳＤＲＡＭ１６０の二つの行ｍ、ｍ＋１に各々貯蔵される。
【００４１】
先ず、段階Ｓ２００で、メモリコントローラ１５０は図１に示したＭＰＥＧ−２エンコーダ１１０、ＭＰＥＧ−２デコーダ１２０、またはデインタレーサ１３０のうちいずれか一つから読み出し／書き込み命令とともに、読み出し／書き込みアドレスを受信する。読み出し／書き込みアドレスは読み出し／書き込まれるピクセルデータの位置すなわち、映像データの水平位置及び垂直位置を示す。
【００４２】
段階Ｓ２１０で、メモリコントローラ１５０は受信された読み出し／書き込みアドレスと基準アドレスを比べる。以下の説明で特別な言及がない限り、読み出し／書き込みアドレスは映像データの水平位置を言う。もし読み出し／書き込みアドレスが基準アドレスより小さければ、その制御は段階Ｓ２２０に進行し、読み出し／書き込みアドレスが基準アドレスと同一、またはより大きければ、その制御は段階Ｓ２３０に進行する。ここで、基準アドレスは第２セグメントが第１セグメントの最後のバーストデータを含む場合に、第１セグメントＳＥＧ１の最後のバーストデータのスタートアドレスである。また、第１セグメントが第２セグメントの一番目のバーストデータを含んでいる場合には、第２セグメントＳＥＧ２の一番目のバーストデータのスタートアドレスである。図４（Ａ）に示した例で、基準アドレスは第１セグメントＳＥＧ１の最後のバーストデータのスタートアドレス、すなわち３５２番目のピクセルデータのアドレスである。
【００４３】
例えば、ＭＰＥＧ−２エンコーダ１１０、ＭＰＥＧ−２デコーダ１２０、またはデインタレーサ１３０のうちいずれか一つから提供された読み出し／書き込みアドレスが垂直方向にｊ番目、そして水平方向に３４０番目に位置した映像データを示す場合に、読み出し／書き込みアドレス'３４０'は第１セグメントＳＥＧ１の最後のバーストデータのスタートアドレス'３５２'より小さくて、その制御は段階Ｓ２２０に進行する。
【００４４】
段階Ｓ２２０で、図６（Ａ）を参照すると、メモリコントローラ１５０はＳＤＲＡＭ１６０のｊ番目のラインに対応する行ｍ、ｍ＋１の中の第１セグメントＳＥＧ１に対応する行ｍから／にバーストデータを読み出し／書き込む。一つの読み出し／書き込み命令によってＳＤＲＡＭ１６０から／に読み出し／書き込まれるデータの大きさは１６ｂｙｔｅであるので、メモリコントローラ１５０は読み出し／書き込み命令に応答してＳＤＲＡＭ１６０から／に映像データのｊ番目のラインの３４０番目から３５６番目までの１６ｂｙｔｅピクセルデータを読み出し／書き込む。
【００４５】
また他の例で、ＭＰＥＧ−２エンコーダ１１０、ＭＰＥＧ−２デコーダ１２０、またはデインタレーサ１３０のうちいずれか一つから提供された読み出し／書き込みアドレスが垂直方向にｊ番目、そして水平方向に３６０番目に位置した映像データを示す場合に、読み出し／書き込みアドレス'３６０'は第１セグメントＳＥＧ１の最後のバーストデータのスタートアドレス'３５２'より大きくて、その制御は段階Ｓ２３０に進行する。
【００４６】
段階Ｓ２３０で、図６（Ｂ）を参照すると、メモリコントローラ１５０はＳＤＲＡＭ１６０のｊ番目のラインに対応する行ｍ、ｍ＋１の中の第２セグメントＳＥＧ２に対応する行ｍ＋１から／にバーストデータを読み出し／書き込む。一つの読み出し／書き込み命令によってＳＤＲＡＭ１６０から／に読み出し／書き込まれるデータの大きさは１６ｂｙｔｅであるので、メモリコントローラ１５０は読み出し／書き込み命令に応答してＳＤＲＡＭ１６０から／に映像データのｊ番目のラインの３６０番目から３７２番目までの１６ｂｙｔｅピクセルデータを読み出し／書き込む（図６（Ｂ）参照）。
【００４７】
メモリコントローラ１５０は上述のような方法により、一つの読み出し／書き込み命令に対する１６ｂｙｔｅバーストデータをＳＤＲＡＭ１６０から／に書き込み／読み出す。
【００４８】
したがって、バーストアクセスを実行するＳＤＲＡＭ１６０の列幅が映像データの水平大きさより大きい時に、映像データの一ラインをＳＤＲＡＭ１６０の二つの行に割って貯蔵しても、バースト読み出し／書き込み動作のうち二つの行をアクセスする場合が発生しない。したがって、映像データの頻繁なバースト読み出し／書き込みにもかかわらず、速度低下問題が発生しないことが分かる。
【００４９】
上述のように、バーストアクセスを実行するＳＤＲＡＭ１６０の列幅が映像データの水平の大きさより小さい時に、映像データの一ラインを複数のセグメントに分割し、Ｉ＋１（Ｉはプラスの整数）番目のセグメントはＩ番目のセグメントの最後のバーストデータを含むか、Ｉ番目のセグメントはＩ＋１番目のセグメントの一番目のバーストデータを含む。すなわち、Ｉ番目のセグメントの最後のバーストデータとＩ＋１番目の一番目のバーストデータが重複する。各セグメントは前記ＳＤＲＡＭ１６０の複数の行に各々対応する。
【００５０】
メモリコントローラ１５０は、読み出し／書き込まれるバーストデータのスタート位置が前記Ｉ番目のセグメントの前記最後のバーストデータに属する時に、前記メモリのＩ＋１番目のセグメントに対応する行から／に前記バーストデータを読み出し／書き込む。したがって、ＳＤＲＡＭ１６０のバースト読み出し／書き込み動作の中で二つの行がアクセスされる場合が発生しない。したがって、映像データのバースト読み出し／書き込み動作速度が向上する。
【００５１】
本明細書では、メモリコントローラ１５０が映像データの水平の大きさバーストアクセスを実行するＳＤＲＡＭ１６０の列幅より大きいか否かを判別し、映像データの水平の大きさがＳＤＲＡＭ１６０の列幅より大きい時に、映像データの一ラインを複数のセグメントに分割した。一方、汎用ＳＤＲＡＭ及び汎用ＳＤＲＡＭメモリコントローラを映像データ処理システム１００で使用するために、ＭＰＥＧ−２エンコーダに具備されるＤＭＡ１１１、ＭＰＥＧ−２デコーダ内に具備されるＤＭＡ１２１、またはデインタレーサ１３０内に具備されるＤＭＡ１３１が上述のような機能を実行することができる。
【００５２】
図７（Ａ）は図１に示したＳＤＲＡＭ１６０が四つのバンクで構成された場合に、本発明の望ましい実施例に従って映像データがＳＤＲＡＭ１６０の各バンクに貯蔵されることを示す図面であり、図７（Ｂ）は図７（Ａ）に示したＳＤＲＡＭ１６０をアクセスするためのアドレスを示している。
【００５３】
図７（Ａ）を参照すると、ＳＤＲＡＭ１６０は四つのバンクＢＡＮＫ〜ＢＡＮＫ４を含み、各バンクの列幅は５１２ｂｙｔｅである。図４（Ａ）のように、映像データの水平の大きさが７２０ｂｙｔｅである場合に、映像データの各ラインは二つのセグメントに分割される。分割された二つのセグメントは各バンクの隣接した二つの行に各々貯蔵される。例えば、映像データのｊ番目のラインＬｊは二つのセグメントＳＥＧ１、ＳＥＧ２に分割され、セグメントＳＥＧ１、ＳＥＧ２はバンク１(ＢＡＮＫ１)のｍ番目の行とｍ＋１番目の行に各々貯蔵される。映像データのｊ＋１番目のラインＬｊ＋１は二つのセグメントＳＥＧ１、ＳＥＧ２に分割され、セグメントＳＥＧ１、ＳＥＧ２はバンク２(ＢＡＮＫ２)のｍ番目の行とｍ＋１番目の行に各々貯蔵される。映像データのｊ＋２番目のラインＬｊ＋２は二つのセグメントＳＥＧ１、ＳＥＧ２に分割され、セグメントＳＥＧ１、ＳＥＧ２はバンク３(ＢＡＮＫ３)のｍ番目の行とｍ＋１番目の行に各々貯蔵される。映像データのｊ＋３番目のラインＬｊ＋３は二つのセグメントＳＥＧ１、ＳＥＧ２に分割され、セグメントＳＥＧ１、ＳＥＧ２はバンク２(ＢＡＮＫ３)のｍ番目の行とｍ＋１番目の行に各々貯蔵される。同一の方法で、映像データのｊ＋４番目のラインＬｊ＋４からｊ＋７番目のラインＬｊ＋７までＳＤＲＡＭ１６０のバンク１(ＢＡＮＫ１)からバンク４(ＢＡＮＫ４)まで各々貯蔵される。したがって、映像データの連続したラインは互いに異なるバンクに貯蔵される。
【００５４】
このように、映像データの連続したラインを互いに異なるバンクに貯蔵することによって、特定バンクが活性化されてバースト読み出し／書き込み動作が実行される間、他のバンクを活性化させることができる。したがって、ＳＤＲＡＭ１６０のアクセス速度が向上する。このようなバンクアクセスはＳＤＲＡＭ１６０から／に映像データの連続したラインを読み出し／書き込む時に非常に有用である。
【００５５】
上述の本発明の実施の形態では、本発明に使用されるメモリとしてＳＤＲＡＭを例としてあげるが、映像データを処理することができ、バースト読み出し及び書き込みが可能な別の種類のメモリ、例えば、フラッシュメモリなどにも本発明を適用することができることを理解しかければならない。
【００５６】
例示的な望ましい実施例を利用して本発明を説明したが、本発明の範囲は開示された実施例に限定されないことがよく理解されるであろう。むしろ、本発明の範囲には多様な変形例及びその類似の構成を全部含むためである。したがって、請求範囲はそのような変形例及びその類似の構成全部を含むことであって、可能であれば、幅広く解釈されなければならない。
【図面の簡単な説明】
【００５７】
【図１】本発明の望ましい実施例による映像データ処理システムを示すブロック図である。
【図２】ＭＰＥＧ−２エンコーダ、ＭＰＥＧ−２デコーダ及びデインタレーサで処理される映像データの一例を示す図面である。
【図３】本発明の望ましい実施例に従って第２セグメントが第１セグメントの最後のバーストデータを重複して含む場合を例示的に示す図面である。
【図４（Ａ）】多様な大きさの映像データがＳＤＲＡＭに貯蔵される場合を各々示す図面である。
【図４（Ｂ）】多様な大きさの映像データがＳＤＲＡＭに貯蔵される場合を各々示す図面である。
【図４（Ｃ）】多様な大きさの映像データがＳＤＲＡＭに貯蔵される場合を各々示す図面である。
【図４（Ｄ）】多様な大きさの映像データがＳＤＲＡＭに貯蔵される場合を各々示す図面である。
【図５】図１に示したメモリコントローラがＳＤＲＡＭから／にデータを読み出し／書き込むための本発明の望ましい実施例による制御手順を示すフローチャートである。
【図６（Ａ）】メモリコントローラが読み出し／書き込み命令に応答してＳＤＲＡＭから／に映像データのｊ番目のラインの３４０番目から３５６番目までの１６ｂｙｔｅピクセルデータを読み出し／書き込む動作を示す図面である。
【図６（Ｂ）】メモリコントローラが読み出し／書き込み命令に応答してＳＤＲＡＭから／に映像データのｊ番目のラインの３６０番目から３７２番目までの１６ｂｙｔｅピクセルデータを読み出し／書き込む動作を示す図面である。
【図７（Ａ）】図１に示したＳＤＲＡＭが四つのバンクで構成された場合に、本発明の望ましい実施例に従って映像データがＳＤＲＡＭの各バンクに貯蔵されることを示す図面である。
【図７（Ｂ）】７（Ａ）に示したＳＤＲＡＭ１６０をアクセスするためのアドレスを示している。
【符号の説明】
【００５８】
１００    映像データ処理システム
１１０    ＭＰＥＧ−２エンコーダ
１２０    ＭＰＥＧ−２デコーダ
１３０    デインタレーサ
１１１，１２１，１３１    ＤＭＡ
１４０    ビデオ後処理器
１５０    メモリコントローラ
１６０    ＳＤＲＡＭ
【図１】
2004326745.tif 000003
【図２】
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【図３】
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【図４（Ａ）】
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【図４（Ｂ）】
2004326745.tif 000007
【図４（Ｃ）】
2004326745.tif 000008
【図４（Ｄ）】
2004326745.tif 000009
【図５】
2004326745.tif 000010
【図６（Ａ）】
2004326745.tif 000011
【図６（Ｂ）】
2004326745.tif 000012
【図７（Ａ）】
2004326745.tif 000013
【図７（Ｂ）】
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