(57)【要約】【課題】スクラッチ、貴金属を含む膜の変形及び剥離の発生がなく、貴金属を含む膜上に残膜することなく貴金属を含む膜が埋め込み形成でき、高集積度半導体装置の信頼性の向上および製造歩留まりの向上ができる半導体装置の製造方法を提供する。【解決手段】パターニングされた貴金属を含む膜（１０６）を被覆するように絶縁膜（１０７）を形成し、前記絶縁膜（１０７）を化学機械的研磨により研磨する。これにより、スクラッチ、貴金属を含む膜の変形および剥離が発生することなく、また貴金属を含む膜上に残膜することなく貴金属を含む膜が埋め込み形成できる。【選択図】　図１
2004072079.tif 000002
【特許請求の範囲】
【請求項１】
パターニングされた貴金属を含む膜を被覆するように絶縁膜を形成し、
前記絶縁膜を化学機械的研磨により研磨することを含む半導体装置の製造方法。
【請求項２】
パターニングされた貴金属を含む膜は、半導体基板上に形成された貴金属を含む膜の所定領域をエッチングにより形成されている請求項１に記載の半導体装置の製造方法。
【請求項３】
前記化学機械的研磨の圧力が６．９×１０３Ｐａ〜２０．７×１０３Ｐａである請求項１に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を化学機械的研磨により前記貴金属を含む膜の表面が露出するまで平坦化する請求項１に記載の半導体装置の製造方法。
【請求項５】
前記化学機械的研磨が、相対的に研磨圧力が高く、前記貴金属を含む膜の表面を露出させずに平坦化する第１の化学機械的研磨と、
前記貴金属を含む膜の表面に残存する前記絶縁膜を相対的に研磨圧力の低い化学機械的研磨により研磨して、前記貴金属を含む膜の表面を露出する第２の化学機械的研磨である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の化学機械的研磨の研磨圧力は３４．５×１０３Ｐａ〜４８．３×１０３Ｐａであり、前記第２の化学機械的研磨の研磨圧力は６．９×１０３Ｐａ〜２０．７×１０３Ｐａである請求項５に記載の半導体装置の製造方法。
【請求項７】
前記化学機械的研磨を、前記貴金属を含む膜の表面を露出させずに平坦化するまで行ない、前記貴金属を含む膜の表面に残存する前記絶縁膜をさらにエッチングして、前記貴金属を含む膜の表面を露出する請求項１に記載の半導体装置の製造方法。
【請求項８】
前記絶縁膜のエッチングをウェットエッチングで行う請求項７に記載の半導体装置の製造方法。
【請求項９】
前記絶縁膜のエッチングをドライエッチングで行う請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記貴金属を含む膜が、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）膜、それらを含む合金膜及びそれらを含む酸化物から選ばれる少なくとも一つの膜である請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記貴金属を含む膜が、白金である請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記化学機械的研磨が、アルミナ、シリカ又は酸化セリウムの研磨粒子を含むアルカリ性または中性の研磨スラリーを用いる請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記化学機械的研磨が、前記絶縁膜の研磨レートで５０ｎｍ／ｍｉｎ以上である請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特に貴金属を含む膜を絶縁膜に埋め込む製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の従来の金属膜埋め込み方法について、第１の従来例を図５Ａ−Ｄに示す工程断面図を参照しながら説明する。
【０００３】
図５Ａに示すように、半導体基板４０１上に絶縁膜４０２を形成する。次に、図５Ｂに示すように、絶縁膜４０２の所望の位置にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてドライエッチングにより絶縁膜に孔４０３を形成する。次に図５Ｃに示すように、スパッタ法、ＣＶＤ法、またはメッキ法により全面に金属膜４０４を形成する。次に、図５Ｄに示すように、金属膜用のスラリー（酸化剤等の金属膜を脆弱化させる薬液を含むスラリー）を用いて、金属膜を絶縁膜の上面が露出するまで化学機械的研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰと略す。）により研磨を行う。
【０００４】
以上により、金属膜４０５を絶縁膜４０２に埋め込み、金属膜４０５上面とほぼ同一平面上に絶縁膜４０２の上面を揃える。
【０００５】
次に、下記特許文献１に示される第２の従来例を図６Ａ−Ｆに示す工程断面図を参照しながら説明する。この例は、埋め込んだ電極膜をキャパシタの下部電極として使用する例である。まず、図６Ａに示すように、層間絶縁膜５０４で被覆されたＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）分離領域５０１と高濃度不純物拡散層５０２とコンタクトプラグ５０３を有する半導体基板５００上に、電極材料５０５（例えば、窒化チタンバリア層と白金膜の積層）を全面に形成する。次に、図６Ｂに示すように、所望のマスク（図示せず）を用いて、コンタクトプラグ５０３が被覆されるように電極材料５０５をパターニングして下部電極５０６を形成する。次に、図６Ｃに示すように、全面に埋め込み絶縁膜５０７を形成する。次に、図６Ｄに示すように、段差緩和および平坦化を目的とし、下部電極５０６表面が露出するまで絶縁膜５０７を研磨する。次に、図６Ｅに示すように、全面に誘電体５０８を成膜する。更に、第２の導電膜５０９を成膜する。次に、図６Ｆに示すように、所望のマスク（図示せず）を用いて下部電極が被覆されるように第２の導電膜５０９および誘電体５０８をパターニングし、容量絶縁膜と上部電極を形成する。ここでは、容量絶縁膜と上部電極を同時にパターニングしたが、別々に行ってもかまわない。さらに、これをキャパシタ層間絶縁膜５１０で被覆する。
【０００６】
以上の構造を用いることにより、誘電体膜５０８を形成する際に下部電極５０６による下地凹凸のない平坦な基板上に形成できるため、誘電体の膜質の良い膜を提供することができる。
【０００７】
特に、下部電極として貴金属を用いれば、貴金属膜は一般的に化学的に安定なことから、誘電体を結晶化させるための高温焼結時に誘電体を構成する元素の拡散を防止でき、分極量の減少を抑え、誘電体の信頼性を維持できる安定な下部電極を形成できる効果をもたらす。
【０００８】
【特許文献１】
特開２０００−１３８３４９号公報
【０００９】
【発明が解決しようとする課題】
上記の第１の従来例では、金属膜を研磨する際にその金属膜の研磨用に開発されたスラリーを用いて行っている。一般的に硬い金属を研磨するときには、化学反応を利用して研磨を行う必要があり、配線やプラグ等に広く使用されるＣｕやＷ膜を研磨するためのスラリーに関しては、それぞれにスラリーの開発が進んできた。例えば、Ｗ膜に関しては、スラリー中に含まれるＨ２Ｏ２や（Ｆｅ（ＮＯ３）３）やＫＩＯ３等の酸化剤によりＷを酸化、脆弱化し、それを機械的な力で研磨している。また、Ｃｕ膜に関しても、酸化剤により脆弱化させた銅膜表面を研磨剤粒子で機械的に研磨している。
【００１０】
しかし、貴金属膜用のスラリーに関しては、現時点では開発が開始されたばかりである。更に、貴金属は一般に化学反応が極めて起こりにくい物質であり、酸化剤等による化学反応を十分に利用できるスラリーの開発は困難である。このことより、貴金属をＣＭＰする有効な方法は現時点では存在しない。
【００１１】
一般的な金属膜用のスラリー（酸化剤等の金属膜を化学反応させる薬液を含むスラリー）で貴金属膜を研磨すると、化学的な作用より機械的な作用が大きく働きスクラッチが発生しやすい。また、絶縁膜用のスラリー（金属膜を脆弱化できるような薬剤を含まず、アルミナ、シリカ、酸化セリウムを砥粒にし、アルカリ性または中性のスラリー）で貴金属膜を研磨しようとしても貴金属膜はほとんど研磨されず、また、研磨するために研磨圧力を大きくするとスクラッチが発生しやすい。更に、貴金属膜を孔に埋め込むメッキ法に関しても、開発がまだ不十分な状況である。
【００１２】
また、第２の従来例で、下部電極材料の最上層が貴金属膜であるときの特有の課題を以下に説明する。第２の従来例では、下部電極材料上の絶縁膜を研磨し、下部電極材料表面を研磨することになるが、例えば下部電極材料が酸化膜や貴金属膜以外の金属のときには、上記したように、機械的な作用と合わせて化学的な作用を用いて研磨を行うことができるためにスクラッチの発生を抑制できる。しかし、下部電極材料の最上層が貴金属膜であるときには、貴金属膜が露出したときに化学的な作用を利用できないために機械的な圧力が強くかかり、更に貴金属膜は一般的には延性が高いためにスクラッチが発生する。
【００１３】
以上の従来例では、貴金属膜に対して述べたが、例えば貴金属の酸化膜のような貴金属を含む膜においても、同様な課題が発生する。
【００１４】
本発明は上記の課題を解決するものであり、スクラッチ、貴金属を含む膜の変形および剥離が発生することなく、また貴金属を含む膜上に残ることなく貴金属を含む膜が埋め込み形成できる半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、パターニングされた貴金属を含む膜を被覆するように絶縁膜を形成し、前記絶縁膜を化学機械的研磨により研磨することを特徴とする。
【００１６】
本発明の半導体装置の好ましい製造方法は、半導体基板上に貴金属を含む導電膜を形成する工程と、導電膜の所定領域をエッチングによりパターニングして貴金属を含む膜とする工程と、貴金属を含む膜を被覆するように絶縁膜を形成する工程と、絶縁膜を化学機械的研磨により平坦化し、貴金属を含む膜の表面を露出する工程とを備えている。この方法により、貴金属を含む膜上の電気的絶縁膜が残存することなく、貴金属を含む膜を埋め込み形成できる。前記において平坦化とは、絶縁膜表面高さのばらつきが、３０ｎｍ以下であることが望ましい。その測定方法としては、例えば光学式膜厚測定器、あるいは原子力間顕微鏡（ＡＦＭ）等の段差測定器を用いる。または、平坦化とは、後工程のリソグラフィーの焦点深度（ＤＯＦ，ｄｅｐｔｈ　ｏｆ　ｆｏｃｕｓ）範囲内で、形状起因の不良が発生しない程度をいう。
【００１７】
また、本発明の別の好ましい半導体装置の製造方法は、半導体基板上に貴金属を含む導電膜を形成する工程と、導電膜の所定領域をエッチングによりパターニングして貴金属を含む膜とする工程と、貴金属を含む膜を被覆するように絶縁膜を形成する工程と、絶縁膜を相対的に研磨圧力の高い第１の化学機械的研磨により貴金属を含む膜の表面を露出させずに平坦化する工程と、貴金属を含む膜の表面に残存する絶縁膜を相対的に研磨圧力の低い第２の化学機械的研磨により研磨して、貴金属を含む膜の表面を露出する工程とを備えている。この方法により、処理時間の短縮化とスクラッチ低減ができる。
【００１８】
また、本発明のさらに別の好ましい半導体装置の製造方法は、半導体基板上に貴金属からなる導電膜を形成する工程と、導電膜の所定領域をエッチングによりパターニングして貴金属を含む膜とする工程と、貴金属を含む膜を被覆するように絶縁膜を形成する工程と、絶縁膜を化学機械的研磨により貴金属を含む膜の表面を露出させずに平坦化する工程と、貴金属を含む膜の表面に残存する絶縁膜をエッチングして、貴金属を含む膜の表面を露出する工程とを備えている。この方法により、貴金属を含む膜を研磨したときに発生するスクラッチや貴金属を含む膜の変形・はがれを防止することができる。
【００１９】
本発明の半導体装置の製造方法において、化学機械的研磨の圧力が６．９×１０３Ｐａ〜２０．７×１０３Ｐａであることが好ましい。これにより、貴金属を含む膜のはがれやスクラッチを低減することができ、欠陥数を減らすことができる。
【００２０】
また、本発明の半導体装置の製造方法において、第１の化学機械的研磨の研磨圧力は３４．５×１０３Ｐａ〜４８．３×１０３Ｐａであり、第２の化学機械的研磨の研磨圧力は６．９×１０３Ｐａ〜２０．７×１０３Ｐａであることが好ましい。前記２段階の研磨ステップを行うことにより、処理時間の短縮化とスクラッチ低減の２つの作用・効果を得ることができる。
【００２１】
また、本発明の半導体装置の製造方法において、絶縁膜のエッチングをウェットエッチングで行うことが好ましい。これにより、貴金属を含む膜にくぼみや変形等があっても電気的絶縁膜を完全に除去することができる。
【００２２】
また、本発明の半導体装置の製造方法において、絶縁膜のエッチングをドライエッチングで行なうことが望ましい。これにより、ウェットエッチングを用いたときに起こるスクラッチの拡大を防止できる。
【００２３】
また、本発明の半導体装置の製造方法において、貴金属を含む膜は、白金（Ｐｔ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）膜、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）膜、またはそれらを含む合金膜、又は貴金属の酸化物が好ましい。とくに貴金属を含む膜として白金を用いることが好ましい。白金は貴金属の中でも最も化学的に安定なため、信頼性と高い導電膜を形成でき、また、スクラッチ発生を低減できる効果が大きい。
【００２４】
本実施形態によれば、スクラッチ、貴金属を含む膜の変形および剥離が発生することなく、また貴金属を含む膜上に残膜することなく貴金属を含む膜が埋め込み形成でき、高集積度半導体装置の信頼性の向上および製造歩留まりの向上に大きく寄与する。
【００２５】
【発明の実施の形態】
以下具体的な実施形態を説明する。
【００２６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図１Ａ−Ｆに示す工程断面図を参照しながら説明する。この図は、絶縁膜に埋め込んだ貴金属を含む膜をＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）やＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍａｃｃｅｓｓ　ｍｅｍｏｒｙ）のような容量素子の下部電極として使用する例である。ここで、下部電極をパターニングして絶縁膜に埋め込む理由は、下部電極、誘電体および上部電極を連続してドライエッチングしてキャパシタ形成すると、ドライエッチング時に誘電体がダメージを受けること、および下部電極を先にパターニングして絶縁膜に埋め込めば、上部電極をビット線と垂直方向につなげるようにパターニングでき、上部電極自体を配線にすることが可能となるからである。
【００２７】
図１Ａに示すように、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜からなる膜厚０．５μｍの層間絶縁膜１０４で被覆されたＳＴＩ分離領域１０１と高濃度不純物拡散層１０２と層間絶縁膜１０４内に形成されたコンタクトプラグ１０３（例えば、タングステン、モリブデン、チタン、窒化チタン、窒化タンタル、ケイ化金属のようなメタルからなり、このケイ化金属は、Ｔｉ、ＮｉまたはＣｏ、Ｃｕ、またはドーピングされた多結晶シリコン）を備えた半導体基板１００上に、貴金属を含む膜１０５（例えばＰｔ、Ｉｒ、Ｒｕ膜、あるいはそれらを含む合金膜、またはそれらの酸化物）を好ましくは１０〜１００ｎｍの膜厚で、スパッタ法またはＣＶＤ法により全面に形成した。
【００２８】
貴金属を含む膜１０５の下には、高誘電体焼結時の熱履歴に対して、コンタクトプラグの酸化に対するバリアとなるような導電膜を形成してもよい。この導電性バリア膜は、例えばＴｉＡｌＮ、または少なくともＴｉ、Ａｌのどちらかを一部に含む膜、または貴金属を少なくとも一部に含む膜、あるいはそれらの積層膜であり、その膜厚は好ましくは１０〜２００ｎｍである。
【００２９】
次に、図１Ｂに示すように、所望のマスク（図示せず）を用いて、コンタクトプラグ１０３が被覆されるようにパターニングして下部電極１０６を形成した。次に、図１Ｃに示すように、半導体基板上の全面に埋め込み絶縁膜１０７をスパッタ法またはＣＶＤ法により形成した。埋め込み絶縁膜１０７の材料はＯ３−ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用い、その厚さは０．４５μｍとした。
【００３０】
次に、図１Ｄに示すように、化学機械的研磨（ＣＭＰ）により段差緩和と平坦化を行い、下部電極表面を露出させた。このときの研磨スラリーは、一般的な絶縁膜用のスラリーで、アルミナ、シリカ、酸化セリウム等の研磨粒子を含み、アルカリ性または中性のものであるが、絶縁膜のレートが５０ｎｍ／ｍｉｎ以上で研磨できるなら、金属膜用のスラリーでもよい。このとき、下部電極の最上層の膜は貴金属を含む膜であり、研磨の選択比が大きく、研磨ストッパーとしても働く。平坦化の好ましい程度は絶縁膜表面高さのばらつきが３０ｎｍ以下である。
【００３１】
次に、図１Ｅに示すように、全面に誘電体１０８（例えば、ＰＺＴ（ジルコン酸チタン鉛）、ＢＳＴ（チタン酸バリウムストロンチウム）やＳＢＴ（ストロンチウムビスマスタンタルオキサイド）のようなペロブスカイト型複合酸化物）をスピンコート法またはＣＶＤ法により成膜した。さらに、第２の導電膜１０９（貴金属を含む膜、あるいはその合金、あるいは貴金属膜の酸化膜、あるいは貴金属の窒化膜）をスパッタ法またはＣＶＤ法により、膜厚０．０５μｍに成膜した。次に、図１Ｆに示すように、所望のマスク（図示せず）を用いて、下部電極が被覆されるようにパターニングして容量絶縁膜と上部電極を形成した。さらに、キャパシタをＢＰＳＧ膜からなる膜厚０．５μｍの層間絶縁膜１１０で被覆した。
【００３２】
ここでは、容量絶縁膜と上部電極を同時にパターニングしたが、別々に行ってもかまわない。また、ここでは、貴金属を含む膜を容量素子の下部電極として使用する例を挙げたが、絶縁膜に埋め込んだ貴金属を含む膜を例えばコンタクトプラグや配線等にも使用でき、下部電極としての使用に限られるものではない。
【００３３】
また、本実施形態において、貴金属を含む膜を露出させるＣＭＰ時には、ウェハ全面にて貴金属を含む膜上の絶縁膜研磨残りを防止し、貴金属を含む膜表面を一様に露出させるために、研磨量の面内均一性、パターンによる段差緩和特性の差異や段差形成ドライエッチング時のオーバーエッチ量等のばらつき分だけ、十分に研磨をする必要があるが、それによって貴金属を含む膜の表面が露出し平坦化された後にも研磨が進行し、絶縁膜用スラリーでは、貴金属を含む膜より絶縁膜の研磨レートが速いため、段差の周辺にリセスが生じて、貴金属を含む膜の段差が凸部形状になりやすい。この凸部形状になると、そこに研磨の圧力が集中しやすくなる。
【００３４】
また、一般に金属膜の研磨では、金属膜用スラリー中に含まれる薬剤等の化学的な作用（例えば、Ｈ２Ｏ２による酸化反応）により膜を脆弱化し、機械的な作用と合わせて研磨を行っている。一方、絶縁膜用スラリー中には化学反応を伴う薬剤は含まれてなく、貴金属を含む膜は化学的反応より機械的な作用を強く受け、研磨されることになる。上記の圧力集中と機械的作用の強い研磨により、貴金属を含む膜上にスクラッチが発生しやすい。更に、貴金属を含む膜には延性が大きいものがあり、貴金属を含む膜がその圧力で伸ばされ、ちぎれることもある。
【００３５】
また、リセスが大きくなると、下部電極あるいは最上層の貴金属を含む膜そのものが研磨の圧力によって剥離するという課題もあり、ちぎれた貴金属を含む膜のパーティクルとともに、新たなスクラッチを誘起するパーティクルとなり、導電膜上だけでなく、絶縁膜上にもスクラッチが発生する。上述のスクラッチ・変形・ちぎれ・リセスは、半導体素子の安定性や信頼性に影響を与えるだけでなく、不良の原因となる。
【００３６】
また、逆に十分に研磨を行わないと、導電膜の表面に絶縁膜が残る可能性があり、埋め込んだ貴金属を含む膜をＤＲＡＭやＦｅＲＡＭの誘電体下部電極として使用する場合には電極面積が縮小したり、残膜上の誘電体膜の成長が妨げられることにもつながる。
【００３７】
一般に、絶縁膜の研磨では機械的な研磨効果が主体であり、そのため研磨圧力が３４．５×１０３Ｐａ〜４８．３×１０３Ｐａと高く、砥粒の濃度も高く、貴金属を含む膜が露出した時にはスクラッチが発生しやすい。
【００３８】
そこで、本実施形態において、絶縁膜の研磨時の圧力を６．９×１０３Ｐａ〜２０．７×１０３Ｐａの低圧力で行うことにより、上記したような貴金属を含む膜のはがれやスクラッチを低減することができ、欠陥数を減らすことができる。
【００３９】
図４は、研磨圧力と欠陥数との関係を示したものであり、この図より絶縁膜の研磨時の圧力を６．９×１０３Ｐａ〜２０．７×１０３Ｐａの低圧で行うことで、欠陥数が極めて少ない研磨ができることがわかる。
【００４０】
ただし、研磨圧力が小さいときには研磨レートも遅くなるため、貴金属を含む膜の表面が露出する前までの貴金属を含む膜の表面が露出しない範囲において、研磨圧力が３４．５×１０３Ｐａ〜４８．３×１０３Ｐａの条件（研磨レートが５０ｎｍ／ｍｉｎ以上の条件）で研磨を行い、その後、研磨圧力が６．９×１０３Ｐａ〜２０．７×１０３Ｐａの低圧で研磨を行い、貴金属を含む膜の表面を露出させるという２段階の研磨ステップを行うことにより、処理時間の短縮化とスクラッチ低減の２つの効果を得ることができる。
【００４１】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について、図２および図３に示す工程断面図を参照しながら説明する。
【００４２】
図２Ａ〜Ｃまでの工程は図１Ａ〜Ｃと同様であり、説明は省略する。
【００４３】
次に図２Ｄに示すように、貴金属を含む膜が露出しない範囲でＣＭＰ法により段差緩和と平坦化を行った。このときの研磨スラリーは、一般的な絶縁膜用のスラリーで、アルミナ、シリカ、酸化セリウム等の研磨粒子を含むものである。
【００４４】
次に、図３Ａに示すように貴金属を含む膜２０６の表面が露出するまでエッチング法により絶縁膜２０７を一様に除去した。
【００４５】
ここで、コンタクトプラグ２０３が例えばタングステン（Ｗ）の時、コンタクトプラグをＷ−ＣＶＤで埋め込み、ＣＭＰをしたときにリセスが発生した。このリセス上に下部電極となる膜が形成されると、電極最上層の貴金属を含む膜までそのくぼみが転写した。
【００４６】
一般にＣＭＰ法では平坦な定盤がウェハを研磨するために、このくぼみについた膜を除去するのは容易ではなく、それだけオーバー研磨をする必要が出てくる。オーバー研磨を行うということは、前述したようにスクラッチ等の問題を起こす可能性を増大させるものである。
【００４７】
そこで、本実施形態において、エッチング法として特にウェットエッチングを用いれば、貴金属を含む膜にくぼみや変形等があったときにＣＭＰでは除去しがたい絶縁膜を完全に除去することができる。また、ウェットエッチングでは貴金属を含む膜と絶縁膜のウェットエッチング選択比を様々に変えることができ、貴金属を含む膜がウェットエッチされない条件では、貴金属を含む膜の膜厚バラツキを抑えることができ、例えば、埋め込んだ貴金属を含む膜を例えば配線として使用するときには、配線抵抗のばらつきを完全に解消できるという効果を得ることができる。
【００４８】
また、本実施形態において、エッチング法としてドライエッチングを用いることも可能である。ここで、ドライエッチによりエッチングする場合について、具体的に説明する。
【００４９】
まず、図２Ｄに示すように、一段階目のＣＭＰにより、貴金属を含む膜上の絶縁膜が例えば、０〜１５０ｎｍになるように研磨を行う。この時、貴金属を含む膜の剥離を防止するために、ウェハ面内のどの部分においても、貴金属を含む膜が露出しないようにするのが好ましい。次に、図３Ａに示すように、例えば、ＣＨＦ３／Ｏ２あるいは、ＣＦ４／Ｏ２のようなガスを用いて、圧力６〜８Ｐａの条件で、ウェハ面内の電極が全て露出するように、絶縁膜をドライエッチングによりエッチングする。このとき、ドライエッチングの選択比を１に近づけると、貴金属を含む膜と絶縁膜とにできるリセスをほぼ０にすることができる。また、ドライエッチングの選択比を大きくすると、貴金属を含む膜の膜厚が均一な状態で、貴金属を含む膜を絶縁膜から露出することができる。次に、ドライエッチングでの生成デポ物質を除去するために、例えば、Ｏ２を用いた低温アッシングを行なう。次に、主にドライエッチングにより発生したパーティクルを除去するために、例えばＤＩＷやＮＨ４ＯＨやＨＦや有機溶剤のような薬液で洗浄を行なう。このとき、メガソニック（超音波）洗浄やブラシ洗浄を併用してもかまわない。
【００５０】
このようにドライエッチングを用いれば、ウェットエッチングを使用した場合に発生する可能性のある、ＣＭＰ時に生じるマイクロスクラッチが大きくなるという問題の発生を防止することが出来る。
【００５１】
一般に、ＣＭＰのマイクロスクラッチを完全になくすことは不可能であり、デバイスの歩留りを落とさないような小さいマイクロスクラッチは問題とならないが、ウェットエッチングを加えることによって、このような問題ない程度に小さいマイクロスクラッチが等方的に拡大し、歩留りを落とす要因となる可能性がある。例えば、幅１０ｎｍのマイクロスクラッチに対して、ウェットエッチングを１００ｎｍ相当追加すると、幅が２１０ｎｍものスクラッチとなる。更に、マイクロスクラッチによりダメージを受けた膜はウェットエッチレートが速くなり、スクラッチの深さについても拡大することがある。
【００５２】
そこで上記したように、エッチングとしてドライエッチング、特に異方性のドライエッチングを用いることが望ましい。この方法により、ＣＭＰ時のスクラッチの拡大を防止し、最終的な歩留りを低下させないという効果がある。
【００５３】
この製造方法では、ＣＭＰ時には貴金属を含む膜が露出しないことから、第１の実施形態の説明において述べた、貴金属を含む膜を研磨したときに発生するスクラッチや貴金属を含む膜の変形・はがれを防止することができる。
【００５４】
次に、図３Ｂ、Ｃに関しては、図１Ｅ、Ｆと同様の工程処理を行う。
【００５５】
このようにして、スクラッチの発生が少なく、誘電体特性にばらつきのない信頼性の高い容量素子を形成することができる。
【００５６】
また、本実施形態において貴金属を含む膜が白金である場合、白金は貴金属の中でも最も化学的に安定なため（白金は、王水に溶けるだけでいかなる単体強酸にもアルカリにもおかされない。ただし、溶解アルカリ、塩基水、臭素水におかされる。）、研磨時に機械的作用が強くはたらくと同時に、他の膜との密着性も劣ることにより、膜はがれを起こしやすく、膜はがれが起こると、それがパーティクルとなりスクラッチの原因となるため、本実施形態により、このスクラッチ発生を皆無にすることができ、特に効果が大きい。
【００５７】
【発明の効果】
以上説明したとおり、本発明は、スクラッチ、貴金属を含む膜の変形および剥離が発生することなく、また貴金属を含む膜に残膜することなく貴金属を含む膜が埋め込み形成でき、高集積度半導体装置の信頼性の向上および製造歩留まりの向上ができる半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】Ａ−Ｆは本発明の第１の実施形態を示す製造方法の工程断面図。
【図２】Ａ−Ｄは本発明の第２の実施形態を示す製造方法の工程断面図。
【図３】Ａ−Ｃは本発明の第２の実施形態を示す製造方法の工程断面図。
【図４】本発明一実施形態における研磨圧力と欠陥数との関係を示す図。
【図５】第１の従来例の製造方法を示す工程断面図。
【図６】第２の従来例の製造方法を示す工程断面図。
【符号の説明】
１００，２００，４０１，５００　　半導体基板
１０１，２０１，５０１　　分離領域
１０２，２０２，５０２　　高濃度不純物拡散層
１０３，２０３，５０３　　コンタクトプラグ
１０４，２０４，５０４　　層間絶縁膜
１０５，２０５，５０５　　第１の導電膜（最上層が貴金属を含む膜）
１０６，２０６，５０６　　下部電極（貴金属を含む膜）
１０７，２０７，４０４，５０７　　埋め込み絶縁膜
１０８，２０８，５０６　　誘電膜
１０９，２０９，５０９　　第２の導電膜（貴金属を含む膜）
１１０，２１０，５１０　　キャパシタ上の層間絶縁膜
４０２　　導電膜
４０３　　導電膜の段差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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