(57)【要約】【課題】半導体装置のゲート抵抗を低減し、スイッチングの高速化、装置の高効率化を図る。【解決手段】ゲート電極がチップ領域表面に少なくとも一部が平面状に形成され、ソース領域と電気的に接続されたソース電極に複数配置された孔を介してゲート部と電気的に接続される。ゲート電極には一ヶ所以上の開口部があり、ソース電極とリードフレームとの接続は、この開口部を介してなされる。ゲート電極とソース電極は絶縁層を挟んで絶縁されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一導電型の半導体層からなるドレイン領域と、該ドレイン領域の上側に配置された第二導電型の半導体層からなるチャンネル領域と、該チャンネル領域の上側に配置された半導体層からなるソース領域と、該ソース領域に電気的に接続されたソース電極と、絶縁層を介して配置されたゲート部と、該ゲート部に電気的に接続されたゲート電極と、を有し、該ゲート電極は、表層部を覆うように平面状に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、上記ゲート電極は、上記ソース電極に形成された複数の孔を介して上記ゲート部と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、上記ゲート電極には複数の開口部が設けられ、該開口部では上記ソース電極が露出していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、上記ゲート部はトレンチ型又はプレーナ型であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、電界効果型トランジスタ、絶縁ゲート型バイポーラトランジスタ等の構造に関するものである。
【０００２】
【従来の技術】
電界効果型トランジスタパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲート型バイポーラトランジスタＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、などは電力の変換や制御に用いられる半導体素子であり、主電流の流れる方向により横形、縦形に分類され、またゲート部の構造によりプレーナ型、トレンチ型に分けられる。
【０００３】
近年では、半導体チップの小型化、低オン抵抗化などの要求から、縦形構造が主流になっており、中でもトレンチゲート型のパワー半導体の開発が進められている。トレンチゲート型パワー半導体に関する技術に関しては、例えば特開平７−２４９７７０号公報、特開２０００−１１４５１７号公報に記載された例がある。
【０００４】
図７は、従来のトレンチ型パワーＭＯＳＦＥＴの構造を示す。このパワーＭＯＳＦＥＴは、単結晶シリコン基板１０とその上に配置されたｎ−型シリコン層からなるドレイン領域９とその上のｐ型半導体からなるチャネル領域８とその上のｎ＋型半導体からなるソース領域７とその上のソース電極３とを含む。ゲート電極１は、チップ領域の外周部に形成されている。シリコン基板１０の下にはドレイン電極６が設けられている。
【０００５】
ソース電極３の下側からソース領域７及びチャネル領域８を貫通しドレイン領域９に至る溝が形成されており、この溝に絶縁層４を介してトレンチ型のゲート部５が配置されている。
【０００６】
【特許文献１】
特開平７−２４９７７０号公報
【特許文献２】
特開２０００−１１４５１７号公報
【特許文献３】
特開２０００−２０８７６５号公報
【０００７】
【発明が解決しようとする課題】
電源回路などに用いられるパワーＭＯＳＦＥＴは、高周波数化、高効率化のため、ゲート抵抗（Ｒｇ）、オン抵抗（Ｒｏｎ）、ゲート・ドレイン間容量（Ｑｇｄ）のそれぞれを低減させることが求められる。
【０００８】
単位面積あたりのゲート部面積を小さくすることによってチャネル領域が広くなりオン抵抗Ｒｏｎが低減され、ゲート部とドレイン部との対向する面積が小さくなることによってゲート・ドレイン間容量Ｑｇｄも低減される。しかし、トレンチ型ゲートの幅が微細になるためゲート抵抗Ｒｇが増大し、高速なスイッチングが不可能になる。
【０００９】
この課題を解決するため、トレンチ型ゲートパターンを二分し、中央部にそれに直交するゲート引き出し部を形成したパターンを使用することが考えられるが、このような構造でも微細なトレンチ構造によるゲート抵抗Ｒｇの増大という課題は依然としてある。
【００１０】
本発明の目的は、チャネル領域の面積を減らすことなく、パワー半導体のゲート抵抗を低減することにあり、その結果スイッチングの高速化、電源装置の高効率化を図ることである。
【００１１】
【課題を解決するための手段】
本発明の第一の特徴は、基板上のチップ領域に形成された半導体素子の表面近傍に配置されたソース電極の上層に、平面状にゲート電極を配置することにある。
更に、本発明の第二の特徴は、ソース電極に一つ以上の孔を空け、それを通してゲート部とゲート電極とが接続される点である。ゲート電極には一箇所以上の開口部を配置することによって、ソース電極が露出する構成となっている。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を、図面を参照して説明する。図１、図２、図３及び図４を参照して、本発明による半導体装置の第１の例を説明する。図３は、図２の線Ａ−Ａ’−Ａ”に沿った断面構成を示し、図４は、図２の線Ｂ−Ｂ’−Ｂ”に沿った断面構成を示す。本例の半導体装置は、パワーＭＯＳＦＥＴである。図３に示すように、本例のパワーＭＯＳＦＥＴは、単結晶シリコン基板１０とその上に配置されたｎ−型シリコン層からなるドレイン領域９とその上のｐ型半導体からなるチャネル領域８とその上のｎ＋型半導体からなるソース領域７とその上のソース電極３とその上のゲート電極１とを含む。シリコン基板１０の下にはドレイン電極６が設けられている。
【００１３】
ゲート電極１は、絶縁層４を挟んでソース電極３の上に平面状に配置されている。ソース電極３には多数の孔１３が設けられ、ゲート電極１の下面より突起した引き出し部１１が配置されている。引き出し部１１の下側に、ソース領域７及びチャネル領域８を貫通しドレイン領域９に至るトレンチ型のゲート部５が形成されている。
【００１４】
ゲート電極１は、引き出し部１１を介してゲート部５と電気的に接続されている。ソース電極３は、ソース領域７と電気的に接続されている。ゲート部、ソース領域、ドレイン領域の各電極はワイヤ、バンプなどを用いてそれぞれの端子に接続することによって、パッケージとして実装される。ゲート部５は例えば多結晶シリコン膜などからなっており、ゲート電極１は例えばＡｌなどからなっている。この他、ゲート部にはシリサイド膜などを用いてもよく、またゲート電極と同一の材料を用いても良い。
【００１５】
図１は本例の半導体装置の上面の構成を示す。図１に示すように、ゲート電極１には、複数の開口部２ａ〜２ｈが設けられている。開口部では、ソース電極３を取り出すためにソース電極３が露出している。図２は、図１の一部を拡大した図である。図示のように、ゲート電極１の下側のソース電極３には、多数の格子状に配置された孔１３が形成され、この孔１３には、ゲート電極１が配置されている。即ち、ゲート電極１は、下側に、格子状に配置された多数の突起状の引き出し部１１を有し、この引き出し部１１は、ソース電極３の孔１３内に配置されている。
本例のトレンチ型のゲート部５は、互いに平行な複数の線状に形成されている。ゲート部５は、ゲート電極１の引き出し部１１の位置に対応して配置されている。
【００１６】
図４は、ゲート電極１に設けられた開口部２ａ〜２ｈの構造を示す。開口部２ａ〜２ｈは、ソース電極３を露出させるために、表面を覆っているゲート電極１と、その下にある絶縁膜４を除去することによって形成される。開口部２ａ〜２ｈでは、ゲート電極１の引き出し部１１のための孔１３は設けない。
【００１７】
こうして本例によると、ゲート電極１は、半導体装置の上面にて平面状に配置され、ソース電極３を貫いてトレンチ型のゲート部５と電気的に接続されており、それによって、ゲート電極１とゲート部５を接続する配線長を短くすることができる。従って、従来の半導体装置のように、チップ周辺部からゲート配線を引き出す場合に比べてゲート抵抗Ｒｇを低減することができる。その結果高速なスイッチングが可能となる。また、ゲート抵抗Ｒｇを増大させることなく微細なトレンチ構造を持つことが可能となるため、単位面積あたりのチャネル面積が増大し、オン抵抗Ｒｏｎを低減させることができる。
【００１８】
特に動作周波数が高周波となる場合には、全体の損失の中でスイッチング損失とオン損失の占める割合が大きい。従って、本発明のようにゲート抵抗Ｒｇ、オン抵抗Ｒｏｎを低減させることによって、高効率化が可能となる。
【００１９】
ここまでの説明はトレンチ型のパワーＭＯＳＦＥＴに対しておこなってきた。プレーナ型の場合は一般にゲート部が基板の上面に平面状に形成されるが（例えば特開２０００−２０８７６５号）、ゲート・ドレイン間容量を低減させるためにゲート部の面積を小さくして本発明の実施例と同様にソース電極の上面から電極を引き出すことは可能である。
【００２０】
図５を参照して、本発明による半導体装置の他の例を説明する。本例の半導体装置は、プレーナ型ゲート部を有するパワーＭＯＳＦＥＴである。本例のパワーＭＯＳＦＥＴは、単結晶シリコン基板１０とその上に配置されたｎ−型シリコン層からなるドレイン領域９とその上のｐ型半導体からなるチャネル領域８とその上のｎ＋型半導体からなるソース領域７とその上のソース電極３とその上のゲート電極１とを含む。シリコン基板１０の下にはドレイン電極６が設けられている。
ゲート電極１は、絶縁層４を挟んでソース電極３の上に平面状に配置されている。ソース電極３を貫通して孔が形成されており、この孔にゲート電極１の下面より突起した引き出し部１１が配置され、更にその下にプレーナ型のゲート部５が配置されている。
以上、本発明の半導体装置として、パワーＭＯＳＦＥＴの例を説明したが、同様に、絶縁ゲート構造をもつＩＧＢＴに関しても、本発明の実施例と同様に適用可能である。
【００２１】
図６は、トレンチ型ゲート部の様々な形状の例を示す。図６ａは、ストライプ状のゲートを示し、図６ｂは、八角形メッシュ状のゲートを示し、図６ｃは、梯子状のゲートを示す。
本発明の半導体装置において、ゲート電極、ソース電極の開口部の数、配置、形状は図１、及び図２に示した例に限定されず、任意に応用、変形が可能である。
以上、本発明の例を説明したが、本発明は上述の例に限定されるものではなく、特許請求の範囲に記載された発明の範囲にて様々な変更が可能であることは当業者に理解されよう。
【００２２】
【発明の効果】
本発明によると、半導体装置において、ゲート電極とゲート部を接続する配線長を短くすることができる効果がある。
本発明によると、半導体装置において、ゲート抵抗を低減することができる効果がある。
本発明によると、半導体装置において、スイッチング速度の向上と、それに伴う電源装置の高効率化を図ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の平面構成を示す図である。
【図２】図１の半導体装置の平面構成の一部を拡大した図である。
【図３】図２の半導体装置の線Ａ−Ａ’−Ａ”に沿った断面構成を示す図である。
【図４】図２の半導体装置の線Ｂ−Ｂ−Ｂ”に沿った断面構成を示す図である。
【図５】本発明をプレーナ型ＭＯＳＦＥＴに対して適用した例を示す図である。
【図６】本発明による半導体装置のトレンチパターンの例を示す図である。
【図７】従来の半導体装置の構造を示す図である。
【符号の説明】
１…ゲート電極、２ａ〜２ｈ…ゲート電極開口部、３…ソース電極、４…絶縁層、５…ゲート部、６…ドレイン電極、７…ｎ＋型半導体領域（ソース領域）、８…ｐ型半導体領域（チャネル領域）、９…ｎ−型シリコン層（ドレイン領域）、１０…単結晶シリコン基板、１１…（ソース電極）引き出し部、１３…（ソース電極）孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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