(57)【要約】【課題】ＡＰＤの駆動電圧は１００Ｖ〜３００Ｖ程度の高電圧であるため、ＣＭＯＳ  ＦＥＴと１チップ化するためには、素子分離をしっかり行わなければならず、素子構造が非常に複雑になる。【解決手段】ＡＰＤ１０は、Ｎ型基板１１上に、ＣＭＯＳプロセスのＰウェルとほぼ同等な濃度（濃度１Ｅ１５〜１Ｅ１７ｃｍ−３）であるＰ−領域（Ｐウェル）１２が形成され、このＰウェル１２内にＰ型拡散層であるアバランシェ領域（Ｐ層）１５と高濃度のＮ＋型拡散層である表面高濃度層１４が積層形成され、かつ、表面高濃度層１４に対し素子分離膜１３で分離された表面位置に高濃度のＰ＋層１６が形成されている。ＡＰＤ１０は、ＣＭＯＳプロセスとよく適合する構造を備え、５０Ｖ以下の低電圧で動作し、ＣＭＯＳＦＥＴとの一体化が容易である。【選択図】            図１
2004319576.tif 000002
【特許請求の範囲】
【請求項１】
光吸収領域で発生したキャリアをアバランシュ領域で増倍するアバランシェ・フォトダイオードにおいて、
第１の導電型の基板の表面に設けた第２の導電型のウェルと、該第２の導電型のウェル内の表面に設けた前記第１の導電型の表面高濃度層と、該表面高濃度層の直下で、かつ、前記第２の導電型のウェル内に設けられた前記第２の導電型のアバランシェ領域とからなり、前記ウェルと前記表面高濃度層のＰＮ接合に逆バイアスをかけて前記ウェル内に広がった空乏層を光吸収領域としたことを特徴とするアバランシェ・フォトダイオード。
【請求項２】
前記基板と同一基板上にＣＭＯＳ回路が形成されると共に、該ＣＭＯＳ回路のウェルが前記第２の導電型のウェルと分離された構造の組が、一又は二以上前記基板上に形成されていることを特徴とする請求項１記載のアバランシェ・フォトダイオード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアバランシェ・フォトダイオードに係り、特に光吸収領域で発生したキャリアをアバランシェ領域で増倍するアバランシェ・フォトダイオードに関する。
【０００２】
【従来の技術】
図２０は従来のアバランシェ・フォトダイオード（ＡＰＤ：Ａｖａｌａｎｃｈｅ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）の一例の構造断面図を示す。この従来のアバランシェ・フォトダイオードは、例えば、特許文献１に記載された構造であり、縦方向に下から濃度が１Ｅ１９ｃｍ−３〜５Ｅ２０ｃｍ−３である埋め込み高濃度Ｐ＋層１、光吸収領域である薄いＰ−層２、光吸収領域よりは濃度の高いアバランシェ領域としてのＰ層３、濃度が１Ｅ１９ｃｍ−３〜５Ｅ２０ｃｍ−３である表面Ｎ＋層４の順に積層されている。Ｐ−層（光吸収領域）２は通常はエピタキシャル層であり、濃度が１Ｅ１３ｃｍ−３〜５Ｅ１５ｃｍ−３程度、厚さは５〜２０μｍ程度であり、また、Ｐ層（アバランシェ領域）３は、濃度が１Ｅ１５ｃｍ−３〜１Ｅ１７ｃｍ−３程度、厚さは２μｍ以下である。
【０００３】
また、Ｎ＋層４とＰ層３の周縁部にはガードリング５が形成され、ガードリング５は電極６に接続されている。また、Ｎ＋層４の上には保護膜又は反射防止膜７が形成され、Ｐ＋層１の底面には電極８が設けられている。
【０００４】
この構造の従来のＡＰＤは、電極６と電極８を介して、アバランシェ・ブレークダウンが起こるぎりぎりの逆バイアス電圧を、表面Ｎ＋層４と埋め込みＰ＋層１との間にかけて使用するが、それにより最も電界が集中し易い個所は、表面Ｎ＋層４の端の部分である。この端の部分でブレークダウン（エッジ・ブレークダウン）する電圧では、他の大部分のところでは電界の強さが十分でなく、アバランシェ増倍効果が小さいので、この端の部分にガードリング５という低い濃度のＮ−領域を設け、電界の集中を緩和し、エッジ・ブレークダウンが起こらないようにする。この結果、面積の広い中央部で高い電圧をかけられるようにし、アバランシェ増倍効果が起こるようにする。
【０００５】
また、表面Ｎ＋層４の下には、Ｐ−層２に比べて濃度が濃いＰ層３を設ける。このようにすると、このＰ層３に電界が集中するようになり、アバランシェ増倍効果はこのＰ層３で起こる。このＰ層３をアバランシェ領域と呼ぶことにする。
【０００６】
このような形状におけるＡＰＤ動作の過程は次のようである。まず、表面Ｎ＋層４と埋め込みＰ＋層１の間に、電極６と電極８を介して高い逆バイアス電圧をかけると、アバランシェ領域（Ｐ層）３と光吸収領域（Ｐ−層）２が空乏化する。このように空乏層が広がる結果、ＡＰＤの容量はＰＩＮフォトダイオードと同じくらい小さい。
【０００７】
図２０の上方から入射した光は、大部分が光吸収領域（Ｐ−層）２で吸収され、電子−ホール対を発生させる。発生した電子−ホール対のうち、電子が表面Ｎ＋層４へ、ホールは埋め込みＰ＋層１へ向かう。電子がアバランシェ領域（Ｐ層）３に達すると、高電界によりエネルギーの高いホットエレクトロンになり、それがシリコン格子とぶつかり、新たな電子−ホール対を発生させ、それがさらなる電子−ホール対を発生させるという循環を起こし、最初に発生した電子−ホール対よりも多くの電荷が発生する（アバランシェ増倍）。このように最初の光吸収したのち電子が移動し、特定の領域でアバランシェ増倍するような構造のＡＰＤをリーチスルー型といい、よく用いられる。
【０００８】
また、このリーチスルー型ＡＰＤは、バイポーラトランジスタやＣＭＯＳからなる信号処理回路と同一チップ上に集積化されることにより、例えば、温度補償回路をＡＰＤと共に集積化した場合は、環境温度の変動を補償し、直線性や応答性に優れた光検出特性を有して高感度に光量測定を行うことができる受光素子を構成することができることが知られている（例えば、特許文献２参照）。
【０００９】
【特許文献１】
特開平７−２２１３４１号公報（図８）
【特許文献２】
特開平９−２３２６２１号公報（図１、第５頁）
【００１０】
【発明が解決しようとする課題】
しかるに、上記のアバランシェ・フォトダイオード（ＡＰＤ）は、光を光電効果で電荷に変換し、発生した電荷をアバランシェ増倍させることにより、高感度検出を実現する魅力的な素子であるが、ＡＰＤの駆動電圧は５０Ｖ以上、たいていは１００Ｖ〜３００Ｖ程度の高電圧であるため、ＣＭＯＳ型電界効果トランジスタ（ＦＥＴ）と１チップ化するためには素子構造が非常に複雑になるという問題がある。それはＡＰＤで高電圧（５０Ｖ以上、普通は１００〜３００Ｖ）を用いるために、素子分離をしっかり行わなければいけないからである。
【００１１】
例えば、上記の特許文献２記載の半導体装置は、図２０で説明したリーチスルー型ＡＰＤとＣＭＯＳＦＥＴ、バイポーラトランジスタを同一チップ上に一体に形成した構成であるが、基板エッチングやエピタキシャル層形成、分離のための深い拡散領域などが必要となり、構造は非常に複雑であり、また、分離領域に面積をとられるため、微細化が難しく、その結果、小さなＡＰＤを多数敷き詰めるといった構造は難しい。
【００１２】
本発明は以上の点に鑑みなされたもので、ＣＭＯＳプロセスとよく適合する構造を備え、５０Ｖ以下の低電圧で動作し、ＣＭＯＳＦＥＴとの一体化が容易なアバランシェ・フォトダイオードを提供することを目的とする。
【００１３】
本発明の他の目的は、従来に比べて微細な構造であり、多数敷き詰めることが可能なアバランシェ・フォトダイオードを提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、光吸収領域で発生したキャリアをアバランシュ領域で増倍するアバランシェ・フォトダイオードにおいて、第１の導電型の基板の表面に設けた第２の導電型のウェルと、この第２の導電型のウェル内の表面に設けた第１の導電型の表面高濃度層と、表面高濃度層の直下で、かつ、第２の導電型のウェル内に設けられた第２の導電型のアバランシェ領域とからなり、第２の導電型のウェルと表面高濃度層のＰＮ接合に逆バイアスをかけて第２の導電型のウェル内に広がった空乏層を光吸収領域とし、埋め込み高濃度層を持たない構成としたものである。
【００１５】
この発明では、第２の導電型のウェル内に第１の導電型の表面高濃度層と第２の導電型のアバランシェ領域とを設け、第２の導電型のウェルと表面高濃度層のＰＮ接合に逆バイアスをかけて第２の導電型のウェル内に広がった空乏層を光吸収領域とするようにしたため、従来に比べて、低い逆バイアス電圧でアバランシェ効果が得られると共に、従来に比べて狭い空乏層幅を持つアバランシェ・フォトダイオードを実現できる。
【００１６】
また、上記の目的を達成するため、本発明は、基板と同一基板上にＣＭＯＳ回路が形成されると共に、ＣＭＯＳ回路のウェルが第２の導電型のウェルと分離された構造の組が、一又は二以上基板上に形成されていることを特徴とする。この発明では、複数個の本発明のアバランシェ・フォトダイオードの第２の導電型のウェルを近接配置することにより、実質上、一つの大きなアバランシェ・フォトダイオードと同等の受光部面積を持つフォトダイオードを構成できる。また、各ＡＰＤは電気的には分離されているので、高速動作を維持したまま、全体として大きなＡＰＤと同じ動作をすることができる。
【００１７】
【発明の実施の形態】
次に、本発明の一実施の形態について図面と共に説明する。図１は本発明になるアバランシェ・フォトダイオードの一実施の形態の構造断面図を示す。同図において、本実施の形態のＡＰＤ１０は、Ｎ型基板１１上に、ＣＭＯＳプロセスのＰウェルとほぼ同等な濃度（濃度１Ｅ１５〜１Ｅ１７ｃｍ−３）であるＰ−領域（以後ＡＰＤ用Ｐウェル、又は単にＰウェルと呼ぶ）１２が形成され、このＰウェル１２内にＰ型拡散層であるアバランシェ領域（Ｐ層）１５と高濃度のＮ＋型拡散層である表面高濃度層１４が積層形成され、かつ、表面高濃度層１４に対し素子分離膜１３で分離された表面位置に高濃度のＰ＋型拡散層（Ｐ＋層）１６が形成されている。また、表面高濃度層１４には電極１８が接続され、Ｐ＋層１６には電極１９が接続されている。
【００１８】
かかる構造の本実施の形態のＡＰＤ１０が、従来のＡＰＤと最も大きく異なる構造上の相違点は、埋め込み層を持たないことである。その代わりに、本実施の形態のＡＰＤ１０は、ＡＰＤ用Ｐウェル１２の中に表面高濃度Ｎ＋層１４と、アバランシェ領域１５を持つ。表面高濃度Ｎ＋層１４のエッジ部分にはガードリングを設けてもよいが、基本的には持たなくてもよい。
【００１９】
次に、本実施の形態のＡＰＤ１０の製造方法について、図２乃至図５の素子構造断面図と共に説明する。なお、各数値はシミュレーションに使った数字であり、必ずしもこの通りに作らなくてはいけないということではない。以下のシミュレーションはプロセス・デバイス・シミュレータとして、（株）富士総合研究所の２次元シミュレータ、ＶＥＧＡを使用している。
【００２０】
まず、図２（ａ）に示すように、Ｎ型基板１１上に公知の方法で３００Å〜５００Å程度の薄い酸化膜２２とレジスト２３を積層形成した後、フォトリソグラフィ技術を適用してレジスト２３の特定の領域を除去して酸化膜２２を露出させた後、イオン注入法を適用してＰ型不純物として例えばボロンを、加速エネルギー８０ＫｅＶ、ドーズ量２Ｅ１２ｃｍ−２の条件で酸化膜２２を通してイオン注入する。
【００２１】
続いて、図２（ｂ）に示すように、イオン注入されたボロンを活性化するために、１１５０℃、１２時間の熱処理をすることにより、深さ約４．５μｍ、ピーク濃度９Ｅ１５ｃｍ−３程度の低濃度のＡＰＤ用Ｐウェル１２を形成する。
【００２２】
続いて、図３（ａ）に示すように、シリコン窒化膜２４を全面に形成後、フォトリソグラフィ技術を適用して特定の領域をエッチングにより除去した後、素子分離用のフィールド酸化膜（素子分離膜）１３を形成する。この素子分離膜１３の膜厚は例えば、４００ｎｍとする。この時、素子分離膜１３の下に１Ｅ１７〜１Ｅ１９ｃｍ−３程度の濃度の高濃度Ｐ領域を形成することもある。素子分離膜１３の形成後、シリコン窒化膜２４は除去する。
【００２３】
続いて、図３（ｂ）に示すように、レジスト２５を上面に被覆形成後、フォトリソグラフィ技術を適用して特定の領域を選択除去して、特定の領域２６の薄い酸化膜２２を露出した後、イオン注入法を適用してＮ型不純物として例えばひ素を、加速エネルギー５０ＫｅＶ、ドーズ量４Ｅ１４ｃｍ−２の条件で酸化膜２２を通してイオン注入する。熱処理後、図３（ｂ）に示すように、Ｐウェル１２の上部に表面高濃度Ｎ＋層１４が形成される。
【００２４】
素子分離膜１３と表面高濃度Ｎ＋層１４との位置関係は、素子分離膜１３下に分離用高濃度領域を形成しない場合は、接触していてもブレークダウン耐圧に原理的には問題ない。しかし、バーズビーク付近では結晶欠陥や結晶ひずみもあり、ブレークダウン耐圧が減少する可能性があるので、図３（ｂ）に示すように、表面高濃度Ｎ＋層１４の端を素子分離膜１３からＸｄ１離した方がよい。Ｘｄ１の値は、例えば０．４μｍに設計する。イオン注入後、レジスト２５は公知の方法で除去される。
【００２５】
続いて、図４（ａ）に示すように、レジスト２７を上面に被覆形成後、フォトリソグラフィ技術を適用して表面高濃度Ｎ＋層１４の上方で、かつ、表面高濃度Ｎ＋層１４の端からＸｄ２以上内側の特定の領域２８を選択除去して、薄い酸化膜２２を露出した後、イオン注入法を適用してＰ型不純物として例えばボロンを、加速エネルギー７０ＫｅＶ、ドーズ量３．５Ｅ１２ｃｍ−２の条件で薄い酸化膜２２を通してイオン注入する。
【００２６】
イオン注入されたボロンを活性化するために、所定の条件で熱処理を行うことにより、図４（ａ）に示すように、Ｐウェル１２内で、かつ、表面高濃度Ｎ＋層１４の直下にＰ型拡散層のアバランシェ領域１５が形成される。なお、上記のＸｄ２の値は、例えば０．７μｍ程度である。このＸｄ２の値は、不純物注入条件、活性化熱処理条件により異なるので、シミュレーション、実験により求める必要がある。イオン注入後、レジスト２７は除去される。
【００２７】
続いて、図４（ｂ）に示すように、レジスト２９を上面に被覆形成後、フォトリソグラフィ技術を適用して表面高濃度Ｎ＋層１４の上方特定の領域３０を選択除去して、薄い酸化膜２２を露出した後、イオン注入法を適用してＮ型不純物として例えばひ素を、加速エネルギー５０ＫｅＶ、ドーズ量２Ｅ１５ｃｍ−２の条件で薄い酸化膜２２を通してイオン注入して、メタルコンタクト用のＮ＋高濃度領域３１を形成する。なお、このＮ＋高濃度領域３１の図示はこれ以降の工程では省略する。
【００２８】
続いて、図５（ａ）に示すように、レジスト３２を上面に被覆形成後、フォトリソグラフィ技術を適用して表面高濃度Ｎ＋層１４に隣接する２つの素子分離膜１３の間の特定の領域３３を選択除去して、薄い酸化膜２２を露出した後、イオン注入法を適用してＰ型不純物として例えば２フッ化ボロンＢＦ２を、加速エネルギー３０ＫｅＶ、ドーズ量１．５Ｅ１５ｃｍ−２の条件で薄い酸化膜２２を通してイオン注入する。
【００２９】
その後、レジスト３２及び薄い酸化膜２２を除去した後、図５（ｂ）に示すように、全体を６０ｎｍ程度の膜厚の酸化膜３４で覆い、９００℃、３０分のアニールを行い、注入不純物の活性化を行うことにより、表面高濃度Ｎ＋層１４に対して素子分離膜１３で分離されたＰウェル１２の表面にＰ型高濃度拡散層であるＰウェルコンタクト用のＰ＋層１６が形成される。
【００３０】
その後、公知の配線技術を適用して図１に示したように、表面高濃度Ｎ＋層１４の前記高濃度領域３１に接続された電極１８と、Ｐ＋層１６に接続された電極１９とを形成することで、本実施の形態のＡＰＤ１０の製造が完了する。なお、図５（ｂ）の酸化膜３４は図１では保護膜１７として示されている。
【００３１】
以上の製造方法により製造された本実施の形態のＡＰＤ１０は、図１に一点鎖線Ｉで示す縦方向に、図６のような不純物プロファイルを有する。図６に示すように、表面高濃度Ｎ＋層１４の不純物濃度１４０が最も高く、以下、Ｐ型アバランシェ領域１５の不純物濃度１５０、Ｐウェル１２の不純物濃度１２０の順で濃度が低下し、Ｎ型基板１１の不純物濃度１１０とＰウェル１２の不純物濃度１２０とが、Ｎ型基板１１とＰウェル１２の境界の深さ４．４８０４μｍで最小となる。
【００３２】
次に、本実施の形態のＡＰＤ１０の動作について説明する。まず、電極１８を介して表面高濃度Ｎ＋層１４に正の電圧を印加すると、図１に示すように空乏層２０が広がる。２０Ｖを印加したときの表面高濃度Ｎ＋層１４付近の電位分布は、図７に示すようになる。図７から分かるように、本実施の形態のＡＰＤ１０では、空乏層が２μｍ程度広がる。
【００３３】
これに対し、従来型ＡＰＤでは、図２０に示したように、基板深い位置に高濃度の埋込み層１を設けてその底面に電極８を設け、表面高濃度層４に接続された電極６との間に５０Ｖ〜数１００Ｖをかけ、上下電極間の広い範囲に空乏層が広がるようにしており、本実施の形態と大きく異なる。
【００３４】
本実施の形態では、電界の分布は図８に示すようになる。同図中、図１と同一構成部分には同一符号を付してある。図８に示すように、本実施の形態のＡＰＤ１０では、アバランシェ領域１５において高電界であり、そうでないところでは低い電界になっている。電界が０Ｖ／ｃｍのところまで空乏層が広がっている。
【００３５】
空乏層２０に光が入ると、光の量に応じて電子・ホール対が発生する。電子は電圧の高い方、すなわちアバランシェ領域１５の方へ移動する。電子がアバランシェ領域１５に達すると、高電界によりアバランシェ増倍を起こす。一方、ホールはＰ＋層１６及び電極１９を通してＡＰＤから出て行く。
【００３６】
本実施の形態で、ガードリングが必要ない理由は、表面高濃度Ｎ＋層１４のエッジでは２９Ｖ程度でブレークダウンするのに対して、アバランシェ領域１５では２５Ｖでブレークダウンするような設計になっているからである。このようなＡＰＤの特性を以下にシミュレーション結果により示す。
【００３７】
（１）ＡＰＤの増倍率
光エネルギーを１０ｍＷ／ｃｍ２一定の条件で、バイアス０Ｖの時の電流値を１として、表面高濃度Ｎ＋層１４の電圧を上げていった時の増倍率を図９に示す。同図に示すように、２０Ｖで増倍率は２０倍となり、２４Ｖ弱で１００倍となる。しかしながら、２４Ｖ付近での制御は難しいので、実用的な増倍率は２０Ｖ〜２２Ｖ付近の２０倍〜３０倍と予想される。
【００３８】
（２）分光特性
光エネルギーを１０ｍＷ／ｃｍ２一定の条件での分光特性で、ピーク値を１とした相対感度は図１０に示される。空乏層の広がり方により、分光特性は異なる。表面高濃度Ｎ＋層１４への電圧が０Ｖの時には、空乏層が殆ど広がっていないので、表面でしか光電効果が生じていない。従って、分光特性のピークは短波長側の青色４７０ｎｍ程度になっている。一方、表面高濃度Ｎ＋層１４に２３Ｖまでかけた時には空乏層が広がるので、図１０に示すように、分光特性のピークは５８０ｎｍ程度となる。
【００３９】
一方、波長毎に０Ｖのときを１として、２３Ｖのときと比較した増倍率は、図１１のようになる。傾向としては長波長側の増倍率が高くなる。図１１から分かるように、波長が３００ｎｍ〜８００ｎｍ全体での増倍率の平均は５０倍程度であるが、５００ｎｍ以下の短波長側では５０倍以下と低く、５００ｎｍ以上の長波長側では５０倍以上となっている。これは、空乏層のあまり広がっていない０Ｖの状態では、長波長側の光電変換量が少なく、比較している元々の値が小さいからだと考えられる。
【００４０】
（３）容量特性
本実施の形態のＡＰＤ１０の容量特性を図１２に示す。同図に示すように、表面高濃度Ｎ＋層１４のバイアス電圧を上げていくにつれて空乏層が広がり、容量が減少する。通常、ＡＰＤの容量特性は、基板奥の埋め込み層に達したところで一定になる。しかしながら、本実施の形態の場合は、埋込み層がないので、バイアス電圧を上げるほど、容量が減少していく特性を示す。
【００４１】
容量は空乏層が広がるほど減少するが、本実施の形態の場合、従来のＡＰＤの空乏層幅５〜１０μｍ程度に対して、最大でも２μｍ程度しかない。従って、本実施の形態の方が従来のＡＰＤに比べて、単位面積当たりの容量はそれだけ増加する。高速な動作が要求される場合、容量が大きいことは不利である。しかしながら、面積を減らせば、容量も減少するので、小さなＡＰＤを多数並べるという場合には必ずしも不利とはならない。
【００４２】
（４）応答時間
従来のＡＰＤでは、光吸収領域には一定の電界がかかっている。これに対し、本実施の形態のＡＰＤ１０の場合は、図８に示した電界分布のように光吸収領域では電界が一様になっておらず、基板奥の空乏層の端２１では、電界は０に近い非常に小さな値となる。このような場合、基板奥の電界が弱い部分で発生した電子は弱い電界により速度上昇に時間がかかるため、表面高濃度Ｎ＋層１４に達するまでに一定の時間がかかり、その結果、この電荷の移動時間が応答速度を決定する可能性がある。
【００４３】
そこで、ステップ状に光を当てて、過渡応答を見た結果が図１３である。光を当てた状態を１ｎ秒続けた後に、光をオフにする。すると、図１３に示すように、信号が９０％減衰する時間は０．１５ｎ秒（周波数換算６．６ＧＨｚ）である。これはＣＭＯＳ回路の動作速度よりも十分速いと考えられるので、電荷の移動時間の影響は無視できるものと思われる。従って、実際の応答時間は、本実施の形態のＡＰＤ１０を回路に組んだ時のＲＣ時定数により、応答速度の限界が決まるものと思われる。
【００４４】
このような本実施の形態のＡＰＤ１０の特性は、従来構造のＡＰＤの特性に対して、次のような特徴を持つ。
【００４５】
▲１▼  従来型のＡＰＤが５０Ｖ以上の電圧を必要とするのに対して、本実施の形態のＡＰＤは２０Ｖ〜３０Ｖ程度でアバランシェ効果をもつ。
【００４６】
▲２▼  従来型のＡＰＤが５〜１０μｍの空乏層幅を持つのに対して、本実施の形態のＡＰＤではたかだか数μｍしか広がらない。このことは長波長側の光電変換効率で不利である。しかしながら、微細化には有利である。従来構造の場合、元々ＡＰＤの面積が数１００μｍ角以上のような大きな素子を１つだけ形成する場合が多く、微細化して、１つのチップに多数集積することは考えていない。一方、本実施の形態の場合は、数μｍ〜数十μｍ角の素子を多数並べることが可能となる。
【００４７】
本実施の形態では、ＡＰＤをＣＭＯＳプロセス対応にし、ＡＰＤとＣＭＯＳ回路の１チップ化を目的としている。さらには、そのようなＡＰＤとＣＭＯＳ回路のセットを複数用意し、１チップ化することを目的としている。
【００４８】
そこで、次に、そのような回路例を示す。図１４はフォトダイオードとオペアンプを組み合わせた電流電圧変換回路の一例の回路図を示す。この電流電圧変換回路は、非常によく使われているもので、その動作は次のようになる。まず、フォトダイオードＰＤのＰ型側を、帰還抵抗ＲＬが接続されているオペアンプＯＰの反転入力端子に接続し、ＰＤのＮ型側に高い逆バイアス電圧Ｖｐｄを印加する。ＰＤのＰ型の電位はオペアンプＯＰの非反転入力端子に印加されている電圧Ｖｒに等しくなる。
【００４９】
フォトダイオードＰＤに光が入ると、光電効果により発生したキャリアによりフォトダイオードＰＤに電流ｉが流れ、それが抵抗ＲＬに流れ、Ｖｏｕｔ＝ｉ・ＲＬの電圧がオペアンプＯＰの出力端子に発生する。この電流電圧変換回路で重要なのは、帰還をかけているため、オペアンプＯＰの入力インピーダンスＺｉｎがＲＬ／Ａとなることである（ここで、Ａはオペアンプの増幅率である。）。この結果、フォトダイオードＰＤはＲＣ時定数が小さくなるので、高い周波数で動作できる。
【００５０】
さて、この電流電圧変換回路でフォトダイオードＰＤにＡＰＤを用いても、勿論よい。ＡＰＤのＮ型側に高い逆バイアス電圧をかけて、アバランシェ増倍効果が起こるようにすればよい。
【００５１】
図１５は１つの基板にＡＰＤとＣＭＯＳ回路を作り込んだときの一例の構造断面図を示す。簡単のため、図１５では配線等の細部を省略し、ＣＭＯＳ回路はＮＭＯＳ部のみを示している。同図において、Ｎ型基板３５に２つのＰウェル３６及び３７が分離して形成され、一方のＰウェル３６にはＮ型拡散層３９が形成され、そのＮ型拡散層３９の両側及びＰウェル３６と３７間に、フィールド酸化膜３８が形成されている。また、Ｐウェル３７の上方には図示しない酸化膜を介してゲート電極４０が形成され、このゲート電極４０はＰ型拡散層３６に接続されている。
【００５２】
上記のＰウェル３６はＡＰＤ部Ｐウェルを構成し、Ｐウェル３７はＣＭＯＳ回路用Ｐウェルを構成しており、両者はＮ型基板３５によるＮウェルにより分離されている。ここで、従来のＡＰＤ構造では、素子分離構造が非常に複雑になるが、本発明の場合は図１５に示すように、ＣＭＯＳプロセスのウェル分離、フィールド酸化素子分離がそのまま使え、非常に簡便な構造であることが分かる。
【００５３】
さらに、「ＡＰＤ＋オペアンプ」のセットを複数並べる時も同様で、ウェル分離、フィールド酸化により、各素子を分離し、図１６の構造断面図に示すように、ウェル分離を行えば、そのまま並べることが可能である。同図中、Ｎ型基板４１にＰウェル４２、４３、４４及び４５が互いに分離して形成され、Ｐウェル４２、４４にはＮ型拡散層４６、４８が形成され、Ｐウェル４３、４５の上方にはゲート電極４７、４９が形成されている。また、５０は素子分離用フィールド酸化膜である。
【００５４】
図１６において、Ｐウェル４２、４４はＡＰＤ部用Ｐウェルであり、Ｐウェル４３、４５はＣＭＯＳ回路用Ｐウェルである。Ｐウェル４２及び４３と拡散層４５及びゲート電極４７等は第１のＡＰＤとＣＭＯＳ回路のセットを構成しており、Ｐウェル４４及び４５と拡散層４８及びゲート電極４９等は第２のＡＰＤとＣＭＯＳ回路のセットを構成している。
【００５５】
この図１６に示す構造においては、従来構造にない重要な特徴が示される。すなわち、従来構造で複数のＡＰＤを１チップ化した時、例えば特開平２０００−２５２５０７号公報に記載の従来構造のように、ＡＰＤの埋め込み電極の方を共通電極にするのが普通である。このようにしないと、分離用に使う面積が非常に大きくなったり、構造が複雑になったりしまうからである。従って、ＡＰＤ電極はＮ型、Ｐ型の一方しか用いることができない。
【００５６】
これに対し、本発明では、ＣＭＯＳプロセスのウェル分離で簡単にＡＰＤ部用Ｐウェル４２、４４とＣＭＯＳ回路用Ｐウェル４３、４５との分離ができるため、全てのＡＰＤで、両方の電極を独立に取り出すことが可能である。従って、図１４の回路図ではフォトダイオードのＰ型から信号を取り出しているが、Ｎ型側から信号を取り出しても、電流の向きが逆になるだけで、同じことである。
【００５７】
ただ、本発明の欠点の一つは、通常のＡＰＤよりも空乏層幅が狭いために、単位面積当たりの容量が大きいことである。そのため、動作周波数によりその面積が限られるということが起こり得る。面積が小さくなると、ＡＰＤの感度が落ちてしまい、目的の性能が得られない可能性がある。しかしながら、本発明のＡＰＤは複数のＡＰＤ、ＣＭＯＳ回路を並べて配置することが可能であり、この特性を用いて大規模面積ＡＰＤに相当する回路を作ることができる。それを図１７で示す。
【００５８】
図１７において、ｎ個のアバランシェ・フォトダイオードＡＰＤ（１）〜ＡＰＤ（ｎ）は、それぞれ図１に示した断面構造を有する本実施の形態のＡＰＤで、それぞれ１対１に対応して設けられたオペアンプＡＭＰ（１）〜ＡＭＰ（ｎ）の反転入力端子に、Ｐ型側端子が接続されている。各ＡＰＤ（１）〜ＡＰＤ（ｎ）の面積は目標とする容量以下の面積になっているので、動作周波数に問題はないとする。オペアンプＡＭＰ（１）〜ＡＭＰ（ｎ）は、同一の帰還抵抗ＲＬを有し、またその非反転入力端子には同一の電圧Ｖｒが印加されている。
【００５９】
更に、オペアンプＡＭＰ（１）〜ＡＭＰ（ｎ）の各出力端子は、それぞれ抵抗ＲＬを介して出力用オペアンプＡＭＰ（ｏｕｔ）の反転入力端子に共通接続されている。この出力用オペアンプＡＭＰ（ｏｕｔ）も帰還抵抗ＲＬを有し、またその非反転入力端子には同一の電圧Ｖｒが印加されている。
【００６０】
かかる構成の回路において、ＡＰＤ（１）〜ＡＰＤ（ｎ）にそれぞれ光が入射すると、その受光量に応じた電流ｉ（１）〜ｉ（ｎ）がＡＰＤ（１）〜ＡＰＤ（ｎ）に発生し、電流に応じた電圧ｉ（１）・ＲＬ〜ｉ（ｎ）・ＲＬがオペアンプＡＭＰ（１）〜ＡＭＰ（ｎ）の各出力端子から出力される。この各出力電圧は帰還抵抗と同じ値の抵抗ＲＬで電流変換された後、共通接続された次段の出力用オペアンプＡＭＰ（ｏｕｔ）に供給されて全電流足しあわされ、再び電流電圧変換されて電圧Ｖｏｕｔとして出力される。
【００６１】
この構成により、ＡＰＤ（１）〜ＡＰＤ（ｎ）は電気的には分離されているので、高速動作を維持したまま、全体として大きなＡＰＤと同じ動作をすることになる。例えば、図１８のように、基板５２上に例えば４個のＡＰＤ（１）〜ＡＰＤ（４）を近接させて配置することにより、これらにより一つの大きなＡＰＤと同じ動作をする受光部全体５３を構成できる。受光部全体５３の面積は、ＡＰＤの数を増やすことにより、好きな大きさに設定できる。なお、図１８では抵抗ＲＬの図示は省略している。
【００６２】
また、このように分割することにより、別のメリットも発生する。従来、ＡＰＤ受光部面積を大きくなると、結晶欠陥を含む確率が高くなり、その結果高い電圧がかけられなくなり、歩留まり低下を招きやすかった。ところが、本発明のように多数のＡＰＤに分割して構成すると、あるＡＰＤに結晶欠陥があっても、その部分から出力をしないようにすれば、他のＡＰＤは使える。ＡＰＤの数が減るだけ感度は落ちるが、低グレード品として販売が可能となる。
【００６３】
また、本発明では、ＡＰＤとＣＭＯＳ回路を容易に同じチップ内に収めることができるので、図１９に示すように、ＡＰＤ５５とアンプ５６とスイッチ５７を含んだ画素ＰＸ１１〜ＰＸ３３を形成し、これら画素ＰＸ１１〜ＰＸ３３を３行３列のマトリックス状に配列し、各画素ＰＸ１１〜ＰＸ３３の動作をコントロールするコントロール回路５８と、出力後の処理回路（例えばＡ／Ｄ変換回路５９−１、５９−２、５９−３）などを１チップ化し、高感度のエリアイメージセンサを１チップで作ることができる。
【００６４】
このようなＡＰＤを使ったエリアイメージセンサは、Ｂｉ−ＣＭＯＳプロセスでは例があったが、ＣＭＯＳプロセスでは例がなかったものである。なお、図１９では３行３列ではあるが、ｎ行ｎ列（ｎは２又は４以上の整数）に展開できるのは勿論のことである。また、図１９のような２次元ではなく直線状に上記の構成の画素を複数個配置して、リニア・イメージセンサを形成できることは勿論である。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、第２の導電型のウェル内に第１の導電型の表面高濃度層と第２の導電型のアバランシェ領域とを設け、第２の導電型のウェルと表面高濃度層のＰＮ接合に逆バイアスをかけて第２の導電型のウェル内に広がった空乏層を光吸収領域とすることにより、従来に比べて、低い逆バイアス電圧でアバランシェ効果が得られると共に、従来に比べて狭い空乏層幅を持つアバランシェ・フォトダイオードを実現できるようにしたため、５０Ｖ以下の低電圧で動作し、ＣＭＯＳＦＥＴとの一体化が容易で、微細化も適合したアバランシェ・フォトダイオードを提供することができる。
【００６６】
また、本発明によれば、複数個の本発明のアバランシェ・フォトダイオードの第２の導電型のウェルを近接配置することにより、実質上、一つの大きなアバランシェ・フォトダイオードと同等の受光部面積を持つフォトダイオードを構成でき、各ＡＰＤは電気的には分離されているので、高速動作を維持したまま、全体として大きなアバランシェ・フォトダイオードと同じ動作をすることができるため、大規模面積のアバランシェ・フォトダイオードに相当する回路を得ることができると共に、個々のアバランシェ・フォトダイオードの結晶欠陥による全体の大規模面積のアバランシェ・フォトダイオードに与える歩留まり低下の影響を低減できる。
【図面の簡単な説明】
【図１】本発明のＡＰＤの一実施の形態の構造断面図である。
【図２】本発明のＡＰＤの製造方法の一実施の形態の説明用素子構造断面図（その１）である。
【図３】本発明のＡＰＤの製造方法の一実施の形態の説明用素子構造断面図（その２）である。
【図４】本発明のＡＰＤの製造方法の一実施の形態の説明用素子構造断面図（その３）である。
【図５】本発明のＡＰＤの製造方法の一実施の形態の説明用素子構造断面図（その４）である。
【図６】本発明の一実施の形態の不純物プロファイルを示す図である。
【図７】本発明の一実施の形態に所定電圧を印加したときの表面高濃度Ｎ＋層付近の一例の電位分布図である。
【図８】本発明の一実施の形態の一例の電界分布図である。
【図９】本発明の一実施の形態の表面高濃度Ｎ＋層の電圧を上げていった時の増倍率の一例を示す図である。
【図１０】本発明の一実施の形態の光エネルギーを１０ｍＷ／ｃｍ２一定の条件での分光特性で、ピーク値を１とした相対感度を示す図である。
【図１１】本発明の一実施の形態において、各波長毎に０Ｖのときを１として、２３Ｖのときと比較した増倍率を示す図である。
【図１２】本発明の一実施の形態の容量特性図である。
【図１３】本発明の一実施の形態にステップ状に光を当てた時の一例の過渡応答特性図である。
【図１４】フォトダイオードとオペアンプを組み合わせた電流電圧変換回路の一例の回路図である。
【図１５】１つの基板にＡＰＤとＣＭＯＳ回路を作り込んだときの構造断面図である。
【図１６】「ＡＰＤ＋オペアンプ」のセットを複数並べるため、ウェル分離、フィールド酸化により、各素子を分離した様子を示した構造断面図である。
【図１７】本発明のＡＰＤは複数のＡＰＤ、ＣＭＯＳ回路を並べて配置し、大規模面積ＡＰＤに相当する一例の回路の回路図である。
【図１８】各ＡＰＤを近接させて配置して、一つの大きなＡＰＤと同じ動作する一例の回路の配置図である。
【図１９】本発明の一実施の形態のＡＰＤとアンプとスイッチを含んだ画素にてエリア状にならべ、各画素の動作をコントロールする回路と、出力後の処理回路（例えばＡ／Ｄ変換回路）などを１チップ化した図である。
【図２０】従来のリーチスルー型のＡＰＤの一例の構造断面図である。
【符号の説明】
１０  本発明の一実施の形態のアバランシェ・フォトダイオード（ＡＰＤ）
１１、３５  Ｎ型基板
１２、３６、３７、４２〜４５  Ｐウェル
１３  素子分離膜
１４  表面高濃度Ｎ＋層
１５  アバランシェ領域（Ｐ層）
１６  Ｐ＋層
１７  保護膜又は反射防止膜
１８、１９  電極
２０  空乏層
２１  空乏層端
３８、５０  フィールド酸化膜
３９、４６、４８  Ｎ型拡散層
４０、４７、４９  ゲート電極
ＡＰＤ（１）〜ＡＰＤ（ｎ）  本発明のアバランシェ・フォトダイオード
ＯＰ、ＡＭＰ（１）〜ＡＭＰ（ｎ）  オペアンプ
ＰＸ１１〜ＰＸ３３  本発明のＡＰＤを含む画素
【図１】
2004319576.tif 000003
【図２】
2004319576.tif 000004
【図３】
2004319576.tif 000005
【図４】
2004319576.tif 000006
【図５】
2004319576.tif 000007
【図６】
2004319576.tif 000008
【図７】
2004319576.tif 000009
【図８】
2004319576.tif 000010
【図９】
2004319576.tif 000011
【図１０】
2004319576.tif 000012
【図１１】
2004319576.tif 000013
【図１２】
2004319576.tif 000014
【図１３】
2004319576.tif 000015
【図１４】
2004319576.tif 000016
【図１５】
2004319576.tif 000017
【図１６】
2004319576.tif 000018
【図１７】
2004319576.tif 000019
【図１８】
2004319576.tif 000020
【図１９】
2004319576.tif 000021
【図２０】
2004319576.tif 000022