(57)【要約】【課題】半導体素子の特性がばらついても、サージ電圧を抑制できる半導体素子のゲート駆動装置を提供する。【解決手段】制御回路１０４の出力ＶｉｎがＨからＬレベルに切り替り、ＩＧＢＴ素子Ｑ１がターンオフ時に、トランジスタＱ２及びＱ３がオンすることによって、抵抗Ｒ１、Ｒ２が並立にゲート電荷を放電する。ターンオフして所定時間経過後、ディレイ回路の出力によって、ＭＯＳＦＥＴＱ４がオフとなる。この時点で、オペアンプ１０５が抵抗Ｒ３、Ｒ４で分圧したゲート電圧を検出し、ＣＲ積分回路１０３に出力する。ＣＲ積分回路の時定数に基づきその出力電圧が、ＭＯＳＦＥＴＱ５のゲートしきい値に達したとき、ＭＯＳＦＥＴＱ５がオフとなり、抵抗Ｒ１によるゲート電荷放電を停止する。従って、ＩＧＢＴ素子のゲート電圧がばらついても、設定した最適なタイミングで、放電速度の変更ができる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
入力される駆動信号に基づいて、半導体素子をオンオフさせる半導体素子のゲート駆動回路において、
前記半導体素子のゲート端子と接続され、前記半導体素子のターンオフ時にゲート電荷を放電する放電用抵抗と、
前記半導体素子のゲート電圧を検出するゲート電圧検出手段と、
前記半導体素子がターンオフ開始時点から所定時間経過後の前記電圧検出手段が検出したゲート電圧に基づいて、前記放電用抵抗の抵抗値を変更する制御を行うタイミングを設定する変更タイミング設定手段と、
前記半導体素子のターンオフ開始時点において、前記放電抵抗は、所定の抵抗値で、前記半導体素子のゲート電荷を放電するとともに、前記変更タイミング設定手段が設定したタイミングでは、前記放電抵抗の抵抗値を増大させるように抵抗値を変更する抵抗制御手段とを有することを特徴とする半導体素子のゲート駆動回路。
【請求項２】
入力される駆動信号を所定時間遅延する遅延手段を有し、該遅延手段の出力でもって、前記半導体素子がターンオフ開始時点から所定時間経過をしたものとすることを特徴とする請求項１記載の半導体素子のゲート駆動回路。
【請求項３】
前記変更タイミング設定手段は、前記ゲート電圧検出手段の出力を入力とするＣＲ積分回路で、該ＣＲ積分回路の出力電圧が所定値に達したことを、前記放電用抵抗の抵抗値を変更するタイミングとすることを特徴とする請求項１または２記載の半導体素子のゲート駆動回路。
【請求項４】
入力される駆動信号に基づいて、半導体素子をオンオフさせる半導体素子のゲート駆動回路において、
前記半導体素子のゲート端子に第１の放電用抵抗と第２の放電用抵抗とを接続し、前記第１の放電用抵抗には、ゲートに印加される電圧がゲートしきい値に達したときオフする第１のトランジスタが接続されるとともに、第１の放電用抵抗と第２の放電用抵抗は、前記半導体素子のターンオフ時にグラウンドに接続され、ゲート電荷を放電するようになっており、
前記半導体素子のゲート端子にはゲート電圧を分圧して検出するオペアンプ回路を設け、
該オペアンプ回路の出力をＣＲ積分回路を介して前記第１のトランジスタのゲート端子に接続するとともに、前記オペアンプ回路の出力とグラウンドには、抵抗と第２のトランジスタが接続され、
前記第２のトランジスタのゲート端子にはディレイ回路を介して、前記半導体素子を駆動するための駆動信号が出力され、
前記駆動信号のレベルが変化し、前記半導体素子がターンオフし初めてから前記ディレイ回路で設定した所定時間経過後に、前記第２のトランジスタがオフになり、これを受けて前記オペアンプ回路は、ゲート電圧を検出し前記ＣＲ積分回路に出力し、前記ＣＲ積分回路の時定数に基づき前記ＣＲ積分回路の出力電圧が、前記第１のトランジスタのゲートしきい値に達した時点で、前記第１のトランジスタがオフすることによって、前記第１の放電用抵抗によるゲート電荷の放電を停止することを特徴とする半導体素子のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力される駆動信号に従って半導体素子をオンオフさせる半導体素子のゲート駆動回路に関する。
【０００２】
【従来の技術】
半導体素子のゲート駆動回路において、半導体素子がターンオフ時に発生するサージ電圧を抑制するために、半導体素子のコレクタ電圧を検出する電圧検出手段を設け、コレクタ・エミッタ間の電圧が所定値に達した時点から、遅延回路が働いて所定時間後に、ゲート端子とグラウンドに接続されゲート電荷を放電する放電用抵抗の抵抗値を変更させ、抵抗値の増加により放電速度を緩める制御が行われている。抵抗値を変更するタイミングとしては、早いと、スイッチング損失の増大を招く問題があるから、コレクタ電流を遮断し始める直前になるようにしている。
【０００３】
この抵抗値の変更タイミングが部品特性のばらつきによりずれることを防止するため、特開２００１−３１４０７５号公報においては、ゲート・エミッタ間の電圧が所定値に達したことを検出する検出回路を設け、この検出回路の出力と、遅延回路の出力との論理積を演算し、論理積の演算結果に従って、抵抗値の変更を行うようにしている。
【０００４】
すなわち、遅延回路の遅延時間が設定値通りの場合は、従来同様、設定したタイミングで、放電用抵抗の抵抗値を変更させ、コレクタ電流が遮断し始める直前で放電速度を緩める制御を行う。遅延回路の遅延時間が設定値より短い場合には、論理積の演算結果によって、ゲート・エミッタ間の電圧が所定値に達した時点で、放電用抵抗の抵抗値を変更するようにし、抵抗値の変更タイミングが早まるのを防止し、スイッチング損失の増加を防ぐようにしている。
【０００５】
【発明が解決しようとする課題】
しかしながら、部品特性のばらつきに対する上記の対策においては、以下の問題を有している。すなわち半導体素子の特性を問わず、ゲート・エミッタ間の電圧が所定値に達したときに、論理積演算を行うようにしているから、半導体素子製造時のばらつきに起因し、ゲート電荷量やしきい値のばらつきなど半導体素子の特性が異なる場合、最適なタイミングで、放電用抵抗の抵抗値を変更することができず、サージ電圧の抑制を確実に行うことができない可能性があった。
本発明は、上記従来の問題点に鑑み、半導体素子の特性が異なっても、所望のタイミングで、放電用抵抗の抵抗値を変更させ、スイッチング損失の増加を防止しながら、サージ電圧の発生を確実に抑制可能な半導体素子のゲート駆動回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】
このため、本発明は、半導体素子のゲート端子と接続され、半導体素子のターンオフ時にゲート電荷を放電する放電用抵抗の抵抗値を変更可能とし、半導体素子のゲート電圧を検出するゲート電圧検出手段を設け、半導体素子がターンオフ開始時点から所定時間経過後のゲート電圧検出手段が検出した電圧に基づいて、放電用抵抗の抵抗値を変更する制御を行うタイミングを設定する。半導体素子のターンオフ開始時点において、放電用抵抗は、所定の抵抗値で半導体素子のゲート電荷を放電させ、設定したタイミングにおいては抵抗制御手段の制御によって、放電用抵抗の抵抗値が増大され、ゲート電荷を放電する放電速度を緩めるようした。
【０００７】
【発明の効果】
ターンオフ開始時から所定時間経過時点でのゲート電圧を検出し、その電圧に基づいて放電用抵抗の抵抗値を変更するタイミングを設定するようにしたので、半導体素子特性のばらつきによって、ゲート電荷やゲート電圧のしきい値が変動しても、コレクタ電流が遮断を開始する直前の最適な時期において放電用抵抗の抵抗値を変更することが可能となる。このため、半導体素子特性が異なっても、サージ電圧を管理することができ、サージ電圧による部品の破壊等を防ぐことができるとともに、スイッチング損失の増加も防止できる効果が得られる。
【０００８】
【発明の実施の形態】
次に、発明の実施の形態を実施例により説明する。
図１は、半導体素子のゲート駆動回路を示す図である。
半導体素子として用いたＩＧＢＴ素子Ｑ１のコレクタ端子Ｃが負荷１０１を介して電源ＶＢに、ＩＧＢＴ素子Ｑ１のエミッタ端子Ｅがグラウンド（ＧＮＤ）にそれぞれ接続されている。ＩＧＢＴ素子Ｑ１のゲート端子Ｇが抵抗Ｒ８とＮＰＮトランジスタＱ６を介して、ゲート電源ＶＣＣに接続されて、トランジスタＱ６によってＩＧＢＴ素子Ｑ１に対しゲート電荷を充電可能になっている。
【０００９】
またＩＧＢＴ素子Ｑ１のゲート端子Ｇは、抵抗Ｒ１とＰＮＰトランジスタＱ２およびＰｃｈ−ＭＯＳＦＥＴＱ５を介してＧＮＤに接続される一方、抵抗Ｒ２とＰＮＰトランジスタＱ３を介してもＧＮＤに接続されている。抵抗Ｒ１は、第１の放電用抵抗として、ＰＮＰトランジスタＱ２とＰｃｈ−ＭＯＳＦＥＴＱ５の制御によって、ＩＧＤＴ素子Ｑ１に対してゲート電荷を放電できるようになっている。抵抗Ｒ２は、第２の放電用抵抗として、ＰＮＰトランジスタＱ３の制御によってゲート電荷を放電できるようになっている。
また抵抗Ｒ１の抵抗値は抵抗Ｒ２の抵抗値よりも小さい。
【００１０】
トランジスタＱ２、Ｑ３のベース端子は、それぞれ抵抗Ｒ７、Ｒ６を介して制御回路１０４の出力ヘ接続され、トランジスタＱ２およびＱ３は制御回路１０４が出力する駆動信号ＶｉｎがＬレベルの時にオンする構成となっている。トランジスタＱ６のベース端子は、抵抗Ｒ９を介して制御回路１０４の出力に接続され、トランジスタＱ６は、制御回路１０４の出力する駆動信号ＶｉｎがＨレベルの時にオンする構成になっている。したがって、制御回路１０４の駆動信号Ｖｉｎによって、ＩＧＢＴ素子Ｑ１がオンオフし、負荷１０１を駆動することができる。
【００１１】
ＩＧＢＴ素子Ｑ１のゲート端子とＧＮＤの間には、直列接続された抵抗Ｒ３及び抵抗Ｒ４からなる分圧回路が接続され、両抵抗の接続端にオペアンプ１０５のプラス入力端子が接続されている。オペアンプ１０５のマイナス入力端子が出力端子に直接に接続され、ＩＧＢＴ素子Ｑ１のゲート電圧Ｖｇｅを分圧して、インピーダンスを変換して検出する構成になっている。ここで抵抗Ｒ３およびＲ４は、抵抗Ｒ１とＲ２とＲ８に比べて、十分に大きな抵抗値になっており、ＩＧＢＴ素子Ｑ１のゲート端子から抵抗Ｒ３、Ｒ４を流れる電流は、十分に小さくなるように構成されている。
【００１２】
オペアンプ１０５の出力端子は、抵抗とコンデンサからなるＣＲ積分回路１０３の入カ端に接続される。ＣＲ積分回路１０３の出力端は、Ｐｃｈ−ＭＯＳＦＥＴＱ５のゲートに接続されている。オペアンプ１０５の出力端子は、また抵抗Ｒ５とＮｃｈ−ＭＯＳＦＥＴＱ４を介してＧＮＤへ接続されている。ＭＯＳＦＥＴＱ４のゲート端子は、制御回路１０４の出力端子に接続されているディレイ（遅延）回路１０２の出力に接続されている。
【００１３】
次に、上記回路の動作について説明する。
図２は、ＩＧＢＴ素子Ｑ１が完全にオンしている状態から、ターンオフさせる場合の動作を示すタイムチャートである。
Ｖｉｎは制御回路１０４の出力、ＶｇｅはＩＧＢＴ素子Ｑ１のゲート電圧、Ｖｄｌｙはディレイ回路１０２の出力、ＶＧはオペアンプ１０５の出力、ＶＧｔはＣＲ積分回路１０３の出力、ＩｃはＩＧＢＴ素子Ｑ１を流れるコレクタ電流、ＶｃｅはＩＧＢＴ素子Ｑ１に発生するコレクタ電圧、Ｉｇ１は抵抗Ｒ１を流れるゲート電流、Ｉｇ２は抵抗Ｒ２を流れるゲート電流を示している。
図中各波形の（ａ）あるいは（ｂ）は、ＩＧＢＴ素子Ｑ１の製造ばらつきや温度特性による特性差が生じた際の波形を示している。
【００１４】
制御回路１０４の出力ＶｉｎがＨレベルからＬレベルに切り替わる時刻ｔ１において、トランジスタＱ２及びＱ３はオン状態となり、このときＰｃｈ−ＭＯＳＦＥＴＱ５はオンであるため、ＩＧＢＴ素子Ｑ１のゲートからＧＮＤへ向かってゲート電流Ｉｇ１及びＩｇ２が発生する。これにより、ＩＧＢＴ素子Ｑ１のゲート電荷が放電され、ＩＧＢＴ素子Ｑ１のゲート電圧Ｖｇｅは降下していく。このとき、抵抗Ｒ１≪Ｒ２の関係より、Ｉｇ１≫Ｉｇ２となっている。また時刻ｔ１において、制御回路１０４出力信号Ｖｉｎを入力とするディレイ回路１０２は起動され、所定時間経過後の時間ｔ２にディレイ信号Ｖｄｌｙを出力する。
【００１５】
ディレイ信号Ｖｄｌｙによって、ＭＯＳＦＥＴＱ４がオフとなる時刻ｔ２において、オペアンプ１０５の出力電圧ＶＧは、ＩＧＢＴ素子Ｑ１のゲート電圧を抵抗Ｒ３およびＲ４で分圧した電圧レベルとなり、オペアンプ１０５の出力電圧ＶＧを入力とするＣＲ積分回路１０３は、所定のＣＲ時定数により、入力される電圧ＶＧのレベルに比例し時間に従って電圧が変化する信号を出力する。この信号が、時刻ｔ２からＭＯＳＦＥＴＱ５の動作しきい値に達するまでの時間は、ＩＧＢＴ素子Ｑ１の特性に応じて入力される電圧ＶＧのレベル（ａ）または（ｂ）に依存して変化することになる。
【００１６】
ＣＲ積分回路１０３の出力電圧ＶＧｔがＭＯＳＦＥＴＱ５のしきい値に達し、ＭＯＳＦＥＴＱ５がオンからオフ動作へ移行する時刻ｔ３においては、トランジスタＱ２がオフとなり、ゲート電流Ｉｇ１の流れる経路が遮断され、ＩＧＢＴ素子Ｑ１のゲート電荷の放電電流はＩｇ２のみとなる。これによって、放電速度が緩やかになるため、ＩＧＢＴ素子Ｑ１のコレクタ電流Ｉｃが遮断する際のｄｉ／ｄｔを緩和でき、ＩＧＢＴ素子Ｑ１の特性差に影響されず、ＩＧＢＴ素子Ｑ１のコレクタ電圧Ｖｃｅに発生するサージ電圧Ｖｓ（ａ）、Ｖｓ（ｂ）を抑制することが可能になる。
【００１７】
このように、ＩＧＢＴ素子Ｑ１の特性差が生じた場合でも、（ａ）または（ｂ）において、所定時間ｔ２におけるＶｇｅ電圧レベルに応じて、ゲート電流Ｉｇ１経路が遮断されるまでの時間を可変とすることによって、必ずＩＧＢＴ素子Ｑ１のコレクタ電流Ｉｃが遮断する直前に小さく調整され、放電用抵抗の切り替えを行なうタイミングを最適化させることができる。特性ばらつきにあまり影響を受けることなくｄｉ／ｄｔを緩和でき、ＩＧＢＴ素子Ｑ１コレクタ電圧Ｖｃｅに発生するサージ電圧Ｖｓを抑制する効果を安定して得ることが可能となる。また、放電用抵抗の切り替えを行なうタイミングを最適化させることによってスイッチング損失も最小にとどめることが可能である。
【００１８】
図３は、比較のため、ＣＲ積分回路を設けず、オペアンプ１０５が検出したＶｇｅ電圧を直接にＭＯＳＦＥＴＱ５に印加した場合の波形を示す図である。
（ａ）’では、半導体素子の特性（ａ）’に応じて、放電用抵抗Ｒ１、Ｒ２に対して定数調整を行い、サージ電圧をＶｓ（ａ）’に抑えた場合のＩｃ及びＶｃｅ波形を示している。
このように、放電用抵抗を小さいものから大きいものへ切り替えるタイミングｔｇ（ａ）’およびｔｇ（ｂ）’を、ゲート電圧の所定の判定レベルで決定していたため、特性（ｂ）’の場合は、コレクタ電流の遮断開始を時間ｔｇ（ｂ）’において行なうことになる。しかしＩＧＢＴ素子にばらつきがあるＶｇｅ（ｂ）’では、時間ｔｇ（ｂ）’において既にコレクタ電流の遮断の途中であり、ｄｉ／ｄｔはほぼ小さい放電用抵抗のみによって決定している。よって、その後ｄｉ／ｄｔは緩和されることがなく、サージ電圧Ｖｓ（ｂ）’はＶｓ（ａ）’より大きくなってしまう。
【００１９】
実施例は、以上のように構成され、放電用抵抗の抵抗値を変更するタイミングをＩＧＢＴ素子Ｑ１のゲート・エミッタ電圧に応じて調整するようにしたため、ＩＧＢＴ素子Ｑ１の特性がばらついても、コレクタ電流が遮断し始める直前で、ゲート電荷の放電電流を小さく調整でき、サージ電圧を効果的に抑制することができるとともに、スイッチング損失が増大するのを防止できる。
本実施例では、抵抗Ｒ１、抵抗Ｒ２は、放電用抵抗を構成している。
オペアンプ１０５、抵抗Ｒ３、Ｒ４は、オペアンプ回路およびゲート電圧検出手段を構成している。
ＣＲ積分回路１０３は、変更タイミング設定手段を構成している。
ＭＯＳＦＥＴＱ５は、抵抗制御手段を構成している。
ディレイ回路１０２は、遅延手段を構成している。
なお、本実施例では、半導体素子としてＩＧＢＴ素子を用いたが、そのほかの半導体素子を用いることも可能である。
【図面の簡単な説明】
【図１】本発明の実施例を示す構成図である。
【図２】本発明の実施例の動作を示すタイムチャートである。
【図３】比較のためのタイムチャートである。
【符号の説明】
１０１　　　負荷
１０２　　　ディレイ回路
１０３　　　ＣＲ積分回路
１０４　　　制御回路
１０５　　　オペアンプ
Ｑ１　　　ＩＧＢＴ素子
Ｑ４　　　ＭＯＳＦＥＴ（第２のトランジスタ）
Ｑ５　　　ＭＯＳＦＥＴ（第１のトランジスタ）
Ｒ１　　　抵抗（第１の放電用抵抗）
Ｒ２　　　抵抗（第２の放電用抵抗）
Ｒ８　　　抵抗
【図１】
2004072635.tif 000003
【図２】
2004072635.tif 000004
【図３】
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