(57)【要約】【課題】キャリア移動度を高めることを可能とする電界効果型トランジスタを提供する。【解決手段】電界効果型トランジスタは、（Ａ）半導体層１７に形成されたチャネル形成領域１８、並びに、（Ｂ）ゲート絶縁層１３を介して、チャネル形成領域１８に対向して設けられたゲート電極１２を少なくとも有し、半導体層１７は半導体材料層１５と導電性粒子１６とが混在して成る。【選択図】  図４
2004335688.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体層に形成されたチャネル形成領域、並びに、
（Ｂ）ゲート絶縁層を介して、チャネル形成領域に対向して設けられたゲート電極、
を少なくとも有する電界効果型トランジスタであって、
半導体層は、半導体材料層と導電性粒子とが混在して成ることを特徴とする電界効果型トランジスタ。
【請求項２】
半導体材料層は島状の形状を有し、
半導体層は、島状の半導体材料層の間に導電性粒子が橋渡された構造を有することを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項３】
半導体材料層は有機半導体材料から成ることを特徴とする請求項１に記載の電界効果型トランジスタ。
【請求項４】
導電性粒子は無機材料から成ることを特徴とする請求項３に記載の電界効果型トランジスタ。
【請求項５】
導電性粒子は有機材料から成ることを特徴とする請求項３に記載の電界効果型トランジスタ。
【請求項６】
導電性粒子は、有機材料と無機材料の混合物から成ることを特徴とする請求項３に記載の電界効果型トランジスタ。
【請求項７】
（ａ）基体上にゲート電極を形成する工程と、
（ｂ）ゲート電極上を含む基体上にゲート絶縁層を形成する工程と、
（ｃ）ゲート絶縁層上に、少なくともチャネル形成領域を構成する半導体層を形成する工程、
から成り、
半導体層は、半導体材料層と導電性粒子とが混在して成ることを特徴とする電界効果型トランジスタの製造方法。
【請求項８】
前記工程（ｃ）は、ゲート絶縁層上に島状の半導体材料層を形成した後、島状の半導体材料層の間を橋渡すように導電性粒子を形成する工程から成ることを特徴とする請求項７に記載の電界効果型トランジスタの製造方法。
【請求項９】
前記工程（ｃ）は、ゲート絶縁層上に導電性粒子を形成した後、導電性粒子が橋渡すように島状の半導体材料層を形成する工程から成ることを特徴とする請求項７に記載の電界効果型トランジスタの製造方法。
【請求項１０】
（ａ）基体上に、少なくともチャネル形成領域を構成する半導体層を形成する工程と、
（ｂ）半導体層上にゲート絶縁層を形成する工程と、
（ｃ）ゲート絶縁層上にゲート電極を形成する工程、
から成り、
半導体層は、半導体材料層と導電性粒子とが混在して成ることを特徴とする電界効果型トランジスタの製造方法。
【請求項１１】
前記工程（ａ）は、基体上に島状の半導体材料層を形成した後、島状の半導体材料層の間を橋渡すように導電性粒子を形成する工程から成ることを特徴とする請求項１０に記載の電界効果型トランジスタの製造方法。
【請求項１２】
前記工程（ａ）は、基体上に導電性粒子を形成した後、導電性粒子が橋渡すように島状の半導体材料層を形成する工程から成ることを特徴とする請求項１０に記載の電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
現在、多くの電子機器に用いられている薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）を含む電界効果型トランジスタ（ＦＥＴ）は、例えば、シリコン半導体基板あるいはシリコン半導体層に形成されたチャネル形成領域及びソース／ドレイン領域、シリコン半導体基板表面あるいはシリコン半導体層表面に形成されたＳｉＯ２から成るゲート絶縁層、並びに、ゲート絶縁層を介してチャネル形成領域に対向して設けられたゲート電極から構成されている。あるいは又、基体上に形成されたゲート電極、ゲート電極上を含む基体上に形成されたゲート絶縁層、並びに、ゲート絶縁層上に形成されたチャネル形成領域及びソース／ドレイン領域から構成されている。そして、これらの構造を有する電界効果型トランジスタの作製には、非常に高価な半導体製造装置が使用されており、製造コストの低減が強く要望されている。
【０００３】
そこで、近年、スピンコート法、印刷法、スプレー法に例示される真空技術を用いない方法に基づき製造が可能な有機半導体材料を用いたＦＥＴの研究、開発に注目が集まっている。
【０００４】
ところで、ディスプレイ装置をはじめとして、多くの電子機器に組み込まれることが要求されるが故に、ＦＥＴには高速動作が要求される。例えば、映像信号を随時必要なデータに変換し、更に、オン／オフのスイッチング動作を高速で行うことができるＦＥＴが必要とされる。
【０００５】
然るに、有機半導体材料を用いた場合、例えばＴＦＴの特性指標である移動度は、典型的な値として１０−３〜１ｃｍ２／Ｖｓが得られているに過ぎない（例えば、Ｃ．  Ｄ．  Ｄｉｍｉｔｒａｋｏｐｏｕｌｏｓ，  ｅｔ  ａｌ．，  Ａｄｖ．  Ｍａｔｅｒ．  （２００２），  １４，  ９９  参照）。この値は、アモルファスシリコンの移動度である数ｃｍ２／Ｖｓやポリシリコンの移動度であるおおよそ１００ｃｍ２／Ｖｓに比べて低く、ディスプレイ装置用ＴＦＴで要求される移動度１〜３ｃｍ２／Ｖｓに達していない。従って、有機半導体材料を用いたＦＥＴにおいては、移動度の改善が大きな課題となっている。
【０００６】
有機半導体材料を用いたＦＥＴにおける移動度は、分子内の電荷移動及び分子間の電荷移動によって決定される。分子内の電荷移動は、単結合を挟んで隣接する多重結合の間で原子軌道が重なり合い、電子が非局在化して共役系を形成することによって可能となる。分子間の電荷の移動は、分子間の結合、ファン・デル・ワールス力による分子軌道の重なりによる伝導、あるいは又、分子間のトラップ準位を介してのホッピング伝導によって行われる。
【０００７】
この場合、分子内での移動度をμｉｎｔｒａ、分子間の結合による移動度をμｉｎｔｅｒ、分子間のホッピング伝導による移動度をμｈｏｐとすると、以下の関係にある。有機半導体材料では、遅い分子間の電荷移動が全体としての移動度を制限しているため、電荷の移動度が小さい。
【０００８】
μｉｎｔｒａ≫μｉｎｔｅｒ＞μｈｏｐ
【０００９】
【特許文献１】特開２０００−２６０９９９号公報
【非特許文献１】Ｃ．  Ｄ．  Ｄｉｍｉｔｒａｋｏｐｏｕｌｏｓ，  ｅｔ  ａｌ．，  Ａｄｖ．  Ｍａｔｅｒ．  （２００２），  １４，  ９９
【非特許文献２】Ｃ．  Ｄ．  Ｄｉｍｉｔｒａｋｏｐｏｕｌｏｓ  ｅｔ  ａｌ．，  ＩＢＭ  Ｊ．  Ｒｅｓ．  ＆  Ｄｅｖ．  （２００１），  ４５，  １１
【非特許文献３】Ｊ．  Ｈ．  Ｓｃｈｏｅｎ  ｅｔ  ａｌ．，  Ｎａｔｕｒｅ  （２００１），  ４１３，  ７１３；Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  （２００２），  ８０，  ８４７
【００１０】
【発明が解決しようとする課題】
そこで、有機半導体材料を用いたＦＥＴにおける移動度を改善するために、種々の検討がなされている。
【００１１】
例えば、有機半導体材料であるペンタセン薄膜を蒸着法にて成膜する場合、蒸着における堆積速度を極端に抑え、しかも、基板温度を室温とすることにより、分子の配向性を向上させ、移動度として０．６ｃｍ２／Ｖｓを達成している（Ｃ．  Ｄ．  Ｄｉｍｉｔｒａｋｏｐｏｕｌｏｓ  ｅｔ  ａｌ．，  ＩＢＭ  Ｊ．  Ｒｅｓ．  ＆  Ｄｅｖ．  （２００１），  ４５，  １１  参照）。この方法は、材料の結晶性を向上させ、分子間のホッピング伝導を抑えることにより、移動度の改善を目指すものである。然るに、移動度は改善されるものの、分子間の移動が全体としての移動度を制限していることに変わりはなく、満足できるほどの大きな移動度は得られていない。
【００１２】
積極的に分子内での電荷移動を利用する有機半導体トランジスタとして、ルーセントテクノロジー社から、Ｓｅｌｆ−Ａｓｓｅｍｂｌｅｄ  Ｍｏｎｏｌａｙｅｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（ＳＡＭＦＥＴ）が提案されている。即ち、自己組織化によって単分子膜から成る半導体層をソース電極とドレイン電極との間に形成し、ゲート長１．５ｎｍのＳＡＭＦＥＴを実現している。このＳＡＭＦＥＴにあっては、ソース電極とドレイン電極とを結ぶ方向に配向した単分子層によってチャネル形成領域を構成しているが故に、チャネル形成領域内での電荷の移動が分子内での移動のみである。その結果、ポリシリコン以上の移動度である２９０ｃｍ２／Ｖｓを達成している（Ｊ．  Ｈ．  Ｓｃｈｏｅｎ  ｅｔ  ａｌ．，  Ｎａｔｕｒｅ  （２００１），  ４１３，  ７１３；Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  （２００２），  ８０，  ８４７  参照）。しかしながら、このようなチャネル構造にあっては、ゲート長が単分子膜の厚さで決定されるため、ゲート長が数ｎｍと非常に短く、そのため、ソース領域とドレイン領域との間の耐圧が低くなり、駆動電圧を高くすることができないという問題がある。また、単分子膜を破壊しないように、単分子膜の上の電極形成においては、基板温度を−１７２゜Ｃ〜−３０゜Ｃに冷却する必要があり、プロセスコストが高くなる等、この方法は実用的ではない。
【００１３】
また、有機／無機混成材料を用いたチャネル材料が、特開２０００−２６０９９９に提案されている。即ち、特開２０００−２６０９９９に開示された技術にあっては、無機成分と有機成分が層状構造を形成し、無機の結晶性固体の高いキャリア移動度特性を利用する一方、有機成分が無機材料の自己組織化を促進させる働きを利用して、低温処理条件下で基板に材料を付着することを可能にする。そして、移動度として１〜１００ｃｍ２／Ｖｓが期待されているものの、実際に達成された移動度は０．２５ｃｍ２／Ｖｓである。これは、一般的にスピンコーティング法にて形成された有機半導体材料よりも高い移動度であるが、蒸着法等で形成された有機半導体材料と同程度であり、アモルファスシリコン以上の移動度は得られていない。
【００１４】
従って、本発明の目的は、従来の有機半導体材料を用いた電界効果型トランジスタと比較して、飛躍的にキャリア移動度を高めることを可能とする電界効果型トランジスタ及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するための本発明の電界効果型トランジスタは、
（Ａ）半導体層に形成されたチャネル形成領域、並びに、
（Ｂ）ゲート絶縁層を介して、チャネル形成領域に対向して設けられたゲート電極、
を少なくとも有する電界効果型トランジスタであって、
半導体層は、半導体材料層と導電性粒子とが混在して成ることを特徴とする。
【００１６】
尚、本発明の電界効果型トランジスタにあっては、半導体層に、チャネル形成領域を挟むようにソース／ドレイン領域が形成されている構成とすることが好ましい。
【００１７】
また、本発明の電界効果型トランジスタにおいては、半導体材料層は島状の形状を有し、半導体層は、島状の半導体材料層の間に導電性粒子が橋渡された構造を有することが望ましい。
【００１８】
上記の目的を達成するための本発明の第１の態様に係る電界効果型トランジスタの製造方法は、所謂ボトムゲート型の電界効果型トランジスタの製造方法であり、
（ａ）基体上にゲート電極を形成する工程と、
（ｂ）ゲート電極上を含む基体上にゲート絶縁層を形成する工程と、
（ｃ）ゲート絶縁層上に、少なくともチャネル形成領域を構成する半導体層を形成する工程、
から成り、
半導体層は、半導体材料層と導電性粒子とが混在して成ることを特徴とする。
【００１９】
本発明の第１の態様に係る電界効果型トランジスタの製造方法にあっては、前記工程（ｃ）において、半導体層に、チャネル形成領域を挟むようにソース／ドレイン領域を形成してもよい。
【００２０】
また、本発明の第１の態様に係る電界効果型トランジスタの製造方法において、前記工程（ｃ）は、ゲート絶縁層上に島状の半導体材料層を形成した後、島状の半導体材料層の間を橋渡すように導電性粒子を形成する工程から成ることが好ましく、あるいは又、前記工程（ｃ）は、ゲート絶縁層上に導電性粒子を形成した後、導電性粒子が橋渡すように島状の半導体材料層を形成する工程から成ることが好ましい。
【００２１】
上記の目的を達成するための本発明の第２の態様に係る電界効果型トランジスタの製造方法は、所謂トップゲート型の電界効果型トランジスタの製造方法であり、
（ａ）基体上に、少なくともチャネル形成領域を構成する半導体層を形成する工程と、
（ｂ）半導体層上にゲート絶縁層を形成する工程と、
（ｃ）ゲート絶縁層上にゲート電極を形成する工程、
から成り、
半導体層は、半導体材料層と導電性粒子とが混在して成ることを特徴とする。
【００２２】
本発明の第２の態様に係る電界効果型トランジスタの製造方法にあっては、前記工程（ａ）において、半導体層に、チャネル形成領域を挟むようにソース／ドレイン領域を形成してもよい。
【００２３】
本発明の第２の態様に係る電界効果型トランジスタの製造方法において、前記工程（ａ）は、基体上に島状の半導体材料層を形成した後、島状の半導体材料層の間を橋渡すように導電性粒子を形成する工程から成ることが好ましく、あるいは又、前記工程（ａ）は、基体上に導電性粒子を形成した後、導電性粒子が橋渡すように島状の半導体材料層を形成する工程から成ることが好ましい。
【００２４】
本発明の電界効果型トランジスタ、あるいは、本発明の第１の態様若しくは第２の態様に係る電界効果型トランジスタの製造方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）において、半導体材料層とは、体積抵抗率が１０−４Ω・ｍ（１０−６Ω・ｃｍ）乃至１０１２Ω・ｍ（１０１０Ω・ｃｍ）のオーダーを有する層を指す。また、導電性粒子とは、体積抵抗率が１０１２Ω・ｍ（１０１０Ω・ｃｍ）のオーダー以下である粒子を指す。尚、半導体層は半導体材料層と導電性粒子とが混在した状態であればよく、半導体材料層と導電性粒子とが化学的に結合している必要は無い。
【００２５】
本発明において、半導体材料層は有機半導体材料から成ることが好ましい。ここで、有機半導体材料として、２，３，６，７−ジベンゾアントラセン（ペンタセンとも呼ばれる）、Ｃ９Ｓ９（ベンゾ［１，２−ｃ；３，４−ｃ’；５，６−ｃ”］トリス［１，２］ジチオール−１，４，７−トリチオン）、Ｃ２４Ｈ１４Ｓ６（アルファ−セキシチオフェン）、銅フタロシアニンで代表されるフタロシアニン、フラーレン（Ｃ６０）、テトラチオテトラセン（Ｃ１８Ｈ８Ｓ４）、テトラセレノテトラセン（Ｃ１８Ｈ８Ｓｅ４）、テトラテルルテトラセン（Ｃ１８Ｈ８Ｔｅ４）、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］を挙げることができる。尚、本発明において、半導体材料層を無機半導体材料から構成することもでき、無機半導体材料として、具体的には、Ｓｉ、Ｇｅ、Ｓｅ、ＡｇＣｌを挙げることができる。
【００２６】
本発明において、島状の半導体材料層の形成方法として、真空蒸着法やスパッタリング法に例示される物理的気相成長法（ＰＶＤ法）；各種の化学的気相成長法（ＣＶＤ法）；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法；及びスプレー法の内のいずれかを挙げることができる。
【００２７】
本発明において、導電性粒子を無機材料から構成することができる。ここで、無機材料として、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属、あるいは、これらの金属元素を含む合金を例示することができる。あるいは又、導電性粒子を有機材料から構成することができる。ここで、有機材料として、カーボン（より具体的には、グラファイト）、カーボン・ナノ・チューブやカーボン・ナノ・ファイバ、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］を挙げることができる。更には、導電性粒子を、以上に例示した有機材料と無機材料の混合物から構成することもできる。あるいは又、半導体材料層を構成する有機半導体材料がＰ型（ホール伝導）の場合、仕事関数の大きい導電性材料から導電性粒子を構成することが望ましく（即ち、Ｐ型半導体の価電子帯の上端のエネルギーレベルに導電性粒子を構成する材料のフェルミ準位が達していないことが望ましく）、半導体材料層を構成する有機半導体材料がＮ型（電子伝導）の場合、仕事関数の小さい導電性材料から導電性粒子を構成することが望ましい（即ち、Ｎ型半導体の伝導帯の下端のエネルギーレベルを導電性粒子を構成する材料のフェルミ準位が越えていることが望ましい）。尚、導電性粒子の形成方法として、真空蒸着法やスパッタリング法に例示されるＰＶＤ法；各種のＣＶＤ法；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；上述した各種コーティング法；及びスプレー法の内のいずれかを挙げることができる。
【００２８】
また、本発明において、ゲート絶縁層を構成する材料として、ＳｉＯ２、ＳｉＮ、スピン・オン・グラス（ＳＯＧ）、金属酸化物高誘電絶縁膜にて例示される無機系絶縁材料だけでなく、ポリメチルメタクリレート（ＰＭＭＡ）やポリビニルフェノール（ＰＶＰ）にて例示される有機系絶縁材料を挙げることができるし、これらの組み合わせを用いることもできる。ゲート絶縁層の形成方法として、真空蒸着法やスパッタリング法に例示されるＰＶＤ法；各種のＣＶＤ法；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；上述した各種コーティング法；浸漬法；キャスティング法；及びスプレー法の内のいずれかを挙げることができる。
【００２９】
更には、本発明において、ゲート電極やソース／ドレイン電極、各種の配線を構成する材料として、白金（Ｐｔ）、金（Ａｕ）、パラジウム（Ｐｄ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属、あるいは、これらの金属元素を含む合金、これらの金属から成る導電性粒子、これらの金属を含む合金の導電性粒子を挙げることができるし、これらの元素を含む層の積層構造とすることもできる。更には、ゲート電極やソース／ドレイン電極を構成する材料として、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］といった有機材料を挙げることもできる。ゲート電極やソース／ドレイン電極、配線の形成方法として、真空蒸着法やスパッタリング法に例示されるＰＶＤ法；各種のＣＶＤ法；スピンコート法；スクリーン印刷法やインクジェット印刷法といった印刷法；上述した各種コーティング法；リフトオフ法；シャドウマスク法；及びスプレー法の内のいずれかを挙げることができる。
【００３０】
また、本発明において、基体として、各種のガラス基板や、石英基板、シリコン基板を挙げることができる。更には、基体として、ポリエーテルスルホン（ＰＥＳ）やポリイミド、ポリカーボネート、ポリエチレンテレフタレート（ＰＥＴ）に例示される高分子材料から構成されたプラスチック・フィルムやプラスチック・シート、プラスチック基板を挙げることができ、このような可撓性を有する高分子材料から構成された基体を使用すれば、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。
【００３１】
本発明においては、チャネル形成領域を構成する半導体層が半導体材料層と導電性粒子とが混在して成るが故に、従来の有機半導体材料と比較して飛躍的にキャリアの移動度を高めることができる。
【００３２】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００３３】
（実施の形態１）
実施の形態１は、本発明の電界効果型トランジスタ（以下、ＦＥＴと略称する）、及び、本発明の第１の態様に係る電界効果型トランジスタの製造方法（以下、ＦＥＴの製造方法と略称する）に関する。
【００３４】
実施の形態１のＦＥＴは、図４に模式的な一部断面図を示すように、所謂ボトムゲート型のＦＥＴであり、半導体層１７に形成されたチャネル形成領域１８、並びに、ゲート絶縁層１３を介して、チャネル形成領域１８に対向して設けられたゲート電極１２を少なくとも有する。そして、半導体層１７は、半導体材料層１５と導電性粒子１６とが混在して成る。より具体的には、図５の（Ｂ）に模式的な平面図を示すように、半導体材料層１５は島状の形状を有し、半導体層１７は、島状の半導体材料層１５の間に導電性粒子１６が橋渡された構造を有する。
【００３５】
実施の形態１において、半導体材料層１５は有機半導体材料、より具体的には、２，３，６，７−ジベンゾアントラセン（ペンタセンとも呼ばれる）から成り、導電性粒子１６は無機材料、より具体的には、白金（Ｐｔ）から成る。
【００３６】
以下、支持体等の模式的な一部断面図である図１の（Ａ）〜（Ｄ）、図２の（Ａ）〜（Ｃ）、図３の（Ａ）及び（Ｂ）、並びに、図４を参照して、実施の形態１のＦＥＴの製造方法を説明する。
【００３７】
［工程−１００］
先ず、基体上にゲート電極を形成する。具体的には、シリコン基板から成る支持体１０に接着されたポリエーテルスルホン（ＰＥＳ）から成る基体１１上に、レジスト層３１に基づきゲート電極形成用のパターンを形成する（図１の（Ａ）参照）。
【００３８】
次いで、密着層としてのＴｉ層、ゲート電極１２としてのＡｕ層を、基体１１及びレジスト層３１上に真空蒸着法によって形成する（図１の（Ｂ）参照）。図面においては、密着層の図示を省略した。蒸着を行う際、基体１１が接着されている支持体１０は温度を調整することができる支持体ホルダーに載置されており、蒸着中の支持体温度の上昇を抑制することができるので、基体１１の変形を最小限に抑えた成膜を行うことができる。
【００３９】
その後、リフトオフ法によりレジスト層３１を除去することで、ゲート電極１２を得ることができる（図１の（Ｃ）参照）。
【００４０】
［工程−１１０］
次に、ゲート電極１２上を含む基体１１上にゲート絶縁層１３を形成する。具体的には、ＳｉＯ２から成るゲート絶縁層１３を、スパッタリング法に基づき、ゲート電極１２及び基体１１上に形成する。ゲート絶縁層１３の成膜を行う際、ゲート電極１２の一部をハードマスクで覆うことによって、ゲート電極の取出部をフォトリソグラフィ・プロセス無しで形成することができる。また、ゲート絶縁層１３の成膜時、基体１１が接着されている支持体１０は温度を調整することができる支持体ホルダーに載置されており、ＳｉＯ２の成膜中の支持体温度の上昇を抑制することができるので、基体１１の変形を最小限に抑えた成膜を行うことができる。
【００４１】
［工程−１２０］
次に、ゲート絶縁層１３上にソース／ドレイン電極１４を形成する。具体的には、全面に、レジスト層３２に基づきソース／ドレイン電極形成用のパターンを形成する（図２の（Ａ）参照）。
【００４２】
次いで、密着層としてのＴｉ層、ソース／ドレイン電極１４としてのＡｕ層を、ゲート絶縁層１３及びレジスト層３２上に真空蒸着法によって形成する（図２の（Ｂ）参照）。図面においては、密着層の図示を省略した。蒸着を行う際、基体１１が接着されている支持体１０は温度を調整することができる支持体ホルダーに載置されており、蒸着中の支持体温度の上昇を抑制することができるので、基体１１の変形を最小限に抑えた成膜を行うことができる。
【００４３】
その後、リフトオフ法によりレジスト層３２を除去することで、ソース／ドレイン電極１４を得ることができる（図２の（Ｃ）参照）。
【００４４】
次に、ゲート絶縁層１３上に、半導体層１７を以下に説明する［工程−１３０］及び［工程−１４０］に基づき形成する。
【００４５】
［工程−１３０］
具体的には、ゲート電極１２の一部及びソース／ドレイン電極１４をハードマスクで覆った状態で、真空蒸着法に基づき、有機半導体材料であるペンタセンをゲート絶縁層１３上に形成する（図３の（Ａ）参照）。ペンタセンの蒸着を行う際、基体１１が接着されている支持体１０は温度を調整することができる支持体ホルダーに載置されており、蒸着中の支持体温度を所望の温度に確実に制御することができるので、グレイサイズが大きく、グレイン間の距離が大きく、結晶性の良い、島状の半導体材料層１５（島状のペンタセン薄膜）を形成することができる（図５の（Ａ）の模式的な平面図を参照）。ペンタセン薄膜の形成条件を以下の表１に例示する。
【００４６】
［表１］
［成膜可能な条件］
支持体温度：０〜２００゜Ｃ
成膜速度  ：０．０１ｎｍ／秒〜１ｎｍ／秒
圧力      ：１０−５Ｐａ〜１０−３Ｐａ
［典型的な成膜条件］
支持体温度：６０゜Ｃ
成膜速度  ：０．０５ｎｍ／秒
圧力      ：１×１０−４Ｐａ
【００４７】
［工程−１４０］
その後、島状の半導体材料層１５の間を橋渡すように導電性粒子１６を形成する。具体的には、ゲート電極１２の一部及びソース／ドレイン電極１４をハードマスクで覆った状態で、スパッタリング法にて、白金（Ｐｔ）から成る導電性粒子１６を半導体材料層１５上及びゲート絶縁層１３上に形成する。これによって、半導体材料層１５と導電性粒子１６とが混在して成る半導体層１７を得ることができ、ゲート絶縁層１３上に、チャネル形成領域１８を構成する半導体層１７を形成することができる。尚、白金を非常に薄く形成するので、白金は、薄膜を形成せずに微粒子となって、ペンタセンのグレイン上及びペンタセンのグレイン間に形成される（図５の（Ｂ）の模式的な平面図を参照）。白金から成る導電性粒子１６のスパッタリング法による形成条件を以下の表２に例示し、真空蒸着法による形成条件を以下の表３に例示する。
【００４８】
［表２］
支持体温度：３０゜Ｃ
圧力      ：０．５Ｐａ
ＲＦパワー：１００Ｗ
【００４９】
［表３］
支持体温度：６０゜Ｃ
圧力      ：１×１０−４Ｐａ
形成速度  ：０．０１ｎｍ／秒
【００５０】
［工程−１５０］
次いで、全面にＳｉＯ２から成る絶縁膜２０を形成した後、ゲート電極１２及びソース／ドレイン電極１４の上方の絶縁膜２０に開口部を形成し、これらの開口部内を含む絶縁膜２０上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極１２に接続された配線２１Ａ、及びソース／ドレイン電極１４に接続された配線２１Ｂ，２１Ｃを形成することができる（図４）。こうして、実施の形態１のＦＥＴを得ることができる。
【００５１】
尚、実施の形態１のＦＥＴの製造方法にあっては、ゲート絶縁層１３上に導電性粒子１６を形成した後、導電性粒子１６が橋渡すように島状の半導体材料層１５を形成してもよい。即ち、［工程−１３０］と［工程−１４０］の実行順序を逆にしてもよい。
【００５２】
実施の形態１にあっては、図５の（Ｂ）に示すように、ペンタセンのグレイン間に形成された白金から成る導電性粒子がペンタセンのグレイン同士を電気的に接続する構造となっており、キャリアのグレイン間の移動が行われ易くなる結果、ＦＥＴの高速動作が可能となる。
【００５３】
（実施の形態２）
実施の形態２は、実施の形態１のＦＥＴの製造方法の変形である。実施の形態２のＦＥＴにあっては、半導体層１７に、チャネル形成領域１８を挟むようにソース／ドレイン領域１９が形成されている。以下、支持体等の模式的な一部断面図である図６の（Ａ）〜（Ｃ）を参照して、実施の形態２のＦＥＴの製造方法を説明する。
【００５４】
［工程−２００］
先ず、実施の形態１の［工程−１００］と同様の方法で、基体１１上にゲート電極１２を形成する。次いで、実施の形態１の［工程−１１０］と同様の方法で、ゲート電極１２上を含む基体１１上にゲート絶縁層１３を形成する。
【００５５】
［工程−２１０］
その後、実施の形態１の［工程−１３０］と同様の方法で、ゲート絶縁層１３上に、島状の半導体材料層１５を形成する（図６の（Ａ）参照）。具体的には、ゲート電極１２の一部をハードマスクで覆った状態で、真空蒸着法に基づき、有機半導体材料であるペンタセンをゲート絶縁層１３上に形成する。ペンタセン薄膜の形成条件は表１と同様とすればよい。
【００５６】
［工程−２２０］
次いで、実施の形態１の［工程−１４０］と同様の方法で、島状の半導体材料層１５の間を橋渡すように導電性粒子１６を形成する（図６の（Ｂ）参照）。具体的には、ゲート電極１２の一部をハードマスクで覆った状態で、スパッタリング法にて、白金（Ｐｔ）から成る導電性粒子１６を半導体材料層１５上及びゲート絶縁層１３上に形成する。これによって、半導体材料層１５と導電性粒子１６とが混在して成る半導体層１７を得ることができ、ゲート絶縁層１３上に、チャネル形成領域１８及びソース／ドレイン領域１９を構成する半導体層１７を形成することができる。白金から成る導電性粒子１６の形成条件は表２あるいは表３と同様とすればよい。
【００５７】
［工程−２３０］
次に、実施の形態１の［工程−１２０］と同様の方法で、ソース／ドレイン領域１９上にソース／ドレイン電極１４を形成する（図６の（Ｃ）参照）。
【００５８】
［工程−２４０］
その後、実施の形態１の［工程−１５０］と同様にして、全面にＳｉＯ２から成る絶縁膜を形成した後、ゲート電極１２及びソース／ドレイン電極１４の上方の絶縁膜に開口部を形成し、これらの開口部内を含む絶縁膜上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極１２に接続された配線、及びソース／ドレイン電極１４に接続された配線を形成し、実施の形態２のＦＥＴを得ることができる。
【００５９】
尚、実施の形態２のＦＥＴの製造方法にあっては、ゲート絶縁層１３上に導電性粒子１６を形成した後、導電性粒子１６が橋渡すように島状の半導体材料層１５を形成してもよい。即ち、［工程−２１０］と［工程−２２０］の実行順序を逆にしてもよい。また、場合によっては、［工程−２３０］を省略することもできる。
【００６０】
（実施の形態３）
実施の形態３は、本発明の第２の態様に係るＦＥＴの製造方法に関する。実施の形態３のＦＥＴにあっても、半導体層１７に、チャネル形成領域１８を挟むようにソース／ドレイン領域１９が形成されている。即ち、実施の形態３のＦＥＴは、図８に模式的な一部断面図を示すように、所謂トップゲート型のＦＥＴであり、半導体層１７に形成されたチャネル形成領域１８及びソース／ドレイン領域１９、並びに、ゲート絶縁層１３を介して、チャネル形成領域１８に対向して設けられたゲート電極１２を有する。そして、半導体層１７は、半導体材料層１５と導電性粒子１６とが混在して成る。より具体的には、図５の（Ｂ）に模式的な平面図を示したと同様に、半導体材料層１５は島状の形状を有し、半導体層１７は、島状の半導体材料層１５の間に導電性粒子１６が橋渡された構造を有する。実施の形態３においても、半導体材料層１５は有機半導体材料、より具体的には、２，３，６，７−ジベンゾアントラセン（ペンタセンとも呼ばれる）から成り、導電性粒子１６は無機材料、より具体的には、白金（Ｐｔ）から成る。
【００６１】
以下、支持体等の模式的な一部断面図である図７の（Ａ）〜（Ｄ）、及び、図８を参照して、実施の形態３のＦＥＴの製造方法を説明する。
【００６２】
先ず、基体１１上に、少なくともチャネル形成領域を構成する（実施の形態３にあっては、チャネル形成領域１８、及び、チャネル形成領域１８を挟むように形成されたソース／ドレイン領域１９を構成する）半導体層１７を、以下に説明する［工程−３００］及び［工程−３１０］に基づき形成する。
【００６３】
［工程−３００］
具体的には、シリコン基板から成る支持体１０に接着されたポリエーテルスルホン（ＰＥＳ）から成る基体１１に、実施の形態１の［工程−１３０］と同様の方法で、真空蒸着法に基づき、有機半導体材料であるペンタセンから成る島状の半導体材料層１５を形成する（図７の（Ａ）参照）。ペンタセン薄膜の形成条件は表１と同様とすればよい。
【００６４】
［工程−３１０］
次いで、実施の形態１の［工程−１４０］と同様の方法で、島状の半導体材料層１５の間を橋渡すように、スパッタリング法にて、白金（Ｐｔ）から成る導電性粒子１６を、島状の半導体材料層１５上及び基体１１上に形成する（図７の（Ｂ）参照）。これによって、半導体材料層１５と導電性粒子１６とが混在して成る半導体層１７を得ることができ、基体１１上に、チャネル形成領域１８及びソース／ドレイン領域１９を構成する半導体層１７を形成することができる。白金から成る導電性粒子１６の形成条件は表２あるいは表３と同様とすればよい。
【００６５】
［工程−３２０］
次いで、半導体層１７上にゲート絶縁層を形成する。具体的には、実施の形態１の［工程−１１０］と同様にして、ＳｉＯ２から成るゲート絶縁層１３を、スパッタリング法に基づき、半導体層１７上に形成する（図７の（Ｃ）参照）。
【００６６】
［工程−３３０］
その後、実施の形態１の［工程−１００］と同様の方法に基づき、ゲート絶縁層１３上にゲート電極１２を形成した後、ソース／ドレイン領域１９上のゲート絶縁層１３を除去する（図７の（Ｄ）参照）。
【００６７】
［工程−３４０］
次いで、全面にＳｉＯ２から成る絶縁膜２０を形成した後、ゲート電極１２及びソース／ドレイン領域１９の上方の絶縁膜２０に開口部を形成し、これらの開口部内を含む絶縁膜２０上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極１２に接続された配線２１Ａ、及びソース／ドレイン領域１９に接続された配線２１Ｂ，２１Ｃを形成することができる（図８）。こうして、実施の形態３のＦＥＴを得ることができる。
【００６８】
尚、実施の形態３のＦＥＴの製造方法にあっては、基体１１上に導電性粒子１６を形成した後、導電性粒子１６が橋渡すように島状の半導体材料層１５を形成してもよい。即ち、［工程−３００］と［工程−３１０］の実行順序を逆にしてもよい。
【００６９】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。実施の形態においては、導電性粒子１６を白金から構成したが、その代わりに、導電性粒子１６を有機材料から構成してもよいし、有機材料と無機材料の混合物から構成してもよい。また、導電性粒子の形成を、スパッタリング法のみならず、真空蒸着法、化学的気相成長法、スピンコート法、印刷法、又は、スプレー法にて行うこともできる。更には、島状の半導体材料層の形成を、真空蒸着法のみならず、スパッタリング法、化学的気相成長法、スピンコート法、印刷法、又は、スプレー法にて行うこともできる。例えば、半導体材料層をＰＥＤＯＴ／ＰＳＳからスピンコート法に基づき形成する場合の条件として、７０００ｒｐｍ、３０秒の条件を例示することができる。
【００７０】
本発明のＦＥＴを、ディスプレイ装置や各種の電子機器に適用、使用する場合、基体に多数のＦＥＴを集積したモノリシック集積回路としてもよいし、各ＦＥＴを切断して個別化し、ディスクリート部品として使用してもよい。
【００７１】
【発明の効果】
本発明の電界効果型トランジスタによれば、半導体層は半導体材料層と導電性粒子とが混在して成るが故に、従来の有機半導体材料の低い移動度の原因であった分子間の電子移動によって移動度が制限されることがなく、従来の有機半導体材料に比べて飛躍的にキャリアの移動度を高めることができ、高速での動作が可能な電界効果型トランジスタを提供することができる。また、半導体層の形成に高温を必要とせず、場合によっては、スピンコート法、印刷法、スプレー法に例示される真空技術を用いない方法に基づき半導体層を形成することができるので、プラスチック・フィルムやプラスチック・シート、プラスチック基板のような可撓性を有する基体上に低コストで電界効果型トランジスタを作製することができるし、例えば曲面形状を有するディスプレイ装置や電子機器への電界効果型トランジスタの組込みあるいは一体化が可能となる。
【図面の簡単な説明】
【図１】図１の（Ａ）〜（Ｄ）は、発明の実施の形態１の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【図２】図２の（Ａ）〜（Ｃ）は、図１の（Ｄ）に引き続き、発明の実施の形態１の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｃ）に引き続き、発明の実施の形態１の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【図４】図４は、図３の（Ｂ）に引き続き、発明の実施の形態１の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【図５】図５の（Ａ）は、島状の半導体材料層を模式的に示す平面図であり、図５の（Ｂ）は、島状の半導体材料層の間に導電性粒子が橋渡された状態を模式的に示す平面図である。
【図６】図６の（Ａ）〜（Ｃ）は、発明の実施の形態２の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【図７】図７の（Ａ）〜（Ｄ）は、発明の実施の形態３の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【図８】図８は、図７の（Ｄ）に引き続き、発明の実施の形態３の電界効果型トランジスタの製造方法を説明するための支持体等の模式的な一部断面図である。
【符号の説明】
１０・・・支持体、１１・・・基体、１２・・・ゲート電極、１３・・・ゲート絶縁層、１４・・・ソース／ドレイン電極、１５・・・半導体材料層、１６・・・導電性粒子、１７・・・半導体層、１８・・・チャネル形成領域、１９・・・ソース／ドレイン領域、２０・・・絶縁膜、２１Ａ，２１Ｂ，２１Ｃ・・・配線、３１，３２・・・レジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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