(57)【要約】　　　（修正有）【課題】スタティック＋ダイナミック方式の小さな形成面積を保持しつつ、クロック停止可能であるとともに、データを出力から読み出すタイミングに制限のないＤ型フリップフロップおよび電子回路を提供する。【解決手段】Ｄ信号をクロックに同期して入力して一時的に保持するダイナミック式マスタラッチ回路と、前記クロックに同期して前記マスタ回路の出力信号を静的に保持するスタティック式スレーブラッチ回路とから構成する。さらに、前記ダイナミック式マスタラッチ回路の放電が行われる時間内のパルス幅を有するようにデューティ比が定められた短パルスクロック回路を設ける。【選択図】　図２
2004080172.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をクロックに同期して入力して一時的に保持するダイナミック式マスタラッチ回路と、
前記クロックに同期して前記マスタ回路の出力信号を静的に保持するスタティック式スレーブラッチ回路と
から構成されることを特徴とするＤ型フリップフロップ。
【請求項２】
前記ダイナミック式マスタ回路は、第一のスイッチ素子と、入力ゲートに寄生容量を有する第一のインバータとから構成され、
前記スタティック式スレーブ回路は、第二のインバータと、第三のインバータと、第二のスイッチ素子との帰還回路および第三のスイッチ素子から構成される
ことを特徴とする請求項１記載のＤ型フリップフロップ。
【請求項３】
請求項１記載のＤ型フリップフロップと、
前記ダイナミック式マスタラッチ回路の放電が行われる時間内のパルス幅を有するようにデューティ比が定められた短パルスクロック回路と
を有することを特徴とする電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル集積回路に用いて好適なマスタ・スレーブ型のＤ型フリップフロップおよび電子回路に関する。
【０００２】
【従来の技術】
Ｄ型フリップフロップは、入力信号をクロックに同期して取り込み、クロックに同期して出力する機能を有する。従来、マスタ・スレーブ型のＤ型フリップフロップは、スタティック＋スタティック方式、ダイナミック＋ダイナミック方式、スタティック＋ダイナミック方式があった。
図１（ａ）に示されるスタティック＋スタティック方式は、ＮチャンネルＭＯＳＦＥＴおよびＰチャンネルＭＯＳＦＥＴから構成されるスイッチ素子１２と、２個のインバータ２２、２３およびスイッチ素子１３の帰還回路とから構成されるスタティック式のラッチを２個縦続接続する構成を有している。
図１（ｂ）に示されるダイナミック＋ダイナミック方式は、スイッチ素子１１とインバータ２１とから構成されるダイナミック式のラッチ回路を２個縦続接続する構成である。　図１（ｃ）に示されるスタティック＋ダイナミック方式は、２個のインバータ２２、２３およびスイッチ素子１３の帰還回路ならびにスイッチ素子１２から構成されるスタティック式のマスターラッチ回路と、スイッチ素子１１およびインバータ２１から構成されるダイナミック式のスレーブラッチ回路とを縦続接続する構成であり、特許公報　特開平８−９７６８５に開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、スタティック＋スタティック方式は、スタティックラッチを構成するためにインバータが２個必要であるため大きな形成面積を必要とする問題点がある。これに対し、ダイナミック＋ダイナミック方式は、小さな面積で形成可能であるが、絶えずクロックを駆動させてＤ入力の値を保存させておく必要がある。さらに、スタティック＋ダイナミック方式は、スタティック＋スタティック方式とダイナミック＋ダイナミック方式の中間の面積で形成可能である。しかし、ＣＬＫ＝Ｈの値であればクロック停止可能であるが、ダイナミック回路の値が消失しない時間内にデータを出力から読み出す必要があった。
この発明は、上述した事情に鑑みてなされたものであり、スタティック＋ダイナミック方式の形成面積を保持しつつ、クロック停止可能であるとともに、データを出力から読み出すタイミングに制限のないＤ型フリップフロップおよび電子回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記課題を解決するため本発明にあっては下記構成を具備することを特徴とする。なお、かっこ内は例示である。
請求項１記載のＤ型フリップフロップにあっては、入力信号（Ｄ信号）をクロックに同期して入力して一時的に保持するダイナミック式マスタラッチ回路と、前記クロックに同期して前記マスタ回路の出力信号を静的に保持するスタティック式スレーブラッチ回路とから構成されることを特徴とする。
さらに、前記ダイナミック式マスタ回路は、第一のスイッチ素子と、入力ゲートに寄生容量を有する第一のインバータとから構成され、前記スタティック式スレーブ回路は、第二のインバータと、第三のインバータと、第二のスイッチ素子との帰還回路および第三のスイッチ素子から構成されることを特徴としてもよい。
さらに請求項３記載の電子回路にあっては、請求項１記載のＤ型フリップフロップと、前記ダイナミック式マスタラッチ回路の放電が行われる時間内のパルス幅を有するようにデューティ比が定められた短パルスクロック回路とを有することを特徴とする。
【０００５】
【発明の実施の形態】
１．　　Ｄ型フリップフロップの構成
次に、本発明の一実施形態によるＤ型フリップフロップの構成を図２（ａ）を参照し説明する。
図において、１１ａはＰ型ＭＯＳＦＥＴであり、１１ｂはＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１１ａのソース端とＮ型ＭＯＳＦＥＴ１１ｂのソース端とが接続され、Ｐ型ＭＯＳＦＥＴ１１ａのドレイン端とＮ型ＭＯＳＦＥＴ１１ｂのドレイン端とが接続されている。そして、Ｐ型ＭＯＳＦＥＴ１１ａのゲート端にクロック信号ＣＬＫを入力し、Ｎ型ＭＯＳＦＥＴ１１ｂのゲート端に該クロック信号の反転信号を入力することにより、ソース端−ドレイン端間において相補型のスイッチ素子１１が構成される。１２、１３はスイッチ素子であり、同様の構成を有している。
【０００６】
２１はインバータであり、Ｐ型ＭＯＳＦＥＴのソース端とＮ型ＭＯＳＦＥＴのドレイン端とを直列に接続し、Ｐ型ＭＯＳＦＥＴのドレイン端を電源に、Ｎ型ＭＯＳＦＥＴのソース端をＧＮＤに接続することによって構成され、双方のゲート端に入力信号を印加することによってインバータ機能が実現される。したがって、スイッチ素子およびインバータは同一のＣＭＯＳプロセスで形成可能である。なお、ゲート端は高インピーダンスであり、ゲート容量が存在している。
【０００７】
スイッチ素子１１の一端にＤ信号が入力され、他端にインバータ２１のゲート端が接続され、ダイナミック式のマスタ回路が構成されている。インバータ２１の出力端はスイッチ素子１２の一端に接続され、スイッチ素子１２の他端はインバータ２２に接続され、出力信号Ｑが得られる。また、インバータ２２の出力端はインバータ２３に接続され、その出力端は、スイッチ素子１３を介して、インバータ２２の入力端に接続され、帰還回路が構成されている。スイッチ素子１２と帰還回路とでスタティック式のスレーブ回路が構成されている。
【０００８】
４０は、クロック回路であり、クロックＣＬＫおよびその反転信号を生成する。そして、クロック回路４０によって駆動されるＤ型フリップフロップは各種電子機器に使用される。
【０００９】
２．スイッチ素子の動作
スイッチ素子１１，１２，１３動作を説明するために、以下スイッチ素子１１について説明する。
Ｎ型ＭＯＳＦＥＴ１１ｂのゲート端を論理１にし、Ｐ型ＭＯＳＦＥＴ１１ａのゲート端を論理０にすることによりスイッチ素子１１は双方向に導通状態になる。一方、ゲート端の論理を反転させるとスイッチ素子１１は双方向に絶縁状態になる。
【００１０】
３．Ｄ型フリップフロップの動作
図２（ｂ）はＣＬＫ＝０（Ｌｏｗ）のときの状態を示した図である。スイッチ素子１１およびスイッチ素子１３はＯＮ状態にされ、スイッチ素子１２はＯＦＦ状態にされている。一方、図２（ｃ）はＣＬＫ＝１（Ｈｉｇｈ）のときの状態を示した図である。スイッチ素子１１およびスイッチ素子１３はＯＦＦ状態にされ、スイッチ素子１２はＯＮ状態にされている。
【００１１】
ＣＬＫ＝０における図２（ｂ）の状態においては、Ｄ信号がインバータ２１に入力されると同時にゲート容量３０が充電あるいは放電され、Ｄ信号の値が保持される。なお、出力Ｑは、前値の値が保持される。次に、ＣＬＫ＝１おける図２（ｃ）の状態においては、ゲート容量に保持されたＤ信号の値がインバータ２１，２２を介して出力信号Ｑの値になり、インバータ２３のゲート容量に保持される。再び、ＣＬＫ＝０における図２（ｂ）の状態にされるとＱ出力の値がインバータ２３、スイッチ素子１３を介してインバータ２２に入力されるため出力信号Ｑの値がホールドされる。
【００１２】
ここで、ＣＬＫ＝１の時間（図２（ｄ）におけるＴ１）はインバータ２１のゲート容量によるＤ信号の値が放電しないような短い時間である必要がある。これに対して、ＣＬＫ＝０の時間（図２（ｄ）におけるＴ２）は帰還回路によって出力値がホールドされるので長くても構わない。すなわち、ダイナミック式マスタラッチ回路の放電が行われる時間内のパルス幅を有するデューティ比の小さいクロックを用いれば、クロックの周期（Ｔ１＋Ｔ２）はおおきくてもよい。また、ＣＬＫ＝０の状態であれば、クロックが停止しても構わない。
【００１３】
【発明の効果】
以上説明したように本発明によれば、出力データがホールドされるので出力データの読み出し時間に制限がない。また、ＣＬＫ＝０の状態であればクロック停止可能である。これは、装置の待機状態において、クロックを遅くしたり又は停止して省電力駆動する場合等に有用である。
【図面の簡単な説明】
【図１】従来のＤ型フリップフロップの構成図である。
【図２】本発明の一実施形態であるＤ型フリップフロップの構成図および動作を説明する図である。
【符号の説明】
１１ａ…Ｐ型ＭＯＳＦＥＴ、１１ｂ…Ｎ型ＭＯＳＦＥＴ、１１，１２，１３…スイッチ素子、２０，２１，２２，２３…インバータ、３０…ゲート容量、４０…クロック回路
【図１】
2004080172.tif 000003
【図２】
2004080172.tif 000004