(57)【要約】【課題】低電源電圧下での高速化が可能で、耐圧性に優れたアナログスイッチ回路を提供する。【解決手段】アナログスイッチ部１００に入力されるアナログ入力信号と、リファレンス信号とを入力し比較するコンパレータ回路２００を設け、昇圧回路３００により、アナログ入力信号の入力電位がリファレンス信号のリファレンス電位より低い場合は、アナログスイッチ部１００を構成するＮＭＯＳトランジスタＮＭ１のゲート電位を、正の電源電圧の電位とし、入力電位が参照電位より高い場合は、ゲート電位を電源電圧の電位より高い電位に昇圧する。【選択図】　　　　図１
2004072425.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号をサンプリングするアナログスイッチ回路において、
それぞれのソース及びドレインを共通接続し、並列接続された第１のＮチャネルＭＯＳ電界効果トランジスタと第１のＰチャネルＭＯＳ電界効果トランジスタとから構成され、アナログ入力信号を入力しサンプリングされたアナログ出力信号を出力するアナログスイッチ部と、
前記アナログ入力信号と参照信号を入力し、前記アナログ入力信号の入力電位と、前記参照信号の参照電位と、を比較するコンパレータ回路と、
前記アナログスイッチ部の導通時に、前記入力電位が前記参照電位より低い場合は、前記第１のＮチャネルＭＯＳ電界効果トランジスタのゲート電位を正の電源電圧の電位とし、前記入力電位が前記参照電位より高い場合は、前記ゲート電位を前記電源電圧の電位より高い電位に昇圧する昇圧回路と、
を有することを特徴とするアナログスイッチ回路。
【請求項２】
前記コンパレータ回路は、前記アナログスイッチ部の導通時に、入力される前記アナログ入力信号の前記入力電位の低下を吸収するフィルタを有することを特徴とする請求項１記載のアナログスイッチ回路。
【請求項３】
前記コンパレータ回路による比較結果によらず、前記昇圧を行う旨の信号を入力する信号線を有することを特徴とする請求項１記載のアナログスイッチ回路。
【請求項４】
前記コンパレータ回路による比較結果によらず、前記昇圧を行わない旨の信号を入力する信号線を有することを特徴とする請求項１記載のアナログスイッチ回路。
【請求項５】
アナログ信号をサンプリングするアナログスイッチ回路において、
それぞれのソース及びドレインを共通接続し、並列接続された第１のＮチャネルＭＯＳ電界効果トランジスタと第１のＰチャネルＭＯＳ電界効果トランジスタとから構成され、アナログ入力信号を入力しサンプリングされたアナログ出力信号を出力するアナログスイッチ部と、
前記アナログ入力信号と参照信号を入力し、前記アナログ入力信号の入力電位と、前記参照信号の参照電位と、を比較するコンパレータ回路と、
前記アナログスイッチ部の導通時に、前記入力電位が前記参照電位より高い場合は、前記第１のＰチャネルＭＯＳ電界効果トランジスタのゲート電位を、負の電源電圧の電位又は接地電位とし、前記入力電位が前記参照電位より低い場合は、前記ゲート電位を前記負の電源電圧の電位又は接地電位より低い電位にする回路と、
を有することを特徴とするアナログスイッチ回路。
【請求項６】
前記コンパレータ回路は、前記アナログスイッチ部の導通時に、入力される前記アナログ入力信号の前記入力電位の上昇を吸収するフィルタを有することを特徴とする請求項５記載のアナログスイッチ回路。
【請求項７】
前記コンパレータ回路による比較結果によらず、前記ゲート電位を前記負の電源電圧の電位又は接地電位より低い前記電位にする旨の信号を入力する信号線を有することを特徴とする請求項５記載のアナログスイッチ回路。
【請求項８】
前記コンパレータ回路による比較結果によらず、前記ゲート電位を前記負の電源電圧の電位又は接地電位より低い前記電位にしない旨の信号を入力する信号線を有することを特徴とする請求項５記載のアナログスイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をサンプリングするアナログスイッチ回路に関し、特に、アナログスイッチを構成するＭＯＳ電界効果トランジスタのゲート電位を昇圧する昇圧回路を有するアナログスイッチ回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスで実現される比較的安価に製造可能なＡ−Ｄ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ）変換器の重要な要素回路として、サンプル＆ホールド回路がある。アナログ信号をサンプリングするために、ＣＭＯＳ　ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）では、一般に、アナログスイッチ（あるいはトランスファゲート）が使われる。
【０００３】
近年、微細化の進展に伴って、また、電池駆動の機器の広がりによって、回路の低電圧動作が強く望まれており、アナログスイッチ（トランスファゲート）についても、低電圧動作化が強く望まれている。
【０００４】
しかし、サンプリングの目的で使われるアナログスイッチなどでは、デジタル回路と異なり、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタの、ソース、ドレイン電極がともに、電源電圧（ＶＤＤ）の１／２程度の電位（ＶＤＤ／２）となる状態があり得るので、ゲート・ソース間電圧がデジタル回路に比べて小さく、低電圧化が困難である。
【０００５】
このような背景から、アナログスイッチの低電圧動作に向けた改良がいくつか提案されている。
例えば、特開平７−７４６３８、特開平７−２２１６４２、特開平６−５３７９９、特開平１１−２２０３９３では、アナログスイッチのゲート電極の信号電位を電源電位より（ＮチャネルＭＯＳ電界効果トランジスタの場合）高い電圧とし（以下昇圧すると言う）、ＮチャネルＭＯＳ電界効果トランジスタ（以下ＮＭＯＳトランジスタと略す）のゲート・ソース間電圧を大きくすることで、低電圧動作を可能とする回路が開示されている。
【０００６】
これらの回路では、電源電圧が低い場合でも、ＮＭＯＳトランジスタのゲート電圧を、外部から印加した電源電圧より大きくできるので、ゲート・ソース間電圧を大きくすることができ、アナログスイッチを構成するＮＭＯＳトランジスタのオン抵抗を小さくすることができ、比較的簡単な回路の追加により、回路の低電圧化、高速化が達成されていた。
【０００７】
しかし、上記の従来回路では、回路の定数や動作条件によっては、アナログスイッチを構成するＮＭＯＳトランジスタに耐圧を超えるゲート・ソース間電圧が印加される可能性があり、回路の低電圧特性の改善と、ＮＭＯＳトランジスタ耐圧の制限との両立に課題が残されていた。
【０００８】
この、アナログスイッチの低電圧特性の改善と、ＮＭＯＳトランジスタの耐圧の制限との両立を図る工夫として、特開平６−１４０８９８の回路が知られている。
【０００９】
図４は、従来のアナログスイッチ回路の回路図である。
なお、図４は、特開平６−１４０８９８の回路を多少簡略化した図である。
アナログスイッチ回路２において、ＮＭＯＳトランジスタＮＭ１と、ＰＭＯＳトランジスタＰＭ１がアナログスイッチ部１００を構成し、ＮＭＯＳトランジスタＮＭ１及びＰＭＯＳトランジスタＰＭ１のソースはそれぞれアナログ入力信号（電位はＶｉ）を入力する信号線１０と接続されており、ドレインはそれぞれ出力の信号線２０と接続されている。また、ＰＭＯＳトランジスタＰＭ１のゲートは、ゲート信号を入力する信号線４０と接続されており、ＮＭＯＳトランジスタＮＭ１のゲートは、容量素子Ｃ１及びＮＭＯＳトランジスタＮＭ１３のドレインと接続されている。容量素子Ｃ１の片側は、信号線７１を介してインバータ６００の出力側と接続される。インバータ６００の入力側は信号線７２を介して遅延回路６１０と接続される。遅延回路６１０は、信号線７３を介して遅延回路６１１に接続される。遅延回路６１１にはゲート信号が入力される。ＮＭＯＳトランジスタＮＭ１のゲートは、さらに、ＮＭＯＳトランジスタＮＭ１３のドレインに接続される。ＮＭＯＳトランジスタＮＭ１３のドレインにはさらにＮＭＯＳトランジスタＮＭ１４のソースが接続される。また、ＮＭＯＳトランジスタ１３のソースはグランド（以下ＧＮＤとする）に接続され、ゲートは、信号線４０に接続され、ゲート信号が入力される。ＮＭＯＳトランジスタＮＭ１４において、ドレインはＮＭＯＳトランジスタＮＭ１５のソースに接続され、ソースはＮＭＯＳトランジスタＮＭ１３のドレイン及びＮＭＯＳトランジスタＮＭ１のゲートに接続され、ゲートは信号線７３と接続される。ＮＭＯＳトランジスタＮＭ１５において、ドレインはアナログ入力信号を入力する信号線１０と接続され、ソースはＮＭＯＳトランジスタＮＭ１４のドレインと接続され、ゲートは信号線７４と接続され、インバータ６０１を介してゲート信号を入力する信号線４０と接続されている。
【００１０】
以下、従来のアナログスイッチ回路２の動作を説明する。
アナログスイッチ回路２では、入力されたゲート信号により信号線４０の電位を、ハイレベル（以下Ｈレベルと呼ぶ）からロウレベル（以下Ｌレベルと呼ぶ）に変化すると、ＮＭＯＳトランジスタＮＭ１５のゲートに接続された信号線７４の電位がＬレベルからＨレベルに変化し、ＮＭＯＳトランジスタＮＭ１５がオンする。ＮＭＯＳトランジスタＮＭ１４のゲートに接続された信号線７３の電位は、遅延回路６１１により遅れて変化するので、ＮＭＯＳトランジスタＮＭ１５のゲートと接続された信号線７４がＨレベルになった時点では、信号線７３はＨレベルを保っている。従って、ＮＭＯＳトランジスタＮＭ１４、ＮＭ１５が同時にオンし、信号線３１の電位は、アナログ入力信号の入力電位Ｖｉに充電される（このとき、ＮＭＯＳトランジスタＮＭ１３は、信号線４０の電位がＬレベルになっているのでオフする）。
【００１１】
信号線３１の電位が、入力電位Ｖｉに充電された後、遅延回路６１１の遅延時間遅れて、ＮＭＯＳトランジスタＮＭ１４のゲートと接続された信号線７３の電位がＬレベルに変化し、ＮＭＯＳトランジスタＮＭ１４がオフする。さらに、遅延回路６１０、インバータ６００の遅延時間遅れて、信号線７１の電位がＬレベルからＨレベルに変化する。
【００１２】
信号線７１の信号振幅は、電源電圧ＶＤＤに等しく、また、信号線７１の電位がＬレベルからＨレベルに変化する時刻にはＮＭＯＳトランジスタＮＭ１３がオフしているので、信号線３１の電位はＶｉからＶＤＤ上昇し、Ｖｉ＋ＶＤＤと昇圧される。
【００１３】
このように、アナログスイッチ回路２では、昇圧を開始する時刻のアナログスイッチ部１００を構成するＮＭＯＳトランジスタＮＭ１のゲート電位を、アナログスイッチの入力電位Ｖｉとし、容量素子Ｃ１によりゲート電位を昇圧することで、アナログスイッチのゲート電位をＶｉ＋ＶＤＤ程度としている。ＮＭＯＳトランジスタＮＭ１のソース（あるいはドレイン）電位は、入力電位Ｖｉなので、アナログスイッチを構成するＮＭＯＳトランジスタＮＭ１のゲート・ソース間電圧はＶＤＤ程度となり、ゲート・ソース間電圧は電源電圧を超えることはない。
【００１４】
これにより、ＮＭＯＳトランジスタＮＭ１に耐圧を超えるゲート・ソース間電圧が印加されることを防止でき、昇圧による低電圧特性の改善と、回路の定数や動作条件によらない耐圧制限を越えない特性、の両立が達成されていた。
【００１５】
【発明が解決しようとする課題】
しかし、従来のアナログスイッチ回路２では、ＰＭＯＳトランジスタＰＭ１のゲートをＨレベルからＬレベルにしてＰＭＯＳトランジスタＰＭ１をオンさせてから、信号線３１の電位をＶｉに充電し、その後、信号線３１の電位を昇圧（Ｖｉ＋ＶＤＤ）しなければならないことから、この信号線３１をＶｉに充電するための時間だけ、ＮＭＯＳトランジスタＮＭ１がオンする時刻が遅れてしまうという問題があった。
【００１６】
以下、信号線３１の電位をＶｉに充電する時間が増加する要因について、２つ詳細に説明する。
アナログスイッチ回路２では、信号線７１の電位がＬレベルからＨレベルに変化することで、信号線３１の電位は、ＶｉからＶＤＤ分上昇し、Ｖｉ＋ＶＤＤとなると前述したが、信号線３１の電位の上昇分がＶＤＤ近くになるためには、信号線３１の寄生容量に比べて、容量素子Ｃ１の容量値が十分大きい必要がある。例えば、ＮＭＯＳトランジスタＮＭ１のゲート容量を０．２ｐＦ、容量素子Ｃ１の容量値が１．８ｐＦ（ＮＭＯＳトランジスタＮＭ１のゲート容量の９倍）とし、ＮＭＯＳトランジスタＮＭ１３、ＮＭ１４の接合容量が無視できる程度だと仮定すると、信号線７１の振幅が３Ｖ（ＶＤＤ）の場合、信号線３１の電位の上昇分は、２．７Ｖ（９／１０×ＶＤＤ）となる。アナログスイッチ回路２では、このＮＭＯＳトランジスタＮＭ１のゲート容量に比べて十分大きい容量値の容量素子Ｃ１を、ＮＭＯＳトランジスタＮＭ１４、ＮＭ１５によりＶｉに充電する必要があるので、ＮＭＯＳトランジスタＮＭ１４、ＮＭ１５のゲート幅（Ｗ）が小さいと、信号線３１をＶｉに充電するための時間が大きくなってしまう。
【００１７】
２つめはアナログスイッチ部１００の出力である信号線２０の負荷容量の問題である。アナログスイッチ出力の負荷容量が大きい場合には、ＮＭＯＳトランジスタＮＭ１、ＰＭＯＳトランジスタＰＭ１のサイズが大きく設計されることが一般的なので、仮に、アナログスイッチ出力の負荷容量と、ＮＭＯＳトランジスタＮＭ１のゲート容量の比が１０：１程度であるとする。前述の考察で仮定した数値を適用すると、アナログスイッチ出力の負荷容量は、（ＮＭＯＳトランジスタＮＭ１のゲート容量が０．２ｐＦなので）２．０ｐＦとなる。アナログスイッチ回路２では、ＮＭＯＳトランジスタＮＭ１４、ＮＭ１５のゲート幅が小さいと、信号線３１をＶｉに充電するための時間が大きくなるので、ＮＭＯＳトランジスタＮＭ１４、ＮＭ１５のゲート幅を十分大きく設計した場合、入力容量は、少なくとも、アナログスイッチ出力の負荷容量２．０ｐＦと、容量素子Ｃ１の値の１．８ｐＦの和となり、最低２倍程度に入力容量が増加し、遅延時間が増加してしまう。
【００１８】
このように、従来のアナログスイッチ回路２では、本来の目的が低電源電圧下での高速化でありながら、遅延時間が増大する要因が数多くあるという問題があった。
【００１９】
本発明はこのような点に鑑みてなされたものであり、低電源電圧下での高速化が可能で、耐圧性に優れたアナログスイッチ回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すアナログスイッチ回路１において、それぞれのソース及びドレインを共通接続し、並列接続されたＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１とから構成されており、アナログ入力信号を入力しサンプリングされたアナログ出力信号を出力するアナログスイッチ部１００と、アナログ入力信号と参照（リファレンス）信号を入力し、アナログ入力信号の入力電位と、参照信号の参照電位と、を比較するコンパレータ回路２００と、アナログスイッチ部１００の導通時に、入力電位が参照電位より低い場合は、ＮＭＯＳトランジスタＮＭ１のゲート電位を正の電源電圧の電位とし、入力電位が参照電位より高い場合は、ゲート電位を電源電圧の電位より高い電位に昇圧する昇圧回路３００と、を有することを特徴とするアナログスイッチ回路１が提供される。
【００２１】
上記構成によれば、入力電位が参照電位より低い場合は、ＮＭＯＳトランジスタＮＭ１のゲート電位を正の電源電圧の電位として昇圧せず、入力電位が参照電位より高い場合は、ゲート電位を電源電圧の電位より高い電位に昇圧する。
【００２２】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態のアナログスイッチ回路の概略の回路図である。
【００２３】
アナログスイッチ回路１は、入力されたゲート信号に従ってスイッチをオンオフし入力されたアナログ入力信号をサンプリングして出力するアナログスイッチ部１００と、アナログ入力信号の入力電位Ｖｉと、参照信号（以下リファレンス信号と呼ぶ）の参照電位（以下リファレンス電位と呼ぶ）を比較するコンパレータ回路２００と、ＮＭＯＳトランジスタＮＭ１のゲートの電位を昇圧する昇圧回路３００と、レベル変換回路４００と、ゲート信号を反転させるインバータ５００とを有する。
【００２４】
ゲート信号は、例えば、所定の周期で電位がＨレベル、Ｌレベルに変化するパルス信号である。
アナログスイッチ部１００は、アナログ入力信号を信号線１０により入力するソースと、アナログ出力信号を信号線２０に出力するドレインとを有するＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１が、並列接続されるよう、それぞれのソース、ドレインを共通接続した構成となっている。また、ＮＭＯＳトランジスタＮＭ１のゲートには、レベル変換回路４００の出力が信号線３０により入力され、ＰＭＯＳトランジスタＰＭ１のゲートには、ゲート信号が信号線４０により入力される。
【００２５】
コンパレータ回路２００は、アナログ入力信号を信号線１０を介して、リファレンス信号を信号線５０を介してそれぞれ入力し、アナログ入力信号の入力電位Ｖｉと、リファレンス信号のリファレンス電位を比較する。ここで、コンパレータ回路２００は、入力電位Ｖｉがリファレンス電位より低い場合は、Ｌレベルの電位を出力し、入力電位Ｖｉがリファレンス電位より高い場合は、Ｈレベルの電位を出力する。
【００２６】
昇圧回路３００は、インバータ５００と接続され、インバータ５００の出力である反転されたゲート信号を入力する容量素子Ｃ１を有する。容量素子Ｃ１はさらに、ダイオードＤ１のカソードと接続される。ダイオードＤ１は、アノードには電源電圧ＶＤＤが入力され、カソードは、ＰＭＯＳトランジスタＰＭ２のドレインと接続されている。ＰＭＯＳトランジスタＰＭ２のソースには電源電圧ＶＤＤが入力され、ゲートにはコンパレータ回路２００からの出力信号が信号線６０を介して入力され、ドレインから出力される信号は信号線７０を介してレベル変換回路４００に入力される。
【００２７】
レベル変換回路４００は、信号線４０を介してゲート信号を入力し、さらに、信号線７０を介して昇圧回路３００からの信号を入力し、昇圧回路３００を介して入力された信号に基づいて、ゲート信号をＨレベルまたはＬレベルが確実に決まるように変換して信号線３０に出力する。さらに、詳細な構成および機能については後述する。
【００２８】
以下、アナログスイッチ回路１の動作を説明する。
なお、以下、リファレンス電位を例えば、ＶＤＤ／４であるとして説明する。本発明の実施の形態のアナログスイッチ回路１では、ゲート信号の電位をＨレベルからＬレベルに変化させることで、ＰＭＯＳトランジスタＰＭ１をオンし、またＮＭＯＳトランジスタＮＭ１をオンさせる。これにより、信号線１０と信号線２０が導通される。つまりスイッチがオンの状態である。
【００２９】
まず、アナログ入力信号の入力電位Ｖｉが、リファレンス電位より低い場合についてのアナログスイッチ回路１の概略の動作を説明する。
入力電位Ｖｉが、リファレンス電位より低い場合、コンパレータ回路２００の出力である信号線６０の電位はＬレベルとなり、ＰＭＯＳトランジスタＰＭ２がオンし、信号線７０の電位は電源電圧ＶＤＤとなる。また、レベル変換回路４００では、信号線７０がＶＤＤとなることから、信号線３０の電位のＨレベルもＶＤＤとなる。
【００３０】
ここで、入力電位Ｖｉが、リファレンス電位（ＶＤＤ／４）より低いので、信号線３０のＨレベルがＶＤＤであっても、ＮＭＯＳトランジスタＮＭ１のゲート・ソース間電圧は、３ＶＤＤ／４以上あり、ＮＭＯＳトランジスタＮＭ１のオン抵抗は低く、出力の負荷容量の充電時間の増大の程度は小さい。また、ＮＭＯＳトランジスタＮＭ１に加わるゲート・ソース間電圧は最大でもＶＤＤなので、ＭＯＳトランジスタ構造が破壊されることはない。
【００３１】
次に、アナログ入力信号の入力電位Ｖｉが、リファレンス電位より高い場合について動作を説明する。
この場合、コンパレータ回路２００の出力である信号線６０の電位はＨレベルとなり、ＰＭＯＳトランジスタＰＭ２はオフとなる。これにより、信号線７０の電位はＶＤＤから、ダイオードＤ１の順方向電圧（ＶＤ１）だけ低い電位（ＶＤＤ−ＶＤ１）となっている。ゲート信号がＨレベルの場合、インバータ５００の出力はＬレベルになっているので、ゲート信号がＨレベルからＬレベルに変化すると、インバータ５００の出力は、ＬレベルからＨレベルに変化する。これにより、信号線７０の電位は、（ＶＤＤ−ＶＤ１）からＶＤＤに上昇しようとする。コンパレータ回路２００の出力がＨレベルでＶＤＤなので、信号線７０の電位は、ＶＤＤからＰＭＯＳトランジスタＰＭ２のしきい電圧ＶＴＨだけ高い（ＶＤＤ＋ＶＴＨ）程度となる。この昇圧された電位（ＶＤＤ＋ＶＴＨ）がレベル変換回路４００に供給されるので、信号線３０のＨレベルも（ＶＤＤ＋ＶＴＨ）となる。
【００３２】
これにより、アナログ入力信号の入力電位Ｖｉがアナログスイッチ部１００のオン抵抗が最も大きくなるＶＤＤ／２付近にあるとき、ＮＭＯＳトランジスタＮＭ１のゲート・ソース間電圧は、ＶＤＤ／２＋ＶＴＨ程度となる。信号線７０を昇圧しない場合に比べてＮＭＯＳトランジスタＮＭ１のゲート・ソース間電圧をＶＴＨ程度大きくできるので、アナログスイッチ部１００のオン抵抗を小さくすることができる。
【００３３】
また、アナログ入力信号の入力側からみた、容量の増加分は、コンパレータ回路２００の入力容量だけなので、ＮＭＯＳトランジスタＮＭ１のゲートである信号線３０を昇圧したことにより得られる高速化の効果を損ねることがない。
【００３４】
また、信号線３０のＨレベルが（ＶＤＤ＋ＶＴＨ）となる場合は、アナログ入力信号の入力電位Ｖｉが、リファレンス電位ＶＤＤ／４より大きくなっている場合だけなので、ＮＭＯＳトランジスタＮＭ１に加わるゲート・ソース間電圧は最大でも、（３ＶＤＤ／４＋ＶＴＨ）となり、この値がＭＯＳトランジスタの耐圧を超えなければよい。ＶＴＨの値と、ＭＯＳトランジスタの耐圧を考慮しつつ、リファレンス電位の電位を調節すれば、ＮＭＯＳトランジスタＮＭ１に加わるゲート・ソース間電圧が耐圧を越えないようにできる。
【００３５】
また、従来回路と異なり、ＮＭＯＳトランジスタＮＭ１のゲートである信号線３０をアナログ入力信号の入力電位Ｖｉに充電してから、昇圧する必要が無いので、ＮＭＯＳトランジスタＮＭ１のゲート電位を入力電位Ｖｉに充電するための待ち時間が必要なく、高速動作が可能となる。
【００３６】
以上、説明したように、本発明のアナログスイッチ回路１では、従来回路の昇圧を開始するまでにアナログスイッチ部１００を構成するＮＭＯＳトランジスタのゲート電位をアナログ信号の入力電位Ｖｉに充電しなければならない問題、アナログスイッチ部１００の入力容量が増加する問題を解決しつつ、アナログスイッチ部１００を構成するＮＭＯＳトランジスタＮＭ１のゲート電位を昇圧することができる。これにより、ＮＭＯＳトランジスタＮＭ１のオン抵抗を小さくすることができるので高速動作が達成される。
【００３７】
また、入力電位Ｖｉが、リファレンス電位より高い場合だけアナログスイッチ部１００を構成するＮＭＯＳトランジスタＮＭ１のゲート電位を昇圧するので、ＮＭＯＳトランジスタＮＭ１の耐圧を超えるゲート・ソース間電圧が加わらないようにできる。これらにより、低電圧の条件のもとでの高速動作と、回路の定数や動作条件によらない、耐圧の制限を越えない特性、の両立が達成される。
【００３８】
なお、以上の説明ではＮＭＯＳトランジスタＮＭ１のゲート電位を昇圧する回路を例に説明を進めたが、ＰＭＯＳトランジスタＰＭ１のゲート電位をＧＮＤより低い電圧とする回路も同様の考え方で構成できることはいうまでもない。その場合、図１の昇圧回路３００は、入力電位Ｖｉがリファレンス電位より高い場合は、ＰＭＯＳトランジスタＰＭ１のゲート電位を、負の電源電圧の電位又は接地電位とし、入力電位Ｖｉがリファレンス電位より低い場合は、ゲート電位を負の電源電圧の電位又は接地電位より低い電位にする回路となる。
【００３９】
次に、本発明の実施の形態の詳細を説明する。
ここでは、レベル変換回路４００の詳細を述べるとともに、図１のアナログスイッチ部１００のＮＭＯＳトランジスタＮＭ１のゲート電位となる信号線３０の電位の制御について詳細に説明する。
【００４０】
図２は、図１におけるアナログスイッチ回路において、アナログスイッチ部を除き、レベル変換回路を詳細に示した回路図である。
アナログスイッチ部１００は、図１と同様であるので省いた。
【００４１】
なお、図２において図１に対応した部分は、同じ符号とし説明を省略する。また、図２においてインバータ５０１、５０２、５０３は、図１のインバータ５００に対応している。また、図２における昇圧回路３００ａは、図１の昇圧回路３００と異なり、ＰＭＯＳトランジスタＰＭ４を有し、ソースに電源電圧ＶＤＤが入力され、ドレインは、容量素子Ｃ１と、ダイオードＤ１のカソードの間に接続され、ゲートは、インバータ５０１を介して、信号線４０に入力されたゲート信号を反転させた信号を入力するように接続される。また、図１のレベル変換回路４００は、図２のレベル変換回路４００ａと、インバータ５０１をあわせたものに相当し、図２では、レベル変換回路４００ａに、信号線４０の電位と同じゲート信号と、インバータ５０１でそれを反転させた信号が入力されるような構成で示した。
【００４２】
レベル変換回路４００ａは、昇圧回路３００ａの出力を伝える信号線７０とソースが接続されたＰＭＯＳトランジスタＰＭ３を有し、ＰＭＯＳトランジスタＰＭ３のドレインは出力の信号線３０と接続されている。またＰＭＯＳトランジスタＰＭ３のドレインと、ドレインで接続されるＮＭＯＳトランジスタＮＭ２を有し、ＮＭＯＳトランジスタＮＭ２のゲートは電源電圧ＶＤＤが印加される。また、ＮＭＯＳトランジスタＮＭ２のソースと、ドレインで接続されたＮＭＯＳトランジスタＮＭ３を有し、ＮＭＯＳトランジスタＮＭ３のゲートは、信号線４０を介してゲート信号を入力し、ソースはＧＮＤと接続されている。また、ソースに電源電圧ＶＤＤを印加し、ゲートにインバータ５０１で反転されたゲート信号を入力するＰＭＯＳトランジスタＰＭ５を有する。ＰＭＯＳトランジスタＰＭ５のドレインには、ＰＭＯＳトランジスタＰＭ３のゲートが接続されている。さらに、ＰＭＯＳトランジスタＰＭ５のドレインと、ドレインで接続されたＮＭＯＳトランジスタＮＭ４を有し、ＮＭＯＳトランジスタＮＭ４のゲートは、インバータ５０１で反転されたゲート信号を入力する。またＮＭＯＳトランジスタＮＭ４のソースと、ドレインで接続されたＮＭＯＳトランジスタＮＭ５を有し、ＮＭＯＳトランジスタＮＭ５のゲートはＰＭＯＳトランジスタＰＭ５のドレインと接続され、ソースはＧＮＤと接続されている。
【００４３】
以下、図２の回路の動作を説明する。
なお、ここでは、リファレンス電位を、例えばＶＤＤ／４であるとして説明する。
【００４４】
まず、アナログ入力信号の入力電位Ｖｉが、リファレンス電位より低い場合の図２の回路の動作を説明する。
入力電位Ｖｉが、リファレンス電位より低いので、コンパレータ回路２００の出力はＬレベルとなり、ＰＭＯＳトランジスタＰＭ２がオンすることで、信号線７０の電位はＶＤＤとなっている。
【００４５】
ゲート信号がＨレベルの場合は、信号線８０がＬレベルになるので、ＰＭＯＳトランジスタＰＭ４がオンし、入力電位Ｖｉに関係なく、信号線７０の電位はＶＤＤとなる。また、信号線８０がＬレベルになると、ＰＭＯＳトランジスタＰＭ５がオンし、ＮＭＯＳトランジスタＮＭ４がオフすることから信号線８２はＨレベルになる。その結果、ＰＭＯＳトランジスタＰＭ３がオフする。さらに、ＮＭＯＳトランジスタＮＭ３がオンしているので、信号線３０の電位は、ＧＮＤレベル（０Ｖ）となる。
【００４６】
ゲート信号を入力する信号線４０の電位がＨレベルからＬレベルに変化した場合、信号線８０のレベルはＨレベルとなり、ＰＭＯＳトランジスタＰＭ４がオフする。また、信号線８０がＨレベルとなることで、ＰＭＯＳトランジスタＰＭ５がオフし、ＮＭＯＳトランジスタＮＭ４がオンして、信号線８２がＬレベルとなる。その結果、ＰＭＯＳトランジスタＰＭ３がオンする。さらに、ＮＭＯＳトランジスタＮＭ３がオフし、ＰＭＯＳトランジスタＰＭ３がオンで、信号線７０の電位はＶＤＤなので、信号線３０の電位はＶＤＤとなる。
【００４７】
次に、入力電位Ｖｉが、リファレンス電位より高い場合についてのレベル変換回路４００ａの動作を説明する。
入力電位Ｖｉが、リファレンス電位より高いので、コンパレータ回路２００の出力は、Ｈレベルとなり、ＰＭＯＳトランジスタＰＭ２はオフとなる。
【００４８】
ゲート信号がＨレベルからＬレベルに変化した場合、最初の状態（ゲート信号がＨレベル）では、信号線８０はインバータ５０１によりＬレベルとなっている。信号線８０がＬレベルなので、ＰＭＯＳトランジスタＰＭ４がオンして、信号線７０の電位はＶＤＤとなっている。
【００４９】
ゲート信号がＬレベルに変化すると、信号線８０の電位はインバータ５０１により反転しＨレベルとなり、ＰＭＯＳトランジスタＰＭ４がオフする。同時に、ＰＭＯＳトランジスタＰＭ５もオフし、ＮＭＯＳトランジスタＮＭ４がオンする。これにより、信号線８２の電位は、ＮＭＯＳトランジスタＮＭ４のしきい電圧ＶＴＨ程度まで下がる。信号線８２、８３の電位は、ＮＭＯＳトランジスタＮＭ４がオンすると等しくなり、ＮＭＯＳトランジスタＮＭ５がダイオード接続されていることになるので、ＧＮＤからＶＴＨ程度の電位となる。信号線８２の電位が下がることで、ＰＭＯＳトランジスタＰＭ３がオンする。ゲート信号がＬレベルであることから、ＮＭＯＳトランジスタＮＭ３はオフしており、ＰＭＯＳトランジスタＰＭ３がオンするので、出力である信号線３０の電位は、ＶＤＤ程度まで上昇する。
【００５０】
ここで、信号線７０の電位がＶＤＤとなっている最初の状態では、どのＭＯＳトランジスタにもＶＤＤを超える電圧が加わっていないことは明らかである。
一方、信号線８１は、信号線８０がＬレベルからＨレベルに変化した後、インバータ５０２、５０３による遅延時間分だけ遅れてＨレベルとなる。ここで、ＰＭＯＳトランジスタＰＭ２、ＰＭ４がオフしているので、信号線８１がＬレベルからＨレベルに変化すると、信号線７０の電位が上昇する。コンパレータ回路２００の出力電位と信号線８０の電位がＶＤＤなので、信号線７０の電位が（ＶＤＤ＋ＶＴＨ）程度となることで、ＰＭＯＳトランジスタＰＭ３がオンしているので、信号線３０の電位も（ＶＤＤ＋ＶＴＨ）程度となり、ＶＤＤより高い電位に昇圧される。
【００５１】
ここで、信号線３０、７０の電位が（ＶＤＤ＋ＶＴＨ）程度に、昇圧された場合にも、各ＭＯＳトランジスタに過大な電圧が加わらない仕組みとなっていることを以下に説明する。
【００５２】
信号線３０、７０の電位が（ＶＤＤ＋ＶＴＨ）程度に昇圧された状態では、ＰＭＯＳトランジスタＰＭ２、ＰＭ４のゲート電位はＶＤＤ、ソース電位は、（ＶＤＤ＋ＶＴＨ）、ドレイン電圧はＶＤＤなので、たかだかＶＴＨ程度の（ゲート・ソース間、ドレイン・ソース間）電圧しか加わらない。
【００５３】
また、ＰＭＯＳトランジスタＰＭ３において、ソース電位は（ＶＤＤ＋ＶＴＨ）、ドレイン電位も（ＶＤＤ＋ＶＴＨ）、ゲート電位は信号線８２の電位となっている。信号線８２の電位は、ＶＴＨ程度の電位なので、ＰＭＯＳトランジスタＰＭ３のゲート・ソース間電圧はＶＤＤとなり、信号線３０、７０の電位を（ＶＤＤ＋ＶＴＨ）に昇圧しながら、ＰＭＯＳトランジスタＰＭ３にも過大な電圧は加わらない特性を達成できる。
【００５４】
ＮＭＯＳトランジスタＮＭ２の機能について説明する。信号線３０、７０の電位が（ＶＤＤ＋ＶＴＨ）になると、ゲート信号がＬレベルであることからＮＭＯＳトランジスタＮＭ３がオフしているので、信号線８４の電位は上昇しようとする。これにより、ＮＭＯＳトランジスタＮＭ３に過大な電圧が加わる恐れがある。しかし、ＮＭＯＳトランジスタＮＭ２を設けることにより、ゲート電位がＶＤＤなので、信号線８４の電位は（ＶＤＤ−ＶＴＨ）まで上昇して、そこで安定する。よって、ＮＭＯＳトランジスタＮＭ３のドレイン電位も（ＶＤＤ−ＶＴＨ）なので、過大な電圧が加わらない。また、ＮＭＯＳトランジスタＮＭ２自体も、ゲート電位はＶＤＤ、ドレイン電位は（ＶＤＤ＋ＶＴＨ）、ソース電位は（ＶＤＤ−ＶＴＨ）となり過大な電圧が加わらない特性となっていることが分かる。
【００５５】
このように、レベル変換回路４００ａの昇圧された信号線７０が、ソースに供給されるＰＭＯＳトランジスタＰＭ３のゲートと接続された信号線８２のＬレベルをＧＮＤより高い電位（ＶＴＨ）とし、信号線３０へ出力する信号の駆動を行うＮＭＯＳトランジスタＮＭ３と、信号線３０との間に、ＮＭＯＳトランジスタＮＭ３に過大なドレイン電圧が印加されないようＮＭＯＳトランジスタＮＭ２を設けたので、昇圧した電圧でアナログスイッチ部１００のＮＭＯＳトランジスタＮＭ１のゲートを駆動するレベル変換回路４００ａ自体を過電圧から保護できる。
【００５６】
次に、本発明の実施の形態のアナログスイッチ回路１において、特にコンパレータ回路２００を詳細に説明する。
図３は、アナログスイッチ回路において、アナログスイッチ部を除き、コンパレータ回路と昇圧回路及びレベル変換回路の詳細な構成を示す回路図である。
【００５７】
なお、図３における昇圧回路３００ｂと、レベル変換回路４００ｂは図２の昇圧回路３００ａ及びレベル変換回路４００ａと若干構成が異なり、新たな機能を追加しているものもある。
【００５８】
また、図３において図１または図２に対応した部分は同じ符号とし、説明を省略する。
昇圧回路３００ｂは、図２の昇圧回路３００ａと同様に、信号線４０のゲート信号を入力する。しかし、図３の場合、ＰＭＯＳトランジスタＰＭ４のゲートは信号線９０と接続されている。信号線９０に伝達される信号は以下のようになる。
【００５９】
ゲート信号は、信号線４０と接続されるインバータ５０４で反転され、インバータ５０４の出力がＮＡＮＤ回路５１０に入力される。一方、信号線４１で入力されるＥＮ（ＥＮａｂｌｅ）信号（以下ＥＮ信号４１と呼ぶ）も、ＮＡＮＤ回路５１０に入力され、インバータ５０４の出力と、ＥＮ信号４１のＮＡＮＤ処理が行なわれる。ＮＡＮＤ回路５１の出力は、信号線９２を介してインバータ５０５に入力される。インバータ５０５は信号線９２の信号を反転させ、出力を信号線９０に伝達する。
【００６０】
また、昇圧回路３００ｂの容量素子Ｃ１には信号線９１が接続されている。信号線９１に伝達される信号は、前述したインバータ５０５の出力信号をインバータ５０６、５０７により処理されたものである。インバータ５０６、５０７を介することで、信号を遅延させる。なお、図３の昇圧回路３００ｂでは、図２の昇圧回路３００ａに見られるダイオードＤ１が表記されていないが、ＰＭＯＳトランジスタＰＭ２、ＰＭ４を図のように接続することによって、ＰＮ接合により、ダイオードＤ１と同様の機能を有する。
【００６１】
レベル変換回路４００ｂは、図２のレベル変換回路４００ａと同様に、ＰＭＯＳトランジスタＰＭ５と、ＮＭＯＳトランジスタＮＭ４のゲートに接続された信号線９３によって、信号線４０のゲート信号を前述のインバータ５０４で反転させた信号を入力する。
【００６２】
図２のレベル変換回路４００ａとの違いは、ＮＭＯＳトランジスタＮＭ６、ＮＭ１２にある。ＮＭＯＳトランジスタＮＭ６のゲートは、前述のＥＮ信号の信号線４１と接続されたインバータ５０８の出力を伝達する信号線９４と接続されている。また、ドレインは、ＮＭＯＳトランジスタＮＭ４のソース（ＮＭＯＳトランジスタＮＭ５のドレイン）と接続され、ソースはＧＮＤと接続されている。ＮＭＯＳトランジスタＮＭ１２のゲートは、コンパレータ回路２００ｂの出力が伝達される信号線６０と接続されたインバータ５０９により反転された信号が現れる信号線９９と接続されている。また、ドレインはＮＭＯＳトランジスタＮＭ４のソース（ＮＭＯＳトランジスタＮＭ５のドレイン）と接続され、ソースはＧＮＤと接続されている。これら、ＮＭＯＳトランジスタＮＭ６、ＮＭ１２の機能及び動作については後述する。
【００６３】
抵抗Ｒ３〜Ｒ６及びＰＭＯＳトランジスタＰＭ６は、電源電圧ＶＤＤを分圧して、信号線５０に出力されるリファレンス電位を発生する回路として機能する。ここで、ＰＭＯＳトランジスタＰＭ６は、ゲートがＥＮ信号４１を入力し反転するインバータ５０８の出力と接続され、ソースには電源電圧ＶＤＤが入力され、ドレインには抵抗Ｒ３が接続される。抵抗Ｒ３は抵抗Ｒ４と、抵抗Ｒ４は抵抗Ｒ５と、抵抗Ｒ５は抵抗Ｒ６とそれぞれ直列に接続される。
【００６４】
次にコンパレータ回路２００ｂの構成について説明する。
コンパレータ回路２００ｂにおいて、ＰＭＯＳトランジスタＰＭ７、ＰＭ８、抵抗Ｒ２、ＮＭＯＳトランジスタＮＭ７は、コンパレータとして働く差動回路のバイアスを信号線９５に発生する回路として機能する。ＰＭＯＳトランジスタＰＭ７は、ゲートにＥＮ信号４１を入力し、ソースに電源電圧ＶＤＤを入力し、ドレインは、ＰＭＯＳトランジスタＰＭ８のゲートと接続される。ＰＭＯＳトランジスタＰＭ８は、ゲートはＰＭＯＳトランジスタＰＭ８のドレインと接続される。また、ソースには電源電圧ＶＤＤが入力される。ドレインは抵抗Ｒ２と接続される。抵抗Ｒ２は、一方がＰＭＯＳトランジスタＰＭ８のドレイン、他方がＮＭＯＳトランジスタＮＭ７のドレインと接続される。ＮＭＯＳトランジスタＮＭ７は、ゲートにはＥＮ信号４１が入力され、ドレインは抵抗Ｒ２、ソースはＧＮＤと接続される。
【００６５】
ＰＭＯＳトランジスタＰＭ９〜１３及びＮＭＯＳトランジスタＮＭ８〜ＮＭ１１は差動回路を構成しており、これらとＮＡＮＤ回路５１１でコンパレータとして機能する。また、抵抗Ｒ１と、容量素子Ｃ２は、アナログ信号をフィルタリングする機能を持つ。
【００６６】
ＰＭＯＳトランジスタＰＭ９において、ゲートは、バイアス回路の出力であるＰＭＯＳトランジスタＰＭ８のドレインと接続され、ソースには電源電圧ＶＤＤが入力され、ドレインはＰＭＯＳトランジスタＰＭ１２及びＰＭ１３のソースと接続される。ＰＭＯＳトランジスタＰＭ１０において、ゲートにはＥＮ信号４１が入力され、ソースには電源電圧ＶＤＤが入力され、ドレインはＮＭＯＳトランジスタＮＭ１１のドレインと接続される。ＰＭＯＳトランジスタＰＭ１１において、ゲートは信号線９５と接続され、バイアス回路の出力を入力する。ソースには電源電圧ＶＤＤが入力され、ドレインはＮＭＯＳトランジスタＮＭ１１のドレインと接続される。ＰＭＯＳトランジスタＰＭ１２において、ゲートは、例えば、リファレンス電位をＶＤＤ／４としたい場合は、図３のように抵抗Ｒ５と抵抗Ｒ６の間より、信号線５０を介して分圧されたリファレンス電位を取り出し入力する。ソースはＰＭＯＳトランジスタＰＭ９のドレインと接続され、ドレインはＮＭＯＳトランジスタＮＭ９のドレインと接続される。ＰＭＯＳトランジスタＰＭ１３において、ゲートは、信号線１０よりアナログ入力信号（Ｖｉ）を入力する。ソースはＰＭＯＳトランジスタＰＭ９のドレインと接続され、ドレインはＮＭＯＳトランジスタＮＭ１０のドレインと接続される。ＮＭＯＳトランジスタＮＭ８において、ゲートはＥＮ信号４１を反転するインバータ５０８の出力と接続され、ドレインはＰＭＯＳトランジスタＰＭ１２のドレインと接続され、ソースはＧＮＤと接続される。ＮＭＯＳトランジスタＮＭ９において、ゲートはＰＭＯＳトランジスタＰＭ１３のドレインと接続され、ドレインはＰＭＯＳトランジスタＰＭ１２のドレインと接続され、ソースはＧＮＤと接続される。ＮＭＯＳトランジスタＮＭ１０において、ゲート及びドレインはＰＭＯＳトランジスタＰＭ１３のドレインと接続され、ソースはＧＮＤと接続される。ＮＭＯＳトランジスタＮＭ１１において、ゲートはＰＭＯＳトランジスタＰＭ１２のドレインと接続され、ドレインはＰＭＯＳトランジスタＰＭ１０、ＰＭ１１のドレインと接続され、ソースはＧＮＤと接続される。ＮＡＮＤ回路５１１は、ＰＭＯＳトランジスタＰＭ１１のドレインの信号と、信号線４２で入力される信号を入力し、ＮＡＮＤ処理を行ない、信号線６０にコンパレータ出力として信号を出力する。
【００６７】
信号線４１、４２に入力される信号は、昇圧動作を制御し、ＥＮ信号４１の電位がＨレベルかつ信号線４２に入力される信号の電位がＨレベルのとき、アナログ入力信号の入力電位Ｖｉと、信号線５０のリファレンス電位を比較して、信号線７０を昇圧するか、しないかを決定するよう機能する。ＥＮ信号４１がＬレベルのときは、入力電位Ｖｉによらず、信号線７０の電位はＶＤＤとなる。信号線４１がＨレベルかつ信号線４２の信号がＬレベルのときは、入力電位Ｖｉによらず、信号線７０の電位を昇圧するモードとなる。
【００６８】
以下、図３の回路における動作を説明する。
まず、ＥＮ信号４１の電位がＨレベルかつ信号線４２の電位がＨレベルの場合について説明する。
【００６９】
ＥＮ信号４１の電位がＨレベルなので、ＰＭＯＳトランジスタＰＭ７がオフ、ＮＭＯＳトランジスタＮＭ７がオンとなっており、抵抗Ｒ２には電流が流れ、その電流に対応した電位が信号線９５にバイアス電位として現れる。また、ＥＮ信号４１と逆相の信号線９４の電位がＬレベルとなるので、ＰＭＯＳトランジスタＰＭ６がオンし、抵抗Ｒ３から抵抗Ｒ６に電流が流れ、信号線５０にはリファレンス電位として、（抵抗Ｒ３〜Ｒ６の抵抗値は等しいと仮定すれば）ＶＤＤ／４の電位が発生される。また、信号線４２の信号がＨレベルなので、信号線６０に発生するコンパレータ出力の電位は、信号線９７の信号の反転したものとなる。
【００７０】
差動回路を構成するＰＭＯＳトランジスタＰＭ９〜ＰＭ１３、ＮＭＯＳトランジスタＮＭ８〜ＮＭ１１は、入力電位Ｖｉと、リファレンス電位を比較して、入力電位Ｖｉが高ければ、信号線９７の電位はＬレベルとなる。また、入力電位Ｖｉが低ければ、信号線９７の電位はＨレベルとなる。従って、入力電位Ｖｉが、リファレンス電位より高ければ、信号線６０の電位はＨレベルとなり、入力電位Ｖｉがリファレンス電位より低ければ、信号線６０の電位はＬレベルとなる。
【００７１】
入力電位Ｖｉがリファレンス電位より低ければ、信号線６０の電位はＬレベルとなるので、ＰＭＯＳトランジスタＰＭ２が常にオンし、信号線７０の電位はＶＤＤとなり、図２で説明したように、信号線７０の電位は昇圧されない。
【００７２】
図３の回路では、コンパレータ出力が現れる信号線６０の電位がＬレベルとなって、信号線７０の電位を昇圧しないとき、ＮＭＯＳトランジスタＮＭ１２により、信号線８３の電位をＧＮＤとする。これにより、ＰＭＯＳトランジスタＰＭ３のゲート・ソース間電圧をＶＤＤとできるので、より低電圧での動作が可能となる。
【００７３】
アナログ信号の電位がリファレンス電位より高ければ、信号線６０の電位はＨレベルとなるので、ＰＭＯＳトランジスタＰＭ２はオフする。この場合、ゲート信号がＨレベルからＬレベルに変化するときに、信号線７０の電位が昇圧される。
【００７４】
ゲート信号がＨレベルとなっていると、信号線９０の電位はＬレベルとなっていて、ＰＭＯＳトランジスタＰＭ４により信号線７０の電位はＶＤＤとなる。ゲート信号がＬレベルに変化すると、ＥＮ信号４１がＨレベルなので、信号線９０の電位がＨレベルになる。これによりＰＭＯＳトランジスタＰＭ４がオフし、インバータ５０６、５０７の遅延時間遅れて、信号線９１もＬレベルからＨレベルに変化する。信号線９１がＬレベルからＨレベルに変化することで、信号線７０の電位がＶＤＤ＋ＶＴＨまで昇圧される。
【００７５】
このとき、ＮＭＯＳトランジスタＮＭ１２はオフとなるので、信号線８２のＬレベルは、ＶＴＨ程度となり、図２の回路と同様に動作する。
ここで、抵抗Ｒ１と容量素子Ｃ２で構成したフィルタの動作を説明する。
【００７６】
フィルタは、入力したアナログ入力信号の急激な変化を差動回路の入力である信号線９８に伝えないようにする。
例えば、図１において、入力電位ＶｉがＶＤＤ／２、アナログスイッチ部１００からの出力が０Ｖの状態から充電される場合について説明する。
【００７７】
ゲート信号をＨレベルからＬレベルに変化させることで、アナログスイッチ部１００のＰＭＯＳトランジスタＰＭ１がオンし、また、信号線３０もＶＤＤ程度の電位となるので、ＮＭＯＳトランジスタＮＭ１もオンする。ここで、出力側の信号線２０が充電され始め、信号線２０の電位が上昇を始める。アナログ入力信号を入力する信号線１０を駆動する回路は、当然、有限のインピーダンスをもつので、信号線１０の電位が過渡的に下がる。図３の回路のように、抵抗Ｒ１と容量素子Ｃ２でフィルタを構成しておけば、信号線１０の電位が過渡的に下がっても、差動回路の入力である信号線９８の電位は大きくは下がらず、信号線９８の電位が、リファレンス電位より下がらない限り、信号線７０の電位を昇圧することができる。
【００７８】
一方、図４の従来のアナログスイッチ回路２では、信号線１０を駆動する回路の有限のインピーダンスにより、出力側の信号線２０の充電の初期に信号線１０の電位が下がると、それがそのまま、最終的なＮＭＯＳトランジスタＮＭ１のゲート電位の低下につながっていた。
【００７９】
つまり本発明の実施の形態によれば、リファレンス電位をある程度低い電位、例えば、ＶＤＤ／４に設定し、抵抗Ｒ１と容量素子Ｃ２により、入力電位Ｖｉの急激な低下を信号線９８に伝えないようにすることで、過渡的な、入力電位Ｖｉの低下の影響を受けずに、信号線７０、３０の電位を昇圧する特性を達成することができる。
【００８０】
次に、ＥＮ信号４１がＬレベルの場合の動作を説明する。
ＥＮ信号４１がＬレベルの場合、ＰＭＯＳトランジスタＰＭ７、ＰＭ１０、ＮＭＯＳトランジスタＮＭ８がオンし、ＰＭＯＳトランジスタＰＭ６、ＮＭ７がオフする。ＰＭＯＳトランジスタＰＭ６がオフするので、抵抗Ｒ３〜Ｒ６には電流が流れない。抵抗Ｒ２にも電流が流れず、信号線９５の電位がＶＤＤとなるので、差動回路を構成するＰＭＯＳトランジスタＰＭ９〜ＰＭ１３、ＮＭＯＳトランジスタＮＭ８〜ＮＭ１１には電流は流れない。ＮＭＯＳトランジスタＮＭ８がオンし、信号線９６がＬレベルとなるので、ＮＭＯＳトランジスタＮＭ１１がオフし、ＰＭＯＳトランジスタＰＭ１０により信号線９７の電位はＨレベルとなる。
【００８１】
このように、ＥＮ信号４１をＬレベルとして、昇圧しない場合には、コンパレータ回路２００ｂ、リファレンス発生回路に無駄な電流を流さない構成となっていることが分かる。
【００８２】
また、ＥＮ信号４１がＬレベルなので、ＮＡＮＤ回路５１０の出力である信号線９２はＨレベルとなり、信号線９０、９１はＬレベルとなり、ゲート信号が変化しても、信号線９０、９１はＬレベルから変化しない。信号線９０がＬレベルなので、ＰＭＯＳトランジスタＰＭ４が常にオンし、信号線７０の電位は常にＶＤＤとなる。つまり、ゲート信号が変化しても信号線７０の電位は昇圧されない。
【００８３】
図２で示したレベル変換回路４００ａと、図３のレベル変換回路４００ｂとの違いである、ＮＭＯＳトランジスタＮＭ６の機能及び動作について以下に説明する。
【００８４】
ＥＮ信号４１がＬレベルであり、信号線９４がＨレベルとなるので、ＮＭＯＳトランジスタＮＭ６がオンする。ＮＭＯＳトランジスタＮＭ６がオンすることで、信号線８３の電位は０Ｖとなる。信号線７０の電位を昇圧しない場合には、信号線８３の電位をＶＴＨ程度に保つ必要がないので、信号線８３の電位を０Ｖとし、ＰＭＯＳトランジスタＰＭ３のゲート・ソース間電圧をＶＤＤとできるので、より低電圧での動作が可能となる。また、信号線９０、９１の電位も変化しないので、無駄な容量の充放電電流が流れない構成となっている。
【００８５】
このように、ＥＮ信号４１を追加して、昇圧しないモードを設けると、電源電圧が低い状況で使わないことがあらかじめ分かっている場合には、無駄な昇圧動作を停止することができる。
【００８６】
次にＥＮ信号４１がＨレベルかつ信号線４２の信号がＬレベルの場合について説明する。
ＥＮ信号４１がＨレベルかつ信号線４２の信号がＬレベルのときは、入力電位Ｖｉによらず、信号線７０の電位を昇圧するモードとなる。
【００８７】
信号線４２の信号をＬレベルとすると、差動回路の出力である信号線９７の電位によらず、コンパレータ回路２００ｂの出力である信号線６０は、必ず、Ｈレベルとなる。また、ＥＮ信号４１がＨレベルなので、信号線９２の信号は信号線９３の信号の反転信号となり、ＥＮ信号４１がＨレベルかつ信号線４２の信号がＨレベルの場合で、入力電位Ｖｉがリファレンス電位より高い場合と同様に、信号線３０、７０の電位が昇圧される。違いは、必ずコンパレータ回路２００ｂの出力である信号線６０がＨレベルとなるので、アナログ信号入力の電位によらず、信号線３０、７０の電位が昇圧される点である。
【００８８】
このように信号線４２を追加して、必ず昇圧するモードを設けると、電源電圧が高い状況で使わず、必ず電源電圧が低いことがあらかじめ分かっている場合には、入力電位Ｖｉが低い場合にも、信号線３０の電位を昇圧できオン抵抗を下げることができる。
【００８９】
なお、以上の説明ではＮＭＯＳトランジスタＮＭ１のゲート電位を昇圧する回路を例に説明を進めたが、ＰＭＯＳトランジスタＰＭ１のゲート電位をＧＮＤより低い電圧とする回路も同様の考え方で構成できることはいうまでもない。その場合も、図３と同様に、コンパレータ部分にフィルタを設けたり、ＰＭＯＳトランジスタＰＭ１のゲートの電位を、必ず負の電源電圧の電位より低い電位にする旨の信号を入力する信号線や、負の電源電圧の電位より低い電位にしない旨の信号を入力する信号線を設けたりすることも可能であることはいうまでもない。
【００９０】
【発明の効果】
以上説明したように本発明では、アナログスイッチの入力電位と、リファレンス電位をコンパレータ回路で比較して、入力電位が低い場合に、アナログスイッチを構成するＮＭＯＳトランジスタのゲートの電位を電源電圧の電位とし、昇圧されないようにしたので、ＮＭＯＳトランジスタに過電圧が印加されることを防止できる。また、入力電位が高い場合、ゲートの電位を昇圧するようにしたので、ＮＭＯＳトランジスタのオン抵抗が小さくなり高速化できる。
【００９１】
また、アナログスイッチの入力容量の増加は、コンパレータ回路の入力容量程度に抑えられるので、その高速性を損なうことがない。また、ＮＭＯＳトランジスタのゲートの電位を入力電位に充電してから昇圧する必要がないことからも、高速化が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態のアナログスイッチ回路の概略の回路図である。
【図２】図１におけるアナログスイッチ回路において、アナログスイッチ部を除き、レベル変換回路を詳細に示した回路図である。
【図３】アナログスイッチ回路において、アナログスイッチ部を除き、コンパレータ回路と昇圧回路及びレベル変換回路の詳細な構成を示す回路図である。
【図４】従来のアナログスイッチ回路の回路図である。
【符号の説明】
１　アナログスイッチ回路
１０、２０、３０、４０、５０、６０、７０　信号線
１００　アナログスイッチ部
２００　コンパレータ回路
３００　昇圧回路
４００　レベル変換回路
５００　インバータ
ＮＭ１　ＮＭＯＳトランジスタ
ＰＭ１、ＰＭ２　ＰＭＯＳトランジスタ
Ｃ１　容量素子
Ｄ１　ダイオード
【図１】
2004072425.tif 000003
【図２】
2004072425.tif 000004
【図３】
2004072425.tif 000005
【図４】
2004072425.tif 000006