(57)【要約】      （修正有）【課題】半導体装置の集積度を向上させることのできる技術を提供する。【解決手段】第１ＳＯＩ基板１ａの絶縁膜３の第１面の上層にｎチャネルＭＩＳＦＥＴを形成した後、ｎチャネルＭＩＳＦＥＴを絶縁膜８で覆い、第１ＳＯＩ基板１ａと基板１０とを絶縁膜８と基板１０の表面に形成された絶縁膜１１とを対向させて貼り合わせ、続いて第１ＳＯＩ基板の支持基板を除去し、支持基板１３上に絶縁膜１４を介して半導体層１５が形成された第２ＳＯＩ基板１２と第１ＳＯＩ基板とを絶縁膜３に半導体層１５の表面に形成された絶縁膜１６を対向させて貼り合わせ、さらに支持基板１３および絶縁膜１４を除去した後、絶縁膜３の第２面の上層にｐチャネルＭＩＳＦＥＴを形成して、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを積み重ねる。【選択図】      図１２
2004265975.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１支持基板上に第１絶縁膜を介して第１半導体層が形成された第１ＳＯＩ基板において、前記第１絶縁膜の前記第１半導体層と接する第１面の上層に第１素子を形成する工程と、（ｂ）前記第１素子を第２絶縁膜で覆い、前記第２絶縁膜の表面を平坦化した後、前記第２絶縁膜に基板を対向させて前記第１ＳＯＩ基板と前記基板とを貼り合わせる工程と、（ｃ）前記第１支持基板を除去する工程と、（ｄ）前記第１絶縁膜の前記第１面と反対側の第２面の上層に第２素子または配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、前記（ｃ）工程は、前記第１支持基板に軽元素をイオン注入してダメージ層を形成した後、熱処理を施して前記ダメージ層で前記第１支持基板を分離し、さらに残存する前記第１支持基板を除去することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、前記（ｂ）工程は、前記基板の表面に形成された第３絶縁膜を介して前記第１ＳＯＩ基板と前記基板とを貼り合わせることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法であって、前記（ｄ）工程は、（ｅ）第２支持基板上に第４絶縁膜を介して第２半導体層が形成された第２ＳＯＩ基板の前記第２半導体層を前記第１絶縁膜に対向させて前記第１ＳＯＩ基板と前記第２ＳＯＩ基板とを貼り合わせる工程と、（ｆ）前記第２支持基板および前記第４絶縁膜を除去する工程と、（ｇ）前記第１絶縁膜の前記第１面と反対側の第２面の上層に前記第２素子を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法であって、前記（ｆ）工程は、前記第２支持基板に軽元素をイオン注入してダメージ層を形成した後、熱処理を施して前記ダメージ層で前記第２支持基板を分離し、さらに残存する前記第２支持基板および前記第４絶縁膜を除去することを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法であって、前記第２半導体層の表面に形成された第５絶縁膜を介して前記第１ＳＯＩ基板と前記第２ＳＯＩ基板とを貼り合わせることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４記載の半導体装置の製造方法であって、前記第１絶縁膜に形成した位置合わせパターンを用いて、前記第１ＳＯＩ基板に形成された前記第１素子と前記第２ＳＯＩ基板に形成された前記第２素子とを位置合わせすることを特徴とする半導体装置の製造方法。
【請求項８】
請求項４記載の半導体装置の製造方法であって、前記（ｄ）〜（ｆ）工程を複数回繰り返し、素子を３層以上積み重ねて形成することを特徴とする半導体装置の製造方法。
【請求項９】
第１絶縁膜の第１面の上層に第１素子が形成され、前記第１絶縁膜の前記第１面と反対側の第２面の上層に第２素子または配線が形成され、前記第１素子を覆う第２絶縁膜に基板が貼り合わされており、前記第１素子が下層に前記第２素子または前記配線が上層に位置することを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、前記第１素子はＭＩＳＦＥＴであり、前記第１絶縁膜の前記第１面の上層に形成された第１半導体層の一部を前記ＭＩＳＦＥＴのチャネル領域とすることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置であって、前記第２素子はＭＩＳＦＥＴであり、前記第１絶縁膜の前記第２面の上層に形成された第２半導体層の一部を前記ＭＩＳＦＥＴのチャネル領域とすることを特徴とする半導体装置。
【請求項１２】
請求項１０記載の半導体装置であって、前記第１半導体層の平均表面粗さが±１ｎｍ以下であることを特徴とする半導体装置。
【請求項１３】
請求項１０記載の半導体装置であって、前記ＭＩＳＦＥＴのゲート電極が、前記第１半導体層のチャネル領域よりも下層に位置することを特徴とする半導体装置。
【請求項１４】
請求項１０記載の半導体装置であって、前記ＭＩＳＦＥＴのゲート電極と反対側の上層から前記第１半導体層に配線が接続されていることを特徴とする半導体装置。
【請求項１５】
請求項１１記載の半導体装置であって、前記第２半導体層の平均表面粗さが±１ｎｍ以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、高集積化を要求される半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置は単結晶シリコンからなる基板に二次元配置され、回路技術、微細加工技術、検査技術、パッケージ技術等の広範な技術の進展に支えられて、半導体装置の高集積化が実現されている。二次元配置された半導体装置の高集積化では半導体素子または配線を縮小することが重要であり、０．１μｍ以下の加工寸法を実現できる様々な微細化技術、例えば成膜技術、リソグラフィ技術、ドライエッチング技術等が提案されている。しかしながら、半導体素子または配線の微細化には限界があり、またさらなる微細化を実現するためには高額な設備投資が必要となる。
【０００３】
そこで、近年、基板に形成したトランジスタ集積回路上に絶縁膜を介してトランジスタ集積回路を積み重ねる三次元集積回路装置が提案されている。
【０００４】
例えば集積回路装置が作り込まれた第１半導体基板上に第１ＳｉＯ２膜を堆積してから平坦化し、表面に平坦な第２ＳｉＯ２膜を有する第２半導体基板と第１半導体基板とを第１ＳｉＯ２膜および第２ＳｉＯ２膜が対向するように密着して貼り合わせ、第２半導体基板の裏面から薄膜化して第２ＳｉＯ２膜が表出した段階で停止させ、薄膜化された第２半導体基板に集積回路装置を作り込む方法が開示されている（例えば、特許文献１参照）。
【０００５】
また、第１の半導体基板と第１の活性素子とからなる第１の構造と、第１の構造に繋がるＳＯＩ構造と第２の活性素子とからなる第２の構造とを含み、第１の活性素子は第２の活性素子よりも熱に耐える素子設計がなされている三次元積層の半導体構造が開示されている（例えば、特許文献２参照）。
【０００６】
【特許文献１】
特開平５−２２６５７８号公報
【０００７】
【特許文献２】
米国特許出願公開第ＵＳ２００２／００００６１５Ａ１号明細書
【０００８】
【発明が解決しようとする課題】
ところが、上記三次元集積回路装置技術においては、以下の課題があることを本発明者は見いだした。
【０００９】
すなわち、集積回路装置が作り込まれた第１半導体基板上に第１ＳｉＯ２膜を堆積してから平坦化し、表面に平坦な第２ＳｉＯ２膜を有する第２半導体基板と第１半導体基板とを密着して貼り合わせ、裏面から薄膜化された第２半導体基板に集積回路装置を作り込む方法では、第２半導体基板の裏面を研磨することにより第２半導体基板を薄膜化しているが、研磨に多大な時間を要するため、スループットの劣化が問題となる。
【００１０】
また、第１半導体基板と第１活性素子とからなる第１構造と、第１構造に繋がるＳＯＩ構造と第２活性素子とからなる第２構造とを含む三次元積層の半導体構造では、第１構造に絶縁膜を介して基板を貼り付けた後、基板に水素イオンを注入し、さらに熱処理を施すことにより、微小気泡（Ｍｉｃｒｏｂｕｂｂｌｅｓ）の圧力作用等によってイオン注入した箇所で基板を分離し、残された薄い基板に第２活性素子を形成している。しかしながら、上記残された薄い基板の表面は粗く、その平均表面粗さは３ｎｍ程度となるため、この基板に形成された第２活性素子では所望する特性を得ることが難しくなる。表面の平坦粗さを改善する方法として、例えば１０００〜１３００℃の温度で１０分から５時間程度の熱処理を行う表面処理方法があるが、すでに第１構造に第１活性素子を形成しているため、上記表面処理を行うことができない。
【００１１】
本発明の目的は、半導体装置の集積度を向上させることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、第１支持基板上に第１絶縁膜を介して第１半導体層が形成された第１ＳＯＩ基板において第１絶縁膜の第１半導体層と接する第１面の上層に第１素子を形成する工程と、第１素子を第２絶縁膜で覆い、第２絶縁膜の表面を平坦化した後、第２絶縁膜に基板を対向させて第１ＳＯＩ基板と基板とを貼り合わせる工程と、第１支持基板に軽元素をイオン注入してダメージ層を形成した後、熱処理を施してダメージ層で第１支持基板を分離し、さらに残存する第１支持基板を除去する工程と、第１絶縁膜の第１面と反対側の第２面の上層に第２素子または配線を形成する工程とを有するものである。
【００１５】
本発明は、第１絶縁膜の第１面の上層に第１素子が形成され、第１絶縁膜の第１面と反対側の第２面の上層に第２素子または配線が形成され、第１素子を覆う第２絶縁膜に基板が貼り合わされており、第１素子が下層に第２素子または配線が上層に位置するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
本発明の一実施の形態であるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの製造方法の一例を図１〜図２２を用いて工程順に説明する。
【００１８】
図１〜図２は、本実施の形態であるＣＭＯＳデバイスの製造工程中の図を示している。図１は、ｎチャネルＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の要部上面図、図２（ａ）は、図１のＡ−Ａ’線における要部断面図、図２（ｂ）は、図１のＢ−Ｂ’線における要部断面図である。
【００１９】
まず、第１ＳＯＩ基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を準備する。第１ＳＯＩ基板１は、例えば貼り合わせ技術またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）技術によって形成され、支持基板２上に絶縁膜３を介して半導体層４が形成された構造をなしている。支持基板２および半導体層４は、例えば単結晶シリコン、絶縁膜３は、例えば酸化シリコンからなり、支持基板２の厚さは、例えば５００〜８００μｍ程度、絶縁膜３の厚さは、例えば１００〜３００ｎｍ程度、半導体層４の厚さは、例えば１０〜２００ｎｍ程度である。また半導体層４の表面は平坦化されており、その平均表面粗さは±１ｎｍ以下である。
【００２０】
次いで、図３は、続く製造工程における図１と同じ箇所の要部上面図であり、図４（ａ）は図３のＡ−Ａ’線における要部断面図であり、図４（ｂ）は図３のＢ−Ｂ’線における要部断面図である。
【００２１】
ここでは、半導体層４上にレジストパターンを形成した後、それをエッチングマスクとして、そこから露出する半導体層４をエッチングによって除去する。続いてレジストパターンを除去した後、第１ＳＯＩ基板１に熱処理を施し、加工された半導体層４の表面にゲート絶縁膜５を形成する。続いてゲート絶縁膜５の上層にレジストパターンを形成した後、それをエッチングマスクとして、そこから露出する絶縁膜３をエッチングによって除去することにより、位置合わせマーク形成領域ＭＡに平面リング状の２重の溝６を形成する。
【００２２】
次いで、図５は、続く製造工程における図１と同じ箇所の要部上面図であり、図６（ａ）は図５のＡ−Ａ’線における要部断面図であり、図６（ｂ）は図５のＢ−Ｂ’線における要部断面図である。
【００２３】
ここでは、まずゲート絶縁膜５の上層に厚さ数〜数十ｎｍ程度の低抵抗な導体膜、例えば多結晶シリコン膜を堆積した後、その上にレジストパターンを形成し、それをエッチングマスクとして、そこから露出する導体膜をエッチングによって除去することにより、ゲート電極７を形成する。ゲート電極７のゲート長Ｌｎは、例えば５μｍ以下を例示することができる。なお位置合わせマーク形成領域ＭＡの２重の溝６の内部にもゲート電極７と同一層の導体膜７ａが埋め込まれる。続いて露出した半導体層４にｎ型不純物、例えばヒ素またはリンを導入してソース４ａおよびドレイン４ｂを形成する。ゲート絶縁膜５下のｎ型不純物が導入されていない半導体層４はチャネル領域となる。なおこのチャネル領域にｎチャネルＭＩＳＦＥＴのしきい値を調整するための不純物をイオン注入してもよい。これにより絶縁膜３の半導体層４と接する第１面Ｌ１の上層にｎチャネルＭＩＳＦＥＴが略完成する。
【００２４】
次いで、図７（ａ）、（ｂ）は、それぞれ図６（ａ）、（ｂ）に続く製造工程中の要部断面図である。
【００２５】
ここでは、ゲート電極７の上層に、例えば酸化シリコンからなる絶縁膜８をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によって堆積した後、その絶縁膜８の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨して、平坦化する。
【００２６】
次いで、図８（ａ）、（ｂ）は、それぞれ図７（ａ）、（ｂ）に続く製造工程中の要部断面図である。
【００２７】
ここでは、支持基板２に軽元素、例えば水素またはヘリウムをイオン注入して、支持基板２の表面から１μｍ程度の深さの箇所にダメージ層９を形成する。軽元素に水素を用いた場合のイオン注入条件は、例えば注入エネルギー１２０ｋｅＶ、ドーズ量６×１０１６ｃｍ−２を例示することができる。
【００２８】
次いで、図９（ａ）、（ｂ）は、それぞれ図８（ａ）、（ｂ）に続く製造工程中の要部断面図である。
【００２９】
ここでは、まず単結晶シリコンからなる基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１０を準備する。基板１０は、例えば厚さ５００〜８００μｍ程度のシリコンからなり、この基板１０の表面には絶縁膜１１、例えば熱酸化法による酸化シリコン膜が形成されている。続いて第１ＳＯＩ基板１に形成した絶縁膜８に基板１０に形成した絶縁膜１１が対向するように、第１ＳＯＩ基板１と基板１０とを密着させて第１ＳＯＩ基板１と基板１０とを貼り合わせる。
【００３０】
続いて、支持基板２に６００℃程度の温度で熱処理を施す。この熱処理により支持基板２の結晶の再配列および微小気泡の圧力作用により、支持基板２はダメージ層９で分離して、１μｍ程度の厚さを残して支持基板２の一部が剥がれる。その後、貼り合わせ強度を向上させるための熱処理を、例えば９００℃程度の温度で行う。これにより基板１０はＣＭＯＳデバイスの支持基板となり、またｎチャネルＭＩＳＦＥＴの上下が反転して、チャネル領域となる半導体層４よりも下層にゲート電極７が位置する。なお絶縁膜１１を形成せずに、第１ＳＯＩ基板１に形成した絶縁膜８と基板１０とを対向させて第１ＳＯＩ基板１と基板１０とを貼り合わせてもよい。
【００３１】
次いで、図１０（ａ）、（ｂ）は、それぞれ図９（ａ）、（ｂ）に続く製造工程中の要部断面図である。
【００３２】
ここでは、第１ＳＯＩ基板１の支持基板２を裏面側から、例えばＣＭＰ法により研磨して、第１ＳＯＩ基板１から支持基板２を除去し、絶縁膜３の第１面Ｌ１と反対側の第２面Ｌ２を露出させる（以下、支持基板２を除去し、ｎチャネルＭＩＳＦＥＴを形成した第１ＳＯＩ基板１を第１ＳＯＩ基板１ａと記す）。支持基板２の厚さは１μｍ程度となっているので、支持基板２を全てＣＭＰ法で研磨除去する場合と比べて、ＣＭＰ工程に要する時間を著しく短くすることができる。続いて溝６（図５参照）の内部の導体膜７ａ（図６参照）を除去する。
【００３３】
次いで、図１１（ａ）、（ｂ）は、それぞれ図１０（ａ）、（ｂ）に続く製造工程中の要部断面図である。
【００３４】
ここでは、まず第２ＳＯＩ基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１２を準備する。第２ＳＯＩ基板１２は、例えば貼り合わせ技術またはＳＩＭＯＸ技術によって形成され、支持基板１３上に絶縁膜１４を介して半導体層１５が形成された構造をなしており、さらに半導体層１５上に絶縁膜１６が形成されている。支持基板１３および半導体層１５は、例えば単結晶シリコン、絶縁膜１４，１６は、例えば酸化シリコンからなり、支持基板１３の厚さは、例えば５００〜８００μｍ程度、絶縁膜１４の厚さは、例えば１００〜３００ｎｍ程度、半導体層１５の厚さは、例えば１０〜２００ｎｍ程度である。また半導体層１５の表面は平坦化されており、その平均表面粗さは±１ｎｍ以下である。
【００３５】
さらに、支持基板１３には軽元素、例えば水素またはヘリウムがイオン注入されて、支持基板１３の表面から１μｍ程度の深さの箇所にダメージ層１７が形成されている。軽元素に水素を用いた場合のイオン注入条件は、例えば注入エネルギー１２０ｋｅＶ、ドーズ量６×１０１６ｃｍ−２を例示することができる。
【００３６】
続いて、第１ＳＯＩ基板１ａの絶縁膜３に第２ＳＯＩ基板１２に形成した絶縁膜１６が対向するように、第１ＳＯＩ基板１ａと第２ＳＯＩ基板１２とを密着させて第１ＳＯＩ基板１ａと第２ＳＯＩ基板１２とを貼り合わせる。なお絶縁膜１６を形成せずに、第１ＳＯＩ基板１ａの絶縁膜３に第２ＳＯＩ基板１２の半導体層１５を対向させて第１ＳＯＩ基板１ａと第２ＳＯＩ基板１２とを貼り合わせてもよい。
【００３７】
次いで、図１２（ａ）、（ｂ）は、それぞれ図１１（ａ）、（ｂ）に続く製造工程中の要部断面図である。
【００３８】
ここでは、支持基板１３に６００℃程度の温度で熱処理を施す。この熱処理により支持基板１３の結晶の再配列および微小気泡の圧力作用により、支持基板１３はダメージ層１７（図１１参照）で分離して、１μｍ程度の厚さを残して支持基板１３の一部が剥がれる。その後、貼り合わせ強度を向上させるための熱処理を、例えば９００℃程度の温度で行う。
【００３９】
次いで、図１３（ａ）、（ｂ）は、それぞれ図１２（ａ）、（ｂ）に続く製造工程中の要部断面図である。
【００４０】
ここでは、第２ＳＯＩ基板１２を構成する支持基板１３を裏面側から、例えばＣＭＰ法により研磨して、第２ＳＯＩ基板１２から支持基板１３を除去する。支持基板１３の厚さは１μｍ程度となっているので、支持基板１３を全てＣＭＰ法で研磨除去する場合と比べて、ＣＭＰ工程に要する時間を著しく短くすることができる。続いて絶縁膜１４を除去することにより、半導体層１５を露出させる（以下、支持基板１３および絶縁膜１４を除去し、ｐチャネルＭＩＳＦＥＴが形成される第２ＳＯＩ基板１２を第２ＳＯＩ基板１２ａと記す）。
【００４１】
次いで、図１４は、続く製造工程におけるｐチャネルＭＩＳＦＥＴの要部上面図、図１５（ａ）は、続く製造工程における図１４中のＡ−Ａ’線に沿った要部断面図であり、図１５（ｂ）は、続く製造工程における図１４中のＢ−Ｂ’線に沿った要部断面図である。
【００４２】
ここでは、まず位置合わせマークを用いて半導体層１５上にレジストパターンを形成した後、それをエッチングマスクとして、そこから露出する半導体層１５をエッチングによって除去する。続いてレジストパターンを除去した後、半導体層１５に熱処理を施し、加工された半導体層１５の表面にゲート絶縁膜１８を形成する。続いてゲート絶縁膜１８の上層にレジストパターンを形成した後、それをエッチングマスクとしたエッチングにより、絶縁膜３，１６にｎチャネルＭＩＳＦＥＴのゲート電極７の引き出し部、ソース４ａおよびドレイン４ｂに達する接続孔１９を形成する。同時に位置合わせマーク形成領域ＭＡの絶縁膜３，１６を除去し、さらに絶縁膜８の一部をエッチングする。
【００４３】
次いで、図１６は、続く製造工程における図１４と同じ箇所の要部上面図であり、図１７（ａ）は、続く製造工程における図１６中のＡ−Ａ’線に沿った要部断面図であり、図１７（ｂ）は、続く製造工程における図１６中のＢ−Ｂ’線に沿った要部断面図である。
【００４４】
ここでは、まずゲート絶縁膜１８の上層に厚さ数〜数十ｎｍ程度の低抵抗な導体膜、例えば多結晶シリコン膜を堆積した後、その上にレジストパターンを形成し、それをエッチングマスクとして、そこから露出する導体膜をエッチングによって除去することにより、ゲート電極２０を形成し、同時に接続孔１９の内部に導体膜を埋め込むことによりプラグ２０ａを形成する。ゲート電極２０のゲート長Ｌｐは、例えば５μｍ以下を例示することができる。なお位置合わせマーク形成領域ＭＡの２重の溝６（図５参照）の内部にもゲート電極２０と同一層の導体膜２０ｂが埋め込まれる。続いて露出した半導体層１５にｐ型不純物、例えばボロンを導入してソース１５ａおよびドレイン１５ｂを形成する。ゲート絶縁膜１８下のｐ型不純物が導入されていない半導体層１５はチャネル領域となる。なおこのチャネル領域にｐチャネルＭＩＳＦＥＴのしきい値を調整するための不純物をイオン注入してもよい。これにより絶縁膜３の第２面Ｌ２の上層にｐチャネルＭＩＳＦＥＴが略完成する。
【００４５】
続いて、ゲート電極２０の上層に低抵抗な導体膜、例えば多結晶シリコン膜を堆積した後、その上にレジストパターンを形成し、それをエッチングマスクとして、そこから露出する導体膜をエッチングによって除去することにより、プラグ２０ａを介してｎチャネルＭＩＳＦＥＴのゲート電極７の引き出し部に繋がる配線２１ａ、ｐチャネルＭＩＳＦＥＴのドレイン１５ｂとプラグ２０ａを介してｎチャネルＭＩＳＦＥＴのドレイン４ｂとに繋がる配線２１ｂ、プラグ２０ａを介してｎチャネルＭＩＳＦＥＴのソース４ａに繋がる配線２１ｃを形成する。
【００４６】
次いで、図１８（ａ）は、図１７（ａ）に続く製造工程中の要部断面図であり、図１８（ｂ）は、図１７（ｂ）に続く製造工程中の要部断面図である。
【００４７】
ここでは、配線２１ａ，２１ｂ，２１ｃの上層に、例えば酸化シリコンからなる絶縁膜２２をＣＶＤ法等によって堆積した後、その絶縁膜２２の表面をＣＭＰ法により研磨して、平坦化する。
【００４８】
次いで、図１９は、続く製造工程における図１４と同じ箇所の要部上面図であり、図２０（ａ）は、図１８（ａ）に続く製造工程中の要部断面図であり、図２０（ｂ）は、図１８（ｂ）に続く製造工程中の要部断面図である。
【００４９】
ここでは、まず絶縁膜２２の上層にレジストパターンを形成した後、それをエッチングマスクとしたエッチングにより絶縁膜２２を加工し、配線２１ａ、２１ｂ，２１ｃ、ｐチャネルＭＩＳＦＥＴのソース１５ａ、ｐチャネルＭＩＳＦＥＴのドレイン１５ｂおよびｐチャネルＭＩＳＦＥＴのゲート電極２０の引き出し部に達する接続孔２３を形成する。
【００５０】
続いて、絶縁膜２２の上層に、接続孔２３の内部を含んで金属膜、例えばタングステン膜をスパッタリング法またはＣＶＤ法等により堆積した後、これを接続孔２３内のみに残るようにＣＭＰ法によって研磨することにより、接続孔２３内にプラグ２４を形成する。
【００５１】
次いで、図２１は、続く製造工程における図１４と同じ箇所の要部上面図であり、図２２（ａ）は、図２０（ａ）に続く製造工程中の要部断面図であり、図２２（ｂ）は、図２０（ｂ）に続く製造工程中の要部断面図である。
【００５２】
ここでは、プラグ２４の上層に、例えば窒化チタン、アルミニウムおよび窒化チタンを下層から順にスタッパリング法等によって堆積した後、これをレジストパターンをマスクとして加工することにより、プラグ２４に接する配線２５を形成する。その後、配線２５の上層をパッシベーション膜（図示は省略）で覆い、本実施の形態１であるＣＭＯＳデバイスが略完成する。
【００５３】
このように、本実施の形態によれば、ｎチャネルＭＩＳＦＥＴが形成された第１ＳＯＩ基板１の半導体層４に絶縁膜８，１１を介して基板１０を貼り付けた後、第１ＳＯＩ基板１の支持基板２を除去し、続いて絶縁膜３，１６を介して絶縁膜３に第２ＳＯＩ基板１２を貼り付けた後、第２ＳＯＩ基板１２の支持基板１３および絶縁膜１４を除去し、第２ＳＯＩ基板１２の半導体層１５にｐチャネルＭＩＳＦＥＴを形成することにより、ｎチャネルＭＩＳＦＥＴの上層にｐチャネルＭＩＳＦＥＴを積み重ねて形成することができるので、ＣＭＯＳデバイスの高集積化が実現できる。
【００５４】
また、支持基板２，１３を除去する際、支持基板２，１３に軽元素をイオン注入し、熱処理を施すことによって１μｍ程度の厚さを残して支持基板２，１３の大半を除去した後、残りの支持基板２，１３を研磨除去するので、支持基板２，１３を全てＣＭＰ法で研磨除去する場合と比べて、支持基板２，１３の除去に要する時間を短縮することができる。
【００５５】
また、ｎチャネルＭＩＳＦＥＴが形成される半導体層４およびｐチャネルＭＩＳＦＥＴが形成される半導体層１５は、平均表面粗さが±１ｎｍ以下であるので、ｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴの動作特性、例えば移動度等に及ぼす半導体層４，１５の表面粗さの影響を抑えることができる。
【００５６】
また、第１ＳＯＩ基板１に形成された位置合わせマークを検出して、第２ＳＯＩ基板１２にｐチャネルＭＩＳＦＥＴを形成するので、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとの位置ずれを防ぐことができる。
【００５７】
なお、本実施の形態では、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを積み重ねたＣＭＯＳデバイスを例示したが、２つのｎチャネルＭＩＳＦＥＴまたは２つのｐチャネルＭＩＳＦＥＴを積み重ねることもできる。
【００５８】
また、本実施の形態では、１層目にｎチャネルＭＩＳＦＥＴを形成し、２層目にｐチャネルＭＩＳＦＥＴを形成したが、さらに２層目の上層に２層目と同様な方法により半導体層を積み重ねて、それぞれの半導体層に半導体素子を形成することにより、半導体素子が３層以上積み重なった半導体装置を形成することができる。
【００５９】
また、本実施の形態では、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを積み重ねたＣＭＯＳデバイスを例示したが、容量、抵抗、メモリセルなどいかなる半導体素子も形成することができる。以下に、本発明を適用したＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルおよび電気的一括消去型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：以下、フラッシュメモリと言う）の不揮発性メモリセルを例示し、これらの構造および製造方法について説明する。
【００６０】
図２３（ａ）、（ｂ）に、本発明の他の実施の形態であるＤＲＡＭのメモリセルを示す半導体基板の要部断面図を示す。図２３（ｂ）は、同図（ａ）におけるＣ−Ｃ’線における断面図である。
【００６１】
ＤＲＡＭのメモリセルは、スイッチの役割をする１個のＭＩＳＦＥＴＱ１と情報電荷を蓄積する１個の情報蓄積用容量素子Ｃｓとからなり、ＭＩＳＦＥＴＱ１の上層に、情報蓄積用容量素子Ｃｓが積み重なっている。
【００６２】
ＭＩＳＦＥＴＱ１は、前記実施の形態のｎチャネルＭＩＳＦＥＴと同様の製造方法によってＳＯＩ基板の絶縁膜の第１面Ｌ１の上層に形成される。すなわち、まず支持基板上に絶縁膜２６を介して半導体層２７が形成されたＳＯＩ基板にゲート絶縁膜２８、ゲート電極２９およびソース・ドレイン２７ａからなるＭＩＳＦＥＴＱ１を形成した後、ゲート電極２９の上層に絶縁膜３０を堆積し、その絶縁膜３０の表面を平坦化する。続いてＳＯＩ基板を構成する支持基板に軽元素、例えば水素またはヘリウムをイオン注入して、支持基板の表面から１μｍ程度の深さの箇所にダメージ層を形成した後、表面に絶縁膜３１が形成された基板３２を絶縁膜３０に貼り合わせる。続いて支持基板に熱処理を施すことによりダメージ層で分割して、１μｍ程度の厚さを残して支持基板の一部を剥がし、貼り合わせ強度を向上させるための熱処理を行った後、残りの支持基板を除去する。これにより基板３２はメモリセルの支持基板となり、またメモリセルの上下が反転して、チャネル領域となる半導体層２７よりも下層にゲート電極２９が位置する。
【００６３】
次に、絶縁膜２６の第２面Ｌ２上にレジストパターンを形成し、これをマスクとして絶縁膜２６をエッチングし、ソース・ドレイン２７ａの一方に達する接続孔３４を形成する。続いて接続孔３４の内部にプラグ３５を埋め込み、さらにプラグ３５に接する第１配線３６を形成する。
【００６４】
次に、第１配線３６の上層に絶縁膜３７、例えば酸化シリコン膜をＣＶＤ法で堆積した後、レジストパターンをマスクとして絶縁膜２６，３７をエッチングし、ソース・ドレイン２７ａの他方に達する凹溝３８を形成する。続いて、凹溝３８の内部に下部電極３９を形成し、続いて下部電極３９の上層に容量絶縁膜４０および上部電極４１を形成することによって情報蓄積用容量素子Ｃｓを形成する。
【００６５】
次に、上部電極４１の上層に絶縁膜４２を堆積した後、レジストパターンをマスクとして絶縁膜３７，４２をエッチングし、第１配線３６に達する接続孔４３ａおよび上部電極４１に達する接続孔４３ｂを形成する。続いて接続孔４３ａ，４３ｂの内部にプラグ４４を埋め込み、さらにプラグ４４に接する第２配線４５を形成する。
【００６６】
図２４（ａ）、（ｂ）に、本発明の他の実施の形態であるフラッシュメモリの不揮発性メモリセルを示す半導体基板の要部断面図を示す。図２４（ｂ）は、同図（ａ）におけるＤ−Ｄ’線における断面図である。
【００６７】
フラッシュメモリの不揮発性メモリセルは、基本的に１個の２層ゲートＭＩＳＦＥＴＱ２で構成されている。その２層ゲートＭＩＳＦＥＴＱ２は、半導体層４６上にトンネル酸化膜４７を介して浮遊ゲート４８を設け、さらにその上に層間膜４９を介して制御ゲート５０を重ねることで形成されている。
【００６８】
２層ゲートＭＩＳＦＥＴＱ２はＳＯＩ基板の絶縁膜５１の第１面Ｌ１の上層に、例えば以下のように形成される。まず支持基板上に絶縁膜５１を介して半導体層４６が形成されたＳＯＩ基板を準備し、半導体層４６を加工した後、この半導体層４６の表面にトンネル酸化膜４７を形成する。続いてトンネル酸化膜４７の上層に多結晶シリコン膜を堆積し、これをリソグラフィ技術およびドライエッチング技術により加工して浮遊ゲート４８を形成した後、浮遊ゲート４８の上層に絶縁膜を堆積し、これをリソグラフィ技術およびドライエッチング技術により加工して層間膜４９を形成する。さらに層間膜４９の上層に多結晶シリコン膜を堆積し、これをリソグラフィ技術およびドライエッチング技術により加工して制御ゲート５０を形成する。続いて制御ゲート５０が形成された領域以外の半導体層４６に不純物をイオン注入してソース・ドレイン４６ａを形成する。トンネル酸化膜４７下の半導体層４６はチャネル領域となる。このチャネル領域にＭＩＳＦＥＴのしきい値を調整するための不純物をイオン注入してもよい。
【００６９】
次に、絶縁膜５１の第２面Ｌ２の上層に配線を形成する。制御ゲート５０の上層に絶縁膜５３を堆積し、その絶縁膜５３の表面を平坦化する。続いてＳＯＩ基板の支持基板に軽元素、例えば水素またはヘリウムをイオン注入して、支持基板の表面から１μｍ程度の深さの箇所にダメージ層を形成した後、表面に絶縁膜５４が形成された基板５５を絶縁膜５３に貼り合わせる。続いて支持基板に熱処理を施すことによりダメージ層で分割して、１μｍ程度の厚さを残して支持基板の一部を剥がし、貼り合わせ強度を向上させるための熱処理を行った後、残りの支持基板を除去する。これにより基板５５は不揮発性メモリの支持基板となり、また不揮発性メモリの上下が反転して、チャネル領域となる半導体層４６よりも下層に浮遊ゲート４７および制御ゲート５０が位置する。
【００７０】
次に、絶縁膜５１上にレジストパターンを形成し、これをマスクとして絶縁膜５１をエッチングし、半導体層４６、ソース・ドレイン４６ａおよび制御ゲート５０の引き出し部に達する接続孔５７を形成する。続いて接続孔５７の内部にプラグ５８を埋め込み、さらにプラグ５８に接する第１配線５９を形成する。ここでチャネル領域となる半導体層４６へは、制御ゲート５０と反対側の上層から第１配線５９が接続される。
【００７１】
次に、第１配線５９の上層に絶縁膜６０、例えば酸化シリコン膜をＣＶＤ法で堆積した後、レジストパターンをマスクとして絶縁膜６０をエッチングし、第１配線５９に達する接続孔６１を形成する。続いて接続孔６１の内部にプラグ６２を埋め込み、さらにプラグ６２に接する第２配線６３を形成する。
【００７２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７３】
例えば、前記実施の形態では、位置合わせマークを平面リング状の２重の溝としたが、これに限定されるものではなく、その形状は任意に設計することができる。
【００７４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７５】
第１ＳＯＩ基板の絶縁膜の第１面の上層に素子を形成し、さらに第１ＳＯＩ基板の絶縁膜の第２面の上層に素子を形成して素子を積み重ねることにより、半導体装置の高集積化が実現できる。また第１および第２ＳＯＩ基板を構成する支持基板を除去する際、支持基板に軽元素をイオン注入し、熱処理を施すことによって１μｍ程度の厚さを残して支持基板の大半を除去した後、残りの支持基板を研磨除去するので、支持基板を全て研磨除去する場合と比べて、支持基板の除去に要する時間を短縮することができる。また第１および第２ＳＯＩ基板を構成する半導体層の平均表面粗さは±１ｎｍ以下であるので、半導体素子の特性に及ぼす半導体層の表面粗さの影響を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造方法を示すｎチャネルＭＩＳＦＥＴの半導体基板の要部上面図である。
【図２】（ａ）は図１のＡ−Ａ’線における要部断面図、（ｂ）は図１のＢ−Ｂ’線における要部断面図である。
【図３】図１、図２に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部上面図である。
【図４】（ａ）は図３のＡ−Ａ’線における要部断面図であり、（ｂ）は図３のＢ−Ｂ’線における要部断面図である。
【図５】図３、図４に続くＣＭＯＳデバイスの製造工程中の図１と同じ箇所の要部上面図である。
【図６】（ａ）は図５のＡ−Ａ’線における要部断面図であり、（ｂ）は図５のＢ−Ｂ’線における要部断面図である。
【図７】（ａ）、（ｂ）は、それぞれ図６（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図８】（ａ）、（ｂ）は、それぞれ図７（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図９】（ａ）、（ｂ）は、それぞれ図８（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図１０】（ａ）、（ｂ）は、それぞれ図９（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図１１】（ａ）、（ｂ）は、それぞれ図１０（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図１２】（ａ）、（ｂ）は、それぞれ図１１（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図１３】（ａ）、（ｂ）は、それぞれ図１２（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図１４】図１３に続くＣＭＯＳデバイスの製造工程中のｐチャネルＭＩＳＦＥＴの半導体基板の要部上面図である。
【図１５】（ａ）は図１４のＡ−Ａ’線における要部断面図であり、（ｂ）は図１４のＢ−Ｂ’線における要部断面図である。
【図１６】図１４、図１５に続くＣＭＯＳデバイスの製造工程中の図１４と同じ箇所の要部上面図である。
【図１７】（ａ）は図１６のＡ−Ａ’線における要部断面図であり、（ｂ）は図１６のＢ−Ｂ’線における要部断面図である。
【図１８】（ａ）、（ｂ）は、それぞれ図１７（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図１９】図１８に続くＣＭＯＳデバイスの製造工程中の図１４と同じ箇所の要部上面図である。
【図２０】（ａ）、（ｂ）は、それぞれ図１８（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図２１】図１９、図２０に続くＣＭＯＳデバイスの製造工程中の図１４と同じ箇所の要部上面図である。
【図２２】（ａ）、（ｂ）は、それぞれ図２０（ａ）、（ｂ）に続くＣＭＯＳデバイスの製造工程中の要部断面図である。
【図２３】（ａ）は本発明の他の実施の形態であるＤＲＡＭのメモリセルを示す半導体基板の要部断面図であり、（ｂ）は（ａ）のＣ−Ｃ’線の断面図である。
【図２４】（ａ）は本発明の他の実施の形態であるフラッシュメモリの不揮発性メモリセルを示す半導体基板の要部断面図であり、（ｂ）は（ａ）のＤ−Ｄ’線の断面図である。
【符号の説明】
１  第１ＳＯＩ基板
１ａ  第１ＳＯＩ基板
２  支持基板
３  絶縁膜
４  半導体層
４ａ  ソース
４ｂ  ドレイン
５  ゲート絶縁膜
６  溝
７  ゲート電極
７ａ  導体膜
８  絶縁膜
９  ダメージ層
１０  基板
１１  絶縁膜
１２  第２ＳＯＩ基板
１２ａ  第２ＳＯＩ基板
１３  支持基板
１４  絶縁膜
１５  半導体層
１５ａ  ソース
１５ｂ  ドレイン
１６  絶縁膜
１７  ダメージ層
１８  ゲート絶縁膜
１９  接続孔
２０  ゲート電極
２０ａ  プラグ
２０ｂ  導体膜
２１ａ  配線
２１ｂ  配線
２１ｃ  配線
２２  絶縁膜
２３  接続孔
２４  プラグ
２５  配線
２６  絶縁膜
２７  半導体層
２７ａ  ソース・ドレイン
２８  ゲート絶縁膜
２９  ゲート電極
３０  絶縁膜
３１  絶縁膜
３２  基板
３４  接続孔
３５  プラグ
３６  第１配線
３７  絶縁膜
３８  凹溝
３９  下部電極
４０  容量絶縁膜
４１  上部電極
４２  絶縁膜
４３ａ  接続孔
４３ｂ  接続孔
４４  プラグ
４５  第２配線
４６  半導体層
４６ａ  ソース・ドレイン
４７  トンネル酸化膜
４８  浮遊ゲート
４９  層間膜
５０  制御ゲート
５１  絶縁膜
５３  絶縁膜
５４  絶縁膜
５５  基板
５７  接続孔
５８  プラグ
５９  第１配線
６０  絶縁膜
６１  接続孔
６２  プラグ
６３  第２配線
ＭＡ  位置合わせマーク形成領域
Ｌｎ  ゲート長
Ｌｐ  ゲート長
Ｑ１  ＭＩＳＦＥＴ
Ｑ２  ２層ゲートＭＩＳＦＥＴ
Ｃｓ  情報蓄積用容量素子
Ｌ１  第１面
Ｌ２  第２面
【図１】
2004265975.tif 000003
【図２】
2004265975.tif 000004
【図３】
2004265975.tif 000005
【図４】
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【図５】
2004265975.tif 000007
【図６】
2004265975.tif 000008
【図７】
2004265975.tif 000009
【図８】
2004265975.tif 000010
【図９】
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【図１０】
2004265975.tif 000012
【図１１】
2004265975.tif 000013
【図１２】
2004265975.tif 000014
【図１３】
2004265975.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2004265975.tif 000019
【図１８】
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【図１９】
2004265975.tif 000021
【図２０】
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【図２１】
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【図２２】
2004265975.tif 000024
【図２３】
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【図２４】
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