(57)【要約】【課題】ＳｉＧｅ層を有する半導体基板の製造方法において、ＳｉＧｅ層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、ＳｉＧｅ層表面が平坦化された半導体基板の製造方法を提供する。【解決手段】結晶方位＜１１１＞のシリコン基板表面に、アルカリエッチングにより、面方位（００１）を有する窪みを形成した後、前記シリコン基板上に、ＳｉＧｅ層をエピタキシャル成長させることを特徴とする半導体基板の製造方法を用いる。【選択図】      なし【特許請求の範囲】
【請求項１】
結晶方位＜１１１＞のシリコン基板表面に、面方位（００１）を有する窪みを形成した後、前記シリコン基板上にＳｉＧｅ層をエピタキシャル成長させることを特徴とする半導体基板の製造方法。
【請求項２】
前記窪みは、アルカリエッチングにより形成されることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記ＳｉＧｅ層上に、さらに、Ｓｉ層を形成することを特徴とする請求項１または請求項２記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の製造方法、より詳細には、ＳｉＧｅ層を有する半導体基板の製造方法に関するものである。
【０００２】
【従来の技術】
近年、シリコン基板上に、ＳｉＧｅ層を介してＳｉをエピタキシャル成長させた歪Ｓｉ層をチャネル領域に用いた高速デバイスが提案されている。
この歪Ｓｉ層は、Ｓｉに比べて格子定数が大きいＳｉＧｅに引っ張られて歪を生じており、これにより、Ｓｉのバンド構造が変化し、縮退が解けて、キャリア移動度が増大する。
よって、この歪Ｓｉ層をチャネル領域に用いることにより、バルクＳｉを用いた場合の１．５倍以上のキャリア移動の高速化が可能となる。
【０００３】
上記のような歪Ｓｉ層を、転位が生じることなく得るためには、シリコン基板上に転位密度が低いＳｉＧｅ層をエピタキシャル成長させる必要がある。
しかしながら、ＳｉとＳｉＧｅは格子定数が異なることから、格子不整合により転位が発生し、その影響が歪Ｓｉ層にまで及び、その結果、デバイス活性層である歪Ｓｉ層において、転位が生じるという問題があった。
【０００４】
これに対しては、従来は、エピタキシャル成長の過程において、ＳｉＧｅ層中のＧｅ濃度を段階的に増加させる組成傾斜層を形成することにより、転位の発生を防止する方法が採用されていた（例えば、特許文献１参照）。
【０００５】
しかしながら、この方法でも、トランジスタの動作不良を防止するほどの転位の低減化を図ることは困難であった。
また、Ｇｅ濃度を段階的に増加させるため、ＳｉＧｅ層の厚さが約３μｍと非常に厚いものとなり、このような厚いＳｉＧｅ層のエピタキシャル成長には時間を要し、生産効率、コストの面においても劣っていた。
【０００６】
上記課題に対しては、さらに、シリコン基板表面にＶ字状の溝を形成した後、ＳｉＧｅ層をエピタキシャル成長させることにより、ＳｉＧｅ層中の転位密度を低減させるという提案がなされている（特許文献２参照）。
【０００７】
【特許文献１】
特開平６−２５２０４６号公報
【特許文献２】
特開２００２−３５９１８９号公報
【０００８】
【発明が解決しようとする課題】
上記のシリコン基板表面に溝を形成する方法は、ＳｉＧｅ層成膜中に発生した転位が、前記溝側面で抜けて消滅するため、ＳｉＧｅ層中の転位密度を低減させることができるというものである。
【０００９】
しかしながら、上記方法においては、エピタキシャル成長により形成されるＳｉＧｅ層も、薄層であるほど、ＳｉＣ基板表面に形成されたＶ字状の溝と同様に、溝を有する状態で形成されやすかった。このため、デバイス領域は溝が形成された以外の部分に制限され、パターン設計上も制約され、デバイス形成時に無駄が生じやすいものであった。
【００１０】
したがって、基板が溝により分断されることなく、全体を有効に活用することができることが望ましく、すなわち、ＳｉＧｅ層における転位の発生を抑制し、かつ、自由なパターン設計が可能となるように、ＳｉＧｅ層表面全体が平坦に形成されることが求められていた。
【００１１】
本発明は、上記技術的課題を解決するためになされたものであり、ＳｉＧｅ層を有する半導体基板の製造方法において、ＳｉＧｅ層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、ＳｉＧｅ層表面が平坦化された半導体基板の製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
本発明に係る半導体基板の製造方法は、結晶方位＜１１１＞のシリコン基板表面に、面方位（００１）を有する窪みを形成した後、前記シリコン基板上にＳｉＧｅ層をエピタキシャル成長させることを特徴とする。
上記方法によれば、格子不整合により発生する転位を窪みの内部で終端させることができるため、ＳｉＧｅ層の薄層化およびＳｉＧｅ層表面における転位密度の低減化を図ることができる。
【００１３】
前記窪みは、アルカリエッチングにより形成されることが好ましい。
アルカリ溶液による化学的研磨（ケミカルポリッシング）処理によれば、その特徴である異方性により、上記のような特定方位の窪みをｎｍオーダーで容易に形成することができる。
【００１４】
また、本発明に係る半導体基板の製造方法は、前記ＳｉＧｅ層上に、さらに、Ｓｉ層を形成することを特徴とする。
このようにして形成された半導体基板におけるＳｉ層は、転位密度の低い歪Ｓｉ層として得ることができ、キャリア移動度の高速化を図ることができる。
【００１５】
【発明の実施の形態】
以下、本発明をより詳細に説明する。
本発明に係る半導体基板の製造方法は、結晶方位＜１１１＞のシリコン基板表面に、面方位（００１）を有する窪みを形成し、その表面にＳｉＧｅ層をエピタキシャル成長させるものである。
上記製造方法によれば、ＳｉとＳｉＧｅとの格子不整合により発生する転位を、シリコン基板表面に形成された窪みの内部で終端させることができ、ＳｉＧｅ層表面にまで及ぶような貫通転位の密度の低減化を図ることができる。
したがって、ＳｉＧｅ層上に、さらに、歪Ｓｉ層を形成させる場合においても、貫通転位を抑制するために、従来は、組成傾斜層等によりμｍオーダーの厚さを要していたＳｉＧｅ層を、ｎｍオーダーにまで薄層化させることができる。
【００１６】
本発明に係る製造方法においては、結晶方位＜１１１＞のシリコン基板を用い、その表面に面方位（００１）を有する窪みを形成する。
本発明に係る製造方法においては、シリコン基板および窪みの面方位を上記のように特定することにより、基板と窪みの面方位との差が、ＳｉＧｅ層のエピタキシャル成長速度に表れ、ＳｉＧｅ層が薄膜であっても、表面形状が平坦に形成される。
【００１７】
図１に、前記シリコン基板１に形成される窪み２を模式的に示す。図１（ａ）は断面図であり、図１（ｂ）は上面図である。
また、図３に、図１に示すような窪み２が形成されたシリコン基板１表面に、ＳｉＧｅ層３をエピタキシャル成長させた場合を段階的に示す。
図３に示すように、本発明によれば、ＳｉＧｅ層３が薄膜であっても、シリコン基板１に形成された窪み２の形状が、ＳｉＧｅ層３の表面には反映されることなく、平坦な表面を容易に得ることができる。
このようなＳｉＧｅ層３の表面の平坦化は、前記窪み２の面に対しては、各面方向でＳｉＧｅ層３のエピタキシャル成長速度が異なり、（００１）面のエピタキシャル成長速度が＜１１１＞面のそれよりも大きいこと、また、積層することによる形状のダレ（緩和）が要因となっている。
【００１８】
図２に、シリコン基板１表面に形成された窪み２による転位制御の様子を模式的に示す。
図２に示すように、通常の平坦なシリコン基板においては、ＳｉとＳｉＧｅとの格子不整合により発生した転位が、ＳｉＧｅ層３の表面にまで貫通してしまう。
一方、シリコン基板１表面に窪み２が形成されている場合には、該窪み２の部分で発生した転位は、窪み２の面で終端し、ＳｉＧｅ層３の表面にまで貫通する転位を抑制することができる。
【００１９】
上記のように窪みは転位をその内部において終端させる役割を果たすものであり、このため、窪みのサイズは、１〜１０ｎｍオーダーであることが好ましい。
【００２０】
前記シリコン基板表面の窪みは、アルカリエッチングにより形成することが好ましい。
このようなアルカリ溶液を用いた化学的研磨（ケミカルポリッシング）処理によれば、その特徴である異方性により、結晶方位＜１１１＞のシリコン基板表面に、面方位（００１）を有する窪みをｎｍオーダーで容易に形成することができる。
【００２１】
前記アルカリエッチングの処理時間は、上記のような窪みを形成するためには、３分間以上であることが好ましく、より好ましくは、１０分間以上である。
なお、アルカリエッチングに用いられる溶液の種類および濃度、エッチング処理時間は、シリコン基板表面に形成する窪みのサイズ、密度等に応じて適宜調整される。
【００２２】
前記アルカリエッチング処理の後は、通常の処理と同様に、ＳｉＧｅ層をエピタキシャル成長させる前に、鏡面加工（ミラーラッピング）処理を行うが、その際、先に形成した窪みを残すように処理する。
【００２３】
上記のようにして形成されたＳｉＧｅ層上には、Ｓｉ層を積層させることにより、転位密度の低い歪Ｓｉ層を形成することができる。
上述したように、転位密度の低い歪Ｓｉ層を形成した基板においては、該歪Ｓｉ層は、キャリア移動の高速化が図られ、高速デバイスを形成する上で好適な基板として用いることができる。
【００２４】
【実施例】
以下、本発明を実施例に基づきさらに具体的に説明するが、本発明は下記の実施例により制限されるものではない。
［実施例１］
結晶引上げ後、ラッピング加工された結晶方位＜１１１＞を有するシリコン基板表面を、１０％水酸化ナトリウム溶液で３分間ケミカルポリッシング処理を行った。このアルカリエッチングにより、シリコン基板表面に、面方位（００１）を有する窪みが形成された。
このシリコン基板を、前記窪みを残す程度にミラーラッピング処理し、表面上の窪みの密度を測定した。
得られたシリコン基板上に、ＳｉＧｅ層（Ｓｉ：７０％、Ｇｅ：３０％；厚さ２００ｎｍ）をエピタキシャル成長させて、さらに、歪Ｓｉ層（厚さ２０ｎｍ）をエピタキシャル成長させた。
前記歪Ｓｉ層の表面は平坦であった。
上記により得られた基板をＳｅｃｃｏエッチングし、歪Ｓｉ層表面のエッチピット密度（ＥＰＤ：Ｅｔｃｈ  Ｐｉｔ  Ｄｅｎｓｉｔｙ）を評価した。
これらの結果を表１に示す。
【００２５】
［実施例２〜４］
表１の実施例２〜４に示す水酸化ナトリウム溶液の濃度、エッチング時間とし、それ以外については、実施例１と同様にして、アルカリエッチングを行ったところ、シリコン基板表面に、面方位（００１）を有する窪みが形成された。
これらの各シリコン基板を、前記窪みを残す程度にミラーラッピング処理し、表面上の窪みの密度を測定した。
得られた各シリコン基板上に、実施例１と同様にして、ＳｉＧｅ層および歪Ｓｉ層をエピタキシャル成長させた。
前記歪Ｓｉ層の表面はいずれも平坦であった。
上記により得られた各基板をＳｅｃｃｏエッチングし、歪Ｓｉ層表面のＥＰＤを評価した。
これらの結果を表１に示す。
【００２６】
［比較例１］
結晶引上げ後、ラッピング加工された結晶方位＜１１１＞を有するシリコン基板上に、実施例１と同様にして、ＳｉＧｅ層および歪Ｓｉ層をエピタキシャル成長させた。
上記により得られた基板をＳｅｃｃｏエッチングし、歪Ｓｉ層表面のＥＰＤを評価した。
この結果を表１に示す。
【００２７】
【表１】
2004342815.tif 000002
【００２８】
表１から分かるように、シリコン基板表面の窪みの密度を増加させることにより、ＥＰＤ、すなわち、歪Ｓｉ層の転位が抑制されることが認められた。
また、シリコン基板の窪み部分は、エピタキシャル成長させたＳｉＧｅ層表面においては窪みが残っておらず、表面全体が平坦に形成されていた。
【００２９】
【発明の効果】
本発明に係る製造方法によれば、ＳｉＧｅ層の薄層化、かつ、転位密度の低減化を図ることができ、しかも、ＳｉＧｅ層表面が平坦化された半導体基板が得られる。これにより、ＳｉＧｅ層を有する半導体基板の生産コストの削減、生産効率の向上を図ることも可能となる。
また、本発明に係る製造方法により得られたＳｉ層を有する半導体基板を用いれば、転位密度の低い高品質の歪Ｓｉ層が形成されているため、これをチャネル領域として用いることにより、キャリア移動度の高速化が図られることとなり、半導体素子のより一層の微細化、高性能化等に寄与することができる。
【図面の簡単な説明】
【図１】シリコン基板に形成される窪みを模式的に示したものであり、（ａ）は断面図、（ｂ）は上面図である。
【図２】シリコン基板表面に形成された窪みによる転位制御の様子を模式的に示した断面図である。
【図３】窪みが形成されたシリコン基板表面へのＳｉＧｅ層のエピタキシャル成長を段階的に示した断面図である。
【符号の説明】
１  シリコン基板
２  窪み
３  ＳｉＧｅ層
４  転位
【図１】
2004342815.tif 000003
【図２】
2004342815.tif 000004
【図３】
2004342815.tif 000005