(57)【要約】【課題】　ＰＨ3ドーピングを行った後の洗浄作業による不良の発生、ならびにキャパシタの破損を防止し、工程が単純化される半導体素子のキャパシタ製造方法を提供する。【解決手段】　半導体基板の上に基板の表面の所定部分だけが露出するようにコンタクトホールが設けられている層間絶縁膜を形成する絶縁膜形成段階と、コンタクトホールを含む層間絶縁膜の上の所定部分に下部電極を形成する下部電極形成段階と、下部電極が形成された基板を洗浄する洗浄段階と、下部電極の表面露出部にＨＳＧを形成するＨＳＧ形成段階と、ＨＳＧの内部にＰＨ3をドーピングするドーピング段階と、ドーピング段階を完了した基板の上に誘電膜を形成する誘電膜形成段階とを含み、ＨＳＧ形成段階、ドーピング段階及び誘電膜形成段階は、同一のチャンバ内で真空状態を維持したまま連続的に実施される。【選択図】　図２
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【特許請求の範囲】
【請求項１】
　半導体基板の上に前記基板の表面の所定部分だけが露出するようにコンタクトホールが設けられている層間絶縁膜を形成する絶縁膜形成段階と、
　前記コンタクトホールを含む前記層間絶縁膜の上の所定部分に下部電極を形成する下部電極形成段階と、
　前記下部電極が形成された前記基板を洗浄する洗浄段階と、
　前記下部電極の表面露出部にＨＳＧを形成するＨＳＧ形成段階と、
　前記ＨＳＧの内部にＰＨ3をドーピングするドーピング段階と、
　前記ドーピング段階を完了した前記基板の上に誘電膜を形成する誘電膜形成段階と、
を含み、
　前記ＨＳＧ形成段階、前記ドーピング段階及び前記誘電膜形成段階は、同一のチャンバ内で真空状態を維持したまま連続的に実施されることを特徴とする半導体素子のキャパシタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体素子のキャパシタ製造方法に関し、特にＨＳＧ（HemiSpherical Grain）工程を適用したキャパシタ製造方法に関する。
【背景技術】
【０００２】
　半導体素子の高集積化が進行されるに従い、チップサイズを縮小すると共に大容量メモリを実現するため、同一の占有面積内でキャパシタが占める面積を減らし、キャパシタンスを大きく確保しようと努力されている。
図３は、従来の製造方法によるキャパシタ構造を示す断面図である。図３によると、従来のキャパシタは大きく、誘電膜５０を介してその上下部に上部電極６０とＨＳＧ４０を有する下部電極３０が順次積層された構造を有する。半導体基板１０にはコンタクトホールが形成されている層間絶縁膜２０が形成されている。
【０００３】
　このような構造のキャパシタは、図４に示すように以下の１０の段階を経て製造される。
　第１段階１００では、半導体基板１０の上に層間絶縁膜２０が形成される。
　第２段階１０５では、下部電極が形成される部分を規定するためのマスクパターンを用いて半導体基板１０の表面のうち所定部分だけが露出するように層間絶縁膜２０が食刻され、絶縁膜２０内にコンタクトホールｈが形成される。
【０００４】
　第３段階１１０では、コンタクトホールｈの内部が充分に充填されるように表面が露出した基板１０の上部と層間絶縁膜２０の上に電極物質として高濃度Ｐ型不純物がドーピングされたアモルファスポリシリコン膜が形成される。次いで、下部電極が形成される部分を規定するマスクパターンを用いてポリシリコン膜を選択食刻する。その結果、コンタクトホールｈを含む層間絶縁膜２０の上の所定部分にポリシリコン材質による下部電極３０が形成される。
【０００５】
　第４段階１１５では、下部電極３０が形成されている基板１０の上に残存するパーティクル成分（例えば、自然酸化膜などのような汚染物）を除去するために第１洗浄工程が実施される。
　第５段階１２０では、キャパシタの面積を極大化するために下部電極３０のうち表面に露出している部分のみに選択的にＨＳＧ４０が形成される。
【０００６】
　第６段階１２５では、ＨＳＧ４０が形成された基板１０の上に残存するパーティクル成分を除去するために第２洗浄工程が実施される。
　第７段階１３０では、ＨＳＧ４０の表面濃度を高めるため「高温かつ低圧」の条件下で１８０分間、ＨＳＧ４０の内部にＰＨ3がドーピングされる。
　第８段階１３５では、ＰＨ3がドーピングされた基板１０の上に残存するパーティクル成分を除去するために第３洗浄工程が実施される。
【０００７】
　第９段階１４０では、ＨＳＧ４０が形成された下部電極３０を含む層間絶縁膜２０の上に誘電膜５０が蒸着される。
　第１０段階１４５では、誘電膜５０の上に電極物質として高濃度Ｐ型不純物がドーピングされたアモルファスポリシリコン膜が形成され、上部電極が形成される部位を規定するマスクパターンを用いてこれらを選択食刻し、ポリシリコン材質の下部電極６０が形成され、全行程が完了される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　しかしながら、上記のような工程を適用してキャパシタを製造する場合、素子製造の際に以下のような問題点が発生する。
　ＰＨ3ドーピング工程と誘電膜の形成工程とがそれぞれ異なるプロセスチャンバー又は異なる設備内で個別的に実施されるだけでなく、各段階の工程完了毎に別途の洗浄工程が要求され、工程進行自体が複雑になるという問題が発生する。
【０００９】
　又、半導体素子（例えば、ＤＲＡＭ（Dynamic Radom Access Memory）素子）の集積度が増加するに従いセル面積が減少し、下部電極の相互間の間隔が狭くなる。そのためＰＨ3ドーピング工程の後に実施される第３洗浄工程の際、ＨＳＧ工程により固まっていたシリコンの塊が一部の下部電極３０の表面から離脱し、キャパシタとキャパシタとの間の層間絶縁膜２０上に付着する現象が発生する。
【００１０】
　そこで、本発明の目的は、キャパシタの製造の際、ＨＳＧを形成した後に実施されるＰＨ3ドーピング工程と誘電膜の形成工程とを枚葉式チャンバ（Sheet FedChamber）内で真空の状態を維持したまま連続的に進行することにより、ＰＨ3ドーピングを行った後の洗浄作業による不良の発生、ならびにキャパシタの破損を防止し、工程が単純化される半導体素子のキャパシタ製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
　上記の目的を達成するため本発明の請求項１記載の半導体素子のキャパシタ製造方法によると、半導体基板上に基板の表面の所定部分だけが露出するようにコンタクトホールが設けられている層間絶縁膜を形成する絶縁膜形成段階と、コンタクトホールを含む層間絶縁膜の上の所定部分に下部電極を形成する下部電極形成段階と、下部電極が形成された基板を洗浄する洗浄段階と、下部電極の表面露出部にＨＳＧを形成するＨＳＧ形成段階と、ＨＳＧの内部にＰＨ3をドーピングするドーピング段階と、ドーピング段階を完了した基板の上に誘電膜を形成する誘電膜形成段階とを含み、ＨＳＧ形成段階、ドーピング段階及び誘電膜形成段階が同一のチャンバ内で真空状態を維持したまま連続的に実施される。
【００１２】
　上記の本発明の半導体基板のキャパシタ製造方法によると、ＰＨ3のドーピング段階と誘電膜形成段階とが真空状態を維持したまま連続的に実施されるので、洗浄作業を従来よりも１〜２回減少させることができるので、工程単純化が図られ、かつＰＨ3のドーピング後に別途洗浄工程が不要であり、洗浄工程に起因する工程不良を防止することができる。
【発明を実施するための最良の形態】
【００１３】
　以下、本発明の実施の形態を示す複数の実施例について説明する。
　　（第１実施例）
　図１は、本発明の第１実施例による半導体素子のキャパシタ製造方法を示すブロック図である。図３に示す半導体素子のキャパシタ構造と図１に示すブロック図を参照して第１実施例によるキャパシタの製造方法を８つの段階に区分して説明する。
【００１４】
　第１段階２００では、半導体の基板１０の上に酸化膜材質からなる層間絶縁膜２０が形成される。
　第２段階２０５では、下部電極が形成される部分を規定するマスクパターンを用いて基板１０の表面のうち所定の部分だけが露出するように層間絶縁膜２０が選択食刻され、絶縁膜２０の内部にコンタクトホールｈが形成される。
【００１５】
　第３段階２１０では、コンタクトホールｈの内部を充分に充填するように、基板１０の全面に電極物質である高濃度Ｐ型不純物をドーピングしたポリシリコン膜が形成される。次いで、下部電極が形成される部位を規定するマスクパターンを用いてポリシリコン膜が選択食刻される。その結果、コンタクトホールｈを含む層間絶縁膜２０の上の所定部分にポリシリコン材質からなる下部電極３０が形成される。
【００１６】
　第４段階２１５では、下部電極３０が形成された基板１０の上に残存するパーティクル成分（例えば、自然酸化膜などのような汚染物）を除去するために第１洗浄工程が実施される。
　第５段階２２０では、キャパシタの面積を極大化するため下部電極３０の表面露出部のみに選択的にＨＳＧ４０が形成される。
【００１７】
　第６段階２２５では、ＨＳＧ４０の形成が完了した基板１０の上に残存するパーティクル成分を除去するために第２洗浄工程が実施される。
　第７段階２３０では、枚葉装備を用いて一つのプロセスチャンバ（いわゆる、枚葉式チャンバという）内でＨＳＧ４０の表面濃度を高めるためにＰＨ3不純物ドーピング工程２３０ａと誘電膜形成工程２３０ｂとが真空状態を維持したまま連続的に実施される。
【００１８】
　第８段階２３５では、誘電膜５０の上に高濃度Ｐ型不純物がドーピングされたポリシリコン膜が形成され、上部電極が形成される部位を規定するマスクパターンを用いてポリシリコン膜と誘電膜５０とを選択食刻し、ポリシリコン材質の上部電極６０が形成され、本工程が完了される。
【００１９】
　このような工程順序に基づいてキャパシタが製造される場合、ＨＳＧが形成された後に実施されるＰＨ3ドーピング工程と誘電膜形成工程とが枚葉式チャンバ内で真空状態を維持したまま連続的に行われるので、ＰＨ3ドーピング後の自然酸化膜の成長自体が行われず、ＰＨ3ドーピングの工程後に別途に後続洗浄作業を必要としない。
【００２０】
　このため、ＰＨ3ドーピング後に実施される洗浄工程に起因して生じる不良（例えば、キャパシタとキャパシタと間のＨＳＧを構成するシリコンの塊が離脱し不要な位置に付着する現象）などの発生を防ぐことにより、キャパシタ間のブリッジ誘発によるキャパシタ破損を防止することができる。
　さらに、キャパシタの製造のときに要求される洗浄作業を既存よりも削減することができ、工程が複雑となることを防止できる。
【００２１】
　　（第２実施例）
　図２は、本発明の第２実施例による半導体素子のキャパシタ製造方法を示すブロック図である。図３に示すキャパシタ構造と図２に示すブロック図とを参照して第２実施例によるキャパシタ製造方法を６つの段階に区分して説明する。
【００２２】
　本実施例では、第１実施例と比較するとＨＳＧの形成とＰＨ3ドーピング工程及び誘電膜形成工程が全て枚葉式チャンバ内で真空状態を維持したまま実施される点が異なり、ここでは便宜上第１実施例と同一に進行される部分は簡略に言及し、これと差別化される部分を中心に説明する。
【００２３】
　第１段階では、半導体の基板１０上に層間絶縁膜２０が形成される。
　第２段階３０５では、層間絶縁膜２０の内部にコンタクトホールｈが形成される。
　第３段階３１０では、コンタクトホールｈを含む層間絶縁膜２０の上の所定部分にポリシリコン材質の下部電極３０が形成される。
【００２４】
　第４段階３１５では、下部電極３０の形成が完了した基板１０の上に残存するパーティクル成分（例えば、自然酸化膜などのような汚染物）を除去するために洗浄工程が実施される。
　第５段階３２０では、枚葉式チャンバ内で下部電極３０の表面露出部にＨＳＧ４０が形成された後（３２０ａ）、真空状態維持したままＰＨ3不純物ドーピング工程（３２０ｂ）、ならびに誘電膜５０の形成工程（３２０ｃ）を連続的に実施する。
【００２５】
　第６段階３２５では、形成された誘電膜５０の上に高濃度Ｐ型不純物がドーピングされたポリシリコン膜が形成され、上部電極が形成される部位を限定するマスクパターンを用いてポリシリコン膜と誘電膜５０とを選択食刻し、ポリシリコン材質の上部電極が形成され、工程の全てが完了する。
【００２６】
　このようにキャパシタを製造する場合、ＨＳＧ４０の形成、ＰＨ3ドーピング及び誘電膜５０の形成を真空状態を維持したまま連続的に実施することができるので、ＰＨ3ドーピング工程の後に別途の後続洗浄作業必要とせず、洗浄作業によって発生するキャパシタの破損を防止することができる。又、キャパシタの製造に要する洗浄作業を既存よりも削減することができるので、工程が複雑になることを防止する。
【００２７】
（発明の効果）
　以上、説明したように本発明によると、半導体基板のキャパシタ製造の際、ＨＳＧを形成した後に実施されるＰＨ3ドーピング工程と誘電膜の形成工程とを枚葉式チャンバ内で真空状態を維持したまま連続的に実施することにより、ＰＨ3ドーピング工程の後の洗浄作業に起因して生じる不良を防止し、キャパシタの破損を抑制し、素子を製造するときに数回の洗浄工程が不必要になるため、工程の単純化を図り得るという効果がある。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施例による半導体素子のキャパシタ製造方法により図３に示すキャパシタを製造する流れを示すブロック図である。
【図２】本発明の第２実施例による半導体素子のキャパシタ製造方法により図３に示すキャパシタを製造する流れを示すブロック図である。
【図３】一般的な半導体素子のＤＲＡＭキャパシタを示す断面図である。
【図４】従来の半導体素子のキャパシタ製造方法により図３に示すキャパシタを製造する流れを示すブロック図である。
【符号の説明】
【００２９】
１０　基板
２０　層間絶縁膜
３０　下部電極
４０　ＨＳＧ
５０　誘電膜
【図１】
2004015067.tif 000003
【図２】
2004015067.tif 000004
【図３】
2004015067.tif 000005
【図４】
2004015067.tif 000006