(57)【要約】【課題】フォトリソグラフィ技術においてパターンを形成し、且つ、それをマスクに用い、下層材料を精度良く加工する微細パターン方法を提供することにある。【解決手段】半導体基体上の被加工層１３の上に、レジストをパターニングして第１のパターン層１４ａを形成する。レジストパターンを形成した後、第１のパターン層１４ａを付加処理によって小さくする。次に、第１のパターン層１４ａの間に耐エッチング性が比較的大きい材料を用いて埋め込み膜１５を形成した後、平坦化処理を行った後、第１のパターン層１４ａを除去する。これにより、第２のパターン層１５ａを残存する。この第２のパターン層を使用し、下地の被加工層１３をエッチングする。更に、下地の被加工層１３をマスクとして、例えば、Ａｌ膜１２をエッチングする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基体の上に被加工層を形成する工程と、
前記被加工層の上にレジスト層を形成する工程と、
前記レジスト層をパターニングし、第１のパターニング層を形成する工程と、
第１のパターニング層が形成された前記半導体基体を付加処理する工程と、
前記第１のパターニング層におけるパターン間の隙間に第２のパターニング層を埋め込む工程と、
前記第２のパターニング層をマスクとして前記被加工層をパターニングする工程とを
有することを特徴とするパターン形成方法。
【請求項２】
前記付加処理は、ドライエッチング処理、熱処理、化学処理、及びエネルギービーム照射処理のうち、少なくとも一つの処理を含むことを特徴とする請求項１に記載のパターン形成方法。
【請求項３】
前記付加処理は、ドライエッチング処理を含み、前記ドライエッチング処理は、少なくともＣＦ４、ＨＢｒ、及びＯ２のガスのうち、少なくとも一つのガスを含む雰囲気中で行うことを特徴とする請求項１に記載のパターン形成方法。
【請求項４】
前記付加処理は、化学処理を含み、前記化学処理は、オゾン水処理、過酸化水素水処理、シランカップリング剤処理、及び光触媒水処理のうち、少なくとも一つの処理を含むことを特徴とする請求項１に記載のパターン形成方法。
【請求項５】
前記付加処理は、エネルギービーム照射処理を含み、前記エネルギービーム照射処理は、電子ビーム照射、レーザ光照射、及び紫外光照射のうち、少なくとも一つのエネルギービーム照射処理であることを特徴とする請求項１に記載のパターン形成方法。
【請求項６】
前記エネルギービーム照射処理の工程において、少なくとも前記第１のパターニング層を含む前記半導体基体の一部の領域を照射することを特徴とする請求項５に記載のパターン形成方法。
【請求項７】
パターニングされた前記被加工層をマスクとして、更に、その下層に形成されている材料をパターニングする工程を有することを特徴とする請求項１乃至請求項６のいずれか１項に記載のパターン形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造に用いる光リソグラフィ技術におけるパターン形成方法に関する。
【０００２】
【従来の技術】
微細化が進展する半導体装置の製造技術において、微細パターン形成技術がその中心的な役割を果たしている。その微細パターン形成技術においても、光を用いた光リソグラフィ技術は微細化と共に光源の短波長化が進み、既に０．１μｍレベルの技術が実用化されつつある。更に、微細化を進めるため、光の限界を突破する方法としてＸ線、電子線などを用いたリソグラフィ技術が追求されているが、技術的な困難、量産への適合性等課題も多い。このため、光リソグラフィ技術において波長による解像限界を越えた微細パターン形成方法が開発されている。その一つの方法としてパターンを形成するレジストについて、露光及び現像後に更に付加処理を行う、スリミングという手法が提案されている。
【０００３】
この手法では、例えば、光リソグラフィ技術によって形成されたレジストパターンを、更に、エッチング等を行うことによって小さく、例えば細くし、それをマスクにして、その下の材料をドライエッチング等でパターンニングする。また、パターン間の細いスペース、或いは、ホールを必要とするときは、形成されたレジストパターンを逆に大きく、例えば太くする方法を取る。例えば、特許文献１には、電子線を用い、現像後のレジストパターンへの電子線の照射条件を変えることによって、レジストパターンを小さくすること及び大きくすることの両方が可能な方法が開示されている。
【０００４】
【特許文献１】
特開２００２−２１７１７０号公報（第６頁、図１）
【０００５】
【発明が解決しようとする課題】
上述のスリミング手法等の付加処理を用いて、光リソグラフィ技術におけるえた微細パターン形成方法等が可能になっている。しかし、この方法においては以下のような問題が存在する。即ち、レジストをマスクにして下層材料を、ドライエッチングする場合、そのレジストの耐エッチング性が必要である。しかし、上述のようなスリミング等の付加処理を行うと、残存するレジストパターンの膜厚も減少する。このため、加工される下層材料が所望の寸法或いは形状から外れる等の現象が生じ易くなる。また、これを避けるためにレジストの膜厚を厚くすると、レジストが倒れる或いはレジストをパターニングする時の現像、その後のドライエッチング等で、レジスト寸法及び形状の加工精度が落ちる等の現象が見られる。
【０００６】
本発明はこのような事情に鑑みてなされたもので、その目的は光リソグラフィ技術において、レジストパターンを形成後に付加処理を行い、微細なパターンを形成し、そのパターンを用いて下層の材料を精度良く加工するパターン形成方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、半導体基体の上に被加工層を形成する工程と、前記被加工層の上にレジスト層を形成する工程と、前記レジスト層をパターニングし、第１のパターニング層を形成する工程と、第１のパターニング層が形成された前記半導体基体を付加処理する工程と、前記第１のパターニング層におけるパターン間の隙間に第２のパターニング層を埋め込む工程と、前記第２のパターニング層をマスクとして前記被加工層をパターニングする工程とを有することを特徴とする。
【０００８】
本発明によれば、光リソグラフィ技術において、レジストパターンを形成し、付加処理を行った後、そのパターンを反転させ、耐エッチング性を持つパターンを形成し、それをマスクに用いることによって下層材料を精度良く加工するパターン形成方法を提供することが可能になる。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を、図面を参照して説明する。
【００１０】
（第１の実施の形態）
図１（ａ）乃至図３（ｈ）は本発明による第１の実施の形態を工程順に示す断面図である。
【００１１】
先ず、半導体基体としてＰ型のシリコン基板１０を用意し、その上にシリコン酸化膜１１を膜厚２００ｎｍ程度、ＣＶＤ法により形成する。続いて、配線用の金属であるＡｌ膜１２をスパッタ法により膜厚５００ｎｍ程度、シリコン酸化膜１１の上に形成する。更に、Ａｌ膜１２のエッチングマスクである被加工層１３として、ポリアセナフチレン系材料を膜厚３００ｎｍ程度、スピン塗布法を用い、Ａｌ膜１２の上に形成する。
【００１２】
更に、ＡｒＦレーザ光に対する感光剤としてポジ型ＤＵＶ用のレジスト膜１４をスピン塗布法を用い、被加工層１３の上に膜厚１００ｎｍ程度形成した後、１００〜２００℃、１〜２分程度のベーキング処理を行う。
【００１３】
次に、レジスト層１４が塗布されたシリコン基板１０をＡｒＦエキシマレーザ露光装置に設置し、位置合わせ等を行った後、マスクを通して一定時間ＡｒＦレーザ光をシリコン基板１０上のレジスト層１４に照射する。続いて、１００〜２００℃、１〜２分程度のベーキング処理、及び現像処理を行うことにより、図１（ｂ）に示すように、シリコン基板１０上に第１のパターニング層１４ａを形成する。この時の寸法は、例えば、ライン及びスペースの幅共に０．１１μｍである。
【００１４】
次に、図１（ｃ）に示すように、第１のパターニング層１４ａが形成されているシリコン基板１０を１０ｐｐｍ程度のオゾン水で表面処理し、そのパターンの寸法を細める。この時、ラインの幅は０．０５μｍまで細くする。
【００１５】
更に、シリコン基板１０上に形成された第１のパターニング層１４ａの上に、図２（ｄ）に示すように埋め込み膜１５である水溶性シリコーンをスピン塗布法により膜厚３００ｎｍ程度形成する。続いて、図２（ｅ）に示すように、ＣＭＰ法により、第１のパターニング層１４ａの間に存在する凹部にのみ第２のパターニング層１５ａの水溶性シリコーンが残存するようにリセス処理を行う。もちろん、第１のパターニング層１４ａの上部が露出する前にＣＭＰ法による処理を終了し、残りの水溶性シリコーンをドライエッチングによって処理することも可能である。
【００１６】
次に、図２（ｆ）に示すように、埋め込まれた第２のパターニング層１５を残して、第１のパターニング層１４ａを除去するように溶剤による処理を行う。また、別の方法として、第１のパターニング層１４ａは次に続く被加工層のエッチングにおいて一括して除去することも可能である。
【００１７】
以上の工程によって、基本的なパターン形成を終了し、次に、パターン形成された第２のパターニング層１５ａを利用してそのパターンを下層膜に転写する。先ず、下層の被加工層１３を、ドライエッチング法によりエッチングし、図３（ｇ）に示すように、パターン転写を行う。次に、被加工層１３をマスクとしてＡｌ膜１２を、ドライエッチング法によりエッチングし、図３（ｈ）に示すように、更にパターン転写を行う。以上によりスペース間隔幅の狭いＡｌ配線層が形成される。
【００１８】
なお、本実施の形態ではシリコン基板上にシリコン酸化膜を形成した後、その上にＡｌ配線層を形成する例を示したが、ＬＳＩ等の半導体デバイス製造工程では、シリコン基板上にトランジスタ、キャパシタ等が含まれたＬＳＩを形成し、その上に層間絶縁膜としてシリコン酸化膜を形成し、更にＡｌ配線層を形成する方法をとる。本方法はこれらに対しても適用可能であることはもちろんである。
【００１９】
本実施の形態によれば、光リソグラフィ法によって形成されたパターンの寸法を化学処理であるオゾン水処理法により細め、更に、パターンを反転させる工程を実施することにより耐エッチング性を高め、微細化された精度の高いスペースパターンの形成が可能になる。
【００２０】
また、オゾン水処理法により基板表面が処理され、埋め込み膜と下地との密着性をより良好にすることもできる。これにより、埋め込み膜の剥がれ等が生じ難いリセス処理が可能になる。更に、本実施の形態では、化学処理としてオゾン水を用いる方法を例示した。他の化学処理方法として、過酸化水素水、ラジカル酸素等を溶かし込んだ、いわゆる機能水を用いても同様の効果が得られる。
【００２１】
（第１の実施の形態の変形例）
本変形例は第１の実施の形態と基本的なプロセスは同じで、付加処理だけを変えた例である。図１（ａ）及び（ｂ）に示した第１のパターニング層を形成するまでは第１の実施の形態と同じである。
【００２２】
次に、図１（ｃ）に示すように、第１のパターニング層１４ａをＣＦ４、ＨＢｒ、Ｏ２の混合ガスによるドライエッチングにより、そのパターンの寸法を細める。この時、ラインの幅は０．０５μｍまで細くする。続いて、細められた第１のパターニング層１４ａが形成されているシリコン基板１０の表面をシランカップリング剤で処理する。本処理は次の工程において埋め込み膜が形成される際、下地との密着性を良くするためのものである。
【００２３】
また、この後の埋め込み膜を形成する工程以降は第１の実施の形態で示した図２（ｄ）から図３（ｈ）までと同じである。
【００２４】
本変形例によれば、光リソグラフィ法によって形成されたパターンの寸法をドライエッチング処理により細め、更に、パターンを反転させる工程を実施することにより耐エッチング性を高め、微細化された精度の高いスペースパターンの形成が可能になる。
【００２５】
また、カップリング効果により密着を高めるシランカップリング剤処理法により表面処理を行うことにより、無機材料である下地と有機材料である埋め込み膜との密着性を良好にできる。これにより、埋め込み膜の剥がれ等が生じ難いリセス処理が可能になる。
【００２６】
更に、上述の表面処理方法として、二酸化チタン、酸化亜鉛、又は三酸化タングステン等の金属酸化物を分散した水をシリコン基板表面に塗布し、その表面を光照射して下地表面を活性化する光触媒水処理、を用いても同等の処理が可能である。
【００２７】
（第２の実施の形態）
図４乃至図５は本発明による第２の実施の形態を工程順に示す平面図である。
【００２８】
第１の実施の形態では第１のパターニング層を細める方法ととして化学処理であるオゾン水処理法を用いたが、本実施の形態では、エネルギービームとしてアルゴンイオンレーザ光を用いる例について述べる。本実施の形態では、第１の実施の形態における図１（ｃ）でのオゾン水処理法の工程に替えて、レーザ光照射工程を用い、他の工程はすべて第１の実施の形態と同じであるので詳しい説明は省略する。
【００２９】
図４（ａ）に示すＰ型のシリコン基板１０を用意してパターンを細める前までの工程は、第１の実施の形態で示した図１（ａ）乃至図１（ｂ）の工程と同様である。図４（ａ）は第１のパターニング層１４ａが被加工層１３の上に形成されたシリコン基板１０の平面図を示す。このシリコン基板１０に対し、図４（ｂ）に示すように図示しない光学系によって整形されたレーザビーム１６を第１のパターニング層１４ａに重なるように矢印方向に走査する。これによって、レーザビーム走査領域１６ａ内の第１のパターニング層１４ａが熱処理によって、大気中の酸素と反応して酸化し、そのパターン寸法が細められる。
【００３０】
レーザビームを、例えば、シリコン基板の端から反対側の端まで直線状に走査を行い、次に、図４（ｂ）に示すように、元の出発点に対して、例えば左側にレーザビームを戻し、続いて前のレーザビーム走査領域１６ａと同じ方向に沿ってレーザビーム１６を走査する。このようにして順次、レーザビームを照射し、図示しないウェーハ全面に渡って、第１のパターニング層１４ａの幅を同じように細める。この時、第１のパターニング層１４ａが存在しない領域の一部はレーザ照射を省くことによって、本工程を短時間化することが可能である。
【００３１】
図４（ｂ）に示す第１のパターニング層１４ａの寸法を細めた後の工程は、第１の実施の形態で示した図２（ｄ）乃至図３（ｈ）の工程と同じである。図５はシリコン酸化膜１１の上に形成されたＡｌ膜１２をパターニングした後のシリコン基板の平面図を示す。第１の実施の形態と同様にスペース間隔幅の狭いＡｌ配線層が形成される。また、第１の実施の形態と同様に第１のパターニング層１４ａの上部が露出する前にＣＭＰ法による処理を終了し、残りの水溶性シリコーンをドライエッチングによって処理することも可能である。
【００３２】
本実施の形態によれば、光リソグラフィ法によって形成されたパターンの寸法をエネルギービーム照射法により細め、更に、パターンを反転させる工程を実施することにより、耐エッチング性を高め、微細化された精度の高いスペースパターンの形成が可能になる。また、本実施の形態によれば、シリコン基板全面をレーザ照射せず、レジストマスクが形成された部分の領域のみレーザ照射を行うことが可能であり、製造工程での効率を上げることができる。
【００３３】
また、レーザビームとして、アルゴンイオンレーザ以外に、エキシマレーザ、炭酸ガスレーザ、ネオジウムヤグレーザ等いずれを用いても良い。更に、エネルギービームとして、レーザビーム以外に電子ビーム、Ｘ線ビーム等を用いても良い。
【００３４】
（第３の実施の形態）
図６（ａ）乃至図８（ｈ）は本発明による第３の実施の形態を工程順に示す断面図である。
【００３５】
先ず、図６（ａ）に示すように、半導体基体としてＰ型のシリコン基板２０を用意し、その上にシリコン酸化膜２１を膜厚２００ｎｍ程度、ＣＶＤ法により形成する。続いて、ゲート電極用の多結晶シリコン膜２２をＣＶＤ法により膜厚５００ｎｍ程度、シリコン酸化膜２１の上に形成する。更に、多結晶シリコン膜２２のエッチングマスクである被加工層２３として、ノボラック系材料を膜厚３００ｎｍ程度、スピン塗布法を用い、多結晶シリコン膜２２の上に形成する。
【００３６】
更に、ＫｒＦレーザ光に対する感光剤としてポジ型ＤＵＶ用のレジスト層２４をスピン塗布法を用い、被加工層２３の上に膜厚３００ｎｍ程度形成した後、１００〜２００℃、１〜２分程度のベーキング処理を行う。
【００３７】
次に、レジスト層２４が塗布されたシリコン基板２０をＫｒＦエキシマレーザ露光装置に設置し、位置合わせ等を行った後、一定時間ＫｒＦレーザ光を、マスクを通してシリコン基板２０上のレジスト層２４に照射する。続いて、１００〜２００℃、１〜２分程度のベーキング処理、及び現像処理を行うことにより、図６（ｂ）に示すように、シリコン基板２０上に第１のパターニング層２４ａを形成する。この時の寸法は、例えば、ライン及びスペースの幅共に０．１１μｍである。
【００３８】
次に、図６（ｃ）に示すように、第１のパターニング層２４ａを温度１００℃〜２００℃、時間１〜２分、加熱処理を行い、第１のパターニング層２４ａを軟化及び流動化させることにより、そのパターン寸法を大きくする。これにより、スペースの幅は０．０６μｍまで細められた。
【００３９】
更に、シリコン基板２０上に形成された第１のパターニング層２４ａの上に、図７（ｄ）に示すように埋め込み膜２５である水溶性シリコーンをスピン塗布法により膜厚３００ｎｍ程度形成する。続いて、図７（ｅ）に示すように、ドライエッチング法により第１のパターニング層２４ａの間の凹部にのみ水溶性シリコンが残存するようにリセス処理を行い、第２のパターニング層２５ａを形成する。次に、図７（ｆ）に示すように、埋め込まれた第２のパターニング層２５ａを残して、第１のパターニング層２４ａを除去するように溶剤による処理を行う。また、別の方法として、第１のパターニング層２４ａは次に続く被加工層のエッチングにおいて一括して除去することも可能である。
【００４０】
以上の工程によって、基本的なパターン形成を終了し、次に、パターン形成された第２のパターニング層２５ａを用いてそのパターンを下層膜に転写する。先ず、下層の被加工層２３を、ドライエッチング法によりエッチングし、図８（ｇ）に示すように、パターン転写を行う。次に、被加工層２３をマスクとして多結晶シリコン膜２２に、ドライエッチング法により図８（ｈ）に示すように、更にパターン転写を行う。以上によりライン幅の狭い多結晶シリコン膜２２が形成され、ゲート電極等として使用できる。
【００４１】
なお、本実施の形態ではシリコン基板上のシリコン酸化膜に多結晶シリコン膜を形成する例を示したが、ＬＳＩ等の半導体デバイスでは、シリコン基板上にゲート酸化膜等を形成し、その上に多結晶シリコン膜をゲート電極として形成する方法をとる。本方法はこれらに対しても適用可能であることはもちろんである。
【００４２】
本実施の形態によれば、光リソグラフィ法によって形成されたパターンを熱処理によって大きくし、更に、パターンを反転させる工程を実施することにより耐エッチング性を高め、微細化された精度の高い微細パターンの形成が可能になる。
【００４３】
（第４の実施の形態）
図９乃至図１０は本発明による第４の実施の形態を工程順に示す平面図である。
【００４４】
第３の実施の形態では第１のパターニング層を大きく方法として比較的低温の熱処理を用いたが、本実施の形態では、エネルギービームとして電子ビームを用いる例について述べる。本実施の形態では、第３の実施の形態における図６（ｃ）での熱処理工程に替えて、電子ビーム照射工程を用い、他の工程は第３の実施の形態と同じであるので、詳しい説明は省略する。
【００４５】
図９（ａ）に示すＰ型のシリコン基板２０の用意からパターンを大きくする前までの工程は第３の実施の形態で示した図６（ａ）乃至図６（ｂ）の工程と同様である。図９（ａ）は第１のパターン層２４ａが被加工層２３の上に形成されたシリコン基板２０の平面図を示す。このシリコン基板２０に対し、図９（ｂ）に示すように図示しない電子光学系によって整形された電子ビーム２６を被加工層２３が露出している部分に重なるように照射する。この時の電子ビーム２６はパルス発振型を用い、電子ビーム２６とシリコン基板２０とを相対的に移動させながら、熱処理すべき第１のパターン層２４ａが存在する領域を中心に処理を行う。電子ビームが照射された領域の第１のパターン層２４ａが軟化及び流動化することにより膨らむため、スペースの幅は０．０６μｍまで細められた。
【００４６】
図９（ｂ）に示す第１のパターン層２４ａを大きくした後の工程は、第３の実施の形態で示した工程と基本的に同じである。ここでは、埋め込み膜としてシリコン酸化膜をスピン塗布法によって膜厚２５０ｎｍ程度形成する。シリコン酸化膜を塗布した後は、図７（ｅ）乃至図８（ｈ）の工程と同じである。図１０はシリコン酸化膜２１の上に形成された多結晶シリコン膜２２をパターニングした後のシリコン基板２０を示す。第３の実施の形態と同様にライン幅の狭い多結晶シリコン膜２２が形成される。
【００４７】
本実施の形態によれば、光リソグラフィ法によって形成されたパターンをエネルギービーム照射法により大きくし、更に、パターンを反転させる工程を実施し、耐エッチング性を高めることにより、微細化された精度の高いラインパターンの形成が可能になる。また、本実施の形態によれば、シリコン基板全面を電子ビーム照射せず、レジストマスクが除去された周辺の領域のみ電子ビーム照射を行うことが可能であり、効率良く処理ができる。
【００４８】
また、エネルギービームとして、電子ビーム以外にレーザビーム、Ｘ線ビーム等を用いても良い。更に、レーザビームとして、アルゴンイオンレーザ以外に、エキシマレーザ、炭酸ガスレーザ、ネオジウムヤグレーザ等いずれを用いても良い。
【００４９】
なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。例えば、半導体装置の製造工程におけるパターン形成においては、どの段階においても用いることができる。
【００５０】
また、パターニング層を小さくすることは、例えば、ラインパターンの寸法を細くすることも含んでいる。また、パターニング層を大きくすることは、例えば、ラインパターンの寸法を太くすることを含んでいる
例えば、反転マスクを用いてパターン形成する薄膜はＡｌ、多結晶シリコンに限らず、半導体装置に用いられる金属、半導体、絶縁膜いずれにも適用できる。また、フォトリソグラフィ技術における波長による解像限界を越えた微細パターンを形成する方法の一つとして非常に有効な技術であると共に、解像限界を越えない場合においても用いることができるのは勿論である。
【００５１】
また、化学処理であるオゾン水処理、シランカップリング剤処理、光触媒水処理等は、特にパターンのスリミング処理等が必要でなく、表面処理だけが必要な製造工程においても、基板と埋め込み膜等との密着性を高めるための付加処理として用いることができる。
【００５２】
【発明の効果】
本発明によれば、パターンを形成した後に付加処理を行い、更に、パターンを反転させる工程を実施した後、耐エッチング性を高めたマスクを用いて下層材料をパターニングすることにより、精度の良いパターン形成方法を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図３】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図４】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す平面図。
【図５】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す平面図。
【図６】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図７】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図８】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図９】本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す平面図。
【図１０】本発明による半導体装置の製造方法の第４の実施の形態を工程順に示す平面図。
【符号の説明】
１０、２０  シリコン基板
１１、２１  シリコン酸化膜
１２  Ａｌ膜
１３、２３  被加工層
１４、２４  レジスト層
１４ａ、２４ａ  第１のパターニング層
１５、２５  埋め込み膜
１５ａ、２５ａ  第２のパターニング層
１６  レーザビーム
１６ａ  レーザビーム走査領域
２２  多結晶シリコン膜
２６  レーザビーム照射領域
【図１】
2004335873.tif 000003
【図２】
2004335873.tif 000004
【図３】
2004335873.tif 000005
【図４】
2004335873.tif 000006
【図５】
2004335873.tif 000007
【図６】
2004335873.tif 000008
【図７】
2004335873.tif 000009
【図８】
2004335873.tif 000010
【図９】
2004335873.tif 000011
【図１０】
2004335873.tif 000012