(57)【要約】【課題】デュアルポリメタルゲート電極において、ｐ型シリコンの不純物とｎ型シリコンの不純物がその上に形成した高融点金属や金属窒化膜などを介して相互に拡散することによりシリコン膜界面の接触抵抗が増大する。【解決手段】ｐ型シリコンとｎ型シリコン境界上の高融点金属膜や高融点窒化物に炭素を注入するか切断するかあるいは絶縁膜で分離する。または不純物の相互拡散を遅くするような膜をシリコン膜界面に形成する。【効果】高融点金属膜や金属窒化膜などを介した不純物の相互拡散が抑止されるため、金属窒化膜とシリコン膜間の接触抵抗の増大やＭＩＳＦＥＴの閾値電圧変動が少なくなる。【選択図】  図１
2004319722.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型領域と第２導電型領域が素子分離領域で分離され、前記素子分離領域を横断するように前記第１導電型領域・第２導電型領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され前記第１導電型領域上には第２導電型のシリコン層が、前記第２導電型領域上には第１導電型のシリコン層が前記素子分離領域の上で境界部を有して形成され、前記第１導電型および第２導電型シリコン層の上に形成され前記第１導電型および第２導電型のシリコン層の境界部の上で分離された第１高融点金属窒化膜と、前記第１高融点金属窒化膜上に形成され前記第１導電型および第２導電型のシリコン層の境界部の上で分離された第１高融点金属膜とからなるゲート電極構造を少なくとも含むことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において前記第１導電型および第２導電型シリコン層も分離されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１また２に記載の半導体集積回路装置において前記分離された第１融点金属窒化膜と第１高融点金属の部分に第２高融点金属または第２高融点金属窒化膜が埋め込まれていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１また２に記載の半導体集積回路装置において前記分離された第１高融点金属窒化膜と第１高融点金属の部分に絶縁物を埋め込み前記埋め込まれた絶縁物上および前記第１高融点金属上にチタン窒化物、ジルコニウム窒化物、ハフニウム窒化物のうちの１種類の膜もしくはこれらの複合膜からなる層が形成されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１また２に記載の半導体集積回路装置において前記第１高融点金属窒化膜と前記第１導電型および第２導電型のシリコン層の間に第１高融点金属珪化膜が形成されていることを特徴とする半導体集積回路装置。
【請求項６】
半導体基板上に形成された第１導電型領域と第２導電型領域が素子分離領域で分離され、前記素子分離領域を横断するように前記第１導電型領域・第２導電型領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され前記第１導電型領域上には第２導電型のシリコン層が、前記第２導電型領域上には第１導電型のシリコン層が前記素子分離領域の上で境界部を有して形成され、前記第１導電型および第２導電型シリコン層の上に形成された第１高融点金属窒化膜と、前記第１高融点金属窒化膜上に形成された第１高融点金属膜とからなるゲート電極構造において、前記第１導電型および第２導電型シリコン層の境界部の上において前記第１高融点金属窒化物および第１高融点金属膜には炭素が含有されていることを特徴とする半導体集積回路装置。
【請求項７】
請求項６に記載の半導体集積回路装置において前記第１導電型および第２導電型シリコン層の境界部の上において前記第１高融点金属窒化物および第１高融点金属には炭素の代わりに窒素または酸素が含有されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項６または７に記載の半導体集積回路装置において前記第１高融点金属窒化膜と前記第１導電型および第２導電型のシリコン層の間に第１高融点金属珪化膜が形成されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項１または６に記載の半導体集積回路装置において前記第１高融点金属窒化膜と前記第１導電型および第２導電型のシリコン層の間にノンドープのシリコン層またはゲルマニウム含有シリコン層が形成されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項５または８に記載の半導体集積回路装置において前記第１高融点金属珪化物と前記第１導電型および第２導電型のシリコン層の間にノンドープのシリコン層またはゲルマニウム含有シリコン層が形成されていることを特徴とする半導体集積回路装置。
【請求項１１】
半導体基板上にゲート電極を形成する方法において、
（１）前記半導体基板上に素子分離領域で分離された第１導電型領域と第２導電型領形成する工程と、
（２）前記素子分離領域を横断して前記第１導電型領域・第２導電型領域上にゲート絶縁膜を形成する工程と、
（３）前記ゲート絶縁膜上にシリコン層を形成し前記第１導電領域上においては第２導電型のシリコン層を、前記第２導電領域上においては第１導電型のシリコン層を前記素子分離領域上で境界部が接するようにシリコン層を形成する工程と、
（４）前記第１導電型および第２導電型シリコン層の上に第１高融点金属窒化膜を形成する工程と、
（５）前記第１高融点金属窒化膜上に第１高融点金属膜を形成する工程と、
（６）前記第１高融点金属膜上にシリコン窒化膜を形成し、前記シリコン窒化膜をパターニングして前記第１導電型および第２導電型のシリコン層の境界部の上の部分を開口する工程と、
（７）前記パターニングされたシリコン窒化膜をマスクとして前記第１高融点金属窒化膜と第１高融点金属膜の前記第１導電型および第２導電型のシリコン層の境界部の上の部分を除去する工程とを少なくとも含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１１に記載の半導体集積回路装置の製造方法において前記（３）と（４）の工程の間に、前記第１導電型および第２導電型シリコン層の上に第１高融点金属珪化膜を形成する工程を含み、（７）の工程において前記パターニングされたシリコン窒化膜により前記第１導電型および第２導電型のシリコン層の境界部の上の部分の前記第１高融点金属珪化膜を除去する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１１または１２に記載の半導体集積回路装置の製造方法において前記第１高融点金属窒化膜と第１高融点金属膜または前記第１高融点金属珪化膜の除去された部分に第２高融点金属または第２高融点金属窒化膜を埋め込む工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１１または１２に記載の半導体集積回路装置の製造方法において前記除去された第１高融点金属窒化膜と第１高融点金属膜または第１高融点金属珪化膜の部分に絶縁物を埋め込み、前記埋め込まれた絶縁物上および前記第１高融点金属膜上にチタン窒化物、ジルコニウム窒化物、ハフニウム窒化物の１種類の膜もしくはこれらの複合膜からなる層を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
半導体基板上にゲート電極を形成する方法において、
（１）前記半導体基板上に素子分離領域で分離された第１導電型領域と第２導電型領形成する工程と、
（２）前記素子分離領域を横断して前記第１導電型領域・第２導電型領域上にゲート絶縁膜を形成する工程と、
（３）前記ゲート絶縁膜上にシリコン層を形成し前記第１導電領域上においては第２導電型のシリコン層を、前記第２導電領域上においては第１導電型のシリコン層を前記素子分離領域上で境界部が接するようにシリコン層を形成する工程と、
（４）前記第１導電型および第２導電型のシリコン層の上にノンドープのシリコン層またはゲルマニウム含有シリコン層を形成する工程と、
（５）前記ノンドープのシリコン層またはゲルマニウム含有シリコン層の上に第１高融点金属窒化膜を形成する工程と、
（６）前記第１高融点金属窒化膜上に第１高融点金属膜を形成する工程と、
（７）前記第１高融点金属膜の上にシリコン窒化膜を形成する工程を少なくとも含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５に記載の半導体集積回路装置の製造方法において、工程（６）の後に前記第１高融点金属膜を通して、前記ノンドープのシリコン層またはゲルマニウム含有シリコン層に対して、前記第１導電型のシリコン層の上の部分には第１導電型の不純物を、前記第２導電型のシリコン層の上の部分には第２導電型の不純物を注入する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
半導体基板上にゲート電極を形成する方法において、
（１）前記半導体基板上に素子分離領域で分離された第１導電型領域と第２導電型領形成する工程と、
（２）前記素子分離領域を横断して前記第１導電型領域・第２導電型領域上にゲート絶縁膜を形成する工程と、
（３）前記ゲート絶縁膜上にシリコン層を形成し前記第１導電領域上においては第２導電型のシリコン層を、前記第２導電領域上においては第１導電型のシリコン層を前記素子分離領域上で境界部が接するようにシリコン層を形成する工程と、
（４）前記第１導電型および第２導電型シリコン層の上に第１高融点金属窒化膜を形成する工程と、
（５）前記第１高融点金属窒化膜上に第１高融点金属膜を形成する工程と、
（６）前記第１高融点金属膜上にシリコン窒化膜を形成し、前記シリコン窒化膜をパターニングして前記第１導電型および第２導電型のシリコン層の境界部の上の部分を開口する工程と、
（７）前記パターニングされたシリコン窒化膜をマスクとして前記第１高融点金属窒化膜と第１高融点金属膜の前記第１導電型および第２導電型のシリコン層の境界部の上の部分に炭素または窒素または酸素を注入する工程とを少なくとも含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１１または１５または１７のいずれか１項に記載の半導体集積回路装置の製造方法において前記シリコン窒化膜の形成は７００℃〜７５０℃で化学気相蒸着法を用いて５ｎｍ〜５０ｎｍの厚さの第１シリコン窒化膜を形成した後、前記第１シリコン窒化膜上に４００℃〜６５０℃でプラズマ化学気相蒸着法を用いて第２シリコン窒化膜を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１１または１５または１７のいずれか１項に記載の半導体集積回路装置の製造方法において前記シリコン窒化膜の形成はプラズマ化学着相蒸着法を用いて、４００℃〜６５０℃で５ｎｍ〜５０ｎｍの厚さの第１シリコン酸化膜を形成した後、前記第１シリコン酸化膜上に４００℃〜６５０℃でプラズマ化学気相蒸着法を用いて第２シリコン窒化膜を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１７に記載の半導体集積回路装置の製造方法において、前記第１高融点金属膜の前記炭素または窒素または酸素を注入された部分の上に第２高融点金属膜または第２高融点金属窒化膜を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、多結晶シリコンと高融点金属との積層膜でゲート電極を構成したポリメタル（Ｐｏｌｙｍｅｔａｌ）構造のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を有する半導体集積回路装置の製造および構造に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来はゲート電極の低抵抗化のために多結晶シリコン上に反応防止膜である金属窒化膜と高融点金属膜を積層したゲート電極構造であるポリメタルゲート構造を形成している（たとえば、特許文献１，２，３，４，５参照）。
【０００３】
また多結晶シリコン／反応防止膜である金属窒化膜／高融点金属層の積層構造においてはゲート電極の接触抵抗が大きくなってしまうために反応防止層と多結晶シリコンの間に金属シリサイドを挿入する構造を記載したものがある（たとえば特許文献６参照）。
【０００４】
またポリメタルゲート電極構造において高融点金属の酸化防止と多結晶シリコン中のボロンの拡散を防止するゲート電極の酸化技術を記載したものがある（たとえば特許文献７参照）。
【０００５】
また、ｐ型多結晶シリコンとｎ型多結晶シリコンを有するデュアルゲート電極構造においてタングステンシリサイド（タングステンのシリコン化合物）をｐ型多結晶シリコンとｎ型多結晶シリコンに積層したポリサイドゲート（ｐｏｌｙｃｉｄｅ  ｇａｔｅ）構造を形成する場合において、ｐ型多結晶シリコン領域に存在するボロンとｎ型多結晶シリコン領域のリンが、多結晶シリコン上に形成したタングステンシリコン化合物（タングステンシリサイド）膜を介してお互いの領域に相互に拡散する現象に関して記載したものがある（たとえば非特許文献１）。また上記のｐ型多結晶シリコンとｎ型多結晶シリコンの不純物の相互拡散を防止するためにタングステンシリサイド層を分離した構造を記載したものがある（たとえば特許文献８，９，１０参照）。しかしながらタングステンシリサイドを用いないポリメタルゲート構造における同様の不純物の相互拡散については実験データを記述した論文がなく、上記の各公報に少し触れているにすぎない。
【０００６】
またポリメタルゲート構造において多結晶シリコン膜上に第１のバリアメタル膜のタングステンシリサイド／第２のバリアメタル膜のタングステン窒化膜／金属層の順に体積したポリメタルゲート構造において、前記ポリサイドゲートと同様にこのタングステンシリサイド膜を介して多結晶シリコン膜内の不純物がｐ型領域およびｎ型領域の多結晶シリコン膜内に相互に拡散する可能性があるために、これを避けるため第２のバリアメタル膜はつないだままにして第１のバリアメタル膜であるタングステンシリサイドの一部を分離しておく構造を記載したものがある（たとえば特許文献１１参照）。
【０００７】
特許文献
【特許文献１】特開昭６０−１２３０６０号公報（第２頁、第２図）
【特許文献２】特開昭６１−１５２０７６号公報（第２頁、第１図）
【特許文献３】特開平０３−１１９７６３号公報（第３頁、第１図）
【特許文献４】特開平０７−  ９４７１６号公報（第３頁、第１図）
【特許文献５】特開平０８−２６４５３１号公報（第３頁、第２図）
【特許文献６】特開２００１−２９８１８６号公報（第３頁、第１図）
【特許文献７】特開平１１−３３０４６８公報（第５頁、第１１図）
【特許文献８】特開平０６−    ５６０３号公報（第３頁、第１図）
【特許文献９】特開平０９−１８１１９４号公報（第４頁、第１図）
【特許文献１０】特開平０９−２８９２５７号公報（第５頁、第９図）
【特許文献１１】特開２００２−２１７３１１号公報（第４頁、第２図）
非特許文献
【非特許文献１】０．２５μｍ・Ｗポリサイド・デュアルゲート・アンド・ベリードメタル・オン・ディフュージョンレイヤー・テクノロジー・フォー・ＤＲＡＭエンベデット・ロジックデバイス、１９９７シンポジウム・オン・ＶＬＳＩテクノロジー、ダイジェスト・オブ・テクニカルペーパーズ、第２３−３４ページ、塚本・黒田・岡本（０．２５μｍ  Ｗ−Ｐｏｌｙｃｉｄｅ  Ｄｕａｌ  Ｇａｔｅ  ａｎｄ  Ｂｕｒｉｅｄ  Ｍｅｔａｌ  ｏｎ  Ｄｉｆｆｕｓｉｏｎ  Ｌａｙｅｒ（ＢＭＤ）  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ＤＲＡＭ−Ｅｍｂｅｄｄｅｄ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅｓ，  １９９７  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐｐ．２３−２４，  Ｍ．Ｔｓｕｋａｍｏｔｏ，  Ｈ．Ｋｕｒｏｄａ，  Ｙ．Ｏｋａｍｏｔｏ）
【０００８】
【発明が解決しようとする課題】
ゲート長が０．１８μｍ以下の微細なＭＯＳＦＥＴで回路を構成するＣＭＯＳＬＳＩや同様のゲート層をゲート電極と配線に用いるＤＲＡＭやロジック混載ＤＲＡＭでは、ゲート遅延や配線での信号遅延を低減して高速動作を確保するために、金属層を含む低抵抗導電材料を使ったゲート加工プロセスが採用されるものと考えられる。
【０００９】
この種の低抵抗ゲート電極材料として有力視されているのは、多結晶シリコン膜の上に高融点金属膜を積層した、いわゆるポリメタルである。ポリメタルは、そのシート抵抗が２Ω／□程度と低いことから、ゲート電極材料としてのみならず配線材料として利用することもできる。高融点金属としては、８００℃以下の低温プロセスでも良好な低抵抗性を示し、かつエレクトロマイグレーション耐性の高いＷ（タングステン）、Ｍｏ（モリブデン）などが使用される。なお、多結晶シリコン膜の上に直接これらの高融点金属膜を積層すると両者の接着力が低下したり、高温熱処理プロセスで両者の界面に高抵抗のシリサイド層が形成されたりするため、実際のポリメタルゲートは、多結晶シリコン膜と高融点金属膜との間にＷＮＸ（タングステンナイトライド）などの金属窒化膜からなるバリア層を介在させた３層構造で構成される。この構造ではこのＷＮＸ膜が多結晶シリコン層のりんやボロン不純物の金属層への拡散抑止能力があると考えられていたため、ポリサイドゲートのような金属層を介したｎチャンネル領域とｐチャンネル領域間の不純物相互拡散の影響は少ないと考えられてきた。
【００１０】
ところが、多結晶シリコン膜と高融点金属膜との間にＷＮＸ（タングステンナイトライド）などの金属窒化膜からなるバリア層を介在させた３層構造でゲート電極からなる試料を用いて、熱処理工程による不純物の相互拡散を評価した結果、ＷＮＸ膜、およびその上に形成したタングステン膜を介して、多結晶シリコンのｎ型およびｐ型領域から相手方領域にりんやボロンが相互に拡散し、その拡散のしやすさはポリサイドゲートと同程度であることを本発明者は確認した。そして不純物の相互拡散により多結晶シリコンとこれらの金属あるいは金属化合物との間の接触抵抗が増加してしまうことが本発明者らの実験によって明らかとなった。
【００１１】
これらの現象を対策するための本発明の目的と本願の特徴は、本明細書の記述および添付図面において以下説明を行う。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体ウエハの基板主面上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に、シリコン層の膜を形成する工程と、
（ｃ）前記のシリコン層の所定域に、ｎ型およびｐ型の不純物をドープする工程と、
（ｄ）前記の不純物ドーピングされたシリコン層上に、高融点金属の窒化膜を形成する工程と、
（ｅ）前記高融点金属の窒化膜上に高融点金属膜を形成する工程と、
（ｆ）前記（ｃ）工程で形成した、ｎ型・ｐ型の不純物領域が接続しているシリコン層のｐ型・ｎ型の境界領域上に形成された上記高融点金属の窒化膜、高融点金属膜さらに上記ｎ型・ｐ型不純物がドープされたシリコン層の膜厚方向の部分を除去してこれらの膜が同一膜内で不連続になるように分離する工程とを含む製造方法を含み前記製造方法で形成されたゲート電極構造を含む。
【００１４】
さらに本発明の半導体集積回路装置の製造方法は、前記（ｆ）工程で形成されたｎ型・ｐ型不純物がドープされたシリコン層と高融点金属の窒化膜、高融点金属膜を含むゲート電極部分をそれぞれ分離した部分にチタン、ジルコニウムあるいはハフニウムなどの窒化物を埋め込むことによりｎ型・ｐ型部分を結合する工程を含みこの製造方法で形成されたゲート電極構造を含む。
【００１５】
また本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体ウエハの基板主面上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に、シリコン層の膜を形成する工程と、
（ｃ）前記のシリコン層の所定域に、ｎ型およびｐ型の不純物をドープする工程と、
（ｄ）前記の不純物ドーピングされたシリコン層上に、高融点金属のシリサイド膜を形成する工程と、
（ｅ）前記の高融点金属のシリサイド膜上に、高融点金属の窒化膜を形成する工程と、
（ｆ）前記高融点金属の窒化膜上に高融点金属膜を形成する工程と、
（ｇ）前記（ｃ）工程で形成した、ｎ型・ｐ型の不純物領域が接続しているシリコン層の境界領域上に形成された上記高融点金属のシリサイド膜、高融点金属の窒化膜、高融点金属膜さらに上記ｎ型・ｐ型不純物がドープされたシリコン層の膜厚方向の部分を除去してこれらの膜が同一膜内で不連続になるように分離する工程とを含む製造方法を含み前記製造方法で形成されたゲート電極構造を含む。
【００１６】
さらに本発明の半導体集積回路装置の製造方法は、前記（ｇ）工程で形成された不純物がドープされたシリコン層と高融点金属のシリサイド膜、高融点金属の窒化膜、高融点金属膜を含むｎ型・ｐ型ゲート電極部分をそれぞれ分離した部分にチタン、ジルコニウムあるいはハフニウムなどの窒化物を埋め込むことによりｎ型・ｐ型部分を結合する工程を含みこの製造方法で形成されたゲート電極構造を含む。
【００１７】
また本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体ウエハの基板主面上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に、シリコン層の膜を形成する工程と、
（ｃ）前記のシリコン層の所定域に、ｎ型およびｐ型の不純物をドープする工程と、
（ｄ）前記の不純物ドーピングされたシリコン層上に、高融点金属のシリサイド膜を形成する工程と、
（ｅ）前記の高融点金属のシリサイド膜上に、高融点金属の窒化膜を形成する工程と、
（ｆ）前記高融点金属の窒化膜上に高融点金属膜を形成する工程と、
（ｇ）前記（ｃ）工程で形成した、ｎ型・ｐ型の不純物領域が接続しているシリコン層の境界領域上に形成された上記高融点金属のシリサイド膜、高融点金属の窒化膜、高融点金属膜さらに上記ｎ型・ｐ型不純物がドープされたシリコン層の膜厚方向の一部あるいは全部に炭素、窒素あるいは酸素を導入する製造方法を含み前記製造方法で形成されたゲート電極構造を含む。
【００１８】
また本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体ウエハの基板主面上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に、シリコン層の膜を形成する工程と、
（ｃ）前記のシリコン層の所定域に、ｎ型およびｐ型の不純物をドープする工程と、
（ｄ）前記の不純物ドーピングされたシリコン層上に、不純物をドープしないシリコン膜またはＳｉＧｅ膜を形成する工程と、
（ｅ）前記の不純物をドープしないシリコン膜またはＳｉＧｅ膜上に、高融点金属の窒化膜を形成する工程と、
（ｆ）前記高融点金属の窒化膜上に高融点金属膜を形成する工程とを含む製造方法を含み前記製造方法で形成されたゲート電極構造を含む。
【００１９】
また本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体ウエハの基板主面上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に、シリコン層の膜を形成する工程と、
（ｃ）前記のシリコン層の所定域に、ｎ型およびｐ型の不純物をドープする工程と、
（ｄ）前記の不純物ドーピングされたシリコン層上に、不純物をドープしないシリコン膜またはＳｉＧｅ膜を形成する工程と、
（ｅ）前記の不純物ドーピングされたシリコン層と前記不純物をドープしないシリコン膜またはＳｉＧｅ膜との界面に酸素、窒素あるいは炭素を含有する層を形成する工程と、
（ｆ）前記の不純物をドープしないシリコン膜またはＳｉＧｅ膜上に、高融点金属の窒化膜を形成する工程と、
（ｇ）前記高融点金属の窒化膜上に高融点金属膜を形成する工程とを含む製造方法を含み前記製造方法で形成されたゲート電極構造を含む。
【００２０】
また本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体ウエハの基板主面上に、ゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に、シリコン層の膜を形成する工程と、
（ｃ）前記のシリコン層の所定域に、ｎ型およびｐ型の不純物をドープする工程と、
（ｄ）前記の不純物ドーピングされたシリコン層上に、不純物をドープしないシリコン膜またはＳｉＧｅ膜を形成する工程と、
（ｅ）前記の不純物ドーピングされたシリコン層と前記不純物をドープしないシリコン膜またはＳｉＧｅ膜との界面に酸素、窒素あるいは炭素を含有する層を形成する工程と、
（ｆ）前記の不純物をドープしないシリコン膜またはＳｉＧｅ膜上に、高融点金属の窒化膜を形成する工程と、
（ｇ）前記高融点金属の窒化膜上に高融点金属膜を形成する工程とを、
（ｈ）前記高融点金属を通して前記不純物含むシリコン層に不純物を追加導入する工程含む製造方法を含み前記製造方法で形成されたゲート電極構造を含む。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
さらに、以下の実施の形態では、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、たがいにそれぞれの変形例、詳細な説明、補足説明などの関係にある。また、以下の実施の形態において、要素の数値等に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数値に限定されるものではない。さらに、以下の実施の形態において、その構成要素（要素ステップ等を含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合を除き、必ずしもすべての工程が必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合を除き、その形状、位置関係に限定されるものではない。
【００２４】
また、半導体集積回路ウエハまたは半導体ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板（一般にほぼ円形）、サファイア基板、ガラス基板その他の絶縁、半絶縁または半導体基板など、ならびにそれらの複合的基板をいう。また、「半導体集積回路装置」（あるいは「電子装置」、「電子回路装置」など）というときは、単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、上記した各種基板、あるいはさらにＳＯＩ  （Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）液晶製造用基板、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）液晶製造用基板などといった他の基板上に作られるものを含むものとする。
【００２５】
材料、ガス組成等に言及する時、特に明示した場合を除き、純粋なものの外、その材料を主要な構成要素とする材料等を示し、他の要素の追加を許容するものとする。例えばガス組成については、主要な反応ガス、処理ガスの外、副次的な作用をする添加ガス、希釈ガス、補助ガス等の追加を許容する。
【００２６】
さらに、酸化シリコン膜というときは、特にそうでない旨特定する場合を除き、一般に各種の添加剤、補助成分を含む各種のシリコン酸化物系膜、すなわち、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ）酸化膜、シリコンオキシナイトライド膜等、その他の単一膜または複合膜を含むものとする。
【００２７】
さらに、シリコンナイトライド、窒化ケイ素または窒化シリコンというときは、Ｓｉ３Ｎ４のみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【００２８】
ゲート酸化膜については、シリコン熱酸化膜、シリコンオキシナイトライド膜のほか、その他の熱酸化膜、堆積膜、塗布系膜を含み、材料的にはシリコン酸化膜以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、あるいはそれらの複合膜を含む。
【００２９】
また、基板表面の導電領域や堆積膜の導電領域の材質について、「シリコン」、「シリコンベース」というときは、特に特定した場合等を除き、比較的純粋なシリコン部材の外、シリコンに不純物や添加剤を添加したもの、シリコンを主要な構成要素とする導電部材（例えば、シリコンベース合金で５０％以上のＧｅを含むＳｉＧｅ合金等も含まれるものとする．例えば、ゲート多結晶シリコン部やチャネル領域をＳｉＧｅにする等）等を含むものとする．また、これらは、技術的に矛盾しない限り、形成当初は高抵抗であることも許容する。
【００３０】
また、堆積膜等で堆積当初はアモルファスであるが、後の熱処理ですぐに多結晶となるものがあるが、これらは特に必要があると認めるとき以外、表現上の矛盾を避けるため、当初から後の形態で表示する場合がある。例えば、多結晶シリコン（多結晶シリコン）は、堆積当初はアモルファス状態であり、後の熱処理により多結晶シリコンに変わる。ただし、当初から多結晶シリコンを使用することも出来ることは言うまでもない。つまり多結晶シリコンを使用する場合に、堆積当初はアモルファス状態であると、イオン注入におけるチャネリングの防止、ドライエッチング等の際の粒塊形状に依存した加工性の困難さの回避ができること、熱処理後のシート抵抗を低くできる等のメリットがあるためである。
【００３１】
本発明の実施形態である半導体集積回路装置には、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはメモリ・ロジック混載型半導体装置がある。以下に本発明の実施形態である半導体集積回路装置の代表例として、メモリ・ロジック混載型半導体装置の断面図を図４に示す。
【００３２】
図の左側（Ａ）部はＤＲＡＭのメモリアレイ（セル）部断面図、中央（Ｂ）部はメモリのビット線ＢＬ部、そして右側（Ｃ）部はロジック回路の一部を示す断面図である。
【００３３】
例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という。また、半導体ウエハあるいは単にウエハということもある。）１の主面には、素子分離溝２、ｐ型ウエル３およびｎ型ウエル４が形成されている。メモリアレイのｐ型ウエルには、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）Ｑｔと、その上部に形成された情報蓄積用容量素子Ｃとによって構成される複数のメモリセルが形成されている。
【００３４】
メモリセル選択用ＭＩＳＦＥＴ  Ｑｔは、主としてゲート絶縁膜６、アクティブ領域以外の領域においてワード線ＷＬを構成するゲート電極７Ａおよび一対のｎ型半導体領域（ソース、ドレイン）９、によって構成されている。ゲート電極７Ａ（ワード線ＷＬ）は、例えばＰ（リン）を含有させたｎ型多結晶シリコン膜１４ｎの上部にＷＮＸ（窒化タングステン）膜２４とＷ膜２５とが積層された、いわゆるポリメタル（Ｐｏｌｙｍｅｔａｌ）構造の導電膜によって構成されている。なおＷＮＸ膜２４、Ｗ膜２５のかわりにＭｏＮＸ（窒化モリブデン）膜２４とＭｏ膜２５を用いることもある。
【００３５】
ロジック回路部は、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとを組み合わせた、いわゆる相補型（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＩＳ回路によって構成されている。ｎチャネル型ＭＩＳＦＥＴはｐ型ウエル３に形成され、主としてゲート絶縁膜６、ゲート電極７Ｂおよび一対のｎ＋型半導体領域（ソース、ドレイン）１２によって構成されている。また、ｐチャネル型ＭＩＳＦＥＴはｎ型ウエル４に形成され、主としてゲート絶縁膜６、ゲート電極７Ｃおよび一対のｐ＋型半導体領域（ソース、ドレイン）１３によって構成されている。これらのロジック回路のソース、ドレインの表面にはコバルトのシリコン化合物からなる膜２６が形成されている。ゲート電極７Ｂ、７Ｃは、前記メモリセル選択用ＭＩＳＦＥＴ  Ｑｔのゲート電極７Ａ（ワード線ＷＬ）と同じポリメタル構造の導電膜によって構成されている。ただし、ゲート電極７Ｂの多結晶シリコン１４ｎにはｎ型不純物であるりんが、またゲート電極７Ｃの多結晶シリコン１４ｐにはｐ型不純物であるボロンが含有されている。さらにこれらのゲート電極の上部には窒化シリコン膜８、側壁には窒化シリコン膜からなるサイドウォールスペーサ１１ｓが形成されている。
【００３６】
メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７Ａ（ワード線ＷＬ）の上部には窒化シリコン膜８および側壁を覆う窒化シリコン膜１１が形成され、さらにゲート電極７Ａ、７Ｂ、７Ｃの窒化シリコン膜の上には層間絶縁膜１５が形成されている。層間絶縁膜１５は、例えばスピンオングラス（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜（塗布法によって形成される酸化シリコン系絶縁膜）とその上部に形成された２層の酸化シリコン膜とによって構成されている。
【００３７】
メモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインを構成する一対のｎ型半導体領域９の上部には、層間絶縁膜１５とその下層の窒化シリコン膜１１とを開孔して形成したコンタクトホール１６、１７が形成されている。これらのコンタクトホール１６、１７の内部には、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜によって構成されるプラグ１８が埋め込まれている。
【００３８】
層間絶縁膜１５の上部には酸化シリコン膜１９が形成されており、前記一対のコンタクトホール１６、１７の一方（コンタクトホール１６）の上部の酸化シリコン膜１９には、スルーホール２０が形成されている。スルーホール２０は、アクティブ領域から外れた素子分離溝２の上方に配置されており、その内部には例えばＴｉＮ（窒化チタン）膜の上部にＷ膜を積層した２層の導電膜によって構成されるプラグ２３が埋め込まれている。スルーホール２０に埋め込まれたプラグ２３は、その下部のコンタクトホール１６に埋め込まれたプラグ１８を介してメモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインの一方（２個のメモリセル選択用ＭＩＳＦＥＴＱｔによって共有されたｎ型半導体領域９）に電気的に接続されている。
【００３９】
ロジック回路部の酸化シリコン膜１９およびその下層の層間絶縁膜１５には、コンタクトホール２１、２２が形成されている。コンタクトホール２１は、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する一対のｎ＋型半導体領域（ソース、ドレイン）１２の上部に形成され、コンタクトホール２２は、ｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する一対のｐ＋型半導体領域（ソース、ドレイン）１３の上部に形成されている。これらのコンタクトホール２１、２２の内部には、前記メモリアレイのスルーホール２０に埋め込まれたプラグ２３と同じ導電材料によって構成されるプラグ２３が埋め込まれている。
【００４０】
メモリアレイの酸化シリコン膜１９の上部には、メモリセルのデータを読み出す複数のビット線ＢＬが形成されている。これらのビット線ＢＬは素子分離溝２の上方に配置され、同一の幅、同一の間隔でゲート電極７Ａ（ワード線ＷＬ）と直交する方向に延在している。ビット線ＢＬのそれぞれは、その下部の酸化シリコン膜１９に形成されスルーホール２０内のプラグ２３およびその下部のコンタクトホール１６内のプラグ１８を介してメモリセル選択用ＭＩＳＦＥＴＱｔのソース、ドレインの一方（ｎ型半導体領域９）に電気的に接続されている。ビット線ＢＬは、例えばＷＮＸ膜の上部にＷ膜を積層した導電膜によって構成されている。
【００４１】
ロジック回路部の酸化シリコン膜１９の上部には第１層目の配線３０〜３３が形成されている。これらの配線３０〜３３は、ビット線ＢＬと同じ導電膜によって構成されており、ビット線ＢＬと同時に形成される。配線３０、３１は、酸化シリコン膜１９、１５に形成されたコンタクトホール２１内のプラグ２３を介してｎチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｎ＋型半導体領域１２）に電気的に接続され、配線３２、３３は、酸化シリコン膜１９、１５に形成されたコンタクトホール２２内のプラグ２３を介してｐチャネル型ＭＩＳＦＥＴのソース、ドレイン（ｐ＋型半導体領域１３）に電気的に接続されている。
【００４２】
ビット線ＢＬおよび第１層目の配線３０〜３３の上部には、層間絶縁膜４０が形成されている。層間絶縁膜４０は、下層の層間絶縁膜１５と同じく、スピンオングラス膜とその上部に形成された２層の酸化シリコン膜とによって構成されており、その表面は基板１の全域でほぼ同じ高さになるように平坦化されている。
【００４３】
メモリアレイの層間絶縁膜４０およびその下層の酸化シリコン膜１９にはスルーホール４３が形成されている。スルーホール４３は、その下部のコンタクトホール１７の真上に配置されており、その内部には、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜によって構成されるプラグ４４が埋め込まれている。
【００４４】
層間絶縁膜４０の上部には、窒化シリコン膜４５および厚い膜厚の酸化シリコン膜４６が形成されており、メモリアレイの酸化シリコン膜４６に形成された深い溝４７の内部には、下部電極４８、容量絶縁膜４９および上部電極５０によって構成される情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃの下部電極４８は、例えばＰ（リン）がドープされた低抵抗のｎ型多結晶シリコン膜によって構成され、その下部に形成された前記スルーホール４３およびコンタクトホール１７を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン）９の他方に電気的に接続されている。また、情報蓄積用容量素子Ｃの容量絶縁膜４９は、例えばＴａ２Ｏ５（酸化タンタル）膜によって構成され、上部電極５０は、例えばＴｉＮ膜によって構成されている。
【００４５】
情報蓄積用容量素子Ｃの上部には酸化シリコン膜５１が形成され、さらにその上部には２層程度のＡｌ配線が形成されているが、それらの図示は省略する。
【００４６】
以上は本発明を適用したメモリ・ロジック混載型半導体装置の基本構造であるが、本発明の効果はロジック回路部およびＤＲＡＭメモリのメモリアレイの周辺回路部で発揮される。これらの回路部では相補型ＭＩＳ回路で構成されており、図５に示すように、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴは各ゲート電極が同一のポリメタルゲート電極層で結合される場合がある。このとき各ＭＩＳＦＥＴのアクティブ領域の間に設けられた素子間分離領域上でりんを含有したポリメタルゲートの多結晶シリコン領域とボロンを含有させた多結晶シリコン領域が接続する。このような構造を有する場合、図５に示すように多結晶シリコンに含有させておいたりんやボロンなどの不純物がその上のＷＮｘ膜２４あるいはＷ膜２５を介して相手方チャンネル領域まで拡散し（７１、７２）、ＷＮｘ層と多結晶シリコン層１４ｎ、１４ｐとの間の接触抵抗が急激に増大する。これらの現象は相補型ＭＩＳＦＥＴ回路の高速駆動を妨げる。そして半導体回路装置の発展とともに、集積度を増大するためＭＩＳＦＥＴなどの回路構成要素の面内寸法が微細化する必要が生じるにともない図５に示した相補型ＭＩＳＦＥＴの相手方チャンネル領域までの距離が短くなるため、上記の金属層を介しての不純物が拡散する量がさらに増大して、極端な場合は多結晶シリコン内のゲート酸化膜界面まで相手方チェンネル領域から拡散して来た不純物が到達し、界面での実効不純物濃度が減少してＭＯＳトランジスターの閾値電圧を変動させるに到る。
【００４７】
以上の現象は上に述べたメモリ・ロジック混載型半導体装置で判明した。以下には本発明の目的である不純物の相互拡散を抑止あるいは防止に関する実施形態を示す。そして本発明の各実施形態の効果は図６に示す不純物相互拡散評価素子により行なった。本素子は金属あるいは金属化合物層と多結晶シリコン層間の接触抵抗をブリッジ・ケルヴィン抵抗素子と相手方不純物の拡散源からなる。すなわちケルヴィン素子の接触抵抗評価箇所２７とシリコン層内での相手方不純物拡散源領域端部２８の間の距離ｘに対する接触抵抗の依存性より不純物の相互拡散を評価した。
【００４８】
実施例１
本実施例を図１を用いて説明する。なお以下に述べる各実施例は図６の評価素子を作製することを目的とするが、各層のプロセス条件は図４に述べたメモリ・ロジック混載型半導体装置を作製するためのプロセス条件でありかつ熱処理などの実験パラメターは該混載半導体装置のプロセス範囲をカバーするように選定されていることは言うまでもない。
【００４９】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる基板（ウエハ）１を用意し、その主面に素子分離溝２を形成した後、基板１の一部にＢ（ホウ素）を、他の一部にＰ（リン）をそれぞれイオン注入した後、基板１を約９５０℃、１０分程度熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３およびｎ型ウエル４を形成する。素子分離溝２を形成するには、例えば基板１の素子分離領域をエッチングして深さ３５０ｎｍ程度の溝を形成し、続いてこの溝の内部および基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜を堆積した後、溝の外部の不要な酸化シリコン膜を化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法で除去する。このようにして素子分離領域溝内にシリコン酸化物５を埋め込む。この結果ウエル領域の周囲が素子分離溝２に囲まれた島状のパターンを有する複数の領域が形成される。
【００５０】
次に、基板１の表面をフッ酸で洗浄した後、基板１をスチーム酸化することによって、ｐ型ウエル３の表面およびｎ型ウエル４の表面に酸化シリコン膜からなる清浄なゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は、例えば４ｎｍである。ゲート絶縁膜６は、酸化シリコン膜に代えて酸窒化シリコン膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜との複合絶縁膜などで形成してもよい（図１（Ａ））。
【００５１】
次に、ゲート絶縁膜６の上部に例えばモノシラン（ＳｉＨ４）をソースガスに用いたＣＶＤ法で堆積（成膜温度＝約６３０℃）し、例えば７０ｎｍ厚さのアモルファスシリコン膜１４ａを形成する（図１（Ｂ））。次に通常のホトリソグラフィ技術を用いてｎ型ウエル領域をホトレジスト膜で覆い、このレジストをマスクとしてｐ型ウエル領域のアモルファスシリコン膜にイオン打ち込み技術を用いてりんイオンを打ち込み、ｎ型不純物をドーピングしたシリコン膜領域１４ｎを形成する。このイオン打ち込み条件は例えば１０ｋｅＶでドーズ量２×１０１５／ｃｍ２とする。同様の方法でｎ型ウエル上のアモルファスシリコン膜にボロンイオンを、例えば５ｋｅＶで２×１０１５／ｃｍ２ドーズ量のドーピングしてｐ型シリコン膜領域１４ｐを形成する。そしてこれらのドーピング不純物を電気的に活性化させるために窒素雰囲気中で９５０℃、１０秒のランプアニール（瞬間熱処理）を行った（図１（Ｃ））。
【００５２】
次にこれらのシリコン膜領域１４ｎ、１４ｐの上部にスパッタリング法で膜厚７ｎｍ程度のＷＮＸ膜２４と膜厚７０ｎｍ程度のＷ膜２５とを連続して堆積し（図１（Ｄ））、続いてＷ膜２５の上部にプラズマＣＶＤ法を用いて、例えば４８０℃で膜厚３０ｎｍ程度の窒化シリコン膜２９を堆積する（図１（Ｅ））。この後、通常のホトリソグラフィ技術とドライエッチング技術で上に述べたアモルファスシリコン膜のｎ型不純物とｐ型不純物の接続境界の窒化シリコン膜２９を局所的に除去加工し、この窒化シリコン２９をドライエッチングマスクとしてｎ型不純物とｐ型不純物が接続されている領域におけるＷＮＸ膜２４とＷ膜２５を除去する（図２（Ａ））。このようにすることによりＷＮＸ膜２４とＷ膜２５を介した不純物の相互拡散経路を遮断した。
【００５３】
次に再びプラズマＣＶＤ法で例えば４８０℃で窒化シリコン膜３４を１２０ｎｍ堆積し、この窒化シリコン膜を先に述べた同じ加工技術を用いて所望のパターンに加工し、そしてこの窒化膜３４をマスクとしてＷ膜２５、ＷＮＸ膜２４そしてシリコン膜１４ｎ、１４ｐをドライエッチング加工してゲート電極および配線をパターン形成する（図２（Ｂ））。この後に上に述べたプラズマＣＶＤ法を用いて５０ｎｍ厚さの窒化シリコン膜を形成し、さらに異性プラズマエッチング技術を用いてこの窒化シリコン膜をエッチングしてパターンニングされたゲート電極側壁にサイドウォールスペーサ１１ｓを形成した（図２（Ｃ））。ここで分離したＷ膜２５、ＷＮＸ膜２４を接続するために分離した溝に窒化チタン３５を埋め込んでもよい（図２（Ｄ））。
【００５４】
この状態で、メモリ・ロジック混載型半導体装置を製造過程で経る熱プロセス条件を範囲に含む条件で熱処理を行った。この熱処理では熱処理温度、熱処理時間そして熱処理雰囲気をパラメターとした。この熱処理の後、層間絶縁膜４０としてのシリコン酸化膜をＣＶＤ法で４００ｎｍ堆積した（図３（Ａ））。次に電気的導通をとるためのコンタクト孔をドライエッチング法を用いて該シリコン膜に開け、通常の半導体装置で用いられているＴｉ／ＴｉＮ／Ｗの複合体からなるコンタクトプラグ２３を形成した（図３（Ｂ））。さらに層間絶縁層４０の上にスパッター法で形成したＷ膜６９とＣＶＤ法で形成したＷ膜７０の重ね構造からなる配線３３を形成した（図３（Ｃ））。平面図は図２２（Ａ）にしめす。
【００５５】
このようにして形成した図６の素子を用いて接触抵抗を測定した。なおこの素子作製にあたっては同一チップ内に不純物拡散距離ｘが異なる複数の素子を形成した。またメモリ・ロジック混載型半導体装置ではｐウエル３とｎウエル４の境界には素子分離２領域があり、ゲート電極のシリコン層１４ｎ、１４ｐにおける接続部はこの領域の溝埋め込み酸化膜５の上に設定されることが多い。また、本実施例の効果を確認するため、シリコン膜内のｐ型とｎ型の接続領域上のＷ膜２５、ＷＮＸ膜２４を除去しない、すなわち従来の半導体装置で問題となったこれらの層を介した不純物拡散経路がある素子も同時に比較のために作製した。
【００５６】
本実施例の効果は以下の各実施例を記載した後、全体をまとめて比較しながら説明する。
【００５７】
実施例２
本実施例を図７を用いて説明する。図７（Ａ）〜図７（Ｄ）の工程は実施例１と同じ工程であるが、本実施例では実施例１と異なりｎ型不純物とｐ型不純物の接続境界のＷ膜２５、ＷＮＸ膜２４層の除去とともにその下のシリコン膜１４ｎ、１４ｐも同時に除去するようにしている。この場合は実施例１における膜厚３０ｎｍ程度の窒化シリコン膜２９をドライエッチングマスクとしてアモルファスシリコン膜のｎ型不純物とｐ型不純物の接続境界のＷＮＸ膜２４とＷ膜２５を除去する工程（図２（Ａ））を省略した。そのかわりにプラズマＣＶＤ法で例えば４８０℃で窒化シリコン膜３４を１２０ｎｍ堆積し（図７（Ｅ））、この窒化シリコン膜をマスクとしてゲート電極、配線パターンを加工する際に、該境界部のＷ膜２５、ＷＮＸ膜２４そしてシリコン膜１４ｎ、１４ｐを同時に加工して除去した。この結果ｎ型領域とｐ型領域が完全に分離されるため、両領域の電気的導通が無くなる。次に実施例１と同様に窒化シリコン膜からなるスペーサ１１ｓを設けた（図８（Ａ））。なおこのｎ型領域とｐ型領域を接続する方法として、その上に層間絶縁膜を形成し、ｎ型領域とｐ型領域の上のタングステン層２５に接続するコンタクト孔を開けて、層間絶縁膜上に設けられる配線層でｎ型領域とｐ型領域を接続する方法がある。しかしこの方法を用いると、ホトリソグラフィ工程において、ゲート電極、配線パターン、コンタクト孔パターンそしてその上の配線パターン間のマスクあわせ余裕をとる必要が生じるため、半導体集積回路装置の高集積化の障害になる。
【００５８】
このため接続部のＷ膜２５、ＷＮＸ膜２４、シリコン膜１４ｎ、１４ｐ除去し、スペーサ１１ｓを形成した後、プラズマＣＶＤ技術を用いて４２０℃でシリコン酸化膜６２を基板上の全面に形成した。この後、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法でゲート電極、配線パターン上の平坦部のシリコン酸化膜６２と窒化シリコン膜３４を研磨により除去して、ゲート電極、配線の上面窒化シリコン膜の下のＷ膜２５を露出させ、ｐ型領域とｎ型領域の境界部の溝部分にのみ該シリコン酸化物を残存せしめた（図８（Ｂ））。なお、ゲート電極、配線部以外の凹部はＣＭＰプロセス後に該シリコン酸化膜６２が残存するため、試料全体が平坦化される。
【００５９】
この後にスパッター法で窒化チタン４２を１００ｎｍ堆積し、この膜を両領域間の電極・配線を接続できるようにパターン形成した（図８（Ｃ））。なお、本実施例ではｐ型領域とｎ型領域の両領域の電極・配線間隙にはスペーサ１１ｓと酸化物６２が埋め込まれているが、この間隙にこれらの絶縁膜を埋め込まないで、上記の窒化チタン膜３５を形成することも可能である（図８（Ｄ））。この場合は、窒化シリコン膜厚を溝幅の２倍より厚くなるように設定して、間隙をこの膜で埋め込めるようにすることが望ましい。次に再度ＣＭＰ技術を用いて平坦部の窒化チタンを除去して間隙部のみに残存せしめる。
【００６０】
以上の工程の後にもう一度層間絶縁膜４０となるシリコン酸化膜を４２０℃で１００ｎｍ堆積した（図９（Ａ））。次に電気的導通をとるためのコンタクト孔をドライエッチング法を用いて該シリコン膜に開け、通常の半導体装置で用いられているＴｉ／ＴｉＮ／Ｗの複合体からなるコンタクトプラグ２３を形成した（図９（Ｂ））。さらに層間絶縁層４０の上にスパッター法で形成したＷ膜６９とＣＶＤ法で形成したＷ膜７０の重ね構造からなる配線３３を形成した（図９（Ｃ））。
【００６１】
この後、実施例１と同じように、メモリ・ロジック混載型半導体装置の製造過程で経る熱プロセス条件を範囲に含む条件で熱処理を行った。また測定端子のためのパッド部の絶縁膜除去は実施例１と同じである。なお、本実施例ではゲート電極、配線の該境界部の接続金属として窒化チタン４２を用いたが、この他に窒化ジルコニウム、窒化ハフニウム、窒化タンタルおよびこれらの金属の炭化物、導電性の金属酸化物でも本発明の目的であるりん、ボロンなどの不純物の相互拡散を抑止するとともに、両領域の導通を確保する層として用いることができる。また前記窒化チタン４２または窒化ジルコニウム、窒化ハフニウム、窒化タンタル膜の上にさらにタングステンまたはモリブデンの金属膜を重ねて形成してもよい。
【００６２】
本実施例によると、先に述べたようなコンタクト孔、およびさらに上層の接続配線のためのマスク合わせ余裕が不要になるため、半導体装置の高集積化が図れる。本実施例の不純物相互拡散阻止効果については後述する実験データにて示す。
【００６３】
なお本実施例２ではｐ型シリコン膜１４ｐを有するゲート電極、配線とｎ型シリコン膜１４ｎを有するゲート電極、配線の境界部の隙間にはシリコン酸化膜６２が埋め込まれるが、この埋め込み材料としては窒化シリコンやアルミナなどの絶縁膜を用いることができる。この場合はゲート電極加工関連のプロセスを上記からの変更が必要になる場合がある。
【００６４】
実施例３
図１０を用いて本実施例を説明する。なお図１０では本実施例特有の関連工程のみを示した。図１０（Ａ）〜図１０（Ｃ）までの工程は実施例１と同様に、素子分離溝２の形成、ｐ型ウエル３およびｎ型ウエル４の形成、ゲート絶縁膜６の形成、ｎ型領域１４ｎおよびｐ型領域１４ｐのシリコン膜の形成、ＷＮＸ膜２４とＷ膜２５の形成（図１０（Ａ））、窒化シリコン膜２９の形成（図１０（Ｂ））、ホトリソグラフィによる窒化シリコン膜２９のパターニングを行う（図１０（Ｃ））。ここで実施例１ではアモルファスシリコン膜のｎ型不純物とｐ型不純物の接続境界の窒化シリコン膜２９をパターニング加工し、このパターニングされた窒化シリコン２９をドライエッチングマスクとしてこの領域のＷＮＸ膜２４とＷ膜２５を除去した。
【００６５】
本実施例ではＷＮＸ膜２４とＷ膜２５を除去することなく、窒化シリコン膜２９をマスクとしてイオン打ち込み技術によりＷ膜２５とＷＮｘ膜２４に炭素７３をドーピングした。この炭素の打ち込みは５ｋｅＶでドーズ量を１×１０１６／ｃｍ２とした。そしてこの６５０℃で１０分間窒素雰囲気熱処理を行い、このイオン打ち込みされたＷ膜２５とＷＮｘ膜２４の領域を金属炭化物７４にした（図１１（Ａ））。この後に再度、プラズマＣＶＤ装置を用いて窒化シリコン膜３４を１２０ｎｍ堆積し、この膜を用いてＷＮＸ膜２４、Ｗ膜２５とシリコン膜１４ｎ、１４ｐをゲート電極、配線パターンに加工した。その後ゲート実施例１と同様にゲート電極側壁にサイドウォールスペーサ１１ｓを形成し（図１１（Ｂ））、層間絶縁膜４０となるシリコン酸化膜を堆積した後Ｔｉ／ＴｉＮ／Ｗの複合体からなるコンタクトプラグ２３を形成し、さらに層間絶縁層４０の上にスパッター法で形成したＷ膜６９とＣＶＤ法で形成したＷ膜７０の重ね構造からなる配線３３を形成した（図１１（Ｃ））。ここで金属炭化物７４によって分離されたＷＮＸ膜２４、Ｗ膜２５を窒化チタン３５によって接続してもよい（図１１（Ｄ））。平面図は図２２（Ｂ）にしめす。
【００６６】
本実施例ではＷＮＸ膜２４とＷ膜２５に打ち込まれた炭素を含有させた領域を後の熱工程でタングステン炭化物に変化させることにより、不純物の相互拡散を抑止する効果がある。なお、炭素のかわりに窒素あるいは酸素をイオン打ち込みして、該境界領域に高濃度窒素含有の窒化タングステンあるいは酸化タングステンを形成することにより拡散を抑止することもできる。評価結果は他の実施例と同様に後述する。
【００６７】
実施例４
本実施例を図１２に示す。本例では実施例１または実施例２のようにｎ型領域・ｐ型領域のシリコン境界領域にあるＷＮＸ膜２４、Ｗ膜２５とアモルファスシリコン膜１４ｎ、１４ｐなどを分断しない。実施例１と同様に、ゲート絶縁膜６を形成し（図１２（Ａ））、アモルファスシリコン膜１４ａを形成し（図１２（Ｂ））、イオン打ち込み技術によりアモルファスシリコン膜の１４ｎ、１４ｐ領域に各不純物をドーピングした後、窒素雰囲気で９５０℃、１０秒の熱処理を行い、アモルファスシリコンを多結晶シリコンに変化させた（図１２（Ｃ））。次に下地のシリコン膜１４ｎ、１４ｐ表面をウエット酸化雰囲気に５００℃で１０秒さらし、表面に酸素付着層６１を形成させ、その後に非ドープアモルファスシリコン膜６０を実施例１または実施例２と同じプロセス条件で２０ｎｍ堆積した（図１２（Ｄ））。次にＷＮＸ膜２４とＷ膜２５を形成し（図１２（Ｅ））、実施例１と同じように窒化シリコン膜３４を形成し（図１３（Ａ））、この窒化シリコン膜３４膜を所望パターンに加工して、さらにパターニングした窒化シリコン膜３４をドライエッチングのマスクに用いてＷＮＸ膜２４、Ｗ膜２５とアモルファスシリコン膜６０、ドーピングされた多結晶シリコン１４ｎ、１４ｐをゲート電極形状、配線形状に加工した。本実施例ではこの後、層間絶縁膜４０としてのシリコン酸化膜を実施例１と同じ条件で形成し、Ｔｉ／ＴｉＮ／Ｗの複合体からなるコンタクトプラグ２３を形成し、さらに層間絶縁層４０の上にスパッター法で形成したＷ膜６９とＣＶＤ法で形成したＷ膜７０の重ね構造からなる配線３３を形成した（図１３（Ｂ））。平面図は図２２（Ｃ）にしめす。その後に実施例１〜３と同様に相互拡散を評価するための熱処理を行った。
【００６８】
本実施例における酸素付着層６１と表面のアモルファスシリコン膜６０は後の熱工程でシリコン膜１４ｎ、１４ｐに含有させておいたりんやボロンが後の熱工程でその上に形成されているＷＮＸ膜２４、Ｗ膜２５に拡散するのを遅らせる効果を持つ。なお、この付着層としてシリコン膜１４ｎ、１４ｐ表面を例えばアルコールなどの炭素を含有したガス雰囲気で例えば６００℃で２０秒さらし、表面に炭素付着層６１を形成することによっても同様の効果が得られる。また例えば４８０℃などの温度でアンモニアプラズマにさらすことにより、窒素付着層を形成することによっても同様の効果が得られる。
【００６９】
なお、金属層とシリコン層間の接触抵抗は界面におけるシリコン層内不純物濃度により左右される。このため本実施例の構造ではＷＮＸ膜２４とＳｉ層６０の界面のシリコン層内不純物濃度が少ないことが心配された。しかし２次イオ質量分析によるゲート電極、配線膜内の深さ方向不純物濃度分布の分析結果によれば、例えばＷ（２５）／ＷＮｘ（２４）／Ｓｉ（６０）／ｐｏｌｙ−Ｓｉ（１４ｐ）に示される構造では、図１４に示すように混載半導体装置形成熱処理工程を経た後はＷＮＸ膜２４とＳｉ層６０の界面でのボロン濃度はオーミックコンタクトに必要なボロン不純物濃度である約５×１０１９／ｃｍ３に達していることが確認された。
【００７０】
なお、上記のアモルファスシリコン膜６０に代えて、Ｇｅ（ゲルマニウム）を５％から最大で５０％前後含んだシリコン膜で構成することもできる。シリコンにＧｅを含ませた場合は、シリコンのバンドギャップが狭くなることや、不純物の固溶限界が高くなることに起因して、上層のＷＮＸ膜２４とＳｉ膜６０の接触抵抗が低減される利点がある。シリコンにＧｅを含ませるには、シリコン膜にイオン注入でＧｅを導入する方法の外、モノシラン（ＳｉＨ４）とＧｅＨ４とを使ったＣＶＤ法によってＧｅを含んだシリコン膜を堆積する方法がある。
【００７１】
実施例５
本実施例では実施例１と同様に、ゲート絶縁膜６を形成し（図１５（Ａ））、アモルファスシリコン膜１４ａを形成し（図１５（Ｂ））、イオン打ち込み技術によりアモルファスシリコン膜の１４ｎ、１４ｐ領域に各不純物をドーピングした後、窒素雰囲気で９５０℃、１０秒の熱処理を行い、アモルファスシリコンを多結晶シリコンに変化させた（図１５（Ｃ））。その後ＷＦ６ガスとＳｉＨ４ガスを用いたＣＶＤ技術により、例えば６３０℃で１０ｎｍ厚さのタングステンシリサイド（ＷＳｉｘ膜）６３を形成した。次にこの膜の上にスパッタリング法で膜厚７ｎｍ程度のＷＮＸ膜２４と膜厚７０ｎｍ程度のＷ膜２５を形成した（図１５（Ｄ））。
【００７２】
その後Ｗ膜２５の上部にプラズマＣＶＤ法を用いて、窒化シリコン膜２９を堆積し、通常のホトリソグラフィ技術とドライエッチング技術でｎ型不純物１４ｎとｐ型不純物１４ｐの接続境界の窒化シリコン膜２９を局所的に除去加工し、この窒化シリコン２９をドライエッチングマスクとしてｎ型不純物とｐ型不純物が接続されている領域におけるＷＮＸ膜２４とＷ膜２５とＷＳｉｘ膜６３を除去する（図１６（Ａ））。
【００７３】
次に再びプラズマＣＶＤ法で窒化シリコン膜３４を堆積し、この窒化シリコン膜３４を所望のパターンに加工し、このパターンニングされた窒化シリコン膜３４をマスクとしてＷ膜２５、ＷＮＸ膜２４、ＷＳｉｘ膜６３そしてシリコン膜１４ｎ、１４ｐをドライエッチング加工してゲート電極および配線をパターン形成する。この後にプラズマＣＶＤ法を用いて窒化シリコン膜を形成し、さらに異性プラズマエッチング技術を用いてこの窒化シリコン膜をエッチングしてパターンニングされたゲート電極側壁にサイドウォールスペーサ１１ｓを形成した。熱処理の後、層間絶縁膜４０としてのシリコン酸化膜をＣＶＤ法で堆積し、Ｔｉ／ＴｉＮ／Ｗの複合体からなるコンタクトプラグ２３を形成し、さらに層間絶縁層４０の上にスパッター法で形成したＷ膜６９とＣＶＤ法で形成したＷ膜７０の重ね構造からなる配線３３を形成した（図１６（Ｂ））。ここで分離されたＷ膜２５、ＷＮＸ膜２４、ＷＳｉｘ膜６３を接続するためにサイドウォールスペーサ１１ｓの上に窒化チタン３５を形成して接続してもよい（図１６（Ｃ））。または分離されたＷ膜２５、ＷＮＸ膜２４、ＷＳｉｘ膜６３の部分に窒化チタン３５を埋め込んで接続してもよい（図１６（Ｄ））。平面図は図２２（Ｄ）にしめす。
【００７４】
なおこのＷＳｉｘ膜６３は、上記各実施例においてＷＮＸ膜２４がシリコンベース膜に直接接触する構造で生じる界面での接触抵抗増大を避けるために用いた。このＷＳｉｘ膜６３を適用しない場合は、半導体集積回路装置を形成後の該接触抵抗が約１×１０−５Ω・ｃｍから１×１０−３Ω・ｃｍと比較的高い値になるのに対して、このＷＳｉｘ膜６３をＷＮＸ膜２４と上記シリコンベース膜の間に挿入することにより、接触抵抗を５×１０−７Ω・ｃｍから５×１０−６Ω・ｃｍの範囲まで低減できた。なお、このＷＳｉｘ膜６３の形成は実施例１の構造以外の各実施例に適用しても同様の効果を発揮するのは言うまでもない。
【００７５】
実施例６
上記の実施例１〜実施例５ではＷ膜２５を形成しその上にシリコン窒化膜を形成する場合に、本願の目的である不純物の拡散経路の遮断あるいは拡散阻止域を形成できるまでの熱負荷をできるだけ低減するために低温プラズマＣＶＤ技術を適用したシリコン窒化膜の形成をおこなった。しかし、プラズマＣＶＤで形成した窒化シリコン膜２９、３４は多量の水素を含有している。この水素はシリコン膜にｐ型不純物のボロンを含有させたゲート電極、配線領域で、ボロンがｐ型シリコン膜からその下のゲート絶縁膜を通ってＭＩＳＦＥＴのチャンネル領域のシリコン基板まで漏れる現象を加速することがわかっている。これに対して減圧ＣＶＤ技術を用いて、比較的高温の７００℃ないし８００℃で形成した窒化シリコン膜は膜中に含有される水素量が非常に少なく、かつ外部からの水素拡散が少ない性質を有する。
【００７６】
これらの窒化シリコン膜からのボロンの漏れを評価するためゲート絶縁膜６のキャパシタ特性を評価した。本実施例では実施例１と同様にゲート絶縁膜６、シリコン膜１４ｎ・１４ｐ、ＷＮＸ膜２４、Ｗ膜２５を形成した後に減圧ＣＶＤ法で２０ｎｍの窒化シリコン膜６４を形成した後に上記の各実施例と同じ条件でプラズマＣＶＤ法を用いて窒化シリコン膜２９あるいは３４を堆積したＭＯＳキャパシタ（図１８（Ｂ））とこの減圧ＣＶＤ法による窒化シリコン膜６４を形成しない実施例１〜５のようなプロセスによるＭＯＳキャパシタを作製し、これらのキャパシタのフラットバンド電圧（ＶＦＢ）の熱処理による変動量を評価した。なお、ＶＦＢはＭＩＳＦＥＴの閾値電圧に対応することは言うまでもない。
【００７７】
本実施例ではｎ型ウエル４の上に３．５ｎｍ厚さのＳｉＯ２ゲート酸化膜６を形成し（図１７（Ａ））、アモルファスシリコン膜１４ａを形成し（図１７（Ｂ））、イオン打ち込み技術によりアモルファスシリコン膜の１４ｎ、１４ｐ領域に各不純物をドーピングした後、窒素雰囲気で９５０℃、１０秒の熱処理を行い、アモルファスシリコンを多結晶シリコンに変化させた（図１７（Ｃ））。その後ＷＦ６ガスとＳｉＨ４ガスを用いたＣＶＤ技術により、例えば６３０℃で１０ｎｍ厚さのタングステンシリサイド（ＷＳｉｘ膜）６３を形成した。次にこの膜の上にスパッタリング法で膜厚７ｎｍ程度のＷＮＸ膜２４と膜厚７０ｎｍ程度のＷ膜２５を形成した（図１７（Ｄ））。続いて減圧ＣＶＤ技術を用いて、比較的高温の７００℃ないし８００℃で２０ｎｍの厚さの窒化シリコン膜６４を形成し、次にプラズマＣＶＤ法で窒化シリコン膜３４を堆積し、この窒化シリコン膜３４、６４を所望のパターンに加工し、このパターニングされた窒化シリコン膜３４、６４をマスクとしてＷ膜２５、ＷＮＸ膜２４、ＷＳｉｘ膜６３そしてシリコン膜１４ｎ、１４ｐをドライエッチング加工してゲート電極パターンを形成する（図１８（Ａ））。
【００７８】
続いて層間絶縁膜４０としてのシリコン酸化膜をＣＶＤ法で堆積し、Ｔｉ／ＴｉＮ／Ｗの複合体からなるコンタクトプラグ２３をＷ膜２５に接続するように形成し、さらに層間絶縁層４０の上に配線３３を形成した（図１８（Ｂ））。
【００７９】
なお図１８（Ｂ）に示すようにｐ型ウエル３上にも同時にＭＯＳキャパシタを形成したが、本実施例の目的とは関係無いので説明を省略する。このようにして形成したＭＯＳキャパシタを窒素雰囲気で６００℃から１０００℃の範囲で６０秒の熱処理を行った。
【００８０】
そのフラットバンド電圧（ＶＦＢ）の測定結果を図１９に示す。図１９（Ａ）は減圧ＣＶＤによる窒化シリコン膜６４を形成しないでプラズマＣＶＤ法で窒化シリコン膜３４をＷ膜２５の上に堆積した場合の構造図でそのフラットバンド電圧（ＶＦＢ）特性は図１９（Ｃ）の測定値（Ａ）に示される。測定値（Ａ）に示される減圧ＣＶＤ窒化シリコン膜６４を含まないキャパシタでは、おおよそ８００℃あたりからＭＯＳキャパシタのフラットバンド電圧（ＶＦＢ）の熱処理による変動の兆候がみられ、さらに９００℃以上ではその変動量は急激に増大した。
【００８１】
一方、図１９（Ｂ）は減圧ＣＶＤによる窒化シリコン膜６４をＷ膜２５の上に形成したのちプラズマＣＶＤ法で窒化シリコン膜３４を窒化シリコン膜６４の上に堆積した場合の構造図でそのフラットバンド電圧（ＶＦＢ）特性は図１９（Ｃ）の測定値（Ｂ）に示される。測定値（Ｂ）に示される窒化シリコン膜６４を設けたキャパシタではＶＦＢの熱処理による変動が飛躍的に抑制された。熱処理によるＶＦＢの変動はプラズマＣＶＤ膜に含有されていた水素によりボロン漏れが増速されたことを示している。図１９より、ボロン漏れの観点からは減圧ＣＶＤ窒化膜６４を適用しない場合、熱負荷を８００℃以下に制限することが必要であることがわかる。
【００８２】
なお、ボロン漏れ量を少なくするには、Ｗ膜２５上に形成する窒化シリコン膜の全てを減圧ＣＶＤ法により形成することが考えられる。しかしこれらに相当する厚い窒化シリコン膜を減圧ＣＶＤ法で形成すると、ゲート電極、配線が長時間の高温プロセスを経ることになる。しかしこれらの窒化シリコン膜を形成する段階においては、上記実施例１〜５で適用した不純物の相互拡散の抑止あるいは遮断に関する対策を行う前のプロセス段階であり減圧ＣＶＤ法の高温プロセスによる不純物の相互拡散が減圧ＣＶＤ法による窒化シリコン形成段階で起きてしまうことになる。このため減圧ＣＶＤ法で窒化シリコン膜を形成する場合はその不純物の相互拡散を許容できる程度の熱負荷に抑制する必要がある。上記のＭＯＳキャパシタ作製で適用した減圧ＣＶＤ法による窒化シリコン膜６４はこの点を考慮したものである。
【００８３】
熱負荷と不純物の相互拡散による多結晶シリコン膜１４ｎ、１４ｐとその上のＷＮＸ膜２４またはＷＳｉｘ膜６３間の接触抵抗の増加との関係について以下にしめす。上の各実施例の説明箇所では、ＷＳｉｘ膜６３は、上記各実施例においてＷＮＸ膜２４およびＷ膜２５を介した不純物の相互拡散による接触抵抗の増大を抑止あるいは遮断する効果について述べなかった。以下に各実施例により作製した不純物相互拡散評価素子（図６）における接触抵抗評価結果について述べる。
【００８４】
図２０は図中に示したように、ｎ型不純物であるりんがシリコン膜内に拡散源６５として存在し、接触抵抗評価部にはｐ型不純物であるボロンを含有するシリコン膜１４ｐで構成されている場合を示す。一方、図２１はその逆に拡散源領域のシリコン膜６７にはボロンを含有しており、接触抵抗評価部にはりんを含有するシリコン膜１４ｎで構成されている素子の接触抵抗評価結果を示す。図２０，図２１の横軸は接触抵抗評価部２７と拡散源端部２８間の距離、すなわちシリコン膜上に形成したＷＮＸ膜２４、Ｗ膜２５あるいはＷＳｉｘ膜６３を介した不純物の横方向拡散距離ｘを示し、縦軸は不純物相互拡散による接触抵抗の増大率をしめす（同一チップに設けた不純物拡散源を有さない素子、すなわち不純物の相互拡散が無い素子の場合の接触抵抗値に対する比を示す）。
【００８５】
図２０（Ａ）および図２１（Ｂ）は実施例１〜５を適用しない場合の接触抵抗評価結果である。図２０（Ａ）および図２０（Ｂ）からわかるように、従来どおりのポリメタルゲート電極構造、すなわちｎ型不純物とｐ型不純物が接続されているポリシリコン膜上に形成したＷＳｉｘ膜６３、ＷＮＸ膜２４あるいはＷ膜２５を形成して、ＷＳｉｘ膜６３、ＷＮＸ膜２４あるいはＷ膜２５を分断しない場合は不純物の相互拡散による接触抵抗の顕著な増大がみられる。図２０（Ｂ）より、金属、金属化合物膜を介した拡散はりんのほうがボロンより大きいと言える。
【００８６】
Ｗ膜２５／ＷＮＸ膜２４／シリコン膜の積層構造では、りん拡散による接触抵抗の増大率は８００℃、１０分程度の熱処理で約４桁に達している。７５０℃まで温度を下げると増大率は１桁から２桁までに減少する。一方図２１（Ｂ）より、ボロンの場合は８００℃の熱処理で接触抵抗は３桁増大した。そして７５０℃まで熱処理温度を低下させると、ボロンの拡散による接触抵抗の増大はみられなかった。
【００８７】
またＷ膜２５／ＷＮＸ膜２４／ＷＳｉｘ膜６３／シリコン膜の積層構造では、いずれの場合も接触抵抗はおおよそ半桁程度さらに増大した。これらの増大率はＷＳｉｘ膜／シリコン膜の２層構造からなるポリサイドゲーと同程度であった。
【００８８】
なお、今回作製したチップには、拡散距離ｘが０μｍから１μｍの不純物相互拡散評価素子を設けた。図２０（Ｂ）、図２１（Ｂ）が示しているように、８００℃程度の比較的低温の熱工程でも拡散距離１μｍ程度まで達することがわかった。正確な拡散定数を求めるには、さらに拡散距離ｘの長い素子を作製する必要である。なお、これらの図に示した一連の実験結果より、本発明のゲート電極、配線における不純物拡散経路に抑制、あるいは阻止領域を設けるまで（積層構造膜をゲート電極、配線パターンに加工するまで）に経る熱プロセスは７５０℃以下に設定することが求められる。この条件であれば不純物の拡散による接触抵抗の増大率は１桁程度と高速動作が要求される半導体集積回路装置作製プロセスに適用できる。
【００８９】
次に実施例１〜５を適用した素子の評価結果を図２０（Ａ）、図２１（Ａ）に示す。各実施例ともに半導体集積回路装置作製に必要な９５０℃、１０秒から１０５０℃１秒の瞬間アニールに耐える特性を確保できることがわかった。これらの結果より、実施例４のようにｎ型不純物とｐ型不純物領域が形成されたシリコン膜の上にノンドープシリコン層あるいはＳｉＧｅ層を形成して不純物の拡散を遅らせるようにした構造、または実施例６のようにＷ膜２５の上に減圧ＣＶＤ法で形成した窒化シリコン膜の上にプラズマＣＶＤ法で形成した窒化シリコン層を形成することにより窒化シリコン膜中の水素によるボロン漏れを対策した構造、または実施例５のようにＷ膜２５／ＷＮＸ膜２４／ＷＳｉｘ膜６３／シリコン膜の積層構造にすることにより接触抵抗を低減する構造、または実施例１のように不純物の相互拡散を防止するためにＷ膜２５／ＷＮＸ膜２４を分断する構造、または実施例３のようにｎ型不純物とｐ型不純物領域の界面の領域のＷ膜２５／ＷＮＸ膜２４に炭素・窒素・酸素等を注入して相互拡散を防止する構造などを適用することにより、不純物の相互拡散、ボロン漏れなどの問題が無く、低接触抵抗を確保した高速のポリメタルゲート相補型ＭＩＳ高集積回路装置を実現できた。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施例６では減圧ＣＶＤ装置を用いて窒化シリコン薄膜６４を形成したが、このかわりに他の膜を用いることもできる。その例として、アンモニアガスを用いないで窒素ガスを用いたプラズマＣＶＤ窒化シリコン膜を適用できる。この膜を形成するには、アンモニアガスを用いる場合より高温の６００℃〜７００℃が必要であるが、減圧ＣＶＤより低温化が可能であり、かつ所望膜厚の窒化シリコン膜を形成する際に、ゲート電極、配線に加わる全プロセス熱負荷が少ない利点がある。したがって不純物の拡散対策としても有利である。またこの膜はアンモニアガスを用いた場合のように膜に含有している水素量が少ないので、ボロン漏れ対策としても好都合である。
【００９１】
前記実施の形態では、ＤＲＡＭ、ＤＲＡＭ混載ロジックＬＳＩの場合について説明したが、これらのＬＳＩに限定されるものではなく、ポリメタル（Ｐｏｌｙｍｅｔａｌ）構造の導電膜でゲート電極を形成したＭＩＳＦＥＴを有するＬＳＩ、例えばＣＭＯＳロジックＬＳＩ、フラッシュメモリなど幅広く適用することができる。
【００９２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９３】
ポリメタル構造を有する相補型ＭＩＳＦＥＴからなる半導体集積回路装置において、ｐ型シリコン膜を有するゲート電極、配線領域とｎ型シリコン膜を有するゲート電極、配線領域の接続領域におけるＷＮＸ膜／Ｗ膜を介した不純物の相手方領域への相互拡散によるＷＮＸ膜／多結晶シリコン膜界面の接触抵抗の増加を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施形態である実施例１における製造プロセスと各プロセスステップにおける要部断面図。
【図２】本発明の実施形態である実施例１における製造プロセスと各プロセスステップにおける要部断面図。
【図３】本発明の実施形態である実施例１における製造プロセスと各プロセスステップにおける要部断面図。
【図４】本発明の一実施の形態であるメモリ・ロジック混載型半導体装置の要部断面図である。
【図５】本発明の一実施の形態である相補型ＭＩＳ回路において、ｐ型シリコン膜を有するゲート電極、配線とｎ型シリコン膜を有するゲート電極、配線接続部における不純物相互拡散の説明図。
【図６】本発明の一実施の形態である不純物相互拡散評価素子。
【図７】本発明の実施形態である実施例２の応用例の要部断面図。
【図８】本発明の実施形態である実施例２の応用例の要部断面図。
【図９】本発明の実施形態である実施例２の応用例の要部断面図。
【図１０】本発明の実施形態である実施例３における製造プロセスと各プロセスステップにおける要部断面図。
【図１１】本発明の実施形態である実施例３における製造プロセスと各プロセスステップにおける要部断面図。
【図１２】本発明の実施形態である実施例４における製造プロセスと各プロセスステップにおける要部断面図。
【図１３】本発明の実施形態である実施例４における製造プロセスと各プロセスステップにおける要部断面図。
【図１４】本発明の一実施の形態である実施例４により形成されたゲート電極、配線膜内の深さ方向不純物濃度分布に関する２次イオ質量分析測定結果。
【図１５】本発明の実施形態である実施例５における製造プロセスと各プロセスステップにおける要部断面図。
【図１６】本発明の実施形態である実施例５における製造プロセスと各プロセスステップにおける要部断面図。
【図１７】本発明の実施形態である実施例６における製造プロセスと各プロセスステップにおける要部断面図。
【図１８】本発明の実施形態である実施例６における製造プロセスと各プロセスステップにおける要部断面図。
【図１９】本発明の実施形態である実施例６により形成されたＭＯＳキャパシタにおける窒素熱処理温度とボロン漏れによるフラットバンド電圧（ＶＦＢ）変動の関係。
【図２０】ｎ型不純物拡散評価素子におけるりん不純物拡散距離および熱負荷と接触抵抗増大率の関係。
【図２１】ｐ型不純物拡散評価素子におけるボロン不純物拡散距離および熱負荷と接触抵抗増大率の関係。
【図２２】実施例１，３，４，５のゲート電極の平面図。
【符号の説明】
１  半導体基板（ウエハ）
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  素子間分離溝埋め込み酸化シリコン膜
６  ゲート絶縁膜
７Ａ〜７Ｃ  ゲート電極
８、２９、３４、４１  窒化シリコン膜
９  ｎ−型半導体領域（ソース、ドレイン）
１０  ｐ−型半導体領域（ソース、ドレイン）
１１  窒化シリコン膜
１１ｓ  サイドウォールスペーサ
１２  ｎ＋型半導体領域（ソース、ドレイン）
１３  ｐ＋型半導体領域（ソース、ドレイン）
１４ａ  シリコン膜
１４ｎ、１４ｐ  シリコンベース膜
１５  層間絶縁膜
１６、１７  コンタクトホール
１８  プラグ
１９  酸化シリコン膜
２０  スルーホール
２１、２２  コンタクトホール
２３  プラグ
２４  ＷＮＸ膜
２５  Ｗ膜
２６  コバルトシリコン化合物（シリサイド）膜
２７  ブリッジ・ケルヴィン抵抗素子における接触抵抗評価箇所
２８  不純物相互拡散評価素子における多結晶シリコン層内の相手方不純物領域端部
３０〜３３  配線
３５  窒化チタン埋め込み膜
４０  層間絶縁膜
４２  窒化チタン膜
４３  スルーホール
４４  プラグ
４５  窒化シリコン膜
４６  酸化シリコン膜
４７  溝
４８  下部電極
４９  容量絶縁膜
５０  上部電極
５１  酸化シリコン膜
６０  シリコン膜あるいはＧｅを含有したシリコンベース膜
６１  酸素、炭素、あるいは窒素を含有した領域
６２  シリコン酸化膜（物）
６３  タングステンシリサイド膜
６４  減圧ＣＶＤ法で形成した窒化シリコン膜
６５  ｎ型不純物相互拡散評価素子におけるｎ型拡散源（りん）
６６  ｎ型不純物相互拡散評価素子における接触抵抗評価部のｐ型不純物含有シリコン膜領域（ボロン）
６７  ｐ型不純物相互拡散評価素子におけるｐ型拡散源（ボロン）
６８  ｐ型不純物相互拡散評価素子における接触抵抗評価部のｎ型不純物含有シリコン膜領域（りん）
６９  接触抵抗評価素子の電圧端子
７０  接触抵抗評価素子の電流端子
７１  りんの拡散経路
７２  ボロンの拡散経路
７３  イオン打ち込みされる炭素
７４  炭素化合物
Ｃ  情報蓄積用容量素子
Ｑｔ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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