(57)【要約】【課題】部分プログラムによるプログラムディスターブを防止することができる不揮発性半導体メモリ装置を提供する。【解決手段】不揮発性半導体メモリ装置は行と列に配列されたメモリセルのアレイを含む。列は少なくとも二つの列領域に分離され、各行は各列領域にそれぞれ配列される二つの電気的に絶縁されたワードラインに分離される。本発明のメモリ装置はプログラム動作の間レジスタにロードされたデータがいずれの列領域に属するかの可否を判別する回路と、行アドレス情報に応答して行のうち一つを選択し、判別結果により選択された行のワードラインのうち一つ又は全てをプログラム電圧に駆動する回路を付加的に含む。【選択図】図３
2004319070.tif 000002
【特許請求の範囲】
【請求項１】
行と列に配列されたメモリセルのアレイであって、前記列は少なくとも二つの列領域に分離され、前記各行は前記各列領域にそれぞれ配列される二つの電気的に絶縁されたワードラインに分離されたアレイと、
前記アレイにプログラムされるデータをラッチするレジスタと、
列アドレス情報に応答して前記プログラムされるデータを前記レジスタに伝達するゲート回路と、
プログラム動作の間、前記レジスタにロードされたデータがいずれの列領域に属するかの可否を判別するように構成される手段と、
行アドレス情報に応答して前記行のうち一つを選択し、前記判別結果により前記選択された行のワードラインのうち一つ又は全てをプログラム電圧に駆動する選択手段とを含むことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記判別手段は列アドレス情報に応じて、前記レジスタにロードされたデータがいずれの列領域に属するかの可否を判別することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記レジスタにロードされたデータが前記列領域の全てに属する時、前記選択手段は選択された行のワードラインを全て前記プログラム電圧に駆動することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記レジスタにロードされたデータが前記列領域中いずれか一つに属する時、前記選択手段は選択された行のワードラインのうち一つを前記プログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは前記ロードされたデータの列領域に対応することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記選択手段は、読み出し動作の間、前記判別手段の判別結果に関係なく選択された行の全てのワードラインを接地電圧に駆動することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
前記選択手段は、消去動作の間、前記判別手段の判別結果に関係なく選択された行の全てのワードラインを接地電圧に駆動することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項７】
前記選択手段は、
選択された行のワードラインのうち一つを前記プログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは前記列領域中一つに属する第１選択回路と、
前記選択された行のワードラインのうち一つを前記プログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは前記列領域中他の一つに属する第２選択回路とを含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
前記判別手段は、
前記列領域を選択するための列アドレスに応答して、前記レジスタにロードされたデータの属する列領域を検出し、検出結果として選択信号を発生する検出回路と、
前記選択信号に応答して前記第１及び第２選択回路に前記プログラム電圧を選択的に伝達するスイッチ回路とを含むことを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記プログラム電圧が供給される前記選択された行のワードラインを含む列領域内の非選択の行のワードラインにはパス電圧が印加されることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１０】
第１メモリブロックと第２メモリブロックとに分離されたアレイであって、前記第１及び第２メモリブロックのそれぞれは複数のＮＡＮＤストリングを有し、各ＮＡＮＤストリングは対応するワードラインにそれぞれ連結されたメモリセルを含むアレイと、
前記第１メモリブロックのワードラインのうち一つを選択し、選択されたワードラインをプログラム電圧に、そして非選択のワードラインをパス電圧に駆動する第１行デコーダ回路と、
前記第２メモリブロックのワードラインのうち一つを選択し、選択されたワードラインを前記プログラム電圧に、そして非選択のワードラインを前記パス電圧に駆動する第２行デコーダ回路と、
前記アレイにプログラムされるデータをラッチするページバッファ回路と、
列アドレスに応答して前記プログラムされるデータを前記ページバッファ回路に伝達するゲート回路と、
前記第１及び第２メモリブロックを選択するための列アドレスに応答して、前記ページバッファ回路にロードされたデータがいずれのメモリブロックにプログラムされるかの可否を判別し、判別結果として選択信号を発生する判別回路と、
前記第１及び第２メモリブロックそれぞれの対応するワードラインにそれぞれ供給される駆動信号を発生し、プログラム動作の間、前記駆動信号中一つは前記プログラム電圧を有し、残りの駆動信号は前記パス電圧を有する駆動信号発生回路と、
前記判別回路からの選択信号に応答して前記第１及び第２行デコーダ回路の全てに又はいずれか一つに前記駆動信号をスイッチするスイッチ回路とを含むことを特徴とするフラッシュメモリ装置。
【請求項１１】
前記判別回路は、
リセット信号によりそれぞれリセットされる第１及び第２フリップフロップと、
前記プログラム動作の間前記第１メモリブロックを指定するためのアドレス信号の入力に応答して前記第１フリップフロップをセットさせる第１セット回路と、
前記第１フリップ−フロップの出力信号を入力されて前記選択信号中第１選択信号を出力し、第１選択信号は活性化時高電圧を有する第１高電圧スイッチと、
前記プログラム動作の間前記第２メモリブロックを指定するためのアドレス信号の入力に応答して前記第２フリップフロップをセットさせる第２セット回路と、
前記第２フリップフロップの出力信号が入力されて前記選択信号中第２選択信号を出力し、第２選択信号は活性化時高電圧を有する第２高電圧スイッチとを含むことを特徴とする請求項１０に記載のフラッシュメモリ装置。
【請求項１２】
前記リセット信号はシーケンシャルデータ入力命令の入力時活性化されることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記スイッチ回路は前記第１及び第２選択信号に応答して動作し前記駆動信号にそれぞれ対応するスイッチを含み、
前記スイッチのそれぞれは前記第１選択信号に応答して前記第１行デコーダ回路に対応する駆動信号を伝達する第１空乏型ＭＯＳトランジスタと、前記第２選択信号に応答して前記第２行デコーダ回路に対応する駆動信号を伝達する第２空乏型ＭＯＳトランジスタとを含むことを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１４】
前記アレイはスペアフィールドメモリ領域を付加的に含み、前記スペアフィールドメモリ領域は前記第１及び第２メモリブロックにそれぞれ対応するスペアメモリブロックに分離され、前記スペアメモリブロックのそれぞれは対応するメモリブロックと共に配置されることを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１５】
同一の領域に配置されたメモリブロック及びスペアメモリブロックは同一の行デコーダ回路により制御されることを特徴とする請求項１４に記載のフラッシュメモリ装置。
【請求項１６】
複数のメモリブロックに分離されたアレイであって、前記メモリブロックのそれぞれは複数のＮＡＮＤストリングを有し、各ＮＡＮＤストリングは対応するワードラインにそれぞれ連結されたメモリセルを含むアレイと、
前記メモリブロックにそれぞれ対応し、それぞれが対応するメモリブロックのワードラインのうち一つを選択し、選択されたワードラインをプログラム電圧に、そして非選択のワードラインをパス電圧に駆動する複数の行デコーダ回路と、
前記アレイにプログラムされるデータをラッチするページバッファ回路と、
列アドレスに応答して前記プログラムされるデータを前記ページバッファ回路に伝達するゲート回路と、
前記メモリブロックを選択するための列アドレスに応答して、前記ページバッファ回路にロードされたデータがいずれのメモリブロックにプログラムされるかの可否を判別し、判別結果として選択信号を発生する判別回路と、
前記メモリブロックそれぞれの対応するワードラインにそれぞれ供給される駆動信号を発生し、プログラム動作の間、前記駆動信号中一つは前記プログラム電圧を有し、残りの駆動信号は前記パス電圧を有する駆動信号発生回路と、
前記判別回路からの選択信号に応答して前記行デコーダ回路に前記駆動信号を選択的にスイッチするスイッチ回路とを含み、
前記駆動信号は前記ページバッファ回路にロードされたデータがプログラムされる一つ又はそれより多い行デコーダ回路に伝達されることを特徴とするフラッシュメモリ装置。
【請求項１７】
前記アレイはスペアフィールドメモリ領域を付加的に含み、 前記スペアフィールドメモリ領域は前記メモリブロックにそれぞれ対応するスペアメモリブロックに分離され、前記スペアメモリブロックのそれぞれは対応するメモリブロックと共に配置されることを特徴とする請求項１６に記載のフラッシュメモリ装置。
【請求項１８】
同一の領域に配置されたメモリブロック及びスペアメモリブロックは同一の行デコーダ回路により制御されることを特徴とする請求項１７に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであり、より詳しくはフラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
半導体メモリ装置に貯蔵されたデータのリフレッシュを不要とし、かつ電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が次第に増加している。又、メモリ装置の貯蔵容量及び集積度を高めることが現在の流れである。貯蔵されたデータのリフレッシュを不要として大容量及び高集積度を提供する不揮発性半導体メモリ装置の一例がＮＡＮＤ型フラッシュメモリ装置である。フラッシュメモリ装置はパワーオフ時さえデータをそのまま維持するので、電源が急に遮断されることがある電子装置（例えば、携帯用端末機、携帯用コンピュータ、等等）に幅広く使用されている。
【０００３】
図１は一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置１０はメモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）２０、行選択回路（ｒｏｗ  ｓｅｌｅｃｔｉｏｎ  ｃｉｒｃｕｉｔ）（図には“Ｘ−ＳＥＬ”と表記される）４０、および感知及びラッチ回路（ｓｅｎｓｅ  ａｎｄ  ｌａｔｃｈ  ｃｉｒｃｕｉｔ）（又はページバッファ回路と呼ばれる）６０を含む。メモリセルアレイ２０はビットラインＢＬ０〜ＢＬｍにそれぞれ連結される複数のセルストリング（又はＮＡＮＤストリング）２１を含む。各列のセルストリング２１は第１選択トランジスタとしてのストリング選択トランジスタ（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）ＳＳＴ、第２選択トランジスタとしての接地選択トランジスタ（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）ＧＳＴ、および選択トランジスタＳＳＴ，ＧＳＴの間に直列連結された複数のフラッシュＥＥＰＲＯＭセルＭＣｎ（ｎ＝０〜１５）から構成される。各列のストリング選択トランジスタＳＳＴは対応するビットラインに連結されたドレインと、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ）ＳＳＬに連結されたゲートを有する。接地選択トランジスタＧＳＴは共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）ＣＳＬに連結されたソースと、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ）ＧＳＬに連結されたゲートを有する。ストリング選択トランジスタＳＳＴのソースと接地選択トランジスタＧＳＴのドレインとの間にはフラッシュＥＥＰＲＯＭセルＭＣ１５〜ＭＣ０が直列連結されている。各セルストリングのセルはフローティングゲートトランジスタから構成され、トランジスタの制御ゲートは対応するワードラインＷＬ１５〜ＷＬ０にそれぞれ連結される。
【０００４】
ストリング選択ラインＳＳＬ、ワードラインＷＬ０〜ＷＬ１５、および接地選択ラインＧＳＬは行選択回路４０に電気的に連結されている。行選択回路４０は行アドレス情報に応じてワードラインのうち一つのワードラインを選択し、選択されたワードラインと非選択のワードラインに各動作モードによるワードライン電圧を供給する。例えば、行選択回路４０はプログラム動作モード時、選択されるワードラインにプログラム電圧（ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）（例えば、１５Ｖ〜２０Ｖ）を供給し、非選択のワードラインにパス電圧（ｐａｓｓ  ｖｏｌｔａｇｅ）（例えば、１０Ｖ）を供給する。行選択回路４０は読み出し動作モード時、選択されるワードラインに接地電圧ＧＮＤを供給し、非選択のワードラインに読み出し電圧（ｒｅａｄ  ｖｏｌｔａｇｅ）（例えば、４．５Ｖ）を供給する。プログラム電圧、パス電圧、および読み出し電圧は電源電圧より高い高電圧である。メモリセルアレイ２０を通じて配列されるビットラインＢＬ０〜ＢＬｍは感知及びラッチ回路６０に電気的に連結されている。感知及びラッチ回路６０は読み出し動作モードでビットラインＢＬ０〜ＢＬｍを通じて選択されたワードラインのフラッシュＥＥＰＲＯＭセルからデータを感知し、プログラム動作モードでプログラムされるデータによりビットラインＢＬ０〜ＢＬｍに電源電圧（又はプログラム禁止電圧）（ｐｒｏｇｒａｍ−ｉｎｈｉｂｉｔｅｄ  ｖｏｌｔａｇｅ）又は接地電圧（又はプログラム電圧）（ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ）をそれぞれ供給する。
【０００５】
ＮＡＮＤ型フラッシュメモリ装置において、よく知られたように、セル構造特性上プログラムされるべきでないセル（以下、プログラム禁止セルと称する）がプログラム電圧によりソフトプログラムされることがあり、これはプログラムディスターブ（ｐｒｏｇｒａｍ  ｄｉｓｔｕｒｂａｎｃｅ）と呼ばれる。プログラム禁止セルのプログラムディスターブは、プログラム禁止セルの属したセルストリングのチャンネル電圧を高めることにより防止され、これはセルフブースティングスキームと呼ばれる。セルストリングのチャンネル電圧は非選択のワードラインにそれぞれ供給されるパス電圧に依存する。パス電圧が高いほどプログラム禁止セルがソフトプログラムされる程度を緩和することができる。反面、パス電圧が高まれば、非選択のワードラインそれぞれに連結されたメモリセルがパス電圧によりソフトプログラムされることがあり、これはパスディスターブ（ｐａｓｓ  ｄｉｓｔｕｒｂａｎｃｅ）と呼ばれる。従って、パス電圧は以上の条件を考慮して決定される。
【０００６】
前述したセルフブースティングスキームを用いたプログラム禁止方法は特許文献１のＵ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，６７７，８７３に“ＭＥＴＨＯＤ  ＯＦ  ＰＲＯＧＲＡＭＭＩＮＧ  ＦＬＡＳＨ  ＥＥＰＲＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＴＯ  ＰＲＥＶＥＮＴ  ＩＮＡＤＶＥＲＴＥＮＴ  ＰＲＯＧＲＡＭＭＩＮＧ  ＯＦ  ＮＯＮＤＥＳＩＧＮＡＴＥＤ  ＮＡＮＤ  ＭＥＭＯＲＹ  ＣＥＬＬＳ  ＴＨＥＲＥＩＮ”という題目で、さらに特許文献２のＵ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，９９１，２０２に“ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＤＵＣＩＮＧ  ＰＲＯＧＲＡＭ  ＤＩＳＴＵＲＢ  ＤＵＲＩＮＧ  ＳＥＬＦ−ＢＯＯＳＴＩＮＧ  ＩＮ  Ａ  ＮＡＮＤ  ＦＬＡＳＨ  ＭＥＭＯＲＹ”という題目で開示されている。
【０００７】
ＮＡＮＤ型フラッシュメモリ装置の場合、一つのワードラインのメモリセルは同時にプログラムすることができる。又は一つのワードラインのメモリセルは数回に分けてプログラムすることができ、これは部分プログラムスキーム（ｐａｒｔｉａｌ  ｐｒｏｇｒａｍ  ｓｃｈｅｍｅ）と呼ばれる。前者の場合には同一のワードラインのメモリセルが受けるプログラムディスターブの影響が小さいが、後者の場合には同一のワードラインのメモリセルがプログラムディスターブの影響を多く受ける。例えば、図２のハッチング部分で示されるように、ビットラインＢＬ０〜ＢＬｉのメモリ領域にプログラムされるデータのみが感知及びラッチ回路６０にローディングされたと仮定しよう。この場合、データがローディングされた領域のメモリセルとデータがローディングされないメモリ領域（ビットラインＢＬｉ＋１〜ＢＬｍ部分）のメモリセルとが全て同一のワードラインに連結されているので、データローディング位置に関係なく同一のワードラインのメモリセルにはプログラム電圧が供給される。従って、部分プログラム回数（ｎｕｍｂｅｒ  ｏｆ  ｐａｒｔｉａｌ  ｐｒｏｇｒａｍ）ＮＯＰの増加によりプログラム禁止のメモリセルがソフトプログラムされる可能性が高まる。
【０００８】
こうした部分プログラム方式はページサイズが広い状態で使用者がページサイズより小さい単位のデータを管理する場合よく使用される。例えば、５２８（５１２＋１６）バイト単位にプログラムを遂行する使用者は２１１２（２Ｋ＋６４）バイトのページサイズを有する装置に対して４回の部分プログラムを実施しなければならない。このとき、５２８バイトのうち１６バイトはスペアフィールドメモリ領域（図２参照）に貯蔵され、５１２バイトはメインフィールドメモリ領域に貯蔵される。
【０００９】
従って、実施しなければならない部分プログラム回数が増加すると、ＮＡＮＤ型フラッシュメモリ装置はプログラムディスターブに脆弱となる。
【特許文献１】Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，６７７，８７３
【特許文献２】Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，９９１，２０２
【特許文献３】Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，８６１，７７２
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、部分プログラムによるプログラム電圧ディスターブを緩和することができるＮＡＮＤ型フラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の特徴によると、ＮＡＮＤ型フラッシュメモリ装置は、行と列に配列されたメモリセルのアレイであって、列は少なくとも二つの列領域に分離され各行は各列領域にそれぞれ配列される二つの電気的に絶縁されたワードラインに分離されたアレイと、アレイにプログラムされるデータをラッチするレジスタと、列アドレス情報に応答してプログラムされるデータをレジスタに伝達するゲート回路と、プログラム動作の間、列アドレス情報により、レジスタにロードされたデータがいずれの列領域に属するかの可否を判別するように構成される手段と、行アドレス情報に応答して行のうち一つを選択し、判別結果により選択された行のワードラインのうち一つ又は全てをプログラム電圧に駆動する選択手段とを含む。
【００１２】
この形態において、レジスタにロードされたデータが列領域の全てに属する時、選択手段は選択された行のワードラインを全てプログラム電圧に駆動する。他として、レジスタにロードされたデータが列領域のうちいずれか一つに属する時、選択手段は選択された行のワードラインのうち一つをプログラム電圧に駆動し、プログラム電圧に駆動されたワードラインはロードされたデータの列領域に対応する。
【００１３】
望ましい形態として、選択手段は選択された行のワードラインのうち一つをプログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは列領域のうち一つに属する第１選択回路と、選択された行のワードラインのうち一つをプログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは列領域のうち他の一つに属する第２選択回路とを含む。また、判別手段は列領域を選択するための列アドレスに応答して、レジスタにロードされたデータの属する列領域を検出し、検出結果として選択信号を発生する検出回路と、選択信号に応答して第１及び第２選択回路にプログラム電圧を選択的に伝達するスイッチ回路とを含む。
【００１４】
本発明の他の特徴によると、フラッシュメモリ装置は第１メモリブロックと第２メモリブロックとに分離されたアレイであって、第１及び第２メモリブロックのそれぞれは複数のＮＡＮＤストリングを有し、各ＮＡＮＤストリングは対応するワードラインにそれぞれ連結されたメモリセルを含むアレイと、第１メモリブロックのワードラインのうち一つを選択し、選択されたワードラインをプログラム電圧に、そして非選択のワードラインをパス電圧に駆動する第１行デコーダ回路と、第２メモリブロックのワードラインのうち一つを選択し、選択されたワードラインをプログラム電圧に、そして非選択のワードラインをパス電圧に駆動する第２行デコーダ回路と、アレイにプログラムされるデータをラッチするページバッファ回路と、列アドレスに応答してプログラムされるデータをページバッファ回路に伝達するゲート回路と、第１及び第２メモリブロックを選択するための列アドレスに応答して、ページバッファ回路にロードされたデータがいずれのメモリブロックにプログラムされるかの可否を判別し、判別結果として選択信号を発生する判別回路と、第１及び第２メモリブロックそれぞれの対応するワードラインにそれぞれ供給される駆動信号を発生し、プログラム動作の間、駆動信号中一つはプログラム電圧を有し、残りの駆動信号はパス電圧を有する駆動信号発生回路と、判別回路からの選択信号に応答して第１及び第２行デコーダ回路の全てに又はいずれか一つに駆動信号をスイッチするスイッチ回路とを含む。
【００１５】
望ましい形態として、判別回路はリセット信号によりそれぞれリセットされる第１及び第２フリップフロップと、プログラム動作の間第１メモリブロックを指定するためのアドレス信号の入力に応答して第１フリップフロップをセットさせる第１セット回路と、第１フリップフロップの出力信号が入力されて選択信号中第１選択信号を出力し、第１選択信号は活性化時高電圧を有する第１高電圧スイッチと、プログラム動作の間第２メモリブロックを指定するためのアドレス信号の入力に応答して第２フリップフロップをセットさせる第２セット回路と、第２フリップフロップの出力信号が入力されて選択信号中第２選択信号を出力し、第２選択信号は活性化時高電圧を有する第２高電圧スイッチとを含む。 リセット信号はシーケンシャルデータ入力命令の入力時活性化される。スイッチ回路は第１及び第２選択信号に応答して動作し駆動信号にそれぞれ対応するスイッチを含み、スイッチのそれぞれは第１選択信号に応答して第１行デコーダ回路に対応する駆動信号を伝達する第１空乏型ＭＯＳトランジスタと、第２選択信号に応答して第２行デコーダ回路に対応する駆動信号を伝達する第２空乏型ＭＯＳトランジスタとを含む。
【００１６】
本発明のさらに他の特徴によると、アレイはスペアフィールドメモリ領域を付加的に含み、スペアフィールドメモリ領域は第１及び第２メモリブロックにそれぞれ対応するスペアメモリブロックに分離され、スペアメモリブロックのそれぞれは対応するメモリブロックと共に配置される。同一の領域に配置されたメモリブロック及びスペアメモリブロックは同一の行デコーダ回路により制御される。
【発明の効果】
【００１７】
本発明によれば、プログラムされるデータがローディングされない感知及びラッチ回路に対応するメモリブロックのワードラインにはプログラム電圧及びパス電圧が印加されないので、部分プログラムスキームによるプログラム電圧ディスターブを防止することができる（又は緩和させることができる）。
【発明を実施するための最良の形態】
【００１８】
本発明の望ましい実施形態が参照図面に基づいて以下詳細に説明される。
【００１９】
図３は本発明の望ましい実施形態によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。図３を参照すると、ＮＡＮＤ型フラッシュメモリ装置１００は行と列で配列されたメモリセルのアレイを含む。本発明によると、アレイの列は二つの列領域に分離され、各行は各列領域にそれぞれ配列される二つの電気的に絶縁されたワードラインに分離される。説明の便宜上、一つの列領域は第１マット（又は第１メモリセルアレイ）を構成する第１メモリブロック１１０Ｒと称し、他の一つの列領域は第２マット（又は第２メモリセルアレイ）を構成する第２メモリブロック１１０Ｌと称する。第１及び第２メモリブロック１１０Ｒ，１１０Ｌはそれぞれ複数のセルストリングを含み、各セルストリングは図１に示されたものと同一に構成される。第１及び第２メモリブロック１１０Ｒ，１１０Ｌの間には行選択回路が配置され、その行選択回路は第１及び第２ワードラインスイッチブロック１２０Ｒ，１２０Ｌとブロックデコーダ１３０とから構成される。行選択回路は第１、第２メモリブロック１１０Ｒ，１１０Ｌに共有される。
【００２０】
他の例として図４に示されるように、行選択回路は、第１及び第２メモリブロック１１０Ｒ，１１０Ｌにそれぞれ対応する二つの行デコーダ回路１２０Ｒ，１３０Ｒと１２０Ｌ，１３０Ｌから構成することができる。この場合、各行デコーダ回路は、ブロックデコーダ１３０Ｒまたは１３０Ｌとワードラインスイッチブロック１２０Ｒまたは１２０Ｌから構成される。図には示されないが、図２に示されたように、第１および第２メモリブロック１１０Ｒ，１１０Ｌにはメインフィールドメモリ領域の外にそれぞれスペアフィールドメモリ領域が付加的に含まれる。
【００２１】
再び図３を参照すると、第１メモリブロック１１０Ｒの行方向に沿って配列されるストリング選択ラインＳＳＬ、ワードラインＷＬ１５〜ＷＬ０、および接地選択ラインＧＳＬは第１ワードラインスイッチブロック１２０Ｒに電気的に連結されている。第１ワードラインスイッチブロック１２０Ｒは、ブロックワードラインＢＬＫＷＬ上の信号に応じて、スイッチ回路１６０からの駆動信号ＳｉＲ（ｉ＝０〜１５）及び駆動信号発生回路１４０からの駆動信号ＳＳ，ＧＳを、対応する信号ラインＳＳＬ，ＷＬ０〜ＷＬ１５，ＧＳＬにそれぞれ伝達する。第２メモリブロック１１０Ｌの行方向に沿って配列されるストリング選択ラインＳＳＬ、ワードラインＷＬ１５〜ＷＬ０、および接地選択ラインＧＳＬは第２ワードラインスイッチブロック１２０Ｌに電気的に連結されている。第２ワードラインスイッチブロック１２０Ｌは、ブロックワードラインＢＬＫＷＬ上の信号に応じて、スイッチ回路１６０からの駆動信号ＳｉＬ（ｉ＝０〜１５）及び駆動信号発生回路１４０からの駆動信号ＳＳ，ＧＳを、対応する信号ラインＳＳＬ，ＷＬ０〜ＷＬ１５，ＧＳＬにそれぞれ伝達する。ブロックデコーダ１３０はメモリブロックを指定するための行アドレス情報に応じてブロックワードラインＢＬＫＷＬを活性化／非活性化させる。
【００２２】
駆動信号発生回路１４０は、各メモリブロックに配列されるワードラインのうち一つを選択するための行アドレス情報に応答して駆動信号ＳＳ，Ｓ０〜Ｓ１５，ＧＳを出力する。読み出し動作時、駆動信号ＳＳ，ＧＳはそれぞれ電源電圧ＶＣＣを有し、駆動信号Ｓ０〜Ｓ１５のうち一つの駆動信号は接地電圧を有し、残り駆動信号は読み出し電圧を有する。プログラム動作時、駆動信号ＳＳは電源電圧を有し、駆動信号ＧＳは接地電圧を有する。この際、駆動信号Ｓ０〜Ｓ１５のうち一つの駆動信号はプログラム電圧を有し、残り駆動信号はパス電圧を有する。駆動信号発生回路１４０は各駆動信号Ｓｉ（ｉ＝０〜１５）ラインに高電圧を伝達するために、動作モードにより高電圧発生回路１８０からプログラム電圧、パス電圧、および読み出し電圧が供給される。
【００２３】
続いて図３を参照すると、第１及び第２メモリブロック１１０Ｒ，１１０Ｌそれぞれの列方向に沿って配列されるビットラインＢＬ０〜ＢＬｍは対応する感知及びラッチ回路１７０Ｒ，１７０Ｌに電気的に連結されている。各感知及びラッチ回路１７０Ｒ，１７０Ｌは読み出し動作モードでビットラインＢＬ０〜ＢＬｍを通じて選択されたワードラインのフラッシュＥＥＰＲＯＭセルからデータを感知する。各感知及びラッチ回路１７０Ｒ，１７０Ｌはプログラム動作モードでゲート回路１９０Ｒ，１９０Ｌを通じて伝達されるプログラムされるデータをラッチし、ラッチされたデータによりビットラインＢＬ０〜ＢＬｍに電源電圧又は接地電圧をそれぞれ供給する。スイッチ回路１６０は駆動信号発生回路１４０から駆動信号Ｓ０〜Ｓ１５を受け入れ、判別回路１５０からの選択信号ＶＭ１，ＶＭ２に応答して第１駆動信号Ｓ０Ｒ〜Ｓ１５Ｒおよび／又は第２駆動信号Ｓ０Ｌ〜Ｓ１５Ｌを出力する。スイッチ回路１６０の出力信号はそれの入力信号と同一の電圧を有する。判別回路１５０はメモリブロックを指定するための列アドレス情報に応答して選択信号ＶＭ１，ＶＭ２を出力する。ここで、選択信号ＶＭ１，ＶＭ２は排他的に活性化されるか同時に活性化される。例えば、選択信号ＶＭ１，ＶＭ２は読み出しおよび消去動作時同時に活性化され、プログラム動作時同時に又は排他的に活性化される。これは詳細に後述される。
【００２４】
図５は図３に示されたブロックデコーダ１３０と第１および第２ワードラインスイッチブロック１２０Ｒ，１２０Ｌの望ましい実施形態である。第１ワードラインスイッチブロック１２０Ｒは駆動信号ＳＳ，Ｓ１５Ｒ〜Ｓ０Ｒ，ＧＳにそれぞれ対応するパストランジスタＳＷ２７〜ＳＷ２０から構成される。パストランジスタＳＷ２７〜ＳＷ２０のゲートはブロックワードラインＢＬＫＷＬに共通に連結されている。駆動信号ＳＳ，Ｓ１５Ｒ〜Ｓ０Ｒ，ＧＳはパストランジスタＳＷ２７〜ＳＷ２０を通じてストリング選択ラインＳＳＬ、ワードラインＷＬ１５〜ＷＬ０、および接地選択ラインＧＳＬにそれぞれ伝達される。読み出し動作が遂行される時、駆動信号Ｓ１５Ｒ〜Ｓ０Ｒのうち一つは接地電圧を有し、残りの駆動信号は読み出し電圧を有する。プログラム動作が遂行される時、駆動信号Ｓ１５Ｒ〜Ｓ０Ｒのうち一つはプログラム電圧を有し、残りの駆動信号はパス電圧を有する。第１ワードラインスイッチブロック１２０ＲのパストランジスタＳＷ２０〜ＳＷ２７は高電圧用ＮＭＯＳトランジスタから構成される。
【００２５】
第２ワードラインスイッチブロック１２０Ｌは駆動信号ＳＳ，Ｓ１５Ｌ〜Ｓ０Ｌ，ＧＳにそれぞれ対応するパストランジスタＳＷ２７〜ＳＷ２０から構成される。パストランジスタＳＷ２７〜ＳＷ２０のゲートはブロックワードラインＢＬＫＷＬに共通に連結されている。駆動信号ＳＳ，Ｓ１５Ｌ〜Ｓ０Ｌ，ＧＳはパストランジスタＳＷ２７〜ＳＷ２０を通じてストリング選択ラインＳＳＬ、ワードラインＷＬ１５〜ＷＬ０、および接地選択ラインＧＳＬにそれぞれ伝達される。読み出し動作が遂行される時、駆動信号Ｓ１５Ｌ〜Ｓ０Ｌのうち一つは接地電圧を有し、残りの駆動信号を読み出し電圧を有する。プログラム動作が遂行される時、駆動信号Ｓ１５Ｌ〜Ｓ０Ｌのうち一つはプログラム電圧を有し、残りの駆動信号はパス電圧を有する。第２ワードラインスイッチブロック１２０ＬのパストランジスタＳＷ２０〜ＳＷ２７は高電圧用ＮＭＯＳトランジスタから構成される。
【００２６】
続いて図５を参照すると、ブロックデコーダ１３０はＮＡＮＤゲートＧ１，Ｇ２，Ｇ３とＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４とを含み、図に示されたように連結されている。ＮＭＯＳトランジスタＭ２，Ｍ４はＮＡＮＤゲートＧ３の出力信号により制御され、ＮＭＯＳトランジスタＭ１，Ｍ３は制御信号ＥＲＳｅｎ，ＶＰＲＥによりそれぞれ制御される。制御信号ＥＲＳｅｎはプログラムおよび読み出し動作時ローレベルを有し、消去動作時ハイレベルを有する。ＮＭＯＳトランジスタＭ２はブロックワードラインＢＬＫＷＬを放電させるため使用され、制御信号ＢＬＫＷＬｄｉｓがローレベルである時ターンオンされる。ＮＭＯＳトランジスタＭ４は第１および第２メモリブロック１１０Ｒ，１１０Ｌにより共有され、第１および第２メモリブロック１１０Ｒ，１１０Ｌのストリング選択ラインＳＳＬとＳＳＬＧＮＤノードとの間に連結される。ここで、ＳＳＬＧＮＤノードはプログラムおよび読み出し動作時接地電圧を有し、消去動作時電源電圧を有する。制御信号ＸＤＥＣｄｉｓ，ＢＬＫＷＬｄｉｓはデータがメモリセルにプログラムされる区間中ハイレベルに維持される。
【００２７】
図６は本発明の望ましい実施形態による図３の判別回路１５０を示す回路図である。
【００２８】
図６を参照すると、本発明による判別回路１５０はインバータＩＮＶ１，ＩＮＶ２、ＡＮＤゲートＧ４，Ｇ５、ＮＯＲゲートＧ６，Ｇ７、Ｓ−ＲフリップフロップＦＦ１，ＦＦ２、および高電圧スイッチ１５１，１５２を含み、図に示されたように連結されている。高電圧スイッチ１５１，１５２はスイッチポンプ回路（ｓｗｉｔｃｈ  ｐｕｍｐ  ｃｉｒｃｕｉｔ）から構成され、スイッチポンプ回路は“ＣＨＡＲＧＥ  ＰＵＭＰ  ＣＩＲＣＵＩＴ  ＯＦ  ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ”という題目でＵ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，８６１，７７２に掲載されている。よく知られたように、高電圧スイッチ１５１，１５２のそれぞれは入力信号の電圧レベルを高電圧（例えば、プログラム電圧）に変換する。
【００２９】
判別回路１５０にはプログラムプラグ信号ｎＰＧＭ、アドレス信号ＣＡｉ、リセット信号ＲＳＴ、およびクロック信号ＣＬＫが入力される。判別回路１５０はプログラムされるデータがどの感知及びラッチ回路にロードされるかの可否を判別し判別結果により選択信号ＶＭ１，ＶＭ２を同時に又は排他的に活性化させる。図５において、プログラムプラグ信号ｎＰＧＭはプログラム動作時ローレベルに活性化され消去および読み出し動作時ハイレベルに非活性化される。アドレス信号ＣＡｉはメモリブロック１１０Ｒ，１１０Ｌを選択するためのアドレス信号で、例えばアドレス信号ＣＡｉが“０”である時第１メモリブロック１１０Ｒが選択され、アドレス信号ＣＡｉが“１”である時第２メモリブロック１１０Ｌが選択される。クロック信号ＣＬＫはプログラムされるデータをロードするために使用される信号であり、リセット信号ＲＳＴはシーケンシャルデータ入力命令の入力時に活性化されるパルス信号である。
【００３０】
回路動作において、シーケンシャルデータ入力命令が入力されることによりリセット信号ＲＳＴが活性化される。この際、プログラムプラグ信号ｎＰＧＭはローレベルに維持される。リセット信号ＲＳＴの活性化によりフリップフロップＦＦ１，ＦＦ２の出力はローになる。即ち、選択信号ＶＭ１，ＶＭ２はローレベルにそれぞれ初期化される。以後、プログラムされるデータが列アドレスの増加により感知及びラッチ回路に順次にロードされる。データローディング区間中列アドレス信号ＣＡｉが“０”に維持される場合、ＮＯＲゲートＧ６の出力信号Ｓはクロック信号ＣＬＫのローハイ遷移に同期してハイレベルからローレベルに遷移する。即ち、フリップフロップＦＦ１の出力はローレベルからハイレベルに活性化される。この際、フリップフロップＦＦ２の出力は続いてローレベルに維持される。データが全てローディングされる時までアドレス信号ＣＡｉが続いて“０”に維持される場合、プログラムされるデータは単に第１メモリブロック１１０Ｒの感知及びラッチ回路１７０Ｒにのみローディングされる。こうした場合、選択信号ＶＭ１のみがハイに活性化される。もしデータがローディングされる途中でアドレス信号ＣＡｉが“１”に変化すれば、ＮＯＲゲートＧ７の出力信号Ｓはクロック信号ＣＬＫのローハイ遷移に同期してハイレベルからローレベルに遷移する。即ち、フリップフロップＦＦ２の出力はローレベルからハイレベルに活性化される。こうした場合、選択信号ＶＭ１，ＶＭ２は全てハイに活性化される。活性化された選択信号ＶＭ１，ＶＭ２は対応する高電圧スイッチ１５１，１５２を通じて高電圧を有する。
【００３１】
判別回路１５０はプログラムされるデータが第１メモリブロック１１０Ｒの感知及びラッチ回路１７０Ｒにのみロードされる時選択信号ＶＭ１を活性化させる。判別回路１５０はプログラムされるデータが第２メモリブロック１１０Ｌの感知及びラッチ回路１７０Ｌにのみロードされる時選択信号ＶＭ２を活性化させる。判別回路１５０はプログラムされるデータが第１および第２メモリブロック１１０Ｒ，１１０Ｌの感知及びラッチ回路１７０Ｒ，１７０Ｌに全てロードされる時選択信号ＶＭ１，ＶＭ２を活性化させる。
【００３２】
図７は本発明の望ましい実施形態による図３のスイッチ回路１６０を示す回路図である。図７を参照すると、スイッチ回路１６０は駆動信号発生回路１４０から出力される駆動信号Ｓ０〜Ｓ１５が供給され、判別回路１５０からの選択信号ＶＭ１，ＶＭ２に応答して第１駆動信号Ｓ０Ｒ〜Ｓ１５Ｒ又は第２駆動信号Ｓ０Ｌ〜Ｓ１５Ｌを出力する。スイッチ回路１６０は駆動信号Ｓ０〜Ｓ１５にそれぞれ対応し選択信号ＶＭ１により共通に制御される空乏型ＭＯＳトランジスタ１６１，１６３，…，１６５と、駆動信号Ｓ０〜Ｓ１５にそれぞれ対応し選択信号ＶＭ２により共通に制御される空乏型ＭＯＳトランジスタ１６２，１６４，…，１６６から構成される。
【００３３】
プログラムされるデータが第１メモリブロック１１０Ｒの感知及びラッチ回路１７０Ｒにのみロードされる場合、判別回路１５０は選択信号ＶＭ１を活性化させる。すると、上記スイッチ回路６０は、駆動信号発生回路１４０からの駆動信号Ｓ０〜Ｓ１５を第１ワードラインスイッチブロック１２０Ｒに印加される第１駆動信号Ｓ０Ｒ〜Ｓ１５Ｒとして出力させる。プログラムされるデータが第２メモリブロック１１０Ｌの感知及びラッチ回路１７０Ｌにのみロードされる場合、判別回路１５０は選択信号ＶＭ２を活性化させる。すると、スイッチ回路１６０は、駆動信号発生回路１４０からの駆動信号Ｓ０〜Ｓ１５を第２ワードラインスイッチブロック１２０Ｌに印加される第２駆動信号Ｓ０Ｌ〜Ｓ１５Ｌとして出力させる。プログラムされるデータが第１及び第２メモリブロック１１０Ｒ，１１０Ｌの感知及びラッチ回路１７０Ｒ，１７０Ｌに全てロードされる場合、判別回路１５０は選択信号ＶＭ１，ＶＭ２を同時に活性化させる。すると、スイッチ回路１６０は、駆動信号発生回路１４０からの駆動信号Ｓ０〜Ｓ１５を第１及び第２ワードラインスイッチブロック１２０Ｒ，１２０Ｌに印加される第１及び第２駆動信号Ｓ０Ｒ〜Ｓ１５Ｒ，Ｓ０Ｌ〜Ｓ１５Ｌとして出力させる。
【００３４】
図８は本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。本発明によるメモリ装置のプログラム動作が参照図面に基づいて以下詳細に説明される。
【００３５】
よく知られたように、ＮＡＮＤ型フラッシュメモリ装置のプログラム動作によると、先ず、シーケンシャルデータ入力命令（ｓｅｑｕｅｎｔｉａｌ  ｄａｔａ  ｉｎｐｕｔ  ｃｏｍｍａｎｄ）が印加され、データがロードされる最初の列アドレス及び行（又はページ）アドレスが連続的に入力される。最初の列アドレスは内部アドレスカウンタ（図示せず）にロードされ、内部アドレスカウンタはデータが決められた単位（バイト又はワード単位）に入力される毎に１ビットずつ内部列アドレスを増加させる。プログラムされるデータは列アドレスの増加によりゲート回路を通じてページバッファ回路としての感知及びラッチ回路にロードされる。プログラムされるデータが全てローディングされれば、プログラムを開始させるためのプログラム命令（ｐｒｏｇｒａｍ  ｃｏｍｍａｎｄ）が入力される。すると、ＮＡＮＤ型フラッシュメモリ装置はプログラム命令の入力後内部アルゴリズムによりプログラム動作を遂行し、プログラム動作の間Ｒ／ｎＢピンを通じてメモリ装置がビジー状態（ｂｕｓｙ  ｓｔａｔｅ）であることを外部に知らせる。
【００３６】
シーケンシャルデータ入力命令が入力される時、リセット信号ＲＳＴがパルス形態で活性化される。リセット信号ＲＳＴがローレベルからハイレベルに遷移する時、判別回路１５０のフリップフロップＦＦ１，ＦＦ２が初期化される。フリップフロップＦＦ１，ＦＦ２が初期化されることにより、図８に示されたように、判別回路１５０の出力信号すなわち選択信号ＶＭ１，ＶＭ２はローレベルに設定される。その次に、データがローディングされる最初の列アドレスＣＡｉが入力され、内部アドレスカウンタ（図示せず）は最初の列アドレスに設定される。最初の列アドレスのうちメモリブロックを選択するための列アドレス（例えば、最上位アドレス信号）が“０”と仮定しよう。この仮定によると、プログラムされるデータは第１メモリブロック１１０Ｒの感知及びラッチ回路１７０Ｒにロードされる。
【００３７】
列アドレスの入力後、プログラムされるデータはクロック信号ＣＬＫに同期してゲート回路１９０Ｒを通じて感知及びラッチ回路１７０Ｒにロードされる。メモリブロックを選択するための列アドレスが“０”であるので、クロック信号ＣＬＫのローハイ遷移時に判別回路１５０のＮＯＲゲートＧ６の出力信号はハイレベルからローレベルに遷移する。これは選択信号ＶＭ１をローレベルからハイレベルに遷移させる。この際、活性化された選択信号ＶＭ１は高電圧スイッチ１５１を通じて高電圧を有する。
【００３８】
プログラムされるデータが全てローディングされる時までメモリブロックを選択するための列アドレスが続けて“０”に維持される場合、選択信号ＶＭ１のみが活性化される。これはスイッチ回路１６０に入力された駆動信号Ｓ０〜Ｓ１５を単に第１ワードラインスイッチブロック１２０Ｒにのみ伝達させる。データローディングが終了しプログラム命令が入力されれば、第１メモリブロック１１０Ｒのワードラインにプログラム電圧及びパス電圧が印加される。これに対して、選択信号ＶＭ２が非活性化状態であるので、第２メモリブロック１１０Ｌのワードラインにはプログラム電圧及びパス電圧が印加されない。即ち、部分プログラムの場合、プログラムされるデータがローディングされた感知及びラッチ回路に対応するメモリブロックのワードラインにのみプログラム電圧及びパス電圧が印加される。従って、プログラムされるデータがローディングされない感知及びラッチ回路に対応するメモリブロックのワードラインにはプログラム電圧及びパス電圧が印加されないので、部分プログラムスキームによるプログラムディスターブを防止することができる（又は緩和させることができる）。
【００３９】
一方、プログラムされるデータが全てローディングされる以前にメモリブロックを選択するための列アドレスの値が“０”から“１”に変化すれば、プログラムされるデータはゲート回路１９０Ｌを通じて第２メモリブロック１１０Ｌの感知及びラッチ回路１７０Ｌにロードされる。列アドレスが“０”から“１”に変化することにより、判別回路１５０のＮＯＲゲートＧ７の出力信号はクロック信号ＣＬＫに同期してハイレベルからローレベルに遷移する。これは選択信号ＶＭ２をハイに活性化させる。これはスイッチ回路１６０に入力された駆動信号Ｓ０〜Ｓ１５を第２ワードラインスイッチブロック１２０Ｌにも伝達させる。したがって、データローディングが終了されプログラム命令が入力されれば、第１および第２メモリブロック１１０Ｒ，１１０Ｌのワードラインにプログラム電圧及びパス電圧がスイッチ回路１６０を通じて印加される。これにより、感知及びラッチ回路１７０Ｒ，１７０Ｌにローディングされたデータは対応する第１および第２メモリブロック１１０Ｒ，１１０Ｌにプログラムされる。
【００４０】
図には示されなかったが、本発明のメモリブロックが対応するスペアフィールドメモリ領域を含んでいることはこの分野の通常の知識を習得した者には自明である。一つの行が二本のワードラインに分離される場合、スペアフィールドメモリ領域もやはり二つの領域に分離される。分離されたスペアフィールドメモリ領域は対応するメモリブロックにそれぞれ対応する。従って、本発明によるＮＡＮＤフラッシュメモリ装置の場合、図２に示されたように、メモリセルアレイは第１メモリブロック１１０Ｒが分離されたスペアフィールドメモリ領域のうち一つを含み、第２メモリブロック１１０Ｌが残りのスペアフィールドメモリ領域を含むように構成される。前述したような方式で、メモリブロック及び対応するスペアフィールドメモリ領域のワードラインは同一の行選択回路により制御される。
【００４１】
上記実施形態で、一つのアレイが単に二つのメモリブロックに分離された構造を基礎として本発明が説明された。だが、一つのアレイが４個、８個、又はそれ以上のメモリブロックに分離された構造でも本発明の技術的思想が適用されることはこの分野の通常の知識を習得した者には自明である。したがって、上記実施形態は単なる一例に過ぎず、本発明は、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なことは勿論である。
【図面の簡単な説明】
【００４２】
【図１】一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。
【図２】一般的な部分プログラム方式を説明するための図である。
【図３】本発明の望ましい実施形態によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。
【図４】本発明の他の実施形態によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。
【図５】本発明の望ましい実施形態による図３のブロックデコーダ及びワードラインスイッチブロックを示す回路図である。
【図６】本発明の望ましい実施形態による図３の判別回路を示す回路図である。
【図７】本発明の望ましい実施形態による図３のスイッチ回路を示す回路図である。
【図８】本発明によるＮＡＮＤ型フラッシュメモリ装置の部分プログラム動作を説明するためのタイミング図である。
【符号の説明】
【００４３】
１００    ＮＡＮＤ型フラッシュメモリ装置
１１０Ｒ，１１０Ｌ    第１，第２メモリブロック
１２０Ｒ，１２０Ｌ    第１，第２ワードラインスイッチブロック
１３０    ブロックデコーダ
１４０    駆動信号発生回路
１５０    判別回路
１６０    スイッチ回路
１７０Ｒ，１７０Ｌ    感知及びラッチ回路
１８０    高電圧発生回路
【図１】
2004319070.tif 000003
【図２】
2004319070.tif 000004
【図３】
2004319070.tif 000005
【図４】
2004319070.tif 000006
【図５】
2004319070.tif 000007
【図６】
2004319070.tif 000008
【図７】
2004319070.tif 000009
【図８】
2004319070.tif 000010